ドライバの統合によるGaN性能の最適化
Yong Xie

IC設計エンジニア

Paul Brohlin

設計およびシステム・マネージャ

GaNおよびNextチーム
高電圧パワー・ソリューション
テキサス・インスツルメンツ

GaN FETとドライバの統合によるスイッチング性能の向上とGaNを用いたパワーステージ・デザインの簡素化
窒化ガリウム（GaN）
トランジスタは、シリコンMOSFETよりもはるかに高速でのスイッチングが可能である
ため、スイッチング損失を小さくすることができます。
しかし、スルーレートが高いときには、パッケージの種類によってGaN FETのスイッチング性能が制限される場合があります。GaN FET用のドライバをGaN FETと同じパッケージに内蔵すれば、寄生インダクタンスが減少し、スイッチング性能が最適化されます。また、
ドライバを内蔵することにより、保護機能の実装も可能になります。

概要によって製造されており、 製造元も異なる場合が多いためです。各パッケージにはそれぞれボンド・ワイヤやリードがあり、 図 1a に示すような寄生インダクタンスを伴い窒化ガリウム（GaN）トランジスタは、シリコン MOSFETと比較すると、 同じオン抵抗に対して端子容量が低く、ます。数十〜数百 V/ns の高いスルーレートでスイッチンまた逆方向回復損失を伴うボディ・ダイオードを持たないグを行うと、これらの寄生インダクタンスによってスイッため、よりスイッチング性能が優れています。これらのチング損失、リンギング、 および信頼性の問題が発生す特長により、 GaN FET はより高い周波数でスイッチングる場合があります。

電力密度と過渡特性を向上させることが可能です。

GaN トランジスタとそのドライバを同じパッケージに内蔵できるため、スイッチング損失を妥当な値に抑えながら、すると（図 1b）、コモン・ソース・インダクタンスが取りGaN デバイスは従来、ディスクリート・デバイスとしてパッ除かれ、ドライバ出力と GaN ゲートの間のインダクタンケージングされ、 別個のドライバで駆動されてきました。

スが大きく減少するほか、ドライバのグランド配線でのイ

これは、 GaN デバイスとドライバが異なるプロセス技術

ンダクタンスも減少します。このホワイト・ペーパーでは、

Drain
LdGaN
GATE
VDD
Driver

Ldrv_outIN

Lg_pcb

Lg_ganOUT

Ldrv_gnd
GATE

SOURCEDRAIN

Hold-offloop

Lcs

Lg_pcbSource

DRAIN

Drain
DRIVER + GaN
MCM

Integrated
package
DriverGaN

DRIVER

GND(a)

DRIVER

Lg

IN
GATE

GaN

DRIVER

OUT
GND

Ld

GaN

Hold-offloop
Lks
Ls

(b)

SourceSOURCE

図 1. GaN デバイスを別パッケージのドライバで駆動した場合（a）と、GaN/ドライバ統合パッケージの場合（b）

Optimizing GaN performance with an integrated driver

2

March 2016

パッケージの寄生容量によって生じる問題や制限についこのリードにはドレイン電流とゲート電流の両方が流れまて精査します。 パッケージの統合によってこれらの寄生す。このコモン・ソース・インダクタンスにより、ドレイ成分を最適化すれば、 寄生に関連した問題が軽減され、ン電流の変化に伴ってゲート - ソース間電圧が変調されます。このコモン・ソース・インダクタンス（ボンド・ワ100V/ns を超えるスルーレートでも優れたスイッチング性

イヤとパッケージ・リードを含む）は、 10nH を超える場能を実現できます。

合があり、これはスルーレート（di/dt）の制限およびスイッHV = 480Vチング損失の増加につながります。
High side+-~50% duty cycle

図 1b に示される統合パッケージでは、ドライバのグランドが GaN FET のソース・パッドにワイヤ・ボンディングさSW

Low side

れています。このケルビン・ソース接続によって、パワー・ループとゲート・ループの間で共有されるコモン・ソース

I = 8Aの誘導性パスが最小化され、デバイスはずっと高い電流スルーレートでスイッチングできるようになります。ディスクリート・パッケージにケルビン・ソース・ピンを追加

図 2. シミュレーション用ハーフブリッジ回路の概略図

することもできますが、ピンを追加すると非標準のパワー・パッケージになってしまいます。また、ケルビン・ソー
ス・ピンはプリント基板（PCB）上でドライバ・パッケー

シミュレーションの設定ジに戻るように配線する必要があり、それによってゲート・ループ・インダクタンスが増加します。

寄生インダクタンスの影響をシミュレートするために、ノーマリーオンの GaN ハーフブリッジ・パワーステージを直接駆動構成で用いました（図 2）。このハーフブリッジを、バス電圧 480V、デューティ・サイクル 50％、デッドタイム 50ns （出力電圧［VOUT］= 240V）、インダクタ電流8A の降圧コンバータとして構成しました。 GaN のゲートは、オン電圧レベルとオフ電圧レベルの間で直接駆動されます。抵抗性駆動によって、 GaN デバイスのターンオン・スルーレートが設定されます。 電流源を使用することで、 連続導通モードのバック・コンバータでスイッチ（SW）ノードに接続される誘導性負荷をエミュレートして図 3. 異なるコモン・ソース・インダクタンスでのハイサイドのター
ンオン波形：赤 = 0nH、緑 = 1nH、青 = 5nH。E_HS は、ハイサイド・デバイスの VDS と IDS の時間積分（エネルギー消費）。

います。

コモン・ソース・インダクタンス

図 3 に、 ハイサイド・スイッチがオンになるときのハード・スイッチング波形を示します。コモン・ソース・インダク

高速スイッチング時に最も重要となる寄生要素の 1 つがコモン・ソース・インダクタンス（図 1a の Lcs）であり、タンスが 5nH のときは、ソースの負帰還効果によって、限されます。従来の TO-220 パッケージでは、GaN のソー遷移時間が長くなるため、 エネルギー消費領域に示されこれによってデバイスのドレイン電流のスルーレートが制スルーレートが半分になります。スルーレートが低いと、るクロス導通損失が増加します。コモン・ソース・インダ

スがボンド・ワイヤを経由して 1 本のリードに接続され、Optimizing GaN performance with an integrated driver

3March 2016

クタンスが 0nH と 5nH の場合を比較すると、エネルギーゲート・ループ・インダクタンスが大きいほど、 Q 係数がング周波数を 100kHz と仮定すると、 電力損失は 5.3Wのプルダウン抵抗を使用してローサイド GaN FET をオフ

損失は 53μJ から 85μJ へと 60％増加します。スイッチ増加し、リンギングが大きくなります。この効果は、 1 Ωから 8.5W に増加します。にすることでシミュレートでき、 図 4 の 9.97 μ s 付近にゲート・ループ・インダクタンス

スを 2nH から 10nH まで変化させています。 10nH の場現れています。ここでは、ゲート・ループ・インダクタン合は、 ローサイドの VGS が負のゲート・バイアスよりも下に 12V リンギングします。その結果、 GaN トランジス

ゲート・ループ・インダクタンスには、ゲート・インダクタンスとドライバのグランド・インダクタンスの両方が含まタのゲートにかかるストレスが増加します。一般に、 FETれています。ゲート・インダクタンスは、ドライバ出力とのゲートにストレスがかかりすぎると、信頼性の問題につGaN ゲート間のインダクタンスです。 GaN とドライバをながります。

ゲート・インダクタンスにはドライバ出力ボンド・ワイヤ

また、ゲート・ループ・インダクタンスは、オフ保持能力（Ldrv_out）、 GaN ゲート・ボンド・ワイヤ（Lg_gan）、にも大きく影響します。ローサイド・デバイスのゲートを別パッケージで構成した場合は、 図 1a に示すとおり、ターンオフ電圧に保持し、 ハイサイド・デバイスをオンにPCB パターン（Lg_pcb）のインダクタンスがそれぞれすると、 ローサイドのドレイン - ゲート間容量によって、含まれます。

ゲートのオフ保持ループに大きな電流がソースされます。
パッケージのサイズに応じて、ゲート・インダクタンスは、この電流はゲート・ループ・インダクタンスを通してゲーコンパクトな表面実装パッケージ（QFN など） での数トを押し上げます。 図 4 の 10.02μs 付近に、この事象での 10nH 以上にまでに及びます。ドライバを GaN FET加すると、 ローサイド VGS が上昇するため、 貫通電流が示されています。ゲート・ループ・インダクタンスが増nH から、リード付きパワー・パッケージ（TO-220 など）とともに同じリードフレーム上に内蔵した場合（図 1b）が増加し、これはハイサイドのドレイン電流プロット（ID_るため、 ゲート・インダクタンスを 1nH 以下まで低減で導通エネルギー損失（E_HS）が 53μJ から 67μJ に増は、 GaN ゲートがドライバ出力に直接ボンディングされHS）に示されています。この貫通電流により、クロスきます。また、 パッケージの統合により、ドライバのグ加します。

ランド・インダクタンスも大きく減少します（図 1a のLdrv_gnd ＋ Ls_pcb から図 1b の Lks へ）。

ゲート・ループ・インダクタンスの減少は、スイッチング性能に大きな影響を与えます。特に、 GaN ゲートが抵抗でプルダウンされている場合のターンオフ時に大きな効果が見られます。スイッチング中にドレインが High になったときにデバイスが再度オンにならないように、 抵抗は十分に低くする必要があります。この抵抗は、 GaN デバイスのゲート - ソース間容量およびゲート・ループ・インダクタンスとともに、 インダクタ - 抵抗 - コンデンサ（L-R-C）タンクを形成します。 Q 係数は式 1 のように表されます。

Q=1 L
R C

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図 4. 異なるゲート・ループ・インダクタンスでのローサイドのターンオフ波形とハイサイドのターンオン波形： 赤 = 2nH、
緑 = 4nH、青 = 10nH。E_HS はハイサイドのエネルギー消費。

(1)

4March 2016

貫通電流を低減するためにゲートをより高い負電圧にバストレスを軽減する方法の 1 つは、プルダウン抵抗を大きくして、 式（1）に基づく L-R-C タンクの Q 係数を小イアスすることも可能ですが、 その場合、 ゲートのストさくすることです。図 5 は、 10nH のゲート・ループ・イレスが増加し、デバイスが第 3 象限にあるときのデッドタから 3 Ωまで変化させたときのシミュレーション結果を示

ダクタンスが高いときには、 ゲートのストレスとデバイスンダーシュートは負バイアス以下数ボルト以内に収まってります。ゲートのストレスを増加させるか、またはハーフいますが、オフ保持性能の低下により、貫通電流が増加

ブリッジの貫通電流を許容するかを選ぶ必要があります

しています。これは、ドレイン電流のプロットを見ると明が、クロス導通損失と電源ループのリンギングが増加し、らかです。

安全動作領域（SOA）の問題も生じる可能性があります。

E_HS エネルギーのプロットでは、 各スイッチング・サイプ・インダクタンスが低くなり、 ゲートのストレスと貫通ンダクタンスについて、プルダウン抵抗（Rpd）を 1 Ωイム損失も増えます。したがって、ゲート・ループ・インのオフ保持能力との間で、トレードオフの調整が難しくなしています。プルダウン抵抗が 3 Ωのとき、 ゲートのア統合 GaN/ドライバ・パッケージを使用すると、ゲート・ルークルで 13μJ の損失が追加で生じています。 2nH のゲー電流のリスクがともに最小限に抑えられます。

合（図 4）と比較すると、 53μJ から約 60 パーセント増GaN デバイスの保護

ト・ループ・インダクタンスでプルダウン抵抗が 1 Ωの場加しています。

GaN トランジスタと同じリードフレーム上にドライバを実装すると、リードフレームが優れた熱伝導体として働くた

スイッチング周波数を 100kHz と仮定すると、ハイサイド・め、 両者の温度が近い値になります。熱センシングと過デバイスでの電力損失は 5.3W から 8W に増加していま

熱保護をドライバに組み込むことで、 検出された温度がす。これは、 高いゲート・ループ・インダクタンスと高い保護制限を超えた場合に、 GaN FET をシャットダウンすプルダウン抵抗の両方によって生じる貫通電流が原因です。この追加の電力損失によって、 パワー・デバイスでることができます。の放熱管理が非常に難しくなる場合があり、 パッケージと冷却のコストが増加します。

直列の MOSFET または並列の GaN センス FET を使用して、 過電流保護を実装できます。どちらを使用する場合も、 GaN デバイスとドライバとの間に低インダクタンスの接続が必要です。通常、 GaN は大きな di/dt によって非常に高速でスイッチングされるため、 相互接続に余分なインダクタンスがあるとリンギングの原因となります。 その場合、 電流保護が誤作動しないように、 長いブランキング時間が必要となります。ドライバを内蔵することで、 センシング回路と GaN FET の間の誘導性接続が最小限に抑えられ、 電流保護回路はデバイスを過電流ストレスから保護するために可能な限り最速で応答できます。
図 5. 10nH のゲート・ループ・インダクタンスによるシミュレーション。プルダウン抵抗（Rpd）は赤 = 1 Ω、 緑 = 2 Ω、 青= 3 Ω。 E_HS はハイサイドのエネルギー消費。

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5March 2016

結論

GaN トランジスタとドライバをパッケージ内に統合することで、コモン・ソース・インダクタンスがなくなり、 高い電流スルーレートを実現できます。また、ゲート・ループ・インダクタンスも低減されるため、ターンオフ時のゲートのストレスが最小限に抑えられ、 デバイスのオフ保持能力も向上します。この統合はさらに、 GaN FET に対する効果的な熱保護および電流保護回路の構築も可能にします。
図 6. ハーフブリッジ・バック回路での SW ノードのハイサイド・ターンオン波形（チャネル 2）

関連情報
GaN の詳細情報：www.tij.co.jp/gan

ベンチ・スイッチング波形
図 6 は、8mm × 8mm の QFN（Quad Flat No-lead）パッ

ケージに 2 個の GaN デバイスをドライバとともに内蔵したハーフブリッジ回路のスイッチング波形を示しています。 チャネル 2 は、 バス電圧が 480V で、 ハイサイド・デバイスが 120V/ns のスルーレートでハード・スイッチングされたときの SW ノードを示しています。最適化されたドライバ内蔵パッケージと PCB によって、オーバーシュートが 50V 未満に収まっています。波形は 1GHz のスコープとプローブでキャプチャされています。

Michael Seeman 、 Dave Freeman 、『 Advancingpower supply solutions through the promise ofGaN 』、 テキサス・インスツルメンツ・ホワイト・ペーパー、 2015 年 2 月

Sandeep R. Bahl、『 A comprehensive methodology

to qualify the reliability of GaN products 』、テキサス・インスツルメンツ・ホワイト・ペーパー、 2015 年 3 月
無料のソフトウェア・ツールのダウンロード：TINA-TI

Narendra Mehta、『 GaN FET module performanceadvantage over silicon 』、テキサス・インスツルメンツ・

ホワイト・ペーパー、 2015 年 3 月

Zhong Ye 、『 GaN FET-Based CCM Totem-Pole
Bridgeless PFC 』、 テキサス・インスツルメンツ電源設計セミナー、 2014 年

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2016 日本テキサス・インスツルメンツ株式会社

JAJY036

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