SOI 技術を用いた半導体検出器の開発
東京工業大学 大学院 理工学研究科 基礎物理学専攻
久世研究室 三枝 裕司
平成 20 年 2 月 12 日

Abstract
A new project has started in 2005 at KEK, that develops a new silicon pixel detector using the
SOI (Silicon On Insulator) technology. In the SOI, the silicon bulk is covered with a insulating
SiO2 layer (Buried OXide, BOX). A thin silicon film layer is placed on the BOX. New pixel
detector making use of this technology uses the silicon layer on the BOX for readout electricalcircuits, and the silicon bulk under the BOX is used for the sensor. Thanks to the BOX,SOI devices have various advantages: less noisy, more resistant to irradiation, compared to thecommonly used Si bulk. Test samples called TEG (Test Element Group) are produced every
year for the R&D.
A simulation can help to optimize the layout, and process of the SOI detector. In this thesis, I
report a study on the performance of the SOI pixel detector by using silicon designing simulator
software called ENEXSS-TCAD.
First, in order to suppress the microdischarge, I study the optimization of location and structure the bias ring and guard ring which are placed outside the pixel sensors. I have concluded
that the best pitch is 15µm while the default pitch was 20µm.
Second, I will show an optimization of a pixel p+ sensor arrangement in order to maximize
charge collection efficiency for a digital readout. I have found that a distance between injectedcharge and a pixel p+ sensor is very important because the electrical field in a p-n junction highly
depends on the distance from the pixel p+ implant. I have concluded that charge collection
efficiency for a digital readout is higher in case that pixel p+’s are placed uniformly.
Third, I have calculated crosstalk from electric circuits on the BOX toward the pixel p+ sensors
under the BOX. I have checked a dependence on the pulse height and the frequency in the electric
circuit, a distance from the electric circuit to the pixel p+ sensors, and the detector backbias.
I have found that crosstalk strongly depends on the pulse height of the electric circuit and the
distance from electric circuit to the pixel p+ sensors. Furthermore, I have found a possibility of
mitigating the crosstalk by placing a p+ guard implant in the Si bulk.

目次
第 1 章 序論

8

第 2 章 イントロダクション

9
9
9

2.1

2.2

2.3

シリコン半導体検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.1

シリコン半導体検出器とは . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.2
2.1.3

ストリップ検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ピクセル検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9
10

SOI(Silicon-On-Insulator) 技術 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 SOI デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 プロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

12
12
13

2.2.3 SOI デバイスの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SOIpixel グループ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15
17

SOI Pixel 検出器の応用 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TEG 開発状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
開発の課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

17
17
19

ENEXSS-TCAD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.1 TCAD とは . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

22
22

SOIpixel グループでの ENEXSS-TCAD 使用例 . . . . . . . . . . . . . . .

23

2.3.1
2.3.2
2.3.3
2.4

2.4.2

第 3 章 SOIpixel センサー外周部リング構造の検討

27

3.1
3.2
3.3

目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3 次元シミュレーションによる Guard Ring の効果の検証 . . . . . . . . . . . . . .
pitch をパラメータとした 3 次元シミュレーション . . . . . . . . . . . . . . . . . .

27
27
33

3.4
3.5

2 次元シミュレーションによる適切なシミュレーション領域の見積もり . . . . . .
3 次元シミュレーションによる適切なシミュレーション領域の確認 . . . . . . . . .

37
40

3.6
3.7

3 次元シミュレーションによる最適 pitch の計算 . . . . . . . . . . . . . . . . . . .
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

42
45

第 4 章 SOIpixelp+ センサーレイアウトの検討

4.1
4.2

目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2 次元シミュレーションによる電荷収集効率のピクセル p+配置依存性の計算 . . .

46
46
47

4.3
4.4

3 次元シミュレーションによる電荷収集効率のピクセル p+配置依存性の計算 . . .
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

52
60

第 5 章 SOIpixel 回路センサー間クロストーク計算

5.1

目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.2
5.3

回路-センサー間クロストーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

61
61

2 次元シミュレーションによる回路-センサー間クロストークの計算 . . . . . . . .
5.3.1 パルス振幅依存性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

61
61
63

パルス立ち上がり/立ち下がり時間依存性 . . . . . . . . . . . . . . . . . . .

64

5.3.2

1

SOI トランジスタ-ピクセル p+間距離依存性 . . . . . . . . . . . . . . . . .

64

5.3.4 裏面に印加する逆バイアス依存性 . . . . . . . . . . . . . . . . . . . . . . .
p+ Guard の設置によるクロストーク軽減の検討 . . . . . . . . . . . . . . . . . . .
5.4.1 p+ Guard の効果の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

65
67
67

5.4.2 p+ Guard へのキャリアの流れこみの影響 . . . . . . . . . . . . . . . . . .
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

68
70

5.3.3
5.4

5.5

第 6 章 まとめと今後の課題

71

付 録 A サイリスタ構造とラッチアップ現象

72

付 録 B source codes74

B.1 第 3 章 SOIpixel センサー外周部リング構造の検討 . . . . . . . . . . . . . . . . . .
B.2 第 4 章 SOIpixelp+ センサーレイアウトの検討 . . . . . . . . . . . . . . . . . . . .
B.3 第 5 章 SOIpixel クロストーク計算 . . . . . . . . . . . . . . . . . . . . . . . . . .

2

74
76
79

図目次
2.1
2.2

シリコン検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
両面ストリップ検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.3
2.4
2.5

ピクセル検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.6
2.7

貼り合せ法

バルク CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

SOICMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9
10
10
12
12

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SIMOX 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13
14

2.8 Smart-Cut 技術 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.9 バルク CMOS デバイスの寄生サイリスタ構造 . . . . . . . . . . . . . . . . . . . .
2.10 バルク型と SOI 型のトランジスタのサブスレッショルド特性比較 . . . . . . . . .

14
15
16

2.11 しきい値とオフリーク電流の関係 . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12 TOPPIXN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

16
18

2.13 TOPINTPIX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.14 TOPCOUNTPIX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.15 TOPTEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

18
18
18

2.16 SOIpixel TEG 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.17 SOIpixel TEG 断面図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

19
19

2.18 バックゲートバイアス効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.19 ホットスポット測定を行った TEG . . . . . . . . . . . . . . . . . . . . . . . . . .
2.20 赤外線カメラによる TEG ホットスポット測定 . . . . . . . . . . . . . . . . . . . .

20
21
21

2.21 TCAD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.22 バックゲートバイアス効果 : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . .

22
23

2.23 バックゲートバイアス効果 : 結果 . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.24 IO p+インプラント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.25 バックゲートバイアス効果 : シグナル . . . . . . . . . . . . . . . . . . . . . . . .

24
24
24

2.26 核種 1 : アクセプター濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.27 核種 2 : アクセプター濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

25
25

2.28 核種 1 : 電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.29 核種 2 : 電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.30 2005 年、2006 年の TEG のマイクロ放電電圧測定値 . . . . . . . . . . . . . . . . .

25
25
26

3.1
3.2

Guard Ring なし : Boron(ホウ素) 濃度 . . . . . . . . . . . . . . . . . . . . . . . .
Guard Ring あり : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

27
27

3.3
3.4

Guard Ring なし : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Guard Ring あり : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

28
28

3.5
3.6
3.7

Guard Ring なし : 電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Guard Ring あり : 電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Guard Ring なし : 電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

28
28
28

3.8

Guard Ring あり : 電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

28

3

p+Ring の Boron 濃度 (断面図) . . . . . . . . . . . . . . . . . . . . . . . . . . . .

29

3.10 電界と Boron 濃度の Si 深さ z 依存性 . . . . . . . . . . . . . . . . . . . . . . . . .
3.11 z = −0.4µm∼ −0.7µm での Bias Ring 角の電界の比較 . . . . . . . . . . . . . . .
3.12 (0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での Guard Ring なしと

29
30

Guard Ring ありの電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13 (0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での Guard Ring なしと30

Guard Ring ありの電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.14 (3µm,0µm,−0.5µm),(3µm,35µm,−0.5µm) を通る直線上で Guard Ring なしと Guard
Ring ありの電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

31

3.9

32

3.15 (3µm,0µm,−0.5µm),(3µm,35µm,−0.5µm) を通る直線上での Guard Ring なしとGuard Ring ありの電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

32

3.16 pitch=10µm : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.17 pitch=10µm : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.18 pitch=7µm : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

33
33
33

3.19 pitch=7µm : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.20 (0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での pitch=20µm と pitch=10µmと pitch=7µm の電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

34
3.21 (0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での pitch=20µm と pitch=10µmと pitch=7µm の電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.22 8 角形の Ring、pitch=15µm : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . .
3.23 8 角形の Ring、pitch=15µm : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . .

35
35

3.24 8 角形の Ring、pitch=10µm : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . .
3.25 8 角形の Ring、pitch=10µm : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . .
3.26 8 角形の Ring、pitch=15µm&pitch=10µm : 電界分布 . . . . . . . . . . . . . . . .

35
35
36

3.27 計算領域を取り直した 2 次元シミュレーション . . . . . . . . . . . . . . . . . . . .
3.28 計算領域を取り直した 2 次元シミュレーション模式図 . . . . . . . . . . . . . . . .

37
37

3.29 2 次元シミュレーション : 電界分布と電位分布 . . . . . . . . . . . . . . . . . . . .
3.30 2 次元シミュレーション : Bias Ring より外側の電界分布と電位分布 . . . . . . . .
3.31 2 次元シミュレーション : Bias Ring から Si 領域端までの距離 350µm、Si 深さ 350µm

3838と Bias Ring から Si 領域端までの距離 200µm、Si 深さ 180µm の電位分布の比較 .

39
40

3.32 計算領域を取り直した 3 次元シミュレーション : Boron 濃度 . . . . . . . . . . . .
3.33 計算領域を取り直した 3 次元シミュレーション模式図 . . . . . . . . . . . . . . . .
3.34 2 次元シミュレーション (Bias Ring から Si 領域端までの距離 350µm、Si 深さ 350µm)の電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.35 3 次元シミュレーション (Bias Ring から Si 領域端までの距離 200µm、Si 深さ 180µm)の電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.36 3 次元シミュレーション : Bias Ring から Si 領域端までの距離 200µm、Si 深さ 180µm

40
41
41

の電界分布と電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

41
3.37 3 次元シミュレーション : Si 領域が 35µm 四方、Si 深さ 30µm の電界分布と電位分布 413.38 pitch=20um : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.39 pitch=20um : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.40 pitch=15um : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

42
42
42

3.41 pitch=15um : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.42 pitch=10um : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

42
43

3.43 pitch=10um : Boron 濃度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.44 (0µm,0µm,−0.7µm),(200µm,200µm,−0.7µm) を通る直線上での電界分布 . . . . .

43
43

4

3.45 (0µm,0µm,−0.7µm),(200µm,200µm,−0.7µm) を通る直線上での電位分布 . . . . .

43

3.46 裏面に流れる電流と印加する逆バイアスの関係 . . . . . . . . . . . . . . . . . . . .
3.47 pitch=20um : 逆バイアス 285V における電界分布 . . . . . . . . . . . . . . . . . .
3.48 pitch=15um : 逆バイアス 301V における電界分布 . . . . . . . . . . . . . . . . . .

44
44
44

3.49 pitch=10um : 逆バイアス 245V における電界分布 . . . . . . . . . . . . . . . . . .

45

4.1

TOPCOUNTPIX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

46

4.2
4.3

2 次元シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 次元シミュレーション:模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

47
47

4.4
4.5
4.6

2 次元シミュレーションジオメトリー 1 : 模式図 . . . . . . . . . . . . . . . . . . .
2 次元シミュレーションジオメトリー 1 : Boron 濃度 . . . . . . . . . . . . . . . .
2 次元シミュレーションジオメトリー 1 : 電界分布 . . . . . . . . . . . . . . . . . .

48
48
48

4.7
4.8

2 次元シミュレーションジオメトリー 1 : 電子密度 . . . . . . . . . . . . . . . . . .
2 次元シミュレーションジオメトリー 2 : 模式図 . . . . . . . . . . . . . . . . . . .

48
49

4.9 2 次元シミュレーションジオメトリー 2 : Boron 濃度 . . . . . . . . . . . . . . . .
4.10 2 次元シミュレーションジオメトリー 3 : 模式図 . . . . . . . . . . . . . . . . . . .
4.11 2 次元シミュレーションジオメトリー 3 : Boron 濃度 . . . . . . . . . . . . . . . .

49
49
49

4.12 2 次元シミュレーションジオメトリー 4 : 模式図 . . . . . . . . . . . . . . . . . . .
4.13 2 次元シミュレーションジオメトリー 4 : Boron 濃度 . . . . . . . . . . . . . . . .

49
49

4.14 2 次元シミュレーション : 時刻 0 で Si 中にデポジットする電子-ホール対の密度 . .
4.15 電極に流れる過渡電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.16 2 次元シミュレーション : 電荷収集効率グラフ . . . . . . . . . . . . . . . . . . . .

50
50
51

4.17 3 次元シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.18 3 次元シミュレーション : 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . .

52
52

4.19 3 次元シミュレーション : 時刻 0 で Si 中にデポジットする電子-ホール対の密度 . .
4.20 キャリアデポジット領域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.21 3 次元シミュレーションジオメトリー 1 : 模式図 . . . . . . . . . . . . . . . . . . .

53
53
54

4.22 3 次元シミュレーションジオメトリー 1 : Boron 濃度 . . . . . . . . . . . . . . . .
4.23 3 次元シミュレーションジオメトリー 1 : 電界分布 . . . . . . . . . . . . . . . . . .

54
54

4.24 2 次元シミュレーションジオメトリー 1 : 電子密度 . . . . . . . . . . . . . . . . . .
4.25 3 次元シミュレーションジオメトリー 2 : 模式図 . . . . . . . . . . . . . . . . . . .
4.26 3 次元シミュレーションジオメトリー 2 : Boron 濃度 . . . . . . . . . . . . . . . .

54
54
54

4.27 3 次元シミュレーションジオメトリー 3 : 模式図 . . . . . . . . . . . . . . . . . . .
4.28 3 次元シミュレーションジオメトリー 3 : Boron 濃度 . . . . . . . . . . . . . . . .

55
55

4.29 3 次元シミュレーションジオメトリー 1 : 計算を行った領域の電荷収集効率 . . . .
4.30 3 次元シミュレーションジオメトリー 1 : セル 1 内の電荷収集効率 . . . . . . . . .
4.31 3 次元シミュレーションジオメトリー 2 : 計算を行った領域の電荷収集効率 . . . .

56
56
57

4.32 3 次元シミュレーションジオメトリー 2 : セル 1 内の電荷収集効率 . . . . . . . . .
4.33 3 次元シミュレーションジオメトリー 3 : 計算を行った領域の電荷収集効率 . . . .

57
58

4.34 3 次元シミュレーションジオメトリー 3 : セル 1 内の電荷収集効率 . . . . . . . . .
4.35 3 次元シミュレーション : ジオメトリー 1∼3 の平均電荷収集効率 . . . . . . . . .

58
59

5.1
5.2
5.3

回路-センサー間クロストーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

SOINMOS トランジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

61
62
62

5.4

SOINMOS トランジスタ : Phosphorus (リン) 濃度 . . . . . . . . . . . . . . . . .

62回路-センサー間クロストーク : 模式図 . . . . . . . . . . . . . . . . . . . . . . . .

5

5.5

SOI トランジスタの source 電極に印加するパルスとピクセル p+に流れる電流 . .

63

5.6
5.7
5.8

ピクセル p+に流れる電流のパルス振幅依存性 . . . . . . . . . . . . . . . . . . . .
ピクセル p+に流れる電流 : 裏面に印加する逆バイアス依存性 . . . . . . . . . . .

63
64
65

5.9 逆バイアス 2V : 電子密度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10 逆バイアス 8V : 電子密度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

66
66

5.11 逆バイアス 50V : 電子密度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.12 逆バイアス 60V : 電子密度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.13 クロストーク軽減を目的とした p+ Guard の設置 . . . . . . . . . . . . . . . . . .

66
66
67

5.14 p+Guard なし : ピクセル p+に流れる電流 . . . . . . . . . . . . . . . . . . . . . .
5.15 p+Guard あり : ピクセル p+と p+ Guard に流れる電流 . . . . . . . . . . . . . .

67
67

5.16 Si 中にデポジットする電子-ホール対の体積密度 . . . . . . . . . . . . . . . . . . .
5.17 ピクセル p+及び p+ Guard に流れる過渡電流 . . . . . . . . . . . . . . . . . . . .
5.18 電界分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

68
68
69

5.19 電位分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

69

A.1 サイリスタ構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

72

A.2 サイリスタの電流-電圧特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A.3 バルク CMOS トランジスタの寄生サイリスタ . . . . . . . . . . . . . . . . . . . .

72
73

ピクセル p+に流れる電流 : SOI トランジスタ-ピクセル p+間距離依存性 . . . . .

6

表目次
2.1
2.2

SOI ウエハのパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TCAD シミュレーションによる核種 1 と核種 2 のマイクロ放電電圧の比較 . . . .

19
26

3.1

pitch の違いによるマイクロ放電電圧の比較 . . . . . . . . . . . . . . . . . . . . .

44

4.1

2 次元シミュレーション : セル電荷収集効率表 . . . . . . . . . . . . . . . . . . . .

51

5.1

ピクセル p+へのクロストーク : パルス振幅依存性

63

5.2
5.3
5.4

ピクセル p+へのクロストーク : パルス立ち上がり/立ち下がり時間依存性. . . .
ピクセル p+へのクロストーク : SOI トランジスタ-ピクセル p+間距離依存性 . . .
ピクセル p+へのクロストーク : 裏面に印加する逆バイアス依存性 . . . . . . . . .

64
64
65

5.5
5.6

ピクセル p+へのクロストーク : p+ Guard なしと p+ Guard あり . . . . . . . . .

68
69. . . . . . . . . . . . . . . . .

p+ Guard に印加するバイアスによる p+ Guard へのキャリアの流れこみの比較 .

7

第1章

序論

チャーム粒子やボトム粒子など、質量の大きな長寿命粒子が発見されて以来、粒子の崩壊距離を高精度で測定することが、物理解析において重要になっている。そこで半導体プロセス技術を用いたシリコンバーテックス検出器がさかんに開発され、高エネルギー、高強度が求められる加速器、
原子核実験などにおいて、シリコン検出器の重要性は増してゆくと思われる。当初のシリコンバー
テックス検出器はシリコンバルクにストリップ状に不純物をドーピングしたシリコンストリップ検出器が主流であった。シリコンストリップ検出器はストリップが直交するように表面と裏面両方に不純物ドーピングを行うことで 2 次元読み出しが可能であり、3 次元情報を得るためには複数層重ねる必要があった。これは多重散乱の影響を避けるため少ない放射長が求められるバーテックス検出器においては不利な点で、一層の薄型化が求められている。また、特に高精度測定が必要とされる B-Factory 実験などにおいては、高強度化によるバックグラウンドの増加に伴うオキュパンシー
の増加や、放射線耐性が大きな問題となっている。
これらの問題を解決するため、粒子のトラック位置を 3 次元的に測定することが可能な Pixel 構
造の検出器が開発されるようになった。現在 KEK (高エネルギー加速器研究機構) 測定器開発室のSOIpixel グループでは、SOI (Silicon On Insulator) 技術とよばれる、シリコン基板上に酸化膜を作りこみ、さらにその上にエレクトロニクスを配置し酸化膜に穴を開けることよってセンサーとエ
レクトロニクス部を接続する技術を用いたセンサー-エレクトロニクス一体型のピクセル検出器の研究開発を行っている。センサーとエレクトロニクスが酸化膜で完全に絶縁されているためノイズが少なく、また放射線に強く高温でも動作するなど、様々な利点がある。SOIpixel グループでは毎年プロセスを行って TEG (Test Element Group) とよばれる試作品チップを製造している。
また、SOIpixel グループは様々な半導体開発関連資産を所有しているが、ソフトウェアツール
の一つとして TCAD (Technology Computer Aided Design) とよばれる半導体シミュレーターソ
フトウェアを導入している。TCAD シミュレーターとは、プロセスシミュレーター、デバイスシ
ミュレーターを全て統合したもので、電荷とポテンシャルの関係を記述するポアソン方程式、電流値を決定する電流連続の式、電子とホールの再結合に関するボルツマン方程式など、様々な方程式が組み込まれている。通常数ヶ月かかる半導体プロセスを計算機上でシミュレートし、性能評価を
コンピューター上である程度行うことで、開発コストの削減及び開発期間の短縮を目的とするものである。

SOIpixel グループはこの TCAD シミュレーターを利用して、TEG 性能評価の過程で生じた課
題、また改善可能性のある課題について検討し次年度のプロセスにフィードバックすること、及びソフトウェアツールとしてまだまだユーザーの少ない TCAD の有効性を示していくことを目的の一つとしている。本論文は、これらの課題のうちいくつかについて TCAD シミュレーターを用いて検討を行ったものである。
以下に本論文の構成を述べる。第 2 章では半導体検出器、SOI 技術、SOIpixel グループ、及びSOIpixel グループが用いる ENEXSS-TCAD について述べる。第 3 章では SOIpixel センサー外周
部 p+リングレイアウトの検討について、第 4 章では SOIpixel ピクセル p+ レイアウトの検討について、第 5 章では SOIpixel 回路-センサー間クロストーク計算について述べ、最後に第 6 章で本研究の結論をまとめた。

8

第2章

イントロダクション

2.1

シリコン半導体検出器

2.1.1

シリコン半導体検出器とは半導体検出器の大部分は、逆バイアスを印加した p-n 接合ダイオードのことである。図 2.1 にシ
リコン半導体検出器の概略図を示す。p-n 接合に逆バイアス電圧 (n 側の電位が p 側の電位より高い) を印加すると、接合部を中心として、自由なキャリアのない領域 (空乏層) ができる。放射線が空乏層に入射すると、電子とホールの対が生成される。電子とホールを総称してキャリアとよぶ。
キャリアは逆バイアス電圧による接合電界により、素早く電極へ運ばれる。このキャリアの動きにより誘起された電流パルスを外部に接続した高感度電子回路によって信号として捕らえることにより、荷電粒子の通過時刻、通過位置、検出器内でのエネルギー損失を記録することができる。シリコンは地球上に豊富に存在し、熱酸化により容易に絶縁体 (SiO2 ) を作ることができるなど数々の利点があり、産業界におけるシリコン半導体の微細加工技術の発展はめざましい。したがって、放射線検出の分野においても、様々な半導体材料のうち、シリコンが最もよく利用されている。特に素粒子物理実験においては、B 中間子系における CP 非保存の発見等、近年の重要な成果は、シ
リコン半導体検出器を抜きにしては語れない。シリコン半導体検出器の代表的なものとして、次に述べるストリップ検出器が挙げられる。

図 2.1: シリコン検出器

2.1.2

ストリップ検出器

ストリップ検出器にはイオン注入法または光リソグラフィ法によって狭い間隔で形成されたスト
リップ電極が形成されている [1]。シリコンウエハの両面を処理して、図 2.2 に示すように電極ス
トリップがウエハの反対面で直交するような配置とすることができる。電極はワイヤーボンディン

9図 2.2: 両面ストリップ検出器

グによって読み出し回路に接続されることが多い。電子とホールの動きによって両方のストリップの組に電荷が誘導されるので、x 座標と y 座標が独立して求められる。ストリップ間の距離は 25
ないし 75µm 程度、1 枚のストリップ検出器上のストリップ本数は 1000 ないし 500 本程度のものが使用されている。また、2 次元の実効的な画素数に対し、読み出しチャンネル数を比較的少なくできるため、データ読み出しにかかる時間が短いという利点がある。一方、入射する粒子の流量が大きくなると、複数のストリップから同時に信号が検出される確率が高くなり、2 次元の位置情報を一意的に決めることが困難になる。これを克服するものとして、ピクセル検出器がある。

2.1.3

ピクセル検出器

片面のみに位置検出電極を取り付けたシリコン検出器からやや強引に 2 次元位置情報を得るた
めに、上側の電極として個々の微小素子を互いに電気的に絶縁して碁盤の目のように製作する方法がある。個々の電極の寸法が 1mm かそれ以上のものはパッド検出器、それ以下のものはピクセル検出器とよばれている。それぞれ個々の電極とそれぞれ対応して設けられて分離した読み出しチャンネルの間には電気的結合が必要である。また、個々の電極の寸法が小さいので静電容量と漏れ電流が比較的小さくなり、同じ寸法の微小ストリップ検出器よりも電子雑音がかなり低くなる。個々

図 2.3: ピクセル検出器のピクセルに対して分離した接合を与えることはピクセル検出器の重要な課題である。一般的なピクセル検出器は、図 2.3 に示すようにはんだ付けあるいはインジウムや鉛のこぶによる接着 (バンプボンディング) によってピクセルチップから分離した読み出しチップに接続する手法を用いてい10る。個々のこぶは単一のピクセルとそれに対応する読み出し回路間の電気的結合を与える。しかし、2 つのシリコンを非常に数多くのこぶにより接合しなければならず、非常に厚さが厚く、高価なものになってしまっている。
ここで、検出器と読み出し回路を一緒にして 1 枚のシリコン基板上に統合することができれば、完全空乏層化による高い電荷収集効率と複雑な CMOS 回路を同時に実現することができる。さらに、浮遊容量が少なくなることによる S/N の増加、配線長の短縮による高速化が期待される。しかし、検出器で重要な空乏層を作るための高抵抗シリコンと IC を製作する低抵抗シリコン間の基本的な不一致があり、また、センサー部分ではキャリアの寿命を保つのに必要な低温と IC 製造上の高温過程との間の対立、さらに検出器の空乏層形成に必要な高電圧と IC の作動における低電圧特性の間の対立など、センサーと読み出し回路それぞれの動作環境の対立に起因する問題がある。
この問題を SOI (Silicon-On-Insulator) とよばれる、シリコン基板上に絶縁酸化膜を作りこみ、さらにその上に電子回路を配置する技術を利用してクリアし、センサー-読み出し回路一体型のMonolithic ピクセル検出器の研究開発を行っているのが KEK (高エネルギー加速器研究機構) 測定器開発室の SOIpixel グループである。SOI 技術、及び SOIpixel グループについては次節以降で
述べる。

11

2.2

SOI(Silicon-On-Insulator) 技術

2.2.1

SOI デバイス

SOI とは Silicon-On-Insulator の略であり、シリコン基板の上に薄い絶縁酸化膜を作り込み、さらにその上にトランジスタなどの電気回路を形成する技術のことであり (図 2.5)、通常のバルク
CMOS 技術 (図 2.4) よりも高速性、低消費電力性の高い、新しい技術である。これまで民生デバイスの製造プロセスには用いられていなかったが、近年半導体デバイスの中心市場がコンピュータ
から携帯機器に移り、低消費電力化に対する強い要求が生まれたため、民生デバイスの製造プロセ
スとしても急速に開発されつつある技術である。後でも述べるが、素子が酸化膜によって分離されており、放射線に強く、高温でも動作することから、また人工衛星や軍事等特殊な分野でも使用されている。

図 2.4: バルク CMOS トランジスタ

図 2.5: SOICMOS トランジスタ

12

2.2.2

プロセス

SOI ウエハの製造法は、大きく分けて貼り合わせ法と SIMOX (Separation by IMplantation
ofOXygen) 法の 2 種類がある。ここではこれらの方法と、さらに我々SOIpixel グループが開発する TEG のプロセスに採用されている、フランスの SOITEC 社の登録商標である UNIBOND SOI
基板に用いられている Smart-Cut 技術についても述べる。SOI プロセスの開発は、日本で多くの実績があり、貼り合せ法と SIMOX 法は日本の研究者の発明であり、関係した研究者の数も多い。

UNIBOND はフランスの研究者の発明であるが、信越半導体 (株) がフランスの SOITEC 社よりライセンスを受けて、日本で生産を行っている。

貼り合せ法

Si の貼り合せウエハは 2 枚の Si ウエハを貼り合せたもので、製造工程を図 2.6 に示した。(a) から (b) に示すように、まず、SiO2 のついた 2 枚の Si ウエハを熱処理によって貼り合せ、次に (c)から (d) に示すように、一方のウエハを研削かつ研磨して 1µm 内外の薄い層を絶縁層 (SiO2 ) の上に残したものである。CMOS トランジスタはこの薄い Si 層の上に形成される。

図 2.6: 貼り合せ法

SIMOX 法SIMOX (Separation by IMplantation of OXygen) ウエハは図 2.7 に示すように、高エネルギーの酸素イオンを Si ウエハの表面にイオン打ち込みし、これを熱処理することにより製造される。
完成したウエハは図のように表面近傍に薄い酸化膜層が埋め込まれ、その上に薄い結晶層が形成されることになる。貼り合わせ方式では均質な絶縁膜や Si 結晶膜を形成することが難しいため、

SIMOX 方式が SOI ウエハの主流となっている。しかし、イオン注入に付随する薄膜欠陥ができやすい。

13図 2.7: SIMOX 法

Smart-Cut 技術
酸素イオン注入を用いる SIOMOX 法と異なり、水素イオン注入による剥離法を用いており、使用するイオンのサイズが非常に小さい為、SOI 層に残存する欠陥が極めて少ない。Smart-Cut 技術はフランスの SOITEC 社の登録商標である。我々SOIpixel グループが開発する TEG の SOI ウ
エハはこの方法で製造されている。

図 2.8: Smart-Cut 技術

14

2.2.3

SOI デバイスの利点

ラッチアップ耐性
ラッチアップ現象とは、CMOS トランジスタのウエル、Si 基板、n+拡散層、p+拡散層により形成される寄生サイリスタとよばれる構造 (図 2.9、付録 A) が、電源や入出力端子からの雑音によりON 状態となり、電源と接地との間に大電流が流れる現象のことである。ラッチアップが発生すると、Si や配線などが溶けだして素子が破壊されてしまう。スケールを微細化していくとラッチアッ

図 2.9: バルク CMOS デバイスの寄生サイリスタ構造

プ現象が発生しやすくなるのがこのバルク CMOS デバイスの最大の欠点である。SOI デバイスの最大の利点はバルク CMOS デバイスと比較してラッチアップが起きにくいことである。図 2.5 をみると PMOS トランジスタと NMOS トランジスタが絶縁膜の上に独立に形成されていて、両者は電気的に完全に分離されている。したがって、この構造では寄生サイリスタ構造が形成されることがない。以上のことから、SOI ウエハは CMOS トランジスタの完全なラッチアップ対策になる
のである。

高速性
ソース、ドレイン領域の接合容量が絶縁膜によって大幅に低減するため、高速な動作を可能に
する。

低消費電力
絶縁膜によって Si 基板部と回路部が絶縁されているためリーク電流が減り、消費電力を抑えることができる。図 2.10 にバルク型と SOI 型のトランジスタのサブスレッショルド特性の比較を示す。サブスレッショルド特性は S 値というパラメータで示される。S 値とは、電流を 1 桁増やすのに必要なゲート電圧を表し、この値が小さいほどその特性は良好であるといえる。図 2.10 からわ
かるように SOI 型ではバルク型に比べて S 値が小さく、その特性の良さがわかる。また図 2.11 に
しきい値とオフリーク電流 (トランジスタをオフにしたときのリーク電流) の関係を示す。同じオ
フリーク電流の場合、SOI トランジスタではバルク型よりもしきい値が低い。つまり、同じオフ
リーク電流のままで動作電圧を下げることができる。

15

図 2.11: しきい値とオフリーク電流の関係。

図 2.10: バルク型と SOI 型のトランジスタ

黒の実線がバルク PMOS トランジスタ、オのサブスレッショルド特性比較。点線がバルレンジの実線がバルク NMOS トランジスタ、

ク型トランジスタ、実線が SOI 型トランジス

青の実線が SOI 型トランジスタ、赤い実線がタである。

計算値である。

放射線耐性

SOI 構造では Si 基板部と回路部が絶縁酸化膜により遮られているので、放射線入射によって基板部分で発生する電荷は回路の動作に影響を与えない。また、絶縁酸化膜上の SOI 層は 0.5µm 程度と薄いため、その体積は非常に小さいので、発生する電荷は少ない。よって従来のバルク CMOS
デバイスよりも放射線耐性は向上する。

温度耐性

SOI 構造では Si 基板部と回路部が完全に分離されており、高温状態でのしきい値の変化及び増加率が少なく、高温下でも動作する [2]。

高集積性
隣り合う素子同士は電気的に干渉しないため素子の分離性が良くなり、またバルク CMOS のよ
うな複雑な構造を必要としない。したがって回路面積を小さくできるので高密度な実装が可能であり、デバイスの集積密度を上げることができる。

16

SOIpixel グループ

2.3

SOIpixel グループ [3] は前節で紹介した SOI 技術を応用したセンサー-読み出し回路一体型 Monolithic ピクセル検出器の開発を目的とし、2005 年に KEK 測定器開発室でスタートしたグループである。一般的な SOI デバイスでは使用することのない絶縁酸化膜下の Si 基板の部分をセンサーとして利用するというアイデアである。開発の利点をまとめると、• センサー部とエレクトロニクス部で抵抗値の異なる Si ウエハを選択できるので、完全空乏層化による高い電荷収集効率と、高密度、高感度、多機能検出器を実現できる。

• 回路が高速、低消費電力である。
• 酸化膜で絶縁されているため、放射線に強く、高温でも動作する。
• 研削、研磨によるウエハの薄型化が可能である。
• センサーと接続部の浮遊容量が少なく、S/N が良い。
• NTT、沖電気工業など、昔から日本技術者の多くが SOI の開発に寄与している。
• SOI 技術を用いたピクセル検出器の開発を行っているグループがまだ少ない。
• 将来 LSI の素子の主流は SOI 技術を用いたものになると考えられており、技術的発展の可能性が大きい。
となる。SOI pixel グループは毎年プロセスを行い、TEG を製造、性能評価を行っている。現在、ウエハのプロセスはフランス SOITEC 社が、TEG の製造は日本国内で SOI のチップを取り扱っている沖電気工業が行っている。

2.3.1

SOI Pixel 検出器の応用

SOI 技術により Monolithic Pixel 検出器が実現された場合の応用は広い。例えば、イベントレー
トと共にバックグラウンドも増加する。薄くセグメンテーションが細かい SOIpixel は、このような環境に最適で、CP 対称性の破れ測定に不可欠なものとなる。
また 2015 年以降に予定されている 1035 cm−2 s−1 のルミノシティを目指す LHC (Large Hadron

Collider) での実験のアップグレードにおいても、強い放射線耐性、高速性は、最内層の検出器としても使える有望な技術となる。
ピクセルサイズを 10µm 程度、ウエハの厚さを 50µm 以下にできれば、非常に高い分解能が要求される ILC (International Linear Collider) での実験のバーテックス検出器の第一候補となりうる。
この他、宇宙物理、物質構造解析、医療用に高精度で簡便な X 線撮像素子として幅広く応用できる可能性がある。また、光検出器としても有効面積を増やせる等、発展の可能性がある。

2.3.2

TEG 開発状況

現在までに SOIpixel グループで開発された種々の TEG のうちいくつかについて述べる。

TOPPIXN
SOI 技術によるセンサーとエレクトロニクスの一体化を示す実例として試作し、20µm 角のピクセルを並べ 1 チップに 32×32 ピクセルを搭載した TEG。チップサイズは 2.4m×2.4mm である。
光や β 線に対する信号の観測に成功している。

17

図 2.12: TOPPIXN

図 2.13: TOPINTPIX

図 2.14: TOPCOUNTPIX

図 2.15: TOPTEGTOPINTPIX
ピクセル数を TOPPIXN よりさらに増やし、1 チップに 128×128 ピクセルを搭載した TEG。
チップサイズは 5.0mm×5.0mm である。光に対する信号の観測に成功している。

TOPCOUNTPIX
X 線検出、計数を目的としている。デジタル読み出し回路を備えており、1 ピクセルあたり 600
個のトランジスタを用いて読み出しを行う。1 チップに 128×128 ピクセルを搭載し、チップサイ
ズは 10.2mm×10.2mm である。

TOPTEG
絶縁酸化膜上の SOI トランジスタの放射線耐性の検証を目的とした TEG。ピクセル部分は省か
れている。

18

さらに、各 TEG の模式図及び断面図を図 2.16、図 2.17 に示す。TEG 中心部にピクセル回路を、その周囲を電位 0V の Bias Ring で囲み、そのすぐ外側に電界を緩和するための Guard Ring を設けてある。

図 2.17: SOIpixel TEG a-b 断面図

図 2.16: SOIpixel TEG 模式図
また、これらの SOI ウエハのパラメータを表 2.1 に示しておく。

process

0.15&#61549;m Fully-Depleted SOI CMOS process, 1Poly, 5 Metal
layers(OKI Elecric Industry Co. Ltd.).

SOI weafer

Wafer Diameter:150mm&#61542;.TOP Si:Cz, ∼ 18 &#61527;-cm,p-type,∼40nm thick, Buried Oxide:200nm thick Handle
wafer:Cz, >1k&#61527;-cm(No type assignment), 650 &#61549;mthick(SOITEC)

Backside

Thinned to 350 &#61549;m, and plated withAl(200nm).
表 2.1: SOI ウエハのパラメータ

2.3.3

開発の課題

SOIpixel 検出器開発には種々の課題がある。その中でも、シミュレーションを行って傾向を見積もったり、プロセスやレイアウトの最適化を行う必要がある課題が大部分を占めている。ここでは TCAD シミュレーションが必要な課題を中心に述べる。

バックゲートバイアス効果
酸化膜上の IO トランジスタ (図 2.16) は ∼1V 程度の低いバイアス電圧で動作させるので、n 型バルク基板の裏面から正の逆バイアスを印加した場合、n 型バルク基板表面付近に影響が出てトラ
ンジスタのしきい値電圧が大きく変化してしまう。これによりトランジスタが正常に作動しなくなることで、裏面に印加する逆バイアス電圧を大きくするとシグナルが見えなくなってしまう (図2.18) この効果は SOIpixel がセンサーと読み出し回路が接近している Monolithic 検出器特有の深刻な問題である。
これについては KEK 羽澄昌史氏 [4] が解決策を TCAD シミュレーションによって示しているので、次節で詳しく述べる。

19

図 2.18: 2005 年の TOPPIXN でのシグナル測定。裏面に印加するバイアスによるバックゲートバ
イアス効果によって、16V 程度でシグナルが見えなくなっている。

マイクロ放電一つの電子が p-n 接合による高電界によって加速 (高エネルギー化) されたとすると、この電子はエネルギーが高いので、共有結合の結合手を切って電子-ホール対を発生させる。発生した高エネルギーの電子とホールはさらに別の電子-ホール対を発生させる。この現象はインパクトイオン化とよばれ、接合電界が 105 ∼106 V/cm 以上の高電界のときに起こる。このようにして電子-ホール対がなだれ的に増大して起こる接合の降伏現象がマイクロ放電である [6]。これによって半導体検出器では、p-n 接合の接合電界が 105 ∼106 V/cm 以上に達するまで逆バイアス電圧を印加した場
合、漏れ電流が増大し、ノイズの増加が起こる。

半導体検出器 (ここでは n 型とする) において生成される空乏層の厚さを d[µm]、n 型バルク基
板抵抗値を ρ[Ω · cm]、印加する逆バイアス電圧を Vd [V] とすると、次式が成り立つ [7]。

d∼p0.5ρVd(2.1)

また、n 型バルク基板抵抗値 ρ[Ω·cm] は、n 型バルク基板ドーピング濃度を n[/cm3 ]、素電荷をq[coulomb]、電子の移動度を µ[cm2 /V · s] とすると次式で与えられる。
ρ=

1
qnµ

(2.2)

n 型バルク基板の厚さを 350µm とし、SOIpixel の n 型バルク基板ドーピング濃度を 6.0 · 1012 [/cm3 ]とすると、Si 中の電子の移動度は約 1500[cm2 /V · s] なので、上式よりバルク基板抵抗値 ρ は約700 Ω·cm、したがって SOIpixel の完全空乏化電圧は約 350V である。一方、例えば高エネルギー
加速器研究機構の B ファクトリー実験で用いられているシリコンバーテックス検出器では n 型バ
ルク基板のドーピング濃度は 1.0 · 1012 [/cm3 ] 程度なので、完全空乏化電圧は 60V 程度である。このように、完全空乏化電圧はバルク基板のドーピング濃度に大きく依存するのであるが、SOIpixelの TEG のウエハのプロセスを行う SOITEC の SOI ウエハのプロセスでは絶縁酸化膜下の基板部分の抵抗率がやや低い。これは高抵抗 SOI ウエハの入手の問題と CMOS プロセスでの熱処理による影響が原因であるのだが、これによって SOIpixel では完全空乏化電圧が高くなってしまうのである。

350V を印加することで基板部分を完全空乏層化して SOIpixel を用いることが無論理想であるが、現在までに開発された TEG では 70V∼150V 程度でマイクロ放電が起こっているのが現状である。
図 2.16 の通り、0V 電位の最外周部として 0V の Bias Ring が、さらにその外側に Bias Ring にかかる電界を緩和するためにバイアスを印加しない float の Guard Ring が設置されているが、逆20

バイアスを裏面に印加しバルク基板を空乏化していくと、Bias Ring 外側の角に p-n 接合による高電界が集中し、マイクロ放電が起こってしまうことを KEK の高力孝氏らが赤外線カメラ撮影によるホットスポット測定によって確認している (図 2.20)。

図 2.20: 赤外線カメラによる TEG ホットス

図 2.19: ホットスポットを測定を行った TEG

ポット測定。Bias Ring の角 (右上の赤い円で囲まれた領域) が薄く光っている。

これについても KEK 羽澄昌史氏が解決策を TCAD シミュレーションによって示しているので、次節で詳しく述べる。
センサー p+レイアウトの検討

SOIpixel グループで開発した TEG の一つであり将来荷電粒子や X 線検出を目的としている
TOPCOUNTPIX のピクセルセンサー p+のレイアウトは、プロセスにも自由度があるため、デジタル読み出しに適したものにする必要がある。これについては次節で紹介する ENEXSS-TCAD を用いて今回検討を行ったので、第 4 章で詳しく述べる。
回路-センサー間クロストークの見積もり

SOIpixel はセンサーと読み出し回路が接近している Monolithic 検出器であるために、絶縁酸化膜の上のトランジスタが動くことによって電荷が絶縁酸化膜及びバルク基板を通してピクセル p+に伝わり、このピクセル p+に流れる電流がクロストークを発生させる可能性がある。将来懸念されるであろう、Monolithic 検出器ならではの問題である。これについて TCAD シミュレーションを用いて計算を行ったので、第 5 章で詳しく述べる。
放射線耐性、他
プロセスを行っている沖電気工業は元来回路用として SOI チップを製造しているので、放射線下で使用することを考慮してプロセスを行っていない。したがって、製造された TEG が要求される放射線耐性を満たすものなのかどうか、照射実験を行って検証し、問題があればプロセス変更を
沖電気工業に要請したり、レイアウトの変更、回路の工夫等を行う必要がある。さらに、歩留まりを良くするための回路の工夫、有効面積の最大化、低消費電力化、バルク厚みの最適化、パッケージの選択などが、将来稼働させる実機を製作するためには必要になる。

21

2.4

ENEXSS-TCAD

2.4.1

TCAD とはTCAD (Technology Computer Aided Design) とは、プロセスシミュレータとデバイスシミュ
レータを統合したものであり、半導体製造における製造工程とそのとき製造される半導体デバイスの特性を計算機上でシミュレートし、試作を行うことなく得ることで、目的の条件を示す半導体素子の構造とその作製条件の最適化を可能にする技術である (図 2.21)。

図 2.21: TCAD

プロセスシミュレータとは、イオン打ち込み、フォトマスクをかけてのエッチング、アニーリン
グなど、半導体の製造工程レベルから再現を行い、半導体素子のデバイス構造を形成するシミュレータである。デバイスシミュレータとは、FET (電界効果トランジスタ) 等の半導体素子の断面構造もしくは 3 次元構造を入力し、そのデバイスの動作を確認するシミュレータである。計算内
容はシミュレータにより異なるが、DC 解析や小信号 AC 解析、過渡解析等が可能である。構造は
細かい領域 (メッシュ) で区切られ、印加電圧や境界条件や使用モデル等の条件の設定が必要である。計算結果は、端子を流れる電流や電位の様な実際の測定において確認できる結果のみでなく、各メッシュ点の電位、電子密度、ホール密度等のパラメータの確認も可能である。
一番最初の商業用 TCAD は TMA 社 (Technology Modeling Associates) によるものである。スタンフォード大学のダットン教授が開発したプロセスシミュレータ SUPREM,SUPREM3,SUPREM4とデバイスシミュレータ PISCES をベースに、TMA 社は 1979 年、TSUPREM4 と MEDICI をリリースした。1989 年には米シルバコインターナショナル社がスタンフォード大の同シミュレータ
をベースにプロセスシミュレータ ATHENA とデバイスシミュレータ ATLAS による TCAD を発表した。同年、スイスの ISE (Integrated Systems Engineering AG) 社は DESSIS と FLOOPS による TCAD の発表を行なった。これら 3 社が TCAD の 3 大メーカーである。
しかし、半導体ベンチャー企業は莫大な設備投資のかかる半導体プロセスラインを持つことな
く外部のファウンダリーを利用することが多く、通常の CAD と同等の数が売れるわけではなく、他の CAD ソフトの様に販売後の保守費用で利益を上げるビジネスモデルが成立しにくい状況となった。そのため、TMA 社は 1998 年に Avant!社に買収された。その後、2001 年に Avant!社は米

Synopsys 社に買収され、ISE 社も 2004 年に Synopsys 社に買収された。現在、Synopsys 社は、旧
TMA 社の TCAD の販売を中止し、旧 ISE 社の TCAD を中心に販売しており、したがって TCADの主要メーカは 2 社となっている。
22

本論文では日本国内の株式会社 TCAD インターナショナル [5] が販売権を持つ 3 次元 TCAD シス
テム ENEXSS-TCAD を使用した。株式会社 TCAD インターナショナルが国内の企業で ENEXSSの開発に携わっており、コミュニケーションが取りやすくライセンスが安価である点、また、SOI のプロセスを行う沖電気工業が ENEXSS-TCAD の開発に関わっており、シミュレーションを行う上で容易にアドバイスをもらうことができる点、シルバコインターナショナル社の ATHENA,ATLASのライセンスが高価である点などがその理由である。TCAD インターナショナルは、TCAD 開発に携ってきた半導体メーカーやソフトベンダーの出身者が、日本発の TCAD 技術を世界に普及させることを目的に 2006 年 2 月に設立した。国内唯一の半導体エレクトロニクス解析ソフト専業の開発型ベンチャーとして、ENEXSS の機能性能強化のための開発をはじめ、独自技術による製品開発とこれらの販売サポート、受託解析などプロフェッショナルサービスを提供している。また ENEXSS-TCAD は、1996 年に創立され先端プロセス・デバイス技術の先行的研究開発、 新技術分野の産学独連携研究開発の推進を目的とし、300mm ウエハ装置を用いる生産技術開発の純民間コンソーシアムとしてスタートした株式会社 Selete (半導体先端テクノロジーズ) によって開発された。ENEXSS-TCAD は 3 次元デバイスシミュレータ HyDeLEOS (Hyper Device-Level

Electrical Operation Simulator) や 3 次元プロセスシミュレータ HySyProS (Hyper Synthesized
Process Simulator) 等を含んでいる。

2.4.2

SOIpixel グループでの ENEXSS-TCAD 使用例

ENEXSS-TCAD を使用してシミュレーションを行い、TEG 製造プロセスにフィードバックを行って TEG の性能に改善が見られた例をここで 2 つ述べる。シミュレーションを行ったのは KEKの羽澄昌史氏である。

バックゲートバイアス効果の抑制

2.3.3 節でも述べたようにバックゲートバイアス効果は深刻な問題となっているが、SOIpixel では pixel センサー部の p+電極を 0V にして動作させるので、トランジスタとこの p+電極との距離を接近させることでこの効果を抑える目的でデバイスシミュレータ HyDeLEOS を使用して計算を行ったのがこの例である (図 2.22)。

図 2.22: バックゲートバイアス効果 : 模式図23

図 2.23: バックゲートバイアス効果 : 結果

結果 (図 2.23) は、トランジスタをこの p+電極と数 µm まで接近させて使用することでバックゲートバイアス効果が完全に無視できる程度まで改善される可能性があることを示している。この結果を考慮し 2006 年の TEG では IO トランジスタを取り囲むように p+インプラント (0V) を入れたところ (図 2.24)、改善が確認された (図 2.25)。

図 2.24: 2006 年の INTPIX では、IO トランジスタを取り囲むように p+インプラントを入れた (赤い実線で囲まれた領域)。

図 2.25: バックゲートバイアス効果 : シグナル。2006 年の INTPIX での測定であり、40V までバ
イアスを印加してもシグナルがはっきりと見えている。

24プロセス変更によるマイクロ放電の抑制
バックゲートバイアス効果と同じく、Bias Ring 角でのマイクロ放電もまた現在深刻な問題となっている。これを改善する手段としては、プロセスを変更する方法や Ring のレイアウトを変更する方法などがあるが、この例では p+Ring を打ち込む核種を現行のものと変更することによってこのマイクロ放電を抑制している。プロセスシミュレータ HySyProS とデバイスシミュレータ

HyDeLEOS を使用して計算を行っているが、現行のものと異なる種類の核種を用いて p+インプ
ラントのイオン打ち込みを行うことによって、Si 基板深くまでのインプラントが可能となり、インプラント面積が増え電界の集中を避けられることからマイクロ放電を起こす電圧が上がる。すなわ
ちより高耐圧になり、完全空乏層化により近づくのである (図 2.26∼2.29、表 2.4.2)。核種 2 は核
種 1 より分子の質量が小さく、同じエネルギーでイオン打ち込みを行ってもより深くまで打ち込むことが可能である。
#2 Accepter#1 Accepter[ cm^−3 ]9.40e+19[ cm^−3 ]9.40e+19

7.52e+19

7.52e+19

5.64e+19

5.64e+19

3.76e+19

3.76e+19

1.88e+19

1.88e+190.0

0.0

図 2.27: 核種 2 : アクセプター濃度。核種 1

図 2.26: 核種 1 : アクセプター濃度と比べてインプラント深さが深くなっている。

#2 E

#1 E
[ V/cm ]5.00e+05[ V/cm ]5.00e+05

4.00e+05

4.00e+05

3.00e+05

3.00e+05

2.00e+05

2.00e+05

1.00e+05

1.00e+05

0.0

0.0

図 2.28: 核種 1 : 電界分布。裏面には 80V

図 2.29: 核種 2 : 電界分布。核種 1 と比べて印加している。

p-n 接合での電界が緩和されている。

25

表 2.2: TCAD シミュレーションによる核種 1 と核種 2 のマイクロ放電電圧の比較。相対的に比較を行った結果、核種 2 の方が高耐圧であることが確認できた。
核種 1

核種 2

88.5V

102.4V

この結果を考慮し、p+インプラントを核種 2 に変更したものも作製した 2006 年の TEG では以下のように改善が見られた (図 2.30)。

図 2.30: 2005 年、2006 年 TEG のマイクロ放電電圧測定値。黄色のグラフは核種 1 を p+インプ
ラントとしたものであり、ピンクのグラフは核種 2 を p+インプラントとしたものである。マイク
ロ放電電圧が 20V 程度改善している。

また、Bias Ring や Guard Ring のレイアウトを変更することによってこのマイクロ放電を緩和する方法については第 3 章で述べる。

26

第3章

3.1

SOIpixel センサー外周部リング構造の検討

目的

SOIpixel 開発における課題のひとつとして、2.3.3 節でも述べたように、Si 基板が完全空乏層化に至る以前での Bias Ring 角でのマイクロ放電がある。各 TEG には Bias Ring (0V) 角に強い電界がかかるのを緩和する目的で Bias Ring の外側 (以下 pitch)20µm の位置に電圧を印加しない幅5µm の float の Guard Ring が設置されているが、赤外線カメラでの撮影によると、100V 前後で
Bias Ring、Guard Ring の角付近で放電が起こっていることがわかっている (図 2.20)。
この章ではこれを抑制する方法として Guard Ring のレイアウトを変更することを検討し、Si 基
板の完全空乏層化を目指し、マイクロ放電耐圧のより高い TEG を作ることを目的として TCAD
シミュレーションを行い、Guard Ring の配置による Bias Ring 角での電界の値について比較を
行った。

3.2

3 次元シミュレーションによる Guard Ring の効果の検証

下図 3.1、3.2 に示したように SOIpixel 外周部 Ring の角の部分を再現した。ここでは 3 次元シ
ミュレーションの計算時間を考慮し、Si 深さは 30µm、裏面電極に印加する逆バイアスは 20V としている。シミュレーション中での n 型バルク基板のインプラント濃度は 6.0 · 1012 [/cm3 ]、p+Ringのインプラント濃度は 1.0 · 1020 [/cm3 ] 程度であり、実機とほぼ一致している。Bias Ring の外側

20µm の位置に幅 5µm の Guard Ring (float) が設置されているものと設置されていないものを比較し、まずは Guard Ring によって Bias Ring 角での電界が緩和されることを確認する。2005 年、2006 年の TEG のリング角は角に集中する電界を緩和するためそれぞれ 8 角形、12 角形に丸めてあるが、今節では簡単のため 4 角形として計算を行った。
[ cm^−3 ]1.00e+20[ cm^−3 ]1.00e+20

1.00e+16

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

1.00e+12/

1.00e+08

1.00e+04

1.00

図 3.1: Guard Ring なし : Boron(ホウ素)

図 3.2: Guard Ring あり : Boron 濃度

濃度27また、上方から見た模式図を図 3.3、3.4 に示す。

図 3.4: Guard Ring あり

図 3.3: Guard Ring なし

これらの電界の絶対値をこれより比較していく。これらの電界及び電位の様子を下図 3.5、3.6、

3.7、3.8 に示す。
[ V/cm ]1.00e+05[ V/cm ]1.00e+05

3.98e+04

3.98e+04
1.58e+04

1.58e+04
6.31e+03

6.31e+03
2.51e+03

2.51e+03
1.00e+03

1.00e+03

図 3.5: Guard Ring なし : 電界分布 Bias Ringの角に強い電界が集中している。

図 3.6: Guard Ring あり : 電界分布 Guard Ringによって、Bias Ring の角での電界が緩和されている。

[V]
2.00e+01[V]
2.00e+01

1.60e+01

1.60e+01

1.20e+01

1.20e+01

8.00

8.00

4.00

4.00

0.0

0.0

図 3.8: Guard Ring あり : 電位分布

図 3.7: Guard Ring なし : 電位分布28

Guard Ring を設置していない方は Guard Ring を設置している方と比較して、Bias Ring の角に電界が集中していることがわかる。それに対応して、電位の勾配が大きくなっていることがわかる。ここで、電界が最大になる Si の深さ z を求める。
[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+040.0

図 3.9: p+Ring の Boron 濃度 (断面図)。Si の深いところでは減衰する。

25000

1e+20

E
B

20000

15000
1e+10
10000
100000E [V/cm]

Boron [cm^−3]

1e+15

5000

1

0
−5

−4

−3

−2

−1

0

z[um]

図 3.10: Bias Ring の下 (7µm,7µm,z) での電界と Boron 濃度の Si 基板深さ z 依存性。Boron のイ
ンプラントがなくなるあたりで電界が最も強くなっている。

図 3.10 より、p+Ring の Boron のインプラントが減衰してなくなる z = −0.5µm∼ −1µm 付近

で p-n 接合電界が最も強くなっていることがわかる。

29

さらに最大電界を与える z を求める。図 3.11 は (0µm,0µm,z),(35µm,35µm,z) を通る直線上で
80000

z=−0.4um−0.5um
−0.6um

E [V/cm]

60000−0.7um

40000

20000

0
10

12

14

16

18

20

d [um]

図 3.11: z = −0.4µm∼ −0.7µm での Bias Ring 角の電界の比較の Bias Ring の角での電界である。マイクロ放電は電界が最大となる位置で起きるため、図 3.11
より z = −0.5 µm の位置で電界と電位の比較を行っていく。

(0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での電界分布、電位分布を図 3.12、3.13に示す。グラフの横軸 d は原点からの距離であり、d = 7µm ∼ d = 14µm が Bias Ring の p+イン

プラント領域、Guard Ring ありでは d = 35µm ∼ d = 42µm が Guard Ring の p+インプラント

領域である。

100000w/o
with

E [V/cm]

80000

60000

40000

20000

0
0

10

20

30

40

d [um]

図 3.12: (0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での Guard Ring なしと Guard

Ring ありの電界分布

図 3.12 で、Guard Ring を設置している方は設置していない方と比較して Bias Ring 角の電界が減少している。また図 3.13 ではこれに対応して Bias Ring 角の電位の勾配がゆるやかになっ

30

20

w/o
with

Psi [V]

15

10

5

0
0

10

20

30

40

d [um]

図 3.13: (0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を通る直線上での Guard Ring なしと Guard

Ring ありの電位分布ている。Guard Ring は電位を低く抑える役割を持ち、それによって BiasRing の角での電位勾配をゆるやかにし、従って Bias Ring の角での電界が緩和されることを確認した。比較として、(3µm,0µm,−0.5µm),(3µm,35µm,−0.5µm) を通る直線上での電界分布、電位分布を図 3.14、図 3.15に示す。放電が起こっている Bias Ring 角の電界 (図 3.12) と比較すると値が小さく、電位も図 3.13と比較すると勾配がゆるやかになっているのが確認できる。これは、マイクロ放電が Ring の角で起こっていることからも考察できる。

31

100000w/o
with

E [V/cm]

80000

60000

40000

20000

0
0

10

20

30

x [um]

図 3.14: (3µm,0µm,−0.5µm),(3µm,35µm,−0.5µm) を通る直線上で Guard Ring なしと Guard

Ring ありの電界分布

20

w/o
with

Psi [V]

15

10

5

0
0

10

20

30

x [um]

図 3.15: (3µm,0µm,−0.5µm),(3µm,35µm,−0.5µm) を通る直線上での Guard Ring なしと Guard

Ring ありの電位分布

32

3.3

pitch をパラメータとした 3 次元シミュレーション

前節ではバイアスを印加しない float の p+Guard Ring を Bias Ring の外側に設置することによって、Bias Ring の角に集中する電界を緩和する効果があることを確認した。本節ではさらにGuard Ring と Bias Ring との距離 (=pitch) をパラメータとしてシミュレーションを行い、Bias
Ring 角の電界を前節で行った pitch=20µm のものと比較する。計算を行い、前節の pitch=20µmのものと比較した 2 種類のジオメトリーを図 3.16 から図 3.19 に示す。

[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

図 3.17: pitch=10µm : Boron 濃度

図 3.16: pitch=10µm[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

図 3.19: pitch=7µm : Boron 濃度

図 3.18: pitch=7µm
また、前節の pitch=20µm とこれら 2 つのジオメトリーについて、(0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm)を通る直線上での電界分布、電位分布の比較を図 3.20、3.21 に示す。

33

100000

pitch=20um
10um
7um

E [V/cm]

80000

60000

40000

20000

0
0

10

20

30

40

d [um]

図3.20:(0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を 通 る 直 線 上 で の pitch=20µm とpitch=10µm と pitch=7µm の電界分布

20pitch=20um
10um
7um

Psi [V]

15

10

5

0
0

10

20

30

40

d [um]

図 3.21:(0µm,0µm,−0.5µm),(35µm,35µm,−0.5µm) を 通 る 直 線 上 で の pitch=20µm とpitch=10µm と pitch=7µm の電位分布34pitch をパラメータとして計算、比較を行った結果、pitch を小さくすると、すなわち Guard Ring
を Bias Ring により近付けると、Bias Ring の角での電位の勾配がよりゆるやかになり、その結果

Bias Ring の角での電界が緩和されることを、また Guard Ring の角での勾配がきつくなり、Guard
Ring 角での電界が強くなることを確認した。すなわち、pitch を小さくしすぎると Guard Ringの角で電界が最大となり、Guard Ring の角でマイクロ放電を起こす可能性がある。この例ではpitch=10µm の場合が最も最大電界が小さいことがわかる。これより pitch を適切な長さにすることによって、最大電界を最も小さくすることができることを確認した。
また、今節では計算時間の都合で Ring の角は 4 角形で計算を行ったが、Ring の角を 8 角形としても計算を行い、Ring 角の形状によらず、pitch を小さくすることで Bias Ring 角の電界が緩和される傾向があることを確認した。これを図 3.22 から図 3.26 に示す。

[ cm^−3 ]1.00e+20

1.00e+17

1.00e+14

1.00e+11

1.00e+08

1.00e+05

図 3.23:8 角形の Ring、pitch=15µm :Boron 濃度
図 3.22: 8 角形の Ring、pitch=15µm[ cm^−3 ]1.00e+20

1.00e+17

1.00e+14

1.00e+11

1.00e+08

1.00e+05

図 3.25:8 角形の Ring、 pitch=10µm :Boron 濃度
図 3.24: 8 角形の Ring、pitch=10µm

ここでも pitch=10µm では Bias Ring の角の電界は緩和されているが、Guard Ring の角に強い電界が生じている。結果、最大電界は pitch=15µm のものよりも大きくなっている。

35

40000pitch=15um
10um

E [V/cm]

30000

20000

10000

0
0

20

40

60

d [um]

図 3.26: 8 角形、(0µm,0µm,−0.5µm),(50µm,50µm,−0.5µm) を通る直線上での pitch=15µm とpitch=10µm の電界分布

36

3.4

2 次元シミュレーションによる適切なシミュレーション領域の見積もり

前節では Si 領域の大きさが 35µm 四方、Si 領域の深さが 30µm という簡略化した条件において 3次元シミュレーションを行い、その結果、Bias Ring と Guard Ring の距離 (pitch) を現行の 20µm
より小さくすることで、Guard Ring 角の電界を小さくすることができるという傾向を確認した。
しかし、実機 TEG では Bias Ring から Si 領域端までの距離は 350µm 程度であり (図 2.17) 前節での条件より長く、Si 領域の深さも 350um と前節の条件よりも深い。従って、適切に計算を行うた
めには TEG と同じく Bias Ring から Si 領域端までの距離を 350µm 程度、Si 領域の深さを 350µm
程度取って計算を行う必要がある。そこで、まず計算時間の短い 2 次元シミュレーションで Bias

Ring から Si 領域端までを 350µm、Si 領域の深さを 350µm と正しく取って計算を行い、電界、電位分布を求める (図 3.27、図 3.28)。
region:2D

SiO2

−−

Si

−−

−−

Bias1

−−

cathode1−−

cathode2−−

cathode3−−

cathode4−−

cathode5−−

cathode6−−

cathode7−−

cathode8−−

cathode9−−

cathode10

−−

Bias2

−−

anode

図 3.27: 計算領域を取り直した 2 次元シミュレーション

図 3.28: 計算領域を取り直した 2 次元シミュレーション模式図

この電界、電位分布を図 3.29 に示す。さらに Bias Ring より外側を拡大したものを図 3.30 に示す。これは y = −0.5µm を通る直線上での電界分布と電位分布であり、裏面に印加する逆バイアス
は 90V としている。

図 3.29 では p+ピクセル端での電界が強くなっているが、実機 TEG(図 2.16) ではピクセル領域と Bias Ring の間 (図 3.29 中 x = 130µm ∼ 700µm) の領域には IO トランジスタが設置されており、これらは 1V 程度の低電圧で動作させているためピクセル端でのマイクロ放電は起こらないと考える。また TEG 測定でも Bias Ring の角でマイクロ放電が起きていることがわかっている (図2.20) ので、ここではピクセル端の電界は無視し、電界の値は外周部 Ring 周辺で最大になっていると考える。図 3.29 より、p+インプラントがまばらな領域では電界が強くなっていることがわかる。
37

200000

100

E
Psi

80

60
100000Psi[V]

E[V/cm]

150000

40
50000

20

0

0
−900

−600

−300

0

300

600

900

x [um]

図 3.29: 2 次元シミュレーション : 電界分布と電位分布
200000

100

E
Psi

80

60
100000Psi[V]

E[V/cm]

150000

40
50000

20

0

0
750

900
x [um]

図 3.30: 2 次元シミュレーション : Bias Ring より外側の電界分布と電位分布

これより、計算時間を可能な限り短縮して 3 次元シミュレーションを行うことを目的として、計算領域を Bias Ring から Si 領域端までの距離 350µm、Si 深さ 350µm から減らしていき、Bias Ringより外側の電位分布を変えないような計算領域を見積もる。ここで、Bias Ring から Si 領域端までの距離を減らし過ぎると電位分布が変化し、また、Si 深さを浅くしすぎると電位分布の勾配がよ
りきつくなってしまうことが考えられる。この結果、計算領域を Bias Ring から Si 領域端までの距離 200µm 程度、Si 深さ 180µm まで減らしても Bias Ring から Si 領域端までの距離 350µm、Si
深さ 350µm としたものと同じ電位分布が得られた。(図 3.31)
次節ではこの計算領域を適用して再度 3 次元シミュレーションを行っていく。

38

100

350um,350um
200um,180um

Psi [V]

80

60

40

20

0
700

800

900

1000

x [um]

図 3.31: 2 次元シミュレーション : Bias Ring から Si 領域端までの距離 350µm、Si 深さ 350µm とBias Ring から Si 領域端までの距離 200µm、Si 深さ 180µm の電位分布の比較

39

3.5

3 次元シミュレーションによる適切なシミュレーション領域の確認

前節では正しく計算を行うのに必要な計算領域を Bias Ring から Si 領域端までの距離 200µm 程
度、Si 深さ 180µm 程度と求めた。本節ではこの条件において 3 次元シミュレーションで再度 Bias

Ring 外側の電位、電界の計算を行い、前節で行った 2 次元シミュレーションで求めたものと合致するか確認する (図 3.32、3.33)。
[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

図 3.32: 計算領域を取り直した 3 次元シミュレーション : Boron 濃度

図 3.33: 計算領域を取り直した 3 次元シミュレーション

その結果、2 次元シミュレーションで計算領域を Bias Ring から領域端までの距離 350µm、Si 深
さ 350µm としたものとほぼ同じ電界分布を得ることが確認できた (図 3.34、3.35)。裏面に印加する逆バイアスは 90V としている。
また 3.2、3.3 節で計算を行ったものは Si 領域が 35µm 四方、Si 深さ 30µm としていて、これでは電位分布が正しく計算できておらず、従って Ring 角での電界の値が正しくないため、計算領域
として不十分であったことがわかった (図 3.36、3.37)。

40

200000

200000E

150000E [V/cm]

150000E [V/cm]

E

100000100000

50000

50000

0

0
700

750

800

850

0

900

50

100

150

x [um]

x [um]

図 3.34: 2 次元シミュレーション (Bias Ring

図 3.35: 3 次元シミュレーション (Bias Ringから Si 領域端までの距離 350µm、Si 深さから Si 領域端までの距離 200µm、Si 深さ

350µm) の電界分布

180µm) の電界分布

10000020

100000

Psi

20

Psi

E

E
80000

10
40000
5

20000

0
100

60000
10
40000
5

20000

0
0

15

0

200

0
0

d [um]

100

200

d [um]

図 3.36: 3 次元シミュレーション : Bias Ring

図 3.37: 3 次元シミュレーション : Si 領域がから Si 領域端までの距離 200µm、Si 深さ

35µm 四方、Si 深さ 30µm の電界分布と電位分布。計算領域として不十分である。

180µm の電界分布と電位分布41Psi [V]

60000

E [V/cm]

15

Psi [V]E [V/cm]

80000

3.6

3 次元シミュレーションによる最適 pitch の計算

前節、前々節では Bias Ring から Si 領域端まで 350µm、深さが 350µm の Si 領域における Bias

Ring 付近の電位、電界分布を再現する際は、シミュレーションでは Bias Ring から Si 領域端まで200µm 程度、深さは 180µm 程度取れば計算領域として十分であり、その条件で 3 次元シミュレー
ションを行うのは適切であると示した。そこで本節では、この条件下で pitch をパラメータとして計算を行い、最大電界が最も小さくなるような最適 pitch を求める。pitch=20µm、15µm、10µmの 3 つについて計算を行った。これらの模式図及び Boron 濃度を図 3.38∼ 図 3.43 に示す。ただしその際、プロセスシミュレーションをデバイスシミュレーションのインプットにしており、Ring
角は 8 角形としている。これは TEG マイクロ放電耐圧測定 (図 2.30) で起きたマイクロ放電をシ
ミュレーションでも再現し、TEG 測定耐圧と比較することによってシミュレーションの正確さを検討することを目的としているためである。図 3.39、図 3.41、図 3.43 を見ると、計算時間を考慮
してメッシュを粗くしてあるため、Boron 濃度を見ると若干むらがあるのが確認できる。Si 領
域は実際には 200µm 四方、深さは 180µm 取っている。
[ cm^−3 ]1.00e+20

6.31e+16

3.98e+13

2.51e+10

1.58e+07

1.00e+04

図 3.38: pitch=20um

図 3.39: pitch=20um : Boron 濃度[ cm^−3 ]1.00e+20

6.31e+16

3.98e+13

2.51e+10

1.58e+07

1.00e+04

図 3.40: pitch=15um

図 3.41: pitch=15um : Boron 濃度

42

[ cm^−3 ]1.00e+20

6.31e+16

3.98e+13

2.51e+10

1.58e+07

1.00e+04

図 3.42: pitch=10um

図 3.43: pitch=10um : Boron 濃度

これら 3 つのジオメトリーの電界、電位分布の比較を図 3.44、図 3.45 に示す。ただし、裏面に印加する逆バイアスは 100V としており、(0µm,0µm,−0.7µm),(200µm,200µm,−0.7µm) を通る直線上の分布を示している。ここで z = −0.7µm は第 3.2 節と同様の方法を用いて p+ Ring 下で最大電界を与える z を求めたものである。図中、概ね d = 8µm ∼ d = 13µm が Bias Ring の p+イン

プラント領域、pitch=20um、15um、10um においてそれぞれ d = 36µm ∼ d = 41µm、d = 29µm

∼ d = 34µm、d = 22µm ∼ d = 27µm が Guard Ring の p+インプラント領域である。図 3.44 より、3 つのジオメトリーのうち最大電界が最も緩和されるのは pitch=15µm のときであることが確認できた。
pitch=20um
15um

150000pitch=20um

10um

100

15um

100000Psi[V]

E [V/cm]

10um

50000

50

0
0

20

40

60

0

d[um]

0

20

40

60

d [um]

図 3.44: (0µm,0µm,−0.7µm),(200µm,200µm,−0.7µm)を通る直線上での電界分布。Bias Ring 周辺

図 3.45: 図 3.44 に対応する電位分布の領域のみを拡大している。

43

さらに裏面にバイアスを印加し続けることにより、TCAD シミュレーションでマイクロ放電のA再現を行った。図 3.46、表 3.6 にその結果を示す。

1.5e−08

pitch=20um
15um
10um

Ianode

1e−08

5e−09

0

0

100

200
Vanode300
V

図 3.46: 裏面電極に流れる電流と印加する逆バイアスの関係。裏面に逆バイアスを印加していくと、マイクロ放電が起こり、漏れ電流が増大する。

表 3.1: pitch の違いによるマイクロ放電電圧の比較。3 つのジオメトリーのうち、pitch=15µm が最も高耐圧である。

pitch=20µmpitch=15µmpitch=10µm

285V

301V

245V

また、それぞれのマイクロ放電電圧における電界分布を図 3.47∼ 図 3.49 に示す。これらを見ると、106 V/cm 以上の高い電界が Ring の角に集中しており、マイクロ放電の原因となっているのが確認できる。
[ V/cm ]4.00e+05[ V/cm ]4.00e+05

1.98e+05

1.98e+05

9.84e+04

9.84e+04

4.88e+04

4.88e+04

2.42e+04

2.42e+04

1.20e+04

1.20e+04

図 3.47: pitch=20um : 逆バイアス 285V に

図 3.48: pitch=15um : 逆バイアス 301V における電界分布おける電界分布44

[ V/cm ]4.00e+05

1.98e+05

9.84e+04

4.88e+04

2.42e+04

1.20e+04

図 3.49: pitch=10um : 逆バイアス 245V における電界分布

pitch=10µm のものでは pitch が小さすぎるため、Guard Ring の外側の角に強い電界が集中しており、Guard Ring の外側の角でマイクロ放電を起こしている。
これらより、TCAD では pitch=20µm,10µm,15µm のうち pitch=15µm のときに最も最大電界が緩和され、マイクロ放電耐圧も高いことを確認できた。TCAD ではいずれにおいても 300V 前
後でマイクロ放電が起こっている。これに対して、TEG のマイクロ放電耐圧測定 (図 2.30) では

100V 前後でマイクロ放電が起こっているため、シミュレーションの精度としては正確といえないが、pitch を現行の 20µm から 15µm に変更することによって、相対的な概算では 5V 前後マイク
ロ放電耐圧が改善する可能性がある。

3.7

まとめ

SOIpixel グループが抱える問題の一つとして Bias Ring の角におけるマイクロ放電があり、これを Guard Ring のレイアウトを変更することによって抑制する目的で、TCAD シミュレーショ
ンによって検討を行った。
シミュレーションではバルク基板、Bias Ring と Guard Ring の p+ Ring を再現し、定常解析を行った。バイアスを印加しない float の Guard Ring が内側の Bias Ring に与える影響を 3 次元シ
ミュレーションによって確認し、さらに Bias Ring と Guad Ring の距離 (pitch) をパラメータとして計算を行い、Guard Ring を設置する位置によって電位分布が変化することから、Bias Ringの角の電界の値も変化することを確認した。さらに 2 次元シミュレーションを行って、3 次元シ
ミュレーションを短時間で適切に行うために必要な Si 領域の大きさを見積もり、Bias Ring からSi 領域端まで 350µm、深さが 350µm の Si 領域における Bias Ring 付近の電位、電界分布を再現する際は、シミュレーションでは Bias Ring から Si 領域端まで 200µm、深さは 180µm 程度取れば計算領域として十分であると示した。最後にその大きさを Si 領域として 3 次元シミュレーショ
ンで pitch をパラメータとして、pitch=20um、15um、10um として再計算を行った。その結果、

pitch= 15µm のときに Bias Ring の角の電界が最も緩和され、マイクロ放電の原因となる最大電界を最小にすることができると求められた。さらに裏面から逆バイアスを印加し続けることによってマイクロ放電を TCAD で再現し、pitch を現行の 20µm から 15µm に変更することによって、マイクロ放電耐圧が 5∼10V 前後改善されると見積った。

45

第4章

4.1

SOIpixelp+ センサーレイアウトの検討

目的

SOIpixel グループでは TOPCOUNTPIX(2.3.2 参照) とよばれるデジタル読み出し回路を搭載した TEG を開発中であり、荷電粒子検出及び X 線検出を目的としている。

図 4.1: 荷電粒子検出及び X 線検出を目的とした TOPCOUNTPIX の 1 セルの例。図は 2005 年のプロセスのもので、 黄色い実線で囲んだ領域がピクセル p+インプラント領域である。放電を防ぐため、p+インプラントの角は 8 角形にしてある。

ピクセル p+ センサー部分は 2005 年のプロセスでは 50µm 角、2006 年のプロセスでは 60µm 角であり、今後さらに縮小化を図る予定である。ピクセルの最小単位はセル (cell) とよばれている。
セル内のピクセル p+ 電極によって収集された電荷を足し合わせてそのセルのシグナルとし、1 セルごとに読み出しを行っている。デジタル読み出しではあるセルに落ちた電荷はなるべくそのセルで収集し、ピクセル間にまたがる信号は少ないことが望ましい (これを以下、「セルでの電荷収集効率が高い」という)。TOPCOUNTPIX では 1 つのセルに 4 つの p+ インプラントを配置する方
法 (以下 4p+ in 1cell とよぶ) を採用している。これはまばらにならないように数多く p+ をインプラントすることによって電界の集中を抑えマイクロ放電を防ぐとともに、セルにおいての電荷収集効率を上げるためである。この章ではこれを示すとともに、セル内の p+ インプラントのレイア
ウトについて検討を行い、セルの電荷収集効率がより高い TEG を作ることを目的として、TCAD
シミュレーションを行い、セル内の p+インプラント配置による電荷収集効率の違いについて比較
を行った。

46

4.2

2 次元シミュレーションによる電荷収集効率のピクセル p+配置依存性の計算

まずは簡単のため 2 次元でシミュレーションを行った。
region 2D
Si

−−

−−

cathode1_1−−

cathode2_1−−

cathode3_1−−

cathode4_1−−

cathode5_1−−

cathode6_1−−

cathode7_1−−

cathode8_1−−

cathode9_1−−

cathode10_1

−−

anode

図 4.2: 2 次元シミュレーション

図 4.3: 2 次元シミュレーション:模式図

シミュレーションのジオメトリーは Si 領域の深さは 100µm、裏面に印加する逆バイアスは 100Vとし、ピクセル群の中心付近の電界をなるべく正しく再現するため、 シミュレーションのジオメ
トリーでは 10 個のセルを組み込んだ。また、1 セルの間隔は 20µm とした。セル 6(図 4.3) 内の領域に時刻 0 において幅 2µm、深さ −10µm∼0µm の領域に電子とホールの対 (以下キャリア) を一様にデポジットして過渡解析を行う。ENEXSS に含まれているこの機能は、本来は宇宙線などによって素子が誤作動などの異常を起こすソフトエラーのシミュレーション用の機能である。セル 6
内の p+に集まったキャリアの数 (ここではホール) を計算し、セルの電荷収集効率を計算する。この電荷収集効率は次のように定義する。

セルの電荷収集効率 =

セル内に存在する p + 電極に収集されたキャリア (ホール) の数
裏面電極に収集されたキャリア (電子) の数(4.1)

p+電極及び裏面電極に集まったキャリアの数は電極に流れた過渡電流値 (図 4.15) を積分することによって求める。積分時間は 30ns とした。セル内のキャリアをデポジットする中心位置 x をパラメータとして、x = 0µm∼9µm まで 1µm 刻みで変え、4 つのジオメトリー (図 4.4 から図 4.13)

47

について電荷収集効率の比較を行った。ここでは簡単のためセル 4 からセル 7 の領域について示した。ジオメトリー 1、ジオメトリー 2 では 1p+ in 1cell と 4p+ in 1cell の比較を行い、ジオメト
リー 3、ジオメトリー 4 では 4p+ in 1cell において、p+を配置する位置によるセルの電荷収集への影響を調べる。ジオメトリー 1 では p+の幅は 4µm、ジオメトリー 2、3、4 では 2µm とし、セル内の p+インプラント面積の和を等しくしている。
[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

0.0

図 4.4: ジオメトリー 1。1p+ in 1cell を再現する。

図 4.5: ジオメトリー 1 : Boron 濃度。セル

4 からセル 7 の領域であり、図 4.4 に対応している。

[ V/cm ]2.00e+05[ cm^−3 ]4.00e+12

4.37e+04
1.21e+109.56e+03
3.64e+07

2.09e+03
1.10e+05

4.57e+02
3.31e+02

1.00e+020.0

図 4.6: ジオメトリー 1 : 電界分布。p-n 接合
によって強い電界が生じ、これによってホー

図 4.7: ジオメトリー 1 : 電子密度

ルが p+電極に収集される。

48

[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

図 4.8: ジオメトリー 2。4p+ in 1cell を再現0.0

するものである。

図 4.9: ジオメトリー 2;Boron 濃度[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

図 4.10: ジオメトリー 30.0

図 4.11: ジオメトリー 3:Boron 濃度[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

図 4.12: ジオメトリー 40.0

図 4.13: ジオメトリー 4:Boron 濃度

49

[ cm^−3 ]2.00e+14

2.76e+11

3.81e+08

5.25e+05

7.25e+020.0

図 4.14: 時刻 0 で Si 中にデポジットする電子-ホール対の密度。セル 6 内の領域にキャリアをデポジットし、過渡解析を行う。

A

current
1e−06

IanodeIpixelp+

Ianode5e−070−5e−07

0

2e−09
t

4e−09

s

図 4.15: 電極に流れる過渡電流。これを積分し、収集されたキャリアの数を求める。

50

計算を行った結果を表 4.2、図 4.16 に示す。表 4.2 では横軸がキャリアのデポジット中心位置 x、
数値がセル 6 の電荷収集効率である。
表 4.1: 2 次元シミュレーション : セル電荷収集効率表

1µm

2µm

3µm

4µm

5µm

6µm

7µm

8µm

9µm

0.50

0.73

0.92

0.99

1.0

1.0

1.0

1.0

1.0

1.0

ジオメトリー 2

0.50

0.80

0.99

1.0

1.0

1.0

1.0

1.0

1.0

1.0

ジオメトリー 3

0.50

0.81

0.99

1.0

1.0

1.0

1.0

1.0

1.0

1.0

ジオメトリー 4

0.50

0.83

0.99

1.0

1.0

1.0

1.0

1.0

1.0

1.0

chage collection efficency

0µm
ジオメトリー 1

1

0.95
0.9

0.85
0.8

0.75
geometry 1

0.7

geometry 2

0.65

geometry 3

0.6

geometry 4

0.55
0.5
0

0.5

1

1.5

2
2.5
3
3.5
4
charge deposition position [um]図 4.16: 2 次元シミュレーション電荷収集効率グラフ。黒い実線がジオメトリー 1、赤い実線がジ
オメトリー 2、緑の実線がジオメトリー 3、青い実線がジオメトリー 4 である。x = 0µm∼4µm までの範囲を拡大した。

ジオメトリー 1 とジオメトリー 2 を比較すると、セルの端 (1µm から 3µm) での電荷収集効率がジオメトリー 2 の方が明らかに高い。これより、4p+ in 1cell の方が 1p+ in 1cell よりもセルの電荷収集効率が優れているといえる。またジオメトリー 2、3、4 を比較すると、入射したキャリアの位置から最も近い p+までの絶対距離が短い配置では p-n 接合電界の影響でセルの電荷収集効率は高くなり、この絶対距離が長い配置は p+にキャリアを引きつける接合電界の影響が小さくなるた
め、セルの電荷収集効率は低くなると考えられる。
本節では 2 次元シミュレーションを行い、4p+ in 1cell が 1p+ in 1cell よりも電荷収集効率が高いことを確認した。また、4p+ in 1cell においては、ピクセル p+ インプラントがセルの外側に配置されているものの方が高い電荷収集効率が得られ、セルの内側に配置されているものは電荷収集効率が低くなると考察を行った。次節では 3 次元シミュレーションを用いてさらに実機に近い条件下で計算を行う。

51

4.3

3 次元シミュレーションによる電荷収集効率のピクセル p+配置依存性の計算

前節よりさらに実機に近い状況において計算を行い、前節の結果を検証する。
region : 3D

Si

−−

−−

cathode1−−

cathode2−−

cathode3−−

cathode4

−−

anode

図 4.17: 3 次元シミュレーション

図 4.18: 3 次元シミュレーション : 模式図シミュレーションのジオメトリーでは Si 領域深さは 30µm、裏面に印加する逆バイアスは 20Vとし、4 つのセルを組み込んだ。セルの間隔は 20µm とした。セル 1(図 4.18) 内の領域に時刻 0 において、図 4.19 のような形状、深さ-10µm∼0µm の領域にキャリアをデポジットして過渡解析を行う。セル内のキャリアをデポジットする中心位置 (x,y) をパラメータとして、セル 1 の左下 1/4の領域内でこれを変え (図 4.20)、3 つのジオメトリー (図 4.21∼ 図 4.28) についてセル 1 の電荷収集効率の比較を行った。ジオメトリー 1、ジオメトリー 2 では 1p+ in 1cell と 4p+ in 1cell の比較を行い、ジオメトリー 3 では p+を配置する位置によるセルの電荷収集への影響を調べる。ジオメ
トリー 1 では p+の幅は 4µm 角、ジオメトリー 2、3、4 では 2µm 角とし、セル内の p+インプラ
ント面積の和を等しくしている。

52

charge deposit[ /cm3 ]8.33e+13

1.37e+11

2.25e+08

3.70e+05

6.08e+020.0

図 4.19: 時刻 0 で Si 中にデポジットする電子-ホール対の密度。セル 1 内の左下 1/4 の領域内にキャリアをデポジットし、過渡解析を行う。図では (x, y) = (3, 3) である。

図 4.20: ピンクの点が今回計算を行ったキャリアデポジット中心位置である。緑の点の位置はジオメトリーの対称性から計算を行った。また、セル 1 の他の領域は対称性を用いて計算を行った。グレーの点の位置の計算は計算時間の関係上省き、セルの電荷収集効率が 1.0 として計算後の評価を
行った。

53

[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

図 4.22: ジオメトリー 1 : Boron 濃度
図 4.21: ジオメトリー 1[ V/cm ]2.00e+05[ cm^−3 ]4.00e+12

4.37e+04

1.21e+109.56e+03

3.64e+07

2.09e+03

1.10e+05

4.57e+02

3.31e+02

1.00e+02

1.00

図 4.23: ジオメトリー 1 : 電界分布

図 4.24: ジオメトリー 1 : 電子密度[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

図 4.26: ジオメトリー 2 : Boron 濃度
図 4.25: ジオメトリー 254

[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

1.00

図 4.28: ジオメトリー 3 : Boron 濃度

図 4.27: ジオメトリー 355

計算を行った結果を図 4.29∼ 図 4.34 に示す。図 4.29、図 4.31、図 4.33 ではセル 1 の左下 1/4 の領域において計算を行った位置 (図 4.20 のピンクの点の位置) での電荷収集効率を示し、図 4.30、
図 4.32、図 4.34 ではジオメトリーの対称性を用いて求めたセル 1 の残り 3/4 の領域も含めたセル

1 内の格子点 x19 点 × y19 点においての電荷収集効率を示した。

図 4.29: ジオメトリー 1 : 計算を行った領域の電荷収集効率

1

1

0.9

0.9

0.8

0.8
0.7

0.7

0.6
0.6

0.5

0.520
19
18
17
16
15
14
13
12
11
10
9

8

7

6

5

4

3

2

1

00 1 2 3

4 5

6 7 8

9

13
10 11 1214 15

16 17 1819 20

図 4.30: ジオメトリー 1 : セル 1 内の電荷収集効率56図 4.31: ジオメトリー 2 : 計算を行った領域の電荷収集効率

1

1

0.9

0.9

0.8

0.8
0.7

0.7

0.6
0.6

0.5

0.520
19
18
17
16
15
14
13
12
11
10
9

8

7

6

5

4

3

2

1

00 1 2 3

4 5

6 7 8

9

13
10 11 1214 15

16 17 18

図 4.32: ジオメトリー 2 : セル 1 内の電荷収集効率

57

19 20

図 4.33: ジオメトリー 3 : 計算を行った領域の電荷収集効率

1

1

0.9

0.9

0.8

0.8
0.7

0.7

0.6
0.6

0.5

0.520
19
18
17
16
15
14
13
12
11
10
9

8

7

6

5

4

3

2

1

00 1 2 3

4 5

6 7 8

9

13
10 11 1214 15

16 17 18

図 4.34: ジオメトリー 3 : セル 1 内の電荷収集効率

58

19 20

ave cell efficency

1

0.95

0.9

0.85

geometry 1geometry 2

0.8

geometry 3

0.75
0

2

4

6

8

10

12
14
16
18
20
charge deposit position x[um]図 4.35: ジオメトリー 1∼3 の平均電荷収集効率。横軸がキャリアデポジット位置 x[µm]、縦軸がその位置 x における平均電荷収集効率である。黒の実線がジオメトリー 1、赤の実線がジオメトリー

2、緑の実線がジオメトリー 3 である。

計算結果の図 4.29∼ 図 4.34 よりジオメトリー 1∼ ジオメトリー 3 の電荷収集効率を比較していく。ジオメトリー 1 は 1p+ in 1cell を再現したものでピクセル p+がセルの中心に 1 つだけ入ってて、電荷収集効率を見るとセルの外周にいくにつれて均等に電荷収集効率が悪くなっていき、他のジオメトリーと比較すると特にセルの 4 角では電荷収集効率が低くなっている。ジオメトリー 2
は 4p+ in 1cell を再現したもので、ジオメトリー 1(1p+ in 1 cell) と比較するとセルの 4 角での電荷収集効率が明らかに優れている。ジオメトリー 3 は 4p+ in 1 cell を再現したもので、ジオメト
リー 2 と比較すると p+インプラントは外側に配置してある。計算結果を見ると、ジオメトリー 1と比較するとセルの 4 角での電荷収集効率は優れているが、ジオメトリー 2 と比較するとそれほど変わらない。また、他の 2 つのジオメトリーと比較して x=7∼13 付近でセルの端での電荷収集効率が明らかに低くなっている。
さらに図 4.35 では 1 セルの平均電荷収集効率のグラフを示した。この平均電荷収集効率は次のようにして求めた。

平均電荷収集効率x =19P

電荷収集効率(x,y)

y=1(x = 1, 2, ....19)(4.2)
19
図 4.35 を見ると、前節の 2 次元シミュレーション同様、本節の 3 次元シミュレーションでも 4p+
in 1cell(ジオメトリー 2、3) の方が 1+ in 1cell(ジオメトリー 1) よりも平均電荷収集効率が高いことが確認できる。これは前節の 2 次元シミュレーション同様、入射したキャリアの位置から最近の p+までの距離が短い方が、p+にキャリアを引きつける p-n 接合電界の影響が強くなるためであると考えられる。また前節の 2 次元シミュレーションとは異なり、3 次元シミュレーションでは

p+インプラントがセルの外側に配置されているジオメトリー 3 は、均等に p+を配置したジオメトリー 2 よりセルの端での電荷収集効率が低いことが確認できた。これは 2 次元シミュレーションでは隣接する他のセルが 1 つだけだったのに対し、3 次元シミュレーションでは隣接する他のセルは3 つ存在するので、ジオメトリー 3 のように隣接するセルの p+までの距離が近い場合は他のセルの p+の p-n 接合電界が強いため、他のセルの p+にキャリアが流れこむ割合がジオメトリー 2 と59

比較すると大きいことが原因と思われる。この点において、Si 基板の浅い領域では電荷収集効率が優れているが、深い領域ではそれ以上に他の p+にキャリアが流れこみ、電荷収集効率が悪くなるとも考察できる。またジオメトリー 3 では x=7∼13 での平均電荷収集効率が他の 2 つのジオメ
トリーと比較するとやはり低いのが図 4.35 で見られる。これは x=7∼13 のセルの端などにおいては入射したキャリアの位置から最近の p+までの距離が長いため、p-n 接合電界の影響が小さくなり、そのためセルの電荷収集効率は低くなっているものと考えられる。図 4.35 より、平均電荷収集効率が最も優れているピクセル p+の配置はジオメトリー 2 であることがわかる。

4.4

まとめ

SOIpixel グループが開発した TEG のうちの一つであるデジタル読み出し回路を搭載する TOPCOUNTPIX について、ピクセル p+センサーのレイアウトを変更することによって各セルの電荷収集効率をより高くする目的で、TCAD シミュレーションによって検討を行った。
シミュレーションではバルク基板、ピクセル p+インプラントを再現し、裏面よりバイアス電圧を印加してバルク基板を空乏層化させたうえで、バルク基板表面の領域にキャリアをデポジット
し、過渡解析を行った。初めにセル内のピクセル p+の配置をパラメータとして 2 次元シミュレー
ションを行い、その結果入射したキャリアの位置から最近の p+までの距離が短い配置ほどキャリ
アを引きつける p-n 接合電界が強いので、したがってセルの電荷収集効率が高くなることを確認した。その後、より TOPCOUNTPIX 実機に近いジオメトリーについて 3 次元シミュレーションを行い、その結果入射したキャリアの位置から最近の p+までの距離が短い場合は隣接した他のセルの p+からの距離も近いため他のセルからの p+の接合電界の影響を強く受け他のセルへのキャ
リアの流れこみが大きく、また入射したキャリアの位置から最近の p+までの距離が長い場合も最近の p+からの p-n 接合電界の影響が小さくなるため、他のセルへのキャリアの流れこみが大きくなってしまうことを確認した。したがって、ピクセル p+が偏らず対称に、バランス良く配置されているときに各セルの電荷収集効率が最大になり、ピクセル p+の配置はこのように最適化可能であることがいえる。

60

第5章

5.1

SOIpixel 回路センサー間クロストー
ク計算

目的

SOIpixel はセンサーと読み出し回路が一体化している Monolithic 検出器であるために、絶縁酸化膜上のトランジスタが作動すると酸化膜がキャパシターとして働くことによって、絶縁酸化膜を通して Si 基板のピクセル p+に伝播する電荷が検出器のノイズとなる可能性がある [8]。これは現在懸念されている、Monolithic 検出器特有の問題である。この章では、この回路-センサー間クロス
トークを見積もり、さらにこのクロストークを軽減する方法を検討することを目的として、TCAD
シミュレーションを行った。

5.2回路-センサー間クロストーク

センサーと読み出し回路間の距離が近い状況においては、酸化膜上の回路と酸化膜下の n 型 Si 基
板及びピクセル p+センサーが酸化膜によって電気的に結合し、酸化膜上の回路のトランジスタが作動することによって電荷が酸化膜及び Si 基板を通してピクセル p+に伝わってしまう。(図 5.1)。
これが回路-センサー間クロストークである。

図 5.1: 回路-センサー間クロストーク

5.3

2 次元シミュレーションによる回路-センサー間クロストークの計算

今回は 2 次元シミュレーションで計算を行った。シミュレーションのジオメトリーを図 5.2 に示す。厚さ 350µm の n 型バルク基板 (ドーピング濃度は 6.0 · 1012 [/cm3 ]) 中にピクセル p+を模した
幅 5µm の p+(ドーピング濃度は 1.0 · 1020 [/cm3 ]) をインプラントし、その上に絶縁酸化膜 SiO2 を置いた。さらに酸化膜上に NMOS トランジスタ (SOINMOS トランジスタ) を置いた。NMOS ト

61

ランジスタのパラメータは実機で使用する予定の IO トランジスタのパラメータを用いた。また、gate 電極の電位は 1.0V、drain 電極の電位は 1.8V とする。絶縁酸化膜の厚みは実機で採用する予定である 200nm とした。また、裏面には逆バイアスを印加してバルク基板は空乏化させる。

図 5.2: 回路-センサー間クロストーク : 模式図

Si

−−

SiO2

−−

polySi−−[ cm^−3 ]1.00e+20

1.00e+16

1.00e+12

1.00e+08

1.00e+04

0.0

図 5.4: SOINMOS トランジスタ : Phospho-

図 5.3: SOINMOS トランジスタ

rus (リン) 濃度
ここで例として絶縁酸化膜上の SOI トランジスタの source 電極にパルス立ち上がり/立ち下がり時間 1nsec、パルス振幅 1V のパルス (図 5.5、Vsource ) を印加する。これは SOIpixel の絶縁酸化膜上の回路の動作を模したものである。また裏面へ印加する逆バイアスは 100V、SOI トランジス
タ-ピクセル p+間の距離は 50µm とする。ここで絶縁酸化膜下の p+に流れる電流を調べると、図5.1 のように電荷が絶縁酸化膜を介して伝わり、図 5.5 のようにピクセル p+に電流が流れる。このピクセル p+の電流値を source 電極の電位が時間変化する t=1nsec∼2nsec まで積分することにより、この間にピクセル p+に誘起される電荷は 400e− と求めることができる。この例では絶縁酸化膜及び Si 基板を通して SOI トランジスタ-ピクセル p+間にカップリングが起こり、電荷がピクセ
ル p+に流れこむことが確認できた。さらに回路-センサー間クロストークのパルス振幅依存性、パルス立ち上がり/立ち下がり時間依存性、裏面に印加する逆バイアス依存性、SOI トランジスタ-ピ
クセル p+ 間の距離依存性を調べていく。以下、クロストーク電荷は t=1nsec∼2nsec までのピク
セル p+に流れる電流値を積分することによって求める。

62

A

V

1.5e−07

IpixelVsource

1
1e−07
0.8

0.4

IpixelVsource

5e−08
0.6
0
−5e−080.2−1e−070−1.5e−07

0

1e−09

2e−09

3e−09

4e−09

5e−09

t

s

図 5.5: 黒の実線のように SOI トランジスタの source 電極にパルスを印加すると、赤の実線のようにピクセル p+に電流が流れる。

5.3.1

パルス振幅依存性

source 電極のパルス立ち上がり/立ち下がり時間は 1nsec、裏面へ印加する逆バイアスは 100V、SOI トランジスタ-ピクセル p+間の距離を 50µm として、パルス振幅をパラメータとして回路-センサー間クロストークを計算した。パルス振幅は 1V、2V、3V とした。計算結果を図 5.6、表 5.3.1に示す。図 5.6、表 5.3.1 より、パルス振幅が大きくなるとクロストークの値も大きくなることを確認できた。パルス振幅が 3V のときはピクセル p+へのクロストークは 1240e− と大きく、これは酸化膜上のトランジスタに振幅の大きい信号がきた際、ピクセルセンサーの信号に高い影響を及A

ぼすことを示唆する。

3e−07

1V
2V
3V

2e−07

Ipixel1e−070−1e−07−2e−07−3e−07

0

1e−09

2e−09

3e−09

4e−09

t

5e−09
s

図 5.6: ピクセル p+に流れる電流のパルス振幅依存性

表 5.1: ピクセル p+へのクロストーク : パルス振幅依存性

1V

2V
−

400e

3V
−

810e

63

1240e−

5.3.2

パルス立ち上がり/立ち下がり時間依存性

パルス振幅は 1V、裏面へ印加する逆バイアスは 100V、SOI トランジスタ-ピクセル p+間の距
離を 50µm として、パルス振幅をパラメータとして回路-センサー間クロストークを計算した。パ
ルス立ち上がり/立ち下がり時間は 0.01nsec、0.1nsec、1nsec、5nsec、10nsec、20nsec、50nsec とした。計算結果を表 5.3.2 に示す。表 5.3.2 より、SOI トランジスタに印加するパルスの立ち上がり/立ち下がり時間が 1nsec 以上では、立ち上がり/立ち下がり時間が長くなるとクロストークの値は小さくなることを確認した。1nsec 以下では立ち上がり/立ち下がり時間依存性はあまり見られなかった。
表 5.2: ピクセル p+へのクロストーク : パルス立ち上がり/立ち下がり時間依存性

0.01nsec
−

420e

5.3.3

0.1nsec

1nsec

5nsec

10nsec20nsec50nsec

−

−

−

−

−

290e−

430e

400e

330e

300e

290e

SOI トランジスタ-ピクセル p+間距離依存性

パルス振幅は 1V、パルス立ち上がり/立ち下がり時間は 1nsec、裏面に印加する逆バイアスを100V として、SOI トランジスタ-ピクセル p+間の距離をパラメータとして回路-センサー間クロストークを計算した。この距離は 50µm、20µm、5µm、2µm とした。計算結果を図 5.7、表 5.3.3 に示す。これより、SOI トランジスタとピクセル p+の距離が数 µm と近い状況においては、ピクセA

ル p+へのクロストークが特に大きくなることが確認できた。

3e−07

50um
20um
5um

2e−07

2um

Ipixel1e−070−1e−07−2e−07−3e−07

0

1e−09

2e−09

3e−09

4e−09

5e−09

t

s

図 5.7: ピクセル p+に流れる電流 : SOI トランジスタ-ピクセル p+間距離依存性

表 5.3: ピクセル p+へのクロストーク : SOI トランジスタ-ピクセル p+間距離依存性

50µm

20µm

5µm

2µm

−

−

−

970e−

400e

570e

830e

64

5.3.4

裏面に印加する逆バイアス依存性

パルス振幅は 1V、パルス立ち上がり/立ち下がり時間は 1nsec、SOI トランジスタ-ピクセル p+
間の距離を 50µm として、裏面に印加する逆バイアスをパラメータとして回路-センサー間クロストークを計算した。この逆バイアスの値は 2V、5V、8V、30V、50V、60V、80V、100V とした。
計算結果を図 5.8、表 5.3.4 に示す。図 5.8 より、裏面に印加する逆バイアスが 50V 以上であるとクロストークの値は小さくなっている。これは Si 基板部が完全に空乏層化することで抵抗値が上がり、電荷が基板を伝わりにくくなることが原因であると思われる。そこで図 5.9∼ 図 5.12 を見ると、逆バイアスが 50V 以上のときには絶縁酸化膜下の SOI トランジスタ-ピクセル p+間が完全に空乏層化していることがわかる。ただし、図中の黒の実線で囲まれた領域が空乏領域であり、ここでの空乏領域の定義は電子密度 < 0.5 · ドナー濃度 (=6.0 · 1012 [/cm3 ]) を満たす領域としている。
これより裏面に印加する逆バイアスの値が大きくなると、Si 基板部における抵抗値が上がるこAとによって、ピクセル p+へのクロストークは減ることが確認できた。

1.5e−07

2V
8V
30V

1e−07

50V
60V

5e−08
Ipixel100V0−5e−08−1e−07−1.5e−07

0

1e−09

2e−09

3e−09

4e−09

5e−09

t

s

図 5.8: ピクセル p+に流れる電流 : 裏面に印加する逆バイアス依存性

表 5.4: ピクセル p+へのクロストーク : 裏面に印加する逆バイアス依存性

2V

8V
−

450e

−

450e

30V

50V

60V

100V

−

−

−

400e−

430e

400e

65

400e

[ cm^−3 ]1.00e+15[ cm^−3 ]1.00e+15

1.00e+12

1.00e+12

1.00e+09

1.00e+09

1.00e+06

1.00e+06

1.00e+03

1.00e+03

0.0

0.0

図 5.9: 逆バイアス 2V : 電子密度

図 5.10: 逆バイアス 8V : 電子密度[ cm^−3 ]1.00e+15[ cm^−3 ]1.00e+15

1.00e+12

1.00e+12

1.00e+09

1.00e+09

1.00e+06

1.00e+06

1.00e+03

1.00e+03

0.0

0.0

図 5.11: 逆バイアス 50V : 電子密度

図 5.12: 逆バイアス 60V : 電子密度66

p+ Guard の設置によるクロストーク軽減の検討

5.4

図 5.13 のように、SOI トランジスタとピクセル p+の間に酸化膜下のピクセル p+と同じように

p+をインプラントし (p+ Guard)、固定電位にする。これによって、ピクセル p+でのクロストークが軽減される可能性が考えられる。しかしその反面、裏面に逆バイアスを印加するため、p+ Guard
付近には p-n 接合による電界が形成されることが考えられ、p+ Guard へキャリア (ホール) が漏れこむことによってピクセル p+での信号が減少してしまうなどのデメリットも考えられる。本節ではこれらについて検証する。
回路-センサー間クロストークを計算する際は、パルス振幅は 1V、パルス立ち上がり/立ち下がり時間は 1nsec、SOI トランジスタ-ピクセル p+間の距離を 50µm、裏面に印加する逆バイアスを100V とした。また、図 5.13 のように、p+ Guard を設置する場合は SOI トランジスタからの距離が 10µm の位置に設置した。これは前述のとおり p+ Guard へのキャリアの漏れこみが懸念されるので、できるだけピクセル p+から遠い距離に p+ Guard を配置することを考えたためである。

図 5.13: クロストーク軽減を目的とした p+ Guard の設置

p+ Guard の効果の検証

5.4.1

固定電位の p+ Guard の効果を確かめるため、 p+ Guard を設置しないものと p+ Guard を設置するものにおいてそれぞれ回路-センサー間クロストークを計算し、比較した。ここで p+ Guard

IpixelV

V

A

1.5e−07

Vsource1

Aを設置するものでは p+ Guard の電位は 0V とした。計算結果を図 5.14、5.15、表 5.4.1 に示す。

Vsource

1e−07

0.8

0.8

5e−08
Vsource

0

0.6
0.4

−5e−080.2

IGuard&pixel

5e−08

0.6
IpixelVsource

IGuardIpixel1e−07

0.4

1.5e−0710−5e−080.2−1e−07−1e−0700−1.5e−07

0

1e−09

2e−09

3e−09
t

4e−09

−1.5e−07

5e−09

0

1e−09

s

2e−09

3e−09
t

4e−09

5e−09
s

図 5.14: p+Guard なし : ピクセル p+に流

図 5.15: p+Guard あり : ピクセル p+と p+れる電流

Guard に流れる電流67表 5.5: ピクセル p+へのクロストーク : p+ Guard なしと p+ Guard あり

p+ Guard なし

p+ Guard あり

400e−

150e−

これらを見ると p+ Guard を設置したことによって p+へのクロストークが半分以下に減少している。これより、SOI トランジスタとピクセル p+の間に固定電位の p+ Guard を設置することによってピクセル p+へのクロストークを軽減できることが確認できた。

5.4.2

p+ Guard へのキャリアの流れこみの影響

次に、裏面より印加する逆バイアスの影響から p+ Guard に形成される p-n 接合電界による、p+Guard へのキャリアの流れこみの影響を調べる。p+ Guard を設置しない場合、シミュレーション
中ただ一つの p+インプラントであるピクセル p+にキャリアが全て収集されると考えられる。しかし、p+ Guard を設置し p+ Guard をピクセル p+と同様 0V とした場合、p+ Guard はピクセル

p+と同様にキャリアを収集するセンサーとして働いてしまい、図 5.16 のように p+ Guard に近い位置にキャリアが入射した場合はほぼ全て p+ Guard にキャリアが収集されてしまうことが考えられる。ただし、図 5.16 では、x = −15µm ∼ −10µm の領域がピクセル p+のインプラント領域であり、x = −55µm ∼ −50µm の領域が p+ Guard のインプラント領域である。深さはいずれも Si
基板表面 (図中 y = 0) より 0.35µm 程度である。また、キャリアのデポジット領域は x = −22µm∼ −18µm、y = −50µm ∼ −45µm である。この p+ Guard へのキャリアの流れこみを検証するため、第 4 章 4.2 節、4.3 節と同様の手法で図 5.16 のようにピクセル p+と p+ Guard の間の領域に

時刻 0 で電子とホールの対をデポジットして過渡解析を行い、p+ Guard に流れこむキャリアの割合を求めた。ここで過渡電流の積分時間は 30nsec とした。その結果、過渡電流 (図 5.17) 積分値からキャリアは 100 ％全て p+ Guard に流れこんでしまうことが確認できた。これより、p+ Guard
を 0V の固定電位とした場合、p+ Guard に形成される接合電界による p+ Guard へのキャリア漏A

れこみの影響が非常に大きいことが確認できた。

1.5e−05

Ibulk
IGuardIpixel

1e−05

I

5e−06
0
−5e−06−1e−05−1.5e−05

0

5e−09

1e−08
t

1.5e−08s

図 5.17: ピクセル p+及び p+ Guard に流れ

図 5.16: Si 中にデポジットする電子-ホール

る過渡電流

対の体積密度68また、ピクセル p+、p+ Guard 付近の電界及び電位分布を図 5.18、図 5.19 に示す。図 5.19 よ[ V/cm ]2.00e+05[V]
1.00e+02

1.60e+05

8.00e+01

1.20e+05

6.00e+01

8.00e+04

4.00e+01

4.00e+04

2.00e+01

0.0

0.0

図 5.18: 電界分布

図 5.19: 電位分布

り、この計算では裏面から 100V の逆バイアスを印加しているので絶縁酸化膜下の n 型 Si 基板表面付近の電位は 40V∼60V 程度とかなり高くなっており、電位が低い領域は 0V の p+インプラン
ト近傍のみであることが確認できる。これはバックゲートバイアス効果のシミュレーション (2.4.2
節参照) の結果、酸化膜上のトランジスタは 0V のピクセル p+ に数 µm まで近付けて使用しなければならないことからも考察可能である。
さらに p+ Guard に正のバイアスを印加し、p+Guard へのキャリアの流れこみを軽減できるかを調べた。ただし、キャリアのデポジット領域はいずれの条件も図 5.16 と同様とした。計算結果を
表 5.4.2 に示す。p+ Guard に 20V までバイアスを印加しても、入射したキャリアのうち 93 ％は

p+ Guard に流れこんでしまうため、p+ Guard に正のバイアスを印加することでキャリアの流れこみを軽減する方法も困難であることが確認できた。これも、裏面から 100V の逆バイアスを印加しているので Si 基板表面付近の電位が 40V∼60V 程度と高くなっているためであると考えられる。
表 5.6: p+ Guard に印加するバイアスによる p+ Guard へのキャリアの流れこみの比較

0V

5V

10V

20V

100 ％

100 ％

99 ％

93 ％

これらのことから、SOI トランジスタ-ピクセル p+間クロストークの軽減を目的とした固定電位(0V) の p+ Guard 設置は、これによるピクセル p+へのクロストークの減少は確認できるが、設置する p+ Guard へのキャリアの流れこみを引き起こすため、TEG 開発にフィードバックするにはさらなる検討が必要だと思われる。例として p+ Guard にさらに大きい正のバイアスを印加し、Si 基板表面より高い電位にすることによって電界分布をコントロールし、キャリアをピクセル p+
方向に向ける方法などが考えられるが、それによる空乏層の乱れが予想されるため、これについて
は今後シミュレーションによる調査が必要である。

69

5.5

まとめ

SOIpixel グループが抱える開発の課題のうちの一つとして、酸化膜上の回路から酸化膜下のピ
クセルセンサーへのクロストークが懸念されている現状がある。これはセンサーと読み出し回路が一体化している Monolithic 検出器である SOIpixel 特有の問題であり、現在の TEG のシグナル測
定ではこのクロストークの影響は未だ確認されていないが、シミュレーションでこの回路-ピクセ
ルセンサー間クロストークの量、各種パラメータ依存性を見積もっておく必要がある。さらにこの
クロストークを軽減する方法をプロセス可能な範囲で検証する必要がある。そこで TCAD シミュ
レーションによってこれらを計算、比較、検証した。
シミュレーションではバルク基板、絶縁酸化膜、酸化膜上の SOI トランジスタ、酸化膜下のピク
セル p+を再現し、SOI トランジスタのソース電極にパルスを印加し過渡解析を行うことで、まずは酸化膜上の回路からピクセル p+へのクロストーク発生を確認した。
次にソース電極に印加するパルス振幅、パルス立ち上がり/立ち下がり時間、SOI トランジスタピクセル p+間距離、Si 基板裏面に印加する逆バイアスの値をパラメータとしてピクセル p+へのクロストークを計算し、パラメータ依存性を調べた。これらのパラメータのうち、特にパルス振幅
や SOI トランジスタとピクセル p+の距離によってピクセル p+ へのクロストークの値が大きく変化することを明らかにした。
さらに固定電位の p+ Guard を設置することでピクセル p+へのクロストークを軽減する方法の検討を行った。シミュレーションではピクセル p+と同様に酸化膜下に p+インプラントをし、0Vに印加してこれを p+ Guard とした。そして p+ Guard を設置したものと設置していないものについて同じ条件で計算、比較を行い、p+ Guard の設置によってピクセル p+へのクロストークが半分以下に減少することを調べた。またその場合、裏面からの逆バイアス印加による p+ Guard での pn 接合電界形成による p+ Guard へのキャリアの流れこみの問題が懸念されるが、これについても TCAD シミュレーションを用いて検証を行った。その際、シミュレーションでは第 4 章でも使用した ENEXSS-TCAD の電子-ホール対デポジットの機能を用いて Si 基板中にキャリアをデポ
ジットして過渡解析を行い、p+ Guard へのキャリアの流れこみを求めた。その結果、図 5.16 のようにキャリアが入射した場合、全てのキャリアが p+ Guard へ流れこんでしまうことを確認できた。また、これらより、固定電位 (0V) の p+ Guard 設置によるクロストーク軽減を実現することは困難であると結論づけた。

70

第6章

まとめと今後の課題

本論文では、KEK 測定器開発室の SOIpixel グループが現在抱えているいくつかの開発における課題について、日本国内の企業によって開発された ENEXSS-TCAD とよばれるシミュレーターソ
フトを用いて、プロセス可能な範囲の中で検討を行った。
第 3 章では SOIpixel 外周部の Bias Ring 角で現在起きているマイクロ放電の緩和を目的として、Bias Ring 外周に設置されている Guard Ring のレイアウトを変更することを指針として計算を行った。その結果、float の p+インプラントである Guard Ring が Bias Ring に及ぼす効果を明らかにし、Bias Ring と Guard Ring との pitch を最適化することでマイクロ放電の原因となっている電界を最小にできることを示した。さらに pitch をパラメータとして計算を行い最適な pitch を概算した。本論文では相対的な計算、比較のみを行ったが、今後はマイクロ放電耐圧などの TEG
測定値と絶対値まで合致させていくことで、シミュレーションの信憑性を高めていく必要がある。
また、次年度以降のプロセスに本論文での結果を反映させて、TEG 測定を行ってこれを検証する必要がある。
第 4 章では SOIpixel の TEG の 1 つである荷電粒子及び X 線検出を目的としたデジタル読み出
し回路を搭載するピクセルセンサーの TOPCOUNTPIX について、各セルの電荷収集効率の最大化を目的として、このようにピクセル p+のレイアウトを変更することを指針として計算を行った。
各セル内でピクセル p+を配置する位置をパラメータとして計算を行った結果、各セルの電荷収集
効率は入射したキャリアの位置からピクセル p+までの絶対距離、すなわち p-n 接合の接合電界の強さに大きく依存するので、従ってセル内のピクセル p+の配置に依存することを示し、その傾向を調べた。今後は様々なセル内ピクセル p+配置について計算を行う必要がある。また本論文では入射する電子ー-ホール対の領域は 1 種類についてしか計算を行っていないが、接合電界の強さはピクセル p+からの距離に依存するので、今後は入射キャリアの深さ依存性も調べる必要がある。
第 5 章では Monolithic 検出器である SOIPixel 特有の問題として懸念されているセンサー-回路
間クロストークについて、シミュレーションを用いての回路-センサー間クロストーク発生の確認、各種パラメータ依存性の計算、及び固定電位の p+ Guard の設置によるクロストーク軽減の可能性の検証を目的として計算を行った。その結果、シミュレーションによって回路-センサー間クロストーク発生を確認し、また回路のパルス振幅など各種パラメータ依存性を計算し、その傾向を調べた。また、クロストークを軽減する手段の一つとして固定電位の p+ Guard を設置する方法を検証した結果、この方法の実現は現時点では困難であると本論文では結論づけた。
今後、実機 TEG においてこの回路-センサー間クロストークがピクセルセンサーへのノイズとして無視できない問題になった際は、本シミュレーションの計算結果をもとにしてクロストークを軽減できるように対応する必要がある。また、p+ Guard を設置する方法については、p+ Guard
へのホールの流れこみを抑える方法を模索し、シミュレーションで確認する必要がある。

71

付 録A

サイリスタ構造とラッチアップ現象

ここではバルク CMOS デバイスに特有のサイリスタ構造とその特性、及びラッチアップ現象について述べる。
サイリスタは図 A.1(a) に示すように、2 つのバイポーラトランジスタを背中合わせに重ねた構造をしていて、p-n 接合が 3 つ以上ある半導体デバイスである [6]。サイリスタは on-off 動作のみの 2 安定デバイスで、一般には電力制御や電力変化に使われている。サイリスタの動作は電流電圧特性 (図 A.2) に示すように、順方向に電圧を 0 から増加させていくと最初はわずかな電流しか流れないが、臨界電圧 Vf b を超えるとサイリスタの抵抗値が急に下がって突然大量の電流が流れ始める。また、この電流が流れている状態も、電圧をある値以下に下げると電流は流れなくなりデバイ
スの動作は停止してしまう。このしきい値電圧は図 A.2 に示す保持電圧 VH である。電流についても同様のことが当てはまり、電流値を図 A.2 に示す IH 以下にすると、電流が流れなくなりデバイスの動作も止まる。このしきい値電流 IH は保持電流と呼ばれる。このように、サイリスタは印加する電圧 (または電流) を保持電圧 (または保持電流) 以上に保っておけば、いつまでも電流が流れ続けデバイスの動作を維持することができる。このように、サイリスタは整流作用とスイッチング
作用のある 2 安定素子である。

図 A.1: サイリスタ構造
図 A.2: サイリスタの電流-電圧特性

なお、サイリスタの構造は図 A.1(b) に示すように、二つのバイポーラトランジスタに分割することができる。

72

次にバルク CMOS トランジスタの断面構造を見ると、図 A.3 に点線で示したように寄生デバイ
スが形成されている。図 A.3 では n 型基板に直接作った pMOSFET と p ウェル内に形成されている nMOSFET で構成される CMOS トランジスタの断面構造を示すが、n 型基板と p ウェルの中に (点線で示す) 二つの寄生バイポーラトランジスタが形成されている。すなわち図 A.3 において左側に位置する n 基板側の寄生デバイスは pMOSFET の p+拡散層をエミッタとし、n 型基板部
をベース、p ウェルの部分をコレクタとする p-n-p バイポーラトランジスタである。また、右側のp ウェル内の寄生デバイスは、nMOSFET の n+拡散層をエミッタ、p ウェルをベース、n 型基板
をコレクタとする縦型の n-p-n バイポーラトランジスタである。この横型と縦型の二つの寄生バイ
ポーラトランジスタは図に示すように寄生サイリスタ構造を構成している。このサイリスタ構造
は、図 A.2 に示すように、電流が一度流れ始めてデバイスが動作しだすと、電流は流れ続ける。いまの場合ノイズ電流などの原因で寄生デバイスのエミッタにキャリアが注入されて寄生バイポーラ
トランジスタが動作し始めると、電流は図 A.3 に示す電源 (VDD ) からアース (VSS ) まで貫通して流れ続ける。このように、期せずして大電流の発生が起こってしまうのが CMOS トランジスタのラッチアップ (latch up) 現象である。このラッチアップ電流が流れると CMOS トランジスタは故障するばかりでなく、破壊されてしまうこともあるので、ラッチアップ現象はバルク CMOS トラ
ンジスタにとって重大な問題である。

図 A.3: バルク CMOS トランジスタの寄生サイリスタ

断面構造の上で寄生デバイスが形式上構成されていても、寄生デバイスの性能が劣っていて、これが容易に動作しなければ実際上の弊害は生じない。しかし、寄生デバイスが高性能化すると本来のデバイス (この場合は CMOS トランジスタ) の特性に重大な影響を及ぼすようになる。バイ
ポーラトランジスタはベース幅が狭く、エミッタ注入効率が高いほど高性能化するが、微細化した

CMOS トランジスタの断面構造を見ると、横型寄生バイポーラトランジスタのベース幅に相当す
る p+ 拡散層と p ウェルの間隔 d1 が短くなり、またウェルの深さも浅くなるので、縦型寄生バイ
ポーラトランジスタのベース幅 d2 も小さくなる。したがって、横型と縦型の両方の寄生バイポー
ラトランジスタが高性能化して動作しやすくなってしまう。
このため、デバイスが微細化、高性能化している近年は、本文 2.2.3 でも述べたように、絶縁酸化膜を基板上に設けることによって NMOS トランジスタと PMOS トランジスタが完全に切り離されており、ラッチアップ耐性が高い SOI デバイスなどが注目されているのである。

73

付 録B

source codes

ソースコードの一例を下に記しておく。ソースコードはバルクの定義、不純物ドーピング、電極の定義、メッシュの作成を行う構造定義部と、物理モデルの決定及び構造解析を行う解析部に分かれている。また、ここでは紹介しないがプロセスシミュレーションを用いた場合は、イオン打ち込
みやマスクの定義、エッチングやアニーリングなど、プロセスレベルから実機を再現することが可能である。より信頼度の高い、実測値を精度良く再現するようなシミュレーションが必要な場合はプロセスシミュレーションを用いるのが適切であるといえる。

B.1

第 3 章 SOIpixel センサー外周部リング構造の検討

デバイスシミュレーション HyDeLEOS を用いて計算を行った。FY05、FY06 の TEG の外周部
リングはそれぞれ 8 角形、12 角形の形状だが、今回は簡単のため 4 角形として計算を行い相対的な違いを確認した。以下の source code に対応するアウトプットは図 3.2 である。

#soipc1:/home/saegusa/ring/ring_double_070927.inp#構造定義開始#! structure#次元の指定dimension( dimension = 3 );#領域の定義region( material = "Si" , region_name = "SiBulk" , x_min = 0
y_min = 0 , y_max = 35 ,z_min = -30 ,z_max = 0);#不純物ドーピングのプロファイル
doping( style = "constant" , type = "P", x_max = 35,, conc = 4e12 , region_name = "SiBulk" );doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = 5, x_max= 10,
x_sigma_plus = 0.1 , x_sigma_minus = 0.1,y_min = 0 , y_max = 5,z_min = 0 ,z_max = 0,z_sigma_minus = 0.1 );doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = 5, x_max= 10,
x_sigma_plus = 0.1 , x_sigma_minus = 0.1, y_min = 5 , y_max = 10,
y_sigma_plus = 0.1 , z_min = 0,z_max = 0 , z_sigma_minus = 0.1 );doping( style = "gauss", type = "B", conc = 1e20

, x_min = 0, x_max= 10,

y_min = 5 , y_max = 10 , y_sigma_plus = 0.1 ,y_sigma_minus
z_min = 0 ,z_max = 0 ,z_sigma_minus = 0.1 );74= 0.1,

doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = 25, x_max= 10,
x_sigma_plus = 0.1 , x_sigma_minus = 0.1,y_min = 0 , y_max = 25,
z_min = 0 ,z_max = 0 ,z_sigma_minus = 0.1 );doping( style = "gauss", type = "B", conc = 1e20

, x_min = 25,x_max= 30,

x_sigma_plus = 0.1 ,y_min = 25 , y_max = 30 , y_sigma_plus = 0.1
z_min =0 ,z_max = 0 , z_sigma_minus = 0.1 );doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = 0 , x_max= 25,
y_min = 25 , y_max = 30 , y_sigma_plus = 0.1 ,y_sigma_minus = 0.1 ,z_min = 0 ,z_max = 0 ,z_sigma_minus = 0.1 );#電極の定義electrode( name = "Bias1" , x_min = 5
z_min = 0, z_max = 0 );, x_max = 10

, y_min = 0, y_max= 5,

electrode( name = "Bias2" , x_min = 5
z_min = 0, z_max = 0 );electrode( name = "Bias3" , x_min = 0, x_max = 10

, y_min = 5, y_max= 10,, x_max = 5, y_min = 5, y_max= 10,, x_max = 35

, y_min = 0, y_max = 35,z_min = 0, z_max = 0 );electrode( name = "anode" , x_min = 0z_min = -30, z_max = -30);#メッシュ作成
mesh( direction = "x"mesh( direction = "y", min = 0
, min = 0

, max = 35
, max = 35

, mesh_number = 35);, mesh_number = 35);

mesh( direction = "z" , min = -0.5 , max = 0 , mesh_number = 5 );#mesh( direction = "z" , min = -0.5 , max = 0 , mesh_number = 10 );mesh( direction = "z"mesh( direction = "z", min = -1 , max = -0.5 , mesh_number = 5 );, min = -10 , max = -1 , mesh_number = 5 );mesh( direction = "z", min = -30, max = -10, mesh_number = 5 );

#構造出力ファイルの指定
outfile(sgn="ring_double_070927.sgd");#構造定義終了
structure();#構造解析開始#! analysis
import hydeleos
import hydeleos_util#数値計算方法の指定
set_method( ini_solver = SUPERNODAL, mtx_solver = SUPERNODAL,
75

damp = ON, ej_mob = OFF );#移動度モデルの指定
set_mobility(surface = SHIN, vsat = ON );#生成再結合モデルの指定
set_grrate( srh = ON, sur = OFF, aug = OFF, btbt = OFF, ii = OFF );set_quantum( model = OFF );#取得する物理量、出力ファイルの指定
set_output( dis_vars = [Psi,Elec,Donor,Accep,Hole,P,B,E,J,II]);
set_output( cur_filename = "ring_double_070927.cur" );set_output( dis_filename = "ring_double_070927.dis",
dis_out = FIXED,
dis_voltage =[0,5,10,20]);
Vr = 20;#バイアスを印加
set_bias( "Bias1", 0 );set_bias( "Bias2", 0 );set_bias( "Bias3", 0 );set_bias( "anode", 0,Vr,1);#dc 解析開始
run_dc();B.2

第 4 章 SOIpixelp+ センサーレイアウトの検討

デバイスシミュレーション HyDeLEOS を用いて計算を行った。countpix 内のピクセル p+は放電を防ぐ目的で 8 角形、12 角形の形状だが、今回は簡単のため 4 角形として計算を行った。以下の source code に対応するアウトプットは図 4.22 である。

#soipc1:/home/saegusa/set_alpha_pixel_3D/pixel_1p/pixel_1p_20V_0um_0um.inp#! structure
dimension( dimension = 3 );region( material = "Si" , region_name = "Si" , x_min = -20
y_min = -20 , y_max = 20 ,z_min = -30 ,z_max =0);
doping( style = "constant", type = "P", x_max = 20,, conc = 4e12 );doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = 8 ,x_max= 12 ,y_min = 8 , y_max = 12 ,z_min = 0 ,z_max = 0 , z_sigma_minus = 0.1 );doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = 8 , x_max= 12 ,76

y_min = -12 , y_max = -8 , z_min = 0 ,z_max = 0 , z_sigma_minus = 0.1 );doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = -12 , x_max= -8 ,y_min = 8 , y_max = 12 , z_min = 0 ,z_max = 0 , z_sigma_minus = 0.1 ) ;doping( style = "gauss" , type = "B" , conc = 1e20 , x_min = -12 ,x_max= -8 ,y_min = -12 , y_max = -8,z_min = 0 ,z_max = 0 , z_sigma_minus = 0.1 );electrode( name = "cathode1" , x_min = 8z_min = 0, z_max = 0 );electrode( name = "cathode2" , x_min = 8, x_max = 12

, y_min = 8,y_max = 12,

, x_max = 12

, y_min = -12 ,y_max = -8,z_min = 0, z_max = 0 );electrode( name = "cathode3" , x_min = -12
z_min = 0,z_max = 0 );electrode( name = "cathode4" , x_min = -12
z_min = 0, z_max = 0 );electrode( name = "anode" , x_min = -20
z_min = -30, z_max = -30 );, x_max = -8

, y_min = 8 ,y_max = 12,, x_max = -8

, y_min = -12, y_max = -8,, x_max = 20

, y_min = -20 ,y_max = 20,#キャリアをデポジット
set_alpha( x_start = 0, y_start = 0, z_start = -10,
x_end
= 0, y_end = 0, z_end = 0,
r_max = 1,
pair = 100,
ar0 = 1.0, adjust_total = true);mesh( direction = "x", min = -20, max = 20

, mesh_number = 40);

mesh( direction = "y", min = -20, max = 20

, mesh_number = 40);

mesh( direction = "z"mesh( direction = "z"mesh( direction = "z", min = -0.5 , max = 0 , mesh_number = 5 );, min = -1 , max = -0.5 , mesh_number = 5 );, min = -10 , max = -1 , mesh_number = 5 );mesh( direction = "z", min = -30, max = -10, mesh_number = 5 );outfile(sgn="pixel_1p_20V_0um_0um.sgd");structure();#! analysis
import hydeleos
import hydeleos_util
set_method( ini_solver = SUPERNODAL, mtx_solver = SUPERNODAL,
damp = ON, ej_mob = OFF );set_mobility(surface = SHIN, vsat = ON );set_grrate( srh = ON, sur = OFF, aug = OFF, btbt = OFF, ii = OFF );set_quantum( model = OFF );set_output( dis_vars = [Psi,Elec,Donor,Accep,Hole,P,B,E]);
set_output( cur_filename = "pixel_1p_20V_0um_0um.cur" );77

set_output( dis_filename = "pixel_1p_20V_0um_0um.dis",
dis_out = FIXED,
dis_voltage =[0,4,8,12,16,20],
dis_times =[1e-13,1e-12,1e-11,1e-10,1.5e-10,2e-10,2.5e-10,3e-10,3.5e-10,4e-10,
4.5e-10,5e-10,6e-10,6.5e-10,7e-10,7.5e-10,8e-10,8.5e-10,9e-10,
9.5e-10,1e-09,1.1e-09,1.25e-09,1.5e-09,1.75e-09,2.0e-09,2.25e-09,
2.5e-09,2.75e-09,3e-09,3.25e-09,3.5e-09,3.75e-09,4e-09,4.25e-09,
4.5e-09,4.75e-09,5e-09,5.25e-09,5.5e-09,5.75e-09,6e-09,6.25e-09,
6.5e-09,6.75e-09,7e-09,7.25e-09,7.5e-09,7.75e-09,8e-09,8.25e-09,
8.5e-09,8.75e-09,9e-09,9.25e-09,9.5e-09,9.75e-09,1e-08,1.5e-08,
2e-08,2.5e-08,3e-08,3.5e-08,4e-08,4.5e-08,5e-08,5.5e-08,6e-08,
6.5e-08,7e-08,7.5e-08,8e-08,8.5e-08,9e-08,9.5e-08,1e-07,1.5e-07,
2e-07,2.5e-07,3e-07,3.5e-07,4e-07,4.5e-07,5e-07,5.5e-07,6e-07,
6.5e-07,7e-07,7.5e-07,8e-07,8.5e-07,9e-07,9.5e-07,1e-06,1.5e-06,
2e-06,2.5e-06,3e-06,3.5e-06,4e-06,4.5e-06,5e-06,5.5e-06,6e-06,
6.5e-06,7e-06,7.5e-06,8e-06,8.5e-06,9e-06,9.5e-06,1e-5,2e-05,
3e-05,4e-05,5e-05,6e-05,7e-05,8e-05,9e-05,1e-4,2e-04,3e-04,
4e-04,5e-04,6e-04,7e-04,8e-04,9e-04,1e-3]);
Vr = 20;
set_bias( "cathode1", 0 );set_bias( "cathode2", 0 );set_bias( "cathode3", 0 );set_bias( "cathode4", 0 );set_bias( "anode", 0,Vr,2);
run_dc();
set_bias( "anode", Vr);
set_alpha( name = "Alpha1", t0 = 0.0 );lte_device( erN = 1.0e-3, eaN = 1e+16, erP = 1.0e-3, eaP = 1e+16, isV =false, isT = false );run_tran( t1 = 1.0e-3, dt = 1e-14, dt_max = 1e-8, auto = ON );78

第 5 章 SOIpixel クロストーク計算

B.3

デバイスシミュレーション HyDeLEOS を用いて計算を行った。以下の source code に対応する
アウトプットは図 5.2 である。

#soipc1:/home/saegusa/crosstalk_071113/sweep2D_distance_10um_io_pulse_1V_1n_sec.inp#! structure#################################################################2D n-bulk NMOS
#
#
#

Lg

(+y)

┌-------------┐ y2｜｜#├-------------┤ y1 Tox#(-x) x01-----x1--x3--┴---(x0,y0)---┴---x4--x2
#
#
#

|
|
x5
(0,0)
x6
|
xj|
|
SOI(Si)||--------------------------------------| y3##|
BOX(SiO2)||--x7-x8-------------------------------| y4

#
#
#

|
p+
BULK( n- Si)|| biasing||______________________________________| y5

#
#

|
|

#
#
#

|
additional BULK||
(n- Si)||______________________________________| y6

(+x)

|
|

##################################################################変数定義
Lg=0.3;
Wg=5;
tox=0.005;
tsoi=0.05;
tbox=0.2;
tbulk=5.0;
addtbulk=345.0;
elect_length=0.2;
xoffset=0.2;
xpand=100.0;
width_of_pstop=0.8;
dist_bw_pix_and_pstop=3.5;
Nsub=8.3e17;
Nbulk=6e12;79Nsd =1e20;
Poly_thin = 0.15;
xj= -0.5*tsoi;
x0= 0.0;x01= -xpand-elect_length-xoffset-0.5*Lg;
x1= -elect_length-xoffset-0.5*Lg;
x2= elect_length+xoffset+0.5*Lg;
x3= -xoffset-0.5*Lg;
x4= xoffset+0.5*Lg;
pstop_offset=0.0;
y0= 0.0;y2= tox + Poly_thin;
y3= -tsoi;
y4= -tsoi-tbox;
y4m = y4 - 0.1;
y4p = y4 + 0.1;
y5= -tsoi-tbox-tbulk;
y6= y5-addtbulk;
mydim=2; mywidth=Wg;
matSi="Si";matSibulk="Sibulk";
matSibulk2="Sibulk";
matSiO2="SiO2";
matSiO2box="SiO2box";
matPolySi="polySi";
matB="B";
matP="P";matAs="As";x5=x0-0.5*Lg;
x6=x0+0.5*Lg;
y1= tox-y0;
distance=10.0;x8=x1-distance;
x7=x8-5.0;
dimension( dimension = mydim, width = mywidth );region( material =matSi, region_name =matSi,
x_min = x1, x_max = x2, y_min = y3, y_max = y0);
region( material =matSi, region_name =matSibulk,
80

x_min = x01, x_max = x2, y_min = y5, y_max = y4);region( material =matSi, region_name =matSibulk2,
x_min = x01, x_max = x2, y_min = y6, y_max = y5);region( material =matSiO2, region_name =matSiO2,
x_min = x3, x_max = x4 , y_min = y0 , y_max = y1 );region( material =matSiO2, region_name =matSiO2box,
x_min = x01, x_max = x2 , y_min = y4 , y_max = y3 );region( material =matPolySi, region_name =matPolySi,
x_min = x5, x_max = x6 , y_min = y1 , y_max = y2);
doping( type =matB, style ="constant", conc = Nsub,

region_name =matSi );doping( type =matP , style ="gauss", conc = Nsd,
y_sigma_minus = -0.01, x_sigma_plus = 0.01,
x_min=x1, x_max=x5, y_min=y0, y_max=y0,
region_name =matSi );doping( type =matP , style ="gauss", conc = Nsd,
y_sigma_minus = -0.01, x_sigma_minus = 0.01,
x_min=x6, x_max=x2, y_min=y0, y_max=y0,
region_name =matSi );doping( type =matP , style ="constant", conc = Nbulk,
region_name =matSibulk );doping( type =matB , style ="gauss", conc = Nsd,
y_sigma_minus = -0.01, x_sigma = 0.01,
x_min=x7, x_max=x8, y_min=y4, y_max=y4,
region_name =matSibulk );electrode( name = "source" ,x_min = x1 , x_max = x3 ,electrode( name = "drain" ,x_min = x4 , x_max = x2
electrode( name = "gate" ,x_min = x5 , x_max = x6
electrode( name = "bulk" ,y_min = y0 , y_max = y0);
, y_min = y0 , y_max = y0);
, y_min = y1

, y_max = y1 );x_min = x01 , x_max = x2 , y_min = y6 , y_max = y6 );electrode( name = "ring" , interface= "Si/SiO2",
x_min = x7 , x_max = x8 , y_min = y4m , y_max = y4p );##メッシュ数定義
#
#x 方向
elect

=5;

delectchannel

=20;
=10;

#y 方向
81

Tpoly

=5;

Tsio2
Txj
Tsoi

=5;
=15;
=15;

Tbox
Tpixel

=10;
=10;

Tbulk

=10;

mesh( direction = "x", min = x01 ,max = x7 ,mesh_number = delect);mesh( direction = "x", min = x7 ,max = x8 ,mesh_number = delect);mesh( direction = "x", min = x8 ,max = x1 ,mesh_number = elect);mesh( direction = "x" ,min = x1 ,max = x3 ,mesh_number = elect);mesh( direction = "x" ,min = x3 ,max = x5 ,mesh_number = channel,
init_length = 0.01 ,init_location =x5 );mesh( direction = "x" ,min = x5 ,max = x0 ,mesh_number = channel,
init_length = 0.01 ,init_location =x5 );mesh( direction = "x" ,min = x0 ,max = x6 ,mesh_number = channel,
init_length = 0.01 ,init_location =x6 );mesh( direction = "x" ,min = x6 ,max = x4 ,mesh_number = channel,
init_length = 0.01 ,init_location =x6 );mesh( direction = "x" ,min = x4 ,max = x2 ,mesh_number = elect);mesh( direction = "y" ,min = y1 ,max = y2 ,mesh_number = Tpoly );mesh( direction = "y" ,min = y0 ,max = y1 ,mesh_number = Tsio2 );mesh( direction = "y" ,min = xj ,max = y0 ,mesh_number = Txj,
init_length = 0.003 ,init_location =y0);mesh( direction = "y" ,min = y3 ,max = xj ,mesh_number = Tsoi,
init_length = 0.003 ,init_location =xj);
mesh( direction = "y" ,min = y4 ,max = y3 ,mesh_number = Tbox,
init_length = 0.003
sigma_implant = 0.01;,init_location =y3);y4minus = y4 - 3*sigma_implant;mesh( direction = "y" ,min = y4minus ,max = y4 ,mesh_number = Tpixel,
init_length = 0.001 ,init_location =y4minus);mesh( direction = "y" ,min = y5 ,max = y4minus ,mesh_number = Tbulk,
init_length = 0.01 ,init_location =y4minus);mesh( direction = "y" ,min = y6 ,max = y5 ,mesh_number = Tbulk,
init_length = 0.01

,init_location =y5);

outfile (sgn = "sweep2D_distance_10um_io_1n_sec_pulse_1V.sgd");structure();#! analysis
import hydeleos
import hydeleos_util82

set_method( ini_solver = SUPERNODAL, mtx_solver = SUPERNODAL,
damp = ON, ej_mob = ON, ej_other = ON );set_mobility( lattice = OFF, surface = SHIN, vsat = OFF );set_grrate( srh = ON, ii = OFF );set_quantum( model = OFF );set_output( dis_filename = "sweep2D_distance_10um_io_1n_sec_pulse_1V.dis",
cur_filename = "sweep2D_distance_10um_io_1n_sec_pulse_1V.cur",dis_vars = [P,B,J,Psi, Elec, Hole, Donor, Accep, E],
dis_times = [1e-9, 2e-9, 3e-9, 4e-9, 5e-9]);
set_bias( "source", 0.0, workfunc = 4.1 );set_bias( "drain" , 1.8, workfunc = 4.1 );set_bias( "ring" , 0.0, workfunc = 4.1 );set_bias( "bulk"
set_bias( "gate", 100.0 );, 1.0, workfunc = 4.1 );#SOI トランジスタの source 電極に振幅 1V、周波数 1nsec のパルスを印加して過渡解析
set_bias( "source", v0=pwl(t0=[0, 0, 1e-9, 0, 2e-9, 1, 3e-9, 1, 4e-9, 0]));
run_tran( t1 = 5e-9, auto = ON, dt = 1.0e-13, dt_max = 5e-11 );83

謝辞
最後になりましたが、本論文を作成するにあたって多くの方々に御協力頂いたことをこの場を借りて厚くお礼申し上げます。
指導教員である渡邊靖志前東工大教授 (現神奈川大学教授) には素粒子物理学や実験に関することなど、様々な分野に関してまで丁寧に指導して頂き誠に感謝しております。また、石野宏和助教にはお忙しい中研究全般に対して多くの助言を頂き、細かいところまで指導して頂いたことに心より感謝致します。また SOIpixel プロジェクトのリーダーである KEK 新井康夫准教授にはお忙しい中アイディアや御指導、詳細なアドバイスを頂き、また KEK 羽澄昌史教授には沢山の助言を頂
き、心より感謝致します。また、ミーティングなどで御指導頂いた KEK の先生方に大変感謝致します。また、沖電気工業の福田浩一様、林洋一様、小松原弘毅様及び TCAD インターナショナルの和田哲典様、横田義徳様には ENEXSS-TCAD の技術的な面に関して非常に詳細に御教授を頂き、本当にどうもありがとうございました。
そして、研究に限らず日々多大なるご支援をしてくださった旧渡邊研究室の小野峻さん、木山裕
一郎君、東ヶ崎洋生君、また河合研究室、久世研究室の皆様、本当にどうもありがとうございま
した。

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参考文献
[1] Glenn F.Knoll 著 木村逸郎 阪井英次 訳 放射線計測ハンドブック (2001) 日刊工業新聞社[2] Jean-Pierre Colinge “Silicon-On-Insulator Technology: Materials to VLSI”, (Springer,ISBN
1-4020-7773-4)[3] SOIpixel グループ:
KEK:新井康夫、 羽澄昌史、坪山透、海野義信、池上陽一、寺田進、高力孝
筑波大学:原和彦、三宅秀樹、望月亜衣
東京工業大学:石野宏和、小野峻、三枝裕司
大阪大学:花垣和則
京都大学:鶴剛

JAXA:池田博一
ハワイ大学:Gary Varner,Elena Martin

SLAC:Hiro Tajima
沖電気工業:大野守史、福田浩一、林洋一、小松原弘毅、井田次郎、河合泰明[4] private communication:KEK 羽澄昌史 教授[5] 株式会社 TCAD インターナショナル

Website : http://www.tcad-international.com[6] 岸野正剛 著 半導体デバイスの物理 (1995) 丸善[7] W. R. Leo “Techniques for Nuclear and Particle Physics Experiments”, (Springer-Verlag,
1987)[8] Jean-Pierre Raskin et al.：“Substrate Crosstalk Reduction Using SOI Technology,” in IEEE
TRANSACTIONS ON ELECTRON DEVICES,vol.44, No.12, pp.2252-2261,1997

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