修士論文

高エネルギー実験のための SOI 技術を用いた

PIXOR(PIXel OR) 半導体検出器の研究開発∼ Research and development of the PIXOR (PIXel OR) semiconductor
detector for the high energy experiments based on the SOI technology ∼東北大学大学院理学研究科
物理学専攻
小野

善将

平成 23 年概要

”SOI 技術を用いた半導体検出器”(以後、”SOI 検出器”)：PIXOR は、高エネルギー加速器実験において新しい可能性を示すことになる。
高エネルギー加速器実験では、高エネルギーに加速した素粒子の散乱や衝突から、共鳴状態を観測する。その結果から、素粒子間の相互作用や新しい物理現象を探索していく。
様々な種類の過程を特定するためには、多種の粒子検出器や環境での測定が必要になり、その粒子検出器の一種として半導体検出器がある。半導体検出器は、その特徴から加速器実験の検出器内で「崩壊点検出器」に使われることが多い。崩壊点検出器は、反応点に最も近くに配置され、2 次崩壊点位置を精密に測定する役割をもつ。近年の高エネルギー実験ではエネルギーの増加により、重い粒子 (Higgs, Z ボゾン, t クォーク) が生成する。崩壊点検出器は、これらの粒子の崩壊過程である b,c クォークを識別する役割をもつ。既存の半導体検出器の多くでは性能に限界が存在し、複数の項目間でトレードオフの関係となっている。
これを打破する可能性を持つ検出器が「SOI 検出器」である。SOI 検出器は、SOI(Silicon On Insulator) 基
板のサブストレート層をセンサー層として利用することで実現された半導体検出器である。この特徴から、(1) モノリシック型検出器、(2)SOI CMOS による読み出し処理回路、といった大きな利点を持つことができ、半導体検出器の理想形となる。
本研究は、SOI 検出器に存在する弱点を克服する研究を経て、SOI 検出器：PIXOR の研究開発に着手する流れになる。まず研究当初、SOI 検出器は高エネルギー実験に応用する際に致命的な弱点が存在していた。
実際の計測、シミュレーション研究を通して、これらの弱点に対する解決策「2 層 SOI 構造」「センサー間BNW」を提案し、高エネルギー実験への応用の可能性を示した。
次に崩壊点検出器への応用に向けての SOI 検出器：PIXOR の開発を始めた。現在、崩壊点検出器に使用されている多くの半導体検出器を踏まえて、新しいセンサー構造「PIXOR(PIXel OR)」を発案、読み出し回路を構築し、PIXOR1 の試作までに至った。本修士論文では、これらの経緯を関連付けて述べていく。

目次
第 1 章 序章

1

第 2 章 SOI 検出器

2

2.1

2.2

半導体の性質から応用まで . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.1

半導体について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2
2

2.1.2
2.1.3
2.1.4

P 型、N 型半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
半導体センサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CMOS と MOSFET の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

345半導体検出器の種類. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
センサータイプ：ストリップ型、ピクセル型 . . . . . . . . . . . . . . . . . . . . . .

7
8

読み出し回路の位置：オフセンサー、オンセンサー . . . . . . . . . . . . . . . . . .
読み出し回路タイプ：積分型、波形サンプリング型 . . . . . . . . . . . . . . . . . .

899

SOI 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

10
10

SOI 検出器の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SOIPIX グループ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11
12

2.2.1
2.2.2
2.2.3
2.2.4
2.3

2.3.2
2.3.3

接続方法：ハイブリッド型、モノリシック型 . . . . . . . . . . . . . . . . . . . . . .

第 3 章 高エネルギー実験 Belle II への応用

3.1
3.2

3.3

Belle II 実験概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Belle II 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13
13
14

3.2.1
3.2.2

PXD+SVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15
17

3.2.3
3.2.4
3.2.5

TOP+ARICH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ECL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KLM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

18
19
19

SOI 検出器の崩壊点検出器への応用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

20

第 4 章 研究の流れ

4.1
4.2

22

SOI 検出器の課題克服の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR の開発の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 5 章 放射線ダメージ評価試験

5.1

22
23

半導体検出器における放射線ダメージの種類 . . . . . . . . . . . . . . . . . . . . . . . . . .

2525

格子欠陥ダメージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

25

5.1.1

i

ii

5.1.2
5.1.3
5.2

電離ダメージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

SOI 検出器と放射線ダメージの耐性 . . . . . . . . . . . . . . . . . . . . . . . . . . .

26
28

5.1.4 SOI MOSFET における TID 効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
X 線照射試験：BOX trap 電荷見積もり： . . . . . . . . . . . . . . . . . . . . . . . . . . .

29
30

実験のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.2.1
5.2.2
5.2.3

X 線照射条件とトランジスタ特性測定条件 . . . . . . . . . . . . . . . . . . . . . . .
Id-Vg 特性の変化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

30
33
34

5.2.4
5.2.5

Id-Vback 特性の変化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BOX 電荷見積もり . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

35
35

5.3

X 線照射試験：BPW の有無によるダメージの変化： . . . . . . . . . . . . . . . . . . . . .
5.3.1 X 線照射条件とトランジスタ特性測定条件 . . . . . . . . . . . . . . . . . . . . . . .
5.3.2 BPW の有無による特性変化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

37
37
38

5.4

放射線ダメージ評価試験まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

40

第 6 章 TCAD シミュレーションによる SOI 検出器の課題克服

6.1

使用構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
センサー側インプラント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

41
41

6.1.2 2 層 SOI 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
放射線ダメージの解決 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.1 X 線照射試験に対する TCAD シミュレーションによる確認 . . . . . . . . . . . . . .

42
43
43

6.2.2 2 層 SOI 構造による放射線ダメージ補償 . . . . . . . . . . . . . . . . . . . . . . . .
センサークロストークの解決 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

44
46

6.3.1
6.3.2
6.3.3

クロストークの種類分け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

46
47
48

6.3.4
6.3.5

クロストークの解決方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.1.1
6.2

6.3

6.4

クロストークの評価方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
クロストークの評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
クロストークの解決 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

電荷収集メカニズムへの対策 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

50
51

SOI 検出器での電荷収集メカニズムと問題点 . . . . . . . . . . . . . . . . . . . . . .

53
53
54

6.4.3 電荷収集メカニズム解決方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TCAD シミュレーションまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

58
62

6.4.1
6.4.2
6.5

41

評価方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 7 章 高エネルギー実験 Belle II へ向けた SOI 検出器：PIXOR の開発

7.1

設計目的・思想 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

63
63

7.2

PIXOR 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.1 ピクセル型、ストリップ型のメリット・デメリット . . . . . . . . . . . . . . . . . .
7.2.2 PIXOR 構造の紹介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

64
64
65

7.2.3 PIXOR 構造実現のセンサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
読み出し回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

66
67

アナログ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

69
69

7.3

7.3.1
7.3.2

デジタル回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

iii

7.4

Belle II SVD 最内層でのパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.4.1 パラメータ試算方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7172

パラメータ計算結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

73
74

7.4.2
7.4.3
7.5

試作チップ：PIXOR1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
チェック用 TEG：デジタルブロック確認 . . . . . . . . . . . . . . . . . . . . . . . .

75
76
77

7.5.3 大面積 TEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

77
77

7.5.1
7.5.2
7.6

SVD への応用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
チェック用 TEG：アナログ信号確認 . . . . . . . . . . . . . . . . . . . . . . . . . .

第 8 章 まとめ79付 録 A 基本構造関連

82

A.1 サイリスタ構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A.2 BPW による Backgate 効果抑制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

82
83

A.3 Nested Well 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

84

付 録 B 放射線ダメージ関連

85

B.1 界面トラップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
B.2 照射量の計算方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

85
86

B.3 他のトランジスタの測定結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

88

付 録 C TCAD シミュレーション関連

C.1 X 線照射試験の再現 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
C.2 AC クロストークからの容量値計算 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
付 録 D PIXOR 開発関連

90
90
92

D.1 PIXOR 構造実現のセンサーについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.1.1 シミュレーションセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

94
94
94

D.1.2 シミュレーション結果・考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.2 各チャンネルのデジタル回路ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

94
97

D.2.1 Synchonizer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.2.2 SEQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.2.3 Hit time counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

98
98
99

D.2.4 Trigger Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
D.3 SuperPixel からの出力方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
D.3.1 SP CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
D.3.2 SP queue . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
D.3.3 SP Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
謝辞

106

図目次
2.1
2.2
2.3

固体のエネルギーバンド構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.4
2.5

空乏層の形成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

NMOS の構造と動作原理（PMOS は不純物反転） . . . . . . . . . . . . . . . . . . . . . . .

4
5

2.6
2.7
2.8

NMOS の構造と動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
半導体検出器の種類分け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
センサータイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

778

2.9 センサーと読み出し回路の接続方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.10 読み出し回路タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

910

2.11 SOI 検出器 [1] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12 SOI CMOS の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

10
11

3.1
3.2

Belle 実験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Belle 検出器（下）と Belle II 検出器（上）[10] . . . . . . . . . . . . . . . . . . . . . . . .

13
14

3.3
3.4
3.5

PXD と SVD のジオメトリ [10] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PXD と SVD に使われるセンサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CDC のジオメトリ [10] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15
16
17

3.6

TOP と ARICH に使われるセンサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

18

4.1

研究活動の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

22

5.1
5.2

格子欠陥ダメージの参考図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
最小電離粒子によるエネルギー損失 dEdx. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

26
27

5.3
5.4

SiO2 層でのホールトラップのメカニズム . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Bulk CMOS と SOI CMOS での SEE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

28
29

5.5
5.6
5.7

SOI MOSFET における TID 効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TrTEG3 の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トランジスタ特性測定の模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

29
31
32

5.8
5.9

X 線照射 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
特性測定時の電圧設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

32
33

5.10 X 線照射による Id-Vg 特性の変化 (照射時すべて 0V) . . . . . . . . . . . . . . . . . . . . .
5.11 X 線照射による Id-Vback 特性の変化：照射時すべて 0V . . . . . . . . . . . . . . . . . . .
5.12 Id-Vback 特性の直線部分の直線フィット例 . . . . . . . . . . . . . . . . . . . . . . . . . . .

34
35
36

5.13 Id-Vback 特性による BOX 層トラップの見積もり (Vd = 0.1 (V)) . . . . . . . . . . . . . .

36(a)P 型半導体（不純物：ホウ素 B）、(b)N 型半導体（不純物：リン P）の模式図 [5] . . . .
P 型、N 型半導体でのエネルギー準位形成 . . . . . . . . . . . . . . . . . . . . . . . . . . .

iv

2
3
4

v

5.14 BOX 層トラップ一様分布の場合のトラップ密度 ρbox の変化 . . . . . . . . . . . . . . . . .
5.15 X 線照射時の電圧設定：BPW の有無の違い . . . . . . . . . . . . . . . . . . . . . . . . . .

37
38

5.16 X 線照射による Id-Vg 特性の変化の比較：NMOS . . . . . . . . . . . . . . . . . . . . . . .
5.17 X 線照射による Id-Vg 特性の変化の比較：PMOS . . . . . . . . . . . . . . . . . . . . . . .

38
39

5.18 Id-Vg 特性シフト量の比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39

6.1

センサー側インプラントまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

42

6.2
6.3
6.4

2 層 SOI 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BOX 層一様トラップでの NMOS 特性の変化（TCAD） . . . . . . . . . . . . . . . . . . .
BOX 層一様トラップでの電子分布：Vg =Vback =0.0 (V) . . . . . . . . . . . . . . . . . . .

43
44
44

6.5
6.6

2 層 SOI 構造による放射線ダメージ補償の概念 . . . . . . . . . . . . . . . . . . . . . . . . .
2 層 SOI 構造によるトランジスタ特性の補償（TCAD）：ρbox = 3.0 × 1017 (/cm3 ) . . . . . .

45
45

6.7
6.8
6.9

middle silicon 電圧補償による電子分布の違い（TCAD）：ρbox = 3.0 × 1017 (/cm3 ) . . . . .
クロストークの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
クロストークの評価方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

46
47
47

6.10 センサー／センサー DC クロストークのシミュレーション結果 . . . . . . . . . . . . . . . .
6.11 センサー／センサー DC クロストーク評価でのホールの密度分布 ( BPW 幅：5µm ) . . . .

48
49

6.12 センサー／センサー AC クロストークの過渡電流 . . . . . . . . . . . . . . . . . . . . . . .
6.13 センサー／回路 AC クロストークの過渡電流 . . . . . . . . . . . . . . . . . . . . . . . . . .
6.14 センサークロストーク対策の構造まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . .

49
50
50

6.15 センサー／センサー DC クロストークのシミュレーション結果：BNW1µm 配置 . . . . . .
6.16 センサー／センサー DC クロストーク評価でのホール密度分布：BNW1µm . . . . . . . . .

51
51

6.17 センサー／センサー AC クロストークの結果：電位固定 Psub 1µm . . . . . . . . . . . . . .
6.18 センサー／回路 AC クロストークの結果：2 層 SOI . . . . . . . . . . . . . . . . . . . . . .
6.19 電荷収集効率、速度の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

52
53
54

6.20 電荷収集のシミュレーション構造：Active 層の有無 . . . . . . . . . . . . . . . . . . . . . .
6.21 電荷収集の過渡電流：Active 層の有無 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

55
55

6.22 電荷収集パラメータ：Active 層の有無 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.23 電場形状の違い：Active 層の有無 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.24 ホール密度分布の時間変位：Active 層の有無 . . . . . . . . . . . . . . . . . . . . . . . . . .

56
56
57

6.25 電荷収集のシミュレーション構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.26 電荷収集パラメータ：BPW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

58
59

6.27 電荷収集パラメータ：BNW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.28 BPW, BNW による電場形状の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.29 ホール密度分布の時間変位：BPW, BNW . . . . . . . . . . . . . . . . . . . . . . . . . . .

59
59
61

6.30 高エネルギー実験向けのセンサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

62

7.1

PIXOR 構造（図は 4 OR） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

66

7.2
7.3

PIXOR 構造実現のセンサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
読み出し回路の階層構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

67
68

7.4
7.5

チャンネルの読み出し回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

68
69

アナログ回路の信号波形：4 OR - 2diode . . . . . . . . . . . . . . . . . . . . . . . . . . . .

vi

デジタル回路全体ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.6
7.7

デジタル回路全体 verilog シミュレーション. . . . . . . . . . . . . . . . . . . . . . . . . .

70
71

7.8
7.9

SOI PIXOR によるラダー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 のレイアウト：TEG 配置マップ . . . . . . . . . . . . . . . . . . . . . . . . . . .

75
76

7.10 PIXOR1 でのオンセンサー・オフセンサー構造 . . . . . . . . . . . . . . . . . . . . . . . .

77

SOI 検出器の課題を克服する構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

80

A.1 サイリスタ構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A.2 Backgate 効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

82
83

A.3 BPW による Backgate 効果の抑制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A.4 Nested Well 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

83
84

B.1 サブスレッショルドカーブを用いた界面トラップ分離法 [16] . . . . . . . . . . . . . . . . .
B.2 トラップ電荷種類によるシフト量の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . .

85
86

B.3 X 線照射量計算 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
B.4 Id-Vback 特性の変化（実線は Vd=1.8V, 点線は Vd=0.1V を表している） . . . . . . . . .
B.5 NMOS：Id-Vg 特性の変化：BPW なし . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

87
88
88

B.6 NMOS：Id-Vg 特性の変化：BPW あり . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
B.7 PMOS：Id-Vg 特性の変化：BPW なし . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

89
89

B.8 PMOS：Id-Vg 特性の変化：BPW あり . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

89

C.1 BOX 層一様トラップでの PMOS 特性の変化（TCAD）. . . . . . . . . . . . . . . . . . .

90

C.2 BOX 層一様トラップでのホール密度分布：Vg =0.0(V), Vback =-30.0V . . . . . . . . . . . .
C.3 トランジスタ特性シフト量の実験と TCAD との比較 . . . . . . . . . . . . . . . . . . . . .
C.4 ホールトラップ位置によるトランジスタ特性変化の違い . . . . . . . . . . . . . . . . . . . .

91
91
92

C.5 センサー容量値計算. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

93

D.1 PIOXR 構造の検証：シミュレーション構造 . . . . . . . . . . . . . . . . . . . . . . . . . .

95

D.2 PIXOR 構造の検証：過渡電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.3 2Nsub+BPW での電子電流分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

95
96

D.4 2Psub の過渡電流の非対称度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.5 Synchronizer での回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.6 Synchronizer の Verilog シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . .

97
98
98

D.7 SEQ の状態遷移図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
D.8 SEQ の Verilog シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

99
99

8.1

D.9 Hit time counter での回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
D.10 Hit time counter の Verilog シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . 100
D.11 Trigger compare での回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
D.12 Trigger compare の Verilog シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . 101
D.13 SuperPixel からの出力ブロック図（案） . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
D.14 SP Arbiter での回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
D.15 SP queue での回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

vii

D.16 SP queue の Verilog シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
D.17 SP Arbiter での回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
D.18 SP Arbiter の Verilog シミュレーション. . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

表目次
2.1

SOI プロセスまとめ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

12

3.1

PXD・SVD の構造 [10] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

16

3.2

崩壊点検出器に求められること . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

20

5.1

格子欠陥ダメージのまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

26

5.2
5.3

電離ダメージのまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

SOI 検出器での放射線ダメージへの耐性 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

28
28

5.4

トランジスタ特性測定の電圧設定 (NMOS)：PMOS 測定は符号反転 . . . . . . . . . . . . .

33

7.1

ピクセルとストリップの比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

64

7.2
7.3
7.4

PIXOR1 の Pre-amp+shaper のパラメータ : 4 OR - 2diode . . . . . . . . . . . . . . . . .
PIXOR デジタル信号解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DSSD + APV25 の場合のパラメータ：SVD 最内層 . . . . . . . . . . . . . . . . . . . . . .

69
70
73

7.5
7.6

DSSD と PIXOR でのパラメータ変位の比較 . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR を SVD にインストールする際のパラメータ：1/2 ラダー . . . . . . . . . . . . . .

74
78

8.1

PIXOR を SVD にインストールする際のパラメータ . . . . . . . . . . . . . . . . . . . . . .

81

D.1 PIXOR デジタル信号解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
D.2 SP CTRL の信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
D.3 SP queue の信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
D.4 SP Arbiter の信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

viii

第 1 章 序章
高エネルギー加速器実験では、加速器を用いて粒子にエネルギーを与え、加速粒子同士の衝突から高エネ
ルギー状態を作り上げる。その高エネルギー状態から生成される終状態粒子の情報を、崩壊過程から研究し、素粒子間の相互作用の物理を探索する。
崩壊過程を探るには、粒子の崩壊位置を高精度に測定することが重要になる。現在、注目する重い粒子の崩
壊からはクォークジェットが生成し、b,c クォークの識別が必要になる。この識別のためには、崩壊点を数十 µm 程度の高い精度で測定することが必要になる。そこで使われるものが、崩壊点検出器であり、ビーム
衝突点の最近傍に配置される。崩壊点検出器には、コンパクトさ、高速性、高い位置分解能性などの理由か
ら、「半導体検出器」を用いることが多い。
また、近年の素粒子実験では、希少な崩壊の観測を精度よく行うために、ルミノシティを上げて統計数を稼ぐ必要が出ている。そのため崩壊点検出器は、素粒子実験の高度化と共に、バックグラウンド、データサイズが上昇する。こうした実験の高度化に対して、既存の半導体検出器では限界が見えてきており、新しい検出器開発が必要になってくる。そこで研究開発を進めているものが、SOI 技術を用いた半導体検出器：SOI
検出器である。
私は KEK 測定器開発室の SOIPIX グループ [1] に参加する形で、SOI 検出器の開発を行ってきた。このSOI 検出器の高エネルギー実験での応用に向けての開発を行い、具体的な目標として「Belle II SVD 最内層のアップグレードでのインストール」を掲げた。
本論文の流れを以下に示す。

2 章で、半導体検出器と SOI 検出器について紹介し、3 章で高エネルギー実験：Belle II について述べる。
研究内容に入る前に、各研究の対応を確認するため、研究活動の流れを 4 章でまとめる。研究内容は、3 章から構成されており、まず、5 章で SOI 検出器における課題の一つである、放射線ダメージの実験的評価を行う。その後、6 章で TCAD シミュレーションを使って、SOI 検出器の解決するべき課題の解決を行う。
そして、7 章で高エネルギー実験用 SOI 検出器：PIXOR の開発思想・開発状況を述べる。最後に研究の要点・今後の展望を、8 章でまとめて本論文を締める。

1

第2章

SOI 検出器

SOI(Silicon On Insulator) 技術を用いた検出器は、半導体検出器として合理的な構造を持っている。この章では、まず 2.1 節で半導体の応用から放射線センサーとしての用途を述べ、2.2 節で半導体検出器の種類について紹介する。そして、2.3 節で SOI 検出器の構造と利点について述べる。

2.1

半導体の性質から応用まで

半導体は文字通りの導体と絶縁体の中間の電気的性質をもった物質である。この特徴から導体・絶縁体の性質以外にも、組み合わせにより多種多様の振る舞いを実現することができる。
（参考文献 [2], [3], [4] ）2.1.1

半導体について物質は導電性 σ の値から、高い値から順に導体、半導体、絶縁体に分類される。固体中での電子の伝導は、多数の原子核の作る電磁ポテンシャル中での運動として量子力学的に記述できる。このポテンシャルにより生まれるのはエネルギーバンド構造である。
固体はそのエネルギーバンド構造の形、その中での電子の分布によって導体、半導体、絶縁体というマクロな性質をもつ。各種エネルギーバンド構造と電子の占有を図 2.1 に示した。

電子の

̲

エネルギー

̲

自由に動き回れる

許容帯
自由に動き回れる
̲ ̲ ̲
禁制帯

電子

幅：Eg

熱励起で伝導帯へ

禁制帯 Eg

+ + +
ホール生成

̲

̲

Eg 大きい(b) 半導体

禁制帯 Eg電子が動けない

価電子帯

許容帯(a) 導体

許容帯

伝導帯

許容帯

(c) 絶縁体

図 2.1: 固体のエネルギーバンド構造
エネルギーバンドは、電子の占有できる領域（許容帯）と占有できない部分（禁制帯）の 2 種類に分かれる。許容帯では電子が連続的なエネルギー準位をとりうることができ、禁制帯では電子が存在できるエ
ネルギー準位が存在しない。また、電子が自由に動き回るということは、電子がエネルギーを得ることに対応する。
導体の場合、2 つの許容帯にまたがって電子が存在し、エネルギーの高い側の許容帯の一部に電子が分布し2

2.1 半導体の性質から応用まで3ている。そのため、高いエネルギー帯の許容帯の電子は連続的にエネルギーをとりうる幅を持っており、エネルギーを得て自由に動き回る導電性をもつ。
絶縁体は、許容帯に電子が充填されている状態である。この状態では、電子は許容帯の中では連続的に電子が充填されているために動けず、上には禁制帯が存在するために電子が存在できない。つまり電子が動き回れるエネルギー準位に行けないため、導電性が得られない。
半導体は、一部の電子が高いエネルギー側の許容帯に遷移している状態である。半導体では絶縁体に比較して、禁制帯のエネルギー幅 Eg が小さく、熱励起などで電子がエネルギーを得ることで、低エネルギー側の許容帯の電子の一部が高エネルギー側の許容帯に遷移することが可能となる。そのため遷移した電子
は、導電性を持つことができる。半導体では低エネルギー側の許容帯を価電子帯（valence band）、高エネ
ルギー側の許容帯を伝導帯（conduction band）という。また価電子帯の電子が熱励起により抜けた電荷の穴をホールといい、正の電荷量をもつ。
半導体としてあげられるものは、炭素 (C)、シリコン (Si)、ゲルマニウム (Ge) があげられる。バンドギャッ
プエネルギー Eg は、シリコンで 1.1(eV)、ゲルマニウムで 0.67(eV) 程度である。本論文では SOI (Silicon

On Insulator) 検出器を扱うので、半導体としてシリコンを用いる。

2.1.2

P 型、N 型半導体

半導体は不純物イオンを打ち込むことで、キャリアの異なった 2 種類：P 型、N 型：の半導体を形成する。この不純物の組み合わせ、濃度の変更により、多種多様な半導体デバイスを作成することができる。

P 型、N 型半導体は、シリコン結晶中のシリコン原子の一部が各不純物に置き換わったものである（図 2.2）。

+4
Si

+4
Si

+4
Si

+4
Si

+4
Si

+4
Si

+4
Si

+5
B

+4
Si

+4
Si

+3
P

+4
Si

+4
Si

+4
Si

+4
Si

+4
Si

+4
Si

+4
Si

(a)

hole

Conduction
electron(b)図 2.2: (a)P 型半導体（不純物：ホウ素 B）、(b)N 型半導体（不純物：リン P）の模式図 [5]シリコンは 4 価の原子なので、4 個のシリコン原子との共有結合により結晶構造を形成する。この結晶構造のシリコン原子を不純物原子に置換することで、共有結合部分を変化させる。P 型半導体では、3 価の原子（B, Al, Ga, In）に置き換わりホールが余る。N 型半導体では、5 価の原子（P, As, Sb, Bi）に置き換わ
り電子が余る。こうして余ったホール・電子が電荷の担い手：キャリアとなり、キャリアの異なった 2 種類の半導体を形成することができる。
エネルギー準位の観点から、不純物の添加を見たものが図 2.3 である。不純物の添加は、禁制帯内のエネル
ギー界面近くに、それぞれ新しいエネルギー準位が形成されることに対応する。P 型の場合は、価電子帯付
近の禁制帯にアクセプタ準位が形成され、この準位に電子が価電子帯から誘起されることで、価電子帯にホールが形成される。N 型の場合は、伝導帯付近の禁制帯にドナー準位が形成され、この準位から伝導帯

2.1 半導体の性質から応用まで

4に電子が放出される。各許容帯に遷移したホール・電子は導電性を持ち、キャリアの異なった半導体が形成
される。
電子が
伝導帯

+ + +

アクセプタ準位形成

伝導帯

自由に動き回れる
̲ ̲ ̲
̲ ̲ ̲

フェルミ準位̲ ̲ ̲フェルミ準位
ドナー準位形成

+ + +
ホールが

価電子帯

価電子帯

自由に動き回れる(a) P 型半導体：アクセプタ準位(b) N 型半導体：ドナー準位

図 2.3: P 型、N 型半導体でのエネルギー準位形成

2.1.3

半導体センサー

半導体センサーは、センサー層で放射線の電離電荷を電場のドリフトで電極に回収することで、放射線を電気信号として検出する。センサーとして使われるのは、PN 接合を使った空乏層である。図 2.4 は空乏層の形成をあらわしたものである。

Vb
空乏層
+

キャリア相殺( p-Si )

+

̲

+

- +
P 型半導体

空乏層

- +
- +

空間電荷

̲

- -- - + + + +- -- - + + + +N 型半導体p-Si- -- - + + + +( n-Si )
拡散

+

+

+

̲

n-Si
+

ホール

̲

電子

更に電子が行きにくい

フェルミ準位

電位勾配

̲

̲

̲

+ + +

フェルミ準位
が一致

Vb
̲ ̲ ̲
フェルミ準位(a) PN 接合による空乏層形成(b) 逆バイアス電圧による空乏層の広がり

図 2.4: 空乏層の形成

2.1 半導体の性質から応用まで

5

PN 接合は P 型半導体と N 型半導体を隣接させた構造であり、空乏層は各半導体内で多数キャリアがほぼ存在しない領域である。空乏層は PN 接合の界面から発生し、電位差が N 型 >P 型となるように電圧をかけると空乏層が広くなる（逆バイアス電圧）。
まず PN 接合により、P 型のホールが N 型の領域へ、N 型の電子が P 型の領域へ移動する拡散が起こり、再結合がおこる。そうすると、P 型ではホールが減った分だけ負の、N 型では電子が減った分だけ正の空間電荷が残り、電位勾配が形成される。この電位勾配により多数キャリアの拡散が弱くなり、あるところで平衡状態になる。P 型、N 型半導体のフェルミ準位が一致するような形で熱平衡状態になる。そうすると、エネルギー準位の坂が PN 接合間で形成されるため、互いの領域でキャリアが流れにくくなる。この坂部分が空乏層に対応する。
そこに逆バイアス電圧が印加されることで、N 型の電子、P 型のホールは電極にひかれていく。その結果、多数キャリアの少なくなった分だけ、空乏層が広がっていくことになる。フェルミ準位は各領域で違う値をとり、その差分が逆バイアス電圧分に対応する。この坂部分が長くなることで、空乏層が伸びる。
空乏層の厚みを d とすると、式 (2.1) が成立する。

d≃

√

2ϵV
eN

(2.1)

ϵ はシリコンの誘電率、V は逆バイアス電圧、N は低い側の不純物濃度である。式での空乏層厚は不純物濃度の低い側の厚みを見ており、PN 間で不純物濃度に大きな差がある場合を仮定している。つまり、逆バ
イアス電圧を大きくするほど、基板の抵抗率 (不純物濃度) を高く (小さく) するほど、空乏層の厚みが伸びる。センサー基板には空乏層を伸ばしやすくするため、抵抗率の低いものを使用する。

2.1.4

CMOS と MOSFET の動作

CMOS(Complementary MOS) は、２種類の MOSFET(Metal Oxide Semiconductor Field Eﬀect Transistor)、NMOS,PMOS から構成され、多くの機能を持たせることのできる信号処理回路である。CMOS 技術は、汎用性の高さ、高集積化、低消費電力などの利点から非常に成功している技術である。

MOSFET は、スイッチ、増幅などを行う素子である。MOSFET の構造と動作原理を図 2.5 に示した。シ
リコン基板層に対して、酸化膜 (SiO2 ) 層とゲート電極 (poly-Si) をのせたものが MOSFET である。

ゲート
Gate
バルク

ソース

Bulk

Source

Vd

SiO2
ドレイン

poly-Si

n-Si

0 (V)

Vg

Drain

n-Si
p-Si

Id

+ + + + + +
̲

0

̲

̲

̲

x

̲

̲

L
空乏領域 → 反転領域
( チャネルの形成 )(a) MOSFET の構造(b) MOSFET の動作原理

図 2.5: NMOS の構造と動作原理（PMOS は不純物反転）2.1 半導体の性質から応用まで

6

動作は、ゲート電極の電圧を変更することでソース・ドレイン間の電流を制御する形である。NMOS では、ゲート電圧を大きくしていくと、まずゲート酸化膜下の P 型半導体界面から空乏層が伸びる。これはP 型半導体のキャリアであるホールが、ゲート電圧により界面から移動するためである（空乏化）。
更にゲート電圧を高くしていくと、空乏層が更に大きくなるため、ソースから電子が P 型半導体の方に侵入できるようになる。これにより、ソース・ドレイン間に電子の通り道：チャネルが形成されることで、ソース・ドレイン間に電流が流れる（反転）。
このトランジスタの特性を定式化する。
まず、反転状態になるゲート電圧を Vth 、P 型部分に誘起される電荷量を Q とすると、容量の式 (2.2) であらわすことができる。

Q = W Cox (Vg − V (x) − Vth )(2.2)

ここで、W はゲートの奥行き、Cox はゲート酸化膜の容量、Vg はゲート電圧である。また、NMOS はドレインに電圧を印加した状態で使用するため、チャネル部分の電圧値は位置 x により異なる。V (x) は x 地
点でのチャネル部分の電圧値である。
チャネルに流れる電流は、誘起された電荷 Q が半導体内の速度 v = µE(x) で動くことに対応し、チャネル
内の電場は E(x) =dV (x)とあらわせる。つまり、チャネルに生じる電流値は式 (2.3) となる。
dx

Id = −Qv = −W Cox (Vg − V (x) − Vth )µdV (x)dx(2.3)

この式の両辺を x で積分し、x 依存性を消すことで、一般的なトランジスタ特性の式が得られる。
ここからドレイン電流を積分するに当たって、2 つの場合「チャネルがソース・ドレイン間の全面に形成される場合」「ソース・ドレイン間の途中で止まってしまう場合 (ピンチオフ)」が考えられる。
まず、チャネルが「ソース・ドレイン間全面に形成される場合」を考える (Vd < Vg − Vth )。積分区間は

0 ≤ x ≤ L、0 ≤ V (x) ≤ Vd となる。
Id = µCox

1
W((Vg − Vth )Vd − Vd2 )
L
2

(2.4)

次に、チャネルが「ソース・ドレイン間の途中で途切れている場合」を考える (Vd > Vg − Vth )。
ドレイン電圧 Vd が大きくなりすぎると、ドレイン側の一部で反転電圧 (Vg − Vth ) を超えしまい、チャネル部分の反転電荷の誘起が一部で行われなくなる。そのため、積分区間は 0 ≤ x ≤ L′ 、0 ≤ V (x) ≤ Vg − Vthとなる。L′ はチャネルが途切れた部分までの長さである。

1
W
2
Id = − µCox ′ (Vg − Vth )
2
L

(2.5)

このようにチャネルが途中で途切れる場合、電流値は Vd に依存せずに一定値をとる（L′ が変化するが微小量とする）。このような状態を飽和状態という。これらの関係式を模式的に表したものが図 2.6 である。

2.2 半導体検出器の種類

7

Id (A)
蓄積領域

Vg1 > Vg2 > Vg3

Id (A)
空乏領域

反転領域

Vg1

線形領域

Vg2
飽和領域
( ピンチオフ )Vg (V)0Vg30(a) Id - Vg 特性

Vd (V)(b) Id - Vd 特性

図 2.6: N チャンネル MOSFET の構造と動作原理
トランジスタのスイッチ特性は、Id - Vg 特性での反転領域の有無、増幅特性は Id - Vg 特性の反転領域を使って得られる。また飽和領域を利用して MOSFET を抵抗として扱ったり、カレントミラー回路などが応用例としてあげられる。

2.2

半導体検出器の種類

放射線検出器は「センサー」「読み出し回路」の 2 種類から構成される。「センサー」は放射線を電気信号に変える場所である。「読み出し回路」はセンサーからの電気信号を、処理しやすい形に成形していく部
分であり、センサーからの信号の増幅、周波数特性からノイズ除去、データの保存・長距離転送のため信号をデジタル化ということを行う。
図 2.7 は半導体検出器の種類分けである。センサーと読み出し回路の接続方法で分けられる。
ATLAS pixel...
CCD...

SOI, MAPS, DEPFET...

ハイブリッドオフセンサー

モノリシックオンセンサーDSSD...
ストリップ型

ピクセル型

半導体検出器図 2.7: 半導体検出器の種類分け
まずは、センサー形状からストリップ型・ピクセル型に分類でき、次に読み出し回路位置からオンセン
サー・オフセンサーに分類できる。そして、オンセンサーでのセンサーと読み出し回路の接続方法により、ハイブリッド型・モノリシック型での分類され、更にこの全体に対して、読み出し回路の処理タイプ：積分型・波形サンプリング型の分離が加わる。

2.2 半導体検出器の種類

2.2.1

8

センサータイプ：ストリップ型、ピクセル型

主に放射線の透過位置を特定することを目的として、センサー端子は細分化される。この細分化の方法はストリップ型・ピクセル型の 2 種類がある。図 2.8 に各センサー形状を示した。
ストリップ型は線状に配置されて、放射線透過位置の 1 次元情報を与えてくれる。ストリップ型検出器で

処理回路

p+

処理回路

p+

センサーストリップn-

ピクセルセンサーn-(a) ストリップ型センサー(b) ピクセル型センサー

図 2.8: センサータイプ
は 2 次元情報を得るために、2 層のストリップ型検出器を角度を変えて配置して使用される。これを 1 層で再現したものが DSSD (Double-sided Silicon Strip Detector) であり、両面にセンサー端子を角度をつけて配置する (図 3.4)。
一方ピクセル型は格子状にセンサー端子を配置して、放射線透過位置の 2 次元情報を与えてくれる。
ピクセル型検出器の、ストリップ型と比較してのメリット・デメリットを以下にまとめた。
メリット（a）占有率が大幅に低下する。
メリット（b） S/N が大きい。物質量低下。
メリット（c）ゴースト発生なし。
デメリット（d）読み出しデータ量が多い ／ 位置分解能に制限がかかる。
これらのメリット・デメリットについては、研究部分：PIXOR の開発に関連するので、7.2.1 項で述べる。

2.2.2

読み出し回路の位置：オフセンサー、オンセンサー

センサー上部に読み出し回路を配置するかどうか (オンセンサー・オフセンサー) の分類である。
オンセンサー形式はピクセル型での読み出しに有効な手法である。
ピクセル型にした場合、ストリップ型と比較して大幅に読み出しチャンネル数が増加する (同じ分解能であれば 2 乗倍になる)。その状態で半導体チップ側面からの信号電荷を出力する場合、一つの読み出しライン
から複数のチャンネルを負担して読みだすことになる。結果として、オフセンサーの場合には読み出しの速度が極端に制限される。
読み出し速度が制限されると、細かい時間情報を使った処理 (波形サンプリング) が困難になり、複数の放射線透過が重なるパイルアップというデメリットが起こる。そこで使われる手法が、ピクセルアレイ上に読み出し処理回路を配置するオンセンサー方式である。こうすることで、各ピクセルからの情報を同時に信2.2 半導体検出器の種類

9

号処理を行えるので、時間情報の処理が可能になる。

2.2.3

接続方法：ハイブリッド型、モノリシック型

センサーと読み出し回路は金属により電気的な接続を行う。オンセンサーでは、その接続方法としてハイ
ブリッド型・モノリシック型の 2 種類がある。ハイブリッド型・モノリシック型の概念図を図 2.9 に示す。

金属ビア

読み出し
回路
金属バンプ

読み出し
回路

センサー
ウェハー

センサー
(a) ハイブリッド型 [5](b) モノリシック型：SOI 検出器

図 2.9: センサーと読み出し回路の接続方法
ハイブリッド型の接続はセンサーと読み出し回路用の基板を 2 枚用意して、その 2 つを金属バンプにより接着する形である。モノリシック型はセンサーと読み出し回路を一つの基板にまとめて、センサーと読み出し回路は金属ビアによりつながれる。モノリシックにすることによるメリット・デメリットを以下にまとめた。それぞれハイブリッド型との比較である。
メリット（a）センサー周り寄生容量減少。
メリット（b）物質量低下。
メリット（c）コスト低下。

(a) について、ハイブリッド型では別々の基板を金属バンプで電気的コンタクトをとるので、モノリシック型と比較して寄生容量が大きくなる。センサー周りの寄生容量が大きくなると、ノイズが大きくなるため、S/N が悪くなる。(b)、(c) について、モノリシック型では基板が一枚の厚みになるため、その分の物質量軽減とコスト軽減が見込める。また金属バンプによる接合の手間もなくなる。

2.2.4

読み出し回路タイプ：積分型、波形サンプリング型

センサーからの初段の信号処理の形は大きく 2 つあり、積分型・波形サンプリング型の 2 種類である。積分型はシグナル電荷を一定時間積分した後に、電荷全体をシグナルとして取り出す。一方、波形サンプリン
グ型はシグナル波形をある時間間隔でサンプリングして、その波高をシグナルとして取り出す。概念を図2.10 にまとめた。

2.3 SOI 検出器

10

シグナル

積分量

波高サンプリングシグナル
波高サンプリング

積分

時間

0

時間

0
(a) 積分型

時間0(b) 波形サンプリング型

図 2.10: 読み出し回路タイプ

2.3

SOI 検出器

2.3.1

概要

SOI(Silicon On Insulator) 検出器は、SOI 基板の Substrate 部分をセンサーとして使用した半導体検出器である。図 2.11 は、SOI 検出器の模式図である。

読み出し回路層
Si (SiO2)
BOX層 : SiO2
センサー層
Si

図 2.11: SOI 検出器 [1]SOI 検出器の大きな特徴は、センサーと読み出し回路が SiO2 層：BOX(Buried OXide) 層で区切られていることである。SOI 検出器の動作は、下部のセンサーで生成した電荷をセンサー端子で回収し、金属ビ
アを通して上部読み出し回路へと信号を伝えるというものである。この構造から 2 つの大きな利点が生まれる。
メリット（a）モノリシック型検出器
メリット（b）読み出し回路が SOI CMOS

2.3 SOI 検出器

2.3.2

11

SOI 検出器の利点

それでは、SOI 検出器の利点を具体的に説明する。
（a）モノリシック型検出器
この利点は、すでに 2.2.3 項で述べた通りである。加えて、SOI 検出器はモノリシック検出器の中でも優位な利点を持っている。
それは「センサー基板と読み出し回路基板を独立に選ぶことができる」点である。

2.1.3 項で述べたように、センサー基板は抵抗率の高いものを、読み出し回路基板には抵抗率の低いものを使用する。SOI 基板は上下のシリコン層を BOX 層で仕切り、別種類のウェハーで作成することが可能であり、適した基板を選択することができる。

（b）読み出し回路が SOI CMOS

SOI CMOS の構造を通常の Bulk CMOS と比較したものが、図 2.12 である。
NMOS
Gate

Gate

Drain

n+

NMOS

PMOS

Sourcep-n+Source

p+

Gate

Drain

n-

BOX (Buried OXide)

PMOS

Bulk

p+

Drain

Source

n+
SiO2

Gate

n+
p-

Source

Drain

p+

Bulk

p+
nSi

Si
Back

(a) SOI CMOS(b) Bulk CMOS

図 2.12: SOI CMOS の構造

SOI CMOS 構造は Bulk CMOS 構造に対して以下の利点を持つ。
（i）処理の高速化（ii）低消費電力（iii）高集積化が可能（iv）ラッチアップ耐性（v）低温 ∼ 高温での動作（vi）放射線耐性 SEE
これらはすべて、SOI CMOS では各素子が絶縁層:SiO2 層で仕切られていることによる利点である。絶縁層で素子を分離することで、素子間の寄生容量が大幅に減少し、(i)、(ii)、(iii) に貢献する。また素子間や基板を介したリーク電流がなくなるので、(ii)、(iii) の利点へと寄与する。Bulk CMOS で見られた P/N 型
半導体による寄生デバイス構造が、SOI CMOS では存在しないことから (iv) の利点が生まれる（Appendix

2.3 SOI 検出器

12A.1 参照）。
そして SOI MOSFET は、閾値電圧の温度依存性が低いことから、（v）の利点を持つ [6]。更に、放射線耐性である SEE (Single Event Eﬀect) に高い耐性を持つ。これについては、放射線ダメージの章（5.1.2 項）で説明を行う。

2.3.3

SOIPIX グループ

SOI 検出器の開発は、KEK 測定器開発室に属する SOIPIX グループ [1] のもと行われている。私はその開発グループに参加させていただくという形で、研究活動を行っている。
SOIPIX グループでは現在、年 2 回の MPW (Multi Project Wafer) ランを行い、SOI 検出器の試作・性能評価を行っている（今年は地震の影響で年 1 回であった）。また、SOI 検出器のプロセスはラピスセミコン
ダクタ株式会社様 [7] に作成を依頼することで行っている。
現在の SOIPIX グループで使用しているプロセスを表 2.1 にまとめた。読み出し回路層 (Top-Si) の基板は抵抗率の低い Cz(Czochralski) 基板を用い、センサー層 (Handle Wafer) には抵抗率の高い Cz 基板の他に、

FZ(Floating Zone) 基板も使用可能である。SOIPIX グループでは、主に X 線イメージングセンサーの開発が盛んに行われており、今までに X 線イメージングに成功など多くの成果をあげている。しかし、高エネ
ルギー実験向けの SOI 検出器開発は、あまり盛んに行われていないということが現状である。この研究を起爆剤として、高エネルギー実験向け SOI 検出器の開発が進むことを目指したい。
表 2.1: SOI プロセスまとめ
プロセス

0.2µm Low-Leakage Fully-Depleted SOI CMOS (Lapis)
1 Poly, 5 Metal layers, MIM Capacitor, DMOS option
Core (I/O) Voltage = 1.8 (3.3) V

SOI ウェハー
Top Si
Handle Wafer
Backside[[

直径:200 mmϕ, 厚み:720 µm
基板種類 : Cz, 抵抗率 : ∼ 18 Ω cm, タイプ : p-type, 厚み : ∼ 40nm[]
Buried Oxide 厚み : ∼ 200nm]

基板種類 : Cz (FZ), 抵抗率 : ∼ 700 Ω cm (∼ 10 k Ω cm), タイプ : n/p-type

50 ∼ 260 µm まで薄化, Al(200nm) スパッタリング]

第 3 章 高エネルギー実験 Belle II への応用
SOI 検出器の高エネルギー実験への応用目標として、Belle II の崩壊点検出器：SVD を選んだ。まず、3.1
節で Belle II 実験について、3.2 節で Belle II 検出器について簡単に紹介する。最後に、3.3 節で SOI 検出
器と崩壊点検出器の相性について述べる。

3.1

Belle II 実験概要

Belle II 実験は、一昨年 2010 年にデータ取得を終えた Belle 実験の大型アップグレード計画であり、2014
年から始まる予定である。

Belle II 実験は、SuperKEKB 加速器 (図 3.1(a)) により、電子・陽電子をそれぞれ 7.0 GeV, 4.0 GeV にまで加速し衝突させ、大量の B 中間子を生成し、Belle II 検出器 (図 3.1(b)) により、崩壊過程を観測する実験である。電子・陽電子を加速する Super KEKB 加速器、崩壊過程を識別する Belle II 検出器を図 3.1 に示す。
Belle II 検出器

KL/μ検出器
KLM

e-

7.0 GeVe+

4.0 GeV

電磁カロリメータe-ECL

7.0 GeV
ダンピング
リング

崩壊点検出器e+

PXD + SVD

4.0 GeV
電子銃

陽電子用
ターゲット

中央ドリフトチェンバー
CDC(a) Super KEKB 加速器 [8]粒子識別
TOP + ARICH(b) Belle II 検出器 [9]

図 3.1: Belle II 実験

B 中間子の崩壊過程から、クォークの世代間の混合の特徴を表す CKM 行列のパラメータを精度よく調
べる、B 中間子の FCNC 過程（b → s 遷移）から標準模型を超えた新しい物理の探索といったことが可能である。また、B 中間子以外にも、τ レプトンも多く生成されるため、例えば τ レプトンを用いたレプトン
フレーバーの破れ（τ → µγ など）を探索することも可能である。本論文では物理の詳細は省略させていた
だく。
これらの崩壊現象は稀な崩壊過程であるため、統計量を上げることで更に精度よく、高感度な探索が可能になる。そこで Belle II 実験では、ビームパラメータを制御しルミノシティを 40 倍に上げることで、B 中間

13

3.2 Belle II 検出器

14子の単位時間当たりの生成量を上げて統計量を多くする。これに伴って、ビーム由来のバックグラウンドやデータサイズが大きくなるため、検出器のアップグレードが必須となる。図 3.2 に Belle 検出器と Belle II
検出器を比較したものを載せる。

図 3.2: Belle 検出器（下）と Belle II 検出器（上）[10]検出器の主な変更点は、B 中間子の崩壊点検出器 (PXD+SVD) と、K・π 中間子を識別する検出器(TOP+ARICH) である。また各種読み出し回路システム、DAQ システムなども、Belle II 実験の環境に合わせて変更される。

3.2

Belle II 検出器

Belle II 検出器は複数の検出器から構成されており、各検出器ごとに個別の役割がある。
Belle II 検出器全体は円筒状の検出器であり、大きく円柱の側面：バレル部分、円柱のフタ部分：エンド
キャップ部分に分かれている。衝突点からバレル方向に出た粒子は、「PXD+SVD」→「CDC」→「TOP」→「ECL」→「KLM」の順に検出器を通過する。衝突点からエンドキャップ方向に出た粒子は、「PXD+SVD」→「CDC」→「ARICH」→「ECL」→「KLM」の順に検出器を通過する。またバレル ECL と KLM の間に 1.5T のソレノイド磁石が配置されており、荷電粒子の運動量測定を可能にする。
以降に各検出器の特徴について、簡単な説明を行う。PXD+SVD については、研究内容につながるので詳しく述べる。Belle II Technical Design Report [10] を参考にしているので、最終的なデザインは変更される可能性がある。

3.2 Belle II 検出器

3.2.1

15

PXD+SVDPXD は PiXel Detector、SVD は Silicon Vertex Detector の略称である。本論文では、この 2 種の検出
器を崩壊点検出器と呼ぶ。
役割

B 中間子、Ks 中間子の崩壊点を精度よく求める役割を持つ。
Belle II 実験では非対称なエネルギーで衝突が起こるため、生成した B 中間子は電子の運動方向にブーストされる。B 中間子の寿命を 1.5 × 10−12 (s) とすると、衝突地点から 130µm 程度で崩壊が起きる。PXD+SVD
がカバーする領域はその崩壊点を精度よく求めることに適している。
更に、Belle II では Belle と比較して SVD のカバーする領域が半径 r 方向に伸びている。これは B 中間子
崩壊後に生成する可能性のある、Ks 中間子の崩壊点も精度よく求めたいためである。Ks 中間子は、B 中間子ほどではないが、9.0 × 10−9 (s) と寿命が短く、中性粒子であるため電離型検出器には軌跡が見えない。
そのため、B 中間子の崩壊で一次荷電粒子がなく、Ks が出てきた時に、Ks の崩壊点から外挿することにより、B 中間子の崩壊点を求めることができる。
ジオメトリ
センサーラダーのジオメトリを図 3.3 に示す。また表 3.1 にパラメータをまとめている。ビーム軸方向に対して円筒状にセンサーラダーを配置する構造になっており、PXD:内側 2 層、SVD:外側 4 層からなっている。各層 (r) での、放射線透過の 2 次元位置 ( z , ϕ ) 情報を出力することで、3 次元的な放射線の透過位置( r , z , ϕ ) を特定する。また SVD の L4 ∼ L6 では、ブースト方向のセンサーラダーを傾けて、効率的な位置検出を行う (slant 構造)。

r
160

L6

140

L5

120
100

L4

SVD

80
60

L3
L1, L2

PXD

-z

e-

-200

40
20
0

-1 0 07.0 GeV

0

100

200

160

衝突点

140
120
100

+z

80
60
40
20

-150

-100

-50

0

0

50

PXD

100

150

SVD

図 3.3: PXD と SVD のジオメトリ [10]

300

e+

4.0 GeV+z3.2 Belle II 検出器

16

センサー種類PXD には DEPFET (DEPleted Field Eﬀect Transistor) 、SVD には DSSD (Double-sided Silicon Strip
Detector) を用いている。DEPFET と DSSD は両方とも半導体検出器であり、構造を図 3.4 に載せている。
以下に簡単な説明を行う。
DEPFET は、電荷蓄積後の初段増幅の操作をセンサー部分で行うピクセル型検出器である。センサー層”depleted n-Si bulk”での電離電荷を”internal gate”で回収して一定時間、電離電荷を蓄積する。情報の読み出
しには、internal gate の電荷の蓄積分の電流が上部のソース・ドレイン間に流れるという仕組みを利用する。
読み出し後は internal gate の蓄積電荷をリセットするという流れになる。この処理形式から、DEPFET は積分型の読み出し回路機能を持ったセンサーということになる。

DSSD はストリップセンサーを両面に 90 度の交差角をつけているストリップ型検出器である。このため、
1 つのセンサー層での電離した電子とホールを両端のストリップ端子で回収することで、2 次元情報を得られる。回収された電荷情報は、ストリップの端から読み出して、外部の読み出し回路へと接続する。SVD
では読み出し回路として、peaking time が 50ns と速く、アナログパイプライン (192cell) のついた波形サンプリング型の処理回路チップ：APV25 を使用する。

amplifierp+ sourcen+ clearp+ drain

処理回路

depleted(a) DEPFET [10](b) DSSD

図 3.4: PXD と SVD に使われるセンサー

表 3.1: PXD・SVD の構造 [10]センサー種類半径:r (mm)

ラダー数 (ϕ 方向 , z 方向 )ピクセルピッチ (µm)

L1

PXD:DEPFET pixel

13

(8,1)

ϕ : 50 , z : 56

L2

PXD:DEPFET pixel

22

(8,1)

ϕ : 50 , z : 77

L3

SVD:DSSD

38

(8,2)

ϕ : 50 , z : 160

L4

SVD:DSSD

80( 10 , 3 )ϕ : 75 , z : 240

L5

SVD:DSSD

115( 14 , 4 )ϕ : 75 , z : 240

L6

SVD:DSSD

140( 17 , 5 )ϕ : 75 , z : 240

3.2 Belle II 検出器

3.2.2

17

CDC

CDC は Central Drift Chamber の略称である。
役割「荷電粒子の軌跡、運動量の測定」「粒子識別」「トリガー信号生成」の 3 つが CDC の役割である。
CDC 内部には、ビーム軸方向：z 方向に 1.5(T) の磁場がかけられており、荷電粒子の軌跡から運動量を計算することができる。また、CDC での粒子の電離量は、透過粒子の種類と運動量により異なるため、信号電荷量から低運動量領域の粒子識別が可能である。そして、Belle II 全体のデータ取得タイミングを決定するトリガー信号の生成について、CDC の軌跡情報を用いる。
ジオメトリ

CDC のジオメトリを図 3.5 に載せた。
small : ~ 8mm
normal : ~ 17mm
small cellchamberrsense wire : W
ﬁeld wire : Al

1082
A
160 250

S

A

S

A

S

A

S

A

+z

z
磁場：1.5 (T)small cell

A : Axial

chamber

S : Stereo

図 3.5: CDC のジオメトリ [10]センサー種類CDC はワイヤーを使ったドリフトチェンバーである。ガス (He-C2 H6 50:50) で満たされた検出器内に金属ワイヤーを張り、ワイヤー間 (Field wire と Sense Wire) に電場をかける。放射線の入射により生じた電
離電荷をワイヤーで増幅することで信号とする検出器である。

z 方向に 2 種類ワイヤー線が伸びており、z 軸に並行なもの (Axial) と z 軸に対して角度のついたもの (Stereo)の 2 種類である。これにより、粒子軌跡の 3 次元位置座標を取得する。CDC は、この 2 種類のワイヤーを交互にならべた形をとっている。

3.2 Belle II 検出器

3.2.3

18

TOP+ARICH

TOP は Time Of Propagation、ARICH は Aerogel Ring-Image CHerenkov の略称である。
役割
荷電 K、π 中間子の識別を行う。TOP はバレル部分、ARICH はエンドキャップ部分の識別を行う。
例えば、CP の非対称性から新物理の寄与をみることのできる崩壊過程「B → Kπ 」と、CKM 行列の ϕ2 を調べられる崩壊過程「B → ππ 」の識別が可能である。CDC とは識別できる運動量帯域が異なり、高い運動量領域を識別する能力（運動量 4GeV 以上の K/π に対して 99%以上の分離が目標）を持つ。
ジオメトリ
図 3.2 での、Barel PID 部分が TOP、Endcap PID 部分が ARICH に対応する。TOP は円筒状にバレル部分を 12 枚の石英板で囲い、ARICH は B 中間子のブースト方向にリング状に配置される。
センサー種類

2 種類とも、チェレンコフ光の輻射角度の違いから粒子識別を行う。
1
チェレンコフ光は、物質中 (屈折率: n) の粒子の速度 β に対しての角度 θ = cos−1 nβをもって放出される。

TOP は石英の輻射体で粒子のチェレンコフ光を生成、全反射により石英内を光を伝搬させ、Endcap 部分にある光電子増倍管 (MCP-PMT) で検出・増幅する。輻射角度により光路長が変化するため、PMT への到達時間差から粒子識別を行うことができる。

ARICH は輻射体としてシリカエアロゲル (n = 1.046, 1.056) を用い、生成したチェレンコフ光リングをフォ
トダイオード (HAPD) で検出・増幅する。リングを形成する光子の位置を検出し、輻射角度から粒子識別を行う。

aerogelphoton detector

Cherenkov photons

charged particle

石英
光伝搬

2 cm

20 cm

photocathode-8 kV~20 mmphotone-

Pixelated APD

MCP-PMT (Micro Channel Plate PMT)(a) TOP [10]シリカエアロゲル

HAPD (Hybrid APD)(b) ARICH [10]図 3.6: TOP と ARICH に使われるセンサー

3.2 Belle II 検出器

3.2.4

19

ECL

ECL は Electromagnetic CaLorimeter の略称である。
役割「電子・光子のエネルギー測定と識別」「トリガー信号生成」「ルミノシティ計算」の 3 つの役割を持つ。
電子・光子は多くの崩壊過程の結果として多く生成する。電子は弱い相互作用によるセミレプトニック崩壊
で生成し、光子の測定は π 0 → γγ の再構成も可能にする。一方で、CDC と同様に ECL でのエネルギー情報からトリガー信号の生成も行われる。
そしてルミノシティの計算は、Bhabha 散乱 (e+ e− → e+ e− ) を利用する。オンラインでの測定では、ECLで落とされた 2 つのクラスターのエネルギーと角度の相関をみることで Bhabha 散乱として認識する [11]。
センサー種類
シンチレータとして CsI(Tl) 結晶を用い、シンチレーション光をフォトダイオードで検出することでエネ
ルギーを測定する。Belle II 実験では、ルミノシティの増加による放射線バックグラウンドの増加と、結晶とフォトダイオードへの放射線ダメージが懸念される。この効果は、ビームパイプに近いエンドキャップ部
分で深刻になると予想され、アップグレードが必要である。
改善方法として、従来の peak hold 型の波形サンプリングではなく、速い shaping time での波形サンプリ
ングの方式に切り替えることでパイルアップ成分を分解することを考えている。更に、パイルアップを少なくするために、発光時間の短い結晶（Pure CsI が有力）を用いることが考えられる。しかし結晶の交換に関しては、予算の都合上、Belle II 実験の最初のランからの導入は難しいとされている。

3.2.5

KLM

KLM は KL and Muon detector の略称である。
役割「µ 粒子と KL 中間子の検出」「磁場のフラックスリターン」の役割をもつ。µ、KL は両者とも寿命が長
く、ECL では同定できない種類の粒子である。そのため、ECL の外側に配置された KLM により識別を行う。一方 KLM は鉄で作られているので、ソレノイド磁場を成形する役割もある。
センサー種類
鉄と RPC の層構造になっている。
鉄によりシャワーを起こし、荷電粒子シャワーを RPC (Resistive Plate Chamber) で検出する。RPC は、

2 枚のガラス板の間にガスを封入した構造になっている。まずは 2 枚のガラス板に高い電位差を与えて、極板を帯電させる。荷電粒子が入射すると、ガス中での電離粒子が極板に移動・増幅され、極板間にスパークが発生することで粒子が検出される。再びガラス板に電荷が帯電するのに、時間を要するため、RPC は不感時間が長いという特徴を持っている。

Belle II では、ECL と同様に、エンドキャップ部分でのバックグラウンド増加が予想され、RPC はその不感時間がネックになる。そこでエンドキャップ部分には RPC の代わりに、シンチレーションファイバーを用いて検出、MPPC(Multi-Pixel Photon Counter) で受光・増幅する検出器を使用する予定である。

3.3 SOI 検出器の崩壊点検出器への応用

3.3

20

SOI 検出器の崩壊点検出器への応用

崩壊点検出器は、ビーム衝突点に近いことから、「ビーム由来のバックグラウンド」「単位面積当たりのヒット数」が多くなり、占有率が大きくなる。そのため、一般的に高エネルギー実験で使用される崩壊点検
出器には、表 3.2 の要求項目が考えられる。それぞれの項目に関して、SOI 検出器は 2.3 節で述べた特徴に
より、効率的に要求を実現することができる。

表 3.2: 崩壊点検出器に求められること
要求事項

SOI 検出器の応用（1）高い位置分解能⃝（2）低い占有率⃝（3）低い物質量⃝（4）高い放射線耐性

×→(⃝)（5）高速な読み出し⃝（1）高い位置分解能
崩壊点検出器は、ビーム衝突点から生成した重い粒子の崩壊点を探る検出器なので、衝突点と崩壊点を有意に分ける高い位置分解能が必要である。Belle II では、この衝突点と崩壊点の距離の分解能（impact
parameter resolution）を σz0 = 20(µm) を目標としている。
位置分解能に対して、SOI 検出器との相性については、非常にいいと考えられる。
位置分解能を上げるということは、ピクセルサイズを小さくすることに対応する。SOI 検出器では、ピクセ
ルサイズに対して、ある程度自由な変更が可能である。ただし SOI 検出器は、オンセンサーの構造なので、回路・形式によって大きく変わってくる。このことについては、PIXOR の開発 (7.2 節) でも議論する。
（2）低い占有率
高エネルギー実験で取得されたイベントの中には、バックグラウンドが多く含まれている。特に崩壊点検
出器は、ビーム衝突点の最近傍に配置されるため、ビーム由来のバックグラウンドが非常に多くなる。
その中から、有効な崩壊過程を探さなくてはいけないため、バックグラウンドの影響がなるべく少ない状況
でデータ取得を行うべきである。これを定量的に評価するものが、「占有率」である。
本論文では占有率を、式 (3.1) で定義する。
占有率 (%) =ヒット判定のあるチャンネル数× 100
有感面積の総チャンネル数(3.1)

このように定義すると、バックグラウンドによるヒット数が少ない、占有率は低いものの方が良い。占有率を低くする方法は、「読み出し総チャンネル数を増やす」「有感時間幅を細かく区切る」の 2 つが考えられる。

SOI 検出器は、この 2 つの方法のどちらにも適している。
読み出しチャンネル数を増やすには、ピクセルサイズを小さくすればいい。また有感時間を細かく区切ることに関しては、処理速度を上げることに対応するので、SOI 検出器は低寄生容量性から高速になる可能性を十分に持っているため、相性が良い。

3.3 SOI 検出器の崩壊点検出器への応用

21（3）低い物質量
崩壊点検出器はビーム衝突点の最近傍であり、後段には多くの測定器がある。そのため、あまり粒子の情報を変化させないまま透過させることが望ましい。物質量が大きいとその分だけ、物質と粒子は相互作用を起こし、粒子の性質を変えてしまうため、物質量を抑えることが崩壊点検出器の要求となる。

SOI 検出器はピクセル型検出器で S/N が高いために有感層を薄くすることが可能である。更に、モノリシッ
ク型検出器であるため、物質量の削減には大きく貢献できる。
（4）高い放射線耐性
ビームラインに近いことから、ビーム由来のバックグラウンドが多く、その分だけ検出器が放射線にさらされる機会が増える。そのため、崩壊点検出器には高い放射線耐性が必要である。

Belle II の崩壊点検出器には、10Mrad 以上の放射線耐性が求められる。現在の SOI 検出器では耐性が十分でないが、解決する方法を本論文で述べる (5,6 章)。
（5）高速な読み出し
高エネルギー実験では、ルミノシティをためるために、短時間で多くのイベント取得を行う。その点か
ら、読み出し回路はイベント生成速度に対して、有意な不感時間を作らないため、高速で処理してデータバ
ンクへためていかなければならない。これが高速な読み出し処理ということになる。

SOI 検出器では、低寄生容量性から高速な処理が可能であり、相性は非常に高い。

第 4 章 研究の流れ
この章では、以降 3 章にわたる研究の経緯を整理し、簡単に説明を加える。本研究全体の目的は、SOI 検
出器を高エネルギー実験：崩壊点検出器へ応用することである。そのために大きく分けて 2 段階の研究を行ってきた。

1. SOI 検出器の課題克服
2. PIXOR の開発
研究の流れをまとめたものが図 4.1 である。

SOI 検出器の課題克服
課題

解決策

放射線耐性

センサー

電荷収集

（TID）

クロストーク

メカニズム

2 層 SOI 構造

センサー間 BNWPIXOR の開発
設計目標

設計コンセプト

試作

Belle II SVD 最内層 L3 ( アップグレード )「占有率の低下」「物質量低下」「PIXOR 構造」「バイナリ読み出し」「ヒットアドレス読み出し」「カウンタによるトリガー待ち」
PIXOR1 試作

2011 年 10 月サブミット

現在プロセス中…

図 4.1: 研究活動の流れ

4.1

SOI 検出器の課題克服の流れ研究を始めた当初、SOI 検出器はその新規性から多くの未解決の課題があった。特に、(1) 放射線ダメー
ジ、(2) センサークロストークの 2 つは、高エネルギー実験への応用に対して致命的な課題となっていた。
「SOI 検出器の課題克服」では、それらの課題の解決を目標とした研究を行った。また、その研究過程で用いた TCAD(Technology CAD) によるシミュレーション研究から、SOI 検出器での (3) 電荷収集メカニズ
ムに関する課題を指摘し、その解決も行った。
以降にそれぞれの課題と解決方法を簡単に紹介する。詳しくは該当する章・節を参照していただきたい。

22

4.2 PIXOR の開発の流れ

23(1) 放射線ダメージ
SOI 検出器は、特徴的な BOX 層の存在により、放射線ダメージ TID(Total Ionizing Dose) 効果が顕著に表れる。放射線透過による電離現象が SiO2 層で起こった場合、電離電荷ペアのうち、ホールは SiO2 層にトラップされ、正電位を生む。SOI 検出器では BOX 層にホールトラップが起こり、隣接する回路素子の特性変化が変化するため、処理回路が正常動作しなくなる結果を招く。
放射線ダメージの解決策として、「2 層 SOI 構造を利用した放射線ダメージ補償」を本修士論文では提案する。これは 2 層 SOI 構造での middle silicon 部分にホールトラップの正電位を相殺する負電圧を印加する方法である。詳細は、5 章で課題についての実験的評価、6.2 節でシミュレーションによる課題解決の確認を行う。

(2) センサークロストーク
SOI 検出器はモノリシック型検出器であるために、センサーと処理回路が隣接し、互いに予期しない電気的干渉 (クロストーク) を起こす。センサーと処理回路間は BOX 層により絶縁されており、抵抗性干渉はほぼないが、容量性干渉が防げていない。実際に SOIPIX グループで開発された計数型の検出器 CNTPIX
は、正常動作が見られないという結果を得ている。一方で、センサー端子間も処理回路層 (Active 層) の影
響により、抵抗性干渉が強く見られるようになる。
これらのセンサークロストークの解決策として、「2 層 SOI 構造を利用した回路とセンサーの容量性干渉の分離」「センサー間の BNW インプラントによるセンサー間の抵抗性分離」を本論文では提案する。詳細は、

6.3 節でシミュレーションによる課題の提示と解決の確認を行う。
(3) 電荷収集メカニズム
クロストークと同様に、センサーと処理回路が隣接していることから、センサー層の電荷収集メカニズ
ムが良くない方向へと変化する。処理回路のような電位固定層が隣接していると、センサー層での電離電
荷は処理回路層の電位にひかれた後に、センサー端子へと回収される傾向にある。特に SOI 検出器は、ト
ラップ準位を多くもつ Si/SiO2 界面にひかれた後に、センサー端子に回収されるため、電荷収集効率の低下などの悪影響が懸念される。
この電荷収集メカニズムの解決策として、「センサー間の BNW インプラントによるセンサー電界の変化」
を本論文では推奨する。詳細について、6.4 節でシミュレーションによる課題の提示と解決の確認を行う。

4.2

PIXOR の開発の流れ

4.1 節で紹介した研究により、SOI 検出器は高エネルギー実験での使用が可能になった。ここから最終目
標である高エネルギー実験：崩壊点検出器に特化した検出器の開発に入る。
「Belle II SVD 最内層 L3 (3.2.1 項) のアップグレードでのインストール」を目標とし、既存の検出器(DSSD+APV25) に対して「占有率の低下」「物質量の低下」を大きな利点として掲げた。
設計の思想は、「現在の半導体検出器のトレンドを取り入れつつ、新しい有効なコンセプトを導入する」である。その結果生まれた検出器の特徴が以下の 4 つである。

• PIXOR 構造• バイナリヒット判定方式• ヒットアドレス読み出し

4.2 PIXOR の開発の流れ

24• カウンタによるトリガー待ち方式
それぞれの特徴は高エネルギー実験に向けて最も良いと思われるものを、既存の半導体検出器の特徴を踏まえて、選択・発案した。

PIXOR 構造は、PIXel 端子の OR をとることで回路の占有面積を増やし、位置分解能を犠牲にせずに処理
回路の面積を増やす、新しいセンサー構造である。次に、バイナリヒット判定方式は、ヒット情報をヒットの有無だけの 2 値で返す読み出し方式であり、複雑なアナログ信号処理を回避する。そして、ヒットアドレ
ス読み出しは、ヒット情報をピクセルアドレス情報として読みだす方法であり、読み出しデータ量が非常に少なくなるため不感時間を短くすることができる。最後に、実際のイベント時間から遅れるトリガー信号
による、Belle II 検出器のデータ取得に対して、カウンタを使ってトリガー信号を待つ方式を採用した。これらの特徴を再現するための、PIXOR 構造、デジタル処理回路を構築し、試作器：PIXOR1 を 2011 年 10月にサブミットし、2012 年 2 月に届く予定である。詳細は、7 章に記載する。

第 5 章 放射線ダメージ評価試験
この章では、SOI 検出器の弱点の一つである放射線ダメージについての実測による評価を記述する。高エネルギー実験における崩壊点検出器は、ビーム衝突点に最も近い部分に置かれる。そのため、崩壊点検出
器は「ビーム由来のバックグラウンド」「単位面積あたりの放射線量」が多いことから、放射線耐性をもつことが必須となる。Belle II の崩壊点検出器では、10Mrad 以上の放射線耐性が求められる。

5.1

半導体検出器における放射線ダメージの種類

放射線が物質中に入射すると、物質中の原子核・電子と相互作用を行い、原子核反跳や電離現象を起こす。その結果、半導体素子の電気特性を変化させ、放射線ダメージという形になる。半導体検出器での放射線ダメージは大きく分けて 2 種類のタイプ「格子欠陥ダメージ」「電離ダメージ」がある。
（参考文献 [12] ）5.1.1

格子欠陥ダメージ

格子欠陥ダメージは、放射線の入射によりシリコン原子の位置がずれて格子欠陥が生じ、結果として電気特性が変化する効果である。格子欠陥によるダメージの大きさは、「入射粒子の種類とエネルギー」「デバイスの大きさ」に依存する。入射粒子では、格子欠陥ダメージは陽子・中性子によるものが大きく、電子や光子は比較的小さい。また、動作させるデバイスが大きくなるほどダメージが大きくあらわれる。これは、負担する格子欠陥数に依存するため、デバイスの体積が大きいほど効果が表れやすいことが原因である。この点から、大きい体積で動作させるセンサーへのダメージを考えなくてはならない。格子欠陥ダメージは半導体の性質に対して、主に 3 つの影響を与える。
（1）midgap 準位の生成
格子欠陥により、価電子帯と伝導帯の間に中間的なエネルギー準位：midgap 準位が生成される（図 5.1(a)）。midgap 準位が生成されると、そこを踏み台として 2 つの状態間で電子が流れる確率が大きくなる。
結果として、midgap 準位を介した伝導帯への電子の放出 (生成)、逆に価電子帯への電子の放出 (再結合) に
より電流値が変化する。空乏層 (センサー層) では、伝導帯にキャリアはほぼ存在しないので、「生成」が起こるようになり、リーク電流の増加を招く。
（2）trap 準位の生成
格子欠陥により、伝導帯のすぐ近くにエネルギー準位：trap 準位が生成される（図 5.1 (a)）。この準位は、伝導帯からのキャリアを一時的に捕獲、放出を行う。そのため、trap 準位が形成されている箇所をキャリアが通ることで、伝わる電荷の損失 (キャリア寿命の低下) を招くことになり、主に電荷収集効率の低下などを起こす。

25

5.1 半導体検出器における放射線ダメージの種類

26（3）不純物濃度の変化

N 型半導体においてドナー密度が低下していくことが、効果として挙げられる。N 型半導体では放射線による格子欠陥により、アクセプタ準位に近いエネルギー状態が形成される。このため熱励起により電子が生成しやすくなり、不純物による正の空間電荷 (+) と相殺されることでドナー密度の低下を招く。
更に放射線ダメージが大きくなると空間電荷は負 (-) へと変わり、P 型半導体へと変化する ([13])。これにより全空乏化電圧も変化していくが、ピクセル端子間の抵抗値が低下していくことも問題として挙げられる。図 5.1 (b) は空乏化電圧が下がった後に、Φ = 1.1 × 1013 (cm−2 ) で P 基板へ反転している結果を表したものである。原理としては電子の熱励起が原因なので、冷却処理により対策することが可能である。
格子欠陥ダメージによる効果をまとめると、表 5.1 になる。

midgap 準位

trap 準位

̲

̲

̲
生成

捕獲

̲
̲

伝導帯

放出

̲
再結合

+
価電子帯

(a) 格子欠陥によるエネルギー準位生成P基板化(b) 基板反転：空乏化電圧の変化 [13]図 5.1: 格子欠陥ダメージの参考図

表 5.1: 格子欠陥ダメージのまとめ

5.1.2

種類

具体的な効果

原因

対策例

格子欠陥

センサーリーク電流増加

midgap 準位生成

格子欠陥

電荷収集効率低下

trap 準位生成

収集速度増加格子欠陥

P 基板化 (空乏層厚変化など)

不純物密度変化

冷却処理

電離ダメージ

電離ダメージは、放射線が物質中を透過する際の「電離」によるダメージである。電離電荷量は、放射線が物質中に落とすエネルギー量によって決まるので、「入射粒子の種類」「物質内の透過距離」に依存する。
参考までに最小電離粒子による電離量を図 5.2 に示す。Si の電離エネルギーは 3.6(eV)、SiO2 では 18(eV)である。

5.1 半導体検出器における放射線ダメージの種類

27·– dE/dxÒmin (MeV g –1cm2)

2.5
H2 gas: 4.10
H2 liquid: 3.97
2.35 – 0.28 ln(Z)

2.0

1.5
Solids
Gases
1.0

H

He

1

2

Li Be B C N O Ne

Fe

Sn

0.5
5

10

20

50

100

Z

図 5.2: 最小電離粒子によるエネルギー損失 dE
dx
電離ダメージは 2 種類あり、SEE と TID である。
（1）SEE (Single Event Eﬀect)

SEE は単発の放射線が偶発的に引き起こすダメージである。
SEE は、Bulk CMOS に見られるようなシリコンバルク部分に、重粒子線 (α 線など) が透過することで起きる。重粒子線はバルク部分に高密度の電離を起こし、電離電荷はバルク内の電場によるドリフトから電極に回収される。これが電極に対して擬似的な電気信号になり、メモリ反転現象などのソフトエラーを生むことにつながる。他にもサイリスタ構造によるラッチアップ現象 (Appendix A.1 参照) が SEE の例として挙げられる。
（2）TID (Total Ionizing Dose)TID は放射線の蓄積によるダメージである。
放射線の入射による電離で生成したホールが SiO2 でトラップされることで、半導体素子の電気特性が変化するダメージになる。半導体素子は主に Si と SiO2 から構成されている。放射線の入射により両方の層で電離が起き、電子とホールのペアが生成される。Si 層での電離した電子とホールについては、格子欠陥による邪魔もあるが、スムーズに電極に回収される。一方、SiO2 層で電離した電子とホールについて、電子は素早く電極に回収される。しかし、ホールは SiO2 中に一部がトラップされながら Si/SiO2 界面へとドリフ
トし、界面付近で Si からの電子のトンネリングにより相殺されるという過程をたどる。その結果 SiO2 層にはホールトラップが残り、空間電荷 (+) が存在することになる。この空間電荷が電位という形で作用し、素子特性を変えていく。これが TID 効果である。この過程を図 5.3 に模式図として示した。
これら電離ダメージによる効果をまとめると、表 5.2 になる。

5.1 半導体検出器における放射線ダメージの種類

28

図 5.3: SiO2 層でのホールトラップのメカニズム [14]表 5.2: 電離ダメージのまとめ
原因種類

具体的な効果

SEE

ソフトエラー、ラッチアップ

シリコンバルクへの高密度電離素子分離・小型化

TID

回路素子特性変化

SiO2 層でのホールトラップ

SiO2 層を薄くする

5.1.3

対策例

SOI 検出器と放射線ダメージの耐性

表 5.3 は、5.1 節で述べた放射線ダメージに対する SOI 検出器の耐性をまとめたものである。

表 5.3: SOI 検出器での放射線ダメージへの耐性
種類

具体的な効果

原因

格子欠陥

センサーリーク電流増加

midgap 準位生成

対策例

SOI への耐性△

格子欠陥

電荷収集効率低下

trap 準位生成

収集速度増加△格子欠陥

P 基板化 (空乏層厚変化など)

dope 密度変化

冷却処理

△

SEE

ソフトエラー

シリコンバルクへの高密度電離素子分離・小型化⃝

TID

回路素子特性変化

SiO2 層でのホールトラップ

SiO2 層を薄くする

×（a）格子欠陥ダメージへの耐性
センサー基板に対するダメージになるため、SOI 検出器でダメージ効果は測定しなくてはならない。ただし今回作成する高エネルギー実験用の SOI 検出器は基板を薄くして使用するため、ダメージ効果は軽減できると考えられる。また電荷収集効率の上昇に関しては、6.4 節で述べるように、収集速度を上げる早く行う対策を施す。SOI 検出器では、電離ダメージ：TID 効果の方が深刻なため、△ という評価をつけた。

5.1 半導体検出器における放射線ダメージの種類

29（b）電離ダメージ：SEE への耐性
図 5.4 のように、SOI CMOS では Bulk CMOS と比較してシリコンバルク部分が小さく、SEE を起こす
電荷が生じにくい。更に、各トランジスタ素子が絶縁層 SiO2 層により区切られているため、ラッチアップにも耐性を持つ。以上から、SOI 検出器は SEE への耐性は非常に高い。
電離電荷が素子の端子に回収される
G

B

D

S

n+

+

+
+ ̲
+ ̲
+ ̲
+ ̲
+ ̲

G

S

n+
p-

300μm

基板部分の電離は BOX 層により遮蔽できる

G

D

p+

̲

B

G

D

p+

n+

p-

S

S

n+

p+

n-

̲

+
+
+

+

+
̲

̲

50nm

D

p+

n-

̲
̲

300μm

̲

Back

Bulk CMOS

SOI CMOS

図 5.4: Bulk CMOS と SOI CMOS での SEE（c）電離ダメージ：TID への耐性

SiO2 でのダメージになるため、大きな SiO2 層：BOX 層を持つ SOI 検出器では大きな問題になる。今回
はこの効果を実験的に検証、シミュレーションによる解決を行った。

5.1.4

SOI MOSFET における TID 効果

SOI MOSFET は、特徴的な SiO2 層：BOX 層の存在によって TID 効果を受け、読み出し回路が正常動作しなくなる。この定量的な評価として用いられるのが、MOS トランジスタのスイッチング特性：Id-Vg
特性の閾値電圧のシフトである。この現象のメカニズムを図 5.5 と共に説明する。

D

D

S

n+

ボディ部分

G

G

+ ̲ n+
p+ ̲
+ ̲
+ ̲

SiO2

+ ̲
+ ̲

+
+

+
+

S

n+

p-

n+

+
+

+
+

+
+

G

D

n+

SiO2
+
+

+
+

S

+
+

+
+

+
+

p̲

̲

+
+

Si

Si

̲

n+
+
+

SiO2
+
+

+
+

Si

Back

Back

Back

1. SiO2 層での電離2. ホールトラップの蓄積

3. バックチャネルの形成

図 5.5: SOI MOSFET における TID 効果

5.2 X 線照射試験：BOX trap 電荷見積もり：

30

1. 放射線照射により、Si 層、SiO2 層で電離が起きる。（SiO2 層での電離）
2. SiO2 層で電離したホールの一部はトラップされ、空間電荷 (+) として残り正電位を生む。（ホールトラップ）

3. この正の電位によりトランジスタ/BOX 界面付近のボディ部分にキャリアホールの薄い部分：チャネルが形成され、ソースとドレイン間に、ゲート電圧に依存しない形で電流が流れるようになる。
（バッ
クチャネル形成）
放射線によるトラップ電荷は BOX 層のみではなく、以下の 2 つの部位 (a), (b) にも起こりうる。
（a）GOX（Gate Oxide）層のトラップ電荷
図 5.5 にも記載しているが、SiO2 層：GOX 層側にもホールトラップは起こる。しかし SOI 検出器で使用する GOX 層の厚みは数 nm 程度であり、Si から電子がトンネリングを起こし GOX 層中のホールトラッ
プ全てを相殺する [15]。そのため、GOX 層によるトラップ電荷はないものと考えられ、今回の X 線照射試
験での結果からも、このことが示せる (5.2.3, 6.2.1 項)。
（b）Si/SiO2 間の界面トラップ電荷

Si/SiO2 界面は両層の結晶構造の違いから、結晶欠陥が存在する。この欠陥によるエネルギー準位：trap
準位が存在し、電子やホールがトラップされるということが起こる。そのため Si/SiO2 界面でのトラップによって、トランジスタ特性が変化することが考えられる。
引用論文 [16] で紹介されている、界面トラップの分離方法によれば、特性のサブスレッショルドカーブの傾きの変化が界面トラップの変化に対応する。BOX 層でのトラップが主な原因であるとすると、Id-Vback
特性から読み取れるということになる。実験結果の Id-Vback 特性図 5.11 に示すように、Id-Vback 特性のカーブの傾きは変化していないことが確認できる (Appendix B.1 参照)。そのため、本論文では界面トラップの影響を無視し、放射線ダメージを BOX 層のみでの効果と考える。

5.2

X 線照射試験：BOX trap 電荷見積もり：

X 線を SOI MOSFET サンプルに照射し、TID 効果を測定した。
放射線によるダメージを確かめるため、まず X 線照射による MOSFET の動作特性：Id-Vg 特性の変化を測定する。次にこのセクションの目的である、Id-Vback 特性からの BOX 層にトラップされた電荷密度を
計算する。

5.2.1

実験のセットアップ

まずは、X 線照射試験の測定方法を述べる。
放射線ダメージの測定は、「トランジスタ特性の測定」と「X 線照射」を交互に繰り返すことで行う。目的の照射量（60, 200 krad）になるまで X 線の照射を行い、各照射量でのトランジスタ特性を測定すること
で、トランジスタ特性の変化を見る。X 線照射は 1 日おきに行った。時間経過によるトランジスタ特性の変化も考えられるが、1 日という短い時間では放射線ダメージは変化しないことを確認している。

5.2 X 線照射試験：BOX trap 電荷見積もり：

31

使用チップとトランジスタの種類
放射線ダメージ試験に使用したトランジスタは、X 線イメージング用に開発された SOI 検出器：INTPIX3の端に配置されているものを使用した (TrTEG3)。図 5.6 に、使用チップとトランジスタの種類を載せた。

TrTEG3 はトランジスタの各端子に直接接続し、トランジスタ単体の評価を行うことができる。NMOS:7
種 (Bare N)、PMOS:6 種 (Bare P) に対して、トランジスタ下面に BPW の有無の 2 種類があり、計 26 種
類のトランジスタの評価を行える。BPW (Buried P Well) は Backgate 効果抑制のためにつけられたセン
サーインプラントであり、電位を固定することでセンサーポテンシャルを遮蔽することができる（Appendix

A.2 参照）。

パッケージ

トランジスタ( BPWあり ) トランジスタ( BPWなし )

L

W
G

D

S

n+

GOX
p-

n+

SiO2

BOX

INTPIX3 ベアチップ

X線イメージング本体(a) INTPIX3 のパッケージ(b) トランジスタ位置Core : 4 nm
I/O : 7 nm

~50 nm
200 nmSi(c) トランジスタパラメータ

PMOSパラメータ

NMOSパラメータ(d) TrTEG3 に使用されているトランジスタ

図 5.6: TrTEG3 の概要
トランジスタ特性の測定
トランジスタの特性測定の模式図を図 5.7 に示す。
半導体パラメータアナライザ ( Agilent 4155A ) を用いて、トランジスタに定電圧を印加し、応答電流を測定する。本研究では、トランジスタの 3 端子 (ゲート・ドレイン・ソース) とセンサー電圧端子（Back）の電圧を制御、応答電流を測定した。リレーボードと PC は自動測定を行うため、外部電源は BPW の電圧制御を行うために必要なものとなる。
図 5.6(d) に示したように、トランジスタのソース (S) は共通となっており、各トランジスタのドレイン (D)とゲート (G) が独立に制御できる。そのため、PC とリレーボードを使って、ドレインとゲート端子への5.2 X 線照射試験：BOX trap 電荷見積もり：

32

電圧印加と電流読み取り先を選択させることで、トランジスタ単体の特性測定を行った。そして、PC から

GPIB ケーブルを使って、半導体パラメータアナライザを制御し測定を行った。

電圧印可、電流測定を行う

半導体パラメータアナライザ

GPIB ケーブル

Agilent 4155A
Drain

SourceGate( 測定の制御、測定値の PC への送信 )Back

リレー選択信号外部電源
KIKUSUI PMM24-1QU

PC

リレーボード

BPW
GND

トランジスタを選択する
リレー素子を乗せた

サブボード

INTPIX3 への接続を行う
配線ボード

スイッチングボード

INTPIX3

図 5.7: トランジスタ特性測定の模式図
スリット

チップ固定治具

X線
X線

蛍光板とチップのコラージュ写真
較正用フォトダイオード

図 5.8: X 線照射

X 線照射
放射線には X 線を使用した。図 5.8 は X 線照射時の実験セットアップである。
使用した X 線照射装置は、リガク社 FR-D である。X 線は、Cu をターゲットとして電子を衝突させ、主に

5.2 X 線照射試験：BOX trap 電荷見積もり：

33

励起光の CuKα 線 (8keV) をピークにもったものを使用した。X 線の位置調整は蛍光板を使って行い、照射した X 線の強度はフォトダイオードを用いて、応答電流をピコアンメータ (KEITHLEY-6487) で測定することで計算した。照射量は、トランジスタ下の BOX 層に落とされたエネルギー量から算出した（Appendix

B.2 参照）。

5.2.2

X 線照射条件とトランジスタ特性測定条件

X 線照射時に電圧を印加して、放射線ダメージを評価する。TrTEG3 で電圧印加できる個所は、各トランジスタの端子 (ソース、ドレイン、ゲート) とセンサー電圧 Back と BPW の端子となる。ここでは、X 線照射によりホールが一様分布することを仮定して BOX 層のトラップ電荷量を見積もるため、X 線照射時の電圧は「すべての端子で等電位 (0V)」となるように設定した。
トランジスタ特性の測定は、Id-Vg 特性と Id-Vback 特性の 2 種類を行った（表 5.4、 図 5.9）。Id-Vback 特性測定では、測定の都合上 NMOS のみで測定を行い、Gate 側のチャネルが形成されないように Vg = -1.0

(V) とした。また、BPW ありのトランジスタは BPW も電圧変動させることで Id-Vback 特性を取得した。
表 5.4: トランジスタ特性測定の電圧設定 (NMOS)：PMOS 測定は符号反転
Id-Vg 特性Id-Vback 特性

Vd (V)

0.1, 1.8

0.1, 1.8

Vg (V)-1.0 ∼ 2.0 (0.05 刻み)-1.0

Vs (V)

0.0

0.0

Vback (V)

0.0

-10.0 ∼ 30.0 (0.1 刻み)

Vbpw (V)

0.0-10.0 ∼ 30.0 (0.1 刻み)

Vs = VBPW = 0

Vg

Vg
Gate

Vd

Drain

BPW

Source

n+

p-

Gate

Vback = VBPW
BPW

Vd

Drain
Source

n+

n+

p-

n+

SiO2

SiO2

BPW (Buried PWell)n-

BPW (Buried PWell)

Sin-

Vback = 0

Si

Back

Back

(a) Id-Vg 特性測定電圧(b) Id-Vback 特性測定電圧

図 5.9: 特性測定時の電圧設定 : PMOS 測定は符号反転

5.2 X 線照射試験：BOX trap 電荷見積もり：

34

Id-Vg 特性の変化

5.2.3

X 線照射による、NMOS と PMOS の代表的な Id-Vg 特性の変化 (NMOS#3、PMOS#3) を、図 5.10 に示す。
PMOS Id-Vg { M3, Vd=-0.1V }
10-1

Id(A)

-Id(A)NMOS Id-Vg { M3, Vd=0.1V }
10-1

10-2

10-2

-3

10

10-3

10-4

10-4

-5

10

10-5

10-6

10-6

-7

10-7

10

Ith=5.00e-05A-8

10

NoIrrad10-9-1060krad10-11200krad10

NoIrrad10-9-1060krad10-11200krad

10

-12

10

Ith=5.00e-05A

10-8

-12

-1

-0.5

0

0.5

1

1.5

2
Vg(V)

10

-1

(a) NMOS の Id-Vg 特性変化

-0.5

0

0.5

1

1.5

2
-Vg(V)(b) PMOS の Id-Vg 特性変化

図 5.10: X 線照射による Id-Vg 特性の変化 (照射時すべて 0V)
この結果から 2 つの特徴が読みとれる。
（a）放射線ダメージにより NMOS, PMOS ともにゲートの閾地電圧が負の方向にシフトする。
（b） PMOS のほうが放射線耐性に強い。
各特徴について考察を加える。以下の考察に関しては 6.2.1 項でシミュレーションによるチェックを行う。
（a）ゲートの閾値電圧シフトが負の方向

BOX(GOX) 層でのホール蓄積により、トランジスタのボディ部分に電子が誘起されやすくなるため、ゲート閾値電圧は負方向に移動する。

（b）PMOS の方が放射線耐性に強い
この特徴からは、ホールトラップが主に BOX 層で起きていることが言える。
もし GOX 層にホールトラップが起きているとすると、トラップ分が仮想的なゲート電圧になるため、

NMOS/PMOS の両方でシフト量は同じである。つまり、PMOS が NMOS よりも放射線耐性があるということは、GOX 層側の寄与がほぼないことを意味している。逆に BOX 層側のトラップに対して、PMOS は
チャネル形成は起きないため、ドレイン電流にほぼ寄与しない。以上から使用する SOI MOSFET に対する放射線ダメージは、BOX 層におけるホール蓄積によるものであると言える。
他のトランジスタの測定結果は、Appendix B.3 に載せている。

5.2 X 線照射試験：BOX trap 電荷見積もり：

5.2.4

35

Id-Vback 特性の変化

Id-Vback 特性の測定結果に示す。NMOS の代表的なトランジスタ特性 (NMOS#3) を図 5.11 示す。
PMOS は構造上、不備があったため測定できていない。

NMOS Id:Vback { M3, Vd=0.1V }
Id(A)

10-1

10-2

NoIrrad10-3
10-4

60krad10-5200krad

10-6
10-7
10-8
10-9
10-10
10-11
10-12

-10

-5

0

5

10

15

20

25 30
Vback(V)

図 5.11: X 線照射による Id-Vback 特性の変化：照射時すべて 0V

Id-Vback 特性でも、閾値電圧が負の方向に移動していることが分かる。他のトランジスタでの特性変化については、Appendix B.3 に載せている。

5.2.5

BOX 電荷見積もり

このセクションでは BOX 層にトラップされた電荷量を見積もる。Id-Vback 特性の変化は、BOX 層にトラップされた電荷増加分が容量的にトランジスタの Body に作用した結果である。つまり、式 (2.2) と同様に書くことができる。特性のシフト量を ∆Vth 、BOX 層の容量を Cbox 、トラップ面密度を σbox とすると、簡易的な平行版コンデンサの式 (5.1) の関係が成立する。

σbox =

ϵ
∆Vth
qd

(5.1)

ここで ϵ は SiO2 での誘電率、q は素電荷、d は BOX 層の厚みを表している。この式は BOX 層の下端にトラップ電荷がある場合の式となっている。
この電圧シフト量 ∆Vth を定量的に見積もるために、MOSFET の閾値電圧 Vth を指標として使用する。動
作電圧は図 5.12 に示すように、Id-Vback 特性がオーミックになった部分を直線フィットし、直線と電圧軸(Vback) との交点を閾値電圧 Vth と定義する。この閾値電圧のシフト量をトラップ電荷による ∆Vth とする。

5.2 X 線照射試験：BOX trap 電荷見積もり：

36

Id(A)

NMOS Id:Vback Lin-Fit { M3, Vd=0.1V }0.03

NoIrrad0.025

60krad
0.02

200krad
0.015

0.01

0.005

0

-10

-5

0

5

10

15

20

⊿Vth

25 30
Vback(V)

図 5.12: Id-Vback 特性の直線部分の直線フィット例
以上を元に Id-Vback 特性のシフト量、それを使って計算したトラップ電荷面密度を表したものが図 5.13
である。

9

Tr#1

8

Tr#2
Tr#3

7
6
5

BOX trap { NMOS w BPW , Vd=0.1V }×1012

Surface trap(holes/cm2)-∆Vth(V)Vth shift { NMOS w BPW , Vd=0.1V }

Tr#4
Tr#5
Tr#6
Tr#7

1

Tr#1
Tr#2

0.8

Tr#3
Tr#4
Tr#5

0.6

Tr#6
Tr#7

4
0.4
3
2

0.2

1
0
0

20 40 60 80 100 120 140 160 180 200 220
DOSE(krad)(a) Id-Vback 特性の Vth シフト量

0020 40 60 80 100 120 140 160 180 200 220
DOSE(krad)(b) BOX 層にトラップされた電荷面密度 σbox

図 5.13: Id-Vback 特性による BOX 層トラップの見積もり (Vd = 0.1 (V))
図 5.13 には測定できたトランジスタの全てを同時プロットしている。Id-Vback 特性のシフト量は全てのトランジスタでほぼ同程度であり、1011 (/cm2 ) 個程度のホールトラップが生成しているということができる。Tr#5,7 がシフト量が小さく見えるが、この 2 つは他のトランジスタと比較して Gate 長:L が長めであることが原因であると考えられる。

5.3 X 線照射試験：BPW の有無によるダメージの変化：

37

次に、BOX 層のトラップ電荷の分布密度を考慮に入れる。
放射線照射時の電圧は全ての端子で等電位であったので、BOX 層でのトラップ電荷の分布は一様であると考えられる。BOX 層にトラップされた電荷密度を ρbox とすると、Id-Vback 特性の電圧変位 ∆Vth は、BOX層内のホールトラップ電荷を積分して計算できる。

∫ d
ρbox =0ϵ2ϵ∆Vth dx = 2 ∆Vth
qx
qd

(5.2)

式 (5.2) を使ってトラップされた電荷密度を計算すると、図 5.14 を得る。ここから 200krad 照射後に、BOX層に 1016 (/cm3 ) 個程度のホールトラップが生成しているということができる。

Trap density(holes/cm3)

BOX trap { NMOS w BPW , Vd=0.1V }
15
×10
100

Tr#1
Tr#2

80

Tr#3
Tr#4
Tr#5

60

Tr#6
Tr#7

40

20

0
0

20 40 60 80 100 120 140 160 180 200 220
DOSE(krad)

図 5.14: BOX 層トラップ一様分布の場合のトラップ密度 ρbox の変化

5.3

X 線照射試験：BPW の有無によるダメージの変化：

今回は 5.2 節と違って、実際に検出器として動作させている状態：センサー電圧 Vback を印加した状態
で X 線照射を行った。この条件のもと、トランジスタの下面の BPW の有無により放射線耐性がどのように変わるかを評価する。実験の手法は、BOX 層電荷密度見積もりの節と同じであるため省略する。

5.3.1

X 線照射条件とトランジスタ特性測定条件

X 線照射時にセンサー電圧：100 (V) を印加した状態での放射線ダメージの評価を行った (図 5.15)。
図に示すように、BPW なしでは BOX 層内に「センサー層 → トランジスタ」方向の強力な電場が加わる。
一方、BPW ありでは BOX 層内に電場は存在しない。この比較は、BOX 層内での電場により放射線ダメー
ジがどのように変化するかを測定することにもなる。
トランジスタ特性測定の電圧設定は、前セクションの設定 (図 5.9) と同じである。

5.3 X 線照射試験：BPW の有無によるダメージの変化：

38

Vg = 0.0 (V)Vg = 0.0 (V)VdVs

0.0 (V)

0.0 (V)

n+

p-

VBPW

Vd

Vs

0.0 (V)

0.0 (V)

0.0 (V)

n+

n+

電場

p-

n+

SiO2

SiO2

Si

n-

BPW

電場
n-

Si

Vback = 100.0V

Vback = 100.0V(a) BPW なし(b) BPW あり

図 5.15: X 線照射時の電圧設定：BPW の有無の違い

BPW の有無による特性変化

5.3.2

センサー電圧を印加した状態で X 線を照射した場合、BPW の有無での NMOS と PMOS の代表的な

Id-Vg 特性変化 (NMOS#3、PMOS#3) を図 5.16、5.17 に示す。BPW の有無により特性のシフト量に違いが出ており、BPW なしでは損傷が非常に大きく出ていることが分かる。

Id(A)NMOS Id-Vg { M3, Vd=0.1V }
10-1

Id(A)

NMOS Id-Vg { M3, Vd=0.1V }
10-1

10-2

10-2

-3

10

10-3

10-4

10-4

-5

10

10-5

10-6

10-6

-7

10-7

10

Ith=5.00e-05A

10-8

NoIrrad10-9-1060krad10-11200krad10

NoIrrad10-9-1060krad10-11200krad

10

-12

10

Ith=5.00e-05A

10-8

-12

-1

-0.5

0

0.5

1

1.5

2
Vg(V)

(a) NMOS の Id-Vg 特性変化：BPW なし

10

-1

-0.5

0

0.5

1

1.5

2
Vg(V)

(b) NMOS の Id-Vg 特性変化：BPW あり

図 5.16: X 線照射による Id-Vg 特性の変化の比較：NMOS

5.3 X 線照射試験：BPW の有無によるダメージの変化：

39-Id(A)PMOS Id-Vg { M3, Vd=-0.1V }10-1-Id(A)PMOS Id-Vg { M3, Vd=-0.1V }
10-1

10-2

10-2

-3

10

10-3

10-4

10-4

-5

10-5

-6

10-6

10
10

10-7

10-7
Ith=5.00e-05A-8

10

Ith=5.00e-05A

10-8

10-9

NoIrrad

10-9

NoIrrad10-10

60krad10-1060krad10-11200krad10-11

200krad

10-12

-1

-0.5

0

0.5

1

1.5

2
-Vg(V)(a) PMOS の Id-Vg 特性変化：BPW なし

10-12

-1

-0.5

0

0.5

1

1.5

2
-Vg(V)(b) PMOS の Id-Vg 特性変化：BPW あり

図 5.17: X 線照射による Id-Vg 特性の変化の比較：PMOS
次に、照射による閾値電圧のシフト量を定量化するため、Id-Vg 特性の閾値電圧 Vth を式 (5.3) で定義される閾値電流 Ith (図の点線) の交点と定める。

W
× 10−7 (A)(5.3)
L
ここで、W はゲート幅、L はゲート長である（図 5.6）。
放射線照射による閾値電圧のシフト ∆Vth を計算した。図 5.18 に各特性のシフト量を比較して示す。
Ith =- ∆Vth(V)Vth shift { Vd=0.1V }
1.8
1.6
1.4

w/o BPW : NMOS

1.2

w/o BPW : PMOS

1with BPW: NMOS

0.8
with BPW: PMOS

0.6
0.4
0.2
0
0

20 40 60 80 100 120 140 160 180 200 220
DOSE(krad)

図 5.18: Id-Vg 特性シフト量の比較
BPW なし NMOS は 60krad 照射以降、閾値電圧が定義できないまでシフトしている。

5.4 放射線ダメージ評価試験まとめ

40以上の結果から、BPW の導入により放射線ダメージがセンサー電圧をかけなかった時と同じレベル (図5.10) にまで軽減されていることが分かる。
NMOS の結果から分かるように、「BPW なし」では 60krad 照射以降で閾値電圧が定義できない程度までシフトしている。これは X 線照射時に BOX 層内に加わっていた大きな電場により、以下の現象がおこったと考えられる。
（a）ホールのトラップ位置が Body 側に濃く分布。
（b）電離したホールと電子の再結合率の低下。
それぞれ、放射線ダメージが大きくなる理由を説明する。

(a) について、電離後のホールは BOX 層内の電場によりドリフトを起こしてボディ側へと移動する。このドリフト過程もしくは、界面近くまでドリフトを終えた後にトラップ現象が起き、ホールトラップの分布は

BOX 層内でのボディ界面付近に集中する。そのため、同じトラップ電荷量でも、大きな閾値電圧のシフトを生むことになる。
(b) について、BOX 層で電離したホールと電子は再結合を起こし、互いの数を減らしあう。そこに BOX 層に強力な電場が加わることで、電離したホールと電子は互いの電極に引き離される。そのため再結合率が低下し、より多くのホールがトラップされたと考えられる。
結果として、「BPW があることで放射線ダメージ耐性の向上ができる」=「BOX 層での電場がボディ方向であると放射線ダメージが大きくなる」ということができる。
この考察に関しては、Appendix C.1 でシミュレーションによるチェックを行う。

5.4

放射線ダメージ評価試験まとめ

この章では半導体検出器における放射線ダメージの種類を紹介し、SOI 検出器における放射線ダメージ
について実験的な検証を行った。SOI 検出器における放射線ダメージは TID(Total Ionizing Dose) 効果が深刻であり、BOX 層におけるホールトラップが主な原因である。X 線を用いて、放射線ダメージをトラン
ジスタレベルから実験的評価を行った。その測定から、BOX 層におけるホールトラップを確認し、電荷の蓄積量を定量的に評価した。また、BPW の有無によるトランジスタの放射線耐性の変化を測定した。
結論として、

SOI 検出器における放射線ダメージは、BOX 層におけるホールトラップが原因のために起こり、PMOS は
放射線耐性が高く NMOS は放射線耐性が低い。そして BPW の有無で BOX 層内の電場が変化し、BPWありで放射線耐性が高くなる。
得られた結果は、高エネルギー実験に向けての放射線ダメージ耐性という意味では放射線耐性は不十分である (Belle II 崩壊点検出器は 10Mrad を要求)。そこで次の章では、放射線耐性に対する解決策を TCAD
シミュレーションを通して考察する。

第6章

TCAD シミュレーションによる SOI 検出
器の課題克服この章では、SOI 検出器の課題克服を行う。TCAD(Technology Computer Aided Design) シミュレーショ
ンとは、半導体デバイスのプロセスから作成したデバイスの電気特性までを、シミュレーションできるソフ
トウェアである。TCAD HyENEXSS 5.5 を使用してシミュレーション研究を行った。この TCAD により

SOI デバイスを仮想的に作り、電気特性をシミュレーションすることで研究を進めた。(参考：[18]) 本論文で扱われる SOI 検出器の課題は、以下の 3 つである。

• 放射線ダメージ TID 効果• センサークロストーク• 電荷収集メカニズム

6.1

使用構造

まずは、現在のプロセスで使用できる各種センサー側インプラントの説明と、2011 年 10 月の MPW ランから使用可能になった 2 層 SOI 構造について、簡単な説明を行う。SOI チップのプロセスは、ラピスセ
ミコンダクタ株式会社様により行われており、プロセス情報は機密事項である。そのため、詳細は公開しないことを最初に断わっておく。

6.1.1

センサー側インプラント

半導体デバイスはシリコンウェハーに不純物イオンを照射することで、P/N 型半導体を形成する。本論
文では、これをインプラントと呼ぶ。現在のプロセスで使用可能なセンサー側インプラント情報を図 6.1 にまとめた。

Psub, Nsub
この 2 種類は主にセンサー端子となる。SOI 検出器では、このインプラントに対して金属ビアを通し、上部の読み出し回路へ信号伝達する。このインプラントが格子点状にならべば Pixel 型検出器、線状にならべ
ば Strip 型検出器となる。また、Psub は P 型半導体、Nsub は N 型半導体によるセンサー端子となり、作成の際に上部 Si/SiO2 を取り除いてインプラント行うため、「このインプラントの上部には回路素子が置け
ない」。

41

6.1 使用構造

42

Nested Well
PMOS

NMOS

BOX

SiO2
Nsub

BNW
Nsub

BNW

BPW
Psub

BP2, BP3n- (p-)
Si

図 6.1: センサー側インプラントまとめ

BPW, BNW
この 2 種類はセンサー端子の延長端子として使われ、Psub,Nsub よりも濃度が薄いインプラントである。

BPW(Buried P Well) は P 型半導体、BNW(Buried N Well) は N 型半導体であり、上部 Si/SiO2 を残した
ままインプラントを行うので、「上部に回路素子を置くことが可能である」。BPW は、Backgate 効果を抑制するために考案されたインプラントである（Appendix A.2 参照）。一方、BNW は下の BP2,BP3 と合わせて Nested Well 構造を作成するために考案されたインプラントである（Appendix A.3 参照）。Nested

Well 構造は図 6.1 の右側に記した構造である。
BP2, BP3
BP2,BP3 は、Nested Well 構造で使用する BPW と同じ特徴を持つインプラントで、P 型半導体を形成する。図 6.1 のように、BPW よりも下部に形成され、その位置により BP2,BP3 と名前が分かれている。

Nested Well 構造を形成するためには、BNW を P 型半導体で覆う必要があるため、このインプラントが追
加された。

6.1.2

2 層 SOI 構造

2 層 SOI 構造は、放射線ダメージとセンサークロストークを解決する非常に有効な構造である。概略図を図 6.2 に示す。
2 層 SOI 構造は、1 層の SOI 基板の中で回路層 (Active 層) とセンサー層 (Substrate 層) の間にシリコン層(middle silicon 層) を挟んだ形である。使用時は、この middle silicon 層を任意の固定電位 Vmid に落とす
ことで SOI 検出器の課題解決を行う。そのため midlle silicon には、導電性が高くなるように回路層に使用する、抵抗率の低い基板を使用する。私が提案のきっかけを作り、2011 年 10 月に行われた MPW(Multi

Project Wafer) ランから使用可能になったプロセスである。具体的な解決方法は以降の各節で示す。

6.2 放射線ダメージの解決

43

Vmid
NMOS
n+

p-

n+

n+

p-

Activen+

Top BOX
middle silicon

SiO2

Substrate

middle siliconn- (p-)

Bottom BOX

Si

図 6.2: 2 層 SOI 構造

6.2

放射線ダメージの解決

まず、5 章で述べた実験結果の考察をシミュレーションで再現し、次に 2 層 SOI 構造を用いた課題解決について述べる。

6.2.1

X 線照射試験に対する TCAD シミュレーションによる確認

5 章で得られた結果、現象は以下の 4 つである。
（1）ホールトラップにより Id-Vg 特性、Id-Vback 特性の閾値電圧が負方向にシフトする。
（2） BOX 層におけるホールトラップから、PMOS の放射線耐性が強い。
（3） 200krad 照射後に 1011 (/cm2 )、一様分布で 1016 (/cm3 ) 程度のホールトラップが考えられる。
（4） BOX 層のホールトラップ位置が偏ると放射線ダメージが変位する。
それぞれの現象を確認するため、放射線ダメージによるホールトラップとして BOX 層に固定電荷 (+) を配置し、シミュレーションによる再現を行った。シミュレーションは 2 次元シミュレーション (奥行き=175µm)を用い、トランジスタモデルは図 5.6(c) での M4(IO low Vt) を使用した。本編では (1) のみ検証し、(2)∼(4)は Appendix C.1 で検証をする。
（1）閾値電圧シフトが負方向

BOX 層全面に一様な密度の固定電荷 (+) を配置して、各種トランジスタ特性を計算させた。ここではNMOS の結果を示す（図 6.3）。

6.2 放射線ダメージの解決

44

Id−Vback NMOS IO ( BOX trap, Vd=0.1V )Id−Vg NMOS IO ( BOX trap, Vd=0.1V )

A

A

1.0

1.0

0.10

0.10

0.010

0.010
BOX層の電荷密度
ρBOX (/cm3)

0.00100.00010BOX層の電荷密度
ρBOX (/cm3)

0.00100.000101.0e−05

1.0e−0501.0e−074e16

1.0e−088e16

1.0e−09

12e16

IDrainIDrain01.0e−06

1.0e−06

1.0e−074e16

1.0e−088e16

1.0e−0912e16

1.0e−101.0e−10
16e16

16e16

1.0e−111.0e−1120e16

1.0e−121.0e−131.0e−131.0e−141.0e−141.0e−15−20

1.0e−15
−3

−2

−1

0
VGate

1

2

20e16

1.0e−123V(a) Id-Vg 特性

−10

0

10

20
VBack

30

40

50

60
V

(b) Id-Vback 特性

図 6.3: BOX 層一様トラップでの NMOS 特性の変化（TCAD）
このように BOX 層トラップが大きくなっていくことにより、トランジスタ特性が負方向にシフトしていくことが確認できる。

TCAD では任意の電圧設定でのデバイスの不純物濃度、キャリア密度、電場などを表示することができる。
ここでは電子の分布を使って、ホールトラップによるバックチャネル形成を見る。図 6.4 は BOX 層にトラップしたホールの密度を変化させた場合での、電子密度の分布である。

Elec : BOX_trap=2.0e17 (/cm^3), Vg=0.0V[ cm^−3 ]Elec : BOX_trap = 0.0 (/cm^3), Vg=0.0V

1.00e+21[ cm^−3 ]1.00e+21Gate

3.98e+19

Drain

Source3.98e+19

1.58e+18
1.58e+18

ActiveBOX

6.31e+16

Substrate

2.51e+15

6.31e+16

2.51e+15

1.00e+14

1.00e+14(a) トラップ電荷密度：ρBOX = 0.0 ( /cm3 )(b) トラップ電荷密度：ρBOX = 2.0 × 1017 ( /cm3 )

図 6.4: BOX 層一様トラップでの電子分布：Vg =Vback =0.0 (V)
図 6.4 からわかるように、トラップ密度を上げることでトランジスタのボディ下面に電子のチャネルが形成されていることが分かる。そのため、ソース・ドレイン間に電流が通りやすくなり、各特性が負の方向にシフトしたということが言える。

6.2.2

2 層 SOI 構造による放射線ダメージ補償

今まで、SOI 検出器は放射線ダメージ TID 効果に弱く、十分な放射線耐性に達していないことを述べてきた。このセクションでは放射線ダメージに対して、完全に解決する方法を述べる。

6.2 放射線ダメージの解決

45

その解決方法とは、「2 層 SOI 構造による放射線ダメージ補償」である。この概念図を図 6.5 に示した。

G

マイナス電圧 - Vmid
D

でホールトラップを相殺

S
n+

+
+

+

p-

+

+

n+

+

+

+

middle silicon

+

+

+

+

+

+

SiO2

+

- Vmid

+

Si

Back

図 6.5: 2 層 SOI 構造による放射線ダメージ補償の概念
放射線により BOX 層に蓄積したホールは、正電位をトランジスタに与えることで放射線ダメージとなる。その正電位の効果をなくすため、2 層 SOI 構造を用いて「middle silicon に負電圧を与えることで相殺」を行う。これによりトランジスタにはホールによる正電圧がキャンセルされ、放射線ダメージを補償する形
で耐性をつけることができる。
これに近い Back 端子を利用した放射線ダメージ補償実験はすでに行われている [17]。Back 端子はセンサー
電圧端子なので、放射線量に合わせて変更することはできず、middle silicon に補償機能をつけることで完全な解決となる。
この効果について、TCAD シミュレーションにより確認を行った（図 6.6）。トランジスタモデルは、6.2.1
項のものと同じものである。

A

Id−Vg NMOS IO (DSOI compensation)

1.0
Pre−Irrad

0.10
0.010

Vmid=0V

0.0010Vmid=−2V

0.00010

Vmid=−5V

1.0e−05
Vmid=−10V

1.0e−06
Vmid=−30V

IDrain1.0e−07

Vmid=−50V

1.0e−081.0e−091.0e−101.0e−111.0e−121.0e−131.0e−141.0e−15
−3

−2

−1

0
VGate

1

2

3
V

図 6.6: 2 層 SOI 構造によるトランジスタ特性の補償（TCAD）：ρbox = 3.0 × 1017 (/cm3 )6.3 センサークロストークの解決

46

図 6.6 のように、middle silicon の電位を変えることで、トランジスタ特性が補償できていることが分かる。また、デバイスの電子分布（図 6.7）を見ると、middle silicon 電圧を変化させることで、ホールトラッ
プの作り出したバックチャネルが消えていることが確認できる。

Elec : BOX_trap=3.0e17(/cm^3), Vmid=−30V[ cm^−3 ]Elec : BOX_trap=3.0e17(/cm^3), Vmid=0V

1.00e+21[ cm^−3 ]Gate

1.00e+21

3.98e+19

Drain

Source3.98e+19

1.58e+18

Active1.58e+18TopBOX
6.31e+16

MiddleSilicon

6.31e+16

BottomBOX

2.51e+15

2.51e+15

Substrate
1.00e+14

1.00e+14(a) 電子密度分布：Vmid =0V(b) 電子密度分布：Vmid =-30V

図 6.7: middle silicon 電圧補償による電子分布の違い（TCAD）：ρbox = 3.0 × 1017 (/cm3 )2 層 SOI 基板は 2011 年 10 月からデザインルールに加えられた機能であるので、現時点 (2012 年 2 月) ではまだ実験的評価は行っていない。実験的評価は 2012 年春に行う予定であり、実験準備は着実に進んでいる。
以上のように、2 層 SOI 構造による放射線ダメージ補償は非常に有効な方法であるが、煩雑性という欠点がある。つまり、middle silicon の補償電圧は、放射線の蓄積量に合わせて細かく決めなくてはいけないということである。補償電圧量が足りないと NMOS、補償電圧が負に大きすぎると PMOS 側が正常動作しな
くなってしまう。これが「自動的に、精度よく」補償できるようになると、更に有効な手法となる。

6.3

センサークロストークの解決

次に SOI 検出器の課題となっているものが、センサー由来のクロストークである。SOI 検出器はモノリ
シック型検出器であるため、センサーと回路が非常に近接する。そのためセンサーと回路の容量性干渉により、電気的な影響を及ぼしあい、期待する動作と変わってきてしまう。これがクロストークである。
実際に SOIPIX グループで開発された計数型検出器 CNTPIX では、センサー／回路間の容量性クロストー
クにより正常動作ができなかった。この節では、まずクロストークの定義、種類を分け、その後で各種クロストークの評価を TCAD により行う。最後に、各種クロストークを解決する手段を TCAD により確認
する。

6.3.1

クロストークの種類分け

本論文ではクロストークを「予期しない電気的干渉」と定義する。センサーを介したクロストークとして、以下の 4 つがあげられる。

6.3 センサークロストークの解決

47（1）センサー／センサークロストーク (DC)（2）センサー／センサークロストーク (AC)（3）センサー／回路クロストーク (DC)（4）センサー／回路クロストーク (AC)
ここで、DC(Direct Current) は抵抗性干渉、AC(Alternating Current) は容量性干渉の意味で使用している。この 4 つのクロストークを図解したものが、図 6.8 である。各機能を DC,AC 的に完全分離することが理想となる。このうち (3) に関しては、BOX 層により絶縁ができているので考えなくてもよい。(1),(2),(4)についてを以下のセクションで議論し、解決策を提示していく。また、回路／回路クロストークも含まれるべきであるが、センサーを介していないので議論しない。
センサー／回路クロストーク
PMOS

NMOS

PMOS

NMOS

p+

n+

p+

n+

n-

p+

p-

n+

n-

p+

p-

n+

SiO2

BOX

容量性 : AC
抵抗性 : DC
センサー／センサークロストーク
n- (p-)

Si

図 6.8: クロストークの種類

6.3.2

クロストークの評価方法

図 6.9 のような 2 次元のシミュレーション構造 (奥行き:1µm)、評価方法によりクロストークを評価する。
Drain

Active
Psub1

Psub2

A

Psub3
NMOS

n+ Active

48nm

BOX

200nm

SiO2

1μm
20μm

Psub

BPW 幅変化

IPsub3

NMOS

n+
BOX

SiO2

BPW
100μm

5μm
n-

（0 ~ 7 μm）

VPsub2A

IDrainn-Si

Vback = 100.0 V

Back(a) シミュレーション構造(b) 評価方法・電圧設定

図 6.9: クロストークの評価方法

Si6.3 センサークロストークの解決

48

シミュレーション構造は、センサー層に 3 つのセンサー端子 (Psub + BPW) が付随し、BOX 層上部に処理回路を模した Active 層 (電位固定) を配置した構造である。センサー端子間の距離は 20µm、センサー
端子の幅は 2µm として固定する。
そして、センサー／回路クロストークを調べるときのみ、Active 層内に NMOS トランジスタを配置し、ﬁeld

oxide で囲う。トランジスタは、Psub2 から 5µm の位置で固定する。以上の構造のもと、BPW の幅（Psubの端からの長さ）を変えて、クロストークがどのように変化するかを計算した。
クロストークの評価方法は、中央のピクセル端子 Psub2 に入力電圧を加えて、調べたい位置の出力電流を見る。センサー／センサークロストークの場合は Psub3 の応答を、センサー／回路クロストークの場合はNMOS のドレイン端子 (Psub2 に近い方) の応答を見る。
DC クロストークの場合は、Psub2 に一定電圧 (VP sub2 = −5.0 ∼ 5.0V : 0.1V 刻み) を与えて、定常解析を行う。AC クロストークの場合は、Psub2 に電圧パルス (VP sub2 = 0.0 ∼ 1.0V : 1ns で変化) を与えて、過渡解析を行う。また、AC クロストークについては、変化した過渡電流値の積分により、端子間の容量値が計算できる (Appendix C.2 に記載)。Psub2 以外の端子電圧について、センサー電圧を印加した状態：

VP sub1 = VP sub3 = VActive = 0.0V, VBack = 100.0V の条件のもと行う。

6.3.3

クロストークの評価

6.3.1 項で定義した 4 種類のクロストークに対して、それぞれどの程度あらわれるかを確認する。
（1）センサー／センサークロストーク（DC）
図 6.10 は、センサー間 DC クロストークのシミュレーション IV 特性である。
DCcross (S/S) LinearA

1.0e−05

BPW0um

BPW0um

BPW2um

BPW2um5.0e−06
BPW4um

BPW4um

BPW6um

BPW6um

0.0
BPW8um

BPW8umIPsub3

IPsub3A

DCcross (S/S) Linear

0.000101.0e−05
1.0e−06
1.0e−071.0e−081.0e−091.0e−101.0e−111.0e−121.0e−13−1.0e−12−1.0e−11−1.0e−10−1.0e−09−1.0e−08−1.0e−07−1.0e−06−1.0e−05−0.00010−0.0010−5.0e−06−1.0e−05−1.5e−05−2.0e−05−6 −5 −4 −3 −2 −1 0 1
VPsub2

2

3

4

5

6
V

(a) IP sub3 - VP sub2 特性 (y:Log)−6 −5 −4 −3 −2 −1 0 1
VPsub2

2

3

4

5

6
V

(b) IP sub3 - VP sub2 特性 (y:Linear)

図 6.10: センサー／センサー DC クロストークのシミュレーション結果
片方のセンサー端子：Psub2 の電圧を変化させると、センサー端子間 (Psub2 - Psub3) に電流のやりとりがあることが見てわかる。そして、BPW の幅が大きくなるほど、つまりセンサー端子 (BPW を含めて)の間隔が狭まるほど、端子間の電流が起きやすくなる。更に、センサー端子電圧 Psub2 の電圧が正の領域のほうが、負の領域よりも端子間電流が起きやすい。
これらの事象の原因を探るため、デバイスのキャリア密度分布を調べる。図 6.11 はデバイスのホール密度分布を見たものである。

6.3 センサークロストークの解決

49

Hole : DCcross(S/S), Vpsub=5V
Hole : DCcross(S/S), Vpsub=0V[ cm^−3 ][ cm^−3 ]Psub2
Active
+
BOX

Psub3
BPW

1.00e+19

1.00e+19BPW

1.00e+16
1.00e+16

1.00e+13
1.00e+13

Substrate

1.00e+10
1.00e+10

1.00e+07

1.00e+07

1.00e+04

1.00e+04(a) ホール密度分布 (VP sub2 = 0.0V)(b) ホール密度分布 (VP sub2 = 5.0V)

図 6.11: センサー／センサー DC クロストーク評価でのホールの密度分布 ( BPW 幅：5µm )2 つの図を見比べると分かるように、VP sub2 = 5.0 V ではセンサー層／ BOX 層界面付近にホールの濃い領域ができていることが分かる。Psub2 の電圧が正の領域の方でセンサー間電流が生じやすい理由として、

Active 層の電圧に対し正の電圧の方がセンサー部分にホールが誘起されやすいことが原因と考えられる。
（2）センサー／センサークロストーク（AC）
図 6.12 は、センサー間 AC クロストークでのシミュレーション過渡電流を表したものである。

AV

ACcross (S/S)

3.

6.e−08
BPW0um5.e−08Vpsub24.e−082.

BPW2um3.e−08BPW4um2.e−08
BPW6um0.

1.e−08IPsub3

VPsub21.

0.
−1.e−08−2.e−08−3.e−08−1.
−4.e−08−5.e−08−2.

−6.e−08
0

2e−09

4e−09
t

6e−09
s

図 6.12: センサー／センサー AC クロストークの過渡電流
図のように電圧パルス (VPsub2:灰色) の時間変化のタイミングで、もう一方の端子に電流 ( IPsub3 ) が発生していることが分かる。そして、BPW の幅が大きくなることで、クロストーク電流も大きくなっている。
これらの特徴は容量の式 Q = CV を表している。センサー端子 Psub3 での電流値は、IP sub3 = dQPdtsub3 =dVP sub2dと容量と電圧時間変化に比例する。BPW の幅が大きい、つまり電極間が近づけ
dt (CVP sub2 ) = C
dt

ば容量 C は大きくなるので、電流値は大きく表れる。

6.3 センサークロストークの解決

50（4）センサー／回路クロストーク（AC）
図 6.13 は、センサー／回路素子間 AC クロストークのシミュレーション過渡電流を表したものである。
ACcross (S/C)

1.0e−07

AV

3.

BPW0umVpsub22.

BPW2um5.0e−08
BPW4um
BPW6um1.

0.

IDrain

VPsub2

BPW8um0.0−5.0e−08−1.

−2.

−1.0e−07
0

2e−09

4e−09

6e−09
s

t

図 6.13: センサー／回路 AC クロストークの過渡電流(2) と同様に、電圧の時間変化のタイミングで電流が起きており、容量性のクロストークを表した結果となっている。BPW の幅について、BPW の端がトランジスタ位置に近くなるにつれてクロストークが大き
くなり、トランジスタ下に BPW がかかるようになるとクロストークは一定値で飽和する。

6.3.4

クロストークの解決方法

各クロストークに対する解決を行う。図 6.14 に、クロストーク解決に用いるものをパラメータと共にまとめた。(1) センサー／センサークロストーク (DC) に対しては、「ﬂoating にした BNW をセンサー端子間に配置」、(2) センサー／センサークロストーク (AC) に対しては、「電位を固定した Psub をセンサー端子間に配置」、(4) センサー／回路クロストーク (AC) に対しては、「2 層 SOI 構造によるセンサー／回路間のAC 分離」で解決を行う。
ACTIVE

Vmid
NMOS

n+
BOX

1μm

SiO2

1μm

(1) BNW(2) 電位固定
Psub(4) 2 層 SOI
Back

図 6.14: センサークロストーク対策の構造まとめnSi

6.3 センサークロストークの解決

51

クロストークの解決

6.3.5

図 6.9 のシミュレーション構造に、それぞれ対応した解決オプションを付加してシミュレーションを行った。
（1）センサー／センサークロストーク（DC）の解決
解決方法は、「BNW を使ったホールチャネルの切断」である。方法はセンサー端子間に BNW を打ち込
み、電位を固定しない状態 (ﬂoating) に保つ。これにより完全にセンサー間の DC クロストークが遮断できる。図 6.15 は、BNW を 1µm 付加した場合の、センサー間 DC クロストークのシミュレーション IV 特性である。
DCcross (S/S) BNW=1.0um

AA

DCcross (S/S) BNW=1.0um−1e−145.0e−09

BPW0um

BPW0um

BPW2um−1e−13

BPW2um0.0

BPW4um

BPW4um−1e−12
BPW6um

BPW8um

−5.0e−09−1e−10IPsub3

IPsub3

BPW6um

BPW8um−1e−11−1e−09−1.0e−08−1e−08−1.5e−08−1e−07−1e−06−2.0e−08−6 −5 −4 −3 −2 −1 0 1
VPsub2

2

3

4

5

6
V

−6 −5 −4 −3 −2 −1 0 1
VPsub2(a) IP sub3 - VP sub2 特性 (y:Log)

2

3

4

5

6
V

(b) IP sub3 - VP sub2 特性 (y:Linear)

図 6.15: センサー／センサー DC クロストークのシミュレーション結果：BNW1µm 配置
図 6.10 と比較すると分かるように、センサー間に BNW を配置することで、センサー間の電流のやり取りがなくなる。この原因を見るために、ホール分布を確認する。

Hole: DCcross(S/S), BNW=1.0um, Vpsub=0V

Hole: DCcross(S/S), BNW=1.0um, Vpsub=5V[ cm^−3 ][ cm^−3 ]1.00e+19

1.00e+19

1.00e+16

1.00e+16

1.00e+13

1.00e+13

1.00e+10

1.00e+10

1.00e+07

1.00e+07

1.00e+04

1.00e+04

BNW(a) ホール密度分布 (VP sub2 = 0.0V)(b) ホール密度分布 (VP sub2 = 5.0V)

図 6.16: センサー／センサー DC クロストーク評価でのホール密度分布：BNW1µm
図 6.16 に示すように、ホールチャネルが BNW のインプラントにより遮断されていることが分かる。これにより、センサー間の DC クロストークが完全に抑えることができる。他のシミュレーション研究を通6.3 センサークロストークの解決

52

して、この BNW インプラントによるクロストーク抑制は、分布幅・濃度に依存していることが分かった。
現在のインプラント濃度のもとでは、BNW インプラントは最低 1µm の幅をもって使用する必要がある。
ストリップ型検出器であれば線状に、ピクセル型検出器であれば格子リング状に配置することになる。これらは DSSD の N 型 Strip 側で「P stop」という名前で使用されているものと同じである（図 3.4）。実際には製造時から、BOX 層に正の電荷が一定量トラップされているので、N 基板での Psub 間の DC クロス
トークは小さいと思われる。
（2）センサー／センサークロストーク（AC）の解決
解決方法は、「Psub を使った電位固定端子」が考えられる。方法はセンサー端子間に電位を固定した Psub
端子をつけるというものである。図 6.17 は、シミュレーション過渡電流である。

3.

A

V

ACcross (S/S), Gpsub=1um

5.e−08
BPW0um2.

4.e−08Vpsub23.e−08BPW2um2.e−08BPW4um
BPW6um0.

1.e−08IPsub3

VPsub21.

0.
−1.e−08−2.e−08−1.

−3.e−08−4.e−08−2.

−5.e−08
0

2e−09

4e−09
t

6e−09
s

図 6.17: センサー／センサー AC クロストークの結果：電位固定 Psub 1µm
このように、図 6.12 と比較すると AC クロストークを抑えることができているが、完全に抑えることはできない。
更にこの方法では、センサー端子として使わない Psub 端子がシグナル電荷を収集してしまう。そのため、あまり実用的とは言えず、対策としては Psub 間の距離を離すことの方が良い。
（4）センサー／回路クロストーク（AC）の解決
解決方法は、「2 層 SOI 構造を使ったセンサー／回路の静電遮蔽」である。これにより完全にセンサー／
回路間のクロストークが遮蔽できる。方法は、2 層 SOI 構造での middle silicon 部分を固定電圧におとして、センサーと回路を容量的に分離する。図 6.18 は、middle silicon を 0 (V) に落とした場合の、センサーと回路間の AC クロストークによるシミュレーション過渡電流である。

2 層 SOI 構造により、クロストーク電流がなくなっており、センサーと回路間の AC クロストークが遮断できている。これは middle silicon が電位固定されていることで、両端子の AC クロストークの対象が middle
silicon へ向けることができているからである。

6.4 電荷収集メカニズムへの対策

53

3.

A

V

ACcross (S/C), Double SOI

1.0e−15
BPW0umVpsub22.

BPW2um5.0e−16
BPW4um
BPW6um1.

0.

IDrain

VPsub2

BPW8um0.0−5.0e−16−1.

−2.

−1.0e−15
0

2e−09

4e−09
t

6e−09
s

図 6.18: センサー／回路 AC クロストークの結果：2 層 SOI

6.4

電荷収集メカニズムへの対策

SOI 検出器のようなモノリシック型検出器では、センサーと回路が近接するため、センサーのみの電荷収集とは違った形となる。この節では、まず電荷収集の特徴を定量的にみるパラメータを定義し、その後電荷収集メカニズムを TCAD で検証する。そして、電荷収集メカニズムへの対策手段を TCAD により確認
する。

6.4.1

評価方法

電荷収集に関して議論するパラメータは、「(1) 電荷収集比」「(2) 電荷収集速度」の 2 つである。例として、3 つの等間隔に並んだピクセル端子 (Psub1, Psub2, Psub3) に対して、中央のピクセル Psub2 に放射線が入射したとする。その結果、3 つのセンサー端子と裏面端子 (Back) に、図 6.19(a) のような過渡電流が得られ、Psub2 に対して (b) のような収集速度のプロットが得られたとする。
（1）電荷収集比
電荷収集比を、「入射ピクセルで回収された電荷量／裏面で回収された電荷量」で定義する。

Ratio(%) =QP sub2
× 100
Qback

(6.1)

ここで Qback は裏面で回収された電荷量であり、QP sub2 は入射したピクセル端子で回収された電荷量になる。各電荷量は、過渡電流を積分することで求める。具体的には、シミュレーションによる過渡電流の測定
点を折れ線で結び、暗電流値からの絶対値を積分している。積分時間はシグナル過渡電流が十分小さくな
る時間：5(µs) として計算した。
図 6.19 の場合は、電荷収集比は 96.5%となる。この電荷収集比は、放射線による電離電荷が複数のピクセ
ル端子で、どの程度シェアされるかという収集比をみる量になる。
今回、7 章でみるように、高エネルギー実験用に開発する SOI 検出器はバイナリ型 (1 ビット) であるため、収集比は参考程度に見ていただけるといい。例えば、電荷情報を複数ビットのデジタル情報に変換する場合
は、複数のピクセルで重心をとり位置分解能の向上を狙うため、収集比は必須パラメータとなる。

6.4 電荷収集メカニズムへの対策

54（2）電荷収集速度
電荷収集速度を、「収集総電荷量の割合に対する時間」で定義する。
図 6.19(b) の横軸：収集割合は、Psub2 で回収された総電荷量に対する収集電荷の割合である。縦軸：収集
時間は、その収集割合の電荷量に達するまでに要した時間である。例えば、グラフから「Psub2 で収集された総電荷量の 90%の電荷を、収集する時間が 2.2 (ns) であった」ということができる。本論文では収集速度に対して、90%の収集までに要した時間で議論することとする。
収集時間はなるべく早い方がいい。収集時間が遅いと、ヒット情報の遅延、電荷のパイルアップの発生、電荷収集時のドリフト時に再結合する確率増加、などが懸念されるからである。
SPD_Psub2 : N/HR/50um/S

All : N/HR/50um/S, { depo_x =5um, woACT }

×10

×10

1.2

-9

Collection time (s)

I(A)

-6

-Qback = 8.454e-16(C)1

QPsub1 = 4.865e-18(C)0.8

QPsub2 = 8.162e-16(C)

0.6

2.5
wo ACT : depo_x= 5um

2
1.5

Qpsub3 = 2.427e-17(C)
1

0.4
0.2

0.5

0

0

-0.2
0

×10

-9

1

2

3

4

5

6

7
time(s)010(a) 過渡電流例

20

30

40

50

60 70 80 90
Collection rate (%)(b) 収集速度プロット例

図 6.19: 電荷収集効率、速度の説明

6.4.2

SOI 検出器での電荷収集メカニズムと問題点

SOI 検出器はモノリシック型検出器であるため、センサー層の電荷収集を考える場合、回路層の存在を考えなくてはならない。センサークロストーク 6.3 節と同じように BOX 層上部一面にシリコン層：Active
層をつけてシミュレーションを行った。
まずは比較のために、Active 層の有無で電荷収集のメカニズムがどう変わるのかをみる。
シミュレーションセットアップ
シミュレーション構造は図 6.20 (a) のように、センサー厚：50µm、センサー端子間距離：20µm、センサー端子は 3 つ (Psub1,Psub2,Psub3) の構造である。センサー厚：50µm としたのは、シミュレーション時
間短縮のためである。Active 層なしでは、Active 層を取り払ってシミュレーションした。
シミュレーション方法は、図 6.20 (b) のように、センサー層に電離を模した電荷ペアを配置し、センサー
電圧をかけて過渡解析をした。

MIP を仮定した電離電荷を再現するため、電荷ペアをセンサーに対して垂直に線状に配置し、電荷収集を行った（100 ペア/µm、幅：2µm）。電離電荷は、TCAD 内のソフトエラー生成用のモバイル電荷を用いた。
また、電荷の配置位置は Psub2 からの距離（depo x = 0 ∼ 10 µm）を変えて配置した。
センサー電圧：VBack =30.0 V として、センサー層内を全空乏化、他の端子は全て 0 V に落として各端子での過渡電流をシミュレーションした。

6.4 電荷収集メカニズムへの対策

55

Active 層なしでは Active 部分がなくなる

Active
Psub1

Psub2

A

Psub3

A

IPsub1n+ Active

48nm

n+

BOX

200nm

BOX

SiO2

1μm

p+

50μm

20μm

IPsub3

SiO2

p+

Psub

A

IPsub2p+

電荷ペア生成depo̲x(0 ~ 10μm)

n-

n-

Si

A
Iback

Back
(a) シミュレーション構造

Si

Vback = 30.0 V(b) 電圧設定・電荷情報

図 6.20: 電荷収集のシミュレーション構造：Active 層の有無
シミュレーション結果
まずは電離電荷位置（depo x）を変えた場合の、中央のセンサー端子 Psub2 での過渡電流を図 6.21 に示す。

-IPsub2 : N/HR/50um/S, { with ACT }-IPsub2 : N/HR/50um/S, { without ACT }

×10

×10

-6

-IPsub2(A)-IPsub2(A)-6depo_x = 0um
depo_x = 2um
depo_x = 4um
depo_x = 6um
depo_x = 8um
depo_x = 10um

1.6
1.4
1.2
1

depo_x = 0um
depo_x = 2um
depo_x = 4um
depo_x = 6um
depo_x = 8um
depo_x = 10um

1.4
1.2
1
0.8

0.8
0.6
0.6
0.4

0.4
0.2

0.2

0

0

-0.2
0

×10

-9

2

4

6

8

10
time (s)-0.20(a) Active 層なし

×10

-9

2

4

6

8

10
time (s)(b) Active 層あり

図 6.21: 電荷収集の過渡電流：Active 層の有無
過渡電流の結果から 3 つのことが言える。
（1）電離電荷位置（depo x）がセンサー端子 Psub2 から遠ざかるに従って、過渡電流の波高が小さくなる。
（2） Active 層ありでは過渡電流に 2 つの山がみられる。
（3） Active 層ありでは過渡電流に遅れがみられる。

(1) は、電離電荷位置が離れれば隣のセンサー端子と電荷を分割する量が増えていることを示している。(2)について、比較的時間帯の早い山（∼ps, depo x=10µm では 0.5ns 付近）はミラーチャージによる電極内電6.4 電荷収集メカニズムへの対策

56

荷の移動を示しており、後の山 (∼ns) は電離電荷の収集を表している。(3) は後で原因の考察を行う。
次に定量的な評価に移る。図 6.22 に Psub2 での、(a) 電荷収集比を電離電荷の位置 (depo x) 依存性について見たもの、(b)depo x = 0, 10 µm での電荷収集速度を示す。それぞれ Active 層の有無で同時プロットしている。
SPD_Psub2 : N/HR/50um/S

Ratio : N/HR/50um/S

×10

Collection time (s)Ratio (%)

-9

100

80

w ACT : depo_x= 0um

14

wo ACT : depo_x= 0um

12

w ACT : depo_x=10um

10
wo ACT : depo_x=10um

8

60
6
4

40

2

With Active

20

0

Without Active

0
0

2

4

6

8
10
depo_x (um)(a) 電荷収集比：Active 層の有無

-2
0

10

20

30

40

50

60 70 80 90
Collection rate (%)(b) 電荷収集速度：Active 層の有無

図 6.22: 電荷収集パラメータ：Active 層の有無
このように Active 層なしの方が、電荷収集比が高く、収集速度が速いことが分かる。収集比に関して、Active 層の有無での差は、最大で depo x=7µm の場合で 28%も高い。一方、収集速度の Active の有無での差については、depo x=0µm で最小となり、depo x=10µm で最大となる。最大となる depo x=10µm では、Active 層なしで 9 倍近く収集速度が速い（90%収集の場合）。
以上のように Active 層の存在により、電荷収集という点で性能劣化がみられる。これらの劣化の原因を探る
ため、まずは電場形状をみる。図 6.23 はセンサー間を拡大した電場形状である。図に示すように、「Active層なし」では電気力線がセンサー端子 Psub に向かっているが、「Active 層あり」では電気力線が BOX 層へ突き刺さる形となっており、センサー端子へ向かっていない。
それでは実際に、電荷が収集されていく様子をホール密度分布の時間変化で観察する。
E field ( NHR50um,30V )E field ( NHR50um,30V,woSOI )
Psub2

Psub3

BOX

Psub2

1.50e+04

1.15e+04

Psub3

Active+BOX

1.15e+04

8.84e+03

8.84e+03
Substrate

1.50e+04

Substrate(a) Active 層なし

6.79e+03

6.79e+03

5.21e+03

5.21e+03

4.00e+03

4.00e+03(b) Active 層あり

図 6.23: 電場形状の違い：Active 層の有無

6.4 電荷収集メカニズムへの対策

57

1.0e−9(s) Hole (NHR50um,30V,x10,woSOI)

1.0e−9(s) Hole (NHR50um,30V,x10)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(a) 1(ns) 後：Active 層なし(b) 1(ns) 後：Active 層あり

4.0e−9(s) Hole (NHR50um,30V,x10,woSOI)

4.0e−9(s) Hole (NHR50um,30V,x10)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(c) 4(ns) 後：Active 層なし(d) 4(ns) 後：Active 層あり

7.0e−9(s) Hole (NHR50um,30V,x10,woSOI)

7.0e−9(s) Hole (NHR50um,30V,x10)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(e) 7(ns) 後：Active 層なし(f) 7(ns) 後：Active 層あり
15.0e−9(s) Hole (NHR50um,30V,x10)

15.0e−9(s) Hole (NHR50um,30V,x10,woSOI)[ cm^−3 ][ cm^−3 ](g) 15(ns) 後：Active 層なし

1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(h) 15(ns) 後：Active 層あり

図 6.24: ホール密度分布の時間変位：Active 層の有無

6.4 電荷収集メカニズムへの対策

58

図 6.24 はセンサー端子間を拡大した、Active 層の有無（depo x=10µm）でのホール分布の時間経過を見たものである。図のように Active 層ありでは、電離電荷は「BOX 層界面に到達した後に、界面付近を移動しながらセンサー端子に回収される」という経路をとることが分かる。この経路に当たる、BOX 層とのSi/SiO2 界面は格子欠陥の宝庫であり、トラップや再結合率が大きくなると考えられる。またセンサー間にホールが蓄積することで、センサー間クロストーク (DC) でみたようなセンサー間の導通現象が懸念される。
実際には、このように Active 層が全面に置かれているわけではないので、ここまでの電荷収集の遅延は見られないはずである。しかし、2 層 SOI 構造では BOX 層上部一面に Silicon 層が置かれる形になり、この効果が顕著になると予想される。そのため、何かしらの対策を講じるべきである。

6.4.3

電荷収集メカニズム解決方法

6.4.2 節の結果を踏まえて電荷収集メカニズムを改善する方法を述べる。以下の 2 つの方法を使用する。
（1） BPW をセンサー端子に付随（2） BNW をセンサー端子間に配置
それぞれ N 基板の場合のインプラントタイプであり、P 基板の場合は不純物タイプ P/N を反転させて使用する。各インプラントによるシミュレーション構造を図 6.25 に示す。図 6.20 での Active 層ありの構造に対して、BPW, BNW を付加した形である。電圧設定や落とした電荷情報は図 6.20 (b) と同じ条件である。
図で定義した BPW, BNW の幅を変化させてシミュレーションを行った。
ActiveActive
Psub1

Psub2

Psub3

Psub1

n+ Active
BOX

SiO2

1μm

48nm

n+ Active

200nm

BOX

50μm

20μm

n-

Back

Si

Psub3
48nm
SiO2

1μm

Psub

BPW 幅変化

Psub2

200nm

Psub
50μm

20μm

BNW 幅変化

n-

Si

Back

(a) BPW 付加(b) BNW 付加

図 6.25: 電荷収集のシミュレーション構造
それでは、以降にシミュレーション結果を表示する。それぞれの効果を独立に見るため、BPW,BNW のどちらか一方を選択してシミュレーションを行った。図 6.26 に BPW を、図 6.27 に BNW を付加した場合の収集比、収集速度を示す。それぞれインプラントの幅に対して同時プロットしている。
図のように、BPW の幅が大きくなるほど収集速度も速くなり、BPW のない場合と比較して 6 倍ほど速くなる（90%収集の場合）。一方、BNW は幅:8µm で速度が最速となり、BNW のない場合と比較して 4 倍ほ
どの速くなる（90%収集の場合）。図 6.28 は BPW, BNW を付加することによる、電場形状をそれぞれ示したものである。

6.4 電荷収集メカニズムへの対策

59

SPD_Psub2 : N/HR/50um/S

Ratio : N/HR/50um/S

×10

Collection time (s)Ratio (%)

-9

100

80

60

BPW: 0um

14
BPW: 0um

12

BPW: 2um
BPW: 4um

10

BPW: 6um

8

BPW: 8um

6

BPW: 2um

440
BPW: 4um

220

BPW: 6um

0

BPW: 8um

0
0

2

4

6

-2
0

8
10
depo_x (um)10(a) 電荷収集比：BPW

20

30

40

50

60 70 80 90
Collection rate (%)(b) 電荷収集速度：BPW

図 6.26: 電荷収集パラメータ：BPW

SPD_Psub2 : N/HR/50um/S

Ratio : N/HR/50um/S

×10

Collection time (s)Ratio (%)

-9

100

80

60

16

BNW: 0um

14

BNW: 4um

12

BNW: 8um

10

BNW:12um
BNW:16um

8
BNW: 0um

6
BNW: 4um

40

4
BNW: 8um

220

BNW:12um

0

BNW:16um

-2
0
0

2

4

6

8
10
depo_x (um)(a) 電荷収集比：BNW

0

10

20

30

40

50

60 70 80 90
Collection rate (%)(b) 電荷収集速度：BNW

図 6.27: 電荷収集パラメータ：BNW
E field ( NHR50um,30V,BPW6um )E field ( NHR50um,30V,BNW6um )
1.50e+04

1.50e+04
BPW

BPW(a) BPW：幅 6 (µm)

BNW1.15e+04

1.15e+04

8.84e+03

8.84e+03

6.79e+03

6.79e+03

5.21e+03

5.21e+03

4.00e+03

4.00e+03(b) BNW：幅 6 (µm)

図 6.28: BPW, BNW による電場形状の違い

6.4 電荷収集メカニズムへの対策

60

各インプラントがない場合（図 6.23）と比較すると、その変化が分かる。

(1) BPW では、あまり電場形状に変化が見られないが、センサー面積が大きくなったために、BOX 層界面でのドリフト量が減り、収集速度が速くなったと考えられる。

(2) BNW では、センサー電界に大きな変化が見られ、BNW の領域を避けてセンサー端子に電場が向いていることがわかる。そのため、BOX 層界面に達してからセンサー端子に回収されるという経路がとりにく
いと考えられる。
図 6.29 は各インプラント幅：6 µm に対する depo x=10µm での、ホール分布の時間経過の比較である。

(1) BPW
BPW 付のホール分布の時間変化から分かるように、BPW によりセンサー間距離が仮想的に狭まること
により、電離ホールがセンサー間に長時間とどまることなく、電極に収集されていることが分かる。しかし、BPW の面積を増やすことは、「センサー周りの寄生容量を大きくすること」「センサー間クロストークの増大」を招くため、あまり好ましくない。BPW は Backgate 効果を抑える効果もあるが、2 層 SOI 構造
では middle silicon がセンサーポテンシャルを遮蔽するので、考慮しなくてもいい。以上から次の BNW の方が優れていると考える。

(2) BNW
BNW 付のホール分布の時間変化からわかるように、電気力線と同じようにホールが BNW の領域を避けてセンサー端子に向かっていることが分かる。そのため、本来センサー端子間の界面に蓄積されていくはずであった電荷がスムーズにセンサー端子に回収されている。

BNW は基板よりも N 型の濃い部分なので、センサーポテンシャルを伝えやすく、図 6.4.3 のような電場を生んだと考えられる。一方で、このポテンシャルを伝えやすいという性質から、Backgate 効果を誘発させやすいという難点が予想されるが、これは 2 層 SOI 構造では関係なくなる。
他にも BOX 層を厚くする、P 基板にする、センサー電圧を大きくするといった方法で電荷収集効率・速度を上げることができる。放射線蓄積による BOX 層でのホールトラップでも電場形状の変化は起こるが、放射線ダメージ補償電圧を middle silicon にかけるのでセンサー電界も補償されることになる。これらのオプ
ションについては、本論文では記述しない。

6.4 電荷収集メカニズムへの対策

61

1.0e−9 Hole (NHR50um,30V,x10,BPW6um)

1.0e−9 Hole (NHR50um,30V,x10,BNW6um)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(a) 1(ns) 後：BPW ( 幅 = 6.0 (µm) )(b) 1(ns) 後：BNW ( 幅 = 6.0 (µm) )4.0e−9 Hole (NHR50um,30V,x10,BPW6um)

4.0e−9 Hole (NHR50um,30V,x10,BNW6um)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(c) 4(ns) 後：BPW ( 幅 = 6.0 (µm) )(d) 4(ns) 後：BNW ( 幅 = 6.0 (µm) )7.0e−9 Hole (NHR50um,30V,x10,BPW6um)

7.0e−9 Hole (NHR50um,30V,x10,BNW6um)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(e) 7(ns) 後：BPW ( 幅 = 6.0 (µm) )(f) 7(ns) 後：BNW ( 幅 = 6.0 (µm) )15.0e−9 Hole (NHR50um,30V,x10,BPW6um)

15.0e−9 Hole (NHR50um,30V,x10,BNW6um)[ cm^−3 ][ cm^−3 ]1.00e+13

1.00e+13

3.98e+12

3.98e+12

1.58e+12

1.58e+126.31e+116.31e+112.51e+112.51e+11

1.00e+11

1.00e+11(g) 15(ns) 後：BPW ( 幅 = 6.0 (µm) )(h) 15(ns) 後：BNW ( 幅 = 6.0 (µm) )図 6.29: ホール密度分布の時間変位：BPW, BNW

6.5 TCAD シミュレーションまとめ

6.5

62

TCAD シミュレーションまとめ

この章では SOI 検出器の課題となっていた、「放射線ダメージ」「センサークロストーク」「電荷収集メカニズム」についての課題克服研究を TCAD シミュレーションを通して行った。
「放射線ダメージ」については、前章の放射線ダメージの実験についての再現を行い、その上で放射線ダメージへの対策を考えた。結果として、2 層 SOI 構造による middle silicon の電位を変えることで、放射線ダメージを補償することで解決できることを示した (6.2.2 項)。
「センサークロストーク」については、センサークロストークの定義・種類分けを行い、クロストークへの対策を考えた。結果として、BNW によるセンサー間の DC 的分離、2 層 SOI 構造によるセンサー／回路間の AC 的分離ができることを示した (6.3.5 項)。
「電荷収集メカニズム」については、SOI 検出器での電荷収集過程が好ましくないため、高エネルギー実
験向けの電荷収集への対策を考えた。結果として、BNW でセンサー電界形状を変えることで高エネルギー実験向けのセンサー環境を構築できることを示した (6.4.3 項)。
以上の結論から導かれる、高エネルギー実験向けのセンサー・基板構造は図 6.30 となる。

放射線ダメージ補償
2 層 SOI 構造- Vmidクロストーク遮蔽
Backgate 効果遮蔽

PMOS

NMOS

PMOS

NMOS

p+

n+

p+

n+

ホールトラップ
n-

p+

p-

n+

n-

p+

p-

n+

+ + + + +SiO2

Middle Silicon
p+

p+

BNW

p+

クロストーク遮蔽
電荷収集改善Sin-

図 6.30: 高エネルギー実験向けのセンサー構造
それぞれのピクセルサイズ、有感層の厚さなどでパラメータを変える必要はある。本研究の不十分な点
は、実機での証明、3 次元シミュレーションであろう。また、middle silicon による補償電圧は放射線蓄積量によって変動するので、これらを自動で電圧調整を行う仕組みがあると更にいい。
これら研究により SOI 検出器は高エネルギー実験に向けて実用可能になったと言える。次の章では、高エネルギー実験向けの SOI 検出器:PIXOR の開発に入る。

第 7 章 高エネルギー実験 Belle II へ向けた SOI
検出器：PIXOR の開発
SOI PIXOR(PIXel OR) は多くの利点を追求し、高エネルギー実験での崩壊点検出器に特化した、SOI検出器である。3.3 節での要求を満たすように設計し、Belle II SVD 最内層への応用を目標として掲げた。
PIXOR の構築には、KEK の新井康夫様、坪山透様にご協力とアイデアをいただいた。また試作チップ：
PIXOR1 の製作には株式会社エイアールテック様 [19] にご協力をいただいた。

7.1

設計目的・思想

設計目的は、「高エネルギー実験の崩壊点検出器へ向けた SOI 検出器の開発」である。具体的な目標として、「Belle II SVD 最内層のアップグレードに向けた開発」を掲げた。Belle II SVD の最内層 L3 (3.2.1 項)
では、占有率が 6.7%と少々高めの値が予想されている。PIXOR の開発は、この占有率を下げることを第1 目的とする。
設計思想は、Belle II SVD に向けて「現在の半導体検出器のトレンドを取り入れつつ、新しい有効なコンセプトを導入する」というものである。現在、高エネルギー実験で使用されている崩壊点検出器を中心に多くの文献から情報を得て、読み出し回路の構築を行った（参考文献：[20], [21], [22], [23] など）。

Belle II でのトリガーは、高い周波数 (最大で 30kHz) で、不定期に、トリガー時間から遅れてくる ( trigger
latency = 5µs )。そのため、時間情報を記憶する波形サンプリング型であること、読み出し時間が少ない
こと、trigger latency 時間だけヒット情報を格納しておくことが必要になる。
これらを考慮して、以下の特徴を持たせた SOI 検出器：PIXOR の開発を行った。

1. PIXOR 構造
2. バイナリヒット判定方式
3. カウンタによるトリガー待ち方式
4. ヒットアドレス読み出し
この 1.∼4. の順にセンサーからの信号は処理される。
これらの特徴は、ハイレートな高エネルギー実験の崩壊点検出器では非常に有効である。

1. PIXOR 構造
2.∼4. の処理回路を、センサーレイアウト上に再現する (オンセンサー) ため、広大な回路面積が必要となり、1 ピクセルのサイズが大きく、位置分解能が低下すると考えられる。そこで、PIXOR 構造により回路面積をシェアすることで、位置分解能を保ちつつ複雑な処理機能を持たせる。
詳細は、7.2 節に載せる。

63

7.2 PIXOR 構造

64

2. バイナリヒット判定方式
バイナリヒット判定方式は、Discriminator によりヒット情報を信号処理の早い段階で 2 値化する。これ
により、アナログ信号処理での高度なノイズ処理、アナログ情報保持のための大型のキャパシタが不要になり、回路の簡単化、小型化が可能になる。

3. カウンタによるトリガー待ち方式
カウンタによるトリガー待ち方式では、ヒット時間情報を trigger latency 時間分、格納する。カウンタを使うことで、デジタル回路内での動作部分を最小限に抑えることができ、安定した回路動作と消費電力の低下に貢献できる。

4. ヒットアドレス読み出し
更に、ヒットアドレス情報のみを読みだすことで、全てのピクセルのヒットマップ情報を読み出すよりも、データ量、転送時間の縮小が可能である。これは占有率、ヒット情報が少ない場合に効果的な手法である。

7.2

PIXOR 構造PIXOR 構造は PIXel OR により、1 チャンネルの負担する回路面積を増やし、更に複雑な処理を行うことのできる画期的な構造であり、ピクセル型・ストリップ型の中間構造にあたる。この節では、ピクセル型、ストリップ型のメリット・デメリットを整理した後、PIXOR 構造について説明する。

7.2.1

ピクセル型、ストリップ型のメリット・デメリット

位置検出器にはピクセル型とストリップ型検出器の 2 種類があり、それぞれに対して表 7.1 のようなメ
リット・デメリットがある。

表 7.1: ピクセルとストリップの比較
項目

ストリップ

ピクセル

(a)

占有率

× (高い)⃝ (低い)(b)

S/N

× (低い)⃝ (高い)

物質量× (高い)⃝ (低い)(c)ゴースト× (あり)⃝ (なし)(d)

不感時間⃝ (短い)× (長い)

位置分解能⃝ (小さい)× (大きい)7.2 PIXOR 構造

65

ピクセル側から見た場合、メリットが (a)∼(c)、デメリットが (d) となる。以下に、各メリット・デメリッ
トについて「ピクセル側の視点から」説明を加える。

(a) 占有率が大幅に低下する
占有率について、式 3.1 で定義したように同じ有感時間かつ有感面積が同じ条件ならば、総チャンネル数が大きい方が占有率は小さくなる。例えば、同じセンサーピッチをもつ、n × n ピクセルの検出器と、2 層の n 本のストリップ検出器の占有率を比較した場合を考える。この場合は総チャンネル数はピクセルの方が n 倍大きいので、占有率は 1/n 倍になる。

(b) S/N が大きい、物質量が低下
ストリップに比べて、ピクセルの方がセンサー端子の面積が小さく、センサー寄生容量が小さくできるので、その分ノイズ：N が小さくなる。またシグナル：S は有感層での電離電荷の端子での回収量に比例する
ので、ピクセルではノイズの減った分だけ、有感層を薄くしてシグナルを少なくしてもいい。結果として、ピクセルでは十分な S/N を確保したまま有感層を薄く、物質量を小さくすることが可能になる。

(c) ゴースト発生なし
これはストリップの欠点になる。例えば、放射線が同時に 2 本入射して、2 層のストリップに 2 点ずつ(x1,x2)、(y1,y2) とヒット判定があったとする。この情報から 2 次元的にヒット位置を特定した場合、組み合わせから (x1,y1)、(x1,y2)、(x2,y1)、(x2,y2) の計 4 点が候補として表れる。つまり実際に透過した点の2 乗のヒット点数が候補となる。このダミーの点がゴーストである。ピクセル型であれば、この効果は 1 ピ
クセルが 2 次元情報を持っているため、その心配はない。

(d) 不感時間が増える、もしくは位置分解能に制限がかかる
ピクセルのオフセンサー形式では、複数チャンネルをまとめることで、読み出しを待つ不感時間が出てくる。ピクセルのオンセンサーの場合、センサー上に読み出し処理回路を配置するので、1 ピクセルあたり 1
つの処理回路が必要になる。つまり、1 つの処理回路の面積により、1 ピクセルの大きさ・位置分解能が制限されてしまう。

7.2.2

PIXOR 構造の紹介

高いトリガーレートを使用する高エネルギー実験の場合には、不感時間が多いことはデータ損失を招く
ので致命的である。そのため回路面積を増大させて、位置分解能を犠牲にしたピクセル検出器になることが多い。
その点を改善する構造が、「PIXOR 構造」である (図 7.1)。
PIXOR 構造では、各ピクセルセンサー端子からの信号を (x,y) の 2 方向に OR をとり、その後に読み出し処理を行う。図では読み出し回路 (黄色い三角形) が外部へ伸びているが、実際にはオンセンサーなので、図の SuperPixel の領域内に置かれる。構造として、小さな DSSD を一面で再現し、センサー上部に読み出7.2 PIXOR 構造

66

し回路が置かれた形である。また、一つの PIXOR 構造で一つの処理単位とするので、「SuperPixel」という単位付けをする。実際にセンサーとして稼働させる場合には、この SuperPixel を読み出しチップ内に多数並べて使用することになる。

SuperPixel

処理回路
Psub

+
−
+
−

x

y

図 7.1: PIXOR 構造（図は 4 OR）
こうするとピクセル側で問題のあった回路面積の増大による位置分解能の制限がなくなる。例えば、16×16
ピクセルの検出器があった場合には、センサー上部に 16×16 = 256 個の読み出し処理回路を配置しなくてはならない。これに対して、16 OR(16 のピクセル端子を OR する) の PIXOR 構造をとると、16×2 = 32
個の読み出し処理回路だけでよい。この場合、PIXOR 構造はピクセル検出器に比べて、1 つの処理回路に対して 8 倍もの面積を使用することができる。一般的に n×n ピクセルに対して、n OR の PIXOR 構造をとった場合には、n/2 倍の回路面積を使用することができる。これにより、位置分解能を保ちつつ、回路面積を OR をした数だけ増やすことが可能になる。

7.2.3

PIXOR 構造実現のセンサー構造

センサーからのアナログ信号を分ける、PIXOR 構造実現のためには、センサー周りの環境に関して次の2 つの要求が必要である。「センサーからの信号を 2 方向に分けること」「2 方向の線が互いに絶縁されること」である。2 方向に分けた線をそのままつなぐと、SuperPixel 全体が導通するため、2 方向に分けた線に互いに絶縁されていなくてはならない。この 2 つの要求を満たす構造として、以下の 3 つを検討した。
（a） 2 つのダイオード素子 (2-diode)（b）センサーに 2 つの寄生ダイオード (2Nsub+BPW)（c） 1 ピクセルに 2 つのセンサー端子 (2Psub)7.3 読み出し回路67

図 7.2 に各センサー周辺の模式図を示す。N 基板のセンサーを想定したインプラントの種類である（6.1.1
項）。これらのセンサー構造は、TCAD を用いて Appendix D.1 で議論されている。

… x 方向… y 方向…
…

… x 方向… y 方向…
…

… x 方向… y 方向

…
…

ダイオード

BOX

BOX

BPW

Psub

n-Si

(a) 2-diode

BPW

BOX
Nsub

n-Si

(b) 2Nsub+BPW

BPW

Psub

n-Si

(c) 2Psub

図 7.2: PIXOR 構造実現のセンサー（a）2-diode1 つのセンサー端子で電荷を回収した後、上部回路上のダイオードを 2 つ使用して 2 方向に信号を分ける。ダイオードにより 2 方向の線は DC 的に絶縁されるが、ダイオード容量を通した 2 方向の線の結合が強い点が欠点となる。
（b）2Nsub+BPW(a) のダイオードをセンサー側に形成したものが、(b) の寄生ダイオード構造である。Nsub の周りを BPW
でカバーすることにより、2 つのダイオード (BPW/Nsub) を形成する。電荷を BPW により回収し、Nsub
端子へダイオード特性で伝える。TCAD シミュレーションでは、センサー電荷が回収されると同時にセンサー裏面と Nsub の導通現象が見られたため、正常動作しない可能性もある。
（c）2Psub
センサー端子を 1 ピクセル内に 2 つ配置し、各 OR 方向の信号とする。この欠点はセンサー端子の一方にしか、信号電荷が回収されない可能性があるという点である。この場合は、位置情報として 1 方向の信号だけの出力となってしまい、データ損失ということになる。

7.3

読み出し回路

読み出しチップは複数の SuperPixel を並べて構成され、図 7.3 のように読み出し回路に階層構造をもたせる。各階層ごとに信号をまとめて、同じ線から読み出す。各チャンネルでトリガー時間でのヒットアド
レス情報を得た後、読み出しチップの Column 方向に送られ、Chip Periphery 部分で一時的に格納される。
Chip periphery でのためられたデータは、シリアル化して差動的に外部へと出力される。現在、これらの処理システムはチャンネル部分のみしか決まっておらず、今後開発を進めていく予定である。開発中ではあるが、現在考えている SuperPixel のチャンネルをまとめる Arbiter を用いて読みだす方法案を、Appendix

D.3 に載せる。

7.3 読み出し回路

68

OUT
外部へ

Chip periphery へ

Chip Periphery

次の SuperPixel へ
1 チャンネルの処理回路…
…

センサー端子SuperPixel

Chip Periphery

1 Column
OUT

読み出しチップ
図 7.3: 読み出し回路の階層構造
次に、現在決定しているチャンネル部分の読み出し回路を述べる。回路ブロック図を、図 7.4 に示す。チャンネルの回路は大きく分けて、アナログ部分とデジタル部分から構成される。
アナログ回路は、「Pre-amp」「Shaper」「Discriminator」から構成され、ヒット波形をバイナリ化する。デジタル回路は、「Synchronizer」「SEQ」「Hit time counter」「Trigger compare」の 4 ブロックから構成さ
れ、主に trigger latency 時間分のヒット情報の格納を行う。

< PIXOR1 Channel >クロックに同期

ダウンカウンタ

トリガーと比較

バイナリ化

start/reset

カウンタの制御

アナログ回路デジタル回路図 7.4: チャンネルの読み出し回路

7.3 読み出し回路

7.3.1

69

アナログ回路アナログ回路は Pre-amp と Shaper によりシグナルの増幅と波形整形を行い、Discriminator により閾値
電圧の上下に対するデジタル値に変換する。また、Discriminator の閾値電圧は各チャンネルで独立に電圧設定することが可能である。
試作チップ : PIXOR1 に搭載したアナログ回路は、以前 SOIPIX グループで作成された CPIXTEG2 の流用である。PIXOR1 に載せたアナログ回路のシミュレーション結果について、信号波形を図 7.5 に、表 7.2に回路のパラメータをまとめた。記載している波形・値は、エイアールテック株式会社様より提供していた
だいた Hspice シミュレーションの結果である。
表 7.2: PIXOR1 の Pre-amp+shaper のパラメータ : 4 OR - 2diode
アナログ ゲイン∼ 62.13 (µV /e− )peaking time

∼ 98.7 (ns)

入力換算雑音122.9 (e− )䕿X᪉ྥ䜰䝘䝻䜾ฟຊἼᙧ(LPEᚋ, CNSENS_X = 48䡂F)㟁ᅽ[V]䝥䝸䜰䞁䝥ฟຊ
䝅䜵䞊䝟䞊ฟຊ
䝕䜱䝇䜽䝸ฟຊ
䝕䜱䝇䜽䝸㜈್᫬㛫[s]䝥䝸䜰䞁䝥ฟຊ
䝅䜵䞊䝟䞊ฟຊ
䝕䜱䝇䜽䝸ฟຊ
䝕䜱䝇䜽䝸㜈್㟁ᅽ[V]䕿Y᪉ྥ䜰䝘䝻䜾ฟຊἼᙧ(LPEᚋ, CNSENS_Y = 64䡂F)᫬㛫[s]図 7.5: アナログ回路の信号波形：4 OR - 2diode7.3.2

デジタル回路各チャンネルのデジタル回路では、トリガー信号とヒット情報の処理を行う。デジタル回路作成には、Verilog シミュレーションを通して、動作の確認を行った。
全体の処理動作は、ヒットがあると、その時点の時間からカウンタをスタートさせ、trigger latency 時間
後にトリガー信号の有無と比較、それをトリガー時間でのヒット情報とする。例えば、時間 t1 に読み出しチャンネルにヒット判定があったとすると、時間 t1 からカウンタがスタートする。外部からのトリガー信号は固定された trigger latency 時間：L 後にくるので、時間 t1 + L にトリガー信号の有無を確認する。この時にトリガー信号が来ていれば、このトリガー時間でのヒット判定となる。
この機能を持たせるために、デジタル回路部分を 4 つのブロックに分けた。図 7.6 は、デジタル回路の 4 つのブロックを、内部配線も含めて示したものである。配線の役割を表 7.3 にまとめた。

7.3 読み出し回路

70comp̲OUT1
Discri̲data

Synch̲data[8:0]
comp̲latency
LOAD1

TRG̲sig[8:0] cnt̲OUT1

comp̲OUT1
TRGhit̲OUT

図 7.6: デジタル回路全体ブロック図

表 7.3: PIXOR 内デジタル信号解説
信号名

役割

Discri data

Discriminator からのシグナル

Synch data

CLK に同期させたシグナル

LOAD1

カウンタの制御信号 (H:カウントダ
ウン、L:リセット)

comp latency

カウンタの初期値 (trigger latency 時
間)

cnt OUT1

カウンタの出力値

TRG sig

トリガー信号

comp OUT1

カウンタのリセット信号

TRGhit OUT

トリガー時間でのヒット情報

次に各ブロックの機能を以降に示す。各ブロック単体での回路構成と Verilog シミュレーションの結果は、Appendix D.2 に記載する。
Synchronizer
デジタル回路の入口でクロックに同期させ、波形を 1 クロック分に成形する。DFF(D 型 ﬂip ﬂop) を用
いて、Discriminator の波形をサンプリングすることで、波形サンプリング型の処理回路となる。

SEQ
カウンタの使用状況を把握して制御するブロックになる。カウンタが使用中であれば、後段の入力データを破棄する処理を行い、カウンタが 0 になったところでリセット状態へと切り替える。
試作を行った PIXOR1 は簡単のためカウンタが一つであるが、実機では複数のカウンタによりヒット情報

7.4 Belle II SVD 最内層でのパラメータ71

を複数格納できるようにする予定である。そのため、SEQ にはどのカウンタを使用するかということまで
制御ロジックを組む。

Hit time counter
trigger latency 時間分、ヒット情報を格納するために使用するカウンタ部分になる。カウンタはバイナ
リダウンカウンタになっており、ヒットのあった時刻からカウントダウンが始まる。カウンタの初期値をtrigger latency に合わせることで、カウントが 0 になった時刻にトリガー信号の有無を判定させることができる。1 つのカウンタが記憶できるのは、1 つのヒット情報のみなので、カウンタを複数配置して、データ損失を軽減することを考えている。カウンタは最大 9 bit = 512 クロック までセットできるようにしている。

Trigger compare
カウンタのカウント情報と、外部からくるトリガー信号を比較する場所になる。カウンタのカウントが 0になった時刻を、カウンタの出力値が 9’b000000001 となる値を判定し、この出力とトリガー信号の AND
によりトリガー時間のヒット情報の有無を判定する。つまり、カウントが 0 になった場合にトリガー信号が来ていれば、トリガー時刻でのヒットという扱いになる。
また、トリガー時刻前後のヒット情報も読みだすような、複数サンプリングの方法も考えている。この場合はカウンタが 0 になる出力を、DFF で 1 クロックずつ遅らせて比較することで簡単に実現できる。
これらのデジタル回路に対して、verilog シミュレーションにより波形確認を行ったものが、図 7.7 となる。verilog シミュレーションでは、トリガー信号に対してヒット判定のなかった場合 (前半) とヒット判定のあったもの (後半) に分かれている。
PIXOR1 digital part ver1.7 (gate level)

Page 1 of 1

Yoshimasa Ono
Tohoku Univ
2011/08/26

Baseline = 0
TimeA = 00

Cursor = 0
Baseline = 0
Cursor-Baseline = 0
CLKDiscri_data
LOAD1
Synch_data
TRG_sig
TRGhit_OUT
chip_reset
cnt_OUT1[8:0]
comp_OUT1
comp_latency[8:0]200,000ps

400,000ps

600,000ps

8

1
0

x

x

0
x

0

'hxxx

x

'h006

006

x

006

Hit判定 : Discri̲data=H
カウンタ使用中→ 3CLK後にカウントダウン開始 → Hit情報破棄

006

TRG̲sig=H, comp̲OUT1=L→ Hit情報なし : TRGhit̲OUT=L

006

chip̲reset=H→ 初期化

comp̲OUT1=H, TRG̲sig=H→ Hit情報あり : TRGhit̲OUT=H

図 7.7: デジタル回路全体 verilog シミュレーション

7.4

Belle II SVD 最内層でのパラメータ

SOI PIXOR を SVD 最内層に配置して占有率の低下を狙うため、簡単に占有率を試算して設計パラメー
タの目安を決める。ここで計算されるパラメータは簡易計算によるものなので、大きな不定性を含んでいる。それゆえに、SOI PIXOR でのパラメータを決めるうえでの参考にしたと思っていただけると良い。

7.4 Belle II SVD 最内層でのパラメータ

7.4.1

72

パラメータ試算方法

まずは、各パラメータの計算方法を記す。計算を行うパラメータは以下の 3 つである。

（a）占有率（b）読み出しデータ量（c）固有位置分解能（a）占有率現在のデザイン（DSSD+APV25）での占有率から、簡易的な倍率計算で SOI PIXOR での占有率を調べる。同じ有感面積の置き換えを行い、粒子がセンサー全面に一様に、時間的に一様に入射したとして計算を行う。

DSSD のピッチを xD , yD とし、占有率を OD 、有感面積を Ux × Uy とする。
Ux
Uy
+
xD
yD
ND
ヒットチャンネル数：HD =OD
2
総チャンネル数：ND =

(7.1)
(7.2)

ここで ND は 2 層分の有感領域に対するチャンネル数であるので、1 層分のヒットチャンネル数の計算時に1/2 倍している。
同様に SOI PIXOR の場合、ピクセル OR の数を OR と定義すると、
2Ux UyxP yP ORNP
ヒットチャンネル数：HP =OP
2
総チャンネル数：NP =

(7.3)
(7.4)

DSSD と同様の理由で、1/2 倍が入れられている。
またヒットチャンネル数は、同じ有感面積であれば、サンプリングの時間間隔：サンプリング周波数に依存する。
つまり、サンプリングの時間間隔が大きいほど、バックグラウンドによるヒットが増えた時間分混ざるよ
うになり、占有率が上昇するということである。DSSD 側のサンプリング周波数を RD 、SOI PIXOR 側をRP とする。
HD × RD = HP × RP

(7.5)

以上の式 (7.1) ∼ (7.5) を用いると、式 (7.6) の占有率の計算式を得る。

OP = ODyD Ux + xD Uy xP yP OR RD
2Ux UyxD yD RP

(7.6)

7.4 Belle II SVD 最内層でのパラメータ73（b）読み出しデータ量
ここでは、最終的に送られるデータ量の最低量 (ヒットしたアドレスのみ) を示すことにする。ヒットしたチャンネルのアドレスのみを読みだすので、占有率から計算されるヒット数、ピクセルアドレスの長さに依存する。1 つの位置を決めるアドレスの長さ L について、PIXOR ではピクセル位置としてデータを読み
出すので、

Ux Uy
)⌉
(7.7)
xP yP
ここで ⌈N ⌉ は、N を切り上げた最大整数を表す。実際にはアドレスをつけていく際、端数による余剰分が追加されることもあるが、可能な限り構成を 2 のべき乗単位に調整すればよい。読み出しデータ量は単位
時間当たりの転送ビット量 (bps) で定義される。トリガーレートを G とし、SVD 最内層を SOI PIXOR に
L = ⌈log2 (した場合のデータ量を計算する。
読み出しデータ量：D = HP LG = OD ×

1 Ux
Uy
Ux Uy
(
+
) × G × ⌈log2 (
)⌉
2 xD
yD
xP yP

(7.8)

ヒットアドレスは最終的に、2 次元のピクセルアドレスに変換されるので、読み出しデータ量は OR 数に依存しない。
（c）固有位置分解能
バイナリ形式の読み出し形式なので、位置分解能の計算は簡単である。1 次元の位置のストリップセンサーを考えた場合、バイナリ形式でのヒット情報は高さ：1、幅：p の連続分布とできる。そのため、標準偏差 σ は式 7.10 として与えられる。

∫ p/2
2

σ =

x2
p2
dx =
12
−p/2 p
p
σ=√
12

(7.9)
(7.10)

ここで積分内の分母 p は規格化パラメータである。このように、バイナリ型の検出器ではセンサーピッチ:√
p を 12 で割った数になる。

7.4.2

パラメータ計算結果

まず Belle II SVD の現行案 DSSD + APV25 の場合を表 7.4 に示す [10]。
表 7.4: DSSD + APV25 の場合のパラメータ：SVD 最内層
パラメータ
ストリップピッチ

単位

ϕ:50, z:160
300

µm
µm

有感領域

42.33
122.88×38.4

MHzmm

読み出し形式

アナログ

センサー厚サンプリング周波数

占有率

6.7

%

トリガーレート

30

kHz

Trigger latency

5µs7.4 Belle II SVD 最内層でのパラメータ74

これを SOI PIXOR に置き換えた場合、式 (7.6),(7.8),(7.10) を用いると表 7.5 を得る。

表 7.5: DSSD と PIXOR でのパラメータ変位の比較
読み出しデータ量は 1 ラダー当たりのデータ量

OR 数

ピッチ (µm)

周波数 (MHz)

占有率 (%)

総データ量 (Mbps)

位置分解能 (µm)

センサー厚 (µm)

8

ϕ:25, z:40

42.33

0.0082426.3

ϕ:7.2, z:11.5

100

16
32

ϕ:25, z:40
ϕ:25, z:40

42.33
42.33

0.01650.033026.3
26.3

ϕ:7.2, z:11.5
ϕ:7.2, z:11.5

100
100

表はピッチ、サンプリング周波数を固定した場合に、OR 数によるパラメータの変化を表している。
サンプリング周波数は、速くした方が占有率とデータ量を効率的に下げられることと、Belle II での加速器の周波数：508(MHz) の約数として、42.33MHz を選んだ。ピクセルピッチは、バイナリ型にすることによる位置分解能の低下が考えられるので、DSSD よりも小さい値：ϕ 方向 25, z 方向 40µm を選んだ。
占有率として 0.01%を目指すと仮定すると、16 OR 程度で十分可能であり、回路の面積が縮小できるようであれば 8 OR を目指す。
また、センサーの厚みは 100µm を目標として、物質量の低下を目指す。これは DSSD(300µm) と比較して、S/N の向上から有感層を薄くすることができると考えているためである。しかし、OR 数を増やすことにより、センサー寄生容量が増加するため、実験による確認が必要である。
これらのパラメータはシミュレーション研究などを通して、最適化する必要がある。

7.4.3

SVD への応用方法

次に SVD 最内層へ PIXOR を応用する際の、ジオメトリ的な配置の方法を述べる。この項目に関しても、未定要素が多く、配置案の紹介になる。図 3.3 のように、SVD 最内層は ϕ 方向の 8 枚の各ラダーに対して、

z 方向に 2 枚の DSSD センサーを並べて配置する。1 枚の DSSD の有感面積は表 7.4 に示しているように、
122.88mm×38.4mm である。
一方、SOI チップは回路のレイアウトも同時に行うため、マスクレイアウトの限界が現在 24mm*36mm 程度であり、1 枚で有感面積を覆うことは難しい。また、ウェハーあたりの歩留まりをあげることも考慮すると、読み出しチップを細かく分けて作成し、支持構造の上に並べる構造が良いと考えられる。
そこで SOI PIXOR では、SVD ラダーの有感層をカバーするために図 7.8 のように PIXOR チップを並べた構造をとる。
図のように PIXOR チップを 16 枚、z 方向に対して並べた構造をとる。1 枚の PIXOR チップは ϕ 方向へのスティッチングにより、有感面積を ϕ 方向に 38.4mm まで伸ばした構造になる。そして 1 枚の PIXOR チッ
プの ϕ 方向の両端から、下部に配置されたフレキ基板へ信号を伝え、エンドキャップ方向（z 方向）へと読
み出しを行う。また不感領域をなくすため、PIXOR チップは z 方向にかさなるように並べる。

7.5 試作チップ：PIXOR1

75

OUT

Chip Periphery

48
SP

12 SP

Chip Periphery

OUT

SP : ” SuperPixel”(a) 読み出しチップ (SOI PIXOR)

φ

支持構造

読み出しチップ

z

フレキ基板

38.4
mm

バック
エンドへ

122.88 mm
16 読み出しチップ

支持構造

バック
エンドへ

フレキ基板
r
読み出しチップz(b) 読み出しチップの配置

図 7.8: SOI PIXOR によるラダー構造

7.5

試作チップ：PIXOR1PIXOR の試作チップ：PIXOR1 を 2011 年 10 月の MPW ランにサブミットした。この試作チップは 2012
年 2 月にプロセス完了予定なので、まだ評価を行っていない。この PIXOR1 の素子レイアウトの作成は、
エイアールテック株式会社様 [19] に行っていただいた。この節では PIXOR1 が行える試験項目を紹介する。
主に 2 種類の試験 TEG（Test Element Group）がある。

• チェック用 TEG：アナログ信号確認• チェック用 TEG：デジタルブロック確認

7.5 試作チップ：PIXOR1

76• 大面積 TEG
図 7.9 は PIXOR チップのレイアウト外観図である。

#6

#6

#1

#1

#7

#7

#2

#2

䝢䜽䝉䝹ᅇ㊰ෆ㒊➃Ꮚ㟁ᅽฟຊ⏝䝞䝑䝣䜯ᅇ㊰

#8

#8

#3

#3

䝞䜲䜰䝇⏕ᡂ

#9

#9

#4

#4

኱㠃✚TEG

#10

#10

#5

#5

䝏䜵䝑䜽TEG

#20

#17

#14

#11

#21

#18

#15

#12

#22

#19

#16

#13

䜰䝘䝻䜾㟁ᅽㄞ䜏ฟ䛧

図 7.9: PIXOR1 のレイアウト：TEG 配置マップ

7.5.1

チェック用 TEG：アナログ信号確認

この TEG では、PIXOR 構造の基本動作をチェックする。
7.2.3 節で述べた 3 種類の 2 方向に分ける PIXOR 構造に対して、アナログ信号が見えるかどうかを確認する。面積の都合上、OR の少ない「4 OR」の構造でアナログ信号を確認する。ここでの確認事項は、3 種類の PIXOR 構造が期待通りの動作をするか、センサー端子間のクロストークでアナログ信号が崩れないかを確認することである。更に 2-diode の場合に、2 層 SOI 構造によるクロストークの抑制効果を確認するた
め、回路のレイアウト位置により 2 種類に分けた（図 7.10）。

• オンセンサー：センサーと同じ領域に回路を配置• オフセンサー：センサーと別の領域に回路を配置実機で使われる際にはオンセンサー構造になるが、通常の 1 層の SOI 基板では 6.3.3 項でみたように、セン
サー／回路クロストークにより正常動作しないと考えられる。そのため、まずはオフセンサー構造によるアナログ信号の確認を行う。オフセンサー構造では、回路はセンサーと別の領域にレイアウトし、回路下面に BPW を配置、Backgate 効果を抑える。これにより回路は正常動作が約束されるので、アナログ信号
波形を観測できる。オンセンサー構造では、2 層 SOI 構造での動作を確認する。1 層のものと比較すること
で、2 層 SOI 構造の有無によるセンサークロストークの遮蔽効果も比較できると考えられる。測定方法は、
テストパルス印加とレーザー、放射線源を使った信号波形の確認を行う。
測定結果として、2 方向に分ける際のクロストークにより信号確認ができないようであれば、Pixel OR を行う位置を更に後段にすることも考えている。例えば、「Pre-amp 後」に OR を行えば十分な信号増幅の後となるので、OR をとることによるクロストークの影響が緩和されると考えられる。更に「Discriminator7.6 まとめ77

後」に OR を行えば、単純にデジタル回路の OR ゲートをつけるだけになるので正常動作が約束される。今回は回路面積が最小となるように、センサー端子からのアナログ信号を直接 2 方向に分けて、信号の確認を行うことにした。

PIXOR 構造

処理回路

BPW

オフセンサー構造PIXOR 構造 + 処理回路

処理回路

オンセンサー構造

図 7.10: PIXOR1 でのオンセンサー・オフセンサー構造

7.5.2

チェック用 TEG：デジタルブロック確認

7.3.2 項で定義した、デジタル回路を各 4 つのブロックに対して、入出力を確認することができる。
回路の動作チェックとなるので、センサー端子とは接続されていない。測定方法は、チップ外部から FPGAを使ってテスト用のデジタルパルスを印加し、出力波形を確認、想定した出力となっているかを確認することを考えている。

7.5.3

大面積 TEGセンサー ∼ アナログ回路 ∼ デジタル回路までを全て接続した場合の回路動作の確認と、16 OR の PIXOR
構造からの MIP 信号の確認を行う。
大面積 TEG では、「MIP 線源の崩壊率と検出率の比較」「センサー構造による違い」「16 OR での MIP の検出確認」を目的とする。図 7.9 に示すように、大面積 TEG は 16 OR の SuperPixel を 22 個並べた構造になっている。各 SuperPixel のセンサー構造は、図 7.10 で定義したようなオンセンサー／オフセンサーや、

2 方向に分ける PIXOR 構造が異なっている。更に、ピクセル端子周囲に BNW リングをとりつけて、センサー間 DC クロストークの抑制、電荷収集速度の上昇を行える構造も用意している (6 章)。

7.6

まとめ

この章では、高エネルギー実験に向けた SOI 検出器：PIXOR の開発について述べた。

PIXOR は、センサーの形としてピクセルとストリップの中間構造「PIXOR 構造」を持った検出器になる。
また、読み出し回路として「バイナリ型のヒット判定」「ヒットアドレス読み出し」「カウンタを用いたトリガー一致方式」という形式で処理を行う。
開発の具体的な目標は、Belle II SVD 最内層のアップグレードへのインストールであり、占有率、物質量低下を目的としている。PIXOR の当面の目標仕様を表 7.6 にまとめた。

2011 年 10 月に試作チップ：PIXOR1 がサブミットされ、2012 年 2 月にチップが納品予定である。

7.6 まとめ78

PIXOR1 の試験目的は、PIXOR 構造によるアナログ信号の確認とデジタル回路の動作確認である。今後
PIXOR1 の試験評価を行い、次回の試作：PIXOR2 以降への検討材料とする。また、今回の PIXOR1 で実現できなかったデジタル回路部分 (Appendix D.3) については、PIXOR2 で実現する。
一方で、Belle II SVD のインストールに向けて、多くの課題が残っている。例えば、アナログ回路出力波形の幅や、デジタル回路のカウンタの数、トリガー一致のサンプリング数、OR 数…などのパラメータを最適化することが挙げられる。他にも多くの課題があるが、アップグレードに向けて更なる研究開発を進めていく必要がある。
表 7.6: PIXOR を SVD にインストールする際のパラメータ：1/2 ラダー
パラメータ
ピクセルピッチ単位

位置分解能

ϕ:25, z:40
ϕ:7.2, z:11.5µmµm

Pixel OR 数
サンプリング周波数
Trigger latency

16
42.33
5

MHz
µs

(212)

(CLK)

読み出し形式

バイナリ

占有率0.0165100
122.88×38.4

%
µm
mm2

26.3
> 10

Mbps
Mrad

センサー厚
有感領域
読み出しデータ量
放射線耐性

第 8 章 まとめ
最終目標である「SOI 検出器の高エネルギー実験での実用化」に向けて、SOI 検出器の基礎研究 ∼ 高エ
ネルギー実験用検出器：PIXOR のひな型開発までを行った。SOI 検出器の基礎研究では、高エネルギー実
験での応用に当たって、課題となっていたものに対して、実験とシミュレーション研究から解決策を模索し、見事に課題解決されることをシミュレーションにより確認した。高エネルギー実験用検出器：PIXORの開発では、高エネルギー実験に向けて検出器の最適化を行い、PIXOR 構造や読み出し回路を構築した。
そして、試作チップ：PIXOR1 のサブミットまで研究を進めた。

SOI 検出器の基礎研究：放射線ダメージの実験評価
SOI 検出器は、放射線ダメージ：TID 効果により、読み出し回路の正常動作が保てなくなるという課題を持つ。この TID 効果を実験的・定量的に検証するために、放射線として X 線を用いて、照射量 200kradまでの実験的評価を行った。実験から得られた結果は以下の通りである。
• SOI 検出器では、BOX 層におけるホールトラップによりトランジスタ特性が変化する。
• 上記の結果から、PMOS の方が耐性が高い。
• 200krad 照射後には、BOX 層に ∼1011 (/cm2 ) のホールがトラップされる。
• X 線照射中に BPW を回路層と等電位に保つことで、下面に BPW を配置したトランジスタは放射線
ダメージが小さくなる (BOX 層内の電場がトランジスタ方向に向いている場合、放射線ダメージが大きくなる)。

SOI 検出器の基礎研究：TCAD シミュレーションによる課題克服の確認
TCAD シミュレーションを通して、SOI 検出器における課題解決研究を行った。
高エネルギー実験への応用するにあたって、挙げられる課題は「放射線ダメージ：TID 効果」「センサークロストーク」である。放射線ダメージに関しては、X 線照射試験の結果の再現を行い、2 層 SOI 構造を使った放射線ダメージ補償により課題解決が可能であることを示した。センサークロストークでは、クロストー
クの種類を定義・検証を行い、センサー／回路間クロストークには 2 層 SOI 構造による回路とセンサーの容量的分離、センサー間クロストークには BNW によるセンサー間チャネルの遮断により解決が可能であることを示した。また追加研究として、SOI 検出器における電荷収集の振る舞いは、あまり良い傾向でないことを指摘した。この解決方法として、センサー端子間に BNW を打ち込むことで改善が可能であり、最も効果的な手法であることを示した。課題に対する解決策を、図 8.1 にまとめた。

79

80

放射線ダメージ補償
2 層 SOI 構造- Vmidクロストーク遮蔽
Backgate 効果遮蔽

PMOS

NMOS

PMOS

NMOS

p+

n+

p+

n+

ホールトラップ
n-

p+

p-

n+

n-

p+

p-

n+

+ + + + +SiO2

Middle Silicon
p+

p+

BNW

p+

クロストーク遮蔽
電荷収集改善Sin-

図 8.1: SOI 検出器の課題を克服する構造

PIXOR の開発
高エネルギー実験に向けた SOI 検出器の開発として、PIXOR の開発を始めた。具体的な目標は、「BelleII SVD 最内層へのアップグレードでのインストール：占有率低下・物質量低下」である。
ピクセル型検出器の問題点を踏まえて、Belle II SVD でのデータ取得方法から以下の 4 つの特徴を持たせた検出器開発を行った。
1. PIXOR 構造
2. バイナリヒット判定方式
3. カウンタによるトリガー待ち方式
4. ヒットアドレス読み出し
PIXOR 構造は、Pixel 端子の 2 方向に分けて OR をとった後に読み出し処理を行うセンサー処理形式で、回路面積による位置分解能の制限を緩和することのできる構造である。
そして、Belle II SVD に応用する際のパラメータを表 8.1 のように暫定的に設定し、占有率が 6.7% →

0.01%程度まで低下することを試算し、物質量は 1/3 倍とすることを目標とした。最後に、PIXOR 構造か
らのアナログ信号確認、デジタル回路動作確認を行うため、試作チップ：PIXOR1 の製作を行った。2011
年 10 月にサブミットされ、2012 年 1 月現在プロセス中である。チップのレイアウトは、エイアールテック
株式会社様に行っていただいた。

81

表 8.1: PIXOR を SVD にインストールする際のパラメータ
パラメータ
ピクセルピッチ
位置分解能
Pixel OR 数
サンプリング周波数

Trigger latency
読み出し形式
占有率
センサー厚
有感領域
読み出しデータ量
放射線耐性

単位

ϕ:25, z:40
ϕ:7.2, z:11.5
16

µm
µm

42.33
5

MHz
µs

(212)
バイナリ
0.0165(CLK)

100
122.88×38.4

µm
mm2

26.3
>10

Mbps
Mrad

%

今後の課題と展望
今後の課題は、以下の 4 つである。

1. PIXOR1 の試験 → PIXOR2 の試作
2. 2 層 SOI 構造による放射線ダメージ補償の確認
3. 2 層 SOI 構造によるセンサークロストーク抑制の確認
4. Belle II SVD に向けたセンサー・回路パラメータの最適化作成した PIXOR1 チップは、2012 年 2 月初旬に納品予定である。この PIXOR1 の性能評価を行い、PIXOR2への検討材料とする。
一方で、2 層 SOI 構造による課題解決を、実験的に検証する必要がある。現在、2 層 SOI 構造による放射線
ダメージ補償について、トランジスタレベルで行う試験準備が整いつつある。クロストーク抑制について
は、PIXOR1 チップでも確認が可能となっているので、2 層 SOI 基板が届き次第、試験を行う予定である。
そして、Belle II SVD 最内層への応用に向けて、センサー・回路のパラメータをシミュレーション研究を通して、最適化を行う必要がある。本論文で述べたものは、簡易計算によるものなので信頼性に欠けており、
シミュレーション研究は必須である。
他にも多くの課題があると考えられるが、最初に行うべきものは上記の 4 つであろう。
今後、順調に研究が進むのであれば、PIXOR2（2012 年 8 月にサブミット予定）で搭載する機能がほぼ完成形となり、それ以降の試作で追加したい機能を入れていく形になると思われる。まずは、PIXOR1 でのアナログ信号確認が最初の関門になる。
最後に、Belle II SVD 最内層でのインストールが承認・実現することを祈りつつ、本論文を締める。

付 録A

A.1

基本構造関連サイリスタ構造

図 A.1 左のように、サイリスタ構造は PNPN と並べた半導体デバイスであり、スイッチ・整流を行う素子である。
動作原理について、サイリスタ構造は 2 つのバイポーラトランジスタに分けることができる。ゲートからカソードへ電流が流れた場合、npn 型トランジスタ (Tr1) が ON 状態になる。すると、pnp 型トランジスタ(Tr2) でベース電流が流れるため、Tr2 は ON 状態となり、結果としてアノード／カソード間が導通する。
この導通状態はゲート電流を止めても、アノードから Tr1 のベース電流が供給されるため、解除ができず、
アノード／カソードの電圧を変更することでしか OFF にできない。図 A.1 のように、サイリスタ構造は 2つの MOSFET 間に形成され、Bulk CMOS では寄生デバイスとなる。

ゲート (G)
カソード
(K)

n

n

p

アノード
(A)

p

n

p

A

p

n

p
G

K

n

Vdd (A)

Vss (K)n+n+p well

p+

p+
n-

G
A

Tr1
K

Tr2
Bulk CMOS に形成された寄生サイリスタ構造

サイリスタ構造

図 A.1: サイリスタ構造
このサイリスタ構造からラッチアップ現象が起こる。
ラッチアップ現象とは、電源間：Vdd-Vss の導通現象である。例えば、NMOS 側 (P well のついている方)が ON の状態になると、P well / n+に電流が生じる。この P well の電流はサイリスタのゲート電流に対応するため、結果として n+ / p well / n-の npn 型トランジスタが ON になり、サイリスタの導通状態になる。この導通現象の持続から、CMOS デバイスの正常動作を妨害するばかりか、故障の原因にもなる。
一方、SOI CMOS ではトランジスタ素子が分離されていることからサイリスタ構造が存在しないため、大きな利点となる。

82

A.2 BPW による Backgate 効果抑制

A.2

83

BPW による Backgate 効果抑制

Backgate 効果とは、SOI MOSFET でのバックチャネル形成の現象である。
SOI MOSFET では、BOX 層と下部のシリコン層が、ゲート構造 (GOX 層 + Poly-Si 部分) となっている。
そのため、下部のシリコン層に電圧をかけることで、トランジスタのボディ部分のキャリア分布が変化し、チャネルの形成が起こりうる。SOI 検出器では、下部シリコン層をセンサーとして使用するために、センサー電圧が印加される。これにより、N 基板では NMOS、P 基板では PMOS に対して、バックチャネルを形成し、トランジスタのソース・ドレイン間が常時導通状態となる。これが Backgate 効果である。
図 A.2 に、(a) バックチャネルの形成のメカニズムと、(b) トランジスタ特性の変化 (実測) を示す。
Drain

Gate

Sourcen+

Source

Drain
n+

p

p

A) NMOS ids:vgs {ntr==3}

n+

10-2
10-3

n+

10-4

BOX

10-5

BOX

10-6

V back = 0V

10-7

V back = 5V

10-8

V back = 10V

10-9

V back = 50V

10-10

V back = 100V

バックチャネル
形成
n-

Back

10-11

Back

(a) バックチャネル形成

-1

-0.5

0

0.5

1

1.5

2

(b) Id-Vg 特 性 の 変 化：NMOS（Vd= 0.1V）

図 A.2: Backgate 効果
これに対して、現在 SOIPIX グループでは、BPW (Buried P Well) を使用した、Backgate 効果の抑制を行っている。BPW を、トランジスタ下面のセンサー層に配置し、そこを固定電位に保つことで、センサー
電圧のポテンシャルを遮蔽するというものである。図 A.3 (a) に BPW による Backgate 効果の抑制 (実測)
を示す。
Gate

A) NMOS ids:vgs {ntr==3}

Drain
n+

Source
p

n+

10-2
10-3
10-4
10-5

BOX

BPW
n-

10-6

V back = 0V

-7

10

V back = 5V

10-8

V back = 10V

10-9

V back = 50V
V back = 100V

10-10

Back

(a) センサーポテンシャル遮蔽

10-11

-1

-0.5

0

0.5

1

1.5

2

(b) Id-Vg 特性の変化：NMOS（Vd= 0.1V）

図 A.3: BPW による Backgate 効果の抑制
ただし、本編で紹介した 2 層 SOI 構造によっても Backgate 効果は抑制することができるので、特に BPWにより遮蔽する必要もなくなっている。逆に BPW を大きくすることで、センサー周りの寄生容量の増加
から S/N の低下が起きるため、PIXOR1 の設計では BPW は最小幅に抑えている。

A.3 Nested Well 構造

A.3

84

Nested Well 構造

Nested Well 構造は、2 層 SOI 構造と同様の原理で、センサークロストークの抑制と放射線ダメージの補償を行える構造である。
図 A.4 に Nested Well 構造のインプラント構造を示す。Nested Well 構造はセンサー層に形成されるインプラント構造で、電位固定のできる BNW を、BPW で囲った構造になる。センサー層での電離電荷を回収するセンサー端子は BPW であり、BNW の電圧を固定・調整することで、クロストークと放射線ダメージへの耐性を得る。つまり、2 層 SOI 構造での Middle Silicon にあたる部分が BNW である。
補償電圧
読み出し回路
n+

p

n+

p+

n

p+

BOX

Psub+BPW
Nsub

BNW

BP2/BP3n-Back

図 A.4: Nested Well 構造

Nested Well 構造で、放射線ダメージを補償する場合には、センサー層は P 基板でならなくてはならない。
放射線ダメージの起こるホールトラップを補償するには、BNW 部分にマイナスの補償電圧をかける必要がある。それに対して、センサー端子 BPW は正に電圧 (ほぼ 0 V) が印加されることになるので、BPW/BNW(P/N) ダイオード構造で順方向バイアスとなる。これでは、BPW/BNW 間で大電流が流れ、センサー端子として機能しなくなる。そこで Nested Well 構造は、センサー層を P 基板にしてインプラント種類を反転させて、寄生ダイオードに対して逆方向バイアスを印加する形とする。

2 層 SOI 構造と比較して、Nested Well はセンサー周りの寄生容量という観点では、大きめの値をとる。
Nested Well では、BNW の領域内に回路素子を含む形で配置することが理想形となる。そのため、BNWをカバーするセンサー端子 BPW は、それよりも大きな面積をもつことになり、どうしても寄生容量が大き
くなる。

付 録B

B.1

放射線ダメージ関連

界面トラップサブスレッショルドカーブの傾きを用いて、酸化層トラップと界面トラップの分離方法を用いて界面トラップを見積もる [16]。SOI MOSFET の Id-Vg 特性のシフトからは、BOX 層のトラップ電荷の寄与が大き
く、GOX/ボディの界面トラップを分離することは難しい。そこで、この節では Id-Vback 特性から、BOX/
ボディの界面トラップの寄与：∆Vit を求める。
分離方法

図 B.1: サブスレッショルドカーブを用いた界面トラップ分離法 [16]TID 効果による MOSFET の閾値電圧のシフト：∆Vth は、酸化膜トラップによるシフト：∆Vox 、界面トラップによるシフト：∆Vit の足し合わせで書ける。
∆Vth = ∆Vox + ∆Vit

(B.1)

∆Vth については、図 B.1 のように Ith と Id-Vback 特性の交点から求める。一方、∆Vit については、式(B.2) のように ∆Vmg の値を使用して求める。
∆Vit = ∆Vth − ∆Vmg

(B.2)

∆Vmg は、図 B.1 のように Img と、Id-Vback 特性のサブスレッショルドカーブを伸ばした線の交点に対す
るシフト量である。ここで Img は簡単のため、0.01(pA) として計算する。
簡単には「界面トラップの電圧シフトの寄与は、サブスレッショルドカーブの傾きの変化」に対応するとい85

B.2 照射量の計算方法

86

うことになる。
本編で用いた NMOS M3 の Id-Vback 特性を使って界面トラップの値を計算する。
界面トラップの分離

Vth は、式 () で Vg = Vth とした場合の電流値を Ith として使用し、Id-Vback 特性と Ith の交点を Vth とした。一方、Vmg は図 B.2(a) のように、Id-Vback 特性のサブスレッショルドカーブを直線でフィットする
ことにより求めた。
図 B.2(b) は、各電圧シフトをプロットしたものである。図のように 200krad までは、∆Vit はほぼ 0 であり、BOX/ボディでの界面トラップの寄与はなかったということが言える。
∆V { NMOS w BPW, M3, Vd=0.1V }-2-4

NoIrrad-6

60krad-∆V(V)

log10(Id) (A)NMOS Id:Vback Log-Fit { M3, Vd=0.1V }

10

8

6

∆V th
∆V mg
∆V it
∆V ox

200krad

-8

4
-10

2

-12
-14

0
-10

-5

0

5

10

15

20

⊿Vmg

25 30
Vback(V)(a) サブスレッショルドカーブの直線フィット

0

20 40 60 80 100 120 140 160 180 200 220
DOSE(krad)(b) 各電圧シフト

図 B.2: トラップ電荷によるシフト量の違い

B.2

照射量の計算方法

X 線照射は、単位時間の X 線照射量 (rad/s) から、照射時間の調整により、目的の照射量を得た。そして、照射量は「BOX 層で落とされた照射量」として計算している。照射量は単位質量当たりに落とされたエネルギー：rad = 0.01 Gy = 0.01 J/kg を使用するので、BOX 層で落とされたエネルギーと SiO2 の密度から計算する。
まず、SiO2 の密度は、2.2 (g/cm3 ) である。BOX 層厚は 200(nm) なので、BOX 層の 1 (cm2 ) あたりの質
量 σ は、式 (B.3) であらわせる。

σ(g/mm2 ) = 2.0 × 10−5 (cm) × 2.2(g/cm3 ) = 4.4 × 10−7 (g/mm2 )次に、BOX 層で落とされたエネルギー量を見積もる。

(B.3)

B.2 照射量の計算方法

X線

87

Metal layerBOX

Sensor

n+
n+

p

BOX

p+

n

n-

p+

(CuKα：8keV)

6μm

260μm
200nm

(a) SOI 検出器の厚さ方向の断面図(b) 光強度の減衰長

図 B.3: X 線照射量計算

X 線の入射強度：I0 は、フォトダイオードの応答電流をピコアンメータ (KEITHLEY-6487) で測定することで見積もった。フォトダイオードの応答電流は、CuKα 線（8keV）に対して、2.5×109 (photon/µA)の出力である。フォトダイオードの応答電流を JP D (µA) とした場合、入射時の X 線強度は式 (B.4) となる。

I0 (photon) = 2.5 × 109 × JP D

(B.4)

X 線は BOX 層到達までに強度の減少が考えられる。SOI 検出器の厚さ方向の断面図 ( 図 B.3 (a) ) に示す
ように、X 線は SOI 検出器の回路側から入射した。BOX 層での強度の減少分を照射量として使用する。図B.3(b) は、物質内をすすむ光の強度が 1/2 となる距離を表したものである。Al の値：d1/2 = 90(µm) を使用すると、BOX 層で減少する光の強度 ∆I は、式 (B.5) であらわせる。
∆I(photon) = I(d = 6µm) − I(d = 6.2µm) = I0 (2−6/90 − 26.2/90 ) = 1.5 × 10−3 × I0

(B.5)

この強度をエネルギーに換算することで、BOX 層で落とされるエネルギーとなる。また、強度を単位面積当たりにするため、X 線のスポットサイズを S (mm2 ) と測定する。以上から、X 線が BOX 層の単位面積当たりに落とすエネルギー ∆E は、式 (B.6) とあらわすことができる。

∆E(J/mm2 ) = 8(keV /photon) × 1.6 × 10−19 (J/eV )∆I(photon) ÷ S(mm2 )(B.6)

以上から、測定した強度は単位時間当たりの値に対応するので、単位時間当たりの BOX 層での照射量 ∆Dは、式 (B.7) であらわせる。

∆D =

∆E
JP D
JP D
= 0.11 ×(Gy/s) = 1.1 ×(krad/s)
σ
S
S

(B.7)

この計算式中の JP D：フォトダイオードの応答電流 (µA)、S：スポットサイズ (mm2 ) を測定し、目的の照射量になる時間分の照射を行った。

B.3 他のトランジスタの測定結果

B.3

88

他のトランジスタの測定結果

TrTEG3 は 5.6 のように、計 26 種類のトランジスタ特性の測定が行える。この節では、測定を行うことのできたトランジスタの結果をのせる。

Id-Vback 特性：BOX 層電荷見積もり
5.2 節での、BOX 層トラップ電荷見積もりで使用した Id-Vback 特性を示す。使用した Id-Vback 特性は、
NMOS BPW ありの Id-Vback 特性の変化を図 B.4 に示す。この特性 (Vd=0.1V) に対して直線フィットを行い、特性のシフト量と BOX 層のトラップ電荷を見積もったものが、本編の図 5.13 になる。
NMOS Id:Vback { M1, Vd=0.1V }NMOS Id:Vback { M2, Vd=0.1V }

-1

10

-4

10

-5

10

-6

10

10
10
10
10

200krad10

Vd = 0.1V

10

Vd = 1.8V

10

-1

10

15

20

25 30
Vback(V)

10

10

-12

0

5

10

15

20

25 30
Vback(V)

5

10

15

20

25 30
Vback(V)

-1

-5
-6

10

-7

10

-8

10

-9

10

-10

10

-11

10

-9

-10
-11

-12

0

10

25 30
Vback(V)

-4

10

10

20

-3

-8

-11

15

-2

10

10

10

10

10

-10

5

10

-5

10

0

10

-7

-10 -5-10 -5

-4

-9

10

10

NMOS Id:Vback { M7, Vd=0.1V }

10

-12

-10 -525 30
Vback(V)

10

10

-11

20

-6

-8

10

15

-1

10

10

10

-2

10

-10

5

-3

-7

10

0

10

-5

10

-12

-10 -5

-4

-9

-9

-11

10

10

10

10

-8

-10

10

10

10

10

-7

NMOS Id:Vback { M6, Vd=0.1V }

-6

-8

10

10

Id(A)

Id(A)

Id(A)

5

-1

10

10

0

-2

-5

-7

-9

-6

-12

-10 -5

-4

10

10

-11

-3

10

10

-8

-5

10

10

-6

-7

-4

-10

10

10

-3

10

10

10

10

10

NMOS Id:Vback { M5, Vd=0.1V }

-3

10

-6

-9

-12

-2

10

-5

10

10

10

-4

10

-11

10

10

-8

10

10

-3

-7

-10

-2

10

Id(A)

60kradNMOS Id:Vback { M4, Vd=0.1V }

-2

10

-3

-1

10

Id(A)

-2

10

NoIrradNMOS Id:Vback { M3, Vd=0.1V }

-1

10

Id(A)

Id(A)

10

10

-12

-10 -5

0

5

10

15

20

25 30
Vback(V)10-10 -5

0

5

10

15

20

25 30
Vback(V)

図 B.4: Id-Vback 特性の変化（実線は Vd=1.8V, 点線は Vd=0.1V を表している）

Id-Vg 特性：BPW の有無によるダメージの変化
5.3 節での、BPW の有無による放射線ダメージの変化：Id-Vg 特性の変化を示す。PMOS BPW なしでは、配線接続を失敗してしまったため、2 種類のトランジスタしか測定できなかった。
（NMOS：図??、PMOS：図??、実線：Vd=1.8V、点線：Vd=0.1V）。
NMOS Id-Vg { M1, Vd=0.1V }NMOS Id-Vg { M2, Vd=0.1V }

-1

10

-4

10

-5

10

-6

10

10
10
10
10

200krad10

Vd = 0.1V

10

Vd = 1.8V

10

-1

0.5

1

1.5

2
Vg(V)

10

-12

-0.5

0

0.5

1

1.5

2
Vg(V)

-1

-0.5

0

0.5

1

1.5

2
Vg(V)

2
Vg(V)

-5
-6
-7
-8

10

-9

10

-10

10

-11

10

10

1.5

-1

10

-9

-10
-11

-12

-1

2
Vg(V)

10

10

10

1.5

-4

-8

-11

1

-3

10

10

0.5

-2

10

-10

0

10

-5

10

-0.5

10

-4

-9

10

-1

10

-7

-12

-1

10

NMOS Id-Vg { M7, Vd=0.1V }

10

10

10

2
Vg(V)

10

-8

-11

1.5

-6

-7

10

1

-3

10

10

0.5

-2

10

-10

0

10

10

10

-12

-0.5

10

-5

10

-9

-11

10
-1

-4

-9

-8

-10

10

10

10

10

-7

NMOS Id-Vg { M6, Vd=0.1V }

-6

10

10

Id(A)

Id(A)

Id(A)

0

-1

10

-8

10

-0.5

-2

-5

-7

10

-12

-1

-4

10

-9

-6

-11

-3

10

10

-5

10

10

-6

10

-8

-4

-10

10

10

-3

10

10

10

-7

10

NMOS Id-Vg { M5, Vd=0.1V }

-3

10

-9

-12

-2

10

-6

10

10

10

10

-5

10

-11

10

-4

-8

10

10

10

-7

-10

-2

10

-3

Id(A)

60kradNMOS Id-Vg { M4, Vd=0.1V }

-2

10

-3

-1

10

Id(A)

-2

10

NoIrradNMOS Id-Vg { M3, Vd=0.1V }

-1

10

Id(A)

Id(A)

10

10

-12

-1

-0.5

0

0.5

1

1.5

2
Vg(V)

10

-1

図 B.5: NMOS：Id-Vg 特性の変化：BPW なし

-0.5

0

0.5

1

B.3 他のトランジスタの測定結果

89

NMOS Id-Vg { M1, Vd=0.1V }NMOS Id-Vg { M2, Vd=0.1V }

-1

10

-4

10

-5

10

10
10

10

0.5

1

1.5

2
Vg(V)

10
10

Id(A)

10
10

10

-10

10

10

-11

-0.5

0

0.5

1

1.5

2
Vg(V)

1.5

2
Vg(V)

2
Vg(V)

1.5

2
-Vg(V)

1.5

2-Vg(V)

-6
-7
-8

10

-9

10

-10

10

10

1.5

-5

10

-9

-10
-11

10

-12

1

-1

-4

10
0.5

2
Vg(V)

10

-11

0

1.5

-3

-8

-0.5

1

-2

10

10

0.5

10

10

-10

0

10

-5

10

-0.5

10

10

-1

-1

-4

-9

10

10

NMOS Id-Vg { M7, Vd=0.1V }

-7

-12

-1

2
Vg(V)

10

10

-12

1.5

-6

-11

10

1

10

-8

-9

0.5

-1

-5

10

10

0

-2

-4

-7

-8

-0.5

-3

10

10

-12

-1

10

-6

-7

10

10

10

10

-11

10

10

-3

-6

-9

10

NMOS Id-Vg { M6, Vd=0.1V }

-1

Id(A)

Id(A)

0

-2

-5

10

-0.5

10

-4

-8

-10

-12

-1

10

10

-7

-11

10

10

-6

10

NMOS Id-Vg { M5, Vd=0.1V }

10

10

-5

10

-12

10

-1

10

-9

-4

-10

-11

-3

-8

10

10

-2

10

10

10

10

-7

-9

-10

10

10

-8

-3

Id(A)

10

10

10

-6

10

Vd = 0.1V

NMOS Id-Vg { M4, Vd=0.1V }

10

-5

-7

200kradVd = 1.8V

10

-4

10

10

-2

10

-3

-6

10

60krad

-2

10

-3

-1

10

Id(A)

-2

10

NoIrradNMOS Id-Vg { M3, Vd=0.1V }

-1

10

Id(A)

Id(A)

10

10

-12

-1

-0.5

0

0.5

1

1.5

2
Vg(V)

10

-1

-0.5

0

0.5

1

図 B.6: NMOS：Id-Vg 特性の変化：BPW あり

PMOS Id-Vg { M2, Vd=-0.1V }PMOS Id-Vg { M3, Vd=-0.1V }

-1

-2

10

-3

-4

10

-5

10

-6

10

-7

10

-8

10

-4

10

-5

10

-6

10

60krad10200krad

10

-7
-8

-9

Vd = 0.1V

10

Vd = 1.8V

10

-9

10

-10

-10

10

-11

-11

10

10

-12

10

PMOS Id-Vg { M4, Vd=-0.1V }PMOS Id-Vg { M5, Vd=-0.1V }

-1

-1

-2

10

-3
-4

10

-5

10

10

-6
-7

10

10

-11

10

10

-12

-0.5

0

0.5

1

1.5

2
-Vg(V)

1.5

2-Vg(V)

0.5

1

-6
-7
-8

10

-9

10

-10

10

-11

10

10

0

-5

-10
-11

-12

-1

-0.5

10

-9

10

-1

-4

10

-10

10

10

10

-9

10

10

-8

10

2
-Vg(V)

-1

-5

-7

10

1.5

-2

-4

10

-8

1

-3

10

10

0.5

10

-6

10

0

10

-3

10

10

-0.5

10

-Id(A)

-2

10

-12

-1

PMOS Id-Vg { M6, Vd=-0.1V }10-Id(A)-Id(A)

10

10

-2

10

-3

10

NoIrrad-1

10-Id(A)-Id(A)

10

10

-12

-1

-0.5

0

0.5

1

1.5

2
-Vg(V)

10

-1

-0.5

0

0.5

1

図 B.7: PMOS：Id-Vg 特性の変化：BPW なし

PMOS Id-Vg { M2, Vd=-0.1V }PMOS Id-Vg { M3, Vd=-0.1V }

-1

-2
-3

10

-3

-4

10

-5

10

-6

10

-7

10

-8

10

-9

10

-4

10

-5

10

-6

10

60krad10200krad10

Vd = 0.1V

10

Vd = 1.8V

10

-7
-8
-9

-10

-10

10

-11

-11

10

10

-12

10

PMOS Id-Vg { M4, Vd=-0.1V }PMOS Id-Vg { M5, Vd=-0.1V }

-1

-1

-2

10

-3

10

-5

10

10

-6
-7

10

10

-11

10

10

-12

-7
-8
-9

10

-10

-10

10

-11

10

-11

-12

-1

-0.5

0

0.5

1

1.5

2
-Vg(V)

10

2-Vg(V)

-6

10

-9

10

1.5

-5

10

10

-10

-1

-4

-8

-9

10

10

10

10

10

10

-7

-8

2
-Vg(V)

10

10

10

1.5

-1

-5

10

10

1

-2

-4

-6

10

0.5

-3

10

-4

10

0

10

-3

10

-0.5

10

-Id(A)

-2

-12

-1

PMOS Id-Vg { M6, Vd=-0.1V }10-Id(A)-Id(A)

10

10

-2

10

10

NoIrrad-1

10-Id(A)-Id(A)

10

10

-12

-1

-0.5

0

0.5

1

1.5

2
-Vg(V)

10

-1

-0.5

0

0.5

1

図 B.8: PMOS：Id-Vg 特性の変化：BPW あり

-0.5

0

0.5

1

付 録C

TCAD シミュレーション関連

X 線照射試験の再現

C.1

5 章で得られた結果は以下の通りであった。
（1）ホールトラップにより Id-Vg 特性、Id-Vback 特性の閾値電圧が負方向にシフトする。
（2） BOX 層におけるホールトラップから、PMOS の放射線耐性が強い。
（3） 200krad 照射後に 1011 (/cm2 )、一様分布で 1016 (/cm3 ) 程度のホールトラップが考えられる。
（4） BOX 層のホールトラップ位置が偏ると放射線ダメージが変位する。

Appendix では、(2)∼(4) についての TCAD による検証を行う。
（2） PMOS の方が放射線耐性が強い
次に (a) と同様に PMOS の場合のシミュレーションを行った。シミュレーション結果を図 C.1 に示す。

Id−Vback PMOS IO ( BOX trap, Vd=−0.1V )A

A

Id−Vg PMOS IO ( BOX trap, Vd=−0.1V )

−0.1
−0.01

−0.1
−0.01
BOX層の電荷密度
ρBOX (/cm3)−0.001
BOX層の電荷密度
ρBOX (/cm3)−0.00010−1e−060−1e−054e16−1e−074e16−1e−068e16−1e−088e16−1e−0712e16−1e−0816e16

IDrain−1e−05−0.001

IDrain−0.0001−1e−0912e16−1e−1016e16−1e−1120e16−1e−0920e16−1e−12−1e−10−1e−13−1e−11−1e−14−1e−12−1e−15
3

2

1

0
VGate

−1

−2

20

−3
V

(a) Id-Vg 特性:PMOS

10

0

−10

−20 −30
VBack

−40

−50

−60
V

(b) Id-Vback 特性:PMOS

図 C.1: BOX 層一様トラップでの PMOS 特性の変化（TCAD）
ホール蓄積により Id-Vg 特性に大きな変化は見られないが、Id-Vback 特性は特性シフトがみられる。Id-Vg
特性の振る舞いは実験側の特徴と同じである (図 5.10 参照)。Id-Vback 特性は実験との比較ができないが、特性のシフトは、BOX 層でのホールトラップ分をキャンセルする分の電圧が必要になっているためと考えられる。そこで PMOS のキャリアとなるホール分布をみて、トラップ密度の違いがトランジスタにどのような影響を与えているかをみる (図 C.2)。

90

C.1 X 線照射試験の再現

91

Hole : BOX_trap = 0 (/cm^3), Vback=−10V

Hole : BOX_trap= 2e17(/cm^3), Vback=−10V[ cm^−3 ][ cm^−3 ]1.00e+21

1.00e+21

3.98e+19

3.98e+19

1.58e+18

1.58e+18

6.31e+16

6.31e+16

2.51e+15

2.51e+15

1.00e+14

1.00e+14(a) トラップ電荷密度：ρ = 0.0 ( /cm3 )(b) トラップ電荷密度：ρ = 2.0 × 1017 ( /cm3 )図 C.2: BOX 層一様トラップでのホール密度分布：Vg =0.0(V), Vback =-30.0V
図 C.2 からわかるように、放射線ダメージがない場合ではチャネルの形成のみられる Vback 電圧 (図ではVback = -10.0 V) でも、放射線ダメージのある場合 ( ρ = 2.0 × 1017 ( /cm3 ) ではチャネルが見られなくなる。このように Vback にかけた負電圧は、BOX 層のホールトラップ分の電圧と相殺していることが分かる。
（3）60, 200krad 照射後の特性シフト量60,200krad 照射時の BOX 層のトラップ電荷量は、5.2.5 項で見積もった。ここでは、実験で得られたホー
ルトラップ電荷密度を BOX 層に一様分布させ、Id-Vback, Id-Vg 特性のシフト量について、実験とシミュ
レーションとを比較する。これにより、TCAD シミュレーションと実機の一致を見れる他、BOX 層トラップに対して (2) とのクロスチェックになる。実験結果より、NMOS M3（図 5.6(d) での M3(IO high Vt)）
での電荷分布量は、60krad: 3.46×1016 (/cm3 ), 200krad: 6.53×1016 (/cm3 ) である。シミュレーションで用いている NMOS M4 とは閾値電圧の違いのみであるので、種類による違いは無視できると考えられる。これに対応したホールトラップを配置して、Id-Vg, Id-Vback 特性のシミュレーションを行い、閾値電圧のシフト量を比較した。シミュレーション結果を図 C.3 に示す。

Vth shift : {TCAD} {EXP}- ∆V th(V)- ∆V th(V)Vth shift : {TCAD} {EXP}
0.25

7
6

0.2
5
0.15

4
3

0.1

0.05

0
0

Experimental

2

Experimental

TCAD simulation

1

TCAD simulation

20 40 60 80 100 120 140 160 180 200 220
DOSE(krad)(a) Id-Vg 特性のシフト量比較

0020 40 60 80 100 120 140 160 180 200 220
DOSE(krad)(b) Id-Vback 特性のシフト量比較

図 C.3: トランジスタ特性シフト量の実験と TCAD との比較

C.2 AC クロストークからの容量値計算

92

実験とシミュレーションは、いい一致を見ている。ここからトラップ密度が全体に一様であったということまでは言えないが、BOX 層トラップが放射線ダメージの主な原因であるということが言える。
（4）BOX 層内のホールトラップ分布
ここでは、BOX 層のトラップ電荷の分布の変化によって、トランジスタ特性の変化量が変わることを確認する。放射線照射中に BOX 層電場が加わることで、BOX 層内のトラップ電荷の分布に偏りができたことを示唆した（5.3.2 項）。TCAD により BOX 層内に偏ったホールトラップ分布を配置し、トランジスタ
特性の変化を計算した。簡単のため、図 C.4 (a) のように BOX 層に配置するホールトラップの領域を制限
し一様に分布させる。シミュレーションにより得られたトランジスタ特性が図 C.4 (b) である。

G
Id−Vg NMOS IO ( BOX local trap, Vd=0.1V)

S

1.0

A

D

Pre−Irrad

0.10
0.010

BOXconst

0.00100~50nm50nm

0.0001050~100nm

100 ~ 150nm

50nm

1.0e−05

50 ~ 100nm

50nm

0 ~ 50nm

50nm

p-

n+

150 ~ 200nm

SiO2

100~150nm

1.0e−06

200nm

IDrainn+150~200nm

1.0e−071.0e−081.0e−091.0e−101.0e−11Si

1.0e−121.0e−131.0e−141.0e−15
−3

−2

−1

Back

(a) 配置したホールトラップ領域の定義

0
VGate

1

2

3
V

(b) ホールトラップ分布位置の違いによるトランジ

スタ特性の変位

図 C.4: ホールトラップ位置によるトランジスタ特性変化の違い
このように同じトラップ電荷密度でも、ホールトラップ位置がトランジスタに近づくことで、放射線ダメージが大きく出ることが分かる。BOX 層内の電場の変更で、ホールトラップ位置が変わった可能性があることがシミュレーションにより示された。

C.2

AC クロストークからの容量値計算

AC クロストークで用いたパルスは線形に 1V に変化しているので、容量値は電流値の絶対値の積分値（変化電荷量）に対応する。

∫ t′|I|dt = C
0

Q = CV∫ t′dV|dt = C
dt
0
∫ ′
1 t
C=
|I|dt
2 0
|

(C.1)
(C.2)
(C.3)

パルスの立ち上がりと下がりの 2 回分の電圧変化を積分するため、1/2 がついている。
図 C.5 に計算した容量値を載せている。一方でセンサー／回路間容量は、BPW の幅が大きくなることで容C.2 AC クロストークからの容量値計算

93

量値が上昇し、BPW がトランジスタ下面に配置されてから、容量値は一定値をとる。
センサー間、センサー／回路間の両方とも、同様に 10−1 (fF) 程度の容量値を持っている。これらの計算結
果は、2 次元シミュレーション（奥行き：1µm）であるので、実際にはデバイスの奥行き分を考慮しなくてはならない。BPW の幅が大きくなることで容量値が上昇し、BPW がトランジスタ下面に配置されてから、
容量値は一定値をとる。

DCcross (S/S), Capacitance

DCcross (S/C), Capacitance

×10

0.1

0.08

0.08

0.06

0.06

0.04

0.04

0.02

0.02

0.14

0.14

0.12

0
0

×10

-15

Capacitance (C)Capacitance (C)

-15

0.12
0.10

1

2

3

4

5

6

7
8
BPW (um)(a) センサー／センサー AC クロストーク

0.00
0

1

2

3

4

5

6

7
8
BPW (um)(b) センサー／回路 AC クロストーク

図 C.5: センサー容量値計算

付 録D

D.1

PIXOR 開発関連

PIXOR 構造実現のセンサーについて

PIXOR 構造を実現するための構造を、本編 7.2.3 項で紹介した。これらのセンサー構造に関して正常動作ができるかを、TCAD シミュレーションにより確認を行った。

PIXOR 構造に要求されることは、「2 方向に信号を分離」「2 方向の線が互いに絶縁」である。各 2 つの項
目を以下の試験内容で確認を行った。
• 2 方向に信号を分離 → センサー層での電荷収集• 2 方向の線が互いに絶縁 → DC クロストーク
センサー層での電荷収集では、6.4 節のような検証方法で、2 方向に電荷が等分配されるかを確認する。DC
クロストークについては、6.3 節のような検証方法で、2 方向に分けた端子間に電位差を与えて電流値を測定した。このうち、DC クロストークに関しては 3 種類の PIXOR 構造で問題が見られなかった (絶縁されていた) ので、本論文では省略する。

D.1.1

シミュレーションセットアップ

3 種類の PIXOR 構造のセンサー層に電離電荷を配置し、2 方向の線に同量の信号波形が得られるかを確認する。図 D.1 のようなシミュレーション構造のもと、6.4 と同じように電離電荷位置 (depo x) を変えてシミュレーションを行い、中央のピクセルに対応する N/Psub21,N/Psub22 からの応答電流を比較した。
。
「2Nsub+BPW」「2Psub」に関しては、2 次元シミュレーション (奥行き：1µm)、Active 層付加、ピクセ
ル端子 3 つ、ピクセルピッチ：40µm のものを使用した。「2-diode」に関しては、信号を処理する回路側の問題になるので、センサー端子 1 つに電離電荷を回収させて、2 つのダイオードデバイスから、応答が得られるかどうかを確認した。

D.1.2

シミュレーション結果・考察

まずは、得られた過渡電流を図 D.2 に表示する。2-diode では、「2 つのダイオードからの信号波形が同じ」であることを確認できたので、Psub 端子と一方のダイオードのアノード、カソード端子の過渡電流を同時プロットしている。2Nsub+BPW と 2Psub では、depo x(0, 5, 10 µm) により同時プロットを行っている。(a) からは Psub で得た信号が 2 等分されてカソード電流となり、基板との容量で少し電流値が少なくなった後に、アノード側へと電流が生じていることが分かる。また、(b),(c) より「2Nsub+BPW」では非対称度がなく、「2Psub」では電荷の落とした位置により、非対称度の変化が見られる。

94

D.1 PIXOR 構造実現のセンサーについて

Icathode2

Ianode2

Ianode1

Icathode1

A

A

A

A

Active

A

48nm
SiO2

A

A
Nsub11n+ Active95

Nsub12A
Nsub21

A

A
Nsub22

Nsub31A

ActiveNsub32

Psub1248nm

n+ Active

200nm

SiO2

A

A
Psub11

A
Psub21

Nsub
+
BPW

40μm

7μm

depo̲x(0 ~ 20μm)

n- Si

4μm

n-

1μm

100μm

SiO2

20μm

Psub

Si

Back

2-diode2Nsub + BPW

2Psub

図 D.1: PIOXR 構造の検証：シミュレーション構造

1Psub+2diode tran currentA

2.0e−06
IPsub
Ianode11.5e−06

Icathode1

1.0e−06
Isub1

IPsub25.0e−07
0.0−5.0e−07−1.0e−06−1.5e−06−2.0e−068e−09

1.2e−08

1.6e−08t2e−08

2.4e−082.8e−08s(a) 2-diode-INsub2 : wAct N/HR/100um/S, { dp = 8um, w_bpw = 14um }×10-INsub(A)-6depo_x = 0µm : Nsub21
depo_x = 0µm : Nsub22
depo_x = 10µm : Nsub21
depo_x = 10µm : Nsub22
depo_x = 20µm : Nsub21
depo_x = 20µm : Nsub22

0.6
0.5
0.4
0.3
0.2
0.1
0
-0.1

×10

-9

0

5

10

15

20

25

30
time (s)(b) 2Nsub+BPW-IPsub2 : wAct N/HR/100um/S, { dp = 20um, w_bpw = 0um }×10-IPsub(A)-6

1.6

depo_x = 0µm : Psub21
depo_x = 0µm : Psub22
depo_x = 5µm : Psub21
depo_x = 5µm : Psub22
depo_x = 10µm : Psub21
depo_x = 10µm : Psub22

1.4
1.2
1
0.8
0.6
0.4
0.2
0
-0.2
0

×10

-9

5

10

15

20

25

30
time (s)(c) 2Psub

図 D.2: PIXOR 構造の検証：過渡電流

200nm

20μm
100μm

depo̲x(0 ~ 10μm)

Back

4e−09

Psub32

48nm

200nm

Back

0

Psub31n+ Active

Psub
100μm

A

A
Psub221μm
n-SiD.1 PIXOR 構造実現のセンサーについて

96

2-diode3 つのうち、唯一問題が見られない。
他にも、ダイオードのプロセスに誤差が生じた場合 (濃度、ジオメトリの変更) を仮定したシミュレーショ
ンを行ったが、特に問題が見られなかった。そのため試作チップ：PIXOR1 では、この PIXOR 構造を優先して載せるように設計した。

2Nsub+BPW
非対称度には問題が見られないが、過渡電流に問題が見られる。図 D.2 を見ると、過渡電流値が他の構造よりも長時間にわたって流れていることが分かる。
この現象を検証するため、デバイスの電子電流分布を確認した (図 D.3)。
1(ns) Elec Current HR ( 2Nsub +BPW )2(ns) Elec Current HR ( 2Nsub +BPW )10(ns) Elec Current HR ( 2Nsub +BPW )[ A/cm^2 ][ A/cm^2 ][ A/cm^2 ]

5.00

5.00

5.00

4.00

4.00

4.00

3.00

3.00

3.00

2.00

2.00

2.00

1.00

1.00

1.00

0.0

0.0

0.0

(a) 1(ns) 後(b) 2(ns) 後(c) 10(ns) 後

図 D.3: 2Nsub+BPW での電子電流分布1(ns) 後で見える電子電流は、電離電荷がセンサー電圧印加端子 Back に回収される電流である。2(ns) 後でも電離電荷収集の様子を見ることができるが、それとは別に 2Nsub の端子からも新たに電子電流が生じていることが分かる。最後に、10(ns) 後には電子電流が 2Nsub から Back に向けて電流が生じている。この現象がなぜ起こるかは、十分な検証ができていないため理解できていない。
この電流は、数 µs の時間幅で起こり、信号電流のパイルアップや不感時間となりうるため、高エネルギー
実験での応用では致命的となる。

2Psub
Psub21,Psub22 での電流値の違いを定量的にみるため、流れ込んだ電流値の非対称度：Atran を式 (D.1)のように定義する。
IP sub22 − IP sub22
Atran =
× 100(%)(D.1)
IP sub22 + IP sub21
この非対称度の時間変化をプロットしたものが、図 D.4 になる。

depo x が大きく、つまり Psub22 端子に近づくほど、Psub22 に大部分の電荷が回収されてしまい、非対称度が悪くなる。このように非対称度が大きい場合、PIXOR では 1 方向の位置情報しか得られない場合があり、この PIXOR 構造はあまり好ましくない。また、6 章で議論したような、センサー端子間に BNW を配置する方法は、電荷収集比を高くする傾向にある (6.4.3)。つまり、BNW の配置は非対称性を更に悪化させるため、使用できない。

D.2 各チャンネルのデジタル回路ブロック

97

Asymmetry(%)

Asymmetry : wAct N/HR/100um/S, { dp = 20um, w_bpw = 0um }120

depo_x = 0µm
100depo_x = 5µm80depo_x = 10µm

60
40
20
0
×10

-9

-20
0

5

10

15

20

25

30
time (s)図 D.4: 2Psub の過渡電流の非対称度

D.2

各チャンネルのデジタル回路ブロック

この節では、PIXOR の各チャンネルのデジタル回路「Synchronizer」∼「Trigger compare」部分の詳細を記す。このデジタル回路の役割は、センサーからのヒット情報を時間情報として格納し、トリガー時間との一致をみることである。この機能を実現するため、デジタル回路を 4 つのブロックで構成し、Verilog シ
ミュレーションにより動作確認を行った。
各チャンネルで使用する配線名と役割を表 D.1 に示す。
表 D.1: PIXOR 内デジタル信号解説
信号名

役割

Discri data

Discriminator からのシグナル

Synch data

CLK に同期させたシグナル

LOAD1

カウンタの制御信号 (H:カウントダ
ウン、L:リセット)

comp latency

カウンタの初期値 (trigger latency 時
間)

cnt OUT1

カウンタの出力値

TRG sig

トリガー信号

comp OUT1

カウンタのリセット信号

TRGhit OUT

トリガー時間でのヒット情報

D.2 各チャンネルのデジタル回路ブロック

D.2.1

98

Synchonizer

Synchronizer では、デジタル回路のクロックに同期させ、波形を 1 クロックにする。
図 D.5 に回路構成を示す。1 段目の DFF でデジタル回路のクロックでの波形サンプリングを行い、2 段目の DFF でセットアップホールドを取り除く。そして、3 段目の反転出力と 2 段目の出力の AND をとることで、ヒット情報の出力波形を 1 クロックに成形する。図 D.6 に Verilog シミュレーション波形を示す。

< Synchronizer >図 D.5: Synchronizer での回路構成

Page 1 of 1

synchronizer ver1.4
Yoshimasa Ono
Tohoku Univ
2011/08/14

Baseline = 0
TimeA = 00

Cursor = 0
Baseline = 0
Cursor-Baseline = 0
CLKDiscri_data
Synch_data
chip_reset

50,000ps

100,000ps

150,000ps

200,000ps

1
0
x

0

Hit判定 : Discri̲data=H→ 1CLK後にSynch̲data=H

CLKの立ち上がりにかからないものは破棄

2CLK以上のDiscri̲data→ 1CLKに成形図 D.6: Synchronizer の Verilog シミュレーション

D.2.2

SEQ

SEQ では、使用するカウンタの制御を行う。
図 D.7 に状態遷移図を示す。カウンタを制御する信号は「LOAD1」であり、LOAD1 が H でカウンタは初期値を読み続け、L でカウントダウンが行われる。ヒット信号の入力により LOAD1 が L に、カウンタ値
が 0 になると Trigger compare からリセット信号が出力され、LOAD1 が H になる。また、カウントダウ
ン中にヒット信号を受け付けた場合には、そのデータは破棄される。図 D.8 に Verilog シミュレーション波形を示す。

D.2 各チャンネルのデジタル回路ブロック

99

Synch̲data
Synch̲data

Idle & Hit wait

Count down1

LOAD1 = H

LOAD1 = L

comp̲OUT1
chip̲resetcomp̲OUT1

図 D.7: SEQ の状態遷移図

SEQ ver1.6 (gate level)

Page 1 of 1

Yoshimasa Ono
Tohoku Univ
2011/08/25

Baseline = 0
TimeA = 00100,000ps

Cursor = 0
Baseline = 0
Cursor-Baseline = 0

200,000ps

300,000ps

400,000ps

500,000ps

600,000ps

700,

1

CLK
LOAD1
Synch_data
chip_reset
comp_OUT1

x

0

0

0

Synch̲data=H→ LOAD1=L : カウント開始

カウンタは使用中→ヒット情報破棄

comp̲OUT1=H : latency時間経過→LOAD1=H : カウンタリセット

リセット優先→LOAD1=H : カウンタリセット

図 D.8: SEQ の Verilog シミュレーション

D.2.3

Hit time counter

Hit time counter では、Trigger latency 時間分ヒット情報を格納するカウンタである。図 D.9 に回路構成を示す。カウンタには、9bit のバイナリダウンカウンタを使用する。最大 512CLK までトリガー信号を待つことが可能である。図 D.10 に Verilog シミュレーション波形を示す。

< Hit time counter >図 D.9: Hit time counter での回路構成

D.2 各チャンネルのデジタル回路ブロック

100

Page 1 of 1

hit time counter ver1.6 (gate level)
Yoshimasa Ono
Tohoku Univ
2011/08/25

Baseline = 0
TimeA = 00100,000ps

Cursor = 0
Baseline = 0
Cursor-Baseline = 0
CLK
LOAD1
chip_reset
cnt_OUT1[8:0]
comp_latency[8:0]200,000ps

300,000ps

400,000ps

500,000ps

600,000ps

1

0

0

'hxxx

xxx

'h006

006

006

LOAD1=H→ カウント初期値

006

006

006

LOAD1=L→ カウントダウン開始

chip̲reset=H→ カウント初期値

図 D.10: Hit time counter の Verilog シミュレーション

D.2.4

Trigger Compare

Trigger compare では、カウンタの値とトリガー信号を比較し、トリガー時刻でのヒット情報を取得する。
図 D.9 に回路構成を示す。カウンタの値は、各ビットの AND を用いることで値を判定する。バイナリカ
ウンタの信号が 2 となった値に対して DFF で値を取得、この DFF の出力を SEQ へ送信し、カウンタのリセット信号 (comp OUT1) とする。さらに、バイナリカウンタの信号が 1 となった値に対して DFF で値を取得、この DFF の出力をトリガー信号との AND から、トリガー時刻のヒット情報とする。図 D.10 にVerilog シミュレーション波形を示す。

< Trigger compare >図 D.11: Trigger compare での回路構成

D.3 SuperPixel からの出力方法

101

Page 1 of 1

trigger compare ver1.7 (gate level)※Trigger compare本体とは別にカウンタが付いている。
(カウンタの初期値は6、comp̲OUT=H後にリセットされる)

Yoshimasa Ono
Tohoku Univ
2011/08/26

Baseline = 0
TimeA = 00

Cursor = 0
Baseline = 0
Cursor-Baseline = 0
1

CLK

'h006

Pre_cnt[8:0]xPreset100,000ps

300,000ps

200,000ps

500, 00

400,000ps

006

0

Reset

0

TRG_sig

x

TRGhit_OUT0

chip_reset
cnt_OUT1[8:0]

'hxxx

xxx

'hxxx

xxx

x

comp_OUT1
temp_OUT[8:0]

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

TRG̲sig=H, comp̲OUT1=L→ Hit情報なし : TRGhit̲OUT=L

カウンタの信号latency時間経過(カウント:2)→ comp̲OUT1=H

comp̲OUT1=H, TRG̲sig=H→ Hit情報あり : TRGhit̲OUT=H

図 D.12: Trigger compare の Verilog シミュレーション

D.3

SuperPixel からの出力方法

この節では、SuperPixel 内のチャンネルを束ねて、Column 方向に送信するデジタル回路を示す (16 OR
では 32 チャンネル)。この部分は PIXOR1 には再現されておらず、現段階では案である。
図 D.13 に示すように 3 つのブロックから構成される。Arbiter は、複数の情報を 1 つずつ選択して、情報を出力する機能を持つ処理回路である。この Arbiter を用いて、トリガー時間でのヒット情報を 1 つずつ選
択し、ヒット情報をアドレス情報に変換して読みだす。

TRG̲sig
service̲load

TRGhit̲OUT̲1
TRGhit̲OUT̲2
TRGhit̲OUT̲3

RAM̲loadRAM̲shiftSP̲grant
Arbiter̲load[31:0] RAM̲OUT[3:0] X̲address

Xread̲en[3:0] Y̲address
Yread̲en

TRGhit̲OUT̲32

service̲req
nSP̲grantRAM̲emptyRAM̲full

図 D.13: SuperPixel からの出力ブロック図（案）D.3.1

SP CTRL

SP CTRL は、前の 2 つのブロック図の入力信号を、タイミング調整する部分である。図 D.14 に回路構成を示す。特別な機能はないので説明と verilog シミュレーション波形は省略する。

D.3 SuperPixel からの出力方法

102< SP CTRL >図 D.14: SP Arbiter での回路構成

表 D.2: SP CTRL の信号
信号名

役割

TRG sig

トリガー信号

IN

service load

Column 方向への読み出し許可信号

IN

RAM load

ヒット情報を SP queue へ格納させ

OUT

IN/OUTる信号

RAM shift

次のトリガー時間のヒット情報を読

OUT

ませる信号

Arbiter load

D.3.2

Arbiter 内へヒット情報を格納させる
信号

OUT

SP queue

SP queue は、SP Arbiter からヒット情報が出力されるまで、トリガーイベントの保持を行うレジスタ部分になる。図 D.15 に回路構成を示す。各チャンネルに 8 段の RAM のある構造である（8×32 個）。RAM
の縦列は、トリガー時間がそろった構造になっており、最大 8 つのトリガー時間まで待つことができる。図

D.16 に Verilog シミュレーション波形を示す。

D.3 SuperPixel からの出力方法

103< SP queue >readpointerwrite
pointer

図 D.15: SP queue での回路構成

SP queue ver3.1 (gate level)

Page 1 of 1

Yoshimasa Ono
Tohoku Univ
2011/09/07

Baseline = 0
TimeA = 00

Cursor = 0
Baseline = 0
Cursor-Baseline = 01

CLK
TRGhit_OUT[31:0]
RAM_OUT[31:0]
RAM_empty
RAM_full
RAM_shift
RAM_loadchip_reset
pre_empty
pre_full
read_pointer[2:0]
write_pointer[2:0]

内部レジスタ'h00000000'hxxxxxxxx
x

00000000

xxxxxxxx

400,000ps

200,000ps

00000000

00000000

0000

xxxxxxxx

1

2

600,000ps

800,000ps
00000000

00000001

000000
00

x

0
0
0
x

x

'hx

'hx

TRG信号：RAM̲load=H→ ヒット情報格納と出力

001

読み出し完了：RAM̲shift=H→ 次の列のRAM情報を出力

22RAM̲shift=H
RAMが満杯(ポインタ一致)→ RAMが空、列移動なし→ RAM̲full=H

図 D.16: SP queue の Verilog シミュレーション

1
3

RAMが空
→ RAM̲empty=H

D.3 SuperPixel からの出力方法

104

表 D.3: SP queue の信号
信号名

役割

TRGhit OUT

各チャンネルからのトリガー時間でIN/OUTINのヒット情報RAM load

RAM に情報を書き込む信号

IN

RAM shift

RAM の読み出し列のシフト信号IN

RAM OUT

read pointer 列を RAM 情報の出力

OUT

RAM empty

RAM 情報が全て読み出し終わってOUTいることを伝える信号

RAM full

D.3.3

RAM が全て使われていることを伝
える信号

OUT

SP Arbiter

SP Arbiter は、Arbiter による読み出しを行う部分である。図 D.17 に回路構成を示す。Arbiter では、各チャンネルに対して許可信号：grant を入力することで、1 チャンネルずつ読み出しが行われる。そのチャンネルでの読み出しが終わると、次のチャンネルに grant 信号を送信する。この繰り返しで全てのチャンネ
ルでヒット情報を読みだされることになる。
また、各 Column での読み出しも Arbiter による読み出しを考えているので、SuperPixel を 1 つのチャンネルとして SP grant で許可信号を与える。図 D.18 に Verilog シミュレーション波形を示す。
< SP Arbiter >図 D.17: SP Arbiter での回路構成

D.3 SuperPixel からの出力方法

105

SP arbiter ver3.1 (gate level)

Page 1 of 1

①ヒット情報なし②x,y4点でヒット判定③x7点でヒット④x16点でヒット

Yoshimasa Ono
Tohoku Univ
2011/09/07

Baseline = 0
TimeA = 0 ①
0Cursor = 0
Baseline = 0
Cursor-Baseline = 0
Arbiter_load
CLK
RAM_OUT[31:0]
SP_grant
X_address[3:0]
Xread_en
Y_address[3:0]
Yread_en④③
400,000ps

600,000ps

800,000ps

01'h00000002

OpenFile②
200,000ps'h00000000
000000002

0000007F

00000000

000000FF

'h0

0

0

'h0

0

0

0
0

0000000000

chip_reset

0nSP_grantx

service_req

Arbiter̲load=H→ RAMからヒット情報を取り出しservice̲req=L→ 読み出し終了、nSP̲grant=H

SP̲grant=L→ 読み出しストップ

読み出し中にArbiter̲load=H→ 新しいヒット情報を読み出し

図 D.18: SP Arbiter の Verilog シミュレーション

表 D.4: SP Arbiter の信号
信号名

役割

RAM OUTSP queue からのヒット情報出力

IN

SP grant

この SuperPixel からの読み出しを許IN

IN/OUT

可する信号

Arbiter load

Arbiter 内へ SP queue からのヒット

IN

情報を取り込ませる信号

X address

x 方向のヒットアドレス

OUT

Y address

y 方向のヒットアドレス

OUT

Xread enx 方向のアドレスが読み出し中であることを伝える信号

OUT

Yread eny 方向のアドレスが読み出し中であOUTることを伝える信号

service req

読み出し終わってないヒット情報がOUTあることを知らせる信号

nSP grant

次の Super Pixel への読み出し許可
信号

OUT

謝辞
本修士論文の執筆にあたって、多くの方のアドバイス・支えをいただきました。
まずは研究室の皆様に感謝いたします。
山本均先生には、研究から進路関係の相談まで幅広く教授いただきました。素粒子物理の基礎 ∼ 検出器関係のことまで、素粒子実験の何たるかを教えて下さいました。
小貫良行先生 (現在、東京大学) には、研究テーマを紹介していただいたこと、放射線ダメージ試験では実験の手法から解析まで教えていただいきました。
石川明正先生には、修士論文の添削、Belle の物理の勉強で非常にお世話になりました。そして今後のドクター生活では、より一層お世話になると思いますので、どうぞよろしくお願いいたします。
一方で、濃厚で個性豊かな研究室の学生の皆様には心の支え?になっていただきました。
そして、高エネルギー加速器研究機構の方に感謝いたします。
高エネルギー加速器研究機構の新井康夫様には、感謝の気持ちが尽きません。研究で行き詰ったときや、

SOI に関する基礎的な知識から実験方法など、すべての研究での適切なアドバイスをいただけて非常に助かりました。
そして、坪山透様には PIXOR の開発で、素晴らしいアイデアや、豊富な知識を提供していただきました。
そして、測定器開発室のスタッフの皆様には、KEK での実験の準備から適切なアドバイスをいただきました。
これらの感謝の気持ちは、今後の研究成果を「形」にしていくことで表現いたします。
そして、ここまで読んでくださった読者の皆様に感謝をいたします。
最後に、自分自身に「お疲れさま」をして、本修士論文を締めたいと思います。

106

参考文献
[1] SOI pixel グループ,
http://rd.kek.jp/project/soi/[2] 御子柴宣夫 著 西澤潤一 編, 「半導体工学シリーズ 2 半導体の物理 改訂版 」, 培風館株式会社[3] William R. Leo, 「Techniques for Nuclear and Particle Physics Experiments A How-to Approach」,
Springer-Verlag[4] Behzad Razavi 著 黒田忠広 監訳, 「アナログ CMOS 集積回路の設計」, 丸善株式会社[5] 廣瀬 穣, 修士論文「SOI 技術を用いた一体型 Pixel 検出器用読み出しシステムの開発、及び積分型 Pixel
検出器の性能評価」, 大阪大学 (2009)[6] G.Groeseneken et al, Tempreture Dependence of Threshold Voltage in Thin-Film SOI MOSFET’s,
IEEE Electron Device Letters, Vol. 11, No. 8 (1990), p.329[7] ラピスセミコンダクタ株式会社,
http://www.lapis-semi.com/jp/index.html[8] Letter of Intent for KEK Super B Factory Part III: Accelerator Design,
http://superb.kek.jp/documents/loi/img/LoI accelerator.pdf[9] Belle II Collaboration,
http://belle2.kek.jp/[10] Belle II Technical Design Report,
http://ekpbelle2.physik.uni-karlsruhe.de/t̃wiki/pub/Organization/B2TDR/B2TDR.pdf[11] V.Zhilich, The luminosty measurement at Belle detector, Nucl. Instru. Methods Phys. Res. Sect.
A494, 63 (2002)[12] Helmuth Spieler, 「Semiconductor Detector Systems」, OXFORD UNIVERSITY PRESS[13] D.Pitzl et al, Type inversion in silicon detectors, Nucl. Instr. and Meth., Phys. Res. Sect. A311, 98- 104 (1992)[14] H.E.Boesch et al, Saturation of Threshold Voltage Shift in MOSFET’s at High Total Dose, IEEE
Trans. Nucl. Sci, Vol. NS-33, No. 6 (1986), p.1191[15] J.M.Benedetto et al, Hole Removal in Thin-Gate MOSFETs by Tunneling, IEEE Trans. Nucl. Sci,
Vol. NS-32, No. 6 (1985), p.3916

107

D.3 SuperPixel からの出力方法

108[16] P.J. McWhorter and P.S. Winokur Simple technique for separating the eﬀects of interface traps andtrapped-oxide charge In metal-oxide-semiconductor transistors, Appl. Phys. Lett. 48, 133 (1986)[17] K. Hara et al, Radiation Resistance of SOI Pixel Devices Fabricated with OKI 0.15µm FD-SOI
Technology, IEEE Trans. Nucl. Sci, Vol.56, No. 5 (2009), p.2896[18] 三枝祐司, 修士論文「SOI 技術を用いた半導体検出器の開発」, 東京工業大学 (2008)[19] エイアールテック株式会社,
http://www.a-r-tec.jp/[20] ATLAS pixel detector electronics and sensors,
http://iopscience.iop.org/1748-0221/3/07/P07007/pdf/1748-0221 3 07 P07007.pdf[21] ALICE1LHCB Documentation: Draft 4,
http://kwyllie.home.cern.ch/kwyllie/pixel doc/ALICE1LHCB Documentation.pdf[22] PSI46 Pixel Chip - External Speciﬁcation,
http://cms.web.psi.ch/roc/psi46v2.pdf[23] APV25-S1 Yser GuideVersion,
http://hep.ucsb.edu/people/aﬀolder/User Guide 2.2.pdf