Phase Locked Loop回路を用いたTDCの開発
名古屋大学 高エネルギー素粒子物理学研究室

臼井 主紀，小野木 宏太

目的Time to Digital Converter(TDC)はPLL回路で開発可能であり、我々の最終目標は0.18μmプロセスのASICを用いたPLL回路の時間分解能の限界の研究と、それを基にしたTDCの開発である。
今回は、ATLASに使われているPLL回路を差動回路に改良した場合の動作確認と性能評価を行った。
PLL：Phase Locked Loop(位相同期回路)
・入力と位相が同期した出力を得られる回路。
・現在ATLASのミューオン検出器で使用されている遅延回路は複数個のinverter pairで発振器を構成している。通過インバータ数の増減で遅延時間が選択できるため、任意の遅延時間をつくることができる。
・inverter pair1個の通過時間が時間分解能となり、内部の構成素子(MOS)に電圧(Vcon)を印加する事で制御できる。

ミューオン検出器の遅延回路：ASICで設計(プロセス : 0.35μm)
集積度が高く、1ns以下の遅延時間を実現できる
よりプロセスが小さい回路を開発(0.25μm)
・酸化膜厚を薄くして (5.5nm) 、ATLASのアップグレードで使用可能な放射線耐性(10kGyまで動作保証)を持つことが確認
・Jitter：100ps以内 (clock : 40MHz)
1nsの時間分解能を持つ回路では影響なし

Vdd
PMOS

基準信号
output

OUT

IN

インバータ１個分の遅れ＝時間分解能NMOS

MOSの構造Vcon

Ring Oscillator

Charge Pump

Phase Detector

Ref-clk

n型MOS

PLL
研究内容
0.5μmのプロセスを用いたPLL回路
・プロセスは大きいため応答速度は劣る
・差動化による効果を調べる
Single16(32)Single回路とDiﬀerential回路のJitterを比較

回路

Output

Step1
Ring Oscillatorの発振を確認

Vcon
Ring Oscillator

Diﬀerential fast8(DIFF)

PhaseDetector

Ref clk

ChargePumpStep2
PLLの動作確認

Low Pass
Filter

Step3
Jitterの測定と回路による比較を行うことが出来る

トリガー

発振回路によるJitterへの影響を調べる・プロセスを小さくする
・差動回路を用いる (コモンノイズを打ち消す)

Clock(10V)
インバータ数(個)

回路（0.25μm）

Single16(32)16+1(32+1)

DIFF

8回路

差動回路

Single回路

Step2 : PLLの動作確認
⑧①

Vcon

CP

Vconと発振周波数の関係- 外部からVconをInput

Vcon

Ring Oscillator

PD

目標
0.5μmのプロセス+差動を用いたPLL回路と0.25μmプロセスのPLL回路の時間分解能、Jitterの比較

特徴

インバータと遅延時間の関係⑧①

Divider

オシロ
output スコープ

電源( 5V)

解析結果
Step1 : Ring Oscillatorの発振を確認

・製造プロセスによって、チャンネル長(L)、チャンネル幅(W)の下限値が決まる。
・W/Lが大きいほど相互コンダクタンスが大きく、応答速度が速い。

LPF

Setup

高時間分解能を得れば、TDCとして使用できる

出力信号の立ち上がり時の時間方
向への揺らぎ(標準偏差)= JitterSelector

VssSelector（制御方法）
Ring Oscillator(R.O.) : 発振回路として働く
Phase Detector(PD) : Reference clockとR.O.の信号の位相を比較する
Charge Pump(CP) ：PDの信号をもとに、Vconを出力
Low Pass Filter(LPF)：Vconの時定数を調整
selector: 通過遅延素子数を選択
Vconによるfeedbackをかけることで発振を安定させる

時間分解能の性能

インバータ(MOS)

Ring Oscillator
LPF

CPPD

Ref-clk

LPF

Ref-clk
制御していない

Ref-clk
100MHz例 : Single16
例 : Single16① : 62.3MHz①5.0ns/div

縦 : 2.0V/div200ns/div

通過インバータ数と遅延時間が比例
Single, DIFF回路のRing Oscillator
は正常に動いていることを示唆① : トリガー②

PLLとして動作していない→ Jitterの計測不可回路の問題点を探る

差(遅延時間)を比較

Vconでリングオシレータの制御を確認
原因の推測
トランジスタのプロセスが大きく応答速度が遅いため、リングオシレータを制御する回路(PD, CP, LPF) が高周波数の入力に対応できない可能性がある。

プロセスを小さくする(0.5→0.18)
ことで解決と期待

DIFF回路Step3 : Jitterの測定
Graph

縦(Ref) : 1.0V/div
Delay

Jitter [ps]Ref-clk
96MHz

Vconと発振周波数の関係- 外部からVconをInput

①80

180!

75

160!

70

140!

41.0〜80.7 [ps]

65
60
55
50

5.0ns/div
縦(①) : 2.0V/div

ただし、同期する周波数帯が限定（92.3MHz ~ 100MHz）→ 原因を探る(最後)。

PLLとして正常に動いている。

120!
100!
80!

Simulation!

60!

Experiment!

45

40!

40

20!
93

通過インバータ数とDelayが比例
傾きは１個あたりの通過時間
実験値：0.6668 ns
理論値：0.6510 ns

Freq.[MHz]

Step2 : PLLの動作確認

94

95

96

97

98

99

100

frequency [MHz]同期している領域

0!
0!

1!

2!

3!

4!

5!

6!

Vcon[V]

プロセスは2倍だが、差動回路であることから回路(0.25μm)と同等(100ps以内)のJitterを達成。(Singleと比較できないため予測である)

実験結果とシミュレーション結果が一致しない。
原因を追求している。

まとめと展望0.25μmプロセスのPLL回路と0.5μmプロセスの差動PLL回路の時間分解能とJitterの比較を行うために、Single16(32)回路とDIFF回路の動作確認を行った。双方でRing-Oscillatorの発振は確認することができたが、Single回路はPLLとして動作しなかった。予想としてRing Oscillatorの制御部分に原因があり、トランジスタの応答速度に関連していると考えられる。一方、DIFF回路は入力周波数が92.3MHz~100MHzの範囲でPLLとして動作することが確認できた。Jitterは0.25μmプロセスと同等の100ps以内を達成し、差動回路によりJitterを小さく出来たと推測できる。今後の目標は、差動回路+0.18μmプロセスのPLL回路の開発であり、回路のレイアウトの研究を行う予定である。