Phase Locked Loop回路を用いたTDCの開発
名古屋大学 高エネルギー物理学研究室
M1 小野木 宏太, 臼井 主紀

ATLASミューオン検出器
25m14mATLASのミューオン検出器(Thin Gap Chamber)

ミューオントリガー発行 -> TOFの影響+ケーブル長(7枚でcoincidenceをとる)(最大25nsの検出のばらつきが発生)

0.35プロセス(酸化膜 : 7nm, Rohm Co.)のASICを用いた遅延回路を使用
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ASICを用いた遅延回路
DLL
Input

Output0131
Vcon

PLL0131

Ring Oscillator
Phase
Reference Detector
Clock(20MHz)

Chargepump

Low passfilter

PLL : Reference clockの周波数とRing Oscillatorの周波数を同期(Vconにより制御)

Vcon

インバーターペアの数により遅延時間が線形的に変化
Input
Output

例 : NPLL~32段の時
時間分解能 = 0.76[ns]DLL : PLLで決定したVconにより１段あたりの時間分解能を決定-> 任意に遅延したInput波形をOutput

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アップグレードに向けて遅延回路の開発
Phase 2 トリガーアップグレード(2022年、ルミノシティ: 5倍)*現在0.35プロセス(Rohm Co.)は存在しない

input(40MHz)DLL

OutputVcon

0.25プロセスの遅延回路を開発(酸化膜 : 5nm, UMC Co.)結果
- 25[ns]以上の遅延時間- 1[ns]以下の時間分解能
ミューオントリガーで必要な遅延時間と時間分解能を満たしている

Vconと遅延時間(時間分解能)の関係

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0.25プロセス遅延回路の放射線耐性
コバルト60を計10kGy照射する前後で遅延回路の動作を比較*ATLASの耐放射線基準値-> 1.1kGy/10years

input(40MHz)
Referenceclock(20MHz)

DLL

OutputPLL

方法- 1kGy/hを合計10回照射結果- 10kGyの放射線耐性
アップグレード後10年間は遅延回路として動作すると推測できる

コバルト60を計10kGy照射時の遅延時間の比較

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Jitterの測定
更に高時間分解能にする -> TDCの開発可能問題点 : Jitter

Input(1MHz)
Referenceclock(40MHz)

DLL

Output

PLL

Input
Output立ち上がり時の時間方向のゆらぎ =Jitter

結果 -> 100ps以内(Reference-clock : 40MHz時)

遅延時間とReference clockに関係
Jitterを理解し、Jitterを減少させることによりASICを用いた高時間分解能のTDCとして利用可能になる。

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Jitter削減を目指した回路製作

PLLシングルエンド回路(0.5プロセス)- インバーターペア8段(16段)

0Output

17(15)

Vcon

Ring Oscillator
ReferenceClockPhase
Detector

Low passfilter

Chargepump

PLL差動回路(0.5プロセス)- インバーターペア8段

シングルエンド回路Output

In
Vcon
Inb

Reference
Clock

目的01
Ring Oscillator
PhaseChargeDetectorpump

7
Low passfilter

差動回路

これまでのシングルエンド回路と差動回路を0.5プロセスで制作し、比較をすることでノイズ低減によるJitterの削減を評価する。

6シングルエンド回路のリングオシレータ
動作確認
RingOscillator

Oscilloscope

任意の出力波形を基準に取り,そこから相対的なインバーターペアの数による遅延時間を計測

結果-

シングルエンド8 (62.3MHz)-

シングルエンド16 (30.3MHz)- 予測値 : 0.47ns/Inverter- 実験値 : 0.51ns/Inverter- 予測値 : 0.50ns/Inverter- 実験値 : 0.49ns/Inverter

PLLの段数と遅延時間の関係

シングルエンドのリングオシレーターは発振回路として正常に動作

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シングルエンド回路のPLL動作確認
Oscillo
scope
Ring
Vcon
OscillatorCharge Low Pass
Phase
Detector pump
Filter
ReferencereferenceClock(縦: 1.0V/div)

200ns/div

output(縦: 2.0V/div)

clock(50MHz)
出力波形の確認結果- Reference clockと同期した出力波形が確認不可。
- Reference clockの周波数を5~75MHzまで変更して同様に行ったが, 変化なし.
- Vconをプローブで確認すると常に0Vで変動しない。
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Vcon値に依存したリングオシレータの発振周波数測定
Oscilloscope
Ring
Oscillator
ChargePhasepump
Detector

Vcon

Low PassFilter

結果
Vconによるリングオシレーターの制御が可能

Vconと発振周波数の関係

Vconを制御する回路部分(Phase Detector, Charge pump,Low Pass Filter)に原因があると予測

9差動回路のリングオシレータ動作確認
Ring
Oscillator

Oscilloscope結果-差動回路 (127.6MHz)- 予測値 : 0.49ns/Inverter- 実験値 : 0.47ns/Inverter
インバーターペアの数と遅延時間の関係

差動回路のリングオシレータも発振回路として正常に動作
10差動回路のPLL動作確認
Oscillo
scope
RingVconOscillator
Charge Low Pass
Phase
Detector pump
Filter

Referenceclock
Reference clock(96MHz, 1.0V/div)
Output(96MHz, 2.0/div)

delay

PLL動作時の波形

結果(Reference-clock : 96MHz)- 予測値 : 0.65ns/Inverter- 実験値 : 0.67ns/Inverter

インバータ(差動)の段数と遅延時間の関係

差動回路はPLLとして動作(* PLLとして動作するReferenceclockの範囲が93~100MHz)

11差動回路のJitterの測定
Graph80

σ=Jitetr

Outputの立ち上がり

Jitter [ps]立ち上がり 50%

7541.0〜80.7 [ps]70656055504540
結果- 41.0~80.7[ps](* 狭い周波数領域に対してJitterの変化が大きい)

939495969798

99

100

frequency [MHz]Reference clockとJitterの関係

シングルエンドと比較できないが、差動回路(0.5プロセス)であることから遅延回路(0.25プロセス)と同等(100ps以内)のJitterと予測
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まとめと今後の展望

0.25プロセス遅延回路-

1[ns]以下の時間分解能
10kGyの放射線耐性

PLLシングルエンド(0.5プロセス)-

リングオシレーターによる発振を確認
PLL動作時の出力波形確認不可

Phase Detector, Charge Pump,
Low Pass Filterに原因があると推測

PLL差動回路(0.5プロセス)-

リングオシレーターによる発振を確認
PLL動作時の出力波形を確認- reference-clock: 93 ~100MHzのみ動作- 1[ns]以内の時間分解能, 100[ps]以内のjitter

今後の展望- Simulationを用いて動作確認、ノイズ対策などを行う。プロセスの変更(0.5->0.18)を行い、動作するPLL回路を製作することを目標とする。

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backup14

まとめと今後の展望• SNG : RO確認、PLL動作しない, 原因：プロセスのせい？
• DIFF : RO確認、PLL確認、Jitter確認• 今後の目標(process 0.18) の回路製作->そのために…現在の回路研究と0.18用の回路のsimulation checkを行って行く。

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Contents
•
•
•
•

目的と目標
研究内容
研究結果
まとめと今後の予定

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実験方法(手順)17

0.25プロセスの遅延回路のまとめと展望
トリガーアップグレードのために0.25プロセスの遅延回路開発- 動作評価結果- VconによりDLLの遅延時間(10~70[ns]の間)が制御可能- ATLASで必要な25[ns]の遅延時間を達成できる- DLLの段数と遅延時間が線形の関係- 1[ns]以下の時間分解能を達成- コバルト60照射前後で、DLLの段数と遅延時間の関係は同等- 10k[Gray]までの放射線耐性アップグレードに向けた遅延回路の開発に成功
1[ns]以下の時間分解能 -> より高時間分解能にすることで、ASICを用いたTime to Digital Converterの開発が可能- 高時間分解能の問題点 : Jitter18制作した回路

シングルエンド回路(SNG16(32))
SNG16 : PLL16段, SNG32 : PLL32段

0Output

17(15)

Vcon

Ring Oscillator(R.O)
ReferenceClockPhase
Detector

差動回路(DIFF8回路)DIFF8 : 8段

Low pass
filterChargepump

SNG16(32)OutputVcon
01
Ring Oscillator(R.O)
ReferenceClockPhase
Detector

Chargepump

7
Low pass
filter
DIFF819SimulationによるVcon波形の確認- Reference-clockに100MHzを入力した時のVconの波形をSimulationで確認を行う。

Vcon (C2 : 100pF)
100MHzを入力した時、Vconが振動-> リングオシレーターの波形の周波数がVconの振動により変化
Vconの振動を抑えるために、Low Pass Filterを調べる。

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Low Pass Filterについて
Ring
Oscillator
Charge Low PassPhase
Detector pump
Filter

ASIC外部R(100!)

Nmos

Chargepump

C1(10pF)

Pmos

C2(100pF)

Low pass filter- 主にASIC外部の抵抗とキャパシタがLow pass ﬁlterの役割をしている。
Simulationによるパラメータ解析- C2のみ : 10pF ~ 1000pF(10pF, 316pF, 1000pF)
Vconの振動が減少するC2の値を調べた。
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パラメータ解析結果
Vcon (C2 : 10pF)

Vcon (C2 : 316pF)

Vcon (C2 : 1000pF)
C2の値が大きくなる(316pF,1000pF)と、Vconの振動が減少することが確認できた。
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実機を用いたキャパシタ変更によるPLL動作確認
C2を取り替え、再度PLL動作確認を行った。
使用したC2 : 12pF, 300pF, 1000pF

R(100!)
C1(10pF)

C2(100pF)

結果- リングオシレータの発振は確認できた- C2を大きく(小さく)しても、出力波形の確認不可
考察- ASIC内部のPhase Detector, Charge Pump, Low pass Filter
部分に何らかの原因(ノイズによりVconが安定しない可能性)があると推測している。
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