第５回 IP アワード
[対象 開発助成][分野 自由部門]

フィルタ一体型 RF−CMOS 低雑音増幅器の開発
金谷晴一、浦川剛、大庭亮介、吉田啓二
九州大学大学院 システム情報科学研究院 電子デバイス工学部門
要約

また、低雑音増幅器は通常、外部回路との 50Ω

分布定数線路とインバータ回路によるバンドパス整合（共役整合）あるいは、雑音整合のため、フィルタを応用することによりフィルタと整合回路をCMOS チップ上にスパイラルインダクタを装荷して一体化し、CMOS 上にオンチップ化する設計理論おり、このサイズが小型化設計を阻む原因となってを新たに提案した。また、本設計理論にもとづいて、いる。さらに、スパイラルインダクタは Q 値が非常にフィルタ一体型 RF-CMOS 低雑音増幅器を設計し低いので、高利得化および低雑音化が難しい。また、た。フィルタ一体型整合回路には、コプレーナ線路帯域設計も不可能である。

を用い、小型化のために線路をメアンダ構造にする

そこで我々は、集中定数素子である、スパイラルことにより、従来のスパイラスインダクタに比べてチッインダクタや MIM キャパシタを分布定数線路とインプ面積の大幅な縮小が可能となった。また、アナロバータ回路を用いた共振器構造で置き換えることで、グ回路とベースバンド処理をワンチップで実現するフィルタ回路（帯域設計）と整合回路を一体化した可能性が示唆された。

回路素子を CMOS 上に実現することを目的とする。
伝送線路として信号線と接地導体が同一平面上１.はじめに移動体通信（IMT2000）、無線 LAN、衛星通信等、に存在するコプレーナ導波路（CPW）を用いたので、CMOS 能動素子と容易に結合でき、デバイスの小近年の情報化社会の急激な発展により、より高性型化が可能である。

能・高効率な通信システムを実現するデバイスの開Antenna

BPF LNA発が期待されている。これを実現できる技術として、ディジタル回路とのマッチングが良い CMOS 回路をアナログ回路に適用することにより、フィルタ・低雑(a)Za

音増幅器（Low Noise Amplifier: LNA）からベースバンド部、更にはディジタル回路等を集積化した、MatchingcircuitAntenna

BPF

Matching
circuit +LNA

外付けCMOS

モノリシック・マイクロ波集積回路（MMIC）を開発することが急務の課題となっている[1,2]。すでに無線LAN においては、PC カード用の高周波フロントエンドとして、2 チップのシステムが開発されている。しかしながら、周波数選択用および、高調波除去用フィルタは外付けされている。

(b)

Za

Matching
circuit

Antenna（外付け）

Matching

BPF+ circuit+LNA

オンチップ

図 1.高周波部のブロック図(a)従来型 (b)オンチップ型

図 1 に高周波部のブロック図を示す。通常のシス雑音整合（雑音が最小となる整合条件）について

テムでは図 1(a)のように、フィルタは外付けされていも同様にして、調整長さ(∆)は(4)式となる。ここで、る。我々はこれまで、外付け回路として、アンテナ・

Zopt=Ropt+jXopt は、最小雑音指数を与える負荷イン整合回路・フィルタを一体化した、フィルタ一体型アピーダンスである[5]。

ンテナの設計を行い、すでに公表済みである[3]。
本研究では、図 1(ｂ)のように、CMOS 上にフィル∆ = −タを設計し、LNA の入出力整合回路とそれぞれ一(Z 02 X opt

22
ω0 L Ropt+ X opt)

(4)

体 化 す る こ と を 目 的 と す る 。 な お 、 無 線 LAN

最終的に n 段のフィルタ一体型整合回路の設計（IEEE802.11b）使用される 2.4GHz 帯をターゲットとパラメータは、(5)式となる。ここで、bi はサセプタンスし、設計を行う。

Bi をもつ半波長共振器のサセプタンススロープパラメータである。また、gi はチェビシェフフィルタの規格２.整合回路の設計法

化素子値、w は比帯域である。b'n は、最終段の共本整合回路は、チェビシェフ・バンドパスフィルタ

振器とリアクタンス補償回路とを取り込んだ形となっ（BPF）の理論をもとにしている[4]。BPF は両端開放ている。なお、(b'n)は常に正の値でなければならな共振器と J インバータ(Ji, i+1)により構成する。図２(a)い。図３に n 段のフィルタ一体型整合回路の回路モに整合回路部の回路モデルを示す。ここで LNA のデルを示す。

入力インピーダンスを ZL=RL+jXL とする。
½°°°°
bi-1bi(i = 2, 3,⋅ ⋅ ⋅, n - 1)°
J i-1,i = w
g i-1 g i°°
bn-1b'n°J 'n-1, n = w¾g n-1 g n°°
b 'n°
J 'n ,n +1 = w°
RL′ g n°bn°
b 'n =°wx1−°
RL′ g n¿

はじめに、共役整合（インピーダンス整合）についb1J 0,1 = w
Z 0 g1て説明する。即ち LNA に最大の電力を供給する整合回路である。LNA のインピーダンスを反転するために、長さ()、電気長(θ)、特性インピーダンス(Z0)を
持 つ λ/4 波 長 線 路 を 挿 入 す る （ 図 ２ (b) 参 照 ） 。
|ZL|>>Z0 のとき、線路の左から見た入力インピーダン
ス ZL’は(1)式で表される。

Z' L ≅ jX ' +

½°
¾°
¿

Z 02ZLX ' = X + ω0 L∆

(1)

(5)

ここでリアクタンス（X）とリアクタンススロープパラメータ(x)は(2)式で表される。

(a)
½°°
¾°
°¿§ ω ω0 ·− ¸¸X = − Z 0 cot θ ≅ x¨¨© ω0 ω ¹ω ∂X
π= Z0
x= 02 ∂ω ω=ω0 4X'L
Z 02 X L=ω0 L ω L R 2 + X 20(LL)ZL

Z L = RL + jX L

LNAreactancecompensation circuit

整する。共役整合条件での調整長さ(∆)を(3)式に∆ = −θ, Z0

(2)

jXL’を補償するために、λ/4 波長線路の長さを調示す。

Z’L

(3)

(b)

Z’L

jX

=-jX’L

Z 02= R'L + jX L′
ZL

λ+ ∆
4

図 2.LNA と整合回路の回路モデル (a) 及び、共振点での等価回路 (b)Z L = RL + jX L

Z0
jBn-1

J’n-1,njBn

J’n,n+1Zin

θ, Z0=

ZL

λ+ ∆
4LNA

図 3. フィルタ一体型整合回路の回路モデルいと考えられる。更に、Si 基板の損失の影響をなくすために、最下位のメタルと組み合わせた
Conductor-Backed CPW 構造とした(図６)。
610３.低雑音増幅器（LNA）の設計

410LNA の設計には、0.25µm CMOS プロセスを用いた。CAD ツールとして VDEC より提供されているicfb （cadence）を用いた。また LNA の入出力インピ

Gtu (max) (dB)J0,1界の放射が少ないので、他の回路への影響も少な

210ー ダ ン ス お よ び 雑 音 指 数 の 算 出 に は HSPICE(Avant!)を用いた。図４に LNA のレイアウトを示す。
また、図５に最大単方向トランスデューサ電力利得

1 -310Gtu(max) を示す。2.45GHz において、Gtu(max)=13dB,ZL=321-j871 [Ω]を得た。また、このときの雑音指数

10-2-101010
Frequency (GHz)110210

図 5.Gtu(max) の周波数特性（NF）は NF=3dB であった。
Vdd

Signal line

Vdd

Vin

Ground plane

Ground plane

VoutVin

Vout
CPW

Conductor-backed CPW

図 6.コプレーナ線路の概略図
回路モデル

レイアウト

理論値（設計値）の算出には、回路シミュレータ
図 4.LNA の回路モデルおよびレイアウト（Microwave Office: Applied Wave Research）を用いた 。 ま た 、 CPW の 電 磁 界 シ ミ ュ レ ー シ ョ ン に は

４.整合回路の設計

Momentum (Agilent)を用いた。なお、導体は A、マイクロ波回路においては、マイクロストリップ線

誘電体は SiO2 とし、導電率、誘電率や誘電損失等路がよく用いられるが、我々は、整合回路を CMOSの物性定数を用いて、シミュレーションを行った。理上に設計するために、コプレーナ線路(Coplanar

論値の計算においては、導体を完全導体としている。

Waveguide: CPW)を用いた。CPW は、図６に示すよ

電磁界シミュレーションにより算出した Q 値は Q=32

うに、信号線と接地導体が同一平面状にあるため、であった。図 7 にフィルタ一体型整合回路の回路モ接地が容易に実現できる。また、信号線幅と接地導デル及び周波数特性の段数依存性を示す。中心体間隔との比により、線路の特性インピーダンスを周波数 2.45GHz、帯域 100MHz において、共役整決定できるので、比例縮小することにより、小型化が合され、また、段数(n)の増加により、遮断特性が向可能である。また、マイクロストリップ構造に比べ電上していることがわかる。なお、比較のために、直接接続した場合のデータもあわせてプロットしている。

実現できたと考えられる。また、一般に、スパイラル

この場合、整合がとれていないので、電力は全反射インダクタ等の集中定数素子は、自己共振により、している。

高周波での使用は不可能である。一方、本整合回路は共振構造を利用しているので、使用周波数の上昇に伴い、より小型化が可能となる。

0DC PAD|S11| (dB)-10CPW PAD-20インバータ

Direct connectionn=1n=3n=5-30CPW PAD

出力整合回路

入力整合回路

λ/4線路

LNA

λ/4線路

インバータ

3.2mm

図 8. フィルタ一体型整合回路のチップレイアウト（入出力：１段共役整合）-402.22.32.42.5
Frequency (GHz)2.62.70

図 7. フィルタ一体型整合回路の周波数特性

トを示す。チップサイズの都合上、LNA の入出力段にそれぞれ 1 段の整合回路を取り付けた。小型化のために、線路を折り曲げたメアンダ構造とした。全長 3.2ｍｍである。なお、入出力部はコプレーナプロ-10|S11| dB

図 8 にフィルタ一体型整合回路のチップレイアウ-5-15-20
EMシミュレーション結果理論値-25ーブによる計測のためのパッド(CPW PAD)をもうけている。図 9 に反射係数の周波数特性を示す。導体損により、反射係数の若干の劣化がみられるが、電磁界シミュレータによる結果は理論値とよくあっており、2.45GHz を中心とし、100MHz の帯域で整合がとれていることがわかる。
図 10 に従来用いられているスパイラルインダクタ-30

22.22.4
2.6
Frequency (GHz)2.83

図 9. フィルタ一体型整合回路の周波数特性（入力段）（Q 値=32 @2.45GHz）
スパイラルインダクタと本整合回路とのサイズ比較を示す。3 章で設計した LNA の入力インピーダンスから整合条件を算出
すると、スパイラルインダクタで整合を取る場合は2.45GHz において約 60nH のインダクタンスが必要となる。図 10 より、面積比が約 1/5 に減少し、更に帯0.5mm2域設計も可能となり、チップサイズを飛躍的に小型700µm化することが可能であると考えられる。また、スパイラ
ルインダクタの Q 値は通常一桁であるのに対し、今1段入力整合回路回設計した整合回路では Q 値が 32 であったので、単純に比較できないが、より低損失な整合回路が0.1mm2

図 10. サイズ比較 （L=60nH @2.45GHz の場合）

５.まとめ
分布定数線路とインバータ回路による BPF を応用してフィルタと整合回路を一体化し、CMOS 上にオンチップ化することにより、フィルタ一体型
RF-CMOS 低雑音増幅器を設計した。今回提案した設計法により、チップサイズを飛躍的に小型化することが可能であると考えられる。また、アナログ回路とベースバンド処理を同一のチップで実現する可能性が示唆された。現在チップ試作中である。

６.謝辞
本チップの設計は東京大学大規模集積システム
設計教育研究センターを通し、Cadence ツールおよび Avant!ツールを用いて行われたものである。本研究の一部は、科学技術振興事業団(JST) イノベーション・プラザ福岡との共同研究によるものである。
参考文献[1] A. Matsuzawa, “RF-SoC-Expectations andRequired Conditions,” IEEE. Trans. Microwave Theory
Tech., vol. 50, pp. 245-253, January 2002.
[2] M. Ono, N. Suematsu, S. Kubo, K. Nakajima, Y.
Iyama, T. Takagi, and O. Ishida, “Si Substrate
Registivity Design for On-Chip Matching Circuit Basedon Electro-Magnetic Simulation,” IEICE Trans.
Electron., vol. E84-C, pp. 923-929, July 2001.
[3] H. Kanaya, Y. Koga, G. Urakawa, and K.
Yoshida,Design of HTS Coplanar Waveguide Matching
Circuit for Low Noise CMOS-HTS Receiver, IEEE
Trans. Appl. Supercond. vol. 12, No. 1, (2003) March(in press).
[4] G. Matthaei, L. Young, and E. Jones, “Microwave
Filters, Impedance-Matching Networks, and CouplingStructures,” New York: McGraw-Hill, 1964, pp.
427-440.
[5]吉田、金谷：「無線信号の送信・受信回路、並びに無線信号の送信・受信装置」、特願 2002-087229.