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回路屋が基板について考える事
普段、回路設計を行っている時、デバイス内部の遅延には神経を尖らせるのですが、一旦デバイスの外に出した信号についてはかなりの部分を基板屋さん任せにしてしまう傾向が（私の場合には）あるように思います。
しかし、実際の基板屋さんが伝播遅延の解析をサービスしてくれることは非常に少ないので、ごく大雑把な遅延時間の見当をつけて配置のみを指示し、どこかに曖昧さを残したままデバッグに突入（--;）するような事があるのではないでしょうか。
もし、伝播遅延についての大雑把な見当をつけるような場合、５０ Ω
同軸ケーブルの典型的な遅延パラメータ ５ ｎS/ｍ を手がかりに安易な計算をしてしまう事もあるのではないかと思いますが、果してその精度がどの程度であるか正確に認識している回路屋さんは少ないような気がします。
クロックレートが２５ MHz あたりまでは、それほど大差のない仕事になる事が多いのですが、技術屋の一人としては少なくとも配線による遅延時間
バス構成によるクロストーク
配線長による反射の取扱いを意識した仕事をやりたいものだと思っています。
基板上の伝播速度はどの程度か
簡単には４層の FR4 材（Er=4.5 希に 3.5 の材料もあるようです）、プリプレグ厚０．２ ｍｍ のマイクロストリップで配線幅６ミル（０．１５ ｍｍ）／６ミルクリアランスで設計した場合、１ ｎS あたりの波長は概算１７ ｃｍ 程度になり、特性インピーダンスは７５ Ω になります。
概算計算で普通に使う値はメータあたり５ nＳ：２０ ｃｍ/ｎS ですから、約１５％程度の楽観的な根拠に基づいて回路を考えていることになります。
もし、このパターンをストリップ線路としで内層コア材の上に置いた場合（表面層には GND が置かれストリップを形成するとして）
１ ｎS あたりの波長は概算１４ ｃｍ 程度になり、特性インピーダンスは６０ Ω 程度（オフセット・ストリップ線路）にですから、概算計算のままでは、遅延時間について約３０％程度の楽観的な根拠に基づいて回路を考えていることになります。
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しかも、これらの値はすべて、単独の線路を考えている場合に限定されたもので、現実の回路は差動で伝送したり、バス形式で伝送したりする訳です。
バス形式では、隣接する信号が互いに結合された状態になっている
ため、同相で動作する時のインピーダンスと、逆相で動作する時に現れるインピーダンスは同じ値にはなりません。
現実のバスが、たった２本のマイクロストリップで形成される訳もありませんが、すくなくともこのディメンジョンを持つマイクロ・ストリップのバス（エッジ結合）では同相（偶モード）特性インピーダンス：約９５ Ω
逆相（奇モード）特性インピーダンス：約６５ Ωの特性がある事を考え、これが信号源の立ち上がり時間・基板上の伝送長とどのように関連づけられてターゲットの波形を作るかを検討しておく事は有益なのではないかと思います。
次ページ以下に、簡単なモデルを作成した時のシミュレーション結果を添付します。
私共の場合、このような時の回路図は実際の基板回路図とは別に、シミュレーション用の回路図を作成し、Ｓ・ＮＡＰ で処理しています。
この ｐｄｆ ファイルの最後のページに Ｓ・ＮＡＰ（本日現在のバージョンは１．０です）での回路図を添付しておきますので、よろしければ参照してみてください。
この程度の簡単なチェックでも、実際にやってみたという事と「多分」や「だろう」で済ませている事との違いは、いつか、どこかに、出てくるのではないかと思っています。
なお、つまらない念押しをするようで申し訳ありませんが、基板についてモノを考える場合に、ここで示した事例は「実デバイスの入出力ピンの保護機構にかかるストレスを見ている」事になるものと考えてください。
実際のデバイスでは、入出力ピンに等価的なクランピング・ダイオードが入っている事が殆どですので、ここで示した波形と全く同じ波形が実装基板から必ず得られと言う事はない筈です。
（ 許容される電源範囲外の信号振幅を 0.3V 以下としている ＦＰＧＡ デバイスがありますので、クランピング・ダイオードをアテにした設計は危険かもしれません ）Systems Workshop Inc.

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反射波の影響をどの程度まで考慮するか
特に ＦＰＧＡ のドライバーの能力が高速度になってきている現在では、信号線の長さが無視できないファクターになってきます。
７５ Ω 前後の特性インピーダンスを持つ線路を２０ ｃｍ 程度引き出し、これを無終端で配置した場合のシミュレーション結果（ 駆動デバイスの出力インピーダンスを ２５ Ω に仮定し、その立ち上がり時間を１ ｎＳ とした結果です ）を添付します。
実際に１ ｎＳ のドライバが存在した場合、この無終端線路からの反射波は少し恐い存在になっています。

駆動信号
クロストーク無終端線路の受信点
信号
終端処理線路での受信点信号波形

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電源電圧 3.3v

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多少現実的に、立ち上り時間を３ ｎＳ としてみると以下の結果が得られ、無終端線路での反射波は計算上、３．３ ｖ 電源に対し約１．２ Ｖのオーバーシュートを持つことが判ります。
この値が「こわい」のであれば、デバイスの立ち上がり時間に依存した対策ではなく、送信端または終端でのマッチングを実施するか、伝送線路長を短く配置するなどの対処が必要である事になります。

駆動信号
クロストーク無終端線路の受信点
信号
終端処理線路での受信点信号波形

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下に示すのは、８０ cm 長のマイクロ・ストリップ・バスに Ｔr=3nSの信号を印加した時の、送信端８０ Ω バックマッチ時の波形です。
（バックマッチの値は、デバイスの出力インピーダンスを含めます）

駆動信号
クロストーク
バックマッチ
無終端線路の受信点
信号

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下図は、同じく、８０ cm 長のマイクロ・ストリップのバスに Ｔr=3nSの信号を印加し、受信端 １００ Ω 終端処理時の波形です。
送信端マッチと受信端マッチ、この２つの方法には根本的な違いが別にあるのですが、ポイント TO ポイントの結線だけを考えるのであれば、その違いは明確にはみえず、クロストークの極性が違うとか、終端での信号振幅が小さくなるとかの細かい点だけが目につきます。

駆動信号
クロストーク無終端線路の受信点
信号受信端処理した時の受信点信号波形

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２つの終端処理の方法での違いは単純なものです。 図中、印を信号の流れを示すものとしますと、以下のイメージになります。
信号源で発生されたパルス

無終端線路
伝送線路１

信号源

A

伝送線路２

反射

反射

減衰した戻り信号

減衰しながら反射を繰り返す

更に減衰した戻り信号

A 点での信号波形重ね合わされ、ナマった波形として観測される信号源で発生されたパルス

送信端マッチング
伝送線路１

信号源

A

伝送線路２

減衰した戻り信号

終端する
ので、もう戻らない

A 点での信号波形

反射

重ね合わされる

観測する点の座標ごとに異なった波形に見える信号源で発生されたパルス

終端するので殆ど何も戻らない

信号源

伝送線路１

A

伝送線路２

信号が戻ってくれば反射するが、受信端で終端されている場合は、戻る信号がない

受信端マッチング
この伝送系全体で遅延時間以外の点では、同じ信号に見える

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もし、ポイント to ポイントの配線を考えるのであれば、終端処理の結果にはそれほど大きな差がでてこない場合があります。
しかし、メモリー・バスなどのように信号の経路上に複数の信号受信素子が配置されるような場合には、前ページの図からも明らかなよ
うに、受信端マッチの方法が（信号ドライバー側の電力条件が許す限り）タイミングの面では有利になるのではないかと思います。

原理は単純でも実際の計算は厄介で、反射係数が具体的にどの程度の値であるのかを知る為には伝送線路の特性インピーダンスを知らなければなりません。
また、少し厳密な事を考えると、パターンの曲げやバイアの持つインピーダンスによる影響も検討する必要がでてきます。
シミュレーション結果は、出来るかぎり実際の基板についてサンプリング・オシロ（私共の場合には ｈｐ54121 T を使って TDR 測定を行います）などで確認し、実績データとして蓄積するようにしています。
これから更に立ち入った内容に踏み込むと「仕事」の領域になりますので、最後にパターンの「分岐」による影響を調べた結果を添付して今回のテーマを一段落させておきたいと思います。

図は、３つのデバイスにバス形式で信号を分枝させながら（つまり、完全な一筆書きではない）配線をして、送信端無処理、終端を開放した時送信端でマッチングをし、終端を開放した時
送信端無処理、終端をマッチングをした時の３つの場合について、シミュレートした結果です。

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開放終端、送信側無処理の時

信号源波形（Ｔｒ：２ ｎＳ）
予測されるクロストーク
各素子の受信波形
３ Ｖ レベル

ＧＮＤ レベル

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送信側バックマッチ
７５ Ω でバックマッチを行い、受信端開放（１０ ＫΩ）とした時の各素子の受信信号波形です。

信号源波形（Ｔｒ：２ ｎＳ）
予測されるクロストーク
各素子の受信波形
３ Ｖ レベル

ＧＮＤ レベル

肝心のスレッショルト点近傍で、素子毎に受信する信号のパルス幅が異なる点に注意します。

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受信側終端処理
但し ＤＣ 的な負荷を軽くする為、整合値はあえて大きな値（150Ω）を選んでありますので、本職の無線機屋さんが見たらこれはマッチン
グにも何にもなっていない値だと言う筈です。

信号源波形（Ｔｒ：２ ｎＳ）
予測されるクロストーク
各素子の受信波形
0.8...2.4V を気にします
３ Ｖ レベル

ＧＮＤ レベル

しかし、必ずしも正確な整合値を設定しなくても、反射波をある程度抑制することで、この図のような波形品位の向上が期待できるように思われます。
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仮に、ＤＣ 的に十分な駆動能力と電力余裕を持ったドライバーを使う事が出来るのであれば、終端抵抗値を結合時特性 Z にまで下げてよりきれいな波形に整える事が可能です。

信号源波形（Ｔｒ：２ ｎＳ）
予測されるクロストーク
各素子の受信波形
0.8...2.4V を気にします
３ Ｖ レベル

ＧＮＤ レベル

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＊ ４ライン結合線路 に伝搬するディジタル波形を線形波形解析で解析します。
Vin‑>Vout リファレンス信号ライン
Vin2‑>V2 クロストークを試験されるパターン

Vin
r1
R:Rin

Vin2

J1
W1:width
W2:width
Bno:1

J2
W1:width
W2:width
Bno:1

J3
W1:width
W2:width
Bno:1

J4
W1:width
W2:width
Bno:1
M1V1
M1V2
M1V3

Vin3

R:Ropen
R:Ropen
R:RopenR:Ropen

Vin4

Vs

L0
L:Lstep
W:widthS:space
Bno:1

Cd1
C:Cd

PWL

r2
R:Rin

r3
R:Rin
Cd2
C:Cdr4
R:Rin

Cd3
C:Cd

Cd4
C:Cd

Vsig100Meg
t:0
V:3.0
t:10n
J5
J6
J7
V:3.0
W1:width
W1:width
W1:widtht:12n
W2:width
W2:width
W2:width
V:0.3
Bno:1
Bno:1
Bno:1
t:20n
V:0.3
t:22n
V:3.0
t:30n
#Define Rin=15
V:3.0#Define Cpin=4pF
t:32n#Define Cd=7pF
V:0.3#Define width=0.15m
t:40n#Define space=0.15m
V:0.3#Define Ropen=10K
t:42n
V:3.0
t:50n
V:3.0
#Define RT=70#Define Lstep=75m#Define Lbranch=25m

Lx1
L:Lstep
W:widthS:space
Bno:1

pad1
L1
L:Lbranch L:2m
W:width W:0.25m
S:space S:0.25m
Bno:1
Bno:1

C3
C1
C:Cpin C:Cpin
C4C2
C:Cpin C:Cpin
M2V1
M2V2
M2V3

J8
W1:width
W2:width
Bno:1

Lx2
L:Lstep
W:widthS:space
Bno:1

基板の条件は以下のとおりに設定しました#PCB Bno=1 H=0.2m T=18u Tand=0.017 Lo=1.72u Kap=1e14 Er=4.5 LSW=OFFpad2
L4
L:Lbranch L:2m
W:width W:0.25m
S:space S:0.25m
Bno:1
Bno:1

R:Ropen
R:Ropen
R:Ropen
R:Ropen

C7C5C:Cpin C:Cpin
C8C6
C:Cpin C:Cpin
M3V1
M3V2
M3V3

pad2
L4
L:Lbranch L:2m
W:width W:0.25m
S:space S:0.25m
Bno:1
Bno:1

RC1 RC2 RC3 RC4
R:RT R:RT R:RT R:RT

L5
L:15m
W:widthS:spaceBno:1C8C6
C5 C:Cpin
C7 C:Cpin
C:Cpin C:Cpin

Vterm
V:1.5