2013.9.6 R3

DUAL JITTER CLEANER 基板
製作マニュアル
＜注意＞
本キットをつかって生じた感電、火災等の一切のトラブルについては、当方は責任を負いませんのでご了承ください。また、基板、回路図、マニュアル等の著作権は放棄していませんので、その一部あるいは全体を無断で第３者に対して使用することはできません。

１．はじめに
本基板はクロック信号に含まれるジッタを低減させる機能をもちます。本基板に使用しているシリコ
ンラボ社の Si5317 は最大でジッタを 300fs まで減らすことができますので、SPDIF の DAI である CS8416のクロック信号（ジッタは 200ps)への適用は勿論のこと、水晶発振器(回路にも依存するが 1pS 程度）のジッタ低減にも効果があると思われます。前作のジッタクリーナではジッタ低減回路は１チャンネルのみでしたが、本基板はこのジッタ低減回路を２チャンネル分搭載することにより、たとえば PCM 信号の BCK(ビットクロック）ならびに SCK(システムクロック）の両者のジッタを１枚の基板で低減することが可能になります。 また、ジッタクリーナの動作状況が判りやすいように LED をあらたに実装し、入力信号有無、ロック有無等の表示ができるようにしました。さらにメインテナンス用の LCD を取り付けることで内部の状態をより明確に示すことも可能です。本基板は DAC 動作におけるクロック信号の高精度化により、さらなる HiFi を目指すアクセサリー基板として使用できるでしょう。

図

完成例

２．仕様
機能
チャンネル数
周波数範囲
入力／出力

特徴

電源
基板

表 主な仕様クロック信号のジッタ低減
2１～100MHz ※Si5317D 使用時の素子仕様。
（但しロジック IC の遅延速度などから 70～80MHz が限界と想定されます）
・入力：74LVC125 によるバッファリング（5V 許容）・出力：74AC125 によるバッファリング（3.3V あるいは 5V 振幅をｼﾞｬﾝﾊﾟｰで切り替え）
・周波数の自動設定機能
・入出力の位相差マッチング機能有り。
・動作状況の LED,LCD 表示
・5V あるいは 3.3V 消費電流 約 0.5A
外形：4700×3200mil(119.38×81.28mm)、ネジピッチ 111.76×73.66mm
厚さ：1.6mmt、70um 銅箔厚,FR4３．部品表下表を参考にして実装します。
表．
部品
抵抗Resister

No
R1,2R3-8
R9,10R11-18
R19,20R21,22Ra
VR1規格
金属被膜 1/4W
金属被膜 1/4W
炭素被膜 1/4W
炭素被膜 1/4W
炭素被膜 1/4W
金属被膜 1/4W
チップ抵抗
可変抵抗

部品リスト
仕様
22Ω
150Ω
100Ω
1kΩ
1kΩ
22Ω
47kΩ
10～20kΩ個数26282
26－コンデンサ
Capacitor

備考
入力ダンピング抵抗ﾌｨﾙﾀｰ抵抗
LED 電流制限用I2C ﾌﾟﾙｱｯﾌﾟ用
出力ダンピング抵抗
2012 サイズ
通常不要(CN3 で LCD を接続する場合のみ）

C1,2
フィルムコンデンサ
0.1uF
2C3電解コンデンサ
220uF/16V
1C4-8電解コンデンサ
47uF/16V
5C9-12
フィルムコンデンサ
0.1uF
2C13,14
セラミックコンデンサ 22pF
2Cp
チップセラミック
0.1uF
162012 サイズ
水晶 XTAL
XT1,23 倍ﾄｰﾝ SMD
114.285MHz
2CW646CT
XT3HC-49/S
10MHz
1ダイオードD1-8
LED
赤色8(*1)IC
IC1ロジック IC
74LVC125
1IC2
ロジック IC
74AC125
1IC3,4ロジック IC
74LV393
2IC5ロジック IC
74LVC86
1IC6
ロジック IC
74LVC125
1IC7,8
ジッタクリーナ
Si5317D
2IC9,10I/O 拡張 IC
PCA95392IC11
三端子電圧ﾚｷﾞｭﾚｰﾀ
48033 等(*2)
178**と同じ
IC12制御用マイコン
PIC16F886
1
ﾌﾟﾛｸﾞﾗﾑ済み [DUAL JC]
IC13
ロジック IC
74LVC741V2 基板はシルク無ハッチング部分がキットに含まれる部品。
(*1)VF 値の低い赤色を使用のこと。青や白(VF>3V)では 3.3V 電源では点灯できない場合があります。
(*2)消費電流は 0.5A 近いため、耐容量の大きい（1A 以上）ものを使用してください。

4.基板端子機能(1)基板端子機能
基板端子の機能は下表の通りです。
表P1
P2P3P4P5P6P7P8P9IN1
GND
IN2
OUT1
GND
OUT25.0V
GND
3.3V

基板端子機能説明
入力信号１GND
入力信号２出力信号１
GND
出力信号２5.0V 入力端子
GND
3.3V 入出力端子

説明信号入力信号出力

電源端子

(2)ジャンパ機能(i)JP1,2
JP1,2 は２チャンネル分あるジッタクリーナのそれぞれのバンド幅(Hz)を設定します。

JP1JP2

表 JP1,2 の機能
ジッタクリーナのチャンネル１のバンド幅設定ジッタクリーナのチャンネル２のバンド幅設定

設定値と大まかなバンド幅の関係は次表の通りです。詳細は Si5317 のマニュアルを参照ください。なお、ジャンパ設定は H,M,L があり、H または L はジャンパピンをもちいますが、M(Middle)は何も接続しない状態を示します。
クロックはバンド幅が Lowest のときに最も安定しますが、ロックまでに時間がかかることに注意する必要があります。しかし、最高のパフォーマンスを得るためにも Lowest に設定するのがよいでしょう。

Highest(2)

表BW 周波数
約 5000Hz

JP1,2 でのバンド幅の設定
BW1BW0
ジャンパ状態L
H

Highest約 5000Hz

M

H

High

約 1500Hz

M

M

Mid

約 500HzM

H

Low

約 250HzH

L

Lowest

約 100Hz

H

M

ｸﾛｯｸ周波数 2-2.2MHz
時のみ有効

ｸﾛｯｸ周波数 2-2.2MHz時では使用不可

上表からもわかるようにクロック周波数は 2-2.2MHz では Lowest の設定はできません。
この場合は Lowの設定にしてください。この周波数帯に限って Low のバンド幅（周波数）は Lowest と同じです。なお、ディジタルオーディオ用の周波数帯域は 32kHz 時のビットクロックが対応します。主に CS 放送などが相当するかと思いますが、あまり使用頻度も高くないと思われるので無視してもよいかもしれません。
参考に下表にビットクロック、システムクロックの一例を示します。
表 ディジタルオーディオにおける主な使用周波数fs
BitClock System Clock
(kHz)
(MHz)
(MHz)
64fs
128fs
192fs
256fs
384fs
512fs
768fs
32
2.04804.09606.14408.1920 12.2880 16.3840 24.5760
44.1
2.82245.64488.4672 11.2896 16.9344 22.5792 33.8688
483.0720
6.14409.2160 12.2880 18.4320 24.5760 36.8640

(ii)JP3,4JP3,4 は２チャンネル分あるジッタクリーナのそれぞれの動作モードを定義します。

JP3
JP4

表 JP3,4 の機能
ジッタクリーナのチャンネル１の動作モード設定
ジッタクリーナのチャンネル２の動作モード設定

S1～S3 のジャンパーの設定と動作モードは下表に示す通りです。動作シーケンスを理解しておくと判りやすいと思いますので、併せて＜付録１＞を参照ください。

機能function

表

動作モード（JP3,JP4)
開放時
短絡時
開放（Open）
短絡（Short）

強制位相調整Force Phase Correct

機能しません。
Not active

S2

１パルス位相調整
One Pulse Phase Correct

機能しません。
Not active

S3

１パルス位相調整時間
Duration of One Pulse
Phase Correct

１パルス位相調
整を常に行います。
Continuous

ｼﾞｬﾝﾊﾟｰﾋﾟﾝ
JumperS1

ジッタクリーナの PLL ロック後に、入力と出力信号の位相を強制的に合わせます。
Active.
強制位相調整後においても、約20ms 毎に位相のずれを約 0.2nS調整します。本機能は強制位相調整(S1 短絡時）を使用する場合のみ有効です。本機能の動作時間は S3 で設定します。
Active.
１パルス位相調整は PLL ロック後約１分で機能を停止します。
About 60sec

下表に設定方法の考え方例を示します。
表 ジッタクリーナの適用クロックとジャンパー設定の考え方。
適用先設定例
システムクロック S1～S3 はすべて開放。
ほとんどの DAC で信号の位相差は関係ありません。
ビットクロック
S1 は必ず短絡。
ビットクロックはその立ち上がりあるいは立下りでデータをラッチするクロックですから、入出力信号の位相差調整は必須です。したがって S1 は必ず短絡させます。S2 および S3 については、動作状況に応じて設定すればよいと思われますが、通常は S2、S3 とも開放ままでよいと思われます。
ワードクロック
ワードクロックは周波数が低く適用できません（高くても 384kHz 程度。ジ
（適用不可）ッタクリーナの最低動作周波数は 1MHz)

(iii)JP5
JP5 はジッタクリーナの出力信号の振幅電圧を決定します。これは出力バッファーであるロジック素子の供給電圧を 3.3V にするか、5V にするかで設定します。JP5 の接続は必須ですので、かならずどちらかに設定ください。Renew DAC1704 などの 5V 入力ロジックの基板と接続する場合は 5V に設定しますが、3.3V でも動作します(5V 入力のロジック IC では 3.3V の入力で十分 H レベルと認識できるため）。
他の基板との接続を想定した場合、設定忘れ等を考えると 3.3V に設定しておくのが安心です（3.3V 動作の接続先の基板を破損させないためにも）。
図

JP5 の設定（かならずどちらかに接続）
クロック信号の出力電圧レベルを 3.3V に設定します(推奨）クロック信号の出力電圧レベルを 5V に設定します。

(iv)JP6
これはメインテナンスポート(CN3)に LCD を接続する場合、LCD に供給する電圧を設定します。秋月では 5V あるいは 3.3V 動作の２種類の液晶表示器が販売されているので、使用する LCD に合わせて設定します。
なお、適合する液晶は 16 文字×2 行のもので、型番が SC1602 から始まり、接続ピンが 7×2pin のものが使えるでしょう。たとえば、SC1602BS-B など（5V 動作、バックライトなし）です。液晶の表示内容については＜付録１＞で記載します。
(3)コネクタ機能(i)CN1,CN2
CN1,CN2 は DAI-DAC 間の接続に使用される 10P コネクタ接続の、分割中継しやすくするために設置したものです。したがって、特定のピンが GND に接続されているため注意してください。CN1 が入力側、CN2が出力側になります。
図 CN1,CN2 のピン配置
PIN PIN（データビット用）
12
GND へ接続（LR クロック用）
34
GND へ接続（ビットクロック用）
56
GND へ接続（システムクロック用）
78
GND へ接続
N.C（引き出しパッド有り） 910N.C（引き出しパッド有り）
CN1,CN2 とその間を接続するジャンパーポストの関係は下図のようになります。
Jitter Cleaner 1CN2CN124１36587109D１2L346IN1B

OUT15IN2SOUT278910910910V2V1+3.3V

Jitter Cleaner 2+3.3V

図 CN1,CN2、ジャンパーポストの関係図

以下に接続例を説明します。
(a)ビットクロックのみ、ジッタクリーナする場合。
下図のようにチャンネル１（チャンネル２でもよい。下図はチャンネル１を使用）のジッタクリーナの IN1,OUT1 を使用して接続します。他の配線はすべて直結にします。なお使用しないジッタクリーナの入力端子 IN2（基板端子 P3)は動作が不定にならないようにするため GND へ接続してください。ただし、折角２チャンネルあるジッタクリーナでこの使い方はほとんどないと思います。
Jitter Cleaner 1CN2CN12１436587109D１2L346IN1B

OUT15IN2S

OUT278910910910V2V1
Jitter Cleaner 2+3.3V

図+3.3V

ビットクロックにのみ適用する場合の接続例(b)ビットクロックおよびシステムクロックをジッタクリーナする場合。
下図のように接続します。
Jitter Cleaner 1CN2

CN1246D１L8710934B

OUT156IN2S

OUT278910910910V2V1
Jitter Cleaner 2+3.3V

図2IN135

１+3.3V

ビットクロック、システムクロックの両方に適用する場合の接続例

図

実際の接続例

(c)DAC2707 を入力に使う場合(b)の派生例として DAC2707 との接続例を示します。ジャンパーポストの接続例は(b)と同じですが、CN1 の P9,10 を V1 に接続することで、DAC2707 に 3.3V 電源を供給する接続となっています。DAC2707 とジッタクリーナの組み合わせにより、高品質な PCM 信号を得ることが期待できます。
Jitter Cleaner 1CN2CN1246810D１L734B

OUT156IN2S

OUT27891099102

IN135１910V2V1
Jitter Cleaner 2+3.3V

図+3.3V

DAC2707 との接続時の配置
DUAL JITTER CLEANERDAC2707

OUTPUT

DAC2707側もコネクタから給電出来るようにジャンパ接続。

図DAC2707 との接続例(4)ＬＥＤの表示機能
チャンネル毎に４個の LED により動作状態を判別することができます。それぞれの LED の機能は下表の通りです。
表 LED の表示機能
LOS Loss of
入力信号の有無の状態を示します。Si5317 の LOS 端
Signal子と同じです。
点灯：入力信号なし、 消灯：入力信号有り
LOL Loss of
PLL のロック有無の状態を示します。Si5317 の LOL
Lock
端子と同じです。
点灯：ロック外れ、消灯：ロック中
S1
Phase
入力と出力の位相差がおよそ 18°ずれた場合に点灯
チャンネル１の LED
Error
します。
S2
Phase
位相調整機能が動作しているかどうかを示します。
adjust
動作モードがステージ５の場合に消灯、それ以外では点灯します。動作モードは＜付録１＞を参考にす
ると理解しやすいと思います。

５．接続(1)基板端子を用いた信号線の接続
ジッタクリーナへの信号の接続は基板端子の入力(P1～P3)と出力（P4～P6)を使用することができます。信号は極めて高周波であるため配線には十分に注意してください（シールドケーブルやツイストケーブルを使用して最短で接続）。
(2)コネクタを用いた信号線の接続
これについては「4.基板端子機能 (3)コネクタ機能」を参照ください。本基板での活用は CN1,CN2を使用する場合が多いと想定しています。
(3)電源の接続
下図を参考に電源を供給します。3.3V 給電とする場合は、IC11 は実装しません。またこのとき JP5,6は必ず 3.3 側を選択ください。
IC11は実装しない。

GND

GND 3.3V(a)5V 給電の場合(b)3.3V 給電の場合電源の接続

5V

図６.基板パターン(a)シルクIC13

(b) 部品面パターン

IC13

(b) 半田面パターン

７．回路図(1)共通部分

(2)チャンネル１

(3)チャンネル 2

８．更新記録
2013.9.2 R1 初版
2013.9.6 R2 部品表一部修正
2013.9.6 R3 部品表一部修正(抜け追加）＜付録１＞(1)回路ブロック（機能ブロック）
本ジッタクリーナ基板の１チャンネル分の概略回路は下図のようになります。回路の特徴としては、下記が挙げられます。
１．入力を 74LVC125 で一旦受けることで 5V あるいは 3.3V ロジックのどちらにも対応。
２．出力バッファーに 74AC125 を用いており、5V あるいは 3.3V ロジックのどちらにも対応。
３．74LVC74,74LVC86 のロジック IC で得られる PHASE INFO.ならびに PHASE DIFF.の情報から入出力信号の位相差を観測する機能有り。

CLOCK
INPUT

JITTER
CLEANER74LVC125

CLOCK
OUTPUT

74AC125

IN+ OUT
Si5317
IN‐

D‐FF
D Q
74LVC74
EX‐OR

PHASE
INFO.
L or H
PHASE
DIFF.
0～Vcc

74LVC86

IN
OUT
IN
OUT
IN

COUNTER(1/64)

OUT

Freq.
Counter
74LV393
図H

L0V

Phase diff. 0°

Vcc/2

Phase diff. 90°IN

Vcc

OUT

Phase diff. 180°

１チャンネル分の回路(２)動作シーケンスについて
このジッタクリーナ基板では、ソフトウエアにより Si5317 の周波数テーブルの設定ならびに入出力信号の位相調整を行います。
Si5317 の周波数テーブルの設定には、まず入力クロックの周波数を測定する必要があります。これは入力信号を一旦 1/64 に分周（74LV393)したのち、PIC の内蔵カウンタで計測します。10mS 間でのカウント値をもとに入力周波数を同定します。なお、入力周波数が変化した場合には、周波数テーブルの再設定を行います。変化の判定は、前回測定した周波数から約 25kHz の差異が生じた場合としています。
いいかえれば、約 25kHz 以下の変化では周波数テーブルは変わりませんが、周波数テーブルを再設定した後に行われる強制位相調整なども実行されませんから、連続的に周波数が変化する入力信号を対象とする場合には適しません。その点、オーディオ用のクロック信号は離散的な変化となりますから、問題ありません。
もっとも近接した想定される周波数は Fs で 44.1kHz と 48kHz での 32FS ビットクロック(一般的には 64FS)ですが、この場合でも 1.4112MHz と 1.536MHz と 124.8kHz の差異がありますから、十分に周波数が変化したことを検知できます。
さて、入力信号の周波数変化を検知してからの、動作は下表のようになります。それぞれの動作はステージとして表していますが、動作が進むとステージが進んでいきます。なお、常に入力信号の周波数

は計測しており、周波数変化を検知した場合は、再度周波数テーブルの設定（ステージ０）から始まります。

ステージ０

１

２

３

４５

表 入力信号の周波数変化を検知した場合の動作シーケンス
動作内容
動作条件
なし
※周波数テーブル設定
入力信号の周波数に応じて Si5317 の周波数テーブルを設定し、Si5317のリセット信号を送出。Si5317 をリスタートさせ、ステージ１に移行します。
なし※PLL ロック待ち
Si5317 の PLL のロック待ち状態。LOL(Loss of Lock）を監視して L（Lock)になるまで待ちます。ロック確認後ステージ２に移行します。
ロック待ちの時間はバンド幅の周波数が低くなるほど長くなり、場合によっては数秒かかります。
なし※位相差安定待ち
入力と出力信号の位相差が安定するまで待ちます。これは Si5317 のPLL がロックした後でも、しばらくは位相差に変化が生じるためです。
位相差変化が一定値以下になったことを確認した後、ステージ３に移行します。
なお位相差変化が縮小する時間はバンド幅の周波数が低くなるほど長くなり、場合によっては数秒かかります。また、位相差の変化については、その変化を示す AD 値により監視していますので、入力信号にジッタが多い場合は、さらにこのステージを抜けるために時間がかかる可能性があります（一定時間経っても、AD 値が所定の幅に落ち着かない場合は、自動的に次のステージ３に移行します）。
S1：短絡※強制位相差調整
入力と出力信号の位相差がなくなるように調整します。具体的には
Si5317 では出力の位相を１パルスあたり約 0.2nS 単位で進める／遅らす機能がありますので、これを利用して入力と出力の位相差がゼロになるように PIC よりパルス信号を送出します。位相差がゼロになればステージ４に移行します。
なおこの機能は JP3 あるいは JP4 の S1 が短絡されている場合のみ、動作します。S1 が開放されている場合は、自動的にステージ４にスキップします。
S2:短絡※１パルス位相差調整
入力と出力信号の位相差を解消するように、20mS ごとに出力信号の (S1 は短絡と位相を約 0.2nS 変化させるパルスを送出します。この機能は入力信号 すること）の位相差が経時的に変化する可能性がある場合に限り、動作させておいた方が安心でしょう（周波数が安定しない場合等）。
なおこの機能は JP3 あるいは JP4 の S2 が短絡されている場合のみ、 動 作 時 間 は動作します。S2 が開放されている場合は、自動的にステージ５にスキ S3 で設定。
ップします。
また、この機能は強制位相調整後に用いることを前提としているため S1 を短絡させてください。短絡させなくても問題ありませんが、入力と出力の位相差が徐徐に変化する場合があります）。
この機能を動作させる時間長さは S3 で設定することができます。S3が開放されている場合は、この１パルス位相差調整の機能は永続的に行われますが、S3 を短絡した場合は約 1 分間の動作ののち、この機能を停止し、ステージ５に移行します。
※フリーラン
ジッタクリーナ(Si5317)に特段の操作は行いません。周波数テーブルの設定のままでフリーランさせます。Si5317 は一旦、PLL がロックして安定すれば、長時間でも位相差がずれることはないようですので、オーディオ的には S3 は短絡するのがよいかと思われます。

(3)動作状態の表示方法
CN3 に LCD を接続すれば、内部の状態を知ることができます。

図LCD の表示の様子

A,B 行はそれぞれチャンネル１、２の内容であり、１～５の表示の内容は下記の通りです。

1

計測周波数(4 桁)

2プラン No(4 桁)

3位相差(1 桁)

4位相差量(4 桁)

5ステージ No(1 桁)

表 ＬＣＤの表示内容
入力信号 1/6400 の周波数を示します（上図 A では 441 なので、2.8224MHz)。
Si5317 へ設定するプラン NO です。周波数とプラン No についてはSi5317 のマニュアルを参照ください。
H: 出力の位相が進んでいる。
L：出力の位相が遅れている。
位相差(0～180°）に応じた AD 出力(0～1023)を表示します。
位相差 0° ：0
位相差 90° ：512
位相差 180°：1023
実際には入力信号の DUTY 比やジッタや、EX-OR 素子の遅れ、ノイズ等により値にブレが生じます。
動作シーケンスにおけるステージを示します（０～５）（以上）