T25-4『高精度時刻同期技術をベースとした新しいトリガ・タグ情報配信システムの研究』
最終報告書
制御・情報部門 増田剛正
1.

研究の目的
本研究では、汎用ネットワークを用いたサブナノ秒以下の高精度時刻同期技術である[1]
White Rabbit を用いて、SPring-8 蓄積リングの特定バンチに同期した周回周波数信号（〜208KHz）の生成と、そのバケット番号と高精度時刻（またはターン番号）をタグ情報として分配する、新しい概念によるトリガ・タグ分配システムの構築を目指した。構築した新シ
ステムによって生成される周回周波数信号の精度とジッタを測定し、新システムが持つ性能を検証した。
White Rabbit は CERN を中心に研究が進められていて、IEEE1588 Precision Time
Protocol (PTP)によるノード間のリンク遅延補正、Synchronized Ethernet によるハードウェアレイヤーでのクロック同期、および Digital Dual Mixer Time Difference(DDMTD)による位相測定によりサブナノ秒以下の高精度時刻同期を実現している。また、IEEE 802.1Q
i等を用い White Rabbit switch の FPGA に組み込まれたロジックによって deterministic な
データ配信を可能にしているという特徴がある。White Rabbit は、これも CERN を中心に[2]進められている Open Hardware Repository（OHR） で公開され、開発のために必要なあらゆる情報が CERN Open Hardware License に従って自由に入手可能である。
本研究を匠プロジェクトに応募する以前、私は PTP のみによる 100Hz 程度までのトリ
ガ・タグ情報配信の実現を模索していたが、加速器のタイミングシステムが独自の時計を持っていること、それが AC 電源等の外的要因により刻々と変化することから、最終的にはWhite Rabbit のアプローチが妥当であると判断し（特に deterministic なデータ配信を実現していることが重要）、この技術を用いたトリガ・タグ情報配信の構築を目指すことにしたという背景がある。White Rabbit の採用に合わせて、配信するターゲットの周波数を周
回周波数まで上げ、よりチャレンジングな課題として取り組むこととした。

2. 研究内容
2.1. 検証用システム（Version 1）の構築
新しいトリガ・タグ情報配信システムの検証を行うため、図１に示す最小構成のシステム（Version 1）を構築した。システムはマスターPC とスレーブ PC、２台の White Rabbit
スイッチ（マスターPC 側を WR-A、スレーブ PC 側を WR-B とする）、GPS レシーバとそれらを結ぶシングルモードファイバ(SMF)から構成される。WR-A には GPS レシーバからの 10MHz 信号と 1 PPS 信号を入力する。これによりマスターPC とスレーブ PC、WR-A、
WR-B は SMF を介して White Rabbit ノードとして同期がなされる。マスターPC とスレーii
ブ PC には、Xilinx Spartan6 を乗せた FPGA Mezzanine Card(FMC) キャリアボードであ[3][4]
る Simple PCI Express FMC Carrier（SPEC） （図２）に、Fine Delay FMC (FMC DEL)
（図３）を組み合わせたボードを PCI Express 拡張スロットに実装している。これらの基板も OHR で公開されていて、自由にその情報を入手できる。マスターPC、スレーブ PC とiii
もオペレーティングシステムには Linux（Ubuntu 12.0.4 LTS）を用いた。
i

決定論的。通常のネットワーク通信においては、送信相手に対して一定時間内にデータが届けられることは保証されないが、White Rabbit においては、系が決まれば必ず一定時間内にデータが送信相手に届けられることが保証される。
ii
入出力用のメザニンカードを FPGA 等の再構成可能なデバイスに接続するために ANSI/VITA によって策定された規格（ANSI/VITA 57.1）。入出力部と FPGA 部が分離されることで、入出力部分の再利用や、FPGA
デバイスの更新などが容易に行えるようになる。
iii
Debian GNU/Linux をベースとした Linux ディストリビューションの 1 つ。フリーソフトウェアとして提供されている。

N回後のプリトリガとして定義

間引きレートD

Master&PC
ゼロ番地信号入力時刻TIを記録し、N回後のゼロ番地信号の• 絶対時刻:TN=(TI+N/208kHz)
を算出

SPEC
ゼロ番地信号（ ）

FMC&DEL&LAN

SFP

D回に1回の割合でTN, DをSlave PCに送出White&Rabbit&&
Switch&(WR:A)
SFP

Converted&
Port











GPS&Receiver&

SFPWhite&Rabbit&&
Switch&(WR:B)
SFP
SFP


アドレス の周回周波数信号

SPEC
FMC&DEL&

アドレスKの周回周波数信号を
絶対時刻TN+K/508.58MHzに出力

SFP
Slave&PC

LAN

Master PCから送られてきたTN, Dを受信

バンチアドレスK

図 1：構築したトリガ・タグ情報配信の最小構成システム（Version 1）

図２：SPEC ボード

図３：Fine Delay FMC

マスターPC には蓄積リングのゼロ番地信号（約 208kHz）を入力する。これをスレーブ
PC 側の N 回前のプリトリガであると定義して、入力したゼロ番地信号の絶対時刻 TI から
N 回後のゼロ番地信号の絶対時刻 TN を計算する。別途マスターPC に与えられた間引きレ
ート D に従って、D 回に１回の割合で TN と D をスレーブ PC に送出する。スレーブ PC
は TN と D の値を受け取り、別途与えられたバンチアドレス K の周回周波数信号を絶対時
刻 TK=TN+K/508.58MHz に出力する。間引きの補間は FMC DEL のパルス列出力機能を用いて行う。マスターPC およびスレーブ PC の一連の処理を時系列で示したのが図４である。この機能を実現するために Version 1 で開発した FPGA ロジックを図 5 に示す。この機能は、マスターPC 側 FPGA ロジックの modified fine̲delay̲core とスレーブ PC 側 FPGA

ロジックの modified fine̲delay̲core に組み込まれており、今回、上記に述べる独自の手法を実現するために新たに開発を行ったのが主にこのロジック部分にあたる。Version 1 の開発を開始した時点では、マスターPC 側の FPGA ロジックの制約により、SPEC ボードのSFP モジュールから直接 TN や D の値を送ることができなかったため、PC の LAN ポート
からソフトウェアによってこれらの情報をスレーブ PC に送るように実装した。これは、具iv
体的には OHR において Etherbone Master Core の実装が出来ていなかったことによる。
なお、Version 1 ではロジック構築の複雑さから、D>N の場合だけを実装している。
FPGA の動作に必要な N や D、K といった値を設定するソフトウェアに加えて、スレー
ブ PC 側の出力信号の周波数や Fine delay 量、パルス出力幅などを変更するユーティリティソフトウェアも用意した。
これらのソフトウェアを使用して、非常に簡便に出力信号の調
Trigger tag information delivery system document
整ができることも本システムの特徴である。

3 Master Logic Specification
This section discusses the logic circuit design of the Spec’s FPGA for the Master part but it focused on the specificfunction, features and modification for spring 8’s trigger tag information delivery system. Complete specification for theoriginal functions of spec and fine delay card, will not be discussed in this document. The official document for the two
devices can be found on the www.ohwr.org website.

3.1 Master Data Block Diagram	
Figure 3 shows the data block diagramin the master side FPGA. The WR switch connects	
to the spec via fiber optic
cable to the SFP tranciever. The GTP block in the spec_top (the top block of the FPGA logic) is the interface for thereceived data. With this the WR_CORE can get a synchronized time which it also pass to the fine delay core. Once a
trigger signal from FMC Fine delay Card is received, the fine delay core records the time. Master delay calculation
modules adjusts this timestamped data based on N value, which it then stored to the modified fd_main_wb_slave
registers . In the host PC, once the spec enable function is enabled, it continuously monitors this register via pcie,
connected to the cmp_gn4124_core and then connected to the Intercon module and then to the
fd_main_wb_slave module in the fine delay core. Once it detected a new value, it reads the complete adjusted
timestamp data and then the PC will send this data via wired LAN that is connected to the WR-A switch. In current
図４：マスターPC およびスレーブ PC の処理の時系列表示
design, Etherbone core is just optional and not the main path of data transmission.

FigureMasterロジックのブロック図（Version
Data Block Diagram
図 5(a)：マスターPC
側 3FPGA
1）iv

OHR では FPGA 内部の IP コア同士の接続に Wishbone というオープンソースのバスを使用している。
Ethernet を介して Wishbone をトランスペアレントに拡張するためのプロジェクトが Etherbone Core
（http://www.ohwr.org/projects/etherbone-core）であり、OHR において開発が進められている。

5

Figure 6 shows the data block diagram in the slave side FPGA. The WR switch connects to the spec via fiber optic
cable to the SFP transceiver. The GTP block in the spec_top (the top block of the FPGA logic) is the interface for thereceived data. With this the WR_CORE can get a synchronized time which it also pass to the fine delay core and also
it receives the adjusted timestamp data from the master. Through the help of the Etherbone core the Master PC canwrite data to the Slave’s wishbone registers. At first some settings register is set via slave’s local software, where datais passed from the pcie slot to the cmp_gn4124_core to the wishbone registers. Then when S8 operation is enabled,
the modified fine delay core will monitor if it’s adjusted time register is written new values. Then it will calculate some
additional delay and trigger automatically the fmc card’s output channels.

図 5(b)：スレーブ PC
側 FPGA
1）
Figure6 Slaveロジックのブロック図（Version
Data Block Diagram
2.2. 評価試験
評価試験はテストベンチで行った（図 6）。ここでは UTC（Coordinated Universal Time：
世界協定時）と合わせる必要はないので（検証用システム内で閉じた絶対時刻があれば良い）、
GPS Receiver の代わりにシンセサイザを用いた。シンセサイザからの 508.58MHz 出力を16bit カウンタモジュールに入力し、2436 分周して 208kHz を作った。また同じくシンセ
サイザからの 10MHz 出力を WR-A に入力した。
スレーブ PC

マスターPC

16bit カウンタ

12

WR-A
シンセサイザー

WR-B

図 6：テストベンチでの評価試験の様子
2.2.1. 出力信号のジッタ計測
スレーブ PC からの 208kHz 出力信号のジッタが最小となるように出力周波数を微調整して、ジッタ計測を行った（N=900, D=1000）。その結果を図 7 に示す。
この図から明らかなように、出力には不自然な構造が見え、 5ns を超える大きなジッタが観測された。ジッタ全体の標準偏差は約 250ps であるが、中心付近のみを切り出した場合の標準偏差は約 170ps であった。

1.0E+05&

1.0E+04&

1.0E+03&

1.0E+02&

1.0E+01&+6.00E+09&+4.00E+09&

1.0E+00&+2.00E+09&
0.00E+00&

2.00E+09&

4.00E+09&	sec
6.00E+09&

図 7：ジッタ計測の結果（N=900, D=1000）
2.2.2. ジッタの N および D 依存性の確認試験
N と D の値を変えてジッタを計測した（Version1 では D>N という制約あり）。結果を表１に示す。
予想通り D が小さくなるほどジッタが低減している。ジッタを小さくするためにはできるだけ D を小さくしたいが、D を小さくすることはネットワーク・トラフィックを増やすことになる。また Version 1 の FPGA ロジックではあまり小さな値を指定するとシステムがハン
グアップしてしまうため、D=600〜1000 が現実的であると考えられる。これは当初想定していた値よりも大きな値であった。
測定条件
N=900, D=1000
N=500, D=600
N=200, D=300

標準偏差（全体）
標準偏差（中央部）
サンプル数
254(ps)171(ps)163,233221(ps)139(ps)
68,321201(ps)131(ps)71,249
表１：ジッタの N および D 依存性確認試験の結果

2.2.3. スレーブ PC 側の遅延量変更機能の確認試験
スレーブ側に与えるターゲットバンチアドレス K、Fine delay 量 F の変更機能が問題な
く働いていることを確認するために、これらを変えながら出力信号の平均値を測定した。結果を表２に示す。オシロスコープのトリガはマスターPC に入力しているゼロ番地信号とした。
K を 0 から 2435 に変更すると１バンチ分＝約-1.9ns 出力が移動するはずだが、期待通り
1.9ns 早く出力されていることがわかる。また Fine Delay 量を+4.0ns としたところ期待通
り 4ns 遅くなった。スレーブ PC 側の遅延量変更機能は問題なく働いていることを確認した。
測定条件
平均
サンプル数
N=500, D=600, K=0, F=012.28(ns)176.7kN=500, D=600, K=2435(-1.9ns), F=010.37(ns)110.5kN=500,D=600, K=0, F=2047(4.0ns)
16.27(ns)131.8k
表２：スレーブ PC 側の遅延量変更機能の確認試験の結果

2.2.4. White Rabbit Switch 間の SMF 長さ依存性確認試験
White Rabbit はノード間のリンク遅延を動的に補正するため、出力時刻は SMF の長さに依存しない。そのことを White Rabbit Switch 間の SMF の長さを変えて確認した。具体的には、Switch 間の SMF の長さを 1m と 100m に変え、遅延量や出力周波数などの設定は全く同じにして、基準となるマスターPC 側に入力しているゼロ番地信号からの遅れの平均値を計測した。併せてジッタの最小・最大値や標準偏差も測定した。結果を表３に示す。
期待通り、SMF の長さには全く依存せずに同じ時刻に出力していることが確認出来た。
条件
N=500,D=600,K=0,
平均
最小値
最大値
標準偏差
サンプル数
F=0,出力周波数微調(-23.4ps)は共通
SMF 1m4.75(ns)-2.34(ns) 10.23(ns)0.45(ns)118.8k
SMF 100m
4.68(ns)-2.11(ns) 10.86(ns)0.47(ns)600.8k
表３：White Rabbit Switch 間の SMF 長さ依存性確認試験の結果
2.3. 問題点の調査と対策
2.2 項の調査の結果、Version 1 の検証用システムには以下に示す問題があることが分かった。
1. スレーブ PC からの出力信号が時々抜ける
2. 最大 5ns 程度の大きなジッタが発生している
3. システムの設定で D>N という制約がある
このうち、1 と 2 はシステムを利用実験に適用することを考えた場合に非常にシビアな問題であるため、26 年度に追加予算を頂いて原因の調査と解決を図ることになった。
2.3.1. スレーブ PC からの出力抜け
詳細な調査の結果、スレーブ PC からの出力抜けは、マスターPC からの出力時刻 TN と間引きレート D の送出がソフトウェアによって行われていることに起因していることが分かった。それは出力抜けが起こっている時間が、間引きレート D と周回時間 4.8 マイクロ秒の積の倍数となっていること、D の値が大きくなると起こりにくくなること、マスター
PC の CPU に負荷を掛けると容易に出力抜けの事象が起こることから間違いないと考えられる。
従ってこの事象を解決するためには、当初目指していた通り、マスターPC からのデータ送出を FPGA ロジックによって行う必要がある。幸いこのタイミングで Etherbone MasterCore が（サンプル版という条件付きではあったが）OHR から提供されることになったた
め、Version 2 にてこの改修を行うこととなった。
2.3.2. 最大 5ns 程度の大きなジッタの発生
この事象の原因は、FMC DEL が発熱により非常に高温になることだと考えられる。26
年度の予算執行直後に FMC DEL が１枚故障し、保証期間内であったため新しい FMC DELと交換してもらったのであるが、新しい FMC DEL を用いてジッタ計測を行ったところ、
図 8 および表４のようになった。大きなジッタが発生していないことがわかる。
その後暫くの間、諸々の計測を行っていたところ、ある日再び大きなジッタが発生するようになった。その時、FMC DEL は非常に高温になっていて、コア温度は 70 度を超えていた。OHR では FMC DEL が非常に高温になるため SPEC ボードに冷却用ファンを取り付けるという話があった。取り敢えず、PC のカバーを開けて外から扇風機で冷やし、１週間ほど置いてから再びジッタ計測を行ったところ、大きなジッタが出ない最初の状態に戻っていた。
ここでは FMC DEL を確実に冷却できるよう、OHR の指南書に従って SPEC ボードにファンを取り付けることとした。

2ns/Div

図 8：新しい FMC DEL を用いて行ったジッタ計測の様子

Trigger tag information delivery system document

条件

平均

最小値
最大値
標準偏差
サンプル数
-552(ps)
595 (ps)
127.7(ps)121.2kThis section discusses
the
logic
circuitdesignof
theSpec’sFPGA
forthe
Masterpartbutit
focusedonthespecific
表４：新しい FMC DEL を用いて行ったジッタ計測の結果

3 MasterLogic Specification
N=200,D=300
20.4(ps)function, features and modification for spring 8’s trigger tag information delivery system. Complete specification for thefunctions of spec and fine delay card, will not be discussed in this document. The official document for the two
2.4. original
システムの改良について
devices can be found on the www.ohwr.org website.

2.4.1. データ送信の自動化（FPGA ロジックによるデータ自動送信の実現）
TN および D をソフトウェアで送信していたことによって生じていたスレーブ PC からの
3.1 Master Data Block Diagram
出力抜けを防ぐため、マスターPC
側の
FPGA
ロジックに
EtherboneCoreを組み込
Figure 3 shows the data block diagram in themasterside FPGA.
The WR switch
connectsMasterto the spec
via fiber
optic
んだVersion2のシステムを構築した（図9）。赤線で囲まれた部分が図５(a)から変更にな
cable to the SFP tranciever. The GTP block in the spec_top (the top block of the FPGA logic) is the interface for theった箇所で、Etherbone
Masterが組み込まれている。当初この部分はEtherbonereceived data. With this the WR_CORE
canCoreget a synchronizedtime which it also pass to the fine delay core.
Once aMasterCorefromだけで実装できると考えていたが、実際にはSlaveも組み込まないと実trigger signal
FMC Fine delay Card is received, the fine delay core records
the Coretime. Masterdelay calculation
modules adjusts this timestamped data based on N value, which it then stored to the modified fd_main_wb_slave
装が出来なかったため、両方を組み込んでいる（この実装は開発者が非常に苦労をして実現
registers . In the hostPC, once Etherbone
the spec enable
function Coreis enabled,
it continuously monitors this register via pcie,
した部分である）。ここに
Masterが組み込まれたことで、ソフトウェアのconnected to the cmp_gn4124_core
andSFP
thenconnected to the InterconPC
modulethen to Slavethe
アシストなしで直接SPEC ボードのモジュールからスレーブ
側の andEtherbone
fd_main_wb_slave
module
in
the
fine
delay
core.
Once
it
detectedanewvalue,
itreads
thecompleteadjustedCore へ自動的にデータ送信が出来るようになった（図 10）。なおスレーブ PC 側のロジック
timestamp data and then the PC will send this data via wired LAN that is connected to the WR-A switch. In currentには変更はない。
design, Etherbone core is just optional and not the main path of data transmission.

Etherbone(Etherbone
Master andSlave Core)

Figure 3 側
MasterData Block
Diagram
図 9：改良されたマスターPC
FPGA
ロジックブロック図（Version
2）

5

N回後のプリトリガとして定義

間引きレートD

Master&PC
SPEC
ゼロ番地信号（  ）FMC&DEL&White&Rabbit&&
Switch&(WR:A)
SFP

Converted&
Port



SFP

LAN

D回に1回の割合でTN, DをSlave PCに送出

ゼロ番地信号入力時刻TIを記録し、N回後のゼロ番地信号の• 絶対時刻:TN=(TI+N/208kHz)
を算出

 
GPS&Receiver&

SFP



White&Rabbit&&
Switch&(WR:B)
SFP
SFP


アドレスの周回周波数信号

SPEC
FMC&DEL&

アドレスKの周回周波数信号を
絶対時刻TN+K/508.58MHzに出力

SFP
Slave&PC

LAN

Master PCから送られてきたTN, Dを受信

バンチアドレスK

図 10：改良されたトリガ・タグ情報配信の最小構成システム（Version 2）
2.4.2. N>D の場合の FPGA ロジックの実装
Version 2 では、N>D の場合のロジックを組み込むことに成功した。N>D の場合、スレー
ブ側が最初のパルス出力を行う前に次のデータが送られてきてしまうため、N<D の場合に比べると実装が難しかったため Version 1 では実装を見送っていた機能である。
開発者がテストを行ったところ、2.4.1 のデータ送信の自動化機能との組み合わせにより、
D=10（！）でも動作したという報告を受けている。さすがにこの設定では長時間安定して動かすのは難しかったようであるが、Version 1 と比べると Version 2 の性能が非常に向上
することが期待できる。
2.4.3. SEPC ボードに冷却用ファンを実装
FMC DEL の温度上昇によりジッタ性能の悪化が見られたことから、OHR の指南書に従って SPEC ボードに FMC 冷却用のファンを実装する改造を行った（図 11）。

図 11：SPEC ボード背面側に取り付けた FMC 冷却用ファン2.5. 改良システム（Version2）の評価試験
図６と同様のセットアップで、11/30 現在も Version2 の評価試験を進めている。開発者のテスト時には現れなかった現象のようなのであるが、こちらのテスト環境では以下のような問題が生じていている。現在、開発者と連絡を取りながら原因の調査などを進めている。
l
スレーブ PC 側の遅延量の設定値として K=0, F=0 以外の値を設定するとスレーブ PC
からの出力が行われないか、開始から数十 ms 秒程度の極く短時間で出力が止まってしまう。スレーブ PC がハングアップしてしまうこともある。
2.5.1. 出力信号のジッタ計測
スレーブ PC 側の出力タイミングの調整ができない状況であるため、行える評価試験は限られてしまうのであるが、幸い出力側の周波数の微調は可能な状況であったので、マスター
PC 側の設定パラメータを変えてジッタの計測を行った。スレーブ PC 側のパラメータは、
K=0、F=0、出力周波数微調整（-31.2ps）で固定として、マスター側の間引きパラメータ Dを変えて測定を行った。結果を表５に示す。また N=1000, D=50 の設定時のオシロスコー
プの画面のハードコピーを図１２に示す。
Version2 での改良で可能となった N=1000、D=50 というマスター側の設定によって、ジッタの標準偏差が 100ps を切ることに成功した。N=1000、D=1000 時の結果は、Version1の結果に比べて大きく改善している様子はないが、Version2 ではマスター側からの自動送信が可能となっただけであって、このこと自体がジッタの改善に寄与する訳ではないことを示している。ジッタ性能の向上は、FMC DEL による補助的なパルス列出力機能の使用をできる限り控え、時刻ベースでの出力を増やすことで達成できることを示した結果であると言える。
条件
スレーブ側設定項目
平均
最小値
最大値
標準偏差
K=0, F=0, 出力周波数微調(-31.2ps)は共通
N=1000, D=1000
4888(ps)4235(ps)5527(ps) 155.2(ps)N=1000, D=505063(ps)4548(ps)5624(ps) 97.33(ps)表５：改良システム（Version2）でのジッタ計測の結果

サンプル数108.2k
458.3k

図１２：改良システム（Version2）でのジッタ計測の様子（N=1000, D=50）
2.5.2. 改良システム（Version2）の安定性について
2.5 の冒頭で述べた問題と関連があるかもしれないが、システム全体の安定性に課題があるようである。まだ十分な長期安定動作試験が出来ていないので、現時点で何かの判断をするのは時期尚早であるとは思うが、例えば現時点で唯一スレーブ側からの出力が可能な設定パラメ

ータ K=0, F=0 の設定をした場合でも、N=1000, D=1000 の設定で 18 時間以上止まらずに動作を継続していた場合もある一方で、同じ設定でも１時間もしないうちに止まってしまうこともある。試験の途中でスレーブ PC がハングアップすることもある。一方で、マスター側がハングアップを起こす事象は現時点までで発生していない。2.5 の冒頭で述べた問題と併せて原因調査などを継続する予定である。
Version2 の評価試験を行っていく中で、外部に設置した扇風機等による強制空冷を行わな
くても、ジッタ性能が悪化するという現象は起きていない。SPEC ボードに取り付けた冷却フ
ァンは FMC DEL の性能悪化を招くことなくシステムを安定に運用することに寄与していると言える。
3. 本技術のアドバンテージについての考察
3.1. 利用実験での主に時間分解測定に於ける既存加速器 508MHz クロック分配システムとの比較
現在、時間分解能測定を行っているビームラインでは、加速器の RF 周波数である
508.58MHz クロックや 208kHz のゼロ番地信号が分配されていて、これを元に必要な信号を生成して測定が行われている。既存システムに対する本システムのメリット・デメリットについて以下にまとめる。
メリットl
導入が容易である
既存システムを新たにビームラインに分配する場合、RF クロックの分配だけでなく、RF 分周器やディレイジェネレータ等の機材が別途必要なため、非常にコストが掛かる。
また各実験ステーションまでこの信号を分配するためには RF ケーブルが必要になるが、ケーブルの敷設が大変である。本システムでは、加速器のタイミングシステムを司るタ
イミング関係の機器が設置されている中央位相調整室にマスターPC と White Rabbit
Switch を設置し、タイミング信号を配信したいビームラインにスレーブ PC と White
Rabbit Switch を設置すれば、その間に SMF を敷設するだけで良い。White Rabbit
Switch があらかじめ用意されていれば、スレーブ PC システム一式を実験ステーション
周りに用意するだけで済むため、導入コストが低く抑えられる。また実験ステーション
周りで RF ケーブルを敷設することに比べれば SMF の敷設は非常に容易である。
l

調整が容易である
既存システムのタイミング等の調整は非常に難しく、熟練した担当者でないと調整が出来ないという話を聞く。本システムでのタイミング調整は、ソフトウェアにより容易に行うことができる。現在はコマンドラインベースであるが、専用の GUI アプリケーシ
ョンを用意すれば、さらに簡便かつユーザーフレンドリーに調整が出来るようになる。

l

大きな遅延量を生成することが出来る
既存システムでは容易に生成することが困難な大きな遅延量（例えばミリ秒程度）でも容易に生成可能である。

デメリット
l
要求される繰り返し周期や精度が高い場合には本システムの適用は困難である。
本システムは、利用実験での時間分解測定においては、「新たな時間分解測定が出来る」という観点よりも、「新たに時間分解測定が出来るようになるビームラインを増やすことができる」という普及の観点で期待される技術と考えられる。
3.2. White Rabbit と PTP の適用領域についての考察
1.研究の目的でも少し述べたが、汎用的な PTP と比較した場合の White Rabbit のアドバ

ンテージは、達成出来る時刻同期精度（サブナノ秒以下）や確度（〜数十ピコ秒）が高いこと、deterministic なネットワーク通信が可能であることである。その代わり、専用のネットワークスイッチやノードが必要となる。ただし、一般的なネットワークスイッチやノードを混在させることは可能である。その場合、一般的なネットワークスイッチ下に接続されたノードは非 White Rabbit ノードとなる。
本システムにおけるデータ通信において、どの程度のリアルタイム性があるのかは未計測であり、またネットワークの規模によっても変わるが、White Rabbit switch１台あたり３マイクロ秒程度の遅延があると言われているので、SPring-8 サイトの規模（総延長数キロ
程度のネットワーク規模）であれば、サブミリ秒程度のリアルタイム性は十分実現出来るのはないかと考えている。
逆に PTP のアドバンテージは一般的なネットワークスイッチを用いて安価にシステムが実現出来ることである。
PTP と White Rabbit の適用領域について、おおよその目安を以下にまとめておく。
PTP
Deterministic なネットワーク通信が不要 かつ 要求される時刻同期精度がマイクロ秒〜
サブマイクロ秒程度である場合。
White Rabbit
Deterministic なネットワーク通信が必要 または 要求される時刻同期精度がサブナノ秒程度である場合。
SPring-8 での適用を考えた場合、独自の時計を持つ加速器タイミングシステムと同期が必要なトリガ信号の分配には White Rabbit に高い優位性があると考えられる。特に 1 秒以
下の実時間性を持って加速器タイミングシステムへの追従が必要不可欠な系では White
Rabbit でなければ実現は困難であると考えている。SPring8 次期計画では SACLA からの10Hz のビーム入射を予定しているが、例えばこれに同期した入射トリガ信号の分配もWhite Rabbit であれば実現可能であると考えている。
また、加速器タイミングシステムとの同期が必要であり、かつ 1ns 以下の同期精度が必要な X 線ビームチョッパーへの適用は、White Rabbit でなければ実現できないアプリケー
ションであると考えている。
4.

今後についてVersion 2 のシステムは非常に良いパフォーマンスが出ることが期待出来るので、デバッ
グおよび性能評価を継続し、以下の項目を進めていきたいと考えている。今年度は 4.1 で示
す利用実験への適用や、放射光学会等において本技術に関する情報提供などを行いながら、競争的資金を含めた予算獲得の努力を続けるつもりである。
この研究は、制御・情報部門の一プロジェクトとして継続するのが良いのではないかと考え、年度当初に高度化案件として部門内の予算申請を行ったが、高度化予算項目の役員ヒア
リングにおいて、所全体においても数少ない不採択案件に指定されたようである。不採択となった理由は聞いていないが、情報の提供が十分ではなく、必要性を上手くアピール出来なかったのだと考えている。本研究で使用している要素技術ならびに本研究の成果は、利用実験への適用だけでなく、加速器制御分野を含めた幅広い応用が期待出来るので、是非とも本研究を継続していきたい。

4.1. 利用実験への適用について
本システムについて、日本原子力研究開発機構の三井隆也氏に興味を持って頂いた。まずは BL11XU における放射光メスバウアー分光による物質研究の実験に適用する予定である。

これまで、昨年 12 月と今年の６月に実際の実験に適用する機会があったが、１回目はハードウェアの故障で、２回目は Version 2 の開発を優先させたため、いずれも見送らざるを得なかった。今年後半の利用実験において適用の機会を頂けるよう三井氏と調整をしているが、現状を考えると適用は難しそうである。なお、中央位相調整室と BL11XU の間には SMF のルートが確立できることを確認済みで、中央位相調整室側にマスターPC と WR-A を、
BL11XU 側に WR-B とスレーブ PC を設置して実験に臨む予定である。
Version 2 ではスレーブ PC からの出力抜けは無くなるはずなので、上記以外でも、例えば X 線ビームチョッパーへの適用や、オシロスコープ・ADC などの計測系のトリガとしての利用など、利用実験系への広範囲にわたる活用が可能になると考えている。
White Rabbit switch は比較的高価ではあるが、例えば図１３に示すようなシステム構成
を組むことで比較的安価に初期導入が可能となる。拡張の必要性が生じた場合には、既設スイッチからスター型に配線を行うことで自由に行うことができる。

図１３：利用実験への適用を行う場合の初期導入システム構成案
4.2. システムの高度化について
以下のような高度化のためのアイディアを持っている。予算が獲得できたら是非とも行っ
てみたい。
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低ジッタ化
Ø
マスターPC から送られる出力時刻に関する情報は、間引きレート D によって間引かれて送信される。その間のスレーブ PC からの出力は、Fine Delay FMC の
パルス列出力機能を使って補完されているが、これが入力信号の周期とはずれているためにジッタが大きくなるのである。そこで、パルス列出力機能による補完を減らし、その間に FPGA 内部での計算により求めた出力時刻似によって補完を行うことで、低ジッタ化が図れるはずである。
入力信号の周波数変化への自動追従Ø現システムでは入力周波数は固定であるという前提で作られている。蓄積リングの周長補正などにより実際には入力周波数は時々変化をするのであるが、スレーブ PC からの出力周波数を手動で調整することで、この入力周波数の変化に対応する必要がある。折角情報の送信ができるシステムであるので、マスターPC 側
での 208kHz 信号の周期を常に観測し、入力信号の周期に関する情報も TN や D

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5.

と一緒に送れば良い。送られてきた入力信号の周期に従って、スレーブ PC で出力周期を自動的に補正するよう、FPGA ロジックを改修する。
高繰り返し出力への対応
Ø
C モード（11 バンチトレイン 29：繰り返し周期 6.05MHz）や A モード（203バンチモード：繰り返し周期 42.34MHz）での利用を念頭において、強い要求がある高繰り返し出力への対応を行いたい。現状では出力周波数は 208kHz 固定であるが、208kHz の逓倍での出力を可能にするよう FPGA ロジックを改修したい。
必要があれば Fine Delay FMC を新たに製作する事も考える。
付加情報のブロードキャスト／マルチキャスト送信Ø
現在のシステムは最小構成のためマスターとスレーブの１対１通信である。シス
テムが拡大し、マルチスレーブ構成となった場合には、ブロードキャスト／マル
チキャスト通信を実現してネットワーク・トラフィックの低減を図る必要がある。
以下については予算がなくても実施可能である。検討を進めていきたい。
White Rabbit Switch をグランドマスター化し、UTC を用いた運用を行う。
PTP との共存についての調査・検討
付加情報の利用についての検討

まとめ
本研究では、高精度時刻同期技術をベースとした新しい概念によるトリガ・タグ情報配信
システム構築に向けて、SPring-8 蓄積リングの特定バンチに同期した周回周波数信号（〜208KHz）を生成するというチャレンジングな課題を掲げ、それを実現するための最小構成のシステムを開発した。
初期システム（Version1）では、ソフトウェアのアシストによってマスター側からの時
刻データの送出を行う。そのため、あまり早い繰り返し周期でデータ送出を行うと、スレーブ側での出力に歯抜けを起こすことがあるが、現実的な間引きレートの設定（D=600~1000）
における出力ジッタは標準偏差で 140~170ps 程度であった。
改良システム（Version2）では、ハードウェアによる時刻データの送出に成功した。これにより早い繰り返し周期でも問題なく動作することができるようになり、D=50 の設定で出力ジッタは標準偏差で 97ps 程度と 100ps を切る値を実現出来た。ただし Version2 は実際に利用するためには課題があり、現在デバッグを継続中である。
開発にあたっては OHR で提供されるハードウェア（White Rabbit Switch、SPEC、FMC
DEL など）、IP コア（White Rabbit Core、Etherbone Master/Slave Core、Fine delay Coreなど）を活用した。その中で本システム向けて新たに Modified Fine Delay Core を開発し、マスター側では 208kHz 入力信号のタイムスタンピング、スレーブ側での出力時刻の計算、間引きレートに従った出力時刻データの送信機能を、スレーブ側ではマスター側から送られた出力時刻と間引きレートに従って FMC DEL の制御を行う機能を実装した。また改良システム（Version2）では、新たに提供された Etherbone Master Core を実装して、FPGA
内部から時刻データや間引きレートなどの情報を送出する機能を実現している。実現には開発者の多大な苦労があったことを一言付け加えておく。今回開発したシステムのようなチャ
レンジングで高度なシステムを、少ない予算を用いて短時間で実現することが出来たのは、開発者の高い能力と払われた多大な努力に加えて、OHR によるハードウェア／IP コアなどの提供や、コミュニティによる助言があったからこそである。これは OHR が、非常に高度でかつ利用価値の高いハードウェア／IP コアを、基盤技術として提供出来ていることを示している。決して“おもちゃ”を配布しているわけではない。OHR の取り組みに対しても高い評価を与え良いと思う。
構築したシステムによって、時刻同期技術を用いることでトリガ信号の配信が非常に容易に行えることを示すことができた。本アプローチにおいては、実際にトリガ信号を配信するのではなく、時刻情報の配信を行うことで信号の出力を行っている。遅延量の調整は、時刻情報を加工することで行えるので、ソフトウェアを用いて非常に容易に行うことが可能となる。また、マスターとスレーブの間はネットワークケーブル１本で接続することができるた
め敷設も非常に容易であるうえ、ネットワークスイッチによる信号出力ノードの増設も容易に行うことができる。遅延量の調整などを行う際には、ノード間を接続する光ファイバの長さやスイッチの存在、温度等による光ファイバ経路長の変化などは基本的に考慮する必要がない。
三井氏を始め、この扱いやすさゆえに時刻同期技術を用いたトリガ・タグ情報の配信に興味を示してくれる方が、実際に SPring-8 サイト内にも何人か居ることが分かった。学会等での発表や内部での情報提供を行い、PTP を含めて時刻同期技術を用いたトリガ・タグ情報の配信についての研究を進めていきたいと考えている。また放射光利用実験に限らず、加速器側での利用についても十分に可能であると考えられるため、情報提供を進めて利用可能
なアプリケーションについて検討していきたいと考えている。
構築した最小構成のシステムは、予算の都合上１式しか整備をすることができなかった。
そのため開発と評価をシーケンシャルに行わざるを得なくなり、思いの外、時間が掛かってしまった印象がある。また評価試験の際にボードの故障が起こったことがあったが、予備品がなかったために修理が終わるのを待たなければならず、ここでも非常に時間が掛かってしまった。今回は獲得資金による開発であった関係上やむを得なかったと思うが、今後開発を継続する上では、最小構成システムをもう１セット用意し、かつ最低限の予備品を用意しておく必要があると感じた。
6.

謝辞
本研究を進めるにあたり、テストベンチにおける計測システムの構築に関して、加速器部門の藤田貴弘氏に多大なるご協力を頂きました。ここに感謝の意を表します。
本システムへのユーザー実験への適用について、理化学研究所の工藤統吾氏、日本原子力
研究開発機構の三井隆也氏両名には非常に有益なアドバイスを頂きました。また三井氏にはBL11XU での利用実験への適用について、ご尽力・ご配慮を頂きました。この場をお借りして感謝の意を表したいと思います。
FPGA ロジックの開発を担当してくれた元株式会社 ARKUS の Fedemar de Guzuman 氏
は、高度で難しい White Rabbit システムの理解をゼロからスタートさせ、White Rabbit
開発担当者との情報交換を含めて精力的に開発に携わって頂きました。さらに ARKUS を退社後も引き続き本システムの改良についてご尽力頂きました。ここに深く感謝の意を表した
いと思います。
匠プロジェクトの審査員である大阪大学の能町正治教授には、本システムの目標設定や研究の進め方等について非常に有益なアドバイスを賜りました。心より感謝致します。
熊谷教孝研究顧問には、匠プロジェクトの審査委員長として常に目を掛けてくださり、温かい励ましの言葉やアドバイスを賜りました。ここまで研究を無事に進めることが出来ましたのも熊谷研究顧問のおかげです。ここに深く感謝の意を表します。

参考文献
[1]
[2]
[3]
[4]

http://www.ohwr.org/projects/white-rabbit
http://www.ohwr.org
http://www.ohwr.org/projects/spec
http://www.ohwr.org/projects/fmc-delay-1ns-8cha