ZEN7251G

ＺＥＮ７２５１Ｇ データシート

株式会社ジーニック(MZEN7251GJ08I)ZENIC INC.

ZEN7251G

Ｌｅｆｔ ｂｌａｎｋ(MZEN7251GJ08I)ZENIC INC.

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目次
１. 概要................................................................................................................................................................................................1
２. 特徴................................................................................................................................................................................................1
３. システムブロック構成..................................................................................................................................................2
４. 端子一覧...................................................................................................................................................................................3
４.１. ＰＣＩバス・インタフェース信号...............................................................................................................................................................3
４.２. ＥＥＰＲＯＭコントロール信号.................................................................................................................................................................4
４.３. ローカルバス・インタフェース信号.................................................................................................................................................4４.４. デバッグ信号............................................................................................................................................................................................................6
４.５. 電源・グランド及びテスト信号.............................................................................................................................................................6

５. 基本仕様...................................................................................................................................................................................7
５.１. 対応ＰＣＩバス............................................................................................................................................................................................................7
５.２. 電源電圧.......................................................................................................................................................................................................................7
５.３. 信号電圧.......................................................................................................................................................................................................................7
５.４. ローカルデータバス.........................................................................................................................................................................................7
５.５. ローカルアドレスバス....................................................................................................................................................................................7
５.６. ローカルクロック...................................................................................................................................................................................................7
５.７. ＥＥＰＲＯＭ...................................................................................................................................................................................................................7

６. ＰＣＩバスアクセス...............................................................................................................................................................9６.１. 対応ＰＣＩコマンド...................................................................................................................................................................................................9６.１.１. ターゲットアクセス...............................................................................................................................................................................................................................................9６.１.２. ＤＭＡ..................................................................................................................................................................................................................................................................................10i(MZEN7251GJ08I)ZENIC INC.

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６.２. ディレイド・リード................................................................................................................................................................................................11
６.３. ポスティッド・ライト............................................................................................................................................................................................11
６.４. 例外処理....................................................................................................................................................................................................................12６.４.１. ターゲットアクセス...........................................................................................................................................................................................................................................12６.４.２. ＤＭＡ..................................................................................................................................................................................................................................................................................12６.５. ディスコネクト.........................................................................................................................................................................................................13
６.５.１. ターゲットアクセス...........................................................................................................................................................................................................................................13
６.５.２. ＤＭＡ..................................................................................................................................................................................................................................................................................13６.６. リトライ............................................................................................................................................................................................................................13
６.６.１. ターゲットアクセス...........................................................................................................................................................................................................................................13
６.６.２. ＤＭＡ..................................................................................................................................................................................................................................................................................13

７. ローカルアクセス...........................................................................................................................................................14７.１. 概要...................................................................................................................................................................................................................................14７.２. ローカルＩ／Ｏアクセス...............................................................................................................................................................................15
７.３. ローカルメモリアクセス.............................................................................................................................................................................15
７.４. アドレッシング（バンクレジスタ）.....................................................................................................................................................16
７.５. タイミングコントロール................................................................................................................................................................................16
７.６. リードプリフェッチ（メモリアクセス）..............................................................................................................................................16

８. ＤＭＡ...........................................................................................................................................................................................17８.１. 概要...................................................................................................................................................................................................................................17８.２. 転送回数....................................................................................................................................................................................................................17８.３. 転送領域....................................................................................................................................................................................................................17８.４. 転送方向....................................................................................................................................................................................................................17８.５. バースト長（ＰＣＩバス）.................................................................................................................................................................................17ii(MZEN7251GJ08I)ZENIC INC.

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８.６. アドレッシング.......................................................................................................................................................................................................18
８.７. 起動／終了.............................................................................................................................................................................................................18
８.７.１. 通常起動／通常終了................................................................................................................................................................................................................................18
８.７.２. 強制終了......................................................................................................................................................................................................................................................................18
８.７.３. ターゲットアボート............................................................................................................................................................................................................................................18
８.７.４. マスタアボート.......................................................................................................................................................................................................................................................18

８.８. リレー転送................................................................................................................................................................................................................19

９. その他の機能...................................................................................................................................................................20
９.１. 汎用Ｉ／Ｏポート..................................................................................................................................................................................................20
９.２. ＰＣＩクロックタイマ.............................................................................................................................................................................................20
９.３. 割り込み......................................................................................................................................................................................................................20
９.３.１. ＩＲＱ＃...............................................................................................................................................................................................................................................................................20
９.３.２. ＰＣＩクロックタイマ.............................................................................................................................................................................................................................................20
９.３.３. ＤＭＡ転送終了....................................................................................................................................................................................................................................................20

９.４. デバッグ用アドレスマッチ信号........................................................................................................................................................21

１０. レジスタ................................................................................................................................................................................22
１０.１. ＰＣＩコンフィギュレーションレジスタ........................................................................................................................................22
１０.１.１. レジスタマップ...................................................................................................................................................................................................................................................22
１０.１.２. レジスタ一覧......................................................................................................................................................................................................................................................23

１０.２. モードレジスタ..................................................................................................................................................................................................28
１０.２.１. レジスタマップ...................................................................................................................................................................................................................................................28
１０.２.２. レジスタ一覧......................................................................................................................................................................................................................................................29

１１. タイミングチャート.....................................................................................................................................................41
１１.１. ターゲットアクセス......................................................................................................................................................................................41
１１.１.１. ターゲットＩ／Ｏライト.................................................................................................................................................................................................................................41
１１.１.２. ターゲットＩ／Ｏリード................................................................................................................................................................................................................................42１１.１.３. ターゲットメモリライト..............................................................................................................................................................................................................................43
１１.１.４. ターゲットメモリリード（プリフェッチなし）......................................................................................................................................................................44
１１.１.５. ターゲットメモリリード（プリフェッチ８データ）.........................................................................................................................................................45
１１.１.６. レジスタ設定によるタイミングコントロール（Ｉ／Ｏライト）.......................................................................................................................46
iii(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.７. レジスタ設定によるタイミングコントロール（Ｉ／Ｏリード）......................................................................................................................46
１１.１.８. レジスタ設定によるタイミングコントロール（メモリライト）....................................................................................................................47
１１.１.９. レジスタ設定によるタイミングコントロール（メモリリード）...................................................................................................................47
１１.１.１０. ＷＡＩＴ＃によるタイミングコントロール（ｅｘ．Ｉ／Ｏライト）....................................................................................................................48
１１.１.１１. ＷＡＩＴ＃によるタイミングコントロール詳細（ｅｘ．Ｉ／Ｏライト）.....................................................................................................49
１１.１.１２. リトライ（ｅｘ．Ｉ／Ｏライト）................................................................................................................................................................................................................50
１１.１.１３. リトライ（ｅｘ．Ｉ／Ｏリード）...............................................................................................................................................................................................................51
１１.１.１４. ディスコネクト（メモリライト）......................................................................................................................................................................................................52
１１.１.１５. ディスコネクト（メモリリード）.....................................................................................................................................................................................................53

１１.２. ＤＭＡ...........................................................................................................................................................................................................................54
１１.２.１. ＰＣＩ ｔｏ ローカル（ローカルＩ／Ｏライト［転送回数＝１］）...................................................................................................................54
１１.２.２. ローカル ｔｏ ＰＣＩ（ローカルＩ／Ｏリード［転送回数＝１］）..................................................................................................................55
１１.２.３. ＰＣＩ ｔｏ ローカル（ローカルメモリライト［転送回数＝１］）.................................................................................................................56
１１.２.４. ローカル ｔｏ ＰＣＩ（ローカルメモリリード［転送回数＝１］）................................................................................................................57
１１.２.５. ＰＣＩ ｔｏ ローカル（ローカルメモリライト［転送回数＝９／スタートアドレス＝固定］）.................................58
１１.２.６. ローカル ｔｏ ＰＣＩバースト（ローカルメモリリード［転送回数＝９／スタートアドレス＝インクリメン
ト］...............................................................................................................................................................................................................................................................................................................59

１１.３. ＥＥＰＲＯＭによる初期化...................................................................................................................................................................60

１２. 電気的特性.....................................................................................................................................................................61
１２.１. 絶対最大定格.................................................................................................................................................................................................61
１２.２. 推奨動作条件.................................................................................................................................................................................................61
１２.３. 直流特性...............................................................................................................................................................................................................61
１２.４. 交流特性...............................................................................................................................................................................................................62
１２.５. タイミングダイアグラム.........................................................................................................................................................................63
１２.５.１. ローカルアクセスタイミングダイアグラム..................................................................................................................................................................63
１２.５.２. ＥＥＰＲＯＭアクセスタイミングダイアグラム............................................................................................................................................................65

１３. パッケージ形状...........................................................................................................................................................66
１４. 端子配置...........................................................................................................................................................................67
１５. 改訂履歴...........................................................................................................................................................................68

iv(MZEN7251GJ08I)ZENIC INC.

ZEN7251G

Ｌｅｆｔ ｂｌａｎｋv(MZEN7251GJ08I)ZENIC INC.

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１. 概要
ZEN7251G はＰＣＩ（Ｒｅｖｉｓｉｏｎ２．２）及びＣｏｍｐａｃｔＰＣＩ（Ｒｅｖｉｓｉｏｎ１．０）に準拠したターゲットアクセス＆ＤＭＡ内蔵ＰＣＩバス・インタフェースＩＣです。３２ｂｉｔ・３３ＭＨｚのＰＣＩバス（５Ｖ）に対応します。ローカル側に最大６４Ｍｂｙｔｅのメモリ空間と６４ＫｂｙｔｅのＩ／
Ｏ空間を持つことができます。ローカルのデータバスは３２ｂｉｔ、アドレスバスは２６ｂｉｔです。ローカルアドレスは内蔵のバンクレジスタを使用することにより、コンフィギュレーションレジスタで割り当てられたサイズ以上の空間を使用することができます。
メモリ領域へのターゲットアクセス及びＤＭＡ転送を処理するデータパスには３２段の大容量ＦＩＦＯを内蔵しており、効率的
なＰＣＩ←→ローカル間のデータ転送をサポートします。また、大容量データを効率よく転送するために、ＤＭＡ設定レジスタ群を４組内蔵しています。本レジスタを活用することにより、ホスト側のメモリを連続して確保できない場合でも、バス効率を落とさずに４つの分散したメモリ領域へ一度にＤＭＡ転送が可能です。ローカルバスの信号タイミングはレジスタ設定により調整可能です。また、ＷＡＩＴ＃端子により動的にタイミングをコントロールすることもできます。ローカルバスのクロック周波数は最大５０Ｍ
Ｈｚです。パッケージには超小型のＬＦＢＧＡ２２４を採用し、ショートカードサイズの基板でもスペースを有効に活用できます。

２. 特徴○３２ｂｉｔ・３３ＭＨｚのＰＣＩバス（５Ｖ）に対応○電源電圧３．３Ｖ単一○入力（入出力）端子は５Ｖトレラント（ＰＣＩ／ローカル）○ローカルクロック入力周波数は最大５０ＭＨｚ○ローカルメモリ空間最大６４Ｍｂｙｔｅ、ローカルＩ／Ｏ空間最大６４Ｋｂｙｔｅ○ローカルバスはインタフェース設計が容易なストローブ方式○汎用ＰＣＩクロックタイマ内蔵（３２ｂｉｔ）○ローカルデータバス幅３２ｂｉｔ○ＤＭＡ・ＰＣＩスタートアドレス、ＤＭＡ・ローカルバススタートアドレス及び転送回数設定レジスタを４組装備○Ｉ／Ｏアクセス用アドレスデコーダを内蔵○モードレジスタ及びＷＡＩＴ＃信号によってローカルアクセスタイミングを調整可能○ターゲットアクセス（メモリ）・ＤＭＡ転送それぞれ独立に３２段のＦＩＦＯを装備○ローカル側の割り込み信号（ＩＲＱ＃）をＰＣＩのＩＮＴＡ＃として出力○ＣｏｍｐａｃｔＰＣＩ対応（ホットスワップ非対応）○２２４ピンＢＧＡパッケージ（ボールピッチ０．８ｍｍ）

1(MZEN7251GJ08I)ZENIC INC.

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３. システムブロック構成
ホスト・ＰＣＩブリッジ

ＰＣＩバス

CLK
RST#
REQ#
GNT#
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
IDSEL
PERR#
SERR#
INTA#

ＰＣＩフロントエンドコントロール

コンフィギュレーショ ンレジスタ

ZEN7 2 5 1 G

ＰＣＩ
クロック
タイマ
ＥＥＰＲＯＭ
コントローラターゲット
アクセスコントロール（ＦＩＦＯ）

ＤＭＡ
アクセスコントロール（ＦＩＦＯ）
ＰＩＯ
コントローラモードレジスタ

割り込み
制御回路

ESK
ECS
EDI
EDO
EEN
LPIO[7:0]

IRQ#

ＳｅｒｉａｌＥＥＰＲＯＭ

汎用
Ｉ／Ｏポート
割り込み回路

ローカルバスインタフェ ース

LAS#
LAI/LAM#
LCLKI
LCLKO
LRST#
LADR[25:18]/LCE#[7:0]
LADR[17:2]

LBE#[3:0]
LDAT[31:0]
MER#
MEW#
IOR#
IOW#
WAIT#

Ｉ／Ｏ空間

メモリ空間

ローカルバス

図１．ブロック図2(MZEN7251GJ08I)ZENIC INC.

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４. 端子一覧
４.１. ＰＣＩバス・インタフェース信号
表１．ＰＣＩバス・インタフェース信号（その１）
端子番号

記号

信号名

属性

Ａ１４

ＣＬＫ

ＰＣＩ Ｃｌｏｃｋ

ＩＮ

Ｂ１４

ＲＳＴ＃

ＰＣＩ Ｒｅｓｅｔ

ＩＮ

Ａ１２

ＲＥＱ＃

Ｂｕｓ ＲｅｑｕｅｓｔＯＵＴ

Ｂｕｓ Ｇｒａｎｔ

ＩＮ

Ｃ１２
ＧＮＴ＃
Ｂ１１，Ａ１１，Ａ９，
Ｂ８，Ａ８，Ｂ７，Ａ６，
Ｂ５，Ａ４，Ａ３，Ａ２，
Ａ１，Ｂ２，Ｂ１，Ｃ１，
Ｄ１，Ｒ１，Ｔ１，Ｕ２， ＡＤ［３１：０］
Ｕ１，Ｖ１，Ｖ２，Ｖ３，
Ｖ４，Ｕ６，Ｕ７，
Ｖ７，Ｖ８，Ｖ９，
Ｕ１０，Ｕ１１，Ｖ１１

Ａｄｄｒｅｓｓ／Ｄａｔａ

Ｉ／Ｏ

Ａ５，Ｅ１，Ｐ１，Ｕ５

Ｃ／ＢＥ＃
［３：０］

Ｂｕｓ Ｃｏｍｍａｎｄ／Ｂｙｔｅ Ｅｎａｂｌｅ

Ｉ／Ｏ

Ｍ１

ＰＡＲ

ＰａｒｉｔｙＩ／Ｏ

Ｇ２ＦＲＡＭＥ＃

Ｃｙｃｌｅ Ｆｒａｍｅ

Ｉ／Ｏ

Ｇ１

ＩＲＤＹ＃

Ｉｎｉｔｉａｔｏｒ Ｒｅａｄｙ

Ｉ／Ｏ

Ｈ１

ＴＲＤＹ＃

Ｔａｒｇｅｔ Ｒｅａｄｙ

Ｉ／Ｏ

Ｊ１

ＤＥＶＳＥＬ＃

Ｄｅｖｉｃｅ Ｓｅｌｅｃｔ

Ｉ／Ｏ

Ｋ２

ＳＴＯＰ＃

Ｂｕｓ Ｓｔｏｐ

Ｉ／Ｏ

Ｅ２

ＩＤＳＥＬ

Ｉｎｉｔｉａｌｉｚａｔｉｏｎ
Ｄｅｖｉｃｅ Ｓｅｌｅｃｔ

ＩＮ

3

機能
ＰＣＩバス上にあるすべてのデバイスの動作基準となるクロックです。ＩＮＴＡ＃、ＲＳＴ＃以外のＰＣＩバス・インタ
フェース信号はすべてこのクロックに同期して動作します。
ＰＣＩバス上のデバイスをリセットします。
ＰＣＩバスの使用権をバス・アービタに対して要求します。
バス・アービタからのＰＣＩバス使用許可信号です。

アドレス・データバスは時分割に３２本の信号線をドライブします。バスサイクルは１回のアドレスフェーズとそれに続くデータフェーズからなり、アドレスフェーズでアドレスが、データフェーズでデータが出力されます。

バスコマンド・バイトイネーブルはＡＤ［３１：０］と同様時分割にこの４本の信号をドライブします。アドレス
フェーズでバスコマンドが、データフェーズではバイト
イネーブルが出力されます。
ＡＤ、Ｃ／ＢＥ＃の３６本に偶数パリティを付加します。
３６本のうち、値が“１”のビットの合計が偶数のとき“０”を、奇数のとき“１”を出力します。
サイクルの開始を知らせる信号です。この信号はアドレスフェーズの開始と同時にアサートされます。この信号がアサートされるとサイクルが始まり、ディアサートされると次のデータフェーズでサイクルが終了します。
マスタがデータ転送可能であるときにアサートされます。
ターゲットがデータ転送可能であるときにアサートされます。
マスタからのアクセスに応答するかどうかを示す信号です。アクセスを受け入れたターゲットがサイクル終了までアサートします。
サイクルを実行中のターゲットがマスタに向けてサイクルの中断を要求するときにアサートします。
コンフィギュレーションサイクルの対象となるデバイスを選択するのに使用します。
(MZEN7251GJ08I)ZENIC INC.

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表２．ＰＣＩバス・インタフェース信号（その２）
端子番号

記号

信号名

属性

Ｌ１

ＰＥＲＲ＃

Ｐａｒｉｔｙ Ｅｒｒｏｒ

Ｉ／Ｏ

Ｍ２

ＳＥＲＲ＃

Ｓｙｓｔｅｍ Ｅｒｒｏｒ

ＯＵＴ

Ｂ１２

ＩＮＴＡ＃

Ｉｎｔｅｒｒｕｐｔ

ＯＵＴ

機能スペシャルサイクルを除くサイクルにおいて、デバイス
がアドレスパリティーエラー、データパリティーエラーを検知したときにこの信号をアサートします。ライトサイク
ルではターゲットが、リードサイクルではマスタがこの信号をドライブします。また、この信号の処理はマスタが行います。
システムにとって致命的なエラーを検知したデバイス
がこの信号をアサートします。
割り込み発生時にアサートされます。

４.２. ＥＥＰＲＯＭコントロール信号
表３．ＥＥＰＲＯＭコントロール信号
端子番号

記号

Ｄ１５

ＥＳＫ

Ｔ２

ＥＣＳ

Ｃ２

ＥＤＩ

Ｄ３

ＥＤＯ

Ｍ４

ＥＥＮ

信号名
ＥＥＰＲＯＭ
Ｃｌｏｃｋ
ＥＥＰＲＯＭ
Ｃｈｉｐ Ｓｅｌｅｃｔ
ＥＥＰＲＯＭ
Ｄａｔａ ＩＮ
ＥＥＰＲＯＭ
Ｄａｔａ ＯＵＴＥＥＰＲＯＭ
Ｅｎａｂｌｅ

属性
ＯＵＴ
ＯＵＴ
ＩＮ
ＯＵＴ
ＩＮ

機能
ＥＥＰＲＯＭのクロック信号です。この信号はＥＥＰＲＯＭのＳＫと接続します。
ＥＥＰＲＯＭのチップセレクト信号です。この信号はＥＥ
ＰＲＯＭのＣＳと接続します。
ＥＥＰＲＯＭからのデータを入力します。この信号はＥＥ
ＰＲＯＭのＤＯと接続します。
ＥＥＰＲＯＭへのデータを出力します。この信号はＥＥＰ
ＲＯＭのＤＩと接続します。
この信号が“１”のとき、リセット解除後初期化のために
ＥＥＰＲＯＭからデータを読み出します。

４.３. ローカルバス・インタフェース信号表４．ローカルバス・インタフェース信号（その１）
端子番号

記号

信号名
Ｌｏｃａｌ Ａｃｃｅｓｓ
Ｓｔａｒｔ

属性

Ａ１８

ＬＡＳ＃

ＯＵＴ

Ａ１５

ＬＡＩ／
ＬＡＭ＃

Ｌｏｃａｌ Ａｃｃｅｓｓ
Ｉ／Ｏ／Ｍｅｍｏｒｙ

ＯＵＴ

Ａ１６

ＬＣＬＫＩ

Ｌｏｃａｌ
Ｃｌｏｃｋ Ｉｎｐｕｔ

ＩＮ

Ａ１７

ＬＣＬＫＯ

Ｌｏｃａｌ Ｃｌｏｃｋ
３３Ｍ Ｏｕｔｐｕｔ

ＯＵＴ

Ａ１０

ＬＲＳＴ＃

Ｌｏｃａｌ Ｒｅｓｅｔ

ＯＵＴ

4

機能
ローカルアクセスのスタートを示し、サイクルの最初の１クロックのみ“０”を出力します。
ローカルデバイスへのアクセスを識別する信号です。
この信号が“０”のときメモリアクセスが、“１”のときＩ／Ｏ
アクセスが発生しています。
ローカルデバイスをコントロールするためのクロック入力です。ZEN7251G が出力するローカルクロック（ＬＣＬＫＯ）を接続することも可能です。
ローカルデバイスをコントロールするためのクロック出
力です。この信号はＰＣＩクロックをそのまま（３３ＭＨｚ）
出力します。
ローカルデバイスをリセットするための信号です。

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
表５．ローカルバス・インタフェース信号（その２）端子番号
記号Ｍ１６，Ｍ１７，
Ｍ１８，Ｎ１５，Ｎ１７，Ｎ１８，Ｐ１５，
Ｐ１７，Ｐ１８，Ｒ１５，
Ｒ１６，Ｒ１７，Ｒ１８，
Ｔ１６，Ｔ１８，Ｕ１７， ＬＤＡＴ
Ｕ１８，Ｖ１７，Ｖ１８， ［３１：０］
Ｕ１６，Ｖ１６，Ｕ１５，
Ｖ１５，Ｔ１４，Ｕ１４，
Ｖ１４，Ｔ１３，Ｕ１３，
Ｖ１３，Ｒ１２，Ｕ１２，
Ｖ１２
ＬＡＤＲ
Ｄ１８，Ｅ１５，Ｅ１６， ［２５：１８］
Ｅ１７，Ｅ１８，Ｆ１６， ／ＬＣＥ＃
Ｆ１７，Ｆ１８［７：０］
Ｇ１５，Ｇ１６，Ｇ１７，
Ｇ１８，Ｈ１６，Ｈ１７，
Ｈ１８，Ｊ１５，Ｊ１７，
ＬＡＤＲ
Ｊ１８，Ｋ１５，Ｋ１６，［１７：２］
Ｋ１７，Ｋ１８，Ｌ１７，
Ｌ１８
Ｂ１８，Ｃ１７，Ｃ１８，
ＬＢＥ＃［３：０］
Ｄ１６

信号名

属性

機能

Ｌｏｃａｌ Ｄａｔａ

Ｉ／Ｏ

ローカルデバイスとの間でデータ転送を行うための信
号です。

ＯＵＴ

ローカルデバイスへのアクセスを行うためのアドレス信号です。Ｉ／Ｏアクセス時にはＩ／Ｏ空間のチップイ
ネーブル信号となります。

ＯＵＴ

ローカルデバイスへのアクセスを行うためのアドレス信号です。

Ｌｏｃａｌ Ｂｙｔｅ
Ｌａｎｅ Ｅｎａｂｌｅ

ＯＵＴ

ローカルバスの有効なバイトレーンを示します。

Ｌｏｃａｌ Ａｄｄｒｅｓｓ／
Ｌｏｃａｌ Ｃｈｉｐ
ＥｎａｂｌｅＬｏｃａｌ Ａｄｄｒｅｓｓ

Ｃ１６

ＭＥＲ＃

Ｍｅｍｏｒｙ Ｒｅａｄ

ＯＵＴ

Ｃ１５

ＭＥＷ＃

Ｍｅｍｏｒｙ Ｗｒｉｔｅ

ＯＵＴ

Ｂ１６

ＩＯＲ＃

Ｉ／Ｏ Ｒｅａｄ

ＯＵＴ

Ｂ１５

ＩＯＷ＃

Ｉ／Ｏ Ｒｅａｄ

ＯＵＴ

Ｒ１０

ＷＡＩＴ＃

Ａｃｃｅｓｓ Ｗａｉｔ

ＩＮ

Ｂ９

ＩＲＱ＃

Ｉｎｔｅｒｒｕｐｔ
ＲｅｑｕｅｓｔＩＮ

Ｔ１０，Ｖ５，Ｒ５，
Ｒ３，Ｄ１３，Ｃ１３，
Ｂ１３，Ｂ１７

ＬＰＩＯ［７：０］

Ｌｏｃａｌ Ｉ／Ｏ
Ｐｏｒｔ

Ｉ／Ｏ

5

ローカルデバイスへのメモリリードアクセスを行うときにアサートされます。
ローカルデバイスへのメモリライトアクセスを行うときにアサートされます。
ローカルデバイスへのＩ／Ｏリードアクセスを行うときにアサートされます。
ローカルデバイスへのＩ／Ｏライトアクセスを行うときにアサートされます。
この信号を“０”にすることによって、ストローブ信号がディアサートするタイミングを遅らせることができます。
ローカル側で発生した割り込み要求をＰＣＩバスに知らせるための信号です。
８ｂｉｔのプログラマブルＩ／Ｏポートです。

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４.４. デバッグ信号表６．デバッグ信号
端子番号
Ｆ１

記号
ＡＤ＿
ＭＡＴＣＨ

信号名
Ａｄｄｒｅｓｓ
Ｍａｔｃｈ

属性
ＯＵＴ

機能
ＰＣＩからのアクセスが ZEN7251G のいずれかのベー
スアドレスとマッチするとアサートされます。

４.５. 電源・グランド及びテスト信号
表７．電源・グランド及びテスト信号
端子番号
Ｎ２，Ｐ２，Ｍ３，
Ｎ１，Ｋ１
Ａ７，Ｂ１０，Ｃ５，
Ｃ１１，Ｄ１２，Ｆ４，
Ｆ１５，Ｇ４，Ｈ４，
Ｈ１５，Ｌ２，Ｌ１５，
Ｎ４，Ｎ１６，Ｒ１３，
Ｔ５，Ｔ９，Ｔ１１，
Ｔ１２，Ｔ１７
Ｃ４，Ｃ９，Ｃ１０，
Ｃ１４，Ｄ５，Ｄ１４，
Ｄ１７，Ｅ３，Ｇ３，
Ｈ２，Ｊ１６，Ｌ４，
Ｌ１６，Ｍ１５，Ｐ３，
Ｐ１６，Ｒ１１，Ｒ１４，
Ｔ４，Ｔ７，Ｔ１５，
Ｕ８
Ａ１３，Ｂ３，Ｂ４，
Ｂ６，Ｃ３，Ｃ６，Ｃ７，
Ｃ８，Ｄ２，Ｄ４，Ｄ６，
Ｄ７，Ｄ８，Ｄ９，
Ｄ１０，Ｄ１１，Ｅ４，
Ｆ２，Ｆ３，Ｈ３，Ｊ２，
Ｊ３，Ｊ４，Ｋ３，Ｋ４，
Ｌ３，Ｎ３，Ｐ４，Ｒ２，
Ｒ４，Ｒ６，Ｒ７，Ｒ８，
Ｒ９，Ｔ３，Ｔ６，Ｔ８，
Ｕ３，Ｕ４，Ｕ９，
Ｖ６，Ｖ１０記号
ＴＥＳＴＩ＃
［４：０］

信号名
Ｔｅｓｔ
Ｉｎｐｕｔ

属性

ＶＤＤ

ＶＤＤ

－

電源端子です（＋３．３Ｖ）。

ＧＮＤ

Ｇｒｏｕｎｄ－

グランド端子です。

Ｎ．Ｃ．

Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ－

空き端子です。どこにも接続せず空けておいてくださ
い。

ＩＮ

6

機能
テスト用の入力端子です。通常使用時は必ずＶＤＤにつないでください。

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
５. 基本仕様
５.１. 対応ＰＣＩバス
ZEN7251Gは周波数３３ＭＨｚ／バス幅３２ｂｉｔ／信号電圧５ＶのＰＣＩ規格Ｒｅｖｉｓｉｏｎ２．２に準拠したＰＣＩバスに対応しています。
ZEN7251Gの動作電源電圧は３．３Ｖですが３．３Ｖ規格のＰＣＩバスには対応していませんのでご注意ください。

５.２. 電源電圧
ZEN7251Gは３．３Ｖ単一電源で動作します。

５.３. 信号電圧
ZEN7251GはＰＣＩ側及びローカル側すべての入力（入出力）端子が５Ｖトレラントになっています。

５.４. ローカルデータバス
ZEN7251Gのローカル側のデータバス幅は３２ｂｉｔ固定です。

５.５. ローカルアドレスバス
ZEN7251G のローカル側のアドレス端子は２４本です。なお、アドレッシングはＬｏｎｇＷｏｒｄ（３２ｂｉｔ）単位になりますのでＬＡＤ
Ｒ［２５：２］と表記しています。

５.６. ローカルクロック
ZEN7251G のローカルクロックは最大５０ＭＨｚまで入力可能です。なお、３３ＭＨｚのＰＣＩクロックをローカル側に出力していますので、それを ZEN7251Gのローカルクロックとして使うこともできます（ＬＣＬＫＯとＬＣＬＫＩを外部で結線してください）。

５.７. ＥＥＰＲＯＭ
ZEN7251Gは外付けの１Ｋｂｉｔ ＭＩＣＲＯＷＩＲＥ Ｓｅｒｉａｌ Ａｃｃｅｓｓ ＥＥＰＲＯＭ（STMicroelectronics社製M93S46等）を用いて、ＰＣ
Ｉコンフィギュレーションレジスタとモードレジスタの一部をリセット解除時に初期化する事ができます。ＥＥＮが“１”のとき、ZEN7251G はリセット解除後ただちにＥＥＰＲＯＭからＰＣＩコンフィギュレーションレジスタとローカルモードレジスタのデータをリードし、その間、ＰＣＩバスからのすべてのアクセスに対しリトライで応答します。
7(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
ZEN7251G はＥＥＰＲＯＭ用のシリアルクロック（ＥＳＫ）としてＰＣＩバスのクロックを１２８分周したものを出力します。また、初期化だけではなく、ＥＥＰＲＯＭコントロールレジスタを経由してＥＥＰＲＯＭの各制御信号を操作し、任意のアドレスのデータをリー
ド／ライトすることもできます。ＥＥＰＲＯＭの初期化時の基本的なアクセスタイミングは１１．３．を参照してください。
表８にＥＥＰＲＯＭのアドレスマップを示します。
表８．ＥＥＰＲＯＭのアドレスマップ
ＥＥＰＲＯＭ
オフセットアドレス
００ｈ
０１ｈ
０２ｈ
０３ｈ
０４ｈ
０５ｈ
０６ｈ
０７ｈ
０８ｈ
０９ｈ
０ａｈ
０ｂｈ
０ｃｈ
０ｄｈ
０ｅｈ
０ｆｈ
１０ｈ
１１ｈ
１２ｈ
１３～１ｆｈ２０～３ｆｈ

レジスタ

ビット

予約
クラスコード（プログラミングＩ／Ｆ）、レビジョンＩＤ
クラスコード（ベースクラス、サブクラス）
予約
サブシステムベンダＩＤ
サブシステムＩＤ
インタラプトピン、インタラプトライン
Ｍａｘ＿Ｌａｔ、Ｍｉｎ＿Ｇｎｔ
レンジレジスタ（Ｉ／Ｏ用）下位ワード
バンクレジスタ（Ｉ／Ｏ用）下位ワード
レンジレジスタ（メモリ用）下位ワード
レンジレジスタ（メモリ用）上位ワード
バンクレジスタ（メモリ用）下位ワード
バンクレジスタ（メモリ用）上位ワード
タイミングコントロールレジスタ下位ワード
タイミングコントロールレジスタ上位ワード
デバイスコントロールレジスタ下位ワード
デバイスコントロールレジスタ上位ワード
Ｉ／Ｏポートコントロールレジスタ下位ワード
予約
ユーザ利用領域

ビット［１５：０］
ビット［１５：０］
ビット［１５：０］
ビット［１５：０］
ビット［８］
ビット［１５：０］
ビット［１５：２］
ビット［１５：２］
ビット［１５：３］
ビット［９：０］
ビット［１５：４］
ビット［９：０］
ビット［１５：０］
ビット［１１：０］
ビット［７：３］
ビット［１５：８］
ビット［１５：０］

ＥＥＰＲＯＭ
設定値
００００ｈ
０００１ｈ
０６８０ｈ
００００ｈ
００００ｈ
００００ｈ
０１００ｈ
００００ｈ
ｆｆｃ１ｈ
００００ｈ
００００ｈ
ｆｆｆ０ｈ
００００ｈ
００００ｈ
００００ｈ
００００ｈ
０００４ｈ
００００ｈ
ｆｆ００ｈ
００００ｈ

※設定値は各レジスタのリセット値を設定した場合のサンプルです。

8(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
６. ＰＣＩバスアクセス
６.１. 対応ＰＣＩコマンド
６.１.１. ターゲットアクセス
表９にターゲット動作時の各バスコマンドについての対応を示します（表中の○印のついているものをサポートしています）。
表９．バスコマンド対応一覧表
サイクル

命令

Ｉ／Ｏ
サイクル

Ｉ／ＯリードＩ／Ｏライト
メモリリードメモリリードライン※１
メモリ
メモリリードマルチプル※１
サイクル
メモリライト
メモリライト＆インバリデート※２※３
コンフィギュレーションリード
ＣＦＧ
サイクル
コンフィギュレーションライト
インタラプトアクノリッジサイクル
スペシャルサイクル
デュアルアドレスサイクル
予約

Ｃ／ＢＥ＃３
０
０
０
１
１
０
１
１
１
０
０
１
０
０
１
１

バスコマンドＣ／ＢＥ＃２ Ｃ／ＢＥ＃１
０
１
０
１
１
１
１
１
１
０
１
１
１
１
０
１
０
１
０
０
０
０
１
０
１
０
１
０
０
０
０
０

Ｃ／ＢＥ＃０
０
１
０
０
０
１
１
０
１
０
１
１
０
１
０
１

サポート
○
○
○
○
○
○
○
○
○
×
×
×
×
×
×
×

※１ メモリリードサイクルとして動作します。
※２ メモリライトサイクルとして動作します。
※３ ＣＦＧ＝コンフィギュレーション
表９のサポートしていないバスコマンドによるアクセス（網掛け部分）が発生した場合、ZEN7251G はＤＥＶＳＥＬ＃をアサートしません（マスタに対して応答しません）ので、結果的にマスタアボートとなります。

9(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
６.１.２. ＤＭＡ
表１０にＤＭＡ動作時の各バスコマンドについての対応を示します（表中の○印のついているものをサポートしています）。
表１０．バスコマンド対応一覧表
サイクル
Ｉ／Ｏ
サイクル

命令

Ｉ／ＯリードＩ／Ｏライト
メモリリードメモリリードライン
メモリ
メモリリードマルチプル
サイクル
メモリライト
メモリライト＆インバリデート
コンフィギュレーションリード
ＣＦＧ
サイクル
コンフィギュレーションライト
インタラプトアクノリッジサイクル
スペシャルサイクル
デュアルアドレスサイクル
予約

Ｃ／ＢＥ＃３
０
０
０
１
１
０
１
１
１
０
０
１
０
０
１
１

10

バスコマンドＣ／ＢＥ＃２ Ｃ／ＢＥ＃１
０
１
０
１
１
１
１
１
１
０
１
１
１
１
０
１
０
１
０
０
０
０
１
０
１
０
１
０
０
０
０
０

Ｃ／ＢＥ＃０
０
１
０
０
０
１
１
０
１
０
１
１
０
１
０
１

サポート
×
×
○
×
×
○
×
×
×
×
×
×
×
×
×
×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
６.２. ディレイド・リード
ＰＣＩからのリード・コマンドは常にディレイド・リードとして処理されます。すなわち、マスタからのリード要求に対して、リトライで応答し、その間にローカルからデータをリードします。このとき、プリフェッチ不可であれば、１個のデータをリードするとただちにローカルのアクセスは終了します。結果としてプリフェッチ不可ではＰＣＩのバースト転送は行われません。プリフェッチ可能の場
合はモードレジスタの設定個数分（８／１６／２４／３２）データ送信用バッファ（ＴＸ＿ＦＩＦＯ）に継続してデータをリードします。Ｔ
Ｘ＿ＦＩＦＯ内にいくつデータが格納されるとリード・コマンドに対して応答するかはデバイスコントロールレジスタのｂｉｔ［４］の値により決まります（１０．２．２．９．の表３８を参照してください）。ローカルのリード動作が終了するのはＴＸ＿ＦＩＦＯが空になってディ
スコネクトした場合かマスタがトランザクションを終了させた場合です。

６.３. ポスティッド・ライト
ＰＣＩからのライトコマンドは常にポスティッド・ライトとして処理されます。データ受信用バッファ（ＲＸ＿ＦＩＦＯ）にデータが存在する間、ローカルに対してライト動作を継続します。ＲＸ＿ＦＩＦＯがエンプティになるとローカルへのアクセスを終了します。
ＲＸ＿ＦＩＦＯがフルになるとＰＣＩのトランザクションをディスコネクトします（トランザクションの最初からＲＸ＿ＦＩＦＯがフルの場合はリトライ）。また、ディレイド・リードのリトライ待機中（ローカルからのリードは完了）にもライトコマンドは受け付けられ、通常の処理が行われます。

11(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
６.４. 例外処理
６.４.１. ターゲットアクセス
表１１にターゲット動作時の例外処理についての対応を示します。
表１１．例外処理とその対応
例外内容

アドレスパリティーエラー

発生時の対応・処理
当該サイクルが ZEN7251G へのものと判断された場合はターゲットアボート、それ以外の場合はサイクルに応答しません（結果的にマスタアボートとなります）。
コンフィギュレーションレジスタの「パリティエラー応答ビット」、「システムエラー
応答ビット」の両方が有効になっていればＳＥＲＲ＃をアサートします。
コンフィギュレーションレジスタの「パリティエラー応答ビット」が有効になってい
ればＰＥＲＲ＃をアサートします。ただし、バスサイクルはそのまま継続します。
通常動作を継続します。

データパリティーエラー
（ライトアクセス時）
ＰＥＲＲ＃を検出（リードアクセス時にマスタがアサート）
処理できないバスコマンドを受信サイクルに応答しません（結果的にマスタアボートとなります）。
処理できないアドレスとバイトレーンのパ ターゲットアボートします（データ処理はおこないません）。
ターンを受信６.４.２. ＤＭＡ
表１２にＤＭＡ動作時の例外処理についての対応を示します。
表１２．例外処理とその対応
例外内容
ターゲット未応答
データパリティーエラー
（リードアクセス時）
ＰＥＲＲ＃を検出（ライトアクセス時にターゲットがアサート）

発生時の対応・処理
マスタアボートします。コンフィギュレーションレジスタの「システムエラー応答
ビット」が有効になっていればＳＥＲＲ＃をアサートします。
コンフィギュレーションレジスタの「パリティエラー応答ビット」が有効になってい
ればＰＥＲＲ＃をアサートします。また、コンフィギュレーションレジスタの「マスタデータパリティエラー検出ビット」をセットします。ただし、バスサイクルはそのま
ま継続します。
コンフィギュレーションレジスタの「パリティエラー応答ビット」が有効になっていれば、コンフィギュレーションレジスタの「データパリティエラー検出ビット」をセットします。ただし、バスサイクルはそのまま継続します。

12(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
６.５. ディスコネクト
６.５.１. ターゲットアクセス
ターゲットライトアクセスにおいてＲＸ＿ＦＩＦＯがフルになった場合、または、ターゲットリードアクセスにおいてＴＸ＿ＦＩＦＯがエンプティになった場合 ZEN7251Gはディスコネクトします。１１．１．１４．及び１１．１．１５．を参照してください。

６.５.２. ＤＭＡ
ＤＭＡ転送中に転送先のターゲットデバイスがディスコネクトで応答した場合、ZEN7251Gはいったん転送を終了した後、自動的に再開します。

６.６. リトライ
６.６.１. ターゲットアクセス
ZEN7251Gはターゲットアクセスに関して、以下の場合にリトライで応答します。
・ＥＥＰＲＯＭから初期化データをロードしている期間中のすべてのアクセス・ローカルターゲットリードアクセス
ZEN7251G はＰＣＩのローカルへのターゲットリードアクセスを受け付けるとローカルバスのリード動作を開始します。このローカルバスのリード動作が完了し、ＰＣＩのターゲットリードアクセスに対してデータが準備できるまで ZEN7251G はリトライで応答し続けます。１１．１．１３．を参照してください。
・ローカルターゲットライトアクセス
ZEN7251G は同じ種類のローカルへのターゲットライトアクセスを連続して処理することはできません。つまり、ローカルで
Ｉ／Ｏライト動作を実行中にさらにＰＣＩのターゲットＩ／Ｏライトアクセスを受け付けたとき及びローカルでメモリライト動作を実行中にさらにＰＣＩのターゲットメモリライトアクセスを受け付けたときにはローカルの処理が終了するまでリトライで応答し続けます。１１．１．１２．を参照してください。
・モードレジスタターゲットアクセス（ライト／リードとも）
ZEN7251G はローカルで何らかの処理を実行中にモードレジスタへのアクセスを受け付けると、ローカルの処理が終了するまでリトライで応答し続けます。

６.６.２. ＤＭＡ
ＤＭＡ転送時、転送先のターゲットデバイスがリトライで応答した場合、ZEN7251G はターゲットデバイスがアクセスを受け付けるまで転送を試み続けます。

13(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
７. ローカルアクセス
７.１. 概要
ZEN7251G はＰＣＩバス上のアドレスをローカルアドレスに変換して出力します。ローカル側に最大６４Ｍｂｙｔｅのメモリ空間と、
６４ＫｂｙｔｅのＩ／Ｏ空間を持つことができますので、メモリアクセス時にはＬＡＤＲ［２５：２］、Ｉ／Ｏアクセス時にはＬＡＤＲ［１５：２］が有効になります。また、Ｉ／Ｏアクセス時には内蔵アドレスデコーダを有効にすることによって、アドレスの上位８ビットをローカルＩ／Ｏ空間のチップイネーブル信号（ＬＣＥ＃［７：０］）にすることができます。
ＬＡＳ＃はローカルアクセスの開始を示します。また、ローカルデバイスのＩ／Ｏ空間、メモリ空間に対するアクセスはＬＡＩ／Ｌ
ＡＭ＃によって決まります（表１３参照）。
なお、ＬＡＤＲ［２５：２］はいかなる場合にもハイインピーダンスにはなりませんので、ローカル上でアドレスバスをドライブする
他のデバイス（ＣＰＵ等）と共存することはできません。
表１３．ローカルアクセスの発生一覧
信号
ＬＡＳ＃

ＬＡＩ／ＬＡＭ＃

０
０
０
１

０
１
１
１

ＬＡＤＲ［２５：１８］／
ＬＣＥ＃［７：０］
ＬＡＤＲ［２５：１８］
ＬＣＥ＃［７：０］
すべて“１”－

タイミング
コントロールレジスタ
ｂｉｔ［２７］

アクセス

Ｘ
１
０
Ｘ

メモリ
Ｉ／Ｏ
Ｉ／Ｏ
－

14

備考

Ｉ／Ｏ空間の分割あり
Ｉ／Ｏ空間の分割無し(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
７.２. ローカルＩ／Ｏアクセス
ZEN7251G はＬＡＳ＃、ＬＡＩ／ＬＡＭ＃、ＩＯＷ＃、ＩＯＲ＃、ＬＡＤＲ［２５：１８］／ＬＣＥ＃［７：０］、ＬＡＤＲ［１５：２］、ＬＤＡＴ［３１：０］、ＷＡＩＴ＃の各端子を使用することによってＩ／Ｏアクセスを行います。タイミングコントロールレジスタのＩ／Ｏチップセレクトイ
ネーブル（ｂｉｔ［２７］）を“１”にすると、ローカルＩ／Ｏ空間を８個に分割することが可能となります。このとき、ローカルアドレスの上
位８ビットは分割したＩ／Ｏ空間のチップイネーブル信号として出力されます。Ｉ／Ｏチップセレクトイネーブルが“０”のとき、ＬＡＤ
Ｒ［２５：１８］／ＬＣＥ＃［７：０］には全ビット“１”が出力されます。
表１４．ローカルチップイネーブルのデコード範囲
ローカルアドレスＬＡＤＲ［Ｘ＋２：Ｘ］
Ｘ＋２
０
０
０
０
１
１
１
１

Ｘ＋１
０
０
１
１
０
０
１
１

Ｘ
０
１
０
１
０
１
０
１

ローカルチップイネーブル
ＬＣＥ＃［７：０］
７
１
１
１
１
１
１
１
０

６
１
１
１
１
１
１
０
１

５
１
１
１
１
１
０
１
１

４
１
１
１
１
０
１
１
１

３
１
１
１
０
１
１
１
１

２
１
１
０
１
１
１
１
１

１
１
０
１
１
１
１
１
１

０
０
１
１
１
１
１
１
１

表 １５．Ｉ／Ｏ空間のデコード範囲
Ｉ／Ｏチップセレクト（ビット［２６：２４］）
２６
２５
２４
０
０
０
０
０
１
０
１
０
０
１
１
１
０
０
１
０
１
１
１
０
１
１
１

Ｘ＋２
ＬＡＤＲ［８］０
ＬＡＤＲ［９］０
ＬＡＤＲ［１０］ＬＡＤＲ［１１］
ＬＡＤＲ［１２］
ＬＡＤＲ［１３］
ＬＡＤＲ［１４］
ＬＡＤＲ［１５］

ローカルアドレスＬＡＤＲ［Ｘ＋２：Ｘ］
Ｘ＋１
ＬＡＤＲ［７］０
ＬＡＤＲ［８］０
ＬＡＤＲ［９］０
ＬＡＤＲ［１０］ＬＡＤＲ［１１］
ＬＡＤＲ［１２］
ＬＡＤＲ［１３］
ＬＡＤＲ［１４］

Ｉ／Ｏ空間の分割
Ｘ
ＬＡＤＲ［６］０
ＬＡＤＲ［７］０
ＬＡＤＲ［８］０
ＬＡＤＲ［９］０
ＬＡＤＲ［１０］ＬＡＤＲ［１１］
ＬＡＤＲ［１２］
ＬＡＤＲ［１３］

１Ｋ６４バイト×８個＝Ｋ５１２バイト
Ｋ１２８バイト×８個＝ １Ｋバイト
Ｋ２５６バイト×８個＝ ２Ｋバイト
Ｋ５１２バイト×８個＝ ４Ｋバイト
１１１Ｋバイト×８個＝ ８Ｋバイト
１１２Ｋバイト×８個＝ １６Ｋバイト
１１４Ｋバイト×８個＝ ３２Ｋバイト
１１８Ｋバイト×８個＝ ６４Ｋバイト

７.３. ローカルメモリアクセス
ZEN7251G はＬＡＳ＃、ＬＡＩ／ＬＡＭ＃、ＭＥＷ＃、ＭＥＲ＃、ＬＡＤＲ［２５：２］、ＬＤＡＴ［３１：０］、ＷＡＩＴ＃の各端子を使用することによってメモリアクセスを行います。アクセスはローカルＩ／Ｏアクセスとほぼ同様ですが異なる点は、ＬＡＩ／ＬＡＭ＃がメモ
リアクセスの間“０”になります。なお、ローカルＩ／Ｏ空間のような空間分割機能はなく、ローカルアドレスの全ての端子（ＬＡＤＲ［２５：２］）が１つのメモリ空間のアドレッシングに使用されます。

15(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
７.４. アドレッシング（バンクレジスタ）
ZEN7251G はモードレジスタのバンクレジスタを使用することによって、ＰＣＩコンフィギュレーションレジスタのローカルバスコ
ントロールＢＡＲ※６で確保された領域よりも大きな領域を使用することができます。リセット時の設定をそのまま利用する場合、ローカル側に確保できる空間はメモリ空間１Ｍｂｙｔｅ、Ｉ／Ｏ空間６４ｂｙｔｅです。それ以上の空間を使用したい場合、バンクレジス
タにアクセスして上位アドレスを設定します。例えば１Ｍｂｙｔｅのメモリ領域を確保し、メモリアクセス用バンクレジスタ（Ａｄｒ．１０ｈ）に０３Ａ０００００ｈを設定したとすると、下位１８ｂｉｔはＰＣＩバスのアドレスがそのまま出力され、上位６ｂｉｔはバンクレジスタの値が出力されます。
ＬＡＤＲ［２５：２０］ ＝ ３Ａｈ
ＬＡＤＲ［１９：２］ ＝ ＡＤ［１９：２］（ＰＣＩバスのアドレスがそのまま出力される）
このとき、仮にバンクレジスタに０３ＡＦＣＤ００ｈを設定したとしても出力されるアドレスは上記と同じになります。バンクレジスタの設定値が有効なのはあくまでＢＡＲで確保されたアドレスよりも上位に限られます。
※６ ＢＡＲ＝Ｂａｓｅ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒの略

７.５. タイミングコントロール
ZEN7251G はモードレジスタとＷＡＩＴ＃によって固定／可変のアクセスサイクルを選択することができます。固定サイクルは
タイミングコントロールレジスタに設定値を書き込むことによって行います。可変サイクルはリード／ライトのストローブ信号のタイ
ミングをＷＡＩＴ＃によってコントロールします。
また、ＷＡＩＴ＃を利用する場合でも、アドレスセットアップ及びアドレスホールドのタイミングはタイミングコントロールレジスタの設定値に従います。ＷＡＩＴ＃サイクルを挿入するときは、ＬＡＳ＃がアサートされてからストローブ信号（ＩＯＲ＃／ＩＯＷ＃／
ＭＥＲ＃／ＭＥＷ＃）がアサートされるまでにＷＡＩＴ＃を“０”にします。ＷＡＩＴ＃はデバイスコントロールレジスタによって有効・無効が決まります。デバイスコントロールレジスタのＷＡＩＴ＃イネーブル（ｂｉｔ［１］）が“１”のとき、ＷＡＩＴ＃は有効になります。ＷＡ
ＩＴ＃を使ったアクセスを行うときは必ずこのビットを“１”にしてください。なお、このビットが“１”のとき、タイミングコントロールレジ
スタのメモリアクセスパルスワイズ（ｂｉｔ［１９：１６］）及びＩ／Ｏアクセスパルスワイズ（ｂｉｔ［７：４］）の設定値は無効になります。
１１．１．６．～１１．１．１１．を参照してください。

７.６. リードプリフェッチ（メモリアクセス）
ローカルメモリ領域へのリードアクセスに関して、プリフェッチ動作を行うことができます。プリフェッチを有効にするにはデバ
イスコントロールレジスタのｂｉｔ［７］に“１”を設定します。プリフェッチが有効なとき、ZEN7251G はＰＣＩのメモリリードコマンドを受け付けるとデバイスコントロールレジスタのｂｉｔ［６：５］で決まる数だけのデータを連続してリードしＴＸ＿ＦＩＦＯに格納します。こうすることによってＰＣＩのアクセスがバーストリードを要求した際、効率的に転送できます。１１．１．５．を参照してください。
また、同レジスタのｂｉｔ［４］で、プリフェッチ有効時ＴＸ＿ＦＩＦＯ内にどれだけデータが存在するとＰＣＩのターゲットリードを受け付けるかを決めることができます。このビットが“０”のとき、データが１個でもＴＸ＿ＦＩＦＯに存在するとＰＣＩのアクセスを受け付けます。“１”のときはＴＸ＿ＦＩＦＯ内のデータがプリフェッチ設定数の１／２になるとリード・コマンドを受け付けます。
16(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
８. ＤＭＡ
８.１. 概要
ZEN7251G は１チャネルのＤＭＡ機能を内蔵しています。これにより、ホストＣＰＵの負荷を減らして高速なホスト←→ター
ゲットボード間の転送を実現しています。ＤＭＡ転送時のデータバッファとしてＰＣＩ ｔｏ ローカル（ＤＲＸ＿ＦＩＦＯ）とローカル ｔｏ
ＰＣＩ（ＤＴＸ＿ＦＩＦＯ）のそれぞれに独立した３２段のＦＩＦＯを装備しています。
また、ZEN7251G はＤＭＡ転送に必要なレジスタ群（ＰＣＩスタートアドレス、ローカルスタートアドレス及び転送回数）を４セット独立して装備しています。ＤＭＡ・転送コントロールレジスタの設定により、最大４つの非連続な領域への転送を１回のＤＭＡ起動で行うことが可能です（リレー転送）。
なお、ローカルバスの基本的な転送方式はターゲットアクセスと同じ、インタフェース設計の容易なストローブ方式です。

８.２. 転送回数
ＤＭＡの転送回数はＤＭＡ・転送回数レジスタに設定します（８．８．のリレー転送のために４セット分あります）。転送設定回
数はＬＷｏｒｄ単位での設定になります。

８.３. 転送領域
ＰＣＩバス側はメモリ固定、ローカルバス側はＩ／Ｏとメモリから選択可能です。ＤＭＡ・転送コントロールレジスタのｂｉｔ［２５］が“０”のときメモリ領域、“１”のときＩ／Ｏ領域に転送します。

８.４. 転送方向
ＤＭＡ・転送コントロールレジスタのｂｉｔ［２４］が“０”のときローカル ｔｏ ＰＣＩ転送、“１”のときＰＣＩ ｔｏ ローカル転送を行います。

８.５. バースト長（ＰＣＩバス）
転送方向及び転送領域に関わらず、ＤＭＡ時 ZEN7251GはＤＭＡ・転送コントロールレジスタのｂｉｔ［３０：２８］で決まる長さのバースト転送を行います。ZEN7251G はＰＣＩバスの過度の占有を避けるため、常にこの設定数分だけデータを転送するといっ
たんバースト転送を終了します。従って、最大でも一度に２４データを超えるバースト転送は行いません。例えば転送回数を１００回にバースト長を２４に設定した場合、２４バースト４回と４バースト１回の計５回の転送に自動的に分割されます。
なお、ローカルバス側はＰＣＩ ｔｏ ローカルの場合はＤＲＸ＿ＦＩＦＯにデータが１つでもあれば、また、ローカル ｔｏ ＰＣＩの場
合はＤＴＸ＿ＦＩＦＯ内に空きが１つでもあればただちに転送を開始します。

17(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
８.６. アドレッシング
ＰＣＩバスの転送スタートアドレスはＤＭＡ・ＰＣＩスタートアドレスレジスタに、ローカルバスの転送スタートアドレスはＤＭＡ・ロー
カルスタートアドレスレジスタに設定します（８．８．のリレー転送のためにそれぞれ４セット分あります）。通常、ＰＣＩ／ローカルともアドレスはデータの転送に伴ってインクリメントしていきますが、ローカルアドレスについてはＤＭＡ・ローカルスタートアドレス
レジスタのｂｉｔ［３１］を“１”に設定することでスタートアドレスを固定して出すことができます。なお、スタートアドレス設定レジスタのｂｉｔ幅はＰＣＩバス側３２ｂｉｔ、ローカルバス側２４ｂｉｔ（ただし、転送領域がＩ／Ｏの場合は下位１６ｂｉｔのみ有効）です。
また、Ｉ／Ｏ領域への転送の場合、ターゲットアクセスと同じように内蔵アドレスデコーダを使用することも可能です。

８.７. 起動／終了
８.７.１. 通常起動／通常終了
ＤＭＡ・転送コントロールレジスタのｂｉｔ［３１］に“１”をライトすることによりＤＭＡ転送が起動します。このビットはあらかじめ設定された個数分のデータを転送すると自動的に“０”になり転送を終了します。

８.７.２. 強制終了
ＤＭＡ転送中にＤＭＡ・転送コントロールレジスタのｂｉｔ［３１］に“０”をライトすると転送を終了します。

８.７.３. ターゲットアボート
ＤＭＡ・エラーコントロールレジスタのｂｉｔ［１］に“１”が設定されている場合、ＤＭＡ転送中にターゲットアボートが発生すると転送を終了します。

８.７.４. マスタアボート
ＤＭＡ・エラーコントロールレジスタのｂｉｔ［０］に“１”が設定されている場合、ＤＭＡ転送中にマスタアボートが発生すると転送を終了します。

18(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
８.８. リレー転送
ZEN7251G はＤＭＡ・ＰＣＩスタートアドレスレジスタ、ＤＭＡ・ローカルスタートアドレスレジスタ及びＤＭＡ・転送回数レジスタを４セット持っています。転送パターンは以下の４通りがあり、ＤＭＡ・転送コントロールレジスタのｂｉｔ［２７：２６］の設定に従います。
本機能を利用することにより、ホストあるいはローカルの非連続な領域に一度のＤＭＡ起動で転送を完了させることが可能になります。また、ＤＭＡ・転送コントロールレジスタのｂｉｔ［１：０］をリードすることによって、現在どのセットを転送中かモニタすることも可能です。
表１６．ＤＭＡ転送セット設定
ＤＭＡ・転送コントロールレジスタｂｉｔ［２７：２６］
００
０１
１０
１１

有効ＤＭＡ転送セット
１ｓｔ
１ｓｔ→２ｎｄ
１ｓｔ→２ｎｄ→３ｒｄ
１ｓｔ→２ｎｄ→３ｒｄ→４ｔｈ

19(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
９. その他の機能
９.１. 汎用Ｉ／Ｏポート
ZEN7251GはＩ／Ｏポートコントロールレジスタの設定によって入力及び出力として利用できる汎用ポートを８本装備しています。なお、ポートの方向設定及び出力ポート時の初期値はＥＥＰＲＯＭで設定することもできます（ポートの出力値はＥＥＰＲＯ
Ｍによるすべてのレジスタの初期化が完了するまで不定です）。

９.２. ＰＣＩクロックタイマ
ZEN7251G は３２ｂｉｔのＰＣＩクロックタイマ（フリーラン・ダウンカウンタ）とカウンタの周期を決めるためのＰＣＩクロックタイマレジス
タを装備しています。カウンタに値をロードするには、まず、ＰＣＩクロックタイマロードレジスタに値を設定し、その後、デバイスコ
ントロールレジスタのｂｉｔ［０］に“１”をライトします。設定値をロードした後、デバイスコントロールレジスタのｂｉｔ［１］を“１”にするとカウントダウンを開始します。９．３．２．のＰＣＩクロックタイマ割り込みを有効にしている場合、カウント値が０ｈになると割り込みが発生します。なお、カウンタは値が０ｈになると自動的にロードレジスタから値をロードしなおし、ダウンカウントを継続します。クロッ
クタイマイネーブルビットに“０”をライトしない限りこの動作を繰り返します。

９.３. 割り込み
ZEN7251G は次の３つの要因によってＰＣＩバスの割り込み信号であるＩＮＴＡ＃をアサートすることができます。外部割り込み要因であるＩＲＱ＃についてはマスクすることができます。また、内部割り込み要因であるＰＣＩクロックタイマおよびＤＭＡ転送終了については有効／無効の設定が可能です。

９.３.１. ＩＲＱ＃
ローカルバス側の割り込み信号ＩＲＱ＃をそのままＩＮＴＡ＃に出力します。インタラプトコントロールレジスタのｂｉｔ［３］によりマ
スクすることもできます。なお、本割り込みをマスク中にＩＲＱ＃が“０”になり、その状態のままマスクを解除した場合はただちにＩ
ＮＴＡ＃がアサートされます。

９.３.２. ＰＣＩクロックタイマ
ＰＣＩクロックタイマの値が０ｈになった時点でＩＮＴＡ＃を出力します。レジスタ設定により有効／無効を選択できます。なお、
本割り込みを無効設定にしているあいだに割り込み要因が発生し、その後本割り込みを有効に再設定してもただちにＩＮＴＡ＃がアサートされることはありません。

９.３.３. ＤＭＡ転送終了
ＤＭＡ転送が終了した時点でＩＮＴＡ＃を出力します。レジスタ設定により有効／無効を選択できます。なお、本割り込みを無効設定にしているあいだに割り込み要因が発生し、その後本割り込みを有効に再設定してもただちにＩＮＴＡ＃がアサートさ
20(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
れることはありません。

９.４. デバッグ用アドレスマッチ信号
ＡＤ＿ＭＡＴＣＨ（端子番号Ｆ１）はＰＣＩアクセスが ZEN7251G のいずれかのベースアドレスとマッチするとアサートされます。
本信号端子は ZEN7251G を搭載したＰＣＩボードのデバッグ用に用意しています。ローカル側のアクセスが期待通りに動作しない場合、本端子を観測することで原因の切り分けが可能です。本信号端子がアサートされていれば、ZEN7251G は少なくともそのときのＰＣＩのトランザクションを自分に対するものとして処理しています。逆にアサートされない場合は、ホスト上のソフトに何か問題があるものと推定されます（ZEN7251G にセットされているベースアドレスとソフトで指定しているアドレスが一致していない等）。
なお、本端子はデバッグ用ですのでテストピンとして引き出しておき、実動作時のローカルデバイスのコントロール等には使用しないことを推奨いたします。

21(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０. レジスタ
１０.１. ＰＣＩコンフィギュレーションレジスタ
１０.１.１. レジスタマップ
表１７にZEN7251GのＰＣＩコンフィギュレーションレジスタのアドレスマップを示します。なお、表中の網掛け部分はサポートしていません。
表１７．ＰＣＩコンフィギュレーションレジスタ
オフセット
アドレス
００ｈ
０４ｈ
０８ｈ
０ｃｈ
１０ｈ
１４ｈ
１８ｈ
１ｃｈ
２０ｈ
２４ｈ
２８ｈ
２ｃｈ
３０ｈ
３４ｈ
３８ｈ
３ｃｈ
４０～ｆｆｈ

３１

ビット
２４ ２３
１６ １５
８７
０
デバイスＩＤ
ベンダＩＤ
ステータスレジスタ
コマンドレジスタ
クラスコードレビジョンＩＤ
ＢＩＳＴ
ヘッダタイプマスタレイテンシタイマ
キャッシュラインサイズ
モードレジスタコントロールＢＡＲ（Ｉ／Ｏ用）
ローカルバスコントロールＢＡＲ（Ｉ／Ｏ用）
ローカルバスコントロールＢＡＲ（メモリ用）
予約
予約
予約
カードバス ＣＩＳ ポインタレジスタ
サブシステムＩＤ
サブシステムベンダＩＤ
エクスパンジョンＲＯＭ ＢＡＲ
予約
予約
Ｍａｘ＿Ｌａｔ
Ｍｉｎ＿Ｇｎｔ
インタラプト端子
インタラプトライン
予約

22(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.１.２. レジスタ一覧
表１８～表２８にＰＣＩコンフィギュレーションレジスタの詳細について示します。また、表の見方は、ビット： ビットポジションです。

名称： 該当ビットの名称です。

機能： 該当ビットの機能です。

リセット値： リセット状態の値を示しています。左上がＭＳＢとなり、以降右下に向かってＬＳＢとなります。

Ｒ： リードの可否を示しています（○→可能、×→不可）。

Ｗ： ライトの可否を示しています（○→可能、×→不可）。

Ｉ： ＥＥＰＲＯＭによる初期化の可否を示しています（○→可能、×→不可）。

となっています。また、これは１０．２．節も同様です。
１０.１.２.１. デバイスＩＤ ＆ ベンダＩＤ［Ａｄｒ．００ｈ］
表１８．デバイスＩＤ ＆ ベンダＩＤ
ビット

名称

３１：１６

デバイスＩＤ

１５：００

ベンダＩＤ

機能
ZENIC が製造した ZEN7251G を識別するためのＩ
Ｄ（７２５１ｈ）です。
ＰＣＩ ＳＩＧによって割り当てられた ZENIC を示すＩＤ（２ＥＣ１ｈ）です。

23

リセット値
０１１１００１０
０１０１０００１
００１０１１１０
１１０００００１

Ｒ Ｗ

Ｉ

○ × ×
○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.１.２.２. ステータス ＆ コマンド［Ａｄｒ．０４ｈ］
表１９．ステータス ＆ コマンド
ビット
３１
３０
２９
２８
２７
２６：２５

２４

２３
２２
２１
２０：１６
１５：１０
９
８
７
６
５
４
３
２
１
０

名称

機能
パリティエラーを検知したとき“１”になります。“１”をパリティエラー検知
書き込むと“０”にクリアされます。
システムエラーが発生したとき“１”になります。“１”をシステムエラー通報
書き込むと“０”にクリアされます。
ＤＭＡ中にマスタアボートが発生したとき“１”になりマスタアボート受信ます。“１”を書き込むと“０”にクリアされます。
ＤＭＡ中にターゲットアボートが発生したとき“１”にターゲットアボート受信なります。“１”を書き込むと“０”にクリアされます。
ターゲットアクセス中にターゲットアボートが発生しターゲットアボート通報 たとき“１”になります。“１”を書き込むと“０”にクリアされます。
ターゲットがＤＥＶＳＥＬ＃をアサートするタイミングを
ＤＥＶＳＥＬ＃タイミング
示しています。
コマンドレジスタのパリティエラー応答ビットが“１”
データパリティーエラー で、かつ、ＤＭＡ中に ZEN7251G かターゲットデバ
検知
イスがＰＥＲＲ＃をアサートしたとき“１”になります。
“１”を書き込むと“０”にクリアされます。
異なるターゲットデバイスにわたる高速ＢＴＢに対応
高速ＢＴＢ※７対応可能
可能なことを示します。
予約
６６ＭＨｚサイクル
未サポート
予約
予約
高速ＢＴＢ有効未サポート
システムエラー応答“１”のとき、ＳＥＲＲ＃が有効になります。
ウェイトサイクル
未サポート
コントロールパリティエラー応答“１”のとき、ＰＥＲＲ＃が有効になります。
ＶＧＡパレットスヌープ
未サポート
メモリライト
未サポート＆インバリデートスペシャルサイクル
未サポート
バスマスタイネーブル“１”のとき、マスタとして動作することができます。
“１”のとき、メモリアクセスに応答することができま
メモリイネーブル
す。
“１”のとき、Ｉ／Ｏアクセスに応答することができま
Ｉ／Ｏイネーブル
す。

リセット値

Ｒ Ｗ

Ｉ

０

○ ○ ×

０

○ ○ ×

０

○ ○ ×

０

○ ○ ×

０

○ ○ ×

０１

○ × ×

０

○ ○ ×

１

○ × ×

０
０
０００００
００００００
０
０

○
○
○
○
○
○

０

○ × ×

０
０

○ ○ ×
○ × ×

０

○ × ×

０
０

○ × ×
○ ○ ×

０

○ ○ ×

０

○ ○ ×

×
×
×
×
×
○

×
×
×
×
×
×

※７ ＢＴＢ＝Ｂａｃｋ Ｔｏ Ｂａｃｋの略

24(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.１.２.３. クラスコード ＆ レビジョンＩＤ［Ａｄｒ．０８ｈ］
表２０．クラスコード ＆ レビジョンＩＤ
ビット
３１：２４
２３：１６

名称
ベースクラス
サブクラス

１５：８

プログラミング
インタフェース

７：０

レビジョンＩＤ

機能
デバイスのベースクラスを分類します。
デバイスのサブクラスを分類します。
プログラミングインタフェースについて互換性を備えた業界標準のインタフェースが存在するときに、その種類を特定するために使用されます。
デバイスのレビジョンを示すために使用します。

リセット値
０００００１１０
１０００００００

Ｒ Ｗ Ｉ
○ × ○
○ × ○

００００００００○ × ○０００００００１○ × ○１０.１.２.４. ＢＩＳＴ ＆ ヘッダタイプ ＆ マスタレイテンシタイマ ＆ キャッシュラインサイズ［Ａｄｒ．０ｃｈ］
表２１．ＢＩＳＴ ＆ ヘッダタイプ ＆ マスタレイテンシタイマ ＆ キャッシュラインサイズ
ビット
３１
３０
２９：２８
２７：２４
２３

２２：１６
１５：８
７：０

名称
ＢＩＳＴイネーブル
ＢＩＳＴスタート
予約
ＢＩＳＴ完了コード

機能

リセット値

未サポート
未サポート

未サポート
デバイスが単機能デバイスか多機能デバイスのどちらであるのかを示しています。ZEN7251G は単機
ヘッダタイプ
能デバイスのみをサポートしていますので、このビッ
トは常に“０”となります。
コンフィギュレーションデバイスのヘッダタイプを示
コンフィギュレーションタ
しています。ZEN7251GはＰＣＩデバイスなので“０００
イプ
００００”となります。
バスサイクルを中止するまでのタイミングを決定する
マスタレイテンシタイマ
タイマです。下位３ｂｉｔは“０”固定です。
キャッシュラインサイズ
未サポート

０
０
００
００００

Ｒ
○
○
○
○

Ｗ
×
×
×
×

Ｉ
×
×
×
×

０

○ × ×

０００００００○ × ×

００００００００○ ○ ×

００００００００○ × ×

１０.１.２.５. モードレジスタコントロールＢＡＲ（Ｉ／Ｏ用）［Ａｄｒ．１０ｈ］
表２２．モードレジスタコントロールＢＡＲ（Ｉ／Ｏ用）
ビット

名称

３１：７

モードレジスタコントロールＢＡＲ

６：２

モードレジスタコントロールＢＡＲ

１０

予約
Ｉ／Ｏアクセス
インジケータ機能
リセット値
モードレジスタにＩ／Ｏアクセスするためのアドレスを １１１１１１１１
示しています。
１１１１１１１１
１１１１１１１１
１
モードレジスタにＩ／Ｏアクセスするためのアドレスを示しています。モードレジスタは１２８ｂｙｔｅのアドレス
０００００
空間を使用しますので、ビット［６：２］は“０”となります。
０モードレジスタへのＩ／Ｏアクセスに応答することを１
示すビットです。

25

Ｒ Ｗ

Ｉ

○ ○ ×

○ × ×
○ × ×
○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.１.２.６. ローカルバスコントロールＢＡＲ（Ｉ／Ｏ用）［Ａｄｒ．１４ｈ］
表２３．ローカルバスコントロールＢＡＲ（Ｉ／Ｏ用）
ビット

３１：２

１
０

名称
ローカルバス
コントロールＢＡＲ
予約
Ｉ／Ｏアクセス
インジケータ機能
ローカルデバイスにＩ／Ｏアクセスするためのアドレスを示しています。このレジスタはモードレジスタ内にあるレンジレジスタの値によって決まります。ＥＥＰ
ＲＯＭを使用しない場合、６４ｂｙｔｅのＩ／Ｏ空間を確
保します。

リセット値

Ｒ Ｗ

Ｉ

００００００００
００００００００
００００００００
００００００

○ ○ ×

０

○ × ×

ローカルバスへのＩ／Ｏアクセスに応答することを示
１
すビットです。

○ × ×

１０.１.２.７. ローカルバスコントロールＢＡＲ（メモリ用）［Ａｄｒ．１８ｈ］
表２４．ローカルバスコントロールＢＡＲ（メモリ用）
ビット

３１：４

名称
ローカルバス
コントロールＢＡＲ

３

プリフェッチ

２：１

アドレスタイプ
メモリアクセス
インジケータ０

機能
ローカルデバイスにメモリアクセスするためのアドレスを示しています。このレジスタはモードレジスタ内にあるレンジレジスタの値によって決まります。ＥＥＰ
ＲＯＭを使用しない場合、１Ｍｂｙｔｅのメモリ空間を確保します。
この領域がプリフェッチ可能かどうかを示します。
“１”のときプリフェッチ可能です。
未サポート
ローカルバスへのメモリアクセスに応答することを示
すビットです。

リセット値

Ｒ Ｗ

Ｉ

００００００００
００００００００
００００００００
００００

○ ○ ×

０

○ × ×

００

○ × ×

０

○ × ×

リセット値
００００００００
００００００００
００００００００
００００００００

Ｒ Ｗ

１０.１.２.８. カードバスＣＩＳポインタ［Ａｄｒ．２８ｈ］
表２５．カードバスＣＩＳポインタ
ビット
３１：０

名称
カードバス
ＣＩＳポインタレジスタ

機能
未サポート

Ｉ

○ × ×

１０.１.２.９. サブシステムＩＤ ＆ サブシステムベンダＩＤ［Ａｄｒ．２ｃｈ］
表２６．サブシステムＩＤ ＆ サブシステムベンダＩＤ
ビット

名称

３１：１６

サブシステムＩＤ

１５：０

サブシステムベンダＩＤ機能ベンダが製造したシステムを識別するためのＩＤです。
ベンダＩＤと同様に、ＰＣＩ ＳＩＧによって割り当てられたＩＤです。
26

リセット値
００００００００
００００００００
００００００００
００００００００

Ｒ Ｗ

Ｉ

○ × ○
○ × ○

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.１.２.１０. エクスパンジョンＲＯＭ ＢＡＲ［Ａｄｒ．３０ｈ］
表２７．エクスパンジョンＲＯＭ ＢＡＲ
ビット

名称

３１：０

エクスパンジョンＲＯＭ
ＢＡＲ

機能

リセット値
００００００００
００００００００
００００００００
００００００００

未サポート

Ｒ Ｗ

Ｉ

○ × ×

１０.１.２.１１. Ｍａｘ＿Ｌａｔ ＆ Ｍｉｎ＿Ｇｎｔ ＆ インタラプトライン ＆ インタラプト端子［Ａｄｒ．３ｃｈ］
表２８．Ｍａｘ＿Ｌａｔ ＆ Ｍｉｎ＿Ｇｎｔ ＆ インタラプト端子 ＆ インタラプトライン
ビット

名称

３１：２４

Ｍａｘ＿Ｌａｔ２３：１６

Ｍｉｎ＿Ｇｎｔ

１５：８

インタラプト端子

０７：０

インタラプトライン

機能
ZEN7251G がＤＭＡ時、どのくらいの頻度でバスの使用権を必要とするかを表します。
ZEN7251G がＤＭＡ時、最低実行したいバーストサ
イクルを表します。
コンフィギュレーションによって割り込みがＩＮＴＡ＃～ＩＮＴＤ＃のどのインタラプト信号に接続されるのかを示しています。ZEN7251G は単機能デバイス
なのでＩＮＴＡ＃を利用します。なお、ＥＥＰＲＯＭによる値のロードはｂｉｔ［８］のみ可能で、ｂｉｔ［１５：９］は常に“０”固定です。
なお、このｂｉｔの設定だけでは ZEN7251G の割り込
み機能は有効になりません。割り込みを利用するにはインタラプトコントロールレジスタを設定する必要があります。
コンフィギュレーションによって割り込みがどのインタ
ラプトラインに接続されるのかを示します。

27

リセット値

Ｒ Ｗ

Ｉ

００００００００○ × ○００００００００○ × ○０００００００１○ × ○００００００００○ ○ ×(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２. モードレジスタ
ZEN7251G の各種機能はモードレジスタに値を設定することによって制御します。モードレジスタへはコンフィギュレーション
レジスタのモードレジスタ用のベースアドレスレジスタを通してＩ／Ｏアクセスします。

１０.２.１. レジスタマップ
表２９に ZEN7251Gのモードレジスタのアドレスマップを示します。
表２９．モードレジスタ
オフセット
アドレス
００ｈ
０４ｈ
０８ｈ
０ｃｈ
１０ｈ
１４ｈ
１８ｈ
１ｃｈ
２０ｈ
２４ｈ
２８ｈ
２ｃｈ
３０ｈ
３４ｈ
３８ｈ
３ｃｈ
４０ｈ
４４ｈ
４８ｈ
４ｃｈ
５０ｈ
５４ｈ
５８ｈ
５ｃｈ
６０ｈ
６４ｈ
６８ｈ
６ｃｈ
７０ｈ
７４ｈ
７８ｈ
７ｃｈ

３１

２４ ２３

ビット
１６ １５
８７
レンジレジスタ（Ｉ／Ｏ用）
バンクレジスタ（Ｉ／Ｏ用）
予約
レンジレジスタ（メモリ用）
バンクレジスタ（メモリ用）
予約
タイミングコントロールレジスタ
予約
Ｉ／Ｏポートコントロールレジスタ
予約
予約
インタラプトコントロールレジスタ
ＥＥＰＲＯＭコントロールレジスタ
デバイスコントロールレジスタ
ＰＣＩクロックタイマロードレジスタ
ＰＣＩクロックタイマレジスタ
予約
予約
ＤＭＡ・転送コントロールレジスタ
ＤＭＡ・エラーコントロールレジスタ
ＤＭＡ・ＰＣＩスタートアドレスレジスタ１ｓｔセット
ＤＭＡ・ローカルスタートアドレスレジスタ１ｓｔセット
ＤＭＡ・転送回数レジスタ１ｓｔセット
ＤＭＡ・ＰＣＩスタートアドレスレジスタ２ｎｄセット
ＤＭＡ・ローカルスタートアドレスレジスタ２ｎｄセット
ＤＭＡ・転送回数レジスタ２ｎｄセット
ＤＭＡ・ＰＣＩスタートアドレスレジスタ３ｒｄセット
ＤＭＡ・ローカルスタートアドレスレジスタ３ｒｄセット
ＤＭＡ・転送回数レジスタ３ｒｄセット
ＤＭＡ・ＰＣＩスタートアドレスレジスタ４ｔｈセット
ＤＭＡ・ローカルスタートアドレスレジスタ４ｔｈセット
ＤＭＡ・転送回数レジスタ４ｔｈセット

28０(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２. レジスタ一覧
１０.２.２.１. レンジレジスタ（Ｉ／Ｏアクセス用）［Ａｄｒ．００ｈ］
表３０．レンジレジスタ（Ｉ／Ｏ用）
ビット
３１：１６

名称

リセット値
１１１１１１１１
１１１１１１１１

予約

１５：２

ローカルＩ／Ｏレンジ

１

予約
ローカルＩ／Ｏアクセス
インジケータ０

機能必要とするローカルＩ／Ｏ空間のサイズをローカル
バスコントロールＢＡＲに知らせるためのレジスタです。下位からの連続している“０”のビットがＢＡＲで
１１１１１１１１確保するＩ／Ｏ空間を示しています。リセット時６４ｂｙ
１１００００ｔｅの空間を確保します。

Ｒ Ｗ

Ｉ

○ × ×

○ × ○

０

○ × ×

ローカルデバイスへのＩ／Ｏアクセスに応答すること
１を示すビットです。

○ × ×

１０.２.２.２. バンクレジスタ（Ｉ／Ｏアクセス用）［Ａｄｒ．０４ｈ］
表３１．バンクレジスタ（Ｉ／Ｏ用）
ビット

名称

３１：１６

予約

１５：２

ローカルＩ／Ｏ
バンクアドレス

１：０

予約

機能

リセット値
００００００００
００００００００

ローカルデバイスへのＩ／Ｏアクセスを行うときのアドレスとなります。ＰＣＩバス上のアドレスとこのレジスタ ００００００００の値を合成してローカルアドレスとして出力します。 ００００００
詳細は７．４．を参照してください。
００

Ｒ

Ｗ

Ｉ

○ × ×

○ ○ ○
○ × ×

１０.２.２.３. レンジレジスタ（メモリアクセス用）［Ａｄｒ．０ｃｈ］
表３２．レンジレジスタ（メモリ用）
ビット
３１：２６

２５：４

名称

リセット値
１１１１１１

Ｒ Ｗ Ｉ
○ × ×

１１１１１１００
００００００００
００００００

○ × ○

０

○ × ○

００

○ × ×

ローカルデバイスへのメモリアクセスに応答すること０を示すビットです。

○ × ×

予約

ローカルメモリレンジ

３

プリフェッチ

２：１

予約
ローカルメモリアクセス
インジケータ０

機能必要とするローカルメモリ空間のサイズをローカル
バスコントロールＢＡＲに知らせるためのレジスタです。下位からの連続している“０”のビットがＢＡＲで確保するメモリ空間を示しています。リセット時１Ｍｂ
ｙｔｅの空間を確保します。
この領域がプリフェッチ可能かどうかを示します。
“１”のときプリフェッチ可能です。

29(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.４. バンクレジスタ（メモリアクセス用）［Ａｄｒ．１０ｈ］
表３３．バンクレジスタ（メモリ用）
ビット
３１：２６

名称

機能

リセット値
００００００

予約

２５：４

ローカルメモリ
バンクアドレス

３：０

予約

ローカルデバイスへのメモリアクセスを行うときのアド００００００００
レスとなります。ＰＣＩバス上のアドレスとこのレジスタ
００００００００の値を合成してローカルアドレスとして出力します。
００００００
詳細は７．４．を参照してください。
００００

Ｒ Ｗ Ｉ
○ × ×
○ ○ ○
○ × ×

１０.２.２.５. タイミングコントロールレジスタ［Ａｄｒ．１８ｈ］
表３４．タイミングコントロールレジスタ
ビット
３１：２８
２７
２６：２４

名称
予約
内蔵アドレスデコーダ
イネーブル
内蔵アドレスデコーダ
デコードビットセレクト

２３：２０

メモリアクセス
アドレスホールド

１９：１６

メモリアクセス
パルスワイズ

１５：１２

メモリアクセス
アドレスセットアップ

１１：８

Ｉ／Ｏアクセス
アドレスホールド

７：４

Ｉ／Ｏアクセス
パルスワイズ

３：０

Ｉ／Ｏアクセス
アドレスセットアップ

機能
このビットが“１”のとき、内蔵アドレスデコーダが有効になります。
内蔵アドレスデコーダがデコード対象とするアドレスのビット位置を選択します。
メモリアクセスにおけるアドレスホールドのクロック数を設定します。《設定値＋１》がアドレスホールドのク
ロック数となります。
メモリアクセスにおけるＭＥＲ＃／ＭＥＷ＃のローパ
ルス幅を設定します。《設定値＋１》がローパルス幅のクロック数となります。なお、この設定はＷＡＩＴ＃が有効な場合は無効になります。
メモリアクセスにおけるアドレスセットアップのクロック数を設定します。《設定値＋２》がアドレスホールドのクロック数となります。
Ｉ／Ｏアクセスにおけるアドレスホールドのクロック数を設定します。《設定値＋１》がアドレスホールドのク
ロック数となります。
Ｉ／ＯアクセスにおけるＩＯＲ＃／ＩＯＷ＃のローパル
ス幅を設定します。《設定値＋１》がローパルス幅のクロック数となります。なお、この設定はＷＡＩＴ＃が有効な場合は無効になります。
Ｉ／Ｏアクセスにおけるアドレスセットアップのクロック数を設定します。《設定値＋２》がアドレスホールドのクロック数となります。

30

リセット値
００００

Ｒ Ｗ Ｉ
○ × ×

０

○ ○ ○

０００

○ ○ ○

００００

○ ○ ○

００００

○ ○ ○

００００

○ ○ ○

００００

○ ○ ○

００００

○ ○ ○

００００

○ ○ ○

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.６. Ｉ／Ｏポートコントロールレジスタ［Ａｄｒ．２０ｈ］
表３５．Ｉ／Ｏポートコントロールレジスタ
ビット

名称

３１：１６

予約

１５：８

Ｉ／Ｏポート設定

７：０

Ｉ／Ｏポート機能

リセット値
００００００００
００００００００

汎用Ｉ／Ｏポートの入出力方向を設定します。“１”で
１１１１１１１１
入力、“０”で出力に設定されます。
汎用Ｉ／Ｏポートです。ｂｉｔ［１５：８］の設定により入出００００００００
力の方向を決定します。

Ｒ Ｗ

Ｉ

○ × ×
○ ○ ○
○ ○ ○

１０.２.２.７. インタラプトコントロールレジスタ［Ａｄｒ．２ｃｈ］
表３６．インタラプトコントロールレジスタ
ビット
３１：１８

名称

機能

リセット値
００００００００
００００００

予約

Ｒ Ｗ

Ｉ

○ × ×

ＤＭＡエラーモニタ（ターゲットアボート）
ＤＭＡエラーモニタ（マスタアボート）
予約

ＤＭＡエラーコントロールレジスタのｂｉｔ［１７］をモニタ０表示します。
ＤＭＡエラーコントロールレジスタのｂｉｔ［１６］をモニタ０表示します。
００００００

○ × ×

９

テスト

必ず“０”を書き込んでください。

０

○ ○ ×

８

ＩＲＱ＃モニタ

Ｘ

○ × ×

７：６

内部要因インタラプト
リセット

００

× ○ ×

５：４

内部要因インタラプト
無効

１１

○ ○ ×

３

外部要因インタラプト
マスク

１

○ ○ ×

２：１

内部要因インタラプト
ステータス

００

○ × ×

０

外部要因インタラプト
ステータス

ＩＲＱ＃信号の状態をモニタします。
“１”を書くことによってｂｉｔ［２：１］の内部要因インタラ
プトステータスを個別に“０”にクリアします。
ｂｉｔ７ ： ＰＣＩクロックタイマ
ｂｉｔ６ ： ＤＭＡ転送終了
ＩＮＴＡ＃をアサートする２つの内部要因を個別に無効化します。“１”で無効になります。
ｂｉｔ５ ： ＰＣＩクロックタイマ
ｂｉｔ４ ： ＤＭＡ転送終了
ＩＮＴＡ＃をアサートする外部要因であるＩＲＱ＃をマスクします。“１”でマスクされます。
ＩＮＴＡ＃をアサートする内部要因（ＰＣＩクロックタイ
マ・ＤＭＡ転送終了）のステータスです。“１”が割り込み要因の発生を示します。
ｂｉｔ２ ： ＰＣＩクロックタイマ
ｂｉｔ１ ： ＤＭＡ転送終了
ＩＮＴＡ＃をアサートする外部要因（ＩＲＱ＃）のステータスです。“１”が割り込み要因の発生を示します。
本割り込みは ZEN7251G上ではクリアできません。

０

○ × ×

１７
１６
１５：１０

31

○ × ×
○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.８. ＥＥＰＲＯＭコントロールレジスタ［Ａｄｒ．３０ｈ］
表３７．ＥＥＰＲＯＭコントロールレジスタ
ビット

名称

３１：８

予約

７：５

予約
ＥＥＰＲＯＭイネーブル モニタ
ＥＥＰＲＯＭ
データアウトＥＥＰＲＯＭ
データイン
ＥＥＰＲＯＭ
チップセレクト

４３２
１０

ＥＥＰＲＯＭ クロック機能

このビットを通してＥＥＮ端子の値が読み出せます。
ＥＥＰＲＯＭへのデータ出力です。このビットに設定した値がＥＤＯより出力されます。
ＥＥＰＲＯＭからのデータ入力です。このビットを通してＥＤＩの値が読み出せます。
ＥＥＰＲＯＭのチップセレクト信号です。このビットに設定した値がＥＣＳより出力されます。
ＥＥＰＲＯＭのクロックです。このビットに設定した値がＥＳＫより出力されます。

32

リセット値
００００００００
００００００００
００００００００
０００

Ｒ Ｗ

Ｉ

○ × ×

Ｘ

○ × ×

０

○ ○ ×

Ｘ

○ × ×

０

○ ○ ×

０

○ ○ ×

○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.９. デバイスコントロールレジスタ［Ａｄｒ．３４ｈ］
表３８．デバイスコントロールレジスタ
ビット
３１：２４

名称
ＵＳＥＲＤＥＦ

２３：８

予約

７

プリフェッチイネーブル

６：５

プリフェッチ
データ設定

４

プリフェッチ
転送トリガレベル３

ＷＡＩＴ＃イネーブル

２

ローカルリセット１
０

ＰＣＩクロックタイマ
イネーブル
ＰＣＩクロックタイマ
ロード機能
ユーザ定義の領域です。

リセット値
００００００００
００００００００
００００００００

Ｒ Ｗ Ｉ
○ × ○

０

○ ○ ○

００

○ ○ ○

０

○ ○ ○

０

○ ○ ○

１

○ ○ ×

０

○ ○ ×

“１”を書き込むとロードレジスタに設定されている値
０をＰＣＩクロックタイマにロードします。

× ○ ×“１”でメモリ領域へのターゲットリードアクセスの際、プリフェッチを行います。
メモリ領域のプリフェッチがｂｉｔ［７］で許可されている
とき、ＦＩＦＯにどれだけのデータをプリフェッチする
か選択します。
００ ： ８データ
０１ ： １６データ
１０ ： ２４データ
１１ ： ３２データ
メモリ領域のプリフェッチがｂｉｔ［７］で許可されている
とき、ＦＩＦＯにどれだけデータが書き込まれるとＰＣＩのターゲットリードを受け付けるかを決めます。
０ ： １データ
１ ： プリフェッチデータ設定数の１／２“１”でＷＡＩＴ＃によるウェイトサイクルを有効にします。
ローカルリセットを発生させます。“０”を書き込むとＬ
ＲＳＴ＃が“０”となります。このビットは“１”が書き込まれるまでリセット状態を保持します。
“１”でＰＣＩクロックタイマがダウントを行います。

33

○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.１０. ＰＣＩクロックタイマロードレジスタ［Ａｄｒ．３８ｈ］
表３９．ＰＣＩクロックタイマロードレジスタ
ビット
３１：０

名称
ＰＣＩクロックタイマ
ロード値

機能
ＰＣＩクロックタイマにロードする値を設定します。本
レジスタの値はデバイスコントロールレジスタのｂｉｔ［０］に“１”が書き込まれるとＰＣＩクロックタイマにロードされます。

リセット値
００００００００
００００００００
００００００００
００００００００

Ｒ Ｗ

Ｉ

○ ○ ×

１０.２.２.１１. ＰＣＩクロックタイマレジスタ［Ａｄｒ．３ｃｈ］
表４０．ＰＣＩクロックタイマレジスタ
ビット
３１：０

名称
ＰＣＩクロックタイマ

機能

リセット値
００００００００３２ｂｉｔの内蔵ＰＣＩクロックタイマです。本レジスタは ００００００００
読取専用で直接値を書き込むことはできません。
００００００００
００００００００

34

Ｒ Ｗ

Ｉ

○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.１２. ＤＭＡ・転送コントロールレジスタ［Ａｄｒ．４８ｈ］
表４１．ＤＭＡ・転送コントロールレジスタ
ビット

名称

３１

転送イネーブル

３０：２８

ＰＣＩ転送トリガレベル

２７：２６

転送セット有効設定

２５

ローカルバス転送領域

２４

転送方向

２３：３

予約

２

強制終了処理モニタ

１：０

転送セットモニタ機能“１”を書くことによりＤＭＡ転送を開始します。転送
終了とともに“０”にクリアされます。また、“０”を書くことにより強制終了することもできます。
＜ローカル ｔｏ ＰＣＩの場合＞
ＦＩＦＯにどれだけデータが格納されるとＰＣＩ側に転送を要求するかを決めます。
＜ＰＣＩ ｔｏ ローカルの場合＞ＦＩＦＯにどれだけ空きが存在するとＰＣＩ側に転送を要求するかを決めます。
０００ ： １００１ ： ８０１０ ： １６
０１１ ： ２４
１００～１１１ ： 予約
ZEN7251G はＤＭＡ転送時のＰＣＩバスのスタートア
ドレス及びデータ転送回数設定レジスタを４セット内
蔵しています。この４セットのレジスタの内どこまで使用するかを決めます。
００ ： １ｓｔのみ
０１ ： １ｓｔ→２ｎｄ
１０ ： １ｓｔ→２ｎｄ→３ｒｄ
１１ ： １ｓｔ→２ｎｄ→３ｒｄ→４ｔｈ“０”でメモリ領域、“１”でＩ／Ｏ領域に転送します。
“０”でローカル ｔｏ ＰＣＩ、“１”でＰＣＩ ｔｏ ローカルに
なります。

リセット値

Ｉ

０

○ ○ ×

０００

○ ○ ×

００

○ ○ ×

０

○ ○ ×

０

○ ○ ×

００００００００
００００００００
０００００

○ × ×

“１”でＤＭＡの強制終了処理中を示します。このｂｉｔが“１”の間はＤＭＡの強制終了処理中ですので、 ０
新たなＤＭＡの起動をしないようにして下さい。
現在、何番目の転送セットを実行中かモニタ表示します。転送終了時には最終の転送セットを表示した
ままになります。また、表示と転送セットの関係は次のようになります。
００
００ ： １ｓｔ
０１ ： ２ｎｄ
１０ ： ３ｒｄ
１１ ： ４ｔｈ

35

Ｒ Ｗ

○ × ×

○ × ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.１３. ＤＭＡ・エラーコントロールレジスタ［Ａｄｒ．４ｃｈ］
表４２．ＤＭＡ・エラーコントロールレジスタ
ビット
３１：１８
１７
１６
１５：２
１
０

名称

機能

予約
エラー検出
（ターゲットアボート）
エラー検出（マスタアボート）
予約
転送中止許可（ターゲットアボート）
転送中止許可（マスタアボート）

リセット値
００００００００
００００００ＤＭＡ転送中にターゲットアボートを検出すると“１”０になります。“１”を書き込むと“０”にクリアされます。
ＤＭＡ転送中にマスタアボートを検出すると“１”にな０ります。“１”を書き込むと“０”にクリアされます。
００００００００
００００００“１”でターゲットアボートによるＤＭＡ転送中止を許１
可します。
“１”でマスタアボートによるＤＭＡ転送中止を許可し
１
ます。

36

Ｒ Ｗ

Ｉ

○ × ×
○ ○ ×
○ ○ ×
○ × ×
○ ○ ×
○ ○ ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.１４. ＤＭＡ・ＰＣＩスタートアドレスレジスタ１ｓｔセット［Ａｄｒ．５０ｈ］
表４３．ＤＭＡ・ＰＣＩスタートアドレスレジスタ１ｓｔセット
ビット

名称

３１：２

ＰＣＩスタートアドレス
１ｓｔセット

１：０

予約

機能

リセット値
００００００００
ＤＭＡ転送時、最初に出力されるＰＣＩバスのスター ００００００００
トアドレスです。
００００００００
００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×

１０.２.２.１５. ＤＭＡ・ローカルスタートアドレスレジスタ１ｓｔセット［Ａｄｒ．５４ｈ］
表４４．ＤＭＡ・ローカルスタートアドレスレジスタ１ｓｔセット
ビット
３１
３０：２６
２５：２
１：０

名称
ＤＭＡ ローカル
アドレッシング設定
１ｓｔセット
予約
ＤＭＡ ローカル
スタートアドレス１ｓｔセット
予約

機能

リセット値

“０”のときローカルバスのアドレスをインクリメントしま０
す。“１”のときスタートアドレスを保持します。
０００００
ＤＭＡ転送時、最初に出力されるローカルバスのス ００００００００
タートアドレスです。転送モードがＩ／Ｏの場合はｂｉｔ ００００００００［２５：１６］は無効です。
００００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×
○ ○ ×
○ × ×

１０.２.２.１６. ＤＭＡ・転送回数レジスタ１ｓｔセット［Ａｄｒ．５８ｈ］
表４５．ＤＭＡ転送回数レジスタ１ｓｔセット
ビット
３１：２４
２３：０

名称
予約
転送回数
１ｓｔセット機能

リセット値
００００００００
００００００００
ＤＭＡスタートアドレスレジスタ１ｓｔセットに対応する
００００００００
転送回数を設定します。
００００００００

37

Ｒ Ｗ Ｉ
○ × ×
○ ○ ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.１７. ＤＭＡ・ＰＣＩスタートアドレスレジスタ２ｎｄセット［Ａｄｒ．５ｃｈ］
表４６．ＤＭＡ・ＰＣＩスタートアドレスレジスタ２ｎｄセット
ビット

名称

３１：２

ＰＣＩスタートアドレス
２ｎｄセット

１：０

予約

機能

リセット値
００００００００
ＤＭＡ転送時、２番目に出力されるＰＣＩバスのス ００００００００
タートアドレスです。
００００００００
００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×

１０.２.２.１８. ＤＭＡ・ローカルスタートアドレスレジスタ２ｎｄセット［Ａｄｒ．６０ｈ］
表４７．ＤＭＡ・ローカルスタートアドレスレジスタ２ｎｄセット
ビット
３１
３０：２６
２５：２
１：０

名称
ＤＭＡ ローカル
アドレッシング設定
２ｎｄセット
予約
ＤＭＡ ローカル
スタートアドレス２ｎｄセット
予約

機能

リセット値

“０”のときローカルバスのアドレスをインクリメントしま０
す。“１”のときスタートアドレスを保持します。
０００００
ＤＭＡ転送時、２番目に出力されるローカルバスの ００００００００
スタートアドレスです。転送モードがＩ／Ｏの場合はｂ ００００００００ｉｔ［２５：１６］は無効です。
００００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×
○ ○ ×
○ × ×

１０.２.２.１９. ＤＭＡ・転送回数レジスタ２ｎｄセット［Ａｄｒ．６４ｈ］
表４８．ＤＭＡ転送回数レジスタ２ｎｄセット
ビット
３１：２４
２３：０

名称
予約
転送回数
２ｎｄセット機能

リセット値
００００００００
００００００００
ＤＭＡスタートアドレスレジスタ２ｎｄセットに対応する
００００００００
転送回数を設定します。
００００００００

38

Ｒ Ｗ Ｉ
○ × ×
○ ○ ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.２０. ＤＭＡ・ＰＣＩスタートアドレスレジスタ３ｒｄセット［Ａｄｒ．６８ｈ］
表４９．ＤＭＡ・ＰＣＩスタートアドレスレジスタ３ｒｄセット
ビット

名称

３１：２

ＰＣＩスタートアドレス
３ｒｄセット

１：０

予約

機能

リセット値
００００００００
ＤＭＡ転送時、３番目に出力されるＰＣＩバスのス ００００００００
タートアドレスです。
００００００００
００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×

１０.２.２.２１. ＤＭＡ・ローカルスタートアドレスレジスタ３ｒｄセット［Ａｄｒ．６ｃｈ］
表５０．ＤＭＡ・ローカルスタートアドレスレジスタ３ｒｄセット
ビット
３１
３０：２６
２５：２
１：０

名称
ＤＭＡ ローカル
アドレッシング設定
３ｒｄセット
予約
ＤＭＡ ローカル
スタートアドレス３ｒｄセット
予約

機能

リセット値

“０”のときローカルバスのアドレスをインクリメントしま０
す。“１”のときスタートアドレスを保持します。
０００００
ＤＭＡ転送時、３番目に出力されるローカルバスの ００００００００
スタートアドレスです。転送モードがＩ／Ｏの場合はｂ ００００００００ｉｔ［２５：１６］は無効です。
００００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×
○ ○ ×
○ × ×

１０.２.２.２２. ＤＭＡ・転送回数レジスタ３ｒｄセット［Ａｄｒ．７０ｈ］
表５１．ＤＭＡ転送回数レジスタ３ｒｄセット
ビット
３１：２４
２３：０

名称
予約
転送回数
３ｒｄセット機能

リセット値
００００００００
００００００００
ＤＭＡスタートアドレスレジスタ３ｒｄセットに対応する
００００００００
転送回数を設定します。
００００００００

39

Ｒ Ｗ Ｉ
○ × ×
○ ○ ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１０.２.２.２３. ＤＭＡ・ＰＣＩスタートアドレスレジスタ４ｔｈセット［Ａｄｒ．７４ｈ］
表５２．ＤＭＡ・ＰＣＩスタートアドレスレジスタ４ｔｈセット
ビット

名称

３１：２

ＰＣＩスタートアドレス
４ｔｈセット

１：０

予約

機能

リセット値
００００００００
ＤＭＡ転送時、４番目に出力されるＰＣＩバスのス ００００００００
タートアドレスです。
００００００００
００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×

１０.２.２.２４. ＤＭＡ・ローカルスタートアドレスレジスタ４ｔｈセット［Ａｄｒ．７８ｈ］
表５３．ＤＭＡ・ローカルスタートアドレスレジスタ４ｔｈセット
ビット
３１
３０：２６
２５：２
１：０

名称
ＤＭＡ ローカル
アドレッシング設定
４ｔｈセット
予約
ＤＭＡ ローカル
スタートアドレス４ｔｈセット
予約

機能

リセット値

“０”のときローカルバスのアドレスをインクリメントしま０
す。“１”のときスタートアドレスを保持します。
０００００
ＤＭＡ転送時、４番目に出力されるローカルバスの ００００００００
スタートアドレスです。転送モードがＩ／Ｏの場合はｂ ００００００００ｉｔ［２５：１６］は無効です。
００００００００
００

Ｒ Ｗ

Ｉ

○ ○ ×
○ × ×
○ ○ ×
○ × ×

１０.２.２.２５. ＤＭＡ・転送回数レジスタ４ｔｈセット［Ａｄｒ．７ｃｈ］
表５４．ＤＭＡ転送回数レジスタ４ｔｈセット
ビット
３１：２４
２３：０

名称
予約
転送回数
４ｔｈセット機能

リセット値
００００００００
００００００００
ＤＭＡスタートアドレスレジスタ４ｔｈセットに対応する
００００００００
転送回数を設定します。
００００００００

40

Ｒ Ｗ Ｉ
○ × ×
○ ○ ×

(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１. タイミングチャート
１１.１. ターゲットアクセス
１１.１.１. ターゲットＩ／Ｏライト
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#

LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOW#
LBE#[3:0]
LDAT[31:0]

図２．Ｉ／Ｏライト

41(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.２. ターゲットＩ／Ｏリード
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOR#
LBE#[3:0]
LDAT[31:0]

図３．Ｉ／Ｏリード

42(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.３. ターゲットメモリライト
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#

LCLKI
LAS#
LAI/LAM#LADR[25:2]
MEW#
LBE#[3:0]
LDAT[31:0]

図４．メモリライト

43(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.４. ターゲットメモリリード（プリフェッチなし）
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#LADR[25:2]
MER#
LBE#[3:0]
LDAT[31:0]

図５．メモリリード（プリフェッチなし）

44(MZEN7251GJ08I)ZENIC INC.

45

LDAT[31:0]

LBE#[3:0]

MER#

LADR[25:2]

LAI/LAM#

LAS#

LCLKI

STOP#

DEVSEL#

TRDY#

IRDY#

FRAME#

PAR

C/BE#[3:0]AD[31:0]

CLK

図６．メモリリード（プリフェッチ８データ）

ZEN7251G

１１.１.５. ターゲットメモリリード（プリフェッチ８データ）(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.６. レジスタ設定によるタイミングコントロール（Ｉ／Ｏライト）
LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOW#
LBE#[3:0]
LDAT[31:0]

アドレスセットアップ

パルスワイズ

アドレスホールド

レジスタ設定値

レジスタ設定値

レジスタ設定値

ビット［３：０］＝４

ビット［７：４］＝７

ビット［１１：８］＝６

４＋２＝６クロック

７＋１＝８クロック

６＋１＝７クロック

図７．Ｉ／Ｏライト時のタイミングコントロール

１１.１.７. レジスタ設定によるタイミングコントロール（Ｉ／Ｏリード）
LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOR#
LBE#[3:0]
LDAT[31:0]

アドレスセットアップ

パルスワイズ

アドレスホールド

レジスタ設定値

レジスタ設定値

レジスタ設定値

ビット［３：０］＝４

ビット［７：４］＝７

ビット［１１：８］＝６

４＋２＝６クロック

７＋１＝８クロック

６＋１＝７クロック

図８．Ｉ／Ｏリード時のタイミングコントロール
46(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.８. レジスタ設定によるタイミングコントロール（メモリライト）
LCLKI
LAS#
LAI/LAM#LADR[25:2]
MEW#
LBE#[3:0]
LDAT[31:0]

アドレスセットアップ

パルスワイズ

アドレスホールド

レジスタ設定値

レジスタ設定値

レジスタ設定値

ビット［１５：１２］＝４ビット［１９：１６］＝７ビット［２３：２０］＝６

４＋２＝６クロック

７＋１＝８クロック

６＋１＝７クロック

図９．メモリライト時のタイミングコントロール

１１.１.９. レジスタ設定によるタイミングコントロール（メモリリード）
LCLKI
LAS#
LAI/LAM#LADR[25:2]
MER#
LBE#[3:0]
LDAT[31:0]

アドレスセットアップ

パルスワイズ

アドレスホールド

レジスタ設定値

レジスタ設定値

レジスタ設定値

ビット［１５：１２］＝４ビット［１９：１６］＝７ビット［２３：２０］＝６

４＋２＝６クロック

７＋１＝８クロック

６＋１＝７クロック

図１０．メモリリード時のタイミングコントロール

47(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.１０. ＷＡＩＴ＃によるタイミングコントロール（ｅｘ．Ｉ／Ｏライト）
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#

LCLKI
LAS#
LAI/LAM#
WAIT#
LCE#[7:0]
LADR[17:2]
IOW#
LBE#[3:0]
LDAT[31:0]

サイクル ウェイト ウェイト サイクル
開始

開始

終了

終了

図１１．Ｉ／Ｏライト時のタイミングコントロール

48(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.１１. ＷＡＩＴ＃によるタイミングコントロール詳細（ｅｘ．Ｉ／Ｏライト）
LCLKI

LAS#

IOW#をアサートし続ける

IOW#をデアサート
する

IOW#

WAIT#

WAIT#=Lをサンプリング

WAIT#= Hをサンプリング

図１２．ＷＡＩＴ＃詳細動作

49(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.１２. リトライ（ｅｘ．Ｉ／Ｏライト）
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#

LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOW#
LBE#[3:0]
LDAT[31:0]

図１３．リトライ（ターゲットＩ／Ｏライト）

50(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.１３. リトライ（ｅｘ．Ｉ／Ｏリード）
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOR#
LBE#[3:0]
LDAT[31:0]

図１４．リトライ（ターゲットＩ／Ｏリード）

51(MZEN7251GJ08I)ZENIC INC.

52

LDAT[31:0]

LBE#[3:0]

MEW#

LADR[25:2]

LAI/LAM#

LAS#

LCLKI

S TOP#DEVSEL#

TRDY#

IRDY#

FRAME#

PAR

C/BE#[3:0]AD[31:0]CLK

図１５．ディスコネクト（メモリライト）

ZEN7251G

１１.１.１４. ディスコネクト（メモリライト）(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.１.１５. ディスコネクト（メモリリード）
CLK
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#LADR[25:2]
MER#
LBE#[3:0]
LDAT[31:0]

図１６．ディスコネクト（ターゲットメモリリード）

53(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.２. ＤＭＡ
１１.２.１. ＰＣＩ ｔｏ ローカル（ローカルＩ／Ｏライト［転送回数＝１］）
CLK
REQ#
GNT#
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOW#
LBE#[3:0]
LDAT[31:0]

図１７．ＰＣＩ ｔｏ ローカル（ローカルＩ／Ｏライト）

54(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.２.２. ローカル ｔｏ ＰＣＩ（ローカルＩ／Ｏリード［転送回数＝１］）
CLK
REQ#
GNT#
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#
LCE#[7:0]
LADR[17:2]
IOR#
LBE#[3:0]
LDAT[31:0]

図１８．ローカル ｔｏ ＰＣＩ（ローカルＩ／Ｏリード）

55(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.２.３. ＰＣＩ ｔｏ ローカル（ローカルメモリライト［転送回数＝１］）
CLK
REQ#
GNT#
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#LADR[25:2]
MEW#
LBE#[3:0]
LDAT[31:0]

図１９．ＰＣＩ ｔｏ ローカル（ローカルメモリライト）

56(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.２.４. ローカル ｔｏ ＰＣＩ（ローカルメモリリード［転送回数＝１］）
CLK
REQ#
GNT#
AD[31:0]
C/BE#[3:0]PAR
FRAME#IRDY#
TRDY#
DEVSEL#
STOP#
LCLKI
LAS#
LAI/LAM#LADR[25:2]
MER#
LBE#[3:0]
LDAT[31:0]

図２０．ローカル ｔｏ ＰＣＩ（ローカルメモリリード）

57(MZEN7251GJ08I)ZENIC INC.

CLK

58

LDAT[31:0]

LBE#[3:0]

MEW#

LADR[25:2]

LAI/ LAM#

LAS#

LCLKI

STOP#

DEVSEL#

TRDY#

IRDY#

FRAME#

PAR

C/BE#[3:0]AD[31:0]

GNT#

REQ#

図２１．ＰＣＩ ｔｏ ローカル［転送回数＝９／スタートアドレス＝固定］

ローカルスタートアドレス固定

ZEN7251G

１１.２.５. ＰＣＩ ｔｏ ローカル（ローカルメモリライト［転送回数＝９／スタートアドレス＝固定］）(MZEN7251GJ08I)ZENIC INC.

CLK

59

LDAT[31:0]

LBE#[3:0]

MER#

LADR[25:2]

LAI/LAM#

LAS#

LCLKI

STOP#

DEVSEL#

TRDY#

IRDY#

FRAME#

PAR

C/BE#[3:0]AD[31:0]

GNT#

REQ#

n

n+1

n+3

n+4

n+5

n+6

n+7

n+8

図２２．ローカル ｔｏ ＰＣＩ［転送回数＝９／スタートアドレス＝インクリメント］

n+2

ZEN7251G

１１.２.６. ローカル ｔｏ ＰＣＩバースト（ローカルメモリリード［転送回数＝９／スタートアドレス＝インクリメント］(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１１.３. ＥＥＰＲＯＭによる初期化
ESK
EEN
ECS
EDO
EDI

コマンド

アドレス

データ
図２３．ＥＥＰＲＯＭリード

60(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１２. 電気的特性
１２.１. 絶対最大定格
表５５．絶対最大定格（ＶＳＳ＝０Ｖ）
項目
電源電圧

記号
ＶＤＤ

条件

定格値
－０．３ ～ ＋４．６
－０．３ ～ ＋６．０
－０．３ ～ ＶＤＤ＋０．３－０．３ ～ ＋６．０
－０．３ ～ ＶＤＤ＋０．３－６ ～ ＋６－６５ ～ ＋１５０

単位Ｖ

入力電圧※８ＶＩ

出力電圧※８

ＶＯ

入力電流
保存温度

ＩＩ
Ｔｓｔｇ

ＶＤＤ＝３．０ ～ ３．６
ＶＤＤ＜３．０
ＶＤＤ＝３．０ ～ ３．６
ＶＤＤ＜３．０
ＩＩ
Ｔｓｔｇ

記号
ＶＤＤ
Ｔｏｐｒ

最小値
３．０
０

標準値
３．３

最大値
３．６
＋７０

単位
Ｖ
℃

項目
高レベル入力電圧
低レベル入力電圧
高レベル入力電流
低レベル入力電流

記号
ＶＩＨ
ＶＩＬ
ＩＩＨ
ＩＩＬ

最小値
２．２
－０．３

最大値
５．５
０．８
５０

単位
Ｖ
Ｖ
μＡ
μＡ

高レベル出力電圧

ＶＯＨ

低レベル出力電圧

ＶＯＬ

条件
ＴＴＬレベル入力
ＴＴＬレベル入力
ＶＩＮ＝ＶＤＤ
ＶＩＮ＝ＶＳＳＩＯＨ＝－４ｍＡ
ＩＯＨ＝－１００μＡ
ＩＯＬ＝－４ｍＡ
ＩＯＬ＝ １００μＡ

動作時消費電流

ＩＤＤＯ

Ｖ
Ｖ
ｍＡ
℃

１２.２. 推奨動作条件
表５６．推奨動作条件
項目
電源電圧
周囲温度

１２.３. 直流特性
表５７．直流特性※９※１０－５０
２．４
ＶＤＤ－０．２

Ｖ
０．４
０．２
１０．２※１１ＶｍＡ※８ 信号端子への電圧印加は必ず電源電圧が確定してから行ってください。
※９ ＰＣＩバス・インタフェース信号以外の信号に適用されます。ＰＣＩバス・インタフェース信号はＰＣＩＳＩＧの規格書を※８ 参照してください。
※１０ ＩＯＨは高レベル出力電流、ＩＯＬは低レベル出力電流を示します。
※１１ 出力開放、ＶＩ＝ＶＤＤ／ＶＳＳ、ｆ＝１ＭＨｚ時の値です。

61(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１２.４. 交流特性
表５８．交流特性※１２
項目
ＷＡＩＴ＃のセットアップ時間
ＷＡＩＴ＃のホールド時間
ローカルクロック入力（Ｈパルス幅）
ローカルクロック入力（Ｌパルス幅）
ローカルクロック入力サイクル
ローカルクロック出力の出力遅延時間
ローカルクロック出力（Ｈパルス幅）
ローカルクロック出力（Ｌパルス幅）
ローカルクロック出力サイクル
ローカルアドレスの遅延時間
ローカルデータのセットアップ時間
ローカルデータのホールド時間
ローカルデータの遅延時間
ローカルコントロール信号の遅延時間
リードストローブ信号の遅延時間
ライトストローブ信号の遅延時間
ＥＥＰＲＯＭクロック（Ｈパルス幅）
ＥＥＰＲＯＭクロック（Ｌパルス幅）
ＥＥＰＲＯＭクロック
ＥＥＰＲＯＭクロックの出力遅延時間
ＥＣＳの立ち上がりから
ＥＳＫが立ち上がるまでの時間
サイクル終了（ＥＳＫの立ち下がり）から
ＥＣＳが立ち下がるまでの時間
ＥＣＳの出力遅延時間
ＥＣＳの立ち下がりから次のＥＣＳの立ち上がるまでの時間
ＥＤＩのセットアップ時間
ＥＤＩのホールド時間
ＥＣＳの立ち上がりからのＥＤＯの遅延時間
ＥＳＫの立ち上がりからのＥＤＯの遅延時間

該当信号
ＷＡＩＴ＃
ＷＡＩＴ＃
ＬＣＬＫＩ
ＬＣＬＫＩ
ＬＣＬＫＩ
ＬＣＬＫＯ
ＬＣＬＫＯ
ＬＣＬＫＯ
ＬＣＬＫＯ
ＬＡＤＲ※１３
ＬＤＡＴ
ＬＤＡＴ
ＬＤＡＴ
ＬＡＳ＃，
ＬＡＩ／ＬＡＭ＃
ＭＥＲ＃，
ＩＯＲ＃
ＭＥＷ＃，
ＩＯＷ＃
ＥＳＫ
ＥＳＫ
ＥＳＫ
ＥＳＫ
ＥＳＫ
ＥＣＳ
ＥＳＫ
ＥＣＳ
ＥＣＳ

記号
ＴＷＡＩＴＳＴＷＡＩＴＨ
φLCIH
φLCIL
φLCICY
φLCOD
φLCOH
φＬCOL
φＬＣＯＣＹ
ＴＬＡＤ
ＴＬＤＳ
ＴＬＤＨ
ＴＬＤＤ

最小値
６
０
８
８

標準値

最大値

０
６
０
０

１３

１３

単位
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ
ｎｓ

ＴＬＣＤ

０

１１

ｎｓ

ＴＬＲＤ

０

１１

ｎｓ

ＴＬＷＤ

０

１１

ｎｓ

ＴＥＳＫＨ
ＴＥＳＫＬ
ＴＥＳＫＣＹ
ＴＥＣＤ

１．８９
１．８９

１．９５
１．９５

０

１３

μｓ
μｓ
μｓ
ｎｓ

ＴＥＳＫＲＵ

１．８３

２．７９

μｓ

ＴＥＳＫＦＤ

１．８９

４．９５

μｓ

ＴＥＣＳＤ

０

１３

ｎｓ

ＥＣＳ

ＴＥＣＳＲＵ

９．５７

９．６３

μｓ

ＥＤＩ
ＥＤＩ

ＴＥＤＩＳ
ＴＥＤＩＨ

３０
０

ＥＤＯ

ＴＥＤＯＤ０

０．９６

１．０２

μｓ

ＥＤＯ

ＴＥＤＯＤ１

２．９４

３．００

μｓ

２０
０
１２
１２

１０
１８
１８
３０

３．８４

ｎｓ
ｎｓ

※１２ ＰＣＩクロック（ＣＬＫ）を３３ＭＨｚ、ローカル信号の負荷容量を３０ｐＦとした時の特性です。
※１３ ＬＡＤＲにはＬＡＤＲ［２５：１８］／ＬＣＥ＃［７：０］、ＬＡＤＲ［１７：２］が含まれています。

62(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１２.５. タイミングダイアグラム
１２.５.１. ローカルアクセスタイミングダイアグラム

LCLKI
WAIT#
T W AIT S

T W AIT H

図２４．ローカル入力信号（ＷＡＩＴ＃）のセットアップ、ホールド時間

LCLKI

φL CIH φL CIL
φL CICY（ａ）ＬＣＬＫＩのタイミング

CLK

LCLKO
φL COD

φL COD
φL COLφL COD

φL COHφL COCY（ｂ）ＬＣＬＫＯのタイミング
図２５．ローカルクロックのタイミング

63(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
LCLKI
LAS#
LAI/LAM#
LADR

TL CD
TL CD

T L CDT L AD

TL AD

MEW#(IOW#)LDATT LC D

TL WD

TL W D

TL DD

T L DD（ａ）ライトサイクル

LCLKI
LAS#
LAI/LAM#
LADR
MER#(IOR#)

TL CD

T L CD

T L CD

T L CDTL AD

T L ADT LR DT L RDLDAT

TL D ST L DH（ｂ）リードサイクル
図２６．ローカル入出力信号のセットアップ、ホールド時間および、遅延時間64(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１２.５.２. ＥＥＰＲＯＭアクセスタイミングダイアグラム

CLK
ECS

T E CSDT E CDT E CDT E CSRUESK

T E S KRUTE CD
TE S KH

TE CD
TE S KLTE CD

TE S KF D
TE CD

T E S KCY

図２７．ＥＳＫ、ＥＣＳのタイミング

ECS
ESK
EDO
T E DOD0T E DOD1TE DOD1EDI

T E DIH

TE DIHTE DIST E DIS

図２８．ＥＤＯ、ＥＤＩのタイミング

65(MZEN7251GJ08I)ZENIC INC.

ZEN7251G

0.15 S B

１３. パッケージ形状

0.7
15

0.8
A

0.15 S A

18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1

0.20 S

1.4MAX.

×4
0.15

0.4±0.1

INDEX MARK

0.7

15

B

V U T R P N M L K J H G F E D C B A
INDEX MARK
φ0.5±0.1
φ0.08 M S AB

（Ｂｏｔｔｏｍ Ｖｉｅｗ）

S

0.10 S

図２９．外形寸法図66(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１４. 端子配置
A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

18

LBE# LADR LADR LADR LADR LADR LADR LADR LADR LDAT LDAT LDAT LDAT LDAT LDAT LDATLAS# LBE#
21
18
14
11
4
2
25
8
3
1
29
26
23
19
17
15
13

PCI BusInterface Signal

17

LCLK LPIO LBE#O
0
2

EEPROM Control
Signal16

LCLK IOR# MER# LBE# LADR LADR LADR LADR
I
0
23
20
16
13

15

LAI/ IOW# MEW#
LAM#

ESK

14

CLK

G

G

RST#

LADR LADR LADR LADR LADR LADR LADR LDAT LDAT LDAT LDAT
22
19
15
12
9
5
3
30
27
24
20

LADR
24

P

LADR
17

P

LADR
6

G

LDAT
31

LADR LADR
10
7

P

G

G

P

G

P

LDAT LDAT
1614GLDAT LDAT
109LDAT LDAT LDAT
8
7
6

P

Power(3.3V)

P

LDAT LDAT LDAT
5
4
3

G

GroundP

LDAT LDAT
1
0

G

P

AD1

G

WAIT LPIO
#
7

AD2

G

P

REQ# INTA
GNT#
#

11

AD30 AD31

P

10

LRST
#

P

9

AD29 IRQ#

8

AD27 AD28

7

P

6

AD25

5

CBE# AD24
3

P

4

AD23

G

3

AD22

2

AD21 AD19

P

Test Signal

G

LDAT
2

12

Local BusInterface Signal

LDAT LDAT LDAT LDAT
21
18
12
11

LDAT LDAT LDAT
28
25
22

LPIO LPIO LPIO
1
2
3

13

1

G

G

AD26

No Connect

AD0

AD3
G

AD4

AD6

AD5

AD7
LPIO
5

G
P
EDO

G

P

P

G

EEN

P

TEST
I#2

G

G

LPIO
4

P

CBE# LPIO
0
6

G

AD8
AD9

ID
SEL

STOP
SERR TEST TESTFRAME GPECS AD13 AD10##
I#4 I#3#
CBE# AD_ IRDY TRDY DEV TEST PERRTEST CBE#
PAR I#1
AD15 AD14 AD12 AD11
AD20 AD18 AD17 AD16
2 MATCH ## SEL# I#0#
1
EDI（Ｔｏｐ Ｖｉｅｗ）
図３０．端子配置図

67(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
１５. 改訂履歴
バージョン
１．０
１．１
１．２
１．３
１．４

日付
２００５／０４／２５
２００５／０５／０９
２００５／０７／０１
２００５／１２／０２

内容

初版発行
フォントサイズ一部修正
ローカル信号負荷容量規定追加
動作時消費電流修正
誤記訂正
２００８／０９／２９・表１３： タイミングコントロールレジスタビット［２７］の論理を修正。

68(MZEN7251GJ08I)ZENIC INC.

ZEN7251G
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