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Blackfin+コア組み込みプロセッサ
データシートADSP-BF700/701/702/703/704/705/706/707

特長

メモリ

最大 400MHz の性能を持つ Blackfin+コア
サイクルあたり 2 つの 16 ビット MAC または 1 つの32 ビット MAC をサポート
16 ビット複素 MAC およびその他多数の命令セットの増強
従来の Blackfin 製品と互換性のある命令セット
低コストのパッケージング
88 ピン LFCSP_VQ（QFN）パッケージ（12mm × 12mm）、RoHS 準拠
184 ボール CSP_BGA パッケージ（12mm × 12mm × 0.8mm ピッチ）、RoHS 準拠
TJUNCTION が 25ºC の場合、400MHz でコアドメインの消費電力が100mW 未満の低システム消費電力（< 0.25mW/MHz）
オートモーティブ・アプリケーション向けの AEC-Q100 に適合

マルチパリティ・ビット保護機能を備えた 136kB L1 SRAM
（64kB の命令、64kB のデータ、8kB のスクラッチパッド）
ECC 保護機能を備えた大容量オンチップ L2 SRAM
256kB、512kB、1MB のバリエーション
オンチップ L2 ROM（512kB）
DDR2 または LPDDR の DRAM デバイスとの 16 ビット・イン
ターフェースを実現する（最大 200MHz）、低システム電力向けに最適化された L3 インターフェース（CSP_BGA のみ）
セキュリティおよびワンタイム・プログラマブル・メモリ
暗号化ハードウェア・アクセラレータ
IP 保護のための高速セキュア・ブート
高速のランタイム・セキュリティを実現する memDMA 暗号
化／複合

周辺機能
プロセッサのブロック図については図 1、プロセッサの比較については表 1 を参照してください。

図 1. プロセッサのブロック図
Blackfin、Blackfin+、および Blackfin のロゴはアナログ・デバイセズの登録商標です。

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データシート

ADSP-BF700/701/702/703/704/705/706/707

目次
特長 ..................................................................................................... 1

12 mm × 12mm 88 ピン LFCSP（QFN）の信号の説明 ................ 30

周辺機能 ............................................................................................. 1

12mm × 12mm 88 ピン LFCSP（QFN）用 GPIO のマルチプレッ
クス ................................................................................................... 35

メモリ ................................................................................................. 1
目次 ..................................................................................................... 2
改訂履歴 ............................................................................................. 2

ADSP-BF70x の設計者向けクイック・リファレンス ................. 37
仕様 ................................................................................................... 49
動作条件 ....................................................................................... 49

概要 ..................................................................................................... 3

電気的特性 ................................................................................... 52

BLACKFIN+プロセッサ・コア ................................................... 4

HADC ........................................................................................... 57

命令セットの説明 ......................................................................... 5

絶対最大定格 ............................................................................... 57

プロセッサ・インフラストラクチャ ......................................... 5

ESD に関する注意 ....................................................................... 57

メモリ・アーキテクチャ ............................................................. 7

タイミング仕様 ........................................................................... 58

セキュリティ機能 ......................................................................... 8出力駆動電流 ............................................................................. 100

セキュリティ機能の免責事項 ..................................................... 8

テスト条件 ................................................................................. 102

プロセッサの安全性機能 ............................................................. 9
その他のプロセッサ・ペリフェラル ....................................... 10
電源管理およびクロック管理 ................................................... 12システム・デバッグ ................................................................... 15

環境条件 ..................................................................................... 104
ADSP-BF70x 184 ボール CSP_BGA のボール割当て（ボール番号順） ................................................................................................. 105

開発ツール ................................................................................... 15

ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）のピン割当て （ピン番号順） ........................................................................ 108

その他の情報 ............................................................................... 16

外形寸法 .......................................................................................... 111

関連シグナル・チェーン ........................................................... 16

表面実装設計 ..............................................................................112

ADSP-BF70x の信号の詳細な説明 ................................................ 17

オートモーティブ製品 ..................................................................113

184 ボール CSP_BGA の信号の説明 ............................................. 21

オーダー・ガイド ..........................................................................114

184 ボール CSP_BGA 用 GPIO のマルチプレックス ................... 28

改訂履歴2/2019—Rev. C to Rev. D
Deleted Package Information (Figure 7 and Table 27) inSpecifications .................................................................................... 49
Changes to
TWI0VSEL Settings and VDD_EXT/VBUSTWI ............................. 50
Changes to Test Conditions ..............................................................102
Changes to Output Enable Time Measurement .................................102
Changes to Output Disable Time Measurement................................102
Changes to Output Enable/Disable ...................................................102
Changes to Automotive Products ...................................................... 113

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データシート概要
ADSP-BF70x プロセッサは、Blackfin®製品ファミリの 1 つです。
Blackfin プロセッサは、16 ビットの最新信号処理エンジンであるデュアル MAC、簡潔な直交 RISC タイプのマイクロプロセッ
サ命令セットの各種利点、および単一命令複数データ（SIMD）
マルチメディア機能を、1 つの命令セット・アーキテクチャに組み込んでいます。Blackfin+コアの新しい機能強化により、
32 ビット MAC および 16 ビット複素 MAC のサポート、キャッ
シュの増強、分岐予測、およびその他の命令セットの改善といった特長が追加されました。しかも、これまでの Blackfin 製
品との命令セット互換性はすべて維持しています。

プロセッサは最大 400MHz の性能を実現すると共に、静的な消費電力を低く抑えています。低消費電力および低電圧の設計手法で作製されているため、世界最高クラスのパワー・マネージメントおよび性能が可能です。
業界をリードするシステム・ペリフェラルの豊富なセットとメ
モリを集積化したこの Blackfin プロセッサは（表 1 参照）、
RISC タイプのプログラマビリティ、マルチメディア・サポート、
および最先端の信号処理を 1 つの統合パッケージ内に収めることが必要となる次世代アプリケーションに対し、最適なプラットフォームです。こうしたアプリケーションは、車載システム
から、組み込み工業製品、計測器、ビデオ／画像解析、生体測
定、電力／モータ制御などのアプリケーションに至るまで、幅広いマーケットにわたります。

表 1. プロセッサの比較

1

その他の速度グレードもご利用いただけます。

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データシートBLACKFIN+プロセッサ・コア

図 1 に示すように、プロセッサは Blackfin+プロセッサ・コアを内蔵しています。このコアは、図 2 に示すように、2 個の 16 ビッ
ト乗算器、1 個の 32 ビット乗算器、2 個の 40 ビット・アキュム
レータ（共用して 1 個の 72 ビット・アキュムレータとすることも可能）、2 個の 40 ビット ALU、1 個の 72 ビット ALU、4 個のビデオ ALU、および 1 個の 40 ビット・シフタで構成されています。この演算ユニットは、レジスタ・ファイルからの 8 ビット、
16 ビット、または 32 ビットのデータを処理します。
演算レジスタ・ファイルには 8 個の 32 ビット・レジスタがあります。演算動作を 16 ビットのオペランド・データについて行う
場合は、レジスタ・ファイルは 16 個の独立した 16 ビット・レジスタとして動作します。演算動作用のすべてのオペランドは、
マルチポート化されたレジスタ・ファイルと命令定数フィール
ドから生じます。
コアは、16 ビット積和演算により 2 つの 16 ビット、あるいは、
32 ビットの積和演算により 1 つの 32 ビットを、サイクルごとに処理します。符号付きおよび符号なしフォーマット、数値の丸め処理、飽和処理、複素乗算をサポートします。

ALU は、16 ビットまたは 32 ビットのデータに対し、一般的な算術演算および論理演算を実行します。更に、多様な信号処理
タスクを高速に処理できる、多くの特別な命令が含まれます。
これらには、フィールド抽出およびポピュレーション・カウン
ト、除算の各種プリミティブ型、飽和および丸め、符号／指数検出などのビット演算が含まれます。ビデオ命令のセットには、
バイト・アライメントおよびパッキング動作、クリップ時の16 ビットおよび 8 ビット追加、8 ビットの平均化動作、8 ビットの減算／絶対値／加算（SAA）動作などが含まれます。また、
比較／選択命令およびベクトル検索命令も可能です。
特定の命令に対しては、2 つの 16 ビット ALU 動作をレジスタ・ペア（演算レジスタの上位 16 ビットと下位 16 ビット）に対し同時に実行できます。別の ALU を併用するとクワッド 16 ビッ
ト動作が可能です。
40 ビット・シフタは、シフトおよび回転を実行でき、これを用いることで、正規化、フィールド抽出、フィールド・デポジッ
トの各命令に対応できます。

図 2. Blackfin+プロセッサ・コア

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データシートプログラム・シーケンサは、命令のアライメントやデコードなど、命令実行のフローを制御します。フロー制御をプログラムするために、シーケンサは PC の相対的および間接的な条件ジャンプ（動的な分岐予測を使用）やサブルーチン呼び出しに対応します。ハードウェアはオーバーヘッドのないルーピングをサ
ポートします。アーキテクチャには完全なインターロック機能があり、プログラマはデータ依存性のある命令を実行する場合にパイプラインを管理する必要がありません。

アドレス演算ユニットは 2 つのアドレスを提供するため、メモリからの 2 つ同時のフェッチに対応できます。ユニットには、4 セットの 32 ビット・インデックス・レジスタ、変更レジスタ、
長さレジスタ、ベース・レジスタからなるマルチポート化されたレジスタ・ファイル（サーキュラ・バッファ用）と、8 個の追加 32 ビット・ポインタ・レジスタ（C スタイルのインデック
ス化されたスタック操作用）があります。
Blackfin プロセッサは、階層メモリ構造を組み合わせた修正ハーバード・アーキテクチャに対応しています。レベル 1（L1）メ
モリは、通常、ほぼあるいはまったく遅延のないフル・プロ
セッサ・スピードで動作するメモリです。L1 レベルでは命令メ
モリは命令のみを保持します。データ・メモリはデータを保持し、専用のスクラッチパッド・データ・メモリはスタック情報とローカル変数情報を保持します。
更に、複数の L1 メモリ・ブロックが用意されており、SRAM とキャッシュの組み合わせを設定できます。メモリ管理システム（MMU）は、コアで動作している可能性のある個々のタスクのメモリを保護し、システム・レジスタに意図しないアクセスが行われるのを防止できます。
このアーキテクチャには、ユーザ・モード、スーパーバイザ・
モード、エミュレーション・モードの 3 つのモードがあります。
ユーザ・モードでは特定のシステム・リソースへのアクセスが制限されているため、保護されたソフトウェア環境を提供できます。これに対し、スーパーバイザ・モードではシステム・リ
ソースおよびコア・リソースへのアクセスに制限はありません。

命令セットの説明
Blackfin プロセッサの命令セットは、16 ビットのオペコードが極めて頻繁に用いられる命令を表し、優れたコンパイル・コー
ド密度となるよう最適化されています。複雑な DSP 命令は、すべてを網羅した多機能命令を表す 32 ビット・オペコードにエンコードされます。Blackfin プロセッサは、32 ビット命令が 2 つの16 ビット命令と並行して発行される複数命令発行に対する処理能力をある程度備えているため、プログラマは 1 つの命令サイクルで多くのコア・リソースを使用できます。
Blackfin プロセッサ・ファミリで用いられるアッセンブリ言語の命令セットは、コード化を容易にし、また可読性を向上するために設計された代数構文を採用しています。命令は、最終的なメモリ・サイズが非常に小さくなるようコンパイルされた、柔軟で高密度にコード化された命令セットを提供するよう特別に調整されています。また、命令セットは、すべてを網羅した多機能命令も提供しているため、プログラマは 1 つの命令で多くのプロセッサ・コア・リソースを使用できます。マイクロコン
トローラで多く見られる多数の機能と結び付いたこの命令セッ
トは、C や C++ソース・コードをコンパイルする場合に非常に効率的です。更に、このアーキテクチャは、ユーザ・モード（アルゴリズム／アプリケーション・コード）とスーパーバイ
ザ・モード（O/S カーネル、デバイス・ドライバ、デバッガ、ISR）のどちらの動作モードにも対応するため、コア・プロセッ
サ・リソースへの複数レベルのアクセスが可能です。

アッセンブリ言語は、プロセッサのユニークなアーキテクチャを活用し、以下の利点をもたらします。

• 継ぎ目なく統合された DSP/MCU 機能は、8 ビット動作と16 ビット動作のいずれに対しても最適化されています。

• 複数発行ロード／ストアで修正されたハーバード・アーキテ

クチャは、2 つの 16 ビット MAC または 4 つの 8 ビット ALUに加え、2 つのロード／ストアと 2 つのサイクルごとのポインタ更新に対応します。
• すべてのレジスタ、I/O、メモリは統一された 4G バイトのメ
モリ容量に割り当てられるため、プログラミング・モデルを簡略化できます。
• プロセッサに対するすべての非同期および同期イベントの制
御は、コア・イベント・コントローラ（CEC）とシステム・
イベント・コントローラ（SEC）の 2 つのサブシステムによって処理されます。
• 任意のビットおよびビットフィールドの操作、挿入、抽出な
どのマイクロコントローラの機能、8 ビット、16 ビット、
32 ビットのデータ・タイプに対する整数操作、個別のユー
ザ・スタック・ポインタおよびスーパーバイザ・スタック・ポインタ。
• 16 ビット命令と 32 ビット命令の混合を含むコード密度増強（モード・スイッチングなし、コード分離なし）。頻繁に用いられる命令は 16 ビットにコード化されます。

プロセッサ・インフラストラクチャ
以下のセクションでは、ADSP-BF70x プロセッサの主要なインフラストラクチャ要素について説明します。

DMA コントローラ
このプロセッサはダイレクト・メモリ・アクセス（DMA）を使用して、メモリ空間内、またはメモリ空間とペリフェラルの間
でデータを転送します。このプロセッサはデータ転送動作を指定し通常処理へ戻ることができ、その間、全機能内蔵型 DMA コ
ントローラがプロセッサの動作とは無関係にデータ転送を実行します。
DMA 転送はメモリとペリフェラル間、または 1 つのメモリと別のメモリ間で行うことができます。DMA のメモリ間の流れは、それぞれ、2 つのチャンネルを使用します。1 つのチャンネルはソース・チャンネル、もう 1 つのチャンネルは宛先のチャンネ
ルです。
すべての DMA は、データをすべてのオンチップ・メモリおよびオフチップ・メモリとの間でやり取りできます。プログラムは、
ディスクリプタベースまたはレジスタベースの 2 通りの DMA 転送を使用できます。レジスタベースの DMA では、プロセッサが直接 DMA コントロール・レジスタをプログラムして DMA 転送を開始できます。終了すると、コントロール・レジスタは自動的の元のセットアップ値を用いて更新され、続けて転送を行うことができます。ディスクリプタベースの DMA 転送では、
DMA シーケンスを起動するために、メモリ内に保存されたパラ
メータ・セットが必要です。ディスクリプタベースの DMA 転送
では、複数の DMA シーケンスをチェーン接続でき、1 つのDMA チャンネルをプログラムして、現在のシーケンスの終了後に新たな DMA 転送を自動的にセットアップし開始するようにできます。
DMA コントローラは次の DMA 動作をサポートしています。

• 終了すると停止する単一リニア・バッファ。
• ストライド長が負、正、またはゼロのリニア・バッファ。
• 各バッファが一杯になると割込みを発生するサーキュラ自動更新バッファ。

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データシート• フラクショナル・バッファ（1/2、1/4 など）で割込みを発生

トリガ・ルーティング・ユニット（TRU）

する同様のバッファ。
• 1D DMA - それぞれがリンク・ポインタとアドレスを持つ
2 ワード・ディスクリプタの結合リングによって定義された、同一のピンポン・バッファのセットを使用します。
• 1D DMA − リンク・ポインタ、アドレス、長さ、構成からなる 4 ワードのディスクリプタの結合リストを使用します。
• 2D DMA − ベース DMA のアドレスのみを指定する 1 ワー
ド・ディスクリプタ・セットのアレイを使用します。
• 2D DMA − すべてを指定する複数ワード・ディスクリプタ・
セットの結合リストを使用します。

TRU は、コアの介入を要することなく、システムレベルのシー
ケンス制御を可能にします。TRU はトリガ・マスタ（トリガのジェネレータ）をトリガ・スレーブ（トリガの受け手）に割り当てます。スレーブのエンドポイントは、様々な方法でトリガに応答するよう設定できます。TRU でイネーブルされる一般的なアプリケーションには以下のようなものがあります。

• ある DMA チャンネルからのシーケンスが終了した後に別のDMA シーケンスを開始する自動トリガ• ソフトウェア・トリガ• 同時に行われるアクティビティの同期

イベント処理プロセッサはネスティングと優先順位付けの両方に対応するイ
ベント処理が可能です。ネスティングでは、同時にアクティブ
化される複数イベント・サービス・ルーチンが可能です。優先順位付けを行うと、高優先順位のイベントが低優先順位のイベ
ントより先に処理されます。プロセッサは以下の 5 種類のイベントに対応できます。

汎用 I/O（GPIO）
各汎用ポート・ピンは、ポート・コントロール、ステータス、
割込みの各レジスタを操作することで個別に制御できます。

• GPIO 方向コントロール・レジスタ − 個々の GPIO ピンの方向を入力または出力に指定します。

• GPIO コントロールおよびステータス・レジスタ – 1 を書き込

んでメカニズムを変更すると、他の GPIO ピンのレベルに影響を及ぼすことなく、各 GPIO ピンの任意の組み合わせを
1 つの命令に変更できます。
• GPIO 割込みマスク・レジスタ − 各 GPIO ピンをプロセッサへの割込みとして機能させることができます。入力として定義された GPIO ピンはハードウェア割込みを生成するよう設定
でき、出力として定義されたピンはソフトウェア割込みでトリガできます。
• GPIO 割込み感度レジスタ − 個々のピンがレベル応答型かエッジ応答型かを指定し、エッジ応答型の場合は、信号の立上がりエッジのみが重要か、立上がりと立下がりの両エッジが重要かを指定します。

• エミュレーション − エミュレーション・イベントにより、プロセッサはエミュレーション・モードになり、JTAG イン
ターフェースを通じてコマンド送信とプロセッサの制御が可能になります。
• リセット − このイベントによりプロセッサはリセットされます。
• マスク不能割込み（NMI） − NMI イベントは、ソフトウェ
ア・ウォッチドッグ・タイマー、プロセッサへのNMI入力信
号、あるいはソフトウェアにより生成できます。NMI イベン
トは、多くの場合、パワーダウン・インジケータとして用いられ、システムを順次シャットダウンします。
• 例外 − プログラム・フローに同期して発生するイベントです（言い換えると、例外は命令が終了可能となる前に発生します）。データ・アライメント違反や未定義命令などの条件が例外の原因となります。
• 割込み − プログラム・フローに非同期的に生じるイベントです。割込みの原因となるのは、入力信号、タイマー、その他のペリフェラル、および明示的なソフトウェア命令です。

ピンによる割込み

システム・イベント・コントローラ（SEC）
SEC は、イネーブル化、優先順位付け、各システム割込み源またはフォルト源からのイベントのルーティングを管理します。
更に、最高優先順位のアクティブなシステム割込みの通知や特定を行い、また、システムのフォルト源を内蔵フォルト管理ユニットに伝達します。SEC はコアの汎用割込み IVG11 をトリガします。自己ネスティングを許可するよう IVG11 を設定することを推奨します。4 つの低優先順位割込み（IVG15～12）はソフ
トウェア割込みに使用できます。

プロセッサの各ポート・ピンは、極性をプログラム可能なエッジ応答またはレベル応答の方法で割込みをリクエストできます。
割込み機能は GPIO 動作とは切り離されています。この目的のために、3 つのシステムレベルの割込みチャンネル（PINT0～3）
が予約済みとなっています。これらの割込みチャンネルはそれぞれ最大 32 個の割込みピンを管理できます。ピンを割込みに割り当てることは、ピンごとに行われるわけではありません。むしろ、8 本のピン（ハーフ・ポート）からなるグループを、割込みチャンネルに柔軟に割り当てることができます。
各ピン割込みチャンネルには、特別なセットの 32 ビット・メモ
リマップド・レジスタがあり、ハーフ・ポート割当てと割込みの管理を行うことができます。これには、リクエストのマスク、特定、クリアが含まれます。また、これらのレジスタは、割込みがマスクされているかどうかには関係なく、各ピン状態にアクセスして割込みラッチを使用することができます。ほとんどのコントロール・レジスタは複数の MMR アドレス入力が可能
で、個別に 1 を書き込んでセット、あるいは 1 を書き込んでクリアができます。

ピンのマルチプレックス
プロセッサは、様々なペリフェラルを使用して GPIO ピンをマル
チプレックスする、柔軟なマルチプレックス方法を備えています。最大 4 個のペリフェラルと GPIO 機能が各 GPIO ピンで共有されます。すべての GPIO ピンにはバイパス経路機能があります。
つまり、GPIO ピンの出力イネーブルおよび入力イネーブルがど
ちらもアクティブな場合、パッド・ドライバの前のデータ信号は同じ GPIO ピンの受信経路にループ・バックされます。

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データシート
メモリ・アーキテクチャ

プロセッサはメモリを、32 ビットのアドレスを使用する、1 つに統合された 4G バイトのアドレス空間とみなします。内部メモ
リ、外部メモリ、I/O コントロール・レジスタを含むすべてのリ
ソースは、この共通アドレス空間の別々のセクションを占めています。このアドレス空間のメモリ部分は階層構造で配列されているため、ある程度非常に高速で低遅延のコア・アクセス可
能なキャッシュまたは SRAM としてのメモリと、より大規模で低コスト／性能のインターフェース・アクセス可能なメモリ・システムの間で、良好なコスト／性能バランスを実現できます。
図 3 を参照してください。

内部（コアアクセス可能）メモリ
L1 のメモリ・システムは、Blackfin+プロセッサ・コアが使用できる最高性能のメモリです。
コアには専用の L1 メモリがあります。修正ハーバード・アーキ
テクチャが 2 つの 32 ビット・データへの同時アクセスとフル・プロセッサ速度での命令フェッチをサポートし、プロセッサの性能を高帯域幅全体で発揮します。コアでは、64K バイトのデータ・メモリ・ブロックが 64K バイトの命令ストレージ用メ
モリ・ブロックと対をなしています。各データ・ブロックは
DMA とのデータ交換を効率的に行うことができるようマルチバ
ンクとなっており、SRMA として構成できます。あるいは、各ブロックの 16K バイトを L1 キャッシュ・モードに設定することもできます。4 通りのセットアソシアティブ命令キャッシュと2 通りのセットアソシアティブ・データ・キャッシュが、特に外部メモリにアクセスする場合のメモリ・アクセス性能を大きく向上しています。
L1 メモリ領域には、ローカル変数やソフトウェア・スタックの保存に最適な、8K バイトの SRAM ブロックもあります。すべての L1 メモリは、メモリの動作が SRAM モードかキャッシュ・
モードかによらず、マルチパリティ・ビット方式で保護されています。
L1 領域以外では、L2 および L3 のメモリがフォン・ノイマン型の回路構成を用いて配列されています。L2 メモリ領域は命令メ
モリとデータ・メモリが統合されており、システム設計に必要なコードとデータを任意に混合した形で保持できます。L2 メモ
リ 領 域 に は 、 専 用 の 64 ビ ッ ト イ ン タ ー フ ェ ー ス を 介 し てBlackfin+ コ ア か ら ア ク セ ス で き ま す 。 こ の メ モ リ 領 域 は
SYSCLK 周波数で動作します。
プロセッサには、ECC 保護が施され 8 つのバンクに構成された、最大 1M バイトの L2 SRAM があります。各バンクは、任意のシ
ステム・マスタに対して専用化することができます。また L2 領
域には 512K バイトのシングルバンク ROM もあります。このROM は、ブート・コード、セキュリティ・コード、汎用 ROM
空間で構成されています。

OTP メモリ
プロセッサは、メモリ・マップでアクセス可能な 1kB のワンタ
イム・プログラマブル（OTP）メモリを備えています。このメ
モリには固有のチップ識別子が保存されており、セキュア・
ブートおよびセキュア動作をサポートするために使用できます。

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図 3. ADSP-BF706/ADSP-BF707 の内部／外部メモリ・マップ

2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシートスタティック・メモリ・コントローラ（SMC）
SMC は、非常に柔軟なタイミング・パラメータを使用して、最大 2 個の外部メモリ・ブロックまたはメモリマップド・デバイ
スを制御するようプログラムできます。使用するデバイスのサイズによらず、各ブロックは 8K バイトのセグメントを専有します。

以下のハードウェア加速暗号化アルゴリズムがサポートされます。

• 128、192、256 ビット・キーの ECB、CBC、ICM、CTR の各モードにおける AES• 56 ビット・キーの ECB および CBC モードにおける DES• 3x 56 ビット・キーの ECB および CBC モードにおける 3DES

ダイナミック・メモリ・コントローラ（DMC）

以下のハードウェア加速ハッシュ関数がサポートされます。

DMC には、JESD79-2E 準拠のダブルデータレート（DDR2）
SDRAM および JESD209A 準拠の低消費電力 DDR（LPDDR）
SDRAM に対応するコントローラがあります。DMC PHY は、読出し時に使用する可能性のあるすべてのデータ・ピンとデータ・ストローブ・ピンに対しダイ上での終端が可能です。

• SHA-1• ダイジェスト長が 224 ビットおよび 256 ビットの SHA-2• SHA-1 および SHA-2 の HMAC 変換

I/O メモリ空間
プロセッサは I/O 空間を個別には定義しません。すべてのリソー
スは、32 ビットのフラットなアドレス空間を通じてマップされます。オンチップ I/O デバイスにはそれぞれコントロール・レジ
スタがあり、これらのレジスタは、4G バイトのアドレス空間の領域内にあるアドレスのメモリマップド・レジスタ（MMR）にマップされます。これらはより小さな 2 つのブロックに分割されます。1 方のブロックは、すべてのコア機能に対応するコン
トロール MMR を含み、もう 1 方のブロックは、コア外のオン
チップ・ペリフェラルのセットアップと制御に必要なレジスタを含みます。MMR はスーパーバイザ・モードでのみアクセス可
能で、オンチップ・ペリフェラル用に予約された空間です。

公開鍵アクセラレータが使用できるため、演算集約的な公開鍵暗号化動作の負荷を軽減できます。
ハードウェアベースの非決定論的乱数発生器および疑似乱数発生器を使用できます。TRNG は HW ポストプロセスも可能であるため、FIPS 140-2 の NIST 条件に適合します。これに対し、
PRNG は ANSI X9.31 に準拠します。
セキュア・ブートは、224 ビットの楕円曲線デジタル署名でも使用できるため、ブート・ストリームの完全性と真正性を確保できます。オプションとして、AES128 暗号化を使用することで機密性も確保されます。
注意事項
この製品には、組み込み不揮発性メモリの内容を保護し、不正なコードの実行を防ぐセキュリティ機能が含まれています。発注者または後続の受領者がこのデバ
イスのセキュリティを有効にすると、アナログ・デバ
イセズが返却デバイスの故障分析を実行するための機能が制限されます。デバイスの故障分析に対する制限については、アナログ・デバイセズまでお問い合わせ
ください。

ブート
プロセッサには、リセット後に内部および外部メモリを自動で読み込むためのいくつかの機構があります。ブート・モードは、
この目的専用の SYS_BMODE 入力ピンによって定義されます。
ブート・モードには 2 つのカテゴリがあります。マスタ・ブー
ト・モードでは、プロセッサはシリアル・メモリから能動的にデータを読み込みます。スレーブ・ブート・モードでは、プロセッサは外部ホスト・デバイスからデータを受信します。
これらのブート・モードを表 2 に示します。これらのモードはリセット設定レジスタの SYS_BMODE ビットで指定され、パワーオン・リセット時およびソフトウェア起動リセット時にサンプリングされます。
表 2. ブート・モード

信頼できるユーザのみがデバッグ・ツールでシステムにアクセ
スできる、セキュアなデバッグ機能も採用されています。

セキュリティ機能の免責事項
アナログ・デバイセズが知る範囲では、データシートとハード
ウェア・リファレンス・マニュアルの仕様に従ってセキュリ
ティ機能を使用することで、コードの安全な実装とデータ保護が実現します。ただし、アナログ・デバイセズは、この技術が絶対的な安全性を提供することを保証するものではありません。
これに伴い、アナログ・デバイセズは、自社のセキュリティ機能を侵害できない、侵入できない、または迂回できないことについて、すべての明示的および暗黙的な保証を行いません。更
に、データ、情報、物理財産、知的財産のあらゆる損失、損傷、破損、流出に対して責任を負いません。

セキュリティ機能
ADSP-BF70x プロセッサは、標準ベースのハードウェア加速による暗号化、復号、認証、真の乱数発生に対応します。

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データシートプロセッサの安全性機能
ADSP-BF70x プロセッサは機能安全アプリケーション向けに設計されています。安全レベルは主にシステムの設計思想によって決定されますが、堅牢な安全コンセプトを構築するために次の基本要素が提供されます。

マルチパリティ・ビット保護 L1 メモリ
プロセッサの L1 メモリ空間では、SRAM かキャッシュかによらず、複数のパリティ・ビットで保護されており、すべての RAMで発生するシングル・イベント・アップセットを検出します。
これは L1 の命令メモリ空間とデータ・メモリ空間のどちらにもあてはまります。

ECC 保護 L2 メモリ
誤り訂正符号（ECC）を用いることでシングル・イベント・
アップセットを訂正できます。L2 メモリは、単一誤り訂正・二重誤り検出（SEC-DED）コードで保護されます。デフォルトでは ECC がイネーブルされますが、バンクごとにディスエーブル
できます。単一ビット誤りはトランスペアレントに訂正されます。
デュアルビット誤りがイネーブルされている場合、システム・
イベントまたはフォルトを発行できます。ECC 保護は、L2 メモ
リが 8 ビットまたは 16 ビットの入力で読出しまたは書込みが行われる場合でも、ユーザに対し完全にトランスペアレントです。

CRC 保護メモリ
パリティ・ビットと ECC 保護は主として、L1 および L2 メモ
リ・セルでのランダム・ソフト・エラーに対する保護を行うのに対し、CRC エンジンを用いると、L1 メモリ、L2 メモリ、および L3 メモリ（DDR2、LPDDR）のシステマティック・エラー（ポインタ・エラー）およびスタティック・エラー（命令コード）に対する保護を行うことができます。プロセッサには 2 つの CRC エンジンがあり、これらはメモリ-メモリ間 DMA コント
ローラに組み込まれています。CRC チェックサムはメモリ転送時にオンザフライで計算または比較が可能です。あるいは、
DMA ディスクリプタのチェーン命令ごとに 1 つまたは複数のメ
モリ領域を単一の DMA 作業ユニットによって連続的にスクラブできます。CRC エンジンは、ブート・プロセス時に読み込まれるデータも保護します。

類似した用語として、システム・メモリ保護ユニット（SMPU）
は、定義されたメモリ領域への読出しや書込みトランザクショ
ンに対する保護を提供します。ADSP-BF70x プロセッサには 2 つの SMPU ユニットがあります。1 つは L2 メモリ用、もう 1 つは
外部 DDR メモリ用です。
また、SMPU はセキュリティ・インフラストラクチャの一部でもあります。これを用いることで、ユーザが任意の読出しや書込みトランザクションに対する保護を行うことができるだけでなく、メモリ領域をセキュア領域として定義し、非セキュアな
マスタがこれらのメモリ領域にアクセスできないようにすることができます。

ウォッチポイント保護
ウォッチポイントとハードウェア・ブレークポイントの主な目
的は、エミュレータのニーズを満たすことです。これらがイネーブルされている場合、ユーザ定義のシステム・リソースがアクセスを受けたり、コアがユーザ定義アドレスから命令を実行したりした場合に、エミュレータ・イベントの信号を発します。ウォッチポイント・イベントは、イベントが生じたことをSEC のフォルト管理ユニットに発信するよう設定できます。

ウォッチドッグ
オンチップ・ソフトウェア・ウォッチドッグ・タイマーは、Blackfin+コアを監視できます。

帯域幅モニタ
メモリ−メモリ間 DMA チャンネルは、帯域幅モニタ機構を備えています。これらのチャンネルは、システム・バスが高優先度のトラフィックで完全に一杯となっているためにトランザク
ションが行えない場合に、システム・イベントまたはフォルトの信号を発します。

信号ウォッチドッグ
8 個の汎用タイマーには、オフチップ信号をモニタするモードが備わっています。ウォッチドッグ周期モードは、外部信号が予定された範囲内の周期でトグルするかどうかをモニタします。
ウォッチドッグ幅モードは、外部信号のパルス幅が予定された範囲内にあるかどうかをモニタします。どちらのモードも、システムレベルの信号の不要なトグル動作（またはトグルの欠如）を検出するのに役立ちます。

メモリ保護

アップ／ダウン・カウント・ミスマッチ検出

Blackfin+コアは、イネーブルされたメモリ領域に対してのみ
データや命令のアクセスを許可するメモリ保護コンセプトを備えています。スーパーバイザ・モードとユーザ・モードからなるプログラミング・モデルは、変動するアクセス権に動的に対応します。メモリ・ページ・サイズ・オプションの柔軟性が増加することで、スタティック・メモリのパーティショニングの簡単な方法が可能となります。

GP カウンタは、要求／許可ストローブなどの外部信号ペアをモ
ニタできます。エッジ・カウント・ミスマッチが所定範囲を超えた場合、GP カウンタはこれをプロセッサまたは SEC のフォル
ト管理ユニットにフラグ通知できます。

システム保護システム保護ユニット（SPU）は、書込み保護機構を備えることで、ペリフェラルの MMR 領域への偶然のアクセスや不要なアクセスに対する保護を行います。ユーザは、保護されたペリフェラルを選択して設定することや、4 つのシステム MMR マスタ（コア、メモリ DMA、SPI ホスト・ポート、Coresight デバッグ）のどれに対してペリフェラルを保護するかを設定することができます。
また、SPU はセキュリティ・インフラストラクチャの一部でもあります。書込み保護機能を提供する他、SPU は、システムのどのリソースがセキュアまたは非セキュアかを定め、非セキュ
アなマスタからのセキュアなリソースへのアクセスをブロックするために用いられます。

Rev. D

フォルト管理フォルト管理ユニットは、システム・イベント・コントローラ（SEC）の一部です。デュアルビット訂正不能 ECC エラーであれ、ペリフェラル・ステータス割込みであれ、どのようなシス
テム・イベントも、フォルトとして定義できます。更に、シス
テム・イベントはコアへの割込みとして定義できます。そのように定義されている場合、SEC はそのイベントをフォルト管理
ユニットに転送します。ユニットは、デバイス全体を自動的にリセットしてリブートするか、単にSYS_FAULT出力ピンをトグ
ルしてオフチップ・ハードウェアに信号を送ることができます。
オプションで、フォルト管理ユニットは、鍵が付いたシーケン
スを通じて行われるアクションを遅延し、Blackfin+コアがその問題を解決する最後のチャンスを与え、フォルト・アクションが行われるのを防止できます。

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データシートその他のプロセッサ・ペリフェラル
プロセッサには、複数の広帯域幅バス経由でコアに接続される
ペリフェラルの豊富なセットが揃っており、柔軟にシステムを構成でき、全体的な優れたシステム性能を提供できます（1 ページのブロック図を参照）。プロセッサには、高速のシ
リアルとパラレルのポート、オンチップ・ペリフェラルや外部
ソースからの割込みを柔軟に管理するための割込みコントロー
ラ、プロセッサとシステムの性能と電力特性を多数のアプリ
ケーション・シナリオに合わせて調整できるパワー・マネージ
メント制御機能が組み込まれています。
以下のセクションでは、これまで説明しなかったその他のペリ
フェラルについて解説します。

タイマー
プロセッサにはいくつかのタイマーがあり、これらについて以下のセクションで説明します。

汎用タイマー
GP タイマー・ユニットが 1 つあり、8 個の汎用プログラマブ
ル・タイマーを実現します。各タイマーには外部ピンがあり、このピンは、パルス幅変調器（PWM）またはタイマー出力、タイマーをクロックするための入力、あるいは、外部イベントのパルス幅やパルス周期を測定するための機構として設定できます 。 こ れ ら の タ イ マ ー は 、 TIMER_TMRx ピ ン ま た は 外 部
TIMER_CLK 入力ピンへの外部クロック入力、あるいは内部
SCLK0 に同期できます。
これらのタイマー・ユニットを UART や CAN コントローラと共に使用すると、データ・ストリームのパルスの幅を測定して各シリアル・チャンネルに対するソフトウェア自動ボー・レート
検出機能を実現できます。
これらの GP タイマーはプロセッサ・コアへの割込みを生成して、システム・クロックまたは外部信号と同期を取るための周期的イベントを発生させることができます。タイマー・イベントは、
TRU を通じて他のペリフェラルをトリガすることもできます（例えばフォルト信号の送出）。各タイマーは、コアが介入することなく、TRU マスタで起動／停止することもできます。

コア・タイマープロセッサ・コアには専用のタイマーもあります。この追加タイマーは、内部プロセッサ・クロックからクロックされ、通常は定期的なオペレーティング・システム割込みを生成するためのシステム・ティック・クロックとして用いられます。

ウォッチドッグ・タイマー
コアは、ソフトウェア・ウォッチドッグ機能を果たすことのできる 32 ビット・タイマーを内蔵しています。ソフトウェア・
ウォッチドッグは、ソフトウェアによるリセットの前にタイ
マーが終了した場合、ハードウェア・リセット、マスク不能割
込み（NMI）、または汎用割込みの生成を介してプロセッサを強制的に既知の状態にすることにより、システムの可用性を向上させることができます。プログラマはタイマーのカウント値
を初期化して適切な割込みを可能にし、それからタイマーをイネーブルします。したがって、ソフトウェアは、プログラムされた値からゼロまでカウント・ダウンする前にカウンタをリロードする必要があります。これにより、通常であればタイ
マーをリセットするソフトウェアが外的なノイズ条件やソフト
ウェア・エラーによって停止してしまうような、未知の状態にシステムが置かれたままにならないよう、システムを保護します。

Rev. D

リセット後、ソフトウェアは、ウォッチドッグにより生成されるリセット時にのみセットされるタイマー・コントロール・レ
ジスタのステータス・ビットを調べることで、ウォッチドッグ
がハードウェア・リセットの原因であったかどうかを判定できます。

シリアル・ポート（SPORT）
2 つの同期シリアル・ポート（4 つのハーフ SORT で構成）は、
アナログ・デバイセズのオーディオ・コーデック、ADC、DACなど、種々のデジタルおよびミックスド・シグナルのペリフェ
ラル・デバイスに対する低価格のインターフェースを実現します。各ハーフ SPORT は、2 本のデータ・ライン、クロック、およびフレーム同期で構成されています。データ・ラインは送信
または受信向けにプログラムできます。また、各データ・ライ
ンは専用の DMA チャンネルを備えています。
シリアル・ポート・データは、専用の DMA チャンネル経由で自動的にオンチップ・メモリや外部メモリとの間で転送できます。
各シリアル・ポートは別のシリアル・ポートと連携して TDM に対応できます。この構成では、1 つの SPORT が 2 つの送信信号を供給し、他方の SPORT が 2 つの受信信号を処理します。フレーム同期とクロックは共有されます。
シリアル・ポートは、以下の 6 通りのモードで動作します。

• 標準の DSP シリアル・モード• マルチチャンネル（TDM）モード• I2S モード
• パックド I2S モード• 左詰めモード• 右詰めモード

汎用カウンタ
汎用のアップ／ダウン・カウント・モードで動作できる 32 ビットのカウンタが備わっており、通常、工業用ドライバまたは手動サムホイールから生成される、2 ビットの直交またはバイナ
リ・コードを検出できます。カウントの方向は、レベル応答性
入力ピンまたは 2 つのエッジ検出器で制御されます。
3 番目のカウンタ入力は、柔軟なゼロ・マーカー・サポートが可能で、また、それに代わってサムホイール・デバイスのプッ
シュボタン信号を入力するために使用することもできます。
3 つのピンはすべて、プログラマブルなバウンス防止回路を備えています。
GP タイマーに転送された内部信号は、このタイマーをイネーブ
ルしてカウント・イベント間の時間間隔を測定します。バウン
ダリ・レジスタは、プログラムされたカウント値を超えた場合に、割込みによってオートゼロ動作または簡単なシステム警告をイネーブルします。

パラレル・ペリフェラル・インターフェース（PPI）
プロセッサは、最大 18 ビットのデータ幅に対応するパラレル・
ペリフェラル・インターフェース（PPI）を備えています。PPIは、TFT LCD パネル、パラレル A/D コンバータおよび D/A コン
バータ、ビデオ・エンコーダおよびデコーダ、イメージ・セン
サー・モジュール、およびその他の汎用ペリフェラルへの直接接続が可能です。

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データシート• メモリおよびメモリマップド・レジスタの直接読出し／書込

PPI モジュールでは以下の機能がサポートされます。

み• プログラマブルなデータ長：クロックあたり、8 ビット、

10 ビット、12 ビット、14 ビット、16 ビット、18 ビット。
• 様々なフレーム化動作モード、非フレーム化動作モード、汎用動作モード。フレーム同期は内部生成することも、外部デバイスから供給することもできます。
• ITU-656 受信モード用の ITU-656 ステータス・ワード・エ
ラー検出および訂正、および ITU-656 プリアンブルおよびス
テータス・ワード・デコード。
• 8 ビット、16 ビット、および 24 ビットと 32 ビットの間でのデータのパッキングおよびアンパッキング（オプション）。
パッキング／アンパッキングがイネーブルされた場合、エンディアンネスはバイト／ワードのパッキング／アンパッキン
グの順序を変更するよう設定できます。
• 送信モードの場合、RGB888 は RGB666 または RGB565 に変換できます。
• 4:2:2 の YCrCb データを受信／送信するための様々なインター
リーブ解除／インターリーブ・モード。
• Frame Sync 3 で使用できる、設定可能な LCD データ・イネー
ブル（DEN）出力。

シリアル・ペリフェラル・インターフェース（SPI）
ポート
プロセッサには 3 つの業界標準 SPI 互換ポートが組み込まれており、これによって複数の SPI 互換デバイスと通信できます。
ベースラインの SPI ペリフェラルは、2 本のデータ・ピン、1 本のデバイス・セレクト・ピン、およびゲーティド・クロック・ピンで構成される同期 4 線式インターフェースです。2 本のデー
タ・ピンにより、他の SPI 互換デバイスとの間で全二重動作が可能です。クワッド SPI 動作への対応用に 2 本の追加（オプション）データ・ピンを備えています。フロー制御、高速モード、
デュアル I/O モード（DIOM）などの拡張動作モードもサポートします。更に、ダイレクト・メモリ・アクセス（DMA）モード
では、CPU との相互作用を最小にしながら複数ワードを転送することができます。
SPI ポートは設定可能な様々なオプションを備えており、マス
タ・モード、スレーブ・モード、マルチマスタの環境で、他のSPI 互換デバイスとの円滑なハードウェア・インターフェースを提供します。SPI ペリフェラルには、プログラマブルなボー・
レート、クロック位相、クロック極性が含まれています。このペリフェラルは、マスタ・デバイスまたはスレーブ・デバイスとして動作する他のいくつかのデバイスとインターフェースすることによって、マルチマスタ環境で動作可能です。マルチマ
スタ環境では、SPI ペリフェラルはオープンドレイン出力を使用
してデータ・バス競合を回避します。フロー制御機能により、低速スレーブ・デバイスは、転送を柔軟に制御する SPI レ
ディ・ピンを備えることで、高速マスタ・デバイスとインターフェースできます。

• 高速読出し用プリフェッチのサポート• ハードウェアベースの SPI メモリ・プロトコルを実行する SPI
コントローラのサポート• プロトコル・エラー、バス・エラー、オーバーフロー、アン
ダーフローのエラー・キャプチャおよびレポート

UART ポートプロセッサには、2 個の全二重ユニバーサル非同期レシーバー／
トランスミッタ（UART）ポートが備わっており、これらは PC
標準の UART と完全互換します。各 UART ポートは、他のペリフェラルやホストに対する簡略化された UART インターフェー
スとして機能し、シリアル・データに対する全二重、DMA 対応の非同期転送をサポートします。UART ポートは、5～8 個のデータ・ビット、およびパリティなし、偶数、または奇数のパリティをサポートします。オプションで、追加のアドレス・
ビットを転送して、マルチドロップ・バス（MDB）システムのアドレス指定されたノードのみを中断できます。フレームは、設定可能な数のストップ・ビットによって、終了します。
UART ポートは、プログラマブルなアサーション FIFO レベルを持つ送信許可（CTS）入力および送信要求（RTS）出力を介した、自動ハードウェア・フロー制御をサポートします。
ローカル・インターコネクト・ネットワーク（LIN）プロトコ
ルのサポートに役立つよう、特別なコマンドによってトランス
ミッタがプログラマブルなビット長のブレーク・コマンドを送信バッファのキューに加えます。同様に、ストップ・ビットの数は、プログラマブルなフレーム内空間によって増加できます。
UART の能力は、Infrared Data Association（IrDA®）のシリアル
赤外線物理層リンク仕様（SIR）プロトコルをサポートすることで更に増強されます。

2 線式コントローラ・インターフェース（TWI）
プロセッサには、複数のデバイス間で制御データを簡単に交換できる方法を提供する、2 線式インターフェース（TWI）モ
ジュールがあります。TWI モジュールは、幅広く用いられている I2C バス規格に準拠しています。TWI モジュールは、マスタ
動作とスレーブ動作を同時に行うことを可能とし、7 ビット・
アドレス処理とマルチメディア・データ・アービトレーションの両方に対応します。TWI インターフェースは、クロック転送用（TWI_SCL）とデータ転送用（TWI_SDA）に 2 本のピンを利用し、最大 400k ビット/sec の速度のプロトコルをサポートしま
す。TWI インターフェース・ピンは 5V のロジック・レベルに対応します。
また、TWI モジュールは、シリアル・カメラ・コントロール・バス（SCCB）機能に完全に対応するため、様々な CMOS カメ
ラ・センサー・デバイスを容易に制御できます。

SPI ポートのボー・レートおよびクロック位相／極性はプログラマブルで、送信および受信のどちらのデータ・ストリームに対しても DMA チャンネルが統合されています。

SPI ホスト・ポート（SPIHP）
プロセッサには 1 つの SPI ホスト・ポートがあり、使用可能な任意の SPI ポートと連携して使用し、その SPI スレーブ・モード能力を増強できます。SPIHP により、SPI ホスト・デバイスは、
SPI SRAM/FLASH 型のプロトコルを通じてプロセッサのメモリ
マップド・リソースにアクセスできます。以下の機能が利用できます。

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データシートモバイル・ストレージ・インターフェース（MSI）
モバイル・ストレージ・インターフェース（MSI）コントロー
ラは、マルチメディア・カード（MMC）、セキュア・デジタ
ル・メモリ・カード（SD）、セキュア・デジタル入出力カード（SDIO）用のホスト・インターフェースとして機能します。
MSI コントローラの主な機能は以下のとおりです。

• 1 つの MMC、SD メモリ、SDIO カードのサポート• 1 ビットおよび 4 ビットの SD モードのサポート• 1 ビット、4 ビット、8 ビットの MMC モードのサポート• eMMC 4.5 を組み込んだ NAND フラッシュ・デバイスのUSB OTG デュアル・ロール・デバイス・コントローラには、
USB に必要な内部クロック周波数を発生するプログラマブル分
周器を備えたフェーズ・ロック・ループがあります。

ハウスキーピング ADC（HADC）
HADC は、汎用のマルチチャンネル逐次比較 A/D コンバータを備えています。この ADC は次の機能をサポートします。

• 組み込みサンプル＆ホールド機能のある 12 ビット ADC コア• 4 つのシングルエンド入力チャンネル• 最大 1MSPS のスループット・レート• 0V～3.3V のアナログ入力を持つ単一外部リファレンス• プリスケーラをプログラムする能力を含む、選択可能な ADC

サポート• パワー・マネージメントおよびクロック制御のサポート• クロック、コマンド、オプションの割込み、最大 8 本のデータ・ラインを持つ 11 信号外部インターフェース

クロック周波数• SCLK0 または SCLK1 からのカード・インターフェース・• 適応可能な変換タイプ：オートスキャンのオプションによりクロック生成• SDIO 割込みおよび読出し待機機能

単一変換または連続変換が可能• 1 回のセッションで最大 4 回の自動変換が可能な自動シーケ

コントロール・エリア・ネットワーク（CAN）
CAN コントローラは、CAN 2.0B（アクティブ）プロトコルを実装しています。このプロトコルは、産業用および自動車用の両方の制御システムで用いられている非同期通信プロトコルです。
CAN プロトコルは、ネットワーク全体にわたり信頼できる通信能力を提供できるため、制御アプリケーションに最適です。これは、このプロトコルが CRC チェック機能、メッセージ・エ
ラー追跡機能、およびフォルト・ノードの制限機能を備えているためです。
CAN コントローラは、以下の機能を実現します。

• 32 個のメールボックス（8 個の受信専用、8 個の送信専用、
16 個の送受信設定可能）• 各メールボックスに専用の受信マスク• 最初の 2 バイトで追加のデータ・フィルタリング• 標準（11 ビット）と拡張（29 ビット）識別子（ID）

ンス機能変換ごとにプログラムして、任意の入力チャンネルを選択できます。
• 変換値を保存する 4 個のデータ・レジスタ（個別にアドレス指定可能）

システム・クロスバー（SCB）
システム・クロスバー（SCB）は、（オンチップの）システ
ム・バス相互接続のためのスイッチ・ファブリック形式における基本的な構成要素です。SCB は、システム・バス・マスタとシステム・バス・スレーブを接続し、複数のバス・マスタと複数のバス・スレーブの間での同時データ転送を可能にします。
複数の SCB で構成される階層モデルは、特定のアプリケーショ
ンの性能および柔軟性要件を満たす、低消費電力で低占有面積のシステム相互接続を実現します。
SCB は次の特長を備えています。

メッセージ・フォーマットの両方をサポート• リモート・フレームに対応• アクティブまたはパッシブのネットワーク・サポート• CAN の休止モード（静的消費電力が最小のモード）からのウェイクアップ• 割込み（TX 終了、RX 終了、エラーおよびグローバルを含む）
CAN クロックを供給するために水晶振動子を追加する必要はありません。CAN クロックは、プログラマブル分周器を用いてシ
ステム・クロックから抽出されるためです。

USB 2.0 on-the-go デュアル・ロール・デバイス・
コントローラUSB 2.0 on-the-go（OTG）デュアル・ロール・デバイス・コント
ローラは、産業用アプリケーションや、携帯電話、デジタル・スチル・カメラ、MP3 プレーヤーなどのコンスーマ・モバイ
ル・デバイスにおいてこのバス標準がますます採用されるようになっていることを受け、低コストのコネクティビティ・ソ
リューションを提供します。USB 2.0 コントローラにより、これ
らのデバイスは、PC ホストを必要とすることなく、ポイント to
ポイントの USB 接続を用いてデータの転送ができます。モジュールは、従来の USB ペリフェラル専用モードや、USB 2.0
仕様への OTG 追加機能にあるホスト・モードで動作できます。

Rev. D

USB クロックは、専用の外部水晶振動子や水晶発振器から供給されます。

• 持続的なスループットを実現する高効率のパイプライン化されたバス転送プロトコル• 柔軟性と低遅延を実現する全二重バス動作• 複数のバス・マスタが同時にバス・スレーブにアクセスできる同時バス転送をサポート• 選択的なバス相互接続保護を実現する保護モデル（特権／セキュア）をサポート

電源管理およびクロック管理
プロセッサには、それぞれ異なる性能／消費電力プロファイル
を持つ、3 つの動作モードがあります。各プロセッサ・ペリ
フェラルへのクロック供給の制御により、消費電力も低減できます。各モードの電源設定の概要は、表 5 を参照してください。

－ 12/114 －2019 年 2 月

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データシートシステム水晶発振器および USB 水晶発振器

リアルタイム・クロック

プロセッサは、外部水晶振動子（図 4 参照）、サイン波入力、
または外部クロック発振器からバッファを経て整形されたクロックからクロック供給できます。外部クロックを用いる場合、そのクロックは TTL 互換信号でなければならず、通常の動作中に、停止、変化、または指定周波数未満になってはなりません。
この信号は、プロセッサの SYS_CLKIN ピンに接続します。外部クロックを用いる場合、SYS_XTAL ピンは無接続のままにする必要があります。あるいは、プロセッサにはオンチップ発振器回路があるため、外部水晶振動子を用いることができます。

リ ア ル タ イ ム ・ ク ロ ッ ク （ RTC） は 、 現 在 時 刻 、 ス ト ッ プ
ウォッチ、アラームを含む、デジタル・ウォッチ機能の堅牢なセットを提供します。RTC は、プロセッサに外付けされた
32.768kHz 水晶振動子でクロック供給されます。図 5 に示すように、RTC_CLKIN および RTC_XTAL の RTC ピンを外部部品に接続します。

基本周波数動作では、図 4 に示す回路を使用します。並列共振回路構成の基本周波数マイクロプロセッサ・グレードの水晶振動子が、SYS_CLKIN ピンと SYS_XTAL ピンに接続されています。SYS_CLKIN ピンと SYS_XTAL ピンの間のオンチップ抵抗
は 500kΩ のレンジです。通常、これ以上の並列抵抗の配置は推奨しません。

RTC ペリフェラルには専用の電源ピンがあるため、プロセッサの他の部分が低消費電力状態になった場合でも、RTC ペリフェ
ラルは電力とクロックの供給を受けることができます。RTC は、毎秒、毎分、毎時、あるいは毎日のクロック・ティックごとの割込み、プログラマブルなストップウォッチ・カウント・ダウ
ン時の割込み、あるいはプログラムされたアラーム時刻での割込みなど、いくつかのプログラマブルな割込みオプションを備えています。

図 4 に示す 2 個のコンデンサと直列抵抗は、サイン波周波数の位相と振幅を微調整します。図 4 に示すコンデンサと抵抗の値
は、いずれも代表値です。コンデンサの値は、水晶振動子メー
カーの推奨する負荷容量と PCB の物理的レイアウトによって異なります。抵抗の値も、水晶振動子メーカーの指定する駆動レベルによって決まります。ユーザは、必要とする温度範囲にわたり複数のデバイスを注意深く調査し、それに基づいてカスタマイズした値を検証する必要があります。
図 5. RTC 用外付け部品

32.768kHz の入力クロック周波数は、プリスケーラによって 1Hzの信号に分周されます。タイマーのカウンタ機能には、60 秒カ
ウンタ、60 分カウンタ、24 時間カウンタ、32,768 日カウンタの
4 つのカウンタがあります。アラーム割込みがイネーブルされている場合、タイマーの出力がアラーム・コントロール・レジ
スタにプログラムされている値に一致した場合、アラーム機能
によって割込みが生成されます。アラームには 2 通りあります。
最初のアラームは時刻用です。2 つめのアラームは、特定の日にちと、その日の時刻用です。
ストップウォッチ機能は、プログラムされた値から 1 秒刻みでカウント・ダウンを行います。ストップウォッチ割込みがイ
ネーブルされている場合にカウンタがアンダーフローすると、割込みが生成されます。

クロック生成図 4. 外部水晶振動子の接続方法

25MHz を超える周波数に対しては、3 次オーバートーン水晶振動子を用いることができます。したがって、図 4 に示すように、調整されたインダクタ回路を追加して水晶振動子が 3 次オーバートーンでのみ動作するよう、回路を変更します。3 次オーバートーン動作の設計手順は、アプリケーション・ノート（EE168 ） Using Third Overtone Crystals with the ADSP-218x DSP（www.analog.com/ee-168）を参照してください。
USB 水晶発振器の場合も同じ推奨事項が適用されます。

Rev. D

クロック生成ユニット（CGU）は、すべてのオンチップ・ク
ロックと同期信号を生成します。PLLCLK 周波数を定義するた
めに、逓倍係数がプログラムされます。プログラマブルな値でPLLCLK 周波数が分周され、コア・クロック（CCLK）、システ
ム・クロック（SYSCLK、SCLK0、SCLK1）、LPDDR または
DDR2 のクロック（DCLK）、出力クロック（OCLK）が生成されます。
CGU コントロール・レジスタに書き込んでも、PLL の動作に直ちに影響することはありません。レジスタが最初に新しい値にプログラムされ、その後、PLL が現在の状態から新しい状態に滑らかに移行するよう、PLL ロジックがその変更を実行します。

－ 13/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシートVDD_EXT ピンに給電されると SYS_CLKIN の振動が開始します。
SYS_HWRSTの立上がりエッジは、すべての電圧源が仕様の範囲内に収まり、SYS_CLKIN の振動が安定した後に、適用できます。

クロック出力／外部クロック
SYS_CLKOUT 出力ピンには、オンチップ・クロックを分周した値を出力する、プログラマブルなオプションがあります、デフォルトでは、SYS_CLKOUT ピンは SYS_CLKIN 入力をバッ
ファ処理したものを出力します。クロック生成フォルト（PLL
アンロックなど）がハードウェアによるリセットをトリガする可能性があります。SYS_CLKOUT ピンから出力できるのは、
表 3 に示すクロックです。
表 3. クロック分周器

フル・オン動作モード − 最高性能
フル・オンモードでは PLL がイネーブルされ、バイパスはされません。そのため、最大動作周波数が可能です。これは、最高性能を実現できる、パワーアップ・デフォルトの実行状態です。
プロセッサ・コアとイネーブルされたすべてのペリフェラルは、
フル・スピードで稼働します。

ディープ・スリープ動作モード - 最大動的省電力
ディープ・スリープ・モードは、プロセッサ・コアおよびすべての同期ペリフェラルに供給されるクロックをディスエーブル
することで、最大の動的省電力を実現します。非同期ペリフェ
ラルは、稼働を続けることができますが、内部リソースや外部メモリにアクセスすることはできません。
表 5. 電源設定

休止状態 - 最大静的省電力

パワー・マネージメント
表 4 に示すように、プロセッサは、複数の電源ドメインに対応しているため、業界標準や慣例に準拠すると同時に柔軟性を最大限に発揮します。各種電源ドメインにはシーケンス条件はありませんが、すべてのドメインがプロセッサの動作条件に適切な仕様の表に従って給電される必要があります。これはその機
能／ペリフェラルを使用しない場合も該当します。
表 4. 電源ドメイン

休止状態は、プロセッサ・コアおよびすべてのペリフェラルに供給される電圧およびクロックをディスエーブルすることで、最大の静的省電力を実現します。この設定は、VDD_INT ピンに給電する外部電圧レギュレータに信号を送り、SYS_EXTWAKE
信号の使用を停止させます。これにより静的消費電力を最小限に抑えることができます。
プロセッサの状態を保存する必要がある場合は、電源をオフにする前に、すべての内部保存されている重要な情報（例えば、メモリの内容、レジスタの内容、その情報など）を不揮発性ス
トレージ・デバイス（またはセルフリフレッシュ DRAM）に書き込む必要があります。
このモードでは、VDD_EXT ピンには引き続き給電できるため、特に指定のない限り、すべての外部ピンはスリーステートです。
そのため、プロセッサに接続できる他のデバイスは、不要な電流を引き出すことなく引き続き電力の供給を受けることができます。

リセット制御ユニット

プロセッサの動的なパワー・マネージメント機能により、プロセッサのコア・クロック周波数（fCCLK）を動的に制御できます。
プロセッサの消費電力は、主にそのクロック周波数と動作電圧の二乗の関数です。例えば、クロック周波数を 25%低下させると、動的な消費電力は 25%減少します。
各モードの電源設定の概要は、表 5 を参照してください。

Rev. D

リセットはプロセッサ全体あるいはコアの初期状態で、ハードウェアまたはソフトウェアによりトリガされるイベントの結果です。この状態では、すべてのコントロール・レジスタはそのデフォルト値に設定され、機能的なユニットはアイドル状態となります。フル・システム・リセットの終了は、コアがブート
準備完了となることから始まります。
リセット制御ユニット（RCU）は、すべての機能的ユニットがリセット状態になる方法やこれを終了する方法を制御します。
機能条件やクロック制約の相違により、リセット信号の生成方法は異なります。どのリセット機能もシステムを定義されていない状態にしたり、リソースが停止する原因となったりすることのないよう、プログラムする必要があります。このことは、コアがリセットされる場合に特に重要です（プログラムは、コ
アがリセットされている状態時を含むシステム・アクティビ
ティが留保状態とならないようにする必要があります）。

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ADSP-BF700/701/702/703/704/705/706/707

データシートシステムの視点から見ると、以下のリストで説明するように、リセットはリセット先とリセット元のどちらからも定義されます。
定義されたリセット先：• ハードウェア・リセット − すべての機能ユニットは、例外な
くデフォルト状態に設定されます。履歴は失われます。

• システム・リセット − RCU を除くすべての機能ユニットはデ
フォルト状態に設定されます。

• コアのみリセット − コアのみが影響を受けます。システム・
ソフトウェアは、リセット状態のコアがバス・マスタから確
実にアクセスされないようにする必要があります。

デバッグ・アクセス・ポート
デバッグ・アクセス・ポート（DAP）は、JTAG デバッグおよびシリアル・ワイヤ・デバッグ・ポート（SWJ-DP）を介して
IEEE-1149.1 の JTAG インターフェースに対応しています。SWJDP は、JTAG-DP と SW-DP を組み合わせたもので、シリアル・
ワイヤ・デバッグ（SWD）または JTAG エミュレータのいずれかをターゲットに接続することができます。SWD 信号は、
JTAG と同じピンを共有します。DAP は、コアおよびシステムの両方に対しオプションの計装トレースを提供します。これは、
MIPI システム・トレース・プロトコル・バージョン 2（STPv2）に適合するトレース・ストリームを可能にします。

定義されたリセット元：

開発ツール• ハードウェア・リセット − SYS_HWRST入力信号がアクティ

アナログ・デバイセズは、統合開発環境（CrossCore® Embedded
Studio）、評価用製品、エミュレータ、および広範なソフト
ウェア・アドインなど、ソフトウェアとハードウェアの開発
ツールのフル・ラインを用意してプロセッサをサポートします。

ブ（プルダウン）にアサートされます。

• システム・リセット − ソフトウェア（RCU_CTL レジスタへの書込み）によってトリガされるか、動的パワー・マネージメント（DPM）ユニット（休止）またはいずれかのシステ
ム・イベント・コントローラ（SEC）などの別の機能ユニッ
ト、トリガ・ルーティング・ユニット（TRU）、またはエミュレータ入力によってトリガされます。
• コアのみリセット − ソフトウェアでトリガされます。
• トリガ・リクエスト（ペリフェラル）。

統合開発環境（IDE）

電圧レギュレーション
VDD_INT ピンに給電するために、プロセッサには外部電圧レ
ギュレータが必要です。スタンバイ時の消費電力を削減するため、外部電圧レギュレータは、SYS_EXTWAKE を通じて、プロ
セッサ・コアからの給電を遮断する信号を受信できます。この信号は、パワーアップ時にハイの場合に真となり、一般的な多くのレギュレータのロー時に真となるシャットダウン入力に直接接続できます。
休止状態の間、すべての外部電源ピン（VDD_EXT、VDD_USB、VDD_DMC）には、引き続き給電できるため、外部バッファの必要性はありません。外部電圧レギュレータは、SYS_HWRST
ピンをアサートすることでこのパワー・ダウン状態からアクティブになることができます。これによりブート・シーケンスが開始されます。SYS_EXTWAKE は外部電圧レギュレータに対しウェイクアップを指示します。

システム・デバッグ
プロセッサには、システム・デバッグを容易にする様々な機能があります。これらについて以下のセクションで説明します。

システム・ウォッチドッグ・ユニット
システム・ウォッチドッグ・ユニット（SWU）は、1 本のシス
テム・バスに接続する単一モジュールで、トランザクションのモニタリングを行います。1 つの SWU が、各システム・スレー
ブにつながるバスに付随しています。SWU は、システム・バスのアドレス・チャンネル信号すべてに対しポートを備えています。各 SWU には、関連したハードウェアを持つレジスタの 4 つのマッチ・グループがあります。これら 4 つのマッチ・グルー
プは独立に動作しますが、共通のイベント（割込み、トリガな
ど）出力は共有します。

Rev. D

CrossCore Embedded Studio は、EclipseTM のフレームワークを基盤とします。これはアナログ・デバイセズのほとんどのプロセッ
サ・ファミリに対応しており、マルチコア・デバイスなどの将
来のプロセッサにとって最適な IDE です。CrossCore Embedded
Studio は、使用可能なソフトウェア・アドインを継ぎ目なく統合し、リアルタイム・オペレーティング・システム、ファイ
ル・システム、TCP/IP スタック、USB スタック、アルゴリズ
ム・ソフトウェア・モジュール、評価用ハードウェア・ボー
ド・サポート・パッケージなどをサポートします。詳細については www.analog.com/jp/cces を参照してください。

EZ-KIT Lite 評価用ボード
プ ロセ ッサの評 価用 に、アナ ログ ・デバイ セズ は、広範 な
EZ-KIT Lite®評価用ボードを提供します。プロセッサおよび主要
ペリフェラルを含んだこの評価用ボードは、オンチップ・エ
ミュレーション能力やその他の評価／開発機能もサポートしま
す。また、様々な EZ-Extenders®も利用可能です。これは、オー
ディオおよびビデオ処理など、追加の特別な機能を提供する
ドータ・ボードです。詳細については、www.analog.com/jp に移動し、「ezkit」または「ezextender」を検索してください。

EZ-KIT Lite 評価用キット
アナログ・デバイセズのプロセッサを使用した開発について詳細を知るためのコスト効率の高い方法について、アナログ・デ
バイセズは、幅広い EZKIT Lite 評価用キットを提供しています。
各評価用キットには、EZ-KIT Lite 評価用ボード、利用可能な
IDE の評価用バージョンをダウンロードする方法、USB ケーブ
ル、電源が付属しています。EZ-KIT Lite ボードの USB コント
ローラはユーザの PC の USB ポートに接続し、これにより、選択した IDE 評価用スイートがオンボード・プロセッサをイン
サーキットでエミュレートできます。これは、ユーザによる
EZ-KIT Lite システムのプログラムのダウンロード、実行、デバッグを許可します。また、ユーザ固有のブート・コードを保存するオンボード・フラッシュ・デバイスのインサーキット・
プログラミングもサポートするため、スタンドアロン動作が可能です。CrossCore Embedded Studio のシングル・ライセンス版（別売）をインストールすることで、ユーザは、サポートされた EZ-KIT やアナログ・デバイセズのサポートされたプロセッサを使用する、カスタム・システム用のソフトウェアを開発できます。

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ADSP-BF700/701/702/703/704/705/706/707

データシートADSP-BF706 EZ-KIT Mini

エミュレータ対応 DSP ボード（ターゲット）の設計

ADSP-BF706 EZ-KIT Mini 製品（ADZS-BF706-EZMini）には、ADSP-BF706 プロセッサが内蔵され、必要なすべてのハード
ウェアと共に提供されます。ユーザは評価を直ちに開始できます。EZ-KIT Mini には、スタンドアロンの評価用ボードと USB
ケーブルが付属しています。EZ-KIT Mini はオンボード・デバッ
グ・エージェントが一緒に送付されます。

組み込みシステムのテストとデバッグのため、アナログ・デバ
イセズは、エミュレータのファミリを提供します。DAP をイ
ネーブルした各プロセッサに対し、アナログ・デバイセズは、IEEE 1149.1 JTAG テスト・アクセス・ポート（TAP）、シリア
ル・ワイヤ・デバッグ・ポート（SWJ-DP）およびトレース機能を供給します。インサーキット・エミュレーションは JTAG ま
たは SWD インターフェースを用いることで容易になります。エミュレータは、プロセッサの TAP を通じてプロセッサの内部機
能にアクセスします。それにより、設計者は、コードの読み込
み、ブレークポイントの設定、変数、メモリ、レジスタの表示ができます。エミュレータがトレースとデバッグを行えるよう、
ターゲット・ボードには、プロセッサの DAP がエミュレータと接続できるようにするヘッダが含まれていることが必要です。

TM

この評価用ボードは、CrossCore Embedded Studio（CCES）開発
ツールと組み合わせて使用するよう設計されており、ADSPBF706 Blackfin プロセッサの諸機能をテストできます。

Blackfin 低消費電力イメージング・プラットフォーム（BLIP）
Blackfin 低消費電力イメージング・プラットフォーム（BLIP）
は、ADSP-BF707 Blackfin プロセッサとアナログ・デバイセズのソフトウェア・コード・ライブラリを統合しています。コード・ライブラリは、屋内および屋外の環境で人や車の存在および挙動を検出するよう、最適化されています。BLIP ハードウェ
ア・プラットフォームは、占有率ソフトウェア・モジュールを
プリロードして提供されます。

CrossCore Embedded Studio 用ソフトウェア・
アドイン
アナログ・デバイセズは、CrossCore Embedded Studio を継ぎ目なく統合しその機能を拡張し開発時間を削減する、ソフトウェ
ア・アドインを提供します。アドインには、評価用ハードウェ
ア用のボード・サポート・パッケージ、様々なミドルウェア・
パッケージ、アルゴリズム・モジュールが含まれます。マニュ
アル、ヘルプ、設定用ダイアログ、コード例がこれらのアドインに備わっており、アドインのインストール後に CrossCore
Embedded Studio IDE で表示できます。

評価用ハードウェア用ボード・サポート・パッケージ
EZ-KIT Lite 評価用ボードおよび EZExtender ドータ・カードに対するソフトウェア・サポートが、ボード・サポート・パッケー
ジ（BSP）と呼ばれるソフトウェア・アドインによって提供されます。BSP には、必要なドライバ、関連するリリース・ノー
ト、所定の評価用ハードウェアに対する精選したコード例が含まれます。特定の BSP に対するダウンロード・リンクは、関連する EZ-KIT または EZExtender 製品のウェブ・ページにあります。リンクは製品のウェブ・ページの［製品ダウンロード］領
域にあります。

ミドルウェア・パッケージ
アナログ・デバイセズは、リアルタイム・オペレーティング・
システム、ファイル・システム、USB スタック、TCP/IP スタッ
クなどのミドルウェア・アドインを個別に提供します。詳細については、以下のウェブ・ページを参照してください。

• www.analog.com/ucos3• www.analog.com/ucfs• www.analog.com/ucusbd• www.analog.com/lwip

機構的なレイアウト、シングル・プロセッサの接続、信号バッ
ファリング、信号終端、エミュレータ・ポッドのロジックなど、
ターゲット・ボードの設計課題に関する詳細は、メーカーにお問い合わせください。

その他の情報ADSP-BF70x プロセッサに関する以下の技術文書がアナログ・
デバイセズのウェブサイトで電子的にアクセスできます。

• ADSP-BF70x Blackfin+ Processor Hardware Reference• ADSP-BF70x Blackfin+ Processor Programming Reference• ADSP-BF70x Blackfin+ Processor Anomaly List

関連シグナル・チェーン
シグナル・チェーンは、シグナル・コンディショニング用の電子コンポーネントで、入力（リアルタイム現象のサンプリン
グ・データまたは保存データから取得したデータ）を連続的に受信すると共に、チェーンの一部の出力を次段への入力に供給します。シグナル・チェーンは多くの場合、データの収集や処理を行ったり、リアルタイム現象の分析に基づいてシステムを制御したりする、信号処理アプリケーションで用いられます。
アナログ・デバイセズは、互いに良好な連携動作をするよう設計された信号処理コンポーネントを提供することで、信号処理システムの開発を容易にします。特定のアプリケーションと関連するコンポーネントの間の関係を表示するツールは、
www.analog.com/jp のウェブサイトで入手できます。
Circuits from the Lab® 実 用 回 路 集 の サ イ ト（https://www.analog.com/jp/circuits）のアプリケーション・シグ
ナル・チェーンのページには以下の情報が示されています。

アルゴリズム・モジュール開発を加速するために、アナログ・デバイセズは、一般的に用いられているオーディオおよびビデオ処理アルゴリズムを実行
す る ア ド イ ン を 提 供 し て い ま す 。 こ れ ら は 、 CrossCore
Embedded Studio の使用時に用いることができます。詳細については、www.analog.com/jp に移動し、「Blackfin ソフトウェア・
モジュール」または「SHARC ソフトウェア・モジュール」で検索してください。

Rev. D

アナログ・デバイセズのエミュレータは、JTG_TRSTをアクティブ・ハイに駆動します。サード・パーティのエミュレータ
は、JTG_TRSTにプルアップを必要とする場合があり、そのた
めJTG_TRSTをハイに駆動しません。このタイプのサード・パーティのエミュレータを用いる場合、JTG_TRSTはパワー
アップ・リセット時には依然としてローに駆動する必要があり
ますが、その後は、何らかのエミュレーションまたはバウンダ
リ・スキャン動作の前に外部からハイに駆動する必要があります。POR 仕様についての詳細な情報は、パワーアップ・リセッ
トのタイミングのセクションを参照してください。

• 様々な回路タイプとアプリケーション向けシグナル・チェー
ンのグラフィカルな回路ブロック図• ガイドとアプリケーション情報を選択するための各チェーンの部品のドリルダウン・リンク• ベスト・プラクティスの設計技術を適用するリファレンス設－ 16/114 －計

2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシートADSP-BF70x の信号の詳細な説明
各ピンの詳細な説明を表 6 に記載します。
表 6. ADSP-BF70x の信号の詳細な説明
ポート名

方向

説明

CAN_RX

Input

受信。通常、外部 CAN トランシーバーの RX 出力です。

CAN_TX

Output送信。通常、外部 CAN トランシーバーの TX 入力です。

CNT_DG

Input

カウント・ダウンおよびゲート。動作モードに応じて、この入力はカウント・ダウン信号またはゲート信号として機能します。カウント・ダウン − この入力により GP カウンタがデクリメントします。ゲート − GP カウンタのインクリメントまたはデクリメントが停止します。

CNT_UD

Input

カウント・アップおよび方向。動作モードに応じて、この入力はカウント・アップ信号または方向信号として機能します。
カウント・アップ − この入力により GP カウンタがインクリメントします。方向 − GP カウンタがインクリメントするかデクリメントするかを選択します。

CNT_ZM

Input

カウント・ゼロ・マーカー。ロータリ・デバイスのゼロ・マーカー出力に接続する入力、または、プッシュボタンの押下を検出する入力。

DMC_Ann

Outputアドレス n。アドレス・バスです。

DMC_BAn

Outputバンク・アドレス入力 n。ACTIVATE、READ、WRITE、または PRECHARGE コマンドが、ダイナミック・メモリのどの内部バンクに適用されている状態かを定義します。また、LOAD MODE REGISTER コマンド時に、どのモード・レジスタ（MR、EMR、EMR2、EMR3）にロードされるかを定義します。

DMC_CAS

Output

列アドレス・ストローブ。外部ダイナミック・メモリが他の DMC コマンド信号と連携して実行する動作を定義します。ダ
イナミック・メモリの CAS 入力に接続します。

DMC_CK

Outputクロック。DCLK を外部ダイナミック・メモリに出力します。

DMC_CK
DMC_CKE

Outputクロック（補数）。DMC_CK の補数です。

Outputクロック・イネーブル。アクティブ・ハイのクロック・イネーブルです。ダイナミック・メモリの CKE 入力に接続します。

DMC_CSnDMC_DQnn

Output

チップ・セレクト n。この信号がアサートされた場合にのみ、コマンドはメモリに認識されます。

I/O

データ n。双方向データ・バスです。

DMC_LDM

Output下位バイト用データ・マスク。ハイに駆動されると DMC_DQ07:DMC_DQ00 の書込みデータをマスクします。ダイナミッ
ク・メモリにより、データ・ストローブの両エッジでサンプリングされます。

DMC_LDQS

I/O

下位バイト用データ・ストローブ。DMC_DQ07:DMC_DQ00 のデータ・ストローブです。データ書込みで出力します。デー
タ読出しで入力します。レジスタの設定により、シングルエンドまたは差動とすることができます。

DMC_LDQSDMC_ODT

I/O

下位バイト用データ・ストローブ（補数）。LDQS の補数です。シングルエンド・モードでは使用しません。

Outputオン・ダイ終端。ハイに駆動時、ダイナミック・メモリの終端抵抗をイネーブルします（メモリが正しく設定されていることが前提）。ODT はコマンドが読出しか書込みかによらず、イネーブル／ディスエーブルされます。

DMC_RAS

Output

行アドレス・ストローブ。外部ダイナミック・メモリが他の DMC コマンド信号と連携して実行する動作を定義します。ダ
イナミック・メモリの RAS 入力に接続します。

DMC_UDM

Output

上位バイト用データ・マスク。マスクハイに駆動されると DMC_DQ15:DMC_DQ08 の書込みデータをマスクします。ダイ
ナミック・メモリにより、データ・ストローブの両エッジでサンプリングされます。

DMC_UDQS

I/O

上位バイト用データ・ストローブ。DMC_DQ15:DMC_DQ08 のデータ・ストローブです。データ書込みで出力します。デー
タ読出しで入力します。レジスタの設定により、シングルエンドまたは差動とすることができます。

DMC_UDQSDMC_VREF

I/O

上位バイト用データ・ストローブ（補数）。DMC_UDQS の補数です。シングルエンド・モードでは使用しません。

Input

電圧リファレンス。VDD_DMC 電圧の中点に接続します。DMC0_VREF ピンに印加します。

DMC_WE

Output

書込みイネーブル。外部ダイナミック・メモリが他の DMC コマンド信号と連携して実行する動作を定義します。ダイナ
ミック・メモリの WE 入力に接続します。

PPI_CLK

I/O

クロック。外部クロック・モードでの入力、内部クロック・モードでの出力です。

PPI_Dnn

I/O

データ n。双方向データ・バスです。

PPI_FS1

I/O

フレーム同期 1（HSYNC）。動作は EPPI のモードに依存します。詳細については EPPI の HRM の章を参照してください。

PPI_FS2

I/O

フレーム同期 2（VSYNC）。動作は EPPI のモードに依存します。詳細については EPPI の HRM の章を参照してください。

PPI_FS3

I/O

フレーム同期 3（FIELD）。動作は EPPI のモードに依存します。詳細については EPPI の HRM の章を参照してください。

HADC_VINn

Input

チャンネル n でのアナログ入力。デジタル変換用のアナログ電圧入力です。

Rev. D－ 17/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 6. ADSP-BF70x の信号の詳細な説明（続き）
ポート名

方向

HADC_VREFN

Input

ADC 用グラウンド・リファレンス。データシートの仕様を満たす外部電圧リファレンスに接続します。

HADC_VREFP

Input

ADC 用外部リファレンス。データシートの仕様を満たす外部電圧リファレンスに接続します。

MSI_CD
MSI_CLK

Input

カード検出。SD ソケットのプルアップ抵抗およびカード検出出力に接続します。

Outputクロック。クロック信号は、MSI から接続されたデバイスに印加されます。

MSI_CMD

I/O

コマンド。接続したデバイスにコマンドを送信しその応答を受信するために用います。

MSI_Dn

I/O

データ n。双方向データ・バスです。

MSI_INTInput

eSDIO 割込み入力。eSDIO に対してのみ使用します。eSDIO カードの割込み出力に接続します。割込みは、カードへのMSI クロックがオフになっている場合でもサンプリングできます。

Px_nn

I/O

位置 n。汎用入出力です。プログラミングの詳細については、HRM の GP ポートの章を参照してください。

RTC_CLKIN

Input

水晶振動子入力／外部発振器接続。外部クロック源または水晶振動子に接続します。

RTC_XTAL

Output水晶振動子出力。外部水晶振動子を駆動します。外部クロックが RTC_CLKIN を駆動している場合は、無接続のままにする必要があります。

SMC_ABEn

Output

バイト・イネーブル n。アクセスされているのがメモリの上位バイトか下位バイトかを示します。非同期書込みが 16 ビッ
ト・メモリの上位バイトに行われる場合、SMC_ABE1 = 0 かつSMC_ABE0 = 1 です。非同期書込みが 16 ビット・メモリの下位バイトに行われる場合、SMC_ABE1 = 1 かつSMC_ABE0 = 0 です。

SMC_AMSn

Output

メモリ・セレクト n。通常、メモリ・デバイスのチップ・セレクトに接続します。

SMC_AOE
SMC_ARDY

Output

出力イネーブル。読出しアクセスのセットアップ期間の開始時にアサートされます。

Input

非同期レディ。トランザクションを更に続けることができる場合にそれを SMC に通知するためにメモリ・デバイスが用いるフロー制御信号です。

SMC_ARE

Output

読出しイネーブル。読出しアクセスの開始時にアサートされます。

SMC_AWE
SMC_Ann

Output

書込みイネーブル。書込みアクセス期間の間アサートされます。

Outputアドレス n。アドレス・バスです。

SMC_Dnn

I/O

データ n。双方向データ・バスです。

SPI_CLK

I/O

クロック。スレーブ・モードでは入力、マスタ・モードでは出力です。

SPI_D2

I/O

データ 2。クワッド・モードにおいてシリアル・データを転送するために用います。ODM モードが有効な場合はオープン
ドレインです。

SPI_D3

I/O

データ 3。クワッド・モードにおいてシリアル・データを転送するために用います。ODM モードが有効な場合はオープン
ドレインです。

SPI_MISO

I/O

マスタ・イン、スレーブ・アウト。シリアル・データを転送するために用います。デュアル・モードおよびクワッド・
モードでは、SPI_MOSI と同じ方向で動作します。ODM モードが有効な場合はオープンドレインです。

SPI_MOSI

I/O

マスタ・アウト、スレーブ・イン。シリアル・データを転送するために用います。デュアル・モードおよびクワッド・
モードでは、SPI_MISO と同じ方向で動作します。ODM モードが有効な場合はオープンドレインです。

SPI_RDY

I/O

レディ。オプションのフロー信号です。スレーブ・モードでは出力、マスタ・モードでは入力です。

SPI_SELn

Output

スレーブ・セレクト出力 n。マスタ・モードで用いて目的のスレーブをイネーブルします。

SPI_SS

Input

スレーブ・セレクト入力。スレーブ・モード − スレーブ・セレクト・インプットとして機能します。マスタ・モード - 複数のマスタがある場合に、オプションで SPI のエラー検出入力として機能します。

SPT_ACLK

I/O

チャンネル A のクロック。データとフレーム同期は、このクロックを基準にして駆動／サンプリングされます。この信号は、内部でも外部でも生成できます。

SPT_AD0

I/O

チャンネル A のデータ 0。主双方向データ I/O。この信号は、シリアル・データを送信するための出力として、あるいは、
シリアル・データを受信するための入力として、設定できます。

SPT_AD1

I/O

チャンネル A のデータ 1。副双方向データ I/O。この信号は、シリアル・データを送信するための出力として、あるいは、
シリアル・データを受信するための入力として、設定できます。

SPT_AFS

I/O

チャンネル A のフレーム同期。フレーム同期パルスによって、シリアル・データのシフトが開始されます。この信号は、内部でも外部でも生成できます。

SPT_ATDV

Outputチャンネル A の送信データ有効。この信号はオプションで、SPORT がマルチチャンネル送信モードに設定されている場
合にのみアクティブになります。スロットがイネーブルされている間アサートされます。

Rev. D説明－ 18/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 6. ADSP-BF70x の信号の詳細な説明（続き）
ポート名

方向

説明

SPT_BCLK

I/O

チャンネル B のクロック。データとフレーム同期は、このクロックを基準にして駆動／サンプリングされます。この信号は、内部でも外部でも生成できます。

SPT_BD0

I/O

チャンネル B のデータ 0。主双方向データ I/O。この信号は、シリアル・データを送信するための出力として、あるいは、
シリアル・データを受信するための入力として、設定できます。

SPT_BD1

I/O

チャンネル B のデータ 1。副双方向データ I/O。この信号は、シリアル・データを送信するための出力として、あるいは、
シリアル・データを受信するための入力として、設定できます。

SPT_BFS

I/O

チャンネル B のフレーム同期。フレーム同期パルスによって、シリアル・データのシフトが開始されます。この信号は、内部でも外部でも生成できます。

SPT_BTDV

Outputチャンネル B の送信データ有効。この信号はオプションで、SPORT がマルチチャンネル送信モードに設定されている場
合にのみアクティブになります。スロットがイネーブルされている間アサートされます。

SYS_BMODEn

Input

ブート・モード制御 n。プロセッサのブート・モードを選択します。

SYS_CLKIN

Input

クロック／水晶振動子入力。外部クロック源または水晶振動子に接続します。

SYS_CLKOUT

Outputプロセッサ・クロック出力。内部クロックを出力します。クロックは分周できます。詳細については HRM の CGU の章を参照してください。

SYS_EXTWAKE

Output外部ウェイク制御。休止時にはロー、それ以外の場合はハイに駆動します。通常、VDD_INT 電源を制御している電圧レ
ギュレータのイネーブル入力に接続します。

SYS_FAULT

I/O

アクティブロー・フォルト出力。動作モードに応じて、内部フォルトの指示、または外部フォルトの検出を行います。

SYS_HWRST

Input

プロセッサ・ハードウェア・リセット制御。アサートされるとデバイスをリセットします。

SYS_NMI

Input

マスク不能割込み。詳細についてはプロセッサのハードウェア・リファレンスおよびプログラミング・リファレンスを参照してください。

SYS_RESOUT
SYS_WAKEn

Output

リセット出力。デバイスがリセット状態または休止状態であることを示します。

Input

省電力モード・ウェイクアップ n。ディープ・スリープ・モードや休止モードのためのウェイクアップ・ソース入力です。

SYS_XTAL

Output水晶振動子出力。外部水晶振動子を駆動します。外部クロックが CLKIN を駆動している場合は、無接続のままにする必要があります。

JTG_SWCLK

Input

シリアル・ワイヤ・クロック。デバッグ時にターゲットとの間でデータをクロック入力およびクロック出力します。

JTG_SWDIO

I/O

シリアル・ワイヤ DIO。デバッグ時にターゲットとの間でシリアル・データを送受信します。

JTG_SWO

Output

シリアル・ワイヤ・アウト。トレース・データをエミュレータに供給します。

JTG_TCK

Input

JTAG クロック。JTAG テスト・アクセス・ポートのクロックです。

JTG_TDI

Input

JTAG シリアル・データ入力。JTAG テスト・アクセス・ポートのデータ入力です。

JTG_TDO

Output

JTAG シリアル・データ出力。JTAG テスト・アクセス・ポートのデータ出力です。

JTG_TMS

Input

JTAG モードの選択。JTAG テスト・アクセス・ポート・モードの選択を行います。

JTG_TRST
TM_ACIn

Input

JTAG リセット。JTAG テスト・アクセス・ポートをリセットします。

Input

代替キャプチャ入力 n。WIDCAP、WATCHDOG、PININT の各モードで追加入力を供給します。

TM_ACLKn

Input

代替クロック n。個々のタイマーで使用できるよう、追加のタイム・ベースを提供します。

TM_CLK

Input

クロック。すべての GP タイマーで使用できるよう追加のグローバル・タイム・ベースを提供します。

TM_TMRn

I/O

タイマーn。各タイマーのメインの入出力信号です。

TRACE_CLK

Outputトレース・クロック。クロック出力です。

TRACE_Dnn

Outputトレース・データ n。一方向のデータ・バスです。

TWI_SCL

I/O

シリアル・クロック。マスタの場合クロック出力、スレーブの場合クロック入力です。

TWI_SDA

I/O

シリアル・データ。データを受信または送信します。

UART_CTS

Input

送信許可。フロー制御信号です。

UART_RTS

Output送信要求。フロー制御信号です。

UART_RX

Input

受信。受信入力です。通常、通信先のデバイスの電気的条件を満たすトランシーバーに接続します。

UART_TX
USB_CLKIN

Output送信。送信出力です。通常、通信先のデバイスの電気的条件を満たすトランシーバーに接続します。

Input

クロック／水晶振動子入力。このクロック入力は PLL によって逓倍され、USB クロックを形成します。周波数や許容誤差の情報については、データシートの仕様を参照してください。

Rev. D－ 19/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 6. ADSP-BF70x の信号の詳細な説明（続き）
ポート名

方向

説明

USB_DM

I/O

データ−。双方向の差動データ・ラインです。

USB_DP

I/O

データ+。双方向の差動データ・ラインです。

USB_IDInput

OTG の ID。コントローラがホストかデバイスかを検出します。この信号は、A タイプのプラグが検出された場合（USBコントローラは A デバイスであることが示された場合）にローにプルダウンされますが、B タイプのプラグが検出された場合（USB コントローラは B デバイスであることが示された場合）はハイになります。

USB_VBC

Output

VBUS の制御。ホスト・モードの場合に VBUS に供給される外部電圧源を制御します。オープンドレインに設定できます。極性も設定可能です。

USB_VBUS

I/O

バス電圧。ホスト・モードおよびデバイス・モード時にバス電圧に接続します。

USB_XTAL

Output水晶振動子。外部水晶振動子を駆動します。外部クロックが USB_CLKIN を駆動している場合は、無接続のままにする必要があります。

Rev. D－ 20/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

184 ボール CSP_BGA の信号の説明
プロセッサのピン定義を表 7 に示します。この表の各列には、以下の情報が示されています。

• 信号名：表の信号名の列には、すべてのピンの信号名とすべてのピンの GPIO マルチプレックス・ピン機能（該当の場合）が記載されています。
• 説明：表の説明の列には、信号の詳しい（説明的な）名前が示されています。

• 汎用ポート：表のポートの列では、その信号が汎用 I/O ポー
ト・ピンで別の信号とマルチプレックスされるかどうかを示します。
• ピン名：表のピン名の列は、信号が配置される（単一機能ピンの場合）、あるいはマルチプレックスされる（汎用 I/O ピ
ンの場合）、パッケージ・ピンの名前（パワーオン・リセット時）を特定します。

表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明
信号名

説明

ポート

ピン名

CAN0_RXCAN0 の受信

C

PC_02

CAN0_TX

CAN0 の送信

C

PC_03

CAN1_RXCAN1 の受信

A

PA_12

CAN1_TX

CAN1 の送信

A

PA_13

CNT0_DG

CNT0 のカウント・ダウンおよびゲート

A

PA_07

CNT0_UD

CNT0 のカウント・アップおよび方向

A

PA_15

CNT0_ZM

CNT0 のカウント・ゼロ・マーカー

A

PA_13

DMC0_A00

DMC0 のアドレス 0

Not Muxed

DMC0_A00

DMC0_A01

DMC0 のアドレス 1

Not Muxed

DMC0_A01

DMC0_A02

DMC0 のアドレス 2

Not Muxed

DMC0_A02

DMC0_A03

DMC0 のアドレス 3

Not Muxed

DMC0_A03

DMC0_A04

DMC0 のアドレス 4

Not Muxed

DMC0_A04

DMC0_A05

DMC0 のアドレス 5

Not Muxed

DMC0_A05

DMC0_A06

DMC0 のアドレス 6

Not Muxed

DMC0_A06

DMC0_A07

DMC0 のアドレス 7

Not Muxed

DMC0_A07

DMC0_A08

DMC0 のアドレス 8

Not Muxed

DMC0_A08

DMC0_A09

DMC0 のアドレス 9

Not Muxed

DMC0_A09

DMC0_A10

DMC0 のアドレス 10

Not Muxed

DMC0_A10

DMC0_A11

DMC0 のアドレス 11

Not Muxed

DMC0_A11

DMC0_A12

DMC0 のアドレス 12

Not Muxed

DMC0_A12

DMC0_A13

DMC0 のアドレス 13

Not Muxed

DMC0_A13

DMC0_BA0

DMC0 のバンク・アドレス入力 0

Not Muxed

DMC0_BA0DMC0_BA1

DMC0 のバンク・アドレス入力 1

Not Muxed

DMC0_BA1

DMC0_BA2

DMC0 のバンク・アドレス入力 2

Not Muxed

DMC0_BA2

DMC0_CAS
DMC0_CKDMC0 の列アドレス・ストローブ

Not Muxed

DMC0 のクロック

Not Muxed

DMC0_CAS
DMC0_CK

DMC0_CKE

DMC0 のクロック・イネーブル

Not Muxed

DMC0_CKE

DMC0_CKDMC0 のクロック（補数）Not Muxed

DMC0_CK

DMC0_CS0DMC0_DQ00

DMC0 のチップ・セレクト 0

Not Muxed

DMC0 のデータ 0

Not Muxed

DMC0_CS0DMC0_DQ00

DMC0_DQ01

DMC0 のデータ 1

Not Muxed

DMC0_DQ01

DMC0_DQ02

DMC0 のデータ 2

Not Muxed

DMC0_DQ02

DMC0_DQ03

DMC0 のデータ 3

Not Muxed

DMC0_DQ03

DMC0_DQ04

DMC0 のデータ 4

Not Muxed

DMC0_DQ04

DMC0_DQ05

DMC0 のデータ 5

Not Muxed

DMC0_DQ05

DMC0_DQ06

DMC0 のデータ 6

Not Muxed

DMC0_DQ06

Rev. D－ 21/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明（続き）
信号名

説明

ポート

ピン名

DMC0_DQ07

DMC0 のデータ 7

Not Muxed

DMC0_DQ07

DMC0_DQ08

DMC0 のデータ 8

Not Muxed

DMC0_DQ08

DMC0_DQ09

DMC0 のデータ 9

Not Muxed

DMC0_DQ09

DMC0_DQ10

DMC0 のデータ 10

Not Muxed

DMC0_DQ10

DMC0_DQ11

DMC0 のデータ 11

Not Muxed

DMC0_DQ11

DMC0_DQ12

DMC0 のデータ 12

Not Muxed

DMC0_DQ12

DMC0_DQ13

DMC0 のデータ 13

Not Muxed

DMC0_DQ13

DMC0_DQ14

DMC0 のデータ 14

Not Muxed

DMC0_DQ14

DMC0_DQ15

DMC0 のデータ 15

Not Muxed

DMC0_DQ15

DMC0_LDM

DMC0 の下位バイト用データ・マスク

Not Muxed

DMC0_LDM

DMC0_LDQSDMC0 の下位バイト用データ・ストローブ

Not Muxed

DMC0_LDQS

DMC0_LDQS
DMC0_ODTDMC0 の下位バイト用データ・ストローブ（補数）Not Muxed

DMC0 のオン・ダイ終端

Not Muxed

DMC0_LDQS
DMC0_ODTDMC0_RAS
DMC0_UDM

DMC0 の行アドレス・ストローブ

Not Muxed

DMC0 の上位バイト用データ・マスク

Not Muxed

DMC0_RAS
DMC0_UDM

DMC0_UDQS

DMC0 の上位バイト用データ・ストローブ

Not Muxed

DMC0_UDQS

DMC0_UDQS
DMC0_VREF

DMC0 の上位バイト用データ・ストローブ（補数）Not Muxed

DMC0 の電圧リファレンス

Not Muxed

DMC0_UDQS
DMC0_VREF

DMC0_WE
GND

DMC0 の書込みイネーブル

Not Muxedグラウンド

Not Muxed

DMC0_WE
GND

GND_HADC

グラウンド HADC

Not Muxed

GND_HADCHADC0_VIN0

HADC0 のチャンネル 0 でのアナログ入力

Not Muxed

HADC0_VIN0

HADC0_VIN1

HADC0 のチャンネル 1 でのアナログ入力

Not Muxed

HADC0_VIN1

HADC0_VIN2

HADC0 のチャンネル 2 でのアナログ入力

Not Muxed

HADC0_VIN2

HADC0_VIN3

HADC0 のチャンネル 3 でのアナログ入力

Not Muxed

HADC0_VIN3

HADC0_VREFN

HADC0 の ADC 用グラウンド・リファレンス

Not Muxed

HADC0_VREFN

HADC0_VREFP

HADC0 の ADC 用外部リファレンス

Not Muxed

HADC0_VREFPJTG_SWCLKTAPC0 のシリアル・ワイヤ・クロック

Not Muxed

JTG_TCK_SWCLK

JTG_SWDIOTAPC0 のシリアル・ワイヤ DIO

Not Muxed

JTG_TMS_SWDIOJTG_SWO

TAPC0 のシリアル・ワイヤ出力

Not Muxed

JTG_TDO_SWO

JTG_TCKTAPC0 の JTAG クロックNot Muxed

JTG_TCK_SWCLK

JTG_TDITAPC0 の JTAG シリアル・データ入力

Not Muxed

JTG_TDI

JTG_TDOTAPC0 の JTAG シリアル・データ出力

Not Muxed

JTG_TDO_SWO

JTG_TMSTAPC0 の JTAG モード選択

Not Muxed

JTG_TMS_SWDIOJTG_TRSTTAPC0 の JTAG リセット

Not Muxed

MSI0_CD
MSI0_CLK

MSI0 のカード検出

A

JTG_TRST
PA_08

MSI0 のクロック

C

PC_09

MSI0_CMD

MSI0 のコマンド

C

PC_05

MSI0_D0

MSI0 のデータ 0

C

PC_08

MSI0_D1

MSI0 のデータ 1

C

PC_04

MSI0_D2

MSI0 のデータ 2

C

PC_07

MSI0_D3

MSI0 のデータ 3

C

PC_06

MSI0_D4

MSI0 のデータ 4

C

PC_10

MSI0_D5

MSI0 のデータ 5

C

PC_11

MSI0_D6

MSI0 のデータ 6

C

PC_12

MSI0_D7

MSI0 のデータ 7

C

PC_13

Rev. D－ 22/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明（続き）
信号名

説明

ポート

MSI0_INT
PA_00-PA_15

MSI0 の eSDIO 割込み入力

C

PC_14

位置 00～位置 15

A

PA_00-PA_15

PB_00-PB_15

位置 00～位置 15

B

PB_00-PB_15

PC_00-PC_14

位置 00～位置 14C

PC_00-PC_14

PPI0_CLKEPPI0 のクロック

A

PA_14

PPI0_D00

EPPI0 のデータ 0

B

PB_07

PPI0_D01

EPPI0 のデータ 1

B

PB_06

PPI0_D02

EPPI0 のデータ 2

B

PB_05

PPI0_D03

EPPI0 のデータ 3

B

PB_04

PPI0_D04

EPPI0 のデータ 4

B

PB_03

PPI0_D05

EPPI0 のデータ 5

B

PB_02

PPI0_D06

EPPI0 のデータ 6

B

PB_01

PPI0_D07

EPPI0 のデータ 7

B

PB_00

PPI0_D08

EPPI0 のデータ 8

A

PA_11

PPI0_D09

EPPI0 のデータ 9

A

PA_10

PPI0_D10

EPPI0 のデータ 10

A

PA_09

PPI0_D11

EPPI0 のデータ 11

A

PA_08

PPI0_D12

EPPI0 のデータ 12

C

PC_03

PPI0_D13

EPPI0 のデータ 13

C

PC_02

PPI0_D14

EPPI0 のデータ 14

C

PC_01

PPI0_D15

EPPI0 のデータ 15

C

PC_00

PPI0_D16

EPPI0 のデータ 16

B

PB_08

PPI0_D17

EPPI0 のデータ 17

B

PB_09

PPI0_FS1

EPPI0 のフレーム同期 1（HSYNC）

A

PA_12

PPI0_FS2

EPPI0 のフレーム同期 2（VSYNC）

A

PA_13

PPI0_FS3

EPPI0 のフレーム同期 3（FIELD）

A

PA_15

RTC0_CLKIN

RTC0 の水晶振動子入力／外部発振器接続

Not Muxed

RTC0_CLKIN

RTC0_XTAL

RTC0 の水晶振動子出力

Not Muxed

RTC0_XTAL

SMC0_A01

SMC0 のアドレス 1

A

PA_08

SMC0_A02

SMC0 のアドレス 2

A

PA_09

SMC0_A03

SMC0 のアドレス 3

A

PA_10

SMC0_A04

SMC0 のアドレス 4

A

PA_11

SMC0_A05

SMC0 のアドレス 5

A

PA_07

SMC0_A06

SMC0 のアドレス 6

A

PA_06

SMC0_A07

SMC0 のアドレス 7

A

PA_05

SMC0_A08

SMC0 のアドレス 8

A

PA_04

SMC0_A09

SMC0 のアドレス 9

C

PC_01

SMC0_A10

SMC0 のアドレス 10

C

PC_02

SMC0_A11

SMC0 のアドレス 11

C

PC_03

SMC0_A12

SMC0 のアドレス 12

C

PC_04

SMC0_ABE0

SMC0 のバイト・イネーブル 0

A

PA_00

SMC0_ABE1

SMC0 のバイト・イネーブル 1

A

PA_01

SMC0_AMS0

SMC0 のメモリ・セレクト 0

A

PA_15

SMC0_AMS1

SMC0 のメモリ・セレクト 1

A

PA_02

SMC0_AOE
SMC0_ARDY

SMC0 の出力イネーブル

A

PA_12

SMC0 の非同期レディ

A

PA_03

Rev. D－ 23/114 －

ピン名

2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明（続き）
信号名

説明

ポート

SMC0_ARE

SMC0 の読出しイネーブル

A

PA_13

SMC0_AWE
SMC0_D00

SMC0 の書込みイネーブル

A

PA_14

SMC0 のデータ 0

B

PB_07

SMC0_D01

SMC0 のデータ 1

B

PB_06

SMC0_D02

SMC0 のデータ 2

B

PB_05

SMC0_D03

SMC0 のデータ 3

B

PB_04

SMC0_D04

SMC0 のデータ 4

B

PB_03

SMC0_D05

SMC0 のデータ 5

B

PB_02

SMC0_D06

SMC0 のデータ 6

B

PB_01

SMC0_D07

SMC0 のデータ 7

B

PB_00

SMC0_D08

SMC0 のデータ 8

B

PB_08

SMC0_D09

SMC0 のデータ 9

B

PB_09

SMC0_D10

SMC0 のデータ 10

B

PB_10

SMC0_D11

SMC0 のデータ 11

B

PB_11

SMC0_D12

SMC0 のデータ 12

B

PB_12

SMC0_D13

SMC0 のデータ 13

B

PB_13

SMC0_D14

SMC0 のデータ 14

B

PB_14

SMC0_D15

SMC0 のデータ 15

B

PB_15

SPI0_CLK

SPI0 のクロック

B

PB_00

SPI0_CLK

SPI0 のクロック

C

PC_04

SPI0_D2

SPI0 のデータ 2

B

PB_03

SPI0_D2

SPI0 のデータ 2

C

PC_08

SPI0_D3

SPI0 のデータ 3

B

PB_07

SPI0_D3

SPI0 のデータ 3

C

PC_09

SPI0_MISO

SPI0 のマスタ・イン、スレーブ・アウト

B

PB_01

SPI0_MISO

SPI0 のマスタ・イン、スレーブ・アウト

C

PC_06

SPI0_MOSISPI0 のマスタ・アウト、スレーブ・イン

B

PB_02

SPI0_MOSISPI0 のマスタ・アウト、スレーブ・イン

C

PC_07

SPI0_RDY

SPI0 レディA

PA_06

SPI0_SEL1

SPI0 のスレーブ・セレクト出力 1

A

PA_05

SPI0_SEL2

SPI0 のスレーブ・セレクト出力 2

A

PA_06

SPI0_SEL3

SPI0 のスレーブ・セレクト出力 3

C

PC_11

SPI0_SEL4

SPI0 のスレーブ・セレクト出力 4

B

PB_04

SPI0_SEL5

SPI0 のスレーブ・セレクト出力 5

B

PB_05

SPI0_SEL6

SPI0 のスレーブ・セレクト出力 6

B

PB_06

SPI0_SS
SPI1_CLK

SPI0 のスレーブ・セレクト入力

A

PA_05

SPI1 のクロック

A

PA_00

SPI1_MISOSPI1 のマスタ・イン、スレーブ・アウト

A

PA_01

SPI1_MOSISPI1 のマスタ・アウト、スレーブ・イン

A

PA_02

SPI1_RDY

SPI1 レディA

PA_03

SPI1_SEL1

SPI1 のスレーブ・セレクト出力 1

A

PA_04

SPI1_SEL2

SPI1 のスレーブ・セレクト出力 2

A

PA_03

SPI1_SEL3

SPI1 のスレーブ・セレクト出力 3

C

PC_10

SPI1_SEL4

SPI1 のスレーブ・セレクト出力 4

A

PA_14

SPI1_SS
SPI2_CLKSPI1 のスレーブ・セレクト入力

A

PA_04

SPI2 のクロック

B

PB_10

Rev. D－ 24/114 －

ピン名

2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明（続き）
信号名

説明

ポート

ピン名

SPI2_D2

SPI2 のデータ 2

B

PB_13

SPI2_D3

SPI2 のデータ 3

B

PB_14

SPI2_MISOSPI2 のマスタ・イン、スレーブ・アウト

B

PB_11

SPI2_MOSISPI2 のマスタ・アウト、スレーブ・イン

B

PB_12

SPI2_RDY

SPI2 レディA

PA_04

SPI2_SEL1

SPI2 のスレーブ・セレクト出力 1

B

PB_15

SPI2_SEL2

SPI2 のスレーブ・セレクト出力 2

B

PB_08

SPI2_SEL3

SPI2 のスレーブ・セレクト出力 3

B

PB_09

SPI2_SSSPT0_ACLKSPI2 のスレーブ・セレクト入力

B

PB_15

SPORT0 チャンネル A のクロック

A

PA_13

SPT0_ACLKSPORT0 チャンネル A のクロック

C

PC_09

SPT0_AD0

SPORT0 チャンネル A のデータ 0

A

PA_14

SPT0_AD0

SPORT0 チャンネル A のデータ 0

C

PC_08

SPT0_AD1

SPORT0 チャンネル A のデータ 1

C

PC_00

SPT0_AFS

SPORT0 チャンネル A のフレーム同期

A

PA_12

SPT0_AFS

SPORT0 チャンネル A のフレーム同期

C

PC_05

SPT0_ATDVSPORT0 チャンネル A の送信データ有効

A

PA_15

SPT0_BCLKSPORT0 チャンネル B のクロック

B

PB_04

SPT0_BCLKSPORT0 チャンネル B のクロック

C

PC_04

SPT0_BD0

SPORT0 チャンネル B のデータ 0

B

PB_05

SPT0_BD0

SPORT0 チャンネル B のデータ 0

C

PC_06

SPT0_BD1

SPORT0 チャンネル B のデータ 1

B

PB_07

SPT0_BD1

SPORT0 チャンネル B のデータ 1

C

PC_01

SPT0_BFS

SPORT0 チャンネル B のフレーム同期

B

PB_06

SPT0_BFS

SPORT0 チャンネル B のフレーム同期

C

PC_07

SPT0_BTDVSPORT0 チャンネル B の送信データ有効

A

PA_15

SPT1_ACLKSPORT1 チャンネル A のクロック

A

PA_08

SPT1_AD0

SPORT1 チャンネル A のデータ 0

A

PA_10

SPT1_AD1

SPORT1 チャンネル A のデータ 1

A

PA_11

SPT1_AFS

SPORT1 チャンネル A のフレーム同期

A

PA_09

SPT1_ATDVSPORT1 チャンネル A の送信データ有効

A

PA_07

SPT1_BCLKSPORT1 チャンネル B のクロック

B

PB_00

SPT1_BCLKSPORT1 チャンネル B のクロック

C

PC_10

SPT1_BD0

SPORT1 チャンネル B のデータ 0

B

PB_02

SPT1_BD0

SPORT1 チャンネル B のデータ 0

C

PC_12

SPT1_BD1

SPORT1 チャンネル B のデータ 1

B

PB_03

SPT1_BD1

SPORT1 チャンネル B のデータ 1

C

PC_13

SPT1_BFS

SPORT1 チャンネル B のフレーム同期

B

PB_01

SPT1_BFS

SPORT1 チャンネル B のフレーム同期

C

PC_11

SPT1_BTDVSPORT1 チャンネル B の送信データ有効

A

PA_07

SPT1_BTDVSPORT1 チャンネル B の送信データ有効

C

PC_14

SYS_BMODE0

ブート・モード制御 0

Not Muxed

SYS_BMODE0

SYS_BMODE1

ブート・モード制御 1

Not Muxed

SYS_BMODE1

SYS_CLKIN

クロック／水晶振動子入力

Not Muxed

SYS_CLKIN

SYS_CLKOUT

プロセッサのクロック出力

Not Muxed

SYS_CLKOUT

SYS_EXTWAKE

外部ウェイク制御

Not Muxed

SYS_EXTWAKE

Rev. D－ 25/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明（続き）
信号名

説明

ポート

ピン名

SYS_FAULTアクティブローのフォルト出力

Not Muxed

SYS_FAULTSYS_HWRST

プロセッサのハードウェア・リセット制御

Not Muxed

SYS_HWRST

SYS_NMI

マスク不能割込み

Not Muxed

SYS_NMISYS_RESOUT
SYS_WAKE0

リセット出力Not Muxed

省電力モード・ウェイクアップ 0

B

SYS_RESOUT
PB_07

SYS_WAKE1

省電力モード・ウェイクアップ 1

B

PB_08

SYS_WAKE2

省電力モード・ウェイクアップ 2

B

PB_12

SYS_WAKE3

省電力モード・ウェイクアップ 3

C

PC_02

SYS_WAKE4

省電力モード・ウェイクアップ 4

A

PA_12

SYS_XTAL

水晶振動子出力

Not Muxed

SYS_XTAL

TM0_ACI0

TIMER0 の代替キャプチャ入力 0

C

PC_03

TM0_ACI1TIMER0 の代替キャプチャ入力 1

B

PB_01

TM0_ACI2TIMER0 の代替キャプチャ入力 2

C

PC_07

TM0_ACI3

TIMER0 の代替キャプチャ入力 3

B

PB_09

TM0_ACI4TIMER0 の代替キャプチャ入力 4

C

PC_01

TM0_ACI5

TIMER0 の代替キャプチャ入力 5

C

PC_02

TM0_ACI6TIMER0 の代替キャプチャ入力 6

A

PA_12

TM0_ACLK0

TIMER0 の代替クロック 0

C

PC_04

TM0_ACLK1

TIMER0 の代替クロック 1

C

PC_10

TM0_ACLK2

TIMER0 の代替クロック 2

C

PC_09

TM0_ACLK3

TIMER0 の代替クロック 3

B

PB_00

TM0_ACLK4

TIMER0 の代替クロック 4

B

PB_10

TM0_ACLK5

TIMER0 の代替クロック 5

A

PA_14

TM0_ACLK6

TIMER0 の代替クロック 6

B

PB_04

TM0_CLKTIMER0 のクロック

B

PB_06

TM0_TMR0

TIMER0 のタイマー0

A

PA_05

TM0_TMR1TIMER0 のタイマー1

A

PA_06

TM0_TMR2TIMER0 のタイマー2

A

PA_07

TM0_TMR3TIMER0 のタイマー3

C

PC_05

TM0_TMR4TIMER0 のタイマー4

A

PA_09

TM0_TMR5TIMER0 のタイマー5

A

PA_10

TM0_TMR6TIMER0 のタイマー6

A

PA_11

TM0_TMR7TIMER0 のタイマー7

A

PA_04

TRACE0_CLK

TPIU0 のトレース・クロック

B

PB_10

TRACE0_D00

TPIU0 のトレース・データ 0

B

PB_15

TRACE0_D01

TPIU0 のトレース・データ 1

B

PB_14

TRACE0_D02

TPIU0 のトレース・データ 2

B

PB_13

TRACE0_D03

TPIU0 のトレース・データ 3

B

PB_12

TRACE0_D04

TPIU0 のトレース・データ 4

B

PB_11

TRACE0_D05

TPIU0 のトレース・データ 5

A

PA_02

TRACE0_D06

TPIU0 のトレース・データ 6

A

PA_01

TRACE0_D07

TPIU0 のトレース・データ 7

A

PA_00

TWI0_SCL

TWI0 のシリアル・クロック

Not Muxed

TWI0_SCL

TWI0_SDA

TWI0 のシリアル・データ

Not Muxed

TWI0_SDAUART0_CTS

UART0 の送信許可

C

PC_03

UART0_RTS

UART0 の送信要求

C

PC_02

Rev. D－ 26/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
表 7. ADSP-BF70x 184 ボール CSP_BGA の信号の説明（続き）
信号名

説明

ポート

UART0_RX

UART0 の受信

B

PB_09

UART0_TX

UART0 の送信

B

PB_08

UART1_CTS

UART1 の送信許可

B

PB_14

UART1_RTS

UART1 の送信要求

B

PB_13

UART1_RX

UART1 の受信

C

PC_01

UART1_TX
USB0_CLKIN

UART1 の送信

C

PC_00

USB0 のクロック／水晶振動子入力

Not Muxed

USB0_CLKIN

USB0_DM

USB0 のデータ–

Not Muxed

USB0_DM

USB0_DP

USB0 のデータ+

Not Muxed

USB0_DP

USB0_ID

USB0 の OTG ID

Not Muxed

USB0_ID

USB0_VBC

USB0 の VBUS 制御

Not Muxed

USB0_VBC

USB0_VBUS

USB0 のバス電圧

Not Muxed

USB0_VBUS

USB0_XTAL

USB0 の水晶振動子

Not Muxed

USB0_XTALVDD_DMCDMC 用 VDD

Not Muxed

VDD_DMCVDD_EXT

外部 VDD

Not Muxed

VDD_EXTVDD_HADC

HADC 用 VDD

Not Muxed

VDD_HADCVDD_INT内部 VDD

Not Muxed

VDD_INTVDD_OTPOTP 用 VDD

Not Muxed

VDD_OTPVDD_RTC

RTC 用 VDD

Not Muxed

VDD_RTC

VDD_USB

USB 用 VDD

Not Muxed

VDD_USB

Rev. D－ 27/114 －

ピン名

2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

184 ボール CSP_BGA 用 GPIO のマルチプレックス
表 8～表 10 に、184 ボール CSP_BGA パッケージの汎用 I/O ピンにマルチプレックスされているピン機能を示します。
表 8. ポート A の信号マルチプレックス

表 9. ポート B の信号マルチプレックス

Rev. D－ 28/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 10. ポート C の信号マルチプレックス

Rev. D－ 29/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート12 mm × 12mm 88 ピン LFCSP（QFN）の信号の説明
プロセッサのピン定義を表 11 に示します。この表の各列には、以下の情報が示されています。

• 信号名：表の信号名の列には、すべてのピンの信号名とすべてのピンの GPIO マルチプレックス・ピン機能（該当の場合）が記載されています。
• 説明：表の説明の列には、信号の詳しい（説明的な）名前が示されています。

• 汎用ポート：表のポートの列では、その信号が汎用 I/O ポー
ト・ピンで別の信号とマルチプレックスされるかどうかを示します。
• ピン名：表のピン名の列は、信号が配置される（単一機能ピンの場合）、あるいはマルチプレックスされる（汎用 I/O ピ
ンの場合）、パッケージ・ピンの名前（パワーオン・リセット時）を特定します。

表 11. ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）の信号の説明
信号名

説明

ポート

ピン名

CAN0_RXCAN0 の受信

C

PC_02

CAN0_TX

CAN0 の送信

C

PC_03

CAN1_RXCAN1 の受信

A

PA_12

CAN1_TX

CAN1 の送信

A

PA_13

CNT0_DG

CNT0 のカウント・ダウンおよびゲート

A

PA_07

CNT0_UD

CNT0 のカウント・アップおよび方向

A

PA_15

CNT0_ZM

CNT0 のカウント・ゼロ・マーカー

A

PA_13

GND

グラウンド

Not MuxedGND

JTG_SWCLKTAPC0 のシリアル・ワイヤ・クロック

Not Muxed

JTG_TCK_SWCLK

JTG_SWDIOTAPC0 のシリアル・ワイヤ DIO

Not Muxed

JTG_TMS_SWDIOJTG_SWO

TAPC0 のシリアル・ワイヤ出力

Not Muxed

JTG_TDO_SWO

JTG_TCKTAPC0 の JTAG クロックNot Muxed

JTG_TCK_SWCLK

JTG_TDITAPC0 の JTAG シリアル・データ入力

Not Muxed

JTG_TDI

JTG_TDOTAPC0 の JTAG シリアル・データ出力

Not Muxed

JTG_TDO_SWO

JTG_TMSTAPC0 の JTAG モード選択

Not Muxed

JTG_TMS_SWDIOJTG_TRSTTAPC0 の JTAG リセット

Not Muxed

MSI0_CD
MSI0_CLK

MSI0 のカード検出

A

JTG_TRST
PA_08

MSI0 のクロック

C

PC_09

MSI0_CMD

MSI0 のコマンド

C

PC_05

MSI0_D0

MSI0 のデータ 0

C

PC_08

MSI0_D1

MSI0 のデータ 1

C

PC_04

MSI0_D2

MSI0 のデータ 2

C

PC_07

MSI0_D3

MSI0 のデータ 3

C

PC_06

MSI0_D4

MSI0 のデータ 4

C

PC_10

PA_00-PA_15

位置 00～位置 15

A

PA_00-PA_15

PB_00-PB_15

位置 00～位置 15

B

PB_00-PB_15

PC_00-PC_10

位置 00～位置 10

C

PC_00-PC_10

PPI0_CLKEPPI0 のクロック

A

PA_14

PPI0_D00

EPPI0 のデータ 0

B

PB_07

PPI0_D01

EPPI0 のデータ 1

B

PB_06

PPI0_D02

EPPI0 のデータ 2

B

PB_05

PPI0_D03

EPPI0 のデータ 3

B

PB_04

PPI0_D04

EPPI0 のデータ 4

B

PB_03

PPI0_D05

EPPI0 のデータ 5

B

PB_02

PPI0_D06

EPPI0 のデータ 6

B

PB_01

PPI0_D07

EPPI0 のデータ 7

B

PB_00

Rev. D－ 30/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 11. ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）の信号の説明（続き）
信号名

説明

ポート

ピン名

PPI0_D08

EPPI0 のデータ 8

A

PA_11

PPI0_D09

EPPI0 のデータ 9

A

PA_10

PPI0_D10

EPPI0 のデータ 10

A

PA_09

PPI0_D11

EPPI0 のデータ 11

A

PA_08

PPI0_D12

EPPI0 のデータ 12

C

PC_03

PPI0_D13

EPPI0 のデータ 13

C

PC_02

PPI0_D14

EPPI0 のデータ 14

C

PC_01

PPI0_D15

EPPI0 のデータ 15

C

PC_00

PPI0_D16

EPPI0 のデータ 16

B

PB_08

PPI0_D17

EPPI0 のデータ 17

B

PB_09

PPI0_FS1

EPPI0 のフレーム同期 1（HSYNC）

A

PA_12

PPI0_FS2

EPPI0 のフレーム同期 2（VSYNC）

A

PA_13

PPI0_FS3

EPPI0 のフレーム同期 3（FIELD）

A

PA_15

RTC0_CLKIN

RTC0 の水晶振動子入力／外部発振器接続

Not Muxed

RTC0_CLKIN

RTC0_XTAL

RTC0 の水晶振動子出力

Not Muxed

RTC0_XTAL

SMC0_A01

SMC0 のアドレス 1

A

PA_08

SMC0_A02

SMC0 のアドレス 2

A

PA_09

SMC0_A03

SMC0 のアドレス 3

A

PA_10

SMC0_A04

SMC0 のアドレス 4

A

PA_11

SMC0_A05

SMC0 のアドレス 5

A

PA_07

SMC0_A06

SMC0 のアドレス 6

A

PA_06

SMC0_A07

SMC0 のアドレス 7

A

PA_05

SMC0_A08

SMC0 のアドレス 8

A

PA_04

SMC0_A09

SMC0 のアドレス 9

C

PC_01

SMC0_A10

SMC0 のアドレス 10

C

PC_02

SMC0_A11

SMC0 のアドレス 11

C

PC_03

SMC0_A12

SMC0 のアドレス 12

C

PC_04

SMC0_ABE0

SMC0 のバイト・イネーブル 0

A

PA_00

SMC0_ABE1

SMC0 のバイト・イネーブル 1

A

PA_01

SMC0_AMS0

SMC0 のメモリ・セレクト 0

A

PA_15

SMC0_AMS1

SMC0 のメモリ・セレクト 1

A

PA_02

SMC0_AOE
SMC0_ARDY

SMC0 の出力イネーブル

A

PA_12

SMC0 の非同期レディ

A

PA_03

SMC0_ARE

SMC0 の読出しイネーブル

A

PA_13

SMC0_AWE
SMC0_D00

SMC0 の書込みイネーブル

A

PA_14

SMC0 のデータ 0

B

PB_07

SMC0_D01

SMC0 のデータ 1

B

PB_06

SMC0_D02

SMC0 のデータ 2

B

PB_05

SMC0_D03

SMC0 のデータ 3

B

PB_04

SMC0_D04

SMC0 のデータ 4

B

PB_03

SMC0_D05

SMC0 のデータ 5

B

PB_02

SMC0_D06

SMC0 のデータ 6

B

PB_01

SMC0_D07

SMC0 のデータ 7

B

PB_00

SMC0_D08

SMC0 のデータ 8

B

PB_08

SMC0_D09

SMC0 のデータ 9

B

PB_09

SMC0_D10

SMC0 のデータ 10

B

PB_10

Rev. D－ 31/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 11. ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）の信号の説明（続き）
信号名

説明

ポート

SMC0_D11

SMC0 のデータ 11

B

PB_11

SMC0_D12

SMC0 のデータ 12

B

PB_12

SMC0_D13

SMC0 のデータ 13

B

PB_13

SMC0_D14

SMC0 のデータ 14

B

PB_14

SMC0_D15

SMC0 のデータ 15

B

PB_15

SPI0_CLK

SPI0 のクロック

B

PB_00

SPI0_CLK

SPI0 のクロック

C

PC_04

SPI0_D2

SPI0 のデータ 2

B

PB_03

SPI0_D2

SPI0 のデータ 2

C

PC_08

SPI0_D3

SPI0 のデータ 3

B

PB_07

SPI0_D3

SPI0 のデータ 3

C

PC_09

SPI0_MISO

SPI0 のマスタ・イン、スレーブ・アウト

B

PB_01

SPI0_MISO

SPI0 のマスタ・イン、スレーブ・アウト

C

PC_06

SPI0_MOSISPI0 のマスタ・アウト、スレーブ・イン

B

PB_02

SPI0_MOSISPI0 のマスタ・アウト、スレーブ・イン

C

PC_07

SPI0_RDY

SPI0 レディA

PA_06

SPI0_SEL1

SPI0 のスレーブ・セレクト出力 1

A

PA_05

SPI0_SEL2

SPI0 のスレーブ・セレクト出力 2

A

PA_06

SPI0_SEL4

SPI0 のスレーブ・セレクト出力 4

B

PB_04

SPI0_SEL5

SPI0 のスレーブ・セレクト出力 5

B

PB_05

SPI0_SEL6

SPI0 のスレーブ・セレクト出力 6

B

PB_06

SPI0_SS
SPI1_CLK

SPI0 のスレーブ・セレクト入力

A

PA_05

SPI1 のクロック

A

PA_00

SPI1_MISOSPI1 のマスタ・イン、スレーブ・アウト

A

PA_01

SPI1_MOSISPI1 のマスタ・アウト、スレーブ・イン

A

PA_02

SPI1_RDY

SPI1 レディA

PA_03

SPI1_SEL1

SPI1 のスレーブ・セレクト出力 1

A

PA_04

SPI1_SEL2

SPI1 のスレーブ・セレクト出力 2

A

PA_03

SPI1_SEL3

SPI1 のスレーブ・セレクト出力 3

C

PC_10

SPI1_SEL4

SPI1 のスレーブ・セレクト出力 4

A

PA_14

SPI1_SS
SPI2_CLKSPI1 のスレーブ・セレクト入力

A

PA_04

SPI2 のクロック

B

PB_10

SPI2_D2

SPI2 のデータ 2

B

PB_13

SPI2_D3

SPI2 のデータ 3

B

PB_14

SPI2_MISOSPI2 のマスタ・イン、スレーブ・アウト

B

PB_11

SPI2_MOSISPI2 のマスタ・アウト、スレーブ・イン

B

PB_12

SPI2_RDY

SPI2 レディA

PA_04

SPI2_SEL1

SPI2 のスレーブ・セレクト出力 1

B

PB_15

SPI2_SEL2

SPI2 のスレーブ・セレクト出力 2

B

PB_08

SPI2_SEL3

SPI2 のスレーブ・セレクト出力 3

B

PB_09

SPI2_SSSPT0_ACLKSPI2 のスレーブ・セレクト入力

B

PB_15

SPORT0 チャンネル A のクロック

A

PA_13

SPT0_ACLKSPORT0 チャンネル A のクロック

C

PC_09

SPT0_AD0

SPORT0 チャンネル A のデータ 0

A

PA_14

SPT0_AD0

SPORT0 チャンネル A のデータ 0

C

PC_08

SPT0_AD1

SPORT0 チャンネル A のデータ 1

C

PC_00

Rev. D－ 32/114 －

ピン名

2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 11. ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）の信号の説明（続き）
信号名

説明

ポート

ピン名

SPT0_AFS

SPORT0 チャンネル A のフレーム同期

A

PA_12

SPT0_AFS

SPORT0 チャンネル A のフレーム同期

C

PC_05

SPT0_ATDVSPORT0 チャンネル A の送信データ有効

A

PA_15

SPT0_BCLKSPORT0 チャンネル B のクロック

B

PB_04

SPT0_BCLKSPORT0 チャンネル B のクロック

C

PC_04

SPT0_BD0

SPORT0 チャンネル B のデータ 0

B

PB_05

SPT0_BD0

SPORT0 チャンネル B のデータ 0

C

PC_06

SPT0_BD1

SPORT0 チャンネル B のデータ 1

B

PB_07

SPT0_BD1

SPORT0 チャンネル B のデータ 1

C

PC_01

SPT0_BFS

SPORT0 チャンネル B のフレーム同期

B

PB_06

SPT0_BFS

SPORT0 チャンネル B のフレーム同期

C

PC_07

SPT0_BTDVSPORT0 チャンネル B の送信データ有効

A

PA_15

SPT1_ACLKSPORT1 チャンネル A のクロック

A

PA_08

SPT1_AD0

SPORT1 チャンネル A のデータ 0

A

PA_10

SPT1_AD1

SPORT1 チャンネル A のデータ 1

A

PA_11

SPT1_AFS

SPORT1 チャンネル A のフレーム同期

A

PA_09

SPT1_ATDVSPORT1 チャンネル A の送信データ有効

A

PA_07

SPT1_BCLKSPORT1 チャンネル B のクロック

B

PB_00

SPT1_BCLKSPORT1 チャンネル B のクロック

C

PC_10

SPT1_BD0

SPORT1 チャンネル B のデータ 0

B

PB_02

SPT1_BD1

SPORT1 チャンネル B のデータ 1

B

PB_03

SPT1_BFS

SPORT1 チャンネル B のフレーム同期

B

PB_01

SPT1_BTDVSPORT1 チャンネル B の送信データ有効

A

PA_07

SYS_BMODE0

ブート・モード制御 0

Not Muxed

SYS_BMODE0

SYS_BMODE1

ブート・モード制御 1

Not Muxed

SYS_BMODE1

SYS_CLKIN

クロック／水晶振動子入力

Not Muxed

SYS_CLKIN

SYS_CLKOUT

プロセッサのクロック出力

Not Muxed

SYS_CLKOUT

SYS_EXTWAKE

外部ウェイク制御

Not Muxed

SYS_EXTWAKESYS_FAULTアクティブローのフォルト出力

Not Muxed

SYS_FAULTSYS_HWRST

プロセッサのハードウェア・リセット制御

Not Muxed

SYS_HWRST

SYS_NMI

マスク不能割込み

Not Muxed

SYS_NMISYS_RESOUT
SYS_WAKE0

リセット出力Not Muxed

省電力モード・ウェイクアップ 0

B

SYS_RESOUT
PB_07

SYS_WAKE1

省電力モード・ウェイクアップ 1

B

PB_08

SYS_WAKE2

省電力モード・ウェイクアップ 2

B

PB_12

SYS_WAKE3

省電力モード・ウェイクアップ 3

C

PC_02

SYS_WAKE4

省電力モード・ウェイクアップ 4

A

PA_12

SYS_XTAL

水晶振動子出力

Not Muxed

SYS_XTAL

TM0_ACI0

TIMER0 の代替キャプチャ入力 0

C

PC_03

TM0_ACI1TIMER0 の代替キャプチャ入力 1

B

PB_01

TM0_ACI2TIMER0 の代替キャプチャ入力 2

C

PC_07

TM0_ACI3

TIMER0 の代替キャプチャ入力 3

B

PB_09

TM0_ACI4TIMER0 の代替キャプチャ入力 4

C

PC_01

TM0_ACI5

TIMER0 の代替キャプチャ入力 5

C

PC_02

TM0_ACI6TIMER0 の代替キャプチャ入力 6

A

PA_12

TM0_ACLK0

TIMER0 の代替クロック 0

C

PC_04

Rev. D－ 33/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 11. ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）の信号の説明（続き）
信号名

説明

ポート

ピン名

TM0_ACLK1

TIMER0 の代替クロック 1

C

PC_10

TM0_ACLK2

TIMER0 の代替クロック 2

C

PC_09

TM0_ACLK3

TIMER0 の代替クロック 3

B

PB_00

TM0_ACLK4

TIMER0 の代替クロック 4

B

PB_10

TM0_ACLK5

TIMER0 の代替クロック 5

A

PA_14

TM0_ACLK6

TIMER0 の代替クロック 6

B

PB_04

TM0_CLKTIMER0 のクロック

B

PB_06

TM0_TMR0

TIMER0 のタイマー0

A

PA_05

TM0_TMR1TIMER0 のタイマー1

A

PA_06

TM0_TMR2TIMER0 のタイマー2

A

PA_07

TM0_TMR3TIMER0 のタイマー3

C

PC_05

TM0_TMR4TIMER0 のタイマー4

A

PA_09

TM0_TMR5TIMER0 のタイマー5

A

PA_10

TM0_TMR6TIMER0 のタイマー6

A

PA_11

TM0_TMR7TIMER0 のタイマー7

A

PA_04

TRACE0_CLK

TPIU0 のトレース・クロック

B

PB_10

TRACE0_D00

TPIU0 のトレース・データ 0

B

PB_15

TRACE0_D01

TPIU0 のトレース・データ 1

B

PB_14

TRACE0_D02

TPIU0 のトレース・データ 2

B

PB_13

TRACE0_D03

TPIU0 のトレース・データ 3

B

PB_12

TRACE0_D04

TPIU0 のトレース・データ 4

B

PB_11

TRACE0_D05

TPIU0 のトレース・データ 5

A

PA_02

TRACE0_D06

TPIU0 のトレース・データ 6

A

PA_01

TRACE0_D07

TPIU0 のトレース・データ 7

A

PA_00

TWI0_SCL

TWI0 のシリアル・クロック

Not Muxed

TWI0_SCL

TWI0_SDA

TWI0 のシリアル・データ

Not Muxed

TWI0_SDAUART0_CTS

UART0 の送信許可

C

PC_03

UART0_RTS

UART0 の送信要求

C

PC_02

UART0_RX

UART0 の受信

B

PB_09

UART0_TX

UART0 の送信

B

PB_08

UART1_CTS

UART1 の送信許可

B

PB_14

UART1_RTS

UART1 の送信要求

B

PB_13

UART1_RX

UART1 の受信

C

PC_01

UART1_TX
USB0_CLKIN

UART1 の送信

C

PC_00

USB0 のクロック／水晶振動子入力

Not Muxed

USB0_CLKIN

USB0_DM

USB0 のデータ–

Not Muxed

USB0_DM

USB0_DP

USB0 のデータ+

Not Muxed

USB0_DP

USB0_ID

USB0 の OTG ID

Not Muxed

USB0_ID

USB0_VBC

USB0 の VBUS 制御

Not Muxed

USB0_VBC

USB0_VBUS

USB0 のバス電圧

Not Muxed

USB0_VBUS

USB0_XTAL

USB0 の水晶振動子

Not Muxed

USB0_XTALVDD_EXT

外部 VDD

Not Muxed

VDD_EXTVDD_INT内部 VDD

Not Muxed

VDD_INTVDD_OTPOTP 用 VDD

Not Muxed

VDD_OTPVDD_RTC

RTC 用 VDD

Not Muxed

VDD_RTC

VDD_USB

USB 用 VDD

Not Muxed

VDD_USB

Rev. D－ 34/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

12mm × 12mm 88 ピン LFCSP（QFN）用 GPIO のマルチプレックス
表 12～表 14 に、12mm × 12mm 88 ボール CSP_BGA パッケージの汎用 I/O ピンにマルチプレックスされているピン機能を示します。
表 12. ポート A の信号マルチプレックス

表 13. ポート B の信号マルチプレックス

Rev. D－ 35/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 14. ポート C の信号マルチプレックス

Rev. D－ 36/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシートADSP-BF70x の設計者向けクイック・リファレンス
表 15 に、回路基板設計に関連するピンのクイック・リファレンスの概要を示します。この表の各列には、以下の情報が示されています。

• 電源ドメイン：表の電源ドメインの列では、信号が存在する• 信号名：表の信号名の列には、すべてのピンの信号名とすべ

特別な条件または特性が示されています。特別な条件が記載
されていない場合は、信号を使用しない限りその信号を無接続のままにできます。また、マルチプレックスされた汎用 I/O
ピンでは、この列はピンで使用できる機能を示します。

電源ドメインが指定されています。

• 説明および注：表の説明および注の列では、信号の何らかのてのピンの GPIO マルチプレックス・ピン機能（該当の場合）が記載されています。
• ピン・タイプ：表のタイプの列では、ピンの I/O タイプまたは電源タイプが指定されています。この列で用いている略号
は na（なし）、I/O（入力／出力）、a（アナログ）、s（電源）、g（グラウンド）です。
• ドライバ・タイプ：表のドライバ・タイプの列では、ピンで使用されるドライバのタイプが指定されています。ドライ
バ・タイプはこのデータシートの出力駆動電流のセクションで定義されています。
• 内部終端：表の内部終端の列では、プロセッサがリセット状
態や休止状態ではない場合に存在する終端が指定されています。この列で用いられる略号は、wk（ウィーク・キーパー、
それ以前にピンで駆動された値を弱く保持）、pu（プルアップ）、pd（プルダウン）です。
• リセット終端：表のリセット終端の列では、プロセッサがリセット状態の場合に存在する終端が指定されています。この列で用いられる略号は、wk（ウィーク・キーパー、それ以前にピンで駆動された値を弱く保持）、pu（プルアップ）、pd（プルダウン）です。
• リセット駆動：表のリセット駆動の列では、プロセッサがリセット状態にある場合の信号のアクティブな駆動が指定されます。
• 休止終端：表の休止終端の列では、プロセッサが休止状態の場合に存在する終端が指定されます。この列で用いられる略
号は、wk（ウィーク・キーパー、それ以前にピンで駆動された値を弱く保持）、pu（プルアップ）、pd（プルダウン）です。
• 休止駆動：表の休止駆動の列では、プロセッサが休止状態にある場合の信号のアクティブな駆動が指定されます。

いずれかの信号に外部プルアップまたはプルダウン抵抗が必要な場合、特に指定のない限り、100kΩ が使用できる最大値です。
ポ ー ト A 、 ポ ー ト B 、 ポ ー ト C （ PA_00 ～ PC_14 ） で は 、
SYS_HWRSTがローの場合、これらのパッドはスリーステート
である点に注意してください。SYS_HWRSTの開放後、コード実行の開始前では、これらのピンは内部でプルアップされます。
その後、状態は入力イネーブルおよび出力イネーブルによって異なり、これらはソフトウェアで制御されます。
内部プルアップのソフトウェア制御は、PADS_PCFG0 レジスタの以下の設定に従って機能します。PADS_PCFG0 = 0 の場合：
PA_15:PA_00、PB_15:PB_00、PC_14:PC_00 では、そのピンの入力イネーブルと出力イネーブルの両方がアサート解除されると、内部プルアップがイネーブルされます。PADS_PCFG0 = 1 の場
合：PA_15:PA_00、PB_15:PB_00、PC_14:PC_00 では、そのピンの出力イネーブルがアサート解除されている限り、内部プルアップがイネーブルされます。
この機構にはいくつかの例があります。

• その信号に対し MSI モードが選択されている場合、内部プル
アップは常にディスエーブルされます。

• 出力イネーブルがアサート解除されると以下の信号が内部プ
ルダウンをイネーブルします：SMC0_AMS[1:0]、
SMC0_ARE、SMC0_AWE、SMC0_AOE、SMC0_ARDY、
SPI0_SEL[6:1]、SPI1_SEL[4:1]、SPI2_SEL[3:1]。

表 15. ADSP-BF70x の設計者向けクイック・リファレンス
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

DMC0_A00

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 0
注：なし。

DMC0_A01

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 1
注：なし。

DMC0_A02

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 2
注：なし。

DMC0_A03

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 3
注：なし。

DMC0_A04

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 4
注：なし。

DMC0_A05

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 5
注：なし。

Rev. D－ 37/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

DMC0_A06

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 6
注：なし。

DMC0_A07

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 7
注：なし。

DMC0_A08

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 8
注：なし。

DMC0_A09

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 9
注：なし。

DMC0_A10

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 10
注：なし。

DMC0_A11

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 11
注：なし。

DMC0_A12

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 12
注：なし。

DMC0_A13

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のアドレス 13
注：なし。

DMC0_BA0

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のバンク・アドレス入力 0
注：なし。

DMC0_BA1

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のバンク・アドレス入力 1
注：なし。

DMC0_BA2

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のバンク・アドレス入力 2
注：LPDDR の場合、無接続のままにします。

DMC0_CAS

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 の列アドレス・ストローブ
注：なし。

DMC0_CK

I/O

C

none

none

L

none

L

VDD_DMC

説明：DMC0 のクロック
注：なし。

DMC0_CK

I/O

C

none

none

L

none

L

VDD_DMC

説明：DMC0 のクロック（補数）
注：なし。

DMC0_CKE

I/O

B

none

none

L

none

L

VDD_DMC

説明：DMC0 のクロック・イネーブル
注：なし。

DMC0_CS0

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のチップ・セレクト 0
注：なし。

DMC0_DQ00

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 0
注：なし。

DMC0_DQ01

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 1
注：なし。

DMC0_DQ02

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 2
注：なし。

DMC0_DQ03

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 3
注：なし。

DMC0_DQ04

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 4
注：なし。

DMC0_DQ05

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 5
注：なし。

DMC0_DQ06

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 6
注：なし。

DMC0_DQ07

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 7
注：なし。

Rev. D－ 38/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

DMC0_DQ08

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 8
注：なし。

DMC0_DQ09

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 9
注：なし。

DMC0_DQ10

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 10
注：なし。

DMC0_DQ11

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 11
注：なし。

DMC0_DQ12

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 12
注：なし。

DMC0_DQ13

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 13
注：なし。

DMC0_DQ14

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 14
注：なし。

DMC0_DQ15

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のデータ 15
注：なし。

DMC0_LDM

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 の下位バイト用データ・マスク
注：なし。

DMC0_LDQS

I/O

C

none

none

none

none

none

VDD_DMC

説明：DMC0 の下位バイト用データ・ストローブ
注：LPDDR の場合、プルダウンが必要です。

DMC0_LDQS

I/O

C

none

none

none

none

none

VDD_DMC

説明：DMC0 の下位バイト用データ・ストロー
ブ（補数）
注：シングルエンド DDR2 の場合、
DMC0_VREF に接続します。LPDDR の場合、無接続のままにします。

DMC0_ODT

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 のオン・ダイ終端
注：LPDDR の場合、無接続のままにします。

DMC0_RAS

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 の行アドレス・ストローブ
注：なし。

DMC0_UDM

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 の上位バイト用データ・マスク
注：なし。

DMC0_UDQS

I/O

C

none

none

none

none

none

VDD_DMC

説明：DMC0 の上位バイト用データ・ストローブ
注：LPDDR の場合、プルダウンが必要です。

DMC0_UDQS

I/O

C

none

none

none

none

none

VDD_DMC

説明：DMC0 の上位バイト用データ・ストロー
ブ（補数）
注：シングルエンド DDR2 の場合、
DMC0_VREF に接続します。LPDDR の場合、無接続のままにします。

DMC0_VREF

a

na

none

none

none

none

none

VDD_DMC

説明：DMC0 の電圧リファレンス
注：LPDDR の場合、無接続のままにします。
DMC を使用しない場合は、グラウンドに接続します。

DMC0_WE

I/O

B

none

none

none

none

none

VDD_DMC

説明：DMC0 の書込みイネーブル
注：なし。

GND

g

na

none

none

none

none

none

Na

説明：グラウンド
注：なし。

Rev. D－ 39/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注GND_HADC

g

na

none

none

none

none

none

Na

説明：グラウンド HADC
注：HADC を使用しない場合は、グラウンドに接続します。

HADC0_VIN0

a

na

none

none

none

none

none

VDD_HADC

説明：HADC0 のチャンネル 0 でのアナログ入力
注：HADC を使用しない場合は、グラウンドに接続します。

HADC0_VIN1

a

na

none

none

none

none

none

VDD_HADC

説明：HADC0 のチャンネル 1 でのアナログ入力
注：HADC を使用しない場合は、グラウンドに接続します。

HADC0_VIN2

a

na

none

none

none

none

none

VDD_HADC

説明：HADC0 のチャンネル 2 でのアナログ入力
注：HADC を使用しない場合は、グラウンドに接続します。

HADC0_VIN3

a

na

none

none

none

none

none

VDD_HADC

説明：HADC0 のチャンネル 3 でのアナログ入力
注：HADC を使用しない場合は、グラウンドに接続します。

HADC0_
VREFN

a

na

none

none

none

none

none

VDD_HADC

説明：HADC0 の ADC 用グラウンド・リファレンス
注：HADC を使用しない場合は、グラウンドに接続します。

HADC0_
VREFP

a

na

none

none

none

none

none

VDD_HADC

説明：HADC0 の ADC 用外部リファレンス
注：HADC を使用しない場合は、グラウンドに接続します。

JTG_TCK_
SWCLK

I/O

na

pd

none

none

none

none

VDD_EXT

説明：JTAG のクロック | シリアル・ワイヤのクロック
注：リセット時に機能します。

JTG_TDI

I/O

na

pu

none

none

none

none

VDD_EXT

説明：JTAG のシリアル・データ入力
注：リセット時に機能します。

JTG_TDO_
SWO

I/O

A

none

none

none

none

none

VDD_EXT

説明：JTAG のシリアル・データ出力 | シリア
ル・ワイヤの出力
注：リセット時に機能します。JTG_TRSTがアサートされている場合はスリーステートになります。

JTG_TMS_
SWDIO

I/O

A

pu

none

none

none

none

VDD_EXT

説明：JTAG のモード・セレクト | シリアル・ワイヤの DIO
注：リセット時に機能します。

JTG_TRST

I/O

na

pd

none

none

none

none

VDD_EXT

説明：JTAG リセット
注：リセット時に機能します。10kΩ の外部プ
ルダウンを使用して、tVDDEXT_RST のタイミング
条件を短くできます。

PA_00

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI1 のクロック | TRACE0 のトレース・
データ 7 | SMC0 のバイト・イネーブル 0
注：ほとんどの SPI フラッシュ・デバイスを制御する場合、SPI のクロックにプルダウンが必
要です。

PA_01

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI1 のマスタ・イン、スレーブ・アウト| トレース 0 のトレース・データ 6 | SMC0 のバ
イト・イネーブル 1
注：SPI マスタ・ブートを使用する場合、
SPI_MISO 用にプルアップが必要です。

Rev. D－ 40/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

PA_02

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI1 のマスタ・アウト、スレーブ・イン| トレース 0 のトレース・データ 5 | SMC0 のメ
モリ・セレクト 1
注：SMC のメモリ・セレクトとして使用する場
合、プルアップが必要となる場合があります。
接続する IC のデータシートの条件を確認して
ください。

PA_03

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI1 のスレーブ・セレクト出力 2 | SPI1
レディ | SMC0 の非同期レディ
注：SMC の非同期レディとして使用する場合、プルアップかプルダウンが必要となる場合があります。接続する IC のデータシートの条件およびプログラムされた極性を確認してくださ
い。

PA_04

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI1 のスレーブ・セレクト出力 1 | TM0のタイマー7 | SPI2 レディ | SMC0 のアドレス 8| SPI1 のスレーブ・セレクト入力
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PA_05

I/O

A

none

none

none

none

none

VDD_EXT

説明：TM0 のタイマー0 | SPI0 のスレーブ・セ
レクト出力 1 | SMC0 のアドレス 7 | SPI0 のス
レーブ・セレクト入力
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PA_06

I/O

A

none

none

none

none

none

VDD_EXT

説明：TM0 のタイマー1 | SPI0 のスレーブ・セ
レクト出力 2 | SPI0 レディ | SMC0 のアドレス
6
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PA_07

I/O

A

none

none

none

none

none

VDD_EXT

説明：TM0 のタイマー2 | SPT1 のチャンネル B
送信データ有効 | SPT1 のチャンネル A 送信
データ有効 | SMC0 のアドレス 5 | CNT0 のカウ
ント・ダウンおよびゲート
注：なし。

PA_08

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 11 | MSI0 のカード検出 |SPT1 のチャンネル A のクロック | SMC0 のア
ドレス 1
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してく
ださい。

PA_09

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 10 | TM0 のタイマー4 |SPT1 のチャンネル A のフレーム同期 | SMC0のアドレス 2
注：なし。

PA_10

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 9 | TM0 のタイマー5 |SPT1 のチャンネル A のデータ 0 | SMC0 のア
ドレス 3
注：なし。

PA_11

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 8 | TM0 のタイマー6 |SPT1 のチャンネル A のデータ 1 | SMC0 のア
ドレス 4
注：なし。

Rev. D－ 41/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

PA_12

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のフレーム同期 1（HSYNC） |CAN1 の受信 | SPORT0 のチャンネル A のフレーム同期 | SMC0 の出力イネーブル | SYS 電
源省電力モード・ウェイクアップ 4 | TM0 の代
替キャプチャ入力 6
注：休止モードを使用する場合、休止中に次のいずれかがあてはまることが必要です：このピンが別の IC によりアクティブに駆動される、
もしくは、プルアップまたはプルダウンがあ
る。

PA_13

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のフレーム同期 2（VSYNC） |CAN1 の送信 | SPORT0 のチャンネル A のク
ロック | SMC0 の読出しイネーブル | CNT0 の
カウント・ゼロ・マーカー
注：なし。

PA_14

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のクロック | SPI1 のスレーブ・セ
レクト出力 4 | SPORT0 チャンネル A のデータ
0 | SMC0 の書込みイネーブル | TM0 の代替ク
ロック 5
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PA_15

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のフレーム同期 3（FIELD） | SPT0のチャンネル A の送信データ有効 | SPT0 のチャンネル B の送信データ有効 | SMC0 のメモ
リ・セレクト 0 | CNT0 のカウント・アップおよ
び方向
注：SMC のメモリ・セレクトとして使用する場
合、プルアップが必要となる場合があります。
接続する IC のデータシートの条件を確認して
ください。

PB_00

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 7 | SPT1 のチャンネル Bのクロック | SPI0 のクロック | SMC0 のデータ
7 | TM0 の代替クロック 3
注：ほとんどの SPI フラッシュ・デバイスを制御する場合、SPI のクロックにプルダウンが必
要です。

PB_01

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 6 | SPT1 のチャンネル Bのフレーム同期 | SPI0 のマスタ・イン、スレー
ブ・アウト | SMC0 のデータ 6 | TM0 の代替
キャプチャ入力 1
注：SPI マスタ・ブートを使用する場合、
SPI_MISO 用にプルアップが必要です。

PB_02

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 5 | SPT1 のチャンネル Bのデータ 0 | SPI0 のマスタ・アウト、スレー
ブ・イン | SMC0 のデータ 5
注：なし。

PB_03

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 4 | SPT1 のチャンネル Bのデータ 1 | SPI0 のデータ 2 | SMC0 のデータ 4
注：なし。

Rev. D－ 42/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

PB_04

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 3 | SPT0 のチャンネル Bのクロック | SPI0 のスレーブ・セレクト出力 4| SMC0 のデータ 3 | TM0 の代替クロック 6
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PB_05

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 2 | SPT0 のチャンネル Bのデータ 0 | SPI0 のスレーブ・セレクト出力 5 |SMC0 のデータ 2
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PB_06

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 1 | SPT0 のチャンネル Bのフレーム同期 | SPI0 のスレーブ・セレクト出
力 6 | SMC0 のデータ 1 | TM0 のクロック
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PB_07

I/O

A

none

none

none

none

none

VDD_EXT

説明：PPI0 のデータ 0 | SPT0 のチャンネル Bのデータ 1 | SPI0 のデータ 3 | SMC0 のデータ 0| SYS の省電力モード・ウェイクアップ 0
注：休止モードを使用する場合、休止中に次のいずれかがあてはまることが必要です：このピンが別の IC によりアクティブに駆動される、
もしくは、プルアップまたはプルダウンがあ
る。

PB_08

I/O

A

none

none

none

none

none

VDD_EXT

説明：UART0 の送信 | PPI0 のデータ 16 | SPI2のスレーブ・セレクト出力 2 | SMC0 のデータ 8| SYS の省電力モード・ウェイクアップ 1
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。休止モードを使用する場合、休止中に次のいずれかがあてはまることが必要です：このピンが別の IC によりアクティブに駆動される、もしくは、プルアップ
またはプルダウンがある。

PB_09

I/O

A

none

none

none

none

none

VDD_EXT

説明：UART0 の受信 | PPI0 のデータ 17 | SPI2のスレーブ・セレクト出力 3 | SMC0 のデータ 9| TM0 の代替キャプチャ入力 3
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PB_10

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI2 のクロック | TRACE0 のトレース・
クロック | SMC0 のデータ 10 | TM0 の代替ク
ロック 4
注：ほとんどの SPI フラッシュ・デバイスを制御する場合、SPI のクロックにプルダウンが必
要です。

PB_11

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI2 のマスタ・イン、スレーブ・アウト| TRACE0 のトレース・データ 4 | SMC0 のデー
タ 11
注：SPI マスタ・ブートを使用する場合、
SPI_MISO 用にプルアップが必要です。

Rev. D－ 43/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

PB_12

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI2 のマスタ・アウト、スレーブ・イン| TRACE0 のトレース・データ 3 | SMC0 のデー
タ 12 | SYS の省電力モード・ウェイクアップ 2
注：休止モードを使用する場合、休止中に次のいずれかがあてはまることが必要です：このピンが別の IC によりアクティブに駆動される、
もしくは、プルアップまたはプルダウンがあ
る。

PB_13

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI2 のデータ 2 | UART1 の送信要求 |TRACE0 のトレース・データ 2 | SMC0 のデー
タ 13
注：なし。

PB_14

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI2 のデータ 3 | UART1 の送信許可 |TRACE0 のトレース・データ 1 | SMC0 のデー
タ 14
注：なし。

PB_15

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPI2 のスレーブ・セレクト出力 1 |TRACE0 のトレース・データ 0 | SMC0 のデー
タ 15 | SPI2 のスレーブ・セレクト入力
注：SPI スレーブ・セレクト出力を使用する場
合、プルアップが必要です。

PC_00

I/O

A

none

none

none

none

none

VDD_EXT

説明：UART1 の送信 | SPT0 のチャンネル A のデータ 1 | PPI0 のデータ 15
注：なし。

PC_01

I/O

A

none

none

none

none

none

VDD_EXT

説明：UART1 の受信 | SPT0 のチャンネル B のデータ 1 | PPI0 のデータ 14 | SMC0 のアドレス
9 | TM0 の代替キャプチャ入力 4
注：なし。

PC_02

I/O

A

none

none

none

none

none

VDD_EXT

説明：UART0 の送信要求 | CAN0 の受信 | PPI0のデータ 13 | SMC0 のアドレス 10 | SYS の省電力モード・ウェイクアップ 3 | TM0 の代替
キャプチャ入力 5
注：休止モードを使用する場合、休止中に次のいずれかがあてはまることが必要です：このピンが別の IC によりアクティブに駆動される、
もしくは、プルアップまたはプルダウンがあ
る。

PC_03

I/O

A

none

none

none

none

none

VDD_EXT

説明：UART0 の送信許可 | CAN0 の送信 | PPI0のデータ 12 | SMC0 のアドレス 11 | TM0 の代
替キャプチャ入力 0
注：なし。

PC_04

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT0 のチャンネル B のクロック | SPI0のクロック | MSI0 のデータ 1 | SMC0 のアドレ
ス 12 | TM0 の代替クロック 0
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してください。

Rev. D－ 44/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

PC_05

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT0 チャンネル A のフレーム同期 |TM0 のタイマー3 | MSI0 のコマンド
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してく
ださい。

PC_06

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT0 チャンネル B のデータ 0 | SPI0 の
マスタ・イン、スレーブ・アウト | MSI0 のデー
タ3
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してく
ださい。

PC_07

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT0 のチャンネル B のフレーム同期 |SPI0 のマスタ・アウト、スレーブ・イン |MSI0 のデータ 2 | TM0 の代替キャプチャ入力 2
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してく
ださい。

PC_08

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT0 のチャンネル A のデータ 0 | SPI0のデータ 2 | MSI0 のデータ 0
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してく
ださい。

PC_09

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT0 のチャンネル A のクロック | SPI0のデータ 3 | MSI0 のクロック | TM0 の代替ク
ロック 2
注：なし。

PC_10

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT1 のチャンネル B のクロック | MSI0のデータ 4 | SPI1 のスレーブ・セレクト出力 3 |TM0 の代替クロック 1
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してください。SPI スレーブ・セレクト出力を使用する場合、プルアップが必要です。

PC_11

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT1 のチャンネル B のフレーム同期 |MSI0 のデータ 5 | SPI0 のスレーブ・セレクト
出力 3
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してください。SPI スレーブ・セレクト出力を使用する場合、プルアップが必要です。

PC_12

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT1 のチャンネル B のデータ 0 | MSI0のデータ 6
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してください。

Rev. D－ 45/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

PC_13

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT1 のチャンネル B のデータ 1 | MSI0のデータ 7
注：MSI モードには外部プルアップが必要となる場合があります。詳細については、ハード
ウェア・リファレンスの MSI の章を参照してく
ださい。

PC_14

I/O

A

none

none

none

none

none

VDD_EXT

説明：SPT1 のチャンネル B の送信データ有効 |MSI0 の eSDIO 割込み入力
注：なし。

RTC0_CLKIN

a

na

none

none

none

none

none

VDD_RTC

説明：RTC0 の水晶振動子入力／外部発振器接続
注：RTC を使用しない場合は、グラウンドに接続します。

RTC0_XTAL

a

na

none

none

none

none

none

VDD_RTC

説明：RTC0 の水晶振動子出力
注：なし。

SYS_
BMODE0

I/O

na

none

none

none

none

none

VDD_EXT

説明：SYS のブート・モード制御 0
注：0 に設定するにはプルダウンが必要です。
また、1 に設定するにはプルアップが必要です。

SYS_
BMODE1

I/O

na

none

none

none

none

none

VDD_EXT

説明：SYS のブート・モード制御 1
注：0 に設定するにはプルダウンが必要です。
また、1 に設定するにはプルアップが必要です。

SYS_CLKIN

a

na

none

none

none

none

none

VDD_EXT

説明：SYS のクロック／水晶振動子入力
注：なし。

SYS_
CLKOUT

I/O

A

none

none

L

none

none

VDD_EXT

説明：SYS のプロセッサ・クロック出力
注：リセット時、SYS_CLKOUT はSYS_CLKIN の周波数で出力されます。

SYS_
EXTWAKE

I/O

A

none

none

H

none

L

VDD_EXT

説明：SYS の外部ウェイク制御
注：休止時にはロー、リセットを含むそれ以外の場合はハイに駆動します。

SYS_FAULT

I/O

A

none

none

none

none

none

VDD_EXT

説明：SYS の補数フォルト出力
注：オープンドレイン。外付けのプルアップ抵抗が必要です。

SYS_HWRST

I/O

na

none

none

none

none

none

VDD_EXT

説明：SYS のプロセッサ・ハードウェア・リ
セット制御
注：リセット時にはアクティブ。外部駆動が必要です。

SYS_NMI

I/O

na

none

none

none

none

none

VDD_EXT

説明：SYS のマスク不能割込み
注：外付けプルアップ抵抗が必要です。

SYS_RESOUT

I/O

A

none

none

L

none

none

VDD_EXT

説明：SYS のリセット出力
注：リセット時にはアクティブです。

SYS_XTAL

a

na

none

none

none

none

none

VDD_EXT

説明：SYS の水晶振動子出力
注：発振器を使用して SYS_CLKIN を供給する
場合は、無接続のままにします。リセット時にはアクティブです。休止時の状態は
DPM_HIB_DIS で制御されます。

Rev. D－ 46/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注

TWI0_SCL

I/O

D

none

none

none

none

none

VDD_EXT

説明：TWI0 のシリアル・クロック
注：オープンドレイン。外付けのプルアップが必要です。適切な抵抗値については、I2C 仕様のバージョン 2.1 を参照してください。TWI を使用しない場合は、グラウンドに接続します。

TWI0_SDA

I/O

D

none

none

none

none

none

VDD_EXT

説明：TWI0 のシリアル・データ
注：オープンドレイン。外付けのプルアップが必要です。適切な抵抗値については、I2C 仕様のバージョン 2.1 を参照してください。TWI を使用しない場合は、グラウンドに接続します。

USB0_CLKIN

a

na

none

none

none

none

none

VDD_USB

説明：USB0 のクロック／水晶振動子入力
注：USB を使用しない場合は、グラウンドに接続します。リセット時にはアクティブです

USB0_DM

I/O

F

none

none

none

none

none

VDD_USB

説明：USB0 のデータ−
注：USB を使用しない場合、ローにプルダウン
します。USB を使用する場合の休止の詳細については、HRM の USB の章を参照してください。

USB0_DP

I/O

F

none

none

none

none

none

VDD_USB

説明：USB0 のデータ+
注：USB を使用しない場合、ローにプルダウン
します。USB を使用する場合の休止の詳細については、HRM の USB の章を参照してください。

USB0_ID

I/O

na

none

none

none

none

none

VDD_USB

説明：USB0 の OTG ID
注：USB を使用しない場合は、グラウンドに接続します。USB を使用している時は、休止時に存在する内部プルアップはプログラマブルです。HRM の USB の章を参照してください。
リセット時にはアクティブです。

USB0_VBC

I/O

E

none

none

none

none

none

VDD_USB

説明：USB0 の VBUS 制御
注：USB を使用しない場合は、ローにプルダウンします。

USB0_VBUS

I/O

G

none

none

none

none

none

VDD_USB

説明：USB0 のバス電圧
注：USB を使用しない場合は、グラウンドに接続します。

USB0_XTAL

a

na

none

none

none

none

none

VDD_USB

説明：USB0 の水晶振動子
注：なし。

VDD_DMC

s

na

none

none

none

none

none

Na

説明：DMC 用 VDD
注：DMC を使用しない場合は、VDD_INT に接続します。

VDD_EXT

s

na

none

none

none

none

none

Na

説明：外部 VDD
注：給電が必要です。

VDD_HADC

s

na

none

none

none

none

none

Na

説明：HADC 用 VDD
注：HADC を使用しない場合は、グラウンドに接続します。

VDD_INT

s

na

none

none

none

none

none

Na

説明：内部 VDD
注：給電が必要です。

Rev. D－ 47/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート

表 15. ADSP-BF70x の設計者向けクイック・リファレンス（続き）
信号名

タイプ

ドライバ・
タイプ

内部終端

リセット
終端

リセット
駆動

休止終端

休止駆動

電源ドメイン

説明および注VDD_OTP

s

na

none

none

none

none

none

na

説明：OTP 用 VDD
注：給電が必要です。

VDD_RTC

s

na

none

none

none

none

none

na

説明：RTC 用 VDD
注：RTC を使用しない場合は、グラウンドに接続します。

VDD_USB

s

na

none

none

none

none

none

na

説明：USB 用 VDD
注：USB を使用しない場合は、VDD_EXT に接続します。

Rev. D－ 48/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

仕様
製品の仕様については、アナログ・デバイセズの担当者にご連絡ください。

動作条件

1

関連する機能を使用しない場合でも、給電したままにする必要があります。
使用しない場合、1.8V または 3.3V に接続します。
3
VHADC_VREF は常に VDD_HADC 未満であることが必要です。
4
パラメータ値は、RTC 信号、TWI 信号、DMC0 信号、USB0 信号を除き、すべての入力信号および双方向信号に適用されます。
5
パラメータは TWI 信号に適用されます。
6
WI 信号は、VBUSTWI にプルアップされます。表 16 を参照してください。
7
パラメータは DDR2 モードの DMC0 信号に適用されます。
8
パラメータは LPDDR モードの DMC0 信号に適用されます。
9
DDR2 作動入力モードで使用する場合、パラメータは DMC0_LDQS 信号、DMC0_LDQS信号、DMC0_UDQS 信号、DMC0_UDQS信号に適用されます。
10
オートモーティブ・アプリケーション用プロファイルのみ。非オートモーティブ・アプリケーションではサポートされていません。詳細については、
アナログ・デバイセズにお問い合わせください。
2

Rev. D－ 49/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 16. TWI0VSEL1 の設定と VDD_EXT/VBUSTWI

1
2

TWI0VSEL は、PADS_PCFG0 レジスタの TWI 電圧選択フィールドです。ハードウェア・リファレンス・マニュアルを参照してください。
リセット時に適切な JTAG バウンダリ・スキャン動作を実現するには、設計が、デフォルトの TWI0VSEL 設定用に仕様規定された VDD_EXT と VBUSTWI 電圧に従う必要があります。

クロック関連の動作条件
表 17 および表 18 に、コア・クロック、システム・クロック、ペリフェラル・クロックのタイミング条件を示します。表に示したデータ
は、特に指定のない限り、すべての速度グレード（オーダー・ガイドを参照）に適用されます。図 6 に、各種クロックと使用可能な分周比を図示します。
表 17. コアおよびシステムのクロック動作条件

1

SYSCLK と SCLK0 の最低周波数は USB 使用時のみ適用されます。

Rev. D－ 50/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 18. ペリフェラル・クロックの動作条件

SYS_CLKOUT のジッタは、ピンのスイッチング動作、基板レイアウト、SYS_CLKIN 源のジッタ特性など、アプリケーション・システムの設計によって異なります。測定されるジッタはこうした要因に依存するため、エンド・アプリケーションごとに、この代表的な仕様より大きくなることも小さくなることもあります。
2
代表値のフィールドに示す値は、SYS_CLKOUT 周期のパーセンテージです。
3
外部クロック・モードのペリフェラルに対し実現可能な最大周波数は、そのペリフェラルの AC タイミング仕様のセクションにあるセットアップ時間およびホールド時間を満たす能力によって異なります。VDD_EXT = 1.8V の場合のセットアップ時間とホールド時間には特に注意してください。これらはここに記載した最大周波数を阻む可能性があります。
4
ペリフェラルの外部クロック周波数は、ペリフェラルをクロックする fSCLK 以下であることも必要です。
1

図 6. クロックの関係と分周比

表 19. フェーズ・ロック・ループの動作条件

1

CGU_CTL.MSEL 設定も、fPLLCLK 仕様に違反しないように選択する必要があります。

Rev. D－ 51/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

電気的特性Rev. D－ 52/114 －2019 年 2 月

データシートRev. DADSP-BF700/701/702/703/704/705/706/707－ 53/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

DMC0 信号、TWI 信号、USB0 信号を除き、すべての出力信号および双方向信号に適用されます。
DMC0_Axx、DMC0_CAS、DMC0_CKE、DMC0_CK、DMC0_CK、DMC0_CS、DMC0_DQxx、DMC0_LDM、DMC0_LDQS、DMC0_LDQS、DMC0_ODT、DMC0_RAS、DMC0_UDM、DMC0_UDQS、DMC0_UDQS、DMC0_WEの各信号に適用されます。
3
DMC0 信号および USB0 信号を除き、すべての出力信号および双方向信号に適用されます。
4
SMC0_ARDY、SYS_BMODEx、SYS_CLKIN、SYS_HWRST、JTG_TDI、JTG_TMS_SWDIO の各信号に適用されます。
5
DMC0_VREF 信号に適用されます。
6
JTG_TCK_SWCLK 信号およびJTG_TRST信号に適用されます。
7
SMC0_ARDY、SYS_BMODEx、SYS_CLKIN、SYS_HWRST、JTG_TCK、JTG_TRSTの各信号に適用されます。
8
内部 GPIO プルアップがイネーブルされている場合、JTG_TDI、JTG_TMS_SWDIO、PA_xx、PB_xx、PC_xx の各信号に適用されます。GPIO の内部プルアップがイネーブルされるタイミングについての詳細は、ADSP-BF70x の設計者向けクイック・リファレンスを参照してください。
9
USB0_CLKIN 信号に適用されます。
10
PA_xx、PB_xx、PC_xx、SMC0_AMS0、SMC0_ARE、SMC0_AWE、SMC0_A0E、SMC0_Axx、SMC0_Dxx、SYS_FAULT、JTG_TDO_SWO、USB0_DM、
USB0_DP、USB0_ID、USB0_VBC の各信号に適用されます。
11
DMC0_Axx、DMC0_BAxx、DMC0_CAS、DMC0_CS0、DMC0_DQxx、DMC0_LDQS、DMC0_LDQS、DMC0_UDQS、DMC0_UDQS、DMC0_LDM、DMC0_ UDM、DMC0_ODT、DMC0_RAS、DMC0_WEの各信号に適用されます。
12
PA_xx、PB_xx、PC_xx、SMC0_A0E、SMC0_Axx、SMC0_Dxx、SYS_FAULT、JTG_TDO_SWO、USB0_DM、USB0_DP、USB0_ID、USB0_VBC、
USB0_VBUS、DMC0_Axx、DMC0_BAx、DMC0_CAS、DMC0_CS0、DMC0_DQxx、DMC0_LDQS、DMC0_LDQS、DMC0_UDQS、DMC0_UDQS、
DMC0_LDM、DMC0_UDM、DMC0_ODT、DMC0_RAS、DMC0_WE、TWI の各信号に適用されます。
13
USB0_VBUS 信号に適用されます。
14
すべての TWI 信号に適用されます。
15
DMC0 信号および TWI 信号を除くすべての信号に適用されます。
16
すべての DMC0 信号に適用されます。
17
ディープ・スリープ・モードおよび休止モードについての詳細は、ADSP-BF70x Blackfin+ Processor Hardware Reference を参照してください。
18
その他の情報は合計内部消費電力のセクションを参照してください。
19
VDD_EXT、VDD_DMC、VDD_USB の各電源信号にのみ適用されます。クロック入力はハイまたはローに結合されます。
1
2

Rev. D－ 54/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシート
合計内部消費電力

クロック電流

合計消費電力は次の 2 つの成分からなります。

動的クロック電流は、クロック経路内のすべてのトランジス
タ・スイッチングによって消費される合計電力です。各クロッ
ク・ドメインの消費電力は、電圧（VDD_INT）、動作周波数、固有のスケーリング・ファクタに依存します。

1. リーク電流を含む静的成分（ディープ・スリープ）
2. クロック・ドメインごとのトランジスタのスイッチング特性
による動的成分
消費電力は、温度、電圧、動作周波数、プロセッサの動作などを含む様々な動作条件にも影響されます。内部消費電流は次式
によって表されます。

USB クロックの動的成分は特異な例です。USB クロックは、これを用いる場合ほぼ一定の電流値に寄与します。
IDDINT_DEEPSLEEP は、静的な消費電力成分の部分となる唯一の項です。IDDINT_DEEPSLEEP は、電圧（VDD_INT）と温度（表 21 参照）の関数として指定されます。

表 20. IDDINT_USBCLK_DYN 電流

動的消費電力に寄与する項は 8 つあります。これらの成分は、
アプリケーション依存電流、クロック電流、データ伝送電流の3 つに大別できます。

アプリケーション依存電流
アプリケーション依存電流は、コア・クロック・ドメインの動的電流を含みます。

データ伝送電流コア・クロック（CCLK）は、プロセッサ・コアおよび L1/L2 メ
モリで実行されるアプリケーション・コードを表す動作スケー
リング・ファクタ（ASF）の影響を受けます（表 22）。ASF を
表 23 に示す CCLK 周波数および VDD_INT 依存のデータと組み合
わせて、この部分の計算を行います。

データ伝送電流は、データの伝送時に消費される電力です。この電流はデータ・レートによって表されます。計算は、DMA によるペリフェラル、L1 メモリ、L2 メモリ、外部メモリへの各ア
クセスのデータ・レート（MB/s）を合算することで実行できます 。更 に、この 数値 に重み付 けデ ータ・レ ート 係数およ び
VDD_INT を乗じます。

重み付けデータ・レート係数を使用するのは、転送元や転送先に依存する様々な係数が存在するためです。この式を用いて重み 付 け DRC を 計 算 す る 方 法 に つ い て の 詳 細 は 、 関 連 す る
Engineer Zone の資料を参照してください。手早く最大値を計算するには、重み付け DRC を 0.0497 と仮定します。これは L1 から L1 への転送の係数です。

Rev. D－ 55/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 21. 静的電流—IDD_DEEPSLEEP（mA）

表 22. 動作スケーリング・ファクタ（ASF）

表 23. コアあたりの CCLK 動的電流（mA、ASF = 1 の場合）Rev. D－ 56/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

HADC

絶対最大定格HADC の電気的特性

表 27 に記載されている絶対最大定格またはそれを超えるストレスを加えると、デバイスに恒久的な損傷を与える場合があります。これはストレス定格のみを定めたものであり、本規格の動作セクションに記載する規定値以上でデバイスが正常に動作することを示唆するものではありません。デバイスを長時間にわたり絶対最大定格状態に置くと、デバイスの信頼性に影響を与えることがあります。

表 24. HADC の電気的特性

表 27. 絶対最大定格

HADC の DC 精度
表 25. HADC の DC 精度 1

HADC0_VINx の仕様については、動作条件のセクションを参照してください。
2
LSB = HADC0_VREFP ÷ 4096
1

HADC のタイミング仕様
表 26. HADC のタイミング仕様

100%のトランジェント・デューティ・サイクルに適用されます。
関連する電源（VDD_DMC、VDD_EXT、または VDD_USB）が仕様範囲内の場
合にのみ適用されます。電源が仕様未満の場合、範囲はその電源ドメ
イン ± 0.2V に適用されている電圧となります。
3
公称 VDD_EXT が 3.3V の場合に適用されます。
4
公称 VDD_EXT が 1.8V の場合に適用されます。
5
TWI_SCL および TWI_SDA に適用されます。
6
USB を使用しない場合、これらのピンは表 15 に従って接続します。
7
VDD_HADC が仕様範囲内かつ 3.4V 以下の場合にのみ適用されます。
VDD_HADC が仕様範囲内で 3.4V を超える場合、最大定格は 3.6V です。
VDD_HADC が仕様未満の場合、範囲は VDD_HADC ± 0.2V となります。
1
2

ESD に関する注意
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されないまま放電することがあります。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESD に対する適切な予防措置を講じることをお勧めします。

Rev. D－ 57/114 －2019 年 2 月

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タイミング仕様
仕様は予告なく変更される場合があります。

クロックおよびリセット・タイミング
表 28 および図 7 に、クロック生成ユニット（CGU）に関連するクロックおよびリセット動作を示します。表 17 および表 18 の CCLK、SYSCLK、SCLK0、SCLK1、DCLK、OCLK の各タイミング仕様に従い、SYS_CLKIN とクロック逓倍器の組み合わせによってプロセッサの最大命令レートを超えるクロック・レートが選択されてはなりません。
表 28. クロックおよびリセット・タイミング

PLL バイパス・モードと PLL 非バイパス・モードに適用されます。
tCKIN の時間幅（図 7 参照）は 1/fCKIN に等しくなります。
3
CLKIN 周波数と PLL クロック逓倍器の組み合わせにより、表 19 に記載された fPLLCLK の許容設定値を超えてはなりません。
4
パワーアップ・シーケンスの完了後に適用されます。パワーアップ・リセットのタイミングは、表 29 および図 8 を参照してください。
1
2

図 7. クロックおよびリセット・タイミング

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パワーアップ・リセットのタイミング
パワーアップ後にプロセッサを既知の状態に置くためには、パワーアップ・リセットが必要です。パワーアップ・リセットは、
SYS_HWRSTとJTG_TRSTをアサートすることで開始できます。パワーアップ・リセットの間、ADSP-BF70x の設計者向けクイック・リ
ファレンスに記載されたピンを除くすべてのピンは、高インピーダンスです。
JTG_TRSTとSYS_HWRSTのどちらも、パワーアップ時にアサートする必要がありますが、SYS_HWRSTのみ、デバイスが正常にブートされるためにリリースする必要があります。JTG_TRSTは、通常動作のために無期限にアサートできます。JTG_TRSTをリリースする必要があるのは、エミュレータを使用して DAP に接続しデバッグやバウンダリ・スキャンを行う場合のみです。パワーアップ・リセット時に内部エミュレーション・ロジックが常に正常に初期化されるようJTG_TRSTには内部プルダウンがあります。
表 29 および図 8 に、クロック生成ユニット（CGU）とリセット制御ユニット（RCU）に関連した、電源の起動とプロセッサのリセット・
タイミングの関係を示します。図 8 において、VDD_SUPPLIES は、VDD_INT、VDD_EXT、VDD_DMC、VDD_USB、VDD_RTC、VDD_OTP、VDD_HADC です。
ADSP-BF70x プロセッサには電源シーケンス条件はありません。ただし、起動時の省電力を重視する場合は、VDD_INT を最後に起動することを推奨します。これにより、I/O の電圧が 0V から電圧仕様値まで変化する間、VDD_INT ドメインにわずかな電流が流れるのを防止できます。
表 29. パワーアップ・リセットのタイミング

図 8. パワーアップ・リセットのタイミング

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非同期読出し表 30 および図 9 に、スタティック・メモリ・コントローラ（SMC）に関連した非同期メモリ読出しタイミングを示します。
表 30. 非同期メモリ読出し（BxMODE = b#00）

SMC0_BxCTL.ARDYEN ビット = 1。
RAT の値は、SMC_BxTIM.RAT ビットを用いて設定されます。
3
PREST、RST、PREAT の各値は、SMC_BxETIM.PREST ビット、SMC_BxTIM.RST ビット、SMC_BxETIM.PREAT ビットを用いて設定されます。
4
出力信号は、SMC0_Ax、SMC0_AMSx、SMC0_AOE、SMC0_ABExです。
5
RHT の値は、SMC_BxTIM.RHT ビットを用いて設定されます。
6
SMC0_BxCTL.ARDYEN ビット= 0。
1
2Rev. D－ 60/114 －2019 年 2 月

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図 9. 非同期読出し

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SYS_CLKOUT に関連した SMC 読出しサイクルのタイミング
SYS_CLKOUT に関連した以下の SMC 仕様は、SMC をプログラマブル・ロジック・デバイスに接続するために与えられたものです。これ
らの仕様は、CGU_CLKOUTSEL.CLKOUTSEL = 0x3 と設定することで、SYS_CLKOUT がバッファ処理されたバージョンの SCLK0 を出力していると仮定しています。ただし、SCLK0 は fOCLK の最大仕様値より速く稼働することは許されません。この例では、RST = 0x2、
RAT = 0x4、RHT = 0x1 です。
表 31. SYS_CLKOUT に関連した SMC 読出しサイクルのタイミング（BxMODE = b#00）

1

出力信号は、SMC0_Ax、SMC0_AMSx、SMC0_AOE、SMC0_ABExです。

図 10. 非同期メモリ読出しサイクルのタイミング

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データシート
非同期フラッシュ読出し

表 32 および図 11 に、スタティック・メモリ・コントローラ（SMC）に関連した非同期フラッシュ読出しタイミングを示します。
表 32. 非同期フラッシュ読出し

PREST の値は、SMC_BxETIM.PREST ビットを用いて設定されます。
RST の値は、SMC_BxTIM.RST ビットを用いて設定されます。
3
PREAT の値は、SMC_BxETIM.PREAT ビットを用いて設定されます。
4
出力信号は、SMC0_Ax、SMC0_AMS、SMC0_AOEです。
5
RHT の値は、SMC_BxTIM.RHT ビットを用いて設定されます。
6
SMC0_BxCTL.ARDYEN ビット= 0。
7
RAT の値は、SMC_BxTIM.RAT ビットを用いて設定されます。
1
2

図 11. 非同期フラッシュ読出し

Rev. D－ 63/114 －2019 年 2 月

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非同期ページ・モード読出し
表 33 および図 12 に、スタティック・メモリ・コントローラ（SMC）に関連した非同期メモリ・ページ・モード読出しタイミングを示します。
表 33. 非同期ページ・モード読出し

PREST、RST、PREAT、RAT の各値は SMC_BxETIM.PREST ビット、SMC_BxTIM.RST ビット、SMC_BxETIM.PREAT ビット、SMC_BxTIM.RAT ビットを用いて設定されます。
2
RST の値は、SMC_BxTIM.RST ビットを用いて設定されます。
3
出力信号は、SMC0_Ax、SMC0_AMSx、SMC0_AOEです。
4
RHT の値は、SMC_BxTIM.RHT ビットを用いて設定されます。
5
SMC_BxCTL.ARDYEN ビット= 0。
6
RAT の値は、SMC_BxTIM.RAT ビットを用いて設定されます。
1

図 12. 非同期ページ・モード読出し

Rev. D－ 64/114 －2019 年 2 月

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非同期書込み表 34 および図 13 に、スタティック・メモリ・コントローラ（SMC）に関連した非同期メモリ書込みタイミングを示します。
表 34. 非同期メモリ書込み（BxMODE = b#00）

SMC_BxCTL.ARDYEN ビット= 1。
WAT の値は、SMC_BxTIM.WAT ビットを用いて設定されます。
3
PREST、WST、PREAT の各値は SMC_BxETIM.PREST ビット、SMC_BxTIM.WST ビット、SMC_BxETIM.PREAT ビット、SMC_BxTIM.RAT ビットを用いて設定されます。
4
出力信号は、DATA、SMC0_Ax、SMC0_AMSx、SMC0_ABExです。
5
WHT の値は、SMC_BxTIM.WHT ビットを用いて設定されます。
6
SMC_BxCTL.ARDYEN ビット= 0。
12

図 13. 非同期書込み

Rev. D－ 65/114 －2019 年 2 月

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SYS_CLKOUT に関連した SMC 書込みサイクルのタイミング
SYS_CLKOUT に関連した以下の SMC 仕様は、SMC をプログラマブル・ロジック・デバイスに接続するために与えられたものです。これ
らの仕様は、CGU_CLKOUTSEL.CLKOUTSEL = 0x3 と設定することで、SYS_CLKOUT がバッファ処理されたバージョンの SCLK0 を出力していると仮定しています。ただし、SCLK0 は fOCLK の最大仕様値より速く稼働することは許されません。この例では、WST = 0x2、
WAT = 0x2、WHT = 0x1 です。
表 35. SYS_CLKOUT に関連した SMC 書込みサイクルのタイミング（BxMODE = b#00）

1

出力ピン／ボールには、SMC0_AMSx、SMC0_ABEx、SMC0_Ax、SMC0_Dx、SMC0_AOE、SMC0_AWEが含まれます。

図 14. SYS_CLKOUT タイミングに関連した SMC 書込みサイクルのタイミング

Rev. D－ 66/114 －2019 年 2 月

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データシート
非同期フラッシュ書込み

表 36 および図 15 に、スタティック・メモリ・コントローラ（SMC）に関連した非同期フラッシュメモリ書込みタイミングを示します。
表 36. 非同期フラッシュ書込み

PREST の値は、SMC_BxETIM.PREST ビットを用いて設定されます。
PREAT の値は、SMC_BxETIM.PREAT ビットを用いて設定されます。
3
WST の値は、SMC_BxTIM.WST ビットを用いて設定されます。
4
出力信号は、DATA、SMC0_Ax、SMC0_AMSx、SMC0_ABExです。
5
WHT の値は、SMC_BxTIM.WHT ビットを用いて設定されます。
6
SMC_BxCTL.ARDYEN ビット = 0。
7
WAT の値は、SMC_BxTIM.WAT ビットを用いて設定されます。
1
2

図 15. 非同期フラッシュ書込み

すべてのアクセス
表 37 に、スタティック・メモリ・コントローラ（SMC）に関連したすべてのメモリ・アクセスに適用されるタイミングを示します。
表 37. すべてのアクセス

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DDR2 SDRAM のクロックおよび制御サイクルのタイミング
表 38 および図 16 に、ダイナミック・メモリ・コントローラ（DMC）に関連した DDR2 SDRAM のクロックおよび制御サイクルのタイミ
ングを示します。
表 38. DDR2 SDRAM の読出しサイクルのタイミング、VDD_DMC は 1.8V（公称値）

図 16. DDR2 SDRAM のクロックおよび制御サイクルのタイミング

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データシートDDR2 SDRAM の読出しサイクルのタイミング

表 39 および図 17 に、ダイナミック・メモリ・コントローラ（DMC）に関連した DDR2 SDRAM の読出しサイクルのタイミングを示します。
表 39. DDR2 SDRAM の読出しサイクルのタイミング、VDD_DMC は 1.8V（公称値）

1

DDR2 の正常動作を確保するため、すべての DDR2 のガイドラインに厳格に従う必要があります。

図 17. DDR2 SDRAM コントローラ入力の AC タイミング

Rev. D－ 69/114 －2019 年 2 月

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データシートDDR2 SDRAM の書込みサイクルのタイミング

表 40 および図 18 に、ダイナミック・メモリ・コントローラ（DMC）に関連した DDR2 SDRAM の書込みサイクルのタイミングを示します。
表 40. DDR2 SDRAM の書込みサイクルのタイミング、VDD_DMC は 1.8V（公称値）

1
2

DDR2 の正常動作を確保するため、すべての DDR2 のガイドラインに厳格に従う必要があります。
書込みコマンドから最初の DMC0_DQS までの遅延は WL × tCK + tDQSS です。

図 18. DDR2 SDRAM コントローラ出力の AC タイミング

Rev. D－ 70/114 －2019 年 2 月

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モバイル DDR SDRAM のクロックおよび制御サイクルのタイミング
表 41 および図 19 に、ダイナミック・メモリ・コントローラ（DMC）に関連したモバイル DDR SDRAM のクロックおよび制御サイクルのタイミングを示します。
表 41. モバイル DDR SDRAM のクロックおよび制御サイクルのタイミング、VDD_DMC は 1.8V（公称値）

図 19. モバイル DDR SDRAM のクロックおよび制御サイクルのタイミング

Rev. D－ 71/114 －2019 年 2 月

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データシートモバイル DDR SDRAM の読出しサイクルのタイミング

表 42 および図 20 に、ダイナミック・メモリ・コントローラ（DMC）に関連したモバイル DDR SDRAM の読出しサイクルのタイミングを示します。
表 42. モバイル DDR SDRAM の読出しサイクルのタイミング、VDD_DMC は 1.8V（公称値）

図 20. モバイル DDR SDRAM コントローラ入力の AC タイミング

Rev. D－ 72/114 －2019 年 2 月

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データシートモバイル DDR SDRAM の書込みサイクルのタイミング

表 43 および図 21 に、ダイナミック・メモリ・コントローラ（DMC）に関連したモバイル DDR SDRAM の書込みサイクルのタイミングを示します。
表 43. モバイル DDR SDRAM の書込みサイクルのタイミング、VDD_DMC は 1.8V（公称値）

1

書込みコマンドから最初の DMC0_DQS までの遅延は WL × tCK + tDQSS です。

図 21. モバイル DDR SDRAM コントローラ出力の AC タイミング

Rev. D－ 73/114 －2019 年 2 月

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汎用 I/O ポートのタイミング（GPIO）
表 44 および図 22 に、汎用ポート（PORT）に関連した I/O タイミングを示します。
表 44. 汎用 I/O ポートのタイミング

図 22. 汎用 I/O ポートのタイミング

タイマー・サイクルのタイミング
表 45 および図 23 に、汎用タイマー（TIMER）に関連したタイマー終了動作を示します。入力信号は、幅キャプチャ・モードおよび外部
クロック・モードでは非同期で、理想的な最大入力周波数は(fSCLK0/4)MHz です。周期の値（VALUE）は、TMx_TMRn_PER レジスタで指定されるタイマー周期で、2～232 − 1 の範囲です。
表 45. タイマー・サイクルのタイミング

1
この仕様は、幅キャプチャ・モードと外部クロック・モードにおける TMx 信号のデューティ・サイクルの変化またはジッタによる許容可能な最小瞬時幅を示します。TMx 信号の理想的な最大周波数は、このページのタイマー・サイクルのタイミングに記載されています。

図 23. タイマー・サイクルのタイミング

Rev. D－ 74/114 －2019 年 2 月

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アップ／ダウン・カウンタ／ロータリ・エンコーダのタイミング
表 46 および図 24 に、汎用カウンタ（CNT）に関連したタイミングを示します。
表 46. アップ／ダウン・カウンタ／ロータリ・エンコーダのタイミング

図 24. アップ／ダウン・カウンタ／ロータリ・エンコーダのタイミング

Rev. D－ 75/114 －2019 年 2 月

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デバッグ・インターフェース（JTAG エミュレーション・ポート）のタイミング
表 47 および図 25 にデバッグ・インターフェース（JTAG エミュレータ・ポート）に関連した I/O タイミングを示します。
表 47. JTAG ポートのタイミング

システム入力= DMC0_DQxx、DMC0_LDQS、DMC0_LDQS、DMC0_UDQS、DMC0_UDQS、PA_xx、PB_xx、PC_xx、SYS_BMODEx、SYS_HWRST、
SYS_FAULT、SYS_NMI、TWI0_SCL、TWI0_SDA、SYS_EXTWAKE。
2
最大 50MHz。
3
システム出力= DMC0_Axx、DMC0_BAx、DMC0_CAS、DMC0_CK、DMC0_CK、DMC0_CKE、DMC0_CS0、DMC0_DQxx、DMC0_LDM、DMC0_LDQS、
DMC0_LDQS、DMC0_ODT、DMC0_RAS、DMC0_UDM、DMC0_UDQS、DMC0_UDQS、DMC0_WE、PA_xx、PB_xx, PC_xx、SYS_CLKOUT、
SYS_FAULT、SYS_RESOUT、SYS_NMI。
1

図 25. JTAG ポートのタイミング

Rev. D－ 76/114 －2019 年 2 月

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シリアル・ポート
クロック速度が n の 2 つのデバイス間でシリアル・ポート（SPORT）通信が可能かどうかを判定するには、次の仕様を確認する必要があ
ります：1) フレーム同期の遅延およびフレーム同期のセットアップとホールド、2) データの遅延およびデータのセットアップとホールド、
3) シリアル・クロック（SPT_CLK）幅。図 26 では、SPT_CLK（外部または内部）の立上がりエッジと立下がりエッジのどちらでもアクティブなサンプリング・エッジとして使用できます。
SPORT クロックは、外部で生成される場合、fSPTCLKEXT と呼ばれます：

内部で生成される場合、プログラムされた SPORT クロック（fSPTCLKPROG ）周波数（MHz 単位）は次の式で設定されます。ここで、CLKDIV は SPORT_DIV レジスタ内のフィールドで、0～65535 の範囲で設定できます。

表 48. シリアル・ポート−外部クロック

1

サンプル・エッジを基準とします。
この仕様は、外部 SPT_CLK のデューティ・サイクルの変化またはジッタによる許容可能な最小瞬時幅または周期を示します。外部 SPT_CLK の理想的な最大周波数については、クロック関連の動作条件のセクションの表 18 に示す fSPTCLKEXT の仕様を参照してください。
3
駆動エッジを基準とします。
2

Rev. D－ 77/114 －2019 年 2 月

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表 49. シリアル・ポート−内部クロック

1

サンプル・エッジを基準とします。
駆動エッジを基準とします。
3
tSPTCLKPROG をプログラムできる最小周期の詳細については、クロック関連の動作条件のセクションの表 18 を参照してください。
2

Rev. D－ 78/114 －2019 年 2 月

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図 26. シリアル・ポート

Rev. D－ 79/114 －2019 年 2 月

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データシート
表 50. シリアル・ポート-イネーブルとスリーステート

1駆動エッジを基準とします。

図 27. シリアル・ポート-イネーブルとスリーステート

Rev. D－ 80/114 －2019 年 2 月

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データシートSPORT マルチチャンネル・モードでは、SPT_TDV 出力信号がアクティブになります。送信スロット（アクティブ・チャンネルの選択レ
ジスタでイネーブル）の間、SPT_TDV がアサートされ、外部デバイスとの通信が可能になります。
表 51. シリアル・ポート—送信データ有効（TDV）

1

駆動エッジを基準とします。

図 28. シリアル・ポート—送信データ有効（内部クロックおよび外部クロック）

Rev. D－ 81/114 －2019 年 2 月

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表 52. シリアル・ポート—外部遅延フレーム同期

1

tDDTLFSE および tDDTENFS の各パラメータは左詰めモードおよび標準シリアル・モードに適用され、MCE = 1 かつ MFD = 0 です。

図 29. 外部遅延フレーム同期

Rev. D－ 82/114 －2019 年 2 月

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シリアル・ペリフェラル・インターフェース（SPI）ポート—マスタのタイミング
表 53 および図 30 に、シリアル・ペリフェラル・インターフェース（SPI）ポートのマスタ動作を示します。
内部で生成される場合、プログラムされた SPI クロック（fSPICLKPROG）周波数（MHz 単位）は次の式で設定されます。ここで、BAUD は
SPI_CLK レジスタ内のフィールドで、0～65535 の範囲で設定できます。

また、以下の関係に留意してください。

• デュアル・モードのデータ送信では、SPI_MISO 信号は出力にもなります。
• クワッド・モードのデータ送信では、SPI_MISO、SPI_D2、SPI_D3 の各信号は出力にもなります。
• デュアル・モードのデータ受信では、SPI_MOSI 信号は入力にもなります。
• クワッド・モードのデータ受信では、SPI_MOSI、SPI_D2、SPI_D3 の各信号は入力にもなります。
• その他のフレーム遅延を追加するには、ハードウェア・リファレンス・マニュアルの SPI_DLY レジスタに関する説明を参照してください。
表 53. シリアル・ペリフェラル・インターフェース（SPI）ポート—マスタのタイミング

1
2

tSPICLKPROG をプログラムできる最小周期の詳細については、クロック関連の動作条件のセクションの表 18 を参照してください。
STOP の値は、SPI_DLY.STOP ビットを用いて設定されます。

Rev. D－ 83/114 －2019 年 2 月

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図 30. シリアル・ペリフェラル・インターフェース（SPI）ポート—マスタのタイミング

Rev. D－ 84/114 －2019 年 2 月

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シリアル・ペリフェラル・インターフェース（SPI）ポート—スレーブのタイミング
表 54 および図 31 に、シリアル・ペリフェラル・インターフェース（SPI）ポートのスレーブ動作を示します。また、以下の関係に留意してください。

• デュアル・モードのデータ送信では、SPI_MOSI 信号は出力にもなります。
• クワッド・モードのデータ送信では、SPI_MOSI、SPI_D2、SPI_D3 の各信号は出力にもなります。
• デュアル・モードのデータ受信では、SPI_MISO 信号は入力にもなります。
• クワッド・モードのデータ受信では、SPI_MISO、SPI_D2、SPI_D3 の各信号は入力にもなります。
• SPI スレーブ・モードでは、SPI クロックは外部から供給され、fSPICLKEXT と呼ばれます。

表 54. シリアル・ペリフェラル・インターフェース（SPI）ポート—スレーブのタイミング

この仕様は、外部 SPI_CLK のデューティ・サイクルの変化またはジッタによって許容可能な最小瞬時幅または周期を示します。外部 SPI_CLK の理想的な最大周波数については、クロック関連の動作条件のセクションの表 18 に示す fSPICLKTEXT の仕様を参照してください。
1

Rev. D－ 85/114 －2019 年 2 月

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図 31. シリアル・ペリフェラル・インターフェース（SPI）ポート—スレーブのタイミング

Rev. D－ 86/114 －2019 年 2 月

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シリアル・ペリフェラル・インターフェース（SPI）ポート—SPI_RDY スレーブのタイミング
表 55. SPI ポート—SPI_RDY スレーブのタイミング

図 32. スレーブ・モード受信（FCCH = 0）における有効入力 SPI_CLK エッジからの SPI_RDY アサート解除

図 33. スレーブ・モード送信（FCCH = 1）における有効入力 SPI_CLK エッジからの SPI_RDY アサート解除

Rev. D－ 87/114 －2019 年 2 月

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データシートシリアル・ペリフェラル・インターフェース（SPI）ポート—オープンドレイン・モード（ODM）のタイミング
図 34 および図 35 では、動作モードに応じ、出力を SPI_MOSI SPI_MISO、SPI_D2、SPI_D3 とすることができます。
表 56. SPI ポートが ODM マスタ・モードの場合のタイミング

図 34. ODM マスタ

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データシート

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表 57. SPI ポート—ODM スレーブ・モード

図 35. ODM スレーブ

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データシートシリアル・ペリフェラル・インターフェース（SPI）ポート—SPI_RDY のタイミング
SPI_RDY はフロー制御を行うために使用できます。CPOL ビットと CPHA ビットは SPI_CTL で設定されるのに対し、LEADX、LAGX、
STOP は SPI_DLY で設定されます。
表 58. SPI ポート—SPI_RDY のタイミング

1

BAUD の値は、SPI_CLK.BAUD ビットを用いて設定されます。

図 36. SPI_CLK の前の SPI_RDY のセットアップ（CPHA = 0）

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図 37. SPI_CLK の前の SPI_RDY のセットアップ（CPHA = 1）

図 38. SPI_RDY アサート後の SPI_CLK のスイッチング図（CPHA = x）

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拡張パラレル・ペリフェラル・インターフェースのタイミング
拡張パラレル・ペリフェラル・インターフェースのタイミング動作を、以下の図と表に示します。EPPI_CTL レジスタの POLC ビットと使用すると、EPPI クロックのサンプリング／駆動エッジを設定できます。
内部で生成される場合、プログラムされた PPI クロック（fPCLKPROG）周波数（MHz 単位）は次の式で設定されます。ここで、VALUE は
EPPI_CLKDIV レジスタ内のフィールドで、0～65535 の範囲で設定できます。

外部で生成される場合、EPPI_CLK は、fPCLKEXT と呼ばれます：

表 59. 拡張パラレル・ペリフェラル・インターフェース—内部クロック

1tPCLKPROG をプログラムできる最小周期の詳細については、クロック関連の動作条件のセクションの表 18 を参照してください。

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図 39. PPI 内部クロック GP 受信モードと内部フレーム同期タイミング

図 40. PPI 内部クロック GP 送信モードと内部フレーム同期タイミング

図 41. PPI 内部クロック GP 受信モードと外部フレーム同期タイミング

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図 42. PPI 内部クロック GP 送信モードと外部フレーム同期タイミング

図 43. クロック・ゲーティング・モードと内部クロックおよび外部フレーム同期タイミング

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表 60. 拡張パラレル・ペリフェラル・インターフェース—外部クロック

この仕様は、外部 EPPI_CLK のデューティ・サイクルの変化またはジッタによる許容可能な最小瞬時幅または周期を示します。外部 EPPI_CLK の理想的な最大周波数については、クロック関連の動作条件のセクションの表 18 に示す fPCLKEXT の仕様を参照してください。

1

図 44. PPI 外部クロック GP 受信モードと内部フレーム同期タイミング

図 45. PPI 外部クロック GP 送信モードと内部フレーム同期タイミング

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図 46. PPI 外部クロック GP 受信モードと外部フレーム同期タイミング

図 47. PPI 外部クロック GP 送信モードと外部フレーム同期タイミング

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ユニバーサル非同期レシーバー／トランスミッタ（UART）—受信および送信タイミング
ユニバーサル非同期レシーバー／トランスミッタ（UART）ポートの受信動作および送信動作については、ADSP-BF70x Blackfin+
Processor Hardware Reference に記載されています。

コントローラ・エリア・ネットワーク（CAN）インターフェース
コントローラ・エリア・ネットワーク（CAN）インターフェースのタイミングについては、ADSP-BF70x Blackfin+ Processor Hardware
Reference に記載されています。

ユニバーサル・シリアル・バス（USB）
表 61 に、ユニバーサル・シリアル・バス（USB）のクロック・タイミングを示します。USB ピンのタイミングおよび DC 仕様（ADSP-BF70xの設計者向けクイック・リファレンスのセクションに記載のドライバ・タイプ E、F、G に対する出力特性を含む）については、USB 2.0の仕様を参照してください。
表 61. USB のクロック・タイミング

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モバイル・ストレージ・インターフェース（MSI）コントローラのタイミング
表 63 および図 48 に、モバイル・ストレージ・インターフェース（MSI）に関連した I/O タイミングを示します。
MSI タイミングは、MSI0_UHS_EXT レジスタを設定することで MSI ペリフェラルに割り当てられている入力クロックの周期（tMSICLKIN）に依存します。その情報については表 62 を参照してください。
表 62. tMSICLKIN の設定（fMSICLKPROG）の周波数（MHz 単位）は次の式で設定されます。ここで、DIV0 は MSI_CLKDIV レジスタ内のフィールドで、0～255 の範囲で設定できます。DIV0 が 1～255 の範囲で設定されている場合、次式を用いて fMSICLKPROG が定められます。

DIV0 = 0 の場合は、

また、次式に注意してください。

表 63. MSI コントローラのタイミング

1

tMSICLKPROG をプログラムできる最小周期の詳細については、クロック関連の動作条件のセクションの表 18 を参照してください。

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図 48. MSI コントローラのタイミング

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出力駆動電流図 49～図 60 に、ADSP-BF70x Blackfin プロセッサの出力ドライ
バの代表的な電流電圧特性を示します。これらの曲線は、出力
ドライバの電流駆動能力を出力電圧の関数として示しています。

図 51. ドライバ・タイプ D の電流（1.8V の VDD_EXT）

図 49. ドライバ・タイプ A の電流（1.8V の VDD_EXT）

図 52. ドライバ・タイプ D の電流（3.3V の VDD_EXT）

図 50. ドライバ・タイプ A の電流（3.3V の VDD_EXT）

図 53. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：34Ω）

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図 57. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：34Ω）

図 54. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：40Ω）

図 58. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：40Ω）

図 55. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：50Ω）

図 59. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：50Ω）

図 56. ドライバ・タイプ B およびドライバ・タイプ C（DDR の駆動強度：60Ω）

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データシート図 62. 出力のイネーブル／ディスエーブル

図 60. ドライバ・タイプ B およびデバイス・ドライバ C（DDR の駆動強度：60Ω）

容量性負荷

テスト条件
このデータシートに示すすべてのタイミング・パラメータは、このセクションに記載する条件で測定したものです。図 61 に AC 測定の測定点を示します（出力イネーブル／ディスエーブルを除く）。
測定点 VMEAS は VDD_EXT/2 で、VDD_EXT（公称値） = 1.8V/3.3V です。

出力の遅延とホールドは、すべてのピンについて、平均 6pF の標準的な容量性負荷に基づいています（図 63 参照）。VLOAD は
VDD_EXT/2 と同じです。

図 61. AC 測定の電圧リファレンス・レベル（出力イネーブル／ディスエーブルを除く）

出力イネーブル時間の測定
出力ピンは、高インピーダンス状態から駆動を始める点に遷移するときにイネーブルされたとみなされます。
出力イネーブル時間 tENA は、図 62 の右側に示すように、リファ
レンス信号がハイまたはローの電圧レベルに達した時点から出力が駆動を始める時点までの間隔です。複数ピンがイネーブル
される場合、測定値は駆動を開始した最初のピンの値となります。

出力ディスエーブル時間の測定
出力ピンは、駆動を停止し、高インピーダンス状態になり、出力がハイまたはローの電圧から変化し始めたときにディスエーブル
されたとみなされます。出力ディスエーブル時間 tDIS は、図 62 の左側に示すように、リファレンス信号がハイまたはローの電圧レベルに達した時点から出力が駆動を停止するまでの間隔です。

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図 63. AC 測定に使用する等価デバイス負荷（すべての部品を含む）

2019 年 2 月

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データシート
図 64～図 67 に、出力の立上がり時間が容量に対しどう変化するかを示します。与えられた遅延およびホールドの仕様は、これらの図から導かれるファクタだけディレーティングする必要があります。これらのグラフは、示された範囲外では直線的であるとは限りません。

図 64. ドライバ・タイプ A の代表的な立上がり時間と立下がり時間（10%～90%）と負荷容量の関係（VDD_EXT = 1.8V）

図 66. ドライバ・タイプ B および C の代表的な立上がり時間と立下がり時間（10%～90%）と負荷容量の関係（VDD_DMC = 1.8V）

図 65. ドライバ・タイプ A の代表的な立上がり時間と立下がり時間（10%～90%）と負荷容量の関係（VDD_EXT = 3.3V）

Rev. D図 67. LPDDR のドライバ・タイプ B およびドライバ・タイプ C の代表的な立上がり時間と立下がり時間（10%～90%）と負荷容量の関係（VDD_DMC = 1.8V）－ 103/114 －2019 年 2 月

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データシート
環境条件
アプリケーションのプリント回路基板のジャンクション温度を決定するには、次式を用います。

ここで、TJ = ジャンクション温度（ºC）。
TCASE = パッケージの上面中央でユーザが測定するケース温度（ºC）。
ΨJT = 表 64 および表 65 を参照。
PD = 消費電力（PD の計算方法については、合計内部消費電力のセクションを参照）。
θJA の値は、パッケージの比較とプリント回路基板の設計考察のために提供しています。θJA は、次式による TJ の一次近似に使用
できます。

ここで、
TA = 周囲温度（ºC）。
θJC の値は、外付けヒート・シンクが必要な場合のパッケージの比較とプリント回路基板の設計考察のために提供しています。
表 64 および表 65 において、空気流の測定値は、JEDEC 規格
JESD51-2 および JESD51-6 に準拠します。ジャンクションとケース間の測定値は MIL-STD-883（メソッド 1012.1）に準拠します。すべての測定は 2S2P JEDEC テスト・ボードを使用します。
表 64. CSP_BGA の熱特性

表 65. LFCSP（QFN）の熱特性

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ADSP-BF700/701/702/703/704/705/706/707

データシートADSP-BF70x 184 ボール CSP_BGA のボール割当て（ボール番号順）
図 68 に、184 ボール CSP_BGA の信号配置の概要を示します。

表 66 に、ADSP-BF70x の 184 ボール CSP_BGA パッケージをボール番号順に示します。表 67 に、184 ボール CSP_BGA パッケー
ジを信号順に示します。

図 68. 184 ボール CSP_BGA の構成

Rev. D－ 105/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 66. 184 ボール CSP_BGA のボール割当て（ボール番号順）

Rev. D－ 106/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 67. ADSP-BF70x 184 ボール CSP_BGA のボール割当て（信号名のアルファベット順）

Rev. D－ 107/114 －2019 年 2 月

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データシートADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）のピン割当て（ピン番号順）図 69 に、12mm × 12mm 88 ピン LFCSP（QFN）の信号配置の概要を示します。

図 69. 12mm × 12mm 88 ピン LFCSP（QFN）の構成

Rev. D－ 108/114 －2019 年 2 月

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データシート
表 68 に、ADSP-BF70x の 12mm × 12mm 88 ピン LFCSP（QFN）
パッケージをピン番号順に示します。表 69 に、12mm × 12mm
88 ピン LFCSP（QFN）パッケージを信号順に示します。

表 68. 12mm × 12mm 88 ピン LFCSP（QFN）のピン割当て（ピン番号順）

Rev. D－ 109/114 －2019 年 2 月

データシート

ADSP-BF700/701/702/703/704/705/706/707

表 69. ADSP-BF70x 12mm × 12mm 88 ピン LFCSP（QFN）のピン割当て（信号名のアルファベット順）

Rev. D－ 110/114 －2019 年 2 月

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データシート
外形寸法
図 70 に示す 12mm × 12mm CSP_BGA パッケージの寸法はミリ
メートル単位です。

図 70. 184 ボール・チップ・スケール・パッケージ・ボール・グリッド・アレイ［CSP_BGA］（BC-184-1）
寸法：mmRev. D－ 111/114 －2019 年 2 月

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データシート図 71 に示す 12mm × 12mm LFCSP_VQ パッケージの寸法はミリメートル単位です。

図 71. 88 ピン・リードフレーム・チップ・スケール・パッケージ［LFCSP_VQ］（CP-88-8）
寸法単位：mm

表面実装設計表 70 は PCB 設計の補助として提示するものです。業界標準の設計推奨事項については、IPC-7351 の Generic Requirements for Surface-Mount
Design and Land Pattern Standard を参照してください。
表 70. 表面実装設計で用いる CSP_BGA データ

Rev. D－ 112/114 －2019 年 2 月

ADSP-BF700/701/702/703/704/705/706/707

データシートオートモーティブ製品
以下に示すモデルは、オートモーティブ・アプリケーションの品質と信頼性の条件に対応するよう管理された製造工程により提供されています。これらのオートモーティブ・モデルの仕様
は非オートモーティブ・モデルと異なる場合があるため、設計者はこのデータシートの仕様のセクションを慎重に検討してください。オートモーティブ・グレード製品（表 71 参照）のみが、オートモーティブ・アプリケーションで用いることができます。
特定製品のオーダー情報とこれらのモデルに特有のオートモー
ティブ信頼性レポートについては、最寄りのアナログ・デバイ
セズまでお問い合わせください。

表 71. オートモーティブ製品−40ºC～+105ºC の TAMBIENT 条件に対応するオートモーティブ・グレードの製品は、オートモーティブ製品の表に記載されている場合に選択できます。
Z = RoHS 準拠製品。
3xx は現在のダイ・リビジョンを表します。
4
リファレンス温度は周囲温度です。周囲温度の仕様はありません。唯一の温度仕様であるジャンクション温度（TJ）の仕様については、動作条件のセク
ションを参照してください。
1
2

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データシート

ADSP-BF700/701/702/703/704/705/706/707

オーダー・ガイド

1
2

Z = RoHS 準拠製品。
リファレンス温度は周囲温度です。周囲温度の仕様はありません。唯一の温度仕様であるジャンクション温度（TJ）の仕様については、動作条件のセク
ションを参照してください。

I2C は、Philips Semiconductors 社（現在の NXP Semiconductors）が独自に開発した通信プロトコルです。

Rev. D－ 114/114 －2019 年 2 月