アプリケーション・ノート：AN-1084
パワーMOSFETの基礎
Vrej Barkhordarian

International Rectifier Corporation

目次
はじめに……………………………………………………2ブレークダウン電圧（降伏電圧）………………….…..6
オン抵抗……………………………………………………7
トランスコンダクタンス…………………………………8しきい電圧……………………………………………..…..8ダイオードの順方向電圧…………………………………8消費電力……………………………………………………9動特性….………………………………………………..….9ゲート電荷…………………………………………………10dv／dt 特性………………………………………………….11
このアプリケーション・ノートは、パワーMOSFET の降伏電圧、オン抵抗、トランスコンダクタンス、しきい電圧、ダイオードの順方向電圧、動特性、ゲー
ト電荷、dv／dt 特性、消費電力などをまとめたものです。
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はじめにディスクリート（個別）のパワーMOSFET は、デバイス形状、電圧レベル、電流レベルが LSIで使われる MOSFET と大きく異なっていますが、半導体の製造工程はほぼ同じ技術を使っています。金属酸化膜半導体電界効果トランジスタ（MOSFET）は、1970 年代に登場した初期の電界効果トランジスタ（FET）から派生したデバイスです。図 1 にパワーMOSFET のデバイス構造を示します。電流はドレインからソースに流れます。この電流をゲートに加えた電圧で制御します。

ソース・コンタクト

フィールド
酸化膜

ゲート
酸化膜

ゲートの金属電極

ドレイン・コンタクトｎ＋ 型ドレイン
ｎ＋ 型
ソース

p 型基板
チャネル

図 1 パワーMOSFET の構造

パワーMOSFET の開発が促進された理由の１つは、パワー・エレクトロニクスの用途で、当初、広く使われていたパワー・バイポーラ・トランジスタ（BJT）に限界があることです。「パワー・デバイス」を厳密に定義することは難しいですが、ここでは、最小 1A でスイッチングできるデバイスを大まかにパワー・デバイスと呼ぶことにします。
パワー・バイポーラ・トランジスタは、電流制御のデバイスです。ベース電流でコレクタ電流を制御します。デバイスのオン（導通）状態を維持するためには、コレクタ電流の 1/5 もの大きなベース電流が必要です。高速にオフさせるためには、逆方向の大きなベース電流も必要になります。ベース駆動回路の設計が複雑になります。バイポーラ・トランジスタの生産性が改善されてコストが下がってきていますが、パワーMOSFET に比べると高価です。
バイポーラ・トランジスタのもう１つの制約は、導通時の電子と正孔の役割です。キャリア寿命の長い正孔が存在するため、同じ大きさで同じ定格電圧のパワーMOSFET に比べて、スイッチング速度が数桁低速になります。熱暴走の危険性もあります。温度が上昇すると順方向電圧降下が減少するため、複数のデバイスを並列接続したとき、1 つのデバイスに電流が集中しやすくなります。
これに対してパワーMOSFET は、小数キャリアの注入がない多数キャリア・デバイスです。ス
イッチング損失が重要になる高い周波数の用途では、バイポーラ・トランジスタよりも優れています。大電流と高電圧が同時に印加されても、2 次ブレークダウンに起因する破壊的故障の危険性は小さくなっています。パワーMOSFET では温度が上昇すると順方向電圧降下が大きくなるた

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め、並列接続してもすべてのデバイス間で電流が均等に分布しやすいと言えます。MOSFET の入出力特性（入力電圧と出力電流の関係）と回路記号を図 2 に示します。

チャネルまたは基板

図2

MOSFET の入出力特性、すなわちゲート-ソース間電圧 VGS とドレイン電流 ID の関係（左）と回路記号（右）ただし、ブレークダウン耐圧（V）
電圧が高い（200 V 以上）
デバイスでは、パワー
MOSFET の導通時の電圧降
バイポーラ・トランジスタ
下が、同じ定格電圧で同じ大きさのバイポーラ・トランジスタに比べて大きくなります。このために、高周波特性が劣るにもかかわらずバイポーラ・トランジスタを使うことが魅力的になっています。
図 3 に、パワーMOSFETとバイポーラ・トランジスタのおおよその電流-電圧の限界を示します。材料、構造、製造技術の進歩と共に、これらの限界が改善されて最大電流（A）います。
n チャネル・パワーMOSFET
図 3 パワーMOSFET とバイポーラ・トランジスタののデバイス構造と寄生素子の発生場所を次頁の図 4 に示し電流-電圧の限界します。基板の表面がソース、裏面がドレインの縦型構造です。ドレイン電圧の増加と共に、2 つの隣接するボディ・ダイオードのデプリーション領域がドリフト領域へ広がると、2 つのボディ領域の間に現れる寄生の接合型 FET（JFET）が電流を制限します。
図 4 の寄生バイポーラ・トランジスタによって、デバイスがオンしやすくなり、ブレークダウンを早めます。ソース領域の下のドーピングと距離を注意深く設定して、ベース抵抗 RB を小さくしなければなりません。

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3ソースゲート
酸化膜

多結晶シリコン・ゲートソース金属電極

ｐ＋ 型ボディ領域

チャネルドリフト領域-ｎ 型エピタキシャル層

ｎ＋ 型基板（100）

ドレイン金属電極
ドレイン金属-ｎ 型エピタキシャル層

ｎ＋ 型基板

図 4 パワーMOSFET のデバイス構造（上）と寄生素子（下）図 4 の下図中の CGS は、多結晶シリコン（ポリシリコン）・ゲートによって覆われたソース領域とチャネル領域との間に構成される容量であり、印加電圧には依存しません。
CGD は 2 つの部分から構成されています。1 つ目は、多結晶シリコン・ゲートとその下のシリコンの JFET 領域との間で構成される容量です。2 つ目は、ゲート直下のデプリーション領域にある容量です。CGD は電圧の非線形関数です。
最後に、CDS はボディとドリフト領域との間のダイオードの容量で、ドレイン-ソース間バイア
ス電圧の平方根に反比例します。

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4パワーMOSFET には、プレーナ（平坦）型とトレンチ（溝）型と呼ばれる 2 種類の構造があります。図 4 のデバイス構造はプレーナ型です。トレンチ型パワーMOSFET の 2 つの例を図 5 に示します。トレンチ型はセル密度が高いという長所がありますが、プレーナ型よりも、製造工程が複雑です。

電子の流れ

ソース

ソース
ゲート
ゲート
酸化膜

酸化膜

-ｎ 型エピタキシャル層

チャネルｎ＋ 型基板
（100）

ドレイン

図 5 トレンチ型パワーMOSFET の構造の底面を平坦にした構造。

www.irf-japan.com（a）は V 溝に電流が集中する構造。（b）は V 溝

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5ブレークダウン電圧

ドレイン電流

ブレークダウン電圧（降伏電圧）BVDSS とは、ゲートとソー線形領域
ゲートスを短絡した状態で、逆バイア電圧スされたボディ-ドリフト領域間のダイオードがブレークダウンし、アバランシェ増幅効果によってソースとドレインとの間に大きな電流が流れ始めるときの飽和領域電圧を意味します。ダイオードの耐圧です。パワーMOSFET の電流-電圧特性が図 6 です。
BVDSS は通常、ドレイン電流250μA で測定します。ドレイン電圧が BVDSS より低く、かつゲートにバイアス電圧が加わっていない場合、表面のゲートの下にチャネルが形成されないた
め、ドレイン電圧はすべて逆バイアスされたボディ-ドリフト領域間の pn 接合に加わります。
構造と製造工程が良くないデバイスでは、これに関連したパンチスルー（貫通）とリーチスルー呼ばれる現象が発生します。
ドレイン電圧（V）
パンチスルーは、デバイスのアバランシェ定格電圧よりも低いドレイン電圧で、ボディ-ドリフ
図 6 パワーMOSFET の電流-電圧特性ト領域間の pn 接合のソース側のデプリーション領域がソース領域まで広がったときに発生します。
このために、ソースとドレインとの間に電流経路が生じて、図 7 に示すソフト・ブレークダウン現象が発生します。ソースとドレインとの間に流れる漏れ電流は IDSS で表します。
チャネルを短くするとオン抵抗 RDS(on) は低くなりますが、パンチスルーを防止するためにはチャネルを長くしなければなりません。このトレードオフを考慮する必要があります。
リーチスルー現象は、ボディ-ドリフト領域間のp-n 接合のドリフト側のデプリーション領域がエピタキシャル層と基板との境界まで広がり、かつエ
図 7 パワーMOSFET のブレークピタキシャル層でアバランシェが発生する前に生ダウン特性
じます。デプリーションの縁が高キャリア濃度の基板内に広がって、ドレイン電圧がさらに上昇すると、電界はアバランシェ現象が発生する臨界値である 2×105 V／cm に急速に到達します。

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オン抵抗

ゲート+

パワーMOSFET が導通したときの抵抗、すなわちオン抵抗 RDS(on)は、図 8 に示すように複数の成分で構成されています。

n
ソース

ｐ型ベース

RDS(on) ＝ RSOURCE ＋ RCH ＋ RA ＋
RJ ＋ RD ＋ RSUB ＋
Rwcml …（1）
RSOURCE：ソースの拡散抵抗
RCH：チャネルの抵抗
RA：蓄積抵抗RJ：2 つのボディ間の領域に形成
ｎ＋ 型基板される寄生の JFET の抵抗
RD：ドリフト領域の抵抗
RSUB：基板の抵抗。高耐圧デバイ
スには、最大 20mΩ-cm の基板のドレイン比抵抗を持つウエハーが使われ、低耐圧デバイスには 5mΩ-cm 未満
図 8 パワーMOSFET の内部抵抗（オン抵抗）のウエハーが使われます。
Rwcml ：ボンディング・ワイヤの抵抗、ソースとドレインの金属とシリコンの抵抗、金属とリードフレームのコンタクト抵抗の合計。これらは通常、高耐圧デバイスでは無視できますが、低耐圧デバイスでは無視できません。
図 9 に、各電圧領域での RDS(on) の各成分の構成比率を示します。図から分かるように、高い電圧では、RDS(on) はエピタキシャル抵抗と JFET の抵抗成分が支配的です。この成分は、高耐圧デ定格電圧
パッケージ

金属ソース

チャネル

JFET 領域

エピタキシャル層基板

図 8 定格電圧の異なるデバイスに影響する RDS(on)の抵抗成分

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7バイスで大きくなります。エピタキシャル層のキャリア濃度が低く、抵抗が大きいからです。
低い電圧では、RDS(on) は、チャネル抵抗と、金属と半導体との間のコンタクト、金属配線、ボンディング・ワイヤ、リードフレームの各抵抗成分が支配的になります。
基板の抵抗成分は、ブレークダウン電圧が低いデバイスで大きくなります。
トランスコンダクタンス
トランスコンダクタンス gfs は、ゲート-ソース間のバイアス電圧の変化に対するドレイン電流の感度を表します。このパラメータは通常、最大定格電流値の約半分のドレイン電流を与える
VGS および定電流領域で動作を保証する VDS で表されます。
トランスコンダクタンスは、ゲート幅の影響を受けます。ゲート幅は実効面積に比例して大きくなります。セル密度は年々、高まっています。高密度化の制約要因は、リゾグラフィ工程の制御とセル中央でのソースの金属配線へのコンタクトを可能にする分解能です。チャネル長もトランスコンダクタンスに影響します。チャネルを短くすることは、gfs とオン抵抗の両方にとって望ましいことですが、パンチスルーとのトレードオフになります。チャネル長の下限は、2 重拡散工程を制御する能力で決まります。最小加工寸法や設計ルールと呼ばれている値です。最後に、ゲート酸化膜が薄いほど gfs が大きくなります。
しきい電圧
しきい電圧 VTH は、多結晶シリコン層の下の表面を強く反転させて、ソース領域とドレイン領域との間に導通チャンネルを形成するために必要とされる最小ゲート・バイアス電圧と定義されます。
VTH は通常、ドレイン-ソース間電流 250μA で測定されます。一般的な値は、ゲート酸化膜が厚い高耐圧デバイスの場合は 2V ～ 4V、ゲート酸化膜が薄い低耐圧の標準論理 IC のデバイスでは 1V ～ 2V程度です。
ダイオードの順方向電圧
ダイオードの順方向電圧 VF は、規定のソース電流値でのボディ-ドレイン間に形成されるダイオード
図 9 ソース-ドレイン（ボディ）間ダイオードのの保証された最大順方向電圧降下
順方向電圧特性
縦軸は逆方向のドレイです。図 9 に、2 種類の温度におけン-ソース間電流 ISD（A）。横軸はソース-ドるこのダイオードの I-V 特性（標準レイン間電圧 VSD（V）。
値）を示します。p チャネル・デバ
イスは、金属と p 型シリコンとの間のコンタクト抵抗が n 型シリコンに比べて大きいため、VF は大きくなります。一般的には、高耐圧デバイス（100V 以上）の場合は最大で 1.6V 程度、低耐圧デバイス（100V 以下）は 1.0V 程度です。

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消費電力
パッケージ温度を 25℃に維持したとき、チップ温度を最大許容値まで上げる最大許容消費電力値は Pd で与えられます。ここで、Pd ＝（Ｔjmax － 25 ）／ RthJC … （2）です。
Ｔjmax：デバイスの pn 接合の最大許容温度（一般的には、150℃または 175℃）。
RthJC：接合部とパッケージ（ケース）の間の熱抵抗。
動特性
MOSFET をスイッチとして使うとき、その基本的な機能は、ゲート電圧でドレイン電流を制御することです。図 10 の（a）に伝達特性を、（b）に MOSFET のスイッチング特性の解析に使われる等価回路を示します。

ボディ-ドレイン間ダイオード

傾き ＝ gfs

図 10 MOSFET の伝達特性（a）とスイッチング特性の解析に使われる等価回路（b）

デバイスのスイッチング特性は、容量に加わる電圧を変化させるために必要な時間、すなわち容量を充電するための時間によって決まります。RG はゲートの分布抵抗で、有効面積にほぼ反比例します。LS と LD は、それぞれソースとドレインのリードのインダクタンスで、大きさは数10nH 程度です。
データシートに記載される入力容量（Ciss ）、出力容量（Coss ）、逆伝達容量（Crss ）の標準値は、回路部品の値を決めるときに考慮されます。データシートの容量値は、等価回路の容量を使って次のように定められます。
Ciss ＝ CGS + CGD
Crss ＝ CGD
Coss ＝ CDS ＋ CGD

CDS は短絡ゲート-ドレイン間容量 CGD は、電圧の非線形関数であり、回路の出力と入力の間で帰還ループを決めるときに最も重要なパラメータです。CGD は、動特性で決まる入力容量の合計が、静特性で決まる容量の和より大きくなるため、ミラー容量とも呼ばれます。

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AN-10849図 11 に一般的なスイッチング時間のテスト回路、および VGS 波形と VDS 波形の立ち上がり／降下特性を示しました。オンするときの遅延時間 td(on) は、デバイスの入力容量を充電するために必要な時間です。この後、ドレイン電流が流れ始めます。同様に、オフするときの遅延時間 td(off) は、スイッチがオフした後に容量の放電にかかる時間です。

振幅：－10V
パルス幅：1μs 以下
デューティ比：0.1％以下

ゲート電荷
入力容量の値は参考にはなりま
すが、異なるメーカーの 2 つのデバイスの間でスイッチング特性を比較しても、正しい比較とは言えません。デバイスの大きさやトランスコンダクタンスの影響も考慮
すると、比較はさらに困難になります。
回路設計の視点から見た有効なパラメータは、入力容量ではなく
図 11 スイッチング時間のテスト回路（a）およびゲート電荷と言えます。多くのメ
VGS と VDS の波形（b）ーカーは、データシートに両方のパラメータを記載しています。
ゲート電荷のテスト回路が図 12 です。ゲート電荷の波形は次頁の図 13 のようになります。
ゲートを電源電圧 VDD に接続すると、VGS はVTH まで上昇し、ここでドレイン電流が流れ始め、CGS の充電が始まります。t1 ～ t2 の間、CGSの充電が続き、ゲート電圧が上昇し、これに比例してドレイン電流が増加します。時間 t2 でCGS が完全に充電され、ドレイン電流は所定の電流 ID に到達して一定になり、ドレイン電圧が下がり始めます。
一方、CGS は t2 で完全に充電されて、VGS が一定になり、駆動電流はミラー容量 CDG の充電を開始します。これは時間 t3 まで続きます。
ミラー容量の充電時間は、ゲート-ソース間容量 CGS の充電時間よりも長くなります。t2 と図 12 ゲート電荷のテスト回路
t3 の間にドレイン電圧が急速に変化するからです（電流 = C dv／dt ）。
CGS と CDG の両容量が完全に充電されると、ゲート電圧 VGS は再び上昇し、時間 t4 で電源電圧に到達するまで続きます。

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10時間 t3 に対応するゲート電荷（CGS + CDG ）は、デバイスをオンするために必要な最小の電荷です。
回路設計では一般に、スイッチングに必要な最小の電圧値よりもゲート電圧を高く設定するため、計算に使うゲート電荷は、t4 に対応する QG になります。
ゲート電荷を使う利点は、所定の時間内にデバイスをオンさせるために必要な駆動回路の出力電流を簡単に計算できることです。これは Q ＝CV かつ I ＝ C dv／dt から、Q ＝ 時間×電流で求められるからです。
例えば、ゲート電荷 20 nC のデバイスは、1 mA をゲートに供給すると20μs でオンします。ゲート電流を1A に増やすと、20 ns でオンできます。これらの簡単な計算は、入力容量値を使った場合には不可能です。

ゲート電圧

ドレイン電圧ドレイン電流図 13

ゲート電圧とドレイン電流／電圧の特性

dv／dt 特性
ピーク・ダイオード回復
は、ドレイン-ソース間電圧の最大上昇率、すなわち dv／dt として定義されます。
この上昇率を超えた場合、ゲート-ソース間電圧がデバイスのしきい電圧よりも高トランジスタくなるため、デバイスは電流導通モードになり、ある条件下では致命的な故障が発生します。
dv／dt でパワーMOSFETがオンするメカニズムは 2種類あります。図 14 に、バイポーラ・トランジスタを含
図 14 dv／dt でパワーMOSFET がオンするメカニズム
むパワーMOSFET の等価回路を示します。dv／dt でオンする 1 つ目のメカニズムは、ゲート-ドレイン間容量 CGD の帰還動作によって始まります。デバイスのドレイン-ソース間に電圧ランプ信号が現れると、ゲート-ドレイン間容量 CGD を介してゲート抵抗 RG に電流 I1 が流れます。RG は回路内の合計ゲート抵抗で、抵抗両端に加わる電圧は次式で表されます。
VGS ＝ I1 × RG ＝ RG × CGD × （ dv ／ dt ）www.irf-japan.com

AN-1084（3）11

ゲート電圧 VGS がデバイスのしきい電圧 VTH を超えると、デバイスが導通します。従って、このメカニズムの dv／dt 能力は次式で決定されます。
dv ／ dt ＝ VTH ／（ RG × CGD ） （4）VTH の低いデバイスが dv／dt でオンしやすい傾向があることは明らかです。VTH の温度係数は負なので、高温の環境で使う用途では特に注意が必要です。この影響を回避するため、ゲート回路のインピーダンスを注意深く選ばなければなりません。
dv／dt で MOSFET がオンするメカニズ
ムの 2 つ目は、図 15 に示すように、寄生のバイポーラ・トランジスタによって起こります。ドリフト領域まで広がったボディ・ダイオードのデプリーション領域に対応する容量を CDB とすると、CDB はバイポーラ・トランジスタのベースと MOSFETのドレインの間の容量として表せます。ドレイン-ソース間に電圧ランプ信号が現れると、この容量はベース抵抗 RB を流れる電流 I2 を発生させます。1 つ目のメカニズ
ムにならうと、このメカニズムの dv／dt 特性は次式で表されます。
dv ／ dt ＝ VBE ／（RB × CDB ）（5）

図 14 寄生のバイポーラ・トランジスタの構造
dv／dt でオンしてしまう原因となります。

RB の両端の電圧が約 0.7V より大きくなると、ベース-エミッタ間の接合部が順方向にバイアスされるため、寄生バイポーラ・トランジスタがオンします。dv／dt が大きく、かつ RB の値が大きい条件の下では、MOSFET のブレークダウン電圧は、バイポーラ・トランジスタのオープン・ベース・ブレークダウン電圧に制限されます。加えられたドレイン電圧がオープン・ベース・ブレークダウン電圧より大きい場合、MOSFET はアバランシェ領域に入り、電流を外部で制限しないと破壊されてしまいます。
dv／dt 特性を大きくするときは、ボディ領域のドーピング量を増やしてベース抵抗 RB を小さくすることと、電流 I2 がソース金属配線に集まる前に横に流れる距離を短くすることが必要になります。1 つ目のモードの場合と同じで、温度上昇と共に RB が増加し、VBE が減少するため、バイポーラ・トランジスタに関係する dv／dt 特性は高温で劣化します。
＜参考文献＞“HEXFET Power MOSFET Designer’s Manual – Application Notes and Reliability Data”, InternationalRectifier“Modern Power Devices”, B.Jayant Baliga“Physics of Semiconductor Devices”, S.M.Sze“Power FETs and Their Applications”, Edwin S. Oxner“ Power MOSFETs – Theory and Applications”, Duncan A. Grant and John Gower©インターナショナル・レクティファイアー・ジャパン
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