高知大学大学院総合人間自然科学研究科
理学専攻応用理学コース情報科学分野

2009 年度修士論文要旨

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応用理学コース

情報科学分野小林政幸近 年 ，半 導 体 の 微 細 化 技 術 の 進 歩 に 伴 う 集 積 回 路 の 増 大 と 微 細 化 に よ り ，
高集積化や高性能化が進みつつある．しかし，微細化の進展によりクロストークと呼ばれる現象が問題になっている．クロストークとは，ある配線の信号変化が配線間容量を介して隣接する配線の信号にノイズが現れる現象のことであり，信号遅延を増減させ，最悪の場合回路の誤動作を招く．
従来のクロストーク検出方法としては，信号の経路遅延を網羅的に洗い出 し て タ イ ミ ン グ 解 析 を 行 う 静 的 タ イ ミ ン グ 解 析 （ S TA ： S t a t i c Ti m i n g
Analysis） と 回 路 シ ミ ュ レ ー タ を 組 み 合 わ せ て 行 わ れ て い た ． し か し ， 静
的な解析手法では論理動作を考慮した経路が反映されないため擬似エラーが検出されてしまい，クロストーク箇所が過剰に検出されてしまうという問題があった．
この問題を解決するために，テストパターンを用いた動的クロストーク
解析手法およびそれに起因するタイミングエラー検出手法を提案する．
動的クロストーク解析手法は，レイアウト後の隣接配線箇所を抽出し，それらについてテストパターン入力に対応した論理シミュレーションを行う．次に，隣接配線箇所の動作タイミングを解析することにより，擬似エ
ラーを発生させることなく動的なクロストークの検出を可能とする．
また，クロストークにより生じるタイミングエラー検出手法は，クロス
トークによる影響で増加する遅延時間を提案する方法で算出し，論理シミュレーションにバックアノテーションすることにより，回路のタイミング
エラーを検出する．
本 手 法 を 乗 算 器 5 種 と 8 ビ ッ ト CPU の 6 つ の 回 路 を 対 象 と し て 適 用 ，評価を行った．乗算器では回路規模に関わらず，隣接配線箇所のうち動的なクロストークが生じるのは 4 割程度であり，その動的なクロストークがタ イ ミ ン グ エ ラ ー を 生 じ さ せ る 箇 所 は 1 割 程 度 以 下（ 隣 接 配 線 箇 所 の 約 4 %以 下 ）で あ る こ と が 判 明 し た ．8 ビ ッ ト CPU で は 隣 接 配 線 箇 所 の う ち 動 的なクロスト ークが生 じるのは

1%程 度 で あ り ， そ の 動 的 な ク ロ ス ト ー ク がタイミングエラーを生じさせる箇所はなかった．本手法を用いるとクロストークによりタイミングエラーを生じさせる箇所を擬似エラーなしで特定で き る た め ，従 来 の 方 法 に 比 較 す る と 配 線 修 正 箇 所 が き わ め て 少 な く な り ，
動作周波数の高い回路の性能を最大限に引き出すことが可能と考えられる．

時系列気象画像からの時空間相関性発見支援システムの構築
応用理学コース

情報科学分野坂口祥太

近年様々な分野でデータマイニングの手法に基づいた大量の時空間デー
タ か ら の 知 識 発 見 が 検 討 さ れ て い る （ 生 駒 ら , 2 0 0 4 な ど ）。 本 研 究 で は 気
象 観 測 衛 星 ひ ま わ り 6 号 （ M T S AT­ 1 R ） の 時 系 列 気 象 画 像 を 用 い て ， デ ー
タマイニングの観点から時空間変動の相関性や特徴的パターンの発見を支援 す る シ ス テ ム を 構 築 し た 。構 築 に あ た っ て は 、(1)分 析 的 手 法 に 加 え て 試
行 錯 誤 や 可 視 化 に よ る 発 見 を 重 視 し ， GUI を 備 え た 対 話 的 シ ス テ ム と し て
構 築 す る こ と ，( 2 ) D B M S と シ ー ム レ ス に 接 続 し て 背 後 の 大 量 デ ー タ を ユ ー
ザ ー が 意 識 す る こ と な く 利 用 で き る こ と ，( 3 ) 拡 張 性 を 考 慮 し て こ れ ら の シ
ステムをオブジェクト指向のモ デ ルで 構 成 す るこ と ，の 3 点 に 留 意 し た。
本論文の前半では，可視化による時空間変動パターンの視覚的発見を目的とした検討を行った。画像のブロックのテクスチャに自己組織化マップ
によるクラスタリングをおこない，その結果を用いて画像に色付けし，動画化をおこなった。1 ヶ月の気象画像を用いた実験から、時空間変動の視覚的発見支援に対する本手法の有用性を確認することができた。
後半では，各地点のブロックの雲量を反映する平均輝度の時系列データを抽出し，遅延を考慮に入れながら基準地点に対する各地点の時系列変化の 相 関 係 数 を 求 め ，こ の 結 果 を 空 間 と 時 間 的 遅 延 を 3 軸 と す る 3 次 元 空 間
内の等値面やある時間断面のカラーマップとして可視化することによってユーザーによる視覚的な発見を支援するシステムを検討した。このシステムに含まれるデータ処理過程では時空間のキューブ状データから時間断面や特定地点のコラム（時系列）を抜き出す作業が多数回必要である。この
過 程 を 効 率 化 し て 対 話 性 を 実 現 す る た め に ， D B M S（ P o s t g r e S Q L ） の ラ ー
ジオブジェクト機能を利用した。時系列画像は一旦ラージオブジェクトに変換され，時間断面やコラムはラージオブジェクトから直接抽出できるよう に 設 計 し た 。6 4 0 × 6 4 0 p i x e l ，8 諧 調 の 原 画 像 か ら 作 成 し た 4 0 × 4 0 b l o c k ，
サ ン プ リ ン グ 間 隔 2 時 間 の デ ー タ で 実 装 を 行 い ，ユ ー ザ ー が 指 定 す る 1 ヶ月程度の参照期間に対してその場でラージオブジェクトを生成して可視化することによって，対話性を損なわずに結果の表示や試行錯誤が可能なシステムを構築することができた。
今後はこのシステムを核にして、さらに機能を拡張することで，高次の知識発見に対応したシステムを実現することができるものと考えられる。

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information society. Very Large Scale Integration (VLSI) and system integration
technologies such as System­in­Package (SIP) have emerged as technologicalbreakthroughs in electronic design. However, as the technology keeps on advancing,several issues have surfaced that need designer’s special attention.
Crosstalk is a major issue in Deep Submicron (DSM) LSI. Maze router­based
rectilinear crosstalk­avoidance routers can only route in the four rectilinear directions.
So that they may fail to find alternate paths that avoid parallel runs of aggressor andvictim, eliminate acute congestion and shorten wirelength. In order to redress thisissue, an Octalinear Re­router for Crosstalk Avoidance (ORCA) is proposed as anaugmentation to rectilinear routers. It has the flexibility to route in all eight directions.
Use of a label map and multiple candidate point lists are central to the new algorithm.
Experiments are conducted using several benchmark circuits, and the efficacy of theoctalinear approach over rectilinear method is proven by showing: avoidance ofparallel runs, keeping crosstalk­avoidance distance as much as possible, wirelength
reduction, handling areas with acute congestion and ensuring routability. Results
show that ORCA reduces wire length up to 21.6% in comparison with rectilinear
routing.
System­in­Package (SIP) technology has an increasing presence in many
applications. It is quite clear from Rent’s rule that the number signal and control I/Osof a chip increases with the integration level. In addition, wires in packages require
special design techniques. In this context, current 3D SIP architecture puts forward
few challenges to routing: growing number of interconnects, space constraints,
complexity with multiple chips and interconnect coupling. To address some of theseissues, an escape routing design strategy is proposed. It aims to minimize the numberof layers and ensure no unconnected pins are left. Routing strategy employs a central
triangular pattern. It is demonstrated that the strategy guarantees routing, minimizes
the number of layers and can handle interconnect coupling issues. In experiments, aChip Scale Package (CSP) with 1940 nets could be routed successfully in four­layers
using the above routing strategy.
This whole research is about two critical issues that have a growing influenceon modern Electronic Design Automation (EDA). The author earnestly believes thatthe research findings would in someway contribute to the improvement of present
design approaches in mitigating crosstalk and addressing SIP routing issues.

ソ フ ト ウ ェ ア の 実 行 時 間 を 考 慮 し た ハ ー ド ウ ェ ア /ソ フ ト ウ ェ ア 分 割 手 法
応用理学コース

情報科学分野松

永惇

弥

近年、携帯機器、情報機器、家電機器、車載機器などのさまざまな機器
製 品 に シ ス テ ム LSI が 用 い ら れ て お り 、 そ の 集 積 率 の 向 上 に 伴 い 、 ハ ー ド
ウェアの大規模化・複雑化が進み、設計工数・設計期間の長期化が課題とな っ て い る 。 こ の よ う な 課 題 に 対 応 す る た め に SystemC や SpecC な ど のシ ス テ ム 記 述 言 語 を 用 い た シ ス テ ム レ ベ ル 設 計 技 術 (ESL) の 自 動 化 の 進 展が要望されている。
一方、システムレベル設計においては、アーキテクチャレベルにおいては ハ ー ド ウ ェ ア /ソ フ ト ウ ェ ア の 分 割 に お い て 最 適 な 分 割 が 大 き な 課 題 であ る 。従 来 の ハ ー ド ウ ェ ア / ソ フ ト ウ ェ ア の 分 割 は 、ソ フ ト ウ ェ ア の 実 行 ラ
イン数、呼び出し回数、データ転送量などの分析を行うプロファイリング
を行うことにより、対象システムの実行時間におけるボトルネック部分を洗 い 出 し 、 ハ ー ド ウ ェ ア /ソ フ ト ウ ェ ア 分 割 を 行 っ て い た 。 し か し な が ら 、対象システムのソフトウェア実行時間を精度よく見積もれず、ボトルネッ
ク部分を洗い出すことが困難であった。
本研究では、実行時間を考慮したプロファイリングを行い、ソフトウェ
ア上のボトルネック部分を洗い出し、そのボトルネック部分にたいしてマル チ コ ア を 前 提 と し た ア ー キ テ ク チ ャ の 試 行 を 可 能 と す る ハ ー ド ウ ェ ア /ソフトウェア分割およびソフトウェア並列化手法を提案する。
本手法では、ソフトウェアの実行時間を求める方法として、時間精度付きモデルを用いた。本方法は、C 言語で記述されたアルゴリズムをいくつか の Basic Block と 呼 ば れ る 基 本 ブ ロ ッ ク に 分 解 し 、 タ ー ゲ ッ ト プ ロ セ ッ
サ の 実 行 サ イ ク ル 数 を 各 Basic Block に 付 与 す る こ と に よ り 、 ソ フ ト ウ ェ
ア上の実行時間を得ることができる。このモデルを用いることにより、対
象アルゴリズムのボトルネック部分の実行時間を精度よく見積もることを可能とした。
提 案 す る 手 法 を 、暗 号 化 ア ル ゴ リ ズ ム A E S に 適 用 し た 結 果 、対 象 ア ル ゴ
リズムのボトルネック部分を洗い出し、マルチコアを前提としたソフトウ
ェアの並列化を行うことによりボトルネック部分の実行サイクル数を約3割削減する見通しを得た。また、この手法を用いることにより、さまざま
な ア ー キ テ ク チ ャ の 試 行 と ハ ー ド ウ ェ ア /ソ フ ト ウ ェ ア 分 割 を 容 易 か つ 短
時間で行えることを示すことができた。

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Directed Learning Environment on the WebD?Proc. of‘"Ré&=KêÃnˆm•é&=>?23456
jÂlED-MEDIA2003, pp.1032-1039, 2003
&7859:;&<=•‘7'6ë bìínˆ'[2]
R.Okamoto,& A.Kashihara: “Presentation ReviewîïðRñò?ÃÄŸóRë&Þ?'îïðYôõ
Supporting
Environment
withRealtime-created`RNïö5¤©÷RÃÄF¯[H)*M3Þßà
Hypervideo Technique”, Proc. of International ConferenceuÃÄ•Feøˆ3Þß&bš¥W¡H23456
on Computers in Education (ICCE 2007), November&785Ë&NK{|êùúFûüýþbØ"[Hm(((((( Hiroshima, JAPAN, 2007

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