MLC-PCM 書き込み時間削減のための符号
Coding for write time reduction on MLC-PCMいる。相変化メモリ(PCM)はこの要望に応えるもっとも有望なメモリの 1 種と考えられており、国内外の多くの研究者や技術者から注目を集めている。
PCM はセット操作とリセット操作（つまり 0 を書き込む操作と 1 を書き込む操作）に要する書き込み時間が大きく違うことが分かっている。具体的には約5～10 倍違うことが知られており、書き込み方向が不難波 一輝 (Kazuteru NAMBA, Ph. D.)均一になるようにシステム運用することにより、メモ

千葉大学 大学院工学研究院 准教授

リの平均書き込み時間を 1/5～1/10 倍を下界として(Associate Professor, Chiba University)減らす可能性があると言える。

電子情報通信学会 IEEE 他

この様な観点から符号(冗長性)を用いた PCM の書研究専門分野：計算機工学 ディペンダブルコンピューティング

き込み時間削減法を提案された[1]。 符号の符号化器・復号器を用いるというアイディアは工学的に非常に良あらましく、書き込み時間の削減に成功している。しかし一方、このとき採用された WOM 符号は情報学の観点から我々の社会は電子情報通信技術に支えられており、計見たとき、この手法に適した符号とは言えない。そこ

算機システムは電子情報通信技術の中でも中核をなすで著者らは [2] において Li らの手法をさらに発展し技術の 1 種である。メモリシステムは計算機システム

た、より高性能な PCM の書き込み時間削減法を提案を構成する最も重要な部品の 1 種である。従来よく使した。本手法においては従来手法を情報学の観点から用されているメモリとして、DRAM や NAND 型フ詳しく解析し、WOM 符号ではない、情報学の観点かラッシュメモリなどがある。近年、さらなる発展のたらこの手法に適した新たな符号を提案し用いている。

め、新しいメモリシステムが開発されている。多レベ

特にこの符号は PCM の高寿命化の観点からも良好なル相変化メモリ(MLC-PCM)*1,2 はもっとも有望な新性質を有する[3]。

しいメモリシステムの 1 種として期待されており、国さて、PCM には高信頼な単一レベル(SLC)-PCM

内外の多くの研究者や技術者から注目を集めている。と高集積な MLC-PCM がある。著者の従来手法は

しかし MLC-PCM には書き込み速度が遅いという欠SLC-PCM だけを対象としており、MLC-PCM への拡点がある。本研究では MLC-PCM に対し従来法より張はまだあまり検討されていなかった。本研究では優れた書き込み速度向上法を明らかにしている。また、

MLC-PCM の書き込み時間削減法について検討を行その手法を実現するハードウェアについても評価してった。

おり、従来法より小面積、低電力での実現が可能であることを明らかにしている。

２．研究の背景
現代社会は計算機システムにより支えられており、

１．研究の目的計算機システム性能向上の現代社会に対する貢献は大我々の現代社会は電子情報通信技術に支えられておきい。特にメモリシステムは計算機システムの中でもり、その中でも計算機システムは特に重要な技術の 1

重要な部品の一つであり、広く研究されている。主記種として、国内外の多くの研究者によって学ばれてい憶には DRAM がよく使われており、補助記憶装置にる。メモリシステムは計算機システムを構成する最もは SSD や USB メモリなど、フラッシュメモリが使重要な部品の 1 種であり、その性能向上の工業的産業われている。しかし、これらは成長の限界が見えつつ的重要性は高く、学術的興味も強い。さらなる発展のあると言われている。このような観点から、新しい不ため、新しいタイプのメモリシステムが強く望まれて揮発性メモリシステム*3 の開発が進んでいる。次世代
1TELECOM FRONTIER No.112 2021 SUMMERMLC-PCM 書き込み時間削減のための符号
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メモリとして注目 されて いるものに ReRAM[4] 。

が分かる。
これは MLC-PCM の値の更新方式 [13] にSTT-RAM[5]、 そして本研究で対象とする PCM [6]起因する特徴である。本研究ではこの特徴を利用したなどがある。特に PCM は同じ不揮発性メモリである書き込み時間削減を検討した。

フラッシュメモリより高速で、補助記憶装置だけでなく、主記憶装置としての活躍も期待されている[7]。さらにメモリセル 1 個に複数のビットを記憶させる
MLC 技術により、高集積化を実現している。
しかし PCM には読み込み時間と比べ書き込み時間が長いという問題点がある。これを解決する方法について、多くの研究者によって検討がなされている[1]。
例えば、新素材を使用することが考えられる[8]。シス
テムレベルではスケジューリングなどが考えられている[9]。DCW もまた良好な手法として知られる。メモ

図 1. MLC-PCM における書き込み時間 [12]リセル 1 個に 1 ビットを記憶させる SLC では flipN-write [10]などの良好な手法が提案されているが、提案手法は符号化技術を用いている。従来手法であこれらは MLC には応用できない。論文 [1] はセッ

る CABS (content-aware bit shuffling) [11] はデー

ト操作("1" を書き込む操作) とリセット操作 ("0" をタをシャッフルしている。シャッフルは符号化の 1 種書き込む操作) に 5～10 倍の時間差があることに注目であると考えることもでき、提案手法は CABS の亜した手法を提案している。この手法では時間のかかる種と考えることもできる。しかし、符号化と考えるこ

セット操作の発生を符号化技術を用いることで削減しとで CABS より適当な符号を採用することができ、ている。ただ、[1] で採用された WOM 符号はこの用高速化に成功している。

途で必ずしも最適な符号ではなかった。そこで著者らはよってこの用途に適した WTS 符号と呼ばれる符号を提案している[2]。しかし WOM 符号や WTS 符号は SLC にしか適用できない。MLC 技術を適用した PCM に使用することはできない。 MLC-PCM に対しては CABS と呼ばれる手法が最近提案された[11]。しかし、これも充分な能力を持たない。本研究では MLC-PCM に対し、良好な能力を有する書き込み時間削減法を明らかにしている。
３．研究の方法
SLC では セット操作がリセット操作より遅いことが分かっていた。そのため、リセット操作を避けるような手法が考えられていた。MLC-PCM でも同様な

図 2. CABS と提案手法の書き込み時間の比較方針で考えれば良い。しかし、書き込み時間が長くなる操作が SLC とは異なる[12]。そこで、それに合わせ具体的に図 2 は 32 ビットワードメモリシステムにて考える必要がある。図 1 は MLC-PCM における書

おいて MiBench ベンチマークに含まれる 9 種のプロき込み時間を示している。ここで値を b から a に変グラムを実行したときの書き込み時間であり、符号化化させるとき、変化後の値 a が強く影響していることを行わなかったときの書き込み時間を 1 とすることで

2

TELECOM FRONTIER No.112 2021 SUMMERMLC-PCM 書き込み時間削減のための符号Coding for write time reduction on MLC-PCM正規化している。実験には商用 32 bit CPU(ソフトコ号化器、復号器は CABS より単純でありオーバヘッア) と Cadence NC-Verilog simulator を使用していドは少ない。また、提案手法は符号化率も CABS よる(本実験は、東京大学 VDEC 活動を通して、日本ケりよく(16/18 から 16/17 に改善)、冗長性を記憶する

イデンス・デザイン・システムズ社の協力で行われたメモリ空間も少なくなっている。図 5 にメモリセルまものである。) CABS 手法は平均 0.97 である一方、で考慮したときの面積比較を示す。提案手法は良好な提案手法は 0.88 と 1 割以上の書き込み時間削減を実結果を得ていることが分かる。

現している。(実際にはこれだけの効果を得るためには条件が限定される。詳細は原著(関連文献)を参照されたい。)

図 5.メモリシステム全体の面積比較

４．将来展望図 3. 符号化器

PCM の位置づけはさらに重要なものへとなってきている。PCM は抵抗性メモリであり、ニューラルネットワークへの応用を考えたとき、その積和演算をプロセッサを使用せずに高速に実行できることが指摘されている。このような観点から、本研究をさらに発展させることも検討しており、すでにニューラルネットワークを実現する機能メモリシステム*4 について、いくらか成果を得つつある[14、15]。また、本研究成果について問い合わせがあり、その結果、他大学との共同研究に繋がっている。
おわりに情報学の観点からアプローチする本研究により、特に 多レベル相変化メモリ (MLC-PCM) を用いた新しいメモリシステムにおいて、材料工学や電気電子工

図 4. 符号化器・復号器のハードウェアオーバヘッドの比較学などの工学的手段だけでは得られなかったさらなる提案手法を実現する符号化器の設計を図 3 に示す。
また、符号化器、復号器のオーバヘッド (面積、消費速度向上をもたらすことができた。具体的に符号化手法を用いている。提案手法は従来法と比べて約 10%の書き込み時間削減に成功している他、符号化率、ハー電力、遅延時間) の比較を図 4 に示す。提案手法の符

ドウェアオーバヘッド(消費電力など)の観点からも良3TELECOM FRONTIER No.112 2021 SUMMERMLC-PCM 書き込み時間削減のための符号
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好な結果を得た。その結果は現代社会にも反映される

latency reduction," IEEE Trans. Very Large Scale

ものであり、その社会的産業的意義があると期待してIntegr. Syst., Vol.26, No.2, pp.230-238, Feb. 2018.
[4] R. Waser, R. Dittmann, G. Staikov, and K. Szot,

いる。

“Redox-based resistive switching memories –用語解説

nanoionic*1 PCM (相変化メモリ): 次世代不揮発性メモリシス

challenges,” Adv. Mater., vol. 21, no. 25–26, pp.

テムの 1 種。抵抗値が変化する素材を使い、抵抗値

mechanisms,

prospects,and2632–2633, Jul. 2009.
[5] M. Hosomi et al., “A novel nonvolatile memoryを用いて論理値を記憶する。通常の多くのメモリシwith

ステムは電圧値や電荷で記憶している。
*2 SLC/MLC (単一レベル/多レベルメモリセル): 1 個

spintorquetransfer

magnetization

switching: spin-RAM,” Tech. Digest IEEE Int’lのメモリセルで 1 ビットの値を記憶するのが SLC

Electron Devices Meeting, pp. 459–462, 2005.

である。SRAM, DRAM (DDR) など一般に流通し[6] S. Kang, et al., “A 0.1-µm 1.8-V 256-Mb phase-ているメモリの多くがこの SLC である。1 セルにchange random access memory (PRAM) with 66-

複数ビットの値を記憶するのが MLC，SSD など

MHz synchronous burst-read operation,” IEEE J.に使われるフラッシュメモリシステムではよく使

Solid-State Circuits, vol. 42, no. 1, pp. 210–218,

われる。(TLC, QLC などは MLC の 1 種)

Jan. 2007.

*3 不揮発性メモリ: 電源を消しても記憶値を保持し[7] J. Kong and H. Zhou, “Improving privacy and続けるメモリ。USB メモリなどに使われるフラッlifetime of PCM-based main memory,” Proc.

シュメモリがそれである。

IEEE/IFIP*4 機能メモリ: 単なる記憶装置ではなく、それ以上のInt’lConf.

DependableSyst.

Networks, pp. 333–342, 2010.

機能を持つような記憶装置。古くは連想メモリ、キ[8] C.-M. Lee, et al., “Performances of GeSnSbTe

ュー、スタックなどを指す。最近ではシナプス情報

material for high-speed phase change memory,”を記憶するためのメモリに、シナプス演算を行う装Proc. IEEE Int’l Symp. VLSI Technol. Syst. App.,

置が付随した機能メモリが考えられており、ここで

p. 10.1109/VTSA.2007.378936, 2007.
[9]M. K. Qureshi, M. M. Franceschini, A. Jagmohan,

はそれを指す。

andL.

A.

Lastras,“PreSET:Improving

参考文献

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2017.
4

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Coding for write time reduction on MLC-PCM[12]

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fast and energy-efficient multi-level cell based
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requirements for non-linearity in Deep Neural
Networks

acceleratorswithPhase

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[15] T. Takahashi and K. Namba, "Influence ofrecognition performance on recurrent neuralnetwork

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assynapses," Proc IEEE Int'l Conf. Consum.
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関連文献
Kazuteru Namba and Fabrizio Lombardi, "Codingfor Write Latency Reduction in a Multi-Level Cell
(MLC) Phase Change Memory (PCM)," IEEE Trans.
Comput. Vol.68, No.2, pp.301-306, Feb. 2019.
この研究は、平成２９年度ＳＣＡＴ研究助成の対象として採用され、平成３０～令和元年度に実施されたものです。

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