2022年10月18日富岳シンポジウム

産業に役立つ第一原理計算はどうやって行うのか？

名古屋大学

未来材料・システム研究所

白石賢二
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内容
1. はじめに
2. 実例１（高誘電率絶縁膜HfO2)
3. 実例２（振動発電素子）
4. 産業界に貢献する大学の計算科学研究とは？

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１．はじめに• 産業への出口を大学に求められることが増えてきた。
• 特に大学の第一原理計算を産業界の役に立つようにするのは大きな課題である。
• 企業も第一原理計算部門がある。（実用化に寄り沿うタイムリーな研究が可能）• 大学ではもっと新しい物理概念の構築から行わないと大学独自の産業貢献はできなくなる。
• つまり、出口を意識した究極の基礎研究を行う必要がある。
• 大学の第一原理計算が産業に直結した私の２つ（３つ）の例をあげて以上のことを議論する。

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内容
1. はじめに
2. 実例１（高誘電率絶縁膜HfO2)
3. 実例２（振動発電素子）
4. 産業界に貢献する大学の計算科学研究とは？

3極限に達していたSiO2絶縁膜(2003年)
0.8 nm Gate Oxide Thickness MOSFETs operates!!
0.8 nm: Distance of 3 Si atoms!!

Production (2003)

Research level (2003)

By Robert Chau, IWGI 2003

LSIは既にナノ界面で構築されていた

高誘電率絶縁膜の必要性
High-k MOSFET

SiO2 MOSFET

Physically thicker
dielectric is inevitable.
But maintain C value.

Direct leakage current
becomes so large

GATE

k~4

DIE
L
E
CT
RICSSiSubstrate

Very Thin< 2nmGATE
To reduce thedirect leakage
current

k > 20

V=Q/CC ∝k/dDIELECTRICSSiSubstrate

Higher k material
with thicker thickness
maintain C

当時の大問題フェルミレベルピニング
The most crucial problem in High-k technologies： Fermi level pinning
The work function difference between n+poy-Si and p+poly-Si
becomes drastically smaller if we applied Hf-based high-k dielectrics.
This makes impossible to construct CMOS. （Fermi level pinning)n+gatep+gate10-2-1 01
Voltage (V)2

DEF=1.0eV
Pure HfO2: DEF=0.2eV
EF of p+gate elevation

2HfAlOx nFET (p-well)n+gateCapacitance (µF/cm2)

2Capacitance (µF/cm2)

Capacitance (µF/cm2)

SiONnFET (p-well)p+gate10-2-101
Voltage (V)DEF=0.5eV

2HfSiOx nFET (p-well)
2 n+gate
p+gate10 -2 -1 0 1 2
Voltage (V)DEF=0.15eV

At first everyone think that the only
task is to fabricate good high-k films

CMOSの構造
p+多結晶
Si ｹﾞｰﾄ
p+n+多結晶
Si ｹﾞｰﾄ

ｹﾞｰﾄ絶縁膜
p+n+n+n-wellp-タイプ 基板
素子分離領域

CMOSの構成に必要な要件
2つのｹﾞｰﾄ電極物質（しきい値電圧が大きく異なる）の存在（これまでは、ホウ素とリンをヘビードープしたp+多結晶Siとn+多結晶Siを用いることでしきい値電圧差 ≈ 1eV （Siのバンドギャップ相当）を実現していた。

第一原理計算がFLPに対して何ができるか？
フェルミレベルピニング（FLP）は大問題• FLPを避けることができるのか、原理的に無理なのか?
• 上の問いに答えるのが大学の研究者に課された課題であった• この解答は世界の半導体テクノロジーの行くべき道を決めることになる• 第一原理計算（計算科学）は上記の問いに答えを出し、半導体テクノロジーに指針を与えた

計算科学が拓いたHigh-k LSI技術
第一原理計算によって得られるHfO2中のO空孔のエネルギー準位
Vo in HfO2 (thanks to Mauro Boero)
Conduction Band (Hf5d)
0.3 eV

unoccupied

occupied
1.1 eVVo wavefunction iscomposedof Hf 5d.

VO0

Valence Band (O2p)

VO2+

HfO2中の酸素空孔レベルの特徴
HfO2 中とSiO2中のVoのエネルギー準位の位置
CBCB

SiO2

HfO2VBBoero et al. PRL 1997
Oshiyama JJAP 1998

VB

HfO2 中の酸素空孔レベルは高い位置にある

HfO2とSiが接すると何が起こるか？
３. What happens when HfO2 is in contact with Poly-Si gate

Energy gain (loss) when HfO2 is in contact with Si
(a)

(b)

E(Vo)

--E(Vo)

0.4eV

0.4eV

EC

EC
1.1eV

1.1eV

EF

EF

HfO2

EV

poly-Sigate

HfO2

EV

poly-Sigate
SiO20 eV
Heat of formation
HfO2 11.6 eV, SiO2 9.4 eV

VO+++1.2 eV
Energy loss fitting parameters in this study.
Similar value to DFT calculations.

When electrons occupy Vo level(same as bulk)

Hf-Oボンドの方がSi-Oボンドより約1eV結合が強い

HfO2とSiが接した時のエネルギー損（利得）
Energy gain (loss) when HfO2 is in contact with Si (2)
(b)
0.4eV

E(Vo)

--EC

(c)
0.4eV

EC

1.1eV

(d)

E(Vo)

0.4eV

--

EC

1.1eV
HfO2 EVEV

poly-Si- VO
gate +
SiO2 ++1.2 eVElectrons occupy E(Vo)

E(Vo)

1.1eV
HfO2

poly-Si- VO
gate +
SiO2 +EV--

HfO2

poly-Si- VO
gate +
SiO2 ++0.4 eV=(1.2-2X0.4)-1.8 eV=(1.2-2X1.5)

Electrons occupy SiCBElectrons occupy SiVB

n+poly-Si gatep+poly-Si gate

The reaction that generates Vo formation in HfO2 and partial oxydation of poly-Sigate is endothermic for n+poly-Si gate with 0.4 eV energy loss, but it isexothermic for p+poly-Si gate with 1.8 eV energy gain.
If p+poly-Si gate is in contact with HfO2, interface dipole is generated and EF is elevatedHfO2/Si界面に存在するSiO2層
TEM observation of upper interface
Cross section of replacement gate MISFETInterface reaction
Layers??

Such TEM image
cannot be observed
for n+poly-Si gate.

p+ poly-Si

Si substrateThis strongly supports our O vacancy model

HfAlOxILXPSで確認されたSi-Oボンド

Si-O

M. Sugimura et al. (S. Miyazaki group) SSDM 2004

フェルミレベルピニングの位置は界面反応で決定されるInterface dipole due
to Vo formation

ECEV

0.4 eV---

poly-Si gate

SiO2x eV1.1- x eV

HfO2

E(Vo)
Fermi level pinning
position of thep+poly-Si gate is 0.2
eV lower than that ofn+poly-Si gate.
Interface reaction
determines FLP.
(new interface physics)

VO+ ++ +Energy gain = 1.2 - 2×(0.4 + x)=(0.4 - 2x) eVInterface reaction stops when energy gain becomes zero. (x= 0.2 eV)(Fermi level pinning position: 0.2eV lower than n+poly position)

界面反応がショットキー障壁高さを決定するという界面物理の新概念を構築した

界面物理の新概念がLSI技術に与えたメッセージ
FLPは多結晶Siゲートを使っている限り回避できない
HfO2は多結晶Siゲートと同時には使えない.
Metal gate の開発が急務.

n+gatep+gate10-2-101
Voltage (V)22

HfAlOx nFET (p-well)n+gateCapacitance (µF/cm2)

2

Capacitance (µF/cm2)

Capacitance (µF/cm2)

SiONnFET (p-well)p+gate10-2-101
Voltage (V)2

HfSiOx nFET (p-well)
2 n+gate
p+gate10 -2 -1 0 1 2
Voltage (V)Poly-Siゲートはゲートを堆積したあと活性化のために高温アニールが必要になる。
高温アニールによって系は熱平衡の状態になり、Fermi Level Pinningは必ず起こる。
⇒HfO2絶縁膜はPoly-Siゲートと一緒に用いるとＣＭＯＳを構成することができない。
ＬＳＩとして使えない。
⇒
金属ゲート技術が絶対に必要となる。

どうやってp型の半導体を作るか？
B
イオン注入

高温アニールSi

系は熱平衡状態になる

p型半導体

第一原理計算による新物理概念の大きなインパクト• Symposium on VLSI technology(Olympic conference of LSI technology).
我々の研究成果はVLSIシンポジウムで発表.
(K. Shiraishi et al. Tech. Dig. 2004 VLSI Tech.)
High-k絶縁膜に関する発表数の変化
Poly Si-gate 60% (2004VLSI) → 10% (2005VLSI)
Metal-gate40% (2004VLSI) → 90% (2005VLSI)

半導体の技術トレンドが第一原理計算によって変わった！

2003年の半導体ロードマップ

多結晶Siゲートの技術が2007まで確実に実現可能な技術として予想されたいた。

2005年の半導体ロードマップ

多結晶Siゲートの技術がロードマップから消失し、2008
年からmetal gate 技術が難しいが立ち上がるとなっている。（第一原理計算が半導体ロードマップを変えた）

Metal gate における高温プロセスと低温プロセス

Gate Last

Gate FirstnpnnnSi

HfO2 pnSiGate
金属

HfO2 pnGate First(ここで高温アニールして活性化）

三層まとめて熱平衡になる

nSipnnnSi

HfO2 pSinGate
金属

HfO2 pSin

Gate Last(ここで高温アニールして活性化）三層まとめた系は熱平衡でないGate Last プロセスの必要性

Effective WF on HfSiO(eV)

Low temperature (Gate Last)

High temperature (Gate First)

6Au5.5Pt

54.5

Al44S>1 !!
4.5
5
5.5
Vacuum WF (eV)M. Koyama, IEDM2004

6Y. Akasaka, JJAP 2006

Gate Last プロセスならばFermi Level Pinningは起こらず、HfO2でCMOSを構成できる。（インテルの処方箋、低温プロセス） 2008年に実用化

第一原理計算からのmetal gate技術へのメッセージ• HfO2を含めたゲートスタックが熱平衡になるとフェルミレベルピニングが発生しCMOSが構成できない（第一原理計算からのメッセージ）.
• すなわち熱平衡にならないプロセス（低温プロセス）が唯一の量産化への道.
• 実際, Intel はGate lastの低温プロセス を用いてHfO2を用いたLSIの量産化に成功(2008).

内容
1. はじめに
2. 実例１（高誘電率絶縁膜HfO2)
3. 実例２（振動発電素子）
4. 産業界に貢献する大学の計算科学研究とは？

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27

振動発電素子の背景

環境発電（エネルギーハーベスティング技術）
身の回りに存在するわずかなエネルギー（μW～mW）を電力へ変換

バイオエネルギー

各種センサーの電源へ利用⇒配線、保守コスト低減

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研究背景｜新規振動型発電デバイス
振動型発電デバイス[1]振動振動による力電流＋ ＋ ＋

金属板
ー ー ー ー ー
カリウムイオン
エレクトレット
負電荷を有する誘電体半永久的に電場を発生する。

SiO2

Si＋＋

Kイオンエレクトレットの寿命：400年[2]メンテナンスフリーな自立電源の実現が可能[1]G. Hashiguchi, D. Nakasone, T. Sugiyama, M. Ataka & H. Toshiyoshi, AIP advances 6, 035004 (2016).
[2]K. Misawa, T. Sugiyama, G. Hashiguchi, and H. Toshiyoshi, Jpn. J. Appl. Phys. 54, 067201 (2015).

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研究背景｜目的
課題

どのように負電荷を保持するか？

・Kイオンエレクトレットの負電荷蓄積メカニズムが未解明
・Kイオンエレクトレットが帯電しない場合あり、歩留まりが低下
微視的な知見が無く、課題解決のための提案が難しい

目的
第一原理計算により、Kイオンエレクトレット作製手順を模擬
・原子単位の振る舞いを観察し、負電荷蓄積メカニズムを解明・歩留まり改善のためのKイオンエレクトレット作製指針を提案

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計算モデル
エレクトレット作製手順（実験）K含有a-SiO2の作製

計算手順
αクオーツ(144原子,2.2g/cm3)＋Ｋ原子&H原子K含有SiO2
MD計算①(Melt&Quench)

K含有a-SiO2の加熱、電圧印加(550℃, 200V)

K含有a-SiO2
Ｋ+イオン除去
MD計算②(Annealing)

電極の除去

K除去a-SiO2

結果｜K誘起の5配位Siの形成
MD計算①後K含有a-SiO2

特徴的な局所構造
緑：Si-Si結合：5配位Si構造・通常、a-SiO2中のSi原子は全て4配位⇒ K原子の存在により、局所構造が形成
・K+イオン除去後も、局所構造は保持される

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第一原理計算から得た新概念

Kから供給される過剰電子によってSiO2中に必ず負電荷蓄積する５配位のSiO5構造が形成されるという予想外の事実の発見。

これはある種の新しい物理概念の形成と言っても過言ではない。

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結果｜局所構造の荷電状態
K原子周辺構造👈K原子周辺の構造&Bader Charge 解析によるイオン価数
K原子は+0.9に帯電⇒K原子は陽イオン（実験）K原子は陰極側へ移動
計算結果が実験の振る舞いと一致

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結果｜局所構造の荷電状態

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Si-Si結合周辺構造の荷電状態
👈Si-Si結合と周辺の構造&Bader Charge 解析によるイオン価数
イオン価数の合計±0

Si-Si結合は電気的に中性

35

結果｜局所構造の荷電状態
5配位Si構造の荷電状態

👈５配位Siと周辺の構造&Bader Charge 解析によるイオン価数5配位Siは4配位Siと同じイオン価数を持つ

中性

負に帯電

5配位Si構造こそがエレクトレットの負電荷蓄積の起源*
Si-O結合は強力なため、長寿命が期待できる*T. Nakansihi et al., Appl. Phys. Lett. 117, 193902 (2020).

考察｜局所構造形成の仕組み

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電子

K

5本目のSi-O結合の準位

1. K原子由来の電子が伝導体に入る（不安定）
2. 5配位構造が形成され、5本目のSi-O結合に電子が収まる（系が安定化）

O過剰領域

O不足領域
3. 5配位構造付近はO過剰代わりにO不足な領域が生じ、Si-Si結合が形成

考察｜作製指針の提案

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実験：Kイオンエレクトレットが帯電しない場合がある（歩留まり低下）
Kイオンエレクトレットモデルから電子を除去⇒ 様々な荷電状態の構造を作成、構造＆荷電状態安定性比較
各荷電状態の構造比較

・中性、正状態でも5配位Siは存在・正状態にてSi-Si結合が切れ、３配位Si構造ができる・３配位Si構造は正に帯電している

38

考察｜荷電状態安定性*J. Robertson, J. Vac. Sci. & Technol. B 18, 1785 (2000).

SiO2のバンドギャップ形成エネルギー（eV）

安定な荷電状態の見積もり

フェルミ準位（eV）

網掛け部分（Siのバンドギャップ*）にフェルミ準位が存在
作製時は負状態が安定
フェルミ準位の低下により、3配位Si構造由来の電荷正状態へ遷移することを示唆

考察｜作製指針の提案

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Si-Si結合が負電荷蓄積を阻害する要因

O不足により形成 ⇒ 追酸化によりSi-Si結合の形成を抑制
計算による検証
同じ温度履歴でMD計算を実行

K含有SiO2（今までの計算モデル）＋O原子

追酸化後のKイオンエレクトレットモデル

5配位Si構造は存在、Si-Si結合は形成されない40

考察｜作製指針の提案◯ 追酸化後の荷電状態安定性
・荷電状態安定性解析
形成エネルギー（eV）

・各荷電状態の構造比較

フェルミ準位（eV）
ほぼ構造変化は見られない

負状態が広範囲で安定
正状態は極めて不安定作製指針：追酸化により、負電荷蓄積の安定性が向上

41

考察｜作製指針の提案◯ 実験による帯電劣化の様子**Y. Shibata and G. Hashiguchi, 私信※撥水処理は行っていない

追酸化により、負電荷蓄積の安定性が大幅に向上する傾向
歩留まりの向上が期待計算科学から振動発電素子量産化へ
・未解明であったKイオンエレクトレットの負電荷蓄積メカニズムを解明
5配位Si構造が負電荷を蓄積・作製指針：追酸化により歩留まりが向上
実験の結果、追酸化により負電荷蓄積安定性が向上する傾向（歩留まり向上）を確認

鷺宮製作所は、以上の第一原理計算の知見等を基にして2024年カリウムイオンエレクトレットを用いた振動発電素子の量産化を発表（これは本富岳プロジェクト（押山代表）とCREST（年吉代表）の大きな成果）

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内容
1. はじめに
2. 実例１（高誘電率絶縁膜HfO2)
3. 実例２（振動発電素子）
4. 産業界に貢献する大学の計算科学研究とは？

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白石の他の実例• MONOS型フラッシュメモリ
書込み・消去のサイクルで可逆的構造変化をすることが絶対に必要となるという、不揮発性メモリに対する設計指針を発表（IEDM２００９）。
→
MONOS型フラッシュメモリの車載メモリ利用を直接後押しできた。 MONOS型フラッシュメモリは現在世界中の全ての車に搭載されている。

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３つの実例をまとめてみると

45• HfO2：ナノ界面科学の新しい物理概念→半導体ロードマップを書き換える→Intelによる金属ゲート高誘電率絶縁膜を使ったLSIの実用化• 振動発電素子：Kからの電子供給による負電荷蓄積するSiO5構造を発見→ さらに歩留まり向上の指針の提案→
鷺宮製作所による量産化発表(2024年）• フラッシュメモリ：不揮発性メモリが持っていなければならない普遍的指針を提案→ 車載メモリとして実用化• 上記３つの実例ではいずれも新しい概念を提案している

産業界が本当に喜ぶ計算科学とは？

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1.

各企業も計算科学部門を持っている。これらの部隊は産業化に寄り沿う研究を行っている。

2.

上記の部隊にできない研究を行ってはじめて産業界が本当に喜ぶ計算科学の研究になる。

3.

そのためには、思いっきり基礎的な研究を行い、産業に不可欠となる新しい物理概念を創出することが不可欠。

4.

大学の計算科学が産業化に役立つための敷居は実は非常に高いが、新概念構築を目指して研究を行うのが大学の役目である。