2022/10/1

2022 秋の特別キャンペーンのご案内

お客様各位

日頃から弊社をご愛顧いただき誠にありがとうございます。
お世話になっているお客様に、感謝を込めた価格をご提案いたしたく、
今年も「秋の特別キャンペーン」を実施いたします。
気候は寒くなっていきますが、クオン電子社員は寒さに強く
いよいよ活動期となります。
この期間にぜひお声がけください。

株式会社クオン電子

格安(ピン数制限なし)

2022

キャンペーン期間

10.1

基板設計 主要 CADシステム

図研 ■ CR8000 Design Force Professional■ CR5000 Board Designer■ CR5000 PWS

2023

4.30

お困りなことございませんか？
■ PDFや手描きの回路図トレース承ります

例：PDFの回路図をCADデータに描き起こし■ 部品データの作成もいたします■ ガーバーデータを取り込んでの編集が可能です

CAD化■ シミュレーションによる性能向上

例：DEMITASを使用した共振解析※基板設計以外の業務は別途料金となります。
詳しくはお問い合わせください。

期間限定キャンペーン
設計をご依頼頂いたお客様に限り！

（設計費用25万以上）

2022
10.1

2023
4.30

試作部品実装割引します！
条件：試作部品実装に限ります

01
02
03

■部品種類50種類以内 20台まで実装費無料！
※部品点数300点以内/イニシャル費(メタルマスク作成費、実装プログラム作成費)は除きます■部品種類50～100種類以内 20台まで実装費半額！
※部品点数300点以内/イニシャル費(メタルマスク作成費、実装プログラム作成費)は除きます■部品種類100～200種類以内 20％実装費割引！
※割引台数20台分まで/部品点数800点以内
イニシャル費(メタルマスク作成費、実装プログラム作成費)は除きます

ー実装事例ー
部品種類25種

1台あたり部品点数90点

実装台数20台＜イニシャル費＞
メタルマスク作成/実装プログラム作成：￥45,000（メタルマスクA面のみ片面実装の場合）＜実装費＞部品取付/マウンター実装/検査：￥45,000→無料！

＜部品調達/基板製造/部品実装まで一気通貫で対応できます＞
実装だけでなく、部品調達/基板製造も可能です。
担当者様の手配に関わる手間を省けますので、お気軽にご相談ください。

※部品調達に関しまして現在、調達が難しい部品もございますのでご要望に添えない場合もございます。
注意事項：
1. 20台分以降の実装に関しましては実装費が発生致します。
2. DIP品が3点を超える場合は別途追加費用を頂きます。
3. その他、特殊な仕様がある場合、適用不可の場合がございます。
4. 部品点数や部品種類、DIP品数等によって金額は変わりますので御見積にてご提示いたします。

共振解析事例+3.3V_1

3層 リターンGND４層
原因は！
●回路上に配置しているコンデンサでは、引き回しの面積・到達までの⾧さに対応しきれていない！
この場合

無料！
プラン1

360MHzにて共振が起きて-5dBを標準設定としてお共振解析 無料にて実施致します。
ただし！条件がございます。
●新規設計25万以上●10電源まで●1案件1回のみ
コンデンサ2個で改善共振点を移動させる作業となります。

該当基板規模でない場合！

大幅値引き

一律5万円

プラン２
条件は
◆新規設計25万以下

事例
DDR3搭載基板◆10電源以上15電源以下

13電源

おおよその共振対策コンデンサ◆修正変更が生じ2回目の共振解析

70個配置により改善

または、-10dBを目指す場合

この様にコンデンサ追加する
事により共振周波数を移動さ1個のみ配置の2個目配置の共3個目配置の共

共振波形

振波形

振波形

4個目

せる事で改善。
6個目で1G以上に共振周波数が移動されました。

5個目
未配置の共振波形

コンデンサ6個で改善

設計変更の場合！

大幅値引き
一律15万円
注意事項：
1，高密度で配置スペースがない場合
2，通常：1005，1608

ご相談となります。

、場合により0603

3，変更案件で配線形状を大幅に変える場合、ご相談となります。

-10dBを設定としたい

事例
DDR3搭載基板 13電源
おおよその共振対策コンデンサ

120個配置により改善

お客様はこのように0.1u6個にて改善期間限定！
シミュレーションを格安に
てご提供

具体例
基本料 ¥50,000 （IBISモデル等の数量によって変動 基本10個程度）¥100,000 （20個ほどの場合）
100Mhz以下
1本～10本 通常価格 1本￥10,000 を半額

10本～30本 通常価格 1本 ￥8,000 を半額

30本～60本 通常価格 1本 ￥5,000 を￥3,00060本～120本 通常価格 1本 ￥5,000 を ￥3,000【事例】
線⾧制限において

DDR2・DDR3・LPDDR2.3 等

皆様、⾧さで計測しておりますか？

線⾧制限リスト出力を1個 ¥250,000¥200,000（遅延・スキュー時間がps単位となるものは工数が増える分ご理解ください。）

時間で計測しておられますか？
（⾧さと時間）

用途：伝送線路解析 （表層と内層の伝達時間異なりますので⾧さより

この様にVIAの層間の距離を入れて計算します。

時間で表現）

図研Board Designerでは自動では計算されません。

無駄に線⾧合わせをし、工数を増やしてませんか？

工数が増える原因 等⾧作業は本当に必要でしょうか？

Design Forceですと出力されます。

今回参考にした、テスト基板となります。
仕様：6層1段ビルドアップ・インナービア

有・貫通VIAも有り。

単位mm
A1

IC111(6)-IC211(1)IC111(6)4.80000(L1:0.1:45.5Ω)

ビア 1.08600(L1-L6)

34.40563(L6:0.1:45.5Ω)

ビア 1.08600(L1-L6)

2.15000(L1:0.1:45.5Ω)

IC211(1)

A2

IC111(4)-IC211(3)IC111(4)2.30000(L1:0.15:37.0Ω)

ビア 1.08600(L1-L6)

0.70000(L6:0.15:37.0Ω)

ビア 0.09200(L5-L6)

32.10000(L5:0.15:114.6Ω)

ビア 0.90200(L2-L5)

0.85000(L2:0.15:114.8Ω)

ビア 0.09200(L1-L2)

2.15000(L1:0.15:37.0Ω)

IC211(3)43.52763
40.272

A3

IC121(6)-IC221(1)IC121(6)38.10000(L1:0.15:37.0Ω)

IC221(1)A4

IC121(4)-IC221(3)IC121(4)38.10000(L1:0.3:24.0Ω)

IC221(3)A5IC131(6)-IC231(1)IC131(6)24.25000(L1:0.1:45.5Ω)

ビア 1.08600(L1-L6)

2.95000(L6:0.1:45.5Ω)

ビア 0.09200(L5-L6)

2.50000(L5:0.1:124.0Ω)

ビア 0.90200(L2-L5)

1.10000(L2:0.1:124.3Ω)

ビア 0.09200(L1-L2)

7.30000(L1:0.1:45.5Ω)

IC231(1)40.272

A6

IC131(4)-IC231(3)IC131(4)38.10000(L1:0.1:45.5Ω)

IC231(3)A7IC141(6)-IC241(1)IC141(6)0.80000(L1:0.1:45.5Ω)

ビア 0.09200(L1-L2)

36.50000(L2:0.1:124.3Ω)

ビア 0.09200(L1-L2)

0.80000(L1:0.1:45.5Ω)

IC241(1)A8IC141(4)-IC241(3)IC141(4)38.10000(L1:0.1:45.5Ω)

IC241(3)A9IC151(6)-IC251(1)IC151(6)46.53051(L1:0.1:45.5Ω)

ビア 0.00000(分岐点,L1-L6)

1.80000(L1:0.1:45.5Ω)

IC251(1)A9IC151(6)-IC252(1)IC151(6)46.53051(L1:0.1:45.5Ω)

ビア 1.08600(分岐点,L1-L6)

5.31066(L6:0.1:45.5Ω)

ビア 1.08600(L1-L6)

1.05000(L1:0.1:45.5Ω)

IC252(1)55.06317 MAX

A10IC151(4)-IC251(3)IC151(4)36.30000(L1:0.1:45.5Ω)

ビア 0.00000(分岐点,L1-L6)

1.80000(L1:0.1:45.5Ω)

IC251(3)A10IC151(4)-IC252(3)IC151(4)36.30000(L1:0.1:45.5Ω)

ビア 1.08600(分岐点,L1-L6)

5.31066(L6:0.1:45.5Ω)

ビア 1.08600(L1-L6)

1.05000(L1:0.1:45.5Ω)

IC252(3)44.83266

A11

IC161(6)-IC261(1)IC161(6)20.25000(L1:0.1:45.5Ω)

ビア 0.00000(分岐点,L1-L6)

24.83909(L1:0.1:45.5Ω)

IC261(1)A11

IC161(6)-IC262(1)IC161(6)20.25000(L1:0.1:45.5Ω)

ビア 0.32550(分岐点,L1-L6)

22.70452(L3:0.1:69.3Ω)

ビア 0.23350(L2-L5)

0.80000(L2:0.1:124.3Ω)

ビア 0.09200(L1-L2)

1.25000(L1:0.1:45.5Ω)

IC262(1)A11

IC161(6)-IC263(1)IC161(6)20.25000(L1:0.1:45.5Ω)

ビア 1.08600(分岐点,L1-L6)

22.05051(L6:0.1:45.5Ω)

ビア 0.09200(L5-L6)

0.65000(L5:0.1:124.0Ω)

ビア 0.90200(L2-L5)

0.80000(L2:0.1:124.3Ω)

ビア 0.09200(L1-L2)

A12IC161(4)-IC261(3)IC161(4)20.25000(L1:0.1:45.5Ω)

ビア 0.00000(分岐点,L1-L6)

24.83909(L1:0.1:45.5Ω)

IC261(3)A12IC161(4)-IC262(3)IC161(4)20.25000(L1:0.1:45.5Ω)

ビア 0.99400(分岐点,L1-L6)

22.70452(L5:0.1:124.0Ω)

ビア 0.90200(L2-L5)

0.80000(L2:0.1:124.3Ω)

ビア 0.09200(L1-L2)

1.25000(L1:0.1:45.5Ω)

IC262(3)A12IC161(4)-IC263(3)IC161(4)20.25000(L1:0.1:45.5Ω)

ビア 1.08600(分岐点,L1-L6)

22.12559(L6:0.1:45.5Ω)

ビア 0.09200(L5-L6)

0.65000(L5:0.1:124.0Ω)

ビア 0.90200(L2-L5)

0.80000(L2:0.1:124.3Ω)

A1

IC111(6)-IC211(1)IC111(6)0.03081ns(L1:0.1:45.5Ω)

ビア 0.00751ns(L1-L6)

0.22084ns(L6:0.1:45.5Ω)

ビア 0.00751ns(L1-L6)

0.01380ns(L1:0.1:45.5Ω)

IC211(1)

A2

IC111(4)-IC211(3)IC111(4)0.01482ns(L1:0.15:37.0Ω)

ビア 0.00751ns(L1-L6)

0.00451ns(L6:0.15:37.0Ω)

ビア 0.00064ns(L5-L6)

0.20142ns(L5:0.15:114.6Ω)

ビア 0.00624ns(L2-L5)

A3

IC121(6)-IC221(1)IC121(6)0.24548ns(L1:0.15:37.0Ω)

IC221(1)A4

IC121(4)-IC221(3)IC121(4)0.24831ns(L1:0.3:24.0Ω)

IC221(3)A5IC131(6)-IC231(1)IC131(6)0.15565ns(L1:0.1:45.5Ω)

ビア 0.00751ns(L1-L6)

0.01894ns(L6:0.1:45.5Ω)

ビア 0.00064ns(L5-L6)

0.01578ns(L5:0.1:124.0Ω)

ビア 0.00624ns(L2-L5)

A6

IC131(4)-IC231(3)IC131(4)0.24455ns(L1:0.1:45.5Ω)

IC231(3)A7IC141(6)-IC241(1)IC141(6)0.00513ns(L1:0.1:45.5Ω)

ビア 0.00064ns(L1-L2)

0.23012ns(L2:0.1:124.3Ω)

ビア 0.00064ns(L1-L2)

0.00513ns(L1:0.1:45.5Ω)

IC241(1)A8IC141(4)-IC241(3)IC141(4)0.24455ns(L1:0.1:45.5Ω)

IC241(3)A9IC151(6)-IC251(1)IC151(6)0.29867ns(L1:0.1:45.5Ω)

ビア 0.00000ns(分岐点,L1-L6)

0.01155ns(L1:0.1:45.5Ω)

IC251(1)A9IC151(6)-IC252(1)IC151(6)0.29867ns(L1:0.1:45.5Ω)

ビア 0.00751ns(分岐点,L1-L6)

0.03409ns(L6:0.1:45.5Ω)

ビア 0.00751ns(L1-L6)

0.00674ns(L1:0.1:45.5Ω)

IC252(1)A10

IC151(4)-IC251(3)IC151(4)0.23300ns(L1:0.1:45.5Ω)

ビア 0.00000ns(分岐点,L1-L6)

0.01155ns(L1:0.1:45.5Ω)

IC251(3)A10IC151(4)-IC252(3)IC151(4)0.23300ns(L1:0.1:45.5Ω)

ビア 0.00751ns(分岐点,L1-L6)

0.03409ns(L6:0.1:45.5Ω)

ビア 0.00751ns(L1-L6)

0.00674ns(L1:0.1:45.5Ω)

IC252(3)A11IC161(6)-IC261(1)IC161(6)0.12998ns(L1:0.1:45.5Ω)

ビア 0.00000ns(分岐点,L1-L6)

0.15944ns(L1:0.1:45.5Ω)

IC261(1)A11

IC161(6)-IC262(1)IC161(6)0.12998ns(L1:0.1:45.5Ω)

ビア 0.00225ns(分岐点,L1-L6)

0.15704ns(L3:0.1:69.3Ω)

ビア 0.00162ns(L2-L5)

0.00504ns(L2:0.1:124.3Ω)

ビア 0.00064ns(L1-L2)

0.00802ns(L1:0.1:45.5Ω)

IC262(1)A11

IC161(6)-IC263(1)IC161(6)0.12998ns(L1:0.1:45.5Ω)

ビア 0.00751ns(分岐点,L1-L6)

0.14154ns(L6:0.1:45.5Ω)

ビア 0.00064ns(L5-L6)

0.00410ns(L5:0.1:124.0Ω)

ビア 0.00624ns(L2-L5)

0.00504ns(L2:0.1:124.3Ω)

ビア 0.00064ns(L1-L2)

A12IC161(4)-IC261(3)IC161(4)0.12998ns(L1:0.1:45.5Ω)

ビア 0.00000ns(分岐点,L1-L6)

0.15944ns(L1:0.1:45.5Ω)

IC261(3)A12IC161(4)-IC262(3)IC161(4)0.12998ns(L1:0.1:45.5Ω)

ビア 0.00688ns(分岐点,L1-L6)

0.14334ns(L5:0.1:124.0Ω)

ビア 0.00624ns(L2-L5)

0.00504ns(L2:0.1:124.3Ω)

ビア 0.00064ns(L1-L2)

0.00802ns(L1:0.1:45.5Ω)

IC262(3)A12IC161(4)-IC263(3)IC161(4)0.12998ns(L1:0.1:45.5Ω)

ビア 0.00751ns(分岐点,L1-L6)

0.14202ns(L6:0.1:45.5Ω)

ビア 0.00064ns(L5-L6)

0.00410ns(L5:0.1:124.0Ω)

ビア 0.00624ns(L2-L5)

0.00504ns(L2:0.1:124.3Ω)

ビア 0.00064ns(L1-L2)

38.1 MIN
38.1 MIN
38.1
38.28438.1 MIN
48.33051
38.1 MIN

45.65552
1.25000(L1:0.1:45.5Ω)

IC263(1)

ビア 0.09200(L1-L2)

1.25000(L1:0.1:45.5Ω)

IC263(3)0.00533ns(L2:0.15:114.8Ω)

ビア 0.00064ns(L1-L2)

0.01385ns(L1:0.15:37.0Ω)

IC211(3)0.00694ns(L2:0.1:124.3Ω)

ビア 0.00064ns(L1-L2)

0.04686ns(L1:0.1:45.5Ω)

IC231(1)マイコン

45.08909

側47.1725145.08909
46.99252
47.24759

単位ns0.28047ns
0.25495ns
0.24548ns
0.24831ns
0.25919ns
0.24455ns
0.24167ns
0.24455ns
0.31022ns
0.35452ns

MAX

0.24455ns
0.28885ns
0.28941ns
0.30459ns
0.00802ns(L1:0.1:45.5Ω)

IC263(1)0.00802ns(L1:0.1:45.5Ω)

IC263(3)0.30371ns
0.28941ns
0.30014ns

レシーバーのディレイがマイコン側の範疇に0.30419ns

入っていれば過度な等⾧は必要ないでしょう。
線幅が異なったり、GND層（5層）を配線したりすると、
インピーダンス整合が取れなくなります。
（悪い配線事例も記載してあります。）
層構成の確認が重要！

事例

SDRAM

等

データシート内「AC電気特性」にて、
データ・アドレス等の「SETUP・HOLD TIME」が記載。
・「Output Data Hold Time（tOH）」：2.5[ns]（min）
・「Input Data Setup Time（tDS）等」：1.5[ns]（min）

無駄な線⾧合わせではなく、時間で見れば、マイコンへの到達には影響がないものも多い。
マイコンのSetaupTimeを確認する。

・「Input Data Hold Time（tDH）等」：0.8[ns]（min）
にて、規定されています。

オーバーシュートアンダーシュートを修正するにはダンピング抵抗を入れます。

ダンピング抵抗追加

レシーバーのディレイがマイコン側の範疇に入っていれば過度な等⾧は必要ないでしょう。

この機会お見逃しなく！！

キャンペーンセール！
今なら！！
回路シンボル登録(例：抵抗コンデンサ類通常¥260→¥200）(例： IC18ピン通常¥700→¥550)

回路図トレース(例：回路図A4サイズ半日通常¥16,000→¥11,000)(例：A3サイズ1日通常¥32,000→¥22,000）

AW-CAD部品登録(図研CAD-cdb登録) (例：チップ部品通常¥450→¥350)(例：IC64ピン通常¥900→¥700)

いずれも

2022

対象期間

10.1

2023

4.30

煩わしい回路図シンボル登録

やっかいな回路図入力時間

CAD部品登録時間

●回路設計者様のお時間おつくり致します。
回路図シンボル登録・トレース・ネット作成・CAD部品(cdb)を弊社が承り代わりに作成致します。

システム環境はいずれも図研CAD 回路図CR-8000 Design GatewayとAW-CAD部品登録 CR-5000 Board Designer CDBとなります。

３割引コース
お客様環境・弊社環境どちらのシステム環境にて回路図シンボル登録・
回路図トレース・AW-CAD部品登録(CDB)の場合期間限定で３割引きにて承り致します。
(*回路図はA3、A4サイズ限定、A2サイズは対象外）

期間限定キャンペーン
片面基板設計でお困りではありませんか？
・AW設計業者が見つからない。
・対応できる業者をもう１社増やしたい。
・開発費を１円でも安く抑えたい。
このようなお悩みを抱えておられましたら
この機会を是非ご活用ください。

片面基板設計承ります。

※10万円以上の物件を対象とさせて頂きます。

キャンペーン期間

2022

10.1

2023

4.30

製造解析を行うことができます。
製造上の問題を設計段階から洗い出すことで設計品質を向上させます。無料にて実施致します。

改善！！

加工

キャンペーン期間

修正

不具合

無料

製造解析を実施

製造解析 解析例

同電位の銅箔でクリアランスが設定値に満たない箇所を挙げます。
意図しないスリットや途切れてしまった
銅箔部分などを発見することができます。

設定値より銅箔が細くなっている箇所を挙げます。

銅箔とレジスト間の距離をチェックし、意図せぬ銅箔の露出などを回避します。

シルクとレジストが重なっていたり、距離が近すぎる箇所を挙げます。
また、シルク文字同士が重なって判読できないトラブルなどを防ぐことができます。

UL規格を満たすように

ティアドロップがなかったり、パターン幅などを形状のおかしいものをチェックします。

挙げます。

その他ご希望の解析、チェックについてはご相談ください。
インポートデータ

PWS

B/D
DF (B/Dに変換して取込可能)貴社にお宝データ眠っていませんか？
2023
2022

10.1

4.30

★過去のガーバーデータ★PWS（図研）データ

格安にてBoard Designer(B/D)のデータへ変換いたします。Design Force への変換も可能です。

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無料

データ変換にて10万円を超えた場合、変換後の設計変更は１０Hまで

無料にて対応部品名等のご指定は別途ご相談・部品が入手困難で設計変更をかけたいのにCADの生データが無い
・以前お願いした業者に頼み難い
CAD化してしまえば、部品座標データやネットデータも抽出できます。

CAD化

回路図データも作成可能です。
目視確認のみではなく、DRCもかけられます。

・PWSデータはあるのに稼働している業者が無い
PWSでの稼働も可能ですが、いつ稼働できなくなるか分からないデータより
近年のCADで稼働できるようにしておいた方がお得です。
Windows 11 対応も大丈夫でしょうか。

CADデータ化された案件は設計変更コストも少なくなります。
最新規格のパッドサイズへの変更も承ります。
ｄｘｆしかない、ｐｄｆ図しかない、或いは基板の現物しかないというお客様 まずはご相談ください。

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例えば、4層2,000ピンくらいであれば

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この機会に是非ご相談ください。

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基板データの図面化でお困りではありませんか？
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通常￥10,000を無料でご提供いたします。
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プリント基板CADデータ
対照CAD:CB8000DesignForceProfessional
CB5000BoardDesigner
CR5000PWS

3D-STEPデータ
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2D図面作成形状編集が必要な案件
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ご相談させてください。

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用途：3面図・6面図等活用可能
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設備 電気CAD
基板設計
図研■ CR8000 Design Force Professional■ CR5000 Board Designer■ CR5000 Lightning■ CR5000 CPD■ CR5000 PWS

ケイデンス■ Cadence Allegro

ノイズNEC■ DEMITAS-NX

伝送線路解析
富士通■ COLMINA CAE SI

図研■ XVL Studio Z（旧Signal Adviser）

基板チェックメンター グラフィック■ Valor NPI(Enterprise3000)
回路図 図研■ CR8000 Design Gateway期間限定キャンペーン

2022

10.1

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始めました！
ロボットを使ったメカトロニクスの

2023

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機構設計主要CAD

 Creo Parametric (PTC) NX (Siemens)
 SpaceClaim Direct Modeler (ANSYS)
 AutoCAD (Autodesk)※STEP・Parasolid・DXFなど
主要中間ファイル出力も可能

Companyprofile

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