1(57)【特許請求の範囲】【請求項１】表示専用のフレーム・メモリ（５）の内容に基づいて図形を可視的に表示する描画装置において、少なくとも内容を表示専用のフレーム・メモリ（５）に供給することが可能であり、それ自体は表示機能を有していないDRAMから構成される描画メモリ（３）を設けておいて、この描画メモリ（３）をｍ×ｎ（m,nは自然数）の大きさの矩形小領域（3a）に分割し、矩形小領域（3a）に対して直線補間器（１）から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレス 10の上位ビットから構成される同一のロー・アドレスを割当てておいて、割当てられたロー・アドレスおよび上記
互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて矩形小領域（3a）内に対する高速アクセスを行なうことを特徴とするメモリ書

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込み制御方法。
【請求項２】表示専用のフレーム・メモリ（５）の内容に基づいて図形を可視的に表示する描画装置において、少なくとも内容を表示専用のフレーム・メモリ（５）に供給することが可能であり、それ自体は表示機能を有していないDRAMから構成される描画メモリ（３）を有しているとともに、この描画メモリ（３）が直線補間器（１）から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域（3a）に分割されてあり、矩形小領域（3a）を指示するためのロー・アドレス
および矩形小領域（3a）内の各画素を指示するための上記互いに異なる方向のアドレスの残余のビットから構成
されるコラム・アドレスを生成して矩形小領域（3a）内(2)3に対する高速アクセスを行なう制御手段（６）を有していることを特徴とするメモリ書込み制御装置。
【請求項３】表示機能を有していない描画メモリ（３）が複数個のメモリ・デバイスで構成されているとともに、複数個のメモリ・デバイス（3b）（3c）で描画メモ
リ（３）の１プレーンが構成されており、１プレーンを構成するメモリ・デバイス（3b）（3c）の数と等しい個数の書込み用ダブル・バッファ・メモリ（2b）（2c）を有しているとともに、複数個の直線補間演算器（1b）（1c）を有しており、制御手段（６）が、アクセスアド
レスの下位ビットに基づいてメモリ・デバイス選択信号を生成するとともに、アクセスアドレスの残余のビットにもとづいてロー・アドレスおよびコラム・アドレスを生成するものである上記特許請求の範囲第２項記載のメ
モリ書込み制御装置。
【請求項４】表示専用のフレーム・メモリ（５）の内容に基づいて図形を可視的に表示する描画装置において、内容を表示専用のフレーム・メモリ（５）に供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画メモリ（７）を設けておいて、この描画メモリをｍ×ｎ（m,nは自然数）の矩形小領域（7a）に分割するとともに、対応する画素の両メモリ領域を割当て、矩形小領域（7a）に対して直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスを割当てておいて、割当てられたロー・アドレスおよび上記
互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて矩形小領域（7a）内に対する高速アクセスを行なうことを特徴とするメモリ書
込み制御方法。
【請求項５】表示専用のフレーム・メモリ（５）の内容に基づいて図形を可視的に表示する描画装置において、内容を表示専用のフレーム・メモリ（５）に供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画メモリ（７）を有しているとともに、この描画メモリ（７）が直線補間演算器から出力されるDRAMのアクセス
アドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域（7a）に分割されてあり、矩形小領域（7a）を指示するための
ロー・アドレスおよび矩形小領域（7a）内の各画素を指示するための上記互いに異なる方向のアドレスの残余ビットから構成されるコラム・アドレスを生成して矩形小領域（7a）内に対する高速アクセスを行なう制御手段（６）を有していることを特徴とするメモリ書込み制御装置。
【請求項６】表示機能を有していない描画メモリ（７）が複数個のメモリ・デバイスで構成されているととも

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4に、複数個のメモリ・デバイスでメモリの１プレーンが構成されており、１プレーンを構成するメモリ・デバイ
スの数と等しい個数の書込み用ダブル・バッファ・メモリを有しているとともに、複数個の直線補間演算器を有しており、制御手段（６）が、アクセスアドレスの下位ビットに基づいてメモリ・デバイス選択信号を生成するとともに、アクセスアドレスの残余のビットに基づいて
ロー・アドレスおよび下位ビットがメモリ領域選択信号として割当てられたコラム・アドレスを生成するものである上記特許請求の範囲第５項記載のメモリ書込み制御装置。
【請求項７】表示専用のフレーム・メモリ（５）の内容に基づいて図形を可視的に表示する描画装置において、内容を表示専用のフレーム・メモリ（５）に供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画メモリ（７）を設けておくとともに、セクショニング
値のデータ・ビットのうち、1/2の桁分を格納するバッ
ファ領域と、残余の1/2桁分を格納するバッファ領域を有し、かつ描画専用メモリ（７）の1/2の容量の、DRAMから構成されるセクショニング・バッファ（８）を設けておいて、描画専用メモリ（７）およびセクショニング・バッファ（８）をｍ×ｎ（m,nは自然数）の矩形小領域（7a）（8a）に分割するとともに、描画専用メモリ（７）の矩形小領域（7a）に対応する画素の両メモリ領域を割当て、セクショニング・バッファ（８）の矩形小領域（8a）に対応する画素の両バッファを割当て、矩形
小領域（7a）（8a）に対して直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・ア
ドレスを割当てておいて、割当てられたロー・アドレス
および上記互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて描画専用メ
モリ（７）およびセクショニング・バッファ（８）の矩形小領域（7a）（8a）内に対する高速アクセスを並行して行なうことを特徴とするメモリ書込み制御方法。
【請求項８】表示専用のフレーム・メモリ（５）の内容に基づいて図形を可視的に表示する描画装置において、内容を表示専用のフレーム・メモリ（５）に供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画専用メモリ（７）と、セクショニング値を1/2の桁数分のビットに区画して格納するDRAMから構成されるセク
ショニング・バッファ（８）とを有しているとともに、描画専用メモリ（７）およびセクショニング・バッファ（８）が直線補間演算器から出力されるDRAMのアクセス
アドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域（7a）（8a）に分割されてあり、矩形小領域（7a）（8a）を指(3)5示するためのロー・アドレスおよび矩形小領域（7a）（8a）内の各画素を指示するための上記互いに異なる方
向のアドレスの残余のビットから構成されるコラム・ア
ドレスを生成して矩形小領域（7a）（8a）に対する高速アクセスを行なう描画専用メモリ用制御手段（72）およびセクショニング・バッファ用制御手段（82）を有していることを特徴とするメモリ書込み制御装置。
【請求項９】描画専用メモリ（７）およびセクショニン
グ・バッファ（８）がそれぞれ複数個のメモリ・デバイ
スで構成されているとともに、互いに等しい個数のメモ
リ・デバイスで描画専用メモリ（７）の１プレーンおよびセクショニング・バッファ（８）の１プレーンがそれぞれ構成されており、１プレーンを構成するメモリ・デバイスの数と等しい個数の描画専用メモリ書込み用ダブ
ル・バッファ・メモリ（71）およびセクショニング・バ
ッファ書込み用ダブル・バッファ・メモリ（81）を有しているとともに、複数個の直線補間演算器（73）（83）を有しており、描画専用メモリ用制御手段（72）が、ア
クセスアドレスの下位ビットに基づいてメモリ・デバイ
ス選択信号を生成するとともに、アクセスアドレスの残余のビットに基づいてロー・アドレスおよび下位ビットがメモリ領域選択信号として割当てられたコラム・アド
レスを生成するものであり、セクショニング・バッファ
用制御手段（82）が、アクセスアドレスの下位ビットに基づいてメモリ・デバイス選択信号を生成するとともに、アクセスアドレスの残余のビットに基づいてロー・
アドレスおよび下位ビットがビット選択信号として割当てられたコラム・アドレスを生成するものである上記特許請求の範囲第８項記載のメモリ書込み制御装置。
【発明の詳細な説明】〈産業上の利用分野〉
この発明はメモリ書込み制御方法およびその装置に関し、さらに詳細にいえば、画像メモリを表示専用メモリと描画専用メモリとに分割しておいて、描画メモリに対する描画速度を高速化する新規な方法および装置に関する。
〈従来の技術、および発明が解決しようとする課題〉
グラフィックス表示装置においては少なくとも１画面分の画像データを保持しておくための画像メモリが必要であり、一般的には、表示中に次の画像データを書替えることができるようにデュアル・プレーン構成が採用されているのであるから、著しく多数のメモリ・デバイ
ス、通常はダイナミック・ランダム・アクセス・メモリ（以下、DRAMと略称する）で画像メモリを構成しなければならない。例えば、１画面が1280×1024画素であり、DRAMの容量が256Kビットであれば、１プレーン当り５個のDRAMが必要であり、1670万色の表示を行なおうとすれば24プレーンが必要になるのであるから、ワーキング・
プレーンを考慮しなくても120個のDRAMが必要になる。
また、画像メモリの１プレーンが2K×1Kになれば、１プ

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レーン当り８個のDRAMが、全体で192個のDRAMが必要になる。勿論、デュアル・プレーン構成であれば全体として必要なDRAMの個数が２倍になる。
したがって、基板全体に占めるDRAMの実装面積の割合が大きくなり、グラフィックス表示装置が全体として大型化してしまう。
最近では、DRAMの集積度が向上し、1MビットのDRAMが提供されるようになってきており、1MビットのDRAMを使用すれば、全体として必要なDRAMの個数をほぼ1/4に減少させることができる。しかし、１回にアクセスできるビット数は256KビットのDRAMも1MビットのDRAMも共に４ビットであるから、DRAMの個数が減少すれば、画像メモ
リ全体としてみた場合において１回に書込み可能なビッ
ト数が1/4に減少してしまい、256KビットのDRAMで画像メモリを構成した場合にはデータ生成速度が例えば50ns
ecのDDAを殆ど休止させることなく動作させることができていたのに対して、1MビットのDRAMが画像メモリを構成した場合にはDDAを休止させなければならない時間がかなり長くなるので、グラフィックス表示装置において最も重要視される表示速度が著しく低下してしまうという問題がある。また、同一スキャン・ライン上の多数の画素を高速にアクセスするための高速ページ・モード、
ページ・モード、スタティック・コラム・モード等の高速アクセスが提案されているが、直線補間演算器により連続的に生成される画素がスキャン・ライン方向に連続しているという保証が全くなく、一般的にはある程度の傾きを持っているのであるから、上記高速アクセスの利
点を十分には発揮させることができず、この結果、表示速度の低下を殆ど補うことができない。このため、基板全体に占めるDRAMの実装面積の割合が大きくなっても、
256KビットのDRAMを用いて画像メモリを構成している。
３次元グラフィックス表示装置において必須とされる
奥行きバッファ（以下、Ｚバッファと略称する）、断面表示を行なわせる場合に必須とされるセクショニング・
バッファにおいても、同様に256KビットのDRAMを用いている。尚、ここで断面表示とは、任意の３次元の境界面により切断された３次元図形の内部状態を表示する方法
であり、３次元図形の切断に用いる境界面の奥行き値を一般的にセクショニング値と称し、その境界面の奥行き値を格納するためのメモリを一般的にセクショニング・
バッファと称している。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、内容を表示専用のフレーム・メモリに供給するための表示機能を有していないDRAMから構成される描画メモ
リを大容量のメモリ・デバイスで構成した場合にも十分な書込み速度を達成することができるメモリ書込み制御
方法およびその装置を提供することを目的としている。
〈課題を解決するための手段〉
上記の目的を達成するための、この発明のメモリ書込(4)7み制御方法は、表示機能を有していないDRAMから構成される描画メモリをｍ×ｎ（m,nは自然数）の大きさの矩形小領域に分割し、矩形小領域に対して直線補間演算器
から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスを割当てておいて、割当てられたロー・アドレスおよび上記互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて
矩形小領域内に対する高速アクセスを行なう方法である。
上記の目的を達成するための、この発明のメモリ書込
み制御装置は、表示機能を有していないDRAMから構成される描画メモリを直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域に分割してあり、矩形小領域を指示するためのロー・
アドレスおよび矩形小領域内の各画素を指示するための
上記互いに異なる方向の残余のビットから構成されるコ
ラム・アドレスを生成して矩形小領域内に対する高速ア
クセスを行なう制御手段を有している。
但し、表示機能を有していないDRAMから構成される描
画メモリが複数個のメモリ・デバイスで構成されているとともに、複数個のメモリ・デバイスで描画メモリの１プレーンが構成されており、１プレーンを構成するメモ
リ・デバイスの数と等しい個数の書込み用ダブル・バッ
ファ・メモリを有しているとともに、複数個の直線補間演算器を有しており、制御手段が、アクセスアドレスの下位ビットに基づいてメモリ・デバイス選択信号を生成するとともに、アクセスアドレスの残余のビットに基づいてロー・アドレスおよびコラム・アドレスを生成するものであることが好ましい。
他の発明のメモリ書込み制御方法は、内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画メモリを設けておいて、このメモリをｍ×ｎ（m,nは自然数）の矩形小領域に分割するとともに、対応する画素の両メモリ領域を割当て、矩形小領域に対して直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アド
レスを割当てておいて、割当てられたロー・アドレスおよび上記互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて矩形小領域内に対する高速アクセスを行なう方法である。
他の発明のメモリ書込み制御装置は、内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画メモリが直線補間演
算器から出力されるDRAMのアクセスアドレスのうち、互

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いに異なる方向のアドレスの上位ビットから構成される
同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域に分割されてあり、矩形小領域を指示するためのロー・アドレスおよび矩形小領域内の各画素を指示するための上記互いに異なる方向の残余のビットから構成されるコラム・アドレスを生成して矩形小領域内に対する高速アクセスを行なう制御手段を有している。
但し、表示機能を有していないDRAMから構成される描
画メモリが複数個のメモリ・デバイスで構成されているとともに、複数個のメモリ・デバイスで描画メモリの１プレーンが構成されており、１プレーンを構成するメモ
リ・デバイスの数と等しい個数の書込み用ダブル・バッ
ファ・メモリを有しているとともに、制御手段が、アクセスアドレスの下位ビットに基づいてメモリ・デバイス
選択信号を生成するとともに、アクセスアドレスの残余のビットに基づいてロー・アドレスおよび下位ビットがメモリ領域選択信号として割当てられたコラム・アドレ
スを生成するものであることが好ましい。
さらに他の発明のメモリ書込み制御方法は、内容を表
示専用のフレーム・メモリに供給するためのメモリ領域
および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画専用メモリを設けておくとともに、セクショニング値の1/2の桁分のビットを格納するバッファ領域および残余の1/2の桁分のビットを格納するバッファ領域を有し、かつ描画専用
メモリの1/2の容量のセクショニング・バッファを設けておいて、描画専用メモリおよびセクショニング・バッ
ファをそれぞれｍ×ｎ（m,nは自然数）の矩形小領域に分割するとともに、描画専用メモリの矩形小領域に対応する画素の両メモリ領域を割当て、セクショニング・バ
ッファの矩形小領域に対応する画素の両バッファ領域を割当て、矩形小領域に対して直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・ア
ドレスを割当てておいて、割当てられたロー・アドレス
および上記互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて描画専用メ
モリおよびセクショニング・バッファの矩形小領域内に対する高速アクセスを並行して行なう方法である。
さらに他の発明のメモリ書込み制御装置は、内容を表
示専用のフレーム・メモリに供給するためのメモリ領域
および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画専用メモリと、セクショニング値を上位ビットと下位ビット或は偶
数桁ビットと奇数桁ビット等ビットを1/2に区画して格納するセクショニング・バッファとが直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）

(5)9の大きさの矩形小領域に分割されてあり、矩形小領域を指示するためのロー・アドレスおよび矩形小領域内の各画素を指示するための上記互いに異なる方向の残余のビットから構成されるコラム・アドレスを生成して矩形小領域に対する高速アクセスを行なう描画専用メモリ用制
御手段およびセクショニング・バッファ用制御手段を有している。
但し、描画専用メモリおよびセクショニング・バッフ
ァがそれぞれ複数個のメモリ・デバイスで構成されているとともに、複数個のメモリ・デバイスで表示専用メモ
リの１プレーンおよびセクショニング・バッファの１プ
レーンが構成されており、１プレーンを構成するメモリ・デバイスの数と等しい個数の書込み用ダブル・バッフ
ァ・メモリを有しているとともに、複数個の直線補間演
算器を有しており、描画専用メモリ用制御手段が、アクセスアドレスの下位ビットに基づいてメモリ・デバイス
選択信号を生成するとともに、アクセスアドレスの残余のビットに基づいてロー・アドレスおよび下位ビットがメモリ領域選択信号として割当てられたコラム・アドレ
スを生成するものであり、セクショニング・バッファ用
制御手段が、アクセスアドレスの下位ビットに基づいて
メモリ・デバイス選択信号を生成するとともに、アクセ
スアドレスの残余のビットに基づいてロー・アドレスおよび下位ビットがビット選択信号として割当てられたコラム・アドレスを生成するものであることが好ましい。
〈作用〉第１の発明のメモリ書込み制御方法であれば、表示機能を有していないDRAMから構成される描画メモリをｍ×ｎ（m,nは自然数）の大きさの矩形小領域に分割し、矩形小領域に対して直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスを割当てておいて、割当てられたロー・アドレスおよび上記
互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて矩形小領域内に対する
高速アクセスを行なうので、従来公知の画像メモリのよ
うに表示のためのデータ転送による描画処理の中断がなく、しかも同一ロー・アドレスが割当てられた矩形小領
域内に対して高速ページ・モード、ページ・モード、ス
タティック・コラム・モード等による高速アクセスを行なうことができるので、描画すべき線分の傾きに拘らず
直線補間演算器を殆ど停止させることなく画素データの書込みが行なわれる。
この結果、メモリ・デバイスの大容量化に拘らずメモリに対する１画面分のデータの書込みを直線補間演算器の速度とほぼ等しい速度で行なうことができ、１画面分のデータの書込みが完了した後は、表示専用のフレーム・メモリに供給することにより可視的表示を行なうことができる。
第２の発明のメモリ書込み制御装置であれば、表示機

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10能を有していないDRAMから構成される描画メモリが直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域に分割されてあるので、制御手段により、矩形小領域を指示するためのロー・アドレスおよび矩形小領域内の各画素を指示するための上記互いに異なる方向の残余のビットから構成される
コラム・アドレスを生成して矩形小領域内に対する高速ページ・モード、ページ・モード、スタティック・コラ
ム・モード等による高速アクセスを行なうことができる。したがって、描画すべき線分の傾きに拘らず直線補間演算器を殆ど停止させることなく画素データの書込みが行なわれる。
この結果、メモリ・デバイスの大容量化に拘らずメモリに対する１画面分のデータの書込みを直線補間演算器の速度とほぼ等しい速度で行なうことができ、１画面分のデータの書込みが完了した後は、表示専用のフレーム・メモリに供給することにより可視的表示を行なうことができる。
第３の発明のメモリ書込み制御装置であれば、複数個の直線補間演算器から出力される画素データを対応する
書込み用ダブル・バッファ・メモリに一時的に保持させ、制御手段により生成されたメモリ・デバイス選択信号により選択されたメモリ・デバイスに供給することができるので、高速アクセスのサイクル・タイムよりも著しく短い動作時間の直線補間演算器を動作中断を伴なう
ことなく動作させ、著しく高速の描画メモリ書込みを達成できる。
第４の発明のメモリ書込み制御方法であれば、表示機能を有していないDRAMから構成される描画メモリをｍ×ｎ（m,nは自然数）の矩形小領域に分割するとともに、各矩形小領域に対応する画素の、内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域を割当てておき、矩形小領域に対して直線補間演算器から出力されるDRAMのアクセスアド
レスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスを割当てておいて、割当てられたロー・アドレスおよび上記互いに異なる方向のアドレスの残余のビットから構成されるコラム
・アドレスに基づいて矩形小領域内に対する高速アクセスを行なうので、従来公知の画像メモリのように表示のためのデータ転送による描画処理の中断がなく、しかも同一ロー・アドレスが割当てられた矩形小領域内に対して高速ページ・モード、ページ・モード、スタティック
・コラム・モード等による高速アクセスを行なうことができるので、描画すべき線分の傾きに拘らず直線補間演
算器を殆ど停止させることなくデプス・バッファ・アル
ゴリズムに基づく隠線処理および線分データの書込みが行なわれる。

(6)11
この結果、メモリ・デバイスの大容量化に拘らずメモリに対する１画面分の隠面処理およびデータの書込み
は、バッファ２領域を１個のデバイス内にマップする結果、全体としてのメモリ容量は代わらないが同時にアクセスできるデバイス数が２倍になるので、１つのメモリ・デバイスのアクセス時間がぼぼ２倍になっても、直線補間演算器の速度とほぼ等しい速度で行なうことができる。そして、１画面分のデータの書込みが完了した後は、表示専用のフレーム・メモリに供給することにより３次元図形の可視的表示を行なうことができる。
第５の発明のメモリ書込み制御装置であれば、内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画メモリが直線補間演算器から出力されるDRAMのアクセスアドレスのうち、互いに異なる方向のアドレスの上位ビットから構成される同一のロー・アドレスが割当てられたｍ×ｎ（m,nは自然数）の大きさの矩形小領域に分割されてあるので、制御手段により、矩形小領域を指示するための
ロー・アドレスおよび矩形小領域内の各画素を指示するための上記互いに異なる方向の残余のビットから構成されるコラム・アドレスを生成して矩形小領域内の両メモ
リ領域に対する高速ページ・モード、ページ・モード、
スタティック・コラム・モード等による高速アクセスを行なうことができる。したがって、描画すべき線分の傾きに拘らず直線補間演算器を殆ど停止させることなく隠線処理および隠線処理後の線分データの書込みが行なわれる。
この結果、メモリ・デバイスの大容量化に拘らずメモリに対する１画面分のデータの隠面処理および書込み
は、バッファ２領域を１個のデバイス内にマップする結果、全体としてのメモリ容量は代わらないが同時にアクセスできるデバイス数が２倍になるので、１つのメモリ・デバイスのアクセス時間がぼぼ２倍になっても、直線補間演算器の速度とほぼ等しい速度で行なうことができる。そして、１画面分のデータの書込みが完了した後は、表示専用のフレーム・メモリに供給することにより３次元図形の可視的表示を行なうことができる。
第６の発明のメモリ書込み制御装置であれば、複数個の直線補間演算器から出力される画素データを対応する
書込み用ダブル・バッファ・メモリに一時的に保持させ、制御手段により生成されたメモリ・デバイス選択信号により選択されたメモリ・デバイスに供給することができるので、高速アクセスのサイクル・タイムよりも短い動作時間の直線補間演算器を動作中断を伴なうことなく動作させ、高速の描画メモリ書込みを達成できる。また、この場合には、１プレーンに内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域が割当てられている関係上、１プレーンを構成するメモリ・デバイスの数が２倍になるの

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12で、一層高速の書込みを達成できる。
第７の発明のメモリ書込み制御方法であれば、表示機能を有していないDRAMから構成される描画専用メモリをｍ×ｎ（m,nは自然数）の矩形小領域に分割するとともに、各矩形小領域に対応する画素の、内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域を割当てておき、描画専用メ
モリの1/2の容量のセクショニング・バッファをもｍ×ｎの矩形小領域に分割するとともに、各矩形小領域に対応する画素の、セクショニング値の上位ビットを格納す
るバッファ領域および下位ビットを格納するバッファ領域を割当てておき、割当てられたロー・アドレスおよび
上記互いに異なる方向のアドレスの残余のビットから構成されるコラム・アドレスに基づいて描画専用メモリの矩形小領域内およびセクショニング・バッファの矩形小領域内に対する高速アクセスを行なうので、従来公知の画像メモリのように表示のためのデータ転送による描画処理の中断がなく、しかも同一ロー・アドレスが割当てられた矩形小領域内に対して高速ページ・モード、ページ・モード、スタティック・コラム・モード等による高速アクセスを行なうことができるので、描画すべき線分の傾きに拘らず直線補間演算器を殆ど停止させることなくデプス・バッファ・アルゴリズムに基づく隠線処理、切断面処理および線分データの書込みが行なわれる。
この結果、メモリ・デバイスの大容量化に拘らずメモリに対する１画面分の隠面処理およびデータの書込み
は、バッファ２領域を１個のデバイス内にマップする結果、全体としてのメモリ容量は代わらないが同時にアクセスできるデバイス数が２倍になるので、１つのメモリ・デバイスのアクセス時間がぼぼ２倍になっても、直線補間演算器の速度とほぼ等しい速度で行なうことができる。そして、並行して切断面処理を行なうことができ、１画面分のデータの書込みが完了した後は、表示専用のフレーム・メモリに供給することにより３次元図形の可視的切断表示を行なうことができる。
第８の発明のメモリ書込み制御装置であれば、内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域を有し、かつ表示機能を有していないDRAMから構成される描画専用メモリ
がｍ×ｎ（m,nは自然数）の矩形小領域に分割されてあるとともに、セクショニング値の上位ビットを格納する
バッファ領域および下位ビットを格納するバッファ領域を有し、かつ描画専用メモリの1/2の容量のセクショニ
ング・バッファがｍ×ｎの矩形小領域に分割されてあるので、描画専用メモリ用制御手段により、矩形小領域を指示するためのロー・アドレスおよび矩形小領域内の各画素を指示するための上記互いに異なる方向の残余のビットから構成されるコラム・アドレスを生成して矩形小領域内の両メモリ領域に対する高速ページ・モード、ページ・モード、スタティック・コラム・モード等による

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高速アクセスを行なうことができるとともに、セクショ
ニング・バッファ用制御手段により、対応する矩形小領域を指示するためのロー・アドレスおよび矩形小領域内の各画素を指示するためのコラム・アドレスを生成して矩形小領域内の両バッファ領域に対する高速ページ・モード、ページ・モード、スタティック・コラム・モード
等による高速アクセスを行なうことができる。したがって、描画すべき線分の傾きに拘らず直線補間演算器を殆ど停止させることなくデプス・バッファ・アルゴリズムに基づく隠線処理、切断面処理および線分データの書込みが行なわれる。
この結果、メモリ・デバイスの大容量化に拘らずメモリに対する１画面分の隠面処理およびデータの書込み
は、バッファ２領域を１個のデバイス内にマップする結果、、全体としてのメモリ容量は代わらないが同時にア
クセスできるデバイス数が２倍になるので、１つのメモ
リ・デバイスのアクセス時間がほぼ２倍になっても、直線補間演算器の速度とほぼ等しい速度で行なうことができる。そして、並行して切断面処理を行なうことができ、１画面分のデータの書込みが完了した後は、表示専用のフレーム・メモリに供給することにより３次元図形の可視的切断表示を行なうことができる。
第９の発明のメモリ書込み制御装置であれば、複数個の直線補間演算器から出力される画素データを対応する
描画専用メモリ書込み用ダブル・バッファ・メモリおよびセクショニング・バッファ書込み用ダブル・バッファ・メモリに一時的に保持させ、描画専用メモリ用制御手段により生成されたメモリ・デバイス選択信号により選択されたメモリ・デバイスに供給するとともに、セクショニング・バッファ用制御手段により生成されたメモリ・デバイス選択信号により選択されたメモリ・デバイスに供給することができるので、高速アクセスのサイクル・タイムよりも短い動作時間の直線補間演算器を動作中断を伴なうことなく動作させ、高速のメモリ書込みを達成できる。また、この場合には、描画専用メモリの１プ
レーンに内容を表示専用のフレーム・メモリに供給するためのメモリ領域および隠面処理のためのメモリ領域が割当てられているとともに、セクショニング・バッファの１プレーンにセクショニング値の上位ビットを格納す
るバッファ領域および下位ビットを格納するバッファ領
域が割当てられている関係上、セクショニング・バッフ
ァを構成するメモリ・デバイスの数を増加させることな
く１プレーンを構成するメモリ・デバイスの数を２倍にできるので、一層高速のメモリ書込みを達成できる。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第６図はこの発明のメモリ書込み制御装置の一実施例を組込んだグラフィックス表示装置を概略的に示すブロック図であり、DDA（１）から出力される画素データを

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ダブル・バッファ・メモリ（２）に供給しているとともに、ダブル・バッファ・メモリ（２）から描画専用メモ
リ（３）に対して保持データを供給している。そして、描画専用メモリ（３）の保持データを読出して表示専用
メモリ（５）に供給するためのインターフェース回路（４）を有しているとともに、上記DDA（１）から出力されるアドレスデータを入力として描画専用メモリ（３）に対する高速アクセスを行なわせる制御部（６）を有している。尚、（10）は表示専用メモリ（５）の内容に基づく可視的表示を行なうためのCRTディスプレイ
装置である。
上記描画専用メモリ（３）および表示専用メモリ（５）は、共に1280×1024画素の画面サイズに対応し、かつRGB1670万色の表示を行なうために、1MビットのDRA
M（256K×４ビットのDRAM）２個で１プレーンを構成するとともに、全体を24プレーン構成している。そして、
上記表示専用メモリ（５）は、同一のスキャン・ライン
に対して同一のロー・アドレスが割当てられており、上記描画専用メモリ（３）は、64×64画素の矩形小領域（3a）に対して同一のロー・アドレス（スクリーン上のロー・アドレスとは異なるロー・アドレスであり、詳細は後述する）が割当てられている。
また、上記ダブル・バッファ・メモリ（２）として２×４画素のダブル・バッファ・メモリが使用されている。
上記制御部（６）の構成は次のとおりである。
2048×1024画素のスクリーンにおいて画素アドレスを定めるためには、ロー・アドレスをy0〜y9の10ビットで定義し、コラム・アドレスをx0〜x10の11ビットで定義すればよい。即ち、このように定義すれば、０〜1023のロー・アドレスが不都合なく定められ、各ロー・アドレ
スに対応させて０〜2047のコラム・アドレスが不都合なく定められる。したがって、DDA（１）からはy0〜y9のロー・アドレスおよびx0〜x10のコラム・アドレスが出力される。
このような情況の下において、上記制御部（６）は、DDA（１）から出力されるロー・アドレスおよびコラム
・アドレスに基づいて、y6〜y9のビットおよびx6〜x10のビットを複合させることにより新たなロー・アドレス（第３図Ａ参照）を生成し、y1〜y5のビットおよびx2〜
x5のビットを複合させることにより新たなコラム・アドレス（第３図Ｂ参照）を生成し、例えば高速ページ・モード・アクセスのためのアドレスとして描画専用メモリ（３）に供給する。尚、y0,x0,x1のビットが新たなアドレスに反映されていないが、これらのビットはダブル・
バッファ・メモリ（２）に対する画素データ格納位置を示すアドレスデータとして使用されれば十分だからである。
また、上記インターフェース回路（４）は、両メモリ（３）（５）のビット間口が等しい場合には何ら特別な(8)15構成は必要でないが、ビット幅が異なる場合には、例えば、第４図に示す構成のインターフェース装置を使用すればよい。尚、第４図は32ビット間口のメモリ（５）と８ビット間口のメモリ（３）との間のインターフェース部分を示している。
８ビットのレジスタ（31）（32）（33）（34）とセレクタ（35）（36）（37）（38）とを直列に接続すること
により、レジスタの内容をセレクタを介して隣のレジス
タにシフトさせるようにしている。そして、レジスタ（34）からの出力データをトライ・ステート・コントロール・バッファ（以下、単に制御バッファと略称する）（39）の出力用端子に供給しているとともに、制御バッ
ファ（39）の入力用端子からの読出しデータをセレクタ（35）に供給している。さらに、入出力端子がメモリ（５）と接続された制御バッファ（40）の入力用端子から出力されるデータを８ビットずつに分割してそれぞれセレクタ（35）（36）（37）（38）に供給しているとともに、レジスタ（31）（32）（33）（34）から出力される８ビットのデータを同時に並列化して出力用端子に供給している。尚、上記全てのセレクタには同一の制御信号が供給され、制御バッファ（40）からのデータをレジ
スタに供給し得る状態と供給し得ない状態とを選択する。また、上記全てのレジスタには同一のタイミング信号が供給され、データ・シフトまたはデータ外部出力のためのデータ出力を同時に行なう。
したがって、仮にメモリ（５）から32ビット幅のデー
タが供給された場合には、８ビットずつのデータ・ブロ
ックに分割してそれぞれレジスタ（31）（32）（33）（34）に保持させ、次いで、レジスタの内容を順次シフトさせることにより、メモリ（３）に対して８ビットずつ供給することができる。
逆に、メモリ（３）からデータを読出す場合には、８ビットずつの読出しデータをレジスタに格納するとともに、レジスタの内容をシフトさせ、全てのレジスタにデータ・ブロックが保持された状態においてデータ・シフ
トを行なわせないようにセレクタを制御して全てのレジ
スタの内容を出力することにより32ビット幅のデータとしてメモリ（５）に出力することができる。
但し、データの転送方向は描画専用メモリ（３）から表示専用メモリ（５）の方向に定められているのであるから、描画専用メモリ（３）に対しては読出し動作のみ、表示専用メモリ（５）に対しては書込み動作のみを行なわせればよい。また、描画専用メモリ（３）と表示
専用メモリ（５）との間においてプロセッサ等が介在する場合には、データ・バスと各メモリとの間に上記の構成のインターフェース装置を介在させればよい。
上記の構成のグラフィックス表示装置の動作は次のとおりである。
スキャン・ライン方向に連続する画素データがDDA（１）から順次生成されている状態においては、y0〜y0

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特許２７４１７１０16の値が変化せず、x0〜x10の値が順次変化するのであるから、x6〜x10の値が変化しない範囲においては制御部（６）から出力されるロー・アドレスが変化しない。したがって、この範囲内において高速ページ・モード・アクセス（コラム・アドレスのみを変更するアクセス）によりダブル・バッファ・メモリ（２）に保持されている４画素分の画素データを約120nsecのサイクル・タイム
で書込むことができる。その後は、x6〜x10の値が変化する毎にロー・アドレスが変化するのでロー・アドレスが変化した直後のサイクル・タイムが長くなるが、十分に長い線分の描画を行なう場合についてみれば、64画素
分の書込みに対して１回サイクル・タイムが長い書込みが発生するだけであるから、全体として画素データ書込
みのサイクル・タイムを短くすることができる。
スキャン・ラインに対して所定角度傾斜した方向に連続する画素データがDDA（１）から順次生成される状態においては、y0〜y9の値およびx0〜x10の値が共に順次変化するのであるが、y6〜y9,x6〜x10の値が変化しない
範囲においては制御部（６）から出力されるロー・アド
レスが変化しない。したがって、この範囲内において高速ページ・モード・アクセスによりダブル・バッファ・メモリ（２）に保持されている少なくとも２画素分の画素データを約120nsecのサイクル・タイムで書込むことができる。その後は、y6〜y9,x6〜x10の値が変化する毎にロー・アドレスが変化するのでロー・アドレスが変化した直後のサイクル・タイムが長くなるが、十分に長い線分の描画を行なう場合についてみれば、64画素分の書込みに対して１回サイクル・タイムが長い書込みが発生するだけであるから、全体として画素データ書込みのサ
イクル・タイムを短くすることができる。
スキャン・ラインに直角な方向に連続する画素データ
がDDA（１）から順次生成される状態においては、y0〜y9の値が順次変化するのであるがy6〜y9の値が変化しな
い範囲においては制御部（６）から出力されるロー・ア
ドレスが変化しない。したがって、この範囲内において高速ページ・モード・アクセスによりダブル・バッファ・メモリ（２）に保持されている２画素分の画素データを約120nsecのサイクル・タイムで書込むことができる。その後は、y6〜y9の値が変化する毎にロー・アドレ
スが変化するのでロー・アドレスが変化した直後のサイ
クル・タイムが長くなるが、十分に長い線分の描画を行なう場合についてみれば、64画素分の書込みに対して１回サイクル・タイムが長い書込みが発生するだけである
から、全体として画素データ書込みのサイクル・タイムを短くすることができる。
即ち、単にスキャン・ライン方向に連続する画素デー
タを順次書込む場合であれば、従来公知のように、スクリーン座標に基づいてロー・アドレスおよびコラム・ア
ドレスを設定しておく方が全体としての画素データ書込
み所要時間を短くすることができるが、スキャン・ライ

(9)17ンに対して少しでも傾いた線分の描画を行なう場合には、高速ページ・モード・アクセスが殆ど機能しないことになるので画素データ書込み速度が著しく低下してしまう。また、ダブル・バッファ・メモリ（２）の個数を増加させることも、１プレーン当り２個の1MビットDRAMで構成してある関係上、不可能である。
これに対して上記実施例では、スキャン・ライン方向に連続する画素データを書込む場合の速度が従来方法と比較してある程度遅くなるが、描画すべき線分がスキャ
ン・ラインに対して傾いているか否かに拘らず同じ書込
み速度を達成することができる。但し、スキャン・ライ
ン方向の描画速度についても、上記実施例ではDDA（１）を著しく高速に連続動作させることができるのであるから、実際上は現時点で提供されているDDA（１）の速度を考慮すれば、描画速度の低下は全く認められない。また、描画専用メモリ（３）においては、表示用のリード転送は全く不要であるから、DRAMのリフレッシュについては線分描画後にのみ行なうことができ、この点からも描画速度の高速化を達成することができる（具体的には、1280×1024画素、60Hz、ノンインターレース仕様であれば、表示用のリード転送を伴なう場合には15.75μsecに１回リフレッシュを行なう必要があるが、上記実施例においては8msecの間に512回のリフレッシュを行
なえばよく、タイミングは自由に設定できる）。この結果、1280×1024画素のメモリの１プレーンを256KビットのDRAM8個で構成した場合と同程度の書込み速度を達成することができ、しかもDRAMの個数を1/4に減少させる
ことに伴なって実装面積を著しく低減することができる。
さらに、描画専用メモリ（３）と表示専用メモリ（５）とが必要になるのであるが、従来からフレーム・
メモリをデュアル・プレーン構成にすることが一般化しており、しかもデュアル・プレーン構成においては一方のプレーンの内容に基づいて表示を行なうとともに、他方のプレーンに新たな画素データの書込みを行なうのであるから、切替可能なデュアル・プレーン構成に代えて一方を描画専用メモリ（３）とし、他方を表示専用メモ
リ（５）とすることにより、特別にメモリ容量を増加させることなく簡単に対処できる。
尚、以上には、描画専用メモリ（３）のみを有する場
合について説明したが、３次元表示を行なわせる必要がある場合、断面表示を行なわせる必要がある場合には、
デプス・バッファ、セクショニング・バッファをそれぞれ別個に設け、それぞれに対して上記と同様のダブル・
バッファ・メモリ、制御部を設けることにより、これらに対する高速の書込みをも行なわせることができる。
第５図はDDA（１）から出力されるアドレスデータのうちy6,x6の何れかの変化、線分描画の終了の何れかが発生したことを検出するための回路構成を示す図であ
る。

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ｘ座標用のDDA加算器（11）から出力されるx6ビットの値およびｙ座標用のDDA加算器（21）から出力されるy6ビットの値をそれぞれ第１段目のＤタイプのフリップ
・フロップ（以下、Ｄ−FFと略称する）（12）（22）のＤ入力端子に供給し、各Ｄ−FF（12）（22）のＱ出力端子をそれぞれ第２段目のＤ−FF（13）（23）のＤ入力端子に供給し、さらに、全てのＤ−FF（12）（13）（22）（23）のタイミング入力端子にDDAクロック信号を供給している。そして、Ｄ−FF（12）のＱ出力信号およびＤ−FF（13）の 出力信号をANDゲート（14）に供給し、Ｄ−FF（12）の 出力信号およびＤ−FF（13）のＱ出力
信号をANDゲート（15）に供給し、Ｄ−FF（22）のＱ出
力信号およびＤ−FF（23）の 出力信号をANDゲート（24）に供給し、Ｄ−FF（22）の 出力信号およびＤ−FF（23）のＱ出力信号をANDゲート（25）に供給し、上記A
NDゲート（14）（15）（24）（25）からの出力信号をNO
Rゲート（16）に供給している。さらに、DDAダウン・カ
ウンタ（17）から出力されるフラグ（ダウン・カウンタ（17）の内容が０の場合にハイレベルになるオーバーフ
ロー・フラグ）が上記NORゲート（16）に供給されている。
したがって、x6ビットの値が変化すれば、Ｄ−FF（12）（13）のＱ出力信号のレベルが互に逆になるので、一方のＱ出力信号および他方の 出力信号が供給されているANDゲート（14）（15）の何れかがハイレベル信号を出力する。y6ビットの値が変化した場合にもANDゲー
ト（24）（25）の何れかがハイレベル信号を出力する。
さらに、線分描画が終了した場合にはDDAダウン・カウ
ンタ（17）からハイレベルのフラグが出力される。
したがって、これら何れかのハイレベル信号がNORゲート（16）に供給されることにより、高速ページ・モー
ド・アクセスを継続すべきでないことを示す検出フラグを出力することができる。
上記の回路構成を採用すれば、高速ページ・モード・
アクセスを行なってもよいか否かの判別をソフトウェア
判断によることなく行なうことができ、描画速度を一層高速化することができる。
また、上記回路はチャネル数が少なく、しかもダブル
・バッファ・メモリの容量が小さいのであるから、簡単にLSI化することができる。
第１図は描画動作を簡単に説明するフローチャートであり、ステップ において、DDA（１）により出力されるべきロー・アドレスy0〜y9およびコラム・アドレスx0〜x10の上位ビットに基づいて新たなロー・アドレス（第２図Ａ参照）を生成し、ステップ において、新たなロー・アドレスおよび順次変化するコラム・アドレスに基づく高速ページ・モード・アクセスを行ない、ステップ において高速ページ・モード・アクセスを継続できるか否かを判別し、継続できると判別された場合には再びステップ の処理を行なう。逆に継続できないと判

(10)
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別された場合には、ステップ において線分の描画が終了したか否かを判別し、終了していなければ再びステッ
プ の処理を行なう。逆に終了したと判別された場合には、DDA（１）から新たな画素データが出力されるまで待つ。
即ち、DDA（１）の起動時には、第２図Ａに示すように、DRAMのアドレスとして先ずロー・アドレス（図中row"参照）が出力されるとともに、ロー・アドレス・
ストローブ信号（以下、▲▼信号を略称する）がロー・レベルになり、その後は、順次変化するコラム・
アドレス（図中 col"参照）が出力されるとともに、図示しないコラム・アドレス・ストローブ信号（以下、▲▼信号を略称する）が周期的にロー・レベルになる。したがって、高速ページ・モード・アクセスに基づく高速描画を行なうことができる。
そして、線分描画が終了した後は、第２図Ｂに示すよ
うに、必要回数だけDRAMのリフレッシュを行ないながら次の描画指令を待つ。
また、線分描画途中において矩形小領域の境界をまたぐ場合には、x6ビットの値、y6ビットの値の何れかが変化したことを検出してDRAMのロー・アドレスが出力されるとともに、▲▼信号が一旦ハイレベルになった
後再びロー・レベルになり、その後は、順次変化するコ
ラム・アドレスが出力されるとともに、図示しない▲▼信号が周期的にロー・レベルになる。したがって、高速ページ・モード・アクセスに基づく高速描画を行なうことができる。
したがって、上記の場合と同様に線分の傾きに拘らず
高速ページ・モード・アクセスによる高速描画を行なうことができる。但し、高速ページ・モード・アクセスに代えてページ・モード・アクセス、スタティック・コラ
ム・モード・アクセス等を採用してもよいことは勿論である。
〈実施例２〉
第７図は他の実施例を示す概略ブロック図であり、上記実施例と異なる点は、描画専用メモリ（３）を構成す
るプレーン数分の1MビットDRAMを単位とするブロック・メモリ（3b）（3c）に分割した点、各ブロック・メモリ（3b）（3c）に対応させて１×４画素のダブル・バッフ
ァ・メモリ（2b）（2c）およびDDA（1b）（1c）を設けた点およびDDAから出力されるy0ビットに基づいてDRAMに対するチップ・セレクト信号を出力するようにした点のみである。
したがって、この実施例の場合には、各DDA（1b）（1c）から隣合うスキャン・ライン上の画素データを順次生成させるようにすることにより、多角形ぬりつぶし速度を一層高速化することができる。
〈実施例３〉
第８図はさらに他の実施例を示す要部概略図であり、上記実施例と異なる点は、４個の1MビットDRAMで１プレ

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20ーンを構成することにより1024×2048画素の２倍のメモ
リ（７）を得た点およびこのメモリ（７）を分割した矩形小領域（7a）にカラー・バッファ領域およびデプス・
バッファ領域を割当てた点のみである。
この構成を採用すれば、メモリ全体としてのアクセス
間口を４×４画素分とすることができる。また、矩形小領域を64×64画素に設定しておけば、y6〜y9の値および
x6〜x10の値に基づいて新たなロー・アドレスを定め、y2〜y5の値およびx2〜x5の値に基づいてコラム・アドレ
スを定めることができる。この結果、コラム・アドレスには１ビットの余剰桁が発生するので、余剰桁に対応するコラム・アドレスのビットをカラー・バッファ領域とデプス・バッファ領域との選択信号として用いることができる（第９図中 F/
参照）。
第10図はこの実施例に基づくリード・モディファイ・
ライト動作を説明するタイミング・チャートであり、▲▼信号の立下りのタイミングでDRAMに対するロー・アドレスが設定され、次いで周期的に立下る▲▼信号によりDRAMに対するコラム・アドレスが設定される。但し、後述する１メモリ・サイクルが終了するまでは最下位ビットを除くコラム・アドレスは同一値に保持され続ける。また、コラム・アドレスの最下位ビットはカラー・バッファ領域とデプス・バッファ領域との選択
信号F/ であるから選択信号F/ のレベルによりデプス・バッファ領域に対するアクセスおよびカラー・バッフ
ァ領域に対するアクセスが交互に行なわれる。そして、最初の２回のアクセス（デプス・バッファ領域に対するアクセスおよびカラー・バッファ領域に対するアクセス）に対応して出力イネーブル信号▲▼がローレベルになり、続く２回の▲▼信号のローレベル期間に対応して入力イネーブル信号▲▼がローレベルになるので、デプス・バッファ領域からの奥行きデータ読
出し、カラー・バッファ領域からのカラー・データ読出
し、デプス・バッファ領域に対する奥行きデータ書込み
およびカラー・バッファ領域に対するカラー・データ書
込みがこの順に行なわれることにより１メモリ・サイク
ルが終了する。即ち、デプス・バッファ領域から読出された奥行きデータと新たに供給された奥行きデータとの大小の比較をカラー・バッファ領域からのカラー・デー
タ読出しと並行して行なうことができ、比較結果に基づいてデプス・バッファ領域に更新された奥行きデータを書込んでからカラー・バッファ領域にも更新されたカラー・データを書込む。したがって、奥行きデータ同士の大小比較結果を示すフラグが異なるデバイス間で授受される従来例と比較してフラグ授受のために必要な時間を短縮することができる。但し、更新されたデータを書込
む順序は逆であってもよい。
第11図は１画素分のダブル・バッファ・メモリに対応する回路構成を示すブロック図であり、カラー・データが供給されるダブル・バッファ・メモリ（41）および奥

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行きデータが供給されるダブル・バッファ・メモリ（51）を有しているとともに、各ダブル・バッファ・メモ
リ（41）（51）にそれぞれ対応させて読出しデータを保持するためのリード・レジスタ（42）（52）と、ダブル・バッファ・メモリの内容および対応するリード・レジ
スタの内容を入力とする論理演算ユニット（43）（53）とを有している。そして、両論理演算ユニット（43）（53）からの出力データの一方を選択するセレクタ（44）と、セレクタ（44）により選択されたデータをDRAM（46）に供給し、さらにDRAM（46）からの読出しデータを対応するリード・レジスタ（42）（52）に供給するための双方向バッファ（45）を有している。
上記論理演算ユニット（53）はダブル・バッファ・メ
モリ（51）に保持されている奥行きデータとリード・レ
ジスタ（52）に保持されている奥行きデータとの大小を比較して大小関係を示す隠面処理フラグを出力するとともに、何れかの奥行きデータを選択して出力するものであり、上記論理演算ユニット（43）は上記隠面処理フラグに基づいてダブル・バッファ・メモリ（41）に保持されているカラー・データとリード・レジスタ（42）に保持されているカラー・データの何れかを選択して出力するものである。上記セレクタ（44）は、例えば、上記▲▼信号に対応して何れのデータを選択すべきかが制御されるものである。
したがって、先ず、双方向バッファ（45）を通してDR
AM（46）からリード・レジスタ（52）に奥行きデータが読出され、次いで同様にしてリード・レジスタ（42）に
カラー・データが読出される。そして、ダブル・バッフ
ァ・メモリ（51）に保持されている新たな奥行きデータと上記奥行きデータとを論理演算ユニット（53）により比較して隠面処理フラグを論理演算ユニット（43）に供給するとともに、何れかの奥行きデータを選択して出力する。また、隠面処理フラグが供給された論理演算ユニット（43）により何れかのカラー・データが選択されて出力される。この結果、セレクタ（44）の動作に基づいて定まる順序で選択された奥行きデータ、カラー・デー
タが双方向バッファ（45）を通してDRAM（46）の該当ア
ドレスに書込まれる。
以上の説明においては特には触れていないが、双方向バッファ（45）はデータの読出しと書込みとを選択的に行なうためにデータ転送方向を切替え得るようにしてあるので、切替えに伴なって発生するリンギング・ノイズの影響がなくなるまではデータ転送を行なうことができない。一般にこの時間をターン・オフ・タイムまたはターン・オン・タイムと呼んでいる。したがって、カラー
・データおよび奥行きデータのそれぞれについて双方向
バッファを切替えて読出しおよび書込みを行なわせるよ
うにすると、カラー・データおよび奥行きデータの読出
し、書込みを行なう間に２回のターン・オフ・タイムが生じ、全体としてアクセス速度が低下するのであるが、

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上記実施例においては１回のターン・オフ・タイムが生じるだけであるから、全体としてアクセス速度を高速化することができる。実際にはメモリの間口が４×４画素分であるから、１メモリ・サイクルの間に４画素分のア
クセスが行なわれるのであるから、第１図の実施例に適用した場合には２画素分のアクセスで１回のターン・オ
フ・タイムが発生するのに比較してターン・オフ・タイ
ムの占める割合をほぼ半減させることができる。
さらに、第11図に示す回路構成は、カラー・データのための処理を行なう部分と奥行きデータのための処理を行なう部分とが同一の構成であるから、何れか一方を省略して、時分割でカラー・データの処理と奥行きデータの処理とを行なわせることができ、この場合には、隠面処理フラグがデバイス間で授受される必要がないので伝播時間を短縮することができる。また、回路規模が小さ
くてすみ、しかもDRAMとの間で授受すべき１画素当りのビット数が少なくなるので、簡単に集積化できる。
さらには、１プレーンを構成する1MビットDRAM全体としての間口が４×４画素分になるので、DDAを４個設けて並列動作させることにより、ぬりつぶし速度を高速化することもできる。
〈実施例４〉
第12図は実施例３の構成にセクショニング・バッファを付加した状態を示す概略図であり、カラー・データ領域および奥行きデータ領域を混在させたメモリ（７）の他に１プレーンの容量が同じでプレーン数が1/2のセク
ショニング・バッファ（８）を有している。そして、メ
モリ（７）およびセクショニング・バッファ（８）のそれぞれに対応させてダブル・バッファ・メモリ（71）（81）および制御部（72）（82）が設けられている。
尚、（73）はカラー・データおよび奥行きデータ用のDD
A、（83）はセクショニング・データ用のDDAである。
上記セクショニング・バッファ（８）は１プレーンの容量がメモリ（７）と等しいのであるから、２画面分の容量を有し、1MビットDRAM4個で構成されることになるが、プレーン数が1/2であるからセクショニング・デー
タとして必要なビット数が1/2になっている。したがって、セクショニング・データの上位側ビットと下位側ビットとを分けて格納しておくとともに、64×64画素の矩形小領域（8a）内に該当画素のセクショニング・データの上位側ビットおよび下位側ビットを割当てている。
そして、上記制御部（82）において、DDA（83）から出力されるアドレス・データy0〜y9,x0〜x10のうち、y6〜y9,x6〜x10に基づいてロー・アドレス（第13図Ａ参照）を生成するとともに、y2〜y5,x2〜x5に基づいてコラム・アドレス（第13図Ｂ参照）を生成し、高速ページ
・モード・アクセスを行なわせる。但し、コラム・アドレスはメモリ（７）の場合と同様に１ビット分だけ余るので、最下位ビットをセクショニング・データの上位側
ビットと下位側ビットの選択を行なわせるための選択フ

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ラグ H/
に割当てている。
したがって、セクショニング・バッファ（８）から２
回データを読出すことにより必要なセクショニング・データが得られることになるが、この読出しは高速ページ
・モード・アクセスにより行なわれるので高速であり、しかもメモリ（７）からもカラー・データの読出し、奥行きデータの読出しを行なう必要があるので、特に不都合はない。
第14図はメモリ（７）に対するアクセスとセクショニ
ング・バッファ（８）に対するアクセスとを説明するタ
イミング・チャートであり、奥行きデータの読出しと並行してセクショニング・データの下位側ビットの読出しが行なわれ、カラー・データの読出しと並行してセクショニング・データの上位側ビットの読出しが行なわれる。この状態において、セクショニング・データおよび奥行きデータに基づいて隠面処理およびセクショニング
処理が行なわれる。即ち、セクショニング境界の奥行き値を描画する場合には、メモリ（７）は動作させず、セクショニング・バッファ（８）のみを第14図に示すタイ
ミングで制御すればよく、逆に、切断表示のために図形の描画を行なう場合には、セクショニング・バッファ（８）からは境界値の読出しを行なうのみでよく、特に第14図のように書込みを実行する必要はない。但し、メモリ（７）は第14図に示すように動作する。
この結果、セクショニング・バッファ（８）を構成す
るDRAMを必要以上の数にすることなくセクショニング処理を行なうことができ、しかも実施例３の処理速度と殆ど同じ速度で隠面処理およびセクショニング処理を行なうことができる。
第15図は１画素分のダブル・バッファ・メモリに対応する回路構成を示すブロック図であり、セクショニング処理を施すべきか否かが判別される奥行きデータが供給されるダブル・バッファ・メモリ（91）を有しているとともに、読出しデータを保持するための１対のリード・レジスタ（92）（93）と、ダブル・バッファ・メモリ（91）の内容およびリード・レジスタ（92）（93）の内容を入力とする論理演算ユニット（94）とを有している。そして、論理演算ユニット（94）からの出力データの一方を選択するセレクタ（95）と、セレクタ（95）により選択されたデータをDRAM（97）に供給し、さらにDRAM（97）からの読出しデータを対応するリード・レジス
タ（92）（93）に供給するための双方向バッファ（96）を有している。尚、上記リード・レジスタ（92）（93）には、それぞれホールド・イネーブル信号が供給されている。
上記論理演算ユニット（94）はダブル・バッファ・メ
モリ（91）に保持されている奥行きデータとリード・レ
ジスタ（92）（93）の何れかに保持されている奥行きデータとの大小を比較して大小関係を示すセクショニング・フラグを出力するとともに、何れかの奥行きデータを

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選択して出力するものであり、上位側ビットと下位側ビットとに分けて出力する。上記セレクタ（95）は、例えば、上記選択フラグ H/に対応して何れのデータを選択すべきかが制御されるものである。
したがって、先ず、双方向バッファ（96）を通してDR
AM（97）からリード・レジスタ（92）にセクショニング
・データの下位側ビットが読出され、次いで同様にしてリード・レジスタ（93）に上位側ビットが読出される。
そして、ダブル・バッファ・メモリ（91）に保持されている新たな奥行きデータと上記セクショニング・データとを論理演算ユニット（94）により比較してセクショニ
ング・フラグを出力するとともに、上位側ビット、下位側ビットを別個に出力する。また、セクショニング・フ
ラグが供給されたメモリ（７）側においては、隠面処理
のみならずセクショニング処理が施され、必要なカラー・データおよび奥行きデータが書込まれる。さらに、別個に出力された上位側ビットと下位側ビットとは、セレクタ（44）の動作に基づいて定まる順序で選択されて双方向バッファ（96）を通してDRAM（97）の該当アドレスに書込まれる。
上記の説明から明らかなように、第15図の回路構成を簡単に集積化することができる。
尚、この発明は上記の実施例に限定されるものではなく、例えば、矩形小領域として正方形領域に代えて長方形領域を予め設定しておくことが可能であるほか、この発明の要旨を変更しない範囲内において種々の設計変更を施すことが可能である。
〈発明の効果〉
以上のように第１の発明は、メモリ・デバイスの大容
量化、線分の向きに拘らず描画メモリに対する１画面分のデータの書込みを直線補間演算器の速度とほぼ等しい
速度で行なうことができるという特有の効果を奏する。
第２の発明も、メモリ・デバイスの大容量化、線分の向きに拘らず描画メモリに対する１画面分のデータの書込みを直線補間演算器の速度とほぼ等しい速度で行なうことができるという特有の効果を奏する。
第３の発明は、高速アクセスのサイクル・タイムよりも著しく短い動作時間の直線補間演算器を動作中断を伴なうことなく動作させ、著しく高速のメモリ書込みを達成できるといいう特有の効果を奏する。
第４の発明は、メモリ・デバイスの大容量化、線分の向きに拘らず描画メモリに対する１画面分の隠面処理およびデータの書込みを直線補間演算器の速度とほぼ等しい速度で行なうことができるという特有の効果を奏する。
第５の発明も、メモリ・デバイスの大容量化、線分の向きに拘らず描画メモリに対する１画面分の隠面処理およびデータの書込みを直線補間演算器の速度とほぼ等しい速度で行なうことができるという特有の効果を奏す
る。

(13)

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第６の発明は、１プレーンに内容を表示専用のフレー＊ 第４図はインターフェース装置の構成の一例を示すブロ
ム・メモリに供給するためのメモリ領域および隠面処理
ック図、のためのメモリ領域が割当てられている関係上、１プレ
第５図はDDA（１）から出力されるアドレスデータのうーンを構成するメモリ・デバイスの数が２倍になるの
ちy6,x6の何れかの変化、線分描画の終了の何れかが発で、一層高速の書込みを達成できるという特有の効果を生したことを検出するための回路構成を示す図、奏する。
第６図はこの発明のメモリ書込み制御装置の一実施例を第７の発明は、メモリ・デバイスの大容量化、線分の組込んだグラフィックス表示装置を概略的に示すブロッ
向きに拘らず描画専用メモリに対する１画面分の隠面処
ク図、理およびデータの書込みを直線補間演算器の速度とほぼ
第７図は他の実施例を示す概略ブロック図、
等しい速度で行なうことができ、しかも並行して切断面 10 第８図はさらに他の実施例を示す要部概略図、処理を行なうことができ、さらに切断面処理のために必第９図は第８図の実施例のメモリ・アクセスのために生要なメモリ・デバイスの数の増加を防止できるとという成されたコラム・アドレスを説明する図、特有の効果を奏する。
第10図はリード・モディファイ・ライト動作を説明する
第８の発明も、メモリ・デバイスの大容量化、線分のタイミング・チャート、向きに拘らず描画専用メモリに対する１画面分の隠面処
第11図は１画素分のダブル・バッファ・メモリに対応す
理およびデータの書込みを直線補間演算器の速度とほぼる回路構成を示すブロック図、
等しい速度で行なうことができ、しかも並行して切断面
第12図はセクショニング・バッファを付加した状態を示処理を行なうことができ、さらに切断面処理のために必す概略図、
要なメモリ・デバイスの数の増加を防止できるという特第13図は第12図の実施例のメモリ・アクセスのために生有の効果を奏する。
20 成されたロード・アドレスおよびコラム・アドレスを説
第９の発明は、セクショニング・データ用のメモリを明する図、構成するメモリ・デバイスの数を増加させることなく１
第14図はメモリに対するアクセスとセクショニング・バ
プレーンを構成するメモリ・デバイスの数を２倍にできッファに対するアクセスとを説明するタイミング・チャ
るので、一層高速のメモリ書込みを達成できるという特ート
有の効果を奏する。
第15図は１画素分のダブル・バッファ・メモリに対応す【図面の簡単な説明】
る回路構成を示すブロック図。
第１図はこの発明による描画動作を簡単に説明するフロ（１）（1b）（1c）（73）（83）……DDA、（２）（2ーチャート、b）（2c）（71）（81）……ダブル・バッファ・メモ
第２図はタイミング・チャート、リ、（３）（７）……描画専用メモリ、（3a）（7a）
第３図はこの発明のメモリ・アクセスのために生成され 30 （8a）……矩形小領域、（3b）（3c）……ブロック・メ
たロー・アドレスおよびコラム・アドレスを説明する
モリ、（５）……表示専用メモリ、（６）（72）（82）
図、＊……制御部、（８）……セクショニング・バッファ
【第３図】

【第９図】

(14)

【第１図】

【第２図】

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(15)

【第４図】

【第５図】

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(16)

【第６図】

【第７図】

【第８図】

特許２７４１７１０(17)【第１０図】【第１２図】【第１３図】

特許２７４１７１０(18)【第１１図】

特許２７４１７１０(19)【第１４図】【第１５図】

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(20)フロントページの続き(56)参考文献

特開
特開
特開
特開
特開
特開
特開

昭63−229574（ＪＰ，Ａ)
昭63−24368（ＪＰ，Ａ)
昭63−46580（ＪＰ，Ａ)
昭63−223985（ＪＰ，Ａ)
昭63−158672（ＪＰ，Ａ)
昭63−233479（ＪＰ，Ａ)
昭63−307591（ＪＰ，Ａ)

特許２７４１７１０