1(57)【特許請求の範囲】【請求項１】テクスチャ平面の所望の領域の画素情報を、ディスプレイ平面の所望の領域の図形データ上を投影するテクスチャマッピング装置において、ディスプレイ平面上の所望の領域を構成するディスプレイ側単位多角形の、最も短い辺に隣合う２辺を互いに対向する２辺として検出する第１の辺検出手段と、テクスチャ平面の所望の領域を構成するテクスチャ側単位多角形領域の、
上記２辺に対応する２辺を検出する第２の辺検出手段と、ディスプレイ側単位多角形の上記互に対向する２辺 10を直線補間する第１の辺補間手段と、テクスチャ側単位
多角形領域の上記２辺を直線補間する第２の辺補間手段と、第１の辺補間手段から出力される補間データを入力とする第１の線分補間手段と、第２の辺補間手段から出力される補間データを入力とし、かつ上記第１の線分補2間手段と同期して補間演算を行なう第２の線分補間手段と、第２の線分補間手段から出力されるアドレスデータを入力として対応するアドレスのデータが読出されるマ
ッピングメモリとを有することを特徴とするテクスチャマッピング装置。
【請求項２】第１の辺補間手段が、互に対向する２辺のうち、長い方の辺の２本の座標軸方向の長さの和により定まる分割数に基いて両辺の直線補間を行なうものである上記特許請求の範囲第１項記載のテクスチャマッピン
グ装置。
【請求項３】第２の辺補間手段が、第１の辺補間手段における分割数に基いて両辺の直線補間を行なうものである上記特許請求の範囲第１項記載のテクスチャマッピン
グ装置。
【請求項４】第２の線分補間手段が、第１の線分補間手

(2)3段により描画される線分の画素数により定まる分割数に基いて線分の補間を行なうものである上記特許請求の範囲第１項記載のテクスチャマッピング装置。
【請求項５】第２の線分補間手段が、分割数により定まる所定数の画素の平滑化を施された図形データに基いて線分の補間を行なうものである上記特許請求の範囲第４項記載のテクスチャマッピング装置。
【発明の詳細な説明】＜産業上の利用分野＞
この発明はテクスチャ平面の所望の領域の画素情報を、ディスプレイ平面の所望の領域の図形データ上に投影するテクスチャマッピング装置に関する。
＜従来の技術＞
従来から、予め画像入力装置により取込まれた図形データ、或は図形描画装置により描画された図形データ等の所望の領域を、所望の立体図形の表面に投影すること
により、デザイン設計、映像効果の確認等を行なう要求が強く、このような要求を満足させるために、所望の２次元図形を所望の３次元図形上に投影して表示するテク
スチャマッピング装置が提供されている。
従来から提供されているテクスチャマッピング装置としては、２次元のテクスチャ原図をスキャンライン方向の線分に分解し、ディスプレイ面においてスキャンライ
ン方向に走査しながら逆透視変換を各画素単位で行なうようにしたもの（「テクスチャマッピングについて〔１〕」柴本猛 小林誠 講演論文集〔III〕（社）情報処理学会 昭和60年９月９日発行）が提供されていた。
＜発明が解決しようとする問題点＞
上記の構成のものにおいては、１画素単位にマトリクス演算を行なう必要があるため、処理速度が遅くなるという問題がある。また、テクスチャ原図を構成する単位多角形と、ディスプレイ面における図形を構成する単位多角形との組合せによっては、正確なマッピングを行なうことができず、ディスプレイ面において表示される図形データの品質が低下してしまうことになるという問題もある。
さらに、ディスプレイ面上の図形を構成する多角形がバタフライ面になっている場合がある。したがって、多角形の３頂点と他の頂点とが同一平面上に存在しているか否かを予め判別することにより、多角形がバタフライ
面であるか否かを識別する必要があり、処理速度が一層遅くなってしまうという問題があるのみならず、正確なテクスチャマッピングを行なうことができなくなってしまうという問題がある。
具体的に説明すると、互に対向する辺の頂点がスプラ
イン曲線上にある場合には、四角形状の単位多角形に分解することにより、必然的にバタフライ面が生成されるのである。そして、このバタフライ面を２つの三角形に分解し、各三角形をそれぞれぬりつぶすことにより、テ

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クスチャマッピングを行なえば、バタフライ面の性質
上、ぬりつぶしてはいけない部分をぬりつぶしてしまうことになってしまうのである。
＜発明の目的＞
この発明は上記の問題点に鑑みてなされたものであり、余分なメモリを必要とせず、かつ多角形がバタフライ面であるか否かに拘わらず、正確に、かつ高速にテク
スチャ原図のマッピングを行なうことができるテクスチャマッピング装置を提供することを目的としている。
＜問題点を解決するための手段＞
上記の目的を達成するための、この発明のテクスチャマッピング装置は、第１、および第２の辺検出手段と、第１、および第２の辺補間手段と、第１、および第２の線分補間手段と、マッピングメモリとを有するものである。
上記第１の辺検出手段は、ディスプレイ平面上の所望の領域を構成するディスプレイ側単位多角形領域の、最も短い辺に隣合う２辺を互に対向する２辺としてを検出するものであり、上記第２の辺検出手段は、テクスチャ
平面の所望の領域を構成するテクスチャ側単位多角形領域の、上記２辺に対応する２辺を検出するものである。
上記第１の辺補間手段は、ディスプレイ側単位多角形
領域の互に対向する２辺を直線補間するものであり、上記第２の辺補間手段は、テクスチャ側単位多角形領域の２辺を直線補間するものである。
上記第１の線分補間手段は、第１の辺補間手段から出力される補間データを入力とするものであり、上記第２の線分補間手段は、第２の辺補間手段から出力される補間データを入力とするものであり、かつ第１の線分の線分補間手段と同期して補間演算を行なうものである。
上記マッピングメモリは、第２の線分補間手段から出力されるアドレスデータを入力として対応するアドレスのデータが読出されるものである。
但し、上記第２の辺検出手段としては、上記２辺に対応するテクスチャ平面上の２辺を検出するものであることが好ましい。
また、上記第１の辺補間手段としては、互に対向する
２辺のうち、長い方の辺の２本の座標軸方向の長さの和により定まる分割数に基いて両辺の直線補間を行なうものであることが好ましく、しかも、上記第２の辺補間手段としては、第１の辺補間手段における分割数に基いて両辺の直線補間を行なうものであることが好ましい。
さらに、上記第２の線分補間手段としては、第１の線
分補間手段により補間される線分の画素数により定まる
分割数に基いて線分の補間を行なうものであることが好
ましく、さらには、分割数により定まる所定数の画素の平滑化を施された図形データに基いて補間を行なうもの
であることが好ましい。
＜作用＞以上の構成のテクスチャマッピング装置であれは、第(3)5１の辺検出手段によりディスプレイ平面上の所望の領域を構成するディスプレイ側単位多角形領域の互に対向す
る２辺を検出するとともに、第２の辺検出手段によりテ
クスチャ平面の所望の領域を構成するテクスチャ側単位
多角形領域の、上記２辺に対応する２辺を検出することができる。
そして、上記１対ずつの辺を、それぞれ第１の辺補間
手段、第２の辺補間手段により直線補間する。
その後、第１の辺補間手段から出力される補間データを入力として第１の線分補間手段により画素データを発生させ、第２の辺補間手段から出力される補間データを入力として第２の線分補間手段によりアドレスデータを発生させる。
そして、第２の線分補間手段により出力させられたア
ドレスデータをマッピングメモリに供給することにより、対応するアドレスのデータを読出すことができる。
即ち、マッピングメモリから読出されたデータをディ
スプレイの対応画素データとして表示することにより、テクスチャマッピングを行なうことができる。
そして、上記第１の辺検出手段が、最も短い辺に隣合う２辺を互に対向する２辺として検出するものであるか
ら、描画する画素数を少なくすることができる。この結果、描画する画素数が少なくなることに起因してテクス
チャマッピングの所要時間を短縮することができる（テクスチャマッピングの速度を早くすることができる）。
また、上記第１の辺補間手段が、互に対向する２辺のうち、長い方の辺の２本の座標軸方向の長さの和により定まる分割数に基いて両辺の直線補間を行なうものである場合には、ディスプレイ平面上の描画要素を構成する
全ての画素についてテクスチャマッピングを行なうことができる。そして、上記第２の辺補間手段が、第１の辺補間手段における分割数に基いて両辺の直線補間を行なうものである場合には、テクスチャ平面とディスプレイ
平面との間における対応関係を確保することができる。
さらに、上記第２の線分補間手段が、第１の線分補間手段により描画される線分の画素数により定まる分割数に基いて線分の補間を行なうものである場合には、ディ
スプレイ平面上において描画される線分を構成する画素の脱落がなくなる。
さらには、分割数により定まる所定数の画素の平滑化を施された図形データに基いて線分の補間を行なうものである場合には、テクスチャ平面における図形が大きく、ディスプレイ平面における図形投影領域が小さくても、テクスチャ平面における図形に対する忠実度を高く維持した状態でのテクスチャマッピングを行なうことができる。
さらに詳細に説明する。
この発明においては、テクスチャマッピングの処理対
象を、三角形、凸四角形、および４本の線分により囲まれた非平面に限定されることを前提としている。尚、こ

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特許２６１２２６０6のような限定を施すことができるのは、コンピュータグ
ラフィックで用いられる全ての図形が、多角形の集合体と、４本の線分によって囲まれた非平面の集合体として表現されるのであり、しかも、上記多角形は、三角形と凸四角形に分解することができるたためである。
そして、テクスチャ平面をｕ−ｖ平面、ディスプレイ
平面をｘ−ｙ平面と仮定する。
さらに、ディスプレイ平面におけるマッピング領域を規定する２本の辺a,bの端点の座標を（x as,y as）（xae,y ae）（x bs,y bs）（x be,y be）、テクスチャ平面における上記２辺に対応する２辺ａ′,b′の端点の座標を（u as,v as）（u ae,v ae）（u bs,v bs）（u be,v be）で表現する。
そして、上記辺a,bで囲まれる領域を（Ｌ＋１）本の線分に分解するために、上記辺a,b,a′,b′を（Ｌ＋１）等分して直線補間演算を行なう。尚、この直線補間演算は必要に応じてz,I値についても行なう。
したがって、上記の直線補間演算を行なうことにより得られる線分ｊの端点の各座標値は、
x aj＝x as＋ｊ（x ae−x as）／（Ｌ＋１）
y aj＝y as＋ｊ（y ae−y as）／（Ｌ＋１）
u aj＝u as＋ｊ（u ae−u as）／（Ｌ＋１）
v aj＝v as＋ｊ（v ae−v as）／（Ｌ＋１）
x bj＝x bs＋ｊ（x be−x bs）／（Ｌ＋１）
y bj＝y bs＋ｊ（y be−y bs）／（Ｌ＋１）
u bj＝u bs＋ｊ（u be−u bs）／（Ｌ＋１）
v bj＝v bs＋ｊ（v be−v bs）／（Ｌ＋１）｛但し、０≦ｊ≦Ｌ＋１であり、好ましくは、Ｌ＝Δｘ＋Δｙ（Δｘはディスプレイ平面上におけるｘ座標軸方向の長さであり、Δｙはｙ軸方向の長さである｝
で表わされる。
次いで、上記のようにして得られたディスプレイ平面
上の線分とテクスチャ平面上における線分とをＭ等分して直線補間演算を行なう。
したがって、上記の直線補間演算を行なうことにより得られる各店の座標値は、
x jk＝x aj＋ｋ（x bj−x aj）/M
y jk＝y aj＋ｋ（y bj−y aj）/M
u jk＝u aj＋ｋ（u bj−u aj）/M
v jk＝v aj＋ｋ（v bj−v aj）/M（但し、０≦ｋ≦Ｍであり、好ましくは、Ｍディスプレ
イ平面における描画される線分の画素数である）
で表される。
そして、上記（u jk,v jk）に対応するマッピングメ
モリのデータを（x jk,y jk）のアドレスに表示させる
ことにより、ディスプレイ平面上にテクスチャマッピン
グが施された図形を表示することができる。また、以上の場合において、ディスプレイ平面におけるマッピング
領域を規定する２本の辺a,bとして、最も短い辺に隣合う２本の辺が選択されているのであるから、上述のよう(4)7に得られた各点のうち、例えば整数化されることにより互いに重複する点の数を少なくすることができ、この結果、最も短い辺を選択した場合と比較して、テクスチャマッピングの所要時間を短縮することができる。
＜実施例＞
以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明のテクスチャマッピング装置の一実施例を示すブロック図であり、２辺のx,y,z値（ディスプレイ平面における３次元座標データ）,I（輝度データ）,u,v値（テクスチャ平面における２次元座標デー
タ）に対応する辺補間回路（11）（12）…（16）（21）（22）…（26）と、上記辺補間回路（11）（12）（21）（22）から出力されるx,y値を入力する線分補間回路（31）と、上記辺補間回路から出力されるz,I,u,v値とそれぞれ入力とする線分補間回路（32）（33）（34）（35）と、上記線分補間回路（34）（35）から出力されるu,v
値を格納するマッピングメモリ（41）と、マッピングメ
モリ（41）から読出されるR,G,Bデータ、（色コードデータ）および上記線分補間回路（33）から出力されるＩ
データを入力としてシェーディング補正等を行なう乗算回路（51）と、描画コマンドデータを取込むためのI/O
インターフェース（61）と、辺選択処理等を行なうプロ
セッサ（62）と、メモリ（63）とから構成されている。
尚、上記各辺補間回路、線分補間回路は、それぞれ除算
回路と、除算結果を累積加算する加算回路とから構成され、各補間処理を並行させて遂行することができるようにしている。
また、上記プロセッサ（62）は、図示しない上位プロ
セッサから伝送された頂点データに基いて、辺補間動作を行なうべき２辺を選択するものであり、上記線分補間
回路（31）（32）から出力されるx,y,z値データ、およびマッピングメモリ（41）から読出される色コードデー
タ（R,G,Bデータ）を図示しないフレームメモリに供給するようにしている。
以上の構成のテクスチャマッピング装置の動作は次のとおりである。
先ず、プロセッサ（62）において、伝送されてきた複数個の頂点データに基いて、辺補間を行なうべき２辺の始点、終点に対応する頂点データを選択し、各辺毎に１対ずつの頂点データをそれぞれ辺補間回路（11）（12）…（14）、辺補間回路（21）（22）…（24）に供給するとともに、テクスチャ平面における図形の、上記頂点データに対応する頂点データを選択し、各辺毎に１対ずつの頂点データをそれぞれ辺補間回路（15）（16）、辺補間回路（25）（26）に供給する。また、１対の頂点デー
タにより定まる辺の長さに基いて辺補間を行なうべき分
割数データを算出して（例えば、２頂点間のｘ方向ピク
セル数とｙ方向ピクセル数とを加算した値に１を加算した数として算出し）、上記辺補間回路（11）（12）…

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特許２６１２２６０8（16）、辺補間回路（21）（22）…（26）に供給する。
次いで、上記両データが供給された各辺補間回路においては、上記辺の長さ（両頂点に対応する各値の差）を分割数データにより除算し、一方の頂点データに対して
上記除算値を順次累積的に加算することにより、辺補間
データを得、対応する線分補間回路に供給する。
そして、上記線分補間回路（31）においては、一対の辺補間データに基いて、線分の長さを算出するとともに、線分の長さに基いて線分補間を行なうべき分割数データを算出し（例えば、２点間のｘ方向ピクセル数とｙ
方向ピクセル数とを大小比較し、大なる方のピクセル数
を選択し）、上記線分の各座標軸方向の始終点の差を分
割数データにより除算し、一方の端点データに対して上記除算値を順次累積的に加算することにより、線分補間
データを得、図示しないフレームメモリに供給する。
また、残余の線分補間回路においては、端点に対応する値の差を、上記線分補間回路（31）において算出された分割数データにより除算し、一方の端点データに対して上記除算値を順次累積的に加算することにより、線分補間データを得る。そして、線分補間回路（32）からの線分補間データをｚ値としてフレームメモリに供給する。また、線分補間回路（34）（35）からの線分補間データをマッピングメモリ（41）に供給し、マッピングメ
モリ（41）から読出された色コードデータ（R,G,Bデー
タ）、および線分補間回路（33）からの線分補間データ（Ｉ値）を乗算回路（51）に供給することにより、シェーディング処理を施し、シェーディング処理が施された状態で色コードデータ（Ｒ′,G′,B′データ）としてフレームメモリに供給する。
即ち、線分補間回路（31）（32）により得られたディ
スプレイ平面上の各画素座標に、マッピングメモリ（41）の図形データを投影することにより、テクスチャマ
ッピング処理が施された図形に対応するデータをフレー
ムメモリに格納することができ、フレームメモリの内容に基いてディスプレイ上における表示を行なわせることにより、テクスチャマッピング処理が施された図形を可視的に表示することができる。
即ち、２辺の直線補間を行なうとともに、得られた線分を直線補間することによりテクスチャ原図とディスプ
レイ平面における図形との対応をとっているので、ディスプレイ面上におけるマッピング領域がバタフライ面であっても、テクスチャ原図を確実に投影することができる。
また、上記の説明から明らかなように、テクスチャ面
上においてオーバーラップさせて描画を行なう部分が発生する可能性がかなり高いのであるが、直線補間動作は１回除算を行なった後は単純に累積加算を行なわせるのみであるから、補間回路をハードウェアにより構成する
ことにより、マトリクス変換を行なう従来例と比較して、全体としての処理時間を短縮することができる。

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第２図は上記の実施例において描画ドット数を減少させることにより全体としての処理時間を短縮する動作を説明する図であり、ディスプレイ平面における４頂点のx,y座標データが与えられた場合に（３頂点の場合にも同様に適用することができるが、詳細は省略する）、最も短い辺H1を得（例えば、対応する２頂点同士のｘ座標値の差とｙ座標値の差とを加算した値が最も小さい辺を最も短い辺とし）、上記辺に隣合う辺H2,H3を２辺として選択する。また、テクスチャ平面においては、上記２辺に対応する２辺を選択する。
このように２辺を選択することにより、描画する画素数を少なくすることができる。さらに詳細に説明すれば、例えば、第３図Ａに示すように、四角形のデータ構造を有していながら直角二等辺三角形に近似される形状（最も長い辺が2Lドット、上記辺、および上記辺から最も離れた頂点までがＬドット）を有している場合を考えれば、最も短い辺、および対向とする辺とを選択した場
合には、第３図Ｂに示すように、上記図形が2L本の線分に分解される。逆に他の２辺を選択した場合にも、第３図Ｃに示すように、2L本の線分に分解される。しかし、第３図Ｂの場合には、2L本の線分の長さがＬ〜2Lドット
2の範囲であり、描画ドット数が3L となるのに対して、第３図Ｃの場合には、全ての線分の長さがＬドットであ2
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り、描画ドット数がL となるので、描画ドット数を2Lだけ減少させることができる。
上記のようにして選択された２辺に基いて、直線補間を行なうための分割数を決定する。
この動作は次のとおりである。
第４図Ａに示すように２辺が選択された場合において、各辺の端点間に存在するｘ方向のドット数Δx1,Δx2、ｙ方向のドット数Δy1,Δy2を算出して、各辺のドット数（｜Δx1￨＋｜Δy1￨＋１と｜Δx2￨＋｜Δy2￨＋１）を比較し、多い方のドット数を直線補間のための分割数として選択する。
上記のように分割数を選択すれば、第４図Ｂに示すよ
うに、長い方の辺については、辺が通過する全ての画素が分解される線分の端点になり、逆に短い方の辺については、第４図Ｃに示すように、辺が通過する全ての画素が、分解される１本以上の線分の端点になる。したがって、分解されて生ずる全ての線分は互に１画素以上離れることのない状態となり、マッピング欠落画素の発生を確実に防止することができる。
また、テクスチャ平面における２辺の直線補間を行なう場合の分割数として上記分割数をそのまま使用するので、テクスチャ原図のサイズによっては分解されて生ずる全ての線分のうち少なくとも一部が、互に２画素以上離れる状態になる可能性があるが、最終的には可視的表示が行なわれるのはディスプレイ平面上の図形であるか
ら、特に不都合はない。
上記のようにして対向する２辺の直線補間が行なわれ

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10た後は、直線補間データに基いて定まる線分に対する直線補間を行なう。
この場合には、ディスプレイ平面における線分の長さに基いて分割数を算出し、この分割数に基いてディスプ
レイ平面上の線分、およびテクスチャ平面上の線分の直線補間を行なう。
したがって、ディスプレイ平面上における直線補間により得られる画素データは、ドットの欠落が全くない状態になる。他方、テクスチャ平面上における直線補間により得られる画素データは、線分の長さによってはドッ
トの欠落が発生した状態になることが考えられるのであるが、可視的に表示されるのはディスプレイ平面における直線補間により得られる画素のみであるから、上記ドットの欠落が発生しても特に不都合はない。
但し、直線のような図形については、点線状に表示されるという不都合が生ずるので、このような不都合をも解消する場合には、第５図に示すように、直線補間により得られた画素を中心とする所定範囲の画素の平滑化処理を行なった後、ディスプレイ平面上に投影すればよい。
第６図は他の実施例を示すブロック図であり、第１図に示す実施例と異なる点は、辺補間回路（11）（12）…
（16）（21）（22）…（26）を省略して、２辺の直線補間動作をプロセッサ（62）により行なわせるようにした点のみである。
したがって、この実施例の場合には、２辺の直線補間
動作を辺補間回路により行なう場合と比較して、所要時間が長くなると思われる。
しかし、テクスチャマッピングにおいては、マッピン
グメモリからのデータの読出し、またはフレームメモリ
へのデータの書込みの時間によりマッピング処理速度が制限されるので、全体としてみれば、所要時間は余り長くならず、上記第１図の実施例とほぼ同程度のテクスチャマッピング処理速度を達成することができる。
さらに詳細に説明すると、通常のぬりつぶし処理をス
キャンライン方向に行なう場合には、非常に高速で描画を行なうことができるのであるが、上記テクスマッピン
グにおいてはスキャンラインに対して傾斜した線分に沿ってぬりつぶしを行なうのであるから、描画速度が遅くなり（例えば、スキャンライン方向の描画速度の約1/8）、辺の直線補間を行なうのに必要なプロセッサ（62）の処理時間を、描画速度に余り影響を与えることなく確保することができる。この結果、プロセッサ（62）による処理が多少遅くなっても、テクスチャマッピング
処理全体としてみれば、同程度の処理速度を達成することができるのである。
尚、この発明は上記の実施例に限定されるものではなく、例えば輝度Ｉ、ｚ値等をディスプレイ平面上における直線補間演算と同期させて行ない、乗算回路（51）により乗算処理を行なわせることにより、シェーディング

(6)特許２６１２２６０11
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処理、隠面処理、セクショニング処理等をも併せて行な＊ 【図面の簡単な説明】
うことが可能である他、乗算回路（51）を省略してテク
第１図はこの発明のテクスチャマッピング装置の一実施
スチャマッピング処理のみを行なわせることが可能であ例を示すブロック図、り、その他この発明の要旨を変更しない範囲内におい第２図から第５図はそれぞれテクスチャマッピング動作て、種々の設計変更を施すことが可能である。
の一部を説明する図、＜発明の効果＞
第６図は他の実施例を示すブロック図。
以上のようにこの発明は、ディスプレイ平面における（11）（12）…（16）（21）（22）…（26）……辺補間
多角形の種類に拘わらず正確に、かつ描画する画素数の回路、増加を大幅に抑制して高速にテクスチャ原図のマッピン（31）（32）…（35）……線分補間回路、グを行なうことができるとともに、余分なメモリを必要 10 （41）……マッピングメモリ、とせず、構成を簡素化することができるという特有の効（62）……プロセッサ
果を奏する。
＊
【第２図】

【第３図】

【第５図】

【第４図】

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【第１図】

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【第６図】

特許２６１２２６０