1【特許請求の範囲】【請求項１】直線補間演算器により生成された画素デー
タを画像メモリに書込むための制御装置において、画像メモリを互に異なるスキャンラインが割り当てられた複数のブロックメモリで構成するとともに、各ブロックメ
モリに対応させてダブルバッファメモリを設け、直線補間演算器から出力される座標データのうち、スキャン方
向と直角な方向の座標データを入力として下位桁をデコ
ードし、デコード信号に基いてダブルバッファメモリを選択するとともに、このダフルバッファメモリに対応す 10るブロックメモリを選択し、スキャン方向の座標データ
を入力として下位桁をデコードし、デコード信号に基いて上記選択されたダブルバッファメモリの切替えを行なわせる制御信号を生成するタイミング制御手段を設けたことを特徴とする画像メモリ書込み制御装置。

2【請求項２】タイミング制御手段が、直線補間演算器から出力される描画終了信号をも入力としてダブルバッフ
ァメモリの切替えを行なわせる制御信号を生成するものである上記特許請求の範囲第１項記載の画像メモリ書込
み制御装置。
【請求項３】画像メモリが所定サイズの複数個のブロックメモリで構成されているとともに、各ブロックメモリ
が、互に異なる画像データを格納すべく２分割されている上記特許請求の範囲第１項記載の画像メモリ書込み制御装置。
【請求項４】画像メモリがデュアルポートダイナミック
ランダムアクセスメモリである上記特許請求の範囲第１項、または第３項に記載の画像メモリ書込み制御装置。
【発明の詳細な説明】＜産業上の利用分野＞

(2)3
この発明は画像メモリ書込み制御装置に関し、さらに詳細にいえば、直線補間演算器（以下、DDAと略称する）の演算動作を停止させることなく、メモリに対するデー
タの書込みを行なわせることができる新規な画像メモリ
書込み制御装置を提供することを目的としている。
＜従来の技術、および発明が解決しようとする問題点＞
従来からグラフィック・ディスプレイ装置においては、
画像メモリ容量を大きくする必要があり、しかも全体として安価にする必要があるので、スタティックランダム
アクセスメモリ（以下、SRAMと略称する）は殆ど使用されておらず、ダイナミックランダムアクセスメモリ（以下、DRAMと略称する）が一般的に使用されている。
しかし、DRAMを画像メモリとして使用した場合には、画素データを生成するDDAの処理所要時間が１画素当り50n
sec程度であるのに、DRAMに対するアクセス所要時間が230〜400nsec程度であるから、必要な全画素データを画像メモリに書込む間において、DDAの演算動作を頻繁に停止しなければならないことになり、画像メモリに対す
る画素データの書込み所要時間が長くなって、結果的に画像表示に必要な時間が著しく長くなってしまうという問題がある。
このような問題を解消させるために、ラスタスキャン型
グラフィック・ディスプレイ装置において、第８図に示すように、DDA（71）から出力される画素データを、ス
キャンラインに沿って所定数だけ一時的に保持するバッ
ファメモリ（72a）（72b）を設けるとともに、各バッフ
ァメモリから出力される所定数の画素データが書込まれる画像メモリ（以下、フレームメモリと称呼する）（73）を設け、さらに、上記バッファメモリ（72a）（72b）の切替えを制御するとともに、フレームメモリ（73）に対してメモリタイミング信号を供給するタイミン
グ制御回路（74）を設けた構成のもの（以下、ダブルバ
ッファ方式と略称する）が提供されており、このダブルバッファ方式の中には、
スキャンライン方向の８画素データのみを保持する
ことができるようにした１×８ダブルバッファ方式、および
スキャンライン方向に４画素を、スキャンラインと直角な方向に４画素分保持できるようにした４×４ダブ
ルバッファ方式があり、何れの方式においても、フレームメモリ（73）に対するアクセス所要時間が長いことに起因するDDAの演算動作停止の頻度を低下させ、表示すべき画像全体としてみた場合におけるフレームメモリに対する画像デー
タ書込み速度を向上させ、結果的に画像表示速度をある
程度向上させることができる。
さらに詳細に説明すると、上記ダブルバッファ方式は、DDA（71）により一方のバッファメモリに対する画素データの供給が行なわれている間に、他方のバッファメモ
リからフレームメモリ（73）に対する画素データの供給

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4が行なわれるようにしたものであり、バッファメモリからフレームメモリ（73）に対する画素データの書込みが行なわれている間であっても、他方のバッファメモリに対する画素データの供給を行なうことができ、DDA（71）の演算動作を停止させる頻度を低下させることに伴ない、画像全体としてみた場合におけるフレームメモリ（73）に対する画素データ書込み速度を向上させることができるのである。
特に、上記１×８ダブルバッファ方式は、上記DDA（71）から順次出力されるスキャンライン方向の８画素データを交互に何れかのバッファメモリに一時的に保持させるとともに、DDA（71）から画素データの供給を受けていない側のバッファメモリからフレームメモリ（73）に対する８画素データの書込みを行なわせるのであるか
ら、多角形ぬりつぶし動作のように、スキャンラインに沿って画素データが連続する蓋然性が高い動作を行なう
場合におけるフレームメモリ書込み所要時間を著しく短縮することができる。即ち、フレームメモリ（73）に対するデータ書込み所要時間がDDA（71）の画素データ生
成所要時間の８倍であっても、１画素単位の書込み所要時間は互に等しくなってしまうのであるから、フレーム
メモリ（73）のリフレッシュ動作、表示のためのフレームメモリ（73）からのデータ読出し動作等の期間を除け
ば、DDA（71）を停止させる必要がなくなり、フレーム
メモリ（73）に対するデータ書込み所要時間を全体として短縮することができる。
しかし、スキャンラインに対して傾斜した線分を描画する場合には、１度にバッファメモリに書込まれる画素データ数が減少することになるので、フレームメモリ（73）に対するデータ書込み期間中にかなりの時間にわたってDDA（71）が演算動作の停止を余儀なくなれてしま
い、全体としてデータ書込み所要時間が長くなってしまうという問題がある。さらに詳細に説明すると、例えば、スキャンラインに対して45゜以上の傾斜角を持つ線分を描画する場合について考えてみれば、バッファメモ
リからフレームメモリ（73）に対するデータ書込みの１サイクルにおいて１つの画素データの書込みのみが行なわれるのであるから（第９図Ａ参照）、DDA（71）による演算は、上記１つの画素データに対する演算のみでよく、フレームメモリ（73）に対するデータ書込み速度の８倍の演算速度を有していても、残余の７つの画素デー
タの演算を行ない得る期間は演算動作の停止を余儀なくされてしまうのである（第９図Ｂ参照）。
また、上記４×４ダブルバッファ方式は、スキャンライ
ン方向、およびスキャンラインと直角な方向にそれぞれ４画素分のメモリ領域を有するバッファメモリを有しているのであるから、スキャンライン方向のみならず、ス
キャンラインに対して傾斜した方向についても最大４つの画素データを保持することができ、フレームメモリ（73）に対するデータ書込み速度の４倍の演算速度を有(3)5するDDA（71）を使用することにより、１画素当りの書込み速度をDDA（71）の演算速度とほぼ等しくすることができる。
しかし、描画すべき線分とバッファメモリとの相対位置関係が変化した場合には、第10図Ａに示すように、フレームメモリ（73）に対する１回の書込み動作において２
画素、或は１画素の書込みのみが行なわれる場合があり、前者の場合には、第10図Ｂに示すように、残余の２つの画素データの演算を行ない得る期間は演算動作の停止を余儀なくされてしまうのである。
以上要約すれば、DDA（71）の演算速度を向上させても、或は、バッファメモリ（72a）（72b）の容量を増大させても、描画する線分の状態によっては、必然的にDD
A（71）の演算動作の停止が余儀なくされてしまうことがあり、スキャンラインに対して任意の傾斜角を有する
線分に対応する画素データをフレームメモリ（73）に書込む場合の所要時間が大巾に変動してしまうという問題がある。
＜発明の目的＞
この発明は上記の問題点に鑑みてなされたものであり、描画線分のスキャンラインに対する傾斜角に拘らず、DD
Aの演算動作を停止させることなく、画素データを高速に画像メモリに書込むことができる画像メモリ書込み制御装置を提供することを目的としている。
＜問題点を解決するための手段＞
上記の目的を達成するための、この発明の画像メモリ書込み制御装置は、画像メモリを互に異なるスキャンライ
ンが割り当てられた複数のブロックメモリで構成するとともに、各ブロックメモリに対応させてダブルバッファ
メモリを設け、直線補間演算器から出力される座標デー
タのうち、スキャン方向と直交する方向の座標データを入力として下位桁をデコードし、デコード信号に基いてダブルバッファメモリを選択するとともに、このダフル
バッファメモリに対応するブロックメモリを選択し、ス
キャン方向の座標データを入力として下位桁をデコード
し、デコード信号に基いて上記選択されたダブルバッフ
ァメモリの切替えを行なわせる制御信号を生成するタイ
ミング制御手段を設けている。
但し、上記タイミング制御手段としては、スキャン方向の座標データについては、ダブルバッファメモリの容量に対応する下位所定桁が変化するタイミングで制御信号を生成し、スキャン方向と直角な方向の座標データについては、最も最下位桁が変化するタイミングで制御信号を生成するものであることが好ましい。
さらには、上記タイミング制御手段としては、DDAから出力される描画終了信号をも入力としてダブルバッファ
メモリの切替えを行なわせる制御信号を生成するものであることが好ましい。
また、上記画像メモリが所定サイズの複数個のブロックメモリで構成されているとともに、各ブロックメモリ

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特公平７−６０４５８6が、互に異なる画像データを格納すべく２分割されていることが好ましく、デュアルポートDRAMであることが一層好ましい。
＜作用＞
以上の構成の画像メモリ書込み制御装置であれば、DDAにより生成された画素データを画像メモリに書込む場合において、画像メモリを互に異なるスキャンラインが割り当てられた複数のブロックメモリで構成するとともに、各ブロックメモリに対応させてダブルバッファメモ
リを設け、直線補間演算器から出力される座標データのうち、スキャン方向と直交する方向の座標データを入力として下位桁をデコードし、デコード信号に基いてダブ
ルバッファメモリを選択するとともに、このダフルバッ
ファメモリに対応するブロックメモリを選択し、スキャン方向の座標データを入力として下位桁をデコードし、デコード信号に基いて上記選択されたダブルバッファメ
モリの切替えを行なわせる制御信号を生成するタイミン
グ制御手段を設けているので、DDAから出力される演算
結果データを直ちに何れかのバッファメモリに保持させ、バッファメモリに保持されているデータを順次画像
メモリに供給するのであるから、DDAの演算動作を中断させることなく、常時画素データの生成を行なわせることができ、しかも、生成された画素データを一時的にバッファメモリに保持させておいて、順次画像メモリに書込むことができ、全体として画像メモリに対するデータ書込み速度を向上させることができる。
そして、上記タイミング制御手段が、スキャン方向の座
標データについて、ダブルバッファメモリの容量に対応する下位所定桁が変化するタイミングで制御信号を生成し、スキャン方向と直角な方向の座標データについて、最も最下位桁が変化するタイミングで制御信号を生成するものである場合には、生成される制御データに基いてダブルバッファメモリの切替え、或はダブルバッファメ
モリの選択を行なわせることができ、上記と同様の作用を達成することができる。
さらにまた、上記タイミング制御手段が、DDAから出力される描画終了信号をも入力としてダブルバッファメモ
リの切替えを行なわせる制御信号を生成するものである
場合には、描画終了時点で自動的にダブルバッファメモ
リを切替えることができる。
また、上記画像メモリが所定サイズの複数個のブロックメモリで構成されているとともに、各ブロックメモリ
が、互に異なる画像データを格納すべく２分割されている場合には、画像メモリ全体としてのデータ書込み用入力ビット数を増加させることができる。
そして、上記画像メモリがデュアルポートDRAMである場
合には、画像メモリからのデータ読出しに伴なうデータ
書込みの禁止時間を大巾に減少させることができる外、
上記と同様の作用を達成することができる。
さらに詳細に説明すると、DDAによる演算所要時間がt1

(4)7であり、画像メモリに対するデータ書込み所要時間がt2（但し、t2＝nt1）であれば、画像メモリをｎ個のブロックメモリで構成し、各ブロックメモリに対応させてダ
ブルバッファメモリ、およびタイミング制御手段を設けておくことにより、DDAによる演算動作を停止させることなく、ダブルバッファメモリから対応するブロックメ
モリにデータを供給することにより、高速に画像メモリに対するデータの書込みを行なわせることができる。即ち、DDAからスキャンライン方向に連続する画素データが順次生成される場合には、そのスキャンラインに対応するダブルバッファメモリに対して順次所定数の画素データを供給し、所定数の画素データが供給された場合には、ダブルバッファメモリを切替えて、再び所定数の画素データを供給することができる。そして、一方のバッ
ファメモリに画素データを供給している間に他方のバッ
ファメモリからブロックメモリに対して所定数の画素データを一括して供給することができる。この結果、DDAを常時動作させ続けながら画像メモリに対するデータの書込みをも連続的に行なわせることができる。
また、DDAからスキャンラインに対して傾斜した方向に連続する画素データが順次生成される場合には、同一のスキャンラインに属する画素データについては、上記と同様にスキャンラインに対応するダブルバッファメモリに供給することができ、スキャンラインが変化した場合には、異なるダブルバッファメモリに供給することができる。そして、スキャンラインが変化する場合には、順次異なるダブルバッファメモリが選択されるのであるから、元のダブルバッファメモリが再び選択されるまでには、スキャンラインがｎ回変化することになり、それまでの間に画像メモリに対するデータの書込みを完了することができるので、DDAによる演算動作の停止を伴なうことなく、上記一連の動作を反映することができる。
＜実施例＞
以下、実施例を示す添付図面によって詳細に説明する。
第１図は画像メモリ書込み制御装置の一実施例を示すブロック図であり、DDA（１）から出力される画素データ
を複数個のダブルバッファメモリ（21）（22）…（2n）に供給しているととともに、各ダブルバッファメモリ（21）（22）…（2n）から、全体として画像メモリ（３）を構成する複数個のブロックメモリ（31）（32）…（3n）に対して保持データを供給するようにしており、さらに、上記DDA（１）から出力されるアドレスデータを入力として所定のデコード処理を施し、対応する
ダブルバッファメモリ、およびブロックメモリに書込み
制御信号を供給するタイミング制御回路（41）（42）…
（4n）を設けている。尚、上記各タイミング制御回路
は、DDA（１）から出力されるアドレスデータを入力として、スキャンライン方向のアドレスデータ（以下、ｘ座標データと略称する）、およびスキャンラインと直角な方向のアドレスデータ（以下、ｙ座標データと略称す

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8る）をそれぞれデコードするものであり、ｘ座標の所定桁データ（最下位桁を基準として、ダブルバッファメモ
リの容量に基いて定まる所定桁だけ上位の桁のデータ）に対応するデコード信号に基いてダブルバッファメモリ
切替え制御信号を生成するとともに、ブロックメモリに対するデータ書込み制御信号を生成し、ｙ座標の最下位桁データに対応するデコード信号に基いてダブルバッフ
ァ選択制御信号、およびダブルバッファメモリ切替え制
御信号を生成するとともに、ブロックメモリに対するデータ書込み制御信号を生成し、さらに、線分描画終了信号（DDA（１）の制御カウンタが０になったことを示す信号）に対応するデコード信号に基いてダブルバッファ
メモリ切替え制御信号を生成するものである。また、上記各ブロックメモリ（31）（32）…（3n）は、それぞれデュアルプレーン構成であり、１つの画像を表示している間に、他の画像データの書込みを行なうことができるようにしている。
上記の構成の画像データ書込み制御装置の動作は次のとおりである。
スキャンライン方向に連続する画素データがDDA（１）から順次生成されている状態においては、１つのタイミ
ング制御回路のみが書込み制御信号を生成し、所定数の画素データが生成される毎にダブルバッファメモリを切替えて、一方のバッファメモリにDDA（１）からの生成
画素データを供給している間に、他方のバッファメモリ
からブロックメモリに対して複数個の画素データを一括して書込むことができる。したがって、DDA（１）による演算動作を全く中断することなく、所定数の画素デー
タを一括して画像メモリ（３）に書込むことができる。
スキャンラインに対して所定角度傾斜した方向に連続する画素データがDDA（１）から順次生成されている状態
においては、同一のスキャンラインに属する画素データ
が連続的に生成されている間、該当するタイミング制御
回路が書込み制御信号を生成してダブルバッファメモリ
への画素データの供給、およびダブルバッファメモリからブロックメモリへの画素データの書込みを行なわせる
ことができる。そして、隣のスキャンラインに属する画
素データが生成された場合には、該当するタイミング制
御回路が書込み制御信号を生成してダブルバッファメモ
リへの画素データの供給、およびダブルバッファメモリ
からブロックメモリへの画素データの書込みを行なわせることができる。
以下、生成される画素データが属するスキャンラインが変化する毎に書込み制御信号を生成するタイミング制御回路が変化し、スキャンラインに対して所定角度傾斜した方向に連続する画素データを画像メモリに書込むことができる。
即ち、各ダブルバッファメモリに供給される画素データ
数はダブルバッファメモリの容量に基いて定まる限度数
よりも一般的に少なくなるのであるが、同一のダブルバ

(5)9ッファメモリに画素データが供給されるまでの時間が、ダブルバッファメモリからブロックメモリに対するデー
タ書込み所要時間より短くない時間に設定されていれ
ば、DDA（１）による演算動作を全く中断することな
く、ダブルバッファメモリに保持されている画素データを一括して画像メモリ（３）に書込むことができる。
そして、以上のようにして１つの画像データが書込まれた場合には、該当する画像メモリプレーンから画像デー
タを読出して画像表示を行なわせることができ、画像表示を行なっている間に他方の画像メモリプレーンに対して次の画像データの書込みを行なわせることができる。
第２図Ｂは、画像メモリ（３）が４つのブロックメモリ（31）（32）（33）（34）に分割されている場合に対応するデータ書込み動作を説明する図であり、第２図Ａに示す画素データがDDA（１）から順次生成される場合に対応している。
DDA（１）から画素データP1が生成されれば、ダブルバ
ッファメモリ（21）の一方（以下、Ａ面と略称する）に供給される。次に画素データP2が生成されれば、スキャ
ンラインが変化しているので、ダブルバッファメモリ（22）のＡ面に供給されるとともに、上記ダブルバッフ
ァメモリ（21）のＡ面がデータ読出し側に切替えられ、ブロックメモリ（31）に書込まれる。次に画素データP3が生成されれば、スキャンラインは変化していないが、ｘ座標方向のビットバウンダリを越えているので、ダブ
ルバッファメモリ（22）のＢ面に供給されるとともに、Ａ面が読出し側に切替えられてブロックメモリ（32）に書込まれる。さらに画素データP4が生成されれば、スキャンラインが変化しているので、ダブルバッファメモリ（23）のＡ面に供給される。次に画素データP5,P6が生成されれば、両画素データの間でスキャンラインが変化していないとともに、ｘ座標方向のビットバウンダリも越えていないので、生成される順にダブルバッファメモ
リ（24）のＡ面に供給される。その後、画素データP7が生成されれば、ダブルバッファメモリ（21）のＢ面に供給される。そして、この場合において、上記ダブルバッ
ファメモリ（22）のＡ面からブロックメモリ（32）への書込みが終了しているので、ダブルバッファメモリ（22）のＢ面が読出し側に切替えられてブロックメモリ（32）への書込みが行なわれるとともに、上記ダブルバッ
ファメモリ（24）のＡ面がデータ読出し側に切替えられ、ブロックメモリ（34）に書込まれる。
以下、同様にしてダブルバッファメモリへの画素データの供給、およびダブルバッファメモリに保持されている画素データのブロックメモリへの書込みを行なわせることができる。
さらに詳細に説明すると、DDA（１）から出力されるア
ドレスデータの特定の桁の内容の変化は、第３図Ａに示すように、DDA加算器（11）からの出力データを順次レ
ジスタ（51）（52）に供給するパイプライン構成を採用

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しておくことにより容易に行なうことができる。
即ち、第３図Ｂに示すように、上記レジスタ（51）（52）としてＤタイプのフリップフロップ（以下、Ｄ−FFと略称する）を使用し、第１段目のＤ−FF（51）のＤ入力端子にDDA加算器（11）から出力されるｌ桁目のデータを供給し、第１段目のＤ−FF（51）のＱ出力信号を第２段目のＤ−FF（52）のＤ入力端子に供給し、さらに、
両Ｄ−FF（51）（52）のタイミング入力端子にDDAクロ
ック信号を供給する構成を採用すれば、両Ｄ−FF（51）（52）のＱ出力信号al,bl、および 出力信号 l, ｌが得られる。そして、得られた信号bl、および ｌをAN
Dゲート（53）に供給するとともに、信号al、およびｌをANDゲート（54）に供給し、両ANDゲート（53）（54）からの出力信号をNORゲート（55）に供給することにより、特定桁変化を検出する検出フラグを生成することができる。
第４図はｙ座標の最下位桁の変化、ｘ座標の最下位桁から所定数だけ上位桁の変化、および線分描画終了を、ｙ座標の下位桁が所定の値である場合にのみ検出する回路構成を示しており、ｘ座標用のDDA加算器（56）、ｙ座
標用のDDA加算器（57）からの出力データを、それぞれ第３図の構成と同じ構成の回路に供給しているとともに、DDAダウンカウンタ（58）から出力されるフラグ（ダウンカウンタ（58）の内容が０の場合にハイレベルになるオーバーフローフラグ）、およびDDAから出力されるｙ座標データを入力として下位桁の内容が所定のブロックメモリに対応する値となった場合にハイレベルになるデコーダ（59）からの出力信号をANDゲート（60）に供給している。そして、上記デコーダ（59）からの出力信号を全てのANDゲートに供給しているとともに、全てのANDゲートからの出力信号をNORゲート（61）に供給している。
したがって、上記の構成を採用した場合には、デコーダ（59）からの出力信号がハイレベルの場合において、ｙ座標の最下位桁の変化、ｘ座標の所定桁の変化、および線分描画終了に対応してNORゲート（61）から負論理のダブルバッファメモリ切替えタイミング検出フラグを出力することができる。
尚、第４図に示すデコーダ、およびAND−OR−INVERTER
は簡単にPAL（Programable Alley Logic）化することができる。
第５図は上記の実施例において例示された回路構成により生成されたダブルバッファメモリ切替えタイミング検
出フラグに基いてDDAを停止させることなく、DRAMのタ
イミング制御、およびダブルバッファメモリ切替えを行なわせるための回路構成を示す図であり、８つのＤ−FF（71）（72）…（78）を有している。なお、第４図の回路構成と第５図の回路構成とで１つのダブルバッファメ
モリ、およびブロックメモリに対応するタイミング制御回路を構成している。

(6)11
上記Ｄ−FF（71）は、図示しないCRTコントローラから出力される水平同期信号▲▼（第６図Ｃ参照）をタイミング入力とし、かつリード転送、或はリフ
レッシュを受付けたか否かを示すハンドシェーク信号▲▼（第６図Ｑ参照）をクリア入力として、DRAMに対するリード転送、或はリフレッシュの要求が発生しているか否かを示すＱ出力信号Q1（第６図Ｈ参照）を生成するものであり、このＱ出力信号Q1はそのまま、サンプ
リングストローブ信号SRCK（第６図Ｌ参照）をタイミン
グ入力とするＤ−FF（72）のＤ入力端子に供給され、DRAMに対する書込みサイクルか、リード転送、リフレッシュサイクルかを示すＱ出力信号Q2（第６図Ｍ参照）を生成する。
上記Ｄ−FF（73）（74）はダブルバッファメモリ切替え
タイミング検出フラグ▲▼（第６図Ｆ参照）を保持するものであり、互に選択的に動作する点を除けば、互に同一の動作を行なうようにしてある。即ち、上記Ｄ−FFの 出力信号を制御信号とするNANDゲート（79）を通してダブルバッファメモリ切替えタイミング検
出フラグ▲▼がＤ入力端子に供給されているとともに、１画素毎にレベルが変動するDDA画素ストロー
ブ信号DDARCK（第６図Ｇ参照）がORゲート（80）を通してタイミング入力端子に供給されており、しかも、メモ
リ書込みサイクルが受付けられたことを示す負論理のハ
ンドシェーク信号▲▼（第６図Ｒ参照）がORゲー
ト（81）、およびANDゲート（82）を通してクリア入力
端子に供給されている。そして、一方のＤ−FFに対応させて、Ｄ−FF（78）から出力されるＱ出力信号SELA（第６図Ｄ参照）、および 出力信号SELB（第６図Ｅ参照）
がそれぞれORゲート（80）（81）に供給されており、他方のＤ−FFに対応させて、Ｄ−FF（78）から出力されるＱ出力信号SELA、および 出力信号SELBがそれぞれORゲート（81）（80）に供給されている。
したがって、ORゲート（80）に供給されているＱ出力信号SELA、或は 出力信号SELBの内、ローレベルである側のＤ−FFがデータ保持用として選択され、DDA画素スト
ローブ信号DDARCKの立上りのタイミングでダブルバッフ
ァメモリ切替えタイミング検出フラグ▲▼が取込まれる。但し、上記ダブルバッファメモリ切替えタイ
ミング検出フラグ▲▼は、 出力信号により制御されるNANDゲート（79）を通して供給されるので｛信号BF1、BF2（第６図Ｉ、Ｊ）参照｝、バッファメモリフ
ルの状態が発生しそうなタイミングでＤ入力端子に供給されると同時に後述するORゲート（83）に供給され、そのままホールドされる。
上記Ｄ−FF（75）は、次のダブルバッファメモリ切替え
状態に対応するＱ出力信号Q3を生成するものであり、出力信号をＤ入力端子に供給しているとともに、上記負論理のハンドシェーク信号▲▼がタイミング入力端子に供給されている。

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上記Ｄ−FF（76）（77）は、グリッジを発生させることなく、クロックに同期したサンプリングストローブ信号
SRCKを生成するものであり、メモリサイクル終了の２ク
ロック前を示す負論理パルス信号▲▼（第６図Ｏ参照）がＤ−FF（76）のタイミング入力端子に供給されているとともに、メモリサイクル中に必ず１回発生する負論理パルス信号▲▼｛例えば、DRAMのカラム
アドレスストローブ信号（第６図Ｐ参照）｝がプリセッ
ト入力端子に供給されている。そして、上記Ｄ−FF（71）のＱ出力信号Q1、および両Ｄ−FF（73）（74）に対応するNANDゲート（79）からの出力信号をORゲート（83）を通してＤ−FF（77）のＤ入力端子に供給しているとともに、Ｄ−FF（76）（77）の 出力信号、およびサンプリングクロック信号SCK（第６図Ａ参照）を入力とするNANDゲート（84）からの出力信号をサンプリングス
トローブ信号SRCKとして出力し、Ｄ−FF（77）のタイミ
ング入力端子にも供給している。そして、上記負論理パ
ルス信号▲▼がＤ−FF（77）のクリア入力端子に供給されている。また、Ｄ−FF（77）のＱ出力信号を、立上りのタイミングでメモリサイクルが開始することを示すスタート信号（第６図Ｎ参照）として出力している。
上記Ｄ−FF（78）はダブルバッファメモリ切替え用の信号SELA、SELBをそれぞれＱ出力信号、 出力信号として出力するものであり、上記Ｄ−FF（75）のＱ出力信号がＤ入力端子に供給されているとともに、上記サンプリン
グストローブ信号SRCKがタイミング入力端子に供給されており、しかも、上記ORゲート（83）からの出力信号ACDM（第６図Ｋ参照）がインバータ（85）を通してＧ入力端子に供給されている。
したがって、Ｇ入力端子に供給される信号がハイレベルで、しかもサンプリングストローブ信号SRCKが立上るタ
イミングで上記Ｄ−FF（75）からのＱ出力信号を保持し、このＱ出力信号のレベルに対応させて、互に逆レベルとなるＱ出力信号SELA、および 出力信号SELBを継続的に出力する。
さらに、負論理の初期化信号▲▼（第６図Ｂ参照）が上記Ｄ−FF（71）（73）（74）…（78）のクリ
ア入力端子にそれぞれ供給されている。
第５図に示す回路の動作は次のとおりである。
先ず、電源投入時、或は処理中断時等に、初期化信号▲▼により必要な初期化を行なう。
その後は、負論理のハンドシェーク信号▲▼がタ
イミング入力端子に供給される毎にＤ−FF（75）のＱ出
力信号のレベルが交互に変化するので、Ｇ入力端子にローレベル信号が供給され、かつサンプリングストローブ
信号SRCKが立上るタイミングでＤ−FF（78）が上記Ｑ出
力信号を保持し、Ｑ出力信号のレベルに対応するＱ出力
信号SELA、および 出力信号SELBを出力することができる。したがって、Ｑ出力信号SELA、および 出力信号SE

(7)13LBのレベルに基いてＤ−FF（73）（74）の何れかが選択される。即ち、ORゲート（80）にローレベル信号が供給されている側のＤ−FFが選択される。
そして、選択された側のＤ−FFには、 出力信号により制御されるNANDゲート（79）を通して、Ｄ入力信号として、ダブルバッファメモリ切替えタイミング検出フラグ▲▼が供給されているとともに、ORゲート（80）を通して、タイミング入力信号として、DDA画素スト
ローブ信号DDARCKが供給されているのであるから、DDA
画素ストローブ信号DDARCKの立上りのタイミングでダブ
ルバッファメモリ切替えタイミング検出フラグ▲▼を取込み、そのまま保持する。また、上記、ダブル
バッファメモリ切替えタイミング検出フラグ▲▼は、Ｄ−FFのＱ出力端子から取出されるのではなく、NANDゲート（79）の出力端子からそのまま取出されるのであるから、１画素分の遅れを伴なうことなく、バッファメモリフルが発生するタイミングでORゲート（83）に供給され、Ｄ−FF（77）のＤ入力端子に供給されることにより、Ｑ出力端子から、メモリサイクルの開始を示す
スタート信号を出力することができる。
そして、負論理のハンドシェーク信号▲▼がタイ
ミング入力端子に供給される毎に、Ｄ−FF（73）（74）の選択状態を切替えて、上記一連の動作を行なわせることができる。
具体的には、水平同期信号▲▼がタイミング
入力として供給されることにより、Ｄ−FF（71）がリー
ド転送或はリフレッシュの要求が発生していることを示
すＱ出力信号Q1を出力する。そして、リード転送、或はリフレッシュを受付けたことを示すハンドシェーク信号▲▼が入力として受付けられることにより、Ｄ−
FF（71）のＱ出力信号Q1をクリアする。また、Ｑ出力信号Q1がＤ入力端子（72）に供給されているＤ−FF（72）のクロック入力端子にサンプリングストローブ信号SRCKが供給されることにより、Ｄ−FF（72）がリード転送或はリフレッシュの要求を示すＱ出力信号Q2を出力する。
上記信号Q1はORゲート（83）を通して信号ACDMとして出力され、Ｄ−FF（78）のＧ入力端子に供給されるが、Ｄ−FF（75）にはこの場合ハンドシェーク信号▲▼が入力されず、Ｑ出力信号Q3のレベルは変化しないので、Ｄ−FF（78）から出力されるダブルバッファ切替え用の信号SELA、SELBは変化しない。即ち、ダブルバッフ
ァの切替えは指示されない。上記信号ACDMはＤ−FF（77）のＤ入力端子に供給され、Ｄ−FF（76）の 出力信号（反転信号）およびＤ−FF（77）の 出力信号（反転信号）により開かれるNANDゲート（84）にサンプリング
クロック信号SCKを供給して得たサンプリングストロー
ブ信号SRCKをＤ−FF（77）のクロック入力端子に供給することにより、Ｄ−FF（77）のＱ出力端子からメモリサ
イクルの開始を示すスタート信号を出力する。
したがって、リード転送、或はリフレッシュ要求である

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場合には、メモリサイクルの開始を示すスタート信号に応答してリード転送、或はリフレッシュを行なわせることができる。
逆に、書込みサイクルである場合には、以下の動作を行なう。
書込みサイクル受付を示すハンドシェーク信号▲▼が供給されれば、Ｄ−FF（75）のクロック入力端子に供給されることによりＱ出力信号Q3のレベルが反転する。しかし、Ｄ−FF（78）はＱ出力信号Q3のレベルが反転し、しかも、Ｇ入力端子に供給される信号ACDMがローレベル、かつサンプリングストローブ信号SRCKが立上る
タイミングでのみ出力信号のレベルが反転される。ここで、書込みサイクルが受付けられる状態であれば、DDAが動作しているのであるから、DDA画素ストローブ信号D
DARCKが、信号SELA、SELBのうち、ローレベルである信号が提供されているORゲート（80）を通して該当するＤ−FFのクロック入力端子に供給され、データ保持用として選択される。したがって、図３または図４に示す回路から出力される検出フラグ（ダブルバッファメモリ切替
えタイミング検出フラグ▲▼）がNANDゲート（79）を通して信号BF1またはBF2として供給されることによりこの信号をＤ入力端子を通して取込み、保持する。また、この信号BF1またはBF2は同時にORゲート（83）に供給され、ローレベルの信号ACDMを出力するので、直ちに信号SELA、SELBのレベルが反転される。その後は、他方のＤ−FFがデータ保持用として選択され、同様の動作を行なう。以上から明らかなように、書込みサイクルが受付けられた場合には、ダブルバッファメモリ
切替えタイミング検出フラグ▲▼に基いて直ちに信号SELA、SELBのレベルを反転させることによりダブ
ルバッファメモリの切替えを行なうことができるとともに、直ちにスタート信号を出力することができ、DDAを停止させることなく、DRAMのタイミング制御、およびダブルバッファメモリの切替えを行なわせることができる。
第６図は第５図の回路の各部の動作を説明するタイミン
グチャートであり、T1の期間において画像データを読出
すリード転送動作が行なわれ、T2,T3の期間において画像データの書込み動作が行なわれている。
したがって、第４図、および第５図に示す構成のタイミ
ング制御回路を各ブロックメモリに対応させて設けることにより、DDA（１）の演算動作を停止させることな
く、生成された画素データの画像メモリ（３）に対する書込み動作を順次行なわせることができる。即ち、描画
線分の傾斜による影響を排除して、どのような線分であっても、１画素当りに換算して、DDA（１）の演算所要時間と等しい時間で画像メモリ（３）に対する書込みを行なわせることができる。
グラフィックディスプレイ装置において2048×1024画素の画像メモリを得ようとすれば、256KビットのDRAMを８(8)15個使用して１つの画像メモリを構成し、１画面分の画素
データを記憶するようにしているとともに、ダブルバッ
ファメモリとして１×８ビットのものを２個一組として使用している。そして、上記画像メモリとして、表示中の画素データを記憶しておくためのプレーンと、次の表示を行なうための画素データを書込むためのプレーンとからなるデュアルプレーン構成が採用され、各プレーン
共に256KビットのDRAMを８個で構成されている。
したがって、上記のようにデュアルプレーン構成のまま
で、各プレーンについて、画面メモリを８つのブロック
メモリに分割し、各ブロックメモリに対応させてダブル
バッファメモリ、およびタイミング制御回路を設けよう
としても、各画像メモリ全体としての入力ビット幅が小さいため、適用することができない。即ち、256KビットのDRAMの入力ビット幅は４ビットに設定されているのであるから、各画像メモリ全体としての入力ビット幅は32ビットしかないことになる。
しかし、１×８ビットのダブルバッファメモリを８個設けた場合には、ダブルバッファメモリ全体としてのビット幅が64ビットになるため、到底１対１の対応関係を確保することができず、１プレーン当り16個のDRAMを使用しなければならなくなってしまうので、必要以上にメモリを必要とすることになってしまうという問題がある。
即ち、メモリ容量の観点からは８個のDRAMで十分であるにも拘らず、ビット幅について１対１の対応関係を確保するという観点からは16個のDRAMが必要になってしまう。そして、この構成をデュアルプレーン構成の画像メ
モリに適用しようとすれば、DRAMの必要個数が32になってしまう。
このような問題を解消して、しかも、画像メモリとして、デュアルプレーン構成を確保するとともに、十分な入力ビット幅を確保するために、DRAM単位で各プレーンの区画を行なうのではなく、各DRAMの内部において、各プレーンの区画を行ない、DRAMに供給する行（row）ア
ドレスの最上位ビットデータに基いて何れのプレーンに対するアクセスを行なうべきかを制御する構成を採用した（第７図Ａ参照）。
第７図Ｂはさらに詳細に説明する図であり、タイミング
制御回路CNT0、CNT1…CNT7を設けているとともに、各タ
イミング制御回路に対応させてダブルバッファメモリDB
0、DB1…DB7を設け、さらに、各ダブルバッファメモリに対応させて16個のDRAM0、DRAM1…DRAM15を、それぞれ…DRAMj−２、DRAMj−１、DRAMj、DRAMj＋１、DRAMj＋２…に区画している。尚、DRAMの偶数番目と奇数番目とが対になって各ダブルバッファメモリにそれぞれ対応させられており、しかも、各タイミング制御回路に対応させられている。もちろん、各DRAMの内部において各プレーンの区画（第７図Ａに示すＡプレーン、Ｂプレーンの区画）が行なわれている。また、上記各タイミング制御
回路は、DDA（１）から出力されるｘ座標、およびｙ座

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16標の上位アドレスデータに基いて、ダブルバッファメモ
リに供給された画素データを書込むべきDRAM上のアドレ
スデータ…ｊ−２、ｊ−１、ｊ、ｊ＋１、ｊ＋２…を保持しておくとともに、DRAMに供給する行（row）アドレ
スの最上位桁のデータに基いてプレーンを選択するためのデータをも保持しておくものである。
したがって、上記実施例の場合と同様に、ｙ座標の最下位桁が変化したこと、ｘ座標の下４桁目が変化したこと、或は線分描画が終了したことを条件としてDDA（１）から出力される画素データを何れかのダブルバッ
ファメモリの、一方のバッファメモリに供給するとともに、他方のバッファメモリに保持されている画素データを一括して対応するDRAMに書込むことができ、全体として、DRAMに対する１画素当りのデータ書込み所要時間
を、DDA（１）による１画素分の演算所要時間と等しくすることができる。
また、画像メモリのデュアルプレーン構成を採用するのに必要十分な個数（16個）のDRAMを採用し、かつ各プレーンの入力ビット幅とダブルバッファメモリ全体としてのビット幅との間における１対１の対応関係を確保することができる。
この結果、DRAMに対するリフレッシュ動作期間、および表示のためにDRAMから画素データを読出す期間についてはDDA（１）による演算動作を停止させなければならな
いが、上記以外の期間については、DDA（１）による演算動作を停止させることなく、画素データの生成、および生成された画素データのDRAMへの書込みを行なわせる
ことができる。しかも、上記DRAMのリフレッシュ動作期間については、予め定められているのであるから、予知することが可能であり、DDAの制御クロックを予め間引いておくだけで対処することができるので、上記期間を識別するためのハンドシェークを不要とし、画像メモリ
へのデータ書込み所要時間を一層短縮することができる。
また、上記の実施例において、DRAMとして、デュアルポ
ートDRAMを使用すれば、表示のための読出し所要時間を大巾に短縮することができ、98％程度の時間をデータ書込みのために割当てることができるので、全体として、
画像メモリに対するデータ書込み所要時間を短縮することができる。
尚、この発明は上記の実施例に限定されるものではなく、例えば、２×８ビットのバッファメモリによりダブ
ルバッファメモリを構成することが可能である外、グラフィック・ディスプレイ装置において要求される解像度に対応してDRAM自体の記憶容量、DRAMの数、ダブルバッ
ファメモリ自体の記憶容量、ダブルバッファメモリの数、およびタイミング制御回路の数を変化させることが可能であり、さらに、DRAMの入力ビット幅が大きい場合には、DRAMの内部を区画して複数個のブロックメモリを構成することが可能であり、その他、この発明の要旨を(9)特公平７−６０４５８

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変更しない範囲内において種々の設計変更を施すことが＊ 図、可能である。
第３図Ｂはアドレスデータの特定の桁の内容の変化を検＜発明の効果＞出するための回路構成の一例を示す図、
以上のようにこの発明は、画像メモリを複数のブロック
第４図はアドレスデータの特定の桁の内容の変化を検出
メモリで構成しておくとともに、各ブロックメモリに対するための回路構成の他例を示す図、
応させてダブルバッファメモリ、およびDDAから出力さ
第５図はダブルバッファメモリ切替えタイミング検出フ
れる座標データに基いてダブルバッファメモリ、およびラグに基いてDRAMのタイミング制御、およびダブルバッ
ブロックメモリに対する切替え制御信号、選択信号を生
ファメモリ切替えを行なわせるための回路構成を示す
成するタイミング制御手段を設けているので、ブロック
図、
メモリの性質上やむを得ない期間を除いてDDAによる演 10 第６図は第５図の回路図の動作を説明するタイミングチ
算動作を停止させることなく、順次画素データを生成さャート、せることができ、しかも、生成された画素データを、ダ
第７図Ａは画像メモリのプレーン構成を説明する図、
ブルバッファメモリを介して、一括して画像メモリに書
第７図Ｂは、第７図Ａの構成の画像メモリと、ダブルバ
込むことができ、実際の書込み所要時間が長いにも拘らッファメモリ、およびタイミング制御回路との関係を示
ず、全体として１画素当りの書込み所要時間をDDAによす図、る演算所要時間と等しくすることができるという特有の第８図は従来のダブルバッファ方式を概略的に示す図、
効果を奏する。
第９図は１×８ダブルバッファ方式の動作を説明する【図面の簡単な説明】
図、第１図は画像メモリ書込み制御装置の一実施例を示すブ
第10図は４×４ダブルバッファ方式の動作を説明する
ロック図、
20 図。
第２図ＡはDDAから順次生成される画素データを一例を（１）……DDA、説明する図、（21）（22）…（2n）……ダブルバッファメモリ、
第２図Ｂは、画像メモリが４つのブロックメモリに分割（３）……画像メモリ、されている場合に対応するデータ書込み動作を説明する（31）（32）…（3n）……ブロックメモリ、図、（41）（42）…（4n）……タイミング制御回路
第３図ＡはDDAをパイプライン化した状態を示す概略 ＊
【第６図】

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【第１図】

【第８図】

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【第２図】

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(12)

【第３図】

【第９図】

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(13)

【第４図】

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(14)

【第５図】

特公平７−６０４５８

(15)

【第７図】

特公平７−６０４５８

(16)【第１０図】

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