(57)【要約】【目的】 ＤＳＰによりアクセスされるメモリとしてＤ
ＲＡＭを採用し、しかもＤＳＰをノー・ウェイトで動作させる。
【構成】 ロー・アドレスとコラム・アドレスとを異なるメモリ空間に割当てておき、ロー・アドレスがＤＳＰ
１から出力されたことに応答してＮＯＲゲート３１およびＤ−ＦＦ３２によりＲＡＳをトグルさせ、コラム・ア
ドレスがＤＳＰから出力されたことに応答してＮＯＲゲート３３によりＣＡＳをイネーブルにする。

(2)1【特許請求の範囲】【請求項１】 ディジタル信号処理専用プロセッサ（１）により、メモリ・リフレッシュが必要なメモリ（２）をアクセスするための方法であって、ディジタル
信号処理専用プロセッサ（１）によりメモリ（２）に対してロー・アドレスを供給する処理に応答して、ロー・アドレスに基づいてロー・アドレス・ストローブを生成
してメモリ（２）に供給し、ロー・アドレス・ストロー
ブをメモリに供給している状態におけるコラム・アドレ
スを供給する処理に応答して、コラム・アドレスに基づいてコラム・アドレス・ストローブを生成してメモリ（２）に供給することにより高速ページ・モード・アク
セスを行ない、メモリ・リフレッシュを行なうべきことを示すタイマ割込みに応答して、ロー・アドレスの供給に応答するロー・アドレス・ストローブの供給および反転されたロー・アドレス・ストローブの供給をこの順に行なうことを特徴とするメモリ・アクセス制御方法。
【請求項２】 ディジタル信号処理専用プロセッサ（１）のメモリ空間にロー・アドレスおよびコラム・ア
ドレスを割当てておき、ディジタル信号処理専用プロセッサ（１）がロー・アドレスをアクセスしたことに応答してロー・アドレス・ストローブをトグルし、コラム・
アドレスをアクセスしたことに応答してコラム・アドレ
ス・ストローブをイネーブルする請求項１に記載のメモ
リ・アクセス制御方法。
【請求項３】 ディジタル信号処理専用プロセッサ（１）によりビディオ用ダイナミック・ランダム・アク
セス・メモリ（２ａ）をアクセスするための方法であって、ディジタル信号処理専用プロセッサ（１）によりビ
ディオ用ダイナミック・ランダム・アクセス・メモリ（２ａ）に対して供給すべきロー・アドレスおよびコラ
ム・アドレスを各アクセス・モード毎に互に異なるメモ
リ空間に割当てておき、ディジタル信号処理専用プロセッサ（１）によるロー・アドレスのアクセスに応答して
ロー・アドレス・ストローブをトグルさせ、コラム・ア
ドレスのアクセスに応答してコラム・アドレス・ストロ
ーブをイネーブルさせ、何れかのアドレスのアクセスに応答してレジスタへもしくはレジスタからのデータ転送を行なうべきか否かを示す信号、シリアル・ライト・モード・イネーブルを示す信号を生成し、ロー・アドレス
・ストローブをビディオ用ダイナミック・ランダム・ア
クセス・メモリ（２ａ）に供給している状態におけるコラム・アドレスを供給する処理に応答して、コラム・ア
ドレスに基づいてコラム・アドレス・ストローブを生成してビディオ用ダイナミック・ランダム・アクセス・メ
モリ（２ａ）に供給することにより高速ページ・モード
・アクセスを行ない、メモリ・リフレッシュを行なうべ
きことを示すタイマ割込みに応答して、ロー・アドレスの供給に応答するロー・アドレス・ストローブの供給および反転されたロー・アドレス・ストローブの供給をこ

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特開平６−３５７９０2の順に行ない、表示のための水平同期信号割込みに応答してリード転送を行なうことを特徴とするビディオ用ダ
イナミック・ランダム・アクセス・メモリ・アクセス制
御方法。
【請求項４】 ディジタル信号処理専用プロセッサ（１）により、メモリ・リフレッシュが必要なメモリ（２）をアクセスするための装置であって、ディジタル
信号処理専用プロセッサ（１）によりメモリ（２）に対してロー・アドレスを供給する処理に応答して、ロー・アドレスに基づいてロー・アドレス・ストローブを生成
してメモリ（２）に供給するロー・アドレス・ストロー
ブ生成手段（３１）（３２）と、コラム・アドレスを供給する処理に応答して、コラム・アドレスに基づいてコラム・アドレス・ストローブを生成してメモリ（２）に供給するコラム・アドレス・ストローブ生成手段（３３）と、ロー・アドレス・ストローブが生成されている状態においてコラム・アドレス・ストローブ生成手段（３３）によるコラム・アドレス・ストローブの生成を反復させる高速アクセス制御手段（１）と、メモリ・リ
フレッシュを行なうべきことを指示するタイマ割込み手段と、メモリ・リフレッシュを行なうべきことの指示に応答して、ロー・アドレスの供給に応答するロー・アド
レス・ストローブ生成手段（３１）（３２）によるロー・アドレス・ストローブの供給およびロー・アドレス・
ストローブ生成手段（３１）（３２）による反転された
ロー・アドレス・ストローブの供給をこの順に行なわせるリフレッシュ制御手段（１）とを含むことを特徴とするメモリ・アクセス制御装置。
【請求項５】 ディジタル信号処理専用プロセッサ（１）のメモリ空間にロー・アドレスおよびコラム・ア
ドレスが割当てられてあり、ロー・アドレス・ストロー
ブ生成手段（３１）（３２）が、ディジタル信号処理専
用プロセッサ（１）がロー・アドレスをアクセスしたことに応答してロー・アドレス・ストローブをトグルするものであり、コラム・アドレス・ストローブ生成手段（３３）が、コラム・アドレスをアクセスしたことに応答してコラム・アドレス・ストローブをイネーブルするものである請求項４に記載のメモリ・アクセス制御装置。
【請求項６】 ディジタル信号処理専用プロセッサ（１）によりビディオ用ダイナミック・ランダム・アク
セス・メモリ（２ａ）をアクセスするための装置であって、ディジタル信号処理専用プロセッサ（１）によりビ
ディオ用ダイナミック・ランダム・アクセス・メモリ（２ａ）に対して供給すべきロー・アドレスおよびコラ
ム・アドレスを各アクセス・モード毎に互に異なるメモ
リ空間に割当ててあるとともに、ディジタル信号処理専
用プロセッサ（１）によるロー・アドレスのアクセスに応答してロー・アドレス・ストローブをトグルさせるロー・アドレス・ストローブ・トグル手段（３１ａ）（３(3)3２ａ）と、コラム・アドレスのアクセスに応答してコラ
ム・アドレス・ストローブをイネーブルさせるコラム・
アドレス・ストローブ・イネーブル手段（３３ａ）と、何れかのアドレスのアクセスに応答してレジスタへもし
くはレジスタからのデータ転送を行なうべきか否かを示す信号を生成する第１信号生成手段（３５ａ）（３６ａ）（３７ａ）と、シリアル・ライト・モード・イネー
ブルを示す信号を生成する第２信号生成手段（３４ａ）と、ロー・アドレス・ストローブをビディオ用ダイナミ
ック・ランダム・アクセス・メモリ（２ａ）に供給している状態におけるコラム・アドレスを供給する処理に応答して、コラム・アドレスに基づいてコラム・アドレス
・ストローブを生成してビディオ用ダイナミック・ラン
ダム・アクセス・メモリ（２ａ）に供給することにより高速ページ・モード・アクセスを行なわせる高速アクセス手段（１）と、メモリ・リフレッシュを行なうべきことを示すタイマ割込みに応答して、ロー・アドレスの供
給に応答するロー・アドレス・ストローブの供給および反転されたロー・アドレス・ストローブの供給をこの順に行なわせるメモリ・リフレッシュ手段（１）と、表示のための水平同期信号割込みに応答してリード転送を行なわせるリード転送手段（１）とを含むことを特徴とす
るビディオ用ダイナミック・ランダム・アクセス・メモ
リ・アクセス制御装置。
【発明の詳細な説明】【０００１】【産業上の利用分野】この発明はメモリ・アクセス制御
方法およびその装置に関し、さらに詳細にいえば、ダイ
ナミック・ランダム・アクセス・メモリ（以下、ＤＲＡ
Ｍと略称する）に代表される、ロー・アドレスとコラム
・アドレスとが互に独立して供給されることが必要なメ
モリに対してディジタル信号処理専用プロセッサ（以下、ＤＳＰと略称する）によるアクセスを行なうための制御方法およびその装置に関する【０００２】。
【従来の技術】従来からディジタル信号処理専用プロセッサが提供されている。また、プロセッサに必須の各種メモリとして、メモリ・リフレッシュが不要なスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと略称する）等と、メモリ・リフレッシュが必要なＤＲＡ
Ｍ等が提供されている。ここで、ＳＲＡＭ等は高速アクセスが可能であるが、素子の構成が複雑である関係上、余り大容量のものは提供されていない。これに対してＤ
ＲＡＭ等は素子の構成が簡単であり、大容量化が容易であるが、ロー・アドレスとコラム・アドレスとを供給するためのロー・アドレス・ストローブ（以下、ＲＡＳと略称する）およびコラム・アドレス・ストローブ（以下、ＣＡＳと略称する）の制御が必須であり、必然的にアクセス速度が低速化してしまう。
【０００３】したがって、ノー・ウェイトで動作させる

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べきＤＳＰに配設されるメモリとしてはアクセス・タイ
ムが３０〜８０nsec程度のＳＲＡＭ等が採用されることになり、ＤＳＰの性能をメモリ・アクセス速度により損なうことを防止し、システム全体としての高性能化を達成している。また、ＤＳＰはＤＲＡＭに対するアクセス
制御機能を有していないのであるから、ＤＳＰを用いてＶＲＡＭに対するアクセスを行なわせようとすれば、例
えば、図１８に示すアクセス制御回路を付加することにより、通常のリード／ライトおよびメモリ・リフレッシ
ュを行なうことができる。
【０００４】【発明が解決しようとする課題】しかし、ＳＲＡＭ等は容量が小さいのみならず、チップのピン数が多いのであり、しかも高価であるから、ＤＳＰを用いたシステム全体として高価になってしまうのみならず、大型化してしまうという不都合がある。このような不都合を解消する
ためには、ＳＲＡＭ等に代えてＤＲＡＭ等を採用すればよいのであるが、ＤＳＰにおいてはＤＲＡＭ等の制御を行なう機能がサポートされていないのみならず、ＤＲＡ
Ｍ等はＲＡＳのセット、ＣＡＳのセット、ＲＡＳの解除
がメモリ・アクセスのために必要であり、必然的にアクセス時間が長くなるのであるから、ＤＳＰをメモリ・ウ
ェイトさせなければならなくなり、ＤＳＰを用いたシス
テム全体として効率が低下してしまうという不都合がある。さらに、ＤＳＰによってはメモリ・ウェイトをサポートしていない場合があり、このようなＤＳＰを用いたシステムにおいては必然的にメモリ・ウェイトを発生させることになるＤＲＡＭ等を採用することは不可能である。特に、ＤＲＡＭ等のメモリ・リフレッシュではロー・アドレスの供給およびＲＡＳのトグルが標準的なリフ
レッシュ・サイクルとして設定されているのであるから、このサイクルにおいても必然的にメモリ・ウェイト
を生じさせてしまうことになる。
【０００５】また、図１８に示すアクセス制御回路のう
ち通常のリード／ライトおよびメモリ・リフレッシュを制御するための回路構成は図１９および図２０に示すよ
うに著しく複雑であるが、ＶＲＡＭは通常のＤＲＡＭが有している機能と比較して著しく多くの機能を有しているのであるから、図１８に示すアクセス制御回路の構成が全体として著しく複雑化してしまう（図１９および図２０の回路の数倍の回路規模になってしまう）という不都合がある。また、アクセス制御回路が全体として大型化するのみならず、全体として著しく高価になってしまうという不都合もある。
【０００６】【発明の目的】この発明は上記の問題点に鑑みてなされたものであり、ＤＳＰの性能を犠牲にすることなくＤＲ
ＡＭ等を採用できるメモリ・アクセス制御方法およびその装置を提供することを目的としている。
【０００７】

(4)5【課題を解決するための手段】上記の目的を達成するた
めの、請求項１のメモリ・アクセス制御方法は、ＤＳＰ
によりメモリに対してロー・アドレスを供給する処理に応答して、ロー・アドレスに基づいてＲＡＳを生成してメモリに供給し、ＲＡＳをメモリに供給している状態におけるコラム・アドレスを供給する処理に応答して、コラム・アドレスに基づいてＣＡＳを生成してメモリに供給することにより高速ページ・モード・アクセスを行ない、メモリ・リフレッシュを行なうべきことを示すタイ
マ割込みに応答して、ロー・アドレスの供給に応答する
ＲＡＳの供給および反転されたＲＡＳの供給をこの順に行なう方法である。
【０００８】請求項２のメモリ・アクセス制御方法は、ＤＳＰのメモリ空間にロー・アドレスおよびコラム・ア
ドレスを割当てておき、ＤＳＰがロー・アドレスをアクセスしたことに応答してＲＡＳをトグルし、コラム・ア
ドレスをアクセスしたことに応答してＣＡＳをイネーブルする方法である。請求項３のＶＲＡＭアクセス制御方
法は、ディジタル信号処理専用プロセッサによりビディ
オ用ダイナミック・ランダム・アクセス・メモリをアクセスするための方法であって、ディジタル信号処理専用
プロセッサによりビディオ用ダイナミック・ランダム・
アクセス・メモリに対して供給すべきロー・アドレスおよびコラム・アドレスを各アクセス・モード毎に互に異なるメモリ空間に割当てておき、ディジタル信号処理専
用プロセッサによるロー・アドレスのアクセスに応答してロー・アドレス・ストローブをトグルさせ、コラム・
アドレスのアクセスに応答してコラム・アドレス・スト
ローブをイネーブルさせ、何れかのアドレスのアクセスに応答してレジスタへもしくはレジスタからのデータ転送を行なうべきか否かを示す信号、シリアル・ライト・
モード・イネーブルを示す信号を生成し、ロー・アドレ
ス・ストローブをビディオ用ダイナミック・ランダム・
アクセス・メモリに供給している状態におけるコラム・
アドレスを供給する処理に応答して、コラム・アドレスに基づいてコラム・アドレス・ストローブを生成してビ
ディオ用ダイナミック・ランダム・アクセス・メモリに供給することにより高速ページ・モード・アクセスを行ない、メモリ・リフレッシュを行なうべきことを示すタ
イマ割込みに応答して、ロー・アドレスの供給に応答す
るロー・アドレス・ストローブの供給および反転された
ロー・アドレス・ストローブの供給をこの順に行ない、表示のための水平同期信号割込みに応答してリード転送を行なう方法である。
【０００９】請求項４のメモリ・アクセス制御装置は、
ＤＳＰによりメモリに対してロー・アドレスを供給する
処理に応答して、ロー・アドレスに基づいてＲＡＳを生成してメモリに供給するＲＡＳ生成手段と、コラム・ア
ドレスを供給する処理に応答して、コラム・アドレスに基づいてＣＡＳを生成してメモリに供給するＣＡＳ生成

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手段と、ＲＡＳが生成されている状態においてＣＡＳ生
成手段によるＣＡＳの生成を反復させる高速アクセス制
御手段と、メモリ・リフレッシュを行なうべきことを指示するタイマ割込み手段と、メモリ・リフレッシュを行
なうべきことの指示に応答して、ロー・アドレスの供給に応答するＲＡＳ生成手段によるＲＡＳの供給およびＲ
ＡＳ生成手段による反転されたＲＡＳの供給をこの順に行なわせるリフレッシュ制御手段とを含んでいる。
【００１０】請求項５のメモリ・アクセス制御装置は、ＤＳＰのメモリ空間にロー・アドレスおよびコラム・ア
ドレスが割当てられてあり、ＲＡＳ生成手段として、Ｄ
ＳＰがロー・アドレスをアクセスしたことに応答してＲ
ＡＳをトグルするものを採用し、ＣＡＳ生成手段として、コラム・アドレスをアクセスしたことに応答してＣ
ＡＳをイネーブルするものを採用している。
【００１１】請求項６のメモリ・アクセス制御装置は、ディジタル信号処理専用プロセッサによりビディオ用ダ
イナミック・ランダム・アクセス・メモリをアクセスするための装置であって、ディジタル信号処理専用プロセ
ッサによりビディオ用ダイナミック・ランダム・アクセ
ス・メモリに対して供給すべきロー・アドレスおよびコラム・アドレスを各アクセス・モード毎に互に異なるメ
モリ空間に割当ててあるとともに、ディジタル信号処理
専用プロセッサによるロー・アドレスのアクセスに応答してロー・アドレス・ストローブをトグルさせるロー・
アドレス・ストローブ・トグル手段と、コラム・アドレ
スのアクセスに応答してコラム・アドレス・ストローブ
をイネーブルさせるコラム・アドレス・ストローブ・イ
ネーブル手段と、何れかのアドレスのアクセスに応答してレジスタへもしくはレジスタからのデータ転送を行なうべきか否かを示す信号を生成する第１信号生成手段と、シリアル・ライト・モード・イネーブルを示す信号を生成する第２信号生成手段と、ロー・アドレス・スト
ローブをビディオ用ダイナミック・ランダム・アクセス・メモリに供給している状態におけるコラム・アドレスを供給する処理に応答して、コラム・アドレスに基づいてコラム・アドレス・ストローブを生成してビディオ用
ダイナミック・ランダム・アクセス・メモリに供給することにより高速ページ・モード・アクセスを行なわせる
高速アクセス手段と、メモリ・リフレッシュを行なうべ
きことを示すタイマ割込みに応答して、ロー・アドレスの供給に応答するロー・アドレス・ストローブの供給および反転されたロー・アドレス・ストローブの供給をこの順に行なわせるメモリ・リフレッシュ手段と、表示のための水平同期信号割込みに応答してリード転送を行なわせるリード転送手段とを含んでいる。
【００１２】【作用】請求項１のメモリ・アクセス制御方法であれ
ば、ＤＳＰにより、メモリ・リフレッシュが必要なメモ
リをアクセスする場合に、ＤＳＰによりメモリに対して

(5)7
ロー・アドレスを供給する処理に応答して、ロー・アド
レスに基づいてＲＡＳを生成してメモリに供給し、ＲＡ
Ｓをメモリに供給している状態におけるコラム・アドレ
スを供給する処理に応答して、コラム・アドレスに基づいてＣＡＳを生成してメモリに供給することにより高速
ページ・モード・アクセスを行なうのであるから、ＤＳ
Ｐをメモリ・ウェイトなし（以下、ノー・ウェイトと称する）で動作させることができる。また、メモリ・リフ
レッシュを行なう場合には、メモリ・リフレッシュを行
なうべきことを示すタイマ割込みに応答して、ロー・ア
ドレスの供給に応答するＲＡＳの供給および反転された
ＲＡＳの供給をこの順に行なうのであるから、この場合にもＤＳＰをノー・ウェイトで動作させることができる。即ち、ＤＲＡＭ等を用いてＤＳＰによるノー・ウェ
イトの処理を行なうことができ、ＳＲＡＭ等を採用する
場合と比較して、システム全体として、処理速度の低下
を伴なうことなく実装面積の大幅な低減および大幅なコ
ストダウンを達成できる。
【００１３】請求項２のメモリ・アクセス制御方法であれば、ＤＳＰのメモリ空間にロー・アドレスおよびコラ
ム・アドレスを割当てておき、ＤＳＰがロー・アドレス
をアクセスしたことに応答してＲＡＳをトグルし、コラ
ム・アドレスをアクセスしたことに応答してＣＡＳをイ
ネーブルするようにしているので、ＤＳＰはメモリ空間に割当てられたロー・アドレスをアクセスしてから必要
回数だけコラム・アドレスをアクセスすることにより高速ページ・モード・アクセスによりＤＲＡＭ等に対するアクセスを行なうことができ、ＤＳＰをノー・ウェイトで動作させることができる。また、メモリ・リフレッシ
ュを行なうべきことを示すタイマ割込みがあった場合には、ロー・アドレス・ストローブのトグル機能により同一のロー・アドレスを２回アクセスすればよく、確実にメモリ・リフレッシュを達成できるとともに、ＤＳＰを
ノー・ウェイトで動作させることができる。
【００１４】請求項３のメモリ・アクセス方法であれ
ば、ＤＳＰによりＶＲＡＭに対して供給すべきロー・ア
ドレスおよびコラム・アドレスを各アクセス・モード毎に互に異なるメモリ空間に割当てておき、ＤＳＰによる
ロー・アドレスのアクセスに応答してＲＡＳをトグルさせ、コラム・アドレスのアクセスに応答してＣＡＳをイ
ネーブルさせ、何れかのアドレスのアクセスに応答してレジスタへもしくはレジスタからのデータ転送を行なうべきか否かを示す信号、シリアル・ライト・モード・イ
ネーブルを示す信号を生成し、ＲＡＳをＶＲＡＭに供給している状態におけるコラム・アドレスを供給する処理に応答して、コラム・アドレスに基づいてＣＡＳを生成してＶＲＡＭに供給することにより高速ページ・モード
・アクセスを行なうのであるから、ＤＳＰにメモリ・ウ
ェイトを発生させることなくＶＲＡＭに対するアクセスを達成できる。また、メモリ・リフレッシュを行なうべ

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きことを示すタイマ割込みに応答して、ロー・アドレスの供給に応答するＲＡＳの供給および反転されたＲＡＳの供給をこの順に行なうのであるから、ＤＳＰにメモリ・ウェイトを発生させることなく標準モードのメモリ・リフレッシュを達成できる。さらに、表示のための水平同期信号割込みに応答してリード転送を行なうのであるから、リード転送に起因してＤＳＰにメモリ・ウェイトが発生されるおそれがなくなる。
【００１５】以上の説明から明らかなように、必要な制御信号の生成がロー・アドレスのアクセス、コラム・ア
ドレスのアクセスに応答して行なわれるのであるから、何れのメモリ空間に割当てられたロー・アドレス、コラ
ム・アドレスをアクセスするかを制御するだけで簡単に必要な制御信号を生成でき、ＤＲＡＭと比較して著しく多機能のＶＲＡＭに対するアクセスを何ら不都合なく達成できる。
【００１６】請求項４のメモリ・アクセス装置であれば、ＤＳＰにより、メモリ・リフレッシュが必要なメモ
リをアクセスする場合に、ＤＳＰによりメモリに対して
ロー・アドレスを供給する処理に応答して、ＲＡＳ生成
手段により、ロー・アドレスに基づいてＲＡＳを生成してメモリに供給し、コラム・アドレスを供給する処理に応答して、ＣＡＳ生成手段により、コラム・アドレスに基づいてＣＡＳを生成してメモリに供給し、高速アクセス制御手段により、ＲＡＳが生成されている状態においてＣＡＳ生成手段によるＣＡＳの生成を反復させることにより高速ページ・モード・アクセスを行なわせることができる。したがって、ＤＳＰをノー・ウェイトで動作させることができる。また、タイマ割込み手段によりメ
モリ・リフレッシュを行なうべきことを指示すれば、リフレッシュ制御手段により、ロー・アドレスの供給に応答するＲＡＳ生成手段によるＲＡＳの供給およびＲＡＳ
生成手段による反転されたＲＡＳの供給をこの順に行な
わせ、メモリ・リフレッシュを行なわせることができる。したがって、この場合にも、ＤＳＰをノー・ウェイ
トで動作させることができる。
【００１７】請求項５のメモリ・アクセス制御装置であれば、ＤＳＰはメモリ空間に割当てられたロー・アドレ
スをアクセスしてから必要回数だけコラム・アドレスをアクセスすることにより高速ページ・モード・アクセス
によりＤＲＡＭ等に対するアクセスを行なうことがで
き、ＤＳＰをノー・ウェイトで動作させることができる。また、メモリ・リフレッシュを行なうべきことを示
すタイマ割込みがあった場合には、ロー・アドレス・ス
トローブのトグル機能により同一のロー・アドレスを２回アクセスすればよく、確実にメモリ・リフレッシュを達成できるとともに、ＤＳＰをノー・ウェイトで動作させることができる。
【００１８】請求項６のＶＲＡＭアクセス装置であれば、ＤＳＰによりＶＲＡＭに対して供給すべきロー・ア

(6)9
ドレスおよびコラム・アドレスを各アクセス・モード毎に互に異なるメモリ空間に割当ててあるとともに、ＤＳ
Ｐによるロー・アドレスのアクセスに応答してＲＡＳト
グル手段によりＲＡＳをトグルさせ、コラム・アドレスのアクセスに応答してＣＡＳイネーブル手段によりＣＡ
Ｓをイネーブルさせ、何れかのアドレスのアクセスに応答して第１信号生成手段によりレジスタへもしくはレジスタからのデータ転送を行なうべきか否かを示す信号を生成し、第２信号生成手段によりシリアル・ライト・モード・イネーブルを示す信号を生成するのであるから、何れのメモリ空間に割当てられたロー・アドレス、コラ
ム・アドレスをアクセスするかを制御するだけで簡単に必要な制御信号を生成できる。そして、高速アクセス手
段により、ＲＡＳをＶＲＡＭに供給している状態におけるコラム・アドレスを供給する処理に応答して、コラム
・アドレスに基づいてＣＡＳを生成してＶＲＡＭに供給することにより高速ページ・モード・アクセスを行なわせるのであるから、ＤＳＰにメモリ・ウェイトを発生させることなくＶＲＡＭに対する通常のリード／ライトア
クセスを達成できる。さらに、メモリ・リフレッシュを行なうべきことを示すタイマ割込みに応答して、メモリ
・リフレッシュ手段によりロー・アドレスの供給に応答するＲＡＳの供給および反転されたＲＡＳの供給をこの順に行なわせるのであるから、通常のメモリ・リフレッ
シュをＤＳＰにメモリ・ウェイトを発生させることなく達成できる。さらにまた、リード転送手段により、表示のための水平同期信号割込みに応答してリード転送を行なわせるのであるから、リード転送に起因してＤＳＰに
メモリ・ウェイトが発生されるおそれがなくなる。
【００１９】以上の説明から明らかなように、必要な制御信号の生成がロー・アドレスのアクセス、コラム・ア
ドレスのアクセスに応答して行なわれるのであるから、何れのメモリ空間に割当てられたロー・アドレス、コラ
ム・アドレスをアクセスするかを制御するだけで簡単に必要な制御信号を生成でき、ＤＲＡＭと比較して著しく多機能のＶＲＡＭに対するアクセスを何ら不都合なく達成できる。
【００２０】【実施例】以下、実施例を示す添付図面によって詳細に説明する。図１はこの発明のメモリ・アクセス制御装置の一実施例を示すブロック図であり、ＤＳＰ１と、ＤＲ
ＡＭ２と、ＤＲＡＭ制御信号を生成するプログラム・ロジックが実現されているＰＬＤ３とを有している。
【００２１】上記ＤＳＰ１は、ＤＲＡＭ２に対する物理
アドレス（但し、物理アドレスはビット単位の物理アドレスであってもよいが、ワード単位等の物理アドレスであってもよい）のビット数よりも多いビット数のアドレスを出力するものであり、物理アドレスのビット数分ＡをＤＲＡＭ２に供給しているとともに、物理アドレスのビット数を越えるビットＡ１０をＰＬＤ３に供給してい

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10る。また、ＤＳＰ１はデータ・ストローブＤＳ、クロッ
ク信号ＣＬＫＯＵＴ、ストローブＳＴＲＢ、リード・ライト制御信号Ｒ／ＷをＰＬＤ３に供給し、ＰＬＤ３から出力されるＲＡＳを取込むようにしている。上記ＰＬＤ
３はＲＡＳ、ＣＡＳ、書込み許可ＷＥおよび読み出し許可ＯＥをＤＲＡＭ２に供給する。尚、上記各信号のう
ち、ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ、ＤＳ、ＳＴＲＢが負論理であるとともに、ＤＳＰ１およびＰＬＤ３に供給されるリセットＲＥＳＥＴが負論理である。
【００２２】図２はＲＡＳを生成する部分の構成を示す
電気回路図であり、ＤＳ、ＣＬＫＯＵＴ、ＳＴＲＢの反転信号およびＡ１０を入力とするＮＡＮＤゲート３１の出力をＤ−フリップフロップ（以下、Ｄ−ＦＦと略称する）３２のタイミング入力端子に供給している。そして、Ｄ−ＦＦ３２の反転Ｑ出力信号をＲＡＳとして出力しているとともに、Ｄ入力端子にフィードバックしている。また、Ｄ−ＦＦ３２のクリア端子にＲＥＳＥＴの反転信号が供給されている。したがって、Ａ１０をハイレベルとしてアクセスを行なうことにより、ＲＡＳのレベルが反転する。即ち、Ａ１０＝１のアクセスによりＲＡ
Ｓをトグルさせることができる。
【００２３】図３はＣＡＳを生成する部分の構成を示す
電気回路図であり、ＤＳ、Ａ１０、ＳＴＲＢおよびＲＡ
Ｓの反転信号を入力とするＮＡＮＤゲート３３の出力信号をＣＡＳとして出力している。したがって、Ａ１０をローレベルとしてアクセスを行なうことによりＣＡＳが生成される。図４はＷＥを生成する部分の構成を示す電気回路図であり、ＤＳ、Ａ１０、Ｒ／ＷおよびＲＡＳの反転信号およびＣＬＫＯＵＴを入力とするＮＡＮＤゲー
ト３４の出力信号をＷＥとして出力している。
【００２４】図５はＯＥを生成する部分の構成を示す電気回路図であり、ＤＳ、Ａ１０およびＲＡＳの反転信号
およびＲ／Ｗを入力とするＮＡＮＤゲート３５の出力信号をＯＥとして出力している。したがって、Ｒ／Ｗをロ
ーレベルにすることによりＷＥが生成され、ハイレベルにすることによりＯＥが生成される。
【００２５】上記の構成のメモリ・アクセス制御装置の作用は次のとおりである。通常のメモリ・アクセスを行
なう場合には、Ａ１０＝１に設定し、アドレスの他のビットＡを所望のアドレスに設定してＤＳＰ１から出力すればよく、図６中領域Ｒ１に示すように、ＰＬＤ３によりＲＡＳがローレベルにトグルされるとともに、Ａが直接ＤＲＡＭ２に供給されるので、Ａで指定されたロー・アドレスがＤＲＡＭ２に供給される。ＲＡＳがロー・レベルにトグルされた次のタイミングでＡ１０＝０に設定
し、アドレスの他のビットＡを所望のアドレスに設定してＤＳＰ１から出力すれば、図６中領域Ｒ２に示すように、ＰＬＤ３によりローレベルのＣＡＳが生成されるので、Ａで指定されたコラム・アドレスがＤＲＡＭ２に供給される。その後は、Ａ１０＝０に設定したままでアド(7)11レスＡをＤＳＰ１から出力すればよく、同一ロー・アド
レス内における高速ページ・モード・アクセスによる高速アクセスを行なうことができる。この高速ページ・モード・アクセスは通常のアクセスと比較してアクセス所
要時間が著しく短いので、ＤＳＰ１をノー・ウェイトで動作させることができる。
【００２６】ＤＲＡＭ２においては、データ保持を確実化するために所定時間毎にメモリ・リフレッシュを行なう必要がある。メモリ・リフレッシュには、ＣＡＳビフォアＲＡＳリフレッシュのような特殊なリフレッシュ動
作がＤＲＡＭにサポートされているが、この実施例においては、リフレッシュのためのロー・アドレスを与えてＲＡＳをトグルする標準リフレッシュを採用する。
【００２７】メモリ・リフレッシュを行なうべき時間が経過したことはタイマ割込みにより検出できるので、タイマ割込み処理ルーチンにおいてアドレスＡをインクリメントもしくはデクリメントするとともに、Ａ１０＝１に設定しておけばよく、このアドレスを少なくとも２回
ＤＳＰ１から出力することにより、ＲＡＳをハイ・レベ
ルからロー・レベルに、さらにロー・レベルからハイレ
ベルにトグルさせることができ、該当するアドレスＡを
リフレッシュ・アドレスとするメモリ・リフレッシュを行なうことができる。但し、タイマ割込み時にＲＡＳがロー・レベルである場合、即ち、高速ページ・モード・
アクセスを行なっていた場合には、一旦ＲＡＳをハイ・レベルにすべく、即ち、高速ページ・モード・アクセスを解除すべくＲＡＳトグルを行なってから上記のように
ＲＡＳトグルを２回行ない、最後に再びＲＡＳトグルを行なって高速ページ・モード・アクセスを再開すればよい。
【００２８】図７は上記メモリ・リフレッシュ動作を詳細に説明するフローチャートであり、タイマ割込みが発生した場合にステップＳＰ１において、必要なレジス
タ、フラグ、ステータス等の退避を行ない、ステップＳ
Ｐ２において高速ページ・モード・アクセスを行なっているか否かを、ＲＡＳのレベルに基づいて判別する。即ち、ＲＡＳがロー・レベルであれば高速ページ・モード
・アクセスを行なっていると判別し、ＲＡＳがハイ・レベルであれば高速ページ・モード・アクセスを行なっていないと判別する。
【００２９】ステップＳＰ２において高速ページ・モー
ド・アクセスを行なっていると判別された場合には、ス
テップＳＰ３においてＡ１０＝１に設定してＤＳＰ１からアドレスを出力することによりＲＡＳをハイ・レベルにトグルしてページ・アウトさせ、ステップＳＰ４においてＡ１０＝１に設定するとともに、リフレッシュ・ア
ドレスをＡにセットしてＲＡＳをロー・レベルにトグルし、ステップＳＰ５においてＡ１０＝１に設定するとともに、リフレッシュ・アドレスをＡにセットしてＲＡＳ
をハイ・レベルにトグルし、ＤＲＡＭ２のメモリ・リフ

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レッシュを行なわせる。その後、ステップＳＰ６においてＡ１０＝１に設定するとともに、元のロー・アドレス
をＡにセットしてＲＡＳをロー・レベルにトグルし、再び高速ページ・モード・アクセスを行ない得る状態に戻す。
【００３０】逆に、ステップＳＰ２において高速ページ
・モード・アクセスを行なっていないと判別された場合には、ステップＳＰ７においてＡ１０＝１に設定するとともに、リフレッシュ・アドレスをＡにセットしてＲＡ
Ｓをロー・レベルにトグルし、ステップＳＰ８において
Ａ１０＝１に設定するとともに、リフレッシュ・アドレ
スをＡにセットしてＲＡＳをハイ・レベルにトグルし、ＤＲＡＭ２のメモリ・リフレッシュを行なわせる。
【００３１】上記ステップＳＰ６またはステップＳＰ８の処理が行なわれた後は、ステップＳＰ９において次回のリフレッシュ・アドレスを得て保持し、ステップＳＰ
１０において退避データに基づいてレジスタ、フラグ、
ステータス等の復元を行ない、そのまま一連の処理を終了する。図８はメモリ・リフレッシュ動作を説明するタ
イミングチャートであり、メモリ・リフレッシュを行なうべきことが指示された時点で高速ページ・モード・ア
クセスを行なっていなければ、同図（Ａ）に示すように、ＲＡＳをハイ・レベルからロー・レベルにトグルしてリフレッシュ・アドレスＡを与え、次いでＲＡＳをロー・レベルからハイ・レベルにトグルするだけでよい。
しかし、メモリ・リフレッシュを行なうべきことが指示された時点で高速ページ・モード・アクセスを行なっていれば、同図（Ｂ）に示すように、ＲＡＳをハイ・レベ
ルからロー・レベルにトグルしてリフレッシュ・アドレ
スＡを与える前にＲＡＳをロー・レベルからハイ・レベ
ルにトグルしてページ・アウトさせ、リフレッシュ・ア
ドレスＡを与えてからＲＡＳをロー・レベルからハイ・レベルにトグルし、再びハイ・レベルからロー・レベルにトグルすることによりページ・インさせることにより、同様にメモリ・リフレッシュを達成できる。尚、後者の場合、即ち、高速ページ・モード・アクセスからのメモリ・リフレッシュを行なう場合には、アクセス中のロー・アドレスをＤＳＰ１の特定の内部レジスタに一時保持させておけばよく、確実に元のページに復帰できる。
【００３２】【実施例２】図９はこの発明のＶＲＡＭアクセス制御装置を組込んだデータ処理システムの構成の一例を示すブロック図であり、ＤＳＰ１と、ＶＲＡＭ２ａと、ＶＲＡ
Ｍ制御信号を生成するプログラム・ロジックが実現されているＰＬＤ３ａと、表示用タイミング発生回路４と、ＶＲＡＭ２ａから出力されるシリアル・データをアナロ
グ・データに変換して図示しない表示部に供給するディ
ジタル／アナログ変換器（以下、Ｄ／Ａと略称する）５とを有している。

(8)13【００３３】上記ＤＳＰ１は、ＶＲＡＭ２ａに対する物
理アドレス（但し、物理アドレスはビット単位の物理ア
ドレスであってもよいが、ワード単位等の物理アドレスであってもよい）のビット数よりも多いビット数のアドレスを出力するものであり、物理アドレスのビット数分
ＡをＶＲＡＭ２ａに供給しているとともに、物理アドレ
スのビット数を越えるビットのうち最下位のビットＡ１
０をＶＲＡＭのＤＳＦ（Ｄａｔａ Ｓｅｔ Ｆｌａｇ）
端子に、残余のビットをＰＬＤ３ａに供給している。また、データ・ストローブＤＳ、クロック信号ＣＬＫＯＵ
Ｔ、ストローブＳＴＲＢ、リード・ライト制御信号Ｒ／
ＷをＰＬＤ３ａに供給し、ＰＬＤ３ａから出力されるＲ
ＡＳを取込むようにしている。尚、リード・ライト制御
信号Ｒ／Ｗは直接にＶＲＡＭ２ａにも供給されている。
上記ＰＬＤ３ａはＲＡＳ、ＣＡＳ、レジスタとの間でのデータ転送を制御する転送制御信号ＴＲＧおよびシリア
ル・ライト・モード・イネーブルを指示するイネーブル
制御信号ＳＥをＶＲＡＭ２ａに供給する。上記表示用タ
イミング発生回路４は、ＶＲＡＭ２ａからのシリアルデータの出力を制御するシリアルデータ制御信号ＳＣを出力するとともに、ＤＳＰ１に対する割込み信号として水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣおよびスプリット転送タイミング信号ＤＳＴを出力する。尚、
上記各信号のうち、ＲＡＳ、ＣＡＳ、ＤＳ、ＳＴＲＢ、
ＴＲＧ、ＳＥが負論理であるとともに、ＤＳＰ１およびＰＬＤ３ａに供給されるリセットＲＥＳＥＴが負論理であり、さらに、表示用タイミング発生回路から出力される水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮ
Ｃも負論理である。
【００３４】図１０はＤＳＰが１６ビットである場合のアドレスを示す概略図であり、同図（Ａ）が８０００Ｈ〜９ＦＦＦＦＨをアクセスする場合、同図（Ｂ）がＡ０
００Ｈ〜ＢＦＦＦＨをアクセスする場合をそれぞれ示している。同図（Ａ）において最下位の０〜９ビットＡ０〜Ａ９がロー・アドレスであり、１０ビット目Ａ１０がＤＳＦ、１１ビット目Ａ１１がＴＲＧ、１２ビット目Ａ
１２がＳＥであり、最上位の３ビットＡ１３〜Ａ１５が１００ である。同図（Ｂ）においては、最下位の０〜９ビットＡ０〜Ａ９がコラム・アドレスである点および最上位の３ビットＡ１３〜Ａ１５が １０１ である点が同図（Ａ）と異なっている。尚、同図（Ｂ）においてＳＥは ０ に固定されており、ＴＲＧはＲ／Ｗの反転信号がセットされる。そして、同図（Ａ）の場合には、アクセス毎にＲＡＳがトグルし、同図（Ｂ）の場合には、ＲＡＳがロー・レベルであることを条件としてア
クセス毎にＣＡＳがイネーブルされる。また、同図（Ａ）（Ｂ）以外のアクセスの場合には、ＳＥが０ 、ＴＲＧが １ 、ＣＡＳがディセーブル（ハイレベル）、ＲＡＳは変化しない状態である。
【００３５】図１１はＲＡＳ、ＣＡＳ、ＳＥ、ＴＲＧを

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生成する部分の構成を示す電気回路図であり、ＤＳ、Ｃ
ＬＫＯＵＴ、ＳＴＲＢ、Ａ１３、Ａ１４の反転信号およびＡ１５を入力とするＮＡＮＤゲート３１ａの出力をＤ−フリップフロップ（以下、Ｄ−ＦＦと略称する）３２
ａのタイミング入力端子に供給している。そして、Ｄ−ＦＦ３２ａの反転Ｑ出力信号をＲＡＳとして出力しているとともに、Ｄ入力端子にフィードバックしている。また、Ｄ−ＦＦ３２ａのクリア端子にＲＥＳＥＴの反転信号が供給されている。したがって、Ａ１５をハイレベルとしてアクセスを行なうことにより、ＲＡＳのレベルが反転する。即ち、Ａ１５＝１のアクセスによりＲＡＳをトグルさせることができる。
【００３６】また、ＤＳ、ＳＴＲＢ、Ａ１４およびＲＡ
Ｓの反転信号を入力とし、Ａ１３およびＡ１５を入力とするＮＡＮＤゲート３３ａの出力信号をＣＡＳとして出力している。したがって、Ａ１５をローレベルとしてア
クセスを行なうことによりＣＡＳが生成される。さらに、ＤＳ、Ａ１３、Ａ１４の反転信号を入力とし、Ａ１
２およびＡ１５を入力とするＡＮＤゲート３４ａの出力信号をＳＥとして出力している。
【００３７】さらにまた、ＤＳ、Ａ１１、Ａ１３、Ａ１
４の反転信号を入力とし、Ａ１５を入力とするＡＮＤゲート３５ａの出力信号およびＤＳおよびＡ１４の反転信号を入力とし、Ａ１３、Ａ１５およびＲ／Ｗを入力とするＡＮＤゲート３６ａの出力信号をＮＯＲゲート３７ａに供給し、ＮＯＲゲート３７ａからＴＲＧを出力している。
【００３８】上記の構成のメモリ・アクセス制御装置の作用は次のとおりである。メモリ・リフレッシュを行なう場合には、例えば、図１２（Ａ）に示すようにアドレ
スを８８００Ｈ、８８０１Ｈに設定してＲＥＡＤコマン
ドを２回ずつ出力すればよく、各アドレスをアクセスする毎にＲＡＳがトグルするとともに（同図（Ｃ）参照）、ＲＡＳがローレベルにトグルするタイミングでリフレッシュ対象となるロー・アドレス０００Ｈ、００１
Ｈがアドレスバスに出力されるので（同図（Ｂ）参照）、ＤＳＰ１にメモリ・ウェイトを発生させることなく該当するロー・アドレスに対するメモリ・リフレッシ
ュを達成できる。
【００３９】メモリ・ライトを行なう場合には、例えば、図１３（Ａ）に示すようにアドレスを８８４１Ｈに設定してＲＥＡＤコマンドを出力した後、アドレスをＡ
０５２Ｈ，Ａ０５３Ｈに設定してＷＲＩＴＥコマンドを出力し、さらにアドレスを８８４１Ｈに設定してＲＥＡ
Ｄコマンドを出力すればよく、０４１Ｈ、０５２Ｈ、０
５３Ｈのアドレスがアドレスバスに出力される（同図（Ｂ）参照）とともに、アドレス０４１Ｈに応答してＲ
ＡＳがローレベルにトグルされ（同図（Ｃ）参照）、ア
ドレス０５２Ｈ、０５３Ｈに応答してＣＡＳがイネーブルされる（同図（Ｄ）参照）。また、ＴＲＧはアドレス

(9)15が確定しているタイミングにおいてハイレベルになり（同図（Ｅ）参照）、書込みを示すＲ／Ｗはアドレス０
５２Ｈ、０５３Ｈのみに対応してローレベルになる（同図（Ｆ）参照）。したがって、ロー・アドレス０４１Ｈのコラム・アドレス０５２Ｈ、０５３Ｈに対して高速ページ・モードによる書込みを達成できる。尚、該当する
ロー・アドレスにおける書込みが終了した場合には、ア
ドレスを８８４１Ｈに設定してＲＥＡＤコマンドを出力することに応答してＲＡＳがトグルされ、ＲＡＳがハイレベルになるので、高速ページ・モード・アクセスから抜けることができる。
【００４０】メモリ・リードを行なう場合には、例えば、図１４（Ａ）に示すようにアドレスを８９２７Ｈ、
Ａ０７ＡＨ、Ａ０９５Ｈ、８９２７Ｈに設定してＲＥＡ
Ｄコマンドを出力すればよく、１２７Ｈ、０７ＡＨ、０
９５Ｈのアドレスがアドレスバスに出力される（同図（Ｂ）参照）とともに、アドレス１２７Ｈに応答してＲ
ＡＳがローレベルにトグルされ（同図（Ｃ）参照）、ア
ドレス０７ＡＨ、０９５Ｈに応答してＣＡＳがイネーブルされる（同図（Ｄ）参照）。また、ＴＲＧはアドレスが確定しているタイミングにおいてハイレベルになり（同図（Ｅ）参照）、書込みを示すＲ／Ｗはこれらアクセスの間を通じてハイレベルになる（同図（Ｆ）参照）。したがって、ロー・アドレス１２７Ｈのコラム・
アドレス０７ＡＨ、０９５Ｈに対して高速ページ・モー
ドによる読み出しを達成できる。尚、該当するロー・ア
ドレスにおける読み出しが終了した場合には、アドレス
を８９２７Ｈに設定してＲＥＡＤコマンドを出力することに応答してＲＡＳがトグルされ、ＲＡＳがハイレベルになるので、高速ページ・モード・アクセスから抜けることができる。
【００４１】リード転送を行なう場合には、例えば、図１５（Ａ）に示すようにアドレスを８４２９Ｈ、Ａ０３
２Ｈ、８４２９Ｈに設定してＷＲＩＴＥコマンドを出力すればよく、０２９Ｈ、０３２Ｈのアドレスがアドレスバスに出力される（同図（Ｂ）参照）とともに、アドレ
ス０２９Ｈに応答してＲＡＳがローレベルにトグルされ（同図（Ｃ）参照）、アドレス０３２Ｈに応答してＣＡ
Ｓがイネーブルされる（同図（Ｄ）参照）。また、ＴＲ
Ｇはアドレス０３２Ｈのみに応答してハイレベル、その前後でローレベルになり（同図（Ｅ）参照）、書込みを示すＲ／Ｗはこれらアクセスの間を通じてローレベルになる（同図（Ｆ）参照）。したがって、ロー・アドレス
０２９Ｈ、タップ・ポイント０３２Ｈでリード転送が行なわれる。尚、該当するロー・アドレスにおけるリード
転送が終了した場合には、アドレスを８４２９Ｈに設定してＷＲＩＴＥコマンドを出力することに応答してＲＡ
Ｓがトグルされ、ＲＡＳがハイレベルになるので、リード転送から抜けることができる。
【００４２】尚、上記メモリ・リフレッシュ、リード転

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送等を行なうタイミングは、タイマ割込み、水平同期信号による外部割込み等によってＤＳＰ１が正確に認識できるので、他の処理に影響を及ぼすタイミングでこれらの処理を行なうという不都合を確実に防止できる。
【００４３】【実施例３】図１６および図１７は日本電気株式会社製のパーソナルコンピュータＰＣ−９８０１に好適な３次元グラフィックス用アダプタの構成を概略的に示すブロック図であり、ＤＳＰ１とＰＣ−９８０１のデータバスとの間にデータ・バッファ８１および双方向ＦＩＦＯメ
モリを構成する１対のＦＩＦＯメモリ８２とを接続しているとともに、ＤＳＰ１とＶＲＡＭ２ａとの間にデータ・バッファ８３およびアドレス・バッファ８４を接続している。また、ＤＳＰ１とＶＲＡＭ２ａとの間にＰＬＤ３ａを接続している。そして、ＶＲＡＭ２ａからの各色
要素毎の読み出しデータはそれぞれビディオ・レジスタ８５を介してＤ／Ａ５に供給され、さらにコネクタ８６を介して接続されたＣＲＴディスプレイ装置（図示せず）に供給される。尚、８７はバスアービタであり、８８はディップ・スイッチ設定回路であり、８９はＰＣ−
９８０１からのバス・アクセスをデコードしてディップ
・スイッチ設定回路８８を制御するデコーダであり、９０はＦＩＦＯメモリ用のインターフェース回路であり、９１は拡張性を持たせるためのＳＲＡＭであり、９２は割込み信号を生成してＤＳＰ１に供給する割込み制御回路であり、９３は、コネクタ９４を介してＰＣ−９８０
１から取込まれた水平同期信号および垂直同期信号を表
示用タイミング発生回路４に供給し、または表示用タイ
ミング発生回路４からの水平同期信号および垂直同期信号をコネクタ８６を介してＣＲＴディスプレイ装置に供給するバッファである。
【００４４】したがって、この実施例を採用すれば、Ｖ
ＲＡＭ２ａに対するアクセスをＤＳＰ１により制御できるとともに、ＤＳＰ１をノー・ウェイトで動作させることができるのであるから、ＰＣ−９８０１により直接Ｖ
ＲＡＭ２ａをアクセスする場合と比較して著しくアクセス速度を向上できる。また、この実施例のアダプタは４０個未満のＩＣで実現できており、従来のＶＲＡＭ制御回路と比較して部品点数の大幅な低減、実装面積の大幅な低減等を達成できる。
【００４５】【発明の効果】以上のように請求項１の発明は、メモリ
・リフレッシュが必要なメモリに対してＤＳＰによるメ
モリ・ウェイト・サイクルを伴なわないアクセスを達成
でき、ＤＳＰを用いるシステム全体として実装面積の大幅な低減による小形化およびコストダウンを達成できるという特有の効果を奏する。
【００４６】請求項２の発明は、ロー・アドレスとコラ
ム・アドレスとをそれぞれメモリ空間に割当ててあるので、単に何れかのアドレスをアクセスするだけでよく、

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確実にＲＡＳトグルおよびＣＡＳ生成を達成でき、制御＊ 【図７】メモリ・リフレッシュ動作を詳細に説明するフを確実化できるとともに簡単化できるという特有の効果
ローチャートである。
を奏する。請求項３の発明は、ＤＳＰにメモリ・ウェイ【図８】メモリ・リフレッシュ動作を説明するタイミン
トを発生させることなくＶＲＡＭに対するアクセスを達
グチャートである。
成できるとともに、標準モードのメモリ・リフレッシュ【図９】この発明のＶＲＡＭアクセス制御装置を組込んを達成でき、さらに、リード転送をも達成できるというだデータ処理システムの構成の一例を示すブロック図で特有の効果を奏する。
ある。
【００４７】請求項４の発明は、メモリ・リフレッシュ【図１０】ＤＳＰのアドレスを示す概略図である。
が必要なメモリに対してＤＳＰによるメモリ・ウェイト【図１１】ＲＡＳ、ＣＡＳ、ＳＥ、ＴＲＧを生成する部
・サイクルを伴なわないアクセスを達成でき、ＤＳＰを 10 分の構成を示す電気回路図である。
用いるシステム全体として実装面積の大幅な低減による【図１２】メモリ・リフレッシュ動作の一例を説明する
小形化およびコストダウンを達成できるという特有の効タイミングチャートである。
果を奏する。請求項５の発明は、ロー・アドレスとコラ【図１３】メモリ・ライト動作の一例を説明するタイミ
ム・アドレスとをそれぞれメモリ空間に割当ててあるの
ングチャートである。
で、単に何れかのアドレスをアクセスするだけでよく、【図１４】メモリ・リード動作の一例を説明するタイミ
確実にＲＡＳトグルおよびＣＡＳ生成を達成でき、全体
ングチャートである。
として大幅な簡素化を達成できるという特有の効果を奏【図１５】リード転送動作の一例を説明するタイミングする。
チャートである。
【００４８】請求項６の発明は、ＤＳＰにメモリ・ウェ【図１６】３次元グラフィックス用アダプタの構成の要イトを発生させることなくＶＲＡＭに対するアクセスを 20 部を概略的に示すブロック図である。
達成できるとともに、標準モードのメモリ・リフレッシ【図１７】３次元グラフィックス用アダプタの構成の残ュを達成でき、さらに、リード転送をも達成でき、さら部を概略的に示すブロック図である。
には、必要な部品点数の大幅な低減、実装面積の大幅な【図１８】ＤＳＰを用いてＶＲＡＭをアクセスするため低減を達成できるという特有の効果を奏する。
のシステム構成を概略的に示すブロック図である。
【図面の簡単な説明】【図１９】図１８のアクセス制御回路のうち通常のリー【図１】この発明のメモリ・アクセス制御装置の一実施
ド／ライトおよびメモリ・リフレッシュを制御するため例を示すブロック図である。
の回路構成の一例の要部を示すブロック図である。
【図２】ＲＡＳを生成する部分の構成を示す電気回路図【図２０】図１８のアクセス制御回路のうち通常のリーである。
ド／ライトおよびメモリ・リフレッシュを制御するため【図３】ＣＡＳを生成する部分の構成を示す電気回路図 30 の回路構成の残部の要部を示すブロック図である。
である。
【符号の説明】【図４】ＷＥを生成する部分の構成を示す電気回路図で
１ ＤＳＰ
２ ＤＲＡＭある。
２ａ ＶＲＡＭ
３１，３１ａ ＮＡＮＤゲート【図５】ＯＥを生成する部分の構成を示す電気回路図で３２，３２ａ Ｄ−ＦＦ
３３，３３ａ ＮＡＮＤゲある。
ート【図６】通常のメモリ・アクセスを説明するタイミング
３４ａ，３５ａ，３６ａ ＡＮＤゲート
３７ａ Ｎ
チャートである。
＊
ＡＮＤゲート
【図２】

【図３】

【図４】

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【図１】

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【図５】

【図６】

【図８】

【図１５】

【図１２】

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【図７】

【図１０】

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【図９】

【図１１】

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【図１３】

【図１４】

【図１６】

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【図１７】

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【図１８】

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【図１９】

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【図２０】

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