1(57)【特許請求の範囲】【請求項１】データ格納手段（２）の一部を、所定の規則で座標データが格納されている座標データ格納部として利用し、この座標データ格納部から座標データを読出して直線補間演算手段に転送する方法であって、演算処理手段（１）が上記データ格納手段（２）の所定のアドレスをアクセスしたことを条件として演算処理手段（１）を所定時間だけウェイトさせ、演算処理手段（１）がウェイトしている期間に、上記規則に基づいて座標データ格納部に対応する読出しアドレスを順次生成 10してデータ格納手段（２）に供給し、読出された座標データを直線補間手段に転送させることを特徴とする座標データ転送方法。
【請求項２】データ格納手段（２）の一部を、所定の規則で座標データが格納されている座標データ格納部とし2て利用し、この座標データ格納部から座標データを読出して直線補間演算手段に転送する装置であって、データ格納手段（２）の所定のアドレスをアクセスしたことを条件として所定時間だけウェイトする演算処理手段（１）と、演算処理手段（１）がウェイトしたことを条件として、上記規則に基づいて座標データ格納部に対応する読出しアドレスを順次生成してデータ格納手段（２）に供給し、読出された座標データを直線補間演算手段に転送させる読出しアドレス生成手段（３）とを具備することを特徴とする座標データ転送装置。
【発明の詳細な説明】＜産業上の利用分野＞
この発明は座標データ転送方法およびその装置に関し、さらに詳細にいえば、直線補間演算等のための複数の座標データを順次読出して該当する処理部に供給する

(2)3場合に好適な座標データ転送方法およびその装置に関する。
＜従来の技術、および発明が解決しようとする課題＞
従来から種々のコンピュータ・システムが提供されているが、プログラム・メモリ・バスとデータ・メモリ・バスとが分離されていないシステムと、両バスが完全に分離されたシステムとに大別される。
そして、前者のシステムを用いてグラフィック・ディスプレイ装置を構成した場合には、例えば、リスト・メモリから座標データを読出して直線補間演算器（以下、DDAと略称する）に供給するために、第７図に示すように、プログラム・メモリからロード・インストラクション（R0）をフェッチし、ロード・インストラクション（R0）を実行することによりリスト・メモリから１ワード分の座標データ（r0）を読出し、次いで、プログラム・メモリからストア・インストラクション（W0）をフェッチし、ストア・インストラクション（W0）を実行する
ことによりDDAに１ワード分の座標データ（r0）を転送することにより、１つの座標要素をリスト・メモリからDDAに転送する動作が完了する。
したがって、以上の一連の動作を反復することにより、例えば３次元グラフィック・ディスプレイ装置であ
れば、ｘ座標要素、ｙ座標要素、ｚ座標要素、Ｒ要素、Ｇ要素およびＢ要素を順次DDAに転送することができ、補間演算を行なうべき両端点について上記要素の転送が行なわれた後にDDAを動作させて多数の座標データ、色データを生成することができ、生成された座標データおよび色データに基づいて可視的表示を行なうことができる。
しかし、上記説明から明らかなように、１つの座標要素を転送するために、２回のインストラクション・フェッチおよび２回のインストラクション実行が必要になり、特に全く同じ座標データがデータ・メモリ・バスに２回のることになるので、座標データ転送の能率が著しく低下するという問題がある。
また、後者のシステムを用いてグラフィック・ディスプレイ装置を構成した場合には、例えば、リスト・メモリから座標データを読出して直線補間演算器（以下、DDAと略称する）に供給するために、第８図に示すように、プログラム・メモリ・バスを通してプログラム・メモリからインストラクションをフェッチし、実行するサイクルと並行してデータ・メモリ・バスを通してリスト・メモリから座標データを読出し、DDAに供給するサイクルを行なうことができるので、座標データ転送の能率を著しく高めることができる。
しかし、プログラム・メモリ・バスとデータ・メモリ・バスとが分離されているのであるからシステム全体として構成が複雑化するという問題がある。また、プロセッサの外部制御信号と内部ハードウェアとの制約からプロセッサによる外部メモリのアクセス所要時間はプロセ

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特許２７３００１３
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ッサのフェッチ時間、またはインストラクション実行時間と比較してかなり短いことが要求されているのであるから、全体としてロス・タイムがかなり長く、このロス・タイムの影響で全体としてみた座標データ転送速度を余り高速化できないという問題がある。具体的には、テキサス・インストルメント社製のプロセッサTMS320C25をCPUクロック100nsecで動作させる場合における外部メモリのアクセス時間は35nsec以下でなければならず、65nsec以上のロス・タイムが発生するのである。
＜発明の目的＞
この発明は上記の問題点に鑑みてなされたものであり、ロス・タイムを大幅に短縮して効率的な座標データの転送を行なわせることができる座標データ転送方法およびその装置を提供することを目的としている。
＜課題を解決するための手段＞
上記の目的を達成するための、この発明の座標データ転送方法は、演算処理手段がデータ格納手段の所定のアドレスをアクセスしたことを条件として演算処理手段を所定時間だけウェイトさせ、演算処理手段がウェイトしている期間に、座標データの格納規則に基づいて座標データ格納部に対応する読出しアドレスを順次生成してデータ格納手段に供給し、読出された座標データを直線補間手段に転送させる方法である。
上記の目的を達成するための、この発明の座標データ転送装置は、データ格納手段の所定のアドレスをアクセスしたことを条件として所定時間だけウェイトする演算処理手段と、演算処理手段がウェイトしたことを条件として、座標データの格納規則に基づいて座標データ格納部に対応する読出しアドレスを順次生成してデータ格納手段に供給し、読出された座標データを直線補間演算手段に転送させる読出しアドレス生成手段とを具備している。
＜作用＞
以上の座標データ転送方法であれば、データ格納手段の一部を、所定の規則で座標データが格納されている座標データ格納部として利用し、この座標データ格納部から座標データを読出して直線補間演算手段に転送する場
合に、演算処理手段によりデータ格納手段の所定のアドレスをアクセスさせることにより、所定時間だけウェイトさせる。そして、演算処理手段がウェイトしている期間に、座標データの格納規則に基づいて対応する読出しアドレスを順次生成してデータ格納手段に供給し、読出された座標データを直線補間手段に転送させるので、演算処理手段によりメモリ・アクセスを行なう場合のインターフェース規格の制約を受けることなく高速に複数の座標データの転送を行なうことができる。
以上の構成の座標データ転送装置であれば、データ格納手段の一部を、所定の規則で座標データが格納されている座標データ格納部として利用し、この座標データ格納部から座標データを読出して直線補間演算手段に転送

(3)5する場合に、演算処理手段によりデータ格納手段の所定のアドレスをアクセスさせることにより、所定時間だけウェイトさせる。そして、演算処理手段がウェイトしている期間、読出しアドレス生成手段により、座標データの格納規則に基づいて対応する読出しアドレスを順次生成してデータ格納手段に供給し、読出された座標データを直線補間手段に転送させる。即ち、演算処理手段によりメモリ・アクセスを行なう場合のインターフェース規格の制約を受けることなく高速に複数の座標データの転送を行なうことができる。
＜実施例＞
以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明の座標データ転送方法の一実施例を示すフローチャートであり、ステップ において、プログラム・メモリの、座標データ転送のために予め定められた特定アドレスをアクセスしたか否かを判別し、特定アドレス以外のアドレスをアクセスしたと判別された場
合には、ステップ においてアクセス・アドレスに格納されているインストラクションに基づいて定まる処理を行ない、その後、再びステップ の判別を行なう。逆に、特定アドレスがアクセスされたと判別された場合には、ステップ においてプロセッサをウェイト状態とし、ステップ においてリスト・メモリを出力イネーブル状態に設定し、ステップ において、リスト・メモリにおける座標データ格納規則に対応して順次変化する読出しアドレスを生成し、ステップ において、生成された読出しアドレスに基づく座標データの読出しおよび該当する処理部への座標データの供給を行ない、ステップにおいてウェイト状態設定時間が経過したか否かを判別し、経過していなければ、再びステップ の処理を行なう。逆に、ウェイト状態設定時間が経過していれば、ステップ においてプロセッサのウェイト状態を解決し、再びステップ の判別を行なう。
したがって、例えば第２図に示すようにｘ座標デー
タ、ｙ座標データ、ｚ座標データおよび対応する色デー
タとしてＲデータ、Ｇデータ、Ｂデータが同一ロー・アドレスに格納されているリスト・メモリからDDAへの転送を行なわせる場合には、データ・メモリ空間の予め定められた特定アドレスをアクセスしてプロセッサがウェイト状態になっている間に 1"ずつ増加するラム・アドレスを順次生成してリスト・メモリからのデータ読出しを行なうことができる。この結果、リスト・メモリからDDAへのデータ転送は、プロセッサによりメモリをアクセスする場合のインターフェース規格に制約されることなく著しく高速に行なうことができる。
＜実施例２＞
第３図はこの発明の座標データ転送装置を組込んだグ
ラフィック・ディスプレイ装置の要部を示すブロック図であり、プロセッサ（１）とリスト・メモリ（２）（第1020304050

特許２７３００１３6２図に示すように座標データおよび色データが格納されているもの）との間におけるデータ授受をバッファ（11）およびリスト・メモリ・バス（21）を介して行なうようにしているとともに、リスト・メモリ（２）からの読出しデータをリスト・メモリ・バス（21）およびバッファ（22）を介してDDAバス（23）に送出するようにしている。上記プロセッサ（１）から出力されるアドレスおよび制御信号がバッファ（12）を介して読出しアドレス生成部（３）に供給されるとともに、アドレスの下位ビットがセレクタ（13）に供給される。そして、読出しアドレス生成部（３）から出力されるアドレス（ 1"ずつ増加するコラム・アドレス）もセレクタ（13）に供給され、読出しアドレス生成部（３）から出力される選択信号に基づいてセレクタ（13）により選択されたアドレスをリスト・メモリ（２）に供給するとともに、再び読出しアドレス生成部（３）に供給することによりDDAに対するストローブ信号を生成する。また、読出しアドレス生成部（３）から出力されるウェイト解除信号をバッファ（14）を介してプロセッサ（１）に供給している。
さらに、順次変化するロー・アドレスを生成してリスト・メモリ（２）に供給するリスト・メモリ・アクセス部（４）（特開昭62−74164号公報参照）を有している。
上記セレクタ（13）は、アドレス生成部（３）から出力される選択信号に基づいて、プロセッサから出力されるアドレスの下位ビットまたはアドレス生成部（３）から出力されるアドレスを選択してリスト・メモリ（２）に供給するものであり、プロセッサ（１）が特定アドレスをアクセスしてプロセッサ（１）がウェイト状態になっている間にのみアドレス生成部（３）から出力されるアドレスを選択してリスト・メモリ（２）に供給する。
第４図は読出しアドレス生成部（３）の一例を示すブロック図であり、シリアル入力パラレル出力のシフト・レジスタ（31）と、非同期クリア可能なアップ・カウンタ（32）と、デコーダ（33）と、NANDゲート（34）とを有している。
上記シフト・レジスタ（31）は、入力端子およびクリア端子に、メモリ空間の特定アドレスをアクセスしたことを示すアクセス開始指示信号が供給されているとともに、タイミング入力端子に、メモリ・アクセスに適した周期の制御クロックが供給されている。そして、アクセス開始指示信号によって同時に立下るとともに、１クロックずつずれて立上る８個の出力信号（QA），（QB），…（QH）のうち、（QG）を反転させてNANDゲート（34）に供給しているとともに、（QA）および制御クロックをもNANDゲート（34）に供給しており、また、上記（QG）をウェイト解除信号としてバッファ（14）に供給している。上記出力信号（QA）はアクセス開始指示信号により立下ってから１クロック後に立上り、上記出力信号（QG）は７クロック後に立上るのであるから、出力信号（QA）が立上ってから出力信号（QG）が立上るまでの間だ

(4)7
けNANDゲート（34）が開き、制御クロックを出力信号（CK）として出力することができる。
上記アップ・カウンタ（32）は、クリア端子に、メモリ空間の特定アドレスをアクセスしたことを示すアクセス開始指示信号が供給されているとともに、タイミング入力端子に、上記NANDゲート（34）の出力信号（CK）が供給されている。そして、出力信号（CK）が供給される毎に 1"ずつ増加する３ビットのデータがリスト・メモリ（２）に対するコラム・アドレスとして出力される。
上記デコーダ（33）は、上記３ビットのデータを入力とし、かつNANDゲート（34）からの出力信号（CK）を制御信号として、各DDA（ｘ座標用DDA、ｙ座標用DDA、ｚ座標用DDA、Ｒデータ用DDA、Ｇデータ用DDAおよびＢデータ用DDA）に対するストローブ信号（XLOD）（YLOD）（ZLOD）（RLOD）（GLOD）（BLOD）を生成するものである。
上記の構成のグラフィック・ディスプレイ装置の動作を、第５図に示すタイミング・チャートを参照しながら説明する。
リスト・メモリ（２）に格納されている座標データを対応するDDAに転送する場合には、第５図Ｂに示すようにプロセッサ（１）から出力される入出力ストローブ信号（▲▼）をロー・レベルに立下げるとともに、データ・メモリ空間の特定アドレスをアクセスすべく予め設定された特定アドレスを出力すればよく（第５図Ｃ参照）、第５図Ｄに示すようプロセッサ（１）から出力される信号（▲▼）がロー・レベルに立下がる。そして、信号（▲▼）の立下がりと同期してアクセス開始指示信号（第５図Ｅ参照）が立下がるので、シフト・レジスタ（31）およびアップ・カウンタ（32）がクリアされる。この結果、シフト・レジスタ（31）の出力信号（QA）（QG）が共にロー・レベルに立下がる（第５図G,H参照）。しかし、出力信号（QA）は第５図Ｆに示す制御クロックの１周期後にはハイ・レベルになるのであるから、その後はNANDゲート（34）から制御クロックと等しい周期の出力信号（CK）（第５図Ｊ参照）が出力され、アップ・カウンタ（32）から 1"ずつ増加する３ビットのデータ（第５図Ｋ参照）が出力される。この３ビットのデータはコラム・アドレスとしてリスト・メモリ（２）に供給されるので、上記出力信号（CK）の周期でリスト・メモリ（２）の該当ロー・アドレスから順次変化するコラム・アドレスのデータが読出される。また、上記３ビットのデータは同時にデコーダ（33）に供給され、読出しデータに対応するDDA用のストローブ信号（第５図Ｌ〜Ｑ参照）が生成されるのであるから、出力信号（CK）の周期でリスト・メモリ（２）から順次読出されるｘ座標データ、ｙ座標データ、ｚ座標データ、Ｒデータ、ＧデータおよびＢデータをそれぞれ該当するDDAに供給することができる。
そして、上記データの転送が行なわれた後は、出力信102030

4050

特許２７３００１３8号（QG）がハイ・レベルに立上るので、出力信号（CK）がハイ・レベルに維持され続けるとともに、プロセッサ（１）に対するウェイト解除を指示する。
尚、リスト・メモリ（２）に対するロー・アドレスはリスト・メモリ・アクセス部（４）により供給される。
したがって、各DDAに必要なデータが転送されたことを条件として補間演算を行なうことができる。
この結果、第６図Ａに示すように、データ・メモリ空間の特定アドレスをアクセスした後、所定のCPUクロック数だけウェイトさせればよく、この期間に、読出しアドレス生成部（３）の制御下において著しく高速にデータ転送を行なうことができる（第６図Ｂ参照）。
また、プロセッサ（１）から出力されるアドレスを選択すべきセレクタ（13）を動作させることにより従来と同様の方法でリスト・メモリ（２）のアクセスを行なわせることもできる。
尚、この発明は上記の実施例に限定されるものではなく、例えば、デコーダ（33）をポリゴン・フィル処理の右辺用と左辺用とにそれぞれ設けることが可能であるほか、アップ・カウンタ（32）、デコーダ（33）およびNANDゲート（34）をプログラマブル・アレイ・ロジック化
して異なるフォーマットでリスト・メモリ（２）にデータが格納されている場合に対処し得るようにすることが可能であり、その他、この発明の要旨を変更しない範囲内において種々の設計変更を施すことが可能である。
＜発明の効果＞
以上のように第１の発明は、演算処理手段がウェイトしている期間に、座標データの格納規則に基づいて対応する読出しアドレスを順次生成してデータ格納手段に供給し、読出された座標データを直線補間手段に転送させるので、演算処理手段によりメモリ・アクセスを行なう
場合のインターフェース規格の制約を受けることなく高速に複数の座標データの転送を行なうことができるという特有の効果を奏する。
第２の発明も、演算処理手段がウェイトしている期間に、座標データの格納規則に基づいて対応する読出しアドレスを順次生成してデータ格納手段に供給し、読出された座標データを直線補間手段に転送させるので、演算処理手段によりメモリ・アクセスを行なう場合のインターフェース規格の制約を受けることなく高速に複数の座標データの転送を行なうことができるという特有の効果を奏する。
【図面の簡単な説明】
第１図はこの発明の座標データ転送方法の一実施例を示
すフローチャート、
第２図はリスト・メモリにおけるデータ格納例を示す
図、
第３図はこの発明の座標データ転送装置を組込んだグラフィック・ディスプレイ装置の要部を示すブロック図、第４図は読出しアドレス生成部の一例を示すブロック(5)特許２７３００１３910図、＊ 第７図および第８図は従来例におけるインストラクショ
第５図はタイミングチャート、ンフェッチと実行との関係を概略的に示す図。
第６図はプロセッサの動作とリスト・メモリ・アクセス（１）……プロセッサ、（２）……リスト・メモリ、動作とを対比する図、＊（３）……読出しアドレス生成部
【第１図】

【第２図】

(6)

【第３図】

【第４図】

特許２７３００１３

(7)

【第５図】

【第６図】

【第７図】

【第８図】

特許２７３００１３