1【特許請求の範囲】【請求項１】直線補間演算器を用いて多角形をスキャン
ラインに沿う線分に分解し、各線分毎にぬりつぶし画素
データを生成して画像メモリに書込むための制御装置において、画像メモリを複数のブロックメモリで構成するとともに、スキャンラインに沿う互に異なる線分に対応
するぬりつぶし画素データを生成する複数の直線補間演
算器を設け、直線補間演算器から出力される座標データに対応して該当するブロックメモリへの画素データの書込みを行なわせる制御信号を生成するタイミング制御手 10段、および分解された線分のスキャンラインと直交する方向の座標データに対応して該当する直線補間演算器を動作させる制御信号を生成する直線補間演算器制御手段を設けたことを特徴とする多角形ぬりつぶし制御装置。
【請求項２】直線補間演算器により生成される画素デー

2タのブロックメモリへの書込みが、ダブルバッファメモ
リを介して行なわれる上記特許請求の範囲第１項記載の多角形ぬりつぶし制御装置。
【請求項３】１個の直線補間演算器に対応させて複数個のブロックメモリを割当てているとともに、タイミング
制御手段が、１個の直線補間演算器により生成される画素データを順次異なるブロックメモリに書込む状態を選択するものである上記特許請求の範囲第１項、または第２項に記載の多角形ぬりつぶし制御装置。
【請求項４】タイミング制御手段が、スキャン方向の座
標データについては、ダブルバッファメモリの容量に対応する下位所定桁が変化するタイミングで制御信号を生成し、スキャン方向と直角な方向の座標データについては、最も最下位桁が変化するタイミングで制御信号を生成するものである上記特許請求の範囲第２項、または第(2)3３項に記載の多角形ぬりつぶし制御装置。
【請求項５】画像メモリがデュアルポートダイナミック
ランダムアクセスメモリである上記特許請求の範囲第１項から第４項の何れかに記載の画像メモリ書込み制御装置。
【発明の詳細な説明】＜産業上の利用分野＞
この発明は多角形ぬりつぶし制御装置に関し、さらに詳細にいえば、直線補間演算器（以下、DDAと略称する）の演算動作を停止させることなく、メモリに対する多角形ぬりつぶしデータの書込みを行なわせることができる
新規な多角形ぬりつぶし制御装置を提供することを目的としている。
＜従来の技術、および発明が解決しようとする問題点＞
従来からグラフィック・ディスプレイ装置においては、
画像メモリ容量を大きく必要があり、しかも全体として安価にする必要があるので、スタティックランダムアク
セスメモリ（以下、SRAMと略称する）は殆ど使用されておらず、ダイナミックランダムアクセスメモリ（以下、DRAMと略称する）が一般的に使用されている。
しかし、DRAMを画像メモリとして使用した場合には、画素データを生成するDDAの処理所要時間が一般的に１画
素当り40〜60nsec程度（TTLロジックによりDDAを構成した場合の達成可能な上限速度）であるのに、DRAMに対するアクセス所要時間が230〜400nsec程度であるから、多角形ぬりつぶしに必要な全画素データを画像メモリに書込む間において、DDAの演算動作を頻繁に停止しなければならないことになり、画像メモリに対するぬりつぶし
画素データの書込み所要時間が長くなって、結果的にぬりつぶし処理が施された画像の表示に必要な時間が著し
く長くなってしまうという問題がある。
このような問題を解消させるために、ラスタスキャン型
グラフィック・ディスプレイ装置において、第８図Ａに示すように、上位プロセッサ（図示せず）から供給される多角形の頂点データを入力として、各座標値毎に除算器（171）、および加算器（172）により、互に対向する
２辺の直線補間演算を行ない、直線補間演算結果に基いて得られた線分の端点座標値を、ぬりつぶし画素データ生成のためのDDA（173）に供給している。そして、第８図Ｂに示すように、DDA（173）から出力されるぬりつぶ
し画素データを、スキャンラインに沿って所定数だけ一時的に保持するバッファメモリ（174a）（174b）を設けるとともに、各バッファメモリから出力される所定数の画素データが書込まれる画像メモリ（以下、フレームメ
モリと称呼する）（175）を設け、さらに、上記バッファメモリ（174a）（174b）の切替えを制御するとともに、フレームメモリ（175）に対してメモリタイミング
信号を供給するタイミング制御回路（176）を設けた構成のもの（以下、ダブルバッファ方式と略称する）が提供されている。尚、（177）は汎用プロセッサであり、

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特公平７−１２２９０５4（178）はメモリであり、（179）はI/Oインターフェースである。
上記ダブルバッファ方式について詳細に説明すると、各バッファメモリはそれぞれ１スキャンライン方向に８画
素分のデータを保持できるようにしたものが一般的であるから、この構成に基いて説明する。
このダブルバッファ方式においては、一方のバッファメ
モリに対してDDA（173）から出力されるぬりつぶし画素
データを供給している間において、他方のバッファメモ
リに保持されていた最大８画素分のデータを一括してフレームメモリ（175）に供給するようにしている。
したがって、DDA（173）により８画素分のデータを生成するための所要時間が約400nsecとなり、フレームメモ
リ（175）に対するデータ書込み所要時間も最大で約400
nsecとなり、スキャンライン方向のぬりつぶし画素デー
タの生成速度とフレームメモリに対する書込み速度とが１画素当りに換算してほぼ等しくなるので、DDA（173）を殆ど停止させることなく、多角形のぬりつぶしを行なうことができる。
しかし、DDA（173）を殆ど停止させることなく画素デー
タを生成させた場合であっても、多角形をぬりつぶすた
めには、著しく多数の画素データの生成を行なうことが必要になるので、リアルタイム性を重視するグラフィッ
ク・ディスプレイ装置においては、不十分な多角形ぬり
つぶし速度しか達成することができないという問題がある。
さらに詳細に説明すると、第９図に示すように、任意方向に傾斜した20×20画素の多角形について考えた場合、DDA（173）を殆ど停止させることなく画素データを生成させ、フレームメモリ（175）に書込むことができれ
ば、ぬりつぶしを伴なわないワイヤフレーム表示を行なう場合には、80画素分のデータを生成してフレームメモ
リ（175）に書込むだけでよいのに対して、ぬりつぶしを伴なう表示を行なう場合には、400画素分のデータを生成してフレームメモリに書込まなければならず、単純計算を行なえば、必要な時間が５倍になってしまうことになるのである。そして、所要時間の差は、描画する多角形の大きさの２乗に比例して変化することになる。したがって、リアルタイム性を重視する要請が強い場合には、表示図形の不自然さを我慢して、ワイヤフレーム表示を行なうようにしている。
このような問題点を解消し、ぬりつぶし多角形の表示
を、リアルタイム性を確保した状態で行なわせようとす
れば、DDA（173）による画素データ生成速度を向上させればよいのであるが、TTLロジックにより構成されたDDA（173）の上限速度は、上述のように40〜60nsec程度であるから、DDA（173）を全く停止させることなくぬりつ
ぶしを行なわせた場合であっても、第９図に示す多角形に換算して毎秒62500〜41600ポリゴンの描画速度しか達成することができず、実際には、画素データ入出力等の(3)5オーバーヘッドを考慮すれば、毎秒50000〜33000ポリゴ
ン程度の描画速度しか達成することができず、３次元隠面処理、シェーディング処理等を行なう場合を考えれば、さらに低い描画速度しか達成することができないのである。
また、ECLロジックにより構成されたDDAを使用すれば、画素データ生成の上限速度を向上させることができるのであるが、ECLロジックでDDAを構成すれば、構成が大型化するのみならず、消費電力が著しく増加する等の不都合が発生し、さらには、ノイズの影響を受け易くなるという不都合が発生するので、一般的には、採用されていない。
＜発明の目的＞
この発明は上記の問題点に鑑みてなされたものであり、DDAによる画素データ生成速度よりも早い換算速度でス
キャンラインに沿う線分のぬりつぶし画素データを生成し、画像メモリに書込むことができる多角形ぬりつぶし制御装置を提供することを目的としている。
＜問題点を解決するための手段＞
上記の目的を達成するための、この発明の多角形ぬりつ
ぶし制御装置は、画像メモリを複数のブロックメモリで構成するとともに、スキャンラインに沿う互に異なる線分に対応するぬりつぶし画素データを生成する複数のDDAを設け、DDAから出力される座標データに対応して該当するブロックメモリへの画素データの書込みを行なわせる制御信号を生成するタイミング制御手段、および分解された線分のスキャンラインと直交する方向の座標デー
タに対応して該当するDDAを動作させる制御信号を生成するDDA制御手段を設けている。
但し、上記DDAにより生成される画素データのブロック
メモリへの書込みが、ダブルバッファメモリを介して行なわれるものであることが好ましい。
また、上記１個のDDAに対応させて複数個のブロックメ
モリを割当てているとともに、タイミング制御手段が、１個のDDAにより生成される画素データを順次異なるブ
ロックメモリに書込む状態を選択するものであることが一層好ましい。
さらに、上記タイミング制御手段としては、スキャン方
向の座標データについては、ダブルバッファメモリの容量に対応する下位所定桁が変化するタイミングで制御信号を生成し、スキャン方向と直角な方向の座標データについては、最も最下位桁が変化するタイミングで制御信号を生成するものであることが好ましい。
さらには、画像メモリとしては、デュアルポートダイナ
ミックランダムアクセスメモリであることが好ましい。
＜作用＞以上の構成の多角形ぬりつぶし制御装置であれば、DDAを用いて多角形をスキャンラインに沿う線分に分解し、各線分毎にぬりつぶし画素データを生成して画像メモリに書込む場合において、画像メモリを複数のブロックメ

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モリで構成しておくとともに、スキャンラインに沿う互に異なる線分に対応するぬりつぶし画素データを生成する複数のDDAを設け、DDAから出力される座標データに対応して該当するブロックメモリへの画素データの書込みを行なわせる制御信号を生成するタイミング制御手段を設けているので、DDA制御手段から出力される制御信号に基いて、各DDAにおいて、スキャンラインに沿う互に異なる線分を構成する画素データを同時に生成し、タイ
ミング制御手段により生成される制御信号に基いて対応するブロックメモリにぬりつぶし画素データを書込むことができる。
したがって、複数のDDAにより同時に生成されるぬりつ
ぶし画素データを同時に、それぞれ該当するブロックメ
モリに書込むことができ、１画素当りのデータ生成所要時間、およびデータ書込み所要時間を短縮して、全体としての多角形ぬりつぶし速度を向上させ、ぬりつぶし図
形表示のリアルタイム化を達成することができる。
そして、上記DDAにより生成される画素データのブロッ
クメモリへの書込みが、ダブルバッファメモリを介して行なわれる場合には、各DDAによる画素データ生成速度と、１画素当りの画像メモリへの画素データ書込み速度とを一致させることができる。
また、１個のDDAに対応させて複数個のブロックメモリを割当てているとともに、タイミング制御手段が、１個のDDAにより生成される画素データを順次異なるブロッ
クメモリに書込む状態を選択するものである場合には、
ブロックメモリに対するデータ書込み所要時間が長くても、全体としてみた場合における１画素当りのデータ書込み速度をDDAの画素データ生成速度と一致させることができる。
さらに、上記タイミング制御手段が、スキャン方向の座
標データについては、ダブルバッファメモリの容量に対応する下位所定桁が変化するタイミングで制御信号を生成し、スキャン方向と直角な方向の座標データについては、最も最下位桁が変化するタイミングで制御信号を生成するものである場合には、スキャン方向に連続する画素データが生成される状態において、スキャン方向の座
標データの下位桁をデコードしてダブルバッファメモリの切替えを行なわせるので、全体として画像メモリに対するデータ書込み速度を向上させることができ、逆に、
スキャン方向が変化した状態で、該当するスキャンライ
ン方向に連続する画素データが生成される場合には、ス
キャン方向と直角な方向の座標データの下位桁をデコー
ドしてダブルバッファの選択を行なわせるので、次に同一のダブルバッファが選択されるまでの間に画像メモリに対するデータ書込みを行なわせることが可能となり、全体として画像メモリに対するデータ書込み速度を向上させることができる。
また、上記画像メモリがデュアルポートダイナミックラ
ンダムアクセスメモリである場合には、画像メモリから

(4)7のデータ読出しに伴なうデータ書込みの禁止時間を大巾に減少させることができるほか、上記と同様の作用を達成することができる。
さらに詳細に説明すると、DDAによる演算所要時間がt1
であり、画像メモリに対するデータ書込み所要時間がt2（但し、t2＝nt1）であれば、画像メモリをｎ個のブロックメモリで構成し、各ブロックメモリに対応させてダ
ブルバッファメモリ、およびタイミング制御手段を設けておくことにより、DDAによる演算動作を停止させることなく、ダブルバッファメモリから対応するブロックメ
モリにデータを供給することにより、高速に画像メモリに対するデータの書込みを行なわせることができる。即ち、多角形ぬりつぶしを行なう場合には、DDAからスキャンライン方向に連続する画素データが順次生成されるのであるから、そのスキャンラインに対応するダブルバ
ッファメモリに対して順次所定数の画素データを供給し、所定数の画素データが供給された場合には、ダブル
バッファメモリを切替えて、再び所定数の画素データを供給することができる。そして、一方のバッファメモリに画素データを供給している間に他方のバッファメモリ
からブロックメモリに対して所定数の画素データを一括して供給することができる。この結果、DDAを常時動作させ続けながら画像メモリに対するデータの書込みをも連続的に行なわせることができる。
しかし、このようにダブルバッファメモリを介在させる構成を採用した場合には、ブロックメモリに対する１画
素当りに換算した画素データ書込み所要時間をDDAによる画素データ生成時間と等しくすることができるだけであり、多角形ぬりつぶし速度の限界がDDAによる画素データ生成速度によって制約されることになる。この問題
点を考慮して、画像メモリを複数個のブロックメモリで構成し、しかも、スキャンラインに沿う互に異なる線分に対応するぬりつぶし画素データを生成するDDAを複数個設け、さらに、DDAから出力される座標データに対応
して該当するブロックメモリへの画素データの書込みを行なわせる制御信号を生成するタイミング制御手段、および分解された線分のスキャンラインと直交する方向の座標データに対応して該当するDDAを動作させる制御信号を生成するDDA制御手段を設けているので、複数のDDAにより互に異なるスキャンラインに沿うぬりつぶし画素
データを同時に生成することができ、同時に生成されたぬりつぶし画素データについて、タイミング制御手段から出力される制御信号に基いて各DDAによる画素データ
生成速度と等しい速度で該当するブロックメモリに対してぬりつぶし画素データを書込むことができるので、全体としてぬりつぶし画素データの１画素当りに換算した
生成速度、およびブロックメモリに対する書込み速度
を、DDAの画素データ生成速度よりも著しく向上させることができ、多角形ぬりつぶし表示のリアルタイム性を達成することができる。

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8＜実施例＞
以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明の多角形ぬりつぶし制御装置の一実施
例の一部を示すブロック図であり、２辺のx,y,z値、およびインデックス値（以下、Ｉ値と略称する）に対応す
る辺補間回路（11）（12）…（14）（21）（22）…（24）と、上記辺補間回路（11）（12）…（14）（21）（22）…（24）から出力されるx,y値を入力とする１対のDD
A（31a）（31b）と、上記辺補間回路（11）（12）…（1
4）（21）（22）…（24）から出力されるｚ値、Ｉ値をそれぞれ入力とする１対ずつのDDA（32a）（32b）（33a）（33b）と、描画コマンドデータを取込むためのI/O
インターフェース（41）と、辺選択処理、辺補間データを供給するDDAの選択処理等を行なうプロセッサ（42）と、メモリ（43）とから構成されている。
尚、上記各辺補間回路、DDAは、それぞれ除算回路と、除算結果を累積加算する加算回路とから構成され、各補間処理を並行させて遂行することができるようにしている。
また、上記プロセッサ（42）は、図示しない上位プロセッサから伝送された頂点データに基いて、直線補間を行
なうべき２辺を選択するとともに、各辺補間回路（12）（22）から出力される補間データに基いてスキャンラインに対応するDDAを選択し、互に異なるスキャンライン
に対応する線分の直線補間を行なわせるものである。具体的には、例えば、後述する第２図の構成を採用する場
合には、上記補間データの下３桁目の内容が変化する毎に互に異なるDDAを選択するようにしている。
第２図はDDAにより生成されたぬりつぶし画素データを
画像メモリに書込むための構成を示すブロック図であり、画像メモリ（５）をそれぞれDRAMからなる４つのブロックメモリ（51）（52）…（54）で構成してあるとともに、各ブロックメモリに対応させてダブルバッファメ
モリ（61）（62）…（64）、およびタイミング制御回路（71）（72）…（74）を設け、DDA（３）から出力されるぬりつぶし画素データを上記ダブルバッファメモリ（61）（62）…（64）に供給している。
上記各ダブルバッファメモリは、１×８画素の容量を有する１対のバッファメモリから構成されており、DDA（３）から出力されるぬりつぶし画素データを８画素分だけ一方のバッファメモリに保持している間に、他方のバッファメモリに保持されている８画素分のぬりつぶし
画素データを一括して該当するブロックメモリに書込むことができるようにしている。
上記各タイミング制御回路は、DDA（３）から出力されるx,y座標値の下位所定桁をデコードし、デコードデー
タに基いてダブルバッファメモリ切替信号、ダブルバッ
ファメモリ選択信号、およびブロックメモリ選択信号を生成するものであり、選択されたダブルバッファメモリの一方のバッファメモリに対してDDA（３）から出力さ(5)9れるぬりつぶし画素データを供給するとともに、他方のバッファメモリに保持されているぬりつぶし画素データを一括して選択されたブロックメモリに書込むようにしている。具体的に説明すると、ｘ座標の下４桁目の内容が変化する毎、ｙ座標の最下位桁の内容が変化する毎、および線分の描画が終了する（DDAの制御カウンタの内容が０になる）毎にダブルバッファ切替信号を生成し、ｙ座標の最下位桁の内容が変化する毎にダブルバッファ
メモリ選択信号、およびブロックメモリ選択信号を生成する。
また、上記各ブロックメモリ（51）（52）…（54）は、それぞれデュアルプレーン構成であり、１つの画像を表示している間に、他の画像データの書込みを行なうことができるようにしている。
上記第１図、および第２図に示す構成の多角形ぬりつぶ
し装置においては、図示しない上位プロセッサから描画
コマンドデータが供給された場合に、辺補間回路（11）（12）…（14）（21）（22）…（24）により、各辺の補間を行ない、互に対向する２辺に対応する補間データを順次生成し、生成される補間データのｙ座標の最下位桁の内容が変化する毎にDDA（31a）（32a）（33a）、或はDDA（31b）（32b）（33b）に対して補間データを供給することにより、両DDAにおいて、互に異なるスキャンラ
インに対応する線分の直線補間を行ない、順次ぬりつぶ
し画素データの生成を行なう。
そして、各DDAにおいて順次生成されるぬりつぶし画素
データは、DDAから出力されるぬりつぶし画素データに対応してタイミング制御回路から出力される制御信号に基いて何れかのダブルバッファメモリの一方のバッファ
メモリに供給され、他方のバッファメモリの内容が一括して対応するブロックメモリに書込まれる。
したがって、ブロックメモリに対するデータ書込み所要時間がDDAによるぬりつぶし画素データ生成時間の８倍であっても、ブロックメモリのリフレッシュ、ブロックメモリからのデータ読出しの期間を除いて、DDAによるぬりつぶし画素データ生成動作を停止させることなくぬ
りつぶし画素データのブロックメモリに対する書込みを行なわせることができる。
そして、この動作は、各DDAについて同時に行なわれるのであるから、DDAにより１つのぬりつぶし画素データが生成される時間内に２つのぬりつぶし画素データが生成され、しかも、各DDAから生成されるぬりつぶし画素
データを同時にブロックメモリに書込むことができるのであるから、実質的にブロックメモリに対するぬりつぶ
し画素データの書込み所要時間を、１画素当りに換算して、DDAによるぬりつぶし画素データ生成所要時間のほぼ1/2にすることができる。
そして、以上のようにして１つの画像データが書込まれた場合には、該当する画像メモリプレーンから画像デー
タを読出して画像表示を行なわせることができ、画像表

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10示を行なっている間に他方の画像メモリプレーンに対して次の画像データの書込みを行なわせることができる。
この結果、多角形のぬりつぶし速度を、DDAによるぬり
つぶし画素データ生成速度の２倍を上限として大巾に向上させることができ、自然な画像の表示を、リアルタイ
ム性を確保したままで行なわせることができる。
以上の実施例においては、同時にぬりつぶし画素データnを生成するDDAを２組設けているが、DDAを2 組設けて、
n
2 本の線分に対応するぬりつぶし画素データの生成を同時に行なわせ、多角形ぬりつぶし速度を一層向上させることもできる。但し、この場合には、辺補間回路（12）（22）から出力されるｙ座標データの下位ｎ桁の内容をデコードして、デコードデータの内容に対応させてDDAを割当てるようにする必要がある。
第３図は他の実施例を示す要部ブロック図であり、２組のDDAから出力されるぬりつぶし画素データをタイミン
グ制御回路を通して２×８画素のバッファメモリの該当する画素列に供給するようにしているとともに、２×８画素のバッファメモリを２つ１組とし、一方に対してぬ
りつぶし画素データが供給されている状態において、他方のバッファメモリからブロックメモリに対して画素データを一括して書込むようにしている。
したがって、この実施例の場合には、両DDAによるぬり
つぶし画素生成開始、およびぬりつぶし画素生成終了のタイミングの同期をとることにより、見かけ上のぬりつ
ぶし画素生成速度、およびぬりつぶし画素書込み速度を向上させることができ、リアルタイム性を著しく高めることができる。
第４図はDDA（３）から出力されるアドレスデータの特定の桁の内容の変化を検出するための構成を示すブロック図であり、DDA加算器（3c）からの出力データを順次レジスタ（81）（82）に供給するパイプライン構成を採用しておくことにより容易に行なうことができる。
即ち、第４図Ｂに示すように、上記レジスタ（81）（82）としてＤタイプのフリップフロップ（以下、Ｄ−FFと略称する）を使用し、第１段目のＤ−FF（81）のＤ入力端子にDDA加算器（3a）から出力されるｌ桁目のデータを供給し、第１段目のＤ−FF（81）のＱ出力信号を第２段目のＤ−FF（82）のＤ入力端子に供給し、さらに、
両Ｄ−FF（81）（82）のタイミング入力端子にDDAクロ
ック信号を供給する構成を採用すれば、両Ｄ−FF（81）（82）のＱ出力信号al,bl、および 出力信号 l, ｌが得られる。そして、得られた信号bl、および ｌをAN
Dゲート（83）に供給するとともに、信号al、およびｌをANDゲート（84）に供給し、両ANDゲート（83）（84）からの出力信号をNORゲート（85）に供給することにより、特定桁変化を検出する検出フラグを生成することができる。
第５図はｙ座標の最下位桁の変化、ｘ座標の最下位桁から所定数だけ上位桁の変化、および線分描画終了を、ｙ(6)11
座標の下位桁が所定の値である場合にのみ検出する回路構成を示しており、ｘ座標用のDDA加算器（86）、ｙ座
標用のDDA加算器（87）からの出力データを、それぞれ第４図の構成と同じ構成の回路に供給しているとともに、DDAダウンカウンタ（88）から出力されるフラグ（ダウンカウンタ（88）の内容が０の場合にハイレベルになるオーバーフローフラグ）、およびDDAから出力されるｙ座標データを入力として下位桁の内容が所定のブロックメモリに対応する値となった場合にハイレベルとなるデコーダ（89）からの出力信号をANDゲート（90）に供給している。そして、上記デコーダ（90）からの出力信号を全てのANDゲートに供給しているとともに、全てのANDゲートからの出力信号をNORゲート（91）に供給している。
したがって、上記の構成を採用した場合には、デコーダ（90）からの出力信号がハイレベルの場合において、ｙ座標の最下位桁の変化、ｘ座標の所定桁の変化、および線分描画終了に対応してNORゲート（91）から負論理のダブルバッファメモリ切替えタイミング検出フラグを出力することができる。
尚、第５図に示すデコーダ、およびAND−OR−INVERTER
は簡単にPAL（Programable Alley Logic）化することができる。
第６図は上記の実施例において例示された回路構成により生成されたダブルバッファメモリ切替えタイミング検
出フラグに基いてDDAを停止させることなく、DRAMのタ
イミング制御、およびダブルバッファメモリ切替えを行なわせるための回路構成を示す図であり、８つのＤ−FF（101）（102）…（108）を有している。
上記Ｄ−FF（101）は、図示しないCRTコントローラから出力される水平同期信号▲▼（第７図Ｃ参照）をタイミング入力とし、かつリード転送、或はリフ
レッシュを受付けたか否かを示すハンドシェーク信号▲▼（第７図Ｑ参照）をクリア入力として、DRAMに対するリード転送、或はリフレッシュの要求が発生しているか否かを示すＱ出力信号Q1（第７図Ｈ参照）を生成するものであり、このＱ出力信号Q1はそのまま、サンプ
リングストローブ信号SRCK（第７図Ｌ参照）をタイミン
グ入力とするＤ−FF（102）のＤ入力端子に供給され、DRAMに対する書込みサイクルか、リード転送、リフレッ
シュサイクルかを示すＱ出力信号Q2（第７図Ｍ参照）を生成する。
上記Ｄ−FF（103）（104）はダブルバッファメモリ切替
えタイミング検出フラグ▲▼（第７図Ｆ参照）を保持するものであり、互に選択的に動作する点を除けば、互に同一の動作を行なうようにしてある。即ち、上記Ｄ−FFの 出力信号を制御信号とするNANDゲート（109）を通してダブルバッファメモリ切替えタイミング検
出フラグ▲▼がＤ入力端子に供給されているとともに、１画素毎にレベルが変動するDDA画素ストロー

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ブ信号DDARCK（第７図Ｇ参照）がORゲート（110）を通してタイミング入力端子に供給されており、しかも、メ
モリ書込みサイクルが受付けられたことを示す負論理のハンドシェーク信号▲▼（第７図Ｒ参照）がORゲート（111）、およびANDゲート（112）を通してクリア入力端子に供給されている。そして、一方のＤ−FFに対応させて、Ｄ−FF（108）から出力されるＱ出力信号SEL
A（第７図Ｄ参照）、および 出力信号SELB（第７図Ｅ参照）がそれぞれORゲート（110）（111）に供給されており、他方のＤ−FFに対応させて、Ｄ−FF（108）から出力されるＱ出力信号SELA、および 出力信号SELBがそれぞれORゲート（111）（110）に供給されている。
したがって、ORゲート（110）に供給されているＱ出力
信号SELA、或は 出力信号SELBの内、ローレベルである側のＤ−FFがデータ保持用として選択され、DDA画素ス
トローブ信号DDARCKの立上りのタイミングでダブルバッ
ファメモリ切替えタイミング検出フラグ▲▼が取込まれる。但し、上記ダブルバッファメモリ切替えタ
イミング検出フラグ▲▼は、 出力信号により制御されるNANDゲート（109）を通して供給されている
ので｛信号BF1、BF2（第７図Ｉ、Ｊ）参照｝、バッファ
メモリフルの状態が発生しそうなタイミングでＤ入力端子に供給されると同時に後述するORゲート（113）に供給され、そのままホールドされる。
上記Ｄ−FF（105）は、次のダブルバッファメモリ切替
え状態に対応するＱ出力信号Q3を生成するものであり、出力信号をＤ入力端子に供給しているとともに、上記
負論理のハンドシェーク信号▲▼がタイミング入
力端子に供給されている。
上記Ｄ−FF（106）（107）は、グリッジを発生させることなく、クロックに同期したサンプリングストローブ信号SRCKを生成するものであり、メモリサイクル終了の２
クロック前を示す負論理パルス信号▲▼（第７図Ｏ参照）がＤ−FF（106）のタイミング入力端子に供給されているとともに、メモリサイクル中に必ず１回発生する負論理パルス信号▲▼｛例えば、DRAMのカ
ラムアドレスストローブ信号（第７図Ｐ参照）｝がプリセット入力端子に供給されている。そして、上記Ｄ−FF（101）のＱ出力信号Q1、および両Ｄ−Ｆ（103）（104）に対応するNANDゲート（109）からの出力信号をORゲート（113）を通してＤ−FF（107）のＤ入力端子に供給しているとともに、Ｄ−FF（106）（107）の 出力信号、およびサンプリングクロック信号SCK（第７図Ａ参照）を入力とするNANDゲート（114）からの出力信号をサンプリングストローブ信号SRCKとして出力し、Ｄ−FF（107）のタイミング入力端子にも供給している。そして、上記負論理パルス信号▲▼がＤ−FF（107）のクリア入力端子に供給されている。また、Ｄ−FF（107）のＱ出力信号を、立上りのタイミングでメモリサイクルが開始することを示すスタート信号（第７図Ｎ参(7)13照）として出力している。
上記Ｄ−FF（108）はダブルバッファメモリ切替え用の信号SELA、SELBをそれぞれＱ出力信号、 出力信号として出力するものであり、上記Ｄ−FF（105）のＱ出力信号がＤ入力端子に供給されているとともに、上記サンプ
リングストローブ信号SRCKがタイミング入力端子に供給されており、しかも、上記ORゲート（113）から出力信号ACOM（第７図Ｋ参照）がインバータ（115）を通して
Ｇ入力端子に供給されている。
したがって、Ｇ入力端子に供給される信号がローレベルで、しかもサンプリングストローブ信号SRCKが立上るタ
イミングで上記Ｄ−FF（105）からのＱ出力信号を保持し、このＱ出力信号のレベルに対応させて、互に逆レベルとなるＱ出力信号SELA、および 出力信号SELBを継続的に出力する。
さらに、負論理の初期化信号▲▼（第７図Ｂ参照）が上記Ｄ−FF（101）（103）（104）…（108）のクリア入力端子にそれぞれ供給されている。
第６図に示す回路の動作は次のとおりである。
先ず、電源投入時、或は処理中断時等に、初期化信号▲▼により必要な初期化を行なう。
その後は、負論理のハンドシェーク信号▲▼がタ
イミング入力端子に供給される毎にＤ−FF（105）のＱ
出力信号のレベルが交互に変化するので、Ｇ入力端子にローレベル信号が供給され、かつサンプリングストロー
ブ信号SRCKが立上るタイミングでＤ−FF（108）が上記
Ｑ出力信号を保持し、Ｑ出力信号のレベルに対応するＱ
出力信号SELA、および 出力信号SELBを出力することができる。したがって、Ｑ出力信号SELA、および 出力信号SELBのレベルに基いてＤ−FF（103）（104）の何れかが選択される。即ち、ORゲート（110）にローレベル信号が供給されている側のＤ−FFが選択される。
そして、選択された側のＤ−FFには、 出力信号により制御されるNANDゲート（109）を通して、Ｄ入力信号として、ダブルバッファメモリ切替えタイミング検出フラグ▲▼が供給されているとともに、ORゲート（110）を通して、タイミング入力信号として、DDA画素
ストローブ信号DDARCKが供給されているのであるから、DDA画素ストローブ信号DDARCKの立上りのタイミングでダブルバッファメモリ切替えタイミング検出フラグ▲▼を取込み、そのまま保持する。また、上記、ダブルバッファメモリ切替えタイミング検出フラグ▲▼は、Ｄ−FFのＱ出力端子から取出されるのではな
く、NANDゲート（109）の出力端子からそのまま取出されるのであるから、１画素分の遅れを伴なうことなく、
バッファメモリフルが発生するタイミングでORゲート（113）に供給され、Ｄ−FF（107）のＤ入力端子に供給されることにより、Ｑ出力端子から、メモリサイクルの開始を示すスタート信号を出力することができる。
そして、負論理のハンドシェーク信号▲
▼がタイ

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ミング入力端子に供給される毎に、Ｄ−FF（103）（104）の選択状態を切替えて、上記一連の動作を行なわせることができる。
第７図は第６図の回路の各部の動作を説明するタイミン
グチャートであり、T1の期間のおいて画像データを読出
すリード転送動作が行なわれ、T2,T3の期間において画像データの書込み動作が行なわれている。
したがって、第４図、および第５図に示す構成のタイミ
ング制御回路を各ブロックメモリに対応させて設けることにより、DDA（３）の演算動作を停止させることな
く、生成された画素データの画像メモリ（５）に対する書込み動作を順次行なわせることができる。
また、上記の実施例において、DRAMとして、デュアルポ
ートDRAMを使用すれば、表示のための読出し所要時間を大巾に短縮することができ、98％程度の時間をデータ書込みのために割当てることができるので、全体として、
画像メモリに対するデータ書込み所要時間を短縮することができる。
尚、この発明は上記の実施例に限定されるものではなく、例えば、全てのDDAに対して複数個のブロックメモ
リを割当てる代わりに、少なくとも１つのDDAに対して複数個のブロックメモリを割当てることにより、全体として見かけ上のぬりつぶし画素描画速度をDDAによるぬりつぶし画素生成速度を上回るようにすることが可能であるほか、ｎ×ｍ画素のダブルバッファメモリを用いるとともに、ｎ個のDDAから同時に出力されるぬりつぶし
画素データをダブルバッファメモリに供給することが可能であり、その他、この発明の要旨を変更しない範囲内
において種々の設計変更を施すことが可能である。
＜発明の効果＞
以上のようにこの発明は、画像メモリを複数のブロックメモリで構成しておくとともに、スキャンラインに沿う
互に異なる線分に対応するぬりつぶし画像データを生成する複数のDDAを設けておき、タイミング制御手段から出力される制御信号、およびDDA制御手段から出力される制御信号に基いて、上記複数のDDAにより同時に複数のぬりつぶし画素データを生成するとともに、互に並行させて該当するブロックメモリにぬりつぶし画素データを書込むようにしているので、必要やむを得ない期間を除いてDDAを停止させることなくぬりつぶし画素データの生成を行なわせ、１画素当りに換算したぬりつぶし画
素データの生成速度、および画像メモリに対する書込み
速度を、DDAによるぬりつぶし画素生成速度よりも早くして、自然な画像のリアルタイム処理を行なわせることができるという特有の効果を奏する。
【図面の簡単な説明】
第１図はこの発明の画像メモリ書込み制御装置の一実施
例の一部を示すブロック図、第２図はDDAにより生成されたぬりつぶし画素データを
画像メモリに書込むための構成を示すブロック図、

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第３図は他の実施例を示す要部ブロック図、＊ 第８図Ａは従来の多角形ぬりつぶし装置の構成を示すブ
第４図ＡはDDAをパイプライン化した状態を示す概略
ロック図、図、第８図Ｂは従来のダブルバッファ方式を概略的に示す
第４図Ｂはアドレスデータの特定の桁の内容の変化を検図、出するための回路構成の一例を示す図、第９図は多角形の一例を示す図。
第５図はアドレスデータの特定の桁の内容の変化を検出（11）（12）…（14）（21）（22）…（24）……辺補間するための回路構成の他例を示す図、回路、第６図はダブルバッファメモリ切替えタイミング検出フ（３）（31a）（31b）（32a）（32b）（33a）（33b）…
ラグに基いてDRAMのタイミング制御、およびダブルバッ…DDA、
ファメモリ切替えを行なわせるための回路構成を示す
10 （42）……プロセッサ、（５）……画像メモリ、
図、（51）（52）…（54）……ブロックメモリ、
第７図は第６図の回路図の動作を説明するタイミングチ（61）（62）…（64）……ダブルバッファメモリ、
ャート、＊（71）（72）…（74）……タイミング制御回路
【第３図】

【第４図】

(9)

【第１図】

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(10)

【第２図】

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(11)

【第５図】

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(12)

【第６図】

【第９図】

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(13)

【第７図】

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(14)

【第８図】

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