1【特許請求の範囲】【請求項１】任意の２点を始終点とし、前記始終点の間を複数に、等間隔に分割する各分割点の座標を演算することにより前記始終点の間を補間するグラフィックディ
スプレイ装置の直線補間器において使用される、前記始終点の間の変位量を算出するための除算器であって、前記始終点間の距離に基づいて定まる分割数を算出する分割数算出手段と、得られた分割数に相当する回数だけ変位量の加算を始点側より行なった状態で終点側の整数部に誤差を発生させ 10ない回数に除算器の減算試行回数を変更する減算試行回数変更手段と、変更された減算試行回数で除算器の減算試行を行ない、得られた除算結果を商レジスタに格納することを特徴とする直線補間器用除算器。

2【請求項２】除算器が、被除数、および除数を浮動小数点型式に変換したデータに基づいて除算を行なうものであり、被除数の指数に２を加算した回数だけ減算試行を行なうとともに、除算結果を商レジスタに格納するものである上記特許請求の範囲第１項記載の直線補間器用除算器。
【請求項３】商レジスタが、除算結果の桁に対応する所定桁部分から順にデータの入力を行なうものである上記
特許請求の範囲第２項記載の直線補間器用除算器。
【発明の詳細な説明】＜産業上の利用分野＞
この発明は直線補間器において、２点間を複数に分割する多数の点同士の間の変位量を算出するために使用される除算器に関する。
＜従来の技術＞

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従来からグラフィック・ディスプレイ装置等において直線補間器が使用されている。この直線補間器は、任意の２点を結ぶ線分を等間隔に分割し、両端点と中間の分割点の座標を連続的に演算するものであり、このために、互いに隣合う点同士の間の変位量を算出するため除算を行なうこと、および一方の端点の座標値を基準として上記変位量を順次累積的に加算することが必要である。そして、この直線補間器の処理速度は、例えばグラフィック・ディスプレイ装置の描画速度に大きな影響を与えるので、可能な限り高速であることが要求される。
ところで、上記隣合う点同士の間の変位量を得るための除算器として、従来から、第３図に示すように、被除数データが入力されたシフトレジスタ（21）と、除数データが入力されたレジスタ（22）と、両レジスタからのデータが入力される減算回路（23）と、減算回路（23）により多数回の減算試行を行なって得られた商を格納する商レジスタ（24）とからなる構成が採用されており、上記任意の２点間の分割数の多少に拘らず、商レジスタ（24）に格納可能な桁数の全範囲について商を得るまで減算試行を継続するようにしている。
＜発明が解決しようとする問題点＞
上記の構成の除算器であれば、必要以上に精度が高い商を得ることになり、減算試行回数が多いことに起因して除算時間が長くなるという問題がある。さらに詳細に説明すると、直線補間器においては、累積的に行なわれる加算回数が、任意の２点間の分割数により一義に定まるのであるから、この定まった回数の加算を行なった場合において整数部に誤差を生じさせない精度での除算を行なえばよいにも拘らず、物理的に演算可能な最高精度までの除算を行なっているので、必要以上の精度に対応する部分の除算に要する時間が無駄となり、この無駄な部分に対応する時間だけ除算時間が必要以上に長くなっていた。
＜発明の目的＞
この発明は上記の問題点に鑑みてなされたものであり、減算試行回数を減少させて除算所要時間を、直線補間器として必要な精度を損うことなく、短縮することができる直線補間器用除算器を提供することを目的としている。
＜問題点を解決するための手段＞
上記の目的を達成するための、この発明の直線補間器
用除算器は、補間を必要とする始終点間の距離に基づいて定まる分割数を算出し、得られた分割数に相当する回数だけ前記始終点間の変位量の加算を始点側より行なった状態で終点側の整数部に誤差を発生させない最小の回数に除算器の減算試行回数を変更し、変更された減算試行回数で除算器の減算試行を行なうものである。
但し、除算器が、被除数、および除数を浮動小数点型式に変換したデータに基いて除算を行なうものであり、被除数に指数に２を加算した回数だけ除算を行なうとと1020304050

特公平８−３８１３4もに、除算結果を商レジスタに格納するものであってもよい。
商レジスタが、除算結果の桁に対応する所定桁部分から順にデータの入力を行なうものであってもよい。
＜作用＞
補間を必要とする始終点間の距離に基づいて定まる分割数を算出し、得られた分割数に相当する回数だけ前記始終点間の変位量の加算を始点側より行なった状態で終点側の整数部に誤差を発生させない最小の回数に除算器の減算試行回数を変更し、変更された減算試行回数で除算器の減算試行を行なうことにより、始終点の間の距離が多種多様な線分が混在しているグラフィックディスプ
レイ装置において、各線分に必要な最小限の精度での除算結果を得ることができ、得られた除算結果を商レジスタに格納することができる。
上記除算回数が、被除数、および除数を浮動小数点型式に変換したデータに基いて除算を行なうものであり、被除数の指数に２を加算した回数だけ減算試行を行なうとともに、除算結果を商レジスタに格納するものであれば、仮数部同士を、被除数の指数に２を加算した回数だけ除算することにより、直線補間器用として必要な最小限の精度での除算結果を得ることができ、得られた除算結果を商レジスタに格納することができる。
商レジスタが、除算結果の桁に対応する所定桁部分から順にデータの入力を行なうものであれば、必要な桁数に対応する回数の入力データシフト、または入力桁切換を行なうのみで、全ての除算結果を商レジスタに格納することができる。
＜実施例＞
以下、実施例を示す添付図面によって詳細に説明する。
第１図は直線補間器用除算器の一実施例を示すブロック図であり、被除数データを型変換回路（１）に入力しているとともに、除数データを型変換回路（２）に入力している。この両型変換回路（１）（２）は、上記被除数データＡ、および除数データＢに基づいてそれぞれ符号Sa,Sb、仮数部Ａ′,B′、および指数部Na,Nbに対応するデータに変換するものである。そして、型変換回路（１）からの仮数部Ａ′をシフトレジスタ（３）に入力させているとともに、型変換回路（２）からの仮数部Ｂ′をシフトレジスタ（４）に入力させ、さらに上記両レジスタ（３）（４）からの出力データを加算回路（５）に入力させている。ここで加算回路（５）を使用したのは、２進数の演算において加算と減算とは実質的に同一だからであり、常に１のキャリー入力が与えられ、かつ片方の入力を１の補数（負論理）入力とすることにより、減算回路として作用するようにしている。また、上記型変換回路（１）からの指数部データNaが減算試行回数制御用のカウンタ（６）に入力されているとともに、型変換回路（２）からの指数部データNbが商レジ(3)特公平８−３８１３

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スタ（７）に入力されている。さらに上記加算回路＊ せるかを制御するとともに、キャリー出力データを、商（５）からの出力データをシフトレジスタ（３）にフィとして商レジスタ（７）に入力する。そして、上記カウードバックさせているとともに、加算回路（５）からのンタ（６）の内容により規定される回数（Na＋２）だけキャリー出力データをシフトレジスタ（３）、および商加算回路（５）による減算動作を遂行させることによ(Na‑Nb)‑(Nb+1)
レジスタ（７）に入力させている。
り、2桁から2桁まで桁数が（Na＋２）の以上の構成の直線補間器用除算器であれば、被除数デ商を得ることができる。尚、上記の構成においては、絶ータＡが、型変換回路（１）により符号データSaと絶対対値部分の演算結果のみが得られ、符号がどうなるか不値化データとに分離され、しかも、この絶対値化データ明でいるが、上記両型変換回路（１）（２）から出力さを、仮数部データＡ′の整数部が１となるよう正規化すれる符号データSa,Sbを図示しない符号判定回路に入力るとともに、指数部データNaを生成する。また、上記除 10 することにより判定することができる。
数データＢについても、型変換回路（２）により、同様
直線補間器においては、上記のようにして得られた商にして、符号データSb、正規化された仮数部データを、上記除数データとして入力されたデータＢの指数部
Nb(Nb+1)
Ｂ′、および指数部データNbを生成する。そして、上記データNbに対応させて2 から2−１までの間の回(Na‑Nb)
被除数データＡの指数部データNaがカウンタ（６）に入数だけ加算するのであるから、上記のように、2‑(Nb+1)
力されることにより、加算回路（５）による減算試行回桁から2桁までのデータとして得られる商を上記数を（Na＋２）回となるよう制御する。そして、このカ回数だけ加算しても、整数部に誤差が生じることはな
ウンタ（６）による制御下において、上記両型変換回路
く、正確な各分割点の座標を得ることができる。さらに（１）（２）からの仮数部データＡ′,B′をそれぞれシ
詳細に説明すると、商が固定小数点型式で表現されてい‑(Nb+1)
フトレジスタ（３）、除数レジスタ（４）を通して加算る場合において、商の演算を2桁で打ち切ったと‑(Nb+2)
回路（５）に入力することにより、１回づつ減算動作を 20 すれば、2桁以降に誤差を生じる。この場合の打遂行し、この加算回路（５）からのキャリー出力データ
ち切り誤差ｅは、‑(Nb+1)
が１であるか０であるかに対応させて、加算回路（５）ｅ＜2(Nb+1)
からの減算結果データをそのままシフトレジスタ（３）であり、2−１回の加算を行なった場合の累積加に入力するか、シフトレジスタ（３）の内容をシフトさ＊
算誤差Ｅは、となり、累積加算誤差が整数部に与える誤差は１より小さいことが分かる。
したがって、Ｂ回の加算によって整数部に誤差を生じ 40させないようにするには、商を‑(Nb+1)
2桁目まで求めれば充分である。
第２図は商レジスタ（７）の構成を示す電気回路図であり、各桁のデータに対応するセレクタ（8a）（8b）…
（8n）、およびラッチ回路（9a）（9b）…（9n）を有している。そして、上記第１図の加算回路（５）からのキャリー出力データＣをバッファ（10）を通して上記各セレクタ（8a）（8b）…（8n）の一方の入力端子に入力しているとともに、上位桁のラッチ回路からの出力データを上記各セレクタの他方の入力端子に入力している。ま 50

た、クロック信号CLKをバッファ（11）を通して上記各ラッチ回路（9a）（9b）…（9n）のクロック入力端子に入力しているとともに、ロード信号LDをバッファ（12）を通して上記各ラッチ回路（9a）（9b）…（9n）のクリア端子に入力している。さらに、上記第１図の指数部データNa,Nbにより定まるストア・ポインタSPが、上記ロード信号によって入力されるレジスタ（13）と、このレジスタ（13）に格納されたストア・ポインタSPが入力されるデコーダ（14）とを有し、デコード信号を上記各セレクタ（8a）（8b）…（8n）のセレクト入力端子に入力することにより、所定の１のセレクタのみがキャリー出力データＣを対応するラッチ回路に入力するようにしている。

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したがって、デコーダ（14）からのデコード信号によ＊ 部に誤差を生じない最小の回数に除算器の減算試行回数
り、順次１のセレクタがキャリー出力データをラッチ回を変更して、変更した減算試行回数で必要最小限の精度(Na‑Nb)‑(Nb+1)路に入力し、2桁から2桁までのデータとで除算器の減算試行を行なうので、除算所要時間が短縮して得られる商が上記第１図の加算回路（５）により浮され、グラフィックディスプレイ装置において大きな負動小数点型式で得られるものであっても、上記第２図の荷となる直線補間のために必要な所要時間を短縮するこ商レジスタを使用することにより、自動的に固定小数点とができるという特有の効果を奏する。
型式に変換することができ、しかも必要な全ての商デー
特に、商データを予め判明している桁の範囲内に直接タを商レジスタに格納するための所要時間を、減算試行格納する構成とした場合には、より一層の高速化を達成回数が少なくなっていること、および必要な桁に対するすることができるという効果を奏する。
格納動作を行なわせるのみでよいことに対応して減少さ 10 【図面の簡単な説明】せることができる。
第１図は直線補間器用除算器の一実施例を示すブロック‑(Nb+1)
上記の構成の商レジスタは、格納開始桁を2桁図、とし、キャリー出力データを格納する毎に格納データを
第２図は商レジスタの一実施例を示す電気回路図、シフトアップさせるようにしているが、キャリー出力デ
第３図は除算器の従来例を示すブロック図。
(Na‑Nb)ータを2桁から順次下位桁に向かって格納する構（１）（２）…型変換回路、（３）（４）…シフトレジ成とすることもできる。
スタ、（５）…加算回路、（６）カウンタ、（７）…商＜発明の効果＞
レジスタ、セレクタ（8a）（8b）…（8n）、ラッチ回路
直線補間を行なうに当たって、始終点間の距離に基づ（9a）（9b）…（9n）、（13）…レジスタ、（14）…デいて定まる分割数に相当する回数だけ前記始終点間の変コーダ位量の加算を始点側より行ない、このとき終点側の整数＊20
【第３図】

(5)

【第１図】

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(6)

【第２図】

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