システム･デザイン･フォーラム2013

第３回LPBフォーラム「実演!! LPBはここまで来た!」～リファレンスフローのデモと効果の考察～

日時：2013年 11月 20日（水） 13:00～14:45
場所：パシフィコ横浜 EDS Fair特設ステージ

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出演者紹介
出演者氏名

会社名

所属･役職

福場

義憲

JEITA LPB相互設計WG 主査(株) 東芝 セミコンダクター&ストレージ社

ミックスドシグナルIC事業部
設計技術開発部
設計インフラ技術担当主幹

大槻隆志

JEITA LPB相互設計WG標準化SWG主査(株)リコー

新規事業開発センター
シニアスペシャリスト

中川祐之

JIETA LPB相互設計WGフォーマットSWG主査
富士通VLSI(株)ASIC･COT開発統括部
第３設計部 プロジェクト課長

村田洋(株)ジェム・デザイン・テクノロジーズ

代表取締役

益子

行雄

日本ケイデンス・デザイン・システムズ社

テクニカルフィールドオペレーション本部
シニアマネージャー

古賀

一成

(株)図研

EDA事業部 EL開発部
ELNセクションパートナー

関茂雄(株)日本サーキット

EMS開発部 部長

渡辺亨

アンシス・ジャパン(株)技術部 第二技術本部 第4グループ
シニアアプリケーションエンジニア

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Agenda JEITA LPB-WG 標準化活動について
 LPB標準フォーマットについて リファレンス・フローのデモと効果の考察

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システムデザインフォーラム２０１３

JEITA LPB-WG
標準化活動について
2013年11月２0日

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■ ＬＰＢ標準フォーマットとは

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■ 設計現場における課題
設計現場における課題

LPB協調設計における課題

ボードＣ社① 設計者の主観による認識ずれ

パッケージＢ社
整合・翻訳
チップＡ社

整合・翻訳
整合・翻訳

② 全体最適に必要な情報の不明確さ③ 本来、設計に費やされるべき時間の浪費

設計現場では、ユーザーがツール間のデータフォーマット調整に対応。
作業に時間がかかり本来の設計に使うべき時間のロスが発生。

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■ JEITA LPB標準フォーマット
そのような現場課題への対応として、JEITA LPB-WGにてLPB標準フォーマットとして５つのファイルと用語集を策定

１．プロジェクト管理
２．ネットリスト
３．コンポーネント
４．デザインルール
５．ジオメトリ
６．用語集（M-Format） Management（N-Format） Netlist（C-Format） Component（R-Format） Design-Rule（G-Format） Geometry

１．プロジェクト管理
２．ネットリスト
６．用語集

５．ジオメトリ３．コンポーネント
４．デザインルール

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■ JEITA LPB-WG活動

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■ JEITA LPB-WG活動
JEITA LPB相互設計WG■ フォーマットＳＷＧ
・インターフェースフォーマットを検討・策定■ 広報ＳＷＧ
・活動内容を公開。ＳＤＦやＥＤＳ Fair、
Web公開の企画。

フォーマットＳＷＧ
ﾌｫｰﾏｯﾄＳＷＧ

標準化準備ＳＷＧ

広報ＳＷＧ■ 標準化準備ＳＷＧ
・ＬＰＢフォーマットの普及のための公開、標準化に向けての準備。

３つのSWGが連携することで、フォーマットの普及を図る■LPBフォーマットロードマップ

CY2009CY2010CY2011CY2012

CY2013

CY2014▲LPB V2.0▲LPB V2.1▲GoldenSample△Ref. Flow△GoldenSample(Updated)◆preparation◆LPB-WG start▲LPB V1.0●EDSFair2009

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B●EDSFair2011●EDSFair2011Nov.
●EDSFair2012

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■ LPBフォーラム
LPB-WGの枠を超えたCommunityとしてLPBフォーラムを設立■ Designer/EDA/Supplier Community■ EDAツール事例やLPB技術に対する議論・発表の場■ LPBフォーマットのブラッシュアップ■ ビジネスチャンスを広げる場としての活用

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Page10■ LPBフォーラム
http://www.lpb-forum.com/

活動経緯■ 2013年3月6日
第一回LPBフォーラム開催
・ＥＤＡベンダーのＬＰＢフォーマット
対応状況として、EDA事例発表等を実施。

■ 2013年9月27日
第二回LPBフォーラム開催
・標準化状況報告
・リファレンスフローについて議論

Forum■ 2013年11月20日
第三回LPBフォーラム（本ｾｯｼｮﾝ）■ 2014年3月4日
第四回LPBフォーラム開催予定

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■ 標準化活動状況

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■ いわゆる標準化とは？
標準化として定義されている役割
公平な市場競争の提供と企業の知的財産の保護を同時に成立させるもの

企業の本音は、・ロイヤリティ、ライセンス提供による利益拡大
・独禁法に違反することなく利益を獲得
そのための標準化

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■ JEITA LPB標準フォーマットは！

ＪＥＩＴＡ ＬＰＢ標準フォーマットはそのような一企業の利益を獲得するための標準ではありません。

■ JEITA LPB標準フォーマットは、・設計現場における共通言語
・サプライチェーンにおける情報伝達のための媒体として使われ、業界全体の力を集結し、ベクトルを合わせ、その結果としてＱＣＤの達成に至らせることを目的として策定しました。

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■ 標準化の意義
LPB標準フォーマットは策定されるだけでは意味が無く、現場設計者、
EDAベンダーにおいて普及しなければ目的を達しません。

普及にあたり、現場設計者、ＥＤＡベンダーの導入側立場としての■ 現場設計者のフォーマット使用にあたっての信頼性■ EDAツールへの導入理由のことを考えると、標準化というのは大きな意味を持つものであるとの考えに基づき、LPB-WGにおける標準化に向けての活動は必要と判断。

2012年度にLPB-WG内に標準化準備SWGが新設され活動を開始しました。

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■ 国際標準化■ 2012年度 標準化に関する調査、および議論を重ねました。
<観点>
・国際標準化をターゲット
・ＬＰＢ標準フォーマットの目的に対する適合性■ 2013年度 標準化へ向けての本格的活動開始。
2013年４月２５日 JEITA LPB-WG 標準化準備SWGにて、ＬＰＢ標準
フォーマットの国際標準化活動は、ＩＥＥＥから始めることに決定。

<活動内容>
・ロビー活動・標準化計画立案
・PAR(Project Authorization Request)作成/提出

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■ ロビー活動■ＤＡＣ（ Design Automation Conference）へ出展
６月３～５日 ＵＳＡ Austin にてJEITA LPB-WG活動展示＜主な内容＞
・ＬＰＢ－ＷＧ活動展示・説明・LPBフォーマットの紹介・効果のアピール
・ＥＤＡツールへの適用事例紹介
・ＩＥＥＥキーマンとの面談<成果>・IEEE/DASC(Desigin Automation Standards Committee)の全面的支持得られた。
・Cadence社/Mentor社に検討をはじめてもらうことになった。

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■ ロビー活動■ＪＥＩＴＡ－ＩＥＥＥミーティング
６月２１日 ＩＥＥＥ/ＤＡＳＣキーマンとミーティング ～横浜にて～ＩＥＥＥ/ＤＡＳＣ ： 委員長Stan Krolikoski(Cadence社）
副委員長Dennis Brophy氏(Mentor社）＜主な内容＞
・ＩＥＥＥ/ＤＡＳＣ側からDASC Standardについての最新情報、
およびJEITA LPBフォーマットに関するコメントをいただいた。
・ＪＥＩＴＡ側からJEITA LPB-WG活動について説明
・ＩＥＥＥ Ｓｔａｎｄａｒｄへ向けてのアドバイス<成果>
・LPBフォーマットの提案はvery interesting・LPBフォーマットは、情報流通にはvery important
・DASC側から今後の標準化へ向けてのSchedule提案いただいた。

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■ IEEE標準化に向けての活動ステップ

CY2013Aug.

CY2015

CY2014Dec.

Dec.

◆ PAR Creation◆ Create Draft Standard◆ DASC approval◆ WG Approval◆ NesCom approval◆ Ballot Group (BG) Formation（Project Authorization Request)(New Standard Committee)

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June

Apr.

◆ BG Vote ◆ RevCom approval(Review committee)◆ Recirculation
Ballot by BG

IEEE Standard !

◆ BG Approval

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■ PAR承認、そして現在
８月２８日

PAR（Project Authorization Request）最終案を提出

９月２４日

Project Number ”P2401”としてIEEEにてAsign完了→DASC Approval 9/27～2week voting for PAR

10月10日PARがIEEE/DASCにて承認。

<Next Step>

Nescom（New Standard Committee)Approval→12月の会議で採択される予定<現在>
Draft作成へ向けて準備中。

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Page20■ 最後に

LPB標準フォーマットは、日本発（初）のＥＤＡ関連国際標準として取り組んでおり、設計現場における共通課題への対応、そして世界に向けての日本のエレクトロニクス製品の競争力を高めることへの貢献となる標準であるという考えのもと、標準化活動を着実に続けて行きます。

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LPB標準フォーマットについて

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Deliverables
Item

概要

Status

LPB標準フォーマット

LSI-Package-Board
インターフェース・フォーマット

Ver.2.1公開中 (2013年3月～)
IEEE P2401として国際標準化がスタート

Golden Sample

EDA開発にも使用可能な
テスト用データ

公開中 (2013年3月～)

リファレンス・フロー

LSI-Package-Board
相互設計フロー

準備中 (2014年3月公開予定)★本日、ご紹介します★

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LPB標準フォーマット
LPB標準フォーマットは、下記5種類のファイルで構成（最新版:Ver.2.1）
フォーマット種別

概要

フォーマット書式(1)プロジェクト管理

M-Format

LPB全体のファイル管理

XML（独自）(2)ネットリスト

N-Format

ネット接続記述

Verilog-HDL（既存）※電源・GNDはコメントで注記(3)コンポーネント

C-Format

部品・制約・端子情報

XML（独自）(4)デザインルール

R-Format

設計ルール・材料特性情報

XML（独自）(5)ジオメトリ

G-Format

解析用形状データ

XFL Ver.1.0（アパッチ殿からドネーション頂いている）(1)プロジェクト管理(2)ネットリスト

LSI
PackageBoard(3)コンポーネント(5)ジオメトリ(4)デザインルール

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解析

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コンポーネント (C-Format)
Headerheader

ヘッダ

Globalunit

単位系の設定shape

padstackを構成する基本形状(Rectangle, Circle, Polygon)を定義

pad stack端子番号、x座標、y座標、端子名など
各レイヤに対するパッドの組み合わせを定義

ModuleComponent

入出力端子を定義

socketport

端子の形状、座標、名称を定義

port group

端子のグルーピング
交換可能な端子や端子グループを指定

power domain group

信号の電源ドメインを規程

swappable port/group

交換可能な端子/端子グループ

frequency

端子の動作周波数

constraint

特性インピーダンス、遅延、スキューなど
制約の定義

specification

機能ブロックの仕様を定義

reference

上位階層と機能ブロックの接続手続きを定義

placement

機能ブロックの配置

部品の配置情報

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［記述例］
<placement ref_module="SOC" inst="SOC" x="400"y="-6500" /><placement ref_module="DDR" inst="DDR0" x="37000" y="-3200" />Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

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Golden Sample
EDA開発にも使用可能なテスト用データとして「Golden Sample」を用意。
(LPB標準フォーマットVer.2.1に準拠しています)
Analog Signal(SMA x6)

FKB48

DDR3-1600Mbps

SOC PKG
SSTL15
GPIO

搭載部品

DDR

SOC
DIE
SSTL15

DDR

Xtal

TOP

PCIe x4

受動部品

Gen.2

Regulator

補足説明

SOC

DIE, PKGとも新規設計

DDR

既成品 (PKG品)

FKB48

既成品 (PKG品)

Regulator

既成品 (PKG品)

Xtal

既成品

受動部品

既成品

Edge Finger

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リファレンス・フロー
LPB-WGのプレゼンテーションをご覧になられた方や、LPBフォーラム参加者の声

 設計の流れの中で、いつ、どのようなデータが、入出力しているのか良くわからない。
 その際、LPB標準フォーマットを使用すると、何が良いのか?
何に役立つのか?
 LPBの出発点で必要なデータは何か? それらがどう変わっていくのか知りたい。

 リファレンス・フロー
 各ステップで変化するフォーマットの記述例
を用意

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リファレンス・フロー
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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育てるファイル、LPB
SoC Package

Flow

C

Top (Board)N

1

Block Diagram

C1

紙ベース

N1

紙ベース

2

LSI
外部仕様

C2

Pin座標あり
信号アサイン未N2

信号電源含むほぼ完成形

3

Floor Plan

C3

Pinアサインのリクエスト

4

PKG Pin
Assignment

C4

リクエスト対応
制約入る

5

Board
Pre Layout

C5

Pinアサインの修正リクエスト

6

PKG
Pre Layout

C6

Artwork反映し
た制約入る

7

Pre Layout
Check

8

PKG
Final Layout

9

Board
Final Layout

10

Final Layout
Check

LLPB
B

C8

C

N

C1

紙ベース

N1

紙ベース

C3

主要部品のみ仮置き

N3

部品は全部入っている

C5

Placementが変わる

C7

Decap、抵抗の
変更/追加

N7

部品の変更/追加C9Decap、抵抗の調整等

最終版

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Page29このあとすぐ

リファレンス・フローのデモと効果の考察 リファレンス・フローに沿って、LPBの設計過程を実演・説明• LPB設計者間で何を受け渡さなければならないのか• LPB標準フォーマットが何の役に立ったのか、何を達成したのか

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Page30(１)&(３) Set Maker
Block DiagramからFloor Plan

2013年11月20日
LPB相互設計WG

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(1) Block Diagram
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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適用事例の説明 ～モチーフ～

Block Diagram

Analog Input(3 channel)

Analog Output(3 channel)

DDR3-1600Mbps

FKB48

GPIO
24bit

GPIO
24bit

SOC
SSTL15DDR

LSI

PCIe x4

SSTL15Gen.2

DDR

Regulator

Edge Finger

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LSI詳細仕様 (1/2)<Features>

LSIC-0LSIC-1LSIC-2

・DDR3-Interface
・PCI-Express x4 Interface
・GPIO Bus (Input:3Byte, Output:3Byte)

仕様からPadをザックリ並べる
PKG Ball AssignからPad Assignを最適化する
設計制約を追加する

<LSI>
Size
Pad Pitch
Num. of Pads

7mm□
110um
240 (60x4)<Power/GND>GPIO

DDR-IF

GPIO PLL DDR-IF

GPIO

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B

VDD_CORE 1.2V for CORE
VSS_CORE GND for CORE
VDD_DDR 1.5V for DDR-IF
VSS_DDR GND for DDR-IF
VDD_PCI
3.3V for PCIeVSS_PCI
GND for PCIeVDD_GPIO 3.3V for GPIOVSS_GPIO GND for GPIO
AVDD
3.3V for PLL
AVSS
GND for Analog<Signal>
FKB48
clock 1
reset 1
GPIO 48
PCI-Express
clock 1pair
TX
4pairsRX
4pairsPCI

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DDR
CK
CA
DQ
DM
DQS
reset
ZQ

2pairs25
1622pairs
1
1

Other
XTAL

2

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LSI詳細仕様 (2/2)<Package>
Size
Ball Pitch
Num. of Balls
Num. of Layers

27mm□
1.0mm
276 Ball (3Row)
4

PKGC-0
PKGC-1
PKGC-2仕様からPKG Size、層構成、Ballを決める
Board考慮してPKG Ball Assign
設計制約を追加する<Power/GND>
VDD_GPIO 3.3V for GPIOVDD_PCI
3.3V for PCIeVDD_DDR 1.5V for DDR-IF
VDD_CORE 1.2V for CORE
VSS
VSS_PCI
VSS_DDR

GND for CORE & GPIO *1
GND for PCIe
GND for DDR-IF

VDD_PLL
AVSS

3.3V for PLL
GND for Analog*1) CORE GND and GPIO GND must join on the PKG

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(3) Floor Plan
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
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(3) Floor Plan
INPUT
PKG
PKG
ICs
ICs

C2
N2
C
N

WORK
(a) LPB読み込み(GEMDESIGN)(b) Gem⇒Design Force(c) フロアプラン
ピンアサイン(d) Design Force ⇒Gem(e) LPB書き出し(GEMDESIGN)

部品配置前

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OUTPUTNEXT

PKG C3TOP C3
TOP N3(4) PKG Layout(5) Board Layout

フロアプラン

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ピンアサイン

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(3) Floor Plan

既成部品の入力（ICs C, ICs N)
X2

GND
・・・
<module name="XTAL" type="OTHER" shape_id="SHAPE.16" x="0" y="0" angle="0" ><socket name="XTAL" ><default><port_shape padstack_id="PAD.6" /></default><port id="1" x="-2250" y="-1250" angle="0" name="X1" direction="inout" type="signal" /><port id="2" x="2250" y="-1250" angle="0" name="GND" direction="inout" type="ground" /><port id="3" x="2250" y="1250" angle="0" name="X2" direction="inout" type="signal" /><port id="4" x="-2250" y="1250" angle="0" name="GND" direction="inout" type="ground" /></socket></module>
・・・

XTAL
GND

X1

Pin座標のみ//-- Quartz crystal unit ---------------------module XTAL ( X1 , X2, GND) ;inout X1 , X2 ;inout GND ; /* PG_NET */endmodule

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ICs C

ICs N

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(3) Floor Plan

PKG C-Formatの変化（PKG-C2⇒C3）・・・<port id="A1"<port id="A2"<port id="A3"<port id="A4"<port id="A5"<port id="A6"<port id="A7"<port id="A8"<port id="A9"<port id="A10"x="-12500" y="12500"x="-11500" y="12500"x="-10500" y="12500"x="-9500" y="12500"x="-8500" y="12500"x="-7500" y="12500"x="-6500" y="12500"x="-5500" y="12500"x="-4500" y="12500"x="-3500" y="12500"

angle="0" name="NC" type="dontcare" />angle="0" name="NC" type="dontcare" />angle="0" />angle="0" />angle="0" />angle="0" />angle="0" />angle="0" />angle="0" />angle="0" /><port id="A1"<port id="A2"<port id="A3"<port id="A4"<port id=“A5”<port id="A6"<port id="A7"<port id="A8"<port id="A9"<port id="A10"x="-12500" y="12500"x="-11500" y="12500"x="-10500" y="12500"x="-9500" y="12500"
x=“-8500” y=“12500”x="-7500" y="12500"x="-6500" y="12500"x="-5500" y="12500"x="-4500" y="12500"x="-3500" y="12500"

angle="0" name="NC" type="dontcare" />angle="0" name="NC" type="dontcare" />angle="0" />angle="0" />angle=“0” name=“FKBDO[3]” direction="out" type="signal" />angle="0" name="FKBDO[0]" direction="out" type="signal" />angle="0" />angle="0" />angle="0" name="XTAL1" direction="inout" type="signal" />angle="0" />Pin座標のみ

PKG-C2

・・・
・・・

・・・

LLPB
B

PKG-C3

ネットアサイン情報が追加
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2013/11/20

Page39(3) Floor Plan
ボードフロアプラン結果出力（TOP-C3,N3）
・・・<module name="LPB_2012_SAMPLE" type="PWB" shape_id="rect_1" x="0" y="0" ><socket name="PCIE" ><port id="A1" padstack_id="BALL_1" x="-48900" y="-36550" name="" direction="inout" type="signal" /><port id="A2" padstack_id="BALL_1" x="-47900" y="-36550" name="" direction="inout" type="signal" />...
<component><placement ref_module="DDR" inst="DDR0" x="37206.5" y="-3223.2" z="200" angle="270" mount="TOP" /><placement ref_module="DDR" inst="DDR1" x="36947.6" y="15911.7" z="200" angle="270" mount="TOP" />・・・

TOP-C3
部品配置情報・・・
module LPB_2012_SAMPLE ();
wire
AGND
; /* PG_NET */wire
AVDD33; /* PG_NET */ネットリスト情報
wire[15:0]
DDRAD
;
wire
[2:0]
DDRBA
;
・・・
DDR DDR0 (.A(DDRAD),.BA(DDRBA),.CAS_N(DDRCAS),.CK(DDRCK0_P),・・・
DDR DDR1 (.A(DDRAD),.BA(DDRBA),.CAS_N(DDRCAS),.CK(DDRCK1_P),・・・
FKB48 FKB48 (.AIN(FKBDO[7:0]),.AOUT(FKBDI[7:0]),.AVDD33(AVDD33),・・・
・・・

LLPB
B

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TOP-N3

2013/11/20

Page40LPB Formatのメリット
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

Board Artwork

Part Vendor,
基板メーカ(1) Block
Diagram

PKG N2(3) Floor Plan

TOP N3

PKG C5PKG C4TOP C3
TOP N3(5) Board
Pre Layout

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

PKG C6TOP C5EDAツールに依存せず、部品情報がやりとりできる。
PKG
G6
TOP G5(6) PKG(7) Pre Layout
Pre Layout ⇒ ツールごとの変換プログラムが不要に
Check
PKG R6TOP C7TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8

LLPB
B(10) Final
Layout Check

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2013/11/20

Page41LPB Formatのメリット
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG C6PKG G6

Part Vendor,
基板メーカ(1) Block
Diagram

PKG N2PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C3
TOP N3(5) Board
Pre Layout

TOP C5TOP G5

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

PKG R6
CADの生データを渡さなくてもフロアプランやTOP C7 TOP N7
ネットリスト情報が共有できる。
(8) PKG(9) Board⇒
ノウハウや機密情報の漏えいリスクを減らせる
Final Layout
Final Layout
PKG C8PKG G8

LLPB
B(10) Final
Layout Check

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2013/11/20

Page42

LPB Formatのメリット
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3基板メーカ

TOP C3
TOP N3(5) Board
Pre Layout

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5
部品ライブラリを簡単に作成できる。
TOP G5(7) Pre Layout
Check ⇒ 工数削減（１週間⇒１日）
TOP C7TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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2013/11/20

Page43

(4)&(6) LSI Vendor
Die PadとBGAのアサイン最適化

Packageレイアウト

2013年11月20日
LPB相互設計WG

LLPB
B

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2013/11/20

Page44Reference Flow
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

Die(4) PKG Pin
Assignment

PKG C2PKG N2PKG C3

PKG C6PKG G6PKG R6(3) Floor Plan

基板メーカ

TOP C3
TOP N3(5) Board
Pre Layout

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

TOP N3(7) Pre Layout
Check

TOP C7

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8PKG R8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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2013/11/20

Page45

(4)(6) Package設計の概要
LSI仕様

1. LSI仕様から、LSI DieのOutlineを作成
2. PCBフロアプランからPKGの初期アサインをゲット
3. 上記各情報に基づき、Package Layoutを行う

(1)仕様
PCB仕様

PCB
フロアプラン

D-Force

GemPackage

GemPackage(3)(5)LPB Exchange

Set Maker
Board Artwork

PKG設計

LSI
設計

LSI Vendor

ANSYS
SI/PI 解析

LLPB
B

APD

4. BGAアサインメントの変更要求→PCB
LSI Padアサインメント変更要求→LSI
5. Updated LPB → PCB/解析

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2013/11/20

Page46

(4) PKG Pin
Assignment
INPUT*Die 情報*PKG C3-BGA 仮assign-Pin Group

LLPB
B

WORK

OUTPUTNEXT(a) Die情報入力： 社内フォーマット
(b) PKG C3から、LSI Pad->BGA Ratsnest作成(c) Pad 変更によりRats Cross改善(d) LSI変更ができない部分のBGAアサイン
変更依頼 -> PKG C4 （PCB Layout)*PKG C4・LSI DrivenでのPKG BGAの再アサ
イン・LSIのピン情報に基づきPCBでの配線性向上のため、swappable
なピンの指定(5) BoardPre
Layout(6) PKG
Pre
Layout2013/11/20

Page47

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C-Formatの変化（PKG-C3⇒C4）・・・<port id="A1"<port id="A2"<port id="A3"<port id="A4"<port id="A5"<port id="A6"<port id="A7"<port id="A8"<port id="A9"<port id="A10"x="-12500" y="12500"x="-11500" y="12500"x="-10500" y="12500"x="-9500" y="12500"x="-8500" y="12500"x="-7500" y="12500"x="-6500" y="12500"x="-5500" y="12500"x="-4500" y="12500"x="-3500" y="12500"

angle="0" name="NC"angle="0" name="NC"angle="0" />angle="0" />angle="0" name="FKBDO[3]"angle="0" name="FKBDO[0]"angle="0" />angle="0" />angle="0" name="XTAL1"
angle="0" /><port id="A1"<port id="A2"<port id="A3"<port id="A4"<port id="A5"<port id="A6"<port id="A7"<port id="A8"<port id="A9"<port id="A10"x="-12500" y="12500"x="-11500" y="12500"x="-10500" y="12500"x="-9500" y="12500"x="-8500" y="12500"x="-7500" y="12500"x="-6500" y="12500"x="-5500" y="12500"x="-4500" y="12500"x="-3500" y="12500"

angle="0" name="NC"angle="0" name="NC"angle="0" />angle="0" />angle="0" name="FKBDO[5]"angle="0" name="FKBDO[2]"angle="0" />angle="0" name="VDD_PLL"
angle="0" name="XTAL1"
angle="0" />type="dontcare" />type="dontcare" />Floor Plan初期アサインをゲット
direction="out"direction="out"type="signal" />type="signal" />direction="inout" type="signal" />PKG-C3・・・

・・・
type="dontcare" />type="dontcare" />PKG Pre Layoutからアサイン変更
direction="out"direction="out"direction="inout" type="power" />direction="inout" type="signal" />

・・・

LLPB
B

type="signal" />type="signal" />Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

PKG-C42013/11/20

Page48C-Format変化（PKG-C3⇒C4）<!-- Swappable Group --><!-- Swappable Port -->PKG-C3<!-- Constraint --><!-- Swappable Group --><swappable_group><ref_portgroup name="FKB_DIN_BYTE0" /><ref_portgroup name="FKB_DIN_BYTE1" /><ref_portgroup name="FKB_DIN_BYTE2" /></swappable_group>・・・<!-- Swappable Port --><swappable_port><ref_port name="DDRDQ[0]" /><ref_port name="DDRDQ[1]" /><ref_port name="DDRDQ[2]" /><ref_port name="DDRDQ[3]" /><ref_port name="DDRDQ[4]" /><ref_port name="DDRDQ[5]" /><ref_port name="DDRDQ[6]" /><ref_port name="DDRDQ[7]" /><ref_port name="DDRDM[0]" /></swappable_port>
・・・

スワップ可能の制約を追加<!-- Constraint -->LLPB
B

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PKG-C42013/11/20

Page49(6) PKG Pre-Layout
INPUT*PKG C4-(4)の自分のassignの結果*PKG C5-(5)のPCBからF.B. （改善された
アサイン）

LLPB
B

A)
B)

WORK

OUTPUTNEXT

PKG C4読み込み同時にPKG C4 → Board Layout
PKG C5の読み込み*PKG C6・FixしたPKG BGAアサイン*PKG G6
・解析用のLayout Data
*PKG R6・Rule, 材料特性

(7) SI/PI
check

PCBにてBGAアサインの最適化

C)

PKG Layout

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2013/11/20

Page50PKG設計 LPB Formatのメリット １
LSI Vendor

Set Maker

Board Artwork

Part Vendor,
基板メーカ(1) Block
LSI 仕様PKG BGAのアサインメントの反映がLPBの入力で一瞬で終わる
Diagram
EXCELからの変換が必要ない（今まではマニュアルでの入力でミスもある）(2) LSI
外部仕様

Die(4) PKG Pin
Assignment

PKG C2PKG N2PKG C3(3) Floor Plan

(6) PKG
Pre Layout

PKG R6(7) Pre Layout
Check

TOP C7

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8PKG R8LLPB
B(5) Board
Pre Layout

主要標準部品DDR, Regなど

TOP N3

PKG C5PKG C4PKG C6PKG G6TOP C3
TOP N3

ICs C
ICs N

(10) Final
Layout Check

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2013/11/20

Page51PKG設計 LPB Format のメリット ２
LSI Vendor

Set Maker

Board Artwork

Part Vendor,
基板メーカ

Block
LSI 仕様入力と同様、LSI
Pad, PKG (1)BGAのアサインメントfeasibilityのアートワークへのDiagram
フィードバックが早いし、先方も入力は一瞬なので、各プロセスの“待ち”が激減(2) LSI
主要標準部品PKG C2
ICs C
今まで“行って来い”のプロセスが1週間必要だったのが、1日でできる

外部仕様

Die
(4) PKG Pin
AssignmentICs N

PKG N2PKG C3(3) Floor Plan

(6) PKG
Pre Layout

PKG R6(7) Pre Layout
Check

TOP C7

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8PKG R8LLPB
B(5) Board
Pre Layout

TOP N3

PKG C5PKG C4PKG C6PKG G6TOP C3
TOP N3

DDR, Regなど(10) Final
Layout Check

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2013/11/20

Page52

PKG設計 LPB Formatのメリット ３
同一のフォーマットが各設計プロセスでシェアされているため、LSI, Set, PCBが
1. LSI仕様から、LSI DieのOutlineを作成
どこのプロセスにいても、全体の進行状況が理解できる
2. PCBフロアプランからPKGの初期アサインをゲット
常にアップデートされる最新の情報（C,R,)をシェア・確認できる
3. 上記各情報に基づき、Package Layoutを行う
“えーと、最新のPKG
Assignはどれだっけ？？”がなくなる
LSI仕様
(1)仕様

LPB Exchange Area

PCB仕様

PCB
フロアプラン

D-Force

GemPackage

GemPackage(3)(5)

Set Maker
Board Artwork

PKG設計

LSI
設計

LSI Vendor

ANSYS
SI/PI 解析

LLPB
B

APD

4. BGAアサインメントの変更要求→PCB
LSI Padアサインメント変更要求→LSI
5. Updated LPB → PCB/解析

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2013/11/20

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(5)PCBアートワーク
Board Pre LayoutからFinal Layout

2013年11月20日
LPB相互設計WG

LLPB
B

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2013/11/20

Page54Reference Flow
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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2013/11/20

Page55

(5)Board Pre Layout
INPUT
PKG C4TOP C3
TOP N3TOPR

WORK

OUTPUT(a) LPB読み込み(GEMDESIGN)(b) Gem⇒Design Force(c) 重要信号配線
PKG信号割り当て改善(d) Design Force ⇒Gem(e) LPB書き出し(GEMDESIGN)PKG C5TOP C5TOP G5(a)LPB読み込み

LLPB
B(b) Gem⇒Design Force

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NEXT(7) SI/PI check(c) 重要信号配線

2013/11/20

Page56

(5)Board Pre Layout
INPUT
PKG C4TOP C3
TOP N3TOPR

WORK

OUTPUT(a) LPB読み込み(GEMDESIGN)(b) Gem⇒Design Force(c) 重要信号配線
PKG信号割り当て改善(d) Design Force ⇒Gem(e) LPB書き出し(GEMDESIGN)PKG C5TOP C5TOP G5

NEXT(7) SI/PI check<port id="R24" type="signal" y="-1500" x="10500" name="DDRDQ[0]" direction="inout"/><port id="R25" type="signal" y="-1500" x="11500" name="DDRDQ[1]" direction="inout"/><port id="R26" type="signal" y="-1500" x="12500" name="DDRDQ[2]" direction="inout"/><port id="P24" type="signal" y=“ -500" x="10500" name="DDRDQ[3]" direction="inout"/><port id="P25" type="signal" y=“ -500" x="11500" name="DDRDQ[4]" direction="inout"/><port id="P26" type="signal" y=“ -500" x="12500" name="DDRDQ[5]" direction="inout"/>

PKG C4<port id="R24" type="signal" y="-1500" x="10500" name="DDRDQ[7]" direction="inout"/><port id="R25" type="signal" y="-1500" x="11500" name="DDRDQ[0]" direction="inout"/><port id="R26" type="signal" y="-1500" x="12500" name="DDRDQ[2]" direction="inout"/><port id=“P24” type=“signal” y=“ -500" x="10500" name="DDRDQ[6]" direction="inout"/><port id=“P25” type=“signal” y=“ -500" x="11500" name="DDRDQ[3]" direction="inout"/><port id=“P26” type=“signal” y=“ -500" x="12500" name="DDRDQ[4]" direction="inout"/>

LLPB
B

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PKG C5

2013/11/20

Page57Reference Flow
LSI Vendor
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3基板メーカ

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork

Set Maker(10) Final
Layout Check

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2013/11/20

Page58

(5)Board Pre Layout
INPUT
TOP
TOP
TOP

C3
N3
R

WORK
(a) LPB読み込み(GEMDESIGN)(b) Gem⇒Design Force(c) 重要信号配線
PKG信号割り当て改善(d) Design Force ⇒Gem(e) LPB書き出し(GEMDESIGN)(d) Design Force ⇒Gem

LLPB
B

OUTPUTNEXT

PKG C5TOP C5TOP G5(7) Pre SI/PI
Check(e) LPB書き出し(GEMDESIGN)

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2013/11/20

Page59

(5)Board Pre Layout
INPUT
TOP
TOP
TOP

C3
N3
R

WORK

OUTPUTNEXT(a) LPB読み込み(GEMDESIGN)(b) Gem⇒Design Force(c) 重要信号配線
PKG信号割り当て改善(d) Design Force ⇒Gem(e) LPB書き出し(GEMDESIGN)PKG C5TOP C5TOP G5(7) Pre SI/PI
Check<placement y="-8223.2" x="30206.5" mount="TOP" angle="270" z="200" inst="DDR0" ref_module="DDR"/> TOP C3<placement y="15911.7" x="36947.6" mount="TOP" angle="270" z="200" inst="DDR1" ref_module="DDR"/><placement y="-6500" x="400" mount="TOP" angle="0" z="200" inst="SOC" ref_module="SOC_PKG"/><placement y="22417.2" x="-8150.9" mount="TOP" z="20" inst="GRM1_C1" ref_module="GRM1"/><placement y="23603.4" x="-4479.3" mount="TOP" z="20" inst="GRM1_C2" ref_module="GRM1"/><placement y="-3223.2" x="37206.5" mount="TOP" angle=“90" z="200" inst="DDR0" ref_module="DDR"/><placement y="10911.7" x="30947.6" mount="TOP" angle=“90" z="200" inst="DDR1" ref_module="DDR"/>TOP C5<placement y="-6500" x="400" mount="TOP" angle=“45" z="200" inst="SOC" ref_module="SOC_PKG"/><placement y="22417.2" x="-8150.9" mount=“BOTTOM" z="20" inst="GRM1_C1" ref_module="GRM1"/><placement y="23603.4" x="-4479.3" mount=" BOTTOM " z="20" inst="GRM1_C2" ref_module="GRM1"/>

LLPB
B

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Page60Reference Flow
LSI Vendor
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3基板メーカ

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork

Set Maker(10) Final
Layout Check

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2013/11/20

Page61

(9)Board Final Layout
INPUT
TOP
TOP

C7
N7

WORK
(a) ボード設計（その他のsig/power）(b) LPB書き出し

OUTPUTNEXT

TOP C9TOP N9TOP R9(10) Final SI/PI
Check(a) ボード設計

LLPB
B

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2013/11/20

Page62フォーマットの遷移

C3
format

部品座標
端子情報
配線制約

LLPB
B

C9
format

部品座標
端子情報
配線制約
部品追加情報
配線制約（解析結果による）

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LPB formatのメリット
LSI Vendor
Set Maker
Board Artwork
1.CADツール間、解析ツール間での連携の輪が広がる（既存のツールでいままで不可能だった連携が可能になる、(1) Block
LSI 仕様Diagram
別途I/Fを購入する必要がなくなる。（設備コスト削減）(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

弊社の場合 4本だったライセンスが10本に増える!!
PKG N2(3) Floor Plan

TOP N3

PKG C5PKG C4(6) PKG
Pre Layout

PKG C6PKG G6PKG R6(7) Pre Layout
Check

TOP C7TOP C3
TOP N3

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
B(5) Board
Pre Layout

Part Vendor,(10) Final
Layout Check

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LPB formatのメリット
Board Artwork
LSI Vendor
Set Maker
2.ボード設計の工程ではSOCのピンの変更はできないことが多いがLPB-formatを使用することで簡単にピンの入替と伝達ができ、(1) Block
LSI 仕様信号の最適化が行えた。 Diagram(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2(3) Floor Plan

TOP N3

PKG C5PKG C4(6) PKG
Pre Layout

PKG C6PKG G6PKG R6(7) Pre Layout
Check

TOP C7TOP C3
TOP N3

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
B(5) Board
Pre Layout

Part Vendor,(10) Final
Layout Check

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(7)&(10)解析エンジニア
Pre / Final Layout Check

2013年11月20日
LPB相互設計WG

LLPB
B

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(7) Pre / (10) Final Layout Check
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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(7) Pre / (10) Final Layout Check
行った作業：(7) Pre Layout Check• クリティカルネットのシグナルインテグリティ・シミュレーション(10) Final Layout Check• PDN のパワーインテグリティ・シミュレーション• 放射ノイズ（遠方界、近傍界）シミュレーション

LLPB
B

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(7) Pre / (10) Final Layout Check
シミュレーションの Input：
各社レイアウトツール： 図研
Design Force CadenceAPD etc…



基板、パッケージ形状


配線パターン、ビア、パッド

プレーン、ポリゴン

etc…

G-Format
パッケージ
APD で設計

基板
Design Force で設計

電磁界解析ツール：
 ANSYSANSYS SIwave, ANSYS HFSS
 etc…

LLPB
B

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Page69(7) Pre / (10) Final Layout Check
シミュレーションの Input：
各社レイアウトツール： 図研
Design Force CadenceAPD etc…



搭載部品




Capacitor(C, ESL, ESR)

キャパシタ、インダクタ、抵抗Inductor (L)C-Format

制約項目
スキュー、周波数、etc…

Resistor (R)電磁界解析ツール：
 ANSYSANSYS SIwave, ANSYS HFSS
 etc…

LLPB
B

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Page70(7) Pre Layout Check
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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(7) Pre Layout Check
行った作業：(7) Pre Layout Check【クリティカルネットのシグナルインテグリティ・シミュレーション】• DDRIII（1.3GBps）ライトサイクルのタイミング検証 ダンピング抵抗は必要か？
 ODT の設定をどうするか？

 スキューはどの程度発生しているか？

LLPB
B

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(7) Pre Layout Check
モデル：

【基板】

【パッケージ】

G-Format

G-Format• Cadence APD にて設計
• 全ネットの配線済み• DQ の等張配線はされていない• 図研 DesignForce にて設計
• 1.5V電源、グランド、DQS, DQ のみ• DQS, DQ は等長配線済み

ANSYS SIwave
電磁界解析ツール上で統合

LLPB
B

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(7) Pre Layout Check
シミュレーション概要：【コントローラIC】• IC：IBIS モデル• DQ0～7には PRBS（666MHzサイクル）を入力【DDRIII】• IC：IBIS モデル• ODT：30, 40, 60, 120Ω をテスト
パッケージ&基板の DQS,DQ 信号 / ANSYS SIwave（電磁界解析）

LLPB
B

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(7) Pre Layout Check
シミュレーション結果：
アイパターン（ODT：30Ω設定（FAIL））
DQS

DQS と DQ0～7 の過渡波形

DQ0

アイパターン（ODT：60Ω設定（マージン最大））
DQS
DQ0【スキューの最大値（ODT=60Ω）】• 42.8ps（DQ5-DQ6）
アイパターンと過渡波形 / ANSYS DesignerSI（回路シミュレータ）LLPB
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(7) Pre Layout Check
シミュレーション結果：【AC Timing (JESD79-3E, Section 13.1)】• 過渡波形から自動的に合・非、タイミングマージンを算出• ODT：30Ωは FAIL、マージン最大は 60Ω

レーン毎のマージン

DQ それぞれのマージン

DDR3 Compliance Report / ANSYS DesignerSI（回路シミュレータ）LLPB
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(7) Pre Layout Check
シミュレーションの Output：(7) Pre Layout Check【クリティカルネットのシグナルインテグリティ・シミュレーション】• DDRIII（1.3GBps）のライトサイクルのタイミング検証 ダンピング抵抗は必要か？ ⇒ 不要
 ODT の設定をどうするか？ ⇒ 60Ω スキューはどの程度発生しているか？ ⇒ DQ5-DQ6で43.8ps⇨ 以上の情報を

LLPB
B(9) Board
Final Layoutに報告

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(7) Pre Layout Check
LPB Format と作業の工程のまとめ：
INPUT

WORK

OUTPUTNEXT

TOP C7(9) Board Final Layout

A-1. LPB Format の読み込み
A-2. 解析条件の設定、解析
PKG C6PKG G6TOP C5TOP G5以上、ANSYS SIwave
B-1. S-パラメータ、IBISモデル読み込み
B-2. 解析条件の設定、解析
以上、ANSYS Designer
C. Board Artwork へ結果のフィードバック

LLPB
B

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(10) Final Layout Check
LSI Vendor

Set Maker
LSI 仕様(2) LSI
外部仕様

PKG C2(4) PKG Pin
Assignment

PKG C3

PKG N2PKG C6PKG G6PKG R6(3) Floor Plan

TOP N3(7) Pre Layout
Check

TOP C7TOP C3
TOP N3(5) Board
Pre Layout

基板メーカ

ICs C
ICs N

主要標準部品DDR, Regなど

TOP R

基板材料

全実装部品
Discrete C（各受動部品含）
Discrete N

TOP C5TOP G5TOP N7(8) PKG
Final Layout(9) Board
Final Layout

PKG C8PKG G8LLPB
BPart Vendor,(1) Block
Diagram

PKG C5PKG C4(6) PKG
Pre Layout

Board Artwork(10) Final
Layout Check

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Page79(10) Final Layout Check
シミュレーション概要：

1.5V電源の電圧波形（電圧 vs. 時間）【コントローラIC】• IC：CPM（Chip Power Model / Apache RedHawk）• 1.5V 電源-グランド間に観測点としてポートを設定【レギュレータ】• DC 1.5V を供給【バイパスコンデンサ】• 1.5V 電源に16個搭載
パッケージ＆基板 / ANSYS SIwave（電磁界解析）

LLPB
B

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Page80(10) Final Layout Check
シミュレーション概要：【バイパスコンデンサ（詳細）】• コントローラ、DDRIII の
1.5V電源-グランド間に16個搭載

バイパスコンデンサの配置（基板の裏面） / ANSYS SIwave（電磁界解析）

LLPB
B

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(10) Final Layout Check
シミュレーション結果：パッケージ-基板のみ（G9, C9）
チップ-パッケージ-基板（G9, C9 + CPM）
チップ-パッケージ-基板、最適化後（G9, C10 + CPM）

コントローラIC 1.5V電源のインプットインピーダンス / ANSYS SIwave（電磁界解析）

LLPB
B

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(10) Final Layout Check
シミュレーション結果：

搭載しなくても OK!

C-Format
最適化後の部品配置に修正

Board Artwork へ
バイパスコンデンサの配置（基板の裏面） / ANSYS SIwave（電磁界解析）

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(10) Final Layout Check

3m 遠場の電界強度シミュレーション結果：

基板直上 1mm の磁界（100MHz）

基板直上 1mm の磁界（420MHz）CISPR 22 - Class A
CISPR 22 - Class B

3m 遠場と近傍界 / ANSYS SIwave（電磁界解析）

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(10) Final Layout Check
行った作業：(10) Final Layout Check【PDN のパワーインテグリティ・シミュレーション】• コントローラIC のインプットインピーダンス解析とコンデンサの最適化
 チップ-パッケージ-基板全体でのインピーダンスは？ ⇒ OK
 バイパスコンデンサの配置は適切か ⇒ 最適な配置に変更【放射ノイズ（遠方界、近傍界）シミュレーション】• コントローラIC の1.5V電源をノイズ源とした遠方界、近傍界解析

 遠方界は EMC の規格を満たしているか？ ⇒ OK
 近傍界のチェック ⇒ OK

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(10) Final Layout Check
LPB Format と作業の工程のまとめ：
INPUT

WORK

OUTPUTNEXT

TOP C10(11) Board Final Layout

A-1. LPB Format の読み込み
A-2. 解析条件の設定、インピーダンス解析
以上、ANSYS SIwave
PKG C8PKG G8TOP C9TOP G9B-1. S-パラメータ、IBISモデル読み込み
B-2. 解析条件の設定、シミュレーション実行
以上、ANSYS Designer
B-3. 解析条件の設定、放射ノイズ解析
以上、ANSYS SIwave
C. Board Artwork へ結果のフィードバック

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B

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(7) Pre / (10) Final Layout Check
LPB format のメリット• レイアウト（形状データ）及び搭載部品情報のやり取りをツール（CAD,
電磁界解析/シミュレータ）に依存することなく行うことができる• A社の CADデータは読めるが B社の CADデータは読めない ⇒ 改善
• CAD I/F のコスト削減• 都度、電話やメールで確認することなく、要求仕様、変更内容を全エンジニア間で共有できる（C, R は XML をベースとしている為）• スキューはどこまで許される？どの周波数まで気にすべき？ etc…
• どの部品が何処へ搭載されているのか？どう変更すべきか？ etc…

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各デザイナーの皆さん
LPB,, どうでしたか？

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LPBで大助かり！
Set Maker
ボード屋さん-Hand offした後、後段では部分最適化ではなく、全体最適化ができているので、ホントの最適化なっていて心強い半導体屋さん-変更のF.Bがあっという間に来たので助かった-PKG-PCBの接続がデータでできる
ので、TATが早くてトライが何回でもできる

今までＬＳＩはBlack Boxで最適化までは達成できなかたけど、今回はPCB Drivenの最適化もできて、とてもいいPCBができた。

解析屋さん
共通のフォーマットで各社のエンジ
ニア間で情報が共有できるようになり、解析のTATが短縮できた。
（これまでは各社それぞれのエクセ
ルシートや部品表で表現されており、
電話、メールで要求仕様や変更点をその都度確認しながら進めていた）

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LPB標準フォーマットを活用した相互設計に関する 意見交換の場として、第4回LPBフォーラムを開催します。皆様のご参加をお待ちいたしています。

第４回 LPB Forum
日時：2014年3月4日(火) 13時～17時
17時15分～(懇親会)

場所：JEITA大手センタービル４階
申込み：JEITA LPB相互設計WGホームページにて受付中
www.jeita-edatc.com/wg_lpb/home/lpb.html

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