計測自動制御学会東北支部帯180回研究集会（19粥ふ叫
資料番号180−15

制御向き状態空間ディジタルフィルタ用高性能VLSIプロセッサの設計と性能評価

DesignandPerfbrman亡eEvaluationofHigh−Perfbrmanc
VLSIProces＄OrSuitablefbrControISystemsfbr
State−SpaceDigitalFilters
0千葉晃司暮．恒川佳陸●，吉田等肝，三浦 守暮OKottiiChiba＋，Ybshit血一組nekm＋，HitoakiY偶hida＊，Mam0ruMiura＋＊岩手大学＊IwateUmiversity
キーワード：状態空間ディジタルフィルタ（8t血e−叩加edi由tal丘1te叫．高精度（hi由a∝ur呵），分散嫡男（di8tributedArithmetic）．高性能VLSIアーキテクチャ（high−Pe申rTTlanCeVLSI
且r仁山t印tⅦre），VLSI評価（VLSIevaluatio可

連絡先：〒020 盛岡市上田4−3−与岩手大学工学部情報工学科恒川研究室
千乗晃司，T巳l．＝（0196）21−6468，臨x．：（01鱒匹沌亜1．Ehm凪il：k血jlO亡18．1甘atO−Ⅶ．a亡．jp

1．はじめにクルフィルタを状態方程式で記述すれば．システ
ム理論的観点から近似と合成を統一的に行うこと

最近．計測・制御や通信など様々な分野で．ディが可能である．その結果．近似誤差と皇子北浜差ジタルフィルタが用いられるようになってきた．特が最小なSSDFの設計が可能となる1，2）．しかし，に制御の分野では，ディジタルフ

この方法で設計されたSSDFは係数行列が密とな置の設計が状態方程式を用いて行われている．状るため，出力当りの計算量が増加する．そのため，態方程式で表されるディジタルフィルタを状態空

現在の高性能シグナルプロセッサで高次のSSDF間ディジタルフィルタ（以下，SSDF）と呼ぶ．こを実現しても，音声程度の周波数領域の処理にしこではSSDFも これまでの伝達関数表現によるか使用できないという問題点があった．

狭義のディジタルフィルタばかりでなく，カルマ

そこで．われわれはSSDFの高椅度性に着目しンフィルタ．オブザーパ，レギュレータなどを含むて．分散演算を適用した高性能VLSIアーキテク

広義のディジタルフィルタとして扱う．

チャを提案してきた8）．ssDFにおいては量子化誤

ディジタルフィルタの設計においては．与えら差に対して最適合成が可能となるたが）．実現のれた仕様を満足するフィルタ係数を求めること（近際には必要語長を他の構造に対して最小化で書る．

似）だけでなく，量子化誤差が小さなフィルタ構

すなわち．計算時間が語長のみに依存する分散清造を決定すること（合成）が必要である．ディジ算を用いた本葉現法は，高次および多人力多出力−1−

PrqjectionDirectionの場合でも非常に高い処理速度が実現可能となる．

本研究では．分散演算に基づくSSDF用プロl」／■

セッサ右VISI設計システムPARTHEⅣ0Ⅳおよぴ

0 0 0 0 0 0

COMPASSを用いて設計し．その性能評価を行う．
その結果，非常に高次な場合においても高速処理が実現可能となることを明らかにする．さらに．
フィルタの次数あるいは入出力数が増加した場合．
他の実現法では処理速度別大善く低下してしまうのに対して，本巣現法では高速性がほぼ一定に保たれることをVISI評価によって明らかにする．

2．分散演算を適用した高性能VLSIアーキテクチャ

屯眈＋山郁川い舶一山γ■（迫γt（山九脚2．1状態空間ディジタルフィルタ
線形システム理論によれば，有限次数の線雅r脚ー＝gf」れ〝＋Z血時不変システムl享つぎの状態および出力方程式に

KE：Filtercoc伍cieJTL

ょって記述されが）．
Fig．1D8tadependence騨叩h丘IrSSDF．
茸（た＋1）＝A可た）＋月可可（1）

y（た）＝ロ訂（た）＋♪可可（2）

伝達阻致∬（ヱ）巷有する状態空間ディジタルフ

ィルタの構造は無限に存在する．すなわち．nx

ここで．ロ匝＝ま巾次の状態ベクトル，可可は沌の任意の正則行列rに対して．正J＝r￣1邸とr次の人力ベクトル．甘（叫まm次の出力ベクトル

状態ベクトルの牢換を行うと幸．叫ヱ）を有するである．また一 A．且．C．pはモれぞれmx†l．

他の構造はSSDFけ￣1A7，，T￣1β，￠r，叫によれXr，mXm mXrの実体数行列である．（1）．って一般的に記述される．状態空間ディジタルフィ（2）式によって妃述されるディジタル借号処理シルタでは．適当な等価変換行列アを選ぶことによっステムや制御システムを状態空間ディジタルフィて，係数量子化誤差と演算誤差が共に最小であり．

ルタ（St＆te−SpaceDigit81Filter＄）と呼び．これをSSDFIA，月，C，刀】と記述する．SSDF【A，凰C，か】の伝達関数∬（ヱ）はつぎのように得られる・かつリミットサイクルが発生しない最適合成が可能となが）．従って．状態空間ディジタルフィルタを用いれば，非常に高精度なフィルタリングが可∬（z）＝亡（z∫−A）￣1月＋β能となる．そ取結果，仕様に対して必要静長を最（3）

ここで，状態ベクトル可可がシステムの遅延要小化できる．

素の出力を表し．行列A．且 C．βの各要素がシ

2．2 高並列システムアーキテクチャ

ステムの係数に対応すると菖．SSDF【A，旦C，叫は伝達関数ガ（ヱ）を有する状態空間ディジタルフィ

本俸では．先に提案した状態空間ディジタルルタの一つの構造（乗算，加算卜遅延の組み合わフィルタ（以下SSDF）の高並列システムアーキテせ）を表している．

クチャの概要について述べが）．ゎれわれは．（1）．
−2−1）およぴy（た）のいずれの処理時間も．各聞で同時に実行される（几＋r）項の内槙演算古求める時間でよい．

（3）更に，各PEにおける（爪＋ー）項の内境演算に対しては，パイプライン処理屋用いて処理の高速化を図る．Fig．3にPBの機能を示す・PEにはフィルタ係数用のメモリを内蔵きせる．出力はラッチ回掛こよって次のデータが出力されるまで保持される．

（4）各PEで内積演算を実行する鳩舎．各PE間Ⅳでは同一データを必要とするだけなので．グロー
バルバスを用いたデータ通信により実現で幸る．
パスの利用形態はブロードキャスト（1対多の通信）形である．このパスを用いることによって全PEでは同一命令を実行すればよく，従って1次元r＿畠珊のSIMD形プロセッサアレイ構成とすることがで

Fig・3 nlnCtionofPE・卓る．
（2）式の状態変数可た＋1）および甘（た）の各要素が同2．3 分散演算を適用したVLSIアーキテ

一データ巷用いた同時処理により実行されること

クチャに着目して．SSDFの並列化の手法としてFig．1に示すようなグローバルバス通借を用いたデータ依

われわれは，先のアーキテクチャに分散演算存グラフを考える．この並列化の手法は，PE放と（DistributedArithmetic）を適用して，大幅にハp滞在時間の大書さを極力抑えて，高いスループッドゥェア豊右減少した上耳次数および入出力赦トを持つVLSIアーキテクチャを得ることを目的とに依存することなく高速処理可能な高性能VLSIしている．このグローバルバスを用いたデータ依アーキテクチャを提案しが）．

存グラフに対して．Fig．1のように射影方向を取分散演算は．定係数の内瑞浪算をROMのテーり，Fig．2に示す1次元のシステムアーキテクチャ

ブルルックアップによって実現する計算手法であるを提案する．このシステムアーキテクチャは，任丁・8）．いま．項数〃の係数ベクトルα＝（叫…，叫）意の次数および多人力多出力に対して容易に拡張と変数ベクトル廿＝（叫，…，町Ⅳ）との内横可能なモジュール構造になっている．以下にそのⅣ

封＝肌＝∑叫構成法を示す．

（4）l＝1（1）この軍現法は．正次の状態ベクトルの各要を考える．ただし，−1≦叫＜1で．叫は月ビット素に対してPEl．PEコ，‥‥PEれを設け，m次の出の固定小数点形の2の補数表示である．つまり．

力ベクトルの各要素に対してPBn＋1．PEれ＋2．‥‥

β−1

叫＝【むH∑2￣里

PE廿十mを設けた1次元のプロセッサアレイ実現でた＝lある．と表される．ここで．坤ま叫のたビット目の値で0（2）並列度を（m＋m）とすることによって，荘（た＋または1である．（5）式を（4）式に代人すれば．内−3−（5）Fi苫・4 B8BicstruCtureOfdistrit）uted打ithmetic・
積演算瓜田は次式で示される．
β−1

y＝一叫冒，・■■，租）＋∑2￣叫軋・・・掲）㈹鳥＝1

ただし，缶は〃叫至，・‥，鳴）＝∑岬き（7）

Fig・5 Con貝印r＆tionofSSDFsystemu別ngdi昌一

1＝1

tribut，ed arithmetic．

である．

．呵．吋．可．可（8）式杏葉現するには，（桔‥り鳴）をアドレスとするROMに，人力変数の各ビットと係数との内続演算の結果串をテーブルとし七善書込んでおき．計算時にはテーブルを春原して得られた値も順次1ビット右シフトしながら加え合わせる操作を行えばよい．分散演算の基本的な構成法をFig．4に示す．

前述したSSDF用システムアーキテクチャでは，SIMD形のプロセッサアレイ構造になっているため．
状態変動元（た）の各要素は同時に求められる．従って．このアーキテクチャに分散演算を容易に適用

Fi苫・6 BasicstructureorPE．

可能となる．今．状態変数可可と出力y匝）の各要
r人力m出力m次の塘息乗算回載は（¶＋r）（m＋素が全て（m＋r）項の内接演算になっていることにm）回であり．ー，m，几が増加した場合，他の実現着目して，（1）．（2）式のー人力m出力れ次のSSDF法においては処理速度は大書く低下する．しかし，に対して分散演算を次式のように適用する．

（射式から明らかなように．分散演算を適用した

β⊥1

坤＋1）＝∑2￣j朝一甥

場合，多人力多出力あるいは高次の場合に対してJ＝1も．原理的には処理時間は語長βのみに依存した

月−1泄）＝∑2￣甥一朝
j＝1（8）実現が可能である．
用いることによって．設計仕様に対して必要語長ただし，は最小でよい．従って，出力の誤差特性を含めて
弼＝A㌔（呵＋月山（た）弼＝C∬J榊＋βJ囲

Ⅵ．SI化巷考えた場合，SSDFにおいては分散廟算

Sl叩I PAR■rHEHON

Thblel FilterspecificAtions．
Order

18

Number of input

1

Numberofoutput

1

Data．brm乱t

St叩Z COMPASS

14bitfixed−POint

hytIulD亡Si脚実現は非常に有効となる．
Fig．5にこの場合のシステム構成を示す また．Fig．8にはPEの基本構成を示す・このシステ
ム構成は，次数および出力敢の増加に対して．単に

Fig・T Desi辞IPr∝岱S．

PEを共通パスに対して拡張するだけでよく，従っPARTHENONによる作業は4つのフェーズにてⅥJSI化に適したモジュール構造となっている．

分けられる．最初価フェーズでは，動作記述言蕗

乱 フィルタの仕様と設計プロセス

SFLを用いてVLSIプロセッサの設計を行う．SFL
言語は．記述の基本単位をモジュールと呼び．複分散廟算を用いたSSDFの構成はフィルタ仕様数のサブモジュールを包含する階層表現が可能でに依存する．モこで．本章ではまず性能評価を行ある・このフェーズでは，プロセッサの機能とⅠ／0，うⅥ」SIプロセッサのフィルタ仕様を与える．次に，そしてサブモジュール間のインタフェースを設計すプロセッサの設計プロセスについて述べる．

る．第2のフェーズでは．シミュレータSECONDSを用いてモジュールの動作をソースレベルで検証

3．1 フィルタ仕様

する．第3のフェーズでは．シンセサイザSFLEXPわれわれが設計するVLSIプロセッサのフィルを用いて動作記述からゲート捷挽回路へ展開する．

タ仕様をTもblelに示す．プロセッサのフィルタ次

ここで論理的な簡単化が行われ，テクノロジに依数は18であり，このような高次のSSDFを実現す存しないネットリストが合成される．最後のフェーる場合，他の実現法では乗算回数が非常に膨大とズでは．オプティマイザOPT＿MAPを用いてテクなるため高い処理適度は望めない．フィルタ中人ノロジ・マッピングと回路の最適化を行い，テク力および出力数は1とし，数値のデータ形式は語ノロジ依存の東部品からなるネットリストを合成

長14ビットの固定小数点の2の補数表示とする．

する．実部品の情報は，実際のテクノロジに依存した物理特性や制約条件を毒己述したセル・ライブ

3．2 VtSIプロセッサの投計プロセス

ラリによって与えられる．
ⅥJSlプロセッサの設計プロセスは，Fig．丁に集2のステップでは，COMPASSを用いたレイ示すように2ステップに分けらる．第1ステップでアウト設計を行う．COMPASSで処理するネットはNTTが開発したVLSI設計システムPARTIIlシ

リストは．PARTI柑ⅣONから出力されたネットリ

Ⅳ0Ⅳを用いてプロセッサの高位設計を行う．PAR−

ストに対する簡単なフォーマット変換によって得THENONは．ハードウェア記述言語を用いた設計られるため．設計プロセスの移行が容易である．

から回路合成まで一貫して作業を行えるため．効

ここでパッドを配置したフロアプランの検討を行率的なプロセッサの設計を可能にする．

一5一

Fig・9 Memorywhichdevidedthefunction4＞．
PEの構成を考えた場合．7もblelの仕様を満たす関数用メモリをROMを用いてハードウェア実現するためには21ナウ一ドの膨大な容量が必要となる．この間題に対しては．メモリ客土を大幅

Fig・8 Blockdl喝rZLmOfVLSIproc饉＄Or・に減少する方法として．閑散中の分割化法が有効
い，チップを生成する．

な手段となる．すなわち関数引こ対して，分割数をqとして以下の処置を施す

4．VLSIプロセッサの設計

れ＋r

叫至，‥・，克．ー）＝∑叶りき

4．1VISIプロセッサの構成

l＝1
笥工

分散演算に基づくVLSIプロセッサのブロック

れ＋r∑叶り巨…＋∑中ロf
i＝ql

l＝l

図をFi苫．8に示す．甘止1elのフィルタ仕捷から．

叫u雪，…，埴出）＋… q

プロセッサは状態変数および出力の各要素を計算＋叫ち一，…，む烹巾）（10）するために17個のPEが必要となる．全てのPEの動作は．1個のカウンタを用いたステート・マシン

ここで．

としてプロセッサを設計することで容易に制御でq′＝（Q−1）匝＋「）＋1

卓る．つまり．プロセッサの動作は規則的であるた
これによって．容量の大きな関数用メモリをいく

め∴動作制御のために複雑な回路を必要としない．

つかの小容量のメモリの加算として実現で善．大各PEに対するデータ通信はブロードキャスト

幅にメモリ客土を減少で善る．われわれは，関数缶方式となるため，共通のデータバスを用いた実現の実現に必要となる馳印Mの面積を検討した上で．

が可能となる．また，PEの人力はビット・シリア

関数メモリの分割数を2とする．この場合の関数ルで十分である．従って，PE問の相互接続に必要メモリの構成をFig■9に示す これをFig．8のな配線数は大貴く抑えられる．

ROMに単に置き換えて使用すればよい．

Ⅵ．SIプロセッサの人力（叫）比PEヘビット

また阻赦用メモリの実現を考えた場合，ROMシリアルで送信されるため．人力のために必要なを用いるほかに論理ゲートによる実現が考えられ輪子の数は最小限に抑えられる．また．出力（机）る．しかし．種々のフィルタ係数に対してmMでの流れは滞在時間を減少するためにビットりヾラは記憶内容を変更するだけでよいが．論理ゲートレルとする．

実現ではプロセッサの設計をやり直す必要がある．

4．2 閑散用メモリの実現

従って．PEの関数用メモリはmMを用いて実現する．

−6−（11）

4．3 PEの構成
PEの処理は，ビット・シリアルで人力される各桁に対して連続的に行われるため，パイプライン処理を用いて高速化させることが有効である．

PEのブロック図をFig．10に示す．なお．計算時▲DD：l鑓仙■仙のオーバーフローを防ぐために，PE内部の括長は・RND：鵬Id¶■血・山一

CrM：T加■山間叫巾皿印旭「！和：馳姐叫由旭▲CC：血m山血整数部巷2ビット設けた16ビットとしている．

Fig．10 Blockdi＆grELmOfPEmodule．

ここで．PEのスケジューリングについて述べる．PEは．アドレス生成部，mMのアクセス乱加算部．2の補数生成部，演算部の5段のステージで構成される．関数用メモリとして用いるROM
は．クロックの立ち上がりでアドレスを内部でラッチし．そのアドレスが示す番地のデータをアクセスタイム分遅れて出力する．モのため．馳αMはアドレス生成部とアクセス部による2サイクルで実行される．加算部では，2個のROMの出力値右足し合わせて缶を計井する．なお．加算器はモジューFig・11Chipl町OutOftheVLSlproo醜Or．

ル化した4ビット桁上げ先見加算器を4佃用いて実現する．2の補数生成部では，符号ビットをアドレ

0．軸mCMOSスタンダードセル（ⅥJSIテクノロジ

スとして読み出された缶の値に対して2の補数をー社）である．回路の最適化では．菓部品の物理お計算し．モれ以外では処理を行わない．モして演よび制約条件と設計者が設定する設計条件をター

算部では．その借とアキュムレータの値をシフトゲットとしてセルの置換が行われる．われわれは加算する．ここで，算術シフトの際には有限語長高速なプロセッサを合成するために，動作マシンに起周する土子北浜差を考慮して丸め処理を施す．

サイクルの債をターゲット違反が残らない程度ま丸めの計算は．加算昔の桁上げ人力を利用して実で小さく改定する．その結果，マシン・サイクル現で善る．

34題で動作するプロセッサが合成された．

このようにPEを設計することによって．パイCOMPASSでは．PARrHEⅣ0Ⅳによって得らプラインのピッチはほぼ加算器の遅延時間まで抑れたネットリストを基にして．プロセッサのレイえられる．

アウト設計を行う．その結果．チップ化されたプ

4．4 回路合成とレイアウト設計

ロセッサの性能がVtSI評価できる．

動作記述された各モジュールをSECONDSを5．性能評価用いて動作確認した後，SFLEXPを用いて論理合

古．1 レイアウト評価成する．次に，OPT止IAPを用いてテクノロジ・マッピングと回路の最適化を行う．なお．実部品

Ⅵ．SlプロセッサのレイアウトをFig．11に示として用いたセル・ライブラリの設計ルールは，す．また．チップの性能をrmble2に示す．

−7−低下することはない．このような特性を明らかに

Trhble2 KeyperhrmELnCeOftheVLSIproce5SOr．

するために．フィルタの次数および入出力敦を変恥血pol脚0．恥mdouble−me七山

えたⅥ点Ⅰプロセッサの性能評価をFARTHEⅣ0Ⅳ

CMOSBt8nd乱rdeellを用いて行う．PARTHEⅣONによって得られる評

Systemclock

30IMI叫S卿Iplingfrequencyl・即【MH五】価結畢は．セル・ライブラリに物理情報として仮L且tenCy

600【叫想配線客土が含まれているため，COMPASSを用

ChipsiEe

8・6x6．机mm量】

Numberorg鵬窃

54，223・5k血司Powerdis5ip＆tion

0・31【W／MH五】Supply叩It昭島

古．0【ⅥⅣumberorpin＄

115

いてレイアウト設計したⅥ．SIプロセッサの性能とほぼ一致する．つまり．EAmENOⅣを用いたⅥ．SI評価によって．プロセッサの性能を十分知ることができる．
次数および入出力数の変化に対するVLSIプロ

セッサの性能を恥ble3に示す各フィルタ仕様に設計されたⅥ．SIプロセッサは．フィルタの次数が18と高次にもかかわらず．サンプリング周波対するROMの分割軌ま，実現に要するROMの客数1．87M馳という高速処理が可能である．これは，土および最大遅延時間を考点して決定する．掛こ，単一のDSPを用いた逐次処理によって実現しキ牧

ROMの遅延時間を加算蕃の遅延時間以下にする

舎と比較して，100倍以上（丁＝15伽憾のDSPの場ことによって，プロセッサの動作マシン・サイク合）も高速である叶また，滞在時間も叩n＄と非ルは一定に保たれる．その給諷 プロセッサのサ常に減少されている．プロセッサはROMを含めてンプリング周波数は，姐Mの出力を加算するス

5古刀00ゲート以下で実現され，そのチップ面積はテージの増減のみに依存する．すなわち．フィル

乱￠x8．βmm2と1チップ実現が可能な大童さであタの次数あるいは人力敷が増加した場合．分散演る．なお，ゲート敷は2人力NAND換算値である．

算を適用しない実現法では大書く処理速度が低下

ここで消費檻力の面からチップ性能を検討すしてしまうのに対して，本葉現法ではほぼ一定に保たれる．

る・Fig．11のレイアウトは動作周波数30MHEを想定して設計しており，プロセッサの消費電力はまた，信号線致に着目すると，1人力1出力の乱3Wとなる．本プロセッサをパッケージで実現す場合では18本だけでプロセッサを実現できる．阜

ることを考えた場合，この消費電力が問題となり人力8出力敷の場合においても123本の信号簸でうる．しかし，プロセッサの消費層力を3∬押とし実現可能となる．従って．分散演算を用いた本葉て設計した堵合でも，500KIh以上のサンプリン

現法では．大幅に信号振放を減少で書る．

グ周波数を実現で善．他の実現放と比べて30倍以6．おわりに上の高速イヒを達成している．

本研究では，われわれが先に提果した分散頗算

5．2 次数および入出力数の変化に対するを適用したVLSIアーキテクチャに基づく状態空間

性能評価

ディジタルフィルタ用VLSIプロセッサを設計しわれわれが提案したSSDF．のVISIアーキテクその性能評価巷行なった．その結果．フィルタの次チャは，分散演算を適用したことによって，次数あ数1￠．入出力敷1．桔長14ビットのSSDFを1チッ

るいは入出力数の変化に対して処理速度が大きくプ実現した線色非常に高次なフィルタにもかか−8−

Thble3 P8r8meter良心rtheVLSIrOOeSSOr．

2418Order

8

NumberoFinputs乱ndoutput81Wordlengthlbits】

14141414

DivisionnumberofROMs

l233M胱hinecycle【鮎】34343434

Execut・ioncycle

17181919

Samplingfrequency［MHz］

1．73

1．83

1．55

1．55

Powerdis軸且tion【W／MH五】

0．091

0．325

0．708

0．677

Numberofg且t岱【g血琶】

1軌1TO 5丁，095 118，897 110，163

NumberofsignB）pins

1￠81818181234）七山充隆．樋口龍雄＝ロボットとVLSIコンピュータ．日本ロボット学会酪＝＝．332Jは姐（19叫わらずサンプリング周波数1．即M馳（0．軸mCMOSスタンダードセル）の高速処理が実現可能となる

占）恒川佳隆，志田純一，川又政征．棟口龍雄：滞在時ことが明らかとなった．また，滞在時聞も8冊m昏と聞か卓わめて小さい状態空間ディジタルフィルタ

用高並列VLSIアーキテクチ十．計測自動制御学会

非常に減少させることがで重た．

論文集，甘卜凱1034／1040（1開118）恒川佳隆．三浦 守＝分散演♯を用いた制御向書

さらに，次数および入出力数の変化に対する性

状態空間ディジタルフィルケの高性能VLSIアーキ

テクチャ．電子情報通信学会論文誌A，JT8＿A−3．

能評価を行った結果，分散演算に基づくVLSIプロ

357／3朗（1995）

セッサでは処理速度の低下が極力抑えられ，ほぼ

7）P・Peled且ndB・Liu：AJleWhardw＆rereali2ihtionof
digit且1丘比er8，IEEETran8．A亡Ou白ti亡8，Sp恍d＝山d一定になることが明らかとなった．

S短n且IPro亡飽5ing．ASSP−2｝8，亜8／482（1974）

以上のことから，われわれが提案した分散演算

8）C．S・BurruB：Digital丘LterBtruCture8d尊Cribedtv
di8t，ribtltedarithmet，ic，IEEETlanBL．CiJICtLit8＆Jld

を通用した高並列VLSIアーキテクチャは．今後更Sy如m，CA＄−丑112，874／880（1977）に高いフィルタ次数および入出力数で高速化が要

9）大町慎太郎，恒川佳睦1関 享士臥志田純一：状態空間ディジタルフィルタのマルチDSP実現の検討．平成元年度屯気関係学会東北支部連合大会

求される分野において，非常に有効な実現法であると言える．

本研究を進めるにあたり．pARTHENONをご提供いただいたNTTデータ通信（株），および有益なご助言をいただいた（株）ADCの横川陸氏，山本和行氏，入江洋氏に心より感謝申し上げます．

参考文献
1）S．Y．Hvang：MinimumuncoTr8hntedunitnoi8e
in8tate−8paCedigitalfi1tering．IEEETr且tla，Acolh−
tic8，Speech and Si伊alProce朋iJlg，ASSP−25−4，273／281（1！I77）

2）樋口札粗川又政征＝状態空間ディジタルフィルタの有限語長実現問題．計測と制札3む12，991／1004（1983）

3）H．H．Lu．E．A．Lee and D．G・Me氾er5Chmitt：Fh5treCll柑ive丘Iteringwittlmultiple邑lowpro亡e55−

ingelement8，IEEETl且n5．，Circuits8ndSy8tem，
CA＄−32−11，1119／1129（19姉）−9−