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計測自動制御学会東北支部第266回研究集会（201l．7．20）
資料番号266−2

高周波・広帯域PLLを目的とした位相雑音特性に関する一検討

ACharacteristiconPhase−NoiseofPhase−LockedLoopfor
HighFrequencyandBroadbandUse
O保原秀康＊，萱野良樹＊，井上浩亭○＝ideyasu＝obara★，YoshikiKayano＊，＝iroshi−noue＊＊秋田大学大学院工学資源学研究科＊GraduateSchoolofEngineeringandResourceSciellCe，AkitaUniversity
キーワード‥ 位相同期回路（PhaseLockedLoop），位相雑音（PhaseNoise），ループフィルタ（LoopFilter），電圧制御発振器（VbltageControl）edOscil）ator），位相比較器（PhaseComparator）
連絡先：〒O10−8502 秋田市手形学園町l−1
秋田大学大学院工学資源学研究科 電気電子工学専攻 井上研究室

保原秀康，lt，1：018−889T2492，E−mail：hobara＠venus．ee．akita−u．aC．jp
1．はじめにステムなどの広帯域内での変復調の利用は，うになり，高周波・広帯域化というアプロー
チに対して，低位相雑音化にも着目する必要新たな信号伝送や信号処理の可能性を広げてがある．

いる［1］［2］．また，システムのlチップ集積化

VCO については高周波で発振するものが報告されており，位相比較器についても出力超広帯域（UltraWideBand：UWB）無線シ（SystemonChip．：SoC）を意図したシステムの（PhaseLockedLoop：PLL）は，広帯域通信およ電圧が線形性を保つようなものが報告されている［6］［7］．一方，PLL内に使用するループフ
ィルタ（LoopFilter：LF）は位相雑音を抑制す

び信号処理のキーとなる要素技術と考えられる重要な回路であるので，VCOとPCの特性る［4］．に合わせた設計や構成が非常に重要である．
本研究では，最初に，高周波・広帯域であ研究が必要である［3］．
高周波で広帯域に使用できる位相同期回路

高性能設計に伴うデータ転送速度の向上す

なわち高周波・広帯域，および通信機器の小型化に対して適用できるPLLには，・高周波・広帯域で発振する電圧制御発振器（VoltageContro11edOscillator：VCO）

・位相差に対する出力電圧が線形性を持ち，高周波でも動作する位相比較器（PhaseComparator：PC）
は欠かすことが出来ない［5］．一方，高周波化が進んだ場合に，基準信号となる発振器の位相雑音がデータ誤り率に直接影響を与えるより，且つ低位相雑音特性を持つPLLを設計するために PLLの動作の核であるループフィルタを取り上げ，その種類および設計仕様がPLLの動作周波数範囲に与える影響について検討した．次に，筆者らの提案した広帯域VCO［8］を使用して新たに開発したlチップ
PLLの特性を計測した結果および広帯域化ならびに低位相雑音の実現の問題点を検討した結果について報告する．

l2．PLLの基本構成

基本的なPLLは図1のように位相比較器
PC，ループフィルタ LF，電圧制御発振器
VCOの3つの要素回路から構成される．
位相比較器によって入力信号v′とVCOの出力vrノとの位相の比較が行われ，位相のずれに対応する誤差信号vビが検出される．ループ

図l基本的なPLLの構成

フィルタは，位相比較器の出力に含まれてい月る不要な周波数成分や雑音を取り除く機能を持つと同時に，PLLの応答特性を決定する要尺

月

TT叫慕

素である・ループフィルタの出力v ノは入力信号に追従するようにVCOの発振出力を制御する．ループフィルタはフィルタとしての役害りだけでなく，VCOへの入力電圧を出力する役割も持っているため，ループフィルタの設

00ラグ ㈲ラグリード 00ラグリードラグ
図2ノレーフライルタ

計によってはVCOを制御できず，PLLが動■ 、■ −ヱ（〕・】0作しないという問題が起きる．

高周波・広帯域PLLの設計のため，VCOは発振周波数の高いもの，PCは位相差に対して線形性が良いものが必要であるが，LFの設計や構成も重要である．
本研究では，最初に代表的なLFの構造と＋■・ヽヤ、二J，＿【，＿＿「打「肘証「拝▼存「 ポ川F「c（lLLい忙）lH／l

F】岬er−〔〉 lH′l（a）ラグフィルタ（b）ラグリードフィルタ

して図2示すように，

l）ラグフィルタ
2）ラグリードフィルタ
3）ラグリードラグフィルタ−￣−1−、1−l

警二；：：［ 8SL】1】・hlt、 〉iの3種類を個別素子で構成し，PLLの動作周・ユ（）L波数範囲についての検討を行った．

■1（i甘「廿Frcql疋川号‥叫次に，最も広帯域で動作したフィルタを1C内のPLLに実装し，動作周波数範囲と位相雑音特性について検討を行った．

（c）ラグリードラグフィルタ

図3ループフィルタの伝達特性

3．PLL動作周波数のLF依存性の検討
PLLの広帯域化の指標としてロックレンジ動作周波数（LockRange：同期保持範囲）の広いLFを選定するため，LFの構成を変えてPLLを作製し，ロックレンジを計測した．
図4PLLのロックレンジの測定系

表1に検討に用いたLFの設計仕様と回路定数を示す・ここで，Jは1次の位相遅れ（ラここでは，PLLの簡単な動作検証を目的とグ）周波数，ムは位相進み（リード）周波数，ムしているため，この結果を踏まえて抵抗やコンデンサを理想素子として扱える周波数帯域は2次の位相遅れ周波数である・′，′は対数的中間周波数である．図3にLFの伝達特性を示す．実測とシミュレーション値はほぼ一致しているが，図3（b）の実測値において1MHzで検討した．pLLには，個別素子（VCOと位相比較器：CD74HC4046を独立に2個使用）あたりでシミュレーション値と大きく異なる

パルスジェネレータより振幅5V，オフセッ
ト2．5Vの矩形波を入力した．測定系を図4を用いている．

ことが分かる．
2

I

表1ループフィルタの設計仕様と回路定数′】
ラグム十十120kHz100日

ラグリード 9．96kHz 1．43MHz

C213．2nF

600日 509日 31．0IIF 0．22IIF︻﹂UUu2鍾竃USぷd認できた．以上のことから，ラグリードラグ

Cl

1．43k臼 10．0日 11．1IIF

ラグリードラグ 4．63kIiz 10．OkHz 1．42MHzに示す．入力周波数を低いほうから高いほうへ推移させ，そのときのPLLの出力がロックされていることオシロスコープで確認し，ロックレンジ周波数範囲を測定した．図5 にPLLのロックレンジの測定結果を示す．位相差−1800 の周波数は，ラグフィルタでは355kHz，ラグリードフィルタでは40kHz〜410kHz（低周波で同期しなかった），ラグリードラグフィルタでは550kHzまで動作が確

月2月1

FrequeIICyけ1z］

図5 ロックレンジ（実測）フィルタを用いたPLLのロックレンジが最も広く，広帯域化に有効であることが明らかになった．

4．ICチップ内の高周波・広帯域PLLの試作と特性検討

本節では，1C内に設計・試作した高周波・広帯域PLLについて，構成する各々の回路の諸特性について検討し，さらにPLLの全体動作および位相雑音特性について検討した．
図6VCOの回路図

4−1．VCO

今回の検討に用いたVCOの回路図を図6に示す．本VCOは小型化に有効であるCR
リング発振器を応用した筆者らの提案する発振器である［8］［9］．表2にVCOの設計仕様を示す．

DC電源はりJ。＝5V一定とし，隼・側を0〜

表2VCOの設計仕様
項目
使用プロセス
電源電圧り〕〃

5V，㌦〃−K・側を2つの制御電圧の和が5V

帰還コンデンサCとなるようにするため5〜OVと変化させ，そ

制御電圧上限咋ん酬

数値

1．2ト1m5V

0．3pF
5Vのときの出力信号の発振波形及びスペクトルをオシロスコープ及びスペクトルアナライザで測定した．

VCOの制御電圧咤・が0〜5Vの範囲の発振周波数についての測定結果とHSPICEのシミュレーション結果と併せて図7に示す．図より，シミュレーションでは制御電圧咤＝0．8Vの時に発振を始め，発振周波数範囲は5．63〜254．3MHzであると確認できる．測定結果では，制御電圧咤＝0．4Vのときに発振を始め，発振周波数は7．94kHz〜169．9MHzであると確認できる ．この実測値がシミュレーション値よりも低い発振周波数となる問題については多くの検討結果から1C内の配線や各インバータ段の結合による容量の影響であることが想定される．

ヽ−00∩空℃SO

2345ControIVoItage V（†［Vl

図7発振周波数特性

瞳00︻上−∑︼ヾごu誌巴 ﹂ 賢） 1○﹇＞﹈乱雲○＞︼コd；○︻＞一〇︺＞七﹀乱雲〇三⊃dl）（

図9バイアス回路（）1

Tl川Cl卜しSl〉0

12341nputVoltage V（／［V】

図10ノVアス回路の入出力特性（シミュレーション）
F【℃qC叫1GH／1

Flし隼Ilり・【Gルl伺シミュレーション結果 （b）実験結果（上出力発振波形下：出力スペクトル特性）
図8制御電圧隼▼＝4．0［V］時の特性
また，制御電圧が咤・＝4・OVのときの発振波
形とスペクトルを図8に示すシミュレーショ
ン結果と比べて，出力波形の振幅は小さく，スペクトルの範囲は狭いことが確認できる．

00シミュレーション結果（b）実験結果

図‖ 発振周波数特性

4一乙．バイアス回路

波数特性を図11に示す．図10より，入力電本研究で使用した，図6のVCOには入力電圧として，1）NMOSのゲートに印加する電位町と2）そのアナログ反転電位㌦〃一作

圧りの増加に対して覧。一号−は減少していき，咤はそれと対称的な特性を示していることが確認できる．しかし，入力電圧が4Vを（PMOSのゲートに印加する電位）の2つの制御電圧を必要としている．そこで，PLLに適超えると，りJ′）−隼二と咤の和が5Vより小さ用するには特別なバイアス回路が必要となるので，図9の回路を用いて，前小節のVCOくなっており，この結果からVCOの発振周波数が低くなることが懸念される．実際，図と組み合わせたシミュレーションを行った．

11（a）を見て分かる通り，バイアス回路を組み電源電圧Vb。＝5［V］，GND側の抵抗はR．

合わせることでVCOの発振周波数が低下していることが確認できる．

＝500［Q］また月2＝2．5［kn］とし，入力電圧り′を0〜5Vまで変化させ，その入出力特性をシミ

4−3．位相比較器（PC）ュレーションした．

位相比較器は入力信号と帰還信号との位相その結果を図10に示す．また，このバイア差を比較し，位相差に応じた誤差電圧を出力する回路である．試作ICにおいて，位相比較ス回路とVCOを組み合わせたときの発振周4器は，位相雑音特性の向上が期待できるXOR型位相比較器を用いた【10］．図12にXOR型位相比較器の回路図を示す．xoR型であるため，2つの入力信号が不一致であるときのみ喜呉差電圧が出力される．
位相比較器について，電源電圧をり〕。＝5Vとしシミュレーションを行った．入力条件は，入力信号v川】とv′〃2共に周波数50MH乙 振幅5V，オフセット電圧2．5V，立ち上がり時間と立下り時間211Sの矩形波とし，位相差00 と900 の場合の波形を確認した（シミュレーシ

図12XOR型位相比較器

一己ご．盲1二︑ミ▼一ョン（a））．また，VCOの出力が図8に示すよ
うな完全な矩形波ではなく正弦波に近いことから，実際にPLLに組み込むことを考慮し，入力信号v／n．を周波数50MHz，振幅5V，オフセット電圧2．5Vの正弦波，もう一方の入力信r） り（）2 い一（）4 t）（沌号v′〃2を周波数50MH乙 振幅5Vの矩形波と振に影響を及ぼすと考えられる．
図14に測定結果を示す．ここでは簡易的な（a−2）位相差900

一＞一㌔∴で■1∴⁝1

この出力がLFによって平滑化されずにVCOの制御電圧となることを考えると，VCOの発Tl【11Clトほ】（a−1）位相差00

一とJ∴E㌔︑S＞

した位相差00 の場合のシミュレーション（b）
も行った．
シミュレ⊥ション結果を図13に示す．位相差が不一致の場合に誤差電圧が出力されているのを確認できる．しかし，立ち上がりの部分で意図しない急峻な出力信号が観測される．

R （）l （） 0U2 0（）4 01）61，l】11じ卜しゝl（1 （）02 〔）．り4 （）（）6T】111Cl巨、」（b−1）位相差00（＝）2n（）4 0（）6Tl】11しlトSl（b−2）位相差900

図13位相比較器の出力痴呵シミュレーショり評価として，2つのDC電源を用いて信号を入力し真理値表に基づいて評価を行った．測定結果から，この位相比較器はXORの真理値表に基づいて出力することを確認できる．
4−4．ループフィルタ（LF）

今回の試作ICには，3節での実験結果から最も広帯域動作が確認されたラグリードラグ≡［二〒（a）り′，．0ffVn20ff （b）V；′710n Vn20ff

フィルタを用いている．PLLを広帯域にしたときの特性を評価するために，帯域幅の異なる2つのラグリードラグフィルタ（LFl，LF2）を設計した．表3に設計仕様を示す．2つのLFの伝達特性（シミュレーション）を図15に示す．図に示す通り，LF2のほうがLFlよ雲喜〒≡…［コ

り広帯域であるように設計している．
（C）り′，】0仔り〃20n （d）り′‖0−−り′，20−−
図14位相比較器の出力波形（実測）表3ループフィルタの設計仕様と回路定数
J

十田

LFl 99kHz 1MHz 16MHz
LF2

107kHz1MHz100MHzFrcql】e】−」）rlHノ】

十月−

4MHz

90．Okn10MHz

45．OknF−Cq11川Cさ・【ト回月210．Okn

5．00kn16．OpF29．7pF（b）LF20．30pF】001叩l【tFl岬ハ＝qイIMllzI

PLLl

図15ループフィルタの伝達特性l．00pF

50l（）U5（）l叩l■1Fr押付＝e〉∴差Ⅰ〜1日z】（a）LFl

C2C】

PLL2

図16PLLの動作周波数範囲シミュレーショり（シミュレーション）

一N土−まhじき一b2﹂

4−5．PLLの諸特性

前小節までで述べてきたVCO，バイアス回路，位相比較器，ループフィルタを用いて基本構成のアナログPLLを構成し，その諸特性について検討する．前小節で述べた2つのル2ープフィルタについて，LFlを用いたPLLをPLLlとし，LF2を用いたPLLをPLL2とす3Tlm」l巨S

PLLl

1

「二声 」
■「血」両PLL2る．

図17PLLのロックアップタイ句シミュレーショリ

4−5−1．PLLの出力波形とロックアップタイム

カに対して出力をロックさせるまでの時間）のシミュレーション結果を図17，出力波形のシミュレーション結果を図柑，19に示す．シ
ミュレーション出力波形を検討すると，①とについての検討

図16にPLLlとPLL2の動作周波数範囲のシミュレーション結果を示す．pLLlの動作周波数範囲は33MHz〜127Mllz，PLL2 は33MHz〜129MHzということが分かる．この結果からPLL2の方が僅かに広帯域であると分かるが，図中に示した周波数範囲（PLLl
では40〜60MHz，PLL2では68〜85MHz）で③は入力信号に対してロックしている．しかし，ロックアップタイムの結果を比較すると，③については入力周波数に同期しているがロックした後も細かい変動があることを確認できる．この原因として，VCOが高感度なため
図13 のような位相比較器の急峻な出力信号線形でない部分が確認出来る．に反応してしまうことによるものと考えられそこで，る．

①完全にロックしている周波数（同期）

次に，入力信号として電源電圧り，。＝5Vと②ロックしていない周波数（非同期）

し，入力信号は振幅5V，オフセット2．5Vの③ロックはしているが線形でない周波数（半の上記の3点の範囲について出力波形を確認

矩形波を入力し，周波数を変化させながらそのときの出力波形を測定した．pLLlとPLL2した．の20MHz，50MHz，80MHzのときの入出力同期と呼ぶ）

波形を図20，21に示す．pLLlとPLL2の出

また，シミュレーションで③のような状態力波形共に電圧振幅が小さくなっていることのときの出力波形の変動を確認できないため，同時にロックアップタイムのシミュレーションも行った．と，PLL2では出力電圧も小さくなっていることが確認出来る．また，波形について，PLL2の波形はPLLlに比べて歪んでいることも確

PLLlの①80MHz②20MHz③50MHz と，PLL2の①50MHz②20MHz③80MHzのときの認出来る．

出力波形とロックアップタイム（PLLが入6150

一＞︼芦月て云≦て品空て＞丁ノ；こ＝﹁一﹁きき土■＞っん﹁拙刷岬卜・・H↓

一己巨dO′C≧誌三〇＞′0ハろj ‖5 1 1531I

Tl111Cl岬lT11】ビ付sl出力波形〕】5（〕532

出力波形（拡大図）■一rr（）5出力波形（拡大図）

115
Tl111C恒sl〕（）5出力波形：l」
T‖lC佃sl

3Ⅰ5〕2出力波形（拡大図）

非同期状態の波形（20MHz）

非同期状態の波形（20MHz）

2丘リン汚きレ浮ご￠＞

1l‖lぐlト、l

出力波形（拡大図）

出力波形

半同期状態の波形（50MHz）

15bTl≡手こ

諸州卜九つ−＞−︻Eヱリ′qきっぎニ○＞

一＞丁⁝⁚︼主∵ゴン二て＞【［［「〔■rl■［【▼ −【己（）5出力波形

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出力波形

出力波形（拡大図）

同期状態の波形（50MHz）

一＞．∧一＞一2ヱUン亡きじ帥芸C＞

115出力波形

同期状態の波形（80MHz）

05

1T†】1C【ドS」

3り5

ユITl■llClトはl

出力波形（拡大図）

半同期状態の波形（80MHz）

図18 PLLlの入出力波動シミュレーション）

図19 PLL2の入出力波形（シミュレーション）

4−5−2．位相雑音特性についての検討

80MHzのとき−29．39dBc／Hzと算出される．また，PLL2ついては周波数が20MHzのとき−43．89dBc／Hz，50MHzのとき−45．69dBc／Hz，

位相雑音特性の定量的評価は，発振周波数であるキャリア周波数から′［Hz］離れた周波数での1Hz帯域幅での電力信号の総電力で規80MHzのとき一27．59dBc／Hzと算出される．こ格化したSSB（SignalSide Band）位相雑音［dBc／Hz］で定義され，オフセット周波数jLlのの結果から，半同期状態では同期状態に比べて位相雑音特性の悪化が確認出来る．これより，ループフィルタの設計によるPLLの半同ときの位相雑音エ（ん）は次式で求められる［11］．

期状態により位相雑音が増加することが明らエ（ん）＝凡一月／▼−10log（1．2×九訓町）＋2．5かになった

しかし，出力波形の結果と比較して，歪み（1）

キ：キャリア電力［dBm］が位相雑音によるものとすれば特にPLL2について周波数20Mzのときと80MHzのときの位相雑音特性について20MHzのときの位相凡：オフセット周波蜘こおける雑音電力［虚m］△β肝：スペクトルアナライザの尺β肝（ResolutionBandWidth：分解能帯域幅）

雑音特性が良かった理由については今後も検討する必要がある，

PLLlと PLL2 の入力 20MHz，50MHz，80MHzのときのスペクトル特性を図22，23に示す．pLLlについて， 1kHzオフセットにおける位相雑音は周波数が20MHzのとき−44．79dBc／Hz，50MHzのとき−43．19dBc／Hz，
7

0．3

000．2

5

︻＞﹈芦︼長山＞付き＆雲lO＞

5﹇＞︼∈J長山＞付き乱雲−○＞

0．1

0．40．1

Time［LLS］

0．20．3

0．4

0．5

TilTle［いS］

500﹇＞︼芦−丘U＞付き誌雲lO＞

5﹇＞︼一∈長山＞招き誌遥○＞00000．1

5﹇＞﹈⊂ヒ丘む＞付き乱雲lO＞

5﹇＞︼芦︼長山＞向き払遥○＞

0．05

0．15

0．2

0．05

0．1

0．15

0．2

Time［いS］

Time［卜しS］（上から20MHz，50MHz，80MHz）（上から20MHz，50MHz，80MHz）

図20PLLlの入出力波形（実測）図21PLL2の入出力波形（実測）

／人U

0OO

19．97 19．98
Frequency［MHz］

00OO﹇∈出p﹈JUきOd

U0︻∈皿P﹈JひきOd

19，96

19．99

19．96

19．97 19．98
Frequency［MHz］

19．99

ー400′h︶﹇∈皿P﹈JUきOd

0冒−60ロ〕■てコ 」

00ニー80U き ￡＿100−120
49．9749．9849．99

5050．01

49．97

49．98

Frequency［MHz］

49．99

5050．OI

Frequency［MHz］

−40

∈
−80
L■U00

真一100

000

﹇∈皿P﹈JUきOd−60

02−120
79．9

79．91

79．92

79．93

79．9

Frequency［MHz］

79．91

79．92

79．93

Fiequency［MHz］（上から20MHz，50MHz，80MHz）（上から20MHz，50MHz，80MHz）

図22PLLlのスペクトル特性（実測）図23PLL2のスペクトル特性（実測）95．おわりに［6］渡辺伸介他， 基本波および高調波終端

高周波・広帯域PLLの低位相雑音特性のため，PLLの特性を決める核であるループフィルタに着目し，動作周波数と位相雑音特性に負荷を最適化した低位相雑音 77GHz
MMICVCO ，電子情報通信学会，ED，
電子デバイス109（303），PP．13−18，

ついて基礎検討を行った．

Nov．2009，

ディスクリート素子による PLLの動作周［7］田島賢一， 位相差制御によるアナログ位相比較器を用いた△∑変調フラクショ
ナルーN PLL シンセサイザのスプリアス

波数範囲についての検討から広帯域動作にはラグリードラグフィルタが有効であるということを確認した．

抑圧手法 ，信学技報，ED2004−−168，

また，ラグリードラグフィルタを用いてPLLをICの実装し，ループフィルタの設計がPLLの動作の安定性や出力電圧，位相雑音特性に与える影響を検討した．帯域を広く設計したPLLでは出力電圧の低下や波形の歪みを招くということと，半同期状態では位相NW2004−184，N●ov．2004．

［8］井上浩，宮前亨，

新しいリング発振器型VCOの設計とその応用 ，2005年信学
総大，C−12−38，P．101，Mar．2005．
［9］三浦和仁，井上浩， リング発振器を応用した新しい電圧制御型発振器の設計とその評価 ，信学技報，EMD2004−6，

雑音特性が悪化するということを明らかにしPP．9−14，May2004・［10］北地裕子，橘昌良， PLLのための要素回路の設計 ，信学技報，VLD2007−147，た．

今後の課題として，広帯域にループフィルタを設計したときでも PLLが完全にロックするような設計方法や，出力電圧の発振波形

ICD20071170，2008．の歪みの原因について検討していく必要があ［11］小宮隠 高周波PLL回路のしくみと設計法 ，C（〕出版社，2009．

る．

謝辞 本研究におけるチップ試作は，東京大学大規模集積システム設計教育研究センターを通し，オンセミコンダクタ（株），日本モトローラ（株），HOYA（株），及び京セラ（株）の協力で行われたものであり，ここに感謝致します．

また，日頃から研究に協力頂いた当研究室の小林書生氏に深く感謝致します．

参考文献［り 後藤尚久，中川正艶 伊藤精彦，■アン
テナ無線ハンドブック ，オーム社，2006．
［2］野田正軌 高速UWB（UltraWideband）
通信の最新動向 ，情報処理学会，VOl．49，no．12，PP．1445−1453，Dec．2008．
［3］斉藤光男， 半導体技術の進歩とシステ
ムオンチップ、，東芝レビュー，57，l，PP．38−42，2002．
［4］BehzadRazavi著，黒田忠広 監訳， RF
マイクロエレクトロニクス ，丸善，2002．
［5］フロイトM．ガードナー著，加沼安喜良
訳， PLL位相同期化技術 ，産業図書株
式会社，2009．
10