A3400 VME module
16 ch PDC(Peak Digital Converter)
User’s Manual

Rev. 0.1β
Under Development

更履歴
Rev 0.1β

1 Mar 2011・作成

A3400 16ch PDC User’s Manual (Rev.0.1β)
目次
1. はじめに3

1.1 A3100 との相違点について！

3

1.2 装着前に VME クレートの確認を！

3

1.3 リストデータの書き込み順について！

4

2. 概要

5

3. ブロック図

6

4. 動作モード

7

4.1 PHA

7

4.2 LIST

7

4.2.1 GATED LIST

8

4.2.2 FREE RUN LIST

10

4.2.3 TRIGGERED LIST

12

5. フロントパネル

14

6. ATICbus(Acquire & Time Information Control bus)

15

7. VME インターフェース

16

7.1 ベースアドレス

16

7.2 AM(Address Modifier) Code17

7.3 MCST(Multicast) Addressing

17

7.4 VME Interrupt

19

8. Memory20

9. List Data Buffer

21

9.1 GATED LIST

21

9.2 FREE RUN LIST

22

9.3 TRIGGERED LIST

22

9.4 リストデータバッファのデータリード

23

10. Register Map

24

10.1 Register Address Map

24

10.2 CDR(Channel Dependence Registers) Address Map

25

11. 各レジスタの詳細

2511.1 CCR(Channel Control Register)26

11.2 CZLR(Channel Zero Level Register)26

11.3 CLLDR(Channel Lower Level discriminator Register)27

11.4 CGPWR(Channel Gate Pulse Wdith Register)27

11.5 CRTR(Channel Real Time Register)28

11.6 CLTR(Channel Live Time Register)28

11.7 CGCR(Channel Gate Count Register)28

11.8 CCGR(Channel Conversion Gain Register)29

11.9 CPMR(Channel Preset Mode Register)29

11.10 CPVR(Channel Preset Value Register)

30

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A3400 16ch PDC User’s Manual (Rev.0.1β)11.11 SPROICR(Start of Preset ROI Channel Register)30

11.12 NPROICR(Number of Preset ROI Channel Register)30

11.13 IRQVR(IRQ Vector Register)31

11.14 IRQCR(IRQ Control Register)31

11.15 MCSTAR(Multicast Address Register)32

11.16 MCSTCRM(Multicast Control Register)32

11.17 LBWPR(List Buffer Write Pointer Register)33

11.18 LBRPR(List Buffer Read Pointer Register)33

11.19 LBEFR(List Buffer Empty Flag Register)34

11.20 LBFFR(List Buffer Full Flag Register)34

11.21 AMR(Acquire Mode Register)35

11.22 ECPVR(Event Count Preset Value Register)35

11.23 LDSPVR(List Data Size Preset Value Register)36

11.24 COMGPWR(COMmon Gate Pulse Width Register)36

11.25 COMGCR(COMmon Gate Count Register)37

11.26 ACR(Acquire Control Register)37

11.27 MCSR(Module Control Status Register)38

11.28 FPGAVR(FPGA Version Register)40

11.29 LCPUVR(Local CPU Version Register)40

11.30 MIR(Module Identification Register)40

12. ボード上のジャンパ設定

41

12.1 ロジック入力の論理レベル設定

41

12. 仕様42

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１. はじめに
1.1 A3100 との相違点について！
A3400 16ch PDC モジュールは A3100 16ch PHA&LIST モジュールの上位機であり性能向上以外のほとんどの仕様において互換性がありますが、以下のような相違点もあります。
A3100

内容

A3400
NIM-FNL(Fast Negative Lo

全てのロジック入力信号の論理レベル

TTLgic)または ECL(ジャンパにより切替え)

リストモードの時間情報
Gated List モードの時間情報

タイムスタンプまたは
タイムラグ
なし

タイムスタンプのみ
40bit タイムスタンプ
入力信号自身のパルス幅とそ

各チャンネル専用ゲート信号とコモ
ン・ゲート信号のパルス幅の信号の前縁エッジから入力信号自身のパルス幅

200ns～50μs の範囲で可変可能な内部生成パルス幅との論理和リストデータバッファへのアクセス

セマフォによるアクセス権の取得/解放フリーアクセス

使用するうえで特に注意しなければならないのが最初の論理レベルの違いです。
負極性の電圧レベルで規定される A3400 の NIM-NFL または ECL の入力に、正極性電圧レベルの TTL 信号を接続すると、最悪の場合には回路の破壊につながりかねません。必ず信号の仕様をよく確認してからケーブル接続するようにしてください。

1.2 装着前に VME クレートの確認を！
当 VME モジュールは将来利用のために VME バスコネクタ P2 の A26～A32 と C26～C32 ピンを使用しています。
VME 規格では P2 コネクタの a 列と c 列の各 32 ピンはユーザ定義として開放されているため VME クレートによっては J2 バックプレーン（モジュールの P2 コネクタに対応するバックプレーン側コネクタが J2）の a、c 列に特定アプリケーション用の信号線やアナログ回路用の電源などが接続されている場合があります。
以前から特定用途で使用していた VME クレートに当モジュールを装着する場合は、取付前に必ず J2 バ
ックプレーンの上記ピンに何も接続されていないことを確認してください。もし誤って、既にこれらのピンに何らかの信号、電源が割り当てられている VME クレートに取り付け、電源を投入すると最悪のケース
では当モジュールの破壊につながりますので十分にご注意ください。

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1.3 リストデータの書き込み順について！
Free Run List または Triggered List においてタイムスタンプ取り込みを外部入力信号のタイミングで行うように設定して測定した場合、リストデータの書き込みは AD 変換を終了したもの、すなわちピーク検
出タイミングの順に行われますが、タイムスタンプはゲート/トリガ信号の前縁エッジタイミングで取り込みます。もしこの 2 つのタイミングの前後関係が入れ替わると、タイムスタンプの大きなデータが先に、その次にタイムスタンプの小さいデータが書き込まれることになり、時系列順に並ばなくなる可能性のある点にご留意ください。

２. 概要
A3400 は 16ch 入力の PHA & LIST 機能を搭載した６U サイズの 1 幅 VME モジュールです。各 Ch では個別に設けられた入力コネクタに入ってくる 0～+10V までの正極性アナログ・パルス信号のピークを検出し、そのレベルをピークホールド回路により保持します。各 Ch のピークホールドからの信号はピーク検
出順にマルチプレクサで選択された後、ADC に供給され、13bit のデジタルデータへ変換されます。ADCの微分直線性を改善するためにスライディングスケールを採用しています。
各 Ch 個別に有するそのほかの機能としては、フルスケールの±５％を 12 ビット分解能で設定可能なゼロレベル調整、ゼロからフルスケールの 10%範囲を同じく 12 ビット分解能で可変できる LLD 調整が可能であることや、動作モードによりゲート信号やトリガ信号として使い分ける専用入力コネクタが用意されています。ゲート信号のパルス幅はその前縁エッジから 200ns～50μs の範囲で可変することが可能です。
16ch マルチプレクサの切替え、AD 変換、メモリサイクルの３段階をパイプライン処理することで動作モードに関係なく最高 2.5MCPS の高スループットを達成しました。これは 16ch 入力の場合 1ch 当り平
均 156kCPS の計数率に相当します。単一 ch のみの入力の場合はすべての工程をシリーズに処理するしかなくパイプライン処理の効果は発揮できませんが、その場合でも最高 1MCPS までの入力を受け入れ可能です。
A3400 が提供する動作モードとしては PHA モードと LIST モードがあり、それぞれ単独にまたは同時に実行する事が可能です。PHA モードでは Ch ごとに用意された 8kch×32bit のデータメモリ上に入力信号のパルスピーク高さ VS.発生頻度のヒストグラムを展開します。
リストモードには Gated List, Free Run List, Triggered List の３つの動作モードがあります。Gated List
モードは全 Ch 共通のゲート入力信号が真の期間中に、有効な入力信号のあった Ch の AD 変換データのみをリストデータバッファに保存します。このモードでは AD 変換データと共通ゲート信号との関係を明示するための 28bit イベントカウントデータおよびタイムスタンプも一緒に保存します。
Free Run List モードでは特別な条件を設けずに有効な入力のあった Ch の AD 変換データを時系列にリ
ストデータバッファに保存します。この場合は AD 変換データに該当する信号が入力された時点のタイム
スタンプも一緒に保存します。
Triggered List モードは基本的には Free Run List モードと同じですが、時間情報が全 Ch 共通のトリガ
信号入力ごとに初期化される点と、保存されるデータにはタイムスタンプだけでなくイベントカウントデータも含まれる点が異なります。
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タイムスタンプは最少計測時間 5ns で 40bit の情報量を持ち、Gated List では全 ch 共通のゲート入力
信号の前縁エッジタイミングにおける測定開始時からの経過時間を、Free Run List では測定開始時点から、Triggered List では共通トリガ信号入力のあった時点から各 Ch に信号入力のあった時点までの経過時間を表します。
メモリは 256k×32bit の容量を持ち、そのうち 8k×32bit×16ch=128ｋ×32bit を PHA メモリ、127ｋ
×32bit を LIST バッファメモリ、1k×32bit を動作モードやパラメータ設定用のレジスタ領域として使用します。 A3400 は VMEbus の A24/A32 アドレス指定モードに対応し、D16、D32、BLT のデータ転送機能
および A32 の MCST(Multicast Command)をサポートします。

【特徴】❖ 16Ch 入力、6U 1 幅 VME モジュール❖ 入力パルスピークを 13Bit 分解能でデジタルデータに変換❖ ゲート幅を 200ns～50μs の範囲で可変❖ 単一チャンネル入力時は 1MCPS、全体では 2.5MCPS/16ch のスループット❖ 入力チャンネルあたり 400nS の高速 AD 変換❖ 入力チャンネルあたり最大 8ｋ x 32bit の PHA メモリ搭載❖ 3 モード(Free Run List, Triggered List, Gated List)のリスト機能❖ 時間分解能 5ns、40bit タイムスタンプ❖ 28bit イベントカウントデータ❖ 複数モジュールの同期計測に対応

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３. ブロック図SIG IN0

Peak
Detect & HoldSIG IN1

Peak
Detect & HoldSIG IN2

Peak
Detect & HoldSIG IN3

Peak
Detect & HoldSIG IN4

Peak
Detect & HoldSIG IN5

Peak
Detect & HoldSIG IN6

Peak
Detect & HoldSIG IN7

Peak
Detect & HoldSIG IN8Peak
Detect & HoldSIG IN9Peak
Detect & HoldSIG IN10

Peak
Detect & HoldSIG IN11

Peak
Detect & HoldSIG IN12Peak
Detect & HoldSIG IN13

Peak
Detect & HoldSIG IN14

Peak
Detect & HoldSIG IN15

Peak
Detect & Hold

G/T IN0：：
G/T IN15+

16:1
Multiplexer

16bit ADC

Sliding Scale DAC

SRAM
Memory256k x 32bit

：
：
FPGA

COM_G/T IN

・Peak Hold Control
・Acquisition Control
・Sliding Scale Data Correction
・SRAM Memory Control
・VMEbus Slave Controller
・Local CPU Interface
・28bit Event Counter & Register・40bit Time Stamp Counter & Register
・ATICbus Control

FCLR IN
VETO IN
BUSY OUT
IN

Local
CPU

VMEbusATICbusOUT

Peak Detect & HoldThresholdVinPeak Detact

-

ON

+
Vin

+

Vpeak

Chold

Switch

OFF

OFF

ON

Vpeak

+V

Idischarge
Peak Detact-V

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４. 動作モード
A3400 は入力パルスのピークを検出、ホールドし、その電圧レベルを A/D 変換します。動作モードは
AD 変換データの処理内容により PHA と LIST モードに分類され、LIST はさらに Gated、Free Run、Triggered
List の 3 つが存在します。PHA と LIST モードのいずれかは単独で、もしくは同時に計測することが可能です。

4.1 PHA
入力チャンネルごとに独立した 8kch×32bit データメモリに AD 変換データ、すなわち入力パルスのピークレベルを横軸に、その発生頻度を縦軸とする 2 次元ヒストグラムを作成します。プリセットとしてはReal Time/Live Time/Peak Counts/Integral Counts の４つのモードが用意されています。
LIST モードをオフまたは Free Run List に設定して PHA 測定する場合は、COM_G/T 入力信号は全 Ch 共通のゲート信号として働き、各 Ch 個別のゲート入力信号と論理和されて入力パルスごとの AD 変換動作の許可/禁止を制御します。

4.2 LIST
LIST モードでは AD 変換データに 40bit のタイムスタンプを、Gated と Triggered List ではさらに 28bitのイベントカウントデータを付加して、入力パルスが入ってきた時系列順にリストデータバッファに記録します。
・Gated List

ADC データ＋ タイムスタンプ ＋ イベントカウントデータ

・Free Run List

ADC データ ＋ タイムスタンプ

・Triggered List

ADC データ ＋ タイムスタンプ ＋ イベントカウントデータ

タイムスタンプを計測する際の基準となる周波数は 5ns/10ns/20ns/50ns/100ns/200ns/500ns/1μs の中から任意に選択可能です。40bit のビット幅を持っているので最大計測時間は選択した基準クロックにより以下のようになります。オーバーフローすると再度ゼロからカウントアップします。
基準クロック

最大計測時間5ns

1.52hrs

10ns

3.05hrs

20ns

6.10hrs

50ns

15.2hrs

100ns

30.5hrs

200ns

2.5day500ns

6.3day1μs

12.7day

16ch 以上のシステム構成でリスト測定する場合は、複数モジュール間での基準クロックや測定制御の同期を確保するために、付属品の IC(Interconnect Card)をフロントパネル上の ATICbus(Acquire & Time
Information Control bus) に取り付けて隣同士のモジュール間を接続する必要があります。
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4.2.1 GATED LIST
全 Ch 共通のゲート制御信号である COM_G/T IN の入力レベルが真の期間内に入ってきた各 Ch の入力
信号はピークホールドされます。COM_G/T IN 信号が偽になると、期間内にピークホールドされていた
Ch のピークレベルを順次 AD 変換し、得られた 1 個以上の AD 変換データにタイムスタンプとイベントカ
ウントデータを付加してリストデータバッファに書き込みます。つまり 1 イベント当りのパケットデータ
は COM_G/T IN 期間中に有効な入力のあった数の ADC データとタイムスタンプ、イベントカウントデー
タにより構成されます。なお、タイムスタンプの取り込みとイベントカウンタのインクリメントは
COM_G/T IN 信号の前縁エッジタイミングで行われます。
各 Ch のピークホールド回路が COM_G/T IN の期間内にピークホールドする信号は、期間中で最も大きかったパルス、もしくは期間内で最初に入ってきたパルスのいずれかを選択することが出来ます。
次ページに Gated List モードのタイミングチャートを表します。上のケースが COM_G/T IN 期間内の最大パルスをピークホールドする場合、下のケースは最初のパルスピークをホールドする場合の例です。最大パルスまたは最初のパルスのどちらをホールドするかは MCSR レジスタ内のピークホールドモード・ビットの設定で切り替えます。（「11.25 MCSR(Module Control Status Register)」を参照）
このタイミングチャートの例では、次のようなデータがリストデータバッファに書き込まれます。
ADC(IN0)ADC(IN1)
ADC(IN3)
Ts1

これが１Event(=1COM_G/T IN 信号)あたりのパケットデータ

EC(n+1)

以後、パケットデータが時系列に続く。
なお、書き込みデータのより詳細な内容については「9.1 GATED LIST」を参照してください。
COM_G/T IN 信号は内部において、その前縁エッジから 200ns～50μs の範囲でプログラマブルにパルス幅を可変することができます。

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A3400 16ch PDC User’s Manual (Rev.0.1β)■Gated List(COM_G/T 期間内の最大パルスをピークホールドする場合の例)

IN0

IN1

IN2

IN3

COM_G/T IN

State

Idle

Track & Peak Hold

ADC

IN0

Time
Stamp

Event
CountsTs1EC(n)EC(n+1)■Gated List (COM_G/T 期間内の最初のパルスをピークホールドする場合の例)

IN0

IN1

IN2

IN3

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Idle

Conversion

Settling

IN1

IN3

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4.2.2 FREE RUN LIST
この動作モードでは、各 Ch に入ってきたパルスの入力順に ADC データをリストデータバッファに記録していきます。その際に単に ADC データだけでなく、各 Ch に入ってくる信号の時間相関を得る目的でタイ
ムスタンプの時間情報を一緒に記録します。タイムスタンプは測定開始時点から信号が入ってきた時までの経過時間を表します。
タイムスタンプを取り込むタイミングは次の 2 通りの中から選ぶことが出来ます。一つは A3400 内部のピ
ーク検出タイミングです。Peak Detect & Hold 回路が入力信号のピークを検出した時点で時間情報を確定します。もう一つは各 Ch に設けられている G/T IN コネクタからのトリガ入力信号の前縁エッジタイミ
ングで時間情報を取り込みます。ピーク検出タイミングによる方法は入力信号のパルス高さによりピーク
検出タイミングが多少変化するので正確な時間情報を得ることはできませんが、外部にタイミング系の回路を設けることなくラフな時間相関が得られれば良い場合などに使用できます。より正確な時間相関を得たい場合は、CFD(Constant Fraction Discriminator)などのタイミング系回路からの信号を G/T IN に接続して測定する事を推奨します。

■ Free Run List(Peak Detect タイミングによるタイムスタンプの取り込み)

IN0

IN1

IN2

IN3
Time
Stamp
ts1
ADC

ts2

IN1

ts3

IN0

ts4

IN3

ts5

IN0

ts6 ts7

IN1

IN3

ts8

IN1

Page 10 of 43

ts9

IN0

ts10

IN3

ts11 ts12

IN0

IN1

ts13 ts14

IN3

IN0

IN1

A3400 16ch PDC User’s Manual (Rev.0.1β)■ Free Run List(G/T 入力信号タイミングによるタイムスタンプの取り込み)

IN0
G/T IN0

IN1
G/T IN1

IN2
G/T IN2

IN3
G/T IN3

Time
Stamp
tS1

ADC

tS2 tS3

IN1

tS4

IN0

IN3

tS5

tS6 tS7

IN0

IN1

tS8

IN3

tS9

IN1

tS10 tS11 tS12

IN0

IN3

IN0

tS13 tS14

IN1

IN3

IN0

上記 2 つの例では、次のようなデータがリストデータバッファに書き込まれます。
ADC(IN1)
ts1
ADC(IN0)
ts2
ADC(IN3)
ts3
ADC(IN0)
ts4
:
:
:
:
:
ADC(IN3)
ts12
ADC(IN0)
ts13
ADC(IN1)
ts14
なお、書き込みデータのより詳細な内容については「9.2 FREE RUN LIST」を参照してください。
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IN1

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4.2.3 TRIGGERED LIST
Triggered List の場合の COM_G/T 入力は全 Ch 共通のトリガ信号として機能します。
基本的な動作は Free Run List と同じです。異なるのはタイムスタンプの値が COM_G/T IN 信号の入力ごとに初期化される点です。従って各 Ch の ADC データに付随するタイムスタンプは共通トリガ信号発生からの経過時間を表す事になります。もう一つの相違点はリストデータに ADC、タイムスタンプに加えてイ
ベントカウントデータが追加されることです。イベントカウントは共通トリガ信号 COM_G/T 信号の前縁エッジでインクリメントされ、共通トリガ信号と ADC データとの対応関係を明確にします。
次ページに一例として各 Ch の G/T 信号によるタイムスタンプ取り込みのタイミングチャートを図示しまう。この場合のリストデータバッファへの書き込みデータは以下の通りです。
ADC(IN1)
ts1
EC(n)ADC(IN0)ts2
EC(n)ADC(IN2)
ts3
EC(n)ADC(IN0)ts4
EC(n+1)ADC(IN1)
ts5
EC(n+1)ADC(IN2)ts6
EC(n+1)ADC(IN1)
ts7
EC(n+1)ADC(IN0)ts8
EC(n+1)ADC(IN2)ts9
EC(n+1)ADC(IN0)ts10
EC(n+1)ADC(IN1)
ts11
EC(n+1)ADC(IN2)ts12
EC(n+1)ADC(IN0)ts13
EC(n+2)ADC(IN1)
ts14
EC(n+2)
なお、書き込みデータのより詳細な内容については「9.3 TRIGGERED LIST」を参照してください。

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A3400 16ch PDC User’s Manual (Rev.0.1β)■Triggered List (G/T 入力信号タイミングによるタイムスタンプの取り込み)

IN0
G/T IN0

IN1
G/T IN1

IN2
G/T IN2

IN3
G/T IN3

Time
Stamp
tS1

tS2 tS3

Initialize

tS4

tS5

tS6 tS7

tS8

tS9

tS10 tS11 tS12

Initialize

tS13 tS14

COM_G/T IN

EventCounts

ADC

EC(n)

IN1

EC(n+2)EC(n+1)

IN0

IN3

IN0

IN1

IN3

IN1

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IN0

IN3

IN0

IN1

IN3

IN0

IN1

A3400 16ch PDC User’s Manual (Rev.0.1β)

５．フロントパネル

Data ReaDY LED(緑)リストモード時、リストデータバッファに読み出すべきデータが存在するとき点灯。

A3400
PDC+

BUSY LED(赤)いずれかの ch においてピークホールド開始から AD 変換を終えてメモリに書き込まれるまでの期間。およびリストモードの場合には、リストデータバッファがフルの状態にある時に点灯。

BUSY

DRDY
VME

SIGNAL G/T
IN
IN
15

VME LED(黄)VMEbus から本モジュールへアクセスがある毎に点灯。

14

論理は MCSR レジスタの CGM0,CGM1 ビット(38 ページ参照)の設定により COIN/A
NTI/OFF のいずれかに選択可能。
パルス幅は前縁エッジから 200ns～50μsの範囲でプログラマブルに可変可能な内部生成パルスとの論理和。
Signal : NIM-FNL または ECL
Zin：50Ω、LEMO

13
12
11
10

SIGNAL INput
AD 変換する 0～＋10V で最小立上り時間
200ns、最少パルス幅 500ns の正極性ユ
ニポーラパルスを入力します。
Zin：1ｋΩ、LEMO

9
8
7
6
5

Fast CleaR INput
全てのピークホールド回路をクリアし、進行中の AD 変換を中断して、新たな信号の受け入れが可能な状態にします。
Signal : NIM-FNL または ECL
Zin：50Ω、LEMO

4
3
2
1
0

VETO INput
入力信号が真の間、AD 変換の動作を禁止
します。
Signal : NIM-FNL または ECL
Zin：50Ω、LEMO
BUSY OUT
ビジー状態を表す出力信号で、BUSY LED
同じ状態にある間、ハイレベルの信号を出力します。
Signal : TTL、LEMO コネクタ

Gate/Trigger INput
この入力信号は動作モードにより使用目的が異なります。
Free Run List、Triggered List で、かつ
MCSR レジスタの TILSEL ビット=”1” (35 ページ参照)の場合は、この入力信号の前縁エッジをタイムスタンプ取り込みのタイミン
グとして使用します。
上記以外の動作条件においてはゲート信号として使用し、この信号が各 Ch のピー
ク検出タイミングにおいて真であった場合にのみピークホールドを行い、AD 変換を実行します。

FCLR COM_G/T
IN
IN

VETO BUSYIN
OUT
ATICbusIN OUT

COMmon Gate/Trigger INput
この入力信号は動作モードにより使用目的が異なります。
Gated List の場合は、この信号が真の期間にのみ全 Ch のピークホールドを行い、信号が偽になった時点から AD 変換を開始します。またこの信号の前縁エッジでイベントカウントをインクリメントします。
Triggered List の場合は、この信号の前
縁エッジタイミングでタイムスタンプをゼロクリアするとともに、イベントカウン
トをインクリメントします。
上記以外の動作モードでは、全 Ch 共通のゲート信号として機能し、この信号が各Ch のピーク検出タイミングにおいて真であった場合にのみピークホールドを行いAD 変換を実行します。
論理は MCSR レジスタの CGM0,CGM1
ビット(38 ページ参照)の設定によりゲート信号の場合は COIN/ANTI/OFF,トリガ
信号の場合にはアクティブ・ハイ/ローのいずれかに選択可能。
パルス幅は前縁エッジから 200ns～50μsの範囲でプログラマブルに可変可能な内部生成パルスとの論理和。
Signal : NIM-FNL または ECL
Zin：50Ω、LEMO

Acquire & Time Information Control
bus IN/OUT
1 枚以上の本モジュールを使用して Free
Run List または Triggered List の動作をさせる場合は隣同士のモジュールをこのコネクタを利用してバス接続する必要があります。詳細は「5. ATICbus」
を参照してください。
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６．ATICbus(Acquire & Time Information Control bus)
入力数が 16ch 以上のシステムにおいてリスト測定を行う場合は、複数のモジュール間でのクロック、タイムスタンプ・カウンタのクリア、測定開始の同期を取る必要が生じます。ATICbus はこの目的を達成するために用意されており、付属の IC(Interconnect Card)を用いて隣り合うモジュールの OUT-IN 間を接続してバスを構成します。IC は左隣の ATICbus-OUT コネク
Module-1

Module-2

Module-3

Module-4

タと右隣の IN コネクタを接続するように装着します。
ATICbus には LVDS(Low Voltage Differential Voltage)レ
ベルの時間情報を計数するカウンタクロック TIC_CLK+/-と
クリア TIC_CLR+/-、および LVCMOS レベルの測定制御信

BUSY

DRDY

BUSY

DRDY

BUSY

DRDY

BUSY

DRDY

VME

VME

VME

VME

SIGNAL G/T
IN
IN

SIGNAL G/T
IN
IN

SIGNAL G/T
IN
IN

SIGNAL G/TIN
IN

号 COM_START*が含まれます。
例えば左図のように Module-1～4 までの 4 枚を IC でバス

15

15

15

15

接続すると、Module-1 がマスタ、Module-2 と 3 は中間に

14

14

14

14

位置するスレーブ、Module-4 は最後のスレーブボードとな

13

13

13

13

るように自動的に構成されます（この情報は MCSR レジス

12

12

12

12

タの M/S0、M/S1 ビットにより知る事が出来ます）。

11

11

11

11

10

10

10

10

9

9

9

9

8

8

8

8

7

7

7

7

6

6

6

6

5

5

5

5

接続形態をとり、マスタがこの信号をドライブします。従っ

4

4

4

4

て全てのスレーブモジュールはマスタモジュールに同期し

3

3

3

3

て測定の開始/終了、タイムスタンプ・カウンタの計数開始

2

2

2

2

がコントロールされる事になります。

1

1

1

1

0

0

0

0

TIC_CLK+/-と TIC_CLR+/-信号はマスタである Module-1 がドライブし、全てのスレーブはレシーバとなり、全モジュー
ルが共通のクロックおよびクリア信号を使用します。
COM_START*信号はオープンドレインによる Wired-Or の

LVDS 信号の終端抵抗は最終スレーブモジュールのみが有効となり、それ以外のモジュールの終端抵抗は無効となるよう

FCLR COM_G/TININ

FCLR COM_G/TININ

FCLR COM_G/TININ

FCLR COM_G/T
IN
IN

VETO BUSYIN
OUT

VETO BUSYIN
OUT

VETO BUSYIN
OUT

VETO BUSYIN
OUT

ATICbusIN OUT

ATICbusIN OUT

ATICbusIN OUT

ATICbusIN OUTInterconnect
Card

Interconnect
Cardに自動的に構成されます。
PHA のみでの測定や同期動作を要求しないリスト測定の場
合は ATICbus を接続する必要はありません。

Interconnect
Card

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７．VME インターフェース
7.1 ベースアドレス
A3400 は 1Mbyte(256ｋ×32bits)のメモリを搭載しており、VMEbus に対して 0x00000～0xFFFFF のアドレス領域を占有しますが、これを VMEbus 全アドレス空間の何処に割り当てるのかを決めるのがベースア
ドレスの設定です。ベースアドレスの設定は下図の SW1～SW3 のスイッチで行います。
SW1～SW3 は下図の様にそれぞれ VMEbus アドレスの A32-28、A27-24、A23-20 に対応しており、A32
アドレス指定モードでは全てのスイッチ、A24 アドレス指定モードでは SW3 の設定のみが有効となります。
ります。

A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

A32:

SW1

SW2

SW3

A24:

×

×

SW3

A3400 搭載メモリのアドレス空間

C DE

C DE

AB

7 89

AB

456

456

7 89

456

AB

F0 1

23

F0 1

23

F0 1

23

C DE

SW1 SW2 SW3J1

ロジック入力信号の論理レベルを選択
IN : ECL,OUT : NIM-FNL

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7 89

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7.2 AM(Address Modifier) code
ベースアドレスを介して A3400 にアクセスする場合にサポートされている AM コードは以下の通りです。
AM codeDescription

0x3F

A24 supervisory block transfer(BLT)

0x3D

A24 supervisory data access

0x3B

A24 non privileged block transfer(BLT)0x39

A24 non privileged data access

0x0F

A32 supervisory block transfer(BLT)

0x0D

A32 supervisory data access

0x0B

A32 non privileged block transfer(BLT)0x09

A32 non privileged data access

7.3 MCST(Multicast) Addressing
複数枚の A3400 モジュールの同一のレジスタに、同じ内容のデータを書き込む場合、通常なら VME マス
タ・モジュールは枚数分だけのアクセスを繰返す必要がありますが、この MCST アドレッシングを利用すると１回のアクセスを実行するだけで全てのモジュールへの書込みが同時に完了するというメリットがあります。但し、モジュールが MCST アドレッシングに正常に応答するためには以下の条件を満たしていな
ければなりません。
(1) アクセス可能な AM コードは次の 2 通り。
0x0D(A32 supervisory data access)
0x09(A32 non privileged data access)(2) 書き込みサイクルのみ。
(3) MCST アドレッシングに応答するようにレジスタが正しく設定されているモジュールのみ。
(1)と(2)は VME マスタ・モジュールのプログラミングだけで解決できる条件ですが、(3)は A3400 のレジ
スタ設定について正しく理解し、設定する必要があります。
MCST アドレッシングに関係のあるレジスタは MCST Address Reg.と MCST Control Reg.の 2 つで、それぞれ次のように設定します。
■MCST ベースアドレスを設定する。
「7.1 ベースアドレス」で定義したアドレス空間に行う通常のアクセスと、MCST によるアクセスのア
ドレス空間を分けるために、MCST アドレッシング用のベースアドレスを MCST Address Reg.に設定します。VME アドレスの A31-A24 が MCST Address Reg.に設定した 8bit の値に等しく、さらにA23-A20 までの 4bit がすべてゼロである場合のアドレス空間が MCST アドレッシングの可能な領域となります。MCST アドレッシングに応答させたいモジュールには全て同じ値を MCST Address Reg.に設定します。

A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0MCST Address Reg.

0 0 0 0

A3400 搭載メモリのアドレス空間
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A3400 16ch PDC User’s Manual (Rev.0.1β)■モジュールのチェーン（つながり）を設定する。
MCST のアクセスサイクルは全てのモジュールに対して一斉に同時に実行されるわけではありません。
VMEbus の IACKIN/IACKOUT デイジー・チェーンを使用して、アクセスすることの出来る権利を表す
トークンをモジュールから次のモジュールへと渡し、トークンを得たモジュールだけが書き込みサイクルを実行します。ICAKIN/ICAKOUT のデイジー・チェーンを使用しますからトークンは VMEbus バッ
クプレーンのスロット番号の小さなスロットに装着されたモジュールから大きなスロット番号のモジュールへとパスされていくことになりますが、単にスロットにモジュールが装着されているだけではトークンは正しくパスされていきません。MCST アクセスに対して応答するモジュールのチェーンを
MCST Control Reg.に正しく設定しておく必要があります。MCST Control Reg.には 2 つのビットが次のように定義されています。
F bit

L bit

statusMCST チェーン内でのモジュールの位置

00

inactive

最初または最後以外のモジュール

01

active

最後のモジュール

1

0

active

最初のモジュール

11

active

最初と最後に挟まれた中間に位置するモジュール

最初のモジュールとは、MCST アクセスに応答させたいモジュールの繋がりの中で最も小さなスロット
番号に装着されているモジュールのことです。最後のモジュールは逆に MCST アクセスに応答させたい
モジュールの繋がりの中で最も大きなスロット番号に装着されているモジュールのことです。
中間に位置するモジュールに F、L bit 共に 0 を設定した場合は inactive なモジュールとして判断される
ため書き込みを実行しませんが、トークンは次のモジュールへ正常にパスします。
MCST アドレッシングは VMEbus マスタ・モジュールの MCST アドレス空間への書き込みサイクル開始で始まり、まずは F,L bit=1,0 の最初のモジュールが書き込みを行います。書き込みが完了するとトークンを
IACKOUT に出力し、次のモジュールへアクセス権を渡します。次のモジュールはそのトークンが IACKINに入ってきた事を知ると書き込みサイクルを実行します。以降、最後のモジュールまでこの動作を繰り返し、最後のモジュールが書き込みを終えると VMEbus のデータ転送応答である DTACK ラインをドライブ
します。VMEbus マスタ・モジュールは DTACK を受けて、初めてこの書き込みバスサイクルを終了することになります。
以上のことから、MCST アドレッシングには次の 2 つの点で注意が必要です。
(1) MCST アドレッシングは全てのモジュールが同一タイミングで書き込みを行うわけではないこと。
(2) MCST チェーンを構成するモジュールの中間に空きスロットがあってはならないこと。但し Auto
Daisy Chain 対応のバックプレーンであればこの限りではありません。

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7.4 VME Interrupt
A3400 が VMEbus へ割り込みを発生する要因としては、リストデータバッファへのデータ書き込み状況に拠る 2 通りがあります。
■リストデータサイズによる割り込み
リストデータバッファに書き込まれたデータサイズが List Data Size Preset Reg.の設定値をオーバーしたら割り込みを発生します。
測定が一時中断されることなく継続して行えるようにするには書き込みデータでリストデータバッフ
ァが一杯になる前に、リストデータバッファのデータを適当な頻度で常に読み出してやることが必要になります。通常では List Data Size Preset Reg.にリストデータバッファサイズの約半分の値を設定して割り込みを待ちます。そうすると VMEbus マスタが割り込み発生を受けてリストデータバッファの読み出しを行っている間にも、残り半分の空き領域に新たな測定データを書き込むことが出来ます。しかしながらこれはあくまでも全 Ch 入力信号により生ずる書き込みデータ量のレートと VMEbus マスタによる読み出し転送レートが接近している場合であり、両者のバランスが大きく異なる場合には List Data
Size Preset Reg.に設定する値もそれに応じて検討しなおす必要があります。
■イベントカウント数による割り込み
イベントカウント数が Event Count Preset Reg.の設定値をオーバーしたら割り込みを発生します。
この割り込みはイベントカウントがカウントアップする Gated List または Triggered List の場合だけに有効です。また Event Count Preset Reg.の設定値と比較されるイベントカウント数とはイベントカウ
ント値そのものの絶対値ではなく、割り込み発生から次の割り込み発生時までのイベントカウントの差分の数となります。
COM_G/T IN 入力パルス 1 個による 1 イベント当りのリストデータバッファ書き込みデータサイズは、そのときに信号入力のあった Ch 数に依存するので一概に断定出来ませんが、最大値は 16ch 全てに入ってきた場合で、Gated List：19×32bit、Triggered List：48×32bit のデータサイズとなります。
逆に、最小値は Gated List モードにおいて 1ch しか信号入力が無かった場合の 4×32bit です。従って設定可能なイベントカウント・プリセットの最大値はバッファサイズによる限界から 127k×32bit/4×
32bit=32512(0x7F00)となります。
希望する割り込み発生時の割込みレベルは IRQ Control Reg.に、また割込み応答サイクル時に VMEbus
マスタによって読み出される割込み Status/ID は IRQ Vector Reg.に初期設定しておきます。
A3400 からの割込み信号は当モジュールへの割込み応答サイクル実行時点で解除されます。

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８．Memory
256k×32bit のメモリには Ch0～Ch16 までの PHA メモリに 128ｋ×32bit、リストデータバッファに 127
ｋ×32bit、レジスタ領域に 1ｋ×32bit が割り当てられています。
各 PHA メモリのデータサイズは 8kch×32bit で、内部のデータ構造は下図の通りです。
リストデータバッファについては「9. List Data Buffer」、レジスタは「10. Register Map」を参照。
D31
BA+0x00000
ch0 PHA
BA+0x08000
ch1 PHA
BA+0x10000
ch2 PHA
BA+0x18000
ch3 PHA
BA+0x20000
ch4 PHA
BA+0x28000
ch5 PHA
BA+0x30000
ch6 PHA
BA+0x38000
ch7 PHA
BA+0x40000
ch8 PHA
BA+0x48000
ch9 PHA
BA+0x50000
ch10 PHA
BA+0x58000
ch11 PHA
BA+0x60000
ch12 PHA
BA+0x68000
ch13 PHA
BA+0x70000
ch14 PHA
BA+0x78000
ch15 PHA

D24 D23Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]
Ch0[HH]：
Ch8191[HH]

D16 D15
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]
CH0[HL]：CH8191[HL]

D8 D7
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]
Ch0[LH]：
Ch8191[LH]

BA+0x80000

List Data Buffer(127k x 32bit)

BA+0xFEFFC
BA+0xFF000
BA+0XFFFFC

Register(1k x 32bit)(BA: Base Address)

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D0
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]
Ch0[LL]：
Ch8191[LL]A3400 16ch PDC User’s Manual (Rev.0.1β)

９．List Data Buffer
リストデータはロングワード(32bit)単位でリストデータバッファに書き込まれ、その内容は各動作モードにより変化するため、各データの上位 3bit にはそのデータがどのような内容のものであるかを表す
DID(Data IDentification)ビットが定義されています。
DID No.

D31

D30

D29

Description

0

0

0

0

(Reserved)

1

0

0

1

(Reserved)

2

0

1

0

Gated List モード時の ADC データ

3

0

1

1

イベントカウントデータ

4

1

0

0

(Reserved)

5

1

0

1

(Reserved)

6

1

1

0

タイムスタンプ(HI) + ADC データ

7

1

1

1

タイムスタンプ(LO)データ

以降、各リスト動作モードにおけるデータ構造を説明します。

9.1 GATED LIST
1 イベント当りのリストデータバッファに書き込まれるデータは、1 個～16 個までの下図(a)に示す ADC
データ、(b)(c)のタイムスタンプ、(d)のイベントカウントデータから成り立ち、ADC データの数はイベ
ント発生時に信号入力のあった Ch 数により変化します。
D31 D30 D29

D27(a) 0 1 0

D23 D22DSN

D18 D17

D14

NAI

D12

Ch#

D0

ADC Data

・Ch#: 入力のあったチャンネル番号(0 – 0xF)
・NAI(Number of Active Input): 入力のあった Ch の総数(1 – 0x10)
・DSN(Data Sequence Number): 先頭の ADC データからの通し番号(1 - NAI)
D31 D30 D29 D28

D18(b) 1 1 0

D0

TSI-HI(11bit)

・TSI-HI: Time Stamp Information(Higher 11bits)
D31 D30 D29

D0(c) 1 1 1

TSI-LO(29bit)

・TSI-LO: Time Stamp Information(Lower 29bits)
D31 D30 D29(d) 0 1 1

D27

D0

Event Counts(28bit)

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一例として COM_G/T IN の期間中に Ch0、Ch2、Ch3、Ch6、Ch10 の入力があり、次の COM_G/T IN
期間中には Ch1、Ch3、Ch14 に入力があった場合は、以下のようなデータがリストデータバッファに書き込まれます。
D31 D30 D29

D27

0 1 0

0 0 0 0 1 0 0 1 0 1 0 0 0 0

ADC Data(ch0)0 1 0

0 0 0 1 0 0 0 1 0 1 0 0 1 0

ADC Data(ch2)0 1 0

0 0 0 1 1 0 0 1 0 1 0 0 1 1

ADC Data(ch3)0 1 0

0 0 1 0 0 0 0 1 0 1 0 1 1 0

ADC Data(ch6)0 1 0

0 0 1 0 1 0 0 1 0 1 1 0 1 0

ADC Data(ch10)

1 1 0

D23 D22

D18 D17

D14

D12

D0

TSI-HI(11bit)@event=n

1 1 1

TSI-LO(29bit)@event=n

0 1 1

Event Counts(n)0 1 0

0 0 0 0 1 0 0 0 1 1 0 0 0 1

ADC Data(ch1)0 1 0

0 0 0 1 0 0 0 0 1 1 0 0 1 1

ADC Data(ch3)0 1 0

0 0 0 1 1 0 0 0 1 1 1 1 0 0

ADC Data(ch14)

1 1 0

TSI-HI(11bit)@event=n+1

1 1 1

TSI-LO(29bit)@event=n+1

0 1 1

Event Counts(n+1)

9.2 FREE RUN LIST
１入力信号あたり次の 2 つのロングワードデータで構成されます。
D31 D30 D29 D28

D18 D17

1 1 0

D14

TSI-HI(11bit)

D12

Ch#

D0

ADC Data

・Ch#: 入力のあったチャンネル番号(0 – 0xF)
・TSI-HI: Time Stamp Information(Higher 11bit)
D31 D30 D29 D28

D0

1 1 1

TSI-LO(29bit)

・TSI-LO: Time Stamp Information(Lower 29bit)

9.3 TRIGGERED LIST
１入力信号あたり次の３つのロングワードデータで構成されます。
D31 D30 D29 D28

D18 D17

1 1 0

D14

TSI-HI(11bit)

D12

Ch#

D0

ADC Data

・Ch#: 入力のあったチャンネル番号(0 – 0xF)
・TSI-HI: Time Stamp Information(Higher 11bit)
D31 D30 D29 D28

D0

1 1 1

TSI-LO(29bit)

・TSI-LO: Time Stamp Information(Lower 29bit)
D31 D30 D29

0 1 1

D27

D0

Event Counts(28bit)

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9.4 リストデータバッファのデータリード
リストデータバッファはリングバッファとして機能するように構成されており、WrPtr(書き込みポインタ)、
RdPtr(読み出しポインタ)の 2 つのポインタと EmpFlg(エンプティ・フラグ)、FullFlg(フル・フラグ)の 2 つのフラグによって管理され、それらはハードウェアにより自動的に更新されます。
リストデータバッファに書き込まれるデータはロングワード・サイズが一つの単位となっているため、
WrPtr と RdPtr はリストデータバッファ開始アドレスからのオフセットをロングワード数で表し、0～0x1FBFF(0～127ｋ-１)までの範囲の値を持ちます。
WrPtr は A3200 がバッファにデータを書き込んだとき、RdPtr は VMEbus マスタ・モジュールがバッファからデータを読み出したとき自動的に更新され、これら 2 つのポインタの変化に応じて FullFlg と EmpFlgの内容もハードウェアによりリアルタイムに更新されます。
従って、VMEbus マスタ・モジュールがリストデータバッファをリードする際は RdPtr の示すバッファの開始アドレスから、WrPt と RdPtr の差に等しいロングワード数のデータを読み出します。この時に注意しなければいけないことは「リングバッファなので WrPtr と RdPtr の大小関係が逆転するときがある」という 1 点だけです。

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１０. Register Map
メモリの BA + 0xFF000～ 0xFFFFC に割り当てられている各レジスタの詳細について説明します。

10.1 Register Address Map
Offset Address

Register Content

Access0xFF000～0xFF03C

CDR(Channel Dependence Registers) for Ch0(see 9.2)

(see 10.2)

0xFF040～0xFF07C

CDR(Channel Dependence Registers) for Ch1(see 9.2)

(see 10.2)

0xFF080～0xFF0BC

CDR(Channel Dependence Registers) for Ch2(see 9.2)

(see 10.2)

0xFF0C0～0xFF0FC

CDR(Channel Dependence Registers) for Ch3(see 9.2)

(see 10.2)

0xFF100～0xFF13C

CDR(Channel Dependence Registers) for Ch4(see 9.2)

(see 10.2)

0xFF140～0xFF17C

CDR(Channel Dependence Registers) for Ch5(see 9.2)

(see 10.2)

0xFF180～0xFF1BC

CDR(Channel Dependence Registers) for Ch6(see 9.2)

(see 10.2)

0xFF1C0～0xFF1FC

CDR(Channel Dependence Registers) for Ch7(see 9.2)

(see 10.2)

0xFF200～0xFF23C

CDR(Channel Dependence Registers) for Ch8(see 9.2)

(see 10.2)

0xFF240～0xFF27C

CDR(Channel Dependence Registers) for Ch9(see 9.2)

(see 10.2)

0xFF280～0xFF2BC

CDR(Channel Dependence Registers) for Ch10(see 9.2)

(see 10.2)

0xFF2C0～0xFF2FC

CDR(Channel Dependence Registers) for Ch11(see 9.2)

(see 10.2)

0xFF300～0xFF33C

CDR(Channel Dependence Registers) for Ch12(see 9.2)

(see 10.2)

0xFF340～0xFF37C

CDR(Channel Dependence Registers) for Ch13(see 9.2)

(see 10.2)

0xFF380～0xFF3BC

CDR(Channel Dependence Registers) for Ch14(see 9.2)

(see 10.2)

0xFF3C0～0xFF3FC

CDR(Channel Dependence Registers) for Ch15(see 9.2)

(see 10.2)

0xFF400

IRQVR(IRQ Vector Register)

Read/Write

0xFF404

IRQCR(IRQ Level Register)

Read/Write

0xFF408

MCSTAR(Multicast Address Register)

Read/Write

0xFF40C

MCSTCR(Multicast Control Register)

Read/Write

0xFF410LBWPR(List Buffer Write Pointer Register)

Read only

0xFF414LBRPR(List Buffer Read Pointer Register)

Read only

0xFF418

LBEFR(List Buffer Empty Flag Register)

Read only

0xFF41C

LBFFR(List Buffer Full Flag Register)

Read only

0xFF420

AMR(Acquire Mode Register)

Read/Write

0xFF424

ECPVR(Event Count Preset Value Register)

Read/Write

0xFF428LDSPVR(List Data Size Preset Value Register)

Read/Write

0xFF42CCOMGPWR(COMmon Gate Pulse Width Register)

Read/Write

0xFF430

COMGCR(COMmon Gate Count Register)

Read/Write

0xFF434～0xFF43C(Reserved)-

0xFF440

ACR(Acquire Control Register)

Read/Write

0xFF444MCSR(Module Control Status Register)

Read/Write

0xFF448～0xFFFE8(Reserved)-

0xFFFECFPGAVR(FPGA Version Register)

Read only

0xFFFF0LCPUVR(Local CPU Version Register)

Read only

0xFFFF4

MIR(Module Identification Register)

Read only

0xFFFF8～0xFFFFC(Reserved)-

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10.2 CDR(Channel Dependence Registers) Address Map
以下のレジスタは全く同じ内容のものが各 Ch に設けられています。
Offset Address

Register Content

Access0xFF000+0x40*n

CCR(Channel Control Register)

Read/Write

0xFF004+0x40*n

CZLR(Channel Zero Level Register)

Read/Write

0xFF008+0x40*n

CLLDR(Channel Lower Level Discriminator Register)

Read/Write

0xFF00C+0x40*n

CGPWR(Channel Gate Pulse Width Register)

Read/Write

0xFF010+0x40*n

CRTR(Channel Real Time Register)

Read/Write

0xFF014+0x40*n

CLTR(Channel Live Time Register)

Read/Write

0xFF018+0x40*n

CGCR(Channel Gate Count Register)

Read/Write

0xFF01C+0x40*n(Reserved)

0xFF020+0x40*n

CCGR(Channel Conversion Gain Register)

Read/Write

0xFF024+0x40*n

CPMR(Channel Preset Mode Register)

Read/Write

0xFF028+0x40*n

CPVR(Channel Preset Value Register)

Read/Write

0xFF02C+0x40*n

SPROICR(Start of Preset ROI Channel Register)

Read/Write

0xFF030+0x40*n

NPROICR(Number of Preset ROI Channel Register)

Read/Write

0xFF034+0x40*n(Reserved)

0xFF038+0x40*n(Reserved)

0xFF03C+0x40*n(Reserved)-(n = Ch# : 0～15)

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１１. 各レジスタの詳細
11.1 CCR(Channel Control Register) : BA + 0xFF000 + 0x40 * n(n=Ch#0～15)
D31

D2 D1 D0DAT
CLR GM1 GM0

ビット

名称

初期値

R/W

説明

0

GM0

1

R/W

Gate Mode 1, 0

1

GM1

1

R/W

各 Ch の G/T IN 入力信号をゲートとして使用する場合のモードを設定します。
（FREE RUN LIST または TRIGGERED LIST モード時にこの信号をトリガ信号として使用する場合はこの設定とは関係なく、常にアクティブ・ハイの論理になります）

2

DAT CLR

0

R/W

GM1

GM0

0

0:

(無効)

0

1:

Anti Coincidence

10:Coincidence

1

1:

Off

Data Clear
このビットを 1 にセットすると、該当するチャンネルの PHA データメモリおよびリアルタイム(CRTR)、ライブタイム(CLTR)、
ゲートカウント(CGCR)をゼロクリアします。
クリアが完了すると A3400 はこのビットも 0 にしてクリアが完了したことを知らせます。

測定中の設定変更を禁止します（仮に変更したとしても無視されます）

11.2 CZLR(Channel Zero Level Register) : BA + 0xFF004 + 0x40 * n(n=Ch#0～15)
D31

D11

D0
Zero Level(12bit)

名称

初期値

R/W

0 - 11 ZL0 - ZL11

0x800

R/W

ビット

説明
Zero Level 0 - 11
フルスケールの±5%の範囲でゼロ調整を設定します。
設定値
0xFFF(4095) :ゼロレベル+4.997558594%:
0x801(2049) :+0.002441406%

0x800(2048) :0%

0x7FF(2047) :-0.002441406%:
0x000(0) :-5.000000000%

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11.3 CLLDR(Channel Lower Level Discriminator Register) : BA + 0xFF008 + 0x40 * n(n=Ch#0～15)
D31

D11

D0
LLD Level(12bit)

ビット

名称

0 - 11 LLD0 - LLD11

初期値

R/W

説明

0x1A0

R/W

Lower Level Discriminator 0 - 11
フルスケールの+10%の範囲で LLD レベルを設定します。
設定値

ゼロレベル

0xFFF(4095) :+10.000000000%

0xFFE(4094) :+9.997557998%:
0x001(1) :+0.002442002%

0x000(0) :0%11.4 CGPWR(Channel Gate Pulse Width Register) : BA + 0xFF00C + 0x40 * n(n=Ch#0～15)
D31

D13

D0
Pulse Width(14bit)

初期値

R/W

0 - 13 GPW0-GPW13 0x28

R/W

ビット

名称

(40)

説明
Gate Pulse Width0 - 13
内部で生成するゲートパルスの幅として 200ns～50μ範囲を
5ns ステップで設定します。
レジスタに設定する値は（実際のパルス幅÷5）を設定します。
設定値

パルス幅

0x28(40) :200ns

0x29(41) :

205ns

:
0x270F(9999) :49.95μs

0x2710(10000) : 50μs

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11.5 CRTR(Channel Real Time Register) : BA + 0xFF010 + 0x40 * n(n=Ch#0～15)
D31

D0
Real Time(32bit)

ビット

名称

0 - 31 RT0 – RT31

初期値

R/W

0

R/W

説明
Real Time 0 - 31
0.01sec～ 42949672.95sec 範囲を持つ 10ms 単位のリアルタイ
ム・データです。データクリアで自動的にゼロクリアされます。
通常はリードしか行いません。もし CCR レジスタの DAT CLR
ビットを使用せずに、PHA メモリをクリアした場合にはこのレジスタに 0 をライトしてリアルタイムも一緒にゼロクリアします。

11.6 CLTR(Channel Live Time Register) : BA + 0xFF014 + 0x40 * n(n=Ch#0～15)
D31

D0Live Time(32bit)

ビット

名称

0 - 31 LT0 – LT31

初期値

R/W

0

R/W

説明
Live Time 0 - 31
0.01sec～ 42949672.95sec の範囲を持つ 10ms 単位のライブタ
イム・データです。データクリアで自動的にゼロクリアされます。
通常はリードしか行いません。もし CCR レジスタの DAT CLR
ビットを使用せずに、PHA メモリをクリアした場合にはこのレジスタに 0 をライトしてライブタイムも一緒にゼロクリアします。

11.7 CGCR(Channel Gate Count Register) : BA + 0xFF018 + 0x40 * n(n=Ch#0～15)
D31

D0Gate Count(32bit)

ビット

名称

0 - 31 GC0 – GC31

初期値

R/W

0

R/W

説明
Gate Count 0 - 31
測定期間中に各チャンネル専用ゲート入力に入ってきたパルスのカウント数をあらわします。データクリアで自動的にゼロク
リアされます。
通常はリードしか行いません。もし CCR レジスタの DAT CLRや MCSR レジスタの PHA CLR ビットを使用せずに、PHA メモ
リをクリアした場合にはこのレジスタに 0 をライトしてゲートカウントも一緒にゼロクリアします。
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11.8 CCGR(Channel Conversion Gain Register) : BA + 0xFF020 + 0x40 * n(n=Ch#0～15)
D31

D2 D1 D0
CG2 CG1 CG0

ビット

名称

初期値

R/W

説明

0

CG0

0

R/W

Conversion Gain 2, 1, 0

1

CG1

0

R/W

ADC の変換ゲインを設定します。

2

CG2

0

R/W

CG2

CG1

CG0

0

0

0:

8192

0

0

1:

4096

0

1

0:

2048

0

1

1:

1024

1

0

0:

512

1

0

1:

256

1

1

0:

(無効)

1

1

1:

(無効)

測定中の設定変更を禁止します（仮に変更したとしても無視されます）

11.9 CPMR(Channel Preset Mode Register) : BA + 0xFF024 + 0x40 * n(n=Ch#0～15)
D31

D2 D1 D0
PM2 PM1 PM0

ビット

名称

初期値

R/W

説明

0

PM0

0

R/W

Preset Mode 2, 1, 0

1

PM1

0

R/W

PHA 動作時のプリセットモードを設定します。

2

PM2

0

R/W

PM2

PM1

PM0

0

0

0:

OFF

0

0

1:

RT(Real Time) Preset

0

1

0:

LT(Live Time) Preset

0

1

1:

PC(Peak Counts) Preset

1

0

0:

IC(Integral Counts) Preset

1

0

1:

(無効)

1

1

0:

(無効)

1

1

1:

(無効)

測定中の設定変更を禁止します（仮に変更したとしても無視されます）

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A3400 16ch PDC User’s Manual (Rev.0.1β)11.10 CPVR(Channel Preset Value Register) : BA + 0xFF028 + 0x40 * n(n=Ch#0～15)
D31

D0
Preset Value(32bit)

ビット

名称

0 - 31 PV0 –PV31

初期値

R/W

100

R/W

説明
Preset Value 0 - 31
プリセットの値を設定します。
Preset Mode設定できるプリセット値の範囲

RT :100 – 4294967295(1.00 – 42949672.95sec)

LT :100 – 4294967295(1.00 – 42949672.95sec)

PC :1 – 4294967295Counts(232-1)

IC :1 – 4294967295Counts(232-1)

測定中の設定変更を禁止します（仮に変更したとしても無視されます）

11.11 SPROICR(Start of Preset ROI Channel Register) : BA + 0xFF02C + 0x40 * n(n=Ch#0～15)
D31

D12

D0
Start of Preset ROI Channel(13bit)

ビット

名称

0 - 12 SOC0 - SOC12

初期値

R/W

0

R/W

説明
Start of Channel 0 – 12
プリセットモードが PC または IC の場合にプリセットの対象となる ROI 領域の開始チャンネルを設定する。
設定できる値の範囲は 0 ～ (Conversion Gain – 1)

測定中の設定変更を禁止します（仮に変更したとしても無視されます）

11.12 NPROICR(Number of Preset ROI Channel Register) : BA + 0xFF030 + 0x40 * n(n=Ch#0～15)
D31

D12

D0
Number of Preset ROI Channel(13bit)

ビット

名称

0 - 12 NOC0 - NOC12

初期値

R/W

0

R/W

説明
Number of Channel 0 - 12
プリセットモードが PC または IC の場合にプリセットの対象となる ROI 領域のチャンネル数を設定する。
設定できる値の範囲は
1 ～ (Conversion Gain – SPROICR 設定値)

測定中の設定変更を禁止します（仮に変更したとしても無視されます）

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11.13 IRQVR(IRQ Vector Register) : BA + 0xFF400
D31

D7

D0
Status/ID(8bit)

ビット

名称

初期値

R/W

0-7

S/ID0 – S/ID7

0

R/W

説明
Status/ID 0 - 7
割込み応答サイクル時に VME データバスに送出するベクタ・ア
ドレスを設定する。

11.14 IRQCR(IRQ Control Register) : BA + 0xFF404
D31

ビット

名称

初期値

R/W

D7 D6

D2 D1 D0

LDS
PIE

LVL LVL LVL
2
1
0

EC
PIE

説明

0

LVL0

0

R/W

IRQ Level 2, 1, 0

1

LVL1

0

R/W

割込み発生時の割込み要求レベルを設定します。

2

LVL2

0

R/W

LVL2

LVL1

LVL0

0

0

0:

IRQ OFF

0

0

1:

IRQ1

0

1

0:

IRQ2

0

1

1:

IRQ3

1

0

0:

IRQ4

1

0

1:

IRQ5

1

1

0:

IRQ6

1

1

1:

IRQ7

6

ECPIE

0

R/W

Event Counts Preset IRQ Enable
0 : イベントカウント・プリセットによる割込みを禁止
1 : イベントカウント・プリセットによる割込みを許可

7

LDSPIE

0

R/W

List Data Size Preset IRQ Enable
0 : リストデータサイズ・プリセットによる割込みを禁止
1 : リストデータサイズ・プリセットによる割込みを許可

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A3400 16ch PDC User’s Manual (Rev.0.1β)11.15 MCSTAR(Multicast Address Register) : BA + 0xFF408
D31

D7

D0
MCST Address(8bit)

ビット

名称

初期値

R/W

0-7

MA0 – MA7

0xEE

R/W

説明
Multicast Address 0 - 7
MCST アドレッシング空間を定める A32 アドレス指定モードの
上位 8bit に該当する値を設定する。

11.16 MCSTCRM(Multicast Control Register) : BA + 0xFF40C
D31

D1 D0
F_bit L_bit

ビット

名称

初期値

R/W

説明

0

L_bit

0

R/W

Last bit, F_bit

1

F_bit

0

R/W

MCST コマンドに対して応答するモジュールのチェーンを設定
する。
F_bit

L_bit

0

0 : 最初または最後以外のモジュール(Inactive)0

1 : 最後のモジュール(Active)

1

0 : 最初のモジュール(Active)

1

1 : 最初と最後に挟まれた中間に位置するモジュール(Active)

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A3400 16ch PDC User’s Manual (Rev.0.1β)

11.17 LBWPR(List Buffer Write Pointer Register) : BA + 0xFF410
D31

D16

D1 D0
List Buffer Write Pointer(17bit)

ビット

名称

0 - 16 WRPTR0 –

初期値

R/W

0

R

WRPTR16

説明
Write pointer 0 - 16
リストデータバッファへのデータ書き込み先を表すポインタ
で、値の範囲は 0 ～ 0x1FBFF。
この内容は A3400 がバッファにデータを書き込むとき、ハード
ウェアにより自動的にインクリメントされる。
リストデータバッファをクリアするとこの内容も自動的にゼロクリアされる。

11.18 LBRPR(List Buffer Read Pointer Register) : BA + 0xFF414
D31

D16

D1 D0
List Buffer Read Pointer(17bit)

ビット

名称

0 - 16 RDPTR0 –RDPTR16

初期値

R/W

0

R

説明
Read pointer 0 - 16
リストデータバッファからデータを読み出すべき場所を表すポインタで、値の範囲は 0 ～ 0x1FBFF。
この内容は VME マスタがバッファからデータを読み出すとき、
ハードウェアにより自動的にインクリメントされる。
リストデータバッファをクリアするとこの内容も自動的にゼロクリアされる。

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11.19 LBEFR(List Buffer Empty Flag Register) : BA + 0xFF418
D31

D0
EMP

ビット
0

名称
EMP

初期値

R/W

1

R

説明
Empty
0 : リストデータバッファにデータがあることを表す。
1 : リストデータバッファが空であることを表す。
LBRPR の内容が LBWPR と等しいとき、ハードウェアにより自動的にセットされ、そうでない場合はクリアされる。
リストデータバッファをクリアするとこのフラグも自動的にセットされる。
EMP の状態でリストバッファをリードしてもリードポインタ
LBRPR はインクリメントしません。

11.20 LBFFR(List Buffer Full Flag Register) : BA + 0xFF41C
D31

D0
FUL

ビット
0

名称
FUL

初期値

R/W

0

R

説明
Full
0 : リストデータバッファが満杯でないことを表す。
1 : リストデータバッファが満杯であることを表す
LBWPR+1 の内容が LBWPR と等しいとき、ハードウェアにより自動的にセットされ、そうでない場合クリアされる。
リストデータバッファをクリアするとこのフラグも自動的にクリアされる。
FUL の状態で次の書き込みリストデータが発生した場合はその時点の書き込みポインタの位置に上書きしますが、書き込みポ
インタ LBWPR はインクリメントせず、そのままの値を維持します。

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11.21 AMR(Acquire Mode Register) : BA + 0xFF420
D31

D3 D2 D1 D0
PHA
LM2 LM1 LM0
MOD

ビット

名称

初期値

R/W

説明

0

LM0

0

R/W

3bit で LIST 動作モードを設定します。

1

LM1

0

R/W

LM2

LM1

LM0

2

LM2

0

R/W

0

0

0:

LIST OFF0

0

1:(Reserved)

0

1

0:

GATED LIST

0

1

1:

(Reserved)

1

0

0:

(Reserved)

1

0

1:

FREE RUN LIST

1

1

0:

(Reserved)

1

1

1:

TRIGGERED LIST

3

PHAMOD

1

R/W

PHA モードの ON/OFF を設定します。
0 : PHA OFF
1 : PHA ON

・ 測定中の設定変更を禁止します（仮に変更したとしても無視されます）

11.22 ECPVR(Event Count Preset Value Register) : BA + 0xFF424
D31

D15

D0
Event Count Preset Value(16bit)

ビット

名称

0 - 15 ECPV0 –ECPV15

初期値

R/W

説明

0

R/W

Event Count Preset Value 0 – 15
0 : OFF1 ～ 0xFE00 : 設定可能なイベントカウント数
Gated List または Triggered List 動作モードにおいて、測定開始
または前回このプリセットに達した時点からのイベントカウン
ト数がこのレジスタ設定値を超えたら、MCSR レジスタの ECOF
ビットを１にセットしてプリセットの達成を知らせます。もし割込み許可を表す IRQCR レジスタの ECPIE ビットが 1 にセットされていたら、同時に VMEbus に割り込みを発生します。
詳細は「7.4 VME Interrupt」を参照してください。

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11.23 LDSPVR(List Data Size Preset Value Register) : BA + 0xFF428
D31

D16

D0
List Data Size Preset Value(17bit)

ビット

名称

0 - 16 LDSPV0 –

初期値

R/W

説明

0

R/W

List Data Size Preset Value 0 – 16

LDSPV15

0 : OFF1 ～ 0x1FBFF : 設定可能なデータサイズ(ロングワード単位)
全てのリストモード動作時において、測定開始または前回このプリセットに達した時点からのロングワード・データサイズがこのレジスタ設定値を超えたら、MCSR レジスタの LDSOF ビッ
トを１にセットしてプリセットの達成を知らせます。もし割込
み許可を表す IRQCR レジスタの LDSPIE ビットが 1 にセットされていたら、同時に VMEbus に割り込みを発生します。
詳細は「7.4 VME Interrupt」を参照してください。

11.24 COMGPWR(COMmon Gate Pulse Width Register) : BA + 0xFF42C
D31

D13

D0
Pulse Width(14bit)

名称

初期値

R/W

説明

0 - 13 CGPW0

0x28

R/W

Common Gate Pulse Width0 - 13

ビット

- CGPW13(40)

内部で生成するゲートパルスの幅として 200ns～50μ範囲を
5ns ステップで設定します。
レジスタに設定する値は（実際のパルス幅÷5）を設定します。
設定値

パルス幅

0x28(40) :200ns

0x29(41) :

205ns

:
0x270F(9999) :49.95μs

0x2710(10000) : 50μs

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11.25 COMGCR(COMmon Gate Count Register) : BA + 0xFF430
D31

D13

D0

Common Gate Count(32bit)

ビット

名称

0 - 31 CGC0

初期値

R/W

0

R/W

- CGC31

説明Common Gate Count0 - 31
測定期間中にコモンゲート入力に入ってきたパルスのカウント
数をあらわします。いずれかのｃｈの PHA データクリアで自動的にゼロクリアされます。
通常はリードしか行いません。もし CCR レジスタの DAT CLR
または MCSR レジスタの PHACLR ビットを使用せずに、PHA
メモリをクリアした場合にはこのレジスタに 0 をライトしてコ
モンゲートカウントも一緒にゼロクリアします。

11.26 ACR(Acquire Control Register) : BA + 0xFF440
D31

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ ACQ
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0

ビット

名称

初期値

R/W

説明

0

ACQ0

0

R/W

Acquire 0 – 15

1

ACQ1

0

R/W

各 Ch の測定のスタート/ストップを指令すると共に、測定状態

2

ACQ2

0

R/W

のステータスも表します（ACQ0 – 15 はそれぞれ Ch0 – 15 に

3

ACQ3

0

R/W

対応しています）。

4

ACQ4

0

R/W

■書き込み時は

5

ACQ5

0

R/W

0 : 測定の停止を指令する。

6

ACQ6

0

R/W

1 : 測定の開始を指令する。

7

ACQ7

0

R/W

■読み出し時は

8

ACQ8

0

R/W

0 : 停止している。

9

ACQ9

0

R/W

1 : 測定中である。

10

ACQ10

0

R/W

11

ACQ11

0

R/W

PHA モードでプリセットを設定して測定している場合は、プリ

12

ACQ12

0

R/W

セットに達すると A3400 が勝手に測定を停止し、対応する Ch

13

ACQ13

0

R/W

の ACQｎビットを 0 にします。従ってこのレジスタを読むこと

14

ACQ14

0

R/W

で全 Ch の測定状態をモニタすることが出来ます。

15

ACQ15

0

R/W
ACQｎのビットを１にセットした直後に読み戻してみたらそのビットが 0 であるような場合は、すでにプリセットに達して停止しており、測定を再開できない状態にあることを表します。
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A3400 16ch PDC User’s Manual (Rev.0.1β)

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A3400 16ch PDC User’s Manual (Rev.0.1β)

11.27 MCSR(Module Control Status Register) : BA + 0xFF444
D31 D30 D29

D27 D26

D15 D14 D13 D12

D9 D8

D6 D5 D4

D1 D0

LBUF LDS ECOVFL OVF OVF

M/S M/S
10

EC LBUF PHA
CLR CLR CLR

TIL PH
SEL MODTB2CGM CGM
1
0

ビット

名称

初期値

R/W

TB1

TB0

説明

0

CGM0

1

R/W

Common Gate Mode 1, 0

1

CGM1

1

R/W

全 Ch 共通の COM_G/T IN 入力信号の論理を設定します。
Triggered List モード時のトリガ信号、その他の動作モードにおけるゲート信号の論理は以下のようになります。
GM1

GM0

0

ゲート信号

トリガ信号

0:

(無効)

(無効)

0

1:

Anti Coincidence

Active Low

10:

Coincidence

Active High

1

1:

Off

(無効)

4

TB0

0

R/W

Time Base 0 – 2

5

TB1

0

R/W

タイムスタンプ・クロックのタイムベースを設定する。

6

TB2

0

R/W

TB2

TB1

TB0

0

0

0:

5nsec

0

0

1:

10nsec010:20nsec01

1:50nsec100:100nsec101:200nsec11

0:500nsec

1

1

1:

1μsec

8

PHMOD

0

R/W

Peak Hold Mode
Gated ListT 時における COM_G/T 信号期間内でのピークホールドの方法を選択する。
0 : 最初のピークレベルをホールドする。
1 : 最も大きなピークレベルをホールドする。

9

TILSEL

0

R/W

Time Information Latch SelectFree Run List、Triggered List 時にタイムスタンプをラッチする
タイミングを選択する。
0 : 各 Ch のピーク検出のタイミング
1 : 各 Ch の G/T IN 入力信号の前縁エッジタイミング

12

PHA CLR

0R/W

PHA Memory Clear
このビットを 1 にセットすると、全 Ch の PHA データメモリおよび CRTR, CLTR, CGCR, COMGCR レジスタの内容をゼロク
リアします。
クリアが完了すると A3400 はこのビットを 0 にしてクリアが完
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了したことを知らせます。
13

LBUF CLR

0

R/W

List Buffer Clear
このビットを 1 にセットすると、リストデータバッファの内容を全てゼロクリアします。
クリアが完了すると A3400 はこのビットを 0 にしてクリアが完了したことを知らせます。

14

EC CLR

0

R/W

Event Count Clear
このビットを 1 にセットすると、イベントカウンタの内容をゼ
ロクリアします。
クリアが完了すると A3400 はこのビットを 0 にしてクリアが完了したことを知らせます。

26

M/S0

(不定)

R

Master/Slave 0、1

27

M/S1

(不定)

R

ATICbus における本モジュールの接続状況を表します。

29

EC OVF

0

R/W

M/S1

M/S0

0

0:

バス接続の中間に位置するスレーブ

01:

バス接続の最後に位置するスレーブ

10:

マスタ（バス接続の最初に位置する）

1

1:

スタンドアローン

Event Count Over Flag
0 : イベントカウントはプリセット値に達していない。
1 : イベントカウントはプリセット値をオーバーしている。
VMEbus マスタはこのビットが１にセットされているのをリードしたら、確認応答の為にこのビットをゼロクリアしなければなりません。

30

LDS OVF

0

R/W

List Data Size Over Flag
0 : リストデータサイズはプリセット値に達していない。
1 : リストデータサイズはプリセット値をオーバーしている。
VMEbus マスタはこのビットが１にセットされているのをリードしたら、確認応答の為にこのビットをゼロクリアしなければなりません。

31

LBUF OVFL

0

R/W

List Buffer Overflow
0 : リストデータバッファはオーバーフローしていない。
1 : リストデータバッファはオーバーフローしている。
VMEbus マスタはこのビットが１にセットされているのをリードしたら、確認応答の為にこのビットをゼロクリアしなければなりません。
Bit0~13 までは測定中の設定変更を禁止します（仮に変更したとしても無視されます）
Bit26,27 は常に書込み禁止です

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11.28 FPGAVR(FPGA Version Register) : BA + 0xFFFEC
D31

D15

D0
FPGA Version

ビット

名称

0 - 15 FPGA Version

初期値

R/W

説明

-

R

A3400 に実装されている FPGA のバージョンを読取ります。
バージョンは xx.xx の構成をとり x は 4bit の 16 進数で表されます。(例)V1.23 の場合は 0x0123 のデータをリードします。

11.29 LCPUVR(Local CPU Version Register) : BA + 0xFFFF0
D31

D15

D0
Local CPU Version

ビット

名称

初期値

R/W

0 - 15

Local CPU-

R

説明
A3400 に実装されている CPU のバージョンを読取ります。
バージョンは xx.xx の構成をとり x は 4bit の 16 進数で表されま

Versionす。(例)V1.23 の場合は 0x0123 のデータをリードします。

11.30 MIR(Module Identification Register) : BA + 0xFFFF4
D31

D15

D0
Module Identification

ビット

名称

初期値

R/W

0 - 15Module ID-

R

説明
モジュールのモデル番号を読取ります。
A3400PDC の場合は 0x3400 のデータが格納されています。

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１２. ボード上のジャンパ設定
12.1 ロジック入力の論理レベル設定
ロジック入力信号の論理レベルを ECL または NIM-NFL(Fast Negative Logic)のいずれかに切り替える
場合はボード上のジャンパ J1 をかきのように設定してください。(16 ページの図を参照)
ECL: J1 を短絡

NIM-NFL: J1 を解放

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１３. 仕様信号入力チャンネル数

16channel、LEMO

信号入力波形

0～+10V 正極性ユニポーラパルス
最小立ち上り時間：200ns、最小パルス幅：500ns

信号入力インピーダンス

1ｋΩ、DC 結合

ADC GAIN

256/512/1024/2048/4096/8192(各 Ch 個別にプログラマブル)

変換時間≦400ns/ch(6.4μs/all channel)

積分非直線性≦±0.025％(フルスケールの 5%～99％範囲において)

微分非直線性≦±1％(フルスケールの 5%～99％範囲において)

スループット全体で max 2.5MCPS, 単一 ch 入力の場合は max 1MCPS(動作モードに依存せず)

ZERO ADJUST

フルスケールの±5％を 12bit 分解能で設定(各 Ch 個別にプログラマブル)

LLD

フルスケールの 10％を 12bit 分解能で設定(各 Ch 個別にプログラマブル)

測定モード

PHA / Gated List / Free Run List / Triggered List
・PHA と List モードのいずれかを同時計測可能
・List モード時はタイムスタンプ情報を一緒に記録
・Gated List と Triggered List モード時はイベントカウント情報を一緒に記録

データメモリ

PHA モードプリセット

256k×32bit Dual Port Memory
・ PHA モード

: 8kch×32bit×16ch データメモリ

・ LIST モード:127k×32bit リングバッファ

・ レジスタ: 1k×32bit

以下の中から各 Ch 個別に設定可能
・ Real Time

: Off, 1sec～（232-1）/100sec

・ Live Time

: Off, 1sec～（232-1）/100sec

・ Peak Counts: Off, 1～232-1

・ Area Counts: Off, 1～232-1

List モードプリセット

リストデータサイズまたはイベントカウント数

Real & Live Time

最小計数時間：10ms

タイムスタンプ

Free Run、Triggered List の場合はピーク検出または各チャンネル専用ゲートの前縁エッジ、Gated List ではコモン・ゲート/トリガの前縁エッジタイミングでラッチ
40bit データ、クロックは 5ns/10ns/20ns/50ns/100ns/200ns/500ns/1µs

イベントカウント

28bit データ、クロックはコモン・ゲート/トリガ入力信号の前縁エッジ

ゲート入力

各 ch 専用、LEMO、tw：200ns～10μs、Fast Neg. NIM、Zin：50Ω
遅延時間：Max 30ns

ゲートカウント

32bit データ、測定期間中の各 ch 専用ゲート入力パルスを計数

コモン・ゲート/トリガ入力

Triggered List の場合はトリガ信号として機能し、それ以外のモードでは全チャンネル共通のゲート信号(チャンネル専用ゲート信号と OR)となる
LEMO、tw：200ns～10μs、Fast Neg. NIM、Zin：50Ω、遅延時間：Max 30ns

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コモン・ゲートカウント

32bit データ、測定期間中のコモンゲート入力パルスを計数

ファースト・クリア入力

全チャンネル共通、LEMO、tw：≧10ns、Fast Neg. NIM、Zin：50Ω

ファースト・クリア処理時間 ≦400ns
VETO 入力

全チャンネル共通、LEMO、tw：≧10ns、Fast Neg. NIM、Zin：50Ω

ビジー出力

全チャンネル共通、LEMO、TTL

LED

BUSY

: ビジー期間点灯

VME: VME バスからのアクセス時に点灯

DRDY: バッファメモリにデータのある期間点灯

ATICbus

測定開始/停止とタイムスタンプ制御信号バス
複数モジュール同期計測時に隣り合うモジュール間を接続するバス

VMEbus Interface

A24/A32 アドレス指定、D16/D32/BLT データ転送、MCST 対応
6U 1 幅 VME モジュール

Power

+5V/

A、+12V/A、-12V/

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