筑波大学技術報告
35 : 12 - 19 , 2014

ニューラルネットワークを使用した
HD から 4K2K への解像度変換ボケ復元回路の実装小野a)

雅晃 a)

筑波大学システム情報工学等技術室〒305-8573 茨城県つくば市天王台 1-1-1
して、4 台のディスプレイに表示される。解像度変換ボケ復元システムの写真を図 1 に示す。
図 1 の右下の白い HD 解像度のカメラで撮影した HDMI 信 号 が FPGA(Field-Programmable GateArray)ボードに入力されて、上の 4 台のディスプレイ画像として出力されている。

概要
ニューラルネットワークを使用した画像処理研究がシステム情報工学系和田研究室で行われている。
画像処理研究のうちの解像度変換ボケ復元システムに つ い て 報 告 す る 。 本 シ ス テ ム は HD(HighDefinition video)解像度画像の HDMI(High DefinitionMultimedia Interface)信号を入力とし、4K2K 解像度に解像度変換をすると同時にボケ復元を行う。4K2K
画像は 4 つの HD 解像度画像に分割し、4 つのディスプレイに出力されて、4K2K 解像度の画像として表示される。解像度変換とボケ復元は、ハードウェア化したニューラルネットワークを使用する。

２．ニューラルネットワーク
ニューラルネットワークは、脳を模式的に実装したものである。脳のニューロンを模倣した実装をコンピュータのソフトウェアとして実現するか、または、ハードウェアの素子として実現することもできる。ニューラルネットワークは脳と同様に学習をさせて能力を獲得することができる。また、ニューラルネットワークの演算はフィードバックがないため演算の並列性が高い。演算の並列性が高いため、ハードウェアつまり、FPGA に実装することが容易である。今回のニューラルネットワークには、3 層フィードフォワード型を使用している。図 2 に今回使用した 3 層フィードフォワード型ニューラルネットワークを示す。

キーワード：ニューラルネットワーク、FPGA、4K2K

１．はじめに筑波大学シムテム情報系の和田研究室では、ニューラルネットワークを画像処理などに応用している [1]。その一環として、HD 解像度画像の 4K2K
解像度への解像度変換とボケ復元を同時に実行するニューラルネットワークのハードウェア化を行い、表示システムを構築した。このシステムを解像度変換ボケ復元システムとする。
解像度変換ボケ復元システムに入力されるのは
HD 解像度の HDMI 信号である。HD 解像度のHDMI 信号は Red、Green、Blue の 3 つのハードウェア化したニューラルネットワークに入力され、1ピクセルが 4 ピクセルに拡大される。拡大されたピクセルは集められ、フレーム・バッファの DDR3SDRAM に書き込まれる。ピクセルは 4 つの独立した画像出力回路により、4 つの HD 解像度画像と図 2. 解像度変換ボケ復元用ニューラルネットワーク
図 2 に示すように、38 入力、13 中間素子、4 出力のニューラルネットワークを解像度変換ボケ復元用として使用した。また、解像度変換やボケ復元に関して予め学習が終了したニューラルネットワークを使用している。
図 2 の 38 個の入力の x1～x36 までの 36 個の入力はピクセルを入力し、残りの 2 個はぼけ量とバイアス値を入力する。38 個の入力にそれぞれの重みを掛けて足しあわせ、13 個の中間素子のそれぞれへ入力する。入力層から中間層への線と中間層から出力層までの線は、重みを掛けて足し合わせることを

図 1. 解像度変換ボケ復元システム全体の写真
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３．解像度変換ボケ復元用 FPGA 回路表している。中間層ではシグモイド関数を掛けて後段に出力する。シグモイド関数は非線形な飽和関数であり、その数式を式 1 に示す。
sigmoid(z)=1/(1+e^(-z) )解 像 度 変 換 ボ ケ 復 元 用 FPGA 回 路 は 、TB-7K-325T-IMG のXilinx 社 のFPGA（XC7K325T-2FFG900）に実装され解像度変換ボケ復元システムの中核をなしている。解像度変換ボケ
復元 FPGA 回路は、HDMI Input Module、HDMI
Output Module、 AXI Interconnect、 DDR3 SDRAM
Controller、MicroBlaze 回路に分けられる。その様子を図 5 に示す。

(式 1)

Z の変域が-10 から 10 までのシグモイド関数のグラフを図 3 に示す。

sigmoid(z)1.2

TB-7K-325T-IMG

1SerialInterface

MicroBlaze
(CPU)

GPIO

0.8
0.6

AXI
Interconnect

sigmoid(z)

ボケ量の設定0.4

AXIInterconnect
64bitsor128bits

0.2-15-10-50

FPGA(XC7K325T-2FFG900)

MicroBlaze回路

05

1015

AXI4Master
Write
160MHz64bitsor128bits

HDMI
Input
Module(Neural Networkx4 output)zHD
148.5MHz図 3. Z の変域が-10 から 10 までのシグモイド関数のグラフ

AXI4 Master
Read
64bits160MHz

AXI4 Master
Read64bits160MHz
HDMI
OutputModuleHDMI
OutputModuleHD
148.5MHzHD
148.5MHzAXI4 Master
Read
64bits160MHz

AXI4 Master
Read
64bits160MHzHDMI
OutputModuleHDMI
OutputModuleHD
148.5MHzHD
148.5MHzAXI4 Master
Read/Write
200MHz512bits
DDR3
SDRAM
Controller(MIG)
64bits800MHzDDR3 SDRAM(DDR3-1600)

13 個の中間素子の出力にそれぞれの重みを掛けて足し合わせ、y1～y4 までの 4 個の出力層に入力する。出力素子は中間層同様にシグモイド関数を掛けて最終的な画像出力とする。
解像度ボケ復元システムでは、ニューラルネットワークを解像度変換とボケ復元に利用している。解
像度変換ボケ復元用ニューラルネットワークのピクセルの入出力の様子を図 4 に示す。

FMC
Connector

FMC
Connector

FMC
Connector

TB-FMCH-HDMI2
RX BoardTB-FMCH-HDMI2
TX Board

TB-FMCH-HDMI2
TX Board

HDMI
INPUTHDMIOUTPUT0HDMIOUTPUT1HDMIOUTPUT2HDMIOUTPUT3

図 5. 解像度変換ボケ復元用 FPGA 回路
図 5 において、赤い破線で示されるのが FPGA
ボードの TB-7K-325T-IMG である。FPGA ボード
内の DDR3 SDRAM と FPGA を使用している。黒
い破線の内側が FPGA 回路である。FPGA 回路内部の青い破線で示される部分が MicroBlaze 回路となる。HDMI Input Module、HDMI Output Module とTB-FMCH-HDMI2 との間は FMC コネクタで接続されている。
各モジュールは、IP (Intellectual Property)化されている。IP は完全に独立しており、IP を交換することで簡単に機能を変更することが出来る。Xilinx 社の XPS(Xilinx Platform Studio)ツールによって IP間が接続される。XPS の上位ツールには FPGA の回路を生成するための Xilinx 社の ISE14.7 を使用
し た 。 使 用 言 語 は VHDL(VHSIC HardwareDescription Language) とVerilog HDL(VerilogHardware Description Language)を混在して使用した。
FPGA の LUT(Look Up Table)の使用率は 50 ％である。
図 6 に 解 像 度 変 換 ボ ケ 復 元 用 FPGA 回 路 のISE14.7 プロジェクトを示す。

図 4. 解像度変換ボケ復元用
ニューラルネットワークの入出力
ニューラルネットワークの 36 個の入力は、HD画像の内の縦 6 ピクセル、横 6 ピクセルの正方形の画像を入力する。ニューラルネットワークの 4 個の出力は画像の出力となる。
HD 画像に対して 1 ピクセルごとにニューラルネットワークの入力をずらすごとに 4 ピクセルの画像を得る。よって、画像は縦 2 倍、横 2 倍の 4 倍に拡大され、HD の画像が 4K2K の画像に変換される。

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図 6. 解像度変換ボケ復元用 FPGA 回路のISE14.7 プロジェクト

図 8. 解像度変換ボケ復元システムに使用している FPGA ボードの写真

図 7 に解像度変換ボケ復元回路の XPS プロ
ジェクトを示す。

は RX ボード内の FPGA で処理され、標準的なビデオ信号に変換されて FMC コネクタに出力される 。 FMC コ ネ ク タ を 通 し て 接 続 さ れ た
TB-7K-325T-IMG は、標準的なビデオ信号を受け取り、FPGA 内に実装された解像度変換ボケ復元用ニューラルネットワークに画像を入力する。
ニューラルネットワークから出力された 4 倍画像
は、一旦、DDR3 SDRAM に Write される。DDR3SDRAM から Read されたピクセルは、画像の各象
限 に 分 け ら れ 、 FMC コ ネ ク タ 経 由 で 2 組 のTB-FMCH-HDMI2 TX ボードに送られる。2 組のTB-FMCH-HDMI2 TX ボードから 4 台のディスプレイに送られて、全体で 4K2K 画像として表示される。

図 7. 解像度変換ボケ復元回路の XPS プロジェクト

3.2 HDMI Input Module

3.1 実装に用いた FPGA ボード

HDMI Input Module は、HD 解像度のビデオ信号を 4K2K 解像度に変換し、その 4K2K のピクセ
ル ・ デ ー タ を DDR3 SDRAM に Write す る モ
ジュールである。HDMI Input Module は、1 個の HD解像度のビデオ信号入力と 2 個の 128 ビット・デ ー タ 幅 ま た は 64 ビ ッ ト ・ デ ー タ 幅 の AXI4Master インターフェース(Write のみ)を持っている。
現在は 128 ビット・データ幅を使用している。この理由については、“ 5．AXI Interconnect と MIG の仕様による不具合とその解消手法”で詳しく述べる。
HDMI Input Module は、ビデオ信号入力から得られたピクセルを Red、Green、Blue を担当する 3 つの解像度変換ボケ復元ニューラルネットワークに入力する。なお、図 5 に示すようにビデオ信号はTB-FMCH-HDMI2 RX ボードから送られる。ニューラルネットワークの出力は、図 4 に示すように y1～y4 の 4 つの出力となる。y1 と y2 は画像のフレーム・バッファ上で連続したアドレスになるが、y3、y4 は y1、y2 と連続したアドレスにならない。
例えば、4K2K 解像度画面の左上を 0 番目とした時に y1 をピクセルの 0 番目とすると、y2 は 1 番目となる。y3 は下の行になるので、y0 の番目に 4K2K解像度分の横のピクセルが足され、3840 番目となる。
同様に y4 は 3841 番目となる。HD 解像度画面のピクセルの様子を図 9 に示す。

解像度変換ボケ復元システムでは、東京エレクト
ロ ン デ バ イ ス 社 inrevium 「 Kintex-7 FPGA 搭 載
ACDC 1.0 ベースボード」TB-7K-325T-IMG[2] をベースボードとして、FMC コネクタで、HDMI1.4a イン
タフェースカード TB-FMCH-HDMI2[3] を 2 組接続している。図 8 に解像度変換ボケ復元システムに使用している FPGA ボードの写真を示す。
TB-FMCH-HDMI2 は、TX ボードと RX ボードのセットで 1 組となっていて、1 枚のボードにHDMI の出力または入力コネクタが 2 個ずつ搭載されている。RX ボードは HDMI 信号を標準的なビデオの信号に変換し、TX ボードは標準的なビデオ信号を HDMI 信号に変換する。
TB-7K-325T-IMG は 、 Xilinx 社 のFPGA（XC7K325T-2FFG900）が搭載されている基板である。DDR3 SDRAM は 4 個搭載されて、合計 64ビットバス幅の DDR3-1600 として使用されているの で 、 12.8Gbytes/sec の 帯 域 が あ る 。 高 性 能 なFMC(FPGA Mezzanine Card)コネクタが 4 個搭載され、そこに 2 組の TB-FMCH-HDMI2 が挿入されている。2 組の TB-FMCH-HDMI2 RX ボードは、合計 4 ポートある内の 1 ポートのみに HD 解像度の HDMI 信号を入力する。入力された HDMI 信号
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図 9. HD 解像度画面のピクセルの番地
スループットを向上させるためには、メモリのアクセスにおいて連続したデータ転送を行う必要がある。y1、y2 と y3、y4 は別々にデータ転送するとAXI4 バスのスループットが向上するので、それぞれ別々の AXI4 Master インターフェース回路にデ ー タ 転 送を 任 せ て いる 。 従 っ て、 HDMI Input
Module は 2 つ の AXI4 Master Write イ ン タ ーフェース(axi4_master_inf)を持つことが図 5 に示されている。それぞれの axi4_master_inf は、128 ビッ
ト・データ幅の 32 バーストを 30 回行うことで、3840 ピクセルの画像の 1 行分を DDR3 SDRAMに Write することができる。
HDMI Input Module のブロック図を図 10 に示す。

HDMI Input Module は AXI4 バスのデータバス幅を 64 ビット幅と 128 ビット幅の 2 つに変更することができる。当初は 64 ビット幅固定になっていたのだが、64 ビットデータバス幅では画面が乱れて、正常に 4K2K 解像度で表示することができなかった。そこで、AXI4 バスのデータバス幅を 128ビットにしたところ正常に表示することができた。
DDR3 SDRAM のデータ帯域幅には余裕があったのだが、AIX Interconnect と MIG の仕様によって、HDMI Output Module の Read トランザクションがHDMI Input Module の Write トランザクションの間に入れなかったのが原因だった。MIG のデータ帯
域 幅 に は 、ま だ 余 裕 があ っ た の で、 HDMI Input
Module の AXI4 バスのデータ幅を 128 ビットとした。これで、Read トランザクションが無理なくWrite トランザクションの間に入ることができて正常に画像を表示することができた。

3.3 RestoreBulr
HDMI Input Module 内で解像度変換ボケ復元用ニューラルネットワークを 3 つ持つモジュールがRestoreBlur である。
RestoreBlur のブロック図を図 11 に示す。

制御回路
y1
VideoSignals

y2

RestoreBlurデータバス幅 RGB pixel
変換回路
data

axi4_master_inf

128 bits
data

データバス幅 RGB pixel
data
変換回路

axi4_master_inf

128 bits
datay3y4

AXI4
Interconnect

制御回路

HDMI Input Module

図 10. HDMI Input Module のブロック図
図 10 に示すように HDMI Input Module は、RestoreBlur、2 個の制御回路、2 個のデータバス幅変換回路、2 個の axi4_master_inf により構成されている。
RestoreBlur は 、 RGB(Red Green Blue) 3 つ のニューラルネットワークを搭載し、解像度変換ボケ復元を行うシステムの要の回路である。
データバス幅変換回路は、ニューラルネットワー
クの出力の内の y1、y2 を担当するデータバス幅変換回路と y3、y4 を担当するデータバス幅変換回路の 2 個が搭載されている。データ幅変換回路は、それぞれのピクセル・データのデータ幅を 128 ビットまたは 64 ビットに変換する。データバス幅変換回路を制御する制御回路も、2 個搭載されている。
axi4_master_inf は、AXI4 Master インターフェー
ス用の汎用モジュールである。AXI4 バスの Write
及 び Read ト ラ ン ザ ク シ ョ ン を 行 う イ ン タ ー
フェース回路であるが、HDMI Input Module では
Write の 機 能 の み を 使 用 し て い る 。 な お 、
axi4_master_inf は AXI4 バスの利点を最大限利用するため、アドレス転送とデータ転送、応答転送を完全にオーバーラップできるように設計されている。

15

図 11.

RestoreBlur ブロック図

図 11 に示すように、RestorBlur は RGB それぞれの 5 つのライン・バッファと解像度変換ボケ復元ニューラルネットワークで構成される。
図 4 に示すニューラルネットワークの入力のx36 は現在のビデオ信号のピクセルとなる。x35 は1 クロックの遅延素子で x36 よりも 1 クロック遅れたピクセルとなる。また、x34 は同様に 1 クロックの遅延素子で x35 よりも 1 クロック遅れたピクセルとなる。x31 までは同様に 1 クロック遅れたピクセルをニューラルネットワークに入力する。
x25～x30 までのピクセルは、1 ライン前のピクセルとなる。同様に x25～x30 までは、それぞれ数字の若いほうが 1 クロック前のピクセルとなる。例を挙げると x25 は x26 よりも 1 クロック前のピクセルとなる。それ以降も同様である。

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3.4 解像度変換ボケ復元ニューラルネット
ワークのハードウェア実装

る程度、自分で最適化を行うことにより、より最適化され、FPGA の使用リソースが小さくなる。

図 11 の 3 個の解像度変換ボケ復元ニューラル
ネットワークは図 2 に示すように、3 層フィード
フ ォ ワー ド型 ニ ュー ラル ネ ット ワー ク であ る。
ニューラルネットワークは、当初はソフトウェアの浮動小数点演算で実装されていた。ソフトウェアからハードウェアに実装するにあたって固定小数点演算へ変換を行った。最初に重みの変域をプロファイリングし、重みのビット長を確定した。このフォーマットは符号部 1 ビット、整数部 7 ビット、小数部 4 ビットの計 12 ビットで表現した [1]。重みの演算も可能な限り演算ビット長を削減するように考慮して、ニューラルネットワークの回路が小さくなるように工夫した。図 2 にビット長を書き加えたニューラルネットワークを図 12 に示す [4]。

図 13. 重みテーブルから VHDL に変換する Ruby
スクリプトの一部

入力層
8bits

x1

1x2

2x33

中間層
12bits 26bits 10bits
1

図 13 に重みテーブルから VHDL に変換する
Ruby スクリプトの一部を示す。
なお、Ruby スクリプトは、NetBeans 8.0 IDE を使用して作製した。
図 14 に Ruby スクリプトで生成されたニューラルネットワークの VHDL コードの一部を示す。

出力層12bits 26bits 10bits
1y18bits

2y23y34y42x363612C3713

バイアス値

38(ぼけ量）
バイアス値
8bits

図 12. ニューラルネットワークのビット長
図 12 において、入力は 8 ビット長の RGB のいずれかの値となる。入力に 12 ビット長の重みを掛けて、それぞれの値を足し合わせる部分は 26ビット長の演算器を持てばオーバーフローすることはない。中間層のシグモイド関数は 10 ビット入力
10 ビット出力のシグモイド関数テーブルを使用した。これはリソース削減のために FPGA の 1 個のBlockRAM に収まるテーブルを使用したためである。シグモイド関数テーブルに入力する前には、適切なビット位置で飽和演算を行い 10 ビットに丸めた。中間層の出力はシグモイド関数テーブル出力の10 ビットとなる。中間層出力と 12 ビット長の重みを掛けて足し合わせる部分は、同様に 26 ビット長の演算器を持つ。適切なビット位置で飽和演算を行い 10 ビットに丸め、出力層のシグモイド関数テーブルに入力する。出力層のシグモイド関数テーブル
出力 10 ビットを 8 ビットに丸めて y1～y4 出力とした。
このニューラルネットワークは、VHDL で書かれているが、この VHDL は重みのテーブルからオブジェクト指向言語の Ruby で書かれたスクリプトで自動生成されている。変換する際には、VHDL の掛け算記号の*を使うのでなく、重みが固定値であることを利用して、最適化を行った。入力値をシフトし、加算していくことで掛け算を実行している。論
理合成ツールに最適化を丸投げするのではなく、あ図 14. Ruby スクリプトで生成されたニューラルネットワークの VHDL コードの一部

3.5 HDMI Output Module
HDMI Output Module は、HDMI Input Module によって DDR3 SDRAM に書かれた 4K2K のピクセ
ル・データを Read してディスプレイに表示させるモジュールである。4K2K 解像度画面は 4 個の HD解像度画面として、4 個の HD 解像度ディスプレイに表示する。4 個の HD 解像度ディスプレイに対応した 4 個の HDMI Output Module を搭載してある。
4K2K 解像度画面の分割方法を図 15 に示す。

16

筑波大学技術報告
35 : 12 - 19 , 20148.
HDMI Output
Module_0

HDMI Output
Module_1

HD解像度画面

HDMI Output
Module_2

3.6 AXI Interconnect
AXI Interconnect は、Xilinx 社の IP で、AXIMaster モジュールと AXI Slave モジュールを接続する。周波数変換やバス幅変換の機能があり、動作周波数やバス幅の異なるモジュールを手軽に接続することができる。図 5 に示すように、MicroBlaze 関連 と HMDI Input/Output 関 連 の 2 個 の AXIInterconnect が実装されている。

HD解像度画面

HDMI Output
Module_3

HD解像度画面

画面の表示期間中、6.と 7.を繰り返すことにより、ピクセル値を枯渇させること無くディスプレイに供給することができる。

HD解像度画面

4K2K解像度画面

3.7 DDR3 SDRAM Controller

図 15. 4K2K 解像度画面の分割方法

DDR3 SDRAM Controller は Xilinx 社 のMIG(Memory Interface Generator)と呼ばれる IP を使用している。64 ビット・データバス幅、DDR3-1600で動作しているので、最大データ帯域は12.8GBytes/sec で あ る 。 AXI4 バ ス の イ ン タ ー
フェース幅は 512 ビット、200MHz の動作周波数であり、DDR3 SDRAM の最大データ帯域に見合ったバス・スピードとなっている。

HDMI Output Module のブロック図を図 16 に示す。

3.8 MicroBlaze 回路

図 16. HDMI Output Module のブロック図
HDMI Output Module は、図 16 に示すように、
axi4_master_inf、bitmap_afifo、ビデオ信号制御回路の 3 個のブロックから構成される。axi4_master_infは前述したように、AXI4 Master インターフェース用の汎用モジュールである。ここでは、AXI4 MasterRead 機能のみを使用している。bitmap_afifo は入力が 64 ビット幅 512 深度、出力が 32 ビット 1024深度の非同期 FIFO である。64 ビット幅の AXI4バスを 32 ビット幅に変換する機能と AXI4 バスの動作周波数とビデオの動作周波数の変換機能がある。ビデオ信号制御回路は、各モジュールの制御とビデオ制御信号の hsync と vsync を出力する。
HDMI Output Module の動作を説明する。
1. 画面を表示する前にビデオ信号制御回路は、axi4_master_inf に Read の要求を送る。
2. ピクセルは DDR3 SDRAM から Read され、bitmap_afifo に送られる。
3.
bitmap_afifo にピクセルが貯まる。
4. 画面を表示する時には、ピクセルの RGB の値 が bitmap_afifo か ら TB-FMCH-HDMI2TX ボードに送られる。
5. ビデオ信号制御回路からは、hsync と vsync
も同様に TB-FMCH-HDMI2 TX ボードに送られる。
6. 画面を表示していると bitmap_afifo に貯められたピクセルは消費されて減ってくる。
bitmap_afifo に 貯 め ら れ た ピ ク セ ル がbitmap_afifo の容量の半分を下回ると、ビデオ信号制御回路は、bitmap_afifo の半分の容量 の ピ ク セ ル を Read す る た め にaxi4_master_inf に要求を送る。
7.
axi4_master_inf は、AXI4 バス越しに DDR3
SDRAM か ら ピ ク セ ル 値 を Read し 、bitmap_afifo に供給する。
17MicroBlaze 回路は、Seiral Interface と MicroBlaze、GPIO(General Purpose Input/Output)で構成される。各モジュール間は AXI Interconnect で接続されている。
MicroBlaze 回路の IP は全て Xilinx 社の IP を使用している。MicroBlaze は FPGA 上にソフトコアで実装したプロセッサである。BlockRAM に実装したソフトウェアによりパーソナルコンピュータとシリアル接続を介して通信をしながら、ボケ量の設定

図 17.

Tera Term を使用したボケ量設定の様子

を 行 う 。 Serial Interface の ビ ッ ト レ ー ト は9600bps(bits per second)である。Tera Term を使用したボケ量設定の様子を図 17 に示す。

４．まとめ
RGB 用の 3 個の解像度変換ボケ復元用ニューラルネットワークを FPGA に搭載し、解像度変換ボケ復元システムを構築した。まだ多少の不具合が筑波大学技術報告
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あって開発途上ではあるが、HD 解像度の画像を4K2K に変換することができた。
今回の事案では、初めて機能モジュールを IP として作製し、IP 間を XPS で接続することで FPGA内の回路を構築していく新しい FPGA の構築方法
を 採 用 し た 。 こ れ に よ っ て 、 HDL(HardwareDescription Language)を書く手間が省け、効率化することができた。

参考文献[1] 伊藤 翼, FPGA を用いた画像の高品質復元ハード
ウェアの研究, 筑波大学大学院博士課程システム情報工学研究科修士論文, 2014 年 3 月.
[2] TB-7K-325T-IMG ハードユーザマニュアル, Rev.1.05,
2013/06/05,
http://ppg.teldevice.co.jp/m_board/inrevium/TB-7K-325TIMG_HWUserManual_1.05.pdf[3] TB-FMCH-HDMI2
ハードユーザマニュアル 2 入出力版（工場出荷版）,
Rev.1.03,
2014/08/13,
http://ppg.teldevice.co.jp/m_board/inrevium/TB_FMCH_
HDMI2_HWUserManual_1.03.pdf[4] 小野 雅晃, ボケ復元ニューラルネットワークのハードウェア化, FPGA エクストリーム・コンピューティ
ン グ
第4 回 発 表 ,2013/11/10,
http://connpass.com/event/3666/,
http://www.slideshare.net/marsee101/ss-28113255

謝辞
解像度変換ボケ復元システムを制作する機会を与えて頂いた、筑波大学システム情報系の和田耕一教授に深く感謝いたします。

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Development of 4K2K Resolution Conversion and Blur Restoration Circuit basedon Neural Network
Masaaki Ono
Technical Service Office for Systems and Information Engineering, University of Tsukuba,

1-1-1 Tennodai, Tsukuba, Ibaraki, 305-8573 Japan

Keywords: neural network, FPGA, 4K2K

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