検出器のスマート化を目指した
ネットワーク・アナログデジタルコンバータ(TCP-ADC)プロトタイプの評価

KEK素核研A, Open-ItB, Bee Beans TechnologiesC
濱田英太郎A, B, 石綿将邦C, 岩瀬和也C, 岸下徹一A, B,佐藤一至C, 田中真伸A, B, 宮原正也A, B

2020/9/17

日本物理学会@オンライン

1

はじめに
• TCP-ADCとは– ADCとネットワーク機能が一体化した新しいASICチップ• 現在の開発状況– プロトタイプを作成し、評価を完了させた• プロトタイプの評価結果– 動作に問題ない– 性能は概ね期待通り、一部改善が必要
本講演のテーマ

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ネットワーク・アナログデジタルコンバータ(TCP-ADC)チップ
ADCとネットワーク通信モジュールの一体化したTCP-ADCチップを開発
 読み出し回路を小型化・低消費電力化
これまで多く利用されてきた回路

TCP-ADCチップを用いた新しい回路
1個のチップのみ配線のスペースが必要

ADC
検出器
信号Network（FPGA）

信号を駆動させるために、電力を消費

2020/9/17

ASICなので回路が最適化されている（低消費電力）

データ
転送検出器
信号

ADC +Network（ASIC）

チップ間の配線がいらない

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データ転送

チップ間の信号を駆動させる必要がない

3

TCP-ADC 仕様
TCP-ADCの動作• TCPがコネクションしている間、 TCP-ADCは全てのADCデータを送り続ける

ADC• チャンネル数 8ch• サンプリング周波数 最大10MHz• bit数 10bit
ネットワーク通信• TCPによるデータ転送速度 880Mbps@10MHz• UDPによるスローコントロール※TCP-ADCの転送レート= （ADC 10bit × 8ch + タイムスタンプ8bit）
× 10MHz= 880Mbps
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TCP-ADC プロトタイプ 設計

アナログ回路ADC （SAR ADC）

1.94mm• 1chあたりの消費電力：1mW以下• 有効分解能：9.3bit @ 10MS/s（単独での動作時）

IO

デジタル回路

ADC

ADC

I/F

ADC

•

ADC

TCP-ADC間のインターフェース

SiTCP （ネットワーク機能）• TCPによるデータ転送 （1Gbps）• UDPによるスローコントロール

PLL

I
O

ADC I
F
ADC

SiTCP

IO

2mm

ADC
ADC
PLL

• クロックの作成

IO
TCP-ADC プロトタイプ ブロック図

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評価項目
• ADCデータ取得機能– ADC及びデータ転送処理が動作していること• データ転送機能– 期待する速度がでていること– データのロスがないこと• ADC精度– 単独での動作させた時の有効分解能（9.3bit @ 10MS/s）との比較• クロストーク– 信号レベルよりも十分小さいこと• 電力– 従来の回路（ADCとFPGAを使用）との比較

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ADCデータ取得機能

Function
Generator

ADC

期待通りに波形データの取得が可能

サイン波
100KHzTCP-ADC
評価ボード

TCP/IPTime [100ns]

TCP-ADCで取得した100KHzサイン波の様子

セットアップ
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データ転送機能
理想のデータ転送機能であることを確認

理想のデータ転送速度（880Mbps）が安定して出力100%のデータを送ることが可能

データ転送速度の結果

データ損失数の結果※TCP-ADCの転送レート= （ADC 10bit × 8ch + タイムスタンプ8bit） × 10MHz= 880Mbps
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ADC精度ch7の有効ビットは理想の値（単体ADCの有効bit 9.3bit)とほぼ一致
しかし、ch7から離れると、精度が悪くなっていく•

Function
Generator
バンドパスフィルタ

サイン波
1MHz
TCP-ADC
評価ボード

TCP/IP

FFT
解析
セットアップ
2020/9/17

ch有効bit08.23±0.04

18.20±0.04

28.35±0.04

38.50±0.05

48.30±0.02

58.82±0.05

68.83±0.03

79.19±0.03•

ノイズ

ADCのVREF（基準電圧）の変動により大きなノイズが発生
第二版ではVREFピンを追加し、ノイズを抑える

信号成分
ノイズ

FFT解析結果
FFT解析による周波数スペクトル
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9クロストーク
クロストークの大きさが最大でも約-72[db]（信号の0.025%）

Function
Generator

Crosstalk [dB]

バンドパスフィルタ

サイン波
1MHz
TCP-ADC
評価ボード

Crosstalk

TCP/IPCH5

CH6Frequency [MHz]FFT
解析

ch5に信号を入れた時のch6のFFT解析の結果

ch5に信号を入れた時の各chで発生したクロストークの結果

セットアップ
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10電力
従来の回路の約28%まで電力を抑えることが可能
1000

約900mW

900
800

電力 [mW]700

将来的には出力信号の電源電圧を低くし、IOによる電力をさらに小さくする

FPGA IO

600

500

28%

400
FPGA コア部（IO以外）

300
200
1000248mW
ADC IO
ADC コア部分（IO以外）

従来の回路（ADCとFPGAを使用）

IO

コア部分
（IO以外）

TCP-ADCの実測値

約86mW

IO

コア部分
（IO以外）

将来目標（計算値）※実測値はデータ転送中の値※従来の回路（ADCとFPGAを使う）の設定
FPGAはArtix-7 xc7a200tffg1156-2で計算
ADCとFPGA間は8本のLVDSでシリアル通信していると仮定

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評価結果
「評価結果」• 期待通りに波形データの取得が可能• 期待通りのネットワーク転送機能• ch7の有効ビットは理想の値（単体ADCの有効bit 9.3bit）とほぼ一致
しかし、ch7から離れると、精度が悪くなっていく• クロストークの大きさが最大でも約-72[db] （信号の0.025%）• 従来の回路の約28%まで電力を抑えることが可能「第二版に向けた修正点」• VREFピンを追加し、どのchでも精度を高くする

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まとめと今後の予定「まとめ」• TCP-ADCとは– ADCとネットワーク通信モジュールの一体化した新しい ASICチップ– 読み出し回路を小型化・低消費電力化• プロトタイプの評価結果– ADCデータ取得機能、データ転送機能、ADC精度、クロストーク、電力を試験
動作に問題ない
性能は概ね期待通り、一部改善が必要「今後の予定」• プロトタイプの改善点を修正した第二版を2020年11月にサブミット予定• 将来的には、TCP-〇〇〇としてSiTCPを組み込んだチップをシリーズ化する（TCP-TDC等）
2020/9/17

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13

BACKUP

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14検討しているTCP-ADCの応用
１． センサの数が多い、熱に弱い検出器の読み出し（例） CCD検出器
２． トリガーレスシステムへの応用
トリガー回路やタイミング回路をなくし、検出器信号をセルフトリガーですべて収集できるようなシステムへの応用

３． 加速器等の制御、データ収集システム（例） 加速器ビームモニタ

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将来のTCP-ADCの発展（案）①100MHz TCP-ADC

100MHz
ADC②100MHz TCP-ADC その2100MHz
ADC

10G
SiTCP

データ圧縮

SiTCP

③耐放射線 TCP-ADC

10MHz
ADC

2020/9/17

SiTCP

PCSPMA※外付け部品も耐放射線の部品を使用※65nmプロセスで作成する
 ガンマ線の耐性がある（同プロセスで3.3MGy以上の耐性があることは試験で確認済み）

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イントロダクション
読み出し回路を小型化・低消費電力化させ、検出器のスマート化を目指す
回路が小型で低消費電力でないと、読み出し回路が検出器に直結できない読み出し回路を小型化・低消費電力化させ、検出器に直結できるようにする
 よりスマートな検出器システムに！

センサ

センサ
読み出し回路

高密度・多チャンネル化
された検出器2020/9/17

読み出し回路

高密度・多チャンネル化
された検出器スマート化のメリット• スペースの有効化• 信号の駆動電流が小さくなる• 信号の質の向上• 物質量が小さい

日本物理学会@オンライン17

ネットワーク・アナログデジタルコンバータ(TCP-ADC)チップ
ADCとネットワーク通信モジュールの一体化したTCP-ADCチップを開発
 読み出し回路を小型化・低消費電力化
これまで多く利用されてきた回路
検出器
信号

ADC

Network（FPGA）

TCP-ADCチップを用いた新しい回路
データ転送例）過去に開発した16ch・12bit ADC回路（VMEサイズ）赤い四角の中にADCとFPGA間の信号が206本ある（LVDSの103ペア）
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検出器
信号ADC +Network（ASIC）

データ転送

メリット
• チップ数が減るため小型化• ADCとNetwork用チップ間の信号線がない
 信号を駆動させる必要がないので低消費電力化
信号線のスペースがなくなるので小型化

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ネットワークモジュールをFPGAからASICへ
ASICでネットワーク・アナログデジタルコンバータ(TCP-ADC)を最適化
 読み出し回路を小型化・低消費電力化
ASICの場合

FPGAの場合

ADC

Network

PLL• 必要な回路のみで構成（最適化）• ゲート効率が悪い• 実際には使用していない回路がある
2020/9/17※今回はTSMC社 65nm CMOS

プロセスを利用して開発

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ADC

ADCデータ取得機能
デジタル部を修正することで波形データの取得が可能に（第二版ではこの部分を修正する）

Time [100ns]

デジタル部の修正箇所
TCP-ADCで取得した
1. 初期値設定のミスにより、クロックが出力されない
100KHzサイン波の様子 集束イオンビーム(Focused Ion Beam :FIB)により修正
2. クロックの配線ミスにより、1Gbpsネットワーク通信が不可
 ボード上でクロックの配線を変更 ＋ タイミング調整のためにFPGAを利用
Data

Data
PHY
CHIP

125MHz CLK

TX_CLK

配線ミス（125MHz CLKを接続すべき）

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PLL

SiTCP

PHYCHIP

Delay

125MHz CLK

PLL

SiTCP

FPGA
TCP-ADC

修正前

別ボード
CLKとDataのタイミング調整

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TCP-ADC

ボード上で修正

修正後
20

電力

電力 [mW]

従来の回路の約28%まで電力を抑えることが可能
1000
900
800
700
600
500
400
300
200
1000897mW

第二版では出力信号の電源電圧を低くし、IOによる電力を小さくする

FPGA IO
482248mW
FPGA コア部（IO以外）
307
ADC IO
IO
コア部分
214.5
ADC コア部分（IO以外）
10033.6（IO以外）
8
従来の回路
TCP-ADCの実測値（ADCとFPGAを使用）

84mW
5033.6

第二版
（計算値）

IO
コア部分
（IO以外）※実測値はデータ転送中の値※従来の回路（ADCとFPGAを使う）の設定
FPGAはArtix-7 xc7a200tffg1156-2で計算ADCとFPGA間は8本のLVDSでシリアル通信していると仮定
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電力
従来の回路の約28%まで電力を抑えることが可能
1000

約900mW

900800電力 [mW]700

将来的には出力信号の電源電圧を低くし、IOによる電力をさらに小さくする

FPGA IO

600482

500
400

28%

FPGA コア部（IO以外）ADC IO307
ADC コア部分
100（IO以外）
8300
200
1000

従来の回路
（ADCとFPGAを使用）

248mW
IO
214.5
33.6

コア部分
（IO以外）

TCP-ADCの実測値

約86mW
5333.6

IO

コア部分（IO以外）

将来目標（計算値）※実測値はデータ転送中の値※従来の回路（ADCとFPGAを使う）の設定
FPGAはArtix-7 xc7a200tffg1156-2で計算
ADCとFPGA間は8本のLVDSでシリアル通信していると仮定

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ADC精度•VREFのピンに近いADCの方がVREFの ch0 Input

ADC0

変動を抑えられるため、ch7に近い方が精度が良い• 第二版ではch0側からもVREFピンを追加する

ch7 Input
VREF

ADC7

VREFピンはch7側からしか入れていない
TCP-ADC
VREFが安定しないと、正しい比較ができない
1 0 0 1

簡素化されたSAR ADC
アーキテクチャ2020/9/17

SAR ADC動作の例

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