検出器のスマート化を目指した
ネットワーク・アナログデジタルコンバータ(ADC-SiTCP)チップの開発

KEK素核研A, Open-ItB, Bee Beans TechnologiesC
濱田英太郎A, B, 石綿将邦C, 岩瀬和也C, 岸下徹一A, B,佐藤一至C, 田中真伸A, B, 宮原正也A, B

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日本物理学会 2019年秋季大会

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目次• イントロダクション• ADC-SiTCPチップの概要• ADC-SiTCPチップの設計

• 電力
• まとめ
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イントロダクション
読み出し回路を小型化・低消費電力化させ、検出器のスマート化を目指す
回路が小型で低消費電力でないと、読み出し回路が検出器に直結できない読み出し回路を小型化・低消費電力化させ、検出器に直結できるようにする
 よりスマートな検出器システムに！

センサ

センサ
読み出し回路

高密度・多チャンネル化
された検出器2019/9/17

読み出し回路

高密度・多チャンネル化
された検出器スマート化のメリット• スペースの有効化• 信号の駆動電流が小さくなる• 信号の質の向上• 物質量が小さい

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ネットワーク・アナログデジタルコンバータ(ADC-SiTCP)チップ
ADCとネットワーク通信モジュールの一体化
 読み出し回路を小型化・低消費電力化
新しい回路

これまで多く利用されてきた回路
検出器
信号

ADC

Network（FPGA）

データ転送例）過去に開発した16ch・12bit ADC回路（VMEサイズ）赤い四角の中にADCとFPGA間の信号が206本ある（LVDSの103ペア）
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検出器
信号ADC +Network（ASIC）

データ転送メリット• チップ数が減るため小型化• ADCとNetwork用チップ間の信号線がない
 信号を駆動させる必要がないので低消費電力化
信号線のスペースがなくなるので小型化

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4ネットワークモジュールをFPGAからASICへ
ASICでネットワーク・アナログデジタルコンバータ(ADC-SiTCP)を最適化
 読み出し回路を小型化・低消費電力化
ASICの場合

FPGAの場合

ADC

Network

PLL• 必要な回路のみで構成（最適化）• ゲート効率が悪い• 実際には使用していない回路がある
2019/9/17※今回はTSMC社 65nm CMOS

プロセスを利用して開発

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ADC-SiTCP 仕様
ADC• チャンネル数 8ch• サンプリング周波数 最大10MHz• bit数 10bit

ネットワーク通信• データ最大転送速度 1Gbps
デジタル部の処理• ADCデータにタイムスタンプを追加したものを、イーサネットでネットワーク通信する• ADCデータを全て連続的に取得し、イーサネットでネットワーク通信を行う

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ADC-SiTCP 設計
••
•
•
•

IO  Input Output
ADC  SAR ADC
PLL  クロックジェネレータ
SiTCP
 イーサネットに接続するモジュール
I/F ・データ転送処理
・スローコントロール処理

IO

ADC

ADC
ADC
ADC
ADC
IO

I/
F

ADC
ADCSiTCP（ネットワーク機能）

IO

ADC
PLL

アナログ回路IO

デジタル回路2019/9/17

ADC-SiTCP

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ブロック図7

ADC-SiTCP 設計
10bit, 10MS/s SAR ADC
283um• 1chあたりの消費電力 1mW以下• 有効分解能 9.3bit @ 10MS/s
176um※1chのADCを搭載したチップの開発及び評価は実施済み
SNR
58.15
Normalized Power [dB]

OUTPUT CODE [LSB]

1024

768

512

2560-10-20-30-40-50-60-70-80-90-100
000512

1024

1536

2048
2560
Data Point

3072

3584

4096

サイン波を入れた時の出力データ
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SFDR SNDR ENOB
68.33 57.73 9.30

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1234Frequency [MHz]5

FFT解析の結果
8ADC-SiTCP 設計
I/F••

ADCデータを受信し、タイムスタンプを追加したTCPデータに変換して送信
SiTCPからスローコントロール信号を受け取り、セットアップパラメータの制御を行う

I/F
ADC
データ
ADC

ADC
データ
レシーバ

ADC
データ

TCPデータ

パケット
データ
作成

SiTCP

タイム
スタンプ
タイム
スタンプ用カウンタ

スローコントロール
セットアップパラメータ

スローコントロールIF ブロック図
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9ADC-SiTCP 設計
SiTCP
今回、初めてASICにSiTCPを組み込む
SiTCPとは• イーサネットに接続させるモジュール• 多くの実験でFPGAに組み込まれてきた• 主な特徴− 高速TCPデータ転送 （1Gbps）− UDPを用いたスローコントロール機能− 小さな回路規模− 外付け部品が少ない（外付け部品はEthernet PHYチップとMACアドレス格納用EEPROMのみ）

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SiTCPのブロック図“Hardware-Based TCP Processor for
Gigabit Ethernet” より

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10ADC-SiTCP
1.94mm○面積1.94mm × 2.00mm– ADC 0.283mm ×0.176mm × 8個
– I/F
0.04mm × 1.49mm– SiTCP 0.95mm × 1.49mm

2mm

ADC-SiTCP 実物の写真
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11ADC-SiTCP
1.94mm○面積1.94mm × 2.00mm– ADC 0.283mm ×0.176mm × 8個
– I/F
0.04mm × 1.49mm– SiTCP 0.95mm × 1.49mm

2mm

SiTCPのSRAM（372Kbit）••••

2048×8bit 3個
2048×9bit 2個
4096×8bit 1個
32768×8bit 1個

ADC-SiTCP 開発ツールの表示画面
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12電力の比較
従来の回路（ADCとFPGAを使う）と比べて、消費電力が約1/10
1000○ADC-SiTCPの消費電力が低い理由• ADCとSiTCPの間の信号を駆動する必要がない• 必要な回路のみで構成（最適化）

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900800消費電力 [mW]○比較方法• 開発ツールによる計算値により比較• 従来の回路（ADCとFPGAを使う）の設定– FPGAはArtix-7 xc7a200tffg1156-2で計算– ADCとFPGA間は8本のLVDSでシリアル通信していると仮定

FPGA IO

700482600
500

FPGA コア部分（IO以外）

400
300
200100

IO
コア部分（IO以外）307
ADC IO

70100
ADC コア部分
3680（IO以外）ADC-SiTCP ADCとFPGA
従来の回路
ADC-SiTCP(166mW)(897mW)（ADCとFPGAを使う）
106mW
897mW

開発状況と今後の予定○応用例• ピクセル検出器のような多チャンネル検出器の読み出し• 検出器や加速器ビーム等モニタの読み出し

仕様検討
ASIC設計
チップ製造○将来展望• 特定の実験用にカスタム化• 新たな技術を組み込み、バージョンアップさせる

試験用ボード設計
ASIC評価（12月末完了予定）
応用完了
未完了
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14まとめ• 検出器のスマート化のためにADC-SiTCPを開発• 読み出し回路を小型化・低消費電力化− ADCとネットワーク通信モジュールの一体化− ネットワークモジュールをFPGAからASICへ• ADC-SiTCPの面積は1.97mm × 2mm• 従来の回路（ADCとFPGAを使う）と比べて、消費電力が約1/10

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