参考資料

TPS7A47JAJSBO9

www.tij.co.jp

36V、1A、低出力ノイズ 4.17µVRMS、RF LDO電圧レギュレータ
特長● 入力電圧範囲：+3V～+36V● 超低出力電圧ノイズ− 4.17µVRMS（10Hz、100kHz）● 電源リップル除去比：− 82dB（100Hz）− ≥55dB（10Hz、10MHz）● ANY-OUT™（PCB配線により出力電圧をユーザーで設定可能）− 外付け抵抗およびフィードフォワード・コンデンサ
は不要− 出力電圧範囲：+1.4V～+20.5V● 出力電流：1A● ドロップアウト電圧：307mV（1A時）● CMOSロジック・レベル互換のイネーブル・ピン● 固定の電流制限および過熱シャットダウン機能を内蔵● 熱特性の優れたパッケージで供給：− 5mm×5mm QFN● 動作温度範囲：–40℃～+125℃

アプリケーション● 電圧制御発振器（VCO）● 周波数シンセサイザ● 試験/計測アプリケーション● 医療用アプリケーション● RX、TX、およびPA回路● オペアンプ、DAC、ADCなどの高精度アナログ回路
用電源● オーディオ・アプリケーション● DC/DCコンバータ出力の後段安定化およびリップ
ル・フィルタ● 産業用計測機器● ベース・ステーションおよび通信インフラ● +12Vおよび+24Vの産業用電源バス

概要

TPS7A47は、正電圧（+36V）、超低ノイズ（4.17μV RMS）のリニ
ア・レギュレータであり、1Aの負荷供給能力を持ちます。
TPS7A47の出力電圧は、プリント基板（PCB）のレイアウトにより完全にユーザーが設定可能であり、外付け抵抗やフィードフォワー
ド・コンデンサは必要としないため、全体の部品数を削減できます。
TPS7A47は、バイポーラ・テクノロジを使用して設計されており、システム性能を最大限に高めるためにクリーンな電圧レールを必要とする高精度計測アプリケーションに最適です。この機能により、TPS7A47は、重要度の高いアプリケーション（医療、RF、試
験・測定など）で使用されるパワー・オペアンプ、A/Dコンバータ（ADC）、D/Aコンバータ（DAC）、その他の高精度アナログ回路への給電用に理想的なデバイスとなります。
さらに、TPS7A47は、DC/DCコンバータ出力の安定化にも適しています。DC/DCスイッチング変換に固有の出力電圧リップル
をフィルタリングして除去することにより、敏感な計測、試験・測定、
オーディオ、およびRFアプリケーションにおいて最高のシステム性能が得られます。
正負両方の低ノイズ・レールを必要とするアプリケーションに対しては、TIの高電圧、超低ノイズ、負電圧リニア・レギュレータ、
TPS7A33ファミリーを使用できます。

TPS7A47
RF LDO

Amplifier

ANY-OUT、PowerPADは、テキサス･インスツルメンツの商標です。すべての商標および登録商標は、それぞれの所有者に帰属します。
この資料は、Texas Instruments Incorporated（TI）
が英文で記述した資料を、皆様のご理解の一助として頂くために日本テキサス･インスツルメンツ（日本TI）
が英文から和文へ翻訳して作成したものです。
資料によっては正規英語版資料の更新に対応していないものがあります。
日本TIによる和文資料は、あくまでもTI正規英語版をご理解頂くための補助的参考資料としてご使用下さい。
製品のご検討およびご採用にあたりましては必ず正規英語版の最新資料をご確認下さい。
TIおよび日本TIは、正規英語版にて更新の情報を提供しているにもかかわらず、更新以前の情報に基づいて発生した問題や障害等につきましては如
何なる責任も負いません。

SBVS204A

翻訳版

最新の英語版資料
http://www.ti.com/lit/gpn/tps7a47

静電気放電対策
これらのデバイスは、限定的なESD（静電破壊）
保護機能を内蔵
しています。保存時または取り扱い時に、MOSゲートに対する静電破壊を防止するために、リード線どうしを短絡しておくか、デバイス
を導電性のフォームに入れる必要があります。

製品情報（1）
製品名

パッケージ - リード

パッケージ・コードTPS7A4700RGW

VQFN

RGW

規定温度範囲–40°C

TJ+125°C(1) 最新のパッケージおよびご発注情報については、最新の英文データシートの巻末にある「PACKAGE OPTION ADDENDUM」を参照するか、www.ti.comでデバイスの製品フォルダをご覧ください。

絶対最大定格(1)
動作温度範囲内（特に記述のない限り）

VALUE

Voltage (2)Current
Temperature
Electrostatic discharge (ESD)
ratings (3)

単位

MIN

MAX

IN pin to GND pin

–0.4

+36

V

EN pin to GND pin

–0.4

+36

V

EN pin to IN pin

–36

+0.4

V

OUT pin to GND pin

–0.4

+36

V

NR pin to GND pin

–0.4

+36

V

SENSE pin to GND pin

–0.4

+36

V

0P1V pin to GND pin

–0.4

+36

V

0P2V pin to GND pin

–0.4

+36

V

0P4V pin to GND pin

–0.4

+36

V

0P8V pin to GND pin

–0.4

+36

V

1P6V pin to GND pin

–0.4

+36

V

3P2V pin to GND pin

–0.4

+36

V

6P4V1 pin to GND pin

–0.4

+36

V

6P4V2 pin to GND pin

–0.4

+36

V

Peak output
Operating virtual junction, TJ

Internally limited
–40

+125

°C

–65

+150

°C

Human body model (HBM)
QSS 009-105 (JESD22-A114A)

1000

V

Charge device model (CDM)
QSS 009-147 (JESD22-C101B.01)

500

V

Storage, Tstg

(1) 絶対最大定格を上回るストレスが加わった場合、デバイスに永続的な損傷が発生する可能性があります。これはストレスの定格のみについて示してあり、このデー
タシートの「推奨動作条件」に示された値を越える状態での本製品の機能動作は含まれていません。絶対最大定格の状態に長時間置くと、本製品の信頼性に影響を与えることがあります。
(2) すべての電圧値は回路のグランド端子を基準としています。
(3) ESDテストは、該当するJESD22 JEDEC規格に従って実施されています。

2

電気的特性（いずれか大きい方）、VEN = VIN、IOUT = 0mA、CIN = 10μF、–40℃ ≤ TJ ≤ +125℃、VIN = VOUT(NOM) + 1.0VまたはVIN = 3.0V
COUT = 10μF、CNR = 10nF、SENSEをOUTに接続、0P1V、0P2V、0P4V、0P8V、1P6V、3P2V、6P4V1、6P4V2ピンはオープンです（特に記述のない限り）
。
パラメータ
VIN

テスト条件

MIN

Input voltage range

VUVLO

Under-voltage lockout threshold

VUVLO_HYS

Under-voltage lockout hysteresis

VNR

Noise reduction pin voltage

TYP

VIN rising

単位

MAX

3

35
2.67

VIN falling

V
V

2.5

V

177

mV

VOUT

V

VIN VOUT(NOM) + 1.0 V or 3V (whichever is greater),
COUT = 20 µF

1.4

20.5

V

Nominal accuracy

TJ = +25°C, COUT = 20 µF

–1.0

1.0

%VOUT

Overall accuracy

VOUT(NOM) + 1.0 V
COUT = 20 µF

VIN

35 V, 0 mA

–2.5

2.5

%VOUT

VOUT( VIN)/
VOUT(NOM)

Line regulation

VOUT(NOM) + 1.0 V

VIN

35 V

VOUT( IOUT)/
VOUT(NOM)

Load regulation

0 mA

VDO

Dropout voltage

ICL

Current limit

Output voltage range
VOUT

IGND

Ground pin current

IOUT

1 A,

0.092

%VOUT

1A

0.3

%VOUT

VIN = 95% VOUT(NOM), IOUT = 0.5 A

216

VIN = 95% VOUT(NOM), IOUT = 1 A

307

IOUT

VOUT = 90% VOUT(NOM)

1

IOUT = 0 mA

mV
450

mV

1.0

mA

1.26
0.58

A

IOUT = 1 A

6.1

VEN = 0.4 V

2.55

8

mA
µA

VEN = 0.4 V, VIN = 35 V

3.04

60

µA

ISHDN

Shutdown supply current

IEN

Enable pin current

V+EN(HI)

Enable high-level voltage

2.0

VIN

V

V+EN(LO)

Enable low-level voltage

0.0

0.4

V

VNOISE

Output noise voltage

PSRR

Power-supply rejection ratio

TJ

Operating junction temperature

TSD

Thermal shutdown temperature

VEN = VIN

0.78

2

µA

VIN = VEN = 35 V

0.81

2

µA

VIN = 3 V, VOUT(NOM) = 1.4 V, COUT = 50 µF,
CNR = 1 µF, BW = 10 Hz to 100 kHz

4.17

µVRMS

VIN = 6 V, VOUT(NOM) = 5 V, COUT = 50 µF,
CNR = 1 µF, BW = 10 Hz to 100 kHz

4.67

µVRMS

VIN = 16 V, VOUT(NOM) = 15 V, COUT = 50 µF,
IOUT = 500 mA, CNR = 1 µF, f = 1 kHz

78

dB

–40

+125

°C

Shutdown, temperature increasing

+170

°C

Reset, temperature decreasing

+150

°C

熱特性についてTPS7A47
熱特性 (1)RGW

単位20 PINS
JA
JCtop
JB
JT
JB
JCbot

Junction-to-ambient thermal resistance

32.5

Junction-to-case (top) thermal resistance27

Junction-to-board thermal resistance

11.9

Junction-to-top characterization parameter

0.3

Junction-to-board characterization parameter

11.9

Junction-to-case (bottom) thermal resistance

1.7

°C/W

(1) 従来の熱特性パラメータと新しい熱特性パラメータの詳細については、アプリケーション・レポート『IC Package Thermal Metrics』（SPRA953）
を参照してください。

3

ピン構成

OUT

NC

NC

NC

IN

20

19

18

17

16

RGW PACKAGE
5-mm × 5-mm QFN-20(TOP VIEW)

13

EN

6P4V2

4

12

0P1V

6P4V1

5

11

0P2V

10

3

0P4V

SENSE

9

NR

0P8V

14

8

2

1P6V

NC

7

IN

GND

15

6

1

3P2V

OUT

ピン説明
ピン

4

説

明

名前

NO.

0P1V

12

このピンをGNDに接続すると、レギュレータの公称出力電圧に0.1Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

0P2V

11

このピンをGNDに接続すると、レギュレータの公称出力電圧に0.2Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

0P4V

10

このピンをGNDに接続すると、レギュレータの公称出力電圧に0.4Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

0P8V

9

このピンをGNDに接続すると、レギュレータの公称出力電圧に0.8Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

1P6V

8

このピンをGNDに接続すると、レギュレータの公称出力電圧に1.6Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

3P2V

6

このピンをGNDに接続すると、レギュレータの公称出力電圧に3.2Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

6P4V1

5

このピンをGNDに接続すると、レギュレータの公称出力電圧に6.4Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

6P4V2

4

このピンをGNDに接続すると、レギュレータの公称出力電圧に6.4Vが加算されます。
このピンにはGND以外の電圧を接続しないでください。使用しない場合、このピンはフローティングにします。

EN

13

このピンは、レギュレータをオンまたはオフにします。

GND

7

グランド

IN

15, 16

入力電源。安定性確保のため、このピンとグランドの間に1µF以上のコンデンサを接続する必要があります。
特に、長い入力パターンや高いソース・インピーダンスが含まれる場合には、プリント基板（PCB）のレイアウトによる回路への影響を小さくするた
め、INとGNDの間に（デバイスにできる限り近づけて）10µFのコンデンサを接続することを推奨します。

NC2, 17-19

このピンは、オープンにするか、またはGNDとINの間の任意の電圧に接続できます。

NR

14

ノイズ低減用ピン。このピンとGNDの間にコンデンサを接続すると、RMSノイズを非常に低いレベルまで低減できます。安定性確保のため、このピンとグランドの間に10nF以上のコンデンサを接続する必要があります。AC性能を最大限に高め、ノイズを最小限に抑えるため、NRとGNDの間に（デバイスにできる限り近づけて）1µFのコンデンサを接続することを推奨します。

OUT

1, 20

レギュレータ出力。安定性確保のため、このピンとグランドの間に10µF以上のコンデンサを接続する必要があります。AC性能を最大限に高めるため、OUTとGNDの間に（デバイスにできる限り近づけて）47µFのセラミック出力コンデンサを接続することを強く推奨します。

SENSE

3

制御ループの誤差増幅器入力。このピンはOUTに接続する必要があります。
精度を最大限に高めるため、OUTは負荷上の点で接続することを推奨します。

機能ブロック図

IN
IN

OUT

ThermalShutdown

UVLO

OUT

CIN

COUT

Current
Limit
100 k
Band
Gap

265.5 k
SENSE

3.2 M
0P1V
1.6 M

1.572 M

0P2V
800 k

Fast
Charge

0P4V
400 k

50 k

50 k

100 k

200 k

0P8V

1P6V 3P2V 6P4V 6P4V

NR
CNR

5

標準的特性（いずれか大きい方）、VEN = VIN、IOUT = 0mA、CIN = 10μF、–40℃ ≤ TJ ≤ +125℃、VIN = VOUT(NOM) + 1.0VまたはVIN = 3.0V
COUT = 10μF、CNR = 10nF、SENSEをOUTに接続、0P1V、0P2V、0P4V、0P8V、1P6V、3P2V、6P4V1、6P4V2ピンはオープンです（特に記述のない限り）
。
ノイズ
100

出力電圧

ライン・レギュレーション
4

VOUT = 1.4 V, VNOISE = 4.17 µVRMS
VOUT = 5 V, VNOISE = 4.67 µVRMS
VOUT = 10 V, VNOISE = 7.25 µVRMS
VOUT = 15 V, VNOISE = 12.28 µVRMS

2

IOUT = 500 mA
COUT = 50 µF
CNR = 1 µF
BWRMSNOISE (10 Hz, 100 kHz)

1

0.1

−40°C
0°C
+25°C
+85°C
+125°C3

VOUT(NOM) (%)

Hz)

10

Noise (µV

対

1
0
−1
−2
−3

0.01

10

100

1k
10k
Frequency (Hz)

100k

−4

1M

0

5

10

G020

図1

ドロップアウト電圧

4

2
1

800
700

0
−1

600

出力電流

400

100
0

0

100 200 300 400 500 600 700 800 900 1000
Output Current (mA)G002

UVLOスレッショルド

0

100 200 300 400 500 600 700 800 900 1000
Output Current (mA)
G003

図4

対

温度

イネーブル電圧スレッショルド

2.4
2.1

2.6

1.8

2.5
2.4

1.5
1.2

2.3

0.9

2.2

0.6

2.1

0.3
5

20 35 50 65
Temperature (°C)

図5

温度

2.7

2.7

2
−40 −25 −10

対

3

UVLO Threshold Off
UVLO Threshold On

VEN (V)

VIN (V)

対

500

図3

6

G001

200

−3

2.8

40

300

−2

3

35

−40°C
0°C
+25°C
+85°C
+125°C

900

VDO (mV)

VOUT(NOM) (%)

1000

−40°C
0°C
+25°C
+85°C
+125°C

3

2.9

30

図2

負荷レギュレーション

−4

15
20
25
Input Voltage (V)8095

110 125G004

0−40 −25 −10

520 35 50 65
Temperature (°C)

図6

80

95

110 125G005

標準的特性（続き）（いずれか大きい方）、VEN = VIN、IOUT = 0mA、CIN = 10μF、–40℃ ≤ TJ ≤ +125℃、VIN = VOUT(NOM) + 1.0VまたはVIN = 3.0V
COUT = 10μF、CNR = 10nF、SENSEをOUTに接続、0P1V、0P2V、0P4V、0P8V、1P6V、3P2V、6P4V1、6P4V2ピンはオープンです（特に記述のない限り）
。
静止電流

対

入力電圧

グランド電流

1000

対

出力電流

10

600

IGND (mA)

IQ (µA)

800

400

−40°C
0°C
+25°C
+105°C+125°C

200
0

IOUT = 0 µA
0

5

1

10

15
20
25
Input Voltage (V)

30

35

0.1

40

−40°C
0°C
+25°C
+85°C
+125°C1

10100
Output Current (mA)

G006

図7

イネーブル電流

対

入力電圧

1.4
1.2

7
6
5
4

0.6

3

0.4

2

0.2

1
15
20
25
Input Voltage (V)

30

35

−40°C
0°C
+25°C
+105°C+125°C

8

0.8

10

0

40

0

5

10

15
20
25
Input Voltage (V)

G008

図9

電流制限

対

3

入力電圧

電源除去比

35

40
G009

対

CNR

100

VOUT = 90% VOUT(NOM)

90
80
70
PSRR (dB)2
ICL (A)

30

図 10

2.5

1.5
−40°C
0°C
+25°C
+85°C
+125°C

1
0.5
0

入力電圧

9

1.0

5

対

10

ISHDN (µA)

1.6

IEN (µA)

シャットダウン電流
−40°C
0°C
+25°C
+85°C
+125°C

1.8

0

G007

図8

2.0

0.0

1000

0

4

8
12
Input Voltage (V)

図 11

16

60
50
40
30
10

20
G010

0

CNR = 0.01 µF
CNR = 0.1 µF
CNR = 1 µF
CNR = 2.2 µF

IOUT = 1 A
COUT = 50 µF
VIN = 3 V
VOUT = 1.4 V

20

10

100

1k

10k
100k
Frequency (Hz)

1M

10M
G011

図 12

7

標準的特性（続き）（いずれか大きい方）、VEN = VIN、IOUT = 0mA、CIN = 10μF、–40℃ ≤ TJ ≤ +125℃、VIN = VOUT(NOM) + 1.0VまたはVIN = 3.0V
COUT = 10μF、CNR = 10nF、SENSEをOUTに接続、0P1V、0P2V、0P4V、0P8V、1P6V、3P2V、6P4V1、6P4V2ピンはオープンです（特に記述のない限り）
。
対

CNR

電源除去比

100

100

90

90

80

80

70

70

60

60

PSRR (dB)

PSRR (dB)

電源除去比

50
40
30

CNR = 0.01 µF
CNR = 0.1 µF
CNR = 1 µF
CNR = 2.2 µF

20
10
0

10

100

1k

10k
100k
Frequency (Hz)1M

40
CNR = 1 µF
COUT = 50 µF
VIN = 3 V
VOUT = 1.4 V

20
10
0

10M

10

100

IOUT = 0 mA
IOUT = 50 mA
IOUT = 500 mA
IOUT = 1000 mA
1k

G012

10k
100k
Frequency (Hz)

図 13

対

電源除去比

ドロップアウト

100

100

90

90

80

80

70

70

60

60

50
40
30

VOUT = 3.3 V
CNR = 1 µF
COUT = 50 µF
IOUT = 50 mA

20
10
0

10

100

10k
100k
Frequency (Hz)

1M

100

VDO = 200 mV
VDO = 300 mV

90
80

対

40

0

10M

VDO = 500 mV
VDO = 1 V

VOUT = 3.3 V, IOUT = 500 mA
CNR = 1 µF, COUT = 50 µF

10

100

1k

G014

10k
100k
Frequency (Hz)

1M

10M
G015

図 16

電源除去比

ドロップアウト

対

出力電圧

100

VDO = 500 mV
VDO = 1 V

90
80
70

50

PSRR (dB)

PSRR (dB)

ドロップアウト

1060
VOUT = 3.3 V
CNR = 1 µF
COUT = 50 µF
IOUT = 1 A

40
30
20

60
50
40

VOUT = 1.4 V
VOUT = 3.3 V
VOUT = 5V
VOUT = 10V
VOUT = 15 V

30
20

10

10
10

100

1k

10k
100k
Frequency (Hz)

図 17

8

G013

20

70

0

10M

50

図 15

電源除去比

対

VDO = 200 mV
VDO = 300 mV

30

VDO = 200 mV
VDO = 300 mV
VDO = 500 mV
VDO = 1 V
1k

1M

図 14

PSRR (dB)

PSRR (dB)

電源除去比

IOUT

50
30

IOUT = 0.5 A
COUT = 50 µF
VIN = 3 V
VOUT = 1.4 V

対

1M

10M
G016

0

10

100

1k

CNR = 1 µF
COUT = 50 µF
IOUT = 500 mA
10k
100k
Frequency (Hz)

図 18

1M

10M
G017

標準的特性（続き）（いずれか大きい方）、VEN = VIN、IOUT = 0mA、CIN = 10μF、–40℃ ≤ TJ ≤ +125℃、VIN = VOUT(NOM) + 1.0VまたはVIN = 3.0V
COUT = 10μF、CNR = 10nF、SENSEをOUTに接続、0P1V、0P2V、0P4V、0P8V、1P6V、3P2V、6P4V1、6P4V2ピンはオープンです（特に記述のない限り）
。
電源除去比

対

出力電圧

負荷過渡応答100
90
80
PSRR (dB)70

IOUT(1 A/div)

60
50
40

VOUT = 1.4V
VOUT = 3.3V
VOUT = 5V
VOUT = 10V
VOUT = 15V

30
20
10
0

10

100

1k

VOUT
(10 mV/div)

CNR = 1µF
COUT = 50µF
IOUT = 1000mA
10k
100k
Frequency (Hz)1M

VIN = 5 V
VOUT = 3.3 V
IOUT = 10 mA to 845 mA

10M

Time (500 ms/div)

G060

G018

図 19

図 20

ライン過渡応答

スタートアップ

VIN = 5 V to 15 V
VOUT = 3.3 V
IOUT = 845 mA

VEN(2 V/div)

VIN(10 V/div)

VOUT(2 V/div)
Startup Time = 65 ms
VIN = 6 V, VOUT = 5 V
IOUT = 500 mA
CIN = 10 F
COUT = 50 F

IOUT
(200 mA/div)

VOUT(10 mV/div)

Time (5 ms/div)

Time (50 ms/div)

G061

図 21

G062

図 22

ノイズ
100

対

出力電流

IOUT = 50 mA, VNOISE = 5 µVRMS
IOUT = 20 mA, VNOISE = 5.9 µVRMS

Noise (µV

Hz)

10

VOUT = 4.7 V
COUT = 10 µF
CNR = 1 µF
BWRMSNOISE [10 Hz, 100 kHz]

1

0.1

0.01

10

100

1k
10k
Frequency (Hz)

100k

1M
G019

図 23

9

アプリケーション情報
VIN = 5 V

IN

10 F

OUT

VOUT = 3.3 V

47 F

EN
1 F

NR

SENSE

0P1V

GND

Load

0P2V
0P4V 0P8V 1P6V 3P2V 6P4V1 6P4V2

図 24. PSRR性能の最大化およびRMSノイズの最小化

標準アプリケーション回路

出力電圧の設定には、いくつかの方法があります。プログラ

図24に示すように、出力電圧は適切な制御ピンを接地することにより設定されます。接地されると、各制御ピンは内部リファレン
ス電圧（V REF = 1.4V）に特定の電圧を加算します。例えば、ピン0P1V、0P2V、1P6Vを接地した場合、式（1）に示されるように、
1.4Vの内部リファレンス電圧に電圧値0.1V、0.2V、1.6Vがそれぞれ加算され、VOUT(NOM)は3.3Vとなります。

VOUT(NOM) = V REF + 0.1 V + 0.2 V + 1.6 V= 1.4 V + 0.1 V + 0.2 V + 1.6 V= 3.3 V

ム・ピンを外部の汎用入出力ピン（GPIO）で駆動するか、0Ω抵抗を使って手動でグランドに接続する（またはオープンにする）か、
プリント基 板（PCB）のレイアウトにより固定配線を行うことで、
ANY-OUT電圧を設定できます。www.ti.comからダウンロードできるTPS7A4700評価モジュール（EVM）では、ジャンパーを使用して出力電圧をプログラミングできます。

コンデンサに関する推奨事項(1)

TPS7A4700は、入力、出力、およびノイズ低減ピン（NR、ピン14）に、等価直列抵抗（ESR）の低いセラミック・コンデンサを使ANY-OUTによる出力電圧のプログラミング

用することにより安定して動作するよう設計されています。これら

TPS7A4700では、出力電圧を設定するために、一般的な低の用途に対しては多層セラミック・コンデンサが業界標準となってドロップアウト・レギュレータ（LDO）のような外付け抵抗は使用せおり、ここでも推奨されますが、使用する場合には適切な判断がず、製品のピン4、5、6、8、9、10、11、12を使用してレギュ必要です。X7R、X5R、およびCOG定格の誘電体を使用したセレーションする出力電圧をプログラミングします。各ピンは、グラン

ラミック・コンデンサは、温度範囲全体にわたって比較的良好な容ドに接続（アクティブ）するか、オープンまたはフローティング（非ア

量安定性を示しますが、Y5V定格のコンデンサは容量の変動幅がクティブ）にします。ANY-OUTプログラミングは、式（2）に基づ広いため推奨されません。いずれの場合も、セラミック・コンデンき、アクティブな各ピンにそれぞれ割り当てられた電圧の合計を内

サは印加電圧による実容量の変動が大きいため、設計エンジニア部リファレンス電圧（V REF = 1.4V）に加算した結果として設定さはそれらの特性について把握しておく必要があります。経験則としれます。電圧の割り当ては、100mV（ピン12）、200mV（ピン11）、て、セラミック・コンデンサには50%のディレーティングの適用を推

400mV（ピン10）、800mV（ピン9）、1.6V（ピン8）、3.2V（ピン6）、奨します。ここで推奨している入力および出力コンデンサは、50%

6.4V（ピン5）、6.4V（ピン4）です。表1に、各アクティブ・ピン設定の容量ディレーティングを考慮しています。

に関連付けられたこれらの電圧値をまとめています。すべてのプロ

TPS7A4700は負荷過渡応答が非常に高速であるため、負荷

グラム・ピンをオープン（フローティング）にすると、出力は可能な最電流ステップ中に入力の過渡的な電圧降下が最小限に抑えられるよう、入力容量に注意を払う必要があります。大きな入力容量

小の出力電圧（= V REF）にプログラミングされます。

VOUT = V REF + (S ANY-OUT Pins to Ground)
ANY-OUTプログラム・ピン（アクティブ・ロー）
ピン4 (6P4V2)

ピン5 (6P4V1)

加算される出力電圧レベル
6.4 V
6.4 V

ピン6 (3P2)

3.2 V

ピン9 (0P8)

800 mVピン8 (1P6)

ピン10 (0P4)
ピン11 (0P2)
ピン12 (0P1)

表 1. ANY-OUTによる出力電圧のプログラミング

10

(2)

（10μF以上）を使用すると良い効果が得られ、安定性には影響し

1.6 V
400 mV
200 mV
100 mVません。ただし、単に大きなセラミック入力容量を使用すると、入している場合、その電流でのV DOはそれに応じて低い値となりま力コンデンサと配線リードのインダクタンスとの組み合わせによっす。TPS7A4700のRDS(ON)は、式（3）を使用して計算できます。

て過渡事象中に高Qピーキング効果が生じることで、出力に不要なリンギングが発生する可能性があります。例えば、5nHのリード
・

VDO
IRATED

R DS(ON) =インダクタンスと10μFの入力コンデンサによって、制御ループ帯域
幅の端に712kHzの共振周波数を持つLCフィルタが形成されます。
上流の電源との接続リードを短くして適切に設計することで、ダンピングを追加せずにこの効果を最小限に抑えることができます。
不要なリンギングのダンピングは、セラミック入力コンデンサと並列に、ESRが数百mΩのタンタル・コンデンサを使用することで実現できます。

入力および出力コンデンサの要件(3)

出力電圧精度
出力電圧精度は、期待される公称出力電圧を基準とした最小および最大の出力電圧の誤差をパーセントで示したものです。この精度誤差には一般に、内部リファレンスおよび負荷およびライン・
レギュレーションによって生じた誤差が含まれ、それらは温度に応じた負荷およびラインの定格動作状態の全範囲にわたる値です（電気的特性で別途規定される場合を除く）。また、出力電圧精度には、製造ロット間の変動もすべて考慮されています。

TPS7A4700は、入力および出力に10μF以上のセラミック・コン
デンサを使用した動作状態に対して設計され、特性が規定されています。最適なノイズ特性は、50μFの合計出力容量を使用して規定されています。特に、入力および出力容量は、それぞれの入力
および出力ピンに実用的な範囲でできる限り近づけて配置する必要があることに注意してください。

スタートアップ
イネーブル（EN）と低電圧誤動作防止（UVLO）
TPS7A4700は、ENとUVLOの両方がそれぞれの電圧スレッ
ショルドを上回った場合のみオンになります。UVLO回路は入力ノイズ低減コンデンサ（CNR）
LDOのNRピンに接続されるノイズ低減コンデンサは、RCフィル
タを形成し、制御ループによって増幅されて出力電圧に現れる可能性のあるノイズをフィルタリングします。最大で1μFまでの大きな容量を使用すると、低周波数でのノイズ低減能力に影響を与えますが、高周波数でのノイズ低減能力は向上します。CNRは、出力電圧のオン時の立ち上がり時間のプログラミングにも利用され、オン時のサージ電流を抑制します。

電圧（V IN）
を監視し、V INが規定の電圧を超えるまではデバイスをオンにしません。また、UVLO回路は、V INが規定の電圧を下回
るとデバイスをシャットダウンします。EN信号は、入力電圧が印加されているときに、LDOのオンおよびシャットダウンを論理レベル
によって独立に行うために使用されます。独立したオン制御が必要ない場合は、ENを直接V INに接続できます。

ソフト・スタートと突入電流
ソフト・スタートは、ENおよびUVLOがスレッショルド電圧に達

内部電流制限（ICL）
内部電流制限回路は、高負荷電流または短絡の発生からLDOを保護するために使用されます。LDOは、電流制限状態で定常的に動作するようには設計されていません。電流制限が動作している間、LDOは一定の電流をソースします。したがって、負荷イン
ピーダンスが低下すると出力電圧は低下します。また、電流制限が動作した結果、出力電圧が低くなるとき、LDOでは過大な電力が消費され、出力が過熱シャットダウンとなる場合があります。

ドロップアウト電圧（VDO）
一般的に言って、ドロップアウト電圧とは多くの場合、入力電圧と出力電圧の差を意味します（V DO = V IN - VOUT）。ただし、電気的特性表では、VDOは定格電流（IRATED）
におけるVIN - VOUTの電圧として定義されます。このとき、メインの電流パスFETは抵抗動作領域で、FETの典型的なR DS(ON)の特性で完全にオン状態となっています。V DOは、プログラミングされた公称出力電圧に加算する事により、最小の入力電圧を間接的に規定します。入した後でLDOがオンになるときの出力電圧の上昇特性を制御します。ノイズ低減コンデンサは、出力ノイズの低減と、オン時のソフ
ト・スタートのプログラミングという2つの目的に使用されます。
突入電流は、オン時の電圧上昇中にLDOのINからOUTへと流れる電流として定義されます。突入電流は主に、負荷電流と出力
コンデンサへの充電電流の合計です。この電流は、入力コンデンサを除去する（推奨しません）
必要があるため、測定が困難です。ただし、このソフト・スタート電流は式（4）で見積もることができます。

IOUT(t) =C OUT × dVOUT(t)dt+

VOUT(t)R LOAD(4)

ここで
VOUT(t)は、オン時の上昇中の瞬時出力電圧です。
dVOUT(t)/dtは、VOUTの上昇の傾きです。
R LOADは、抵抗性負荷インピーダンスです。

AC性能

力電圧がそれ以上であれば、出力電圧がその精度境界内に留まる

LDOのAC性能は一般に、電源除去比、負荷ステップ過渡応ことが想定されます。入力がこのV DO制限（V IN < VOUT + V DO）

答、および出力ノイズを含むものとして理解されています。これらを下回った場合、出力電圧は入力電圧に追従して低下します。

の指標は主に、開ループ・ゲインと帯域幅、位相マージン、およびドロップアウト電圧は常に、メイン・パスFETのR DS(ON)によってリファレンス・ノイズによる関数となります。

決定されます。したがって、LDOが定格電流より低い電流で動作

11電源除去比（PSRR）

す。TPS7A4700は高電圧の産業用アプリケーション向けにも設計

PSRRは、LDOの制御ループが入力ソースからリップル・ノイズを除去する度合いを示す指標です。それによって、周波数スペクト
ル全体（10Hz～10MHz）にわたって直流出力電圧のノイズをできる限り低減します。したがってPSRRはノイズ信号振幅の減少幅（入力リップルに対する出力リップル）を表しますが、電気的特性では
便宜上、PSRRの逆数が正のデシベル（dB）値としてプロットされています。式（5）に、入力ノイズ電圧［VS(IN)(f)］と出力ノイズ電圧[VS(OUT) (f)]を純粋にAC信号と考えた場合の、周波数の関数としてのPSRRの計算式を示します。

PSRR (dB) = 20 Log 10増加を最小限に抑えるよう適切に設計されています。
LDOノイズは、半導体回路単独で生成される、内部生成固有ノイズとして定義されます。このノイズは、さまざまな種類のノイズの合計です（電流の流れるピン接合に関連したショット・ノイズ、電荷キャリアの熱擾乱によって生じる熱ノイズ、抵抗の特性の1つであり1/fの関数として低周波数で支配的となるフリッカ・ノイズ（1/fノイズ）、バースト・ノイズ、アバランシェ・ノイズなど）。
LDO RMS出力ノイズを計算するには、最初にスペクトル・アナラ
イザで目的の帯域幅（通常はμV/√Hz単位で10Hz～100kHz）にわ

VS(IN) (f)VS (OUT)(f)

されているため、ノイズ特性は、出力電圧の関数としてのノイズのたるスペクトル・ノイズを測定します。次に、通常の方法でRMSノイ(5)

内部 基 準 電 圧から制 御ループの入力に結合されるノイズも、
PSRRの大きさと帯域幅が減少する主要な要因の1つです。この基ズを計算します。これは、帯域全体にわたるスペクトル・ノイズの2乗の総和の平方根を取り、帯域幅で平均化することで行います。

準電源のノイズは、LDOのNRピンのノイズ低減コンデンサと内部

熱特性についてフィルタ抵抗（R SS）の組み合わせによってフィルタリングされ、最過熱保護

適なPSRRが得られます。
LDOは多くの場合、DC/DCレギュレータとしてだけではなく、電源に敏感なシステム部品に対して、ノイズやリップルのない極めてクリーンな電源電圧を供給するためにも使用されます。この利用法は、TPS7A4700では特に有効です。

負荷ステップ過渡応答

TPS7A4700には、LDOで過剰な熱が生じたときに出力電流をオフにする、過熱シャットダウン保護回路が内蔵されています。過熱シャットダウンは、メイン・パスFETの接合部温度（TJ）
が+170℃（標準）を超えた場合に発生します。過熱シャットダウンではヒステリシスによって、温度が+150℃（標準）に低下するとLDOが再度リセットされます（オンになります）。TPS7A4700は高い入力電圧をサポートできるため、出力電圧が低いとデバイスでかなり大きな電負荷ステップ過渡応答は、負荷電流のステップ変化に対して、力を消費することが想定され、その結果、過熱シャットダウンが生

出力電圧のレギュレーションを維持した状態でのLDOの出力電じる場合があります。半導体のダイの熱時定数はかなり短いため、圧応答です。ワーストケースの応答は10mAから1Aへの負荷ステッ

過熱シャットダウンに達すると、消費電力が低下するまでの間、出プ（1A/μs）によって規定され、非常に安定したシステムでは大き力が短い間隔でオン/オフを繰り返します。

くダンピングされた応答となります。電圧応答では、最初に出力動作の信頼性を高めるために、接合部温度は最大+125℃に制コンデンサから電荷が放電された後、制御ループが自己調整を限してください。特定のレイアウトで熱的な余裕度を評価するに行って出力が回復するため、出力電圧に小さな一時的低下が見らは、ワーストケースの負荷および最高の入力電圧条件を使用し、れます。負荷ステップ直後の電荷放電能力の大きさは、出力容量

過熱シャットダウンが作動するまで周囲温度を上昇させます。良好

の大きさに直接比例します。ただし、ある程度までは、回復の速な信頼性のためには、アプリケーションの最大想定周囲温度より度はその同じ出力容量に対して逆比例します。つまり、出力容量

も+45℃以上上昇した場合に過熱シャットダウンが作動するのが望が大きいほど、負荷ステップ中に生じる電圧の低下またはピークがましい状態です。したがって、最大想定周囲温度およびワースト

小さくなりますが、制御ループの帯域幅が減少するため、応答がケース負荷でのワーストケース接合部温度は+125℃となります。

遅くなります。

TPS7A4700の内部保護回路は、熱的過負荷状態に対して保護

ワーストケースのオフ時ロード・ステップ特性は、1Aから0mAへするように設計されています。この回路は、適切なヒートシンクのの電流ステップ時に生じます。最初は、LDOループは十分に速く

代わりとなるよう意図されたものではありません。TPS7A4700を応答できないため、出力コンデンサの出力電圧の電荷がわずかに過熱保護が作動するまで使用し続けると、デバイスの信頼性が低増加します。LDOは充電電流をシンクできないため、制御ループ下します。

はメイン・パスFETをオフにして電荷が放電されるのを待つ必要があり、それによってオフ時のロード・ステップは標準的な単調減少（三角形の波形）となります。

ノイズ
TPS7A4700は、特に、電源レールのノイズを最小限に抑える
ことがシステムの性能に対して不可欠であるようなシステム・アプリ
ケーション用に設計されています。このシナリオは、例えば、PLL（フェーズ・ロック・ループ）ベースのクロック回路で、最小位相ノイズが重要である場合、または、試験/計測システムで、電源ノイズのわずかな変動でも瞬時に測定精度が劣化するような場合などで

12

消費電力（PD）
回路の信頼性を維持するために、デバイスの消費電力、プリン
ト基板（PCB）上での回路位置、およびサーマル・プレーンの適切なサイズについて、慎重に配慮する必要があります。レギュレータ
周囲のPCB領域には、追加の熱ストレスを生じるような他の発熱デバイスをできる限り配置しないようにする必要があります。
レギュレータの消費電力は、入力電圧と出力電圧の差、および負荷条件に依存します。PDは、式（6）で計算できます。

PD = (VOUT – VIN) × IOUT

(6)

システム電圧レールの適切な選択によって、消費電力を最小限

ΨJT: TJ = TT + ΨJT × PDに抑えることができ、より高い効率を実現できることに注意してくΨJB: TJ = T B + ΨJB × PD

ださい。適切な選択により、出力レギュレーションに必要な最小の入力電圧が得られます。
QFN（RGW）パッケージに対する主要な熱伝導パスは、サーマ
ル・パッド経由でPCBへのパスです。サーマル・パッドは、デバイスの下に配置した銅パッド領域に半田付けする必要があります。この
パッド領域には、めっきビアの配列を含める必要があり、それに

(8)

ここで
PDは、式（6）で説明される消費電力です。
TTは、デバイス・パッケージの上部中央の温度です。
T Bは、パッケージの端部中央、デバイス・パッケージから1mmの位置で測定されたPCB表面温度です。

よって内層の熱拡散プレーン領域や裏面の銅プレーンへと熱を伝基板レイアウト

導します。
デバイスに許容される最大接合部温度（TJ）
によって最大消費電力が決まります。消費電力および接合部温度は、ほとんどの場合、PCBとデバイス・パッケージの組み合わせによる熱抵抗（θJA）
、および周囲空気温度（TA）
によって、式（7）のように関係付けられます。

TJ = TA + (θJA × PD)(7)

残念ながら、この熱抵抗（θJA ）は、特定のPCB設計に組み込まれた熱拡散機能に大きく依存するため、合計銅面積、銅重量、および拡散プレーンの位置によって変化します。
「熱特性について」の表に示されるθJAの値は、JEDEC規格のPCBおよび銅拡散領域によって決定され、パッケージ熱特性の相対的な尺度としてのみ使用されます。適切に設計された熱レイアウトでは、θJAは実際に、
QFNパッケージの接合部-ケース（底面）間熱抵抗（θJCbot）にPCBの銅領域による熱抵抗の寄与を加えた値となります。θJCbotがわかると、適切なヒート・シンクの最小量を使用して、図25でθJAを見積もることができます。θJCbotは、「熱特性について」の表に示されています。

基 板の同じ側に実装し、それぞれのLDOピン接続に対して実用的な範囲でできる限り近づけて配置することを推奨します。入力
および出力コンデンサおよびLDOグランド・ピンに対するグランド・リターン接続は、それぞれ互いにできる限り近づけて配置し、部品実装側の幅広い銅表面によって接続する必要があります。ビ
アや長いパターンを使用してLDO回路接続を作成することは、シス
テムの性能に悪影響を与えるため、推奨しません。このグランドおよびレイアウト方式により、誘導性寄生成分が最小限に抑えられる
ため、負荷過渡電流およびノイズが低減され、回路の安定性が高まります。
また、グランド・リファレンス・プレーンの使用を推奨し、これはPCB自体に埋め込むか、またはPCB上で部品と反対側に配置する必要があります。このリファレンス・プレーンは、出力電圧の精度の確保およびノイズの遮蔽に役立ち、PowerPAD™と接続すること
で、サーマル・プレーンと同様にLDOデバイスからの熱の拡散（シンク）に役立ちます。ほとんどのアプリケーションでは、熱に関する要件を満足するためにこのグランド・プレーンが必要となります。
www.ti.comからダウンロードできるTPS7A4700EVM-094評価

120

モジュール
（EVM）をレイアウトおよびアプリケーション設計の基準として使用できます。

100

JA ( C/W)

全体の性能を最大限に高めるため、すべての回路部品は回路8060
JA (RGW)

40
20
0

0

1

2

3

4

5

7

6

8

9

10

2

Board Copper Area (in )注：基板サイズ9平方インチ（3インチ×3インチ）でのθJA値は、JEDEC規格です。

図 25. θJA 対

基板サイズ

接合部温度の見積もり
JEDEC規格では現在、PSI熱指標を使用して、標準的なPCB
基板アプリケーション上の回路内でLDOの接合部温度を見積もる
ことを推奨しています。これらの指標は厳密には熱抵抗ではなく、接合部温度の実際的かつ相対的な見積もり手段を提供するものです。これらのPSI指標は、銅拡散領域とはまったく独立して決定されます。主要な熱指標（ΨJTおよびΨJB）は「熱特性について」の表に示され、式（8）に従って使用されます。

13

パッケージ情報
製品情報
Orderable Device

StatusTPS7A4700RGWR

ACTIVEVQFN

TPS7A4700RGWTACTIVEVQFN(1)Package Type Package
Drawing

Pins

Package Qty

Eco Plan

Lead/
Ball Finish

RGW

20

3000

Green (RoHS& no Sb/Br)

CU NIPDAU Level-2-260C-1 YEAR

RGW

20

250

Green (RoHS& no Sb/Br)

CU NIPDAU Level-2-260C-1 YEAR

(2)

MSL Peak Temp

(3)

Samples(Requires Login)（1）

マーケティング･ステータスは次のように定義されています。
ACTIVE：製品デバイスが新規設計用に推奨されています。
LIFEBUY：TIによりデバイスの生産中止予定が発表され、ライフタイム購入期間が有効です。
NRND：新規設計用に推奨されていません。デバイスは既存の顧客をサポートするために生産されていますが、TIでは新規設計にこの部品を使用することを推奨していません。
PREVIEW：デバイスは発表済みですが、まだ生産が開始されていません。サンプルが提供される場合と、提供されない場合があります。
OBSOLETE：TIによりデバイスの生産が中止されました。

（2）

エコ･プラン - 環境に配慮した製品分類プランであり、Pb-Free（RoHS）、Pb-Free（RoHS Expert）およびGreen（RoHS & no Sb/Br）があります。最新情報および製品内容の詳細については、http://www.ti.com/productcontentでご確認ください。
TBD：Pb-Free/Green変換プランが策定されていません。
Pb-Free（ RoHS）：TIにおける“Lead-Free”または“Pb-Free”（ 鉛フリー）は、6つの物質すべてに対して現在のRoHS要件を満たしている半導体製品を意味します。これには、同種の材質内で鉛の重量が0.1％を超えないという要件も含まれます。高温で半田付けするように設計されている場合、TIの鉛フリー製品は指定された鉛フリー･プロセスでの使用に適しています。
Pb-Free（ RoHS Exempt）：この部品は、1）ダイとパッケージの間に鉛ベースの半田バンプ使用、または 2）ダイとリードフレーム間に鉛ベースの接着剤を使用、が除外されています。それ以外は上記の様にPb-Free（ RoHS）と考えられます。
Green（RoHS & no Sb/Br）：TIにおける“Green”は、“Pb-Free”（RoHS互換）に加えて、臭素（Br）およびアンチモン（Sb）をベースとした難燃材を含まない（均質な材質中のBrまたはSb重量が0.1％を超えない）ことを意味しています。

（3）

MSL、ピーク温度 -- JEDEC業界標準分類に従った耐湿性レベル、およびピーク半田温度です。

重要な情報および免責事項：このページに記載された情報は、記載された日付時点でのTIの知識および見解を表しています。TIの知識および見解は、第三者によって提 供された情報に基づいており、そのような情報の正確性について何らの表明および 保証も行うものではありません。第三者からの情報をより良く統合するための努力は続けております。TIでは、事実を適切に表す正確な情報を提供すべく妥当な手順を踏み、引き続きそれを継続してゆきますが、受け入れる部
材および化学物質に対して破壊試験や化学分析は実行していない場合があります。TIおよび TI製品の供給者は、特定の情報を機密情報として扱っているため、
CAS番号やその他の制限された情報が公開されない場合があります。
TIは、いかなる場合においても、かかる情報により発生した損害について、TIがお客様に1年間に販売した本書記載の問題となった TIパーツの購入価格の合計金額を超える責任は負いかねます。

14パッケージ･マテリアル情報
テープおよびリール･ボックス情報
REEL DIMENSIONSTAPE DIMENSIONS

K0

P1

B0 W
Reel
DiameterCavity
A0
B0
K0
W
P1

A0

Dimension designed to accommodate the component width
Dimension designed to accommodate the component length
Dimension designed to accommodate the component thickness
Overall width of the carrier tape
Pitch between successive cavity centers

Reel Width (W1)*All dimensions are nominal

DevicePackage Package Pins
Type Drawing

SPQ

TPS7A4700RGWR

VQFN

RGW

20

3000

TPS7A4700RGWT

VQFN

RGW

20

250

Reel
Reel
A0
Diameter Width (mm)(mm) W1 (mm)

B0
(mm)

K0
(mm)

P1
(mm)

W
Pin1
(mm) Quadrant

330.0

12.4

5.3

5.3

1.5

8.0

12.0

Q2

180.0

12.4

5.3

5.3

1.5

8.0

12.0

Q2

15

パッケージ･マテリアル情報
TAPE AND REEL BOX DIMENSIONS*All dimensions are nominal

16

DevicePackage Type

Package Drawing

Pins

SPQ

Length (mm)Width (mm)Height (mm)TPS7A4700RGWR

VQFN

RGW

20

3000

367.0

367.0

35.0

TPS7A4700RGWT

VQFN

RGW

20

250

210.0

185.0

35.0

メカニカル･データ
RGW（S-PVQFN-N20）

PLASTIC QUAD FLATPACK NO-LEAD

注： A. 直線寸法はすべてミリメートル単位です。寸法および許容誤差は、ASME Y14.5M-1994によります。
B. 本図は予告なしに変更することがあります。
C. QFN（クゥアド･フラットパック･ノーリード）パッケージ構造。
D パッケージのサーマルパッドは、熱的および機構的特性を得るために基板に半田付けする必要があります。
E. 露出サーマルパッドの寸法に関する詳細は、製品データシートをご覧ください。
F. JEDEC MO–220に準拠します。

17

サーマルパッド･メカニカル･データ
RGW（S-PVQFN-N20）

熱的特性に関する資料
このパッケージは外部のヒートシンクに直接接続できるよう設計

クワッド･フラットパック･ノーリード（QFN）パッケージとその利点された露出したサーマル･パッドをもっています。サーマル･パッドはについての情報はアプリケーション･レポート“Quad Flatpack No-

プリント回路基板（PCB）に直接はんだ付けされなければなりま

Lead Logic Packages”TI文献番号SLUA271を参照してください。

せん。はんだ付けされることにより、PCBはヒートシンクとして使この文献はホームページwww.ti.comで入手できます。

用できます。さらに、サーマル･ビアを使用することにより、サーマ
ル･パッドはグランドまたは電源プレーン（どちらか当てはまる方）、
またはもう1つの方法としてPCBに設計された特別なヒートシンク
構造に直接接続することができます。この設計により、集積回路（IC）からの熱の移動が最適化されます。

注： 全ての線寸法の単位はミリメートルです。

サーマル・パッド寸法図

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このパッケージのサーマル･パッドの寸法は以下の図に示されています。

ランド･パターン
RGW（S-PVQFN-N20）

PLASTIC QUAD FLATPACK NO-LEAD

注： A. 全ての線寸法の単位はミリメートルです。
B. 図は予告なく変更することがあります。
C. 代替設計については、資料IPC-7351を推奨します。
D. このパッケージは、基板上のサーマル･パッドに半田付けされるように設計されています。熱に関する具体的な情報、ビア要件、および推奨基板レイアウトについては、テクニカル・ブリーフ『PowerPAD Thermally Enhanced Package』（TI文献番号SLUA271）および製品データシートを参照してください。これらのドキュメントは、ホームページwww.ti.com <http://www.ti.com> で入手できます。
E. レーザ切断開口部の壁面を台形にし、角に丸みを付けることで、ペーストの離れがよくなります。ステンシル設計要件については、基板組み立て拠点にお問い合わせください。例に示したステンシル設計は、50%容積のメタルロード半田ペーストに基づいています。ステンシルに関する他の推奨事項については、IPC7525を参照してください。
F. 信号パッド間および信号パッド周囲の半田マスク許容差については、基板組み立て拠点にお問い合わせください。

(JAJS525)

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IMPORTANT NOTICE