イメージセンサ用カラム並列3段
パイプラインＡ／Ｄ変換器
静岡大学 電子工学研究所
ナノビジョン研究部門
イメージングデバイス分野
特任教授 袴田 正志
令和2年11月5日
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従来技術と課題•

従来技術

8K（7680×4320）スーパーハイビジョンは、2018年12月からNHK BSデジタルで本放送が開始されている。
現状、番組制作は60コマ/秒（fps）で行われているが、スポーツなど被写体の動きが速い場合は、フルスペック規格（120fps）で撮影できるイメージセンサが求められた。
本研究室で開発された巡回型AD変換方式は、高速性が特徴のAD変換方式ではあるが、12bit以上を1段、1水平期間内で実現するのは困難であったため、AD変換を上位ビットの前段と下位ビットの後段に分け、それぞれの巡回型AD変換器を、1水平期間前の下位ビットと、現水平期間の上位ビットとが並行してAD変換されるように2段パイプライン化した。これにより後段の精度が低くて済むようになったため、後段の回路規模が縮小可能となり、 高速性と低消費電力を両立したAD変換器が実現できた。（特許第5769178号）•課題

スローモーション撮影に必要な120fps以上の高速化には、8Kで120fps、即ちカラム並列AD変換で1回当たり1.92μs（≒(1/120)/4320）より短い変換時間に対応できなければならないが、2段パイプラインでは困難であるため、さらなる高速化の技術が求められた。

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新技術の特徴・従来技術との比較• 2段パイプライン → 3段パイプラインによる高速化。
• 追加する3段目を非巡回型とすることで、消費電力を抑制。
• さらに、AD変換を行う際のサンプル・ホールドのタイミング等を、他段のAD変換回路の遷移期間からずらすことによって、一方のＡＤ変換回路の動作の影響から発生するノイズ（例えば、ホールドノードに寄生容量などを介して混入するノイズ）による他方のＡＤ変換回路で生成および出力されるデジタル値及び残差値の精度の低下を防止し、その結果として、ＡＤ変換の精度を向上させる。
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新技術の特徴（画素アレイとカラムAD変換器）
画素回路
ソース
フォロワ

リセット（R）Tr
Pixel Out

COL

転送（TX）Tr
行選択（S）Tr

カラム並列
ＡＤ変換器
4新技術の特徴（2段巡回型3段パイプラインAD変換器）

ＡＤ変換器※ PGA：可変利得増幅器
CDS：相関二重サンプリング
PGA・CDS回路

一段目
巡回型

二段目
巡回型

三段目
非巡回型

5新技術の特徴（巡回型AD変換回路（1））
カラム線（COL）から巡回型二段目までの回路例

巡回型一段目の動作

PGA・CDS回路① CDS回路のキャパシタ39に基準電位VCOMがホールドされる② カラム線COLの信号レベルVSとリセットレベル
VR との差分に対応した入力信号
VIN が サ ン プ リ ン
グされ出力VOP として生成される

CDS
動作
VOP

③ 演算値VOPをキャパシ
タ36、37、38に格納する

格納（S）動作

VRCH
VRCL

一段目
巡回型

二段目
巡回型
⑤ サブAD変換回路32からのデジタ
ル信号DよりDA変換値を生成④ サ ブ AD変 換 回 路 32がVOP からデジタル信号Dを生成

繰返し演算（A）動作

D＝0のとき VR＝VRH
D＝1のとき VR＝（VRH＋VRL）／2
D＝2のとき VR＝VRL⑥ 2倍増幅及びDA変換値との残差値を生成

C1a＝C1b＝C2／2の場合
VOP＝2×VIN－VR

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新技術の特徴（巡回型AD変換回路（2））
巡回型二段目の動作
巡回型のAD変換特性（演算値VOPと1巡回毎のサブADのデジタル値D）

初期格納（S）動作② サ ブ
AD 変 換回 路 52が VOP からデジタ
ル信号D
を生成

① 前段の演算値VOPをキャパシタ56、57、58に格納する

VRCH

VOP(i)

VRCL

演算（A）動作③ サブAD変換回路52からのデジタ
ル信号DよりDA変換値を生成

C3a＝C3b＝C4／2の場合

VOP(i-1)

D＝0のとき VR＝VRH
D＝1のとき VR＝（VRH＋VRL）／2D＝2のとき VR＝VRL繰返しVOP(i)＝2×VOP(i-1)－VR格納（S）動作⑤ 演算値 VOP をキャパシタ56、57、58に格納する

VRCH
VRCL

④ 2倍増幅及びDA変換値との残差値を生成⑥ サ ブ
AD 変 換回 路 52が VOP からデジタ
ル信号Dを生成7

新技術の特徴（3段目非巡回型）
逐次比較（SAR）型

逐次比較（SAR）型

シングルスロープ型

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新技術の特徴（変換タイミング）
変換タイミング
H period

N

N+1

N+2

N+3

R
TX

Pixel Out

リセット
～CDS

φCDS1
φCDS2

0.92μsφSa

一段目

H period

N-1

N

N+1

N+2

1st Cycric ADC
φSb

二段
目

H period

N-2

N-1

N

N+1

2nd Cycric ADC
φSc
H period

N-3N-2N-1

N

N+1

3rd Non-Cycric ADC

三段目
9H period

RT、TX、φCDS系の遷移
φSb、2nd ADC系の遷移変換タイミング

遷移期間から外したいタイミング
N

φSa、1st ADC系の遷移
φSc、3rd ADC系の遷移

N+1

RTX
Pixel Outリセット～CDS①φCDS1②φCDS2φSa

一段
目

H period
1st Cycric ADC

N-1
A2

S3H period
2nd Cycric ADC

A3A8S9

3rd Non-Cycric ADC

三段
目

N+1A1S2A2

S3③④⑤⑥N-2

A3S1A9S4S5A5S6A6S7A7S8 A8⑨⑩⑪⑫⑬⑭⑮⑯N-3N-2D10

D11 D12S2NA4⑧A1⑦N-1φSc
H period

S1⑦φSb

二段目

NS9A9S4A4S5A5S6A6S7A7⑰ ⑱⑲⑳21

N-1D10 D11 D12

他の信号ライン等の遷移期間から外したいタイミングのリスト① φCDSによるリセット電位のS/H② φSaによるリセット電位と信号電位の差分のS/H ＝ 1st Cycric ADCへの入力電位の1巡回目のAD変換（初期格納動作モードの終わり）③ 1巡回目（最上位ビット）の残差増幅電位のS/H（1巡回目の演算動作モードの終わり）④ 2巡回目（第2ビット）のAD変換（2巡回目の格納動作モードの終わり）⑦ 3巡回目（第3ビット）の残差増幅電位のS/H（3巡回目の演算動作モードの終わり） ＝ 2nd Cycric ADCへの入力電位の4巡回目のAD変換（4巡回目の格納動作モードの終わり）⑧ 4巡回目（第4ビット）の残差増幅電位のS/H（4巡回目の演算動作モードの終わり）⑱ 9巡回目（第9ビット）の残差増幅電位のS/H（9巡回目の演算動作モードの終わり） ＝ φScによる3rd Non-Cycric ADCへの入力電位のS/H⑲ 第10ビットのAD変換（第10ビットの逐次比較終了）⑳ 第11ビットのAD変換（第11ビットの逐次比較終了）
21 第12ビット（最下位ビット）のAD変換（第12ビットの逐次比較終了）

10新技術の実施実績（1）

従来技術新技術

T. Arai, T. Yasue, K. Kitamura, H. Shimamoto, T. Kosugi, S. Jun, S. Aoyama, M-C. Hsu, Y. Yamashita, H. Sumi, S. Kawahito, “A
1.1μm 33Mpixel 240fps 3D-Stacked CMOS Image Sensor with 3-Stage Cyclic-Based Analog-to-Digital Converters,” 2016
International Solid-State Circuits Conference（ISSCC 2016), 2016 Digest of Technical Papers pp.126-127, San Francisco, CA,
USA San Francisco Marriott Marquis 2016.2.1
T. Arai, T. Yasue, K. Kitamura, H. Shimamoto, T. Kosugi, S-W. Jun, S. Aoyama, M-C. Hsu, Y. Yamashita, H. Sumi, S. Kawahito,“A 1.1-μm 33-Mpixel 240-fps 3D-Stacked CMOS Image Sensor with 3-Stage Cyclic-Cyclic-SAR Analog-to-Digital Converters,”
IEEE Transactions on Electron Devices Volume 64, Issue 12, Dec. 201711

新技術の実施実績（2）
DNL（微分非直線性） at 240fps

INL（積分非直線性） at 240fps

T. Arai, T. Yasue, K. Kitamura, H. Shimamoto, T. Kosugi, S. Jun, S. Aoyama, M-C. Hsu, Y. Yamashita, H. Sumi, S. Kawahito, “A
1.1μm 33Mpixel 240fps 3D-Stacked CMOS Image Sensor with 3-Stage Cyclic-Based Analog-to-Digital Converters,” 2016
International Solid-State Circuits Conference（ISSCC 2016), 2016 Digest of Technical Papers pp.126-127, San Francisco, CA,
USA San Francisco Marriott Marquis 2016.2.1
T. Arai, T. Yasue, K. Kitamura, H. Shimamoto, T. Kosugi, S-W. Jun, S. Aoyama, M-C. Hsu, Y. Yamashita, H. Sumi, S. Kawahito,“A 1.1-μm 33-Mpixel 240-fps 3D-Stacked CMOS Image Sensor with 3-Stage Cyclic-Cyclic-SAR Analog-to-Digital Converters,”
IEEE Transactions on Electron Devices Volume 64, Issue 12, Dec. 201712

想定される用途• 4K、8Kクラスの高フレームレートが必要なイメージセンサ• 1画素から複数の出力を同時にAD変換出力したい、4K、8Kクラスの水平ライン数を持つ、高フレームレートが必要なイメージセンサ• 4K未満で、500fps～1000fpsのようにさらに高フレームレートが必要なイメージセンサ

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企業様への期待• CMOSイメージセンサを開発中の企業様で、高精細且つ高速のイメージセンシング分野への展開をお考えの企業様には、本技術の導入が有効と思われます。

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本技術に関する知的財産権• 発明の名称• 特許番号• 出願人• 発明者：Ａ／Ｄ変換器：第6703252号：静岡大学：川人祥二、袴田正志15

産学連携の経歴
川人教授• １９９９年-現在 年3社以上の企業と共同研究実施• 2002-2011年 文部科学省知的クラスター創成事業• 2006年-現在 大学発ベンチャー、ブルックマンテクノロジ社設立• 2009年-2011年 A-STEP実用化挑戦タイプ• 2014年-2016年 A-STEPシーズ育成タイプ• 2011年-2016年 産学共創基礎基盤研究プログラム• 2016年-2020年 文部科学省 地域イノベーション・エコシステム
形成プログラム• 2013年-2021年 COIプログラム 光創起COI-S研究拠点
リサーチリーダー• 2014年-2020年 NHK放送技術研究所と共同研究実施
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お問い合わせ先
静岡大学
イノベーション社会連携推進機構
ＴＥＬ ０５３－４７８ － １７１８
ＦＡＸ ０５３－４７８ － １７１１
e-mail sangakucd@cjr.shizuoka.ac.jp

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