電流テストによる LSI 実装時断線故障検出における基板内層からの交流電界印加
月本 功* 田中 聖也＊

Applying AC Electric Field from Internal Layer of Printed Circuit Boardfor Detecting Open Faults by Supply Current TestIsao TSUKIMOTO and Seiya TANAKA

Abstract
The supply current test method for detecting open faults of CMOS LSI on the printed circuit board under theAC electric field was proposed in the past. In the test method, AC electric field was applied from an externalelectrode. In the research, different method for applying AC electric field is proposed. In the method, the electrodein the internal layer in the printed circuit board used. Moreover, the experimental evaluations are performed. On
the evaluation, “5M240ZT144C5N” that manufactured by ALTERA Corporation used. As the result, the opens of
the LSI on the printed circuit board could be detected by the method. Moreover, it was confirmed that AC electricfield for detecting output opens by applying from the internal layer electrode is smaller than one form the external
electrode and is larger than one form the external electrode.
Keywords: Fault Detection, Supply Current, Open Faults, Reliability

1. はじめに常動作するかをテストする機能テストが一般に実施される。

電子回路関係技術は現在社会において不可欠な技

機能テストでは，回路内に生じた故障を，信号線術であり，民生機器以外に産業機器や医療機器など，の論理値が 0，1 いずれかの固定値となった故障とし信頼性の要求される用途で使用されている。電子回て扱う縮退故障モデルに基づき検査される。短絡故路にはアナログ回路，ディジタル回路があるが，デ障は故障箇所電圧が固定値となるため縮退故障でモ

ィジタル回路は機器の制御で用いられ，回路の誤動デル化でき，原理上検出可能である。一方，断線故

作は深刻な不具合を生じる。そのためディジタル回

障は故障個所電圧値が不定であり，かつ周辺温度や路の信頼性向上は，多くの分野のおける重要な課題

周辺回路動作の影響で変動するため，縮退故障でモの一つである。

デル化できず,機能テストを行っても見逃す可能性

一方，ディジタル回路の高機能化要求にともなっがある。て，回路を構成する LSI の高機能・大規模化が進み，これに対し，正常な CMOS 回路は静的電源電流が非常に小型化された LSI が普及している。
その結果，流れないという電気的特徴を利用した電流テストがLSI 端子間が狭ピッチ化し，プリント基板上への部存在する 1)～7)。この検査法は，プリント基板上に実品実装時に生じる実装不良検査が困難になっている。

現されたディジタル回路に供給される静的電源電流

LSI 実装時に生じる主な故障は，はんだ過剰によ

IDDQ を測定し，過剰な IDDQ を検出すると故障ありとる隣接端子間の短絡故障と，はんだ不足によるプリ判定する。電流テストでは，LSI を外部電極で挟み，ント基板と LSI 間の接触不良による断線故障である。

回路外部から交流電界を印加した状態で検査を行う。

検査時には，検査担当者目視の外観検査やカメラ交流電界印加のために電極に加える電圧値は、電極を用いた画像処理による検査が行われる。しかし，と故障リード間の距離に依存し、パッケージ形状にLSI 小型化によって，これの方法での故障検出が困よって大きく変化する。特に BGA 形状の LSI は、は難となっている。また，回路を実際に動作させ，正んだボールが LSI 裏側にあり、交流電界印加が困難となり、中央部に近づくほど大きな交流電界を印加＊する必要があることがわかっている 7)。

香川高等専門学校 電子システム工学科

103

独立行政法人国立高等専門学校機構香川高等専門学校研究紀要 6(2015)

大きな交流電界を印加すると、検査対象周辺の回2.2. 電流テストによる断線故障検出原理

路に障害を与えることが考えられるため，基板外部電流テストでは正常な CMOS 回路では IDDQ は流からではなく、基板内層に電極となる配線を設け、れないという特徴を利用し，IDDQ 変化（ΔIDDQ）が測基板内層から交流電界を印加する方法を提案し，評定されると故障ありと判定する。LSI 実装時に生じ価実験を行ったので，報告する。

る短絡故障は，機能テストでも検出可能であるため，
本節では機能テストで検出困難な断線故障を検出対2. 電流テストによる故障検出法

象とする「外部交流電界印加による電流テスト法」の故障原理について述べる。

2.1.CMOS 回路の静特性

本検査法の検出原理図を図 3 に示す。図 3 では検査対象 IC は NOT 回路で，図中の a は前段 LSI とのディジタル LSI は CMOS 回路で構成され，CMOSは nMOS と pMOS を組合せることで実現される。基信号線，f は NOT 回路の入力端子である。

本ゲートの一つである NOT ゲートの回路図を図 1に示す。また図 2 はその静特性である。図 2 の横軸は入力電圧 Vi，縦軸は出力電圧 VO（実線）と静的電源電流 IDDQ（点線）である。正論値の場合，論理( )値 0 は Low 電圧，
論理値 1 は High 電圧に対応する。
Low 電圧（0≦Vi≦VIL），High 電圧（VIH≦Vi≦VDD）
は，半導体メーカによって動作保証された電圧範囲である。以降 Low 電圧の範囲にある電圧を L，High電圧の範囲にある電圧を H，で表す。
正常回路では，静的状態で入力電圧 Vi は L あるいは H である。Viが L の場合は nMOS が遮断状態，H の場合は pMOS

図 3 電流テスト原理図が遮断状態となり IDDQ は流れない。
a と f の間に断線故障が生じると，入力端子 f の電VDD

圧 が不定であるが， がしきい値電圧付近の場合

pMOS:ON
Vi：Lowには IDDQ が流れ，断線故障検出が可能である。しかVo：High

しはしきい値電圧付近とは限らず IDDQ が流れるとは限らない。そこで，図 3 に示すように外部から

nMOS:OFF

被検査 IC を電極で挟み，交流電界を印加した状態でIDDQ を測定し，断線故障検出を行う。回路を電極で挟むことで，故障箇所端子 f と外部電極の間には浮図 1 NOT ゲート回路

遊容量 CV と CG が存在する。したがって断線箇所端
子電圧 は式(1)で表すことができる。
( )=( )+(1)

ここでの V0 は検査開始時の故障箇所電圧値（初期電圧）である。
は式(1)の第 1 項により， によって変化する。
これにより， をしきい値電圧付近に誘導することで ΔIDDQ を生じさせ，断線故障を検出する。
2.3. 交流電界印加による静的電源電流発生
外部電極から正弦波交流電界を印加した場合，断線故障発生個所の電圧 は式（1）の第 1 項により正弦波状に変化する。印加電圧 の振幅を大きくしていくと，図 4 に示すように， の電圧値は IDDQ が

図 2 NOT ゲートの静特性

104月本功 他 : 電流テストによるLSI 実装時断線故障検出における基板内層からの交流電界印加流れる範囲まで変化し，ΔIDDQ が生じることになる。

4．評価実験

電極の GND は検査対象の GND に接続されるので，故障箇所と GND 電極間の距離は LSI によらずほぼ4.1．評価対象 LSI一定で，CG の値もほぼ変化しない。したがって CV

アルテラ社製の MAXV シリーズ CPLD の LSIの値を大きくできれば，断線故障検出のための を「5M240ZT144C5N」を基板に実装し，評価対象と小さくすることができる。

した。この CPLD は 0.18μm プロセスで製造されたLSI で，内部電源電圧は 1.8[V]である。また IO 電源
電圧は 3.3[V]，2.5[V]，1.8[V]，1.2[V]を選択使用可

50 .0 040 .0 030 .0 00

10 .0 00.0 0能であるが，本件では IO 電源電圧は 3.3[V]とした。

t20 .0 012345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152535455565758596061626364

6566

676869707172737475

7677

78798081

28838485

8687

888909919293

949596

97

9899

100

101102

103

0
14105

106

107

08
1109

110

111

12113

114

115

16117

118

119

120121122

123124125126-10.00

外形寸法図を図 6 に示す。この LSI は厚さ 1.6[mm]-20.00-30.00-40.00

Vi2VthVi1t-50.00
6.00

VDD
5.00

4.00

3.00

2.00

1.00

00.00

123456789101121314151671345678910111213

1415161718192021

22320
22122232425

2627

2829303132

334335363738

39044142434445

46

47

48

49

50

1552

53

54

55

56

75585960

61

62

3664

65

66

67

68

69

70

71

72

73

4775

76

77

78

79

088182

83

8485

6887

88

89

90

91

92

93

9495

96

7998

9900
1101102

103

104

1050
16107

108

109

110

1112113

114

115

116

171118

119

120

121

122

213124125の 144 ピンの TQFP パッケージ LSI である。

126

-1 .001.20

1.000.80

IDDQ

0.60

0.40

t0.20

00.00

1218192425262728923031

図43233343536

73383940414243

444546474849505152

535455

5657

58

5960

61626364

65

66

67

68

9670

71

72737475

76

778

7980

8182

83

84

58868788899091

92

9394

95

96

97

98

99

100

101102103

104105016107

108

109

110

111

112

13114115

116

117

118

119120112122123124

125

126のによる IDDQ の発生

3. 内層電極からの交流電界印加
本件では，検査時に外部電極を設置するのではな
く，プリント基板設計時に事前に基板内層に検査用電極を設置しておく。通常使用時には電極は GND電位に設定し，検査時のみ交流電界印加用電極として使用する。電極層は基板第 2 層とする。交流電界の様子を図 4 に示す。故障箇所との間には静電容量パッケージ寸法

CX が存在する。この CX が図 3 の CV である。外部電シンボル

極を使用する場合に比べて，電極と故障箇所の距離

A
A1A2D
D1E
E1が短いこと，誘電率（ガラスエポキシ基板の場合は比誘電率 4.7 程度）が小さいことから，外部電極使用時より，CV の値を小さくできる。

最小0.051.35ミリメートル[mm]標準
最大1.60
0.15
1.40
1.45
22 BSC
22 BSC
22 BSC
22 BSC

図 6 検査対象 LSI の外形図
4.2.評価実験用基板
評価実験には 90mm×130mm（t=1.6mm）サイズの4 層基板を使用した。基板に LSI を実装した様子を
図 7 に示す。基板には，外部供給の 3.3[V]から，LSI
図 5 基板内層から電圧誘導内部電源 1.8[V]を生成するレギュレータ回路が実装されている。また半田面（L4 層）はベタ配線層と外部電極使用時には，LSI の厚みの違いによって，し，外部配線で GND に接続している。

電極と故障箇所の距離が違うため，検査時に印加す

内層の L2 層，L3 層のパターン配線図を図 8 に示る の大きさは LSI パッケージ形状によって違いがす。図 8 に示す通り，L2 層の一部にベタ配線領域が1)生じる 。これに対し，内層電極を使用した場合は，ある。この領域が直下となる 39 番ピンと 71 番ピン

故障箇所と電極の距離は LSI 形状によらず一定であに断線故障を挿入し，実験を行った。なお 71 番ピンり，CV に対する影響は小さい。には入力断線故障，39 番ピンには出力断線故障を挿入している。

105

独立行政法人国立高等専門学校機構香川高等専門学校研究紀要 6(2015)

出力断線故障は，出力リード断線を生じた LSI の4.3.実験方法

次段に接続された LSI の入力断線故障としてモデル

CPLD には図 9 の 4 ビット加算器を書き込んで使化される。そのため，本実験における出力断線故障用した。
4 ビット加算器の最下位ビット A0 には入力は，LSI の出力リード断線ではなく，入力リードに端子 a，b の AND 演算結果を入力している。
図中の AND 回路は，図 10 のように NAND 回路接続された配線の片側がオープンになった状態としと NOT 回路で構成される。端子 a の断線故障を検て扱った。

出するため，NAND 回路に IDDQ を生じさせるには，端子 b に H を印加する必要がある。TV は IDDQ が流れる経路を活性化させるため，端子 b に与える信号である。
4 ビット加算器入力は A0 以外の A1～A3，B0～
B3 全てを GND に接続し，L とした。これにより出力 S1，S2，S3，C の電圧は常に L である。S0 は断線故障の発生している入力 a と TV の電圧により変化するので実験では出力 S0 の電圧 VS0 も測定した。

図 7 実験用基板

図 9 評価実験回路(a)L2 層の配線パターン

図 10 図 9 の AND 回路の内部回路評価実験で使用した測定装置の構成図を図 11 に，実験で使用した機器類の概要を表 1 に，それぞれ示す。LSI を電極で挟み外部から正弦波交流電界を印加した状態で，LSI の入力に TV を印加し，IDDQ を電(b)L3 層の配線パターン

流プローブと電流アンプを用いて測定する。交流電図 8 内層のパターン配線図

界印加用の正弦波発生器の出力をアンプで増幅し電極に印加する。TV は TV ジェネレータによって生成106

月本功 他 : 電流テストによるLSI 実装時断線故障検出における基板内層からの交流電界印加され，印加タイミングは正弦波 と同期している。

5V

測定はディジタルオシロスコープで行い，オシロTV

0V

スコープの入力は CH1 を TV，CH2 を IDDQ，CH3 を2mV印加する交流電界電圧 ，CH4 を 4 ビット加算器のIDDQ

0V

出力電圧 VS0 とした。

50V
0V
5V
0V

VS0400μs(a)入力リード断線時
5V

TV

0V
2mV

図 11 測定構成図

IDDQ

0V
5V

表 1 構成機器概要

0V
5V

名称概要

電極

上側：(縦)30mm×(横)30mm×(高さ)20mm
下側：(縦)50mm×(横)50mm×(高さ)12mm

直流電源

METRONIX社製524B,20V,1.2A

発振器

株式会社目黒電波計測器社製低ひずみ率発振器
MCR-402,正弦波,1kHz,最大4,86V

アンプ

ゲイン150倍TVジェネレータ

発振器と同期,周期2倍,デューティー比50%

電流プローブTektronix社製TCP305

電流アンプ

Tektronix社製TCP300,変換係数5[A/V]

オシロスコープ

Tektronix社製TDS3034B

0V

VS0400μs(b)出力リード断線時
図 13 LSI 裏中央付近測定波形
交流電界を外部電極から印加した場合と，内層電極から印加した場合について，「ΔIDDQ を生じさせるの最小値VS」を測定した。
その結果を表2に示す。
外部電極の場合は，入力断線故障と出力断線故障いずれもほぼ同じ VS となっているのに対し，内層電極5．実験結果の場合は，入力断線故障と出力断線故障では VS に大図 12 は正常時の測定波形である。正常回路では，きな差があることが確認できる。

を印加しても ΔIDDQ は生じないことが確認できる。
断線故障発生時の測定波形例を図 13 に示す。
どちら

表 2 測定結果の場合にも， の負電圧のピーク付近時刻で ΔIDDQ

周波数[kHz]が測定されている。

125101520253040

印加電圧Vs [Vpp]
入力リード断線故障 出力リード断線故障
外部電極 内層電極 外部電極 内層電極
222323232222232323186184194189185184183187179242324242423242424444444444

入力断線故障検出の場合，内層電極の方が外部電図 12 正常時の波形極に比べ，VS の値が 1 桁大きくなっている。これは107

独立行政法人国立高等専門学校機構香川高等専門学校研究紀要 6(2015)

講演論文集 p.115，2009 年
5)富田泰基 他，“ディープサブミクロンプロセス
FPGA のリード浮き発生時静的電源電流特性”，平成 22 年度電気関係学会四国支部連合大会講演論
文集 p.81，2010 年
6)西川大樹 他，“電流テストによる CMOS LSI のリード浮き検出に対する LSI 低消費電流化の影響”，
平成 23 年度電気関係学会四国支部連合大会講演
論文集 p.130，2011 年
7)安藤諒 他，
“交流電界印加時の電流テストによるBGA LSI のはんだボール断線故障検出”，平成 25
年度電気関係学会四国支部連合大会講演論文集
p.100，2013 年

はんだ面のランドやそれに付随する配線に L またはH の電圧が印加されているため，内層電極からの交流電界を遮蔽しているためである。
これに対し，出力断線故障の場合は，内層電極使用時の方が 1 桁小さい電圧で，ΔIDDQ を生じさせることができている。出力断線故障の場合にはランドに電圧が印加されておらず，断線箇所に直接交流電界が印加されるためである。
6．まとめ
電流テスト法は，正常な CMOS 回路では静的電源電流 IDDQ が流れないという特徴を利用し，IDDQ 変化が測定された場合，断線故障ありと判断する検査法である。
このテスト法では，回路を外部電極で挟み，回路外部から交流電界を印加状態でIDDQ を測定する。
交流電界印加用電圧値は、電極と故障リード間の距離によって異なるため、電極設置箇所によって変化する。条件によっては局所的に大きな交流電界を印加する必要があるが，その場合周辺回路に障害を与える可能性がある。
そこで本件では基板外部からではなく、基板内層に電極となる配線層を設け、基板内から故障箇所に交流電界を印加する方法を提案し，評価実験を行った。実験ではアルテラ社製 TQFP パッケージ CPLD
「5M240ZT144C5N」を評価対象とした。その結果，故障存在時に ΔIDDQ が測定されたことから，内層電極を用いて断線故障検出が可能であることを確認できた。さらに外部電極を使用する場合に比べ小さな交流電界印加で，出力断線を検査可能であること，入力断線故障については，外部電極使用時より大きな交流電界が必要となること，が確認された。
参考文献
1)Masao Takagi et al.，“AC Electric Field for Detecting
Pin Opens by Supply Current of CMOS ICs” ，Proceedings of International Conference on Electronics
Packaging,pp217～222，2004 年
2)池上徹 他，
“交流電界印加時電源電流測定によるリード浮き検出における内層ベタグランドの影
響”，平成 18 年度電気関係学会四国支部連合大会
講演論文集 p.69，2006 年3)月本功 他，
“交流電界印加時の電流テストによるCMOS IC のリード浮き検出における電界印加電圧への周辺配線の影響”，平成 20 年度電気関係学会四国支部連合大会講演論文集 p.103，2008 年4)月本功 他，
“90nm プロセス FPGA の外部交流電界印加状態でのリード浮き発生時静的電源電流測定”，平成 21 年度電気関係学会四国支部連合大会

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