連 載
個別部品で組み立てて動作原理から設計法までを理解する
個別部品で組み立てて動作原理から設計法までを理解する

PLL
PLL 周波数シンセサイザの設計法徹底解説
周波数シンセサイザの設計法徹底解説

第第22回
回 基本構成と低雑音化のための基礎知識
基本構成と低雑音化のための基礎知識
小宮浩
小宮小宮 浩浩

HiroshiComiyaHiroshiComiyaHiroshi
HiroshiComiya
ComiyaHiroshi
HiroshiComiyaComiya

前回（第 1 回，2006 年 3 月号）は，製作する 180 M 〜
360 MHz の PLL 周波数シンセサイザの性能を紹介し出すことを意味しています．

ながら，PLL 周波数シンセサイザの最適化設計への● 基準信号と同じ安定度をもつ高周波を作れる準備をしました．そして，PLL（Phase Locked Loop）という負帰還回路の基本的な動きも理解しました．

例えば，安定度の優れた 200 MHz が欲しいとします．しかし，周波数安定度に優れた 200 MHz の水晶

今回は，まず PLL を周波数シンセサイザとして動かすときの基本構成を理解しましょう．

発振器を製作するのは容易ではありません．
1 MHz で周波数安定度の優れた水晶発振器や，安その次に，周波数シンセサイザの低雑音化の必要性と，それを達成するための方法を考えます．そして，定度はあまりよくないが，200 MHz で発振できる LC発振器ならば簡単に製作できます．

PLL 周波数シンセサイザの中心であり，最も難解な

そこで，1 MHz の水晶発振器を入力基準信号とし，LC 発振器で 200 MHz の VCO を作り，1/200 の分周器と組み合わせて PLL 回路を作れば，1 MHz を200 MHz にする周波数シンセサイザを構成できます．
こうすると，安定度の悪い LC 発振による VCO の出力で，水晶発振器と同じ周波数安定度を得ることができます．

発振器（VCO，VCXO）設計の準備へと話を進めていきます．

PLL 周波数シンセサイザの基本構成● PLL 回路に分周器を追加する
PLL 回路は，①電圧制御発振器（VCO），②位相比実用的な構成（PC），③ループ・フィルタから構成されます．
較器
PLL 回路の位相比較器に④入力基準信号 f R を入力
すると，周波数負帰還動作を行うことができます．
PLL 周波数シンセサイザとして使う，すなわち，新しい周波数を合成して作り出すには，これに⑤分周■ プログラマブルな分周器を使う
次に，分周器をプログラマブルな（可変な）分周器で器（1/N ）を追加する必要があります．

構成した場合の PLL 周波数シンセサイザの動きについて考えてみましょう．

● 基準周波数の N 倍の周波数を作れる

図 2 − 2 に示すのは，プログラマブル分周器を備え

図 2 − 1 に，PLL 周波数シンセサイザの基本構成を示します．① VCO と②位相比較器の間に，⑤分周器（1/N ）を挿入しています．
VCO の出力周波数を fout とすると，位相比較器へのVT

入力周波数 fD は，次式となります．
fD ＝ fout /N ……………………………………（2 − 1）

3 ループ・フィルタ

1 電圧制御発振器（VCO）

PLL が構成されることによって， f D は入力基準周波数 fR と等しくなります．つまり，出力周波数 fout は次式で決まります．

fout ＝ fR N ……………………………………（2 − 2）
これは，PLL 回路が周波数シンセサイザとして動作し，入力基準周波数 f R の N 倍の合成周波数を作り2006 年 4 月号

fR

2 位相比較器 f D（PC）

5 分周器（1/N ）4 入力基準信号

出力信号

fout

PLLが周波数シンセサイザとして f out ＝fR N の周波数を作り出す

図 2 − 1 PLL 周波数シンセサイザの基本構成
PLL（フェイズ・ロックト・ループ）の中に分周器が含まれる

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電圧制御発振器
（VCO）

出力信号

電圧制御発振器（VCO）出力信号

foutfout
ループ・フィルタ
入力基準信号

fR

φfD

位相比較器
（PC）

プログラマブル
分周器……
DN

分周器をプログラマブルとすることで，基準信号f Rずつステップする周波数シンセサイザを構成できる

前置分周器
1/P（プリスケーラ）

入力基準信号

fR

1/N

D0 D1

ループ・フィルタ

φfD

位相比較器

1/N
……
D0 D 1

プログラマブル
分周器

DN

高周波PLL周波数シンセサイザでは，前置分周器，プリスケーラを配置する

図 2 − 2 出力周波数を簡単に変えられる PLL 周波数シンセサイザの構成

図 2 − 3 高周波を扱える PLL 周波数シンセサイザの構成

た PLL 周波数シンセサイザです．分周比が 1/N であデバイスによってある程度決まります．

れば出力周波数 fout は式（2 − 2）でした．
プログラマブル分周器の N を 1 増やし，N ＋ 1 とす

● プリスケーラで動作可能な周波数まで下げる

ると，PLL はどのように働くでしょうか．
PLL が構成されると，常に fD ＝ fR の関係となるの

図 2 − 3 に示すように，プログラマブル分周器の前にプリスケーラ（前置分周器）を置いて，プログラマブで，出力周波数 fout は次式となります．

ル分周器に入力される信号を動作できる周波数まで下fout ＝ fR（N ＋ 1）………………………………（2 − 3）
N を N ＋ 1 にすると，出力周波数 fout は基準周波数fR ぶんだけ変化します．

げることで，この問題を避けられます．
これが高周波を扱う PLL 周波数シンセサイザの基● fR のステップで出力周波数を変えられるプリスケーラのない場合もあります．

分周器をプログラマブルなものにすることで，出力周波数を f R ステップで変えられる周波数シンセサイ● 周波数ステップが粗くなってしまう

ザを構成できます．
固定分周の場合は，分周器 N の値が 200 であれば，分周比 P のプリスケーラ（1/P）とプログラマブル分周器（1/N）を備えた PLL 周波数シンセサイザの出力周200 MHz の出力しかできませんでした．

波数 fout は，次式で表せます．

プリスケーラ（前置分周器）を加えた．周波数ステップが粗くなる

本形です．ただし現在では，GaAs を用いることで，数 GHz でも動作するプログラマブル分周器があり，分周器をプログラマブルにして，N の値を 200，201，202 …と可変すれば，200 MHz，201 MHz，

fout ＝ fR N P …………………………………（2 − 4）
プログラマブル分周器の分周比 N を 1 増加させて202 MHz …と，出力を入力基準周波数 fR ＝ 1 MHz ずつステップ変化させられます．

N ＋ 1 とすると，出力周波数 fout は次式となります．
fout ＝ fR（N ＋ 1）P ……………………………（2 − 5）
この式からわかるように，プリスケーラを挿入することによって，一つ問題が生じます．それは，出力周波数 fout の周波数ステップが，プリスケーラの分周比分，つまり P 倍されてしまうということです．
いま，プリスケーラ 1/P に 1/8 のものを用いましょう．そして，先程と同様に，基準周波数 f R を 1 MHzとして，プログラマブル分周器の N を 200，201，202…と可変します．すると，今度は 1 MHz ステップにはならず，8 MHz（＝ fR × 8）ステップとなってしまいます．
s 基準周波数を下げると応答速度や雑音に悪影響
出力周波数 fout を 1 MHz ステップで動かしたければ，基準周波数 fR を 1/8 の 125 kHz にしなければなりませこのように，PLL 周波数シンセサイザの分周器を可変分周器としてプログラマブルとすることにより，その応用範囲は大きく広がります．

■ より高い周波数を扱うためにプリスケーラを加える● プログラマブル分周器の動作周波数には限界がある
高周波の PLL 周波数シンセサイザを組む場合には，プログラマブル分周器を使うだけでは問題があります．
プログラマブル分周器は，一般的には，あまり高い周波数で動作できません．
プログラマブル分周器はロジック回路を用いたカウンタ回路なので，その動作スピードは使用されている

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2006 年 4 月号