Application Guide
Output Waveforms ／出力波形について
Oscillator output waveforms can be CMOS, LV-PECL, or LVDS logic-level formats. These output waveforms each have their own
characteristic output loading which can vary greatly depending on the measurement method and measurement conditions.
オシレータの出力形式にはCMOS、LV-PECL、LVDSなどがあります。これらの出力波形には固有の出力負荷があり、測定方法や測定環境により、大きく左右されます。
■ CMOS Output Devices ／ CMOS出力品
The output stage uses CMOS (Complementary Metal Oxide Semiconductor) devices. The output waveform amplitude swings between
VDD and VSS around a 0.5VDD center voltage (see Figure 1).
CMOS (Complementary Metal Oxide Semiconductor)から出力される波形です。出力波形は0.5VDD中心でVDDからVSSまでスイングします。(Figure 1参照)
VDD

VDD
Q

0.5VDD

Q

VSS

VSS

Figure 1. CMOS output circuit and waveform ／ CMOS出力の回路図と波形

Bypass capacitor
0.001μF to 0.1μF (Ceramic chip capacitor)
VDD

INHN

XT
XTN
VSS
0V
Bypass capacitor
10μF

Probe (+)
Q

CLOUT

0V

Probe (−)

Oscilloscope
0V

Figure 2. CMOS output measurement circuit ／ CMOS出力の測定回路●CMOS output device usage notes ／ CMOS出力品の注意点
CMOS device outputs are not terminated, hence wiring and board parasitic capacitance effects can increase greatly as the frequency isincreased. The output wraparound noise can be become large due to the common impedances formed by the parasitic components between
VDD and VSS supply lines. Wraparound noise reduction measures may be necessary.
(1) Unused leads should be eliminated as much as possible to minimize the effects of parasitic components and reection.
(2) Oscilloscope probe points should be placed near the oscillator IC to minimize the effects of reection.
(3) Bypass capacitors should be positioned directly adjacent to the oscillator IC between the supply lines to reduce supply noise.
(4) A ceramic chip capacitor type is recommended for the bypass capacitor.
CMOS出力は出力が終端されていないため、周波数が高くなるにつれて配線リードやボード上の寄生容量の影響が大きくなります。出力が電源ライン等の寄生素子である共通インピーダンスによって、VDDやVSSなどに発生する回り込みノイズも大きくなります。回り込みノイズを軽減させるために以下の点に注意して下さい。
(1) 配線は極力短くし、寄生素子、反射の影響を最小限にして下さい。
(2) プロービングポイントはオシレータICに近い場所で行うことで、反射の影響を最小限にして下さい。
(3) 電源間のノイズ低減のために、バイパスコンデンサをオシレータICに対して直近に配置して下さい。
(4) バイパスコンデンサには、セラミックチップコンデンサの使用を推奨します。

SEIKO NPC CORPORATION72

■ LV-PECL Output Devices ／ LV-PECL出力品
The output stage uses LV-PECL (Low Voltage Positive Emitter Coupled Logic) devices with 50Ω terminated differential outputs with thetermination at a Vcc−2.0V voltage node. The output waveform amplitude swings 800mV around a 2.0V center voltage (See Figure 3).
LV-PECL (Low Voltage Positive Emitter Coupled Logic)はVcc−2.0Vで50Ω終端された差動出力です。出力波形は2.0V中心で800mVの振幅でスイングします。(Figure 3参照)
VCC (3.3V)

VCC

VOH (2.4V)

OUTN
OUT

VCM (2.0V)

OUTN

VOL (1.6V)

OUT

50Ω

50Ω

VCC − 2.0V
0V
Figure 3. LV-PECL output circuit and waveform ／ LV-PECL出力の回路図と波形
Bypass capacitor
0.001μF to 0.1μF (Ceramic chip capacitor)

VCC

OE

VCC2XIN

3.3V

Probe 1 (+)
50Ω

OUT

XOUT OUTN

Bypass capacitor
10μF

0V

50Ω

GND

Probe 2 (+)

2.0V

VCC−2.0V

Oscilloscope
Probe 1 (−)
Probe 2 (−)

0V

Figure 4. LV-PECL output measurement circuit ／ LV-PECL出力の測定回路●LV-PECL output device usage notes ／ LV-PECL出力品の注意点(1) Unused leads should be eliminated as much as possible to minimize the effects of parasitic components and reection.
(2) Oscilloscope probe points should be placed near the oscillator IC to minimize the effects of reection.
(3) Bypass capacitors should be positioned directly adjacent to the oscillator IC between the supply lines to reduce supply noise.
(4) The measurement circuit OUT and OUTN pins must both be terminated by a 50Ω resistance to the Vcc − 2.0V supply line.
(5) A ceramic chip capacitor type is recommended for the bypass capacitor.
(1) 配線は極力短くし、寄生素子、反射の影響を最小限にして下さい。
(2) プロービングポイントはオシレータICに近い場所で行うことで、反射の影響を最小限にして下さい。
(3) 電源間のノイズ低減のために、バイパスコンデンサをオシレータICに対して直近に配置して下さい。
(4) OUT, OUTN端子はそれぞれ50Ωの抵抗で終端し、終端電圧は必ずVcc − 2.0Vにして下さい。
(5) バイパスコンデンサには、セラミックチップコンデンサの使用を推奨します。

73
SEIKO NPC CORPORATION

Application Guide■ LVDS Output Devices ／ LVDS出力品
The output stage uses LVDS (Low Voltage Differential Signaling) devices with 50Ω terminated, differential outputs. The output waveformamplitude between OUT and OUTN swings by 350mV (See Figure 5).
LVDS (Low Voltage Differential Signaling)は50Ω終端された差動出力です。出力波形はOUT端子とOUTN端子の差動振幅となり、350mVの振幅でスイングします。(Figure 5参照)
VCC

OUT

OUT − OUTN

OUTN
50Ω

50Ω

VOD
(350mV)

1000pF

Figure 5. LVDS output circuit and waveform ／ LVDS出力の回路図と波形

Bypass capacitor
0.001μF to 0.1μF (Ceramic chip capacitor)
VCC

OE
Probe (+)

VCC2XINOUT

XOUT OUTN

Bypass capacitor
10μF0V

GND

50Ω

50Ω
0V

1000pF

Oscilloscope

Probe (−)

0V

Figure 6. LVDS output measurement circuit ／ LVDS出力の測定回路●LVDS Output Device Usage Notes ／ LVDS出力品の注意点
A differential probe is required to monitor the LVDS differential output waveform.
(1) Unused leads should be eliminated as much as possible to minimize the effects of parasitic components and reection.
(2) Oscilloscope probe points should be placed near the oscillator IC to minimize the effects of reection.
(3) Bypass capacitors should be positioned directly adjacent to the oscillator IC between the supply lines to reduce supply noise.
(4) Always use a differential probe.
(5) A ceramic chip capacitor type is recommended for the bypass capacitor.
LVDSの出力は差動波形をモニタリングするため、差動プローブで測定を行う必要があります。
(1) 配線は極力短くし、寄生素子、反射の影響を最小限にして下さい。
(2) プロービングポイントはオシレータICに近い場所で行うことで、反射の影響を最小限にして下さい。
(3) 電源間のノイズ低減のために、バイパスコンデンサをオシレータICに対して直近に配置して下さい。
(4) プローブは必ず差動プローブを使用して下さい。
(5) バイパスコンデンサには、セラミックチップコンデンサの使用を推奨します。

74
SEIKO NPC CORPORATION

■ CMOS

90%(80%)Q

90% *1(80%)
TW

10%(20%)10% *1(20%)

T PERtrtf
DUTY measurement voltage (0.5VDD)
DUTY = TW/ TPER × 100 (%)＊1. The specified value varies by device.
規定値は商品により異なります。

■ LV-PECL

T PER
TW
OUTN
OUT

80%20%trtf

20%Vopp

DUTY1 = TW/ TPER × 100 (%) @ crossing point
DUTY2 = TW/ TPER × 100 (%) @ 50% waveform■ LVDS

T PER
TW
OUTN
VOD

VOD'

OUT

80%

80%00

OUT−OUTN
20%tr
VOS

Vopp
20%tf

ΔVOS
DUTY = TW/ TPER × 100 (%) @ crossing point
ΔVOD = ⏐VOD' − VOD⏐

75
SEIKO NPC CORPORATION
TRC091091
2011.01