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個別部品で組み立てて動作原理から設計法までを理解する
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PLL
PLL 周波数シンセサイザの設計法徹底解説
周波数シンセサイザの設計法徹底解説
第16第16 回
回 高周波を扱えて周波数ステップの細かい分周器
高周波を扱えて周波数ステップの細かい分周器
パルス・スワロによる整数分周と分数分周の原理
パルス・スワロによる整数分周と分数分周の原理
パルス・スワロによる整数分周と分数分周の原理
パルス・スワロによる整数分周と分数分周の原理

小宮浩
小宮
小宮 浩
浩

HiroshiComiyaHiroshiComiyaHiroshi
HiroshiComiya
ComiyaHiroshi
HiroshiComiyaComiya

今回は，高い周波数を扱う PLL 周波数シンセサイ
ザに必要なプリスケーラと，プリスケーラを使うことによる問題点を解決する方法について解説します．

高周波を扱う PLL に必要な分周器…
プリスケーラ

図 16 − 1 には，高周波 PLL 周波数シンセサイザに用いる分周器の基本構成を示しています．

● プログラマブルな分周器は高い周波数を扱えない
汎用ロジック IC 74xx163 を 2 個用いると 8 ビットのZ周波数の上限を広げるには？
出力周波数を可変にするためにプログラマブル分周プログラマブル分周器を製作できます．前回（第 15 回，2007 年 5 月号）では，高速 CMOS の 74AS163 を用いた器が必要ですが，動作周波数に上限があります．
高周波 PLL 周波数シンセサイザでは，プログラマとき，何 MHz まで動作可能かをシミュレーションしました．その結果，動作スピードの限界は 45.5 MHz

ブル分周器が動作する周波数まであらかじめ周波数をほどでした．

下げる前置分周器（プリスケーラ）を使います．
Z専用 IC に使われている技術を解説

Z PLL 回路の上限周波数が低くなってしまう
実際の回路では室温では 50 MHz 以上でも動作しま

プリスケーラを使用すると，周波数ステップが粗くなるという問題が発生します．

した．しかし，温度変動などによる特性の劣化を考慮すれば，45 MHzmax とするのが無難でしょう．

現在の高周波 PLL シンセサイザの多くは，プリスということは，この汎用カウンタ IC を用いた 1/ N

ケーラを使いつつ，細かな周波数ステップが得られるように工夫されています．その工夫として有名な二つ

プログラマブル分周器では，45 MHz 以上の周波数は扱えません．PLL 回路全体としても 45 MHz までの動〈編集部〉作となります．
このように，一般的にプログラマブル分周器の動作の方法を解説します．

スピードには限界があります．現在，PLL IC 中に備出力信号（180M〜360MHz）

電圧制御発振器VCO

fout ＝
入力基準信号
クリスタル発振XO

ループ・フィルタ

①
φ
1/R
fR
fD
リファレ 位相比較器（10MHz）
ンスPFC（1/2，1/10，1/20，1/50）

fX

前置分周器
プリスケーラ③
プログラマブル 1/P分周器
②
1/N

NPf
R X

（1/8）
多くの PLL I C で構成される部分（8ビット：1/2〜1/256）
D0 D1Dn▼

図 16 − 1 高周波 PLL 周波数シンセサイザに
注 （ ）内の値は設計・製作している PLL の場合 用いられる分周器

Keywords
前置分周器，プリスケーラ，パルス・スワロ方式，シングル・モジュラス・プリスケーラ，デュアル・モジュラス・プリスケーラ，分数分周，MC12093，MC12026A

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2007 年 6 月号

VCO＋5V
分周比は1/8に設定されている
0.1μfout ＝ NT fR
LPF

51Ω

NT ＝ NP

入力

fR

φ
PFCfD

N

N プログラム

2200p

PMC12093
2200p
1I
N
IN 872VSB
63 CC
SW2 SW154OUT GND

固定分周器

51Ω

図 16 − 2 シングル・モジュラス・プリスケーラを用いた PLL のブロック構成

えられているプログラマブル分周器の最大動作周波数

12k560Ω

そこで，高周波 PLL 周波数シンセサイザを構成するためには，プログラマブル分周器の前にもう一つ分周器を配置します．この分周器をプリスケーラ（prescaler ；前置分周器）といいます．

分周比は1/8に設定されている＋5V
0.1μ51Ω
入力
2200p

プリスケーラ出力ピンの3Vほどの電圧をバイアスとして，エミッタ･フォロワ･アンプを追加した

MC12026A
2200p
81IN
I
N
72NC
V
63 CCMCSW54OUT GND

出力周波数を分周して，プログラマブル分周器が動作できる周波数に下げるためのものです．
高周波で PLL 周波数シンセサイザを組むときの分周器の基本形は，このプリスケーラとプログラマブル分周器の組み合わせになります．

出力2200p（a）1/2, 1/4, 1/8分周が可能なプリスケーラ

は 50 MHz より高いのですが，それでも 150 M 〜200 MHz 程度で限界は明らかです．
● 高周波を分周できる固定分周器をプログラマブル分周器の前に追加して周波数を下げてやる

2SC3827

2SC3827
51Ω

560Ω
680Ω

出力2200p（b）1/8, 1/9, 1/16, 1/17分周が可能なプリスケーラ

図 16 − 3 実際のプリスケーラ分周器の回路

Zシングル・モジュラス・タイプのプリスケーラ
図 16 − 2 には，プログラマブル 1/ N 分周器の前に，高速な 1/ P 固定分周器を配置した PLL 周波数シンセ

で 1.6 V P − P 程度の出力が得られます．50 Ω系回路につないで出力レベルを確保できるようエミッタ・フォサイザのブロック図を示します．固定分周を用いることからシングル・モジュラス・プリスケーラ方式と呼ロワを追加しました．

ばれます．

● シングル・モジュラス・プリスケーラの分周だけ設計/製作している PLL 周波数シンセサイザは，この方式を用います．

周波数分解能が粗い
図 16 − 2 に示すように，プリスケーラとプログラマ● 1/8 分周プリスケーラ

ブル分周器を合わせた分周数は NP です．N は N ＋ 1，N ＋ 2 とステップしますが，P は固定なのでそれが P

プログラマブル分周器は 45 MHz まで動作しました．

倍されることになります．

プリスケーラとして 1/8 の固定分周器を置けば360 MHz までの分周が可能です．目標とした出力周ですから，出力周波数の可変ステップ幅は，本来希望する fR ではなく fRP へと，大幅に粗くなってしまい

波数 180 M 〜 360 MHz の PLL が構成できることになります．

ます．多くの PLL IC では，この周波数分解能の問題を解決した方法が使われています．

1/8 分周には，オン・セミコンダクター社の低電力仕様の MC12093（1/2，1/4，1/8 分周を選択可），または MC12026A（1/8，1/9，1/16，1/17 を選択可）を用周波数分解能を上げられる
デュアル・モジュラス・タイプ

いました．
図 16 − 3 に出力回路を含めた回路図を示します．デ● 1 ステップだけ分周数を切り替えられて高周波信号を扱えるデュアル・モジュラス・プリスケーラ

ータシートを見ると，MC12093 では出力負荷容量2.0 pF で 0.8 VP − P 程度の分周出力が得られます．また，

図 16 − 4 に，プリスケーラの分周数を P と P ＋ 1 に切り替えるデュアル・モジュラス・プリスケーラ方式

MC12026A では出力負荷 560 Ω，出力負荷容量 8 pFの PLL 周波数シンセサイザのブロック図を示します．

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