第２次ＳＮＣＣ（半導体新世紀委員会）報告
ー２００６年度以降の半導体共同研究開発体制ー
２００５年７月１２日
社団法人 電子情報技術産業協会 半導体部会
半導体産業研究所

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第２次ＳＮＣＣ提案背景
ｰ日本半導体技術の競争力強化に向けてｰ 半導体はシステム機器の競争力を決める中枢であり、ユビキタスネットワークなどの新しい応用市場を開拓。
 日本の半導体産業の課題は、強い製品戦略の再構築。
 先端ＬＳＩのプロセス技術・設計技術は大きな変革の時代を迎えており、ブレークスルー技術への挑戦が不可避。
 ビジネスモデルの多様化が進み、技術ニーズも多様化。
 あすかプロジェクト は２００６年３月に終了、しかし技術革新の速度は速く、産業界の力を結集することによる先行技術基盤の強化が必要。
 ＣＭＯＳ技術の限界を控えて国を挙げた技術革新への挑戦が必要であり、先端半導体研究開発に対する産学官連携の更なる強化と研究開発システムの再構築が必要。
２００４年６月の第２次ＳＮＣＣ構想提案を受けて実行のための具体策を提案。
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半導体技術開発を取巻く環境の変化
 スケーリング則、ムーアの法則が破綻¾ ＣＭＯＳの性能限界¾ 消費電力の限界

 経済性の限界¾ プロセスコスト、リソグラフィーコストの増大¾ ＳｏＣ開発コスト（ハードウエア／ソフトウエア）の増大

 プロセス・設計連携の重要性増大¾ 性能向上、低消費電力化¾ Design for Manufacturing

 Ｒ＆Ｄアウトソーシングの増加¾ コア技術、キー技術開発への選択と集中が重要¾ エマージング技術への挑戦が重要
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現在の半導体共同研究開発体制
１． あすかプロジェクト：− 目的： １）先端ＳｏＣ開発の非競争領域の共通技術基盤の共同構築
２）最先端技術課題の共同研究開発によるブレークスルー− 期間： ２００１年４月〜２００６年３月− 内容： ９０／６５ｎｍＳｏＣプロセス・設計技術の確立− 研究開発組織
プロセス： Ｓｅｌｅｔｅ 場所：つくば（産総研スーパークリーンルーム）
設計：
ＳＴＡＲＣ 場所：新横浜

２． ＡＳ☆ＰＬＡプロジェクト：− 目的： １）９０ｎｍノード対応ＳｏＣ業界標準プラットフォームの構築
２）ＩＰ・ＳｏＣの試作・検証による設計資産蓄積と流通のための仕組み作り− 期間： ２００２年１０月〜２００７年９月− 内容： ９０ｎｍＳｏＣテクノロジープラットフォームの確立− 研究開発組織
プロセス： ＡＳＰＬＡ 場所：相模原（産総研相模原クリーンルーム）
設計：
ＳＴＡＲＣ 場所：新横浜
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第２次ＳＮＣＣ構想にもとづく具体策提案
１． 先端半導体技術の共同研究開発プログラム再構築
1-1 Ｓｅｌｅｔｅは２００６年４月以降、半導体プロセス開発の拠点として、コアカンパニー主導による新たなプログラムをスタート。またＭＩＲＡＩなど国家プログラムとの間で新たな産学官連携システムを構築。
1-2 ＳＴＡＲＣは２００６年４月以降、半導体設計開発の拠点として、新たなプログラムをスタート。また産学連携の拠点としてその機能を強化。
1-3 ＡＳＰＬＡは３００ｍｍ対応９０ｎｍノードの業界標準プロセス開発を計画通り終了見込み。６５ｎｍ対応は９０ｎｍノードの延長で各社が開発。

２． コンソーシアムのマネージメント方法を変更
従来の１１社共同による共通コアプログラムに加えて、先端プロセスを志向する企業の主導による先端コアプログラム（参加企業をコアカンパニー）、および有志企業の主導による選択プログラムを創設。 開発スピード向上とニーズ多様化に対応。

5新Ｓｅｌｅｔｅ
 Ｓｅｌｅｔｅは、２００６〜２０１０年度、新たなコアカンパニー制で、ｈｐ４５ｎｍ／３２ｎｍに対応する新技術候補の実用化研究開発プログラムを開始。（０６／４以降を新Ｓｅｌｅｔｅと仮称）。
 Ｍｅｔａｌ−Ｇ／Ｈｉｇｈ−Ｋの本格的な実用化を中心にスタートするＦＥＰプロジェクト
 ポーラスＬｏｗ−Ｋの本格的な実用化を中心にスタートするＢＥＰプロジェクト
 次世代リソグラフィー候補であるＥＵＶのリソ・マスクプロジェクト– 上記ＰＪは、２００５年度までのＳｅｌｅｔｅ、ＭＩＲＡＩ−ＰＪ、ＥＵＶＡ−ＰＪ各成果を基に開始。
– 上記ＰＪは、デバイスメーカ以外に装置・材料・マスクメーカーがパートナーとして参加。
– 総開発費、約１００億円／年。

 新Ｓｅｌｅｔｅは、ＥＵＶのリソ・マスクプロジェクトの一部には、国の支援を期待。
 産業界は、産学官プロジェクトへ以下のことを期待。
 MIRAIプロジェクトには、よりチャレンジングな先端基盤技術。
 新コンセプトによるエマージング技術への早期取り組み。

（ＦＥＰ：フロント・エンド・プロセス、ＢＥＰ： バック・エンド・プロセス、ＥＵＶ：極端紫外線露光技術）
6つくばＲ＆Ｄセンター構想
ーつくば半導体Ｒ＆Ｄプロジェクトー
 日本における先端半導体プロセス研究開発の産学官拠点（つくばＲ＆Ｄセンター）を目指す。
– つくばＲ＆Ｄセンターで行われるプロジェクトを統括するリーダーを置き、その下に一元化されたプロジェクトマネージメントを実現（つくば半導体Ｒ＆Ｄプロジェクト）。
– 新Ｓｅｌｅｔｅが３００ｍｍラインで行うモジュールベースの実用化開発プロジェク
トと産学官プロジェクトで行う新技術（新材料／新プロセス）開発の間の連携を強化。新技術の実用化判断を早期に達成。
– ｈｐ４５ｎｍの候補技術絞込みのマイルストーンである２年後の２００８／４につくば半導体Ｒ＆Ｄプロジェクトの見直しを行う。

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つくば における新Ｒ＆Ｄ体制およびプロジェクト
新Ｓｅｌｅｔｅ共通コアプログラム（１１社）
３００ｍｍＴＣＡＤ
ＳＣＲ

先端コアプログラム（コアカンパニー）
ＦＥＰ

ＢＥＰ

選択プログラム
（有志企業）

ＥＵＶリソ

つくば半導体Ｒ＆Ｄプロジェクト
リーダー
新Ｓｅｌｅｔｅ実用化プロジェクト

選択プロ

ＦＥＰ／ＢＥＰ

産学官プロジェクト（提案）ＥＵＶ
リソ・マスク

エマージング
技術

基盤技術（ＭＩＲＡＩ）

デバイスメーカ、装置・材料メーカ、大学、産総研
8STARC新プログラム
 ＳＴＡＲＣは、半導体設計技術の開発拠点として、２００６〜２０１０年度に新たなプログラムを開始。
– 先端コアプログラムとして、DFM（Design for Manufacturing）を中核に、次世代ＳｏＣの設計･製造の全体最適化を実現する共通設計基盤技術を開発。
このプログラムには国の支援を期待。
– 選択プログラムとして、有志企業により、高位設計技術、テスト・故障解析技術等を開発。

 ＳＴＡＲＣは産学連携の一環として進めてきた大学共同研究の実績を踏まえて、これに新しい仕組みを導入し、ＳｏＣ設計教育と共に共通コアプ
ログラムとして強化、継続。
 総開発費： 約５０億円／年

ＳＴＡＲＣ
共通コアプログラム

先端コアプログラム

選択プログラム（11社）（コアカンパニー）（有志企業）

産学連携標準化

製造性考慮最適化設計技術

高位設計

テスト・故障解析他

産学連携センター構想
9ＡＳＰＬＡ計画見直し
 ASPLAは9月末にそのプロセス開発のミッションを終了−予定されていた開発を成功裏に完了，そのミッションを終えることにした。
−IP試作シャトルは各社の協力を得ながら業界として継続。

 ASPLAで得られた成果−300mm対応90nmノードの標準プロセス開発。
汎用と低電力のプロセスを開発，成果は量産工場立上げにも利用中。
産総研と共同でフォトマスクの仕様や規格の標準化を推進し妥当性を検証。
−STARCと共同で90nm対応設計技術・設計資産の標準化と蓄積を実施。
設計メソドロジの開発や基本IPの開発と整備などを完了。
−大学やベンチャーなどに対するIPの試作・検証と量産の引受け。
シャトルによる試作方式を構築，各社との連携で事業化までの対応が可能。

 今後の対応−65nm対応の標準プロセスは90nmの成果を生かし各社で個別の開発を推進。
−65nm以降の設計技術課題は，STARCにて対応を検討。
−45nm以降の研究開発はつくば地区に統合して実施の予定（SNCC２）。

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第２次ＳＮＣＣ答申まとめ¾ 半導体デバイスメーカは日本における先端技術力の再強化を目指して新たな共同研究開発プログラムを２００６年度から５年間（ｈｐ４５／３２ｎｍ世代に相当）行う。
– 新Ｓｅｌｅｔｅは、関連研究機関、大学との連携を強め、最先端ＣＭＯＳ技術開発へ挑戦するとともに、技術ニーズの多様化へも対応。
– 新Ｓｅｌｅｔｅは、つくばを半導体プロセス研究開発の産学官連携拠点とすべく、つくば半導体Ｒ＆Ｄプロジェクトを主要メンバーとして主体的に推進。
– ＳＴＡＲＣは、半導体設計技術の開発拠点として、次世代ＳｏＣの共通設計基盤技術を開発するとともに、人材育成含む産学連携の強化を推進。
– 新Ｓｅｌｅｔｅ／ＳＴＡＲＣは半導体研究開発の先導役を担って先端技術基盤を整備、各社は、その開発成果を受けて、各社のコアコンピタンス強化へ研究資源をより集中させることで製品開発競争力を強化。

11参考資料（１）2006年以降（hp45nmノード以降）のプロセス技術課題
アナログ
ArF

≧hp65nm

Cu/
Low-k

RF

非スケーリング技術
光バイオ

MEMS

SiP
3D
新コンセプトメモリ

ｱﾄﾞﾊﾞﾝｽ3D

CMOSスケーリング技術

先端グラ
ロプ
コア

マ

CMOS/配線極限追求

エEUVージン

グ

技
術

ひずみSi
ｴｱｷﾞｬｯﾌﾟ配線
極浅接合
SiGe
ＡｒＦ液侵評価
ＣＮＴ配線
FD-SOI
マスク
・解析技術
ＲＦ配線
High-k光配線≦hp45nm
ゲート
三次元構造
EB
CMOS
Cu/モデリング／
Low-k シミュレーション
Ge
F2液侵ばらつき
Metal
/ML2
考慮設計
ゲート

ムCMtosP（）
術
技OS12参考資料（２）

設計技術課題と先端コアプログラムの概要
微細化に伴う設計課題は増加の一途
ｎＭＯＳ： ＭＡＵ １４×１４ での Ｉｄｓばらつき[％]9-12
6-93-6

Ｌ ＝ 0.1um
Ｗ ＝ 0.4um

0-3-3-0

12-6--3

9-9--6

6-12--930-3-6-9-12
Y(0)
Y(8)
Y(12)

σ ＝4 .4％ｍａ ｘ ＝ 1 1 .4 ％X(8)min(%)
-11.4

X(4)

Y(4)

クロストークノイズ

平均 ＝ 20 3 .7 uA

ｍｉｎ ＝ - 11 .4％

X(12)max(%)
11.4

X(0)

MFD

エレクトロマイグレーション
静的ＩＲドロップ
ホットキャリア0.18µm

0.13µm90nm

ライブラリー開発

DFM基盤技術• 課題抽出とモデル化• 情報/データ/インターフェースの標準化• 共通評価基準• 最適化ワークフロー

インプリメンテーション

メタルスロッティング
データ率

アンテナ効果クロストーク遅延
クロストークノイズ
タイミングクロジャー
0.25μm

製造性考慮最適化設計

プロセス開発の課題+-タイミングクロジャー

温度可変ライブラリー
リーク電流最適化

動的ＩＲドロップ
ＮＢＴＩ
オンチップばらつき
ＩＲドロップ

APLL

統計的遅延解析
リソグラフィフレンドリ設計
電源ノイズ（L依存）

電圧可変ライブラリー

ばらつき

アンテナ効果製造性考慮最適化設計の新しいワークフローを提案•工程間に跨る情報の共有による全体最適化

製造65〜32nm

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