JEITA LPB標準フォーマットJEITA LPB標準フォーマットとして５つのファイルと用語集
1. プロジェクト管理（M-Format）
2. ネットリスト（N-Format)
3. コンポーネント（C-Format)
１．プロジェクト管理
4. デザインルール（R-Format)
２．ネットリスト
5. ジオメトリ（G-Format）
６．用語集
6. 用語集５．ジオメトリ３．コンポーネント
４．デザインルール

1

解析

1

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JEITA LPB標準フォーマット概要
フォーマット名

概要

フォーマットの書式

プロジェクト管理

・各フォーマットの対応付け

XML（独自）（M-Format）

・更新状況の把握

流通している既存フォーマットを調査した

・関連ファイルとの対応付け

結果、独自とした

ネットリスト・接続状況を明確にする

Verilog-HDL（既存）（N-Format）

・信号、電源GNDを表現する

コンポーネント・端子情報の定義

XML（独自）（C-Format）

・制約事項の定義

流通している既存フォーマットを調査した

・設計状況の提示

結果、独自としたデザインルール

・テクノロジの定義

XML（独自）（R-Format）

・製造製ルールの定義

流通している既存フォーマットを調査した

・解析条件セットアップ

結果、独自としたジオメトリ

・設計結果を解析に渡す

アパッチ：XFL Ver1.0（既存）（G-Format）

物理情報

電源GND端子を追加

現時点で公開を認められたフォーマット
アパッチ殿からドネーション頂いています。

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JEITA LPB標準フォーマット 1：プロジェクト管理ファイル（M-Format)
１．プロジェクト管理ファイル＜目的＞

・本プロジェクトで使用している各フォーマットファイルの対応付け
・各フォーマットファイルの更新状況の把握
・参照ファイル（IBISモデル等）との関連付け＜使用メリット＞
・LSIとPKG等のように階層間で統一された各フォーマットファイルをやり取りする場合に、更新履歴の把握ができる。

・階層内で設計を進める場合でも、制約内容等の変更履歴を把握できる。
＜フォーマット＞
・XMLベース

・独自フォーマット
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Copyright©2012 JEITA/EDA/LPB All Rights Reservedプロジェクト管理ファイルのサンプル<?xml version="1.0" encoding="Shift_JIS"?><JEITA_LPB_PROJECT version="2.0"><header
project="JEITA_LPB_2011"
design_revision="0.1"
date="20120108"

Header
プロジェクト名の定義、プロジェクト管理ファイルのリビジョン管理、プロジェクト管理ファイルの作成日管理

file_name="ChipA_PKG_set2_HR_V2.05_Rev.0.1.xml"
design_revision="0.1"

CFORMAT
コンポーネントファイル名の定義、コンポーネントファイルのリビジョン管理

file_name="ChipA_PKG_set2_DC_V2.05_Rev.0.1.xml"
design_revision="0.1"

RFORMAT
デザインルールファイル名の定義、デザインルールファイルのリビジョン管理

file_name="ChipA_PKG_set2.v"

NFORMAT
ネットリストファイル名の定義/><CFORMAT/><RFORMAT/><NFORMAT/>

OtherFile
IBISファイル等の関連ファイル名の定義<OtherFile
file_name="ChipA.ibs“/></JEITA_LPB_PROJECT>

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JEITA LPB標準フォーマット ２：ネットリスト（N-Format)
２．ネットリスト（N-Format）＜目的＞
・階層内の接続関係を明確にする
・LPB全体の接続検証を可能とする・信号だけでなく、電源GND端子の接続関係も明確にする＜使用メリット＞
・LSI、PKG、PWBの各階層で別々の設計データを持っていると各端子の接続が明確にならないが、ネットリストにて階層間の端子接続関係を明確に定義する。これにより、階層間をまたぐネットに対して、解析ツールで個別に設定していた手間を省く。
＜フォーマット＞
・Verilog-HDLを基本フォーマットとする
・電源端子の書式を追加
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Copyright©2012 JEITA/EDA/LPB All Rights Reservedネットリストのサンプル/* DIE */moduldeDIE(SU,SD,DBUS,DQ,DN,VDDC,VSSC,VDDQ,VSSQ) ;input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC ; /* PG_NET VDDC *//* パッケージ */inout VSSC ; /* PG_NET VSS */moduldeinout VDDQ ; /* PG_NET VDDQ */PKG(SU,DBUS,DQ,DN,VDDC1,VDDC2,VDDQ1,VD
inout VSSQ ; /* PG_NET VSS */DQ2,VSS1,VSS2) ;endmodule
input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC1 ; /* PG_NET VDDC */inout VDDC2 ; /* PG_NET VDDC */inout VDDQ1 ; /* PG_NET VDDQ */inout VDDQ2 ; /* PG_NET VDDQ */inout VSS1 ; /* PG_NET VSS */inout VSS2 ; /* PG_NET VSS *//* ボード (最上位階層）*/
module PWB(iVDDC,iVDDQ,iVSS) ;inout iVDDC ; /* PG_NET VDDC */inout iVDDQ ; /* PG_NET VDDQ */inout iVSS ; /* PG_NET VSS */wire [3:0] DBUS ;wire [3:0] IBUS ;wire SU ;wire DQ ;wire DN ;CF1DM C1 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C2 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C3 ( .A(iVDDC), .B(iVSS) ) ;CF1DM C4 ( .A(iVDDC), .B(iVSS) ) ;RF1DM Rp ( .A(iVDDC), .B(SU) ) ;RF1DM R0 ( .A(DBUS[0]), B(IBUS[0]) ) ;RF1DM R1 ( .A(DBUS[1]), B(IBUS[1]) ) ;RF1DM R2 ( .A(DBUS[2]), B(IBUS[2]) ) ;RF1DM R3 ( .A(DBUS[3]), B(IBUS[3]) ) ;wire VSS ;wire VDDC ;wire VDDQ ;assign VDDC1 = VDDC ;assign VDDC2 = VDDC ;assign VDDQ1 = VDDQ ;assign VDDQ2 = VDDQ ;assign VSS1 = VSS ;assign VSS2 = VSS ;/* 受動部品：コンデンサ */module CF1D(A,B) ;inout A ;inout B ;endmodule/* 受動部品：抵抗器 */module RF1D(A,B) ;inout A ;inout B ;endmodule

PKG X1 ( .SU(SU), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC1(iVDDC), .VDDC2(iVDDC),.VDDQ1(iVDDQ), .VDDQ2(iVDDQ),/* LSI (Black box) */.VSS1(iVSS) , .VSS2(iVSS) ) ;moduldeBBOX X2( .IBUS(IBUS), .DQ(DQ), .DN(DN), .VDD(iVDDC), .VSS(iVSS) ) ; BBOX(IBUS,DQ,DN,VDD,VSS) ;inout [3:0] IBUS ;endmodule
input DQ ;input DN ;inout VDD ; /* PG_NET VDDC *inout VSS ; /* PG_NET VSS */endmodule

DIE X1( .SU(SU), .SD(VSS), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC(VDDC), .VSSC(VSS), .VDDQ(VDDQ),.VSSQ(VSS) );endmodule

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JEITA LPB標準フォーマット ３：コンポーネント（C-Format)
３．コンポーネント（C-Format）＜目的＞
・LPBの階層間を接続する端子情報の定義
・制約事項（信号遅延の制約など）の定義
・設計状況（端子における信号遅延時間など）の提示＜使用メリット＞
・統一されたフォーマットで階層間接続端子情報をやり取りできるので誤解や確認漏れなどの作業ミスの発生を避けることができる。
・設計状況を階層間で共有できるので、LPBのどの段階で調整を行うか事前検討を行うことが可能となる。
＜フォーマット＞
・XMLベース
・独自フォーマット
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コンポーネントファイルのサンプル
XMLベースの予約語

unit type

説明

88

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コンポーネントファイルのサンプル
XMLベースの予約語

unit type

説明

99Copyright©2012 JEITA/EDA/LPB All Rights Reserved

コンポーネントファイルのサンプル
XMLベースの予約語

unit type

説明

1010

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JEITA LPB標準フォーマット ４：デザインルール（R-Format)
４．デザインルール（R-Format）＜目的＞

・LSI-PKG-PWB全体のテクノロジ（層構成、ライン/スペース等）の定義
・製造性のルールの定義
・解析セットアップ情報（物性値、詳細断面構造）の定義＜使用メリット＞
・解析条件などをLPB間で事前検討を行うことが可能となる。
・デザインルールの条件緩和検討など、LPB間で制約事項の必要性と緩和よるメリットとのトレードオフを事前検討することが可能となる。
＜フォーマット＞
・XMLベース

・独自フォーマット
1111

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デザインルールのサンプル
XMLベースの予約語

unit type

説明1212

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デザインルールのサンプル
XMLベースの予約語

unit type

説明1313Copyright©2012 JEITA/EDA/LPB All Rights Reserved

デザインルールのサンプル
XMLベースの予約語

unit type

説明1414

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JEITA LPB標準フォーマット ５：ジオメトリ（G-Format)
５．ジオメトリ（G-Format）＜目的＞
・設計結果を解析環境に渡す際の書式を定義
・物理情報
各層ごとの2次元図形
VIA，Bump, Bond Wire 3次元的情報
層構造＜使用メリット＞
・LPBの階層、ツールに依存しない。
・形状データの共有化が可能となる。
＜フォーマット＞
・PCB / Package Data Exchange File (XFL) Fromat を使用

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JEITA LPB標準フォーマット ６：用語集
 用語集
 LPBで使用される用語が各部で異なる場合がある。
 LPB間で誤解を生んだり、意思を伝えるのに時間がかかることがある。
 共通の用語を定義する。
用語集
No.

Rev.1.0
分類

用語・ 名称

1 ネットリスト ポート（名）定義・ 意味ラベル

外部とのインターフェースとなる入出力端子
同一階層では全てユニークな名前にする

LSI例
ポート

PKG例

PWB 例

ピン名
ボール
BGA
リード

ピン名

機能ブロックの定義名
2 ネットリスト リファレンス（名） 階層にかかわらず全てユニークな名前にする

リファレンスセル名

3 ネットリスト インスタンス（名） 機能ブロックを配置する際に付ける名前
同一階層では全てユニークな名前にする
端子間の接続につけるラベル
4 ネットリスト ネット（名）基本的には同一階層内での定義だが、階層に関係なく接続を表す場合もある（グローバルネット・定義）
複数の信号を束ねた配線のこと
5 ネットリスト バス
信号名＋数字で表す（数字の省略で全信号を表す場合もある）

インスタンス

RefDes

リファレンス

ネットネットネットバス

バス

バス

6 形状データ DIE

SoCやメモリなどシリコンチップのこと-部品
コンポーネン 部品
トコンポーネン
LSIトチップ

7 形状データ PKG

パッケージのこと

8 形状データ PWB

プリント基板のこと （PCBとも呼ばれるが有害物質「ポリ塩化ビフェニル」と区別するため避けられる傾向がある）-リード
2ndパッドワイヤボンドパッド
ボンディングパッド

9 形状データ ボンドフィンガ

ボンディングワイヤの基板側の着地点の図形

10 解析条件

表面粗さ

11 解析条件

配線断面構造導体と絶縁体の密着性を上げるために導体表面を化学処理により粗した状態
サブトラクティブ工法（銅箔の不要部を削除する工法）では、配線の上部と下部では導体の幅が異なる。
このような配線の構造を表す。

関連語

-アンカー
スパイク

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LPB標準フォーマットの位置づけ
１．プロジェクト管理(M-Format)
２．ネットリスト（N-Format)

２．ネットリスト（N-Format)

４．デザインルール（R-Format）

４．デザインルール（R-Format）

２．ネットリスト（N-Format)

３．コンポーネント（C-Format)
修正/変更依頼

３．コンポーネント（C-Format)
PKG設計

修正/変更依頼

LSI設計

PKG担当 Board担当
セット担当
LSI担当

Board設計モデリング
IBIS/SPICE
電源等価回路設計結果

５．ジオメトリ
（G-Format)

設計結果

解析
SI/PI/EMC
６．用語集
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適用事例（EDSF2011)
軽薄短小：4層ビルド基板

コモディティ：4層貫通基板

Connector

30mm

A

20mm B

60mm

30mm

8mm□
27mm□

Connector

Connector

100mm

給電ポイント

給電ポイント

貫通基板：4層
A：ｺﾝﾄﾛｰﾗIC(WB)
B：メモリIC

ビルド基板：4層
A：ｺﾝﾄﾛｰﾗIC(FC)
B：メモリIC

Connector

3.3V 1.5V 1.2V

15mm

15mm
10mm

A12mm□ 15mm

30mm

B
8mm□

Connector
Connector

60mm

100mm

■事例の設計担当

A：Controller

LSI
コモディティ

B：Memory

Package

Package

東芝

SONY

Board

パナソニックリコー（100×100mm）
軽薄短小

LSI

図研

富士通

（60×60mm）
1818

Copyright©2012 JEITA/EDA/LPB All Rights Reserved軽薄短小セット2のプロジェクト管理ファイルのサンプル<JEITA_LPB_PROJECT version="2.0"><header
project="JEITA_LPB_2012_SET2"
design_revision=“1.0"date="20120214"/><CFORMAT
file_name="ChipA_DIE_C_Rev1_0.xml"
design_revision=“1.0"/><CFORMAT
file_name=“ChipA_PKG_set2_C_Rev1_0.xml”
design_revision=“1.0"/><CFORMAT
file_name="ChipB_DIE_C_Rev1_0.xml"
design_revision=“1.0"/><CFORMAT
file_name="ChipB_PKG_C_Rev1_0.xml"
design_revision=“1.0"/><CFORMAT
file_name=“PWB_set2_C_Rev1_0.xml"
design_revision=“1.0"/><RFORMAT
file_name="ChipA_PKG_set2_R_Rev1_0.xml"
design_revision=“1.0"/>ChipA_DIE.v(NFORMAT)
ChipA_DIE_C.XML(CFORMAT)
ChipA.ibis(IBIS FORMAT)

chipA

chipB

ChipA_PKG.v(NFORMAT)
ChipA_PKG_C.XML(CFORMAT)
ChipA_PKG_R.XML(RFORMAT)
ChipA_PKG.XFL(PFORMAT)ChipB_DIE.v(NFORMAT)ChipB_DIE_C.XML(CFORMAT)ChipB.ibis(IBIS FORMAT)ChipB_PKG.v(NFORMAT)ChipB_PKG_C.XML(CFORMAT)ChipB_PKG_R.XML(RFORMAT)ChipB_PKG.XFL(PFORMAT)<RFORMAT
file_name="ChipB_PKG_R_Rev1_0.xml"
design_revision="1.0"/><RFORMAT
file_name=“PWB_set2_R_Rev1_0.xml"
design_revision="1.0"/><NFORMAT
file_name="ChipA_DIE.v"/><NFORMAT
file_name="ChipA_PKG.v"/><NFORMAT
file_name="ChipB_DIE.v"/><NFORMAT
file_name="ChipB_PKG.v"/><NFORMAT
file_name=“PWB_set2.v/>

PWB_SET2.v(NFORMAT)PWB_SET2_C.XML(CFORMAT)PWB_SET2_R.XML(RFORMAT)PWB_SET2.XFL(PFORMAT)<PFORMAT
file_name="ChipA_PKG_set2_Rev1_0.xfl"
design_revision=“1.0"/><PFORMAT
file_name="ChipB_PKG_Rev1_0.xfl"
design_revision=“1.0"/><PFORMAT
file_name=“PWB_SET2_Rev1_0.xfl"
design_revision=“1.0"/><OtherFile
file_name="ChipA.ibs“/><OtherFile
file_name="ChipB.ibs“/></JEITA_LPB_PROJECT>

1919

Copyright©2012 JEITA/EDA/LPB All Rights Reservedまとめメリット
フォーマット名
設計

解析

プロジェクト管理

・制約ルールの履歴管理が容易

・最新の解析条件の把握が容易（M-Format）

・検証状況の把握が容易

ネットリスト・統一フォーマットなので、漏れ防止・（N-Format）

ミス低減

コンポーネント・LSI-PKG-Boardの検討が・制約条件が明確になる（C-Format）

スムーズに行える

・最適化検証が容易に行える

デザインルール

・事前に設計ルールを明確にし、・解析条件が明確になる（R-Format）

効率的な設計が行える

・解析設定の効率がUPする

ジオメトリ

・設計資産の活用

・データ変換作業の効率化・簡素化（G-Format）

・リファレンス設計の流用が可能

・ツール評価の効率化がはかれる

・LSI-PKG-Boardの接続設定が省ける

LSI-PKG-Boardで共通に使える統一されたフォーマット
→設計・解析の効率化（特に、お互いの意思疎通ミスの防止）→階層内の最適化だけではなく、階層間の最適化が可能
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Copyright©2012 JEITA/EDA/LPB All Rights Reserved

EDAベンダー様へのお願い
是非、LPB標準フォーマットを御活用ください。
・統一フォーマットによる作業ミスの低減が期待できます。
・LSI-PKG-Board間の最適化作業が可能になります。

御社のツールが対応できましたら、JEITA LPB-WGまで御連絡をお願い致します。
・CADツールはC-Formatからの適用に、解析ツールはG-Formatからの適用に期待します!!

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