（ R S － 1065 ）
禁 複 製

再び最先端に挑む日本の半導体

半導体サプライチェーンは再編期を迎えている。日本では、TSMC の工場の熊本への誘致や国際連携を軸とする Rapidus/LSTC の立ち上げで、国内半導体サプライ
チェーンを強化する計画が実行されている。
本リポートでは、微細化・高集積化が進む先端半導体の技術的視点から、現在位置を確認してみた。また、将来の潮流として、ムーアの法則を補完するチップ
レット技術が普及していく中で、後工程市場が拡大し、半導体材料・装置に強みを持つ日本企業のすり合わせ力が重要になっていることについて考察する。

2023年 11月

主幹研究員

永田 紘基

上席研究員

成田 誠

ARCリポー ト(RS-1065) 2023年 11月

まとめ◆2020 年の新型コロナウィルス感染拡大に端を発した 半導体不足や、経済安全保障などの観点から量産拠点が偏在・集中する半導体サプライチェーンの脆弱性に関心が高まった。半導体サプライチェーンは再編期を迎えている。日本に欠けていた、ボリュームゾーンである 12～28nm の半導体製造・供給力確保のため、TSMC らの合弁会社である JASM による熊本工場の建設が始まった。

（P.3～7）◆次世代半導体量産製造拠点を目指す Rapidus は、トランジスタの MOSFET 構造が大きく変わる GAA 型の最先端 2nm プロセスに挑み、メガファウンドリが拾いきれない少量
多品種の最先端半導体製造を出資企業にコミットする。また、Rapidus の市場投入までのスピードを特長とする短 TAT 戦略で AI 半導体製造も視野に入れる。（ P.8 ～ 10 ）◆ Rapidus と LSTC は 車 の 両 輪 と な っ て 、 次 世 代 半 導 体 技 術 開 発 を 推 進 し て い く 。
Rapidus の最先端半導体の量産製造基盤構築という高い技術的ハードルを克服するた
めには、IBM や imec との国際連携が鍵となっている。

（P.11～15）◆従来、前工程で作られてきた集積回路を構成する CPU、GPU などを、機能ごとに分割した小さなチップであるチップレットとし、レゴブロックのように組み合わせて集積する技術の実用化が進んでいる。こうしたチップレット技術の普及の鍵を握るのはチップレット間通信規格の標準化団体 UCIe である。

（P.16～25）◆後工程市場の拡大は、前工程の半導体装置メーカーにも市場参入機会をもたらし、後工程関連企業はコンソーシアム設立でオープンイノベーションを加速している。半導体材料・装置に強みを持つ日本企業のすり合わせ力に期待するメガファウンドリが日本に進出する動きもみられる。

ARCリポー ト(RS-1065) 2023年 11月（P.26～27）目 次

はじめに ..........................................................................1
１

国内半導体製造基盤確保 ........................................................3
１.１ 再編期を迎える半導体サプライチェーン ....................................3
１.２ 半導体微細化・高集積化の現在位置 ........................................4
１．２．１ 半導体微細化にともない、トランジスタの MOSFET 構造が進化 ..........4
１．２．２ 最先端半導体の実用化ロードマップ .................................6
１.３ 日本になかった 12～28nm の半導体製造・供給力を確保 .......................7２

次世代半導体の量産基盤の構築 ..................................................8
２.１ 次世代半導体量産製造拠点を目指す Rapidus .................................8
２．１．１ GAA 型の最先端プロセス 2nm に挑む ..................................8
２．１．２ 出資企業が求める少量多品種の最先端半導体を受託生産 ...............8
２．１．３ 短 TAT 戦略で高付加価値化と低コスト化した AI 半導体を視野に ........9
２.２ 国際連携 ............................................................... 11
２．２．１ Rapidus は国際連携で次世代半導体技術開発を推進 ................. 11
２．２．２ IBM が Rapidus に技術供与する狙い ................................ 12２．２．３ 半導体に関する研究のトップランナーimec ......................... 12
２.３ 次世代半導体研究開発拠点への期待 ...................................... 13

３

チップレット技術は半導体集積化の新たな進化軸 ............................... 16
３.１ 注目を集めるチップレット技術 .......................................... 16
３．１．１ 回路を作る前工程と半導体チップを製品加工する後工程 ............. 16
３．１．２ チップレット技術の活用でムーアの法則を補完する ................. 17
３.２ 異種チップ集積の技術開発動向 .......................................... 18
３．２．１ 3D/2.5D/2.1D パッケージの技術と課題 ............................. 18
３．２．２ Si、ガラス、有機インターポーザの特徴と課題 ..................... 20

ARCリポー ト(RS-1065) 2023年 11月

３.３ チップレット技術の普及の鍵を握る UCIe .................................. 23
３．３．１ 実用化が進む異種チップ集積技術 ................................. 23
３．３．２ UCIe1.0 はチップレット間の通信規格 .............................. 24
３．３．３ チップレットの市場形成で AIoT 時代が幕を開ける .................. 25
３.４ 後工程市場ではすり合わせ力が重要に .................................... 26
３．４．１ 前工程の半導体装置メーカーにも市場参入機会となる ............... 26
３．４．２ 後工程関連企業コンソーシアムでオープンイノベーションを促進 ..... 26
おわりに ........................................................................ 28
参考資料 ........................................................................ 29

ARCリポー ト(RS-1065) 2023年 11月

はじめに
半導体サプライチェーンが再編期を迎えている。2020 年に深刻化した半導体不足で世界における半導体サプライチェーンの脆弱性が浮き彫りになった。安全保障の観点からも、半導体量産製造拠点が台湾に集中している状況を是正すべく、日米欧といった国・地域に量産拠点を確保する動きが加速している。それぞれの国・地域の量産拠点設立には TSMC（Taiwan Semiconductor Manufacturing Company）、Intel、Samsung といった大手半導体メーカーが深く関わっている。
日本では、2022 年 4 月、TSMC らの合弁会社である JASM が熊本県菊陽町に 22/28nm プ
ロセスおよび 12/16nm プロセスの工場建設を開始した。また、2023 年 9 月、2nm プロセスおよび Beyond 2nm の次世代半導体の国内量産製造拠点である Rapidus は北海道千歳市で工場建設に着手した。日本政府は、国内半導体サプライチェーン強化のため、海外企業誘致と最先端半導体開発に注力する。TSMC の誘致、Rapidus/LSTC の設立や米 IBM、
半 導 体 に 関 す る 研 究 を 行 う 独 立 系 国 際 機 関 で あ る ベ ル ギ ー imec （ Interuniversity
Micro-Electronics Centre）との国際連携、工場建設や人員確保などが進行している。
米国では、2021 年から 2022 年にかけて、Intel、Samsung、TSMC が最先端半導体の新工 場建 設 計 画 を発 表 し た 。 そ の 背 景 とし て 、 CHIPS お よ び科 学 法 （ CHIPS（Creating
Helpful Incentives to Produce Semiconductors） and Science Act）が成立したことが大きい。これにより、米国政府から国内の半導体製造や研究開発に対して 527 億ドルに及ぶ補助金が拠出される。
欧州では、2023 年 6 月、Intel がドイツに最先端半導体工場を建設する計画を発表した。また、2023 年 8 月、TSMC がドイツに欧州初の半導体工場を建設すると発表した。
2023 年 7 月、欧州半導体法（European Chips Act）が EU 理事会で正式に採択され、域内の半導体産業育成のために 430 億ユーロが投じられる見込みである。
以上のように、日米欧は、経済的な観点だけでなく、安全保障の観点からも自国・地域内の半導体産業の製造能力強化および半導体サプライチェーンの強靭化に注力しており、海外企業誘致にも積極的である。表 1 に、日米欧の主な半導体関連投資の動向を整理した。本リポートでは、半導体サプライチェーンの再編期を迎えた日本半導体産業

ARCリポー ト(RS-1065) 2023年 11月- 1 -の動向に関し、技術的視点から現状と将来の潮流について整理、考察する。
表 1 最近 3 年間の半導体を巡る主な動向

年
2021

日本
11 月 、 半 導 体 支 援 法 が成立し、2022 年 3 月に施行。この法律は、日本に欠けている 40nm 以降の国内製造基盤の整備へ取り組みを支援する。

2022

4 月、TSMC、デンソー、
ソニーセミコンダクタ
ソリューションズの合弁会社 JASM は、熊本工場 （ 24 年 末 に 稼 働 予定）の建設を開始し
た。

2023

米国
1 月、CHIPS for America
Act が成立した。
3 月、Intel は 200 億ド
ルを投じ、アリゾナ州
チャンドラーの生産拠点に新たに２つの半導体 新 工 場 （ 24 年 稼 働 予定）を建設する計画を発表した。
11 月、Samsung はテキサ
ス州に 170 億ドルを投資し、最先端半導体工場（ 24 年 稼 働 予 定 ） を 新設すると発表した。
1 月、Intel はオハイオ州に最先端半導体を製造する 2 つの工場（25 年稼働予定）を新設すると発表した。
8 月、CHIPS and Science
Act が成立した。
12 月、TSMC はアリゾナ
州フェニックスに 280 億
ド ル を 投 資 し 工 場 （ 26
年稼働予定）を建設す
る計画を発表した。

9 月、Rapidus は北海道
千歳市で工場建設に着工 。 2025 年 に 試 作 ラ イ
ン を 作 り 、 2027 年 ご ろの最先端半導体の量産化を目指す。

ARCリポー ト(RS-1065) 2023年 11月

欧州
3 月、欧州委員会は 2030
年までの官民のデジタ
ル化目標提案「デジタル ・ コ ン パ ス 2030」 を発表した。デジタル移行（ロジック半導体、
HPC （ High-Performance
Computing ） 、 量 子 コ ン
ピ ュ ー タ な ど ） に 1345
億ユーロを投資する。

6 月、Intel はドイツのマクデブルクに最先端
半導体工場を 2 棟建設する計画を発表した。
7 月、欧州半導体法（European Chips Act）
が 採 択 さ れ た 。 430 億ユーロが投資される。
8 月、TSMC はボッシュ、
infineon、NXP と合弁会
社 ESMC を設立し、ドイツに欧州初の半導体工場 （ 27 年 末 ま で の 稼 働予定）を建設すると発
表した。

- 2 -

１ 国内半導体製造基盤確保
１．１ 再編期を迎える半導体サプライチェーン
2020 年の新型コロナウィルス感染拡大による半導体不足や、経済安全保障などの観点から量産拠点が偏在・集中する半導体サプライチェーンの脆弱性に関心が高まった。 図
1 は、米国の SIA（半導体工業会）と BCG が公開したリポート「Strengthening the
Global Semiconductor Supply Chain in an Uncertain Era」を基に作成した、技術ノー
ド別にみたロジック半導体製造能力の国・地域ごとのシェアである。なお、このリポー
トでは 10nm 未満の半導体を先端半導体と定義している。

図 1 世界のロジック半導体製造能力
出典：内閣官房・成長戦略会議（第 9 回：2021 年 4 月 12 日）配付資料 1。なお、原典は Semiconductor
Industry Association, Boston Consulting Group「Strengthening the Global Semiconductor
Supply Chain in an Uncertain Era」。

半導体集積回路の集積度・微細化は技術ノードで表され、10nm プロセスといった数字で表現される。この数字は、プロセスノード、設計ルールとも呼ばれる。10nm 未満の先端半導体は、スマートフォン用 SoC（System on a Chip）、パソコン用 CPU（Central
Processing Unit）、AI 処理専用の半導体チップなどである。2021 年時点で、先端半導体生産能力の 92％が台湾に集中している。

ARCリポー ト(RS-1065) 2023年 11月- 3 -このように、半導体量産拠点が偏在・集中する中で、パンデミックが起こっ た。生活のオンライン移行が進んだため、PC やスマートフォンなどの電子機器向けの半導体需要急増に生産能力が振り分けられた。一方、自動車メーカーは自動車の売り上げが落ちると予想して半導体の注文を減らしていた。そのため、自動車の需要が回復した後も生産能力が戻らない状況が続いて半導体が不足した。
日本にはハイエンドや先端の半導体製造能力がなく、サプライチェーン途絶のリス
クが高い状態にある。 日本国内の半導体工場 のロジック半導体の技 術ノードは 40nm
（ルネサス那珂工場、UMC 三重工場）で止まっており、その多くは老朽化している。半導体を製造する設備は高コストであり、設備のメンテナンス、アップグレードや研究開発にも継続した投資が必要となる。日本国内メーカーは大規模な投資を 2010 年ごろか
ら継続できず、製造技術は停滞した。

１．２ 半導体微細化・高集積化の現在位置
１．２．１ 半導体微細化にともない、トランジスタの MOSFET 構造が進化
半導体の集積度の進化については、「チップに集積できる素子数は 1.5 年から 2 年で2 倍になる」と表現されるムーアの法則（Moore's Law）がよく知られている。
もともと、半導体の集積度のレベルを表す技術ノード はトランジスタの配線幅を示していたが、0.35μm 世代以降は技術ノードとゲート長の乖離が広がった ため、技術ノードの数字はトランジスタ集積密度を大まかに表したものとなっている。たとえば、10nm プロセスのトランジスタに 10nm の寸法の箇所はどこにもない。
微細化 は、図 2（a） →（ b） →（c） に示す ような トラン ジス タ の MOSFET（Metal
Oxide Semiconductor Field Effect Transistor）構造と共に進化してきた。トランジ
スタは、ソース、ドレイン、ゲートの 3 つの領域から構成される。ソースとドレインの間に電流が流れるかどうかは、ゲートで制御される。図 2（a）の青斜線の断面でみた
図 3 で電流が流れる仕組みを説明する。図 3 はゲートに電圧を与えた時の N チャネル
MOSFET の断面図である。ソースとドレインの領域はリンなどの不純物を添加した N 型半導体で、その間の絶縁酸化膜（SiO 2 ）を介したゲート直下の領域は P 型シリコン基板

ARCリポー ト(RS-1065) 2023年 11月- 4 -である。ゲートにしきい値を超える電圧をかけると、ゲートの下の部分に電流が流れる
チャネルが形成され、ソースとドレイン間がつながる。ソースとドレインが導通した状
態で、ソー スとドレ イ ン間に電圧 を 与える と 電流が流れ る。 なお 、 FinFET 型（図 2（b））、GAA（Gate All Around）型（図 2（c））も、ソースとドレイン間のチャネル形成をゲートに与えた電圧で制御する仕組みは同じである。

（a）プレーナー型（b）FinFET 型（c）GAA 型

図 2 MOSFET 構造の変化（各種資料より ARC 作成）

図 3 ゲートに電圧を与えた時の N チャネル MOSFET（各種資料より ARC 作成）

プロセスノードが 22nm まではプレーナー（平面）型の MOSFET 構造が採用されていた。
しかし、プロセスノードが進んでゲート長が短くなると、ゲートの下の面、一面一方向
だけでは電流を制御するのが難しくなってきた。ゲート長が短くなると、ソースからドレインまで電流が漏れやすくなるからである。リーク電流は、消費電力と発熱量の増加による素子の劣化などを引き起こす。たとえば、CPU や GPU には適正な動作温度が定められており、発熱が大きければ電子回路の誤作動につながる。
そこで、2011 年に Intel が 22nm のマイクロプロセッサで立体構造の FinFET 型のMOSFET 構造を導入した。FinFET 型では、ソースからドレインまでを魚のひれ（Fin）状にし、ゲートが Fin の側面と上面の 3 方向から囲んで、電流を制御する。そのため、

ARCリポー ト(RS-1065) 2023年 11月- 5 -ゲートの支配力が向上しリーク電流を抑えることができた。それ以降 10 年以上にわたり、先端的な半導体のトランジスタとして採用されてきた。しかし、微細化にともない、Fin 幅は短くなり、高さを上げたフィンを数多く並べて配置する製造プロセスも限界に達しつつある。この問題を解決する最先端半導体のトランジスタは、ゲートでチャネルの 4 面全てを囲んで電流を制御する GAA 型の MOSFET 構造を採用している。

１．２．２ 最先端半導体の実用化ロードマップ
2023 年 時 点 で 、 最 先 端 ロ ジ ッ ク 半 導 体 の プ ロ セ ス 開 発 を 進 め て い る の は TSMC、Samsung、Intel で、三者三様の GAA 型の実用化ロードマップがある。
Samsung は 2022 年 7 月、IBM 技術をベースに 3nm 世代の GAA 型を量産開始したと発表した。2025 年までに 2nm 世代、2027 年までに 1.4nm 世代プロセス品を量産する計画である。TSMC は 3nm 世代では FinFET 型を採用するが、2025 年までに 2nm 世代プロセスか
ら GAA 型を導入する見込みである。Intel も 2024 年上期に 2nm（20Å）世代、2024 年下
期に 1.8nm（18Å）世代プロセスで GAA 型の量産計画を発表している。
表 2 に、2023 年上期時点の技術ノードと MOSFET 構造の変化を整理した。
表 2 技術ノードと MOSFET 構造の変化（報道資料より ARC まとめ）
量産
開始年
2008
2011
2012

技術ノード
[nm]
45
28
22

2015

16/14

2017
2019
2020
2022

10
7
5
3

2024*
2025*
2027*

2/1.8
2
1.4

MOSFET 構造

ファウンドリプレーナー
プレーナー
プレーナー、
FinFET
FinFET

TSMC、他多数
TSMC、他多数
TSMC、他多数

FinFET
FinFET
FinFET
FinFET
GAA
GAA
GAA
GAA

TSMC、Samsung、Intel、GlobalFoundries、SMIC、UMC
TSMC、Samsung、Intel
TSMC、Samsung、Intel
TSMC、Samsung
TSMC
SamsungIntel
TSMC
Samsung

2024*年以降は予定。なお、 ファウンドリの本拠地は、TSMC（台湾）、Samsung（韓国）、Intel（米国）、
GlobalFoundries（米国）、SMIC（中国）、UMC（台湾）である。

ARCリポー ト(RS-1065) 2023年 11月- 6 -１.３ 日本になかった 12～28nm の半導体製造・供給力を確保
2021 年 12 月、TSMC、デンソー、ソニーセミコンダクタソリューションズがジョイン
トベンチャーを組んだ JASM（Japan Advanced Semiconductor Manufacturing）が設立された。JASM は、2022 年 4 月に熊本工場の建設を開始し、2024 年末までに生産開始を目指す。熊本工場では、22/28nm プレーナー型プロセスが計画の中心である。
JASM の株主構成は、TSMC が過半数、ソニーセミコンが 20％未満、デンソーが 10％超株主である。ソニーグループの半導体部門でイメージ＆センシングソリューションを担当するソニーセミコンは、主力製品である積層型 CMOS イメージセンサーで情報処理を行うロジック半導体部分（22nm プロセス）の安定調達を JASM への出資の目的としている。また、自動車部品メーカーで電子制御ユニットやセンサーなどを手掛けるデンソー
は、電子制御ユニット用車載マイコン（28nm プロセス）を JASM から安定調達する狙いがある。なお、2023 年時点のソニーセミコンとデンソーの需要の中心は 22/28nm プロ
セス品だが、将来的に 12/16nm プロセス品に切り替わる可能性がある。そのため、今後を見据えて 12/16nm FinFET 型プロセス技術によるロジック半導体も製造していく。
このように、JASM は、IoT（Internet of Things）や自動車の分野など日本が強みを持つ産業分野からのニーズに合致するボリュームゾーンで量産する 。40nm プロセス以降で失われた半導体製造・供給力を確保するだけでなく、熊本工場周辺地域における半導体関連産業クラスター形成による半導体人材育成も期待されている。

ARCリポー ト(RS-1065) 2023年 11月- 7 -

２ 次世代半導体の量産基盤の構築
２．１ 次世代半導体量産製造拠点を目指す Rapidus
２．１．１ GAA 型の最先端プロセス 2nm に挑む
2022 年 8 月、次世代半導体の国内量産製造拠点として、国内企業 8 社（トヨタ自動車、デンソー、ソニー、NTT、NEC、ソフトバンク、キオクシア、三菱 UFJ 銀行）の出資を受けた新会社 Rapidus が設立された。Rapidus は、2nm プロセスの最先端半導体および Beyond 2nm の次世代半導体技術基盤の構築実現を目指す。最先端のトランジスタの
MOSFET 構造は FinFET 型から GAA 型の MOSFET 構造に大きく変わり、量産には高度な生産技術が必要となる転換期にあたる。スタートラインが引き直された今、FinFET 型の量産技術を持たない日本が最先端半導体に挑戦する最後の機会といわれている。
FinFET 型から参入すると、TSMC や Samsung で量産実績があるため、後発の Rapidus
が量産工程を立ち上げた時には TSMC と Samsung はすでに製造装置の減価償却を終えている。そのため、価格を下げて Rapidus の参入阻止に動くのは容易である。一方、2nmからは GAA 型トランジスタに大改造がされるので、FinFET 型の技術の蓄積をそのまま生かせない可能性がある。2023 年時点で量産実績があるのは Samsung1 社だけというタイミングで、GAA 型に挑戦することになる。

２．１．２ 出資企業が求める少量多品種の最先端半導体を受託生産
Rapidus が製造する最先端半導体へのニーズは Rapidus に出資した企業から読み取れる。トヨタ自動車やデンソーには、CASE（コネクテッド、自動運転、シェアリング、電動化）技術の普及を見据えて、最先端半導体の性能や確保が重要という認識がある。また、ホンダと EV 領域で提携を発表したソニーも同様である。
CASE の中でも、特に自動運転は最先端半導体へのニーズが強い。レベル 5（完全運転自動化）の自動運転システムでは、走行時に高速な演算処理を行うため、以下のような最先端半導体が必要となる。
まず、CPU は、自動運転システム全体を制御し、複数のセンサーやアクチュエータ、
通信デバイスとのデータ通信、演算結果の解釈とアクションへの変換など、システムの

ARCリポー ト(RS-1065) 2023年 11月- 8 -中核的な役割を担う。次に、AI チップは、AI アルゴリズムの処理を最適化した専用半導体として、自動運転における AI 処理を行う。AI 処理では、時系列順に物体検出・識別、状況理解、決定とアクションを行う。これら全てのタスクには高度な AI 処理が必要である。また、深層学習と呼ばれる AI アルゴリズムに最適化された GPU（Graphics
Processing Unit）は、高速な演算が可能になるため自動運転車には必須である。
NTT は 2022 年 3 月に、XR 分野の取り組み強化に向けた新たなサービスブランド「NTTXR 」 を 立 ち 上 げ た 。 NTT XR で は 、 NTT グ ル ー プ が 開 発 ・ 提 供 す る 、 VR （ Virtual
Reality：仮想現実）、AR（Augmented Reality：拡張現実）、MR（Mixed Reality：複合現実）などの XR（Extended Reality）技術を活用する。そのため、NTT は、XR デバイ
スの専用半導体の製造を Rapidus に期待している。
XR では、データ処理を超高速で行うため、以下のような最先端半導体 が必要となる。
まず、CPU は、システムの主要な演算処理を担当し、3D 空間におけるユーザーの動きを
リアルタイムで反映さ せるための高速なデー タ処理を行う。次に、 GPU は、3D グラ
フィックスの処理と表示を担当し、仮想世界の生成を迅速に行い、リアルタイムでの環境反応を可能にする。最後に、AI チップは、AI アルゴリズムの処理を担当し、ユーザーの行動予測や音声認識、顔認識などといった機能を提供する。
このように、レベル 5 の自動運転システムや高度な XR 体験を可能にするには、ほぼ同じ種類の最先端半導体が必要になる。しかし、スマートフォンなど年間十数億台出荷されるデバイスに搭載される最先端半導体に比べると、自動運転や XR 用途の最先端半導体の需要はまだ少ないため、メガファウンドリが受託生産に応じない状況も想定される。そこで、Rapidus は、出資企業の少量多品種のデバイスに搭載する最先端半導体の需要に応えることが期待されている。

２．１．３ 短 TAT 戦略で高付加価値化と低コスト化した AI 半導体を視野に自動運転システムや XR 分野で中核となっているのは AI 処理である。AI 処理に必要なAI 半導体の市場規模は 2 桁成長を続ける見込みで、2023 年は 280 億ドルと予測されている（図 4）。

ARCリポー ト(RS-1065) 2023年 11月- 9 -

図 4 AI 半導体市場規模（2023*年以降は予測）
出典：Statista「DIGITAL & TRENDS AI chips」2023 年 9 月

生成 AI など新しい AI の登場によって必要な計算力は加速度的に増加しているため、最先端半導体の製造に重要なのは、市場投入までのスピードである。AI のアルゴリズ
ムは月単位で進歩しているので、AI 企業には、設計や製造に時間をかけずに最新のアルゴリズムを組み込んだチップを早く作りたいという需要がある。
そこで、Rapidus は、半導体の製品開発にかかる期間を大幅に短縮する短 TAT（Turn
Around Time） を 打 ち 出 し て い る 。 短 TAT 実 現 の 切 り 札 は RUMS（ Rapid & Unified
Manufacturing Service）と呼ぶ新しいファウンドリサービスで、ユーザー企業がどのような半導体を作りたいか企画すれば、あとは Rapidus が半導体の設計、製造（前工程）、実装（後工程）までを引き受ける。
RUMS について、図 5 で従来の半導体開発プロセスと RUMS を比較すると、RUMS は垂直統合型に逆戻りしたようにみえる。1980 年代ごろまで主流だった垂直統合型では、各工程の物理的距離が近く、お互いの意思疎通が十分とれていた。しかし、 現在主流の水平分業型では、分業化が進んだ結果、設計と製造と実装の技術者は互いの技術などを十分に理解できていない課題がある。そこで、RUMS では、設計から実装までを内部に抱え込み社内で全て完結させる。そうすることで、外部とのやり取りがなくなって開発の効率化を図れるので、結果的に開発期間短縮につながる。

ARCリポー ト(RS-1065) 2023年 11月- 10 -

図 5 半導体製品開発プロセスフローの比較（報道資料より ARC 作成）

２．２ 国際連携
２．２．１ Rapidus は国際連携で次世代半導体技術開発を推進
Rapidus は GAA 型 2nm プロセス技術を有しないため、IBM から 2nm プロセス技術のラ
イセンス供与を受ける。2022 年 12 月、Rapidus は IBM と共同開発パートナーシップを締結した。Rapidus は IBM アルバニー研究所にエンジニアを派遣して技術を習得し、これを千歳工場に移管し、パイロット、量産製造ラインに展開する。現在、Rapidus で採用しているエンジニアの中心層は、50 歳前後のベテラン技術者とされる。今後は、国内の大学と連携し教育プログラムを充実させて、若手人材の育成を進めていく。
また、協力覚書を締結した imec のコアパートナープログラムに参加するなど、imec
とも関係を深めている。imec は、最先端半導体製造に欠かせない EUV（極端紫外線）露
光装置の世界唯一のメーカーである ASML と共同研究を重ねるなど密接な関係にある。
そのため、Rapidus は imec とパートナーシップを組むことで、最先端プロセスに不可欠な ASML の EUV 露光装置にアクセスしやすくなる。Rapidus は、imec にも技術者を派遣する予定で、最先端半導体技術の共同開発に取り組む。具体的内容は、EUV を活用するリソグラフィー技術の習得、要素技術の研究開発、アプリケーションの研究である。
2nm プロセス半導体の量産には、複数台の EUV 露光装置が必要になるだけでなく、2nm以降のプロセスでは、次世代の高 NA（開口数）EUV 露光装置も必要になる。Rapidus には、imec と連携することで ASML の EUV 露光装置を確保する狙いがある。

ARCリポー ト(RS-1065) 2023年 11月- 11 -

２．２．２ IBM が Rapidus に技術供与する狙い
IBM はかつて半導体製造を手掛けていたが、2014 年 10 月、ニューヨーク州とバーモント州にある自社半導体工場や、他社に対するファウンドリ事業を GlobalFoundries に譲渡し、全ての半導体製造から撤退した。一方、研究は手放さず、最先端技術を外部にライセンス供与するビジネスを行っている。
IBM が Rapidus と組む理由には、ライセンス供与先を増やし IBM 陣営を拡大する狙いがあると思われる。また、IBM は自社で設計した半導体の製造をファウンドリに委託するので、IBM にとって信頼のおけるファウンドリを確保する戦略も考えられる。
IBM は Rapidus の他に Samsung、Intel にもライセンス供与している。Samsung は、2022 年から 3nm プロセスノードの GAA 型半導体の量産に乗り出している。Intel は、伝統的に IBM と競合関係だったが、2021 年 3 月の事業戦略説明会で IBM と先端的な半導体の研究・開発で協業を発表して方針転換した。

２．２．３ 半導体に関する研究のトップランナーimec
imec は半導体に関する研究を行う 1984 年設立の独立系国際機関で、世界 95 ヵ国以上から集う約 5,500 人体制で次世代半導体の技術開発を先導する機関である。imec のコ
アパートナープログラムは 2005 年に開始され、5nm 以細の集積回路プロセス技術の分
野 に お け る 世 界 ト ッ プ ク ラ ス の フ ァ ウ ン ド リ 、 IDM （ Integrated

DeviceManufacturer）、ファブレス、材料および装置のサプライヤーなどが参加し、独占的で緊密な研究開発を行っている。
imec が Rapidus と組む理由は、日本が半導体材料・製造装置分野に強みを持っているからである。Rapidus は、imec のコアパートナープログラムに参加することにより、
imec の EUV 露光技術をはじめとした先端技術やシステムソリューション、最先端の300mm パイロットライン、そして広範なパートナーネットワークを利用できるようになる。

ARCリポー ト(RS-1065) 2023年 11月- 12 -

２．３ 次世代半導体研究開発拠点への期待
2022 年 12 月、次世代半導体の量産基盤体制の構築実現に向けた研究開発拠点として、
技 術 研 究 組 合 最 先 端 半 導 体 技 術 セ ン タ ー 、 略 称 LSTC（ Leading-edge Semiconductor
Technology Center）が立ち上げられた。
LSTC の組合員には、東京大学や理化学研究所などの半導体に関連する研究教育を担う大学や研究機関、そして量産を担う Rapidus がおり、LSTC は全国の大学や研究機関に分散した組織となっている。
LSTC の具体的な研究開発課題は、短 TAT に回路の設計と検証ができるツールや手法、
革新的な次世代半導体デバイス技術、短 TAT や 2nm ノード以細の半導体プロセス開発に貢献する製造技術、半導体の高性能化に資する材料、ハードウェアの性能向上と短 TAT
を同時に実現する 3D パッケージ技術、次世代半導体の需要となる新産業の創出、および次世代半導体の設計・製造基盤を担う半導体人材の育成である。LSTC と Rapidus が車の両輪となって次世代半導体の開発と生産を進める（図 6）。

図 6 次世代半導体プロジェクトの体制（出典：経済産業省）

Rapidus と LSTC の主な動きを表 3 に整理した。国際連携を軸として、Rapidus にない
最先端半導体技術が導入される。具体的には、IBM に研究員を派遣して技術導入や共同技術開発を行うなど、最先端半導体の 2027 年量産製造に向けて着実に計画が進んでい

ARCリポー ト(RS-1065) 2023年 11月- 13 -る。
Rapidus の新工場建設が北海道千歳市に決まったことを受けて、imec は北海道にサテ
ライトオフィスの設置を検討している。この拠点では、LSTC に関係する大学との密接な共同研究を進める考えである。
表 3 Rapidus と LSTC の主な動向（報道資料より ARC まとめ）

時期
2022年

主な動向
8月 最先端半導体の量産製造拠点であるRapidus設立
12月 最先端半導体の設計、製造装置、素材の要素技術にかかわる研究開
発拠点であるLSTC立ち上げ
12月 Rapidusは、IBMと半導体の微細化技術の発展に向けた共同開発パー
トナーシップを締結したと発表
・短TAT生産システムに必要な装置、搬送・生産管理システムの仕様を策定し、パイロットラインの初期設計を実施
・23年からIBMアルバニー研究所へ研究員派遣
12月 Rapidusは、imecと協力覚書（MOC）を締結したと発表
なお、今回のMOCにはLSTCとの協力も含まれている・EUV露光装置を発注し、24年末に導入できる見込み

2023年

4月 Rapidusは、北海道千歳市で半導体工場の建設を始めると発表
・同年9月に着工し、25年1月の完成を見込む
・北海道千歳市のパイロットラインの基礎工事を開始し、短TAT
生産システムに必要な装置、搬送・生産管理システムを開発する
4月 Rapidusは、imecのコアパートナープログラムに参加
6月 経済産業省は、オランダ経済・気候政策省と半導体分野等での協力
促進に向けた協力覚書（MOC）に署名

2025年

予定 Rapidusは、2nm世代半導体の短TATパイロットラインを構築し、
テストチップによる実証を行う

2027年

予定 Rapidusは、最先端ロジックファウンドリとして量産製造を事業化

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コラム①：IBM と imec は Rapidus の強力なパートナー
最先端ロジック半導体の分野に参入する Rapidus は、日本政府による巨額の設備投資支援を受けながら、量産製造基盤構築という技術的ハードルをあと数年で乗り越えなくてはならない。
技術的ハードルの克服には、国際連携が鍵となっており、その中でも IBM と imecというパートナーを得たことが大きい。企業間競争の激しい半導体産業界で IBM と
imec に絡んだエピソードを 2 つあげる。
1 つ目は、IBM の技術が 10nm ノードの微細化競争でファウンドリの明暗を分けたという話である。Intel は、10nm ノードの微細化競争で Samsung、TSMC に出遅れた。理由は、微細配線加工技術の選択ミスと推測されている。先端半導体では、微細化の進んだ金属配線の抵抗が増大し信号遅延が起こる問題があった。そこで、Intel は、Cu（銅）配線および Ta（タンタル）などのバリアメタルに代わり、 Co（コバルト）とRu（ルテニウム）を選択したが開発がうまくいかなかった。一方、 Samsung は、IBM
が開発した tCoSFB（Through-Co self-forming-barrier）と呼ばれる方法を採用し、
tCoSFB によるバリアメタルを用いた Cu 配線を使って、微細配線の抵抗増大の問題を回避できた。
2 つ目は、ニコンと ASML の市場シェア逆転の裏に imec がいたという話である。
2000 年以前、 先端プ ロセス向 けの半導 体露 光機市場 における シェ アは、ニ コンがASML を上回っていた時期もあった。その後、ニコンは自前主義にこだわったため、開発スピードの低下や開発コスト負担増を招いた。一方、ASML は imec と良好なパー
トナーシップを結んでいた。imec のオープンイノベーションのプログラムを介してファウンドリやデバイスメーカーと連携することでユーザーが使いやすいプラット
フォームをいち早く完成させただけでなく、多くのフィードバックを得て技術や知識を蓄積できた。
高度な技術集積体である半導体は、もはや 1 つの企業や国家では製造することはできない。2 つのエピソードの教訓は、自前主義にこだわらず、協力企業・機関と良好な関係を維持していくことが重要であることを示唆している。

ARCリポー ト(RS-1065) 2023年 11月- 15 -

３ チップレット技術は半導体集積化の新たな進化軸
３．１ 注目を集めるチップレット技術
３．１．１ 回路を作る前工程と半導体チップを製品加工する後工程
半導体製造工程は、前工程と後工程からなる（図 7）。前工程では、シリコンウェ
ハー上に設計した半導体集積回路を成膜、露光・現像、エッチングという 3 つのプロセ
スを繰り返しながら作る。後工程では、ウェハー上に作られた半導体集積回路群を 1 つ
1 つのチップごとに切り出し、使いやすい形に加工する。切り出した半導体 集積回路のチップをリードフレームという金属製の枠の上に設置し、フレームと半導体 集積回路のチップを細い導線で接続し、半導体集積回路のチップを保護するためエポキシなどの樹脂で覆ってパッケージ化する。リードフレームの先の多数の金属端子が半導体集積回路の入出力端子となる。
これまでの半導体集積回路のチップは、ムーアの法則に沿って、前工程で回路の配線幅を微細化することで、高性能化・低消費電力化・低コスト化をトレードオフなしに同時に実現し、チップの価値を向上してきた。しかし、先端半導体の前工程 では、露光・現像工程が長く複雑になったことで回路原版である回路パターンマスクの作成が高価になったため、製造コストが増大している。また、最先端の製造ラインを用意するだ
けでも巨額の投資が必要で、チップコストを下げることが難しくなってきている。

図 7 半導体製造工程における前工程と後工程（ARC 作成）

ARCリポー ト(RS-1065) 2023年 11月- 16 -

３．１．２ チップレット技術の活用でムーアの法則を補完する
そこで、半導体の高集積化の進化を維持していくため、注目されている技術がチッ
プレット技術である。チップレットとは、従来前工程で作られてきた集積回路を構成す
る CPU や GPU、アクセラレータなどを、機能ごとに分割した小さなチップである。子豚を piglet と呼ぶように、chiplet には小さなチップという意味が込められているが、チップレット技術を単純にチップレットと略した使い方もみられる。
チップレット技術とは、機能ごとに分割したチップレットをそれぞれ製造した後、それらを組み合わせて 1 つにパッケージ化する技術である。従来は、図 8 左のように、モノリシック（一枚岩のような）で１つのチップに全ての機能を集積していた。一方、
チップレット技術では、図 8 右のように、機能ごとにチップレットに分割したものを組
み合わせて、機能を集積する。
大規模回路をモノリシックに 1 チップにする場合（図 8 左）も、チップレットをレゴ
ブロックのように組み合わせて 1 つのチップにする場合（図 8 右）も、全体として機能は同じである。しかし、チップレット技術では、低コスト化が可能である。

図 8 （左）モノリシックの 1 チップと（右）チップレットを組み合わせた 1 チップ
出典：DARPA「Heterogeneous Integration at DARPA: Pathfinding and Progress in Assembly Approaches 」
を基に ARC 加筆修正

モノリシックの 1 チップに比べてチップレット 1 つずつの面積は小さいので、チップレット自体の歩留まりが高まるだけでなく、良品のチップレットだけを選別して集積することで全体の歩留まりが高まる。また、高度な演算を行うロジック機能を含むモノリ
シックな 1 チップを作る場合は、製造コストの高い最先端プロセスしか選択肢がない一ARCリポー ト(RS-1065) 2023年 11月- 17 -

方、チップレット技術では、ロジック機能のみ最先端プロセスで作って、アナログ機能
や I/O（入出力）機能は製造コストの安い成熟プロセスで作ることで、全体としてプロセスを最適化できるので低コスト化できる。
他にも、チップレット技術を活用することで、多機能化 が可能である。チップレッ
トは、異なるプロセスノードだけでなく、異なるプロセス技術（ロジック×センサー、
GPU×メモリなど）の組み合わせもできる。こうした 1 チップ化する技術は、異種チッ
プ 集 積 （ Heterogeneous Integration ） と 呼 ば れ る 。 DRAM （ Dynamic Random Access
Memory）やフラッシュメモリやセンサーなど、ロジック回路とはプロセス技術が根本的に異なる機能がある場合はモノリシックな 1 チップ化が困難だったが、機能ごとにチップレット化すれば、異なるプロセス技術でも組み合わせることができるので、多機能化を実現できる。

３．２ 異種チップ集積の技術開発動向
３．２．１ 3D/2.5D/2.1D パッケージの技術と課題
複数のチップレットを 1 つのパッケージ内で接続して、異種チップ集積するパッケー
ジ構造は幾つかあり、それぞれ特徴がある。 3D（次元）/2.5D/2.1D パッケージの違いについて説明する（図 9）。
まず、3D パッケージでは、パッケージ基板（ビルドアップ基板）上に高密度配線が可能な Si（シリコン）インターポーザを置き、さらにその上にチップを縦方向に積む。
チップ間をシリコン貫通ビア TSV（Through Silicon Via）で接続し、そのチップの微細な配線ピッチを Si インターポーザで拡げる。チップとパッケージ基板 は、Si イン
ターポーザに形成した TSV で接続する。特徴は、縦方向に積層するので、平面的な実装
面積は変わらずに高集積化が実現できる。課題は多く、各チップからの配線は他のチップの TSV を通り抜けなければならず設計ルールが複雑になること、放熱特性が悪いため
高性能ロジックチップの集積化が難しいこと、多数の TSV を通り抜けるため信号・電源
特性が劣化することがあげられる。これらの課題を回避するため、発熱の大きいロジッ
クの積層はせず、ロジックとメモリを切り離して搭載する AMD の GPU のような 2.5D パッ

ARCリポー ト(RS-1065) 2023年 11月- 18 -

ケージの実用化が進んでいる。
次に、2.5D パッケージでは、パッケージ基板上に Si インターポーザを置き、さらにその上にチップを横方向に並べる。チップ間を Si インターポーザで接続する。チップとパッケージ基板は、Si インターポーザに形成した TSV で接続する。特徴は、チップ
間を Si インターポーザの高密度配線で接続できることである。課題は、Si インターポーザや TSV のコストが高いことである。
最後に、2.1D パッケージでは、パッケージ基板上に有機樹脂を用いた微細配線層を直接形成し、さらにその上にチップを横方向に並べる。チップ間を微細 配線層で接続する。特徴は、Si インターポーザがないので低コストである。課題は、IC チップと有機樹脂の熱膨張差が大きいため、特に高温実装時などに反りが発生しやす いこと、Si に比べて放熱性が劣ることである。

図 9 3D/2.5D/2.1D パッケージの違い（断面図）
出典：JEITA 2019 年度版実装技術ロードマップに ARC 加筆修正

ARCリポー ト(RS-1065) 2023年 11月- 19 -

３．２．２ Si、ガラス、有機インターポーザの特徴と課題
インターポーザは半導体チップとパッケージ基板の中継基板である。半導体チップ
内配線幅はサブミクロン～数μm に対して、パッケージ基板の配線幅は数十μm と 1 桁以上のギャップがある。このギャップを埋めつつ、パッケージ基板では困難なチップ間の高密度な相互接続を実現することがインターポーザ技術に求められる。
インターポーザは、使用する材料によって違いがあり、それぞれ特徴がある。ここでは、Si、ガラス、有機樹脂について説明する。
まず、Si インターポーザは、前工程の半導体製造技術を使って微細配線形成による高 密 度 配 線 網 を 実 現 で き る の で 、 高 性 能 な MPU （ Micro-Processing Unit ） 、 FPGA
（Field Programmable Gate Array）などに実用化されている。利点は、半導体チップとインターポーザが同じ Si で熱膨張差がないことや、表面平坦性がよいことがあげられる。欠点は、Si インターポーザが高価であること、Cu 充填貫通ビアホールの TSV が必要であることや、Si は半導体材料のため絶縁層を介して導体層を形成する必要があ
り、配線とベース基板間に寄生素子が発生して高周波信号波形が劣化することがある。
次に、ガラスインターポーザは、液晶ディスプレイなどの製造工程で 培われた技術
および装置が応用展開でき、Si インターポーザと同様に微細配線形成に適している。
利点は、Si と同様に熱膨張係数が小さく表面平坦性に優れているため、微細加工しやすいことや、絶縁抵抗の高いガラスベース基板であるため寄生素子の影響を受けず 高周波信号特性がよいことがある。欠点は、Cu 充填貫通ビアホールの TGV（Through Glass
Via）が必要であり、プロセスやコスト面での問題が生じることがある。
最後に、有機インターポーザは、ベース基板に有機樹脂を使用し、材料面からの低コスト化が見込めることから、近年技術開発が活発化している。利点は、TSV/TGV が不要で低コストであることや、比誘電率の値が Si より低いため電力損失が低く高周波信号特性に優れることである。欠点は、微細配線や微小パッドの形成が困難であることや、Si やガラスに比べて半導体チップとの熱膨張差が大きく反りが発生しやすいことがある。
以上の各種材料の特徴比較を表 4 にまとめた。

ARCリポー ト(RS-1065) 2023年 11月- 20 -

表 4 各種インターポーザの特徴（各種資料を基に ARC 作成）
Siインターポーザ
配線層

ガラスインターポーザ

有機インターポーザ

Cu配線/

Cu配線/

有機樹脂

有機樹脂

（ポリイミドなど）（ポリイミドなど）

Cu配線/
SiO2

Cu充填貫通ビア

TSV

TGV（Through Silicon Via）

（Through Glass Via）

×

△

〇

〇

△

×

表面平坦性

〇

〇

△

高速信号伝送

△

〇

〇

材料コスト
半導体チップとの熱膨張率差〇：良、△：可、×：不十分

ARCリポー ト(RS-1065) 2023年 11月- 21 -ーコラム②：2.5D 積層プロセスフロー
CPU、GPU などの高性能なコンピューティング分野で実用化が進む 2.5D 積層プロセ
スフローについて以下の図で説明する。
まず、中継基板である Si インターポーザに加工を行う。Si インターポーザに、TSVを形成した後、微細配線層を形成し、その先にチップレットと接続するための Cu ピ
ラーとはんだバンプを形成する。TSV は、レジストパターン形成後に、エッチング・
保護膜形成・保護膜除去を繰り返す Bosch プロセスで深い穴を掘った後、絶縁膜を形成して Cu めっきを行う。微細配線層は、前工程と同様に、酸化膜成膜・レジストパターン形成・Cu めっき・CMP（Chemical Mechanical Polishing）を幾度も繰り返すダマシン法で形成する。次に、同様に Cu ピラーとはんだバンプを形成したチップレッ
トを Si インターポーザと合わせて、加熱リフローで接合する。Cu の接合部分はアンダーフィルを充填し、チップレットを樹脂で封止する。
最後に、Si インターポーザを CMP で平坦化した後、はんだボールを形成し、パッケージ基板にボンディングする。

ARCリポー ト(RS-1065) 2023年 11月- 22 -

３．３ チップレット技術の普及の鍵を握る UCIe
３．３．１ 実用化が進む異種チップ集積技術
2010 年代からチッ プ レット技術は 徐々に実 用化されてき た。現在 につながる形でチップレット技術を実用化したのは、Xilinx（現 AMD）が 2011 年末に発表した FPGA
「Virtex-7 2000T」である。この FPGA では、Xilinx と TSMC が共同開発した Si イン
ターポーザ技術が採用され、28nm プロセスで製造した 4 つのチップレットを 1 つに 2.5D
パッケージ化している。これにより、28nm プロセスのモノリシックの 1 つのチップで実現可能な規模を上回る大型の FPGA を構築できた。
カメラなどに使われている CMOS イメージセンサーでは、センサーとロジック回路のチップレットを貼り合わせる技術が実用化されている。他にも、プロセッサである GPUとメモリである DRAM を 1 パッケージ化した例（図 10）では、プロセッサとメモリの配線距離を短くできるので、処理能力や電力効率が上がって高性能化できる。
図 10（a）は立体図で、図 10（b）は断面図になる。GPU と積層した DRAM からなる HBM（High Bandwidth Memory）をインターポーザの上に実装して、GPU と HBM を配線しつつ、最下層のパッケージ基板を介して外部と接続する。

図 10（a） GPU におけるプロセッサとメモリの異種チップ集積事例（立体図）
出典：https://www.slideshare.net/AMD/amd-financial-analyst-day-2015

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図 10（b） GPU におけるプロセッサとメモリの異種チップ集積事例（断面図）
出典：https://www.amd.com/system/files/documents/high-bandwidth-memory-hbm.pdf

３．３．２ UCIe1.0 はチップレット間の通信規格
最近では、チップレット技術を推進する動きも出てきている。チップレット間の相互接続方式を標準化し、オープンなチップレットエコシステムの構築を狙う標準化団体
UCIe（Universal Chiplet Interconnect Express）が 2022 年 3 月に設立され、同時に標準規格 UCIe1.0 が発表された。UCIe1.0 策定では Intel が初期仕様を提供するなど重要な役割を担っており、規格策定に関わるボードメンバーは Intel、TSMC、Samsung、
ASE、AMD、NVIDIA、Qualcomm、Arm、Google Cloud、Meta、Microsoft、Alibaba である。
なお、ボードメンバー以外の同団体への加盟企業は 100 社以上である。
UCIe1.0 では、チップレットを相互接続するための物理層、Die-to-Die Adapter 層、プロトコル層が定義されている。その規格は、コンピュータの拡張バス、拡張スロットの規格である PCIe（Peripheral Component Interconnect Express）や、サーバーなどの ハ イ エ ン ド で 使 わ れ て い る CPU と メ モ リ 間 の 高 速 通 信 規 格 で あ る CXL（ Compute
Express Link）を取り込む。
規格は、Standard と Advanced の 2 種類のパッケージに対応する。Standard はパッ
ケージ基板の上にチップレットを載せて接続する 2D パッケージで、Advanced は Si イン
ターポーザを介してチップレットを接続する 2.5D パッケージである。チップレットか

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ら配線を取り出すためのバンプの間隔である、バンプピッチの範囲が決められているのが特徴的である。バンプピッチは Standard よりも Advanced のほうが狭いため、バンド
幅や電力効率は Advanced のほうがより良い特性値となっている。

３．３．３ チップレットの市場形成で AIoT 時代が幕を開ける
これまでの先端半導体チップは、大規模集積回路の 1 チップ化を前提にしていたため、チップ上に集積する全ての機能を 1 社が用意する必要があり、大量の設計者の投入や設計期間の長期化によって製造コストが増大する原因となっていた。しかし、 UCIe 準拠の自社製や他社製のチップレットを組み合わせれば、設計と検証の開発コストを削減し、付加価値の高い大規模なシステムチップを短期間で効率的に開発できるようになる。
また、異種のチップレットを複数組み合わせて集積させる開発手法が一般化してチップレットの市場が形成されれば、大規模なチップを開発する資本がなく 、市場参入が難しかった国内半導体スタートアップにも活躍のチャンスが出てくる。たとえば、 AI
分野のスタートアップであれば、AI 処理など得意な部分だけ Rapidus の最先端プロセスで自前のチップレットを製造し、I/O、メモリなど周辺回路は成熟したプロセスで製造したものを調達し、組み合わせることでコストと時間を節約しつつ、システムや機器レベルのプロトタイプを高速に開発できる。
具体的なアプリケーションとしては、AIoT（Artificial Intelligence of Things）
が考えられる。AIoT は、AI（人工知能）と IoT（モノのインターネット）を組み合わせ
た、シャープが提唱している登録商標である。AIoT では、クラウド上の大規模 AI と家電製品などのモノに搭載されたエッジ AI をインターネットで接続する。日々の生活における家電ユーザーの一般的な要求をクラウド上の AI が処理する一方、対応が難しい
多様な要求をエッジ AI が解決する。そのような状況では、大量生産された 1 つの仕様に沿った単一の半導体ではなく、多様な家電ユーザー各人のニーズに応じた少量多品種の半導体が必要になる。チップレットの異種集積は少量多品種の時代にマッチした半導体の開発手法である。そこで、Rapidus は、AIoT 機器の中心になる AI 半導体の設計・製造だけでなく、チップレットの実装まで手掛けることで、製品開発にかかる期間を短

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縮して高付加価値化と低コスト化を同時に実現する。

３．４ 後工程市場ではすり合わせ力が重要に
３．４．１ 前工程の半導体装置メーカーにも市場参入機会となる
今後は、チップレット技術の普及によって後工程の緻密化、複雑化が予想され、材料・装置メーカー同士の共同開発がより重要性を増してくる。
前工程後のチップレットを集積する 2.5D 実装や 3D 実装は後工程の領域である。しかし、チップレットの貼り合わせは、従来の後工程よりも緻密な作業が求められるため、前工程の知見を生かせるとして半導体装置メーカーが参入してきている。異種チップ集積の実現には、インターポーザなどの材料開発に加えて、チップ同士の接続などに使う
後工程用の装置開発が必要になる。たとえば、インターポーザ上に配線を形成する際は特殊な露光装置を用いる。シリコン基板上に回路を転写する前工程の露光装置とは違った特性が必要で、後工程用の露光装置では半導体露光装置大手のキヤノンが市場シェアを握っている。

３．４．２ 後工程関連企業コンソーシアムでオープンイノベーションを促進
国内には後工程で使う部材や装置を手掛けるメーカーが多いが、最終的に自社の部材がどう使われているか不透明で、顧客の悩みが分かりにくいという課題があった。そこで、課題を解決するべく関連企業が団結したのが JOINT2 である。
2021 年 10 月、レゾナック（旧昭和電工マテリアルズ）は、半導体実装材料や基板、装置の開発に携わる企業であるディスコ、東京応化工業、味の素ファインテクノなど
12 社が参画するコンソーシアム JOINT2（Jisso Open Innovation Network of Tops 2）を設立した。 なお、JOINT2 は、最先端パ ッ ケージ評価プ ラットフ ォーム創成 と いうテーマで NEDO から助成を受けた 2021 年 10 月から 5 年間のプロジェクトである。
後工程の関連企業が集まった JOINT2 では、パッケージ化に必要な材料が全て揃うだ
けでなく、情報を共有し合うことで市場のニーズを先取りし 、技術開発に生かせるメ
リットもある。また、参画企業の材料や装置を組み合わせることで、顧客の半導体評価

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試験に近い条件での材料や装置の評価が可能となり、スピードが求められる半導体パッケージの開発において、期間の短縮が可能になった。
JOINT2 では 3 つの技術開発を進めている。1 つ目は、微細バンプ接合で、縦方向の高密度な実装を目指し、2022 年には 20μm のバンプピッチを、2024 年には 10μm を実現する目標がある。2 つ目は、微細配線で、チップレットを高密度な金属配線で接続し、2025 年には現在のライン/スペースを 2/2μm から 1/1μm まで微細化を目指している。
3 つ目は、大型化する IC パッケージ基板の製造効率を上げる技術で、2026 年には現行の 50mm 角から 140mm 角を実現する目標がある。ただし、大型化は歩留まりの向上が課題となっていて、現在は 100mm 角の開発を進めている。
2023 年 6 月、オーク製作所が JOINT2 に加わった。オーク製作所は、パッケージ基板製造に用いるダイレクト露光装置（フォトマスクなしに回路の CAD データを半導体ウェ
ハーに直接転写できる露光装置）を主力製品として製造するメーカーであり、現在はNEDO に採択されたプロジェクトで後工程向けの次世代露光装置の開発にも取り組んでいる。コンソーシアム参画企業は 13 社となり、最先端の後工程技術に関する一貫ラインが揃ったことで、次世代の後工程技術の開発加速が期待される。

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おわりに日本の半導体製造の技術ノードは 40nm で長く停滞していたが、TSMC の工場の熊本への誘致や、IBM や imec との国際連携を軸に次世代半導体製造拠点を目指す Rapidus の千歳工場立ち上げで、40nm 以降の半導体生産基盤が強化されつつある。
トランジスタ構造の GAA 型への変化で、半導体製造の前工程が技術的転換期を迎える
中で、Rapidus は最先端半導体の国産化に挑む。Rapidus の取り組みの意義は、単なる次世代半導体の量産拠点に留まらない。人材、製造開発・保守拠点、研究開発拠点は、先端の工場周辺に集積する。日本は半導体製造装置・材料に強みがあるが、 国内に半導体製造拠点がなければ、いずれこうしたリソースは海外に散逸していく。実際、半導体産業全体では、1999 年から 2019 年までの 20 年間で従業員数が 30％減少した。Rapidusの工場周辺地域における半導体関連産業クラスター形成による半導体人材確保・育成が期待されている。
また、半導体製造の後工程においては、チップレット技術が注目すべき技術的潮流となっている。チップレット技術の普及は、後工程市場の拡大をもたらす。メガファウ
ンドリは、材料・装置領域における日本企業の丁寧なすり合わせ力が優位性の源泉と認識しており、日本への投資を加速している。
2022 年 6 月、TSMC はつくば市の産業技術総合研究所に TSMC ジャパン 3DIC 研究開発
センターを開設した。日本の後工程材料、装置メーカー 22 社が参画する、3DIC セン
ターは、TSMC が開発した異種チップ集積構造をベースに、HPC 向け最先端半導体の実装に必要となるパッケージ基板の大面積化、3D（次元）・高密度実装向け材料技術や製造装置、パッケージング技術などの開発を行う。
2023 年 5 月、Samsung が 300 億円超を投資し横浜市に後工程の先端研究拠点と試作品
製造ラインを新設すると報じられた。2025 年の稼働を目標にしているという。これにより、日本企業と Samsung で後工程の共同研究がしやすくなるメリットがある。
ムーアの法則を補完する、チップレット技術の潮流は、半導体サプライチェーンの中で材料、製造装置に強みを持つ日本企業にとって商機となっている。

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参考資料
1） EE Times電子版2019年3月号「10nmで苦戦するIntel、問題はCo配線とRuバリアメタルか」https://eetimes.itmedia.co.jp/ee/articles/1903/14/news021.html
2） MONOistモノづくり最前線レポート「半導体露光機で日系メーカーはなぜASMLに敗れたのか」
https://monoist.itmedia.co.jp/mn/articles/1803/02/news039.html?_gl=1*1ef0ziq*_ga*MTc4NDUw
NDQyMC4xNjY5NDQ5NjE4*_ga_5N2LQ9NMM1*MTY5MDk2MTQ5Ny4xMC4xLjE2OTA5NjE2MzUuNjAuMC4w#_ga=2.16
4009791.1672899380.1690961498-1784504420.1669449618
3） 太田泰彦「2030半導体の地政学」日本経済新聞出版（2021年11月）
4） 牧本次生「日本半導体復権への道」ちくま新書（2021年11月）
5） 黒田忠広「半導体超進化論」日経プレミアシリーズ（2023年5月）
6） 高乗正行「ビジネス教養としての半導体」幻冬舎メディアコンサルティング（2022年9月）
7） 金指壽ほか「半導体産業復活の鍵,我が国の「半導体・デジタル産業戦略」」応用物理、第92巻、第3号、2023年
https://www.jstage.jst.go.jp/article/oubutsu/92/3/92_136/_pdf
8） DNPニュースリリース「次世代半導体パッケージの重要部材で高性能な「インターポーザ」を開発」
https://www.dnp.co.jp/news/detail/10161685_1587.html
9） 内閣官房「成長戦略会議（第9回）」基礎資料（2021年4月12日）
https://www.cas.go.jp/jp/seisaku/seicho/seichosenryakukaigi/dai9/siryou1.pdf10） 経済産業省「半導体・デジタル産業戦略」（2023年6月6日）
https://www.meti.go.jp/policy/mono_info_service/joho/conference/semicon_digital/kaitei_se
nryaku.pdf
11） 島田修「デバイスの高密度集積化に寄与するインターポーザ技術の展望 」エレクトロニクス実装学
会誌、第22巻、第5号、2019年
https://www.jstage.jst.go.jp/article/jiep/22/5/22_361/_pdf
12） 堀公俊「ビジネス・フレームワーク第2版」日本経済新聞出版（2022年9月）13） 日経XTECH「ラピダスの最速製造戦略、小池社長が手の内明かす」
https://xtech.nikkei.com/atcl/nxt/column/18/02311/052500007/
14） 日経XTECH「ラピダスを設計視点で考察、TSMCに量産で勝てぬも日本半導体復権に寄与」
https://xtech.nikkei.com/atcl/nxt/column/18/00138/122201187/?i_cid=nbpnxt_sied_blogcard
15） Semiconductor Industry Association, Boston Consulting Group 「 Strengthening the Global
Semiconductor Supply Chain in an Uncertain Era」
https://www.semiconductors.org/wp-content/uploads/2021/05/BCG-x-SIA-Strengthening-theGlobal-Semiconductor-Value-Chain-April-2021_1.pdf
16） 日経XTECH「アップルも採用、「異種チップ集積」はどう実現？」
https://xtech.nikkei.com/atcl/nxt/column/18/02398/00004/
17） 日経XTECH「先進2次元実装の3構造、TSMCがここでも存在感」
https://xtech.nikkei.com/atcl/nxt/column/18/02398/00005/

ARCリポー ト(RS-1065) 2023年 11月- 29 -

18） 週刊エコノミストOnline「国策半導体メーカー「ラピダス」のどこが“売り”なのか」https://weekly-economist.mainichi.jp/articles/20230725/se1/00m/020/044000c
19） EE Times Japan「Samsung、2022年前半にGAA適用の3nmチップの生産開始」
https://eetimes.itmedia.co.jp/ee/articles/2110/19/news066.html
20） 平本俊郎「Siエレクトロニクスの展望と異種機能・異種材料集積化 」表面と真空、第64巻、第2号、2021年
https://www.jstage.jst.go.jp/article/vss/64/2/64_20180676/_pdf/-char/ja
21） International Roadmap For Devices And Systems（IRDS TM ）2022 Edition「Executive summary」
https://irds.ieee.org/images/files/pdf/2022/2022IRDS_ES.pdf
22） Universal Chiplet Interconnect Express White Paper「Building an open chiplet ecosystem」
https://www.uciexpress.org/_files/ugd/0c1418_c5970a68ab214ffc97fab16d11581449.pdf
23） 日経ビジネス電子版「レゾナックなど国内13社が強者連合

半導体「後工程」の革新一身に」https://business.nikkei.com/atcl/gen/19/00155/071400135/
24） 産総研ニュース「3DIC実装技術の共同研究を開始－先端半導体の後工程技術を開発する拠点がつくばセンターに－」https://www.aist.go.jp/aist_j/news/pr20210531_2.html
25） EE Times Japan「2050年までの世界半導体市場予測 第3弾 ～30年後もスイートスポットは28nmか」
https://eetimes.itmedia.co.jp/ee/articles/2201/21/news033.html
26） 科 学 技 術 振 興 機 構

低炭素社会戦略センター「情報化社会の進展がエネルギー消費に与える影響（Vol.4）」https://www.jst.go.jp/lcs/pdf/fy2021-pp-01.pdf
27） 日立ハイテク

ホームページ「半導体の製造

１．半導体製造工程」

https://www.hitachi-hightech.com/jp/ja/
28） DARPA「Heterogeneous Integration at DARPA: Pathfinding and Progress in Assembly Approaches 」
https://www.ectc.net/files/68/Demmin%20Darpa.pdf
29） プラスデジタル「米AMD、次世代GPUに搭載を予定する広帯域メモリHBMの詳細を公開」
https://news.mynavi.jp/article/20150520-hbm/30） 青柳昌宏ほか「3次元IC積層実装技術の実用化への取り組み 」シンセシオロジー

研究論文、第9巻、第1号、2016年
https://www.jstage.jst.go.jp/article/synth/9/1/9_1/_pdf/-char/ja
31） 大場隆之ほか「3次元集積化技術の現状と将来展望」
https://www.jstage.jst.go.jp/article/oubutsu/89/2/89_75/_pdf32） EE Times Japan 福田昭のデバイス通信（214）「1個のパッケージでシステムを実現するSiP」
https://eetimes.itmedia.co.jp/ee/articles/1912/04/news044_2.html
33） 「令和4年度重要技術管理体制強化事業（半導体製造後工程及び実装工程に係る重要技術動向調査）報告書」（経済産業省）
https://www.meti.go.jp/meti_lib/report/2022FY/000178.pdf

ARCリポー ト(RS-1065) 2023年 11月- 30 -

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このリポートの担当
主幹研究員 永田 紘基
上席研究員 成田 誠
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