電気学会論文誌●（●●●●●●●部門誌）
IEEJ Transactions on ●●●●●●●●●●●●●●●
Vol.●● No.● pp.●-●●
DOI: ●.●●/ieejeiss.●●.●

消さないでください

論文誌テンプレート Ver.2022.07.20
論文

MHz 帯 kW 級連続運転を実現するインバータ実装法
学生員

山口

正通＊a)

員

渡辺

大貴＊

上級会員

伊東

淳一＊

正

正

員

日下

佳祐＊

Implementation Method of Inverter Circuit for Continuous Megahertz and Kilowatt Operation
Masamichi Yamaguchi＊a), Student Member, Hiroki Watanabe＊, Member, Keisuke Kusaka＊, Member,
Jun-ichi Itoh＊, Senior Member（20XX 年●月●日受付，20XX 年●月●日再受付）

This paper proposes an implementation and design method of a high-frequency and high-power inverter for wirelesspower transfer systems. The implementation and design of circuits operated in the megahertz range are complex
because the influence of parasitic components on the device and printed circuit board increases in this range. In
addition, heat dissipation over an output range of a few kilowatts is still difficult particularly in megahertz operation
because of the use of surface-mounted devices in megahertz operated circuits. The design flow and implementation
method to achieve megahertz operation over a range of a few kilowatts were validated using theoretical derivation andsimulation. Furthermore, the relationship between the thermal structure and soft switching condition was evaluated bymeasuring of the parasitic capacitance. The experimental results showed that the inverter was continuously operated
with a 2.7 kW prototype at 6.78 MHz.
キーワード：高周波インバータ，非接触給電システム，ゼロ電圧スイッチング，熱設計

Keywords：high-frequency inverter, wireless power transfer system, zero voltage switching, thermal design

1.

そこで近年，ISM 帯(Industrial scientific and medical band)

はじめにの中でも MHz 帯である，13.56 MHz, 6.78 MHz を適用した

電気自動車(Electric Vehicle: EV)や電動小型モビリティのWPT システムが盛んに検討されている(8–12)。MHz 帯適用に給電方式として，給電ケーブルを使用する有線式が現在まより，空芯構造の伝送コイルにおいても高い伝送効率を実でに広く用いられている。しかし，急速充電に向けた大容

現可能(8)なため，軽量かつ大容量 WPT システムの実現が期量化に伴い給電ケーブルの重量増加や発熱が問題となる (1)待できる。

ため，給電ケーブルを必要としない非接触給電(Wireless

一方，MHz 帯を適用した電力変換回路では，高速スイッPower Transfer: WPT)システム(2-3)の開発が期待されている。

チング特性を有する窒化ガリウム(GaN)のパワー半導体デ

これまでに，WPT システムは特に EV 向けとして 85 kHz 帯

バイスを採用した検討例(10–12)が近年多数報告されている。

で標準化(4)されており，85 kHz 帯での大容量化，高効率化

MHz 帯の適用及び高速スイッチングデバイスを採用した電に向けた検討が報告されている(5-7)。しかし，85 kHz 帯のシ力変換回路の設計や実機実装では，kHz 帯に対して考慮すステムでは伝送コイルに磁性体コアを使用するため，大容べき技術的要素が増加するほか，関連する要素も多い。適量化を実現する上では磁性体コア飽和防止のため体積が増切な設計と実装には多くの知見を必要とするため試行錯誤

加し，伝送コイル重量の増大が課題となる。

的に設計と実機試験を繰り返す場合が多く，MHz 帯 kW 級
電力変換回路の研究開発における障壁の一つと言える。しa) Correspondence to: Masamichi Yamaguchi. E-mail:m_yamaguchi@stn.nagaokaut.ac.jp＊
長岡技術科学大学〒940-2188 新潟県長岡市上富岡町 1603-1
Nagaoka University of Technology.
1603-1, Kamitomioka, Nagaoka, Niigata 940-2188, Japan© 200● The Institute of Electrical Engineers of Japan.

かし，試行錯誤的に得られた実装技術の知見やノウハウを俯瞰し，MHz 帯における電力変換回路の実装法として体系的に検討している例は稀である。
文献(9)では 13.56 MHz 帯における主回路寄生成分の影響

1

MHz 帯 kW 級インバータ実装法（山口正通，他）

によるリンギングを抑制可能な実装法を提案している。実S1

Rs

機検証における単機出力 1.2 kW を達成しているものの，デ

S3
vds1

vds3

バイスの放熱や詳細な実装については言及されていない。
本論文では，MHz 帯における kW 級電力変換回路を実現

VDC

する実装に主眼を置き，大容量化において考慮すべき要素

300 V

iout

CDC
Cs

vds2

と適用可能な実装法を明らかにする。特に各実装要素におS2いて，ソフトスイッチング動作への影響を考慮した MHz 帯

vds4

Lr
Cr
5.8 mH 100 pF

vout

RL
15 W

S4

(a) Circuit configuration.

kW 級インバータの設計指針を示す。
Gate signal

本論文の構成と検討要素は以下の通りである。2 章では，パワー半導体デバイスとプリント基板(Printed Circuit
Board: PCB)について，特にソフトスイッチング動作に影響

td

S2, S3

td /2 td /2

Time sS 1, S 4Time sDrain-Source
voltage Vを及ぼす寄生成分や電流通流経路に基づいた選定と検討を行う。また，適切なデバイス駆動を実現する駆動回路についても触れる。3 章では，2 章で選定するデバイスの放熱に着目し，特に表面実装パッケージ適用時に課題となる PCB

vds1, vds4

VDC

vds2, vds3

Time s

Output voltage Vを介した放熱設計について，熱抵抗低減に有効な実装法を
理論計算及び測定により検討する。また，放熱構造がソフトスイッチング動作に与える影響を検討する。4 章では，デバイスのソフトスイッチング動作に必要なゲート信号について，2 章でのデバイス寄生成分，3 章での放熱構造によ

VDC

vinv

Time s-VDC

る影響を踏まえて検討する。最後に 5 章では，検討要素をより，実装法の有効性を検証する。

2.

寄生成分を考慮したデバイス選定と電流経路〈2･1〉 主回路構成と回路仕様-f

Outputcurrent A適用した MHz 帯 kW 級のインバータ試作器による実機検証

Ipeak
Time s(b) Circuit operation.
Fig. 1. Resonant load inverter for WPT system.

図 1(a)に，設計例として検討するインバータの基本構成を，(b)に動作波形の概略

Table 1. Design requirement.

図をそれぞれ示す。主回路は最も一般的なインバータの一つであるフルブリッジ構成とし，各デバイスは方形波駆動

Output powerP

2.1 kWで運転する。WPT システムへの適用を想定し，インバータ

DC link voltage

V DC

300 V

出力端はシステムを模擬するため RLC 直列共振回路で表現

Switching frequency

fs

6.78 M Hz

する。WPT システムでは，伝送効率向上のためコイル端でPowerr factor(minimum)

cosθ

0.75

の力率 1 動作が求められるが，本構成におけるインバータ
出力端の力率は各デバイスターンオン時の ZVS(Zero Voltage〈2･2〉 パワー半導体デバイス寄生成分と選定

Switching)動作のため遅れ力率となるよう制御しなくてはなに，要求される回路仕様に基づき適用するパワー半導体デらない(5)。そのため，WPT システムへの適用にはインピーバイスを選定する。DC リンク定格電圧 VDC より，耐圧はダンス変換回路の挿入等によるインピーダンス整合が必要

600 V 級の，出力電流最大値 Ipeak より定格電流は 20 A 以上となり，文献(11)ではインピーダンス変換回路の構成と乗の GaN デバイスを選定する。また，デバイス端子における数設計が検討されている。

寄 生 成 分 低 減 の 観 点 か ら ， 表 面 実 装 (Surface Mounted

はじめ

Device: SMD) パッケージ品を選定対象とする。

表 1 に，本稿における回路仕様を示す。ここで，インバータ出力電圧はデッドタイムを含まない理想的な方形波電表 2 に，ドレイン–ソース間の最大定格電圧が 600 V 程

圧，出力電流は高調波成分を含まない理想的な正弦波と仮度，ドレイン電流 ID の最大連続定格が 20 A 以上の GaN デ定し，基本波成分のみが出力電力に寄与するものとする。

バイスの特性の一部を，ターンオン時の立ち上がり時間 tr

インバータ出力電流の最大値 Ipeak は，所望の定格電力と DCが短い順に示す。表 2 より，ノーマリーオフ特性実現のた

リンク定格電圧 VDC，インバータ出力端での力率下限値よめに内部で低圧 MOSFET がカスコード接続されているデバ

り，(1)式で表される。
 PoutI peak =.......................................................... (1)2VDC cos

イスは，遅延時間がターンオン，オフ時間に対して数倍以

表 1 に示す所望の出力電力と定格電圧から算出した出力電成をより複雑とするため好ましくない。また，リカバリ電

流最大値 Ipeak は，(1)式より約 15A である。

荷量 Qrr がゼロでないデバイスもあることから，損失面でも上あり，またターンオンとオフの遅延時間の差も大きい。
遅延時間の差は，フルブリッジ構成に適用する上で ZVS 達

2IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）

Table 2. Parameters of each device.
Drain
Oncurrent resistance* V DD=400 V, ** cascode type

Product Name

Delay time

Rise
time

Fall
time

Turn-on Turn-off

Output Recovery Junction
Thermalchargecharge tempereture resistanceID

R DS(on)

tr *

tf *

t d(on) *t d(off) *Q oss *

Q rr *

T jmaxGS66508B (GaNsy stems)

30 A

50 mΩ

3.7 ns

5.2 ns4.1 ns

8 ns

64 nC

-

150 ℃

0.5 K/W

GAN080-650EBE (Nexperia)

29 A

60 mΩ

4 ns

4 ns

3 ns

5 ns

60 nC

-

150 ℃

0.52 K/W

GNP1150TCA-Z (ROHM)

35 A

155 mΩ

5.3 ns8.3 ns4.7 ns6.2 ns 18.5 nC

0 nC

150 ℃

2.0 K/W

PGA26E07BA (Panasonic)

26 A

56 mΩ

5.6 ns

2.4 ns3.7 ns

5.5 ns

45 nC

0 nC

150 ℃

1.3 K/W

GS-065-030-2-L (GaNsy stems)

30 A

50 mΩ

6.3 ns5.7 ns8.2 ns10.8 ns

61 nC

-

150 ℃

0.5 K/W

GNP1070TC-Z (ROHM)

20 A

73 mΩ

6.9 ns

8.7 ns5.9 ns

8.0 ns

44 nC

0 nC

150 ℃

2.2 K/W

IGT60R070D1 (Infinion)

35 A

55 mΩ

8 ns

15 ns

10 ns

14 ns

41 nC

0 nC

150 ℃

1 K/W

GS-065-060-5-B-A (GaNsy stems)

60 A

25 mΩ

8.5 ns

7.7 ns8.1 ns

9.8 ns 135 nC

-

150 ℃

0.35 K/W

TP65H070G4LSGB-TR (Transphorm) **

29 A

72 mΩ

9 ns

6.5 ns

27 ns

71 ns

78 nC

0 nC

150 ℃

1 K/W

TP65H050G4BS (Transphorm) **34 A

50 mΩ 11.3 ns 10.9 ns

49.2 ns88.3 ns 120 nC

120 nC

150 ℃

1.05 K/W

GS66516B (GaNsy stems)

60 A

25 mΩ 12.4 ns

4.6 ns14.9 ns 134 nC

-

150 ℃

0.27 K/W

22 ns

GaN-FET

カスコードタイプでないデバイス選定が適すると言える。

Rig

また，デバイスの ZVS 動作には，デッドタイム期間中にデバイス出力容量に蓄えられる電荷 Qoss を充放電する必要

VCCがある。そのため Qoss は小さく，ターンオフ時間 tf は短い

OUTH

デ バ イ ス が 適 す る 。 そ の た め 本 稿 で は ， PGA26E07BA

OUTL(Panasonic)を選定する。

GND〈2･3〉 ゲート駆動回路

Rth(j-c)

Rgon

Cds
Cs

Rgoff

Gate Drive IC

選定したデバイスを適切に

Cgd

Rpd

Cgs

GND

動作させる上でゲート駆動回路の重要度は高い。特に高速

Fig. 2. Gate drive circuit with speed-up capacitor (13).

なゲート駆動では，入力容量 Ciss の充放電と，対向アーム

イス出力容量に蓄えられた電荷 Qoss をデッドタイム期間中のハードスイッチング時に帰還容量 Cgd を通してゲート容に引き抜く電流経路であり，電流は各レグ間を通流する経量 Cgs が充電され引き起こされる誤点弧への対策が必要と路で流れる。ここで両レグ間を結ぶ DC リンク配線長が長なる。

い場合，通流する電流はレグ間のループにより形成される

図 2 に，高速に入力容量 Ciss を充放電可能なゲート駆動

寄生インダクタンスの影響を受ける。そのため，DC リン回路の一例(13)を示す。ゲート抵抗 Rig に並列接続されるスピ

クの配線構造は，レグ間のループが小さくなるよう設計すードアップコンデンサ Cs は，ターンオン時ゲート抵抗 Rig

る必要がある。

をバイパスし Ciss を急速に充電する。また，ターンオフ時〈2･5〉 PCB 銅箔厚と配線幅

Rgoff を介して Ciss を急速に放電する。オフ時は，Rgoff とゲー

通流する電流値に応じて電流経路の配線幅を決定する。しトドライバを介して Cs が Cgs に並列に接続されるため，誤かし，MHz 帯の電流経路では表皮効果により抵抗値が増大

点弧防止に寄与する。スピードアップコンデンサ適用時のするため，表皮効果の影響を受けない PCB 銅箔厚の選択ま

各素子定数は，ゲートの定格電流とゲートドライブ IC の電

たは，表皮効果を考慮した配線幅の設定が必要となる。

圧より決定(13)し，本稿においても図 2 の構成を採用する。
〈2･4〉 主回路電流経路

主回路電流経路では，表皮効果の影響を受けない PCB 銅箔厚を選択する場合，

デバイス選定後，デバイスを配線に求められる最小幅 w は(2)式で表される。

実装する PCB の設計を行う。一般的な電力変換回路の PCB
w=

設計では，デバイスのハードスイッチング動作に起因したサージ電圧抑制に重点を置き，スナバ回路とインバータのI peaktCu I sq 10 −6............................................................. (2)レグにより形成されるパワーループ(14)の面積が小さくなる

ここで，Isq は 1 mm2 あたりの電流許容値，tCu は PCB の銅ようスナバ回路を配置する設計指針が適用される。加えて箔厚である。

MHz 帯では，デバイスでのスイッチング損失低減の観点か

一方，表皮効果の考慮を必要とする PCB 銅箔厚の場合，ら ZVS 動作の達成が重要であり，ハードスイッチング時に表皮効果により電流が偏って通流する表皮深さ δ は，(3)式

サージ電圧を引き起こすパワーループとともに ZVS 動作にで表される。

関する電流経路に着目する必要がある。

 =図 3(a)，(b)に，検討する回路構成において出力電流の極性が正の時の電流経路を，(c)，(d)に出力電流の極性が負の時の電流経路をそれぞれ示す。ここで，図 3(b)，(d)はデバ

.................................................................. (3)m fρ は材質の電気抵抗率，μ は透磁率，f は周波数であり，表3

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）

S1

S3
Lr

CDC

VDC

S1

Cr
VDC

S3
Lr

CDC

Cr
RL

RL
S2

S2

S4

(a) Output current is positive (S1 & S4: ON).

S1(b) Dead-time with positive current.

S1

S3
Lr

CDC

VDC

S4

Cr

VDC

S3
Lr

CDC

RL

RL

S2

Cr

S2

S4

S4

(c) Output current is negative (S2 & S3: ON).
(d) Dead-time with negative current.
Fig. 3. Current flow of full-bridge inverter.
Rth(j-a)

皮深さ δ を考慮した配線の最小幅 w は，(4)式となる。
1  I peak+ 4 2  − tCu ................................. (4)−62  I sq 10Ploss ↑

Rth(j-c)Ta分に対する電流通流断面積の増加は，影響を受けない場合と比べて限定的である。そのため本稿では，表皮深さの 2

Device倍以上で選択可能な箔厚の内，最も薄い箔厚を選択する。
とす

Tj

Rth(PCB)る。表皮深さ は(3)式より約 24 mm であるため PCB 銅箔厚
tCu は表皮深さ の 2 倍以上で最も薄い 70 mm を選択し，配Rth(TIM)

線幅の算出には(4)式を適用する。ここで，PCB において電Rth(Heatsink)

流許容値の目安とされる，箔厚 35 mm において 1 A あたり

GaN die

Ploss
CopperVia array

PCB

TIM
Heatsink

Ta

配線幅 1 mm を 1 mm2 あたりの電流許容値 Isq に換算すると
28 A/mm2 となり，配線の最小幅 w は約 11.2 mm である。

3.

Rth(j-a)Rth(j-c)【設計例】周波数 f を 6.78 MHz，銅の抵抗率 ρ を 16 nW∙m，銅の透磁率 μ を真空の透磁率と等しい

Ta(a) Equivalent thermal circuit.

表皮効果の影響を受ける PCB 銅箔厚の場合，銅箔厚の増加

4×10− H/mRth(PCB) Rth(TIM) Rth(Heatsink)

↑

w=

Tj

(b)Construction of thermal resistance.
Fig. 4. Thermal design of SMD package.

デバイス放熱設計

イス放熱構造の概略と熱等価回路における各熱抵抗との対
ZVS 動作を達成する場合でも応を示す。ここで，Tj はデバイスジャンクション温度，Ta

デバイスは導通損失等により発熱するため，デバイスの放は雰囲気温度，Rth(j-c)はデバイスジャンクションからケース

熱設計と実装が重要である。放熱設計では，使用するデバまでの熱抵抗，Rth(j-a)はジャンクションから雰囲気までのパ

イスのジャンクション温度最大値に基づき放熱経路に求めッケージを介した熱抵抗である。データシート記載の Rth(j-a)

られる熱抵抗の上限値を算出する。特に，本稿で選定対象は一定サイズの基板に実装された状態での熱抵抗測定値でである表面実装パッケージのパワー半導体デバイスでは，あるものの，いずれもジャンクションからケースまでの熱放熱のために設けられるサーマルパッドがモジュール品や抵抗 Rth(j-c)と比較し 10 倍以上である場合が多いため，影響

リードタイプのパッケージに対して小さい。そのため，所は無視できる。Rth(PCB)は PCB 部分における熱抵抗，Rth(TIM)

望の熱抵抗値を実現するための適切な実装法を選択する必は PCB とヒートシンク間に挿入される絶縁材料を含めたグ要がある。

リス等 TIM(Thermal Interface Material)の熱抵抗，Rth(Heatsink)は〈3･1〉 所要熱抵抗値

図 4(a)に放熱経路における熱抵抗等価回路を，(b)にデバ

ヒートシンクの熱抵抗，PLoss はデバイス 1 つあたりで発生
4

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）する損失値である。デバイスと PCB ははんだ付けで実装

Top view

し，TIM にはグリスを使用する場合が多い。そのため，本3(s+f)/28 mm
3.2 mm

稿では各部材界面での接触熱抵抗は無視して考える。このとき，ジャンクション温度 Tj は(5)式で表される。

Tj = PLoss(Rth(j-c) + Rth(PCB) + Rth(TIM) + Rth(Heatsink) ) Rth(j-a)(Rth(j-c)+ Rth(PCB) + Rth(TIM) + Rth(Heatsink) ) + Rth(j-a)

+ Ta

f
s
6.9 mm............................................................................................... (5)(5)式において，Rth(j-a)は Rth(j-c)に比べて 10 倍以上である場合

Land Holl

8 mmが多いため分母の括弧内は無視できる。そのため，ジャンクション温度は(6)式で求められる。

Fig. 5. Structure of thermal via on PCB.
Table 3. Parameters of PCB and thermal via.

Tj = PLoss  ( Rth(j-c) + Rth(PCB) + Rth(TIM) + Rth(Heatsink) ) + Ta ............ (6)Thermal conductivity of copper

k Cu

393 W/(m·K)

ここで，(6)式の Tj を，ジャンクション温度の絶対最大定

Thermal conductivity of solder

k Solder57.3 W/(m·K)

格 Tjmax と温度に余裕を持つための安全係数 kt の積とする

Thermal conductivity of air

k Air

0.026 W/(m·K)と，デバイスのケースから雰囲気までの放熱経路で満たす

Holl-to-holl spacings

0.3 mm

べき合計の熱抵抗は(7)式となる。

Thickness of the via

t PTH

15 μm

Thickness of the PCB

t PCB

1.6 mm()

Rth(PCB) + Rth(TIM) + Rth ( Heatsink ) =kt Tjmax − Ta
PLoss

− Rth ( j-c) ........ (7) FR4 =

【設計例】雰囲気温度 Ta を 40 ℃，安全係数 kt を 0.8，発生する損失 PLoss を 15 W とする。選定したデバイス PGA26E-

れる。

スから雰囲気までの放熱経路で満たすべき合計の熱抵抗
は，(7)式より約 4.6 K/W 以下である。

 via =
デバイスのケースから雰囲気までの放熱経路では PCB 部の熱抵抗 Rth(PCB)が全定数を示す。文献(15)にてビア間距離 s は短い程熱抵抗低減

熱抵抗低減には，デバイスのサーマルパッドにあたる箇所に寄与することが示されているため，ビア間距離 s 及びビにサーマルビアを設けることが簡易な実装手法である。

ア側面銅箔厚 tPTH は基板製造の制約による最小値(16)に基づ

図 5 に，2.2 章で選択したデバイス PGA26E07BA のパッき決定する。ここでビア内部を空洞とすると，サーマルビ

ケージとサーマルビアの概略図を示す。f はビア直径，s はア径の最適値fopt は(8)式より約 0.38 mm，各ビア中心間の最ビア間距離であり，デバイスのサーマルパッド直下にあた

適距離 s+fopt は約 0.68 mm，各ビア縦方向の最適間隔は約る PCB 部分へのサーマルビア実装を想定する。文献(15)で0.58 mm となる。本稿では，基板製造の制約によりサーマ

はサーマルビアの最適設計について検討しており，熱抵抗

ルビア径 0.3 mm，ビア中心間距離 0.7 mm，ビア縦方向間隔低減に最適なビア径は(8)式で表される。

fopt =

2tPTH ( kCu − kfiller ) − kfiller s

0.6 mm を適用する。デバイスサーマルパットのサイズより
縦方向ビア個数は 5 個，横方向ビア個数は 9 個が最大数と..............................(8) (15)なるため，ビア合計個数を 45 個とする。サーマルビア群全体の熱抵抗via を(11)式より求めると約 6.7 K/W となる。よ

ここで，tPTH はビア側面の銅箔厚，kCu は銅の熱伝導率，って，(7)式より計算した放熱経路で満たすべき熱抵抗 4.6

kfiller はビア内部に充填される物質の熱伝導率である。サーK/W 以上となり，条件を満足できない。

マルビア 1 つあたりの熱抵抗via_n は(9)式で表される。
2 3 ( s + f ) kFR4〈3･3〉 熱抵抗低減に有効な放熱構造

2via,n =4 kCutPTH (f − tPTH ) +  kfiller (f − 2tPTH ) 2

4tPCB...... (11)
2
(
f
−
t
)
Cu PTH
PTH +  kfiller (f − 2t PTH )  N via

4 k t

表 3 に，本稿でのサーマルビア熱抵抗の計算に必要な各体に占める割合が高いため，低減が重要である。PCB 部の2tPTH ( s + 2tPTH )( kCu − kfiller )............................................ (10)32
( s + f ) N via kFR4
2

ビア群全体の熱抵抗は(9)式に(10)式を乗じ，(11)式で表さ

07BA の Tjmax と Rth(j-c)を表 2 より用いると，デバイスのケー〈3･2〉 サーマルビアによる放熱

tPCB

PCB における

サーマルビア適用以外の熱抵抗低減手法として，(1)基板厚.............(9) (15)みの低減(2)高熱伝導材料の埋込が考えられる。このう

ち，基板厚みの低減は，基板強度が低下し取り扱い時のハkFR4 は基板の絶縁材料である，FR4 材の熱伝導率である。

ンダクラック等の原因となるため限度がある。そのため，(9)式は熱抵抗評価のため同体積の FR4 材熱抵抗で基準化さサーマルパッドにあたる箇所に穴を設け，熱伝導率の高いれており，同体積の FR4 材熱抵抗FR4 はビアの個数 Nvia を部材を埋め込むことが効果的で実装可能な選択肢となり得

用いて(10)式で表される。

る。放熱構造の差異による熱抵抗低減効果比較のため，次5

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）に示す(a)-(c)の 3 パターンで比較を行う。図 6 に，各放熱構Surface Mounted Device

造の概要を示す。

Solder

PCB(a) サーマルビアのみ: 図 6(a)(b) ヒートスプレッダを適用し TIM 面積拡大: 図 6(b)tHeatsink

Thermal via array(c) 銅ブロックを基板に埋め込み: 図 6(c)TIM(a) Thermal via only.

ここで，放熱構造の各部の持つそれぞれの熱抵抗は，各Surface Mounted Device

Solder

部材の熱抵抗と寸法から，次の(12)式より求められる。
PCB

d
Rth =
............................................................... (12)k (w l)t
Heat spreader
SolderHeatsink(12)式において d は部材の厚さ，w は幅，l は長さ，k は体TIM(b) Thermal via with heat spreader.

積熱伝導率である。このとき放熱構造(a)，(b)の PCB 部とSurface Mounted Device

TIM における合計の熱抵抗は(13)式で，放熱構造(c)におけPCBる合計の熱抵抗は(14)でそれぞれ表される。

Soldert

CopperHeat spreader

Rth_a(PCB&TIM) = via +dTIM(a, b)

kTIM ( wTIM(a, b)  lTIM(a, b) )dspreaderkCu ( wspreader  lspreader )+Heatsink

TIM(c) Copper block with heat spreader.
Fig. 6. Thermal structure on PCB.
Table 4. Parameters of thermal components.

d Cu
Rth_c(PCB&TIM) =kCu ( wCu  lCu )+Solder............ (13)d TIM(c)............... (14)kTIM ( wTIM(c)  lTIM(c) )〈3･4〉放熱構造の差異による熱抵抗低減効果

各構造

Thickness of copper blockd Cu

1.5 mmWidth of copper blockw Cu

3.0 mmLength of copper block

l Cu

10 mm

Thermal conductivity of TIM

k TIM

3.5 W/(m·K)の差異による熱抵抗低減効果を，(13)，(14)式による算出及Thickness of TIM (a)d TIM(a)0.7 mmび実機での熱抵抗測定により検証する。表 4 に，適用するThickness of TIM (b & c)d TIM(b,c)

0.6 mm

各部材のパラメータを示す。TIM には 6500H-10(3M)を使用

Width of TIM (a)w TIM(a)5.0 mmし，構造(b)と(c)のヒートスプレッダとしては銅板を使用す

Width of TIM (b & c)

w TIM(b,c)

25 mm

る。

Length of TIM (a)l TIM(a)10 mmLength of TIM (b & c)l TIM(b,c)

25 mm

図 7(a)に測定に使用した熱抵抗測定用基板を，(b) に熱抵
抗測定時の構成を，(c)に測定環境をそれぞれ示す。熱抵抗

Thickness of heat-spreader

d spreader

2.0 mmの測定には，選定したデバイス PGA26E07BA 単体を実装可

Width of heat-spreader

w spreader

25 mm

能なフットプリントを設けた測定用基板を使用する。熱抵

Length of heat-spreader

l spreader

25 mm

抗測定時は基板表面に熱源を配置し，基板裏面に TIM を介とを示す。サーマルビアを適用した(a)と(b)の場合，熱抵抗

してヒートシンクを実装する。熱源から既知の熱流を与えはビア内部に充填される材質の熱抵抗に大きな影響を受けた際の熱源とヒートシンクの温度を熱電対で測定し，温度る。そのため図 8 では，ビア内部にハンダが浸透していな

差と熱流から熱抵抗を算出する。熱源には，デバイスと同い場合をハンダ充填率 0%，ビア内部が全てハンダで満た程度の大きさの表面実装の抵抗を使用する。熱源周囲は断された場合を 100%とし，設計値にて熱抵抗のとりうる範

熱材で覆うことで表面から雰囲気への直接の熱流を抑制す

囲を矢印で示す。

る。サーマルビアの構造を持つケース(a), (b)では熱抵抗が熱抵抗設計値は，ハンダ充填率 0%におけるサーマルビ

高いため 5 W，熱抵抗の低い銅ブロックを用いるケース(c)アのみのケース(a)に対し，ヒートスプレッダを適用し TIM

では 20 W を抵抗で発生させ，既知の熱源として測定を行の面積を拡大したケース(b)で約 35%の熱抵抗低減効果が見う。測定において，基板をヒートシンクに固定する圧力に込まれる。また，ヒートスプレッダと銅ブロックを適用しより TIM の厚みが設計値から変化することを防ぐため，測たケース(c)では，ケース(a)と比較して約 96%の熱抵抗低減

定用基板のヒートシンクへの固定にはスペーサーを使用が見込まれ，差分である約 61%が銅ブロック埋め込みによし，TIM とヒートシンク間に 0.1-0.2 mm 間隙を設ける。ス

る熱抵抗低減効果となる。

ペーサーにより生じる間隙には TIM と同じ体積熱伝導率を

熱抵抗測定結果では，ケース(a)と比較してケース(b)では持つシリコングリス(G777, 3.5 W/(m∙K)，信越シリコーン工

約 62%，ケース(c)の適用でさらに約 30%の熱抵抗低減効果

業) を充填し，グリスの厚み分を TIM の厚みに加算して熱を確認した。合計で約 92%の熱抵抗低減であり，設計値と抵抗の理論値を算出する。

同等な熱抵抗低減効果を確認した。一方，ケース(a)と(b)，図 8 に，各放熱構造における熱抵抗の設計値と測定結果
6

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）

Thermal resistance Rth(case-heatsink) K/W

8 mm

14.0

Copper block

Thermal via array

SFR : Solder Filled Ratio

12.0

TIM

10.0

8 mm
(a) Thermal via

Copper block+(c)
Spreader(b) Via + Spreader(a) Measurement board.
Styrofoam

Thermal via(w/o solder)

8.0

0%

6.0

Thermal via(filled solder)

2.0
(a)

Heater

Thermocouple

92 %

SFR

100%

4.0

0.0

62 %

(b)
Designed

(c)

(a)

(b)
Measured(c)Fig. 8. Measurement result of thermal resistance.
PCB
Heatsink

Thermocouple

S1

S3

Lr

Cr

TIM

VDC

RL

CDC

(b) Measurement structure.

Cp1
S2

S4

Cp3
VDC3/4

VDC/4

VDC/4
Cp2

Cp4

(a) vinv: positive
Styrofoam

S1

Measurement board

S3

Lr

Cr

Thermocouple

VDC

RL

CDC

Heatsink

Cp1

Cp3
VDC/4

(c) Measurement site.

S2

S4

Fig. 7. Thermal resistance measurement.

VDC3/4

VDC/4
Cp2

Cp4

(b) vinv: negative
Fig. 9. Parasitic capacitor with heat-spreader and heatsink.

ケース(b)と(c)を比較した際の熱抵抗低減効果の比率は，設計値と測定値とで乖離が見られる。
低減効果比率の乖離原因は，測定に使用したサーマルビ

トシンクとの間に寄生容量が形成される。各デバイスは 1

アにおけるハンダ充填率により説明できる。設計においてつのヒートシンクに実装されるため，各寄生容量はヒート

ケース(a)でのハンダ充填率を 0%，ケース(b)でのハンダ充

シンクにより接続される。ここで，各寄生容量は同一のキ

填率を 100%とすると，熱抵抗はそれぞれ約 10.7 K/W，約ャパシタンスであるとする。Cp2, Cp4 の両端電圧は，インバ

4.4 K/W となる。熱抵抗低減効果は約 59%となり，測定結ータの出力電圧の極性が変化した場合でも常に一定とな果と同等の低減効果比率となる。

る。そのため，インバータ出力電圧の変化により充放電されるのは Cp1，Cp3 のみとなる。

測定におけるサーマルビアハンダ充填率の差異は，測定用基板実装方法の差異に起因すると考えられる。ヒートス

ここで寄生容量 Cp1, Cp3 は，インバータのデッドタイム期

プレッダ適用のケース(c)では，ヒートスプレッダの熱容量

間中に負荷電流の一部が流れることで充放電される。Cp1,が大きいため，ハンダ付け時に基板とヒートスプレッダを

Cp3 の充放電がデバイス ZVS 動作に与える影響を考慮する

十分予熱した上で実装した。そのため，ハンダ充填率が予必要があるため，放熱構造別にヒートスプレッダを介した熱無しの場合と比べて大幅に高まり，熱抵抗低減効果比率

寄生容量の測定を行う。

の差異が生じたものと考えられる。サーマルビア適用時の寄生容量の測定は図 6(a)-(c)と同一構成，表 4 と同じパラ

熱抵抗は実装により大幅に左右されることから，ワースト

メータの部材を適用し，3.4 章で熱抵抗測定に使用した基板

ケースを想定した熱抵抗設計が必要と言える。

に よ り 測 定 す る 。 ネ ッ ト ワ ー ク ア ナ ラ イ ザ E5061B〈3･5〉 放熱構造と寄生キャパシタンス(Keysight)による 1 ポート反射法により，基板上面からヒー

ヒートスプ

トシンクまでの寄生容量を測定する。

レッダの適用により，ヒートシンクとヒートスプレッダ間には寄生容量が形成される。図 9 に，形成される寄生容量

図 10 に，各構成での寄生容量測定結果を示す。ヒートスとその電位差をインバータ出力電圧により場合分けして示プレッダと絶縁シートを含めた TIM 部の面積が同一である

す。本稿で選定したデバイスはサーマルパッドがソース端

ケース(b)，(c)は，PCB 部分の構造によらず寄生容量がほぼ子と接続されているため，各デバイスのソース端子とヒー一致する結果が得られた。一方，ヒートスプレッダの有無が異なるケース(a)では，寄生容量が大幅に小さい。
7

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）

70

合半分となるため，寄生容量充放電にかかる電荷量は，60

Parasitic capacitance Cp pF

ここで，Cp1 と Cp3 の合成容量は Cp1 と Cp3 が同一容量の場(15)式で表される。
CpVDC
Qp =
.................................................................. (15)2(c)の構成における寄生容量は 6.78 MHz において 64.7 pF であり，デッドタイム期間中に寄生容量を充放電する電荷量
Qp は 9.7 nC となる。デバイス出力容量に蓄えられる電荷量

50
40
30

(a) Only via

20(b) Via + spreader(c) Cu-block + spreader

100Qoss に対して無視できない大きさの電荷量であり，ZVS 動

0.1

1Frequency f MHz

作に与える影響を考慮する必要がある。

4.

M ain circuit

インバータ方形波運転時，各スイッチでの ZVS 動作達成

DC link voltageには負荷電流に応じたデッドタイム期間の設定が重要となる。ここで，図 1(b)における出力電圧 vinv を，デッドタイム
期間を除いた方形波出力として考える。インバータ出力電圧の基本波最大値 Vinv_max は，基本波に対するフーリエ級数
展開より(16)式で表される。

2

=



V DC

300 V

Switching frequency

fs

6.78 M Hz

Output charge of GaN-FET

Q oss

38 nC

Drain-source capacitanceC ds

130 pF

Parasitic capasitance at heatsink

Cp

65 pF

Load

T

4VDC

10

Fig. 10. Measurement result of parasitic capacitance.
Table 5. Simulation parameters.

デバイス ZVS 動作

8 4
Vinv_max =  VDC sin(t ) dt
T td

6.78 MHz...................................... (16)Resonant inductanceLr

5.8 μH

Resonant capacitanceCr

100 pF定する。と，デバイスの Qoss の充放電に必要なデッドタイ

cos( ftd )ム td_qoss は(21)式で表される。

また，インバータ出力電流の瞬時値は(17)式で表される。

td_qoss =i(t ) = I peak sin(t + f ) ........................................................ (17)  2 fZ LQoss sin −1  V sin (f )  .................................... (21)

 DC

1

ここで，f は出力電圧に対する出力電流の位相差であり，

3.5 章における，ヒートスプレッダとヒートシンク間に形成

出力電圧位相の基準はデッドタイム期間の中心である。出される寄生容量を考慮すると，負荷電流により充放電され力電流の最大値 Ipeak は，インバータ出力電圧の基本波最大る電荷は Qoss と寄生容量に充放電される Qp との和となる。

値 Vinv_max と負荷のインピーダンス ZL を用いて(18)式で表さ

そのため，合計した寄生容量の充放電に必要なデッドタイれる。

ム td_Q は(22)式となる。

I peak =Vinv_max
ZL

td_Q =............................................................... (18)  2 fZ L ( Qoss + Qp )  ............................ (22)sin −1 
VDC sin (f )1

デッドタイム期間中に各デバイスの出力容量 Coss を充放電導出した(22)式について，回路シミュレーションによりする電流は，図 3(b)及び(d)より出力電流 i(t)の半分となる。

その妥当性を確認する。シミュレーションには Plexim 社のそのため，出力容量 Coss に充放電される電荷量 Q は，出力

PLECS を使用し，回路構成は図 9 の構成を適用する。FET

電流 i(t)の積分値の半分として(19)式で表される。

の理想モデルと並列に出力容量 Coss を模擬したコンデンサを接続し，データシートから読み取った動作電圧での Qoss

td

Q=−

1 2
i ( t ) dt
2 td
−

=−

I peak

2を直流リンク電圧 VDC で除した値を適用する。表 5 にシミ............................................... (19)ュレーションにおいて用いた各定数を示す。
図 11(a)と(b)に負荷抵抗 RL が 10 Wのシミュレーション結

sin(f )sin( ftd )果を，(c)と(d)に，負荷抵抗 RL が 20 Wのシミュレーション

ここで符号を負とするのは，遅れ位相の場合の電荷量を正結果を示す。それぞれ，(22)式を用いて算出したデッドタととるためである。(16)，(18)，(19)式より，デッドタイム

イムは，10 Wの際が 5.3 ns, 20 Wの際が 11.9 ns である。図 11

期間に Coss を充放電する電荷量 Q は(20)式となる。
V
Q = − 2 DC sin(f )sin(td ) ............................................ (20) fZ L

より，算出したデッドタイム以上の時間をデッドタイムとここで，(20)式をデッドタイム td について解き，デッドタ

以上より，寄生容量の充放電に必要なデッドタイム td_Q を

イム期間中に充放電される電荷量 Q をデバイスの Qoss と設表す(22)式の妥当性を確認した。

して設定した場合 ZVS 動作を達成し，算出値を下回る時間を設定した場合 ZVS 動作を達成しないことが確認できる。

8

IEEJ Trans. ●●, Vol.●●, No.●, ●●●4.5 ns

Drain-Source voltage
vds V

vds1

vds2

20 ns/div

300
250
200
150
100
50
0

vds1

vds2

11.5 ns

20 ns/div(a) RL: 10 W, dead-time: 4.5 ns (Designed dead-time: 5.3 ns).

(c) RL: 20 W, dead-time: 11.5 ns (Designed dead-time: 11.9 ns).
Drain-Source voltage
vds V

300
250
200
150
100
50
0

Drain-Source voltage
vds V

Drain-Source voltage
vds V

MHz 帯 kW 級インバータ実装法（山口正通，他）

300
250
200
150
100
50
0

vds1

5.5 nsvds2

20 ns/div

300
250
200
150
100
50
0

vds1

vds2

12.5 ns

20 ns/div(b) RL: 10 W, dead-time: 5.5 ns (Designed dead-time: 5.3 ns).
(d) RL: 20 W, dead-time: 12.5 ns (Designed dead-time: 11.9 ns).
Fig. 11. Simulation result of ZVS operation.

5.

実機検証

Output terminal

図 12 に，本稿で検討したデバイス選定からデッドタイム
設定までの実装法に基づき実装した，WPT システム向け高周波インバータ試作器の外観を示す。デバイスの放熱構造

Input terminal

は，銅ブロックとヒートスプレッダを用いる図 6(c)の構造を適用し，各パラメータは表 4 と同等に実装した。また，

200 mm

215 mm

ヒートシンクとヒートスプレッダ間の寄生容量 Cp は 3.5 章で測定した値を適用する。
表 6 に，実機検証における実験条件を示す。測定には，
縦軸分解能 12 bits，サンプルレート 6.25 GS/s を有するオシFig. 12. Prototype circuit.

ロスコープ MSO58(Tektronix)を使用し，電圧測定には 800-

Table 6. Experimental condition.

MHz 帯域の光絶縁プローブ TIVH08(Tektronix)，電流測定に

M ain circuitは 120 MHz 帯域の TCP0030A(Tektronix)を用いる。本稿で採DC link voltage

用したデバイス PGA26E07BA のターンオフ時間は表 2 より
2.4 ns である。周波数に換算し約 417 MHz とすると，差動プローブの帯域は約 2 倍確保されており適切な電圧測定が

V DC

300 V

Switching frequency

fs

6.78 M Hz

Deadtime

td

21 ns

Load

可能と言える。また，本稿での負荷は共振負荷であり，電流の測定対象周波数は 6.78 MHz である。電流プローブの帯域は 17 倍以上であり適切と言える。
図 13 に，6.78 MHz でのインバータ動作波形を示す。vgs1
は図 1 に示す S1 のゲート-ソース間電圧，vds1 は S1 のドレイ
ン-ソース間電圧，vout はインバータ出力電圧，iout はインバ

0ータ出力電流である。インバータ出力電圧 vout は，出力端0子直近に設けた測定用端子にプロービングし観測した。

Resonant inductanceLr

5.8 μH

Resonant capacitanceCr

100 pF

Load resistanceRL

16.7 Ω

vgs1

10 V/divvds1

200 V/divvinv_out

200 V/div0

出力電圧に対する出力電流の位相は，表 6 に示す負荷のパラメータより時間換算で遅れ約 15 ns であり，観測した出
力電圧と出力電流のゼロクロス点の時間差約 15 ns と一致す

0る。また，実機で ZVS 動作達成に要したデッドタイム 21 nsを適用すると，(16)，(18)式より電流最大値 Ipeak は約 16.7A

10 A/diviout

20 ns/div

Fig. 13. Experimental waveform.

となる。観測波形の電流振幅最大値は 16.3 A であり，出力

一方，寄生容量の充放電に必要なデッドタイムの理論値

電流の位相，振幅とも理論通りの結果が得られた。

td_Q は(22)式と表 6 の定数より 8.9 ns であるが，実機ではここで，インバータ出力電圧と出力電流との積の 1 周期

ZVS 動作達成に約 21 ns を要した。この原因としてはデバ

平均より算出した出力電力は 2.7 kW，直流側の入力電力はイスターンオフ時間 tf とターンオフ遅延 td(off) が挙げられ

2.8 kW である。観測波形からの換算値のため参考値である

る。算出したデッドタイム td_Q にターンオフ時間 tf と遅延

ものの，変換器効率は約 96.4%である。

時間 td(off)を加算すると 16.8 ns となる。実機での所要デッド
9

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）

100

ドタイムを真値とした誤差率は約 20%である。

80

Device package
temperature Tpac

タイムとの差は約 4.2 ns と概ね一致し，実機での所要デッ
図 14 に，試作インバータを 2.7 kW 出力で連続運転した
際のデバイス表面温度を示す。温度測定はパッケージ表面に熱電対を接触させ，パッケージサイズ大に切り出した自己粘着性放熱材(6500H-103M: 3M)を上から密着させる形で

87

60
40
27

20
0

実装した。温度は，運転開始のおよそ 20 分後より約 87 ℃で飽和し，雰囲気温度に対する温度上昇 ΔT は 60 K であ

10

20
30
40
Operation time min.

50

60

Fig. 14. Temperature of device package.

る。実際のジャンクション温度はパッケージ温度より高くなるものの，パッケージ温度が表 2 におけるジャンクショ
ン温度の許容値に対して十分低いため，安全な連続運転動(8)作を実現していると言える。
以上より，MHz 帯で考慮すべき要素に着目した回路設計と実装法を適用した試作器により，MHz 帯 kW 級出力を有(9)するインバータの連続運転を実現した。

6.

まとめ

(10)

本論文では，MHz 帯で運転する WPT システム向け kW 級
電力変換回路の設計指針と適用可能な実装法を，特に放熱(11)とソフトスイッチング動作に着目した設計と実機検証より明確にした。大容量化において重要となる放熱設計では，ヒートスプレッダと PCB 部への銅ブロック適用により熱抵(12)

抗を 90%以上低減可能であることを，設計と測定の両面より確認した。また，放熱構造により生じる寄生容量が ZVS動作に与える影響を実測を元に評価し，デバイスの出力容(13)量と合わせた合計の寄生容量充放電にかかるデッドタイム(14)を明らかにした。設計例を適用したインバータ試作器での実機試験より 6.78 MHz における 2.7 kW 出力での連続運転を確認し，放熱とソフトスイッチング動作に着目した設計(15)と実装法が MHz 帯 kW 級インバータの主回路設計指針なることを示した。

(16)

山

文
(1)
(2)

(3)

(4)
(5)

(6)

(7)

口

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K. Kusaka, R. Kusui, J. Itoh, D. Sato, T. Shijo, S. Obayashi, and M. Ishida :通 （学生員）1997 年 1 月 18 日生。2019 年 3月，東京都立産業技術高等専門学校創造工学専攻電気電子工学コース卒業。同年4 月，長岡技術科学大学大学院工学研究
科 5 年一貫制博士課程技術科学イノベー
ション専攻入学。現在に至る。主に，非接触給電システム向け高周波電力変換回路の研究に従事。

貴 （正員） 1989 年 11 月 23 日生。2013 年 3月長岡技術科学大学電気電子情報工学課程卒業。同年 4 月同大学大学院工学研究科 修士 課程電 気電子 情報 工学 専攻 に進学。2017 年 9 月から 2018 年 2 月まで Swiss
Federal Institute of Technology in Lausanne(EPFL)に Trainee として所属。2018 年 3月，長岡技術科学大学大学院博士後期課程修了。博士（工学）。同年 4 月より長岡技術科学大学産学官連携研究員。2022 年 4 月より助教。現在に至る。主に電力変換回路の研究に従事。
渡

10

辺

大

IEEJ Trans. ●●, Vol.●●, No.●, ●●●MHz 帯 kW 級インバータ実装法（山口正通，他）

祐 （正員） 1989 年 2 月 3 日生。2013 年 3月，長岡技術科学大学大学院工学研究科
修士課程修了。同年 4 月，同大学大学院
博士後期課程エネルギー・環境工学専攻入学。2015 年 12 月から 2016 年 6 月まで
Swiss Federal Institute of Technology in
Lausanne (EPFL)に Trainee として所属。同
年 3 月，長岡技術科学大学大学院博士後期課程修了。博士（工学）。2016 年 4 月より、長岡技術科
学大学産学官連携研究員、2018 年 4 月より助教、2021 年 11月より特任講師。現在に至る。主に非接触給電システム，
太 陽 光 発 電 向 け 電 力 変 換 回 路 の 研 究 に 従 事 。 IEEE
member，自動車技術会会員。
日下佳

一 （上級会員） 1972 年 1 月 6 日生。1996 年
3 月，長岡技術科学大学大学院工学研究科
修士課程修了。同年 4 月，富士電機（株）入社。2004 年 4 月，長岡技術科学大学電気系准教授。2017 年 4 月，同大学電気系教授。現在に至る。主に電力変換回路，電動機制御の研究に従事。博士（工学）（長岡技術科学大学）。2007 年第 63 回
電気学術振興賞進歩賞受賞。2010 年 Takahashi Isao Award(IPEC Sapporo)，第 58 回電気科学技術奨励賞，2012 年インテリジェントコスモス奨励賞，2014 年，2016 年電気学会産業応用部門論文賞，2017 年文部科学大臣表彰・科学技術賞(開発部門)，2018 年第 4 回永守賞，受賞。 IEEE Senior
member，自動車技術会会員。
伊

東

淳

11

IEEJ Trans. ●●, Vol.●●, No.●, ●●●