MHz 帯 kW 級連続運転を実現するインバータ実装法
学生員

山口 正通

正

員

渡辺 大貴

正

員

日下

佳祐

上級会員

伊東

淳一

(長岡技術科学大学)
Implementation Method of Inverter Circuit for Mega-hertz and Kilo-watts Operation
Masamichi Yamaguchi, Student Member, Hiroki Watanabe, Member, Keisuke Kusaka, Member,
Jun-ichi Itoh, Senior member (Nagaoka University of Technology)
This paper discusses an implementation method of a high-frequency and a high-power inverter for a WPT system.
The implementation of circuit under mega-hertz operation is complex. Thus, a circuit designer should consider an
influence of a parasitic components on devices and a Printed Circuit Board (PCB), an operation of the power devices,
and a heat dissipation of devices to increase the output power especially over a few kilo-watts. An implementation
flow of inverter circuit and an experimental result of continuous operation in 6.78 MHz, 2.1 kW output are shown.
キーワード：高周波インバータ，非接触給電システム，ゼロボルトスイッチング，熱設計

Keywords：High-frequency inverter, Wireless power transfer system, Zero voltage switching, Thermal design

1.

し，MHz 帯における電力変換回路の実装法として体系的にはじめに検討している例は稀である。文献[7]では，GaN デバイスを

電気自動車(Electric Vehicle : EV)や電動小型モビリティの用いた 13.56 MHz 帯のΦ2 級インバータにおいて，パラメ

給電方式として，給電ケーブルを使用する有線式が広く用ータ設計法と 800 W 出力の実機検証が行われている。しかいられている。しかし，大容量化に伴い給電ケーブルの発し，主回路の実装技術については触れられていない。

熱が問題となる (1)ため，給電ケーブルを必要としない非接本論文では，MHz 帯における kW 級電力変換回路を実現

触給電(WPT: Wireless Power Transfer)システム(2-3)の開発が期する実装法に主眼を置き，考慮すべき要素と実際に適用可待されている。これまで WPT システムでは，特に EV 向け

能な実装技術について検討する。アプリケーションとしてとして 85 kHz 帯での標準化(4)が進められている。しかし 85-

WPT システムへの適用を想定し，最も一般的なインバータ

kHz 帯のシステムでは，伝送コイルに使用する磁性体コア構成の一つであるフルブリッジ構成のインバータを検討例

により，大容量化時の重量増大が課題となる。

とする。デバイス選定からゲート駆動回路，ゼロボルトス

そこで近年，ISM 帯(Industrial scientific and medical band)

イッチング(Zero Voltage Switching : ZVS)動作と放熱設計にの中でも MHz 帯である，13.56 MHz, 6.78 MHz を適用した至る一連の実装において，検討すべき要素と優先順位の一WPT システムが盛んに検討されている(5-9)。MHz 帯 WPT シ

例を示すことで MHz 帯を適用するインバータ設計指針の一

ステムにおける半導体電力変換回路には高速なスイッチンつとする。特に，表面実装の半導体デバイス放熱においてグ動作が要求されるため，窒化ガリウム（GaN）を用いた

熱抵抗低減に有効な実装手法を，理論計算及び測定によりパワー半導体デバイスが適用される場合(7-9)が多い。

検討する。最後に，検討した実装法を適用したインバータ

GaN デバイスを適用し MHz 帯で動作を行う電力変換回路

試作器により，その有効性を検証する。

の設計や実機実装では，従来の kHz 帯で動作する電力変換2.

回路に対して考慮すべき技術的要素が増える。また，それ寄生成分を考慮したデバイスと電流経路

らの要素は互いに関連するため，複数の技術的要素を踏ま〈2･1〉 パワー半導体デバイス寄生成分と選定えた上で設計と実装を行う必要がある。しかし，実際の実めに要求される回路仕様に基づき適用するパワー半導体デ装においては，試作と実機試験を繰り返して試行錯誤的にバイスを選定する。表 1 に本稿における回路仕様を示す。

行う場合が多く，MHz 帯における kW 級以上の電力変換回

DC リンクの定格電圧を 300V とするため，その 2 倍にあた路の設計や研究開発を行う上で障壁となっている。また，

る耐圧 600 V 級のパワー半導体デバイスを選定する。電流

試行錯誤的に得られた実装技術の知見やノウハウを俯瞰

容量と動作周波数より，GaN-MOSFET を選定する。

1

はじパワー半導体デバイスは高速スイッチング動作時，デバが，インバータの出力端ではターンオン時の ZVS 動作のた

イスの端子が持つ寄生成分の影響が顕著となる。そのため出力電流は出力電圧に対して遅れ位相となるよう制御しめ，寄生成分低減の観点から表面実装（Surface Mounted

なくてはならない。

Device：SMD）パッケージの製品を選定する。表 2 に，ド

ここで，図 1(b)に示すデッドタイム期間中，デバイス出レイン-ソース間の耐圧 VDSS が 600 V 程度，ドレイン電流 ID

力容量 Coss を充放電する電流が各レグ間を通流する経路での最大連続が 20 A 程度の GaN デバイスの，特性の一部を流れる。両レグ間を結ぶ DC リンク配線長が長い場合，Coss示す。表 2 におけるディスクリートパッケージのデバイス

充放電時に通流する電流はレグ間のループにより形成されは，ノーマリーオフ特性実現のために内部で低圧 MOSFET

る寄生インダクタンスの影響を受ける。そのため，レグ間がカスケード接続されているためリカバリ電荷量 Qrr がゼロのループが小さくなるよう PCB を設計する必要がある。

でない。そのため，損失の観点からも SMD パッケージの製

また，MHz 帯の電流が流れる経路では表皮効果により配品を選定することが適切であるといえる。また，デバイス

線の抵抗値が増大する。ここで，表皮効果により電流が偏ターンオン時の ZVS 動作達成には，出力容量 Coss が小さいって通流する表皮深さ δ は，(1)式として知られている。

デバイスが望ましい。加えて，ターンオフ時の ZVS には，=

ターンオフ時間 tf が短いデバイスが適する。そのため本稿.................................................................. (1).
 fでは，一例として PGA26E07BA(Panasonic)を選定する。

ρ は材質の抵抗率，μ は透磁率，f は周波数を表す。ここ〈2･2〉 PCB 寄生成分と電流経路

デバイス選定後，で，表皮深さ δ を考慮した際，PCB 上の電流経路にあたる

デバイスを実装する PCB の設計を行う。デバイスのサージ

銅箔パターンに求められる最小のパターン幅 w は，(2)式で電圧抑制に着目すると，パワーループの面積が小さくなる
ギーを吸収する考え方は従来の電力変換回路設計と同じで

表される。
1
w=
Spattern + 4 2 − t ............................................. (2).
2ある。一方，損失低減の観点から，デバイスは 3.2 章で検

ここで，Spattern は所望の電流を通流可能な断面積，t は銅箔討する ZVS 動作を達するよう運転する。そのため MHz 動のパターン厚である。特に電流容量確保を目的として厚銅作の電力変換器では，ハードスイッチング時にサージ電圧

基板を適用する場合，表皮深さを考慮した上で所望の電流を引き起こすパワーループ以上に，ZVS 動作に関する電流を通流可能なパターン幅を満たす設計が求められる。

(

ようスナバ回路を配置し，ループインダクタンスのエネル経路に着目する必要がある。

3.

図 1 に，フルブリッジ構成のインバータにおいて出力電)デバイス駆動選定した FET を適切に動作

流極性が正の時の電流経路を，図 2 に，インバータ方形波〈3･1〉 ゲート駆動回路

運転時の各スイッチ S1-S4 のスイッチングパターン，デバイ

させる上で，ゲート駆動回路の重要度は極めて高い。特にTable 1. Design requirement.
Rated powerP
2.1 kWスのドレイン-ソース間電圧，インバータ出力電流，またその位相差の概略をそれぞれ示す。インバータ出力端は WPT

DC link voltage

システムを模擬するため RLC 直列共振回路で表現していSwitching frequency
る。WPT システムでは，コイル端では力率 1 動作となる
Table 2. Parameters of each devices.
* tj =25 ℃, ** VDD =400 V

Rated
voltage

V DC

300 V

Fs

6.78 M Hz

Rated
Junction
OnRise timecurrent tempereture resistance

Fall time

OutputReverse
Thermal Package
charge recovery charge resistancetype

Product Name

VDSS

ID *

Tj

RDS(on) *tr * **

tf * **

Qoss * **Qrr * **PGA26E07BA (Panasonic)

600 V

26 A

150 ℃

56 mΩ

5.6 ns

2.4 ns

45 nC

0 nC

1.3 K/W

SMD

GAN080-650EBE (Nexperia)

650 V

29 A

150 ℃

60 mΩ

4.0 ns

4.0 ns60 nC-0.52 K/W

SMD

TPH3206PS (Transphorm)

600 V

17 A

175 ℃

150 mΩ

4.5 ns

4 ns

29 nC

54 nC

1.55 K/W

TO-220TP65H035G4WSQA (Transphorm)

650 V

47.2 A

175 ℃

35 mΩ

10 ns

10 ns

150 nC

150 nC

0.8 K/W

TO-247

S1

VDC

S1

S3
Lr

CDC

Cr

VDC

Rth(j-c) **

S3
Lr

CDC

RL

RL
S2

Cr

S2

S4

S4

(a) Output current is positive (S1 & S4: ON).
(b) Dead-time with positive current.
Fig. 1. Current flow of full-bridge inverter.
2

Gate signal

高速なゲート駆動では，入力容量 Ciss の充放電と，対向アームのハードスイッチング時に帰還容量 Cgd を通してゲー
ト容量 Cgs が充電される誤点弧対策が必要となる。
図 3 に，高速に入力容量 Ciss を充放電可能なゲート駆動
ドアップコンデンサ Cs は，ターンオン時ゲート抵抗 Rig をバイパスし Ciss を急速に充電する。また，ターンオフ時 Rgoffを介して Ciss を急速に放電する。オフ時には，Cgs に対してードアップコンデンサ適用時の各素子定数は，ゲート端子の定格電流とゲートドライブ IC の電圧より決定する(10)。
ZVS 動作に必要なデッドタイム〈3･2〉

vds2, vds3

Ipeak
Time std /2 td /2

インバータ



td

Fig. 2. Current flow and ZVS operation.

イスの負荷電流に応じたデッドタイム時間の設定が重要と

GaN-FET

Rig

Cgd

なる。ここで，図 2 におけるインバータ出力電流の瞬時値
VCC

を，(3)式で表す。

OUT L

Cds

Rgoff
Rpd

Gate Drive IC

出力電圧に対する電流の位相差である。出力電流の最大値

Cgs

Cs

GND

出力電圧位相の基準はデッドタイム期間の中心とし， はGND

Fig. 3. Gate drive circuit with speed-up capacitor (10).

Ipeak は，インバータ出力電圧の基本波最大値 Vinv_max と負荷のインピーダンスの大きさ ZL を用いて，(4)式で表され(8)式で表される。

る。

ZL

Rgon

OUTH

i(t ) = I peak sin(t +  ) .................................................. (3).

Vinv_max

VDC
Time s方形波運転時に各スイッチを ZVS 動作するためには，デバ

I peak =Time svds1, vds4

Outputcurrent A

Cs が並列に接続されるため，誤点弧防止に寄与する。スピTime sS2, S3

Drain-Source
voltage V

回路の一例を示す。ゲート抵抗 Rig に並列接続されるスピー

S1, S4td =.............................................................. (4).

  2 fZ L Q oss sin −1  V sin ( )  ............................................ (8).

 DC

1

導出した(8)式について，回路シミュレーションによりそインバータ出力電圧の基本波振幅は，デッドタイム期間をの妥当性を確認する。シミュレーションには Plexim 社の除いた方形波出力とすると，基本波に対するフーリエ展開

PLECS を使用し，FET の理想モデルと並列に出力容量 Cossより(5)式で表される。

を模擬したコンデンサを接続する。シミュレーションに適用する Coss の値は，データシート上の Qoss を回路の動作電T

Vinv_max =8 4
VDC sin(t )dt
T td
2

=

4VDC



圧で除した値を適用する。表 3 に，シミュレーションにお........................................ (5).

いて用いた各定数を示す。
図 4(a)と(b)に，負荷抵抗 RL が 15 時のシミュレーショ結

cos( ftd )果を，(c)と(d)に，負荷抵抗 RL が 30 時のシミュレーショ

デッドタイム期間中に各デバイスの出力容量 Coss を充放電

ン結果をそれぞれ示す。(8)式を用いて計算したデッドタイする電流は，図 1(b)より出力電流の半分となる。そのたム以上の時間をデッドタイムとして設定した場合，ZVS がめ，出力容量 Coss に充電または放電される電荷量 Q は，出達成されることがわかる。以上から，ZVS 動作に必要なデ力電流の積分値の半分として(6)式で表される。

ッドタイム td を表す(8)式の妥当性を確認した。

td

Q=

1 2
i ( t ) dt
2 td
−

=

I peak

24.
................................................ (6).

デバイス放熱対策〈4･1〉 所要熱抵抗値

ZVS 動作する場合でもデバイスは導通損等により発熱するため，デバイスの放熱設計とsin( )sin( ftd )実装が重要である。放熱設計では，使用するデバイスのジ

ここで，Coss に蓄積される電荷量 Q は，(4)-(6)式より(7)式ャンクション温度最大値に基づき放熱経路に求められる熱となる。

抵抗を計算する。特に表面実装部品では，パッケージが小V
Q = 2 DC sin( )sin(td ) ........................................... (7).
 fZ L

さく放熱のために設けられるサーマルパッドも小さい。そのため，所望の熱抵抗値を実現するための適切な実装法を選択する必要がある。

ここで，(5)式をデッドタイム td について解き，デッドタイ
ム期間中に蓄積される電荷量 Q をデバイスの Qoss と設定す

図 5 に，デバイス放熱経路全体の熱抵抗等価回路を示

ると，デバイスの Qoss の充放電に必要なデッドタイム td はす。ここで，Tj はジャンクション温度，Ta は雰囲気温度，3

Drain-Source
voltage vds V

Table 3. Simulation parameters.
Main circuit
DC link voltage

V DC

300 V

Switching frequency

Fs

6.78 MHz

Parasitic capasitanceat drain-source of GaN-FET

C ds

130 pF.0 HCr

100.0 pF

Rth(j-c)はデバイスジャンクションからケースまでの熱抵抗，Drain-Source
voltage vds V

PCB とヒートシンク間に電気的絶縁のために挿入される絶縁材料（Thin Isolation Material : TIM）の熱抵抗，Rth(Heatsink)はヒートシンクの熱抵抗，PLoss はデバイス 1 つあたりで発+ Rth(PCB) + Rth(TIM) + Rth(Heatsink) ) + Rth(j-a)

Drain-Source
voltage vds Vth(j-c)vds1+ Ta (9).

(9)式において，Rth(j-a)は Rth(j-c)に比べて 10 倍以上である場

100

50 ns/div

0

300

vds1

vds2

200
100

50 ns/div

0

300

vds1

vds2

200
100

50 ns/div0
Time

合が多いため分母の括弧内は無視できるので，ジャンクシ(d) RL: 30 , dead-time: 14.5 ns (Designed dead-time: 14.0 ns).
Fig. 4. Simulation result of ZVS operation.

ョン温度は(10)式で求められる。

Tj = PLoss  ( Rth(j-c) + Rth(PCB) + Rth(TIM) + Rth(Heatsink) ) + Ta ...... (10).

Rth(j-a)tj

ここで，(10)式の Tj を，ジャンクション温度の絶対最大定

Ploss

格 Tjmax と温度に余裕を持つための安全係数 kt の積とする

Rth(j-c)と，デバイスのケースから雰囲気までの経路で満たすべき

ta
40

Rth(PCB) Rth(TIM) Rth(Heatsink)

Fig. 5. Equivalent thermal circuit.

合計の熱抵抗は(11)式となる。
k T −T
Rth(PCB) + Rth(TIM) + Rth ( Heatsink ) = t jmax a − Rth ( j-c) ....... (11).
PLoss

(

vds2

200

(c) RL: 30 , dead-time: 13.5 ns (Designed dead-time: 14.0 ns).

(9)式で表される。

(R

300

Time

生する損失値である。このとき，ジャンクション温度 Tj は

Tj = PLoss

50 ns/div0(b) RL: 15 , dead-time: 7.0 ns (Designed dead-time: 6.5 ns).

た熱抵抗，Rth(PCB) は PCB 部分における熱抵抗，Rth(TIM) はth(j-c) + Rth(PCB) + Rth(TIM) + Rth(Heatsink) ) Rth(j-a)

100

Time

Rth(j-a)はジャンクションから雰囲気までのパッケージを介し

(R

vds2

Time

Drain-Source
voltage vds V

Lr

Resonant capacitance

vds1

200

(a) RL: 15 , dead-time: 6.0 ns (Designed dead-time: 6.5 ns).

Load
Resonant inductance300

Top layerof PCB)

tPTH【設計例】雰囲気温度 Ta を 40 ℃，安全係数 kt を 0.8，発生する損失 PLoss を 15 W とする。今回選定した GaN デバイス

Holl area Via area

PGA26E07BA の Tjmax と Rth(j-c)を表 1 より用いると，デバイ

Fig. 6. Structure of thermal via on PCB.
Table 4. Parameters of PCB and thermal via.

スのケースから雰囲気までの経路で満たすべき合計の熱抵
抗は，(11)式より約 4.6 K/W 以下である。
〈4･2〉 サーマルビアによる放熱

PCB を介した放熱

Thermal conductivity of copper

k Cu

393 W/(m K)

Thermal conductivity of solder

k Solder57.3 W/(m K)

Thermal conductivity of air

k Air

0.026 W/(m K)として，デバイスのサーマルパッド部分の PCB にサーマル

Diameter of thermal via



0.3 mmビアを設けることが簡易な実装手法である。図 6 に，サーThickness of the via

t PTH

5 m

マルビアの概略図を示す。文献[11]では，熱抵抗低減に有Thickness of the PCBt

1.6 mm

効なサーマルビア個数とビア径について検討している。文Number of via

N via

35

献[11]の検討に基づくサーマルビア群全体の熱抵抗計算式

算した放熱経路で満たすべき熱抵抗 4.6 K/W 以上となり，を(12)式に示す。

条件を満足できない。

4t
via =
4 kCutPTH ( − tPTH ) +  k filler ( − 2tPTH )2 N via〈4･3〉 熱抵抗低減に有効な放熱構造.... (12)PCB における

熱抵抗低減手法として，(1)基板厚みの低減 (2)高熱伝導材

ここで，kCu は銅の熱伝導率，tPTH はビア側面の銅箔厚，

料の埋込はビア直径，kfiller はビア内部に充填される物質の熱伝導

基板強度が低下し取り扱い時のハンダクラック等の原因と率， t は基板厚さ，Nvia はビア個数である。

なるため現実的には困難である。そのため，サーマルパッが考えられる。このうち，基板厚みの低減は，

表 4 に，選定した GaN デバイスを実装する PCB におい

ド裏面にあたる箇所に穴を設け，熱伝導率の高い部材を埋て，サーマルビアの熱抵抗計算に必要な各定数を示す。ビ

め込むことが効果的で実装可能な選択肢となり得る。放熱

アは空洞であるとして(12)式よりサーマルビア群全体の熱構造の差異による熱抵抗低減効果の比較のため，3 パター

抵抗を求めると，約 8.7 K/W となる。よって，(11)式より計

ンでの比較を行う。図 7 に，比較を行う各放熱構造の概要
4

を示す。

Surface Mounted Device(a) サーマルビアを適用 : 図 7(a)(b) サーマルビアに代わり銅ブロック埋め込み : 図 7(b)(c) (b)にヒートスプレッダを適用し TIM 面積拡大 : 図 7(c)ここで，放熱構造の各部の持つそれぞれの熱抵抗は，各部tHeatsink

Thermal via array

Surface Mounted Device
PCB(b) Copper block.
PCB

tSoldertTIM.... (14).
+ via +kSolder ( wSolder  lSolder )kTIM ( wTIM(a,b)  lTIM(a,b) )tTIM

kTIM ( wTIM(a,b)  lTIM(a,b) )Rth_c(PCB&TIM)
tCuppertSolder
2+
kSolder ( wSolder  lSolder )kCupper ( wCupper  lCupper ) .......... (16).
tspreader+tTIM
kTIM ( wTIM(c)  lTIM(c) )〈4･4〉 放熱構造の差異による熱抵抗低減効果tHeat spreader

SolderTIM(c) Copper block with heat spreader.
Fig. 7. Structure of thermal structure on PCB.
Table 5. Parameters of thermal components.

tCuppertSolder+kSolder ( wSolder  lSolder ) kCupper ( wCupper  lCupper ) ............... (15).

kCu ( wspreader  lspreader )SolderCopperHeatsink

Rth_b(PCB&TIM)+

TIM

Surface Mounted Device

における合計の熱抵抗は，それぞれ(14)-(16)で表される。
Rth_a(PCB&TIM)=tHeatsink

熱伝導率である。このとき放熱構造(a)-(c)の PCB 部と TIM+

SolderCopper(13)式において t は部材の厚さ，w は幅，l は長さ，k は体積=

TIM(a) Thermal via.

材の熱抵抗と寸法から，次の(13)式より求められる。
tRth =............................................................ (13).
k (w l)=Solder

PCB

各構

Thickness of soldert Solder0.1 mmWidth of solder

w Solder3.0 mmLength of solderl Solder10 mm

Thickness of cupper blockt Cu

1.5 mmWidth of cupper blockw Cu

3.0 mmLength of cupper block

l Cu

10 mm

Thermal conductivity of TIM

k TIM

3.5 W/(m K)

Thickness of TIM

t TIM

1.0 mmWidth of TIM(a & b) w TIM(a,b)

5.0 mmLength of TIM(a & b) l TIM(a,b)

10 mm

造の差異による熱抵抗低減効果を，(14)-(16)式による計算

Width of TIM(c)w TIM(c)及び実機での熱抵抗測定により検証する。表 5 に，適用す

Length of TIM(c)l TIM(c)25 mm

る各部材のパラメータを示す。TIM は 6500H-10(3M)を使用

Thickness of heat-spreader

t spreader

2.0 mmし，構造(c)のヒートスプレッダとしては銅板を使用する。

Width of heat-spreader

w spreader

25 mm

測定において TIM と各部材との界面は，接触熱抵抗の影

Length of heat-spreader

l spreader

25 mm

25 mm

15.0

Thermal resistance Rth(case-heatsink) K/W

響を抑えるために TIM と同じ体積熱伝導率を持つシリコン
グリス（G777, 3.5 W/(m K), 信越シリコーン工業）を少量塗12.0

布し実装する。測定は，インバータ試作器の PCB において表面実装の GaN デバイス S1-S4 が実装される箇所に熱源を実装して行い，4 箇所の測定結果の平均値を熱抵抗の測定結果とする。熱源は，GaN デバイスと同程度の大きさの表
面実装の抵抗を用いる。熱源の周囲は断熱材で覆うこと
で，外部への熱流の流出を抑制する。熱源より既知の熱流を測定対象に与えた上で熱源とヒートシンク上面との温度差を取得することで，熱抵抗値を測定する。

Thermal via

9.0

TIM
6.0

Copper
Block

3.0
0.0

(a)

(b)
Designed

(c)

(a)

(b)
Measured(c)Fig. 8. Measurement result of thermal resistance.

図 8 に，各放熱構造における熱抵抗の計算値と測定結果とを示す。(c)の構造が最も低い熱抵抗値が得られた点は，も低い結果となった。サーマルビアの熱抵抗計算では，ビ

計算結果及び測定結果とで一致する。また，(b)および(c)

ア径や側面銅箔厚の変化が熱抵抗の計算結果に大きく影響

は，計算結果に比べて測定結果がおよそ 1.7 倍になった。

する。そのため，PCB 製造の精度が影響していることが考

計算結果より測定結果が増大する要因としては，実際に使えられる。また，実装時にビア内に意図せずハンダが浸透用した各部材の熱伝導率の差異や，計算時には無視した各し，熱抵抗が低減した可能性も考えられる。このことから部材の界面での接触熱抵抗が挙げられる。

も，サーマルビアの適用にあたっては基板製造や実装により熱抵抗が大幅に左右されるといえる。

サーマルビアを適用した(a)のみ，測定結果が計算値より

5

5.

Table 6. Experimental condition

実機検証

Main circuit

本稿で検討したデバイス選定から放熱構造までの実装法

DC link voltage

V DC

300 V

に基づいて，WPT システム向け高周波インバータの試作器

Switching frequency

Fs

6.78 MHzの実装を行った。ここで，デバイスの放熱は図 7(c)の構造

Duty

d

32%

Lr

5.8 H

Loadを適用した。表 6 に，実機検証における実験条件を示す。
図 9 に，6.78 MHz における 2.1 kW 出力連続運転時の波形

Resonant inductanceを示す。vgs1 は図 1 に示すフルブリッジ構成の S1 のゲート

Resonant capacitanceCr

100.0 pF

ソース間電圧，vds1 は S1 のドレイン-ソース間電圧，vinv_out

Load resistanceRL

16.7 

はインバータ出力電圧，iout はインバータ出力電流である。

10 V/div0

この時，直流側の入力電力は 2.7 kW，オシロスコープで観
2.1 kW である。出力電力は観測波形からの概算値のため参200 V/div0

考値であるものの，変換器と共振負荷での損失を含めた効

vds1

200 V/div0

測された電流振幅と負荷抵抗値から換算した出力電力は，

vgs1

vinv_out

率は 78%である。ここで，実機試験に使用した負荷とデバ
0

イスにおいて，ZVS に必要なデッドタイム td は(8)式より
6.2 ns であるが，実機においては ZVS を達成するため約 35-

iout

10 A/div

ns を設定している。これは，ドレイン-ソース間にヒートシ

Fig. 9. Experimental waveform.
100

増大していることが原因として挙げられる。

80

Device package
temperature Tpac

ンクを介した寄生容量が形成され出力容量 Coss が見かけ上
図 10 に，試作インバータを 2.1 kW 出力で連続運転した
際の GaN デバイスの表面温度を示す。温度の取得には熱電対を使用し，パッケージ表面に熱電対をあて，パッケージ
サイズ大に切り出した TIM 材を上から密着させる形で実装した。温度は運転開始後およそ 20 分後より，約 87 ℃で飽K である。以上から，実装法に着目した検討手順を踏まえ

60
40
20

27
00:00

10:00 20:00 30:00 40:00
Operation time

50:00 60:00

Systems Utilizing Electromagnetic Induction with Focus on Transmission
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た試作器での実機検証より，6.78 MHz 帯における kW 級出
力連続運転可能なインバータを実現した。

まとめ

本論文では，MHz 帯で運転する電力変換回路の実装技術について，パワー半導体デバイスや PCB の寄生成分，デバ
イスの駆動回路やデッドタイム，PCB を介した放熱に着目し検討を行った。特に，電流経路に基づいた配線設計，高速動作可能なゲート駆動回路，ZVS 動作達成可能なデッド
タイムの設定，表面実装デバイスの放熱設計が重要である。放熱設計では放熱経路の差異による 3 パターンにおいて比較を行い，TIM の実装面積拡大による熱抵抗低減効果を示した。実装可能な放熱構造例における同条件下での数
値的比較より，放熱構造選択と熱抵抗設計の一例を示した。設計例を適用したインバータ試作器での実機試験より
6.78 MHz での 2.1 kW 連続出力を確認し，本稿で検討した技術要素と検討順序が，MHz 帯 kW 級インバータの主回路設計における一指針となり得ることを明示した。

文

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Fig. 10. Temperature of device package.

和している。雰囲気温度は 27 ℃であり，温度上昇 Δt は 60-

6.

20 ns/div

献(１) 吉田誠：「急速充電規格の紹介」, 電気設備学会誌, Vol.41, No.5,
pp.281-284(2021)(２) K. Kusaka and J. Itoh: “Development Trends of Inductive Power Transfer

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