∑p散乱実験のための
MPPC多チャンネル読み出しシステムの開発
東北大理 塩崎健弘、三輪浩司、赤澤雄也
大阪大理 本多良太郎
KEK Open-It 池野正弘、内田智久

目次• 研究背景と目的• 本研究VME-EASIROCボードの開発• ファイバートラッカーを用いた性能評価• まとめΣN相互作用の研究の意義
NN相互作用の斥力芯の起源の一つと考えられている
クォークパウリ効果の検証

Σ＋psuuudu

Lattice QCDの結果
ΣN(I = 3/2)

I = 3/2
S=1

カラー・スピン・フレーバーが等しくなる確率が高まる

クォークパウリ効果による強い斥力

Lattice QCD,
T. Inoue et al.
Prog. Theor. Phys. 124 (2010) 4

Σp散乱の微分散乱断面積の測定によるΣN相互作用の解明

Σp散乱実験(J-PARC E40)
πp
LH2 targetΣp散乱実験(J-PARC E40)
ビームラインスペクトロメーターで運動量を測定

πp
Σの運動量を再構成

Σ後方スペクトロメーター(KURAMA)で運動量を測定

K+

Σ生成

π + p → K+ + Σ

LH2 targetΣp散乱実験(J-PARC E40)

Σp

LH2 targetΣp散乱実験(J-PARC E40)

ΣΣpp

LH2 target

Σp散乱

Σp散乱実験(J-PARC E40)

ΣΣθpFiber trackerでLH2 target
散乱角θを測定

Fiber tracker

Σp散乱実験(J-PARC E40)

Σ
Fiber tracker、Calorimaterで陽子のエネルギーを測定ΣθpFiber trackerでLH2 target
散乱角θを測定

Fiber tracker
CalorimeterΣp散乱実験(J-PARC E40)ΣΣ Σの運動量を再構成

θFiber tracker、Calorimaterで陽子のエネルギーを測定

Emeasuredp

Fiber trackerでLH2 target
散乱角θを測定Σp散乱の運動学を仮定

Fiber tracker

Ecalc

これらを比較しΣp散乱を同定

CalorimeterΣp散乱実験(J-PARC E40)

Σの崩壊

Σp

LH2 target
Fiber tracker
CalorimeterΣp散乱実験(J-PARC E40)

Σの崩壊

Np

カロリーメーターでEを測定

π

LH2 target
ファイバーでdEを測定
Fiber tracker
Calorimeter

dEとEの相関から
Σp散乱実験(J-PARCE40)
散乱陽子と崩壊πを識別

Simulation

Σの崩壊Nπ

LH2 target
赤澤雄也 . シグマ陽子散乱実験のための散乱陽子検出器群の開発 . Master’s thesis,
ファイバーでp
東北大学大学院 , 理学研究科物理学専攻 , 2013.
dEを測定
Fiber tracker
カロリーメーターでEを測定

Calorimeter

Cylindrical Fiber Tracker(CFT)• J-PARC E40実験の利点– 大強度ビームを使用可 20M/spill (1 spill = 2 s)

• 散乱陽子トラッカーに対する要求– 5 cm中に8層を設置する小型な構造– 1mmあたり約14 kHzのレートで安定して動作製作中のCFT Φ2層装着

サイズを考慮しMPPCで読み出し

Cylindrical Fiber Tracker(CFT)• J-PARC E40実験の利点– 大強度ビームを使用可 20M/spill (1 spill = 2 s)

• 散乱陽子トラッカーに対する要求– 5 cm中に8層を設置する小型な構造– 1mmあたり約14 kHzのレートで安定して動作製作中のCFT Φ2層装着

サイズを考慮しMPPCで読み出し

Cylindrical Fiber Tracker(CFT)• J-PARC E40実験の利点

読出をする際の課題– 大強度ビームを使用可 20M/spill (1 spill = 2 s)

・読出しチャンネル数が大量(約5000 ch)• 散乱陽子トラッカーに対する要求・MPPCのバイアス調整を個別に行う必要あり– 5 cm中に8層を設置する小型な構造
・MPPCの信号をさらに増幅する回路が必要– ファイバー1本あたり14 kHz

製作中のCFT Φ2層装着

サイズ、磁場の影響を考慮しMPPCで読み出し

本研究の目的• J-PARC E40実験におけるファイバー読み出しシステムの開発– MPPC多チャンネル読み出し回路VME-EASIROCの回路デザイン・ファームウェアの開発– 読み出しシステムの性能評価

ファイバー読み出しシステムに対する要求
Fiber

MPPC

ADC

・・・

ダイナミックレンジ： 20 p.e.～300 p.e.
1 p.e.以下のADC分解能

TDC

数100 ps (σ)程度の時間分解能
MHTDCの実装

MPPC Readout
CircuitNetwork
Front-endPC
DAQ System

DAQ

トリガーレート2～3 kHzでデータ収集可能
分散型DAQに対応

Network

MPPC読み出し用ASICとしてEASIROCを採用

MPPC読み出し用ASIC: EASIROC•••••OMEGA/IN2P3製の32 chのMPPC読み出し用ASICダイナミックレンジ : 1 p.e.～2000 p.e.
電圧保持回路(Track & Hold回路)の出力をシリアルに出力
Discriminator出力をパラレルに出力バイアスを個別に調節
LG PreAmp

25～175 ns

HG PreAmp
MPPCinput

ADC

Track & Hold

SlowShaper

25～175 ns

ADC

Track & Hold

SlowShaper
15 ns
Bias
AdjustFastShaper

Threshold+-

MHTDC×32

Hold timing

MPPC読み出し用ASIC: EASIROC

Analog out
w/ hold• OMEGA/IN2P3製の32 chのMPPC読み出し用ASIC• ダイナミックレンジ : 1 p.e.～2000 p.e.
• 電圧保持回路(Track & Hold回路)の出力をシリアルに出力
Analog out• holdDiscriminator出力をパラレルに出力w/o• バイアスを個別に調節
LG PreAmp
Discriminatorout25～175 ns

HG PreAmp
MPPC
input

ADC

Track & Hold

SlowShaper

25～175 ns

ADC

Track & Hold

SlowShaper
15 ns
Bias
AdjustFastShaper

Threshold+-

MHTDC×32MPPC読み出し用ASIC: EASIROC•••••OMEGA/IN2P3製の32 chのMPPC読み出し用ASIC
ダイナミックレンジ : 1 p.e.～2000 p.e.
電圧保持回路(Track & Hold回路)の出力をシリアルに出力
Discriminator出力をパラレルに出力バイアスを個別に調節
LG PreAmp

25～175 ns

HG PreAmp
MPPC
input

ADC

Track & Hold

SlowShaper

25～175 ns

ADC

Track & Hold

SlowShaper
15 ns
Bias
AdjustFastShaper

Threshold+-MHTDC×32MPPC読み出し用ASIC: EASIROC•••••OMEGA/IN2P3製の32 chのMPPC読み出し用ASIC
ダイナミックレンジ : 1 p.e.～2000 p.e.
電圧保持回路(Track & Hold回路)の出力をシリアルに出力
これらのパラメータをDiscriminator出力をパラレルに出力
SlowControlを使い外部からバイアスを個別に調節変更可能

LG PreAmp
Gain
HG PreAmp
MPPCinput

Gain
Bias
AdjustDAC Voltage for Bias Adjust

25～175 ns
SlowShaper
Shaping time

ADC

Track & Hold25～175 ns

ADC

Track & Hold
SlowShaper
Shaping time
15 ns
FastShaper

Threshold Voltage Threshold

+-

MHTDC

×32

VME-EASIROCボード(写真)MPPC 32 ch input×2

MPPC読み出し用ASICEASIROC ×2

FPGA
Artix7

VME-EASIROCボード(ブロック図)
FPGA
Artix7MPPC input
32 ch

MHTDC

EASIROC

AD9220ADC

Double Buffer

SiTCP

Trigger管理回路

×2
Ethernet
VME-J0 BusVME-EASIROCボード(ブロック図)
FPGA
Artix7MPPC input
32 ch

MHTDC

EASIROCMPPC Input 64ch

AD9220(EASIROC × 2)
MPPCのバイアスを個別に調整

ADC

Double Buffer

SiTCP

Trigger管理回路

×2
Ethernet
VME-J0 Bus

VME-EASIROCボード(ブロック図)
FPGA
Artix7MPPC input
32 ch

MHTDC

EASIROC

Double Buffer

波高情報AD9220ADC

SiTCPTrigger管理
回路

ADC

32ch serial readout
Pedestal Suppression

×2
Ethernet
VME-J0 Bus

ADCの実装• 32 chのシリアル読み出し– 読み出しクロック： 3 MHz– デッドタイム： 12 us = (32 + 2) / 3 MHz• Pedestal Suppression機能– データ量を1/100に削減
FPGA
Artix7EASIROC2 p.e.
1 p.e.
3 p.e.

読出しクロック

pedestal
AD9220ADC

VME-EASIROCボード(ブロック図)
波高弁別された信号
MPPC input
32 ch

MHTDC

EASIROC

AD9220FPGA
Artix7ADC
MHTDC

Double Buffer

SiTCP

Trigger管理回路

Time window 0～4 us
LSB = 1 ns
16 hit / event
Leading
×2edge, Trailing edge
Time over Threshold(ToT)
Ethernet
VME-J0 Bus

MHTDCの実装(概要)Free-runCounter

DIN

CaptchaCOMMONSTOPCaptcha

Register-TDC Value+RegisterMHTDCの実装(概要)カウントアップし続けるカウンタ

Free-runCounter

DIN

CaptchaCOMMON
STOP

CaptchaRegister-TDC Value+Register

MHTDCの実装(概要)カウントアップし続けるカウンタ

Free-runCounter
DIN信号入力時のカウント値を記録

DIN

CaptchaCOMMON
STOP

CaptchaRegister-TDC Value+Register
COMMONSTOP信号入力時のカウント値を記録

MHTDCの実装(概要)カウントアップし続けるカウンタ

Free-runCounter
DIN信号入力時のカウント値を記録

DIN

COMMON
STOP

CaptchaRegister-

TDC Value+

CaptchaRegister

2つのRegisterの値を減算することで時間差を求める

COMMONSTOP信号入力時のカウント値を記録

MHTDCの実装(概要)Free-runCounter

DIN

Captcha Register

問題点
COMMONSTOP-TDC Value+

LSB = 1 nsを実現するためには、1 GHzのクロックが必要→ FPGAでは現実的ではない
CaptchaRegister

MHTDCの実装(概要)Free-runCounter

DIN

Captcha Register

問題点
COMMON
STOP-TDC Value+

LSB = 1 nsを実現するためには、1 GHzのクロックが必要→ FPGAでは現実的ではない
CaptchaRegister

解決策
250 MHzの4相クロックを使用する
この程度の周波数であれば十分実装できる

MHTDCの実装(高分解能を実現する方法)
DINの立ち上がりをLSB = 1 nsで検出する回路

各クロックの位相関係

MHTDCの実装(高分解能を実現する方法)
タイミングチャート
Stage0のクロックに位相差⇒過渡的な状態が出現

過渡的 な状態E

DINの立ち上がりをLSB = 1 nsで検出する回路

MHTDCの実装(高分解能を実現する方法)
タイミングチャート

過渡的な状態CDINの立ち上がりをLSB = 1 nsで検出する回路

MHTDCの実装(高分解能を実現する方法)タイミングチャート

過渡的な状態

8

DINの立ち上がりをLSB = 1 nsで検出する回路

MHTDCの実装(高分解能を実現する方法)
タイミングチャート

過渡的な状態はない

DINの立ち上がりをLSB = 1 nsで検出する回路

MHTDCの実装(高分解能を実現する方法)
タイミングチャート

過渡的な状態はない

DINの立ち上がりをLSB = 1 nsで検出する回路

Fになる直前の値を読むことで、LSB = 1 nsを実現

MHTDCの性能
時間分解能

Multi-hit
分離能Multi-hit分離能:100%分離可能なpulse interval
1 p.e.相当のテストパルスを入力した時のTDCヒストグラム

Pulse intervalの定義
pulse interval

時間分解能:
618 ± 5 ps (σ)
Multi-hit 分離能
7.0 ns
要求性能を満たす
設計値と同等

VME-EASIROCボード(ブロック図)
FPGA
Artix7MPPC input
32 ch

MHTDC

EASIROCAD9220

ADC

Double Buffer

SiTCP

Trigger管理
回路

DAQ

Double Buffer
×2 SiTCP 100 Mbps
Deadtime 12 usPC

Ethernet
VME-J0 Bus

Double Bufferの原理
Single Bufferの場合
データ転送中はデータ書き込み中は書き込み不可

転送不可

データ収集回路

Buffer

Double Bufferの場合
データ転送中でも書き込み可能

Buffer1(Full)

データ収集回路

データ転送回路

データ書き込み中でも転送可能
データ転送回路

Buffer2(Empty)Double Bufferによるデータ転送時間削減
CLK1 Domain

CLK2 Domain

Buffer1
データ収集回路

データ転送回路

Buffer2
周辺回路によりクロック周波数を決定(例：ADCの場合は3 MHz)

PCの受信速度クロック周波数を決定(25 MHz)

クロック周波数をそれぞれで最適化することでデータ転送時間を削減

Double Buffer(ブロック図)
CLK1 Domain

CLK2 Domain

Buffer1
Buffer2

書込完了

FULLWritePointer(2bit)

FULL Signal
Generation Logic

ReadPointer(2bit)EMPTY Signal
Generation Logic

読込完了

EMPTY

Double Buffer(ブロック図)
CLK1 Domain

Buffer1

書込回数を管理するPointer
下位bit : スイッチの状態
上位bit : Read Pointerとの関係

書込完了

CLK2 Domain

Buffer2Write
Pointer(2bit)

Read
Pointer(2bit)

読込完了

両Bufferにデータがある⇒ FULL信号を発行

FULL

FULL Signal
Generation Logic

EMPTY Signal
Generation Logic

EMPTYDouble Buffer(ブロック図)
CLK1 Domain

Buffer1

書込回数を管理するPointer
下位bit : スイッチの状態
上位bit : Read Pointerとの関係

書込完了

読込回数を管理するPointer
下位bit : スイッチの状態
上位bit : Write Pointerとの関係

Buffer2Write
Pointer(2bit)

Read
Pointer(2bit)

読込完了

両Bufferにデータがない⇒ EMPTY信号を発行

両Bufferにデータがある⇒ FULL信号を発行

FULL

CLK2 Domain

基本的には同様

FULL Signal
Generation Logic

EMPTY Signal
Generation Logic

EMPTYDouble Buffer(ブロック図)
CLK1 Domain

CLK2 Domain

Buffer1
Buffer2Write
Pointer(2bit)

書込完了

11と誤認識FULLFULL Signal
Generation Logic

Read
Pointer(2bit)

読込完了

01 → 10に変化
EMPTY Signal
Generation Logic

EMPTY

DATA[1]とDATA[0]の変化のDouble Buffer(ブロック図)
タイミングに差
CLK1 Domain

CLK2 Domain
01 → 10への遷移中に、
Buffer1過渡的な状態11を経由

CLK2Domain

Buffer2

書込完了

CLK1
Write
Pointer(2bit)

11と誤認識FULLFULL Signal
Generation Logic

Read
Pointer(2bit)

読込完了

01 → 10に変化
EMPTY Signal
Generation Logic

EMPTYDouble Buffer(ブロック図)

FULL信号が発行されるべきタイミングにも関わらず、
CLK1 Domain
CLK2 Domain
FULL信号が発行されない
Buffer1⇒データの破損
Buffer2

書込完了

Write
Pointer(2bit)

解決策

Read
Pointer(2bit)

読込完了

隣接する値に変化するときに1bitのみ変化するカウンタ回路(Gray counter)
01 → 10に変化
11と誤認識例: 2 bit Gray code0

FULL

FULL Signal
Generation Logic

00

1EMPTYSignal01
211
GenerationLogic
310EMPTY

Double Buffer(ブロック図)
CLK1 Domain

CLK2 Domain

Buffer1
Gray counter化

Gray counter化

Buffer2

書込完了

Write
Pointer(Gray counter)

FULL

FULL Signal
Generation Logic

ReadPointer(Gray counter)

EMPTY Signal
Generation Logic

読込完了

EMPTY

Double Buffer(ブロック図)
CLK1 Domain

CLK2 Domain

Buffer1
Buffer2
Write
Pointer(Gray counter)

書込完了

Read
Pointer(Gray counter)

発振の伝搬を抑制

発振の伝搬を抑制

Synchronizer

FULL

読込完了

FULL Signal
Generation Logic

Synchronizer
EMPTY Signal
Generation Logic

EMPTYDouble Buffer(ブロック図)
CLK1 Domain

CLK2 Domain

Buffer1
Buffer2

書込完了

FULL

Write
Pointer(Gray counter)

Read
Pointer(Gray counter)

Synchronizer

Synchronizer

FULL Signal
Generation Logic

EMPTY Signal
Generation Logic

読込完了

EMPTYDouble Buffer(ブロック図)
CLK1 Domain

CLK2 Domain

Buffer1
Buffer2

データ転送レートの性能評価
Write
Read

書込完了

ADCのペデスタルのみを送信(約4kbit / event)
Pointer
Pointer
理想的にはトリガーレート24.2kHzまで許容可(100Mbps)(Gray counter)(Gray counter)

読込完了⇒ 23 kHzまでのトリガーレート化で安定してデータ転送可(95 Mbps)
Synchronizer

FULL

FULL Signal
Generation Logic

Synchronizer
EMPTY Signal
Generation Logic

EMPTYファイバートラッカーを用いた性能評価• 高光子数に対する応答の試験(今回は割愛)• 時間分解能の試験• ToTを使用した時の陽子/π分離能の試験

CYRICでの時間分解能の試験
2014/9/23にCYRICにて実施

Discriminator

SFT
Plastic Scintillator(Timing counter)

80 MeV陽子

MeanTimer

MPPC
Discriminator
VME-EASIROC

CommonStop

CYRICでの時間分解能の試験
2014/9/23にCYRICにて実施

Discriminator

SFT
Plastic Scintillator(Timing時間分解能counter)
1.1 ± 0.1 ns

80 MeV陽子

MeanTimer

MPPC
Discriminator
VME-EASIROC

CommonStop

陽子/π分離能の実験セットアップ
2014/10/26にCYRICにて実施

E

CFT Φ2層
CFT U2層

ΔE
80 MeV
陽子p

pp散乱
CH2標的

BGOp
CFT U2層
CFT Φ2層BGO

陽子/π分離能の実験セットアップ
2014/10/26にCYRICにて実施

E

CFT Φ2層
CFT U2層

ΔE80 MeV陽子p

pp散乱CH2標的

BGOp

Simulation

CFT U2層
CFT Φ2層
BGO

赤澤雄也 . シグマ陽子散乱実験のための散乱陽子検出器群の開発 . Master’s thesis,
東北大学大学院 , 理学研究科物理学専攻 , 2013.

ADCとToTによるΔE測定
TDCはLeading edgeとTrailing edgeを取得しているため、Time over Threshold(ToT)を計算できる
ADCとToTの関係

ADCとToTに相関があるため、ToTを補助的に使用可分離能をADC、ToTの双方で評価する

E-ΔE相関ADCを使用ToTを使用E = 45～55 MeV

陽子

宇宙線

陽子

宇宙線

πの代わりに、宇宙線(Minimum Ionizing Particleのμ)を使用

陽子と宇宙線の分離が最も困難なE = 45 ～55 MeVで分離能を評価

E = 45 ～55 MeVの領域で分離能を評価
分離能の定義ただし、
M1、M2は陽子と宇宙線のピークの中心値
σ1、σ2は陽子と宇宙線のピークの幅ADCを使用

ToTを使用分離能: 3.4σ

分離能: 2.9σ

E = 45 ～55 MeVの領域で分離能を評価
分離能の定義ただし、
M1、M2は陽子と宇宙線のピークの中心値
σ1、σ2は陽子と宇宙線のピークの幅

ADCを使用ToTを使用分離能: 3.4σ

分離能: 2.9σ

まとめ• Σp散乱実験(J-PARC E40)実験を計画• MPPC 64 chを読み出すVME-EASIROCボードの開発– ADC• 1 p.e.以下のADC分解能– MHTDC• 時間分解能: 618 ps (σ)• Multi-hit分離能: 7.0 ns– DoubleBuffer• PCへの転送速度: 95 Mbps
• Deadtime: 12 us• ファイバートラッカーを用いた性能評価– 時間分解能: 1.1 ± 0.1 ns (σ)– E = 45～55 MeVの陽子/π分離能: 3.4σ (ADC) 2.9σ (ToT)プリリミなり～ADC

分離能 : 3.8σ

ToT

分離能 : 2.4σ