修士論文

高輝度 LHC 環境下で安定動作するµ 粒子トリガーの前段回路開発

名古屋大学 大学院理学研究科 素粒子宇宙物理学専攻
高エネルギー物理学研究室

学生番号 261701053
伊藤 秀一
指導教員 戸本 誠

2019 年 1 月 22 日

概要
2026 年に運転開始予定の高輝度 LHC-ATLAS 実験では、高統計データを用いたヒッグス粒子の精密測定や新物理の探索のために、瞬間最高ルミノシティを LHC 設計値の 7.5 倍にし、積分ルミノシティ4000 fb−1のデータを取得する予定である。ルミノシティの増大に伴い背景事象が増加するため、興味のある事象を効率的に選別するトリガーの性能向上が不可欠である。µ 粒子トリガーでは、Thin Gap Chamber (TGC) の
全信号を後段回路へ転送するシステムに改良することで、より複雑な演算を実現し事象選別を高効率化する。コントロール室の後段回路と約 100 m の光ファイバーで接続される検出器近傍の前段回路は、高輝度

LHC の過酷な放射線環境下で、TGC の約 30 万チャンネルの信号を 10 年間安定的に処理しなければならない。
本研究では、TGC の検出器信号のタイミングを調節し後段回路に高速転送する前段回路の機能を確立した。まず、タイミング調節用 ASIC を試作し、設計・製作した評価ボードで動作を検証をした。0–80 度の温度範囲と 10%の電圧範囲において、1 ns 以下の刻みで調節可能であることを示した。続いて、タイミ
ング調節した信号を後段回路に高速転送させる上で不可欠なクロック分配手法を開発した。光ファイバーによる分配機能を試作基板に実装し、実験で予定される転送レート 8 Gbps でのビットエラーレートの上限

4.81 × 10−16 を得た。
また、本研究では、TGC 前段回路に搭載予定の素子の放射線環境下での運用手法の確立及び総吸収線量耐性の検証を行った。TGC 前段回路に対する運動エネルギー 20 MeV 以上のハドロン流量は 9.8×102 cm−2 s−1
で、10 年間の総吸収線量は 6 Gy であると想定される。そこで、ハドロンが FPGA の回路情報を記述する
メモリで発生させたビットエラーを自動検知・修正するファームウェアを開発し、基板を ATLAS 検出器近傍に設置することで、動作を検証した。また、信号弁別に必須な DAC, ADC 及び電源素子のガンマ線照射試験を行い、総吸収線量耐性を評価した。さらに、現行システムで運用されている検出器信号をデジタル化
する ASIC の低レート放射線耐性を評価し、要求を満たすことを確認した。
以上により、高輝度 LHC 環境下で TGC 前段回路の安定動作を実現するために必要な技術要素が確立した。また、要求を満たす実機の構成を明らかにした。

目次

第 1 章 序論

1

第 2 章 高輝度 LHC-ATLAS 実験

3

2.1

物理背景 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3

2.2

LHC-ATLAS 実験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6

2.2.1

LHC 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6

2.2.2

ATLAS 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7

2.3

高輝度 LHC 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

12

2.4

高輝度 LHC に向けた ATLAS 検出器のアップグレード . . . . . . . . . . . . . . . . . . . .

13

第 3 章 エンドキャップ部 µ 粒子トリガーの改良

14

3.1

現行のトリガー・読み出しシステム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

14

3.2

現行のエンドキャップ部 µ 粒子トリガー. . . . . . . . . . . . . . . . . . . . . . . . . . . .

16

3.2.1

エンドキャップ部 µ 粒子トリガーの概要 . . . . . . . . . . . . . . . . . . . . . . . .

16

3.2.2

TGC 検出器回路の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

17

3.3

現行のトリガー・読み出しシステムの性能限界 . . . . . . . . . . . . . . . . . . . . . . . . .

19

3.4

高輝度 LHC のトリガー・読み出しシステム . . . . . . . . . . . . . . . . . . . . . . . . . .

20

3.5

高輝度 LHC の µ 粒子トリガー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

22

3.5.1

エンドキャップ部 µ 粒子トリガーの概要 . . . . . . . . . . . . . . . . . . . . . . . .

22

3.5.2

TGC 検出器回路の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

24

3.5.3

前段回路の開発現状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

25

第 4 章 PP ASIC の動作検証

30

4.1

開発の概要

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

30

4.2

試作機のデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

30

4.3

動作試験用ボードの開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

36

4.4

試作機の動作検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39

4.4.1

LVDS レシーバー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39

4.4.2

可変遅延回路・PLL 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

41

4.4.3

陽子バンチ識別回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

46

4.4.4

テストパルス回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

48

4.4.5

消費電力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

51

i

4.4.6

歩留まり . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

52

4.4.7

動作検証まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

52

第 5 章 高速データ転送ボードへのクロック供給手法の開発

53

5.1

開発の目的

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

53

5.2

開発の概要

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

53

5.3

性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

54

第 6 章 高速データ転送ボードの放射線対策

59

6.1

要求される放射線耐性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

59

6.2

FPGA のソフトエラー対策手法の開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

60

6.2.1

要求される機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

61

6.2.2

SEM Controller の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

61

6.2.3

SEM Controller の運用方針 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

62

6.2.4

ATLAS 検出器エリアでの試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

63

回路素子のガンマ線照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

67

6.3.1

試験の方針 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

67

6.3.2

ガンマ線照射試験セットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

68

6.3.3

PP ASIC の試験結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

77

6.3.4

民生回路素子の試験結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

81

6.3

6.4

まとめと今後の展望. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 7 章 ASD ボードの放射線耐性の評価

84
86

7.1

要求される放射線耐性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

86

7.2

放射線耐性の評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

87

7.2.1

プリアンプのゲインの比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

87

7.2.2

プリアンプの ENC 値の比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

94

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

97

7.3

第 8 章 まとめ

98

参考文献

100

ii

1

第1章

序論

素粒子物理学の標準模型は、素粒子とその相互作用を記述する模型である。2012 年に、欧州原子核研究機構 (CERN) に設置された Large Hadron Collider (LHC) によって、ヒッグス粒子が発見された。その発見により、標準模型が内包する全ての粒子が出揃った。標準模型は、現在までの多くの実験結果を説明する
が、暗黒物質の存在やヒッグス粒子質量の二次発散を説明できない問題を抱えている。それらの問題を解決する標準模型を超える物理の探索は、素粒子物理学における重要な課題である。現在、LHC-ATLAS 実験
では、ヒッグス粒子の精密測定および新物理の探索を行っている。

2026 年から運転開始を予定している高輝度 LHC では、瞬間最高ルミノシティを 7.5 × 1034 cm−2 s−1 に上昇させ、積分ルミノシティ最大 4000 fb−1 のデータを取得する予定である。ルミノシティの増加によって、ヒッグス粒子の主な生成、崩壊チャンネルの測定精度や稀崩壊モードの探索感度の向上が期待される。
また、より高い質量を持つ新粒子に対する感度を得ることができる。
高輝度 LHC では興味のある物理事象の数が増加する一方で、興味のない事象の数も増加する。そのため、膨大なデータの中から興味のある物理事象を選別するトリガーの性能向上が不可欠である。トリガーの性能を向上させるには、現行より多くの検出器情報を使用する複雑なアルゴリズムを導入する必要がある。また、高輝度 LHC では現行よりも厳しい放射線環境で動作する検出器が必須である。そこで、2024 年から2026 年にかけて ATLAS 実験では検出器とトリガーの大規模なアップグレードを行う。
エンドキャップ部 µ 粒子トリガーで用いられる µ 粒子検出器の Thin Gap Chamber (TGC) に対しては、前段回路を刷新する。TGC の全検出器信号を後段回路へ高速転送し、後段回路の大規模 FPGA にて事象選別のための複雑な計算を行うシステムにする。この改良により、TGC に入射した µ 粒子に対して、より高い分解能で運動量を測定し、興味のある事象の選別効率を向上させる。
本研究では、TGC の新しい前段回路を構成する 2 つのボードに着目し、それぞれに対して要求される技
術要素を確立した。高輝度 LHC の過酷な放射線環境下で 10 年間性能を発揮するために必要な技術要素を全てカバーした。

1 つは、TGC 検出器最上流部に置かれ、検出器の信号電荷を電圧に変換し、増幅・波高弁別を行う Amplifier
Shaper Discriminator (ASD) ボードである。現行実験で使用されている ASD ボードは、高輝度 LHC で要求される機能を備えているため、継続使用することを予定している。しかし、LHC 開始以前に行われた放射線照射試験は加速試験であるため、低レートでの放射線照射による耐性を調べる必要がある。そこで、2016 年まで実験で使用された ASD ボードの放射線耐性を評価した。
もう 1 つは、ASD ボードからの全信号を後段回路へ転送する高速データ転送ボードである。2016 年に、このボードの第一試作機が製作され、基本性能の確認が行われた。本研究では、当ボードに搭載する Patch-

Panel ASIC を試作し、設計・製作した評価ボードを使用して動作検証を行った。また、高速データ転送ボー
ドへの基準クロック供給手法の開発及び動作検証を行った。さらに、当ボードに搭載する電源素子やデジタ

第1章

序論

2

ル・アナログ変換素子などの総吸収線量耐性の評価、FPGA のソフトエラー対策手法の開発及び動作検証を行った。
本論文では、第 2 章で、物理背景、LHC-ATLAS 実験の概要、加速器・検出器のアップグレードの方針を示す。第 3 章では、本研究で着目するエンドキャップ部 µ 粒子トリガーと TGC の読み出し回路について述べる。第 4 章では、PP ASIC の開発及び動作検証結果を示す。第 5 章では、高速データ転送ボードのクロック供給手法の開発及び動作検証結果を示す。第 6 章では、高速データ転送ボードの放射線対策の概要とFPGA のソフトエラー対策、回路素子の総吸収線量耐性の評価結果を示す。第 7 章では、ASD ボードの放射線耐性の評価結果を示す。第 8 章で、本研究をまとめる。

3

第2章

2.1

高輝度 LHC-ATLAS 実験

物理背景

素粒子は、物質を構成する最小の単位である。素粒子とその相互作用を記述する標準模型は、12 種類のフェルミオンと 4 種類のゲージボソン、ヒッグス粒子の計 17 種類の粒子を内包する。2012 年に LHC-ATLAS
実験と CMS 実験によって最後の未発見粒子であったヒッグス粒子が発見され、全ての粒子が出揃った [1, 2] 。
標準模型は、現在までの多くの実験結果を説明するが、ヒッグス粒子質量の二次発散の問題や暗黒物質の存在を説明できない問題を抱えている。LHC-ATLAS 実験では、世界最高衝突エネルギーを有し、世界で唯一ヒッグス粒子の生成が可能な LHC 加速器を用いて、ヒッグス粒子の精密測定および暗黒物質の候補となる新粒子の探索を行っている。以下では、ヒッグス粒子の精密測定に絞って、これまでの実験結果と今後の展望ついて述べる。
標準模型は、ヒッグス粒子とフェルミオンの結合定数がフェルミオンの質量と比例すると予想している。
もし、標準模型を超える物理の寄与が存在すると、この比例関係にずれが生じる可能性がある。ヒッグス粒子の結合定数を精度よく測ることで、標準模型の検証と新物理の間接的探索を行える。
√
図 2.1 と図 2.2 に、LHC におけるヒッグス粒子の主な生成過程と重心系エネルギー s = 13 TeV における各生成過程の生成断面積を示す。主な生成過程として、生成断面積が大きい順からグルーオン融合 (ggF)
過程, ベクトルボソン融合 (VBF) 過程, ベクトルボソン随伴生成 (VH) 過程, トップクォーク随伴生成 (ttH)過程が存在する。図 2.3 に、ヒッグス粒子の主な崩壊分岐比を示す。これらのヒッグス粒子の生成過程と崩壊過程を分類して解析することで、ヒッグス粒子とその他の粒子との結合定数を求める。例えば、ttH 過程
を用いることで、ヒッグス粒子とトップクォークの結合定数を測定できる。
√
図 2.4 に、2015 年から 2017 年までの重心系エネルギー s = 13 TeV の LHC-ATLAS 実験データで測定した各粒子の質量に対するヒッグス粒子との結合定数を示す。第３世代のフェルミオン (トップクォーク,
ボトムクォーク, タウレプトン) に対して、標準模型の予想と一致する結果が得られた。現在までの想定では、第 2 世代のフェルミオンとヒッグス粒子の結合は観測されていない。最も感度があるとされる µ 粒子の場合でも、ヒッグス粒子の µ 粒子対への崩壊分岐比が 0.0002 と小さく統計が少ないため、測定誤差が大きく有意な測定に至っていない。そこで、今後より多くの統計を得る必要がある。
√
図 2.5 に、重心系エネルギー s = 14 TeV における各粒子の質量に対するヒッグス粒子と各粒子との結合定数の LHC-ATLAS 実験のシミュレーション結果を示す。2023 年末までの実験で取得を予定している積分ルミノシティ300 fb−1 のデータを用いることで、µ 粒子との結合定数の測定誤差は、図 2.4 と比較して大幅に小さくなることが期待される。そして、その 10 倍の 3000 fb−1 のデータが使用可能であると、測定誤差は 300 fb−1 の 1/3 近くになり、6σ 以上の有意度で測定可能であると期待される。

第2章

高輝度 LHC-ATLAS 実験

図 2.1 LHC でのヒッグス粒子の主な生成過程のダイアグラム [3] 。(a) は ggF 過程、(b) は VBF 過程、(c) は VH 過程、(d) は ttH 過程を示す。

図 2.2 重心系エネルギー√s = 13 TeV におけるヒッグス粒子の質量 120–130 GeV の範囲に対する標準模型のヒッグス粒子の生成断面積 σ [4] 。

4

第2章

高輝度 LHC-ATLAS 実験5

図 2.3 ヒッグス粒子の質量 120–130 GeV に対する標準模型のヒッグス粒子の崩壊分岐比 (Branching

Ratio)[4] 。

図 2.4 2015 年から 2017 年までの重心系エネルギー√s = 13 TeV の LHC-ATLAS 実験データで測定した各粒子の質量に対するヒッグス粒子との結合定数。[5] 。青の点線は標準模型の予想を示し、黒点は測定値を示す。

第2章

高輝度 LHC-ATLAS 実験

yi

1
10-1

6

t

ATLAS Simulation PreliminaryZh→γ γ , h→ZZ*→4l, h→WW*→lν lνh→ττ, h→bb, h→µ µ , h→Zγ
[κZ, κW , κt, κb, κτ, κµ ]WBRi,u=0b
10-2
τRatio to SM

10-3

µ

∫ Ldt = 300 fb-1∫ Ldt = 3000 fb
-1

1.2
1.1
1
0.9
0.8
10-1

図 2.5 重心系エネルギーs = 14 TeV

1

10

102
mi [GeV]√s = 14 TeV における各粒子の質量 mi に対するヒッグス粒子と各粒子の√結合定数 yi の LHC-ATLAS 実験のシミュレーション結果 [6] 。yi は、図 2.4 の κF mvF , κV mvVと同一のパラメータである。緑は 300 fb−1 、青は 3000 fb−1 の結果を示す。

2.2

LHC-ATLAS 実験

本節では、LHC-ATLAS 実験の概要を述べる。第 2.2.1 節にて、LHC 加速器の概要を述べる。第 2.2.2 節
では、ATLAS 検出器の概要および本研究で着目する TGC 検出器の詳細を述べる。

2.2.1

LHC 加速器

LHC はスイス、ジュネーヴ近郊に位置する CERN の地下約 100 m に設置された周長 27 km の陽子陽子衝突型加速器である。バンチと呼ばれる約 1011 個の陽子のかたまりを 7 TeV に加速し、25 ns 毎に重心系エネルギー 14 TeV で衝突させる。1 図 2.6 に、LHC 加速器とその前段の加速器を示す。水素原子から取り出された陽子は、最初に線形加速器 (LINAC) で 50 MeV まで加速され、BOOSTER に送られる。

BOOSTER で 1.4 GeV まで、その次の PS (Proton Synchrotron) で 25 GeV まで、そして SPS (Super
Proton Synchrotron) で 450 GeV まで加速されたのち、LHC に入射される。
LHC は 2010 年から本格的な運転を開始し、2010–2012 年に重心系エネルギー 7–8 TeV で運転した。この期間を LHC Run-1 と呼ぶ。その後、LHC は 2013–2015 年に運転を休止し、加速器のアップグレードを行った。2015–2018 年は、重心系エネルギー 13 TeV、瞬間ルミノシティ最大 2.1 × 1034 cm−2 s−1 で運転し

1 重心系エネルギー 14 TeV は、LHC の設計値にあたる。2018 年までの実験では、最大 13 TeV でデータ取得した。

第2章

高輝度 LHC-ATLAS 実験

7た。2021 年から開始予定の Run-3 では重心系エネルギーを 14 TeV まで増加させ、2023 年末まで運転する予定である。

図 2.6 LHC 加速器とその前段の加速器。水素原子から取り出した陽子を線形加速器 (LINAC),c
BOOSTER, PS, SPS, LHC の順に加速させる。⃝1991-2019
CERN

2.2.2

ATLAS 検出器

ATLAS 検出器は、LHC の衝突点に設置された直径 25 m、長さ 44 m、総重量約 7000 トンの円筒形の汎用検出器である。図 2.7 に、ATLAS 検出器の全体像を示す。ATLAS 検出器は内側から、内部飛跡検出器、ソレノイド磁石、カロリーメータ、トロイド磁石、µ 粒子検出器で構成されている。これらの検出器からの情報を陽子陽子衝突事象ごとに組み合わせて、衝突点で生成された粒子の種類、エネルギー、運動量を測定する。また、ATLAS 検出器には、取得された膨大な事象データから興味のある物理事象を選別して読み出すトリガー・読み出しシステムが備わっている。

第2章

高輝度 LHC-ATLAS 実験8

図 2.7 ATLAS 検出器の全体像 [7] 。直径 25 m、長さ 44 m の円筒形の汎用検出器。内側から順に内部飛跡検出器、ソレノイド磁石、カロリメータ、トロイド磁石、µ 粒子検出器で構成されている。

LHC-ATLAS 実験で使用される座標系・変数
図 2.8 に、LHC-ATLAS 実験で使用される座標系を示す。ATLAS 検出器は円筒形であるため、直交座標系に加え、円筒座標系も使用する。衝突点を原点として、直交座標系では LHC リングの中心方向を x 軸、地上方向を y 軸、ビーム軸を z 軸ととる。円筒座標系では、z 軸に加え、円筒の半径方向を R、方位角を ϕととる。また、z 軸とのなす角 θ を表す際に、しばしば擬ラピディティη = − ln(tan θ2 ) という量が用いられる。ATLAS 検出器では、円筒形の側面部分と底面部分で検出器の構造が大きく異なっており、この側面の部分をバレル部、底面の部分をエンドキャップ部と呼ぶ。例えば、ミューオン検出器であるとバレル部は|η| < 1.0、エンドキャップ部は |η| > 1.0 に対応する。
LHC-ATLAS 実験では、粒子のエネルギーや運動量のビーム軸に垂直な成分 ET , pT をよく利用する。これは、陽子陽子衝突において陽子を構成するクォークやグルーオンのビーム軸方向の運動量はわからない。
一方で、ビーム軸に垂直な方向の運動量はゼロであることから、ビーム軸に垂直な方向に対しエネルギー・
運動量保存則を利用することができるためである。

第2章

高輝度 LHC-ATLAS 実験9

図 2.8 LHC-ATLAS 実験で使用される座標系。直交座標系の x, y, z 軸と円筒座標系の R, z, ϕ に加え、z 軸に対する極角 θ を表す量として擬ラピディティη = − ln(tan θ2 ) が用いられる。

Thin Gap Chamber (TGC)
LHC-ATLAS 実験のミューオン検出器は、飛跡の精密測定用の検出器と、トリガー用の検出器の２種類に分けられる。TGC は、エンドキャップ部のトリガー用のミューオン検出器である。
図 2.9 に、TGC の構造を示す。TGC は、Multiple Wire Proportional Chamber (MWPC) の一種であり、カソード間距離 (ガスギャップ) は 2.8 mm、ワイヤー間隔は 1.8 mm、ワイヤー直径は 50 µm である。
ワイヤーにかける電圧は約 2.8 kV である。動作ガスには CO2 55%, n-ペンタン 45%の混合ガスを用いている。ワイヤーとストリップは直交しており、それぞれから R 方向と ϕ 方向の 2 次元情報を読み出せる。
トリガー用検出器において、検出された粒子がどの陽子バンチ衝突事象に由来するものか示す識別情報は必須である。ワイヤー間隔を比較的小さくしていることで、電子のドリフト時間を短くし、時間応答性能を上げている。図 2.10 に、ワイヤーにおいて µ 粒子が TGC に入射してから信号を出すまでの時間分布を示す。時間分布のテール部分は主に電場の小さいワイヤー間の中心部でチェンバーに垂直に入射する µ 粒子によるものである。LHC の陽子バンチ衝突の間隔 25 ns に対して時間分布のばらつきは十分に小さく、

25 ns のゲート幅を用いることで、99%の効率で信号を取得できることから、十分に陽子バンチ識別が可能であることがわかる。

TGC には、2 つのタイプ (トリプレット, ダブレット) がある。図 2.11 に、TGC のそれぞれの構造を示す。トリプレットは 3 層のワイヤー面と 2 層のストリップ面をもち、ダブレットは 2 層のワイヤー面と 2 層のストリップ面をもつ。各ガスギャップの間はハニカム構造のパネルで隔てられている。TGC 全体で約 32万のワイヤーと約 12 万のストリップが存在する。
図 2.11 に、TGC の配置を示す。TGC は、トロイド磁場の外側に M1, M2, M3 と呼ばれる 3 つの領域と、磁場の内側の EI (Endcap Inner), FI (Forward Inner) と呼ばれる 2 つの領域に存在する。M1 は TGC トリ
プレット、M2, M3, EI, FI は TGC ダブレットで構成される。

第2章

高輝度 LHC-ATLAS 実験

図 2.9 TGC の構造 [8] 。グラファイトのカソード間距離 (ガスギャップ) は 2.8 mm で、アノードワ
イヤー間隔は 1.8 mm である。ストリップとワイヤーは直交している。

図 2.10 µ 粒子が TGC に入射してから信号出すまでの時間の分布 [8] 。時間原点は任意である。図中の右側に、信号検出におけるゲート幅に対する検出効率を示す。ゲート幅 25 ns で、99%の効率を得られる。

10

第2章

高輝度 LHC-ATLAS 実験

図 2.11 TGC のトリプレット (左) とダブレット (右) の構造 [8] 。トリプレットは 3 層のワイヤー面と 2 層のストリップ面をもち、ダブレットは 2 層のワイヤー面と 2 層のストリップ面をもつ。各ガスギャップの間はハニカム構造のパネルで隔てられている。

図 2.12 TGC の配置 [9] 。TGC 検出器は、トロイド磁場の外側に M1, M2, M3 と呼ばれる 3 つの領域と、磁場の内側の EI (Endcap Inner), FI (Forward Inner) と呼ばれる 2 つの領域で構成
される。

11

第2章

高輝度 LHC-ATLAS 実験

2.3

高輝度 LHC 加速器

12

ヒッグス粒子の精密測定において統計をためることはとても重要であるため、現行の LHC に対して瞬間
ルミノシティの増強が求められる。また、高輝度化への要求とは別に、現行の LHC において 2022 年ごろに最終ビーム収束部の超伝導電磁石が放射線による劣化で使用できなくなることが予想されており、取り替えが必要である。
以上の背景から、2023 年頃に高輝度 LHC へのアップグレードが予定されている。高輝度 LHC では瞬間
最高ルミノシティを 7.5 × 1034 cm−2 s−1 にし、約 10 年間の運転で積分ルミノシティ4000 fb−1 のデータ取得を目指す。以下でアップグレードの概要について述べる。

LHC におけるビームの瞬間ルミノシティL は以下の式で表される。

L = γr

Nb2 nb frev
R
4πϵn β ∗[]− 12(θc σs )2R= 1+
γr4ϵn β ∗

(2.1)

(2.2)

主なパラメーラをあげると、Nb はバンチ当たりの陽子数、nb は LHC リングを周回するバンチ数、ϵn は横方向規格化エミッタンス、β ∗ は衝突点でのビームのベータトロン振動の振幅に関係する関数である。R は

2 つのビームが交差することで生じる幾何的損失係数で、θc は交差角である。ルミノシティを増大するためには、Nb , nb および R を大きくし、ϵn , β ∗ を小さくすれば良いことがわかる。そこで、次のような改良を行う。

• LHC の入射器 (LINAC, BOOSTER, PS, SPS) をアップグレードし、ビーム強度 (Nb , nb ) を大きくし、エミッタンス (ϵn ) を低く抑える。

• 衝突点への挿入部の超伝導電磁石を大口径かつ高磁場化することで、β ∗ を小さくし衝突点でのビーム
サイズをより絞り込む。口径を 70 mm から 150 mm に広げ、超伝導線材を従来の NbTi から Nb3 Snに変更し磁場を 30%以上向上させる。

• 衝突点挿入部におけるビームサイズが大きくなると、ビーム同士の干渉を避けるために交差角を大きくする必要がある。そこで、超伝導クラブ空洞を導入し、R が小さくなるのを抑える。図 2.13 に、クラブ空洞を導入前後の衝突の概念図を示す。クラブ空洞がビームバンチを横方向に回転させることで正面衝突と同等の衝突が実現され、式 (2.2) に示す R を現行 LHC と同程度に維持できるようになる。

第2章

高輝度 LHC-ATLAS 実験

13

クラブ空洞導入前

クラブ空洞導入後
図 2.13 超伝導クラブ空洞を導入前後の衝突の概念図。クラブ空洞がビームバンチを横方向に回転
させる。

2.4

高輝度 LHC に向けた ATLAS 検出器のアップグレード

高輝度 LHC では、ルミノシティの増加に伴い 1 バンチ交差あたりに生じる陽子陽子衝突数が多くなる。
2

そのため、ATLAS 検出器の特に内部飛跡検出器に対してより高い放射線耐性及び高細分化が求められる。

また、より高い事象レートに対応し、より効率的にデータを取得するトリガー・読み出しシステムが必要になる。そこで、2024 年から 2026 年にかけて ATLAS 検出器のアップグレードを行う。
内部飛跡検出器では検出器の総入れ替えを行う。現行の内部飛跡検出器は放射線損傷による累積的な性
能劣化により高輝度 LHC の 10 年間の運転に耐えることができない。加えて、高輝度 LHC で生成される荷電粒子飛跡の高密度化により、現行の内部飛跡検出器の最外層に存在するドリフトチューブで構成された飛跡検出器において、検出器の占有率が 100%に達してしまい飛跡再構成の性能が大幅に劣化する。そこで、
高輝度 LHC では現行の内部飛跡検出器の総入れ替えを行い、全領域をより細分化したシリコンピクセル検出器とシリコンストリップ検出器で覆う。ピクセル検出器では、ピクセルサイズを現行の 5 分の１程度にすることで、占有率を抑える。
トリガー・読み出しシステムでは、ほぼすべての電子回路の取り替えを行う。現行のトリガー・読み出しシステムでは、データ転送幅の制限から処理できる事象レートに限界がある。また、現行のシステムではデータを一時的に保持するバッファーのサイズの制限から事象選別のための処理時間を拡張することができず、より効率的な事象選別を導入できない。そのため、高輝度 LHC では、現行のシステムの大幅な改良が行われる。第 3 章で、トリガー・読み出しシステムのアップグレードの概要と、本研究の主軸であるエンドキャップ部の µ 粒子トリガーおよび TGC 検出器回路のアップグレードの詳細を述べる。

2 瞬間ルミノシティ7.5 × 1034 cm−2 s−1 に対して平均 200 ほどになる。

14

第3章

エンドキャップ部 µ 粒子トリガーの改良

本章では、エンドキャップ部 µ 粒子トリガーのアップグレードについて説明する。第 3.1 節で、現行のトリガー・読み出しシステムの全体像を示す。第 3.2 節で、現行の µ 粒子トリガーの概要とトリガー・読み出
しシステムを示す。第 3.3 節で、現行のトリガー・読み出しシステムの性能限界を説明し、高輝度 LHC に向けたアップグレードの必要性を示す。第 3.4 節で、高輝度 LHC に向けたトリガー・読み出しシステムのアップグレードの全体像を示す。第 3.5 節で、高輝度 LHC での µ 粒子トリガーの概要とトリガー・読み出
しシステムを説明し、本研究で着目する前段回路の開発現状を示す。

3.1

現行のトリガー・読み出しシステム

ATLAS 実験では、データ記録装置の容量などの制限から 40 MHz の陽子陽子衝突事象の全てを記録することができない。そのため、生成される膨大な事象の中から興味のある事象のみを選別するトリガーが不可欠となる。興味のある物理事象における電子や光子、µ 粒子などの pT に下限値を設定し、トリガーの判定を行う。

ATLAS 実験では、図 3.1 のようなレベル 1 トリガーとハイレベルトリガーの 2 段階のトリガーを採用している。40 MHz の事象レートに対し、レベル 1 トリガーによって 100 kHz まで事象レートを下げる。この判定は、それぞれの事象に対して、2.5 µs で行われる。さらに、ハイレベルトリガーによって事象レート
を 1 kHz にまで落として、選別された事象のデータを保持する。ハイレベルトリガーの判定は、各事象に対して、数秒かけて行われる。

第3章

エンドキャップ部 µ 粒子トリガーの改良

15

図 3.1 Run 2 におけるトリガー・読み出しシステムの概要 [10] 。レベル 1 トリガー (“Level-1”) 及びハイレベルトリガー (“High Level Trigger”) で保持する事象を選別する。

レベル 1 トリガーは、ASIC や FPGA などのハードウェアで構成される。カロリメータの情報からトリガー判定を行うブロック (Level-1 Calo) とミューオン検出器の情報からトリガー判定を行うブロック (Level-1

Muon) に加え、Level-1 Calo と Level-1 Muon の情報を組み合わせてトリガー判定を行うブロック (L1 Topo)が存在する。この 3 つのブロックから得られるトリガーの情報は、Central Trigger Processor (CTP) に集められる。CTP にて、選別される事象のレートが合計は 100 kHz 以下になるように事象を選別する。選別された事象であることを示す信号である Level-1 Accept を各検出器のフロントエンド回路 (FE) に送り、選択された事象に対する検出器信号を読み出す。
ハイレベルトリガーでは、レベル 1 トリガーで選択された事象に対し、ソフトウェア上で複雑な計算処理を施し、より高分解能な情報により選別を行う。
レベル 1 トリガーとハイレベルトリガーのそれぞれで、各物理事象のトリガーに対して事象レートが割り当てられている。図 3.2 は、2017 年における各物理事象におけるトリガー条件と事象レートである。例
えば、赤枠で示すシングル µ 粒子事象に対しては、レベル 1 トリガーでは、20 GeV の pT 閾値において15 kHz のトリガーレートが割り当てられていることがわかる。

第3章

エンドキャップ部 µ 粒子トリガーの改良

16

図 3.2 2017 年の瞬間ルミノシティ1.7 × 1034 cm−2 s−1 における各物理事象に対するトリガーの一覧 [11] 。

3.2

現行のエンドキャップ部 µ 粒子トリガー

3.2.1

エンドキャップ部 µ 粒子トリガーの概要

1.05 < η < 2.4 のエンドキャップ領域では、TGC 検出器の情報を用いて µ 粒子を含む事象の選別が行われる。エンドキャップ部の µ 粒子トリガーの概要を図 3.3 に示す。衝突点で生成され、TGC 検出器で検出される µ 粒子は、TGC に到達するまでに、トロイド磁場領域を通過する。トロイド磁場は ϕ 方向にかけられているので、µ 粒子の飛跡は R 方向に曲げられる。トロイド磁場付近では、ϕ 方向の成分だけでなく、R方向の成分の磁場も存在する。衝突点付近のソレノイド磁場の影響を考慮すると、µ 粒子の飛跡は ϕ 方向にも曲げられる。M3 でのヒット位置と衝突点を結んだ直線と M1、M2 のヒット位置との距離 (∆R, ∆ϕ)
を求め、その距離から µ 粒子の pT を計算する。得られた pT が閾値を超える場合に、その µ 粒子を含む事象を選別する。

第3章

エンドキャップ部 µ 粒子トリガーの改良

17

図 3.3 エンドキャップ部 µ 粒子トリガーの概要。衝突点と M3 のヒット位置を結んだ直線からの距
離 (∆R, ∆ϕ) を求め、µ 粒子の pT を計算する。

3.2.2

TGC 検出器回路の概要

図 3.4 は、TGC 検出器回路のブロック図を示す。主な特徴は、M1、M2、M3 のヒット情報に対し検出器付近の回路で段階的にコインシデンスを取り、µ 粒子候補の再構成を行うことである。

TGC 検出器からの信号は、まず Amplifier Shaper Discriminator (ASD) ボードによって、電圧信号に変換され、増幅・波高弁別が行われる。PS ボードでは、ASD ボードからの信号に対して µ 粒子飛行時間やケーブル長のばらつきに起因するチャンネル間の遅延時間の違いを補正し、その信号が LHC のどの陽子陽子衝突事象に由来するものかタグ付け (Bunch Crossing IDentification, BCID) する。その後、SLB ASIC
において、信号をトリガー側と読み出し側に分岐させて、異なる処理を行う。以降、システム別に説明する。
トリガー側では、まず SLB ASIC で M2 と M3 の４層のコインシデンスと、M1 の３層のコインシデンスを取る。M2 と M3 では、4 層中 3 層でヒット信号が得られることを要求する (3/4 コインシデンス)。一方、

M1 では、ワイヤーに対して 2/3 コインシデンスを要求し、ストリップでは 1/2 コインシデンスを要求する。その後、コインシデンス結果を High-PT ボードへ送る。High-PT ボードは、M1 と M3 のヒット位置の差 (∆R, ∆ϕ) を計算する。計算結果を Sector Logic ボードへ送り、図 3.5 のようなコインシデンス・ウィ
ンドウを用いて pT の情報に変換する。その後、EI/FI 磁場内部に位置する検出器の情報を統合し、ヒット

第3章

エンドキャップ部 µ 粒子トリガーの改良

位置のコインシデンスを取り、衝突点由来でない µ 粒子候補を落とす。

図 3.4 TGC 検出器回路のブロック図 [12] 。赤い矢印はトリガー判定に使用するデータの流れを示す。青い矢印は、SLB ASIC における分岐後の読み出しデータの流れを示す。

18

第3章

エンドキャップ部 µ 粒子トリガーの改良

19

図 3.5 (∆R, ∆ϕ) のコインシデンス・ウィンドウ。[13] 。∆R と ∆ϕ の値に対応した pT の情報を色分けして示している。

読み出し側では、SLB ASIC と Starswitch (SSW) ボードと ROD ボードで構成される。トリガー判定が行われる間、TGC 検出器のヒット情報は、SLB ASIC のバッファーに保持される。トリガー判定信号(Level-1 Accept) が送られると、SLB ASIC は、選択された事象とその前後の陽子陽子衝突の事象の情報
を SSW ボードに送る。その後、データは SSW ボード上の FPAG で圧縮され、ROD ボードに送られる。

ROD ボードに搭載された FPGA は、複数の SSW ボードからのデータを事象ごとにまとめ、後段の計算機
へ送る。

3.3

現行のトリガー・読み出しシステムの性能限界

現行のトリガー・読み出しシステムのレベル 1 トリガーレートの限界は 100 kHz である。ハードウェアのデータ転送幅の制限から、100 kHz より高いレベル１トリガーレートでは、選択した事象の全データを転送できない。
高輝度 LHC ではルミノシティが増加することによって、興味のある物理事象の発生頻度だけでなく、興味のない背景事象も増加する。トリガー・読み出しシステムのアップグレードなしの場合、レベル 1 トリ
ガーレートを 100 kHz 以下に抑えるため、シングル µ 粒子トリガーにおける pT 閾値を 50 GeV ほどに上げるしかない。すると、図 3.6 に示すように、興味のある物理事象のアクセプタンスが大幅に低下してしま第3章

エンドキャップ部 µ 粒子トリガーの改良

20

い、ルミノシティ増加を生かせない。

図 3.6 代表的な物理事象における µ 粒子の pT 閾値に対するアクセプタンス [14] 。トリガー・読み出しシステムのアップグレードをしない場合、pT 閾値を 50 GeV にあげないとデータを取得できなくなる。興味のある物理事象に対するアクセプタンスを損失してしまう。

現行のトリガー・読み出しシステムのもう一つの限界は、レベル１トリガー判定時間の上限 2.5 µs である。読み出しシステムのハードウェアのバッファーサイズの制限のため、この上限を上回ると事象のデータを保持できない。この制限により簡易的な運動量判定しか導入できない。

3.4

高輝度 LHC のトリガー・読み出しシステム

高輝度 LHC では、ルミノシティを十分に生かすために、レベル 1 トリガーのトリガーレートを 1 MHz、判定時間を 10 µs に拡張する。それにより、システム全体を大幅に入れ替える。
図 3.7 に、高輝度 LHC での ATLAS 実験のトリガー・読み出しシステムを示す。以下、本研究で着目する
レベル 0 トリガーについて説明する。高輝度 LHC では、レベル 1 トリガーに対応するトリガーをレベル 0 ト
リガーと呼ぶ。レベル 0 トリガーは、µ 粒子検出器とカロリメータの一部の情報を使用する L0Muon とカロ
リメータの情報を使用する L0Calo、L0Calo と L0Muon に加えカロリメータの情報を組み合わせた Global

Trigger、CTP で構成される。L0Muon と L0Calo は、それぞれ現行の Level-1 Muon と Level-1 Calo に相当するが、より高い分解能で判定を行える。また、高輝度 LHC から導入される Global Trigger は、カロリ
メータの情報が加わることで、現行の L1Topo から機能を大きく拡張したトリガーである。それらの出力は

CTP に送られて、トリガーレートの合計が 1 MHz になるように事象を選択する。トリガー判定が下されると、L0 アクセプト信号が各検出器の読み出しシステムに送られ、対応する事象のデータが読み出される。

第3章

エンドキャップ部 µ 粒子トリガーの改良

21

図 3.7 高輝度 LHC におけるトリガー・読み出しシステムの概要 [14] 。青の四角は検出器、紫の四角
は Level-0 トリガー、緑と黄色の四角は読み出しシステム、オレンジの四角は Event Filter
システムを指す。

図 3.8 に、高輝度 LHC で予定されている代表的なトリガー条件と想定されるトリガーレートを示す。赤
枠で示されたシングル µ 粒子事象では、EF の pT 閾値 20 GeV で 45 kHz のトリガーレートが割り当てられていることがわかる。図 3.2 に示す値と比べると、ルミノシティの増加よりもトリガーレートの増加が小さいことがわかる。これは、後述するトリガー判定手法改良による。

第3章

エンドキャップ部 µ 粒子トリガーの改良

22

図 3.8 高輝度 LHC で瞬間ルミノシティ7.5 × 1034 cm−2 s−1 における代表的な物理事象に対するトリガーの一覧 [14] 。

3.5

高輝度 LHC の µ 粒子トリガー

3.5.1

エンドキャップ部 µ 粒子トリガーの概要

エンドキャップ部 µ 粒子トリガーでは、新しいトリガー判定の手法を導入し pT 分解能を向上させる。図3.9 に、新しい手法を示す。NSW は、2019–2020 年にトロイド磁場の内側に導入される µ 粒子飛跡検出器である。TGC 全層のヒット情報から再構成された飛跡と NSW で再構成された飛跡の角度差 ∆θ を計算し、µ 粒子の pT を導出する。図 3.10 は、∆θ を用いた新しいトリガーと従来のトリガーにおけるμ粒子の pT分布を示す。新しい手法の導入による pT 分解能の向上から、20 GeV 閾値より小さい pT を持つμ粒子を含む事象の削減能力が大幅に向上する。

第3章

エンドキャップ部 µ 粒子トリガーの改良

図 3.9 µ 粒子検出器の配置とエンドキャップ部レベル 0 µ 粒子トリガーの概要 [15] 。トロイド磁場による µ 粒子の曲がり具合 ∆θ から pT を求める。∆θ は、NSW での飛跡と TGC での飛跡の角度差である。

23

第3章

エンドキャップ部 µ 粒子トリガーの改良

24

図 3.10 pT 閾値 20 GeV でトリガー判定された µ 粒子の pT 分布 [15] 。白のヒストグラムは高輝度

LHC 向けのアップグレード前のμ粒子トリガーを用いた結果で、赤のヒストグラムは高輝
度 LHC でのトリガーをオフライン解析で導入した結果を示す。2012 年の重心系エネルギー

8 TeV での陽子陽子衝突データを用いている。

3.5.2

TGC 検出器回路の概要

トリガーレートの増強と新しいトリガー判定手法を実現するために、ASD ボードを除く現行の全てのボードを取り替える予定である。図 3.11 に、高輝度 LHC での TGC 検出器回路のブロック図を示す。このシス
テムの主な特徴は、検出器付近の前段回路で、コインシデンスを取らず、TGC 検出器の全ヒット情報を後段回路に転送し、後段回路で飛跡の再構成を行うことである。

TGC 検出器からの信号は、ASD ボードを通過後、新しく開発する PS ボードに送られる。PS ボード
は、信号のタイミングを調節し、BCID を行った後、FPGA と光トランシーバーを用いて後段回路 (Endcap

Sector Logic) へ転送する。後段回路は、TGC 全層のヒット情報を用いて飛跡を再構成し、NSW との飛跡の角度差を計算し、µ 粒子の pT を求める。その後、pT 情報を MUCTPI に送る。また、後段回路は 10 µsのレベル０トリガーレイテンシーに十分に対応できるサイズを持つ First-In-First-Out (FIFO) でデータを保持する。そして、L0 アクセプト信号を受信するとトリガー判定された事象のデータを FELIX へ送る。

Service Patch Panel は、PS ボードヘ陽子陽子衝突と同期した 40 MHz クロック (LHC クロック) や回路リセット信号を送る役割と PS ボードの FPGA のファームウェアの書き込みを行う役割を担う。

第3章

エンドキャップ部 µ 粒子トリガーの改良

25

図 3.11 高輝度 LHC 向けの TGC 検出器回路のブロック図 [15] 。検出器付近 (“on-detector”) の前段回路でヒット情報を集め、後段 (“oﬀ-detector”) に転送する。後段のボード (“Endcap

Sector Logic”) にて飛跡再構成を行う。

3.5.3

前段回路の開発現状

本節では、TGC 検出器の前段回路を構成する ASD ボードと高速データ転送ボード (PS ボード) の概要と高輝度 LHC に向けた開発の現状を示す。

ASD ボード
ASD ボード (図 3.12) は、4 つの ASD チップ (CXA3183Q) を搭載している。1 チップあたり 4 チャンネ
ルを持つので、1 つの ASD ボードは 16 チャンネル分の検出器信号を処理する。図 3.13 に ASD チップのブロック図とピン配置を示す。ASD チップは、検出器の信号電荷を 0.8 V/pC のゲインで電圧に変換する
プリアンプ、プリアンプ後に信号を 7 倍に増幅するメインアンプ、信号と PS ボードから送られる閾値電圧(VTH) を比較し LVDS 信号を出力するコンパレータで構成される。ASD ボードは、LHC の運転開始前に製作され、ATLAS 実験の開始当初から運用されている。ASD ボードの機能は高輝度 LHC の TGC システ
ムに適応するため、継続的な使用を予定している。

第3章

エンドキャップ部 µ 粒子トリガーの改良

26

ASD ボードは、LHC ビーム軸から最も近いところで 1.7 m の位置に設置するため、相対的に高い放射線耐性が要求される。そこで、本研究では ASD ボードの放射線耐性の評価を行った。第 7 章にて、放射線耐性の要求値および評価の詳細を示す。

図 3.12 ASD ボードの写真。ボードの中心部に 4 つの ASD チップが並ぶ。写真上部から TGC 検
出器信号が入力し、ASD チップの出力は下部のコネクタから PS ボードへ送られる。

第3章

エンドキャップ部 µ 粒子トリガーの改良

27

図 3.13 ASD チップのブロック図とピン配置 [16] 。P はプリアンプ、M はメインアンプ、C はコン
パレータを示す。プリアンプは検出器の信号電荷を電圧に変換し、メインアンプとコンパ
レータは、VTH から閾値電圧を受けて、信号の増幅・波高弁別を行う。

高速データ転送ボード
図 3.14 に高輝度 LHC から導入される新しい PS ボードのブロック図を示す。1 つの PS ボードは、8 つのPatch-Panel (PP) ASIC と 1 つの Xilinx Kintex-7 (XC7K325T) FPGA、そして、ASD チップの閾値電圧の供給・モニターを行う Digital to Analog Converter (DAC) と Analog to Digital Converter (ADC)、16
つの ASD からの 256 チャンネルのデータを 40 MHz で転送する光トランシーバーで構成される。

PP ASIC は、２つの ASD からの信号に対しタイミング調節と BCID を行う。現行の PS ボードに用いられる PP ASIC において、高輝度 LHC の約 1500 枚の PS ボードに対し十分なスペアがないため、新しい

PP ASIC の開発が必要である。そこで、本研究では、PP ASIC を開発した。第 4 章にて、開発の詳細と試作機の動作検証結果を示す。

FPGA は、8 つの PP ASIC の信号を受信し、FPGA に搭載する高速シリアルトランシーバーを用いて後段回路へ転送する。転送の際、FPGA の出力の電気信号は、2 つの光トランシーバー (SFP+) によって光信号に変換される。転送レートは、8 ビットのデータを 10 ビットのデータに変換する高速シリアル転送方式 (8b/10b) を用いて、PP ASIC の信号 256 ビットと回路情報 64 ビットのデータを 40 MHz で送るため、合計 16 Gbps となる。そのため、8 Gbps の転送レートに対応するトランシーバーを使用する。FPGA に第3章

エンドキャップ部 µ 粒子トリガーの改良

28

書き込むファームウェアの情報は、Service Patch Panel からツイストペアケーブルを経由して受け取る。

Trigger Timing Control (TTC) 信号は、LHC クロックや回路リセット信号のことである。LHC クロックは高速トランシーバーの基準クロックとして用いられるため、安定的システムを構成する上で非常に重要である。そのため、Service Patch Panel からツイストペアケーブルを経由して受け取るだけでなく、光ト
ランシーバーからも受け取れるようにし、冗長性を持たせる。

2016 年に製作された試作機 (図 3.15) を使って、DAC と ADC のコントロールの確認、ツイストペアケー
ブルからのクロックの受信の確認、2 つのトランシーバーによる 16 Gbps の通信の確認が行われた [17] 。本
研究では、光トランシーバーからクロックを受け取る手法を確立した。その詳細を、第 5 章で述べる。

PS ボードは、LHC ビーム軸から 8 m 以上の TGC 外縁部に取り付けられる。ASD ボードに比べて低度ではあるが、放射線耐性が要求される。Xilinx Kintex-7 FPGA は、総吸収線量に対して高い耐性をもつ[18]。しかし、入射した高エネルギー粒子が、FPGA 上の回路情報が記述されたメモリでビット反転を引き起こすことで、ファームウェアが破損する場合がある。そこで、ビット反転を自動検知・修正する機能の実装を行った。また、PP ASIC、DAC、ADC、電源素子のガンマ線照射試験を行い、総吸収線量耐性を調べた。第 6 章にて、FPGA のビットエラーの自動検知・修正機能の実装及び動作検証と、PP ASIC、DAC、

ADC、電源素子のガンマ線照射試験について述べる。

図 3.14 PS ボードのブロック図 [15] 。右側に示す 2 枚のメザニンカードを左のメインボードに搭載させることで、PP ASIC ８枚分の信号を処理する。

第3章

エンドキャップ部 µ 粒子トリガーの改良

図 3.15 PS ボード試作機の写真。この試作機に搭載する PP ASIC は、現行システムの予備である。
予備を含めて 4 つの SFP+が搭載されている。

29

30

第4章

PP ASIC の動作検証

本章では、高輝度 LHC に向けて製作した PP ASIC 試作機の動作検証について述べる。開発の概要、試作機のデザインを示した後、本研究で行った評価ボードの製作および動作検証について説明する。

4.1

開発の概要

高輝度 LHC では、全 PS ボードを交換するため、約 12,500 枚の PP ASIC が必要になる。現行の PP

ASIC は、十分なスペアがなく、放射線耐性の検証も十分に行われていない。そこで、新しい PP ASIC を製作する必要がある。

PP ASIC は、ASD ボードからの信号に対して µ 粒子飛行時間やケーブル長のばらつきに起因するチャンネル間の遅延時間の違いを補正し、陽子バンチ衝突に対応する 40 MHz クロックへの同期をとる。高輝度

LHC では、現行の TGC の配置および ASD ボードから PP ASIC までのケーブルの長さの変更はしないた
め、新しい PP ASIC に対し、高輝度 LHC の TGC 検出器回路で要求される機能は現行と変わらない。なので、機能は変更せず、プロセスやコア電圧、コントロールの仕様などを変更した PP ASIC を製作した。
プロセスは、消費電力の削減や応答速度の向上を図るため、0.35 µm から 0.18 µm に変更した。コア電圧
は、消費電力の削減を図るため、3.3 V から一部 1.8 V に変更した。コントロールの仕様は、JTAG からより通信仕様が単純で、汎用性の高い SPI (Serial Peripheral Interface) に変更した。

PP ASIC 試作機の設計は、KEK の宮原 正也氏が行った。本研究では、評価ボードのデザインおよび PP
ASIC 試作機の動作検証を行った。PP ASIC の放射線耐性試験については、第 6 章で述べる。

4.2

試作機のデザイン

図 4.1 に、新しい PP ASIC のブロック図を示す。PP ASIC は、LVDS レシーバー, 可変遅延回路・PLL 回路, 陽子バンチ識別回路, テストパルス回路, SPI コントローラーで構成される。この PP ASIC は、Silterra

Malaysia 社の 0.18 µm CMOS プロセスのフルカスタム IC である。LVDS レシーバーとテストパルス回路の供給電圧は 3.3 V であり、その他の入出力部や、PLL などの内部回路の供給電圧は 1.8 V である。図 4.2に、PP ASIC のレイアウトを示す。チップのサイズは、2.47 mm × 2.47 mm である。以下、各回路の機能の概要を述べる。

第4章

PP ASIC の動作検証

図 4.1 新しい PP ASIC のブロック図。Channel A と Channel B は、それぞれ 1 つの ASD ボードに対応している。

31

第4章

PP ASIC の動作検証

32

図 4.2 PP ASIC のレイアウト。LVDS レシーバー (LVDS Rx), 可変遅延回路 (Delay line), PLL 回路, 陽子バンチ識別回路, テストパルス回路 (TPG Driver) の位置を示した。

SPI コントローラー
PP ASIC のほとんどの制御は、SPI プロトコルに基づく。PP ASIC は 2 つの ASD ボード (Channel Aと Channel B) と通信するので、それぞれのチャンネルにおいて独立にパラメータを設定できるようになっている。

LVDS レシーバー
ASD ボードの出力信号は LVDS レベルであり、ツイストペアケーブルによって PP ASIC に送られる。
LVDS レシーバーは、その信号を受信し、1.8 V CMOS レベルに変換して、可変遅延回路へ送る。

第4章

PP ASIC の動作検証

33

可変遅延回路・PLL 回路
可変遅延回路は、µ 粒子の飛行時間やケーブル長のばらつきに起因するチャンネル間の遅延時間の違いとLHC クロック・ASD ボード出力信号の位相ずれを調節する。電源電圧や温度変化などの動作環境の変化に依存しない 1 ns 以下の刻み幅での遅延調節を可能にするために、PLL (Phase Locked Loop) 回路を用いる。
図 4.3 に、可変遅延回路と PLL 回路のブロック図を示す。PLL 回路は、電圧制御リングオシレーター(Voltage Controlled Ring Oscillator, VCRO)、位相比較器 (Phase Frequency Detector, PFD)、チャージ
ポンプ (Charge Pump, CP)、ローパスフィルタ (LPF) で構成される。VCRO は、32 段の遅延セルと 1 つのインバータで構成されている。また、VCRO には、遅延セルの段数を 20, 24, 28, 32 に変更するセレク
ター (MUX) が搭載されている。セレクターは、IC の製造過程による遅延セルの遅延時間の変動調整や可変遅延回路のダイナミックレンジの変更を可能にする。各遅延セルは、2 つのインバータで構成されている。
遅延セルの伝搬遅延は、制御用電圧 (VCON ) で制御される。リングを通過する信号は、MUX の後ろのイン
バータによって反転するので、リングは、発振器として働く。信号がリングを 25 ns で 1 周する時、VCROの周波数は 20 MHz となる。位相比較器は、VCRO の出力と PP ASIC に入力された 40 MHz のクロック
を 1/2 に分周した REF CLK とを比較する。CP は、VCRO クロックの位相が REF CLK に対し進んでいる時に、VCON を小さくし、遅れている時に、VCON を大きくする。このループは、出力結果を入力側に帰還し、入力と出力を比較し、出力をある値に固定させるネガティブフィードバックとして働き、VCRO の
周波数を安定化させる。このネガティブフィードバック回路は、40 MHz の REF CLK が使用される際に、リングの 1 周が 25 ns になるように伝搬遅延を安定化させる。LPF は、VCON に含まれる高周波成分や雑音を除去する。LPF の周波数特性を調整できるように、LFP はチップ内には実装せず、チップの外に実装
してコンデンサーや抵抗を交換できるようにした。

PLL 回路と可変遅延回路の遅延セルは、同じ回路構成であり、VCON も共通している。PLL 回路がロッ
ク状態 (PFD で比較される 2 つのクロックの周波数と位相が一致している状態) にある限り、可変遅延回路の伝搬遅延は、電源電圧や温度変化などの動作環境の変化に対して、一定の値を維持する。可変遅延回路
を通過する信号の遅延時間は、SPI を通じて書き込まれる 6 ビットのレジスタで、0–50 ns の範囲で制御さ
れる。

第4章

PP ASIC の動作検証

34

図 4.3 可変遅延回路と PLL 回路。上部の遅延セルが 48 個連なり、MUX とバッファーが存在する
ブロックが、可変遅延回路である。下部の 40 MHz の REF CLK が入力されるブロックがPLL 回路である。

陽子バンチ識別回路
陽子バンチ識別 (BCID) 回路は、可変遅延回路でタイミング調整が行われた信号と LHC クロックの同期をとることで、信号がどの陽子陽子衝突事象に由来するものかタグ付けを行う。信号の到着時間の分布が25 ns を超える広がりを持つ場合にも BCID できるように、有効ゲート幅は、25 ns を超える範囲で調節可能である。この機能は、特にストリップの信号に対して重要であり、信号のタイミングにより 2 つの陽子陽子衝突事象にタグ付けされる。
図 4.4 に、BCID 回路のブロック図を示す。BCID 回路は、クロックに対して、2 つの可変遅延回路 (BCID

Delay, BCID Gate) を搭載する。BCID Delay は、PS ボード上の 40 MHz クロックと ASD ボード信号の中で最も早く到達した信号との間の位相差の調整に使われる。BCID Gate は、有効ゲート幅を調節するために使われる。それぞれの遅延調節の設定値は、1 つの ASD ボードからの 16 チャンネルの信号で共通となる。BCID 回路は、特定のチャンネルの信号に異常が起こった際に、そのチャンネルの出力をオフにする
マスク機能を搭載している。マスク機能は、SPI で制御される。図 4.5 に、実効ゲート幅を拡張した場合における BCID 回路動作のタイミングチャートを示す。有効ゲートが重なるタイミングで信号が到達すると、BCID 回路は 2 クロック幅の信号を出力する。

第4章

PP ASIC の動作検証

図 4.4 BCID 回路のブロック図。可変遅延回路でタイミング調整が行われた ASD 信号 (ASD IN)
は、BCID Delay と同期がとられる。実効ゲート幅は、BCID Gate で決まる。

図 4.5 BCID 回路動作のタイミングチャート [9] 。INPUT1 は、有効ゲートが重ならないタイミン
グで BCID 回路に入力した信号を示し、OUTPUT1 は、INPUT １に対応する BCID 回路の出力信号を示す。INPUT2 は、有効ゲートが重なるタイミングで BCID 回路に入力した信号を示し、OUTPUT2 は、INPUT2 に対応する BCID 回路の出力信号を示す。

35

第4章

PP ASIC の動作検証

36

テストパルス回路
テストパルス回路は、テストパルストリガー (TPG Trigger) 信号を受け取ると、ASD ボードに向け差動
矩形パルスを生成する。これは、TGC 検出器回路のタイミング調整等におけるテストパルスとして用いられる。図 4.6 に、テストパルス回路のブロック図を示す。パルス幅は、SPI によって 25 ns から 102.4 µs の範囲で調節可能であり、振幅は 16 段階で変更可能である。テストパルスの極性やテストパルストリガーを検知する際のクロックのエッジを選択することもできる。また、テストパルストリガーを受信してからテストパルスを出力するまでの時間を、1 クロック単位の刻み幅で 0–7 クロックの範囲で調節できる粗い可変遅延回路 (Coarse Delay) と、1 ns 以下の刻み幅で調節できる可変遅延回路 (Fine Delay) が実装されている。

図 4.6 テストパルス回路のブロック図。テストパルストリガー (TPG TRIG) は、2 つの可変遅延回路 (Coarse Delay, Fine Delay) を通過する。その後、テストパルス出力部 (TPG Output)へ入力する。

4.3

動作試験用ボードの開発

2018 年に、20 個の PP ASIC 試作機を製作した。その動作試験のために、ボードをデザインし、製作した。表 4.1 に、PP ASIC 試作機の試験の項目を示す。これらの試験を行うことができるようにデザインした。図 4.7 と図 4.8 に、製作した動作試験用ボードの写真と回路図を示す。チップのパッケージに適合する

IC ソケットを搭載した。パルス生成器で LVDS レベルからオフセット・振幅をずらした信号を使って試験できるように 32 チャンネル分の LVDS 入力の内、2 チャンネルだけ独立して同軸コネクタで入力できるようにした。入出力信号の遅延時間の測定をする際のオシロスコープのプローブ用として、全チャンネルの入出力にピンヘッダーを実装した。VCON にテストピンを実装をすることで、外部から電圧供給できるようにした。ガンマ線照射試験を考慮すると、ボード上にはなるべく測定に影響するデバイスを搭載したくない。
そのため、SPI のマスターとなるデバイスを搭載せず、SPI 制御ピンを用意し、ボード外からマイコンなどのデバイスと接続できるようにした。

第4章

PP ASIC の動作検証

37

表 4.1 PP ASIC 試作機の試験項目。PP ASIC の全ての機能の試験をカバーする。
回路名

LVDS レシーバー

試験項目

LVDS のオフセット電圧、振幅に対する伝搬遅延の測定
電源電圧に対する伝搬遅延の測定

可変遅延回路と PLL 回路

外部から VCON を供給した際の伝搬遅延の測定

VCRO の各段数における伝搬遅延の測定
電源電圧に対する伝搬遅延の測定
温度変化に対する伝搬遅延と VCON の測定
チップの個体差の評価

BCID 回路
テストパルス回路

有効ゲート幅の測定
バイアス電流の設定値に対する振幅の測定
電源電圧と温度の変化に対する振幅の測定
出力パルス幅の測定

Coarse Delay と Fine Delay の伝搬遅延の測定
SPI プロトコル
IC 全体

全ての SPI 設定の動作確認
消費電力の測定

図 4.7 動作試験用ボードの写真。ボードの中央部に IC ソケット、左側に LVDS 入力用のコネクタ、上側に制御ピン用のスイッチと電源コネクタ、右側に 1.8 V CMOS 出力ピンと SPI 制御ピンとテストパルス出力ピンなど、下側にリセットスイッチと水晶振動子を搭載している。

図 4.8 PP ASIC 動作試験用ボードの回路図。

A

B

C

D

R23

R27

R24

R25

R26

8
7

6
5

4
3

2
1

10
9

8
7

6
5

4
3

2
1

R48

2
1

2
1

TPTRIG

2
1
3
4
5
CN20
EPK,00,250,NTN

5

51

R53

HIF3BA-34PA-2.54DS(71)

R47

4
3

4
3

14
13

R45

R38

14
13

16
15

6
5

R37

16
15

18
17

6
5

R36

18
17

20
19

8
7

R35

20
19

22
21

R44

R34

22
21

24
23

R39

R33

24
23

26
25

12
11

R32

26
25

28
27

8
7

R31

28
27

30
29

10
9

R30

30
29

10
9

R29

32
31

32
31

12
11

R28

34
33

34
33

CN15

HIF3BA-34PA-2.54DS(71)

R22

10
9

R20

18
17

18
17

12
11

R19

20
19

20
19

14
13

R18

22
21

22
21

12
11

R15

24
23

24
23

14
13

R11

26
25

R21

R7

26
25

28
27

16
15

R6

28
27

30
29

16
15

R5

32
31

30
29

R4

32
31

34
33

34
33

DELIN

CN5

51

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

100

2
3
4
5

R49

(51)

(51)

4

HEADER 16X2

CN13

51

R55

R50
1
CN18
EPB,00,250,NTN

(51)

4

0.01U

C31

+1V8D

HEADER 16X2

2
1
3
4
5
CN21
EPK,00,250,NTN

EXTCLK

R3

EPB,00,250,NTN
1

CN12

1
2
3
4
CN17
EPB,00,250,NTN 5

(51)

R2

EPB,00,250,NTN CN4
1
2
3
4
5

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1

VDD
OUT

3

4

ASFLMB-40.000MHZ-LC-T

GND

2

X1
OE

1

VDDIO33
VDDIO33
INB7_
INB7
INB6_
INB6
INB5_
INB5
INB4_
INB4
INB3_
INB3
INB2_
INB2
INB1_
INB1
INB0_
INB0
INA15_INA15
INA14_INA14
INA13_INA13
INA12_INA12
INA11_INA11
INA10_
INA10
INA9_
INA9
INA8_
INA8
GND
GND

4

2
SW2

3

1

FSM4JSMAVDDIO33

109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144

VDDIO33

3

VDDIO33 VDD

1

T1
PIN

R54

10

JP1

JP2X2

1
3

3

2
4

R52

10K

R51

+1V8D

100

T8

D1

10U

DA2S10100L

C30

PIN

GND

15P
3K

150P
R46
T9

C28

VCON
C27

PIN

10K
10K
10K
10K
10K
10K

VDD

GND
GND
OUTB15
OUTB14
OUTB13
OUTB12
OUTB11
OUTB10
OUTB9
OUTB8
OUTB7
OUTB6
OUTB5
OUTB4
OUTB3
OUTB2
OUTB1
OUTB0
OUTA15
OUTA14
OUTA13
OUTA12
OUTA11OUTA10
OUTA9
OUTA8
OUTA7
OUTA6
OUTA5
OUTA4
OUTA3
OUTA2
OUTA1
OUTA0
VDDIO18
VDDIO18

0.01U

C32

+1V8D

0.01U

C29

+1V8D

72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37

1
2
3
4

VCC
2OE
1Y
2A

R17

R16

U3
VCC
2OE
1Y
2A

RA1
1
2
3
4
1
2
3
4
RA2
RA3
1
2
3
4
1
2
3
4
RA4
RA5
1
2
3
4
1
2
3
4
RA6
RA7
1
2
3
4
1
2
3
4
RA8

8
7
6
5

+1V8D

100 100 100 100

8
7
6
5

2

+1V8D

SN74AUC2G125DCTR

OE
1A
2Y
GND

CN8

2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32

1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31

CN16

TPULSEBTPULSEB_TPULSEATPULSEA_

CN19

0.01U

C12

VDD

0.01U

C5

0.01U

C18
0.01U

C19

PWB=GN-1828-1

RSPI_
SS_
SCK
MOSI
GND
HEAER 5X1

1
2
3
4
5

0.01U

C17

CN14 HEADER 16X2

18
20
22
24
26
28
30
32

17
19
21
23
25
27
29
31

HEAER 4X1

1
2
3
4

0.01U

C11

VDD

0.01U

C4

0.01U

C13

0.01U

C6

Date:

Size
A2

PIN

10U

C24

10U

C22

10U

C15

10U

C8

FL3
1

T7
JP-4

1

3

T2
JP-4

T5
JP-4

Sheet

+1.8V

T3
JP-4

CN11
JK-2 (Black)

1

of

1

GND

CN9
JK-2 (White)

A

B

C

D

Rev
<RevCode>

VDDIO18
CN7
JK-2 (White)

NFM21PS106B0J3D
100U/3225

C25

FL4
1

3

VDD

CN6
JK-2 (White)

NFM21PS106B0J3D
100U/3225

C23

3

VDDIO33

CN2
JK-2 (Red)NFM21PS106B0J3D

100U/3225

C16

FL2
1

3

2
1
NFM21PS106B0J3D

100U/3225

Monday, July 30, 2018

Document Number
<Doc>

FL1
1
C9

1

PPASIC TEST BOARD

T4

PIN

10U

C26

10U

C21

10U

C14

10U

C7

T6

+1V8D

VDDIO18

VDD

VDDIO33

Title

0.01U

C20

VDDIO18 VDDIO18 VDDIO18 VDDIO18

0.01U

C10

VDD

0.01U

C3

CN10 HEADER 16X2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16

DELOUT
SEU
MISO
PLLLD

0.01U

0.01U

VDD

C2

C1

VDDIO33 VDDIO33 VDDIO33 VDDIO33 VDDIO33 VDDIO33

33/1005X4
8
7
6
5
8
7
6
5
33/1005X4
33/1005X4
8
7
6
5
8
7
6
5
33/1005X4
33/1005X4
8
7
6
5
8
7
6
5
33/1005X4
33/1005X4
8
7
6
5
8
7
6
5
33/1005X42
4
68

HEAER 4X2

1
3
5
7

2

R40 R41 R42 R43

33

33

SN74AUC2G125DCTR

OE
1A
2Y
GND

U2

+1V8D

1
2
3
4

VDDIO18

U1
IC234-1444-016N

R8
R9
R10
R12
R13
R14

SW1
CHS-06B

VDDIO18

6
5
4
3
2
1
7
8
9
10
11
12

CN3
2
3
4
5

1
1
1
2

1

R1

1

5

2

108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
GND
GND
INB8
INB8_
INB9
INB9_
INB10
INB10_INB11
INB11_INB12
INB12_INB13
INB13_INB14
INB14_INB15
INB15_VDDIO33
GND
GND
VDD
VDD
DELIN
BYPASS
POL
STEP1
STEP0
CPOL
CPHA
DELOUT
SEU
MISO
PLLLD
VDDIO18
VDDIO18

VDDIO33
VDDIO33
INA7_
INA7
INA6_
INA6
INA5_
INA5
INA4_
INA4
INA3_
INA3
INA2_
INA2
INA1_
INA1
INA0_
INA0
TPULSEA_TPULSEATPULSEB_TPULSEBVDDIO33
GND
VDD
VDD
VCON
RESET_
CLK
TPTRIG
MOSI
SCK
SS_
RSPI_
GND
GND

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36

1

2
2

2
1
2
1
2
1
2
1
2
1
2
1
2
1

2
2
1

2
1
1

2
1
3
4
5
CN1
EPK,00,250,NTN

2

2
1
2

0

1

1
2

第4章

PP ASIC の動作検証
38

第4章

PP ASIC の動作検証

4.4

試作機の動作検証

39

製作した動作試験用ボードを使用して、PP ASIC 試作機の動作検証を行った。以下に、各検証の手法および結果を示す。

4.4.1

LVDS レシーバー

図 4.9 に、LVDS レシーバーの動作検証のセットアップを示す。パルス生成器 (Agilent Technologies,

81150A) で、差動の入力信号を生成した。図 4.10 に、入出力の波形の概念図を示す。複数の入力のオフセッ
トおよび振幅の設定に対し、入出力の時間差を測定した。差動信号を 2 本の 50 Ω 同軸ケーブルでボードに入力させたので、50 Ω で終端した。試験するチャンネルにおいて LVDS レシーバー後の信号が可変遅延回
路と BCID 回路を迂回するように SPI で設定することで、可変遅延回路と BCID 回路の伝搬遅延を含まないようにした。
図 4.11 に、LVDS レシーバーの伝搬遅延の測定結果を示す。測定した伝搬遅延は、LVDS レシーバー,

MUX, 出力バッファーの遅延の合計である。ASD ボードの出力信号の振幅とオフセットの代表値は、それぞれ 400 mV と 1.2 V である。1 ns 以下の精度で ASD ボード信号のタイミング調整を行うには、ASD ボー
ドの出力信号の振幅・オフセットの揺らぎに対して伝搬遅延の変化は 1 ns より十分小さくなければならな
い。代表値の周辺において、伝搬遅延の変化は 0.1 ns 程度であり、要求を十分に満たす結果が得られた。図4.12 に、電源電圧を 2.7–3.9 V の範囲で変えた時の LVDS レシーバーの伝搬遅延の測定結果を示す。この測定において、入力信号の振幅は、400 mV である。2.7–3.9 V の範囲での電源電圧の変化に対し、オフセッ
トの代表値付近において 1 ns を超える伝搬遅延の変化は見られなかった。

図 4.9 LVDS レシーバーの動作検証のセットアップ。オシロスコープで PP ASIC の入力信号と出力信号の遅延を測定した。

第4章

PP ASIC の動作検証

40

図 4.10 LVDS レシーバーの動作検証における入出力波形の概念図。差動入力の中心電圧をオフセッ

Delay [ns]ト (OFFSET)、電圧差を振幅 (Amplitude) とする。入出力の時間差 (Delay) を測定する。

9
8.5
8
7.5
7
6.5
6
5.5
5
4.5
4
3.5
3
0

Amplitude : 200 mV
Amplitude : 300 mV
Amplitude : 400 mV
Amplitude : 500 mV
Amplitude : 600 mV
Amplitude : 700 mV
Amplitude : 800 mV

0.5

1

1.5

2

2.5

Offset [V]
図 4.11 入力信号の振幅を変えた時のオフセットに対する LVDS レシーバーの伝搬遅延。

PP ASIC の動作検証

Delay [ns]

第4章

9
8.5
8
7.5
7
6.5
6
5.5
5
4.5
4
3.5
3
0

41

HVDD = 2.7 V
HVDD = 3.0 V
HVDD = 3.3 V
HVDD = 3.6 V
HVDD = 3.9 V

0.5

1

1.5

2

2.5

3

3.5

Offset [V]
図 4.12 電源電圧を 2.7–3.9 V の範囲で変えた時のオフセットに対する LVDS レシーバーの伝搬遅延。入力信号の振幅は、400 mV とした。

4.4.2

可変遅延回路・PLL 回路

図 4.1 に示されているデバック用の信号線を用いて、可変遅延回路と PLL 回路の動作検証を行った。まず、

VCON に対する 1 個の遅延セルの伝搬遅延を測定した。図 4.13 に、セットアップを示す。外部から VCONを供給し、1.8 V CMOS の信号を可変遅延回路に入力した。47 個の遅延セルの伝搬遅延の値から 0 個の遅延セルの伝搬遅延の値を引いて、47 で割ることで、遅延セル以外の伝搬遅延の寄与を打ち消して、1 個の遅延セルの伝搬遅延を求めた。図 4.14 に、10 個のチップに対する測定結果を示す。伝搬遅延を 0.5–3 ns の範囲で変更できることがわかる。図 4.15 に、温度を 0–80 度の範囲で変化させた時の VCON に対する 1 個の遅延セルの伝搬遅延の測定結果を示す。全ての温度において、1 ns 以下での遅延調節が可能であることが検証された。
伝搬遅延の測定結果を Layout Parasitic Extraction (LPE) を用いたシミュレーションと比較した。LPEとは、回路の寄生容量を抽出することを意味する。図 4.16 に、比較結果を示す。今回の製作された試作機の測定結果は LPE シミュレーションとよく一致しているものの、VCRO の遅延セルの個数 (“PLL STEP”)
が 32 の場合に対し十分なマージンがないようにみえる。そこで、実機では、遅延セルのトランジスターのゲート長を 1 µm から 0.5 µm 変更して、伝搬遅延を小さくする。実機では、PLL STEP を 24 または 28 にして運転する予定であり、ゲート長変更は予備のステップ 32 のマージンを増すことを目的とする。
次に、可変遅延回路の遅延セルの段数 (“Delay step”) を変えた時の伝搬遅延の測定を行った。図 4.17 に、セットアップを示す。水晶振動子から 40 MHz のクロックを PP ASIC に入力し、PLL 回路をロックした。
マイコンによる SPI 制御で、Delay step と PLL STEP を変更した。図 4.18 と表 4.2 に、測定結果を示す。
遅延セル以外の伝搬遅延の寄与を打ち消すため、各 Delay step の伝搬遅延の値から Delay step 0 の伝搬遅

第4章

PP ASIC の動作検証

42

延の値を差し引いた。結果から、可変遅延回路は、システムが要求する 1 ns 以下の刻み幅と 40 ns 以上のダ
イナミックレンジを確保していることがわかる。図 4.19 に、1.8 V の電源電圧を 10%変化させた時の Delay

step に対する伝搬遅延の測定結果を示す。1.8 V の結果から、変位は、< 0.3 ns であり、電源電圧の依存性が十分小さいことがわかった。図 4.20 に、温度を 0–80 度の範囲で変化させた時の Delay step に対する伝搬遅延の測定結果を示す。温度環境の依存性も十分小さいことがわかった。

3.5

Delay [ns]Delay [ns]図 4.13 VCON に対する 1 個の遅延セルの伝搬遅延の測定のセットアップ。

Chip A
Chip B
Chip C
Chip D
Chip E
Chip F
Chip G
Chip H
Chip I
Chip J

3
2.5
2

3.5
0 degrees3

40 degrees

2.5

80 degrees

1.5

1

1

0.5

0.5

0.8

1

1.2

1.4

1.6

60 degrees

2

1.5

0
0.6

20 degrees

1.8

0
0.6

0.8

1

1.2

1.4

1.6

1.8

VCON [V]

VCON [V]図 4.14 VCON に対する 1 個の遅延セルの伝搬遅図 4.15 温度を 0–80 度の範囲で変化させた時の延の測定結果。10 個のチップの測定結果

VCON に対する 1 個の遅延セルの伝搬遅を重ねている。

延の測定結果。

第4章

PP ASIC の動作検証

図 4.16 VCON に対する 1 個の遅延セルの伝搬遅延の測定結果と LPE シミュレーションとの比較。
赤は測定結果を示し、緑は試作機の LPE シミュレーションを示す。青は実機の LPE シミュ
レーションを示す。

図 4.17 遅延セルの段数に対する伝搬遅延の測定セットアップ。マイコンを用いて SPI 制御を行い、遅延セルの段数を変更した。

43

PP ASIC の動作検証

Delay [ns]

第4章

44

60
STEP = 20

50

STEP = 24
STEP = 28
STEP = 32

40
30
20
10
0
0

5

10 15 20 25 30 35 40 45 50

Delay step
図 4.18 遅延セルの段数に対する伝搬遅延の測定結果。PLL STEP 20, 24, 28, 32 の結果を示す。

表 4.2 可変遅延回路の刻み幅とダイナミックレンジ。

PLL STEP

刻み幅 (ns)

ダイナミックレンジ (ns)

20

1.15

54.1

24

0.96

45.0

28

0.82

38.1

32

0.73

34.2

PP ASIC の動作検証

45

60

Delay [ns]Delay [ns]第4章

VDD = 1.62 V

50
VDD = 1.80 V

40
30

50
45

VDD = 1.62 V

40
35

VDD = 1.80 V

VDD = 1.98 V

VDD = 1.98 V

30
25

PLL STEP = 20

PLL STEP = 24

20
20

15

10

10

0
0

5
0
0

5

10 15 20 25 30 35 40 45 50

5

10 15 20 25 30 35 40 45 50

45Delay step

Delay [ns]Delay [ns]Delay step40

40

VDD = 1.62 V

35

VDD = 1.80 V

30

VDD = 1.98 V

25

PLL STEP = 28

20

25
20

VDD = 1.80 V

30

VDD = 1.98 V

PLL STEP = 32

15

15
10

10

5

5

0
0

VDD = 1.62 V

35

5

0
0

10 15 20 25 30 35 40 45 50

5

10 15 20 25 30 35 40 45 50

Delay step

Delay step

図 4.19 1.62 V, 1.80 V, 1.98 V の電源電圧における Delay step に対する伝搬遅延の測定結果。PLL

45

0 degrees
20 degrees
40 degrees
60 degrees
80 degrees

40
35
30
25

Delay [ns]Delay [ns]STEP 20, 24, 28, 32 の結果を示す。

PLL STEP = 28

45
35
30
25

20

20

15

15

10

10

5

5

0
0

5

10 15 20 25 30 35 40 45 50

Delay step

0 degrees
20 degrees
40 degrees
60 degrees
80 degrees

40

0
0

PLL STEP = 32

5

10 15 20 25 30 35 40 45 50

Delay step

図 4.20 温度変化における Delay step に対する伝搬遅延の温度依存の測定結果。PLL STEP 28 と32 の結果を示す。

第4章

PP ASIC の動作検証

4.4.3

陽子バンチ識別回路46

図 4.21 に、有効ゲート幅の測定のセットアップを示す。パルス生成器で、1.8 V CMOS レベルの 40 MHz
クロックとそれに同期した NIM レベルの信号を生成した。NIM レベルの信号を LVDS レベルに変換して、

PP ASIC に入力した。SPI で BCID GATE の設定を行い、クロックと入力信号の遅延に対する陽子バン
チ識別回路出力のタイミングを確認することで、有効ゲート幅の測定を行った。遅延時間を調節していき、
特定のクロック立ち上がりに対する出力が現れた時の遅延時間を 0 とした。入力信号とクロックに対する可変遅延回路の Delay step は 0 にした。図 4.22 に、BCID GATE を 1, 15, 26 に設定した時の測定結果を示す。図 4.22 から、PLL STEP 32 における BCID GATE 26 の有効ゲート幅は、46 ns であることがわかる。このようにして、全 PLL STEP における BCID GATE の値に対する有効ゲート幅の測定を行った。図4.23 に、測定結果を示す。有効ゲート幅が、25–49 ns の範囲で設定可能であることを確かめた。

図 4.21 有効ゲート幅の測定のセットアップ。パルス生成器で NIM 信号と 1.8 V CMOS クロックの遅延調節を行い、オシロスコープで出力タイミングを測定した。

PP ASIC の動作検証

47

4

BCID

BCID output

第4章

BCID_GATE = 1

4
BCID_GATE = 15

3

3

2

2

1

1

0
0

5

10 15 20 25 30 35 40 45 50

005

10 15 20 25 30 35 40 45 50

BCID output

Delay [ns]Delay [ns]4
BCID_GATE = 26

3

2

1

0
0

5

10 15 20 25 30 35 40 45 50

Delay [ns]図 4.22 BCID GATE を 1, 15, 26 に設定した時の陽子バンチ識別回路の出力結果。横軸は、40 MHz
クロックに対する入力信号の遅延時間を示す。入力信号のタイミングによって、BCID 回路は、1 クロック幅または、2 クロック幅の信号を出力する。PLL STEP は、32 を用いた。
青は特定のクロックに対応するゲートの始まりから 25 ns までの出力を示し、赤は 25 ns 以降の出力を示す。

PP ASIC の動作検証

48

50

Effective gate [ns]Effective gate [ns]

第4章

45
40
35
30
25
0

50
45
40
35
30

5

25
0

10 15 20 25 30 35 40 45 50

5BCID GATEBCID GATE

45
40
35
30
25
0

(b) PLL STEP = 24
Effective gate [ns]Effective gate [ns](a) PLL STEP = 2050

10 15 20 25 30 35 40 45 50

50
45
40
35
30

5

10 15 20 25 30 35 40 45 50

25
0

BCID GATE(c) PLL STEP = 28

5

10 15 20 25 30 35 40 45 50

BCID GATE(d) PLL STEP = 32

図 4.23 BCID GATE の値に対する有効ゲート幅の測定結果。PLL STEP 20, 24, 28, 32 に対する結果を示す。

4.4.4

テストパルス回路

図 4.24 に、テストパルス回路の動作検証のセットアップを示す。パルス生成器からの 1.8 V CMOS レベ
ルの信号をテストパルストリガーとして用い、出力される差動信号の振幅とパルス幅を測定した。出力に、100 Ω の負荷抵抗を用いた。図 4.25 に、16 段階の振幅設定に対する測定結果を示す。振幅は、60 mV から
2.8 V まで変更可能であることがわかった。図 4.26 と図 4.27 に、振幅の温度依存性と電源電圧依存性を示す。現在の TGC 検出器回路の較正に用いられているテストパルスの振幅は、約 300 mV である。そして、
高輝度 LHC でもその値を使用することが予定されている。この較正は、正常に動作するチャンネルとそれ以外のチャンネルを識別するためのものであり、振幅 300 mV は ASD 閾値に対してゆとりを持っている。
本測定で得られた温度・電源電圧依存は、当該の較正を行う上で、十分に小さい。図 4.28 に、パルス幅の動作検証結果を示す。期待通りの動作を確認した。図 4.29 と図 4.30 に、Coarse Delay と Fine Delay の動
作検証結果を示す。Coarse Delay は、25 ns 刻みで 175 ns まで遅延調節でき、Fine Delay は、他の可変遅延回路と同様に 1 ns 以下の刻みで正しく動作することが確認された。

第4章

PP ASIC の動作検証

49

Amplitude [V]

図 4.24 テストパルス回路の動作検証のセットアップ。

3
BIAS CONT = 00

2.5

BIAS CONT = 01
BIAS CONT = 10
BIAS CONT = 11

2
1.5
1
0.5
0
0

2

4

6

8

10

12

14

16

Amplitude setting
図 4.25 テストパルス回路が出力する差動信号の振幅の測定結果。それぞれの出力に対し、100 Ωの負荷抵抗を接続した。4 つのバイアス電流設定値 (BIAS CONT) に対する結果を示す。

PP ASIC の動作検証

2
1.8
1.6

50

Amplitude [V]Amplitude [V]第4章

0 degrees
20 degrees
40 degrees
60 degrees

1.4
80 degrees
1.2
BIAS CONT = 10
1
0.8
0.6
0.4
0.2
0
0
2
4
6
8

2.5
HVDD = 2.97 V

2

HVDD = 3.30 V
HVDD = 3.63 V

1.5
BIAS CONT = 10

1
0.5

10

12

14

16

0
0

2

4

6

8

Amplitude setting

10

12

14

16

Amplitude setting

図 4.27 テストパルス振幅の電源電圧依存。1.62 V,

80 度に対する結果を示す。

1.80 V, 1.98 V に対する結果を示す。

Width [us]図 4.26 テストパルス振幅の温度依存。0, 20, 40, 60,

110
100
90
80
70
60
50
40
30
20
10
0
0

500

1000 1500 2000 2500 3000 3500 4000 4500

Pulse width setting
図 4.28 テストパルス出力のパルス幅の測定結果。

PP ASIC の動作検証

51

200

Delay [ns]Delay [ns]

第4章

180
160
140

40
35
30

120
100

25

80

15

20

60

10

40
20
0
0

5
1

2

3

4

5

6

7

0
0

8

5

10 15 20 25 30 35 40 45 50

Delay step

Delay step

図 4.29 Coarse Delay の動作検証結果。

4.4.5

図 4.30 Fine Delay の動作検証結果。

消費電力

図 4.31 に、入力信号のレートに対する消費電力の測定結果を示す。PP ASIC の全チャンネルに同時に信号を入力した。実機によるデータ取得中、テストパルスは出力しないので、本測定でもテストパルス出力をオフにした。高輝度 LHC で想定される瞬間最高ルミノシティ7.5 × 1034 cm−2 s−1 で予想されるヒットレー
ト 0.2 MHz において、消費電力は、20 mW である。現行の PP ASIC の消費電力 130 mW と比較し、消Power [mW]

費電力は、大幅に削減された。技術の進歩により、トランジスタが小型化したことによると考えられる。

180
160
140
120

3.3 V
1.8 V
Total

100
80
60
40
20
0
10−3

10−2

10−1

1

10

102

Input rate [MHz]図 4.31 消費電力の測定結果。青は 3.3 V の電源電圧で動作する回路の総消費電力、赤は 1.8 V の電源電圧で動作する回路の総消費電力、緑は全ての回路の総消費電力を示す。

第4章

PP ASIC の動作検証

4.4.6

歩留まり

52

今回製作された 20 個の PP ASIC 試作機のうち、19 個の動作を検証し、歩留まりを評価した。1 個だけ検証しなかったのは、電圧供給を誤り、測定前に故障させてしまったためである。回路の劣化が存在する場
合、出力信号の波形および消費電力に有意な変化が現れることが予想される。本試験では、19 個のチップのすべてのチャンネルに、10 kHz と 10 MHz の信号を入力し、全チャンネルの出力確認と消費電力の測定を行った。
結果として、測定した 608 (32 × 19) チャンネルの全てで期待通りの出力を確認した。10 kHz の入力に対する消費電力は 17–21 mW で、10 MHz の入力に対する消費電力は 44–51 mW であり、有意な変化は観測されなかった。ゆえに、19 個すべてにおいて期待通りの性能が得られたことが予想される。

4.4.7

動作検証まとめ

表 4.3 に、今回製作した試作機のスペックを示す。この試作機は、高輝度 LHC の TGC 検出器システムにおける要求を満たしている。
表 4.3 PP ASIC 試作機のスペック。
プロセス

Silterra Malaysia 社 0.18 µm CMOS 6M1P

供給電圧

3.3 V (LVDS レシーバー, テストパルス回路)
1.8 V (可変遅延回路, PLL 回路, CMOS 入出力)
電圧許容範囲: ±10 %チャンネル数

Channel A (16 ch), Channel B (16 ch)

タイミング調節の刻み幅< 1 ns

タイミング調節範囲> 40 ns

タイミングジッター∼ 40 ps (LVDS レシーバー), ∼ 40 ps (可変遅延回路)

温度許容範囲消費電力

0–80 度∼ 20 mW (現行チップ: 130 mW)

試作機は、実機として運用するための要求を満たすが、2019 年に製作する実機に対しては、以下の修正を行う。

• 第 4.4.2 節で述べたように、PLL 回路のマージンを増強するために、遅延セルのゲート長を変更し、遅延を小さくする。

• PP ASIC の SPI 出力 (MISO) の最終段のフリップフロップのクロックエッジが SPI の規格と異なっていた。PP ASIC と SPI 通信を行うデバイスのクロックエッジの設定を試作機と合わせることで、問題なく通信を行えるが、規格に合わせエッジを修正する。

53

第5章

高速データ転送ボードへのクロック供給手
法の開発

5.1

開発の目的

40 MHz の陽子陽子衝突データを安定的に処理するためには、TGC 検出器の回路システム全体を 40 MHzの LHC クロックに同期させる必要がある。そのため、システム全体に高い質を持つクロックを安定して分配することは重要である。そこで、高輝度 LHC の PS ボードは、LHC クロックを Service Patch Panel からツイストペアケーブルを経由して受け取るだけでなく、後段回路との光通信でも受け取れるようにする。
２つの分配方法を確保することで、システムの冗長性を向上させる。

2016 年に PS ボード試作機を用いて、ツイストペアケーブルからのクロック受信の確認が行われた。本
研究では、光通信でクロックを受け取る手法を確立する。

5.2

開発の概要

後段回路から光通信でクロック情報を受信し、基準クロックとして運用可能にするために、PS ボード試作機を用いて、Kintex-7 FPGA のファームウェアを開発し、図 5.1 のような回路を構築した。ファームウェ
アの開発は、Xilinx 社が提供する “Vivado”を用いて行った。

PS ボードは、Kintex-7 FPGA に搭載する最大 12.5 Gbps の通信速度をもつ高速トランシーバー (GTX
トランシーバー) と、光トランシーバー (SFP+) を用いて、後段回路と光通信を行う。後段回路から光ファイバーで送られる信号は、SFP+で電気信号に変換された後、GTX トランシーバーのレシーバ (Rx) に入力される。1 本の伝送路で送られるこの信号は、データとクロックの両方の情報を含んでおり、Rx 内部のClock Data Recovery (CDR) 回路にて、信号はデータとクロックに分離される。ここで、生成されたクロッ
クを “リカバリークロック”と呼ぶ。このリカバリークロックは、後段回路のクロックと同期している。このクロックを Rx から出力させて、PLL によって 40 MHz に変換させた。40 MHz に変換させたクロックを

FPGA から Si5334[19] へ出力させた。Si5334 は入力したクロックの周波数を 4 倍にしつつ、クロックジッ
ターが少なくなるように波形を整形して送信する素子である。Si5334 が出力する 160 MHz クロックを GTX
トランシーバーのトランスミッター (Tx) の基準クロックとして使用した。つまり、後段回路からの同期クロックを PS ボードの基準クロックとして運用可能にした。

第5章

高速データ転送ボードへのクロック供給手法の開発

54

図 5.1 PS ボードが後段回路から光通信でクロックを受け取るために構築した回路。CDR 回路が生成するリカバリークロックを FPGA から Si5334 に出力し、Si5334 が出力したクロックをト
ランスミッターの基準クロックとして使用させた。

5.3

性能評価

後段回路から光通信で PS ボードにクロックを供給する手法の評価を行った。評価するにあたり、光通信
でクロックを供給する手法と同軸ケーブルでクロックを供給する手法の通信試験を行った。図 5.2 に試験セットアップの概要を示す。試験では、PS ボード試作機と Run-3 用後段回路試作機 [27] を用いた。Run-3 用
後段回路試作機は、2021 年から開始予定の LHC 運転に向けて製作された TGC 後段回路試作機で、Xilinxの FPGA や SPI+を搭載する。高輝度 LHC の後段回路を想定して使用した。実験で予定される転送レート

8.0 Gbps に加え、付近の転送レート 6.4 Gbps と 10.24 Gbps でも試験を行った。
通信試験の方法について説明する。同軸ケーブルでクロック供給する手法と光通信でクロックを供給する
手法の通信試験のセットアップを、図 5.3 と図 5.4 に示す。それぞれのセットアップの PS ボード試作機のTx に Pattern generator を搭載させ、擬似ランダムパターンを後段回路試作機の Rx へ送信させた。今回、擬似ランダムパターンとして PRBS-31 という使用可能なパターンの中で最もパターン長が長いものを使用した。後段回路の Rx には、Pattern checker を実装させた。Pattern checker を実装する際に、チェックするパターンを入力するデータと同じパターンに設定することで、Pattern checker は、入力したビットが正しいビットか判断し、そして、間違ったビットの受信 (ビットエラー) の回数をカウントする。そのカウント数から、（ビットエラー）/（送信されたビット数) で定義される Bit Error Ratio (BER) を測定する。この Pattern checker の実装には、IBERT (Integrated Bit Error Ratio Tester) という IP core を使用した。

IP core とは、特定の機能をもつ部分的な回路情報で、IP core の使用によって、その機能の回路を初めから開発する必要がなくなり、回路開発が容易になる。IBERT は、Xilinx 社が提供している GTX トランシー
バーの評価・監視のための IP core であり、BER 測定に加え、アイパターン測定が可能である。

第5章

高速データ転送ボードへのクロック供給手法の開発

図 5.2 通信試験の概要。PS ボード試作機 (左) と Run-3 用後段回路試作機 (右) を 2 本の光ファイバーで接続した。ボード外からクロックを入力する際に、青矢印が示すコネクタを使用した。

図 5.3 同軸ケーブルでクロックを供給する手法の試験セットアップ。クロック生成器で生成した 40

MHz クロックを両方のボードに入力する。クロックは Si5334 で 160 MHz に変換された後、後段回路試作機の Rx と PS ボード Tx に基準クロックとして入力される。

55

第5章

高速データ転送ボードへのクロック供給手法の開発

56

図 5.4 光通信でクロックを供給する手法の試験セットアップ。クロック生成器で生成したクロック
は、Si5334 を介して、後段回路試作機の Tx と Rx に基準クロックとして入力される。PS
ボード試作機の Rx の CDR 回路は、受信した信号からクロック生成器に同期したリカバリー
クロックを生成する。リカバリークロックは、PLL、Si5334 を経由して Tx に基準クロックとして入力される。

まず、それぞれのセットアップで、6.4, 8.0, 10.24 Gbps の転送レートでアイパターン測定を行った。IBERTを用いたアイパターン測定方法について説明する。Rx にて、図 5.5 の左側ように入力された差動信号の波形の電圧及びタイミングのサンプリングを行う。このサンプル点をデータサンプルとする。データサンプ
ルに対し、電圧及びタイミングのオフセットをずらした点 (オフセットサンプル) を比較し、BER を測定する。縦軸と横軸の全範囲に対し、BER をスキャンすることで、図 5.5 の右側のようなアイパターンを得る
ことができる。横軸に時間のオフセット、縦軸に電圧のオフセットを取り、z 軸に BER を示す。濃い青色で表示されている部分は測定中にビットエラーが検出されなかった領域に対応し、この領域の大きさ・形を見ることで目の開き方を確認することができる。このような方法で得られたアイパターンのことを “統計的アイ”という。

第5章

高速データ転送ボードへのクロック供給手法の開発

57

電圧振幅

電圧オフセット

128
100
50
0
-50
-100
-128
-0.5
1クロックの周期(Unit interval)

0

1クロックの周期(Unit interval)

0.5

図 5.5 IBERT によるアイパターン測定の概念図 (左) と得られるアイパターン (右)[20] 。Unit Interval(UI) は、クロックの周期を 1 UI として表わす単位である。このアイパターンでは、縦軸は256 分割された電圧振幅のオフセットを示し、横軸は −0.5 UI から 0.5 UI の範囲を示す。

図 5.6 に、転送レート 6.4, 8.0, 10.24 Gbps における同軸ケーブルでクロックを供給する手法でのアイパターンを示す。転送レートが大きくなるほど目の開きが小さくなっているものの、どの転送レートでもビットエラーが検出されない領域を十分に確保している。図 5.7 に、転送レート 6.4, 8.0, 10.24 Gbps における光通信でクロックを供給する手法でのアイパターンを示す。転送レート 6.4, 8.0 Gbps では、図 5.6 と同程度の結果となった。10.24 Gbps では、ビットエラーが検出されない領域が小さくなった。

図 5.6 同軸ケーブルでクロックを供給する手法の転送レート 6.4, 8.0, 10.24 Gbps におけるアイパ
ターン。転送レートが大きくなるほど、目の開きが小さくなっている。

第5章

高速データ転送ボードへのクロック供給手法の開発

58

図 5.7 光通信でクロックを供給する手法の転送レート 6.4, 8.0, 10.24 Gbps におけるアイパターン。

10.24 Gbps では、ビットエラーが検出されない領域が小さくなった。

続いて、実験で想定される転送レート 8.0 Gbps において 3 日間の通信における BER を測定した。2 つの手法とも、ビットエラーは 1 つも観測されず、BER の上限値 4.81 × 10−16 を得た。また、アイパターンの目の開きが小さかった、光通信でのクロック供給手法の転送レート 10.24 Gbps において、3 時間の通信における BER を測定した。送信されたビット数 1.2 × 1014 bit において、4.6 × 105 回ビットエラーが検出され、BER は、(3.7 ± 0.1) × 10−9 となった。
以上から、実機で想定される転送レート 8.0 Gbps において、後段回路から光通信で PS ボードにクロックを供給する手法の運用可能性を示した。

59

第6章

6.1

高速データ転送ボードの放射線対策要求される放射線耐性

ATLAS 実験の検出器エリアでは、陽子ビームの衝突点から生成される粒子が検出器やビームパイプと反応することによって、様々な種類の放射線が生成される。回路に対する損傷の機構は、放射線の種類によって異なる。回路に要求される放射線耐性を評価するには、粒子の種類ごとの放射線レベルを見積もる必要がある。
高輝度 LHC における ATLAS 実験での放射線レベルは、FLUGG シミュレーションを用いて評価されている [21] 。このシミュレーションによって、総吸収線量, 1 MeV 中性子流量, 運動エネルギー 20 MeV 以上のハドロン流量の値が見積もられている。総吸収線量 (Total Ionizing Dose, TID) は、放射線による電離作用が半導体素子の性能を劣化させる効果を評価するために用いられる。1 MeV 中性子流量は、放射線が半導体を構成する原子を弾き出すことで半導体を劣化させる効果を評価するために用いられる。20 MeV 以上のハドロン流量は、1 個の粒子による電離作用で発生した電荷が半導体素子中を移動することによって、メモリの反転や過電流などを引き起こす効果 (Single Event Eﬀect, SEE) を評価するために用いられる。
最も放射線レベルが高い場所 (M1, R = 8) に設置される高速データ転送ボード (PS ボード) の放射線の見積もりを以下に示す。

• TID : 積分ルミノシティ4000 fb−1 で、6 Gy。
• 1 MeV 中性子流量 : 積分ルミノシティ4000 fb−1 で、1.5 × 1011 cm−2 。
• 20 MeV 以上のハドロン流量 : 瞬間ルミノシティ7.5 × 1034 cm−2 s−1 で、9.8 × 102 cm−2 s−1 。
回路素子に対する放射線耐性の要求は、放射線の見積もり値に対し、安全係数 (Safety Factor, SF) をかけることで求められる。安全係数は、ATLAS 実験で規定されており、シミュレーションの不確かさを考慮
する安全係数 (SFsim )、耐性試験と実機運転における照射レートの違いを考慮する安全係数 (SFldr )、素子の個体差を考慮する安全係数 (SFlot ) が存在する。放射線の種類や回路素子の種類に応じて、異なる値が設定されている。PS ボードの ASIC と民生品の素子に対する要求値を、表 6.1 と表 6.2 に示す。

第6章

高速データ転送ボードの放射線対策

60

表 6.1 PS ボードの ASIC に対する各放射線の要求値。TID と 1 MeV 中性子流量の見積もりは積分ルミノシティ4000 fb−1 に対する値、ハドロン (> 20 MeV ) 流量の見積もりは瞬間ルミノ
シティ7.5 × 1034 cm−2 s−1 に対する値である。

TID
1 MeV 中性子流量
ハドロン (> 20MeV ) 流量

見積もり

SFsim

SFldr

SFlot

要求値

6 [Gy]][
1.5 × 1011 cm−2[]
9.8 × 102 cm−2 s−1

1.5

1.5

2

2

1

2

2

1

2

27 [Gy]][6.1 × 1011 cm−2[]
3.9 × 103 cm−2 s−1

表 6.2 PS ボードの民生品の素子に対する各放射線に対する要求値。TID と 1 MeV 中性子流量の見積もりは積分ルミノシティ4000 fb−1 に対する値、ハドロン (> 20 MeV ) 流量の見積もり
は瞬間ルミノシティ7.5 × 1034 cm−2 s−1 に対する値である。

TID
1 MeV 中性子流量
ハドロン (> 20MeV ) 流量

見積もり

SFsim

SFldr

SFlot

要求値

6 [Gy][]
1.5 × 1011 cm−2[]
9.8 × 102 cm−2 s−1

1.5

5

4

2

1

4

2

1

4

180 [Gy][]
9.2 × 1011 cm−2[]
5.9 × 103 cm−2 s−1

PS ボードを構成する主な素子は、PP ASIC, FPGA, SFP+, DAC, ADC, REF1 , 電源素子である。PP
ASIC は、SPI の設定値を保存する回路に冗長性をもたせているため、SEU の発生確率は無視できるものの、TID 耐性については考慮する必要がある。FPGA は、第 3.5.3 節で述べたように TID において要求を満たすことがわかっている [18] ものの、20 MeV 以上のハドロンがメモリ素子の情報を反転させる現象 (Single

Event Upset, SEU) の影響を考慮する必要がある。SFP+は、TID や SEU 耐性に関して CERN やその他の研究グループで研究が進んでおり、問題なく使用できる見込みである [22, 23] 。

DAC, ADC, REF, 電源素子については、TID 耐性については考慮する必要がある。これらの要求を満たす PS ボードの開発に向け、本研究では、20 MeV 以上のハドロンがメモリ素子の情報を反転させる現象 (Single Event Upset, SEU) が FPGA で生じた場合の対策手法の開発及び動作検証を行った。また、PP

ASIC, DAC, ADC, REF, 電源素子のガンマ線照射試験を行い、TID 耐性を検証した。

6.2

FPGA のソフトエラー対策手法の開発

SEU のような、メモリ素子の上書きや電源の再投入で修正できる一時的な損傷のことを、ソフトエラーと呼ぶ。高エネルギーハドロンが大量に生成される高輝度 LHC 環境下において、PS ボードで使用する予定のSRAM タイプの FPGA ではソフトエラーが無視できないレートで発生することが予想される。FPGA のメ
モリには、 回路のデザインを決める CRAM (Configuration Random Access Memory) と一時的なデータ
1 REF は、DAC や ADC の基準電圧を供給する基準電圧素子。

第6章

高速データ転送ボードの放射線対策

61の保持のために回路に組み込まれる BRAM (Block Random Access Memory) が存在する。本節では、ソ
フトエラーの対策として、CRAM で発生したエラーを自動検知・修正する Soft Error Mitigation (SEM)

Controller の運用方法、SEM Controller の動作試験について述べる。SEM Controller は、Xilinx 社が提供する回路ブロックであるが、その設定は本研究で最適化した。

6.2.1

要求される機能

CRAM で発生した SEU は、FPGA のファームウェアの再書き込みによって修正できる。しかし、ファームウェアを再書き込みして、回路が正常な動作に戻るまでの間、検出器データを損失する。そのため、回路の動作を中断せずにエラーを修正する必要がある。
高輝度 LHC における、PS ボードの FPGA (XC7K325T) の CRAM で生じる SEU のレートを見積もる。

PS ボードの 20 MeV 以上のハドロンの最大流量は 9.8 × 102 cm−2 s−1 である。中性子や陽子などのいくつかのビームテストによって、CRAM における 1 ビットあたりの断面積は、10−15 cm2 /bit のオーダーであることがわかっている [24] 。FPGA に書き込むデータ長 91,548,896 ビット [25] を CRAM の容量とすると、SEU のレート RSEU は、[ ][ ]RSEU ≈ (9.8 × 102 ) × (1 × 10−15 ) × 91, 548, 896 s−1 ≈ 1 × 10−4 s−1と見積もることができる。TGC 検出器全体では、PS ボードは約 1500 枚存在するため、全体での SEU レー
トは、O(1 × 10−1 ) s−1 となる。10 秒に 1 回程度の頻度で発生するソフトエラーに対応するシステムが必
要になる。

6.2.2

SEM Controller の概要

SEM Controller は、CRAM で発生したソフトエラーに対し、回路の動作を中断せず自動的にエラー場所を検知し修正する機能をもつ。SEM Controller には、次に示す 3 つのモードが存在する。

• 修復モード : 1 ビットのエラーを訂正する。
• 拡張修復モード : 1 ビットまたは隣接する 2 ビットのエラーを訂正する。
• 置換モード : 任意の数のエラーを訂正する。
いずれのモードも、エラーを検知してから修正するまでの時間は 100 ms 以下であり、SEU が生じる頻度に対して十分に小さい [26] 。今回は、容易に実装できる拡張修復モードを使用する。
図 6.2 に、SEM Controller のブロック図を示す。SEM Controller は、CRAM 情報の読み書きを可能にする回路ブロックである ICAP (Internal Configuration Access Port)、CRAM のエラー検知を行う回路ブ
ロックである FRAME ECC、エラーの修正や挿入などを行うエラー制御回路で構成される。エラーが発生すると、FRAM ECC がエラー情報をエラー制御回路に送る。エラー制御回路は、エラー情報と ICAP を介して読み込んだ CRAM の情報からエラー箇所を特定する。そして、ICAP を介して CRAM のエラー箇
所の再書き込みをすることで SEU を修正する。また、エラー制御回路は、回路の状態を示すステート信号

第6章

高速データ転送ボードの放射線対策

62を出力する。ステートには、電源投入後に回路情報を初期化している状態「初期化ステート」、CRAM を監視しエラーを検知している状態「監視ステート」、エラーを訂正している状態「訂正ステート」、ステー
ト移行待ちの状態「アイドルステート」、エラーを挿入している状態「エラー挿入ステート」、訂正不能なエラーを存在している状態「訂正不能ステート」が存在する。特定のステートに移行すると、対応するス
テート信号の値が High になる。

図 6.1 SEM Controller のブロック図。SEM Controller は、CRAM 情報の読み書きを可能にする

ICAP、CRAM のエラー検知を行う FRAME ECC、エラーの修正や挿入などを行うエラー制御回路で構成される。

6.2.3

SEM Controller の運用方針

図 6.2 に、TGC 検出器回路システムにおける SEM Controller の運用案を示す。1 ビットまたは隣接する

2 ビットのエラーが発生した場合、PS ボードの FPGA に実装された SEM Controller がエラーを自動的に修正する。訂正不能なエラーが発生した場合、訂正不能状態であることを後段回路へ伝える。訂正不能状態を検知した後段回路はデータ取得を中断させ、PS ボードのファームウェアのリセット信号を SPP へ出力する。PS ボードは、SPP からのリセット信号を受信すると、ファームウェアの情報を保存する SPI フラッシュメモリによってファームウェア再書き込みを行う。再書き込みが完了したら、後段回路はデータ取得を再開させる。

第6章

高速データ転送ボードの放射線対策

63

図 6.2 TGC 検出器回路システムにおける SEM Controller の運用案。後段回路が常に PS ボードのFPGA のエラー状況を監視し、自動訂正不能なエラーが発生した場合に再書き込みの信号を出力させる。

6.2.4

ATLAS 検出器エリアでの試験

LHC 運転中の ATLAS 検出器エリアに PS ボードを設置し、SEM Controller の動作検証を行った。加えて、現行 LHC の瞬間最高ルミノシティ2 × 1034 cm−2 s−1 における SEU のレートを測定した。

試験の概要
図 6.3 に、SEM Controller の動作試験セットアップを示す。ATLAS 検出器エリアに設置した PS ボード
試作機とコントロール室に設置した Run-3 用後段回路試作機を 2 本の光ファイバーで接続した。両ボード
とも水晶振動子の 40 MHz クロックを基準クロックとして使用した。SEM Controller が出力するエラー情報を用いて、1 ビットエラー (Single Bit Error, SBE) と 2 ビット以上のエラー (Multi Bit Error, MBE) の回数をカウントした。高速シリアルトランシーバー (GTX) を用いて、カウント値とステート情報を後段回路へ転送した。PC にて、VME bus を経由して読み込んだカウント値とステート情報を 1 分毎に保存した。PS ボードの CRAM には、FPGA で構築した SEM Controller や GTX などの回路情報が書き込まれている。本試験での CRAM 使用量は実機と異なることが予想されるが、SEM Controller は CRAM の使用量に関わらずメモリ全体のエラー検知を行うので、SEU レートの評価への影響はないと考えられる。図6.4 と図 6.5 に、PS ボード試作機と後段回路試作機の設置写真を示す。

第6章

高速データ転送ボードの放射線対策

図 6.3 SEM Controller の動作試験セットアップ。PS ボード試作機で発生した 1 ビットエラー (SBE)と 2 ビット以上のエラー (MBE) のカウント値およびステート情報を後段回路に転送させ、PC で読み出した。

図 6.4 PS ボード試作機の設置写真。TGC M1, R = 12 m ほどに設置した。

64

第6章

高速データ転送ボードの放射線対策

65

図 6.5 後段回路試作機の設置写真。コントロール室の 9U サイズの VME クレートに設置した。

試験結果

2018 年 9 月 23 日から同年 10 月 26 日までの間に行われた重心系エネルギー 13 TeV の陽子陽子衝突運転において、データ取得を行った。図 6.6 に、積分ルミノシティに対する SEU カウント数を示す。12.6 fb−1
で、16 回の SBE を観測し、MBE は一度も観測されなかった。また、全ての SBE の観測後に、訂正不能
ステートへの移行はなく、監視ステートの維持を確認した。このことは、SEM による自動修正が成功したことを示す。SEU が発生したタイミングの LHC の運転状況について調べた。図 6.7 に、SEU の発生時刻におけるフィル番号と瞬間ルミノシティを示す。フィル番号は LHC に入射された何番目の陽子ビームなのかを示す。このようにして、全 16 回の SEU の発生時刻とその時の LHC のフィル番号および瞬間ルミノシ
ティを調べた。表 6.3 に、その結果を示す。結果から、発生した SEU の全てが、陽子が衝突している際に生じたことがわかった。

高速データ転送ボードの放射線対策

SEU count

第6章

66

18
16
14
12
10
8
6
4
2
0
0

2

4

6

8

10

12

14
-1

Integrated luminosity (fb )図 6.6 重心系エネルギー 13 TeV の陽子陽子衝突運転における積分ルミノシティに対する SEU のカウント数。

図 6.7 フィル番号 7253 の中央ヨーロッパ夏時間 (CEST Time) に対する瞬間ルミノシティ。赤線
は SEU を観測した時刻とその瞬間ルミノシティを示す。

第6章

高速データ転送ボードの放射線対策

67

表 6.3 SEU の発生時刻とフィル番号と瞬間ルミノシティ。
日にち

時間

フィル番号

[
]
瞬間ルミノシティ cm−2 s−1

9 月 30 日

14:39

7239

1.70 × 1034

10 月 1 日

1:23

7240

1.35 × 1034

10 月 1 日

1:23

7240

1.35 × 1034

10 月 2 日

6:23

7245

1.15 × 1034

10 月 3 日

11:11

7252

0.90 × 1034

10 月 3 日

11:44

7252

0.90 × 1034

10 月 3 日

18:10

7253

1.50 × 1034

10 月 5 日

3:24

7259

1.50 × 1034

10 月 7 日

6:39

7264

1.20 × 1034

10 月 8 日

10:32

7266

0.95 × 1034

10 月 18 日

7:01

7314

1.00 × 1034

10 月 18 日

19:23

7315

1.45 × 1034

10 月 21 日

6:42

7324

1.75 × 1034

10 月 22 日

1:42

7328

1.50 × 1034

34 日間の積分ルミノシティが 12.6 fb−1 であることから、20 MeV 以上のハドロンの積算流量は、FLUGG
シミュレーションを用い、1.6 × 108 cm−2 と見積もられる。第 6.2.1 節の SEU レートの見積もりで用いた断面積と CRAM の容量から、SEU の回数 SEUcount は、SEUcount ≈ (1.6 × 108 ) × (1 × 10−15 ) × 91, 548, 896 ≈ 15となる。見積もりから得られた SEU カウント数と結果は、良い一致を示した。高輝度 LHC における SEU
レートの計算の妥当性を示した。

6.3

回路素子のガンマ線照射試験

第 6.1 節にて示したように、PS ボードに搭載する回路素子に対する TID の要求値は、ASIC において

27 Gy で、民生品の回路素子において 180 Gy である。要求値を満たす TID 耐性があるか検証するために、
ガンマ線照射試験を行った。

6.3.1

試験の方針

ガンマ線照射試験は、名古屋大学コバルト 60 照射室で行った。コバルト 60 (半減期 5.27 年) はβ崩壊でニッケル 60 になり、その後ニッケル 60 が基底状態になるまでに 1.17 MeV と 1.33 MeV のガンマ線を放出する。今回の照射試験で使用したボードと、そのボードで試験した回路素子について以下に示す。

第6章

高速データ転送ボードの放射線対策

68• PP ASIC 動作試験用ボード : PP ASIC
• DAC 評価ボード (DAC7678EVM) : DAC7678、REF5040• ADC 評価ボー ド (ADS7953EVM-PDK) : ADS7953、REF5025• LDO (Low Drop-Out) レギュレータ評価ボード (TPS7A85EVM-754) : TPS7A85• DC/DC コンバータ評価ボード (TPS60500EVM-193) : TPS60500
DAC, ADC 評価ボードには DAC, ADC の他に基準電圧を出力する素子 (REF5040, REF5025) が搭載している。これらの REF は、PS ボードで予定しているものと電圧レベルが異なるものの放射線耐性の評価において参考になるので試験した。本試験では、PP ASIC に対して 4 チップ、その他の素子に対して 1 チップのみを照射した。どれくらいの照射量で回路素子の劣化が始まるかわからないので、段階的に照射した。

6.3.2

ガンマ線照射試験セットアップ

図 6.8 に、名古屋大学コバルト 60 照射室の写真と断面図を示す。直径 8 mm・高さ約 200 mm の棒状の線源が、円筒型の容器にドーナツ状に 36 本並べられて、地下の貯蔵庫に格納されている。照射する際は、線源が写真の矢印が示す円筒の容器の内部に設置される。この円筒容器の外径は、140 mm であるため、被照射ボードは円筒の中心から 7 cm 以上の位置で照射される。名古屋大学コバルト 60 照射室では、2004 年にフリッケ線量計にて吸収線量が測定されており、その値から半減期を加味し様々な物質に対する吸収線量を得ることができる。今回、線源と被照射ボードの距離を調節し、その距離におけるシリコンに対する吸収線量率を参照し、照射レートを設定した。被照射ボードの設置において、±5 mm 程の誤差が生じることを想定すると、距離 10 cm での照射量には、約 10% の不確かさが存在する。図 6.9 に、照射室の間取りとセッ
トアップの概略図を示す。照射中、照射室外に設置した直流安定電源などの機器から長さ約 6 m のケーブルを用いて被照射ボードへ電源電圧やクロックを供給した。ケーブルは、操作タッチパネル横に作られたコン
クリートの隙間を通した。照射後は、照射室からボードを取り出して、管理区域外の部屋で測定を行った。

第6章

高速データ転送ボードの放射線対策

69

図 6.8 名古屋大学コバルト 60 照射室の写真 (左) と断面図 (右) 。線源は、地下の貯蔵庫に格納されており、照射時に地上へ持ち上げられる。

被照射物

PCや測定器

直流安定電源図 6.9 照射室の間取りとセットアップの概略図。

第6章

高速データ転送ボードの放射線対策

70以下で、各ボードの測定項目と、照射中および照射後の測定セットアップについて述べる。実機の使用において、照射中つまり加速器運転中は電源を入れておくので、本試験においても照射中は電源を入れておく。絶縁層で生成されるホールの移動に電源に由来する電場が寄与するため、できるだけ実機運用に合わせる。

PP ASIC 動作試験用ボード
表 6.4 に、PP ASIC の照射中の測定項目と照射後の測定項目を示す。図 6.10 に、PP ASIC 照射中のセットアップを示す。本セットアップでは、電流値を電圧でモニター可能な直流安定電源 (PA36-2B) を用いた。
データロガーでその電圧を記録することで、1.8 V と 3.3 V に対する出力電流値を測定した。クロック生成器から 40 MHz のクロックを PP ASIC に供給し、PLL をロックさせた。照射後の各測定のセットアップ
は、第 4.4 節と同様である。
表 6.4 PP ASIC の測定項目。
照射中の測定項目

電源の電流値

照射後の測定項目

VCON に対する 1 個の遅延セルの伝搬遅延
遅延セルの段数に対する伝搬遅延 (PLL STEP 28)

PLL がロックを維持するクロック周波数の上限と下限および 40 MHz での VCON (PLL STEP 32)
テストパルス回路の出力パルスの振幅

照射室

操作室
1.8 V
GND

直流安定電源
データロガー

ボード

3.3 V
CLK

直流安定電源クロック生成器

図 6.10 PP ASIC に対するガンマ線照射のセットアップ。

DAC 評価ボード
図 6.11 に、DAC7678 評価ボードの写真を示す。表 6.5 に、DAC7678 の主な特徴を示す。DAC7678 は、
2

I C インターフェースで制御される。加えて、チップ内部に 2.5 V の基準電圧を持つ。REF5040 は、4.096 V

第6章

高速データ転送ボードの放射線対策

71の基準電圧を出力する基準電圧素子である。DAC7678 の基準電圧をボード外から供給させることによって、

DAC7678、チップ内部の基準電圧、REF5040 を独立に試験することが可能になる。
表 6.6 に、DAC 評価ボードの測定項目を示す。図 6.12 に、DAC 評価ボード照射中のセットアップを示
す。DAC7678 に電源電圧と基準電圧を供給し、REF5040 にも電源電圧を供給した。図 6.13 に、DAC 評価
ボード測定のセットアップを示す。DAC7678 と REF5040 に、それぞれ独立した電源電圧を供給した。I2 Cや SPI のマスタ・スレーブ機能を持ち、PC からのデバイス制御を可能にする Aardvark[28] を用いて I2 C コ
ントロールを行い、出力電圧を設定した。デジタルマルチメータを用いて、DAC の出力電圧、内部基準電圧、REF5040 の出力電圧を測定した。
REF5040

DAC7678

図 6.11 DAC7678 評価ボードの写真。

表 6.5 DAC7678 の主な特徴。12 ビットの分解能は、出力電圧を 4096 段階で設定可能であることに対応する。
パラメータ値

チャンネル数8

分解能

12 ビット

電源電圧 (AVDD )2.7–5.5 V

基準電圧 (VREF ) 上限

AVDD

表 6.6 DAC 評価ボードの測定項目。
照射中の測定項目なし

照射後の測定項目

DAC7678 の複数の入力値に対する出力電圧
DAC7678 内部基準電圧の出力電圧
REF5040 の出力電圧

第6章

高速データ転送ボードの放射線対策

72

照射室

操作室

AVDD
VREF

ボード

5.0 V
GND

直流安定電源図 6.12 DAC 評価ボードに対するガンマ線照射のセットアップ。DAC7678 に電源電圧と基準電圧を供給し、REF5040 にも電源電圧を供給した。

AVDD

PC

Aardvark

I2C

ボード

VREF

5.0 V
GND

DAC出力電圧
内部基準電圧、REF5040出力

直流安定電源マルチメーター

図 6.13 DAC 評価ボード測定のセットアップ。Aardvark[28] は、I2 C や SPI のマスタ・スレーブ機能を持ち、PC からのデバイス制御を可能にする。

ADC 評価ボード
図 6.14 に、ADC 評価ボードの写真を示す。ADC 評価ボードには、親ボードと子ボードが存在する。放射線影響の切り分けのために、子ボードのみにガンマ線を照射する。図 6.15 に、子ボードの写真を示す。子ボー
ドには、ADC (ADS7953), 基準電圧素子 (REF5025), オペアンプ (OPA192), EEPROM (24LC256T-I/SN)が搭載されている。表 6.7 に、ADS7953 の主な特徴を示す。ADS7953 は、SPI インターフェースで制御される。REF5025 は、2.5 V の基準電圧を出力する基準電圧素子である。ADS7953 の VREF をボード外から入力することで、REF5025 の TID 耐性も独立に試験できる。オペアンプは、ADS7953 のチャンネル 0 の入力部に接続している。オペアンプは試験の対象外であるので、ADS7953 の測定ではチャンネル 0 以外を用いた。EEPROM は、PC から親ボード経由で ADS7953 を評価する際に使用される。EEPROM も試験

第6章

高速データ転送ボードの放射線対策

73の対象外であるものの、子ボードの識別情報などを保存しているため、EEPROM に放射線損傷が生じると、ADS7953 の評価が行えなくなる可能性がある。
表 6.8 に、ADC 評価ボードの測定項目を示す。図 6.16 に、ADC 評価ボード照射中のセットアップを示す。

ADC に電源電圧と基準電圧を供給し、その他の素子にも電源電圧を供給した。図 6.17 に、ADC 評価ボード
測定のセットアップを示す。PC を用いた ADC との通信のために親ボードと子ボードを接続させた。直流
安定電源を用いて ADS7953 の各チャンネルに電圧を入力し、出力値を PC で記録した。また、REF5025 の出力電圧をデジタルマルチメータで測定した。ボード電源の電流値を、直流安定電源の電流計で測定した。

図 6.14 ADC 評価ボードの写真。左側は ADC7953 や REF5035 などが搭載されている子ボードを示し、右側は、レギュレータやデジタル信号プロセッサなどが搭載されている親ボードに子ボードが接続されている状態を示す。

図 6.15 子ボードの写真。ADC, 基準電圧素子 (REF), オペアンプ, EEPROM が搭載されている。

第6章

高速データ転送ボードの放射線対策

74

表 6.7 ADS7953 の主な特徴。12 ビットの分解能は、入力電圧を 4096 段階で分割したデジタル値に変換することを意味する。
パラメータ

値

チャンネル数

16

分解能

12 ビット

デジタル部電源 (VD )2.7–5.25 V

アナログ部電源 (VA )1.7–5.25 V

基準電圧 (VREF )2–3 V

入力電圧上限VREF (条件により 2VREF まで)

表 6.8 ADC 評価ボードの測定項目。
照射中の測定項目なし

照射後の測定項目

ADS7953 の入力電圧に対する出力値
REF5025 の出力電圧
ボード電源の電流値

照射室

操作室

VD

子ボード

VA

3.3 V

VREF

2.0 V

直流安定電源GND

図 6.16 ADC 評価ボードに対する照射のセットアップ。ADC に電源電圧と基準電圧を供給し、その他の素子にも電源電圧を供給した。

第6章

高速データ転送ボードの放射線対策

親ボード
PC

USB

子ボード

75

6.0 V (親ボード電源)
2.0 V (VREF)

直流安定電源0.0~2.0 V (ADC入力)
GND

REF5025出力電圧

直流安定電源マルチメーター

図 6.17 ADC 評価ボード測定のセットアップ。親ボードと子ボードを接続し、PC で ADC の出力値を読み出した。

LDO レギュレータと DC/DC コンバータ評価ボード
図 6.18 に、LDO レギュレータ評価ボードと DC/CD コンバータ評価ボードの写真を示す。LDO レギュ
レータとして Texas Instruments 社の TPS7A85 を用い、DC/DC コンバータとして同社の TPS60500 を用いた。表 6.9 に、TPS7A85 と TPS60500 の主な特徴を示す。LDO 評価ボードでは、ボード上のジャンパー
ピンで出力電圧を調整できる。DC/CD コンバータ評価ボードは、ボード上に実装された抵抗によって出力電圧が 1.5 V に固定されている。
表 6.10 に、測定項目を示す。照射試験では、両ボードとも同じ測定項目で行った。図 6.10 に、LDO レ
ギュレータ評価ボードと DC/CD コンバータ評価ボードの照射中のセットアップを示す。入力電圧は、PS
ボードでの運用を想定して 3.3 V にした。LD レギュレータの出力電圧は、1.8 V に設定した。出力電流がLDO レギュレータで 1 A、DC/DC コンバータで 150 mA になるように、出力部の抵抗を設定した。図 6.20に、LDO レギュレータ評価ボードと DC/CD コンバータ評価ボードの測定のセットアップを示す。直流安定電源の電圧計と電流計で、入力電圧と入力電流を測定し、デジタルマルチメータの電圧計と電流計で、出力電圧と出力電流を測定した。

第6章

高速データ転送ボードの放射線対策

76

TPS60500

TPS7A85

図 6.18 LDO レギュレータ評価ボード (左) と DC/CD コンバータ評価ボード (右) の写真。

表 6.9 TPS7A85 と TPS60500 の主な特徴。
パラメータ

値 (TPS7A85)

値 (TPS60500)

出力チャンネル数

11

入力電圧 VIN

1.1–5.25 V

1.8–6.5 V

出力電圧 VOUT

0.8–5.0 V

0.8–3.3 V

出力電流 IOUT

0–4 A

0–250 mA

表 6.10 LDO レギュレータ評価ボードと DC/CD コンバータ評価ボードの測定項目。
照射中の測定項目なし

照射後の測定項目

入力電圧値と電流値
出力電圧値と電流値

第6章

高速データ転送ボードの放射線対策

77

照射室
VIN

VOUT
LDO (DC/DC)
1.8 Ω (10 Ω)

評価ボード
GND

操作室
3.3 V

GND

直流安定電源図 6.19 LDO レギュレータ評価ボードと DC/CD コンバータ評価ボードのガンマ線照射のセットアップ。それぞれ 3.3 V の電圧を入力した。

LDO (DC/DC)
1.8 Ω (10 Ω)

VIN

VOUT

電流計

評価ボード

電圧計
GND

3.3 V

GND

直流安定電源図 6.20 LDO レギュレータ評価ボードと DC/CD コンバータ評価ボードの測定のセットアップ。デジタルマルチメータの電圧計と電流計で出力電圧と出力電流を測定した。

6.3.3

PP ASIC の試験結果照射した 4 つの PP ASIC に対して、Chip0–3 と番号を付けた。本試験では、まず Chip0 に対して比較的低い照射率で段階的に照射を行った。表 6.11 に、Chip0 の照射経過を示す。1 kGy までの照射で、いずれの測定項目においても有意な変化は見られなかった。
次に、Chip1–3 を 1 kGy まで照射し、さらに Chip3 のみ 20 kGy まで照射した。表 6.12 に、Chip1–3 の照射経過を示す。図 6.21 に、Chip3 における照射量に対する消費電力の測定結果を示す。照射中に測定した電流値から消費電力を計算した。図 6.22 に、Chip3 における VCON に対する 1 個の遅延セルの伝搬遅延の測定結果を示す。図 6.23 に、Chip3 における PLL STEP 28 での遅延セルの段数に対する伝搬遅延の測定結果を示す。図 6.24 に、照射量に対する 40 MHz クロックで PLL がロックした状態における VCON の第6章

高速データ転送ボードの放射線対策

78

測定結果を示す。いずれの測定においても、有意な変化は観測されなかった。1 kGy まで照射した 4 チッ
プとも、28–31 MHz から 57–58 MHz のクロック周波数の範囲でロックを維持した。PLL は、40 MHz ク
ロックに対し十分なマージンを確保していることがわかる。図 6.25 に、Chip3 におけるテストパルス回路の出力パルスの振幅の測定結果を示す。線形性の変化は観測されなかった。
以上の結果から、PP ASIC 試作機が高輝度 LHC の TID 耐性の要求 (27 Gy) を満たすことがわかった。
本測定では、チップごとに最大 20 kGy までガンマ線を照射し、動作を検証した。全てのチップのすべての測定に対し、有意な変化が見られず、Silterra Malaysia 社の当該プロセス (0.18 µm CMOS) が高い TID 耐性を持つことが明らかになった。これは、微細な MOS のプロセスにおける絶縁層の体積が小さいことによると考えられる。
表 6.11 Chip0 の照射経過。1 kGy まで段階的に照射した。
設置位置 [cm]

照射時間

照射率 [Gy/min]

積算照射量 [Gy]20

48 分 39 秒

2.1

100

20

48 分 40 秒

2.1

200

20

48 分 40 秒

2.1

300

10

42 分 32 秒

8.2

650

10

42 分 32 秒

8.2

1000

表 6.12 Chip1–3 の照射経過。Chip1 と Chip2 を積算照射量 1 kGy まで照射し、Chip3 を積算照射
量 20 kGy まで照射した。
設置位置 [cm]

照射時間

照射率 [Gy/min]

積算照射量 [kGy]10

122 分 50 秒

8.2

1

10

492 分 49 秒

8.2

5

10

616 分 22 秒

8.2

10

8

394 分 53 秒

12.7

15

8

395 分 2 秒

12.7

20

高速データ転送ボードの放射線対策

Power [mW]

第6章

79

30

3.3 V

25

1.8 V

20
15
10
5
0
0

5

10

15

20

Dose [kGy]
図 6.21 照射量に対する消費電力の測定結果。赤は、1.8 V の電源電圧に対する結果を示し、青は、

Delay [ns]3.3 V の電源電圧に対する結果を示す。Chip3 の測定結果を示す。

3.5

0 kGy
1 kGy
10 kGy20 kGy

3
2.5
2
1.5
1
0.5
0
0.6

0.8

1

1.2

1.4

1.6

1.8

VCON [V]図 6.22 VCON に対する 1 個の遅延セルの伝搬遅延の測定結果。Chip3 に対して積算照射量 0 kGy,

1 kGy, 10 kGy, 20 kGy の結果を示す。

高速データ転送ボードの放射線対策

Delay [ns]

第6章

80

40
0 kGy
1 kGy
10 kGy20 kGy35
30
25

PLL STEP = 28

20
15
10
5
0
0

5

10 15 20 25 30 35 40 45 50

Delay step
図 6.23 PLL STEP 28 でのディレイセルの段数に対する伝搬遅延の測定結果。Chip3 に対して積Voltage [V]

算照射量 0 kGy, 1 kGy, 10 kGy, 20 kGy の結果を示す。

1.2
1.15
1.1

Chip 1
Chip 2Chip 3

1.05
1
0.95
0.9
0.85
0.8
0

5

10

15

20

Dose [kGy]
図 6.24 照射量に対する 40 MHz クロックで PLL がロックした状態での VCON の測定結果。Chip1,

2 は 1 kGy まで、Chip3 は 20 kGy までの結果を示す。

高速データ転送ボードの放射線対策

Amplitude [V]

第6章

2
1.8
1.6

81

0 kGy
1 kGy

10 kGy1.4
20 kGy
1.2
1 BIAS CONT = 10
0.8
0.6
0.4
0.2
0
0
2
4
6
8

10

12

14

16

Amplitude setting
図 6.25 Chip3 におけるテストパルス回路の出力パルスの振幅の測定結果。Chip3 の積算照射量

0 kGy, 1 kGy, 10 kGy, 20 kGy の結果を示す。

6.3.4

民生回路素子の試験結果

表 6.13 に、PP ASIC 以外の素子の照射経過を示す。民生品の素子に対する要求値 180 Gy まで段階的に照射した。また、180 Gy までに壊れなかった素子に対して段階的に約 1000 Gy まで照射した。
図 6.26 に、DAC7678 の 1 つのチャンネルにおける入力値に対する出力電圧の測定結果を示す。180 Gy
までは、照射前との有意な違いは観測されず、DAC7678 が TGC システムの要求を満たすことがわかった。

213 Gy において、全てのチャンネルで設定電圧 0 V に対する出力電圧が 0.1 V 程度大きくなった。また、他の設定値で最大 0.9 V 程度のずれが観測された。213 Gy 照射後の性能は、TGC システムが要求する出力電圧の分解能 0.01 V 以下を満たさない。
図 6.27 に、ADS7953 の 1 つのチャンネルにおける入力電圧に対する出力値の測定結果を示す。246 Gy
までは照射前との有意な違いが観測されず、ADS7953 が TGC システムの要求を満たすことがわかった。

279 Gy の照射後、PC と評価ボードの通信でエラーが発生し、データが取得不能となった。EEPROM の損傷が原因であると考えられる。ボード電源の電流値の測定において、379 Gy まで有意な変化は観測されず、679 Gy の照射後に 40 mA ほど増加し、979 Gy の照射後にはさらに 40 mA ほど増加した。このことは、トランジスタのリーク電流が増えたことを示唆する。
図 6.28 と図 6.29 に、LDO レギュレータと DC/DC コンバータの出力電圧の測定結果を示す。LDO レ
ギュレータでは、379 Gy までは照射前との有意な違いが観測されなかった。つまり、TGC システムの要求を満たすことがわかった。679 Gy 照射後、出力電圧を 1.8 V に設定した時の測定において、出力電圧が大幅に増加した。DC/DC コンバータでは、80 Gy までは照射前との有意な違いが観測されなかった。120 Gy

第6章

高速データ転送ボードの放射線対策

82

照射後で出力電圧が 0 V となった。DC/DC コンバータは、電圧を調整する上でトランジスタのスイッチングが必要であり、トランジスタの電流・電圧特性変化の影響をより大きく受けると考えられる。
図 6.30 と図 6.31 に、REF5040 と REF5025 の照射試験の結果を示す。REF5040 に関して、279 Gy まで
は照射前との有意な違いが観測されなかった。579 Gy 照射後に出力電圧が 200 mV 増加した。REF5025
に関して、279 Gy までは照射前との有意な違いは観測されなかった。379 Gy 照射以降、入力電圧の低下と出力電圧の増加が観測された。結果として、REF5040 と REF5025 ともに要求値を満たすことがわかった。
表 6.13 DAC, ADC, LDO レギュレータ, DC/DC コンバータ評価ボードの照射経過。
照射時間

照射率 [Gy/min]

積算照射量 [Gy]35

14 分 35 秒

0.7

10

35

14 分 35 秒

0.7

20

35

29 分 37 秒

0.7

40

35

59 分 40 秒

0.7

80

35

59 分 40 秒

0.7

120

35

89 分 45 秒

0.7

180

35

48 分 39 秒

0.7

213

35

48 分 40 秒

0.7

246

35

48 分 40 秒

0.7

279

10

11 分 51 秒

8.2

379

10

36 分 24 秒

8.2

679

10

36 分 24 秒

8.2

979

Voltage [V]設置位置 [cm]

5
4.5
4
3.5

0 Gy
180 Gy213 Gy

3
2.5
2
1.5
1
0.5
0
0

500

1000

1500

2000

2500

3000

3500

4000

Input value

図 6.26 DAC7678 の 1 つのチャンネルにおける入力値に対する出力電圧の測定結果。積算照射量

0 Gy , 180 Gy, 213 Gy の結果を示す。

第6章

高速データ転送ボードの放射線対策

83

図 6.27 ADS7953 の 1 つのチャンネルにおける入力電圧に対する出力値の測定結果。青は積算照射

3Output Voltage [V]Output Voltage [V]

量 0 Gy、赤は 246 Gy の結果を示す。

2.5
2
1.5
1

2.5
2
1.5
1
0.5

0.5
0
0

200

400

600

800

1000

0
0

50

Dose [Gy]

100

150

Dose [Gy]図 6.28 LDO レギュレータの出力電圧の測定結図 6.29 DC/DC コンバータの出力電圧の測定結果。青は出力電圧を 1.8 V に設定した時果。出力設定値はボード上で 1.5 V に固の結果、緑は 1.2 V に設定した時の結果、定されている。

赤は 1.0 V に設定した時の結果を示す。

高速データ転送ボードの放射線対策

684

Voltage [V]Output Voltage [V]

第6章

5
4

6
5
4

3

3

2

2

1

1

0
0

200

400

600

800

1000

0
0

200

400

Dose [Gy]図 6.30 REF5040 の照射量に対する出力電圧の
測定結果。

600

800

1000

Dose [Gy]図 6.31 REF5025 の照射量に対するチップ入力
電圧 (赤) と出力電圧 (青) の測定結果。

378 Gy 以降では、電流が増加しチップ
入力以前の電圧降下が生じた。

6.4

まとめと今後の展望

本研究では、TID 耐性は十分だが SEU 対策が求められる FPGA の SEU 対策手法を確立した。また、より積分的影響に対する耐性が重要な PP ASIC, 民生素子 (DAC, ADC, REF, 電源素子) の TID 耐性をガン
マ線照射により検証した。

FPGA の SEU 対策として、ソフトエラーの自動検出および修正を行う SEM Controller の運用可能性を示した (第 6.2 節)。本研究は、1 ビット及び隣接する 2 ビットのエラーへの対処方法が確立した。ATLAS
実験の検出器エリアに PS ボード試作機を設置し、12.6 fb−1 で 16 回 SEU を検出し、すべてが 1 ビットエラーであることがわかった。本研究で確立した自動修正は、それら全てに対応できるものであるが、実機でより安定的な運転を実現するためには、自動訂正不能なエラーが発生しファームウェアの再書き込みが必要な場合の対処方法のを確立することが望まれる。

PP ASIC, DAC, ADC, 電源素子, REF のガンマ線照射試験を行い、TID 耐性を検証した (第 6.3 節)。表6.14 に、試験結果をまとめた。電源素子の一種である DC/DC コンバータ以外に対して要求を満たす結果が得られた。実機の電源素子として本試験で要求を満たす結果が得られた LDO レギュレータを用いること
で、要求を満たすシステムを構築できる。PP ASIC 以外は、1 チップしか試験していないので、より堅実なシステムを構築するために、今後、チップ数を増やして試験することが望まれる。

第6章

高速データ転送ボードの放射線対策

85

表 6.14 ガンマ線照射試験結果のまとめ。
素子名

動作可能線量要求

PP ASIC

20 kGy27 Gy

DAC

180 Gy180 GyADC

246 Gy180 GyLDO

379 Gy180 GyDC/DC コンバータ

80 Gy

180 GyREF5040279 Gy180 GyREF5025

279 Gy180 Gy86

第7章

ASD ボードの放射線耐性の評価

ATLAS 実験開始当初から運用されている ASD ボードを継続的に運用できることを検証するために、放射線耐性の評価を行った。本章では、要求される耐性, 評価方法, 結果を示す。

7.1

要求される放射線耐性

ASD チップの中で放射線レベルが最も高い場所に設置されるチップに要求される総吸収線量 (Total Ionising
Dose, TID) を、表 7.1 に示す。高輝度 LHC における最大積分ルミノシティ4000 fb−1 での要求値は、140 Gy
である。LHC 開始以前に行われたガンマ線照射試験にて、6.7 kGy/h の高照射レートで 3 kGy まで調べられている。図 7.1 に、吸収線量に対するプリアンプのゲインと 165 pF の入力容量における等価雑音電荷(Equivalent Noise Charge, ENC) を示す。1 kGy までの照射で重大な変化は観測されていない。
ASD チップは、バイポーラトランジスタで構成されている。バイポーラトランジスタにおいて、高レートの照射に比べて、低レートの照射では、放射線劣化が始まる総吸収線量が低くなる、つまり劣化が早まる
ことが実験的にわかっている [29] 。この現象は、Enhanced Low Dose Rate Sensitivity (ELDRS) と呼ばれる。TID の要求値を設定する際に、低レート照射の影響を加味する安全係数をかけるものの、低レート照射の影響を直接的に調べることは確度の高いシステムを構築する上で非常に有益である。
表 7.1 ASD ボードの設置箇所の中で最も放射線レベルが高い、TGC M1 のビーム軸から 1.7 m に位置する ASD チップの TID のシミュレーション値と安全係数 (SFsim , SFldr , SFlot )、4000 fb−1
での TID 要求値を表す。

4000 fb−1 での TID 見積もり

31 Gy

安全係数 SFsim

1.5

安全係数 SFldr

1.5

安全係数 SFlot

24000 fb−1 での TID 要求値

140 Gy第7章

ASD ボードの放射線耐性の評価

87

図 7.1 30 kGy までの照射での吸収線量に対するプリアンプのゲインと 165 pF の入力容量における ENC の測定結果 [16] 。

7.2

放射線耐性の評価

低レートでの照射の影響を調べるために、2016 年末まで実験で使用した ASD ボードと未使用の ASD
ボードのプリアンプのゲインと ENC 値を比較し評価を行った。実験で使用された ASD ボードは、M3 の|η| ∼ 2 の位置に設置されていたものである。2016 年末までの積分ルミノシティは、約 70 fb−1 であり、シミュレーションによる見積もりから、線量は、約 0.5 Gy である。照射レートは、年平均で 0.1 Gy ほどと
なる。

7.2.1

プリアンプのゲインの比較

まず、プリアンプのゲイン測定の方針を述べる。図 7.2 は、ASD ボードのブロック図を示す。ASD ボードへテストパルスを入力する。テストパルスは、Video amp (TL592B) と 1 pF のコンデンサー C (図中の緑丸) を通過し、ASD チップに入力する。ASD チップ内部でテストパルスを受けたプリアンプが出力する
アナログ信号は、メインアンプと出力バッファーに入力する。出力バッファーを通ったアナログ信号は、同軸コネクタに出力される。そこで、Video amp 出力の波高 Vin と同軸コネクタの出力の波高 Vout を測定し、以下の式からプリアンプのゲイン g (V/pC) に比例する値 R を求める。

g∝R=

Vout
Vin · 1 (pF)

(7.1)

第7章

ASD ボードの放射線耐性の評価

88

3.0V

0.1μF

0.1μF

2.2kΩ

Vout

C

Video amp

Vin

図 7.2 ASD ボードのブロック図。黒矢印は、テストパルスの流れを示す。

続いて、測定方法を説明する。図 7.3 に、測定のセットアップを示す。パルス生成器 (Agilent Technologies,

81150A) で、周波数 100 kHz、幅 10 µs のパルスを生成する。生成したパルスを NIM モジュールの Fan-outに入力し、１つの出力をオシロスコープへ、もう一つを ASD バッファーボードへ入力する。図 7.4 に示す

ASD バッファーボードは、ASD チップのモニター用として開発されたものである。ASD バッファーボー
ドと ASD ボードをツイストペアケーブルで接続し、ASD ボードへパルスを入力する。オシロスコープを用い、図 7.5 のようにして、Vin と Vout を測定する。図 7.6 に、オシロスコープで得られた波形を示す。

パルス
生成器

トリガー

Fan-out

オシロ
スコープ

ASD
バッファー

ツイストペアケーブル

テストパルス

ASD

ボード

Vin
Vout

図 7.3 ASD プリアンプゲイン測定のセットアップ。

第7章

ASD ボードの放射線耐性の評価

89

図 7.4 NIM CXA3183 ASD バッファーボードの写真。ASD ボードからの LVDS 信号の ECL 信号への変換、ASD ボードへの電源、テストパルス、閾値電圧の供給が可能である。

プローブ (Vin)

コンデンサー

TEST

TEST

同軸ケーブルでオシロへ (Vout)

図 7.5 ASD ボード上のテストパルスの流れ (赤矢印)、VIN と VOUT の測定位置 (青矢印)。

第7章

ASD ボードの放射線耐性の評価

90

図 7.6 コンデンサー入力部 (Vin ) の波形、同軸コネクタの出力部 (Vout )、および Fan-out 出力 (トリガー用) の波形。

今回、2016 年末まで実験で使用した ASD ボード 2 枚、未使用の ASD ボード 4 枚に測定を行った。表 7.2に、結果を示す。図 7.7 に、6 枚の ASD ボードの測定値 R を示す。それぞれの ASD ボードの測定値に有意な違いは見られなかった。得られた R 値が、0.8 V/pC のゲインと無矛盾か評価を行った。
表 7.2 実験で使用した 2 枚の ASD ボードと未使用の 4 枚の ASD ボードの ID と Vin (mV) とVout (mV) の測定値と R (V/pC)。
ASD No.

ASD IDVin (mV)

標準偏差 (mV)

Vout (mV)

標準偏差 (mV)

R (V/pC)

標準偏差 (V/pC)

備考

1

3572

111.3

5.3

32.7

1.4

0.29

0.02

実験で使用

2

3608

107.8

5.4

32.3

1.4

0.30

0.02

実験で使用

3

6824

114.1

5.7

34.1

1.4

0.30

0.02

実験で未使用

4

6894

104.2

5.4

32.5

1.6

0.31

0.02

実験で未使用

5

3028

109.7

4.5

31.5

1.4

0.29

0.02

実験で未使用

6

2860

104.8

5.0

30.2

1.4

0.29

0.02

実験で未使用ASD ボードの放射線耐性の評価

R (V/pC)

第7章

91

0.4
0.35
0.3
0.25
0.2
0.15
0.1
0.05
0
0

1

2

3

4

5

6

7

ASD No.
図 7.7 6 枚の ASD ボードの測定値 R。赤は、実験で使用した ASD ボードの結果、青は、実験で未使用の ASD ボードの結果を示す。

今回の測定方法では、以下の 2 つが観測する出力波形に影響を与える。

• プリアンプの後段に存在するバッファーの出力インピーダンスの影響。
• 1 pF のコンデンサーへの入力波形の立ち下がり時間の影響。
まず、前者において、出力インピーダンスとオシロスコープの入力インピーダンスの関係について調べた。
図 7.8 から、バッファーの出力電圧 V とオシロスコープで観測される電圧 v の比は、

v
R
1
=
=
V
R+r
2
となる。つまり、プリアンプの出力波形の波高は、オシロスコープで観測する波形の 2 倍程度である。

第7章

ASD ボードの放射線耐性の評価

92

出力側 (Bufer)

入力側 (オシロスコープ)r = 50 ΩV (V)R = 50 Ω

v (V)

i (A)

図 7.8 プリアンプの出力部とオシロスコープの入力部の概念的ブロック図。バッファーの出力イン
ピーダンスは、50 Ω で、オシロスコープのインピーダンスも、50 Ω である。

続いて、後者において、コンデンサーへの入力信号の立ち下がり時間に対するプリアンプの出力波形の依存性を調べた。プリアンプの入力信号の立ち下がりが、図 7.9 のよう直線であると仮定した。この際、プリアンプの電流値 I(t) (pC/s) は、I(t) =


1.1 × 10−7

(10 < t < 20)0(t ≤ 10, 20 ≤ t)となる。ここから、時刻 t (ns) におけるプリアンプの出力電圧 V(t) (V) は、gain (V/pC) と時定数 τ を用い、畳み込み積分から、∫ −∞V (t) =−∞

gain · I(t′ ) · f (t′ − t)dt′

( ′
)

t −t

exp −
τf (t′ − t) =
0(t′ ≥ t)(t′ < t)となる。dt′ を 0.001 ns でビン切りし、0 ns から 100 ns の t の範囲での V(t) を求めた。図 7.10 に入力パル
スの立ち下がり時間が 0.2 ns と 10 ns の時のプリアンプの出力波形を示す。この結果から、立ち下がりが10 ns の時のプリアンプの出力の波高は、立ち下がりが鋭い時に比べて、66/88 = 0.75 倍程度になることがわかる。

ASD ボードの放射線耐性の評価

Voltage(V)

第7章

93

0.1
0.05
0

− 0.05− 0.1− 0.15− 0.2
010 20 30 40 50 60 70 80 90 100

t (ns)
図 7.9 10 ns で波高が 110 mV まで線形で立ち下がる波形。

図 7.10 プリアンプの出力波形。黒は、立ち下がり時間が 10 ns の時の波形で、青は、立ち下がり
時間が 0.2 ns の時の波形を示す。

以上の議論から、R ∼ 0.3 に対し、出力インピーダンスの補正値 2 と立ち下がり時間による補正値 1.3(0.75 の逆数) をかけることで、デザイン値の 0.8 V/pC を得ることができた。今回の測定で求めた R は、プ
リアンプのゲイン 0.8 V/pC と無矛盾である。

第7章

ASD ボードの放射線耐性の評価

7.2.2

プリアンプの ENC 値の比較

94

まず、ENC の測定方針を述べる。ENC(e) は、入力部のノイズを素電荷の数で表したものである。図 7.11
は、プリアンプ周りの回路の概略図を示す。アナログ出力波形の標準偏差 σout (V) を測定し、以下の式か
ら ENC(e) を求める。ある検出器容量 CD (pF) における実験で使用した ASD ボードと未使用の ASD ボー
ドの σout (V) を測定し、それぞれの ENC(e) を求めて比較する。

ENC(e) =1
σout (V)·−7
0.8 (V/pC) 1.6 × 10 (pC/e)

図 7.11 プリアンプ周りの回路の概略図。検出器容量 CD に対するプリアンプのアナログ出力のノイズを測定する。

図 7.12 に測定のセットアップを示す。信号入力部を浮かせた状態で、入力容量 ∼ 1 pF で σout (V) を測定した。本測定では、実験で使用した 2 枚の ASD ボードと未使用の 9 枚の ASD ボードを測定し、プリア
ンプゲインの逆数を乗じることで、入力部のノイズを評価する。

第7章

ASD ボードの放射線耐性の評価

95

ASD ボード
信号入力部
1 pF

ASD
バッファー ツイストペア
ケーブル

ASD
IC

同軸ケーブルオシロ
スコープ

図 7.12 アナログ出力波形の標準偏差の測定セットアップ。ASD バッファーボードと ASD ボード
をツイストペアケーブルで接続し、ASD ボードヘ電源を供給した。プリアンプのアナログ
出力は、同軸ケーブルでオシロスコープに接続させた。

σout の導出方法について説明する。図 7.13 にアナログ出力の波形を示す。電圧値の標準偏差を σout とした。測定のふらつきを抑えるために、各 ASD ボードに対し波形の記録を 20 回行い、20 回における σout の
平均値と標準偏差を図 7.14 のようなヒストグラムから求めた。

図 7.13 アナログ出力の波形。電圧値の標準偏差を σout とした。

第7章

ASD ボードの放射線耐性の評価

960.35 ± 0.01 (Mean)
0.025 ± 0.004 (Std Dev)

図 7.14 20 回測定した時の σout のヒストグラム。ヒストグラムから σout の平均値と標準偏差を導出した。

図 7.15 に、実験に使用した 2 枚の ASD ボードと未使用の 9 枚の ASD ボードの ENC(e) の測定結果を示

ENC(e)

す。実験に使用した ASD ボードと未使用の ASD ボードに有意な違いは見られなかった。

7000
6500
6000
5500
5000
4500
4000
3500
3000
0

1

2

3

4

5

6

7

8

9 10 11 12

ASD ID図 7.15 ENC(e) の測定結果。赤は、実験に使用した ASD ボードの結果、青は、未使用の ASD ボー
ドの結果を示す。

第7章

ASD ボードの放射線耐性の評価

7.3

まとめ

97

2016 年末まで実験で 0.5 Gy ほど照射された ASD ボードのプリアンプのゲイン・ノイズの評価を行った。
ゲイン・ノイズともに、未使用の ASD ボードに対し有意な違いはみられなかった。加速試験での 0.5 Gy の結果と一致しており、ASD ボードが低い照射レートで重大なダメージを受けないことがわかった。結果として、高輝度 LHC での運用可能性を示せた。

98

第8章

まとめ

本研究では、高輝度 LHC-ATLAS 実験におけるより効率的な事象選別を実現に向けて、TGC の約 30 万チャンネルの信号を検出器エリアから約 100 m の光ファイバーを経由して後段回路に高速転送するシステ
ムを構築するために、信号のタイミングを調整し後段回路に高速転送する前段回路の機能の確立や前段回路に搭載予定の素子の放射線環境下での運用手法の確立および総吸収線量耐性の検証を行った。以下にそのまとめを示す。
まず、PS ボードにおいて信号タイミング調整を担う PP ASIC を試作し、高輝度 LHC に対する全ての要求を満たすことを実証した。PP ASIC は、ASD ボードから信号を受信し、µ 粒子飛行時間やケーブル長のばらつきに起因するチャンネル間の遅延時間を調節する。また、入力信号がどの陽子陽子衝突に由来するものか識別する。本研究では、0.18 µm プロセスで試作 ASIC を製作した。1 ns 以下の刻み幅で遅延調節が可能であること、49 ns まで可変なゲート幅を持つこと、0 度から 80 度の温度範囲と 10%の電圧範囲を許容することを、実証した。
また、PS ボードの高速転送機能を担う基準クロックを光通信で分配する手法を確立した。この手法の導入によって、PS ボードへのより安定したクロック分配を実現し、高速通信の安定性を確保できる。PS ボー
ドに搭載する FPGA の受信機で生成されたリカバリークロックを 40 MHz に変換させるファームウェアを開発し、PS ボードが光通信によって後段回路からクロック情報を受信できることを確認した。この手法によって分配された基準クロックを用いた通信のビットエラーレートの上限値は 4.81 × 10−16 であった。

PS ボード試作機を ATLAS 検出器エリアに実装することで、SEU 頻度を測定し、自動エラー修復機能を検証した。瞬間ルミノシティ7.5 × 1034 cm−2 s−1 で、SEU を引き起こすハドロン (> 20 MeV) のフラックスの見積もりは、9.8 × 102 cm−2 s−1 である。入射したハドロンは FPGA 上の回路情報が記述されたメ
モリでビットエラーを引き起こすことで、ファームウェアを破損させる恐れがある。そこで、ファームウェ
アに SEM Controller というビットエラーを自動検知・修正する機能を実装した。ATLAS 検出器エリアに

PS ボード試作機を設置し、12.6 fb−1 分の加速器運転において、16 回の SEU を観測し、全ての SEU に対して自動修正に成功した。結果、SEM Controller が FPGA のソフトエラーに対して有効な対策手段であることを示した。
さらに、PS ボードで使用する主要素子の総吸収線量耐性を測定し、高輝度 LHC の要求を満たすことを実証した。高輝度 LHC の 10 年間の運転で、総吸収線量 6 Gy が想定される。放射線シミュレーションの不確かさ等の安全係数を考慮し、要求値として ASIC に対して 27 Gy、民生品の回路素子に対して 180 Gy を設定している。PP ASIC、電源素子、DAC、ADC、REF に対して、名古屋大学コバルト 60 照射室で、ガンマ線照射試験を行った。その結果、PP ASIC は、20 kGy までの照射で性能に有意な変化が見られず、高輝度 LHC に対して十分な放射線耐性を持つことがわかった。また、その他の素子に対して、高輝度 LHCの要求値を満たすことを確認した。

第8章

まとめ

99

現行システムの ASD ボードに対して、低レートでの照射における放射線耐性の評価を行うことで、高輝度 LHC での使用可能性を示した。2016 年まで実験で使用され、年平均 0.1 Gy ほどの低照射レートでおよそ 0.5 Gy まで照射された ASD ボードのプリアンプのゲインとノイズの測定を行い、未使用の ASD ボードと有意な差が見られないことを確認した。
本研究によって、高輝度 LHC 環境下で TGC 前段回路が 10 年間安定的に運転するために必要不可欠な要素である PP ASIC の開発, クロック分配手法の開発, FPGA のソフトエラー対策手法の開発, 前段回路の素子の総吸収線量耐性の検証が完了し、実機の構成を明らかにした。この研究成果は、高輝度 LHC-ATLAS
実験の高い事象レートに対応し効率的なデータ取得を可能にするトリガー・読み出しシステムの実現、そして、その先にあるヒッグス粒子に纏わる物理の解明につながる。
今後、非常に稀であるが SEU が偶然 2 ビット以上で同時に発生しファームウェアの再書き込みが必要な場合の対処、総吸収線量の素子の個体差を追求することで、さらに確度の高いシステムを構築できると考
える。

100

参考文献

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