Internet 版

2021/3/7 版

第6章

MOSFET

能動動作をする半導体デバイスとして、東の横綱をバイポーラトランジスタとするなら、
MOSFET はさながら西の横綱といったところである。MOSFET は理解する過程でキャリアの拡散の概念を必要とせず、オームの法則と電磁気学の基礎があれば理解できる。前章を読み進めた読者にとっては大変簡単に思われるかもしれない。この章でほぼ集積回路に登場するすべてのデバイスを理解することになるため、一気に読んで自分のものにしていただきたい。これを理解すれば、半導体デバイスのほとんどをカバーできることであろう。
n チャネル MOS

１． MOSFET の概略
MOSFET は Metal-oxide-semiconductor
Field Effect Transistor、金属-酸化物-半導体接合電界効果トランジスタの略称である。

ゲート
（G）

p チャネル MOS

ドレイン
ゲート
（D）
（G）

ドレイン
（D）

ソース（S）

ソース（S）

図 1 に示されるように、p 型の Si 基板に n型の領域を 2 か所作り、その 2 か所を橋渡しするように MOS キャパシタを作りつけ
図２ MOSFET の回路記号たものである。それぞれの領域に金属電極を形成して、ソース、ドレイン、そしてゲートとする。図 1 の例はｎチャネル型

MOSFET の電流の流れを理解するため

MOSFET の例であるが、n と p を入れ替えに、図３の回路図を見てほしい。ここで示さると p チャネル型となる。

れる例は n チャネル型の例である。ソース（S）に対してドレイン（D）の電位を高く

MOS キャパシタ
ゲート

して、ソースゲート間に電圧（Vgs）を加え

ソース

ドレイン

ると、ドレインに電流が流れる。つまりゲー

電極
電極

SiO2

ｎ型

トに電位をかけることで、ドレイン電流を電極自由に変化させることができる。このとき、ｎ型ゲートへの電流の流れこみは極めて微小でｐ型半導体基板

あり、ソースゲート間の内部インピーダン

図 1 ｎチャネル型 MOSFET の模式図

スは無限大としてよい。実際には MOSFETの規模（最大ドレイン電流）にもよるが１

図２に MOSFET の回路記号を示す。NMΩ 以上と考えてよい。
つまり MOSFET はチャネル MOS では矢印がゲートに向かう

極めて高い出力インピーダンスをもつ回路形で記されるが、バイポーラトランジスタ

からの直接駆動が容易である。したがって、の npn 型トランジスタとは逆になるので初ゲート駆動にバッファーアンプが不要であ

学者は気をつけてほしい。

り、回路が簡素化できるというバイポーラにはない好ましい特徴がある。
（ただし、パ
78

Internet 版

2021/3/7 版

ワー用 MOSFET では例外である。入力のD

D

容量が大きく、電流出力の出せるバッファーアンプよる駆動は必要になる。
）

G

この電圧電流増幅動作において、小信号

G

CGD
CGS

時を仮定したときに、Vgs とドレイン電流
S

Id の関係を比例すると近似でき、比例係数

rd
gmvg

S

gm が相互コンダクタンスと呼ばれる。
図３ MOSFET の略式等価回路
Id ＝gm Vgs(1)

この数値はバイポーラトランジスタでは電流増幅率βに相当するもので、MOSFET をRD

用いた電圧増幅回路を設計する上で大変重D

要な特性値となる。

G

図３に MOSFET の小信号時に等価回路を示す。ゲートソース間は無限大のインピ

Vinーダンスであるため、回路上のソースとドVout
S

レイン間は接続されていない。ドレインソース間にはgm Vgs で表される定電流素子と

図４ ソース接地型増幅回路の例

内部抵抗 rd の並列で記述される。交流特性の計算のために、G-S 間、G-D 間の付帯容

図４に MOSFET の代表的な Id-VDS 特性

量を入れてあるが、低周波数でこの容量のを示す。バイポーラとほぼ同様の飽和特性存在が無視できるときは、はずして計算をが見られるが、ドレイン電流は Vgs に依存してもさしつかえない。この等価回路は略して増加していくのが特徴である。ソース式のものであるが、回路の利得特性、周波数

ドレイン間の電圧がゲート電圧より大きく特性計算には十分に耐えるものである。

なると、より正確には Vgs－VT（閾値電FET を用いた電子回路の計算方法は他書

圧）より大きいところでは、ドレイン電流にゆずりたいが、図４に示されるソース接が飽和し、飽和領域と呼ばれる。この領域

地型の電圧増幅器の利得はでは MOSFET の D-S 間はあたかも定電流

Av ＝ Vout/Vin = －gmRD

素子として動作する。また飽和領域では、(1)

ドレイン電流はゲート電圧の２乗に比例すると考えてよい。ソースドレイン間の電圧で表されることを覚えておきたい。

が Vgs－VT より低いところでは線形領域と呼ばれる。閾値電圧については、後節のMOS キャパシタのところで詳しく説明する。
79Internet 版

Id

2021/3/7 版

Vgs－VT線
20mA 形領域

チャネルという。”channel”は小道の意味で
Vgs=4Vある。
n 型チャネ

飽和領域

絶 e
e
縁 e
膜 e

3V

10mA

2V

e

1V
0
図５

0

5

10.0

MOSFET の Id-VDS 特性

ｐ型半導体

図3

正バイアスをかけたｎチャネル MOS

Vds
ここまで説明したら MOSFET の通電の仕組みの理解は容易であろう。MOSFET の

２． これで一発理解 MOSFET
MOSFET のゲート金属の直下は絶縁膜、そして半導体の三層構造となっている。こ

ソースとドレイン間に電池を接続し、ゲートに無バイアスとしたら、ソースドレイン
間は n-p-n 構造であり、２個のダイオードの部分は MOS キャパシタと呼ばれ、絶縁膜が方向違いに接続されているとみなせ、ソが誘電体層として働く平行平板コンデンサースとドレイン間は絶縁状態となる。したをみなせる。図２に示される MOS キャパ

がって、ドレイン電流は流れない。

シタの金属膜に正バイアスを加えると、金属膜側が正に帯電し、半導体の絶縁膜側が負に帯電する。コンデンサとみなせば、非常にシンプルに理解できる。

G

S

ｎ

ｎ
金 絶
属 縁
膜 膜

D

ｐ
ｐ型半導体

S―D 間は絶縁状態

S

D

コンデンサなのだ

図7
図6

ゲート無バイアス時の MOSFET

しかし、これにゲートとソース間に電池

ｎチャネル MOS とコンデンサを追加してみよう（図８）。このとき p 型の負に帯電するということは p 型半導体で半導体基板の底はソースに接続をしたとす

電子が集まるということである。実際には、電子がソースから流入し電子が集まる。電る。すると、絶縁膜下にｎ型チャネルができ、ソースとドレイン間は n-n-n で結ばれ、子が集まった所は、電子の密度がホールよ電流が流れる。このとき、ドレイン電流はゲ

り多くなりｎ型化する。p 型半導体でもートソース間のチャネル抵抗で電流が決ま

MOS 界面はｎ型化すると考える。界面のｎる。ゲートにかかる正バイアスが大きくな型化した部分は電流の通り道となり、ｎ型

れば、それに応じて、コンデンサの Q＝CV
80

Internet 版

2021/3/7 版の式からもわかるように、チャネルの中の移動度、Cox は MOS キャパシタの単位面積

電荷が増えて、チャネル抵抗が下がり、ドレ

当たりの容量である。VT とは閾値電圧とよイン電流が増加する。ここで断わっておく

ばれ、チャネルに電子が現れるのに必要なが、チャネル間は完全に抵抗と等価ではな

ゲート電圧であるが、詳しくは後節の MOS

い。MOSFET のソースドレイン間の電圧電

キャパシタで説明する。線形領域の例を取流特性からわかるように、飽和領域と線形って説明すると、図 9 に示される、直方体領域があり、飽和領域ではチャネルは定電のチャネルに MOS キャパシタ―の半導体流素子として機能する。このメカニズムの側の電荷が詰められていると考えることが理解には後節で説明するピンチオフの説明できる。

が必要である。
Cox(VG-VT-1/2VD)分の面密度で電子がいると考え

E=VD/L
電流が流れるソ｜
ｎ型チャネルはス

ｎ

ｎ

e

電流小路

G

S

W
e

e

e

e

e

ド
レ
イ
ン

e

L

D
ｎ

ｐ

図9

線形領域のチャネルの模式図

チャネル内の電荷の総量は Q=CV の式より、
図8

Cox と VG の積になるような気もするが、ゲゲートバイアス時の MOSFET

ート電圧に対して、閾値電圧 VT 分だけ目減線形領域と飽和領域のドレイン電流の式

りするのと、ドレイン付近では VD の電位がを説明する。これも詳細な説明は後節で行

かかってその分も目減りする。VD の目減りうが、非常に単純な理解を試みる。

分はチャネル内でもソースに近くなるほど影響はなくなるので、平均として 1/2VD だ
け目減りすると考える。つまり、チャネル内

線形領域
Id =

W
L

には Cox(VG －VT －1/2VD)分の面密度だけ電子がいると考える。チャネル電流を出す

1μCox �(VG − VT )VD − VD 2 � (3)2には、電荷の面密度×電界×チャネル幅×
移動度であるので、(3)式が導出される。

飽和領域
Id =

W

2L

μCox (VG − VT )2

1

V

Id = Cox �VG − VT ― 2 VD � × LD × W × μ

(4)

面電荷密度

電界 幅

移動度

このように、ドレイン電流は電荷密度、移動

この式において、W はチャネルの幅、L度、電界強度の積で表される、つまりオーム

はチャネルの長さ、μ は半導体中の電子の81Internet 版

2021/3/7 版型半導体の表面付近に電子が誘起される。

の法則をもとに理解ができる。

このとき、電子が現れた部分を反転層と呼飽和領域の式については、チャネルのドぶ。

レイン付近にピンチオフの部分ができ、チャネルのドレイン端はゲート電圧と同じに以上説明した動作をバンド図で説明すなっていると考え、線形領域の式の VD をる。図１１に反転層が形成されているとき

VG－VT で置き換えると、飽和領域の式が導の MOS キャパシターのバンド図を示す。

かれる。
xp

３． MOSFET

空乏層

MOSFET の動作機構を理解するためには一歩戻って、ゲートの部分の MOS キャパ

半導体層
EC

金属層

Ei

シタの理解が必要である。

Ei-EF

MOS キャパシタは図６に示されるようVM

な金属と酸化膜（絶縁膜）と半導体の３層

EF
EV

φS

EF

構造からなるコンデンサーである。図 10のように p 型の半導体で作られた場合、n

図 11 空乏層が形成されている MOS キャパシタ

チャネル型 MOS とも呼ばれる。

のバンド図

金属層に正電位が加わると、半導体側の界
絶
金
縁
属
膜

VM

面部分が空乏化しバンドの曲りが生じる。

p 型半導体空乏層幅を xp とすると、バンドが曲がって生じる空乏層電位φS は次の式であらわさ

図 10

ρ

れる。この式は、∇2 V = − のポアソン式か

n チャネル型 MOSεら導かれる。

以降、金属に正バイアスがかけられた場

𝑥𝑥 qN

qN

(5)

アがどのように蓄積されるかについて説明

φS = ∬0 p ε εa d𝑥𝑥 2 = 2ε εa 𝑥𝑥p 2

する。

正バイアスが大きくなり、真性時のフェ合、負バイアスがかけられた場合でキャリ

S 0

S 0

ルミレベルを Ei とすると Ei－Ef＜φS に(1) 正バイアス VM>0 の場合

なると、表面でのフェルミレベルがバンド

この場合、金属側に正電位がかかり、中央より上に位置することになる。このと金属が正に帯電する。そこから半導体にむき表面はｎ型となり、電子が蓄積され反転

けて電気力線が発せられ、p 型半導体の絶層が形成される。

縁膜との界面付近のホールが遠ざけられ、その部分に負の固定電荷が現れ、空乏層となる。また VM がある程度大きくなるとｐ82

Internet 版

2021/3/7 版

表面に誘起される電荷の総量 QS を求める。QS は、MOSFET のドレイン電流を計

半導体層
蓄積層

算するために重要な数値である。ここで覚EC

EF が Ei より高くなりｎ型化する。

金属層

EF
EV

VM

EF

図 12

反転層の形成されている MOS キャパシ

えておきたいこととして、表面電荷 Qs は
空乏層内の固定電荷量 Qd と蓄積層の電子の電荷量 Qinv の和になる。

空乏層の固定電荷量 Qd はタのバンド図

Qd = qNa 𝑥𝑥inv= �4εS ε0 qNa (Ei − Ef )蓄積層が形成される条件は、経験上、２(Ei－Ef)＝φS

Qinv は、外部印加電圧で決まる。つまり
MOS キャパシタの容量 C は、絶縁膜の容量 Cox と空乏層容量 Cinv の直列接続にしェルミレベルとフェルミ中央との差(Ei－

た合成容量となるが、コンデンサの蓄積電Ef)は、ｐ型半導体であれば、ドーピング荷の計算式から濃度を NA として、ドーピング十分に活性C

Ef − Ei =

kT

q

N

log � Na �

(7)

N

(8)

i

ox

log � ND�
i

inv

(12)

となる。絶縁膜の容量 Cox と空乏層容量
Cinv はそれぞれ、次の式で表される。

で表され、ｎ型半導体であれば
qC

Qs = CVM = �C ox+Cinv � VM

化されているとされたときに、
kT

(11)

となる。

(6)

であることが知られている。半導体層のフ

Ei − Ef =(10)

Qs = Qd + Qinv

Cinv ＝εS ε0 /𝑥𝑥inv
ε ε qNS 0a= �4(E
−E )であらわされる。これらの式は、第２章でi説明されるボルツマン関数から容易に求め

f

(13)
(14)

Cox ＝εox ε0 /𝑥𝑥oxられる。
このように反転層が形成されると、バン

この式において、εox、xox はそれぞれ絶縁

ドの曲がりが生じているところの空乏層の膜の比誘電率、膜厚である。

幅は金属膜にかけられた電位に依らずほぼ一定になる。蓄積層形成時の空乏層の幅(2) 負バイアス VM＜0 の場合

xinv は、(5)と(6)式から導出することができ

この場合は、p 型半導体のホールが絶縁る。

膜側に引き寄せられ、多数キャリアが蓄積されるために、蓄積領域と呼ばれる。この4ε ε𝑥𝑥inv = � qNS 0 (Ei − Ef ) (9)ときの表面に誘起される電荷総量 Qs はa

ここで、反転層ができたときの、半導体
83

Qs = Cox VM(15)

Internet 版

2021/3/7 版

C-V 特性を周波数を変えながら測定するで表される。

4. MOS キャパシタの C-V 特性と、ある程度の高周波になると蓄積領域の

MOSFET の試作評価において、ゲート容量が減少してくる。この境目の周波数は金属と半導体間の電圧－容量特性(C-V 特

半導体層のキャリアの生成、消滅の速度に性)を取得することが一般的になされる。

関係しており、境目の周波数からキャリア

この特性を取得することで、閾値電圧、界の生成、消滅のライフタイムを見積もるこ面電荷密度、相互コンダクタンスの見積もとが可能である。

りが可能になる。ここでは、MOS キャパ

C

シタの C-V 特性について解説する。

低周波数測定（10Hz 以下）

図 13 に典型的なｎチャネル MOS の CV 特性を示す。金属の電圧が負である場合
は蓄積領域となり、MOS キャパシタは絶縁膜の容量 Cox と等しくなる。一方、正高周波数測定0

バイアスの領域になると、半導体層に空乏VM

閾値電圧 VT層が形成され、容量は低下してくる。実際
図 13の容量測定では、DC バイアスを重ねた高n チャネル MOS の C-V 特性例

周波電圧を MOS にかけて、高周波電流を測定し、容量を計算するが、高周波数を使C-V 特性の理論式は次のようにあらわ

うか低周波数を使うかで、正バイアスの容される。この式は負バイアスから閾値電圧

量特性は変わってくる。例えば典型的なまでの範囲で有効である。

SiMOS キャパシタでは、1kHz 以上の高

1

１

＝C
C

周波では蓄積領域での電子の生成消滅が高周波信号に応答できず、この場合蓄積電荷

OX

2ε

2ε

0
�qN OXV +1
ε 𝑥𝑥 2 M
A Si ox(16)

5. 閾値電圧（しきいちでんあつ）は測定上みえてこなくなる。この場合、
MOS キャパシタの全体容量は Cox と Cinv

閾値電圧は MOSFET としてドレイン電の直列成分となる。10Hz 以下の低周波で流を流すために必要なゲート電圧を意味

測定する場合は蓄積電荷の生成消滅が十分し、これを計算することはデバイス設計に応答できるようになり、MOS キャパシタ

おいて重要である。閾値電圧は MOS キャの全体容量は Cox となる。低周波数測定でパシタにおいては、金属膜に電位をかけは正バイアス領域で容量が増加し始めるバて、半導体層に反転層ができるときの金属

イアス点は、反転領域ができはじめの閾値

膜の電位のことである。このときに、半導電圧 VT となる。閾値電圧は MOSFET に

体でのバンドの曲がりである空乏層電位φおけるドレイン電流が流れだすゲートバイ

S が、2(Ei－Ef）に等しくなる。このとき

アス点を表し、MOSFET のデバイスとのの空乏層内の固定電荷量 Qd が、性能を評価する上で大変重要な数値であQd = qNa xinv

る。
84Internet 版

2021/3/7 版

φSi = 4.6 +(17)=�4εS ε0 qNa (Ei − Ef )で表され、この Qd が MOS キャパシタの

kT
q

N

(21)

log naiで表される。また金属の仕事関数である

両端に誘起される。閾値電圧で正バイアス

が、代表的な金属の仕事関数を記載しておをかけたとの MOS キャパシタは絶縁膜のく。

容量 Cox と空乏層容量の Cinv の直列で表

表 2 おもな金属材料と仕事関数

される。
Cox
+Qd + ―
+
+
+

―
―
―

+
+
+
+

Cinv
―
―

―Qd

―
―

材料

仕事関数 (eV)

Al

3.2

Au

4.0

Ti

4.1

W

4.5

その両端の電圧は
閾値電圧はこのほか、絶縁膜中に含まれCox + Cinv
VT = �4εS ε0 qNa (Ei − Ef ) ��Cox Cinv

る電荷や、界面でのトラップ準位に固定された電荷の影響を受ける。酸化膜中の電荷（18）は正の固定電荷であり、半導体界面に負の空乏層内の固定電荷を Cox と Cinv の直列

電荷を誘起する。また、界面の電荷は電子容量で割り算した値になる。

が捕獲された場合、負の固定となる。この以上求めた閾値電圧は実際の金属の仕事

場合、界面電荷を Qｓとすると、閾値電圧関数φM と半導体の仕事関数φSi が等しい

は Qｓ/ Cox 分だけ減じられることになる。

とした式である。異なる場合は、界面電荷影響を含めた閾値電圧の式は次のφMS＝φM －φSi （19）ようになる。

としたときに、この分を VT に加える必要
Q

VT = φMS − C S +がある。この時の閾値電圧は、
VT = φMS ＋ox

�4εS ε0 qNa (Ei − Ef ) �= φMS ＋2(Ei − Ef ) +Cox + Cinv�
Cox Cinv

�4εS ε0 qNa (Ei −Ef )Cox

2(Ei − Ef ) +�4εS ε0 qNa (Ei −Ef )

Cox

(23)

6. フラットバンド電圧
前節から述べてきたように実際の MOS(20)

キャパシタは金属と半導体の仕事関数差や界面電荷の影響で、バイアスをかけていなとなる。参考までに、ｐ型 Si の仕事関数

くてもバンドに曲がりが生じている。図 14はに p 型半導体の仕事関数より小さい仕事関数を持った金属膜をもったｎチャネル
85

Internet 版

2021/3/7 版

MOS キャパシタのバンド図を示す。半導体

フラットバンド電圧は C-V 特性においのフェルミレベルと金属の仕事関数が一致ては、Cox と同じ容量になるバイアス点でするように、整合する。

ある。図 16 に示されるように、C-V 特性
から簡単によみとることができる。φMS は簡単に計算で出せることから、フラットバ
ンド電圧を実測できれば、界面電荷密度を内蔵電界推定することができる。すなわち、MOS
半導体層圧の評価がしばしば行われている。界面準EC位密度 1cm2 当たり 1012/cm2 が高品質にで

金属層
h

図 14

キャパシタの性能評価にフラットバンド電h h h h h

きているかどうかの目安となる。

EF
EV

C

Cox

仕事関数が低い金属をつけたときのn チャネル MOS のバンド図

VFB
半導体層

金属層

EC

負バイアス

図 15

0

EF
h

h h h h h

高周波数測定

EV

図 16

VM

C-V 特性からのフラットバンド電圧の読
み取り例

7. MOSFET のドレイン電流の導出

金属膜に負バイアスをかけてフラットバン

MOSFET の断面図が図 17 に描かれてド状態になった時のバンド図いる。まずは簡単のために Vg＞Vd の場合
このキャパシタにおいて、金属膜に負バイについて考えよう。ゲートの下にはｎ型チアスをかけると内蔵電界を打ち消して、半ャネルが形成されているが、ソースに近い導体層のバンドがフラットになる。このと方ではチャネルが太く、ドレインに近い方

きの金属膜に印加している電圧がフラットでは電位が高いため、細くなっている。ゲ

バンド電圧 VFB という。フラットバンド電ート直下の電荷面密度はドレインに近づく

圧は先の(23)式の前２項までの部分であに従って小さくなる傾向にある。ゲート直る。

下の電位はソース近傍では 0V、ドレイン
Q

VFB = φMS − C S

ox

近傍では Vd になっているので、ゲート全(24)体としてみれば 1/2Vd とみなせる。すなわ
ち、絶縁膜かかる平均電圧は VG－1/2Vd86

Internet 版

2021/3/7 版となる。ゲート直下の平均面電荷密度 Qch

きくなる。つまりこの領域ではドレイン電は

流は定電流となり、その値は VD＝VG-VTのときの電流値となる。

Qch = Cox (VG − VT − 1/2Vd) (24)VGとなる。ここで閾値電圧 VT 分だけゲート

ｎ型チャネル

S

電圧から引かれているのは、実質電気伝導に寄与するのは反転層にたまる自由電子のDｎみであるため、閾値電圧以上の分が反転層

ｐ

ｎ

０V

VD

の自由電子の寄与となる。
VG

ｎ型チャネル
図 18

S

D

ｎ

図 17

ドレイン電流 計算 のためのｎ チャネル
MOS の模式図

ｎ
ｐ

０V

VD

―飽和領域―

飽和領域のドレイン電流の式は、(25)式の VD＝VG －VT で置換した形になる。
飽和領域のドレイン電流の式

ドレイン電流 計算 のためのｎ チャネル
MOS の模式図 ―線形領域―

W

Id =

2L

(26)

μCox (VG − VT )2

ソースドレイン間の電界はチャネル長 L

なお、MOSFET の ON 抵抗は線形領域とすれば Vd/L である。電流密度は電荷密の式の電圧微分から求められる。ON 抵抗

度、電界、移動度の積で表されることかは図 19 に示されるように線形領域の慨そら、チャネル内の電子の移動度をμ、チャうから求められる。

ネル幅 W とすれば、ドレイン電流は次式

MOSFET の ON 抵抗の式で表される。

R ON ＝ dId = W1

dV

線形領域のドレイン電流の式
Id =

W
L

空乏層

線
形
領
20mA
域

Id

1

μCox �(VG − VT )VD − VD 2 � (25)
2

L

1

（27)

μCox (VG −VT )1/RON

Vgs=4V

3V

Vg＜Vd の領域になると、ドレイン付近

10mAに空乏層が発生し、チャネルのドレイン端

2Vのところに空乏層ができる。この空乏層は1V

ドレイン電圧が大きくなると広がり、ドレ0

イン電流を抑える働きがあり、ドレイン電
図 19

圧が下がると狭くなり、ドレイン電流が大
87

0

5

10.0

MOSFET の ON 抵抗抽出

Vds

Internet 版

2021/3/7 版

8. MOSFET の特性抽出法

これに対して、線形領域でのソースドレイ

MOSFET の評価として、移動度（電界効

ン間のキャリア移動度を実効移動度μ e と果移動度）と閾値電圧が評価されている。図呼ぶ。

5 のようなドレイン電流とドレイン電圧のμe =関係を得たらならば、飽和領域において、ドレイン電圧を固定して�Id ―VG の関係をプ

∂Id

∙

L

∙

1

∂Vg WCox Vd= gm ∙

L∙

1

WCox Vd(28)

ここで得られる電界効果移動度と実効移ロットすると直線関係になる。これは(26)動度を比べると実効移動度の方がわずかに式から大きい。また、これら両移動度は、結晶内部

Wを走行するときの移動度（バルク移動度）に(27)

�Id = �2L μCox (VG − VT )対して、1／3 から 1／4 になると理解してが得られる。直線関係の傾きから移動度がおこう。通常ｎチャネルの SiMOS であれ求められ、X 軸の切片が閾値電圧 VT とな

ば、電界効果移動度は 100~200cm2/Vs 程度る。

である。ちなみにバルク移動度はドーピン
グ濃度にもよるが 500~1000cm2/Vs の範囲

�Idである。FET のチャネルでの移動度がバル
ク移動度に比べて低いのは、MOS 界面の凹
傾きは凸による散乱や、トラップ準位、固定電荷でW
� μCox2Lのクーロン散乱の影響を受けるためである。

VG

10. MOSFET の高速動作限界と付帯
容量

Ｘ軸との交点はVT を表す図 19

MOSFET の高速動作限界を考える上で

MOSFET の�Id ―VG 特性の例

は考慮すべきことは、チャネルを走行する
キャリアの走行時間である。これが9. 電界効果移動度

MOSFET の高速動作における時定数とな

MOSFET のドレイン電流を支配する要る。MOSFET が線形領域にあるときは、チ因にソースとドレイン間のキャリア移動度

ャネル走行時間τe は、がある。とくに、飽和領域におけるチャネル

L2τe = μ V

移動度を電界効果移動度μeff と呼び、次のe dで与えられ、カットオフ周波数 fc は式で表される。
μeff =

(29)

∂Id
L
1
∙
∙
∂Vg WCox �Vg − VT �
= gm ∙
𝒅𝒅�𝑰𝑰𝐝𝐝=�

𝒅𝒅𝑽𝑽𝐆𝐆

𝟐𝟐

1

fc ＝ 2πτ

L
1∙WCox �Vg − VT �

� ∙

𝟐𝟐𝟐𝟐

𝑾𝑾𝑪𝑪𝑶𝑶𝑶𝑶

e(30)

で与えられる。
飽和領域の場合のチャネル走行時間τeff
は、

(28)

88

Internet 版

τeff =

2021/3/7 版

L2qμe �Vｇ −Vt �が飽和するため、ドレイン電圧を上げても、(31)

走行時間が改善されなくなる、②ソースおで与えられ、カットオフ周波数は式(30)でよびドレイン近傍に形成される空乏層の影計算される。チャネル走行時間は、チャネル

響で、閾値電圧が変動してしまう、③ホット

距離 L をできるだけ短くすること、かつドエレクトロンと呼ばれるチャネル間で加速

レインソース間電圧を高くすることで縮小された高速電子がドレイン近傍で欠陥を誘できる。MOSFET 回路の動作周波数の高速起し、特性が劣化してしまう、などの問題が化限界は回路の電源電圧に依存するといわあげられる。

れるが、これは MOSFET のドレインにで

特に、②の空乏層の影響であるが、ドレイきるだけ高い電圧をかけた回路とすること

ンおよびソース付近では pn 接合で空乏層

で、チャネル走行時間を抑制することがでができており、空乏層の厚みはバイアス状きるからである。

態にもよるが、サブミクロンに達する（図以上計算したのは理論的な高速化限界で20）。チャネルがすっぽりと空乏層に飲み込あるが、実際でのリミットは、MOSFET のまれると、空乏層内の固定電荷により、閾値

付帯容量からくる。図３の等価回路に示さ

電圧 Vt が低くなる方向にシフトする。つまれるように、MOSFET にはゲート絶縁膜がり低いゲート電圧でもオンしやすくなる。

あり、これがゲートソース間、ゲートドレイ

この問題は大変深刻で、わずかなマスク合ン間に寄生容量となり、周辺の抵抗成分とわせのずれでも、閾値電圧 Vt がずれること

あわせて、時定数となる。とくにゲートドレになり、ソースドレイン間のオフ時の漏れ

イン間の寄生容量はミラー効果により、実電流や、CMOS の閾値電圧の変動につなが際の寄生容量が電圧増幅率倍となって回路る。これを回避するには、ソースとドレインの時定数となって作用するので注意が必要のドーピング層の厚みを 10nm 程度に抑えである。MOSFET は、集積回路をつくる上ることが有効である。

でバイポーラに比べて簡素なプロセスで形成されるため、製造コストや集積度の観点から広く使われているが、上記要因からバゲート

イポーラと比べて、高速動作の点では劣る。
ソース

コストか、スピードかでバイポーラと MOS

空乏層

が使い分けられているのが現状である。

11. 短チャンネル効果

図 20

ドレイン
空乏層

短チャンネルでの空乏層の影響

前節でソースドレイン間のチャネル長を

12. 低 ON 抵抗化と DMOSFET

小さくすることで、チャネル走行時間を抑制し、高速化が可能であることを述べた。しMOSFET は CMOS などの IC の能動素

かし、チャネル長がサブミクロン以下にな子だけではなく、スイッチング用のパワーってくると、①チャネル中のドリフト速度

トランジスタとしても広く利用されている。
89

Internet 版

2021/3/7 版

特にパワーMOS トランジスタにおいては、

薄く半導体薄膜を積層し、その薄膜を加工

バイポーラのような少数キャリアの蓄積がしてできるトランジスタを、薄膜トランジ

ないため、極めて高速なスイッチ特性を実スタ(Thin Film Transistor, TFT)という。

現できる。このようなパワーMOS とも呼ば薄膜トランジスタは、液晶ディスプレイのれる大電力用 FET では 、ドレインを基板主役となる技術であり、画素となる素子をの下面に形成し、縦方向に電流を流す方式

駆動するトランジスタとして利用される。

がとられる。このような縦型 MOS のアイ

これはアクティブマトリクスディスプレイ

デアはいくつかあるが、2 重拡散（図 22）と呼ばれるもので、各画素素子に

MOSFET(Double

MOSFET,

トランジスタを近接させることで、配線のDMOSFET)が、製造工程が少なく、コスト

電流を抑制し、より高速な発色応答が可能を抑えられることから広く生産されている。

になる。近年、ハイビジョンなどの高精細デ

この構造は、ゲート酸化膜をマスクにして、ィスプレイなどのニーズが高まり、よりち

ｐとｎの拡散条件を変えて、図 21 のようならつきの少ない高品質ディスプレイの技術

２重拡散構造を作り、表面にチャネルを形開発が求められ、薄膜トランジスタにおい成して、基板下面に電流を流す構造となってもより高い電流密度、すなわちより高いている。

電界効果移動度がもとめられるようになっ

diffusion

た。
ゲート
ソース

ｎ+

ソース

ゲート絶縁膜pp

データドライバー

ｎ+
ア
ド
レ
ス
ド
ラ
イ
バ
ー

ｎ

ドレイン
図 21

画素素子

DMOSFET の構造

縦型の電流経路を持つ MOSFET は、こ

図 22のほかトレンチ型や V 溝型などが考案され構成ているが、パワーMOS 業界はデバイスの先進性よりコストが重視されるため、製造コ
ストで有利な DMOSFET の主役は当面続アクティブマトリクスディスプレイの回路

ソース

ゲート

n型

ｐ型

ドレイン

n型

ガラス基板

きそうである。

図 23 薄膜トランジスタの構造

13. 薄膜トランジスタ（TFT）
ガラスなどの Si ウェハ以外の材料基板に薄膜トランジスタの構造を図 23 に示す。薄90

Internet 版

2021/3/7 版

膜トランジスタはもともと、スコットラン

Si なみの電界効果移動度の実現が目標とさ

ドの Spear、LeComber らによって、グロれているが、粒界密度の低減と不活性化のー放電によって形成さえたアモルファスシ

研究が開発課題である。

リコン(aSi)がドーピングによって、導電型

粒界のキャリア移動度へ及ぼす影響につを制御できることが報告され、それが端緒いては、よくわかっていないが、粒界においとなりアクティブマトリクスディスプレイ

て、界面準位に電子が捕獲されることによへの応用がすすめられた。1980 年初頭にって、ポテンシャル障壁 EB ができ、バルク

aSi を用いた液晶ディスプレイが開発され

移動度μB に対して、粒界での移動度ている。しかし、aSi による薄膜トランジス

GB は次のアレニウスの式で表される単純な

タの電界効果移動度は 0.1cm2/Vs と極めてモデルをつかって、シミュレーション等で低く、薄膜トランジスタのドレイン電流が解析がされている。

小さいことから、aSi の液晶ディスプレイの

E

(32)

μGB = μb exp �− kTB �

画面応答は極めて遅い問題があった。その遅さは液晶の味わいとして一部ユーザーには受け入れられていたものの、動きの激し

μ

粒界障壁

いビデオ再生のニーズから薄膜トランジス
界面準位に捕獲された電子

タの高電流密度化の研究がすすめられた。
その後、エキシマレーザーをアモルファス
Si 膜に照射し、瞬時に膜を融解させ、再結
図 24晶化させるレーザーアニールの技術が活用

粒界のバンドモデル

され、ここから半導体のチャネル層では多結晶 Si が主流となる。これにより、電界効

薄膜トランジスタの発展は多結晶 Si の開果移動度が 100cm2/Vs 近くまで向上し、液発によるところが大きいが、近年では、ZnO

晶ディスプレイの応答性が飛躍的に改善さなどの酸化物半導体や有機半導体を利用しれた。また、近年では、多結晶薄膜トランジ

た有機 FET の開発も進められている。

スタをつかって、CPU を製作して、アクティブマトリクスディスプレイのインテリジ

ソース電極

ェント化を試みる研究も進められている。

ゲート電極

多結晶 Si による薄膜トランジスタにおいて内部に存在する粒界が電界効果移動度を

ドレイン電極有機半導体膜
ゲート絶縁膜高濃度ドープ Si

抑制する原因であり、粒界の影響を抑えるために、結晶粒の巨大化が試みられている。

図 25

実験用有機トランジスタの構造

そのため、エキシマレーザー光の走査速度

図 25 に研究開発用で広く試作されていを調整した横方向結晶化や、金属誘起結晶

る有機 FET の構造を示す。ゲート電極と基化技術などの開発がすすめられている。Si板をかねて高濃度の Si 基板に SiO2 などの系薄膜トランジスタにおいては当面、結晶ゲート絶縁膜を堆積し、その上に 100nm 程91Internet 版

2021/3/7 版

度の膜厚で有機半導体膜を形成する。代表

有機 FET は、有機 EL ディスプレイの画的な有機半導体として、ペンタセンやオリ素素子の駆動用トランジスタとして利用がゴチオフェンなどの低分子材料は真空蒸着期待されているが、当面はアモルファス Siで形成される。また P3HT などの有機ポリなみの電界効果移動度の実現が目標である。

マーではクロロベンゼンなどの有機溶剤に多くの有機半導体がｐ型であり、電界効果

溶いて、ディップ法やスピンコート法で膜移動度においても、ペタンセンやポリチオとして形成する。SiFET と異なるのは、ソフェン等の材料で、1cm2/Vs 近い電界効果

ース、ドレインに異なる導電型でのドーピ移動度が報告されている。ｎ型については

ング領域を作らないことである。有機 FET

C60 などのフラーレン類が使われているが、では有機材料そのものが半絶縁性であり、移動度が p 型材料に比べて見劣りするのがゲートに電圧をかけて、有機材料にキャリ現状である。また有機 FET は電流密度が高アが蓄積したときに、導電性を帯び、ドレイ

くなると、電界効果移動度が低下する傾向

ン電流が流れる。ドレイン、ソースの金属種にあり、大電流化においても新しいアイデ

については、できる限り有機半導体のキャアが必要である。

リア準位に近い仕事関数を持つものが選定される。ｐ型の有機半導体では Au が、ｎ型

14. 接合型電界効果トランジスタの半導体では Al や CaF などが用いられる。

MOSFET と同じ章に書くことは若干の躊躇があるが、MOSFET に似た飽和特性を
もちり、ここで接合型トランジスタについて説明する。範疇としては、pn 接合の方が適当かもしれない。
接合型トランジスタは、ジャンクション
FET（JFET）と呼ばれる。非常に薄いｎ型の半導体層の上下をｐ型の半導体層で接合させた構造になる。

ゲート G
ソース S

図 27

ドレイン D
ｐ型
n 型半導体薄膜
ｐ型
接合型 FET の構造図

上下のｐ型層に電極をつけてゲートとし、
図 26

著者研究室で試作した有機 FET と特性例

ｎ型半導体薄膜の両端にソースとドレイン

有機半導体は P3HT の例

電極を設けている。ソースに対してドレインを正電位とすると、ｎ型半導体薄膜にド92Internet 版

2021/3/7 版

リフト電流が流れ、これがドレイン電流にる。増幅回路ではゲートのバイアスで利得なる。ｎ型半導体薄膜の空乏層のできる様を可変できることになり、この性質を使っ子を図 28 に示す。ゲートに負の電位を与えて、ラジオや受信機の高周波増幅回路の自ると、ｐｎ接合において逆バイアスとなり、動利得制御（Auto Gain Control: AGC）にｎ型半導体層に空乏層が広がる。空乏層は、活用される。

ドレイン電圧を正として与えたとき、ソースからドレインに近づくにしたがって、空

Vgs=0.1V

Id

乏層は厚くなる。この空乏層の幅はｐｎ接20mA合の逆バイアスのルート√に比例して広がり、同じチャネル内でもドレインに近い方

0V

はよりプラスの電位となり、逆バイアスが10mAより大きくなるため、空乏層が厚くなる。空

-0.1V
-0.3V
-0.4V
-

乏層は半導体中では絶縁膜として働くため、電子はチャネル内を空乏層のないところを0通る。電子の通り道がゲートの逆バイアス
によって狭窄し、電流が制限される。

5

図 29

10.0

Vds （V）

JFET の Id-VDS 特性

JFET は非常に高周波特性がよく、電波

VG

受信回路の高周波増幅に活用される。また

ｐ
空乏層

0

構造が簡単であり、ドレイン電流が一定でVd

飽和する特性を使って、IC での定電流素子ｎとしても活用される。図 30 にその回路図を空乏層示すが、ソース直下の可変抵抗を変化させ
図 28ることで、ドレイン電流を可変できる。可変

JFET の空乏層の発生の様子

抵抗がゼロのとき、ドレイン電流は JFETのゲート電圧がゼロのときの飽和電流（Idss

図 28 に典型的な Vds－Id の特性を示す。

と呼ばれる）になる。

ゲート電圧が一定のときに Vds を増加させると、0 付近では線形に増加するが、徐々に鈍り、一定値になる。増加から一定に転じる
所は、ドレイン端で空乏層同士が接っし、狭窄するピンチオフとなっている。それ以降
Vds を増加させても、狭窄の度合いが増し、電流は増加せず一定となる。
ゲート電圧を一定間隔で増やしていくと

図 30

ドレイン電流の変化幅は増え、相互コンダ
クタンス gm（＝δId/ δVgs）としては増加す
93

JFET を使った定電流素子