電子情報通信学会 2005 年総合大会シンポジウム「光３ R の実現可能性〜フォトニックネットワーク構築に向けて」
招待講演
大阪大学、2005 年 3 月

SMZ 型光 3R ゲートの光強度雑音抑制力とジッター抑制力の理論設計
Amplitude-noise and timing-jitter-suppression capabilitiesof SMZ-type optical-3R gates
上野芳康
Yoshiyasu Ueno

豊田將志
鈴木励
Masashi Toyoda
Rei Suzuki

電気通信大学 電子工学専攻
Graduate School of Electronic Engineering, Univ. of Electro-Communications

対称マッハツェンダー型(SMZ 型)全光ゲート構造[1]や偏光識別 SMZ 型(PDSMZ)全光ゲート構造[2, 3]を利用した光Demux[4-6]、信号波長変換[7, 8]、光 3R 再生ゲート[9-13]の実証実験が成功を収めてきた。超高速、省エネルギー、小型集積化可能[4, 5]な最先端半導体光ゲート群として、さらには 160Gb/s 以上の次世代高速ネットワーク開発の推進力の１つとして、さらなる発展が期待されている。
光 3R ゲートとして機能する PDSMZ ゲート構成およびSMZ ゲート構成については、ゲート単体の無誤り高速動作実証(84Gb/s PDSMZ ゲート[9]、42Gb/s SMZ ゲート[10])に続き、PDSMZ ゲート部とクロック抽出部を組み合わせた
長距離光 3R 再生周回伝送実験における光雑音抑制性能例や中継間隔拡大が報告された(40GHz, 2 段カスケード接続
PDSMZ ゲート構成, 図 1 [11-13])。PDSMZ や SMZ ゲート
内部のキーコンポーネントとなる半導体光増幅器（SOA）は現在、バルク InGaAs(P)活性層を備えた従来型 SOA である。バルク SOA の消費電力は 1.5V×200mA×2 台= 0.6W程度である。
一方、実験的な光 3R ゲート性能指標（光強度雑音抑制力、タイミングジッター抑制力、消費電力）を裏付けるべきデバイス設計基盤は、まだ開発途上段階にある。光
3R ゲートの高性能化・高速化研究、さらにそれらを支える次世代 SOA 研究に強力な指針を与えるゲートモデルが、今後必要不可欠と考えられる。
本報告では、光 3R ゲートの理論モデル研究の一連の結果 [14-18]を紹介する。
Data

Inverted data

PDSMZ gatephase shifter

SOA
Clock pulses

BPF

pol

EDFA

Regenerated
data

PDSMZ gatephase shifter
BPF

SOA

pol

デル計算では、SOA チップの非飽和利得= 28dB、キャリア寿命= 50 ps とした。入力信号として、正規分布の擬似ランダム強度雑音や擬似ランダムタイミングジッターを重畳した擬似ランダムデジタル符号化 RZ 信号パルス列を用い、信号ビットレート= 42Gb/s とした。

3．光 3R ゲートの光強度雑音抑制力
図 2 に、PDSMZ-3R ゲート（2 段カスケード接続構成）が備える光強度雑音抑制力のモデル計算例[18]を示す。2段カスケードゲート後の 1 信号、0 信号のランダム雑音分
布の幅は、第 1 ゲート入力時の 50〜60%程度まで抑制された。各段のゲート論理は反転論理である。良好な雑音抑制力を示した信号パルス幅(6.0ps)とクロックパルス幅(3.0ps)の 組 み 合 わ せ は 伝 送 実 験 報 告 [12, 13] に ほ ぼ 一 致 し 、PDSMZ 内部遅延時間相対値（∆t/T= 0.62, T= 1/f = 24ps）は報告[12]によく一致した。従って、光 3R 実験状況を概ね再現したと考えられる。その他のパラメータ設定値は、文献[14]の値を継承した。また、図 2 の雑音抑制力は 8.0 ps 程度の入力信号まで概ね保持されると考えられる(図 3)。

図 2 PDSMZ-3R ゲート 2 段の光強度雑音抑制力, 42 Gb/s(a)(b): 入力、(c), (d): 第 1 段出力、(e), (f): 第 2 段出力
Decision -threshold limit (a. u. )1． まえがき1.0

1信号0.80.60.4

図 1 PDSMZ-3R ゲート構成（2 段カスケード接続）

2 ．SMZ 型ゲート群の理論モデル
本報告の研究で利用している SMZ 型ゲートモデルの主要部は、SOA 内部で起きる高速かつ高周波な相互位相変調と相互利得変調のモデルである[8, 14]。ゲートモデルの妥当性を検証した実験研究は、SMZ-DISC 型波長変換実験(10〜40GHz, 一部 160GHz [8])、及び、SMZ 型光 Demux 実
験(160Gb/s [5])である。以下に述べる光 3R ゲート動作のモ0信号

0.202.0

4.0

6.0

8.0

10.0

Signal pulse width (ps)

図 3 光雑音抑制力の入力信号幅依存性
実線： 出力信号の判定閾値限界値 (＠BER= 10-6)
破線： 入力信号の判定閾値限界値 (＠BER= 10-6)
雑音抑制力を系統的に調べる過程でいくつかの出力波形劣化可能性要因（≈ 出力雑音増大要因）が見つかり、それらの発生メカニズムも判明した[18]。例えばクロックパルス幅やパワー設定が不適切な場合は、出力波形にクロックの洩れ成分が出現する(図 4)。さらに第 2 ゲートに入力する信号の幅も重要な要因であり、幅の狭い第 1 ゲート出力を幅の狭いまま第 2 ゲートへ入力するとタイミング耐性が劣化することが明らかとなった。第 1 ゲート入力信号と同じ幅(6ps)に復元すると、許容入力タイミング範囲が顕著に拡大した。

図 4 出力波形劣化例とその要因 ［(a) クロック幅=5.0ps と 過大な場合、(b) クロックパワーが過小な場合］以前の研究で SMZ 型ゲートモデルから解析的に導出された周波数スケーリング則[8, 14]については、3R 再生動作中の PDSMZ ゲートのモデル計算でも同様に成立することを確認した [18]。

算 し た 結 果 、 3R ゲ ー ト 出 力 が 概 ね 線 形 チ ャ ー プ 状 態(+0.5nm/ps, 図 8)にあることが示唆された。過渡的で大きなXPM が起きているにもかかわらず高次チャープ成分が小さいことは、SMZ 型ゲート群の特徴の１つ[19]と考えられる。一方、ゲート内部の光干渉バイアス設定値が不適切な場合は、伝送途中で複雑な波形歪を繰り返すことが判明した(図 7(c)(d))。

図 7 SMZ-3R ゲート直後と線形分散伝送後の信号波形(a)(c) 出力波形と波長チャープ、(b)(d) 線形分散伝送後、(a)(b) @最適位相バイアス、(c)(d) @位相バイアス過大

4．光 3R ゲートのタイミングジッター抑制力
SMZ-3R ゲート構成 1 段(図 5)が備える入力タイミングジッター抑制力のモデル計算例[17]を、図 6 に示す。本例のゲート論理は非反転論理である。3R ゲート後のジッター抑制率は入力ジッター量を増やしてもほぼ一定を保ち、1/6〜1/7 と極めて強いジッター抑制力を示した。ただし、若干の出力強度雑音の増加が認められた。

図 8 線形分散伝送路伝送後の信号幅
実線： 3R ゲート出力信号、破線： 線形チャープ信号

6． 結論

data
SOA phase shifter

regeneratedoutput

SOAclock∆t-delayedfilter

図 5 SMZ-3R ゲート構成（1 段構成）

図 6 SMZ-3R ゲート 1 段のジッター抑制力, 42 Gb/s
左図： 入力、右図： 出力5．出力波長チャープ特性
図 7(a)に、SMZ-3R ゲート出力の波長チャープ状態の計算例を示す[17]。ゲート出力後に線形分散伝送路を伝送させる場合を想定し、伝送距離とともに拡大する信号幅を計

光 3R ゲートの強度雑音抑制力、ジッター抑制力、波形劣化可能性要因、出力波長チャープ、周波数スケール則等のモデル計算例を報告した。光 3R 実験研究、さらに次世代ゲート用 SOA の高性能化研究に役立つと期待される。
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