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17pH32-10

高輝度LHC-ATLAS実験に向けた
TGC検出器のタイミング調整用
ASIC量産品の性能評価
名古屋大学 理学研究科

山田敏大A,B

戸本誠A,B、堀井泰之A,B、加納勇也A,B、稲熊勇人A,B、佐々木修B,C、田中真伸B,C、内田智久B,C、宮原正也B,C、池野正弘B,C、他ATLAS日本トリガーグループ
名大理A, Open-ItB, KEK 素核研C

日本物理学会第75回年次大会
2020/3/17

＠名古屋大学

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はじめに
高輝度LHC-ATLAS実験 2027年実験開始予定
・CERNの陽子-陽子衝突型加速器 Large Hadron Collider を高輝度化
・重心系エネルギー：14 TeV、瞬間ルミノシティ：! − #. ! × &'!" ()#$ * #%・ ATLAS実験のトリガー・読み出しを改良する
ハードウェアトリガー

ソフトウェアトリガー

メモリー

メモリー40 MHz

1 MHzThin Gap Chamber (TGC)・エンドキャップ部トリガー用ミューオン検出器
・回路を刷新する（本研究で着目）
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＠名古屋⼤学

10 kHz記録

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TGC検出器回路の刷新
ハードウェアトリガー発行条件の変更
現行

高輝度LHC

前段回路搭載のASICで1段目2/3, 2+3段目3/4のコインシデンスをとる

後段回路において全7/7層で飛跡再構成

TGC

TGC全層の信号を後段回路に送るため前段回路を刷新

高輝度LHCに向けての交換対象
ツイストペアケーブル

1.8 - 12.5 m

R

on-detector off-detector
飛跡再構成
!! 計算

64 ns
光ファイバー

多線式比例計数管
３段７層からなる
読み出しは全32万 ch
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100 m

45 ns

IP

ビーム軸

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後段回路

Patch Panel ASIC （本研究）＠名古屋⼤学

Patch Panel ASIC (PP ASIC)の概要
・検出器からの信号に対して、チャンネル間の遅延時間の違いを補正する（1 ns以下の刻み、ダイナミックレンジ40 ns以上）→μ粒子の飛行時間(45 - 64 ns)やケーブル長(1.8 - 12.5 m)の違い（最大26 ns程度）を吸収
PP ASIC (2.5 mm・40 MHzクロックと信号を同期させ、陽子交差にアサインする・テストパルスを出し、回路系の動作試験をする

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2.5 mm)4

PP ASIC開発のタイムライン
2018：試作機設計

⽇本物理学会2018年9⽉伊藤 14pS13-03

2018/11：試作機全機能試験

⽇本物理学会2019年3⽉稲熊 17aK209-11

2019/3 ：量産品全ウエハー(チップ25000枚分)完成
約700枚パッケージング完了
2019/4-8：量産品全機能試験（ASIC設計の検証）
200枚品質試験 （ASIC製造・パッケージングの検証）↑本講演の内容
2020/3：量産品全チップのパッケージング完了

2020/4 - ：量産品全チップの自動品質試験開始

2025-2027：PP ASIC搭載前段回路インストール
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＠名古屋⼤学6

量産品全機能試験①：概要
・パッケージング済みの量産品１チップに対して全機能が要求を満たすことを確認した。
試験用ボード試験項目

32 ch LVDS⼊⼒

各回路の動作検証

ASIC
ソケット

- 全てのSPIレジスタ- LVDSレシーバー- 可変遅延回路（次ページ以降）- 陽子バンチ識別回路- テストパルス回路

SPIバス
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＠名古屋⼤学マイコン

32 ch
1.8 V CMOS
出力

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量産品全機能試験②：可変遅延回路
Delay unit

47段階の遅延ダイナミックレンジ調整

4段階の遅延刻み幅調整

40 MHzの基準クロックを用いてPhase Locked Loop (PLL) 回路により温度や電源電圧に依存しない遅延を実現する。
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＠名古屋⼤学8

量産品全機能試験③：セットアップ
オシロスコープ

パルス生成器
81150A
振幅
OffsetInput
Output1.8 V
900 mV

周波数 40 MHz
Duty cycle 40 %PP ASIC
300 mV/div
300 mV/div

Delay
50.0 ns/div

テストボード
PLL = 28 Delay step =47

入力と出力の信号の遅延を、オシロスコープで測定した。
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＠名古屋⼤学量産品全機能試験④：測定結果
Delay (ns)線型性が確認された

PLL Delay

6050403020

10005

101520253035404550
Delay step

1ステップあたりの遅延1 ns以下、ダイナミックレンジ40 ns以上の要求を満たす結果を得た。
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200枚品質試験①：セットアップ
全てのチップのパッケージングへのフィードバックのために、200チップの全チャンネル（32 ch/chip）に10 kHz or 10 MHzで信号を入力し、全チャンネルの出力とチップあたりの消費電力を測定
パルス生成器
81150A

直流安定化電源

NIM
to10 kHz32ch
LVDSor10 MHz

電圧供給

消費電力
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PPASIC

出力信号
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＠名古屋⼤学1011200枚品質試験②：測定結果

・全チャンネルで出力（幅：25 ns or 50 ns、波高：LVCOMS 1.8 V）を確認できた・消費電力は10 kHz（10 MHz）の入力レートにおいて、199チップで19-24 mW（44-49 mW）だった。
180

Entries

Entries160

信号入力レート10MHzでの消費電力分布
10 MHztotal

信号入力レート10kHzでの消費電力分布
10 kHz total

160

140

140120

120

100

100

80

80
60

60

40
200
102030

消費電力の高い１チップ

40400
1050607080
Power [mW]202030・199チップが良品であると結論付けた。
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＠名古屋⼤学4050607080Power [mW]

PP ASIC量産品全数自動試験概要

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2020年度に25000枚の試験を行う。FPGAを用いて、・Configuration
・全チャンネルに対する入出力（FPGAで入力供給、出力検出）・消費電力（FPGA内部のADCを利用）を１枚あたり秒のオーダーで検証する
PP ASIC量産品
全数自動試験用ボード
PP ASIC

PCとの通信（SiTCP通信）

FPGA(Xilinx Artix-7)

ボードが完成し、ファームウェアおよびソフトウェアを準備中
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まとめ• 高輝度LHC-ATLAS実験のTGC前段読み出し回路に搭載する新型Patch Panel ASICの開発を行っている。
• 量産品ASIC１枚が全ての要求を満たすことを確認した。

• 量産品200枚の簡易試験（全チャンネル入出力・消費電力）において、199枚が正常であることがわかった。
• 全数試験に向けてボードが完成し、ファームウェアおよびソフトウェアを準備中。

• 2020年度中に25000枚全てのチップの試験を終了させる予定。
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