2020 年度修士論文
高輝度 LHC-ATLAS 実験に向けた
TGC 検出器の40 MHz 陽子衝突バンチ識別回路の評価
名古屋大学 理学研究科
素粒子宇宙物理学専攻
高エネルギー素粒子物理学研究室
学生番号261901399
山田 敏大

指導教員 堀井 泰之

2021 年 1 月 22 日

1

2
概要
ヒッグス粒子の精密測定や新物理の発見は素粒子物理学における重要な課題である。そのため、LHC 加速器を高輝度化し、世界最高エネルギー 14 TeV 及び設計値の 7.5 倍のルミ
ノシティで陽子・陽子衝突を発生させ、積分ルミノシティ4000 fb−1 のデータを取得する。
興味のある物理事象の発生頻度が増加する一方、ATLAS 実験の事象選別を司るトリガーを現行のまま使うと、データ取得は破綻してしまう。そのため、トリガーを構成する全ての電子回路を交換し、新しい判定により効率的なトリガーを実現する。
本研究では、Thin Gap Chamber 検出器によるミューオントリガーの要である PP ASICと PS ボードの性能を評価した。これらは、全ヒット情報を 40 MHz で生成される陽子・陽子衝突に対応させ、後段の飛跡再構成回路に転送する役割を担う。
PP ASIC には、1 ns 以下の刻み幅と 40 ns 以上のダイナミックレンジを持つ可変遅延回路が要求される。PP ASIC 実機に対し、刻み幅 0.99 ns でダイナミックレンジ 46 ns の結果を得た。また、PP ASIC の全機能検証を自動で 1 個あたり 2 分以内に行うシステムを構築した。FPGA を搭載した試験ボード上で PP ASIC への信号送受信や電圧測定を行い、接続した PC で動作を制御する。現在までに試験を終えている PP ASIC での良品は 11895 個である。実際の実験では 11472 個を使用予定なので、必要な個数を確保できた。
また、PP ASIC 実機を搭載した PS ボードの性能を評価した。PS ボードは PP ASIC やFPGA などを搭載したプリント基板で、光送受信機を用いて全チャンネルの信号を後段回路に高速転送する。これまでの研究で、十分な放射線耐性を持つ素子の選定など個々の課題を解決してきたが、実機仕様のボード製作は初であり、あらゆる機能を検証する必要がある。本研究で、PS ボードの各素子を制御する論理を構築して実装し、各素子が実用上の条件で動作することを確認した。
以上により、PP ASIC 実機が要求を満たすことを実証し、PS ボードが動作することを示した。高輝度 LHC-ATLAS 実験における高速飛跡再構成によるミューオン事象選別を実現するための最重要要素の一つを確立させた。

3

目次
1

はじめに
1.1 LHC-ATLAS 実験で目指す物理 . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 現行 LHC 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3 現行 ATLAS 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4 ミューオン検出器と TGC 検出器の構造 . . . . . . . . . . . . . . . . . . . . . . .
1.5 高輝度 LHC-ATLAS 実験に向けたアップグレード . . . . . . . . . . . . . . . . .

2

高輝度 LHC-ATLAS 実験に向けた TGC 回路アップグレード
12
2.1 TGC トリガーシステム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.1.1 現行のトリガーシステム概要 . . . . . . . . . . . . . . . . . . . . . . . . 12
2.1.2 現行のエンドキャップ部ミューオントリガー . . . . . . . . . . . . . . . . 13
2.1.3 高輝度 LHC のトリガーシステム概要 . . . . . . . . . . . . . . . . . . . . 16
2.1.4 高輝度 LHC のエンドキャップ部ミューオントリガー . . . . . . . . . . . . 17
2.1.5 新開発回路の開発状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.2 PS ボード概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.2.1 機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.2.2 他ボードとの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.2.3 PS ボード設置場所 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.3 Patch Panel ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.3.1 機能、開発概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.3.2 SPI コントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.3.3 LVDS レシーバー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.3.4 可変遅延回路・PLL 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.3.5 陽子バンチ識別回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.3.6 バイパス機能、マスク機能 . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.3.7 テストパルス回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.3.8 試作機からの修正点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

3

Patch Panel ASIC 実機の性能試験
3.1 全機能試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 全機能試験用ボードのデザイン . . . . . . . . . . . . . . . . . . . . . . .
3.1.2 LVDS レシーバーの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3 PLL 回路の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4 可変遅延回路の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.5 陽子バンチ識別回路の検証 . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.6 テストパルス回路の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.7 消費電力の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.8 200 チップ手動品質試験 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.9 全機能試験まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 自動品質試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 自動品質試験用ボードの概要 . . . . . . . . . . . . . . . . . . . . . . . .
3.2.2 自動品質試験システム . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.3 SPI Conﬁguration 試験内容 . . . . . . . . . . . . . . . . . . . . . . . . .

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3.2.4 全チャンネル入出力試験内容 . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5 遅延調整電圧試験内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.6 可変遅延回路試験内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.7 陽子バンチ識別回路試験内容 . . . . . . . . . . . . . . . . . . . . . . . .
3.2.8 テストパルス回路試験内容 . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.9 消費電力試験内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.10 ソケットの問題点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.11 自動品質試験の結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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PS ボード試作機の性能試験
4.1 単体試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.1 FPGA Conﬁguration の試験 . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2 デバッグ用 LED、スイッチの試験 . . . . . . . . . . . . . . . . . . . . . .
4.1.3 SiTCP の試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.4 SPP ボードとのインターフェースの試験 . . . . . . . . . . . . . . . . . .
4.1.5 JATHub ボードとのインターフェースの試験 . . . . . . . . . . . . . . . .
4.1.6 SFP+トランシーバーの試験 . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.7 ジッタークリーナー Si5345 の試験 . . . . . . . . . . . . . . . . . . . . . .
4.1.8 ジッタークリーナー Si5345 のレモ入力の試験 . . . . . . . . . . . . . . .
4.1.9 PP ASIC の試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.10 消費電力の試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2 周辺ボードとの接続試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.1 ASD ボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.2 JATHub ボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3 PS ボード試作機性能試験まとめ . . . . . . . . . . . . . . . . . . . . . . . . . .

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まとめと今後の展望

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A PP ASIC の測定結果
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A.1 自動品質試験結果ヒストグラム . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

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はじめに

1

本章では LHC-ATLAS 実験が目指す物理目標、及び実験の概要について述べる。さらに、2027
年より開始予定の高輝度 LHC-ATLAS 実験の概要と ATLAS 検出器のアップグレードについて
述べる。

1.1

LHC-ATLAS 実験で目指す物理

素粒子は物質を構成する最小の単位であり、標準理論は素粒子とその相互作用を担う 12 種類のフェルミオン、4 種類のゲージボソン、ヒッグス粒子の 17 種類の粒子を記述する。2012 年 7
月に LHC-ATLAS, CMS 実験が質量 125 GeV の新粒子の発見を報告し、その後この粒子がヒッグス粒子であることが示された。ヒッグス粒子の発見により、標準理論を構成する全ての粒子を発見した現在、標準理論を超える新物理の探索が最重要課題である。そのためにヒッグス粒子など標準理論の精密測定や、超対称性粒子の直接探索などが重要となる。
ヒッグス粒子を精密測定し、標準理論からのズレを探ることで、新物理の兆候の間接的な探索と、標準理論の精密検証を行うことができる。LHC-ATLAS 実験では、世界最高重心系エネ
ルギーを持つ Large Hadron Collider (LHC) を用いてヒッグス粒子の生成、崩壊を測定することができる。ヒッグス粒子とフェルミオンとの結合定数は標準理論ではフェルミオンの質量に比例するとしている。ヒッグス粒子の結合定数はヒッグス粒子の生成や崩壊における過程から測定でき、これまでにヒッグス粒子と第３世代の荷電フェルミオンの結合定数については標準模型の予想と一致する結果が得られている。一方、その他のフェルミオンに対しては統計的に優位な信号が得られていない。そのうち最も感度があるとされるミューオンでもヒッグス粒子のミューオン対への崩壊分岐比は図 1 に示す通り 2 × 10−4 と小さい。
2018 年までに取得した重心系エネルギー 13 TeV、積分ルミノシティ139 fb−1 のデータでのヒッグス粒子とミューオンの結合定数の測定結果は図 2 のように 2 σ の範囲で標準理論と無矛盾であった。しかし、未だ統計誤差が大きく、更なる統計量を必要とする。図 3 に重心系エネ
ルギー 14 TeV、積分ルミノシティ300 fb−1 と 3000 fb−1 データのシミュレーション結果を示す。
3000 fb−1 のデータを取得すると、6 σ 以上の有意度での測定が可能になると期待される。

図 1: 標準模型のヒッグス粒子の崩壊分岐比 [1]。横軸は仮定したヒッグス粒子の質量。

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図 2: LHC-ATLAS 実験で測定した各粒子の質量に対するヒッグス粒子との結合定数 [2]。2015年から 2018 年までに取得した重心系エネルギー 13 TeV の結果である。上図の縦軸は結合の強さ、下図の縦軸は標準理論と測定値との比を表す。青の点線は標準模型の予想を示し、黒点は測定値を示す。

図 3: 各粒子の質量とヒッグス粒子と各粒子の結合定数の関係のシミュレーション [3]。重心系
エネルギーは 14 TeV としている。緑は 300 fb−1 、青は 3000 fb−1 の統計量の結果予想を示す。
縦軸、横軸は図 2 と同一である。

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1.2

現行 LHC 加速器

Large Hadron Collider (LHC) はスイスとフランスの国境付近に位置する周長 27 km の陽子・陽子衝突型の円形加速器である。図 4 のように LHC は多段の加速器によって構成されており、初めに水素ガスから取り出した陽子を、線形加速器 (Linac) で 50 MeV に、BOOSTERで 1.4 GeV に、Proton Synchrotron (PS) で 25 GeV に、Super Proton Synchrotron (SPS) で450 GeV にそれぞれ加速し、LHC にて 7 TeV まで加速させる。LHC は 2010 年から本格的に運転を開始し、2010 年から 2012 年まで重心系エネルギー 7–8 TeV にて Run 1 と呼ぶ運転を行った。2015 年から 2018 年までの Run 2 期間では、重心系エネルギー 13 TeV、最大瞬間ルミ
ノシティ2.1 × 1034 cm−2 s−1 を記録した。2022 年より開始予定の Run 3 期間では、重心系エネ
ルギーを 14 TeV まで増加させ、2024 年まで運転する予定である。

図 4: LHC 加速器とその前段の加速器 [4]1.3

現行 ATLAS 検出器

LHC の陽子・陽子衝突点に位置する ATLAS (A Toroidal Lhc ApparatuS) 検出器は、直径25 m、長さ 44 m、重さ 7000 t の円筒形の汎用検出器であり、全体像は図 5 のようになっている。ATLAS 検出器は多種の検出器の集合であり、構成は内側から、内部飛跡検出器、ソレノイ
ド磁石、カロリメータ、トロイド磁石、ミューオン検出器となっている。これらの検出器が得る多様な粒子のエネルギー、運動量を用いて陽子・陽子衝突事象を再構成し、生成した粒子の種類やエネルギー、運動量を測定する。また、ATLAS 検出器で使用する座標系は図 6 のようになっている。円筒形の ATLAS 検出器は、直行座標系と円筒座標系を併用する。直交座標系
では衝突点を原点に、LHC 加速器の中心方向を x 軸、地上方向を y 軸に、ビーム軸方向を z 軸にとる。円筒座標系では円筒底面の半径方向を R、方位角を ϕ、先と同様に z 軸をとる。また、
z 軸に対する極角 θ を用いて擬ラピディティη= −ln(tan 2θ ) を定義する。η は質量ゼロの粒子のラピディティに相当し、衝突点から見た検出器の位置をシンプルに表すことができる。横運動量はビーム軸に対し垂直な運動量成分である。陽子・陽子衝突事象にてビームを構成する陽子のビーム軸に垂直な運動量成分は 0 であり、発生する粒子の運動量測定において、ビーム軸に

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垂直な方向には容易に運動量保存則を利用できる。ハドロンコライダーでは重い質量を持つ粒子を信号事象とすることが多く、重い粒子の発生事象では高い横運動量を持って粒子が検出器に入ることが多い。また、円筒の側面をバレル部、底面をエンドキャップ部と呼ぶが、バレル部とエンドキャップ部で検出器構造や構成が変化することが多い。ミューオン検出器においてもバレル部 (|η|< 1) とエンドキャップ部 (|η|> 1) では検出器構成が異なる（第 1.4 節）。

図 5: ATLAS 検出器 [5]図 6: ATLAS 検出器座標系 [6]

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1.4

ミューオン検出器と TGC 検出器の構造

ミューオン検出器はトリガー検出用と飛跡精密測定用の２種類によって構成され、バレル部とエンドキャップ部で構成が異なる。図 7 にミューオン検出器の配置を示す。バレル部はトリガー用の Resisive Plate Chmaber (RPC) と精密測定用の Monitored Drift Tube (MDT)、エンドキャップ部はトリガー用の Thin Gap Chamber (TGC) 、精密測定用の MDT 、Cathod Strip
Chamber (CSC) によって構成される。Run 3 実験以降は、CSC と一部の MDT を New Small
Wheel (NSW) 検出器に置き換える予定である。
本研究で着目した TCG 検出器について述べる。TGC 検出器の外観を図 8 に示す。TGC 検
出器は多線式比例計数管 (MWPC) で、1 層につきある z 座標におけるミューオンの入射位置を直交するワイヤー（R 座標）とストリップ（ϕ 座標）で２次元的に検出する。図 9 に TGC の構造を示す。カソード間距離は 2.8 mm、ワイヤー間隔は 1.8 mm、ワイヤー直径は 50 µs である。ワイヤーには約 2.8 kV の電圧をかけており、使用ガスは CO2 55%, n-ペンタン 45 % の混合ガスである。
トリガー用検出器では、検出した粒子がどの陽子衝突バンチに由来するか素早い検出器応答で識別する必要がある。TGC のワイヤー間隔は 40 MHz の陽子衝突バンチ識別を可能にする設計である。図 10 にワイヤーチェンバーにおいてミューオンが TGC に入射してから応答信号を示すまでの時間分布を示す。陽子バンチ衝突間隔 25 ns を考え、25 ns のゲート幅とした時 99 %の効率で信号を取得できる。陽子バンチ衝突１つずつの識別が可能なデザインであることがわ
かる。時間分布のテールは主にワイヤー間の中心付近で TGC に入射したミューオンによるものである。
図 11 に TGC 検出器の配置を示す。TGC はトロイド磁場の外側の M1, M2, M3 という領域に合計３段７層で設置されている。また、磁場の内側の EI (Endcap Inner), FI (Forward Inner)という 2 つの領域にも設置されている。M1 は１段３層構造（トリプレット）、M2, M3, EI, FI
は１段２層構造（ダブレット）をもつ。トリプレットは 3 層のワイヤー面と 2 層のストリップ
面をもち、ダブレットは 2 層のワイヤー面と 2 層のストリップ面をもつ。各カソード間はハニ
カム構造のパネルで隔てられている。

図 7: ミューオン検出器の配置 [6]c図 8: TGC の外観 [6]。 ⃝CERN
ATLAS 実験10

図 9: TGC の構造 [7]。ワイヤーとストリップは直交している。

図 10: ミューオンが TGC に入射してから信号を出すまでの時間分布 [7]。時間原点は任意。右上にはゲート幅と信号取得効率の関係を示す。

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図 11: TGC の配置 [8]。Z–R 平面での配置を示す。

1.5

高輝度 LHC-ATLAS 実験に向けたアップグレード

LHC 加速器の高輝度化
世界最高重心系エネルギー 14 TeV での物理事象データを高統計量で取得するため、LHC 加
速器の瞬間ルミノシティを高める高輝度化を行う。このアップグレードにより、瞬間最高ルミ
ノシティを設計値の 7.5 倍である 7.5 × 1034 cm−2 s−1 とする。10 年間の運転で、積分ルミノシ
ティ4000 fb−1 の統計データの取得を目指す。

LHC 加速器の高輝度化に伴う ATLAS 検出器のアップグレード
LHC 加速器の高輝度化で、１バンチ衝突あたりの事象発生数が増加する。現行のシステムをそのまま使用した場合データ取得が破綻するため、ATLAS 検出器においてもアップグレードを行う必要がある。高輝度環境下での安定した動作、効率的な事象選別が求められる。そのため、内部飛跡検出器の入れ替え、内層ミューオン検出器の入れ替え、各検出器の読み出し回路の入れ替えや事象処理方法の変更を行う。
高輝度 LHC に向けたアップグレードにおいて事象レートの増加に対応するためハードウェア
トリガーレートを 100 kHz から 1 MHz に増強する。この増強により、より多くの事象を効率的なソフトウェアトリガーの判定にかけることができる。また、ハードウェアトリガー処理時間
を 2.5 µs から 10 µs に延長し、より高度な判定の導入を目指す。

12

2

高輝度 LHC-ATLAS 実験に向けた TGC 回路アップグレード

本章では TGC 検出器読み出し回路系を中心に、現行のトリガー回路系と高輝度 LHC に向けたトリガー回路系のシステムについて述べた後、本実験の主題となる TGC 検出器の 40 MHz
陽子衝突バンチ識別回路を構成する PS ボードと Patch Panel ASIC の機能について述べる。

2.1

TGC トリガーシステム

本節では現行のトリガー回路系と高輝度 LHC に向けたトリガー回路系のシステムを TGC 検
出器読み出し回路系を中心に述べ、TGC 検出器読み出し回路系で新たに開発が必要なハード
ウェアを示す。

2.1.1

現行のトリガーシステム概要

図 12 に ATLAS 実験の現行トリガーの概要図を示す。ATLAS 実験では、膨大な事象を発生させるが、そのうち新物理探索や精密測定の対象となる事象はごくわずかである。データスト
レージの観点から、40 MHz で発生する全ての事象を保存することはできない。発生事象の中から、素早く興味のある事象を選別するトリガーは ATLAS 実験において非常に重要な役割を担う。
現行 ATLAS 実験では、Level-1 トリガーと High Level トリガーの２段階のトリガーを用いて事象を選別している。Level-1 トリガーはハードウェアトリガーとも呼ばれ、ASIC や FPGAなどのハードウェアによって行う。ハードウェアトリガーはミューオン検出器 (L1Muon) とカ
ロリメータ (L1Calo) の情報を用いて、2.5 µs という比較的短い時間で事象選別を行い、事象レートを 100 kHz まで低下させる。その後 High Level トリガーにて Level-1 トリガーで選択した事象に対し、ソフトウェアを用いて数秒という比較的長い時間で詳細な選別を行い、保存する事象を決定する。

図 12: 現行 ATLAS 実験のトリガー・読み出しシステムの概要図 [9]

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2.1.2

現行のエンドキャップ部ミューオントリガー

現行エンドキャップ部ミューオントリガー判定手法
現行のエンドキャップ部ミューオントリガーの概念図を 図 13 に示す。1.05 < |η|< 2.4 の領域に対し、TGC のミューオン入射位置情報を用いて事象選別を行う。衝突点で生成されたミュー
オンはトロイド磁場より内部の検出器、磁場領域を通過して TGC へ入射する。トロイド磁場
は ϕ 方向にかけられているため、ミューオンは運動量の大きさに応じて主に R 方向に曲がる。
また、トロイド磁場付近では R 方向の磁場も存在するため、ϕ 方向にも曲げられる。横運動量はミューオン飛跡の曲がり具合いと磁場の強さから計算可能なため、ミューオン飛跡を測定し、曲がり具合いを得ることによって横運動量を導出することができる。ミューオン飛跡の曲がり
具合いの導出には衝突点と M3 でのヒット点を結んで得られた直線を利用する。この直線は無限大運動量を持つミューオンの飛跡に対応し、実際の飛跡と無限大運動量飛跡の M1 のヒット
点位置の差 (∆R, ∆ϕ) からミューオン飛跡の曲がり具合いを得る。ここで得たミューオンの横運動量を用いてトリガー判定を行う。

図 13: 現行のエンドキャップ部ミューオントリガーの概念図 [6]14
現行 TCG 検出器読み出し回路構成
図 14 に現行の TGC 検出器回路のブロック図を示す。信号の流れはトリガーパス（赤線）と読み出しパス（青線）に分かれる。ミューオンが TGC に入射すると、アナログ信号が発生する。アナログ信号は Amplifer Shaper Discriminator (ASD) ボードでの増幅、成形、弁別を経てデジタル信号となり、PS ボードへ送られる。PS ボードでは Patch Panel ASIC (PP ASIC)
でミューオンの飛行時間やケーブル長などに起因するチャンネルごとの時間差を補正し、信号を陽子衝突バンチに同期 (BCID ; Bunch Crossing IDentiﬁcation) させて、信号を後続の SLBASIC に送る。SLB ASIC 以降は信号がトリガーパスと読み出しパスに分かれる。
トリガーパスは、SLB ASIC から High-Pt ボード、Sector Logic (SL) ボードと辿る。SLBASIC で M1 の場合は 2/3 層、M2, M3 の場合は合わせて 3/4 層で信号を検出するというコイン
シデンスを要求する。High-Pt ボードでは前述のコインシデンス信号同士のコインシデンスをとり、M1 で 2/3 層以上、M2, M3 合わせて 3/4 層以上のヒットを残した信号のみを衝突点由来のミューオン飛跡信号として (∆R, ∆ϕ) を算出し、それらを SL ボードに送る。SL ボードでは入射位置、 (∆R, ∆ϕ) の情報、飛跡の位置に対応した Coincidence Window を用いて横運動量を算出し、トリガー判定を行う。Coincidence Window は磁場の不均一性を考慮した、ある位置に対する (∆R, ∆ϕ) と横運動量を対応づけるマップである。入射位置と横運動量情報は中央トリガーシステム (MUCTPI) に送られ、指定されたトリガーメニューに当てはまる信号であった場合、Level 1 Acceptance (L1A) 信号が各検出器の読み出し系に送られる。
読み出しパスは SLB ASIC から Starswitch (SSW) ボード、Readout Driver (ROD) ボードと信号が辿る。SLB ASIC ではトリガー判定を行なっている間、バッファーに最大 128 バンチ分のデータを保持する。L1A 信号を受けると、その事象と前後 1 バンチ分の事象を SSW ボードへ送る。SSW ボードではデータを FPGA で圧縮し、ROD ボードへ送る。ROD ボードでは複数の SSW ボードからの信号を圧縮し、PC ベースの Readout System (ROS) へ送る。

図 14: 現行の TGC 検出器読み出し回路系のブロック図 [10]

15
現行 TCG 検出器読み出し回路の性能限界
現行の TGC 読み出しシステムは、ハードウェアトリガーレートを 100 kHz と想定してデザインされている。ハードウェアのデータ転送幅の制限により、100 kHz を超えるトリガーレー
トでは識別した事象全てのデータを転送することができない。
高輝度 LHC 環境下では、興味のある信号事象だけでなく、興味のない背景事象の発生頻度も増加する。読み出しシステムのアップグレードを行わない場合、ハードウェアトリガーレート
を 100 kHz 以下に抑えるためには、シングルミューオントリガーの横運動量閾値を 20 GeV から 50 GeV に引き上げる必要がある。その時、信号事象のアクセプタンスも大幅に低下し、高輝度環境を十分生かすことができない。図 15 に代表的な物理事象におけるミューオンの横運
動量閾値とアクセプタンスの関係を示す。
また、現行の TGC 読み出しシステムではトリガー処理時間 2.5 µs が運動量判定ロジックの性能に制限をかけている。なぜなら、読み出しシステムハードウェアのバッファーサイズの制限により、上限を上回るとデータを保持できなくなり、信号事象を失ってしまうからである。
主にこれら２つの理由により、高輝度 LHC に向けて、新たなトリガー読み出しシステムを導入する必要がある。

図 15: 代表的な物理事象におけるミューオンの横運動量閾値とアクセプタンスの関係 [9]

16
2.1.3

高輝度 LHC のトリガーシステム概要

図 16 に高輝度 LHC-ATLAS 実験のトリガーの概要図を示す。瞬間ルミノシティ増大の恩恵を生かすべく、システム全体を大幅に入れ替え、ハードウェアトリガーのトリガーレートを
1 MHz に増強し、トリガー処理時間を 10 µs に拡張する。高輝度 LHC-ATLAS ではハードウェ
アトリガーを Level-0 トリガーと呼ぶ。Level-0 トリガーはミューオン検出器とカロリメータの一部の情報を使用する L0Muon、カロリメータの情報を使用する L0Calo、L0Muon, L0Calo とカロリメータの情報を組み合わせた Global Trigger と CTP で構成される。L0Muon, L0Calo はL1Muon, L1Calo に対応し、それらの分解能を向上させたものである。Global Trigger は高輝度
LHC より導入され、L1Topo より機能を大きく拡張する。そして CTP にてトリガーレートの合計が 1 MHz に収まるよう事象を選択する。トリガー判定がなされると L0 Accept 信号が出される。また、ソフトウェアトリガーのトリガーレートも 1 kHz から 10 kHz に増強され、より詳細な事象識別が可能となる。

図 16: 高輝度 LHC-ATLAS 実験のトリガー・読み出しシステムの概要図 [9]

17
2.1.4

高輝度 LHC のエンドキャップ部ミューオントリガー

高輝度 LHC 環境に向けて、エンドキャップ部ミューオントリガーについてもより高いパフォー
マンスを発揮するトリガー読み出しシステムを導入する。トリガーレートの向上に対応するべく、現行のトリガー回路から一部の ASD ボードを除いた全ての回路を取り替える。また、集積回路技術の発展を生かした高度なトリガーロジックを導入する。本節では新しいエンドキャッ
プ部ミューオントリガー読み出しシステムとシステムの実現のために新たに開発するボードについて述べる。

高輝度 LHC のエンドキャップ部ミューオントリガー判定手法
エンドキャップ部ミューオントリガーでは、新しいトリガーロジックを用いて分解能を向上させる。図 17 にそのトリガーロジックの概念図を示す。トロイド磁石の内部に NSW (New Small
Wheel) 検出器を導入し、NSW にて再構成したミューオン飛跡と、トロイド磁石の外部で再構成した TGC での飛跡からそれらの角度差 β を導出する。β は磁場領域を通過する前後の飛跡の変化を表す。β を用いてミューオン飛跡の磁場での曲がり具合を得ることができ、ミューオンの横運動量を算出することができる。図 18 に横運動量閾値を 20 GeV とした時の新しいトリ
ガーロジックと従来のトリガーロジックを用いた場合のミューオン横運動量分布の比較を示す。
新しい手法による横運動量分解能の向上から、20 GeV 閾値より小さい横運動量を持つミュー
オンを含む事象を効率よく事象削減できていることがわかる。

図 17: ミューオン検出器配置と高輝度 LHC-ATLAS で使用予定のエンドキャップ部ミューオン
ハードウェアトリガーの概念図 [11]18

図 18: 横運動量閾値 20 GeV でトリガー判定を行なったミューオンの横運動量分布の比較 [11]。
白のヒストグラムは高輝度 LHC 向けのアップグレード前のミューオントリガーロジックを用いた結果で、赤のヒストグラムは高輝度 LHC でのトリガーロジックをオフライン解析で導入した結果を示す。2012 年の重心系エネルギー 8 TeV での陽子陽子衝突データを用いている。

高輝度 LHC の TCG 検出器読み出し回路構成

TGC の読み出し回路では、高輝度 LHC に向けたアップグレードで全ての領域の ASD ボード
以降の回路と Endcap Inner 領域の ASD ボードを交換する。図 19 にアップグレード後の TGC
回路の概要を示す。TGC の約 32 万チャンネルの信号に対し、ASD ボードで信号をデジタル化
し、デジタル信号は新しい PS ボードに送られる。PS ボードでは新たに開発する PP ASIC でチャンネル間の信号の遅延時間差の補正と BCID を行い、FPGA と光トランシーバーを用いたシリアル通信で全チャンネルの信号を 16 Gbps のレートで SL ボードへと転送する。SL ボード
ではハイエンド FPGA で TGC 全 7 層中 5/7 層以上のヒットがあった信号を用いてミューオンの飛跡を再構成し、NSW 飛跡との角度差を計算してミューオンの横運動量を求める。トリガー
パスとしてその情報を MUCTPI に送るとともに、SL ボードの First-In-First-Out (FIFO) にてトリガー処理時間 10 µs 分データを保持し、L0 Accept 信号を受けると読み出しパスとしてトリガー判定された事象のデータを FELIX へ送る。JATHub ボードは PS ボードをモニタリン
グする役割を担う。PS ボードのファームウェアが放射線損傷を受け、連続する２ビット以上のビット反転が起きた時に PS ボードのファームウェアの再書き込みを行う。Service Patch Panel(SPP) ボードでは陽子衝突タイミングと同期したクロックやシステム間の同期のための信号を
PS ボードへ入力する。SL ボードからも同様のクロックが送られるが、冗長性を持たせている。

19
このシステムを実現するにあたり、新たに以下の１種類の ASIC と 3 種類のボードを開発する必要がある。高輝度 LHC ではそれぞれ PP ASIC は 11472 個、PS ボードは 1434 枚、SL ボード
は 48 枚、JATHub ボードは 148 枚使用する。

• PP ASIC• PS ボード• Sector Logic ボード• JATHub ボード

図 19: アップグレード後のエンドキャップミューオントリガーシステムの概要図

2.1.5

新開発回路の開発状況

前述の通り、高輝度 LHC のアップブレードにあたり、３種類のボードと、PS ボード上の PP
ASIC を新たに開発する。本研究にて扱う PS ボードと PP ASIC の機能詳細、開発概要は後述
する。表 1 に各回路の開発状況を記す。
表 1: TCG 読み出し回路の新開発回路開発状況
種類

開発状況

PP ASIC
PS ボードSL ボードJATHub ボード

実機量産完了試作機試験完了、実機設計
試作機設計
試作機試験完了、実機設計

20

2.2

PS ボード概要

図 20 に PS ボード試作機の写真を示す。本節では PS ボードプロトタイプの概要や主な機能、搭載素子、接続する他ボードとそのインターフェースの概要について述べる。ボードの設計は
先行研究 [15] にて行なった。本研究ではボードの性能評価について述べる。

図 20: PS ボードプロトタイプ

2.2.1

機能概要

PS ボードの役割は主に下記の５つである。
• 信号の処理。ASD からの LVDS 信号を受け、全チャンネルで信号到達タイミングを調整し、信号に対応する 40 MHz 陽子衝突バンチを識別する。
• 全チャンネルの信号を 16 Gbps (SFP+トランシーバー２チャンネル) の高速シリアル通
信で SL ボードに送る。
• LHC クロックを受け、PP ASIC や光トランシーバーに良質なクロックを分配し、システ
ムを陽子衝突バンチに同期させる。
• ASD の閾値電圧を決め、供給、モニタリングをする。
• ASD にテストパルスを打ち、ASD から PS ボード FPGA の間の回路系のデバッグを行う。
回路デザイン、搭載素子
前述の機能を実現するため、１枚の PS ボードは８個の PP ASIC、Xilinx Kintex-7 FPGA、ASD の閾値電圧の供給とモニターを行う Digital to Analog Converter (DAC) と Analog to
Digital Converter (ADC)、16 個の ASD からの 256 チャンネルのデータを 8 Gbps で転送する
2 レーンの光トランシーバー、PP ASIC, FPGA, トランシーバーに LHC クロックと同期したクロックを供給するジッタークリーナー (Si5345) などで構成される。各素子の動作確認、各素子を制御する論理の構築については第 4 章で述べる。

21
PP ASIC
１枚の PS ボードはメインボードに４個、メザニンボードに４個の合計８個の PP ASIC を持つ（図 21 参照）。PP ASIC は１個につき２つの ASD ボードから合計 32 チャンネル分の差動信号を受け、全チャンネルのタイミング調節と BCID を行う。現行の PS ボードに用いている
PP ASIC は高輝度 LHC で用いるための十分なスペアがないため、機能を改良した新たな PP
ASIC を開発した [14]。本研究では高輝度 LHC 用 PP ASIC 実機の性能評価、全数の自動品質試験システム構築を行なった。PP ASIC の機能の詳細は第 2.3 節で述べる。また、本論文ではPS ボード上の PP ASIC のナンバリングは PS ボード下側に ASIC がある状態でメインボード
左側から PP ASIC 1–4、メザニンボード左側から PP ASIC 5–8 と呼ぶ。

FPGA
FPGA では８つの PP ASIC、合計 256 チャンネルの信号を受信し、高速シリアルトランシー
バーを用いて SL ボードに転送する。転送レートの要求は、256 チャンネルのヒット情報を 40 MHz
で、8 ビットのデータを 10 ビットのデータに変換する高速シリアル転送方式 (8b/10b) を使用して送るので、式 1 のレートとなる。転送では２レーンの SFP+の GTX トランシーバーを用
いて光信号に変換し、トランシーバー１つにつきそれぞれ 8 Gbps で送信する。また、FPGA
ではその他のボードとの通信、LHC クロックの受信、Si5345 への供給や SPI 通信を用いた PP
ASIC, ADC, Si5345、I2 C 通信を用いた DAC の制御も行う。
{256 bit (hit signal) + 64 bit (header, footer, control signal read back)}
×40 MHz × 10/8 (8b/10b encoding) = 16 Gbps

(1)

転送レートの計算式。

Si5345
Si5345 は SPI プロトコルで制御し、LHC クロックと同期した良質なクロックを PP ASIC、
FPGA、トランシーバーに送る。PP ASIC、FPGA には 1.8 V CMOS の 40.079 MHz を、トランシーバーには LVDS の 160.316 MHz クロックを送る。同期させる基準クロックはボード上水晶、デバッグ用レモ入力または TTC 入力 (SPP ボードからの LHC クロック) 、FPGA (SL からの LHC クロック) から選ぶことができる。TTC は Trigger Timing Control のことで、LHC ク
ロックや回路リセット信号のことである。LHC クロックは SL からのクロックだけでなく SPP
ボードからツイストペアケーブルで受け取れるようにして冗長性を持たせている。また、一対の差動出力信号を１チャンネルの基準クロック口に入力することでゼロ遅延モードを使用可能にしている。ゼロ遅延モードを使用することで基準クロックと出力信号の時間差を抑制し、同期しつつも立ち上がりの時間が大きく異なる状況を避けることができる。

DAC, ADCDAC によって ASD に閾値電圧を供給し、ADC でその電圧をモニタリングする。閾値電圧は10 mV 刻みでコントロールできることを要求する。ASD への閾値電圧の供給を 2016 年製作のPS ボード試作機 [16] を用いて行ったところ、閾値電圧のオフセットが 10 mV ほど生じることがわかっていたが、この PS ボード試作機ではオフセットがなくなるように DAC を選定した。

22

図 21: PS ボードプロトタイプブロック図

2.2.2

他ボードとの接続

PS ボードは SL ボード以外には PS ボードより上流で TGC からの信号をデジタル化する ASD
ボード、PS ボード FPGA の放射線損傷をモニタリング、修正する JATHub ボード、LHC クロッ
クなどの供給に冗長性を持たせる SPP ボードと接続する。第 4 章でそれらのボードとの接続を想定した試験、および実際に接続した試験を行なった。本節で各ボードの概要を述べる。
ASD ボード
ASD ボードでは TGC 検出器の生信号を増幅、成形、弁別し、PS ボードへ LVDS 規格のデジタ
ル信号として送信する [14]。ASD ボードは１枚のボードに対し、４個の ASD チップ (CXA3183Q)を搭載している。ASD チップは１個あたり４チャンネルをもち、ASD ボード１枚で 16 チャン
ネル分の検出器信号を処理する。図 22 に ASD ボードの外観を、図 23 に ASD チップのブロッ
ク図とピン配置を示す。ASD チップの主な構成は、検出器の信号電荷を 0.8 V/pC のゲインで電圧に変換するプリアンプ、プリアンプ後に信号を 7 倍に増幅するメインアンプ、信号と PS
ボードから送られる閾値電圧 (VTH) を比較し LVDS 信号を出力するコンパレータとなっている。閾値電圧を高くすると、低い電圧の信号を無視したり、波形幅を狭くしたりすることができる。また、レモコネクタがあるボードでは、プリアンプを通した後のアナログ波形も出力できる。図 24 に 0.1–0.5 pC の入力に対するプリアンプ外部出力のオシロスコープ波形、閾値電
圧調節の様子を示す。ASD ボードは高輝度 LHC 環境にも適応できる設計のため、検出器を置き換える Endcap Inner 領域を除いてアップグレード時にも交換しない。

23

図 22: ASD ボード

図 24: 0.1-0.5 pC の入力に対するプリアンプ外部出力のオシロスコープ波形 [12]図 23: ASD チップのブロック図とピン配置 [12]JATHub ボード
JATHub ボードは PS ボードのファームウェアをモニタリングし、放射線損傷により PS ボー
ドのファームウェアが連続２ビット以上のビット反転を負った際に PS ボードからの救難信号を受け、ファームウェアの再書き込みを行う。PS ボードは単独１ビットのビット反転の時は動作を中断せずに自動的に場所を検知して修正する機能を持つが、連続２ビット以上の時は不可能であるからである。図 25 に JATHub ボードの外観を示す。JATHub ボードは PS ボードと２本の LAN ケーブル、８種のパスで繋がる。JATHub ボードは 9U の VME モジュールであり、検出器外側の構造体に設置された VME クレートに実装する。

24

図 25: JATHub ボード

SPP ボード
SPP ボードは現行実験で使用しているものをそのまま使用する。SPP ボードは PS ボードとツイストペアケーブルで繋がり、５種類のパスがある。主な役割は PS ボードへの TTC クロッ
ク供給である。
2.2.3

PS ボード設置場所

PS、ASD、JATHub、SPP ボードは ATLAS 検出器エリアの TGC 検出器付近に設置する。SL
ボードは PS ボードと 100 m の光ケーブルで接続し、検出器エリアから離れた回路室 (USA15)に設置する（図 19）。PS ボードの設置場所を図 26 に示す。PS、ASD、JATHub、SPP ボード
は加速器の運転によって生じる放射線損傷の可能性がある。放射線損傷には半永久損傷を起こしうる Total Ionizing Dose (TID) による Metal Oxide Semiconductor (MOS) の I-V 特性の変化と Non Ionizing Energy Loss (NIEL) による物質弾き出し効果、修復可能なソフトエラーであるメモリ素子の情報を反転させる現象のシングルイベントアップセット (Single Event Upset;
SEU) の３種類が考えられる。PS ボード上の素子に対しては TID, NIEL は積分ルミノシティ
4000 fb−1 における環境に耐える素子を耐久試験を以て選定した [15]。SEU は PS ボードの素子を SL ボードや JATHub ボードで監視、修正することで対策を行う [14]。

図 26: TGC 検出器の写真 [13]。黄枠内に PS ボードを設置する。

25

2.3

Patch Panel ASIC

本節では Patch Panel ASIC (PP ASIC) 実機の概要や主な機能、試作機からの変更点について述べる。図 27 に PP ASIC 実機パッケージの外観を示す。

図 27: PP ASIC 実機の外観。サイズは 2.5 cm × 2.5 cm。

2.3.1

機能、開発概要

高輝度 LHC-ATLAS 実験に向けてトリガーシステムの変更に伴い PS ボードを総取り替えするため、PP ASIC も新たに TGC の全チャンネル分必要となる。しかし、現行 PP ASIC の予備分は全チャンネル分ないため、新たに PP ASIC を用意する必要がある。そこで、現行 PP ASICに改良を加えた高輝度 LHC-ATLAS 実験用の PP ASIC を開発した。
図 28 に PP ASIC 実機のブロック図を、図 29 に PP ASIC 実機のレイアウトを示す。PP ASIC
は ASD ボードから送られてくる LVDS 信号に対して、陽子バンチ衝突タイミングを示す LHCの 40 MHz クロックと信号の位相差を調整する。信号に対し、ミューオンの飛行時間やケーブル長などによる到達時間のばらつきを 1 ns 以下の刻み幅の可変遅延回路で調整し、陽子バンチ識
別 (BCID) 回路で信号をバンチ衝突に同期させる。１個の PP ASIC に対して 2 つの ASD ボードを接続する。PP ASIC 内の回路は Channel A と Channel B の２つに細分され、各 Channel
が１つの ASD ボードに対応する。高輝度化に伴っては、TGC 検出器は配置や PP ASIC までのケーブル長の変更はないため、新型 PP ASIC に対しても現行の PP ASIC とこれらの要求は変わらない。現行実験ではチャンネル間の最大時間差は 26 ns と得られている。現行の PP
ASIC では遅延補正時間のダイナミックレンジは 25 ns であるが、新型 PP ASIC では 40 ns 以
上のダイナミックレンジを要求し、拡張を図る。また、新型 PP ASIC では CMOS プロセス長、
電圧、プロトコルを変更した。CMOS プロセス長は主に消費電力削減のため、0.35 µm から0.18 µm に変更した。コア電圧は、消費電力の削減を図るため、全て 3.3 V だったものを一部
1.8 V に変更した。コントロールのプロトコルは、ボード上の PP ASIC を一括でコントロー
ルする JTAG からより汎用性が高く、１つの PP ASIC ごとにコントロールできる SPI (Serial
Peripheral Interface) に変更した。また、モニター用のピンとして PLL 回路のロックを示す
PLLLD (PLL LockeD) 値, 放射線損傷などによってレジスタが不正に書き変わっていないことを示す SEU (Single Event Upset) 値の２種類を持つ。PP ASIC が正常に動作している場合は
PLLLD 値は 1 (High) を、SEU 値は 0 (Low) を示す。

26

図 28: PP ASIC 実機のブロック図。Channel A と Channel B は、それぞれ 1 つの ASD ボードに対応している。

図 29: PP ASIC 実機のレイアウト。サイズは 2.47 mm × 2.47 mm。

27
2.3.2

SPI コントローラー

PP ASIC の制御の大半は SPI (Serial Peripheral Interface) プロトコルによって為される。ここで SPI 通信について述べる。SPI 通信は信号を設定するマスターデバイスと設定されるスレー
ブデバイスを SS (Slave Select) , SCK (Serial ClocK) , MISO (Master In Slave Out) , MOSI(Master Out Slave In) の４本の信号線で接続する。図 30 にタイミングチャートを、図 31 に SPI
通信における一般的なハードウェア構成を示す。PP ASIC の場合は CPOL=0, CPHA=0 で動作させる予定である。また、SS はネガティブロジックとなる場合が多く、その時は SS と表記される。PP ASIC の場合も SS である。書き込みの手順は、SS を立ち下げ、MOSI 線でマス
ターから 1 ビットレジスタを送信する。その時、押し出されるようにして MISO 線から１ビッ
トレジスタがマスターに送信される。ビットの切れ目は SCK により識別され、最終的にはマスターとスレーブでレジスタが置き換わるような形になり、SCK を停止、SS を立ち上げて通信が終了する。
PP ASIC は SPI 規格のスレーブとしてはたらき、レジスタは全部で 224 ビットあり、一度のSS の上げ下げで 224 ビットまとめて送信する。PP ASIC は 2 つの ASD ボード（Channel A,
Channel B）と接続するため、それぞれのチャンネルにおいて独立にレジスタを設定できるよ
うになっていることに加え、共通する動作を司るレジスタについては一括で制御する。

図 30: SPI 通信のタイミングチャート [17]2.3.3

図 31: SPI 通信における一般的なハードウェア
構成。8 ビットのデータを送信する場合。

LVDS レシーバー

ASD ボードからの信号出力は LVDS 信号で、ツイストペアケーブルによって PS ボードに入力し、PP ASIC に送信される。PP ASIC の LVDS レシーバーではその信号を 1.8 V CMOS 信
号に変換し、可変遅延回路へと送る。図 32 に LVDS レシーバーのブロック図を示した。回路は 2 つの差動増幅器と 2 段のインバータ回路で構成される。バイアス抵抗 (Rb ) は、2 ビットの
SPI レジスタで制御できる。

図 32: LVDS レシーバーのブロック図。Rb はバイアス抵抗。Vinp , Vinn に差動信号が入力し、Vout
から 1.8 V CMOS 信号を可変遅延回路に送る。

28
2.3.4

可変遅延回路・PLL 回路

可変遅延回路はミューオンの飛行時間やケーブル長などに起因する遅延時間のばらつきを調整する。その要求は 1 ns 以下の刻みかつダイナミックレンジ 40 ns 以上で遅延時間を調整することである。Phase Lock Loop (PLL) 回路は電源電圧や温度変化などの動作環境の変化に対し、サブナノ秒の精度で安定した遅延時間を実現することができる。図 33 に可変遅延回路とPLL 回路のブロック図を示す。PLL 回路は電圧制御リングオシレータ (Voltage Controlled Ring
Oscillator; VCRO) 、位相周波数検出器 (Phase Frequency Detector; PFD) 、チャージポンプ(Charge Pump; CP) 、ローパスフィルタ回路 (Filter) で構成される。VCRO は、32 段の遅延ユニットとバッファゲートで構成されており、リング内の遅延ユニットの数（20、24、28、32）を変更するために、セレクター (MUX) が VCRO に組み込まれている。PP ASIC の遅延調整の要求を満たすようにセレクターでリング内の遅延ユニットの数を変更できる。リングを通過する信号は、MUX の後に追加のインバータによって反転されるため（図 33 参照）、リングは発振器として機能する。信号がリングを１周するための時間が 25 ns の場合、VCRO の周波数
は 20 MHz となる。PFD は、VCRO からの出力を基準クロックと比較し、VCRO クロックの位相が基準クロックに対して順方向（逆方向）になっている場合、CP は遅延制御電圧 (VCON )の電圧を減少（増加）させる。このループによって、リングの発振を抑制し、１周 25 ns での伝搬遅延を安定化させる。ローパスフィルターは VCON の高周波成分や雑音を除去する。ロー
パスフィルターの周波数特性を調整できるように、ローパスフィルターのコンデンサーはチップの外側に実装されている。実際には、150 pF のコンデンサを使用する予定である。
各遅延ユニットには、2 つのインバータが含まれている。遅延ユニットの伝搬遅延は、制御
電圧 (VCON ) によって制御される。PLL の遅延ユニットと可変遅延の遅延ユニットは共通の回路であり、VCON は PLL の遅延ユニットと可変遅延で共通であるため、PLL の遅延ユニットで定めた遅延の刻み幅を可変遅延の遅延ユニットに反映させて、可変遅延を制御できる。従って
PLL 回路がロック状態にあり、すべての遅延ユニットが同等に動作する時、可変遅延の伝搬遅
延は、動作条件（供給電圧、温度など）の変化に対して一定に保たれる。可変遅延の信号遅延
は信号を通す遅延ユニットの個数によって決定され、SPI で制御される 6 ビットレジスタでセレクターの値を設定できる。

図 33: 可変遅延回路と PLL 回路。上部の遅延セルが 48 個連なり、MUX とバッファーが存在するブロックが、可変遅延回路である。下部の 40 MHz の遅延セルが 32 個連なるブロックがPLL 回路である。

29
2.3.5

陽子バンチ識別回路

陽子バンチ識別 (Bunch Crossing IDentiﬁcation; BCID) 回路では、可変遅延回路にてタイミ
ング調整を行なった信号と LHC クロックとを同期させる。これにより、信号がどの陽子・陽子衝突に由来するものであるかを識別し、どの陽子バンチ衝突でどのチャンネルに信号があったかを識別する。BCID 回路では、対象チャンネルの信号の到達時間分布幅が 25 ns を超える場合に対応するため、有効ゲート幅は 25 ns を超えて決定することができる。25 ns を超える信号到達時間分布幅を持つのは主にストリップ信号の場合であり、信号をその到達タイミングにより１つまたは 2 つの陽子バンチ衝突に対応づける。図 34 に、BCID 回路のブロック図を示す。BCID 回路は BCID Delay と BCID Gate の 2 つの遅延をもつ。BCID Delay は、PS ボードの 40 MHz クロックと ASD ボードからの信号の最も早い到着時間との間の位相差を調整するために使用される。BCID Gate は、有効ゲート幅を調整するために使用される。各 Delay の設定
値は、１枚の ASD ボードからの 16 チャンネルの信号ごとに設定できる。
また、 図 35 に BCID 回路のタイミングチャートを示す。有効ゲートが重なるタイミングで入力された信号は、BCID 回路は 2 バンチ分を示す幅の 50 ns 幅の信号を出力し、それ以外のタ
イミングの信号では 1 バンチ分を示す幅の 25 ns 幅の信号を出力する。

図 34: BCID 回路のブロック図。可変遅延回路でタイミング調整が行われた ASD 信号 (ASD
IN) は、BCID Delay と同期がとられる。有効ゲート幅は、BCID Gate で決まる。

図 35: BCID 回路動作のタイミングチャート [14]。Eﬀective gate width は有効ゲート幅を表す。INPUT1 は、有効ゲートが重ならないタイミングで BCID 回路に入力した信号を示し、
OUTPUT1 は、INPUT1 に対応する BCID 回路の出力信号を示す。INPUT2 は、有効ゲートが重なるタイミングで BCID 回路に入力した信号を示し、OUTPUT2 は、INPUT2 に対応する
BCID 回路の出力信号を示す。

30
2.3.6

バイパス機能、マスク機能

PP ASIC には入力信号を可変遅延回路や BCID 回路を通さずに出力するバイパス機能がある（図 28 参照）。バイパス機能は SPI 設定にて１チャンネルごとに設定可能である。この機能は回路のテスト用に利用する。
また、BCID 回路にて、ノイズの多いチャンネルをマスクし、信号を遮断することができる。
このマスク機能も SPI 設定にて１チャンネルごとに設定可能である。
2.3.7

テストパルス回路

PP ASIC には、ASD ボードにテストパルスを供給するためのテストパルスジェネレータがある。このテストパルスによって ASD から PP ASIC までの信号経路のデバッグを行う。図 36に、テストパルスジェネレータのブロック図を示す。 PP ASIC がテストパルストリガー信号を受信すると、テストパルスジェネレータは特定の幅の差動矩形パルスを出力する。テストパ
ルス幅は SPI で 25 ns から 102.4 µs の範囲で設定できる（12 ビット制御コード、デフォルトは
10 µs）。また、テストパルスの極性や、テストパルストリガー信号の反応するエッジを設定することもできる。テストパルストリガー信号を受信してからテストパルスを出力するまでの遅延は、粗い遅延 (Coarse Delay, 0–7 クロック) と 1 ns 以下の刻みで設定できる細かい遅延 (Fine
Delay, PLL STEP = 28 の場合は 0 ns–40 ns) の２種類がある。また、図 37 に、出力ドライ
バー部分のブロック図を示す。テストパルスの波高は SPI を介して制御される 4 ビットレジス
タで決定する電流源の数とバイアス電流制御の設定値によって調整でき、電流源数は 0–15 の範囲で、バイアス電流制御の設定値は 0–3 の範囲でそれぞれ設定することができる。特にバイアス電流制御の設定値はデフォルト値を２としている。テストパルスに関する設定値は、１枚のASD ボードに対応するチャンネルごとに設定できる。

図 36: テストパルス回路のブロック図。テストパルストリガー (TPG TRIG) は、2 つの遅延回
路 (Coarse Delay, Fine Delay) を通過し、テストパルス出力部 (TPG Output) へ入力する。

図 37: テストパルス出力ドライバー部分の回路図。EN[0]-EN[15] が電流源にあたり、使用する電流源数とバイアス電流制御の設定値 (Rv ) でテストパルスの波高を決める。最終的には VTPULSE ,VTPULSE から差動矩形パルスを出力する。

31
2.3.8

試作機からの修正点

2018 年までに動作検証された新型 PP ASIC 試作機 [14] から実機を製作するに当たり、２つの修正点があった。
１つは PP ASIC の SPI レジスタ出力 (Master In Slave Out; MISO) のフリップフロップのクロックエッジが SPI の規格と異なっていた点である。修正後の該当部分の回路図を図 38 に、修正前と修正後の動作の比較を図 39 に示す。
もう１点は遅延セルのゲート長である、PLL 回路のマージンを増強するために、遅延セルのゲート長を 1 µm から 0.5 µm に変更し、遅延を小さくする設計とした。変更結果は第 3.1.3 節
にて確認した。

図 38: 修正後 MISO のフリップフロップのクロックエッジ部回路図

図 39: 修正前（右）と修正後（左）の SPI の動作の比較。波形はそれぞれ黄：SCK (SPI CLK),
水色：MOSI (Master Out Slave In), 桃：MISO を表す。

32

3Patch Panel ASIC 実機の性能試験

3.1

全機能試験

2018 年に PP ASIC 試作機の全機能試験のために製作されたボード [14] を用いて、PP ASIC
実機の全機能を網羅する試験を行なった。この試験で、PP ASIC 実機のデザインが前述の修正点を含めて機能要求を満たすことを期待した。１つずつ機能を確認し、PP ASIC 実機のデザイ
ンが高輝度 LHC 実験環境で使用可能であることを示した。以下表 2 に測定種別と項目を記す。
表 2: PP ASIC 実機、全機能試験の試験項目。PP ASIC の全ての機能の試験をカバーする。
回路種別

試験項目

LVDS レシーバー

伝搬遅延の入力信号オフセット依存
伝搬遅延バイアス電流設定依存
１遅延ユニットあたりの伝搬遅延の VCON 電圧依存
伝搬遅延の Delay unit 数依存
BCID の有効ゲート幅
BCID 出力値の基準クロックに対する入力信号タイミングスキャン
出力振幅の電流源数依存
出力振幅のバイアス電流設定依存
出力のパルス幅Coarse Delay と Fine Delay の設定値と実測値の関係
入力信号レートの関数としての消費電力

PLL 回路可変遅延回路陽子バンチ識別回路

テストパルス回路

消費電力

3.1.1

全機能試験用ボードのデザイン

全機能試験用ボードの写真を図 40 に示す。PP ASIC ソケット、VCON 入出力ピン、LVDS 入力用のコネクタ、制御ピン用のスイッチと電源コネクタ、1.8 V CMOS 出力ピン、SPI 制御ピン、テストパルス出力ピン、リセットスイッチ、水晶振動子などを搭載しており、PP ASIC のさまざまな動作検証が可能である。

図 40: PP ASIC 全機能試験用ボード [14]

33
3.1.2

LVDS レシーバーの検証

PP ASIC の LVDS レシーバーで、LVDS 信号を受けて 1.8 V CMOS 信号に変換できるか、その処理にどの程度の時間を費やすかを検証、測定する必要がある。図 41 に LVDS レシーバー検証のセットアップを示す。パルス生成器 (81150A) で差動信号を生成し、２本の 50 Ω 同軸ケーブルで試験ボードに入力し、これらはボード上で 50 Ω で終端した。図 42 に入出力波形の語句
定義を示す。入力のオフセットおよび振幅を変化させ、それぞれの設定に対して入出力の時間差を測定した。また、PP ASIC 内部では、信号は可変遅延回路及び BCID 回路はバイパスによりスルーさせており、測定結果に可変遅延回路と BCID 回路の処理時間は含まれない。図 43 にオシロスコープでの波形を示す。立ち上がりの 50 % 同士で入出力間の遅延時間を測定した。
図 44、図 45 についてはバイアス抵抗 (図 32、Rb ) の値を２と固定して測定した。1 ns 以下の精度で ASD ボード信号のタイミング調整を行うには、ASD ボードの出力信号の振幅・オ
フセットの揺らぎに対して伝搬遅延の変化は 1 ns より十分小さくなる必要がある。図 44 は入力差動信号の振幅を変化させた時のオフセット電圧と伝搬遅延の関係を示す。実際の実験でのASD ボードからの差動信号の振幅とオフセットはそれぞれ 400 mV と 1.2 V であり、その値を基準に変化させた。図 45 は電源電圧を 2.7–3.9 V の範囲で変化させた時のオフセット電圧と伝搬遅延の関係を示す。実際に使用する電源電圧は 3.3 V である。図 44、図 45 の結果より、オ
フセット 0.5–1.5 V, 振幅 300–500 mV の実環境周辺では伝搬遅延の変化は 0.1 ns 以下と 1 ns に比べて十分小さいことを示した。また、図 46 はオフセット電圧 1.2 V, 振幅 400 mV, 電源電圧
3.3 V としてバイアス抵抗の設定値を変化させた時の伝搬遅延を示す。バイアス抵抗の設定値を増やすことにより、伝搬遅延の値が減少するが、LVDS レシーバーの消費電力が増加する。一
般的な値は 2 で、SPI レジスタのデフォルト値である。レジスタ値２の結果は図 44、図 45 の結果と無矛盾である。

図 41: LVDS レシーバー検証のセットアップ。オシロスコープで PP ASIC の入力信号と出力信号の間の遅延を測定した。

34

図 42: LVDS レシーバー検証における入出力波形の語句定義。差動入力の中心電圧をオフセッ
ト (OFFSET)、電圧差を振幅 (Amplitude) とする。入出力の時間差 (Delay) を測定する。

図 43: LVDS レシーバー検証のオシロスコープ波形。黄色波形が PP ASIC への入力、水色波
形が PP ASIC からの出力を示し、立ち上がり 50 % の時間差を以て遅延時間としている。

Delay [ns]

35

9
8.5
8
7.5
7
6.5
6
5.5
5
4.5
4
3.5
3
0

Amplitude: 200 mV
Amplitude: 300 mV
Amplitude: 400 mV
Amplitude: 500 mV
Amplitude: 600 mV
Amplitude: 700 mV
Amplitude: 800 mV

0.5

1

1.5

2

2.5
3
Offset [V]Delay [ns]図 44: 入力信号の振幅を変えた時のオフセットに対する LVDS レシーバーの伝搬遅延。オフ
セット 0.5–1.5 V の実環境周辺で伝搬遅延の変化は 0.1 ns 以下。振幅の変化に対しても伝搬遅延の変化は 1 ns 以下。

9
8.5
8
7.5
7
6.5
6
5.5
5
4.5
4
3.5
3
0

VDDIO33 = 2.7 V
VDDIO33 = 3.0 V
VDDIO33 = 3.3 V
VDDIO33 = 3.6 V
VDDIO33 = 3.9 V

0.5

1

1.5

2

2.5

3
3.5
Offset [V]

図 45: 電源電圧を 2.7–3.9 V の範囲で変えた時のオフセットに対する LVDS レシーバーの伝搬遅延。入力信号の振幅は 400 mV に設定した。3.0–3.6 V のとき実環境周辺で伝搬遅延の変化は
0.1 ns 以下。電圧変化に対しても伝搬遅延の変化は 1 ns 以下。

Delay time [ns]

36

7
6.5
6
5.5
5
4.5
4
3.5
0

1

2

3
Set value

図 46: バイアス抵抗の設定値による LVDS レシーバーの伝搬遅延。オフセット電圧は 1.2 V, 振
幅は 400 mV に設定した。図 44、図 45 の結果と無矛盾である。

3.1.3

PLL 回路の検証

遅延制御電圧 (VCON ) は 0.7–1.7 V の領域で、1 ns 以下の遅延刻み幅を実現する領域がマージンを持って存在し、電圧の変化に対して遅延刻み幅が大きく変化する領域が存在することを期待してデザインを行なった。
図 28 の最上部にあたる試験用の可変遅延回路のみの信号パスを用いて、伝搬遅延の VCON 電
圧依存を測定し、PLL 回路の検証を行なった。セットアップを図 47 に示す。PP ASIC の設定
で PLL 回路の VCON を回路外部からの電圧に依存させ、１遅延セルあたりの遅延時間を外部電圧により決定するようにした。外部から VCON を供給し、1.8 V CMOS の信号を可変遅延回路
試験用信号線に入力して遅延時間を測定した。入力信号と出力信号の立ち上がりの 50 % の時間差を以て伝搬遅延とし、遅延セルを 47 個とした時の伝搬遅延時間から遅延セルを 0 個とした時の伝搬遅延時間を引いて遅延回路以外の時間要素を取り除き、その値を 47 で割ることで１遅延セルあたりの遅延時間の刻みを導出した。図 48 に 10 チップの VCON 測定結果を重ねたものを示す。チップ間での VCON のばらつきが小さく、遅延の刻みを 0.3–1.9 ns の範囲で調整できることがわかる。また、図 49 にチップの温度を 0–80 ◦ C の範囲で変化させた時の 1 個の遅延
セルの伝搬遅延の測定結果を示す。0–80 ◦ C は実環境で考えられる温度領域で、範囲の全ての温度で遅延の刻みを 1 ns 以下とすることが可能であることを示した。さらに、実測データのシ
ミュレーションとの比較を図 50 に示す。シミュレーションの範囲に実測が収まり、電圧制御リ
ングオシレータの遅延セルの個数 (PLL STEP) が 32 の時に対しても十分なマージンをとっていることがわかる。図 51 に試作機と実機のデータの比較を示す。第 2.3.8 節で述べた通りゲート長を変更したため、遅延刻みが全体的に小さくなっていることがわかる。

37

Delay [ns]Delay [ns]図 47: PLL 回路検証のセットアップ。直流安定電源から遅延制御電圧を供給し、オシロスコー
プで入力に対する出力の遅延時間を測定した。

2.5
Chip 0Chip 1
Chip 2Chip 3Chip 4Chip 5Chip 6Chip 7
Chip 8Chip 92
1.5
10 degrees
20 degrees

1.5

40 degrees
60 degrees
80 degrees

1

0.5

0.5
0
0.6

2

0.8

1

1.2

1.4

1.6

V

CON

1.8

[V]

図 48: VCON に対する 1 個の遅延セルの伝搬遅延の測定結果。10 個のチップの測定結果を重ねている。

0
0.6

0.8

1

1.2

1.4

1.6
1.8
VCON [V]図 49: 温度を 0–80 ◦ C の範囲で変化させた
時の VCON に対する 1 個の遅延セルの伝搬遅延の測定結果

38

Delay [ns]図 50: VCON に対する 1 個の遅延セルの伝搬遅延の測定結果とシミュレーションとの比較。破
線は、基準クロックが 40 MHz であると仮定した場合の、PLL STEP が 20、24、28、32 であることを示す。黒点は実測データを、実線はシミュレーション結果を表す。

3.5
3
2.5
2
1.5
1
0.5
0
0.6

0.8

1

1.2

1.4

1.6

V

CON

1.8

[V]

図 51: VCON に対する 1 個の遅延セルの伝搬遅延の試作機と実機の測定結果の比較。青丸点は試作機の結果を、赤三角点は実機の結果をそれぞれ表す。

39
3.1.4

可変遅延回路の検証

可変遅延は刻み幅 1 ns 以下かつダイナミックレンジ 40 ns 以上という要求を満たし、実環境における電源電圧や温度変化に対して影響を受けない必要がある。
PLL 回路の検証と同様、図 28 の最上部にあたる試験用の可変遅延回路のみの信号パスを用いて可変遅延回路の検証を行なった。伝搬遅延の可変遅延回路の遅延セルの使用個数 (Delay step)
に対する変化を測定した。セットアップを図 52 に示す。ボード上の水晶振動子から 40 MHz のクロックを入力し、PLL 回路をロックさせた。マイコンによる SPI 制御を用いて PLL STEP と
Delay step を変更した。PLL STEP を変更することでダイナミックレンジと可変遅延の刻み幅を変更することができる。図 53 に PLL STEP ごとの Delay step に対する伝搬遅延の測定結果を示す。ここでも遅延時間の測定において、先と同様各 Delay step の伝搬遅延の値から Delay step
を 0 とした時の伝搬遅延の値を引いて遅延回路以外の時間要素を取り除いている。PLL STEP
は 20, 24, 28, 32 と変更することができ、刻み幅はぞれぞれの場合において 1.19 ns, 0.99 ns,
0.84 ns, 0.74 ns であった（表 3）。この結果より、特に PLL STEP 24 の場合において PP ASICの要求、遅延セルの刻み幅 1 ns 以下、ダイナミックレンジ 40 ns 以上を満たす結果となった。
この結果を受け、実際の実験では PLL STEP 24 とする予定である。また、図 54 に 1.8 V の電源電圧を 10 % 変化させた時の Delay step に対する伝搬遅延の測定結果を示す。± 10 % の電圧の変化に対し、変位は 0.3 ns 未満と電源電圧への遅延依存性は十分小さいことを示した。さらに、図 55 において、チップ表面の温度を 0–80 ◦ C の範囲で変化させた時の Delay step に対する伝搬遅延の測定結果を示す。実温度環境領域での遅延の温度依存性も十分小さいことを示した。

図 52: 遅延セルの段数に対する伝搬遅延の測定セットアップ。マイコンを用いて SPI 制御を行い、遅延セルの段数を変更した。

Delay (ns)40

60
STEP=20
STEP=24

50

STEP=28
STEP=32

40
30
20
10
0
0

5

10

15

20

25

30

35

40 45 50
Delay step

図 53: 遅延セルの段数に対する伝搬遅延の測定結果。PLL STEP 20, 24, 28, 32 の結果を示す。

Delay (ns)

表 3: PLL STEP ごとの可変遅延回路の刻み幅とダイナミックレンジ

PLL STEP

遅延刻み幅 (ns)ダイナミックレンジ (ns)

20
24
28
32

1.19
0.99
0.84
0.74

55.3
46.1
39.5
34.8

45
40

VDD = 1.62 V

35

VDD = 1.80 V

30

VDD = 1.98 V

25
20
15
10
5
0
0

5

10

15

20

25

30

35

40 45 50
Delay step

図 54: 1.62 V, 1.80 V, 1.98 V の電源電圧における Delay step に対する伝搬遅延の測定結果。
PLL STEP 28 の結果を示す。

Delay (ns)

41

45
40

0 degrees
20 degrees
40 degrees
60 degrees
80 degrees

35
30
25

STEP = 28

20
15
10
5
0
0

5

10

15

20

25

30

35

40 45 50
Delay step

図 55: 0–80 ◦ C の温度変化における Delay step に対する伝搬遅延の温度依存の測定結果。PLL
STEP 28 の結果を示す。

42
3.1.5

陽子バンチ識別回路の検証

BCID 回路では有効ゲート幅を１バンチ分から２バンチ分にあたる 25–49 ns の範囲で設定できることが期待される。
図 56 に BCID 回路の有効ゲート幅測定のセットアップを記す。バルス生成器で同期した 1.8 V
CMOS 信号と NIM 信号を生成した。1.8 V CMOS 信号は周波数 40 MHz で、クロックとして
PP ASIC に入力した。NIM 信号は信号役を果たし、LVDS 信号に変換したのちに PP ASIC の
信号入力口に入力した。SPI により BCID GATE を設定し、クロックと入力信号の遅延に対す
る BCID 回路のタイミングから有効ゲート幅を測定した。遅延時間をクロックに対して変化させ、特定のクロックの立ち上がりに対する出力が現れた時を Delay = 0 とした。また、この時BCID GATE 以外の PP ASIC の可変遅延は設定値 0 とした。図 57 にオシロスコープの生信号を示す。黄色が入力信号、水色が出力信号、桃色が 40 MHz クロックをそれぞれ表し、Delay =0（左図）から入力信号のタイミングをスキャンしていくと、BCID 出力が変化する様子が分かる（右図）。図 58 に、BCID GATE を 1, 15, 26 とした時の測定結果を示す。この時、PLL STEP
は 32 である。この結果より、PLL STEP = 32 の時の BCID GATE = 1, 15, 26 の有効ゲート
幅はそれぞれ 27 ns, 38 ns, 46 ns であった。この測定を全ての PLL STEP に対して行なった結果が図 59 である。有効ゲート幅を 25–49 ns の範囲で設定できることを確認した。

図 56: 有効ゲート幅測定のセットアップ。パルス生成器で同期した NIM 信号と 1.8 V CMOS
クロックを生成し、1.8 V CMOS クロックに対して NIM 信号のタイミングをスキャンさせていき、オシロスコープで出力タイミング、出力波形を測定した。

図 57: オシロスコープで得た有効ゲート幅測定の波形。黄色が入力信号、水色が出力信号、桃
色が 40 MHz クロックをそれぞれ表し、左図は Delay = 0 の時の波形で右図は入力タイミングを変化させた時の波形である。入力タイミングを変化させることで BCID 出力が後方へ変化した様子が分かる。横軸は 20 ns/div である。

43

4

BCID output

BCID output

4
BCID_GATE = 1
3

BCID_GATE = 15
3

2

2

1

1

0
0

5

10

15

20

25

30

35

40 45 50 00
Delay [ns]

5

10

15

20

25

30

35

40 45 50
Delay [ns]50

Effective gate [ns]Effective gate [ns]図 58: BCID GATE を 1, 15, 26 に設定した時の陽子バンチ識別回路の測定結果。PLL STEP
= 32 とした。横軸は 40 MHz クロックに対する入力信号の遅延時間を示す。入力信号のタイミ
ングによって陽子バンチ識別回路は、1 クロック幅または、2 クロック幅の信号を出力する。青点は特定のクロックに対応するゲートの始まりから 25 ns までの出力を示し、赤点は 25 ns 以降の出力を示す。青点と赤点が共存するタイミングでは２バンチ分の出力が出ている。Delay= 0 から縦軸１の赤点が終わるまでの時間が有効ゲート幅である。

45
40

50
45
40

35

35

30

30

25
0

5

10

15

20

25

30

35

25
0

40 45 50
BCID GATE

5

50
45
40

30

15

20

25

30

35

PLL STEP = 2830

35

40 45 50
BCID GATE

40

30

10

25

45

35

5

20

50

35

25
0

15

PLL STEP = 24
Effective gate [ns]Effective gate [ns]PLL STEP = 20

1040 45 50
BCID GATE

25
0

5

10

15

20

25

30

35

40 45 50
BCID GATEPLL STEP = 32

図 59: BCID GATE の値に対する有効ゲート幅の測定結果。PLL STEP 20, 24, 28, 32 に対する結果を示す。縦軸は有効ゲート幅である。

44
3.1.6

テストパルス回路の検証

テストパルス回路では、波高が 3.3 V 付近で頭打ちになるまで温度や電源電圧の影響が少な
く電流源数に対して線形に増加し、幅を 25 ns 刻みで設定でき、２種類の遅延回路が正しく動作することが求められる。
図 60 にテストパルス回路検証のセットアップを記す。このボードでは出力において 100 Ωの負荷抵抗を用いている。パルス生成器から 1.8 V CMOS 信号をテストパルストリガーとして PP ASIC に入力し、出力される差動信号の振幅とパルス幅を測定した。オシロスコープでの生信号を図 61 に記す。図 62 にバイアス電流の設定値ごとに電流源数を変化させた時の差動振幅の測定結果を示す。振幅を 60 mV から 2.8 V の範囲で調整でき、期待通りの動作を得た。
Run 1, Run 2 の時に使用した振幅は約 300 mV であり、高輝度 LHC-ATLAS 実験時においても同様の値を想定している。図 63 と図 64 にそれぞれテストパルス振幅の温度依存と電源電圧依存の結果を示す。0–80 ◦ C の温度環境、10 % の電源電圧の変化に対してそれらの依存性は実用上問題ない程度に十分小さいことが分かる。さらに、図 65 にパルス幅の設定値と実際のパルス幅の関係を示す。期待通りの結果で、25 ns から 102.4 µs まで調整可能であることを示した。
また、図 66 と図 67 にそれぞれ Coarse Delay と Fine Delay の測定結果を示す。Delay の測定
は、Channel A と Channel B で Delay の SPI 設定を変更し、一方の設定を固定して比較することで行なった。Coarse Delay は PP ASIC に入力するクロックでラッチをかけるため、Coarse
Delay を１つ使用してクロックと同期させ、測定した。Coarse Delay は、25 ns 刻みで 150 ns
まで遅延調節でき、Fine Delay は、可変遅延回路と同様の構成であり、1 ns 以下の刻みで動作することを確認した。

図 60: テストパルス回路検証のセットアップ。100 Ω の負荷抵抗を用いている。

45

Amplitude [V]

図 61: テストパルス出力の生信号。黄色 (TPULSEA) と水色 (TPULSEA ) で差動をなす。

3
BIAS CONT = 00

2.5

BIAS CONT = 01
BIAS CONT = 10

2

BIAS CONT = 11

1.5
1
0.5
0
0

2

4

6

8
10
12
14
16
Number of current sources

図 62: テストパルス回路が出力する差動信号の振幅の測定結果。4 つのバイアス電流設定値(BIAS CONT) に対する結果を示す。

Amplitude (V)Amplitude [V]46

2
0 degrees
20 degrees
40 degrees
60 degrees
80 degrees

1.8
1.6
1.4

2.5
VDDIO33 = 2.97 V

2
VDDIO33 = 3.30 V
VDDIO33 = 3.63 V

1.5

1.2
1

BIAS CONT = 10
1

0.8
0.6

0.5

0.4
0.2
0
0

2

4

6

0
0

8
10
12
14
16
Number of current sources

Width [us]図 63: テストパルス振幅の温度依存。0, 20,
40, 60, 80 ◦ C に対する結果を示す。

2

4

6

8
10
12
14
16
Number of current source

図 64: テストパルス振幅の電源電圧依存。
1.62 V, 1.80 V, 1.98 V に対する結果を示
す。

110
100
90
80
70
60
50
40
30
20
10
0
0

500 1000 1500 2000 2500 3000 3500 4000 4500
Pulse width setting

200

Delay (ns)

Delay (ns)

図 65: テストパルス出力のパルス幅の測定結果。横軸はレジスタの設定値、縦軸はパルス幅。

180
160
140

40
35
30

120

25

100

20

80

15

60

10

40

5

20
0
1

2

3

4

5

6

7
8
Delay step

図 66: Coarse Delay の動作検証結果。Delay を１つ用いた時を基準とした。

0
0

5

10

15

20

25

30

35

40 45 50
Delay step

図 67: Fine Delay の動作検証結果。PLL
STEP は 32 とした。

47
3.1.7

消費電力の検証

実際の実験を想定した際、11472 個使用する PP ASIC の１チップあたりの消費電力を抑えることは重要である。
図 68 に消費電力測定のセットアップを記す。PP ASIC の全チャンネルに LVDS 信号を入力
し、評価ボードに電圧を供給する直流安定電源の電流値と電圧値を用いて 3.3 V, 1.8 V 別に消費電力を算出した。その結果を図 69 に示す。実際の信号取得時にはテストパルス生成器は使わないのでテストパルス生成器の電流源数は 0 に設定した。高輝度 LHC での瞬間最高ルミノシ
ティ7.5 × 1034 cm−2 s−1 における想定ヒットレート 0.2 MHz において、消費電力は約 9 mW である。現行 PP ASIC の消費電力は約 130 mW なので、大幅に削減できている。主な要因はトランジスタの小型化だと考えられる。
また、3.3 V 消費電力で支配的なテストパルス生成器の電流源数を変化させた時の消費電力を図 70 に示す。電流源数は PP ASIC の Channel A 回路と Channel B 回路それぞれで最大
15 個まで使用できるため、PP ASIC 全体では最大 30 個使用できる事になる。Channel A 回路と Channel B 回路どちらの電流源を使用しても消費電力は使用した電流源数の合計に依存しており、電流源数に対して線形の関係であることが分かる。

図 68: 消費電力測定のセットアップ。

Power [mW]

48

100
90
80
70
60

3.3 V
1.8 V
Total

50
40
30
20
10
0
10−3

10−2

10−1

1

10
Input rate [MHz]Power [mW]

図 69: 全チャンネルの入力信号レートの関数としての消費電力の測定結果。青は 3.3 V の電源
電圧で動作する回路の総消費電力、赤は 1.8 V の電源電圧で動作する回路の総消費電力、緑は全ての回路の総消費電力を示す。テストパルス生成器の電流源数は 0 とし、3.3 V での消費電力が 0 に近い条件で測定している。

140
120
100

ch B=0ch A=0ch A=15ch B=1580

ch A=ch B

60
40
20
0
0

5

10

15
20
25
30
Number of current sources

図 70: テストパルス電流源数の関数としての 3.3 V の電源電圧で動作する回路の総消費電力の測定結果。Channel A や Channel B での電流源数を固定したり、同値にしたりしているが、消費電力は使用した電流源数の合計のみに依存して変化している。

49
3.1.8

200 チップ手動品質試験

この試験では、PP ASIC 実機 200 個に対して、全 32 チャンネルの入力信号と出力信号、消費電力を測定して良品、不良品を判別し、歩留まりの推定を行なった。図 71 に 200 チップ手動品質試験のセットアップを記す。出力信号は 1.8 V CMOS レベルで幅が 25 ns または 50 ns
であること、消費電力はヒストグラムから統計の範囲内から外れていないことを合格の条件とした。この時、テストパルス生成器の電流源数は 4 に設定した。その結果、200 個中 199 個が合格であった。不合格の１個は 3.3 V での消費電力が高く、この数値はテストパルス生成器の電流源数に依存せず、オフセットとして存在していることがわかった（図 72）。

図 71: 200 チップ手動品質試験のセットアップ

図 72: 200 チップに対する総消費電力のヒストグラム。１チップのみ統計から外れた領域にある。(40–50 mW）

50
3.1.9

全機能試験まとめ

表 4 に全機能試験で得た PP ASIC 実機のスペックを示す。新型 PP ASIC 実機は高輝度 LHC
での TGC 検出器読み出し回路における要求を満たす。実機は試作機からの修正 [14] を完遂している。
表 4: 全機能試験で得た PP ASIC 実機の機能まとめ
プロセス

Silterra 0.18 µs CMOS 6M1P
3.3 V (LVDS レシーバー、テストパルス回路)
供給電圧
1.8 V (PLL 回路、可変遅延回路、CMOS 入出力)
電圧範囲 ±10 %チャンネル数32 チャンネル（LVDS 入力、1.8 V CMOS 出力)
可変遅延回路の刻み幅
0.99 ns
可変遅延回路のダイナミックレンジ 46 ns
陽子バンチ識別回路の有効ゲート幅 25–49 ns
テストパルスの振幅<2.8 V (負荷抵抗 100 Ω のとき)
テストパルスのパルス幅
25 ns から 104 µs
温度範囲
0–80 ◦ C
消費電力
10 mW (現行 PP ASIC:130 mW)

51

3.2

自動品質試験

第 3.1 節で示した結果を受けて、新型 PP ASIC 実機の量産を行い、2020 年 3 月までに予定量
産個数 25000 個の PP ASIC のパッケージングが完了した（図 73）。不良品の PP ASIC を実験で使用すると PP ASIC のためにトリガー効率が悪化するため、全ての PP ASIC に対し、ウエハー特性やワイヤーボンディングなどによる不良品がないかを検証し、不良品を取り除く必要がある。デザインに関する詳細な測定数値は全機能試験で示したため、その結果を参考に各機能の動作を検証する。
現行 PP ASIC 生産時の歩留まりは 70 % から 80 % 程度であったため、新型 PP ASIC も一
定量の不良品が混ざっていることが予想される。新たに製作した 25000 個に対し、実際に使用する個数は 11472 個であるので、歩留まり率は最低でも 50 % 以上、予備を考えると 60 % 以上であることが望ましい。この試験は 2021 年度初頭に終了することが望まれるため、１個の PP
ASIC につき、２分以内での試験完了が求められた。また、試験を外部に委託するため、簡単に操作できる必要があった。まとめると、詳細な機能を、簡単な操作で、素早く試験できるシ
ステムを構築することが求められた。以下に示す８項目の測定で良品、不良品を振り分けた。

• SPI Conﬁguration 試験• 全チャンネル入出力試験• 遅延調整電圧試験• 可変遅延回路試験• 陽子バンチ識別回路試験• テストパルス回路試験• 3.3 V 消費電力試験• 1.8 V 消費電力試験

図 73: 量産された PP ASIC 実機

52
3.2.1

自動品質試験用ボードの概要

自動品質試験ボードには XILINX Artix-7 FPGA、PC との通信用の RJ45 コネクタ、PP ASIC
ソケットを装備している。FPGA で PP ASIC の入力信号（LVDS, 1.8 V CMOS）の供給、PP
ASIC の出力信号（1.8 V CMOS）の検出を行い、FPGA 内部の ADC を用いて PP ASIC のアナ
ログ信号や消費電力を測定し、SiTCP 通信で PC に対するデータ送受信を行う。さらに、フラッシュメモリーを備え、電源投入と同時にファームウェアが FPGA に書き込まれる。PP ASIC ソ
ケットは、簡単に取り外しできるタイプのものを使用した。また、ボード電源は 5 V AC アダ
プタを用いて家庭用コンセントから供給できる。

図 74: PP ASIC 自動品質試験用ボード

FPGA 内部 ADC
FPGA 内部 ADC について述べる。内部 ADC は 0–1 V を 12 ビットに分割し、電圧をデジタル変換して数値を出力する。ADC で測定する項目は遅延調整電圧、テストパルス回路（Channel
A, Channel B 差動の計４つ）、3.3 V 消費電力、1.8 V 消費電力の７種類である。ADC は連続
サンプリングモードを使用し、７種類の電圧を周期的に測定し続けるようにした。１種類の電圧を測定するために約 1 µs かかるため、１サイクルにかかる時間は約 7 µs である。ビットタ
イミングを決めるクロックとして 200 MHz を入力しており、これは ADC 内で 25 MHz に変換されて使用される。読み出す電圧の種類を ADC に送信すると、そのタイミングで指定した電圧のデータが ADC から出力され、バッファーに格納される。

3.2.2

自動品質試験システム

自動品質試験のシステムについて述べる。図 75 に測定のフローチャートを示す。測定開始を指示すると、8 項目の試験を連続で行う。１回目の試験で全ての試験が合格だった場合はそのチップを合格とし、エラーの項目があった場合は２回目の試験を行う。２回目の試験では SPI
Conﬁguration を試験で使用する 13 種類のレジスタパターンで連続して行い、その後１回目の試験で不合格だった項目のみ試験する。２回目の試験で全ての試験が合格だった場合はそのチップを合格とし、エラーの項目があった場合はそのチップを不合格とする。
測定の制御はファームウェアとソフトウェアが担う。フラッシュメモリーに試験ファームウェアを書き込み、電源投入時に自動的に FPGA に書き込むようにした。ファームウェアは PP ASIC

53
への信号の送受信、レジスタへのデータ格納を行う。ソフトウェアは SiTCP 通信、C シェルファ
イル、C++ プログラム、Java プログラムに分けられる。ファームウェアの動作指示とデータ読み出しを SiTCP 通信にて行い、測定ごとに動作コマンドをまとめた C シェルファイルを用意した。コマンドの送信タイミングはファームウェアの動作に対して先行しないようにタイミン
グを調整した。読み出したデータは C++ プログラムにて解析し、合否判定を行う。また、読み出したデータ、解析した後のデータをそれぞれログとして残した。解析した後のデータには合格判定結果、不合格だった項目がわかる 0–256 の識別番号も残すようにし、ログを用いて統計的な解析を行なった（第 3.2.11 節）。Java プログラムでは全ての動作を制御した。図 76 にJava プログラムを用いた GUI ウィンドウを示す。測定動作をアプリケーション化し、簡単な操作での測定を可能にした。実行ボタンで測定開始を指示し、測定と解析が行われる。測定者にとっては、実行ボタンを押すと 40 秒から 80 秒後に結果が表示される簡単なシステムになっている。結果画面には測定日時と測定結果を表示させた（図 77 ）。

図 75: 自動品質試験フローチャート

図 76: 自動品質試験システム java GUI 画面

図 77: 自動品質試験システム結果画面

54
3.2.3

SPI Conﬁguration 試験内容

SPI プロトコルによって PP ASIC のレジスタ設定の書き込み、変更をできることを確かめる。SPI 通信では、マスターからスレーブにデータが送られるとスレーブからマスターに押し出されるようにその時書き込まれていたデータが送信される。そのことを利用し、SPI 通信で２度同じレジスタデータを PP ASIC に送信する。２回目に PP ASIC から受信されるデータは１回目に書き込んだものであり、１回目と２回目は同じデータを送信しているため、２回目の送信時に受信したデータが設定通りであるかを検証する。ファームウェアには予め他の測定で用いる 13 種類のレジスタデータを書き込んである。PC から書き込むレジスタを選択し、送信開始のトリガー信号を送ることで自動的に PP ASIC への通信、PP ASIC から受信したレジスタの判定が行われる。受信レジスタと FPGA に格納しているレジスタを見比べ、一致していた
場合は 1–13 を、該当していない場合は 0 を識別レジスタに格納し、識別レジスタを PC で読み出すことで書き込みを指定したレジスタと書き込んだレジスタが一致しているかを判別する。
また、この試験手法の確立にあたり、PP ASIC に対する SPI 制御ファームウェアを確立した。
図 78 に SPI プロトコルをロジックアナライザーで見た波形を示す。FPGA 内のトリガー信号に反応した SS , SCK, MOSI を生成し、タイミングを合わせた。これは２回目の書き込みにあたるが、PP ASIC からの MISO と MOSI が一致していることがわかる。

図 78: SPI プロトコルをロジックアナライザーで見た波形。

3.2.4

全チャンネル入出力試験内容

この試験では、PP ASIC の信号処理線に不具合がないか確かめるため、PP ASIC の特定のチャンネルに信号を入力し、該当チャンネルから 25 ns か 50 ns 幅の 1.8 V CMOS 信号が出力されることを確かめる。図 79 に全チャンネル入出力試験のセットアップを記す。この試験では PP ASIC の信号入力部 32 チャンネルに１チャンネルごとに信号を送信し、受信信号の出力
幅をカウントする。PC から信号送信のトリガーとなる信号を入力すると、LVDS 信号を指定
１チャンネルに送信するようになっている。PP ASIC の出力信号は 25 ns か 50 ns 幅の 1.8 V
CMOS 信号であるため、PP ASIC からの信号を FPGA の 1.8 V バンクで受け、受信信号幅を
5 ns 刻みでカウントする。信号のエッジとカウンターのエッジが重なるタイミングの可能性を考慮し、25 ns 幅では 4, 5, 6 カウントが、50 ns 幅では 9, 10, 11 カウントが記録される可能性があるため、それらの値となった時合格とする。カウント数はチャンネルごとにレジスタに格納され、PC ヘ読み出される。

55

図 79: 全チャンネル入出力試験セットアップ

3.2.5

遅延調整電圧試験内容

図 80 に遅延調整電圧試験のセットアップを示す。FPGA の内部 ADC を用いて、PP ASICの遅延調整電圧を測定する。ADC に入力する電圧の最大値を 1 V にするため、ボルテージフォ
ロワーを用いて電圧を切り分けている。これにより VCON は全機能試験の数値と比べて 5/9 倍となる。FPGA から読み出したデータを PC に送り、全機能試験での電圧値（図 50 参照）やシ
ミュレーションと矛盾がないことを確かめる。ボルテージフォロワーを考慮して測定値を全機能試験時の数値に換算して評価した。PLL STEP は 24 と設定した。図 81 に 100 個の PP ASICに対して電圧値の測定を行い、作成したヒストグラムを示す。その結果より、統計のふらつきの範囲を合格範囲とし、換算値で 750 mV–810 mV とした。

図 80: 遅延調整電圧試験セットアップ

Number of chips

Vcon
Vcon
Entries
100
Mean
779.8
Std Dev 4.263

35
30
25
20
15
10
5
0
760

765

770

775

780

785

790

795 800
Vcon [mV]

図 81: 遅延調整電圧試験 100 個測定ヒストグラム

56
3.2.6

可変遅延回路試験内容

可変遅延回路のダイナミックレンジが 40 ns を超え、全機能試験で得た結果と矛盾がないことを確かめる。図 82 に可変遅延回路試験のセットアップを示す。可変遅延回路試験信号線に1.8 V CMOS 信号を入力し、信号の送信から受信までの時間差を測定する。PLL STEP は 24 に設定し、PP ASIC の可変遅延回路試験信号線に 2 µs 幅の信号を送信する。FPGA では送信信号が出ているかつ受信信号が出ていないという条件の時の時間を 5 ns 刻みでカウントする（図83 参照）。これを (Delay unit の個数) = 0, 10, 20, 30, 40, 47 個 として測定し、(Delay unit がn 個の時のカウント数) − (Delay unit が 0 個の時のカウント数) で評価する。信号の立ち上がりと FPGA でのラッチのタイミングを考え、遅延で想定されるカウント数 ±1 カウントを合格の範囲とした。

• 10 個の時：1, 2, 3 カウント• 20 個の時：3, 4, 5 カウント• 30 個の時：5, 6, 7 カウント• 40 個の時：7, 8, 9 カウント• 47 個の時：8, 9, 10 カウント

図 82: 可変遅延回路試験セットアップ

図 83: 可変遅延測定概念図。FPGA で信号を送信してから受信するまでの時間差を 5 ns 刻みで測定する。

3.2.7

陽子バンチ識別回路試験内容

この試験では、BCID 回路の有効ゲート幅の SPI 設定値と実際のゲート幅の関係が全機能試験の結果と矛盾しないことを確かめる。図 84 に陽子バンチ識別回路試験のセットアップを示す。

57
SPI 設定の BCID gate width を全機能試験の結果を参考に有効ゲート幅が約 30, 35, 40, 45 nsの想定で設定する。それらの場合それぞれに対して、信号入力のタイミングを 5 ns おきにス
キャンし、出力信号幅（25 ns, 50 ns）を使って有効ゲート幅を導出する。有効ゲート幅が大き
い時、出力信号幅が 50 ns の回数が多くなることを利用する。判定には各スキャンにおけるカウント値の合計値を使う。出力信号幅は 25 ns または 50 ns のためカウントはそれぞれ 5 または
10 カウントとなる。図 85 に有効ゲート幅例とスキャンタイミングを示す。例えば有効ゲート
幅が 30 ns の時は１周のスキャンで 1 回または２回 50 ns 幅の出力があるため、カウント合計
値は 5カウント × 4回 + 10カウント × 1回 = 30カウント あるいは 50 ns 幅が 2 回の時も同様の計算をして 35カウント が合格の値となる。それに加え、信号と有効ゲート幅のラッチタイミングの考慮を
5 回の測定それぞれに適用し、25 カウントから 35 カウントを合格範囲とした。他の有効ゲー
ト幅設定値についても同様である。判定合格基準を以下に示す。
• 30 ns の時：25 から 35 カウント• 35 ns の時：30 から 40 カウント• 40 ns の時：35 から 45 カウント• 45 ns の時：40 から 50 カウント

図 84: 陽子バンチ識別回路試験セットアップ

3.2.8

図 85: 有効ゲート幅例とスキャ
ンタイミング例。この場合は 3 回
25 ns 幅の信号が、2 回 50 ns 幅の信号が検知される。

テストパルス回路試験内容

PP ASIC が出力するテストパルスの波高の設定値が全機能試験の結果と無矛盾で、実機の使用に問題がないことを要求する。図 86 にテストパルス回路試験のセットアップを示す。テスト
パルストリガーに 50 ns 幅の信号を送信する。テストパルスはこの信号をトリガーとして出力され、その波高を FPGA の ADC で測定する。テストパルスは SPI 設定により幅と波高を設定できるが、幅は 30 µs と固定し、波高を変化させた。波高はテストパルス回路の電流源数で調整する。電流源数の数を 0, 2, 8, 15 個として、Channel A、Channel B のポジティブロジック、
ネガティブロジックの計４箇所の電圧をそれぞれ測定する。また、BIAS CONT = 10 とした。
ADC の測定サイクルが 7 µs であることを考慮し、テストパルストリガー信号を送信してから
10 µs 後にデータ読み出しトリガー信号を ADC に送ることでテストパルスが出力されているタイミングでの電圧（波高）を読み出すことができる。テストパルス波高も 100 個測定してヒス58
トグラムを作り、全機能試験での結果と矛盾しないことを確認し、統計の範囲に収まる範囲に合格範囲を定めた。全機能試験ボードとは終端抵抗が異なるので、ADC で得た数値を全機能試
験時の数値に換算して評価した (全機能試験ボード：100 Ω、品質試験ボード：24 Ω)。図 87 にChannel A のポジティブロジック、TPULSEA についての各電流源数でのヒストグラムを示す。
統計のふらつきや抵抗の誤差を加味し、合格範囲はそれぞれ換算値で 3–15 mV, 220–270 mV,
880–1020 mV, 1600–1900 mV とした。ネガティブロジックでは全ての場合について立ち下がっている場合で電圧を測定していることが期待されるため、合格範囲は換算値で 3–15 mV とした。

図 86: テストパルス回路試験セットアップ

TPA2
TPA0
Entries
100
Mean
7.859
Std Dev 1.094

45
40
35
30

Number of chips

Number of chips

TPA0

40
35
30

25

25

20

20

15

15

10

10

5

5

0
0

2

4

6

8

10

12

TPA2
Entries
100
Mean
243.3
Std Dev 3.12145

0200 210 220 230 240 250 260 270 280 290 300
height of TP [mV]

14 16 18 20
height of TP [mV]

電流源数 0電流源数 2
TPA15
TPA8
Entries
100
Mean
948.4
Std Dev 11.25

40
35
30
25

Number of chips

Number of chips

TPA8

35
30
25

20

20

15

15

10

10

5

5

0

860 880 900 920 940 960 980 1000 1020 1040
height of TP [mV]

電流源数 8

TPA15
Entries
100
Mean
1766
Std Dev 22.95

40

0
1600

1650

1700

1750

1800
1850
1900
height of TP [mV]

電流源数 15

図 87: TPULSEA の各電流源数での換算電圧のヒストグラム。電流源数 0, 2, 8, 15 に対する結
果を示す。

59
3.2.9

消費電力試験内容FPGA の ADC を用いて PP ASIC に供給している電圧の 3.3 V と 1.8 V それぞれの消費電力の測定を行う。まず 100 個の PP ASIC に対して測定を行い、このシステムでの消費電力測定値のヒストグラムを作成した。統計のふらつきの範囲から大きく外れている PP ASIC は内部でリークや接続不良が起きている可能性があるため不合格とする。
3.3 V 消費電力
図 88 に 3.3 V 消費電力測定試験のセットアップを示す。ボードに供給する 5 V 電圧は DC/DC
コンバータで 3.3 V に変換される。3.3 V 電圧を PP ASIC に供給する前にシャント抵抗 (1 Ω)を介す。この両端の電圧差を測定することでここに流れる電流値を算出し、消費電力を導出する。PP ASIC 供給電力のうち、3.3 V はテストパルス回路の電流源数に依存して変動するため、電流源数を 0, 4, 16, 30 個とした条件で消費電力を測定する。ノイズを考慮し、それぞれの状況
で 100 回電圧を測定し、平均値で判定する。図 89 に平均値のヒストグラムを示す。合格範囲はそれぞれ 3–15 mW, 17–30 mW, 65–78 mW, 117–135 mW とした。また、このセットアップと合格基準で、第 3.1.8 節で述べた 200 チップ試験にて不合格としたチップを不合格とできることを確認した。

図 88: 消費電力測定試験セットアップ (3.3 V)

60

40
35
30

Number of chips

45

40
35
30
25

20

20

15

15

10

10

5

5
2

4

6

0

8
10 12 14 16 18 20
3.3 V Power Consumption [mW]

22
24
26
28
30
3.3 V Power Consumption [mW]

電流源数 4
P.C. 3.3V NoCS 30

40
35
30

40
35
30
25

20

20

15

15

10

10

5

5
68

70
72
74
76
78
80
3.3 V Power Consumption [mW]

電流源数 16

P.C. 3.3V
Entries
100
Mean
125.7
Std Dev 1.777

45

25

66

20

電流源数 0P.C. 3.3V
Entries
100
Mean
71.46
Std Dev
1.01

64

18

P.C. 3.3V NoCS 16

45

0
62

P.C. 3.3V
Entries
100
Mean
23.58
Std Dev 1.322

45

25

0
0

Number of chips

P.C. 3.3V NoCS 4
P.C. 3.3V
Entries
100
Mean
8.521
Std Dev 1.085

Number of chips

Number of chips

P.C. 3.3V NoCS 00116 118 120 122 124 126 128 130 132 134
3.3 V Power Consumption [mW]

電流源数 30

図 89: 各電流源数での 3.3 V 消費電力のヒストグラム。100 個の PP ASIC を用いた。電流源数
0, 4, 16, 30 に対する結果を示す。

61
1.8 V 消費電力
セットアップは図 88 と同様であるが、DC/DC コンバータの出力は 3.3 V ではなく 1.8 V とする。PP ASIC 供給電力のうち、1.8 V は主に入力信号レートに依存して変動するため、全 32
チャンネルに 10 kHz, 80 kHz, 1 MHz のレートで信号を入力し、それぞれの状況で 100 回電圧を測定し、その平均値を判定に使う。図 90 に 1.8 V 電圧消費電力のそれぞれの場合における平均値のヒストグラムを示す。合格範囲はそれぞれ 6–17 mW, 6–17 mW, 7–18 mW とした。
P.C. 1.8V 80kHz
P.C. 1.8V
Entries
100
Mean
10.98
Std Dev 0.8363

40
35
30
25

Number of chips

Number of chips

P.C. 1.8V 10kHz

45

35
30
25
20

15

15

10

10

5

5
2

4

6

8
10 12 14 16 18 20
1.8 V Power Consumption [mW]

信号入力レート 10 kHz

Entries
100
Mean
11.23
Std Dev 0.8988

40

20

0
0

P.C. 1.8V

45

0
0

2

4

6

8
10 12 14 16 18 20
1.8 V Power Consumption [mW]

信号入力レート 80 kHz

Number of chips

P.C. 1.8V 1MHz
P.C. 1.8V
Entries
100
Mean
12.79
Std Dev 0.971

45
40
35
30
25
20
15
10
5
0
0

2

4

6

8
10 12 14 16 18 20
1.8 V Power Consumption [mW]

信号入力レート 1 MHz
図 90: 信号入力レートを変化させた時の 1.8 V 消費電力のヒストグラム。100 個の PP ASIC を用いた。信号入力レート 10 kHz, 80 kHz, 1 MHz に対する結果を示す。

3.2.10

ソケットの問題点

PP ASIC ソケットを原因とする歩留まりの悪化が見られたため、ここで言及する。PP ASIC
実機のパッケージにちょうど合う定番品のソケットはないため、少し異なるサイズの IC 向けのソケット A (IC51-1444-1354-7) でボードを設計した。しかし、ボード製作段階で厚めの IC 向けのソケット B (IC51-1444-1354) を搭載していた。ソケット B では ASIC を固定する力が弱く、接触不良が原因と見られる不合格が多発した。その後ソケット A に換装したが、こちらも不合
格原因の大半が接触不良が原因と見られ、歩留まりは 40 % を割り込んだ。その後、2000 年頃に現行 PP ASIC を検査したソケット C (QP1-144050-086) を使用して測定を行なったところ歩留まりは 90 % を超え、PP ASIC の自動品質試験を開始した。しかし、ソケット C の経年劣化により ASIC の固定に問題が出て再び歩留まりが大幅に悪化した。ソケット C と同型で新品のソケット D を発注し、その間はソケット A を使用したボードで測定を行なった。ソケット D が到着した後は、ソケット D に換装したボードで試験を行なっており、ソケット由来のエラーは

62
大幅に改善したとみられ、歩留まりは大幅に向上した。ソケット C に経年劣化の症状が出始めてからソケット D に換装するまでの 2020 年 8 月 18 日から 2020 年 8 月 30 日の間は歩留まりが悪化しており、この期間で不合格となったチップは後で再測定する予定である。第 3.2.11 節の自動品質試験結果解析では、8 月 17 日と 8 月 31 日から 12 月 10 日を期間１、8 月 18 日から 8 月
30 日を期間２として全期間、期間１、期間２と分けて解析を行なった。

3.2.11

自動品質試験の結果

2020 年 12 月 10 日までに 13470 個の測定を終え、11895 個の良品を確認した。実際の試験の時に使用する 11472 個を確保できたが、期間２の結果はソケットに問題があることがわかっている。そこで、期間１のデータのみで歩留まりを評価した。期間１では 11867 個の PP ASIC を測定し、11341 個の良品を得て、歩留まりは 95.6 % であった。表 5 に期間ごとの測定 PP ASIC
数、歩留まりを示す。また、電圧測定を行なった項目の 11867 個でのヒストグラムを図 91、図92、図 93、図 94 に示す。各測定において、統計やチップ特性によるふらつきは合格範囲内に収まっている様子がわかる。
また、不合格となったチップについて、エラーパターンを識別番号から解析し、全期間、期間１、期間２と分けて数値を出した。エラーパターンの代表的な項目を示す円グラフを図 95、
図 96、図 97 にそれぞれ示し、得られたエラーパターンの全ての項目を表 6 に示す。期間２では圧倒的に全チャンネル入出力に関する項目が多いことがわかる。信号入出力に関するチップの脚の本数は PP ASIC の脚のうち 96/144 本を占めるため、パッケージングやソケットとの相性が原因のエラーが顕著に現れるためと考えられる。
表 5: 期間ごとの試験、合格品、不合格品 PP ASIC 数、歩留まり
試験数（個） 合格数（個） 不合格数（個） 歩留まり (%)
全期間

13470

11895

1575

88.3

期間１（ソケット良好）
期間２（ソケット不良）

11867
1603

11341
554

526
1049

95.6
34.6

図 91: 遅延調整電圧試験 11867 個測定ヒストグラム。橙線は合格範囲を示す。

63

電流源数 0電流源数 2電流源数 8電流源数 15

図 92: TPULSEA の各電流源数での換算電圧の 11867 個測定ヒストグラム。橙線は合格範囲を示す。電流源数 0, 2, 8, 15 に対する結果を示す。

電流源数 0電流源数 4電流源数 16電流源数 30

図 93: 各電流源数での 3.3 V 消費電力の 11867 個測定ヒストグラム。橙線は合格範囲を示す。
電流源数 0, 4, 16, 30 に対する結果を示す。

64

信号入力レート 10 kHz

信号入力レート 80 kHz

信号入力レート 1 MHz
図 94: 信号入力レートを変化させた時の 1.8 V 消費電力の 11867 個測定ヒストグラム。橙線は合格範囲を示す。信号入力レート 10 kHz, 80 kHz, 1 MHz に対する結果を示す。

図 95: 全期間データ：自動品質試験不合格チップ、エラー項目内訳

65

図 96: 期間１：自動品質試験不合格チップ、エラー項目内訳

図 97: 期間２：自動品質試験不合格チップ、エラー項目内訳

66
表 6: すべての試験データにおけるエラーパターンと各パターンに該当したチップの個数。不合格のパターンと該当するチップの個数を示す。⃝ はその測定における合格、× は不合格を表す。各項目は左から SPI Conﬁguration、全チャンネル入出力、遅延調整電圧、可変遅延回路、
陽子バンチ識別回路、テストパルス回路、3.3 V 消費電力、1.8 V 消費電力測定を表す。

SPI

入出力

×
⃝
⃝
⃝
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⃝

試験項目、不合格パターン
遅延電圧 可変遅延 BCID T.P.

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3.3 P.C. 1.8 P.C.
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×
⃝
⃝

該当個数
全期間 期間１ 期間２

1
1055
1
95
5
1
12
45
3
2
4
47
1
24
5
12
1
1
7
4
1
2
1
1
1
2
3
1
1
1
2
1
4
4
1
1

1
173
0
42
5
1
11
42
3
2
0
0
0
5
4
9
0
1
5
4
1
2
1
0
0
1
1
1
1
1
2
1
4
4
0
0

0
882
1
53
0
0
1
3
0
0
4
47
1
19
1
3
1
0
2
0
0
0
0
1
1
1
2
0
0
0
0
0
0
0
1
1

67
表 6: すべての試験データにおけるエラーパターンと各パターンに該当したチップの個数。不合格のパターンと該当するチップの個数を示す。⃝ はその測定における合格、× は不合格を表す。各項目は左から SPI Conﬁguration、全チャンネル入出力、遅延調整電圧、可変遅延回路、
陽子バンチ識別回路、テストパルス回路、3.3 V 消費電力、1.8 V 消費電力測定を表す。

⃝
⃝
⃝
⃝
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×
識別項目外
合計エラーチップ数

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×
×
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×
×
×
×
⃝
×
×
×
×
×

1
2
1
7
2
4
1
6
3
2
1
1
10
8
1
9
1
2
1
1
1
1
2
4
10
4
1
1
3
129
2

1
2
1
7
0
4
1
4
3
2
1
1
5
8
1
9
1
2
1
1
1
1
2
4
9
4
1
1
2
116
2

0
0
0
0
2
0
0
2
0
0
0
0
5
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
13
0

1575

526

1049

68

PS ボード試作機の性能試験

42020 年 9 月に PP ASIC 実機を搭載した PS ボードの初めの試験機（図 20 ）が完成し、その性能試験を行なった。この試験では、回路上の信号線の確認、各素子を制御する論理の構築、
FPGA への実装と動作試験、周辺回路との基本的な通信システムの確立を目的とした。

4.1

単体試験

本節では、PS ボード上の信号線の確認、各素子を制御する論理の構築、FPGA への実装と動作試験について述べる。試験で用いた信号や素子の動作設定は実用上の条件に近くした。本
節で述べる動作試験項目を以下に列挙する。

• FPGA Conﬁguration の試験• デバッグ用 LED、スイッチの試験• SiTCP の試験• SPP ボードとのインターフェースの試験• JATHub ボードとのインターフェースの試験• SFP+トランシーバーの試験• ジッタークリーナー Si5345 の試験• ジッタークリーナー Si5345 のレモ入力の試験• PP ASIC の試験• 消費電力の試験
4.1.1

FPGA Conﬁguration の試験

PS ボードのファームウェア書き込みは実際の実験時には JATHub ボード SoC デバイスを用いて行う。PS ボード上の SPI フラッシュメモリーにファームウェアを保存することで、電源投入時に自動的に FPGA への書き込みを行うこともできる。デバッグ用として FPGA を PC と直接接続することも可能である。図 98 に FPGA Conﬁguration 試験のセットアップを示す。この試験では、PC と PS ボードを XILINX Platform Cable USB II を用いて直接接続し、Vivado
2020.1 で作成したファームウェアを FPGA および SPI フラッシュメモリーに書き込んだ。使用
したファームウェアは LED を点灯させるものであり、LED の点灯を以て FPGA への書き込みが成功したと判断した。また、SPI フラッシュメモリーについては SPI フラッシュメモリーへの書き込み前後で回路への電源投入時に LED が点灯するようになったかを以て SPI フラッシュ
メモリーへの書き込みが成功したと判断した。また、これらの動作は JATHub ボードを通じても可能だが、そちらについては第 4.2.2 節にて述べる。

69

図 98: FPGA Conﬁguration 試験セットアップ。ここでは PC と直接接続する経路を検証した。

4.1.2

デバッグ用 LED、スイッチの試験

図 99 にデバッグ用 LED、スイッチ試験のセットアップを示す。この試験では、全４つの LEDの点灯と、全４つの General purpose の DIP スイッチ (SW1) の動作試験を行なった。LED と
SW1 を一対一に対応させ、SW1 の High, Low で LED の点灯、消灯を制御し、想定通りの動作を得た。

図 99: デバッグ用 LED、スイッチの試験セットアップ

4.1.3

SiTCP の試験

PS ボードはデバッグ用 SiTCP 通信のための光 SFP コネクタを搭載している。図 100 に
SiTCP 試験のセットアップを示す。PS ボードの SFP 口に SFP と RJ45 とを変換するコネクタ(SFPC1110) を装着し、コネクタと PC を LAN ケーブルで接続して、PC のソフトウェアで回路内のデータを制御した。FPGA 内のファームウェアデザインは、アドレスごとに 8 ビットのデータを格納し、外部から書き込まれるデータを参照して図 100 中の”process”が処理を行うよ
うになっている。具体的には２つの 8 ビットデータの上位 4 ビットと下位 4 ビットを結合させる処理で、正常に動作することを確認した。以降の試験でも SiTCP による処理を使用した。

図 100: SiTCP 試験セットアップ

70
4.1.4

SPP ボードとのインターフェースの試験

図 101 に SPP ボードとのインターフェース試験のセットアップを示す。この試験では、PS
ボード上の SPP インターフェースコネクタから Si5345, あるいは FPGA に至る信号線が問題なく使用できることを確かめた。SPP ボードとの接続に使用する５本の信号線のうち、１本はTTC クロックとして Si5345 に、４本は FPGA に入力される。TTC クロックは LHC クロック40.079 MHz を想定し、40.08 MHz LVDS 規格で入力して差動レシーバの出力の波形をオシロ
スコープで確認した。その波形を図 102 に示す。BCR (Bunch Crossing Reset) という信号は
25 ns 幅で入力されるため、鋭い立ち上がりを感知できることを確認する必要がある。そこで各信号線に 40 MHz の LVDS 信号を入力し、差動レシーバの出力の波形をオシロで確認して、FPGA で信号を受信できることを FPGA のロジックアナライザーである ChipScope で確認した。その様子を図 103 に示す。ChipScope の 1 カウントは 2.5 ns である。計５本の信号線それ
ぞれで 40.08 MHz, 40 MHz の入力を確認できた。

図 101: SPP ボードとのインターフェースの試験セットアップ。差動信号レシーバー通過後にオシロスコープで波形を確認するとともに、FPGA に直接入力する信号線については FPGA の
ChipScope でも確認した。

図 102: TTC クロックの差動レシーバー通過後の波形。横軸は 5 ns/div、縦軸は 1 V/div。

71

図 103: SPP 口から FPGA に入力される４線を ChipScope で測定した。1 カウントは 2.5 ns で
ある。

4.1.5

JATHub ボードとのインターフェースの試験

この試験では、PS ボードと JATHub ボードとの接続で用いる８本の信号線のうち、３本の信号線について問題なく動作することを確認した。残りの５本の信号線については第 4.2.2 節で述べる JATHub ボードとの接続試験にて動作を確認する。３本の信号線のうち、２本 (MONITOR,
RECREQB) は PS ボードの出力、１本 (GTXRSTB) は PS ボードへの入力として動作する。
これらの信号線で想定されるもっとも鋭い立ち上がりは MONITOR の 40 MHz クロック信号であるため、信号線の確認には 40 MHz クロック信号を用いた。図 104 に JATHub とのインターフェース試験のセットアップを示す。PS ボードの RJ45 コネクタに LAN ケーブルを接続
し、ケーブル逆側に 100 Ω で差動信号線を終端した差動信号入出力用 RJ45 対応特定ピン用コ
ネクタ (図 105) を作成して接続し、信号の入力および出力信号の確認を行なった。出力線については FPGA から 40 MHz クロックを出力してコネクタの脚をプローブしてオシロスコープで測定した。MONITOR, MONITOR , RECREQ, RECREQ 線の差動信号の波形を図 106に示す。画面上部が MONITOR, MONITOR ペア、下部が RECREQ, RECREQ ペアの波形である。いずれも 40 MHz の出力を確認できた。入力線では LVDS 信号を入力して FPGA の
ChipScope で確認した。その様子を図 107 に示す。この時 ChipScope の 1 カウントは 2.5 ns であり、40 MHz の入力を確認できた。

図 104: JATHub ボードとのインターフェース試験セットアップ

図 105: 差動信号入出力用
RJ45 対応特定ピン用コネクタ

72

図 106: 画面上部が MONITOR, MONITOR ペア、上部が RECREQ, RECREQ ペアの波形を示す。横軸は 5 ns/div、縦軸は 200 mV/div、周波数は 40 MHz である。

図 107: GTXRSTB の入力を ChipScope で測定した。1 カウントは 2.5 ns である。

4.1.6

SFP+トランシーバーの試験

光トランシーバー SFP+は実際の実験では１つにつき 8 Gbps の転送レートで動作させる予定である。そこで、8 Gbps の転送レートでの動作において、安定したデータ転送が可能である
ことを示す必要がある。図 108 に SFP+トランシーバー試験のセットアップを示す。FPGA 内
で IBERT (Integrated Bit Error Ratio Tester) という IP コアを使用し、２つの SFP+に対して
カッパーのループバックモジュールや光ファイバーでループバックして各 8 Gbps で動作させた。ここで、光通信に使用したクロックは PS ボード上の 160.316 MHz 水晶振動子である。
まず、転送における位相と閾値電圧をスキャンした（アイスキャン）。各パターンでのスキャン結果を図 109 に示す。青色の領域はエラーが起きていない領域を示し、オープン領域と呼ぶ。
オープン領域の割合は全体の面積に対し 57–65 % であった。実際の動作で使用する位相、電圧は画像の中心付近であり、中心付近で十分エラーが起きない領域が確保できていることを確認した。

73
また、実際の実験で用いる電圧、クロックの位相で長時間運転し、その状態での Bit Error
Ratio (BER) を精度良く測定した。BER は送信ビット数と発生エラー数から式 2 のように表すことができる。
E∑(N × BER)k1
N=[−ln(1 − CI) + ln
(
)]
(2)
BER
k!
k=0

ここで、N が送信ビット数、E が発生エラー数、CI は Conﬁdence Interval の意で 90 %としている。測定の結果を表 7 に示す。数日間に渡って試験を行い、測定中にエラーは起きず、BER
は実用上問題ない結果であった。

図 108: SFP+トランシーバー動作試験セットアップ

SFP+ 0 から SFP+ 0。オープン領域割合：
63 %SFP+ 1 から SFP+ 1。オープン領域割合：
57 %SFP+ 0 から SFP+ 1。オープン領域割合：
58 %SFP+ 1 から SFP+ 0。オープン領域割合：
65 %図 109: アイスキャンの結果。縦軸はデータに対するオフセット電圧、横軸はクロックの位相を表し、１位相分スキャンしている。
表 7: 送信ビット数と BER
接続パターン

送信ビット数

発生エラービット数

BER

SFP+ 0 から SFP+ 0
SFP+ 1 から SFP+ 1
SFP+ 0 から SFP+ 1
SFP+ 1 から SFP+ 0

7.535 ×1010
7.535 ×1010
2.174 ×1015
2.174 ×1015

0
0
0
0

1.327 ×10−11
1.327 ×10−11
4.6 ×10−16
4.6 ×10−16

74
4.1.7

ジッタークリーナー Si5345 の試験

実際の実験では Si5345 は SPI プロトコルで設定を書き込み、指定の周波数で各チャンネルからクロックを出力させるとともに指定した基準クロックと位相を同期させる。この試験では基準クロックを PS ボード上の 40.079 MHz 水晶振動子とし、基準クロックと出力信号の同期が取れていることを確認した。基準クロックに対する出力信号の遅延時間を測定し、出力信号同士のクロックタイミングも測定した。
図 110 にセットアップを示す。Si5345 の設定書き込みはモードを指定する 8 ビットとデータを示す 8 ビットの合計 16 ビットずつ行う。FPGA には 16 ビットずつの SPI プロトコルを実装した。SiTCP を用いて書き込むレジスタとプロトコル実行タイミングを制御し、全てのレジス
タに書き込みを行った。入力と出力が同期していることは、オシロスコープの波形で確認するとともに、同期していることを示すピンからの信号を FPGA で検出して確認した。また、この試験で Si5345 の設定書き込みを確立した。
その後、基準クロックの入力部の脚と各出力部の脚をプローブしてその時間差を測定した。
ここでは素子が受けるクロックタイミングを測定するため、波形の立ち上がりの 50 % を用いて遅延時間を測定した。入力と出力の各チャンネルにおける遅延時間を表 8 に示す。ゼロ遅延モードのためのループとなっている OUT9 や周波数が異なる OUT8 は遅延時間がかなり短くなっている。その他の各チャンネルの時間差はチャンネル間であまりにも大きく異なると FPGA への信号の入力タイミングやラッチのタイミングに影響を与える可能性があるが、大きくても 2 ns
以内と PS ボードの動作では問題ない程度に収まった。
さらに、とある出力部 (OUT0) の脚と各出力部の脚をプローブして出力チャンネル間の時間差を測定した。ここでは立ち上がりのタイミングの揃いを測定するため、波形の立ち上がりの10 % を用いて測定した。各チャンネルにおける出力チャンネル間の時間差を表 9 に示す。PP
ASIC や FPGA へ供給するクロックの時間差はチャンネル間で大きく異なると FPGA への信号の入力タイミングやラッチのタイミングに影響を与える可能性があるが、0.2 ns 以内と PS ボー
ドの動作で問題ない程度に収まった。OUT8 や OUT9 を含めても約 1 ns 程度の範囲に収まった。また、入力信号は OUT1 に比べ、0.8 ns 程度先行しており、OUT9 とほぼ同じ立ち上がり
タイミングであった。
表 8 と表 9 の結果の違いは主に Si5345 の出力ドライバーと PS ボードのインピーダンスの違いに起因すると考える。次に製作する PS ボードではこの部分は修正する。

図 110: ジッタークリーナー Si5345 試験セットアップ。基準クロックの入力部か OUT0 に対す
る他の出力の時間差を測定した。

75
表 8: Si5345 入出力間遅延時間測定結果。立ち上がりの 50 % を用いている。
出力チャンネル

OUT0
OUT1
OUT2
OUT3
OUT4
OUT5
OUT6
OUT7
OUT7
OUT8
OUT9

出力レベル

周波数

1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
LVDS
160.316 MHz
LVDS
40.079 MHz

出力先

遅延時間 (ns)

PP ASIC 6
PP ASIC 5
PP ASIC 1
PP ASIC 2
PP ASIC 3
PP ASIC 4
PP ASIC 6
PP ASIC 7
FPGA
GTX bank
Zero delay loop

0.88
1.3
1.3
2.2
1.4
1.3
1.3
1.7
1.8
0.36
0.12

表 9: Si5345 出力チャンネル間時間差測定結果。立ち上がりの 10 % を用いている。
出力チャンネル

OUT0（基準）
OUT1
OUT2
OUT3
OUT4
OUT5
OUT6
OUT7
OUT7
OUT8
OUT9

4.1.8

出力レベル

周波数

1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
LVDS
160.316 MHz
LVDS
40.079 MHz

出力先時間差 (ns)

PP ASIC 6
PP ASIC 5
PP ASIC 1
PP ASIC 2
PP ASIC 3
PP ASIC 4
PP ASIC 6
PP ASIC 7
FPGA
GTX bank
Zero delay loop

0.00
0.11
0.04
−0.01
0.00
0.05
0.09
0.05
0.14
−0.53
−0.77

ジッタークリーナー Si5345 のレモ入力の試験

第 4.1.7 節と同様の試験を異なる基準クロックを用いて行なった。図 111 にセットアップを示す。まず、レモ入力または TTC 入力を用いて基準クロックと出力信号の同期が取れていることを確認した。これらの選択はボード上のジャンパーピンを用いて行う。特に TTC クロックは
LHC クロックを受ける信号線のため、同期を確認することは重要であった。
その後、レモ信号を入力し、レモ信号の入力部の脚と各出力部の脚をプローブしてその時間差を測定した。ここでも、波形の立ち上がりの 50 % を用いて遅延時間を測定した。入力と出力の各チャンネルにおける遅延時間を表 10 に示す。表 8 と同傾向の結果を得た。
また、OUT0 の脚と各出力部の脚をプローブしてその時間差を測定した。結果を表 11 に示す。表 9 と同様、PS ボードの動作では問題ない時間差であることを示した。入力信号は OUT1に比べ、0.85 ns 程度先行しており、OUT9 と同程度の立ち上がりタイミングであった。

76

図 111: ジッタークリーナー Si5345 のレモ入力試験セットアップ。基準クロックの入力部かOUT0 に対する他の出力の時間差を測定した。

表 10: Si5345 入出力間遅延時間測定結果。レモコネクタから基準クロックを入力した時の結果を示す。立ち上がりの 50 % を用いている。
出力チャンネル

OUT0
OUT1
OUT2
OUT3
OUT4
OUT5
OUT6
OUT7
OUT7
OUT8
OUT9

出力レベル

周波数

1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
LVDS
160.316 MHz
LVDS
40.079 MHz

出力先時間差 (ns)

PP ASIC 6
PP ASIC 5
PP ASIC 1
PP ASIC 2
PP ASIC 3
PP ASIC 4
PP ASIC 6
PP ASIC 7
FPGA
GTX bank
Zero delay loop

0.90
1.5
1.5
1.6
1.4
1.5
1.5
1.5
1.6
0.39
0.17

表 11: Si5345 出力チャンネル間時間差測定結果。レモコネクタから基準クロックを入力した時の結果を示す。立ち上がりの 10 % を用いている。
出力チャンネル

OUT0（基準）
OUT1
OUT2
OUT3
OUT4
OUT5
OUT6
OUT7
OUT7
OUT8
OUT9

出力レベル

周波数

1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
1.8 V LVCMOS 40.079 MHz
LVDS
160.316 MHz
LVDS
40.079 MHz

出力先

遅延時間 (ns)

PP ASIC 6
PP ASIC 5
PP ASIC 1
PP ASIC 2
PP ASIC 3
PP ASIC 4
PP ASIC 6
PP ASIC 7
FPGA
GTX bank
Zero delay loop

0.00
−0.04
−0.10
−0.14
0.07
−0.11
−0.03
−0.02
−0.16
−0.78
−0.97

77
4.1.9

PP ASIC の試験

PP ASIC の制御検証試験は下記に列挙する 7 項目である。項目ごとに試験方法と結果を述べる。
• SPI Conﬁguration、RSPI , Reset の試験• 遅延制御電圧（VCON ）の試験
• ステータスモニター (PLLLD, SEU) の試験• 信号処理機能の試験• マスク機能の試験• バイパス機能の試験• 極性設定の試験
SPI Conﬁguration、RSPI , Reset の試験
図 112 に SPI Conﬁguration、RSPI , Reset 試験のセットアップを示す。FPGA に実装した
SPI プロトコルを用いて PP ASIC にレジスタ設定値を書き込めるかを確認した。ここでも２回レジスタを書き込み、２回目に PP ASIC より出力された値を読み出し、確認するという手法を用いた。この時、レジスタはファームウェアに埋め込んだレジスタ設定と PC から SiTCP を用いて設定したレジスタの２種類を用い、２種類のレジスタ値で書き込めたことを確認した。
また、PS ボード上の DIP スイッチを使って 6.4 µs 幅の単パルスのリセット信号をそれぞれ
RSPI , Reset に放った。２つのパスからレジスタ値のリセットができるか確認し、それぞれリセットに成功した。ここでは予めレジスタ値を書き込んでおき、リセットした後に１回だけレジスタを書き込み、その時 PP ASIC より出力された値がデフォルト値であるかということを確認した。PS ボード上で任意のレジスタ値を用いて PP ASIC の SPI Conﬁguration、リセットをできることを確認した。

図 112: SPI Conﬁguration、RSPI , Reset 試験のセットアップ

78
遅延制御電圧（VCON ）の試験

PP ASIC を PS ボードに実装した際、PLL 回路に異常を生むデザインの時（チップの外のローパスフィルターが不適切な場合など）、VCON 電圧値は PP ASIC 試験の値やシミュレーショ
ンと矛盾する。図 113 に VCON 試験のセットアップを示す。この試験では、Si5345 で生成したクロックで PLL 回路が正常に動作していることを次のステータスモニターの試験とともに確認した。8 個の PP ASIC から出力される VCON をテスターで測定し、シミュレーション値と比較した。PLL STEP は 24 と設定しており、シミュレーションに矛盾しない結果であった。8 個の PP ASIC の VCON を表 12 に、シミュレーションとの比較を図 114 に示す。

図 113: VCON 試験のセットアップ
表 12: 8 個の PP ASIC の VCON 値

PP ASIC 場所 VCON (mV)PP ASIC 1
PP ASIC 2
PP ASIC 3
PP ASIC 4
PP ASIC 5
PP ASIC 6
PP ASIC 7
PP ASIC 8

808
795
797
799
798
816
810
804

図 114: 実測の VCON 値とシミュレーションとの比較。表 12 の結果はシミュレーションと矛盾
しない。

79
ステータスモニター (PLLLD, SEU) の試験
図 115 にステータスモニター試験のセットアップを示す。PP ASIC の２つのステータスモニ
ター（PLL 回路のロックを示す PLLLD 値、レジスタが不正に書き変わっていないことを示す
SEU 値）を PS ボード FPGA でモニタリングできることを示した。この試験では、SPI でレジスタの設定を行なった後に FPGA の ChipScope で PLLLD 値が１に、SEU 値が 0 になっていることを確認した。FPGA の ChipScope で測定した結果を図 116 に示す。８個の PP ASIC で正常に動作していることを確認した。

図 115: ステータスモニター試験のセットアップ

図 116: ステータスモニター試験結果。上部から PP ASIC 1 SEU - PP ASIC 8 SEU, PP ASIC
1 PLLLD - PP ASIC 8 PLLLD となっている。横軸の１刻みは 2.5 µs であり、安定的に期待通りの値を出し続けていることがわかる。

信号処理機能の試験

ASD ボードから、PP ASIC、FPGA に至る一連の信号線を確認した。信号処理は PS ボード
における最重要機能である。図 117 に信号処理機能試験のセットアップを示す。ASD との接続用のコネクタから PP ASIC １個分、32 チャンネルずつ 100 kHz の LVDS 信号を入力した。信
号は FPGA 内に置くカウンターおよび ChipScope で確認した。ChipScope で測定した結果を図118 に示す。ここでは PP ASIC 1 の Channel A の 16 チャンネルを大きく、下部に Channel Bの 16 チャンネルをまとめて表示させているが、Channel A、Channel B ともに 16 ビットを 16進数表記で ﬀﬀ、つまり全チャンネルで信号が到達していることがわかる。サンプリングレート
は 25 ns であり、出力信号が１カウント = 25 ns であることから BCID 回路にて処理されている信号であることがわかる。また、図 119 に図 118 の横軸を縮小したものを示す。400 カウン

80
トごとに信号が出ており、サンプリングレートから周波数に換算すると 100 kHz ごとに信号を得ていることとなる。入力したレートで信号が FPGA まで到達していることを確認した。この検証を PS ボード上の８個の PP ASIC、256 チャンネルに対して行い、入力したレートで信号が FPGA まで到達していることを確認した（図 120）。

図 117: 信号処理機能試験のセットアップ

図 118: 信号処理試験の ChipScope 表示。1 カウントは 25 ns。PP ASIC1 の Channel A、Channel
B ともに 16 ビットを 16 進数表記で ﬀﬀ と表示されており、幅 25 ns の信号が 32 チャンネルで検知されている様子がわかる。

図 119: 信号処理試験の ChipScope 表示。1 カウントは 25 ns。図 118 のレンジを広げた。PPASIC1 の Channel A、Channel B ともに、400 カウント (100 kHz) ごとに信号が検知されている様子がわかる。

81

図 120: 信号処理試験の ChipScope 表示。1 カウントは 25 ns。上部から PP ASIC1 の Channel
A、Channel B–PP ASIC 8 の Channel A、Channel B となっている。全 PP ASIC の Channel
A、Channel B ともに 1 カウント分に 16 ビットを 16 進数表記で ﬀﬀ と表示されており、幅 25 nsの信号が 256 チャンネルで検知されている様子がわかる。

バイパス機能の試験
図 121 にバイパス機能試験のセットアップを示す。PP ASIC にレジスタを書き込む際、バイパスするかという設定を外部入力に依存させるように設定しておき、PS ボード上にある PP
ASIC のバイパス参照ピンに繋がる DIP スイッチの High と Low を切り替えた。DIP スイッチを High にするとバイパス機能が ON に、Low にするとバイパス機能を OFF にすることができ、バイパス機能を OFF にしたときは図 118、図 119 と同様の結果が得られる。バイパス機能がON になるように DIP スイッチを High にして信号を ChipScope で確認した。その他の測定のセットアップ、手法は先述の信号処理機能の試験と同じである。PP ASIC1 の Channel A にのみ信号を入力した時の結果を 122 に示す。サンプリングレートは 25 ns であり、200 カウント
ごとに信号の立ち上がり、立ち下がりが観測された。これは 100 kHz の信号であることを示す。
入力と同じパルス幅の出力を検出でき、期待通りの結果となった。

図 121: バイパス機能試験のセットアップ

図 122: バイパス試験の ChipScope 表示。1 個の PP ASIC の Channel A のみに信号を入力した。200 カウントごとに信号の立ち上がり、立ち下がりが起きている。

82
極性設定の試験
信号処理線の極性設定はその PP ASIC をワイヤー信号検知のために使うか、ストリップ信号
検知のために使うかを設定するために使用する。図 123 に極性設定試験のセットアップを記す。
この試験では ASD ボードと接続し、PP ASIC からテストパルスを放ち、ASD ボードで処理されて PS ボードに入力された信号を用いて試験を行なった。ASD ボードを経由した信号についての詳細は第 4.2.1 節を参照されたい。ASD から PS ボードに入力させる LVDS 信号のパルス幅は約 30 ns とし、信号は FPGA 内の ChipScope で測定した。PP ASIC にレジスタを書き込む
際、極性 (POL) の設定を外部入力に依存させるように設定しておき、PS ボード上にある PP
ASIC の POL 参照ピンに繋がる DIP スイッチの High と Low を切り替えた。DIP スイッチをHigh にすると POL を High に、Low にすると POL を Low にすることができる。デフォルトでは POL は Low で、前述の試験での信号処理では POL は Low としている。結果の ChipScope
波形を図 124 に示す。１カウントは 25 ns である。画面上部に出力を表示させている PP ASICの POL を Low に、下部に出力を表示させている PP ASIC の POL を High に設定した。想定信号タイミングを画像最上部に記した。幅 30 ns の PP ASIC への入力信号に対して POL が Lowの方では信号の立ち上がりで、POL が High の方では信号の立ち下がりで信号を検知している
様子がわかる。また、画面下部の PP ASIC について、DIP スイッチを切り替え、POL を Lowとすると受信信号タイミングが１カウント左に、画面上部の PP ASIC と同タイミングに移った。以上より、PP ASIC、PS ボードのデザイン通り信号処理線の極性を反転することができることを示した。

図 123: 極性設定試験のセットアップ

図 124: 極性設定試験の ChipScope 表示。画面最上部の想定信号タイミングに対して ChipScope
画面上部の POL が Low の PP ASIC では信号の立ち上がりで、下部の POL が High の PP ASIC
では信号の立ち下がりで信号を検知している様子がわかる。

83
マスク機能の試験
マスク機能はノイズの多いチャンネルに対して使用するが、信号検出効率を考慮してなるべ
く少ないチャンネルに使用したい。そのため、１チャンネルずつ制御できることを確認する必要がある。図 125 にマスク機能試験のセットアップを示す。SPI のレジスタ設定により、１個の PP ASIC の 1 つのチャンネルにのみマスクを設定した。PP ASIC から放ったテストパル
スを ASD で処理し、PP ASIC に信号を入力して FPGA 内の ChipScope で測定した。結果のChipScope 波形を図 126 に示す。１カウントは 25 ns である。テストパルスは PP ASIC の 16チャンネルに対して同時に入力されることになるが、マスクを設定した 1 チャンネルのみ信号が検出されなかったため、期待通りの結果を得た。

図 125: マスク機能試験のセットアップ

図 126: マスク機能試験の結果。ChipScope 表示。

4.1.10

消費電力の試験

PS ボード試作機に対して消費電力の測定を行なった。消費電力は実際の実験で必要な電源モ
ジュールのスペックと個数を見積もるために重要である。PS ボードの 3.3 V デジタル、3.3 V
アナログ、−3 V アナログ電圧を直流安定化電源で供給し、直流安定化電源で測定した電流値か
ら消費電力を算出した。図 127 にセットアップを示す。PS ボードに 16 枚の ASD ボードを接続
し、電圧を供給した。16 枚の ASD ボードのうち、４枚にはレモ出力コネクタを搭載したボードを使用した。3.3 V デジタル電圧は PS ボード上の素子に、3.3 V アナログ、−3 V アナログ電圧は主に ADC, DAC 関連の素子や ASD ボードに供給する。
1 電源
表 13 に 3.3 V デジタル電圧に対する結果を示す。３つの条件で消費電力を算出した。⃝

84
2 各素子に対して設定を行い、運用上の条件とした時、⃝3 最大の消費電力の条件とし投入時、⃝2 に対し⃝
3 の条件では PP ASIC のテストパルス電流源数を最大 (Channel A, Channel B
た。⃝
それぞれ 15) に設定し、SiTCP 関連のファームウェアを実装、SiTCP 用 SFP トランシーバー
2 で、現行実験での消費電力は 3 W となっており、高輝度 LHC でを装着した。実用上の条件⃝
は消費電力の上昇が見込まれる。
また、3.3 V アナログ、−3 V アナログ電圧の消費電力はそれぞれ 12 W, 2.7 W であった。現
行実験での実測値はそれぞれ 12 W, 2.8 W となっており、これらについては現在と同程度の消費電力となる。
以上の結果より、高輝度 LHC での PS ボードの運用では、新たな電源モジュールを用意する必要があると明らかにした。

図 127: PS ボード消費電力測定セットアップ

表 13: 3.3 V デジタル電圧の消費電力
条件

各素子の設定1 電源投入時⃝
2 運用上の条件⃝
3 最大の消費電力の条件
⃝

4.2

OFF
ON
ON

PP ASIC 電流源数 SiTCP 消費電力 (W)
0
0
30

OFF
OFF
ON

3.3
6.0
9.2

周辺ボードとの接続試験

本節では PS ボードと ASD ボード、JATHub ボードとの基本的な通信システムの確立に向け行なった試験について述べる。

4.2.1

ASD ボード

PS ボードと ASD ボードとの接続において、ASD の閾値電圧の設定、PS ボード上 PP ASIC
からのテストパルスの送信、受信について手法を確立し、動作を確認する必要がある。図 128 にASD ボードとの接続試験のセットアップを記す。PS ボードと ASD ボードを接続し、PP ASIC
から ASD にテストパルスを打ち、ASD 側でどれだけ減衰するかオシロスコープで波形を測定
して、信号が PP ASIC を介して戻ってくるかを ChipScope で見た。この時、PS ボードと ASD

85
ボードを繋ぐケーブルの長さは 1 m、PP ASIC から放つテストパルスは波高設定電流源数８、パルス幅は 3 µs に設定し、78.125 kHz のレートでテストパルストリガーを PP ASIC に送信した。さらに閾値電圧設定を変化させ、ASD の出力信号が変化する様子を測定した。また、信号ラインがワイヤー用かストリップ用かで設定が異なる。ワイヤー用の場合は ASD のに供給す
る閾値電圧はマイナス、PP ASIC の信号処理線、テストパルスの極性は Low となる。ストリップ用の場合は ASD に供給する閾値電圧はプラス、PP ASIC の信号処理線、テストパルスの極性は High となる。テストパルスの極性は Low で TPULSEA (TPULSEB) がポジティブロジッ
ク、 TPULSEA (TPULSEB ) がネガティブロジックとなり、High とした時それぞれ逆転する。ワイヤー用、ストリップ用の各場合について ASD の閾値をそれぞれ −300 mV, +300 mV
1 から⃝
5 を示
として検証を行なった。図 129 にセットアップの拡大図およびプローブした箇所⃝
す。ASD ボードでは差動信号のテストパルスをシングルエンドに変換して ASD チップに入力
し、アナログ出力とデジタル出力を得ることができる。プローブしたのはそれぞれ以下の５種類の信号である。
1 TPULSEA、PS ボード、ASD 接続口コネクタ（ケーブル接続なし）⃝
2 TPULSEA、ASD ボード、PS 接続コネクタ脚（ケーブル接続あり）⃝
3 ASD ボード、差動信号レシーバ出力部脚 (TL592B-5pin)⃝
4 ASD チップアナログ出力、レモ出力をオシロスコープに入力⃝
5 ASD チップデジタル出力、PS 接続コネクタ脚（ケーブル接続あり）⃝

図 130 にワイヤーでのオシロスコープ波形を示す。テストパルスが ASD ボードに到達した時の立ち上がりは約 2 ns であった。テストパルスのパルス幅に対して十分鋭い立ち上がりであり、実用上問題ないことを示した。
ストリップについても同様の測定を行い、極性が反転した波形を得た。

図 128: ASD ボード接続試験セットアップ

86

図 129: ASD ボード接続試験セットアップの拡大図。PP ASIC と ASD の付近を示す。

1 TPULSEA、PS ボード、ASD 接続口コネ⃝
クタ（ケーブル接続なし）

3 、緑色：⃝
4 、紫色：⃝
5 。信号入力の黄色：⃝
タイミングで ASD から信号を出している。

2 TPULSEA、ASD ボード、PS 接続コネク⃝
タ脚（ケーブル接続あり）

2 TPULSEA、ASD ボード、PS 接続コネク⃝
タ脚（ケーブル接続あり）の立ち上がり部。
立ち上がりは約 2 ns。

図 130: ASD ボード接続試験での各部の波形。

87
4.2.2

JATHub ボード

PS ボードと JATHub ボードとの接続では、PS ボードファームウェアの FPGA とフラッシュ
メモリーへの書き込み、PS ボードからの救難信号に呼応したファームウェアリセットと GTXのリセット信号の受信を確立する必要がある。JATHub ボードとの接続で用いる計 8 種の信号のうち、第 4.1.5 節の PS ボード単体試験 JATHub ボードとのインターフェースの試験に含めなかった FPGA の書き込みに関わる 5 種についての動作と、残り３種も用いた実践的な PS ボー
ド FPGA の再書き込みについて試験を行なった。図 131 に接続試験のセットアップ画像を示す。

図 131: JATHub ボード接続試験セットアップ写真。画像右側の机上に２枚の PS ボードを画像
左側のラック内に JATHub ボードを設置し、１枚の PS ボードにつき２本の LAN ケーブルで接続した。

JATHub ボードから PS ボードへのファームウェア書き込み試験
図 132 に JATHub ボードから PS ボードへのファームウェア書き込み試験のセットアップを示
す。PC の Vivado 2020.1 からネットワーク経由で JATHub ボードにアクセスし、JATHub ボー
ドを経由して PS ボード FPGA のファームウェアを書き込んだ。具体的には、PS ボードに予めLED が点灯するファームウェアを書いておき、JATHub を経由して LED が点滅するファーム
ウェアを書き込んだ。LED の動作が変更したことを以てファームウェアの書き込みに成功したと判断し、期待通りの結果を得た。また、PS ボードのフラッシュメモリーについても同様の検証を行い、フラッシュメモリー内ファームウェアの書き換わりを確認した。

図 132: JATHub ボードからの PS ボードファームウェア書き込みセットアップ

88
PS ボード FPGA の再書き込み試験
図 133 に PS ボード FPGA の再書き込み試験のセットアップを記す。実際の実験時の２ボー
ド間のやりとりは1. ファームウェアが書き込まれている時は常に MONITOR 線で 40.079 MHz クロックを PS
ボードから JATHub ボードに送り続ける。JATHub ボードでシステム同期を常時モニターする。
2. PS ボードに異常が発生した時、単パルスの救難信号 (RECREQ ) を PS ボードから JATHub
ボードに送信する。
3. JATHub ボードは救難信号を検知すると、PS ボードにファームウェアリセット信号 (PROGRAM )を送信する。
4. ファームウェアリセット信号を受けた PS ボードは PS ボード上のフラッシュメモリーより
ファームウェアをダウンロードする。ファームウェアを再書き込みしている間は MONITORのクロック信号は出ない。
5. PS ボードファームウェアの再書き込みが終了し、MONITOR クロック信号が JATHub
ボードへ届くと、GTX リセット信号 (GTXRST ) を送信し、PS ボードの GTX をリセットする。となっており、この動作を再現した。
この試験では、PS ボード上のクロックから 40 MHz クロックを生成し、MONITOR 信号として送信、ボタンスイッチを押すと 25 ns の単パルスの RECREQ 信号を JATHub ボードに送信するようにし、JATHub ボードは RECREQ を受けてすぐに PROGRAM 信号を、10 秒後に GTXRST を PS ボードに送信するようにした。PS ボードでは PROGRAM 信号を受けるとファームウェアの再書き込みが行われ、GTXRST を受けるまでには新しいファームウェア
が書き込まれた状態となっており、GTXRST を受けると LED が点滅するようにした。期待通りの一連の流れを確認し、PS ボード FPGA の再書き込み試験は成功したと判断した。

図 133: JATHub ボードを用いた PS ボード FPGA の再書き込み試験セットアップ

89

4.3

PS ボード試作機性能試験まとめ

PS ボード試作機の試験で示した項目をまとめる。
8 つの PP ASIC に対して、ボード設計通りにレジスタを設定できることを確認した。全 256
チャンネルに対して LVDS 信号を受信し、遅延回路、陽子バンチ識別回路で処理を行い、FPGAに信号を送信できることを確かめた。
PS ボードで受けた信号を SL ボードに送るための 2 レーンの SFP+トランシーバーを 8 Gbps
で動作させた。転送における位相と閾値電圧をスキャンし、実際の動作で使用する位相、電圧で十分エラーが起きない領域が確保できていることを確認した。また、実際の実験で用いる電圧、クロックの位相で長時間運転し、BER は 1.327 ×10−11 以下であった。
Si5345 の設定システムを確立し、動作させた。素子にクロックを供給する全ての出力で２種類の基準クロックと同期したクロックを出力させることに成功し、チャンネル間の立ち上がりのタイミングのばらつきは 0.2 ns 程度以下であった。また、Si5345 出力と PS ボードのインピー
ダンスの一致を修正する必要があることを示し、次作では改善する。
さらに、PS ボードの動作に必要な信号線に実用条件を想定した信号を送受信し、正常に動作することを示した。
PS ボードの消費電力を測定し、3.3 V デジタル電圧消費電力は、現行のものに比べて２倍程度に増加し、新たに電源モジュールを設置する必要があると示した。
PS ボードを ASD ボード、JATHub ボードと接続した。ASD ボードとの接続では、FPGAから PP ASIC にテストパルストリガー信号を送信し、PP ASIC から ASD ボードにテストパルスを送信し、PP ASIC で ASD で処理した信号を受信、処理して FPGA で全チャンネルの信号を観測することに成功した。テストパルスの立ち上がりは約 2 ns であり、実用上十分鋭いことも示した。この動作は実際の試験で用いる動作と同じものであり、現在のデザインでテスト
パルスを運用可能であることを示した。JATHub ボードとの接続では、JATHub ボードを介して PS ボードの FPGA とフラッシュメモリーにファームウェアを書き込んだ。さらに、PS ボー
ドから JATHub ボードへのモニタリング信号の送信や、救難信号の送信に対応した PS ボード
ファームウェアの再書き込みと GTX リセット信号の受信を行い、実用動作システム体系の構築に成功した。
以上の通り PS ボード試作機に対し、ボード上素子の制御倫理の構築と実装を行い、ASD ボー
ド、JATHub ボードとの接続を確立した。

90

5

まとめと今後の展望

ヒッグス粒子の精密測定や、新物理の発見を目指し、2027 年から高輝度 LHC-ATLAS 実験が開始される予定である。LHC 加速器の高輝度化による興味のある事象の発生頻度向上に対応
し、ATLAS 検出器のアップグレードを行う。トリガー系では、ハードウェアトリガーのレート
を 100 kHz から 1 MHz に増強し、トリガー処理時間を 2.5 µs から 10 µs に延長することで、事象選別を効率化する。
エンドキャップ部ミューオントリガー検出器 TGC では、読み出し回路を刷新し、高速飛跡再構成によるより高性能なトリガー判定を導入する。40 MHz 陽子衝突バンチ識別回路は新しく開発する TCG 読み出し回路のうち最も検出器の近くに位置する。本研究では、40 MHz 陽子衝突バンチ識別回路を構成する PP ASIC と PS ボードの性能を評価した。以下にそのまとめを記す。
PP ASIC は、全 32 万チャンネルの信号に対し、チャンネル間の遅延時間を補正し、信号を40 MHz で発生する陽子・陽子衝突と対応させる。そのために、1 ns 以下の刻み幅と 40 ns 以上のダイナミックレンジを持つ可変遅延回路や、信号を陽子バンチ衝突と対応させる BCID 回路などが要求される。PP ASIC 実機に対し、可変遅延が 0–80 ◦ C の温度範囲と 10 % の電圧範囲で要求を満たすことを確認し、遅延刻み幅 0.99 ns でダイナミックレンジ 46 ns となることを示した。さらに BCID 回路のゲート幅設定、テストパルス送信設定なども高輝度 LHC で使用可
能な機能を持つことを示した。また、消費電力については、現行の PP ASIC に比べ、1/5 以下となることを示した。この時点で PP ASIC 実機 200 個に対し手動品質試験を行い、歩留まり
は 99.5 % であった。
PP ASIC 実機が高輝度 LHC の要求を満たすことを示せたため、2019 年に量産品 25000 個の生産を行った。25000 個の中には、ウエハー特性やワイヤーボンディングなどによる不良品が一定数混ざっていると考えられたため、PP ASIC の全機能検証を自動で 1 個あたり 2 分以内に行うシステムを構築した。FPGA を搭載した試験ボード上で PP ASIC への信号送受信や電圧測定を行い、接続した PC で動作を管理することで非常に簡単に試験を行えるパッケージとした。データ取得時、判別時に詳細なログを保存することで、後の解析をスムーズに行うことができる設計とした。また、PP ASIC コネクタが歩留まり評価の不安定性の原因となりうることを明らかにした。2020 年 12 月までに試験を終えている PP ASIC で 11895 個の良品を得た。実際の実験では 11472 個を使用予定なので、必要な個数を確保できた。PP ASIC パッケージと相性の良いコネクタを使用した期間のデータで歩留まりを算出し、96 % であった。2021 年度初頭までに全 PP ASIC の検査を終える予定である。
また、PP ASIC 実機を搭載した PS ボードの初めの試験機を評価した。PS ボードは PP ASICや FPGA、光トランシーバーなどを搭載したプリント基板で、１枚につき 256 チャンネル、全1434 枚で 32 万チャンネルをカバーする。光トランシーバー１個あたり 8 Gbps の転送レートで後段回路に全チャンネルの信号を高速転送する機能が求められる。PS ボードの FPGA に PP
ASIC や Si5345 などを制御する論理を構築して実装し、修正必要な点を示すとともに、各素子を実用上の条件で制御できることを確認した。また、実際に用いる電圧とクロックの位相で長時間運転し、ビットエラーレートは 1.327 ×10−11 以下であった。さらに ASD ボードや JATHub
ボードと接続試験を行った。ASD ボードへのテストパルスの送受信や、JATHub ボードを介した FPGA の再書き込み試験を成功させ、基本的な通信システムを確立した。
以上により、PP ASIC 実機が要求を満たすことを実証し、PS ボード試作機が期待通りに動作することを示した。今後、PS ボードの量産、ソフトウェアの構築を行う。ASD ボード、JATHub
ボード、SL ボードを接続し、PS ボードのクロックタイミングを合わせながら、ASD ボードからの信号を SL ボードに転送する試験を行うことで、システムレベルでの検証も行う。また、

91
Run 3 実験期間に ATLAS 検出器エリアに PS ボードを設置し、検出器の信号を SL ボードまで読み出す実際の実験とほぼ同じ条件の試験も計画している。これらの試験や実際の実験時にも本研究で確立した素子の制御手法が用いられる。本研究により、高速ミューオン飛跡再構成による事象選別に不可欠な TGC 検出器の信号処理の実現が確実になった。

92

A

PP ASIC の測定結果

A.1

自動品質試験結果ヒストグラム

第 3.2.11 章で示した自動品質試験での結果ヒストグラムのうち、本文に記載しなかったテ
ストパルス測定の残り３項目について結果を示す。図 134 に TPULSEB の結果を、図 135 に
TPULSEA の結果を、図 136 に TPULSEB の結果をそれぞれ示す。
TPB2
TPB0
11867
7.491
1.005

EntriesMean
Std Dev

4000
3500
3000

Number of chips

Number of chips

TPB0

4500

2500

TPB2
11867
246.6
4.282

EntriesMean
Std Dev

5000
4000
3000

2000
2000

1500
1000

1000

500
0
0

2

4

6

8

10

12

0
200 210 220 230 240 250 260 270 280 290 300
height of TP [mV]

14 16 18 20
height of TP [mV]

電流源数 0電流源数 2
TPB15
TPB8
11867
962.7
16.32

EntriesMean
Std Dev

3000
2500
2000

Number of chips

Number of chips

TPB8

TPB15
11867
1791
28.11

EntriesMean
Std Dev

2500
2000
1500

1500
1000

1000

500

500
0

860 880 900 920 940 960 980 1000 1020 1040
height of TP [mV]

電流源数 8

0
1600

1650

1700

1750

1800
1850
1900
height of TP [mV]

電流源数 15

図 134: TPULSEB の各電流源数での換算電圧の 11867 個測定ヒストグラム。電流源数 0, 2, 8,
15 に対する結果を示す。

93
TPAb2
TPAb0
11867
7.558
1.014

EntriesMean
Std Dev

4000
3500
3000

Number of chips

Number of chips

TPAb0

4500

2500

3500
3000
2500
2000

2000
1500

1500

1000

1000

500

500

0
0

TPAb2
11867
7.624
1.009

EntriesMean
Std Dev

4000

2

4

6

8

10

12

0
0

14 16 18 20
height of TP [mV]24電流源数 061012

14 16 18 20
height of TP [mV]

電流源数 2
TPAb15
TPAb8
11867
7.828
1.019

EntriesMean
Std Dev

4500
4000
3500
3000

Number of chips

TPAb8

Number of chips

8

TPAb15
11867
8.059
1.008

5000

EntriesMean
Std Dev

4000
3000

2500
2000

2000

1500
1000

1000

500
0
0

2

4

6

8

10

12

0
0

14 16 18 20
height of TP [mV]2

電流源数 8

4

6

8

10

12

14 16 18 20
height of TP [mV]

電流源数 15

図 135: TPULSEA の各電流源数での換算電圧の 11867 個測定ヒストグラム。電流源数 0, 2, 8,
15 に対する結果を示す。

TPBb2
TPBb0
11867
7.573
1.006

EntriesMean
Std Dev

4000
3500
3000

Number of chips

Number of chips

TPBb0

4500

3500
3000

2500

2500

2000

2000

1500

1500

1000

1000

500

500

0
0

2

4

6

8

10

12

0
0

14 16 18 20
height of TP [mV]

TPBb2
11867
7.641
1

EntriesMean
Std Dev

4000

2

4

電流源数 061012

14 16 18 20
height of TP [mV]

電流源数 2
TPBb15
TPBb8
11867
7.82
1.003

4500

EntriesMean
Std Dev

4000
3500
3000

Number of chips

TPBb8

Number of chips

8

TPBb15
11867
8.037
1.009

5000

EntriesMean
Std Dev

4000
3000

2500
2000

2000

1500
1000

1000

500
0
0

2

4

6

8

10

12

電流源数 814 16 18 20
height of TP [mV]

0
0

2

4

6

8

10

12

14 16 18 20
height of TP [mV]

電流源数 15

図 136: TPULSEB の各電流源数での換算電圧の 11867 個測定ヒストグラム。電流源数 0, 2, 8,
15 に対する結果を示す。

94

参考文献
[1] LHC Higgs Cross Section Working Group Collaboration, D. de Florian et al., Handbookof LHC Higgs Cross Sections: 4. Deciphering the Nature of the Higgs Sector, FERMILABFN-1025-T, Oct. 2016.
[2] The ATLAS Collaboration, A combination of measurements of Higgs boson production√
and decay using up to 139 fb−1 of proton-proton collision data at s = 13 TeV collectedwith the ATLAS experiment, ATLAS-CONF-2020-027, Aug. 2020.
[3] Projections for measurements of Higgs boson signal strengths and coupling parameterswith the ATLAS detector at a HL-LHC, ATL-PHYS-PUB-2014-016, CERN, Geneva, Oct.
2014.
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[5] ATLAS Collaboration, ATLAS photos, http://atlasexperiment.org/photos/.
[6] 川口智美, 高輝度 LHC-ATLAS 実験に向けたパターンマッチングを用いた TGC 飛跡トリガーの開発, 修士論文, Aug. 2018.
[7] ATLAS Collaboration, ATLAS
CERN/LHCC 97-22, June 1997.

Muon

Spectrometer

Technical

DesignReport,[8] 竹本享史, ATLAS 実験ミューオントリガーシステム用 LSI の開発と統合評価テスト, 修士
論文, 2004.
[9] ATLAS Collabration, Technical Design Report for the Phase-II Upgrade of the ATLASTDAQ System, CERN-LHCC-2017-020, Sep. 2017.
[10] ATLAS Collaboration, G. Aad et al., The ATLAS Experiment at the CERN Large Hadron
Collider, JINST 3 , 2008, S08003.
[11] ATLAS Collabration, Technical Design Report for the Phase-II Upgrade of the ATLAS
Muon Spectrometer, CERN-LHCC-2017-017, 23, Sep. 2017.
[12] Osamu Sasaki, Amplifer-Shaper-Discriminator ICs and ASD boards, 1999.
[13] The ATLAS Collaboration, Document for PS Board Preliminary Design Review, 2019.
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[15] 稲熊勇人, 高輝度 LHC-ATLAS 実験エンドキャップミューオントリガーの実機前段回路の開発, 修士論文, 2020.
[16] 宿谷琴子, 高輝度 LHC-ATLAS 実験に向けたエンドキャップミューオントリガーのための
高速データ転送回路の開発, 修士論文, 2017.
[17] フリー百科事典『ウィキペディア (Wikipedia) 』, シリアル・ペリフェラル・インタフェース,
https://ja.wikipedia.org/wiki/シリアル・ペリフェラル・インタフェース, (参照 2020-01-07).