固定電位層を導入した次世代 X 線天文用 SOI ピクセル検出器の研究
京都大学大学院 理学研究科 物理学第二教室 宇宙線研究室
原田颯大

● 研究背景近年の研究で、銀河中心に超巨大質量ブラックホールが普遍的に存在する事が判明したが、その進化の過程や起源は謎に包まれている。ブラックホールなど多くの天体は、広帯域で X 線を放射するため、 詳細な性質の解明には広帯域 X 線観測 (0.5‒80 keV) が必要となる。しかし、~ 10keV 以上の帯域では、 高エネルギー粒子起因の非 X 線バックグラウンド (NXB) が高いという問題がある。我々は広帯域かつ高感度の X 線観測実現に向け、次世代 X 線天文衛星計画「FORCE」を推進している (図 1)。問題の NXB は、検出器の周りをアクティブシールドで囲み、反同時計数法を用いて除去することを検討している。アクティブシールドは、アンチカウン

図 1. FORCE 衛星。

タと放射線シールドを兼ねたもので、材質は BGO シンチレータを想定している。衛星軌道上でアクティブシールドは ~ 10 kHz で反応すると考えられているので、反同時計数法を行う検出器には宇宙線の到来頻度よりも十分早い 10 μs 程度もしくはそれ以上の時間分解能が求められる。しかし、現行の主力 X 線検出器 CCD は時間分解能が数秒と遅いため、反同時計数法を用いることが出来ない。

● 次世代 X 線撮像分光器「XRPIX」の開発
我々は広帯域かつ高感度の X 線観測に向け、優れた時間分解能を有する次世代 X 線撮像分光器「XRPIX」を開発している。XRPIX は、Silicon On Insulator (SOI) 技術を用いた検出部・読み出し回路一体型の半導体ピクセル検出器である (図 2)。SOI 技術とは 2 枚のシリコンウェハーを絶縁層を挟んで一体化させる技術である。比抵抗の異なる 2 枚のシリコンウェハーを一体化できるので、我々の場合、センサー部はより空乏層を広げるために高比抵抗のシリコンを、回路部は高速動作のために低比抵抗のシリコンを用いている。

p+Si sensor layer …

X-ray

Back-Bias Voltage (Vb)〜〜〜〜〜

Back side+~+ +- --

Buried n-well (BNW)n+BOX (Buried Oxide)…
(0.2 µm)

circuit layer …
(8 µm)

Front side

1 pixel size

図 2. XRPIX の模式図。

1p type Si substrate(fully depleted)~XRPIX 最大の特徴は、読み出し方法にある。XRPIX は、ピクセル毎に読み出し回路・トリガー回路を搭載している。そのため「フレーム読み出し」と 「イベント駆動読み出し」という 2 種類の読み出し方法を行うことが出来る。フレーム読み出しでは、入射イベントの有無に関わらず、露光・読み出し・リセットのサイクルを繰り返して、特定の領域を一定間隔で読み出す。これはCCD 検出器の読み出し方と類似している。一方、イベント駆動読み出しでは、X 線が入射し、トリガー閾値を超えたピクセルの読み出しを行う。イベントを検出したタイミングでヒットしたピクセルのみを読み出すことが出来るため < 10 µs の高時間分解能を実現できる。この 10 µs という時間分解能は、現在主流の CCD に対して 5 桁、欧米で開発中の高速 Active Pixel Sensor に対しても 3 桁高く、世界で、京大を中心とする日本グループのみが実現に成功している。
先行研究においてイベント駆動読み出しでのスペクトル性能が、フレーム読み出しに比べ著しく悪化することが分かった (図 3)。これは回路と読み出しノード間に寄生容量が存在し、トリガー信号が寄生容量を介してアナログ信号に干渉する事が原因であった (図 4)。これは、XRPIX を開発していく上で大きな問題である。
(a)

(b)

フレーム読み出し(a)200

TRIG_OUT

241Am

イベント駆動読み出し

(b)
1500

13.9 keV

241Am

1250

Event Assert“observation” signal level
Analog Signal
1000

ΔE ~ 400 eV

17.8 keV(FWHM)

100

寄生容量BNW

1. large negative pulse(~350 mV)

3. long logic conversion time(~3 μs)9.7 keV

絶縁層

9.7 keV
500

50

回路層

2. change in signal level“real” signal level
ΔE ~ 1300 eV
X-ray injection
17.8 keV(FWHM)
4. change in analog signal
750
Counts/bin

Counts/bin

150

13.9 keV

250

00

100

200

300

400500センサー層

logic converting timing

4 μs/div
600

0900

1000

Pulse Height [ADU]

1100

1200

1300

1400

1500

Pulse Height [ADU]

図 4. 回路と読み出しノード間に存在する寄生容量のイメージ。

図 3. 従来の素子 (XRPIX3b ) で取得した X 線スペクトル。

● Double SOI 構造を持つ素子 XRPIX6bD
寄生容量を抑制する方法に、センサー層と回路層の間にシールド層を導入することが考えられる。そこで我々は、絶縁層中に新たに固定電位層を導入した、Double SOI 構造を持つ素子
XRPIX6bD の開発を行った (図 5)。私は、本論文において XRPIX6bD の基礎性能評価をすべて主導して行った。XRPIX6bD でスペクトルを取得し、評価した結果、フレーム読み出しとX-ray

イベント駆動読み出しで同等の性能を得るこp+

Si sensor layer…
(66 µm)とに成功した (図 6)。今回イベント駆動読み出しで達成した、エネルギー分解能 360 eV

Back-Bias Voltage (Vb)〜〜〜〜〜

Back side+~Buried n-well (BNW)+ +- --p type Si substrate(fully depleted)

Buried p-well (BPW)

BOX (Buried Oxide)+ middle Si…
(0.45 µm)

(FWHM at 6 keV) は過去最高性能である。

circuit layer

その一方で、スペクトルの低エネルギー側(8 µm)…
Front sideに大きなテール成分が見られることを発見し

Vms

Vms

1 pixel size (36 µm)

た。この問題を、実験及びシミュレーション

図 5. XRPIX6bD の模式図。

2~

−60℃,
Front-side illumination
フレーム読み出し
13.9 keV

57−15℃, −60℃,
Front-sideillumination
Front-sideillumination
イベント駆動読み出し

Co
Am

700

57

57

Co

Co
Am

13.9 keV 241Am

CoAm

241

241

600

600

500

500

Counts/bin

400

17.8 keVCounts/bin

Counts/bin

57500600

ΔE ~ 245 eV400 (FWHM)
ΔE ~ 430 eV(FWHM)

17.8 keV

ΔE ~ 355 eV
ΔE ~ 360 eV400 (FWHM)(FWHM)
300

200200400 ΔE ~ 475400eV

ΔE ~ 495 eV(FWHM)(FWHM)

300

ΔE ~ 615 eV
ΔE ~ 525 eV(FWHM)(FWHM)

300

20020020.8 keV100100

ΔE ~ 650eV
ΔE ~ 755 eV(FWHM)(FWHM)

200
100

20.8 keV
0

6.4 keV

600

241

600

0℃, Front-side
illumination−15℃, Front-side
illumin

700

800

Counts/bin

6.4 keVCounts/bin

8000200400600

80001000020000200400Pulse Height [ADU]400600600
800

800
100001000020000400200600
400800600

1000800

Pulse HeightPulse[ADU]
Height [ADU]

Height [ADU]
Pulse HeightPulse[ADU]

Back-sideillumination−15℃, −60℃,
Back-sideillumination
0℃, Back-side
illumination
Back-sideillumination−15℃, Back-side
illumin
図7006. −60℃,
XRPIX6bD
で取得した
X 線スペクトル。左図:
フレーム読み出しで取得。
500
600
600
200CoCoCoCo
右図: イベント駆動読み出しで取得。
AmAmAm
Am57575757241241241241

600

500

500

400

を用いて検証を行い、センサー層と絶縁層の界面付近で電荷が失われている可能性を示した。
150500400(FWHM)

ΔE ~ 345 eV
ΔE ~ 360 eV(FWHM)
300300 (FWHM)● Pinned Depleted Diode 構造を持つ素子 XRPIX6E
300

ΔE ~ 425 eV

300

ΔE ~ 610 eVCounts/bin

400 ΔE ~ 245 eVCounts/bin

Counts/bin

Counts/bin

Counts/bin

400

ΔE ~ 515 eV
100ΔE ~ 525 eV(FWHM)(FWHM)
200

ΔE ~ 540 eV(FWHM)
ΔE ~ 650eV(FWHM)
前節の XRPIX6bD の研究成果に基づき、私達は、共同研究者と協力し、固定電位層を絶縁層のΔE ~ 860 eV(FWHM)(FWHM)
200200(FWHM)

200

中ではなく、センサー層と絶縁層の界面に設けた Pinned Depleted Diode (PDD 構造) を持つ素50サー層と絶縁層の界面を覆うように固定電位
00200400600800100100100

子 XRPIX6E を新たに開発した (図 7)。セン

01000

10002000

0200400
600X-ray1000
800400600800
Back side
Height [ADU]
Pulse HeightPulse[ADU]

層を導入することで、静電シールドの役割をp+

Si sensor layer…
(200 µm)持たせながら、界面から生じる暗電流を抑制+~
BNW2 BNW1 n+できるなど様々な利点が期待できる。 私は、

01000

002000(Vb)Back-Bias
Voltage

200400

BPW1 BPW2400600

600
800

800
1000

Height [ADU]
Pulse HeightPulse[ADU]〜〜〜〜〜

Pulse Height [ADU]p type Si substrate(fully depleted)+ +- --~p+BOX(Buried Oxide)…
(0.2 µm)

本論文における XRPIX6E の評価、解析のcircuit layer

全てにおいて、主導的役割を果たしている。

(8 µm)…
Front side

XRPIX6E を評価した結果、イベント駆動

VBPW

VBPW

1 pixel size (36 µm)

読み出しで XRPIX6bD の性能を大幅に上回

図 7. XRPIX6E の模式図。

るエネルギー分解能 225 eV (FWHM at 6 keV)を実現し、FORCE 衛星搭載の要求を「初めて」満たすことに成功した。また、XRPIX6bD で見られていた大きなテール成分の抑制にも狙い通り成功した。
イベント駆動読み出し−15℃,−60℃,
Front-side
illumination
Front-side
illumination
1250

800

1000

17.8 keV

ΔE ~ 240 eV(FWHM)
ΔE ~ 400 eV(FWHM)

400200600

57241241

CoAm

13.9 keV

500200250

400

17.8 keV

0200400600

800

600

ΔE ~ 235 eV
ΔE ~ 425300eV(FWHM)(FWHM)
400

ΔE ~ 430 eV
ΔE ~ 420 eV(FWHM)(FWHM)

20020020.8 keV
0500

800

ΔE ~ 225 eV
ΔE ~ 260
750 eV(FWHM) (FWHM)

400

CoAmCoAm

01000

020000Pulse Height [ADU]100200
400

400
600

600
800

800
1000

10000020000

Back-sideillumination−15℃,−60℃,
Back-sideillumination−60℃, Back-side illumination

1000800−15℃, Back-side
illumi
0℃, Back-side
illumination
400

5757241

241

241

241

3600

CoAm

150300

ΔE ~ 240 eV
ΔE ~ 270 eV(FWHM)
400(FWHM)Counts/bin

400

Counts/bin

Counts/bin

Counts/bin

800
600

57300

500

ΔE ~ 260 eV(FWHM)

600
400

57500

300

400
200

Pulse HeightPulse[ADU]
Height [ADU]

Height [ADU]
Pulse HeightPulse
[ADU]

800
200
700
図7008. XRPIX6E で取得した X 線スペクトル。左図:
フレーム読み出しで取得。
Co
Co
CoAmAmAm
右図:
イベント駆動読み出しで取得。 600
600

400

ΔE ~ 630ΔE
eV~ 445 eV(FWHM)(FWHM)

20.8 keVCounts/bin

600Counts/bin

Counts/bin

800

57241

Counts/bin

1000

60057

Counts/bin

CoAm

241

13.9 keV

1000

6.4 keV57

6.4 keV

0℃, Front-sideillumination−15℃, Front-sideillumi

1000

1500

1200

Counts/bin

フレーム読み出し−60℃,
Front-side illumination

1200

ΔE ~ 260 eV(FWHM)

100 ΔE ~ 460
200eV(FWHM)

● XRPIX6E で見つかった新たな問題
非常に優れた性能を実現した XRPIX6E であるが、ある特定の条件下でしか X 線を検出することが出来ないという問題を、私は新たに発見した。PDD 構造には Double SOI 構造にない利点が多く存在することが、本論文で明らかになった。本論文の結果から、今後の SOI 検出器は PDD構造に移行していくと考えられる。その時、特定の条件下でしか動作しないというのは、非常に問題である。そこで、私はこの問題の原因追求を行った。
様々な実験・シミュレーションを行い、検討した結果、ピクセル周辺部に形成していた構造が、ピクセル部の電位分布に影響を与えることで、問題が発生していたことを突き止めた。この問題は
XRPIX6E と同様の構造を持つ素子を開発する限り、今後も起こりうる。

● PDD 構造の改良と今後に向けてそこで我々は共同研究者と共に、従来の PDD 構造のメリットは残しつつ正常に動作可能な新た(a) XRPIX6E での PDD 構造

な PDD 構造の提案を行った (図 9)。シミュレーション等を用い、検証を行った結果、正常に動作
V
V
DET

VBPW_RINGBIAS

VBNW_RINGVBPW_PIX Vsense-node

GND

Vsense-nodeVsense-node

することが期待できることを示した。提案した構造の有用性が認められ、この構造は SOIPIX グ
BPW

BPW

BPW2
BNW2

ループ全体に取り入れられることとなった。現在、この構造をもとにした素子製作が各所で進め
I/O Buffer

Peripheral Circuit

Pixel Arrayられている。当然我々も、新たな PDD 構造を持つ素子「XRPIX8」のプロセスを現在進めている。
p−−

p+(a) 従来の PDD 構造(b) 今回提案する PDD 構造
Vback(a) XRPIX6E での PDD 構造
VDET

VBIAS

VBPW_RINGVBNW_RING(b) 我々が提案する新 PDD 構造

VBPW_PIX Vsense-node

GND

Vsense-nodeVsense-node

VDET

VBNW_IO

BPW

BPW

BNW

BPW2
BNW2

I/O Buffer

Peripheral Circuit

Pixel Arrayp−−

Vsense-node

BPW

BNW

pstop

I/O Buffer

Vsense-node

VBPW_PIX

BNW3

Guard Ring

p+pstop
Peripheral Circuit

BPW2
BNW2

Dummy Pixel

Pixel Arrayp−−

p+VbackVback(b) 我々が提案する新 PDD 構造
VDET

VdummyVBNW_periV
図 9. (a) 従来のPDDV 構造の模式図。(b)
今回提案する、新たな PDD 構造の模式図。
V

VBNW_IO

dummy

BNW

I/O Buffer

Vsense-node

BPW

BNW
BNW3

Guard Ring

Vsense-node

BPW_PIX

BNW_peri

pstop

pstop
Peripheral Circuit

Dummy Pixel

BPW2
BNW2

Pixel Array

本研究における申請者の主な寄与
p+p−−

XRPIX の基本構造、実験環境、解析プログラムの土台は、今までの先輩方の研究成果の上に成り立っている。Double SOI 構造の素子 XRPIX6bD は先行研究をもとに開発されたものである。その XRPIX6bD 素子の性能評価、解析プログラムの改良、発見した問題の検証のほぼ全てを私が行った。PDD 構造を持つ素子
XRPIX6E に関しては、動作条件の確立、性能評価、問題の発見、シミュレーションを用いた検証に至るまで、私一人で成し遂げた成果である。PDD 構造の改良に関しては、私が行った検証実験をもとに、指導教員の鶴先生、静岡大学の川人先生をはじめとした川人研究室の皆様、KEK の新井先生、倉知先生らと議論を重ねることで実現した。新しい PDD 構造の検証シミュレーションは、私がひとりで行った。新しい PDD 構造は今後、我々だけでなく、幅広い分野で応用が期待できる。XRPIX6E が正常に動かない問題に関しては、今までに類似した問題が見つかっていないため、全てが未知の現象であった。そのため、自分自身で考え、問題解決の道筋を見つける必要があり、それに必要な大量の検証実験は全て私が行ったものである。この事は、特に苦心した点として挙げたい。
Vback4