カスタム コンピュート- 要求毎に最適化

Architect your ambition

Takaaki Akashi, Country Manager - JapanJun 26, 2023

コダシップ概要• 2014年設立• 独ミュンヘン本社• 約200名の社員• ヨーロッパで開発• グローバルなオフィス展開• プロセッサ・ソリューション企業•

創設メンバー• “カスタム コンピュート”を可能に!
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ウェビナー: RISC-Vに関する誤解のトップ10
1.

Linuxがオープンソースのオペレーティングシステムであるように, RISC-Vはオープンソースのプロセッサである

2.

すべてのRISC命令セット・アーキテクチャ(ISA)は同等です3.

新しいオープンなRISC-Vを選ぶより, 確立されたベンダ固有のISAを選ぶ方が安全なビジネス判断です4.

RISC-V ISAは, 安いから人気が出ているだけです5.

ベンダ固有ISAのソフトウェアのエコシステムは, 断片化しない

6.

モジュール化されたRISC-Vは断片的なソフトウェア・エコシステムとなる

7.

RISC-Vは組み込み用途にしか向かない

8.

RISC-Vは, ベンダ固有ISAほど安全ではない

9.

RISC-Vは常にベンダ固有ISAの性能とエコシステム堅牢性を追いかけるだけ

10. 以上の点から, RISC-Vが支配的なISAになることはありえない

見逃した方へ: 録画があります
https://attendee.gotowebinar.com/recording/6855805075368559965© 2023 Codasip. All rights reserved.

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1. Linuxがオープンソースのオペレーティングシステムであるように,
RISC-Vはオープンソースのプロセッサである
RISC-V is an open-source processor, like Linux is an open-source operating system.

Linux has a single master open-source code base you can download, while RISC-V isan open of the hardware/software interface for which there are many different
imspecificationplementations. A better analogy than Linux is Ethernet, since both
Ethernet and RISC-V are free and open specifications.

Linuxには、ダウンロードできる単一のマスターオープンソースコードベースがありますが、RISC-Vは、さまざまな実装があるハードウェア/ソフトウェアインターフェイスのオープン仕様です 。RISC-V はEthernetのよう に自由 でオ ープンな 仕様で あるた め 、Linuxよ りも
Ethernetの歴史が参考になります。

Before the Ethernet standard, companies had their own proprietary local area
networks (LANs): Apple AppleTalk (1985), Datapoint ARCNET (1977), Digital Equipment
Corporation DECnet (1975), IBM Token Ring (1984), Xerox Ethernet (1974), and so on. In
1980 Digital Equipment Corporation, Intel, and Xerox (“DIX”) joined forces to create alocal network standard based on Ethernet. They also created an organization—IEEE
802.3 working group—that has advanced the Ethernet standard over the past four
decades.

Ethernet規格が登場するまでは、Apple社AppleTalk(1985年)、Datapoint社ARCNET(1977年)、Digital Equipment Corporation社DECnet(1975年)、IBM社Token Ring(1984年)、
Xerox社Ethernet(1974年)など、企業独自のローカルエリアネットワーク(LAN)が存在していました。1980年、Digital Equipment Corporation社、Intel社、およびXerox社(「DIX」)が協力して 、Ethernetに基づくローカルネットワーク標準を作成しました 。また、彼らは
IEEE802.3ワーキンググループを創設し、現在まで過去40年間にわたりEthernet規格を発展させてきました。

Ethernet made rapid advances in cost and performance because many companies
could build network products that ran the same software stack on top of the
Ethernet standard. While you can design your own Ethernet switches and there could
be open hardware designs to download, many simply buy switches that meet the
Ethernet standard. A decade after the creation of the “DIX” standard, Ethernet
became the dominant networking technology. Today, proprietary LANs are practicallyextinct. Does anyone miss them?

Ethernetは、多くの企業がEthernet標準の上で同じソフトウェアスタックを実行するネット
ワーク製品を構築できるため、コストとパフォーマンスの面で急速な進歩を遂げました。
Ethernetスイッチは自身で独自の設計、開発することもできますし、オープンなハードウェア
デザインをダウンロードして活用することもできますが、多くの人は単にEthernet標準に適合するスイッチを購入しています。「DIX」標準の策定から10年後、Ethernetは主要なネットワーキングテクノロジーになりました。今日、独自のLANは事実上消滅しています。独自LANを懐かしいと思う人はいらっしゃいますか？

The popular Universal Serial Bus (USB) also followed the Ethernet game plan byproviding a free and open standard for peripheral interconnect that is embraced bymany companies plus an organization to evolve it.

非常にポピュラーなUSB（Universal Serial Bus）も、Ethernetに倣って、周辺機器の相互接続のためのフリーでオープンな標準を提供し、多くの企業に受け入れられ、それを進化させる組織も活動しています。

Like Ethernet and USB, RISC-V is an open standard that lets many organizations design
hardware, which fosters competition to improve its cost-performance and develop arich shared software ecosystem that offers RISC-V products in many markets. Like
Ethernet and USB, RISC-V also has a foundation that evolves the standard over time tomeet new demands. Like Ethernet and USB, you can buy RISC-V hardware, build it
yourself, license designs, or download open-source designs.

EthernetやUSBと同様に、RISC-Vは多くの組織がハードウェアを設計できるようにするオー
プン規格であり、コストパフォーマンスを向上させ、多くの市場でRISC-V製品を提供する豊富な共有ソフトウェアエコシステムを開発するための競争を促進します。EthernetやUSBと同様に、RISC-Vもまた、新しい需要に対応するために、時とともに規格を進化させる基盤を持っています。EthernetやUSBと同様に、RISC-Vハードウェアの購入、自作、デザインのライセンス供与、オープンソースのデザインのダウンロードが可能です。

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1. Linuxはオープンソースのオペレーティングシステムですが,RISC-VはオープンスタンダートISAである
Linux is an open-source operating system, but not like it, RISC-V is an open-standard ISA.

オープンソースは、ソフトウェアやプログラムのソースコードが誰にでも公開され、自由に使用・改変・再配布できる仕組みです

オープンスタンダードは、誰でもアクセス可能な仕様であり、競争やイノベーションを促進し、相互運用性と持続可能性を確保します• オープンスタンダードのEthernetで出来ること
•
•
•
•
•

オープンソースIPをダウンロードしてChip化
商用IPを購入してChip化
自身で独自の設計、Chip化
ベンダが開発したChip/Boardを購入
IEEE 802.1: ネットワーク機能およびプロトコルのアーキテクチャ
市販スイッチを購入
IEEE 802.3: イーサネット（有線）IEEE 802.11: Wi-Fi（無線）IEEE 802.11a: 5GHz帯域を使用する高速無線
IEEE 802.11b: 2.4GHz帯域を使用する低速無線
IEEE 802.11g: 2.4GHz帯域を使用する高速無線
IEEE 802.11n: MIMO（Multiple-Input Multiple-Output）
IEEE 802.11ac: 5GHz帯域を使用する高速無線（Wi-Fi5）
IEEE 802.11ax: OFDMA（Wi-Fi6）
IEEE 802.11ay: 60GHz帯域超高速無線
IEEE 802.11ad: 60GHz帯域高速無線（WiGig）
IEEE 802.15: WPANIEEE 802.16: WiMAX
IEEE 802.22: WRAN
IEEE 802.24: スマートグリッド通信
IEEE 802.3ae: 10GBIEEE 802.3ba: 40GB/100GBIEEE 802.1X: ネットワーク認証およびポート制御※ オープンソースライセンスは数千種類ある© 2023 Codasip. All rights reserved.

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プロセッサ ライセンスモデルの違い
特定企業が提供する
ISAが主でオープン化が進んでいなかった
固定ISA

特定企業が提供するほぼ固定のuArchを使用する© 2023 Codasip. All rights reserved.

ISA(アーキテクチャ)
使用料

ISA(アーキテクチャ)
使用料 無料

RISC-V ISAによって自由化

μアーキテクチャ
使用料

μアーキテクチャ
誰もが自由に開発
ビジネス可能オープンソースも可RV32E/32I/64I/128I等
基本定義はあるが、ほぼ自由
様々なμアーキテクチャ実装が行われ、競争原理が働く

Arch/μArch
保証と免責
(限定的)

ケースバイケース

古典的
商用IPライセンス

RISC-V
ライセンス

商用RISC-VもオープンソースのRISC-Vもある
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カスタム
コンピュートは未来

なぜCustom Computeが重要なのかリーダーとしての地位を維持するためにそれが必要な理由© 2023 Codasip. All rights reserved.

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世界のシステムはプロセッサ上で稼働している全てのソフトウェアは、プロセッサの上で動いている
それにも関わらず、世界には僅かな種類の汎用プロセッサしか選択肢がなかった…
貴方の製品は競合に負けないスペックを手にしていますか？
あらゆる製品・サービスの進化とともに市場の競争は日々激化してきています
これまで高かったプロセッサ開発のハードルを下げました

貴方だけの専用プロセッサを用いて、差別化開発しませんか？

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Confidential

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汎用プロセッサ性能の飽和成長の余地: ムーアの法則が通用しなくなったときにコスト・
パフォーマンスを大きく向上させる唯一の道は、特定のドメイン向け
命令を追加することである。例えばディープ・ラーニング、拡張現実、
組み合せ最適化、グラフィックスなどのドメインが考えられる。
出典: RISC-V原典（日本語版）P9

In our current research, we are especially interested in themove towards specialized and heterogeneous accelerators,
driven by the power constraints imposed by theend of conventional transistor scaling. We wanted ahighly flexible and extensible base ISA around which to build our
research effort.
出典: RISC-V Spec Volume I: Unprivileged ISA 20191213, Section 28.1

https://github.com/riscv/riscv-isa-manual/releases/download/Ratified-IMAFDQC/riscv-spec-20191213.pdf

出典: RISC-V Spec Vol II: Privileged Architecture 20211203, Section 3.3.4
https://github.com/riscv/riscv-isa-manual/releases/download/Priv-v1.12/riscv-privileged-20211203.pdf••
出典: Norman P. Jouppi, Cliff Young, Nishant Patil, David Patterson,“A Domain-Specific Architecture for Deep Neural Networks”

https://cacm.acm.org/magazines/2018/9/230571-a-domain-specific-architecture-for-deep-neural-networks/fulltext© 2023 Codasip. All rights reserved.

•

RV32I – 最も基本的なRISC-Vの実装
RV32IMAC– 整数 + 乗算 + アトミック命令 + 圧縮命令
RV32IMAC_X[ext]– MAC + 非標準ユーザー拡張

考慮されている「非標準ユーザー拡張」

23

価値あるものに投資、所有する!
適切な専用レベルで, 差別化された製品をカスタム SoC
カスタム HW

カスタム SW• 標準チップの使用• 専用基板• 一般的なPC/Serverの使用• 専用ソフト© 2023 Codasip. All rights reserved.

• 標準IPの使用• 専用チップ

カスタム・コンピュート• 最高の最適化を実現• オリジナルアーキテクチャの所有• 専用プロセッサ

今日のリーダー達の選択

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コダシップは、お客様のカスタム・コンピュート実現を可能にします。
これを表しているのが当社のタグライン“Architect your ambition” です
私たちは、お客様が真に差別化された製品を簡単に開発できるようにします© 2023 Codasip. All rights reserved.

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命令セット(ISA: Instruction Set Architecture)って？
• ソフトウェアとプロセッサのインターフェース• ソフトウェアとプロセッサの共通言語

ソフトウェア

ISA(アーキテクチャ)• 一般的に知られているものは:• x86, x86_64, ARMv7, ARMv8, mips, ppc, alpha, sparc, IA64
• オープン化が進んでいなかった© 2023 Codasip. All rights reserved.

プロセッサ(μアーキテクチャ)

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プロセッサパフォーマンスの鉄則(Iron law of processor performance)
時間
パフォーマンス =プログラム
ClockCycles
命令数
時間
=
×
× ClockCycles
プログラム
命令数
(プログラム->命令数)(CPI)(Cycle Time)SWアルゴリズム
コンパイラ最適化
オープン化が進んでいなかった
商用プロセッサIPに依存
先端プロセスは非常に高額化

アーキテクチャ (ISA)

アーキテクチャ (ISA)

μアーキテクチャ

μアーキテクチャ

製造プロセステクノロジ

出典: A Characterization of Processor Performance in the VAX-11/780, Joel S. Emer, Douglas W. Clark, 1984, IEEE
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Iron law を用いた考察

SWアルゴリズム
コンパイラ最適化
アーキテクチャ (ISA)

アーキテクチャ (ISA)

μアーキテクチャ

15億 命令 コンパイル後命令数 30億 命令

4 サイクル

CPI

500MHzクロック

12秒 = (1.5 × 109 ) × 4 ×

1(0.5 × 109 )4 サイクル
1GHz
12秒 = (3 × 109 ) × 4 ×

1(1 × 109 )μアーキテクチャ

製造プロセステクノロジ© 2023 Codasip. All rights reserved.

37https://en.wikipedia.org/wiki/RISC-V

47命令© 2023 Codasip. All rights reserved.

38

RISC-V 標準拡張
https://en.wikipedia.org/wiki/RISC-V

https://wiki.riscv.org/display/HOME/Recently+Ratified+Extensions

C

Zicsr

F

M

B

CustomV

I

V拡張417命令© 2023 Codasip. All rights reserved.

39

コンフィギュレーション と カスタマイズ
Blog:• プロセッサのコンフィグレーションとプロセッサのカスタマイズの違い• プロセッサをカスタマイズする理由とその方法

アーキテクチャμアーキテクチャ• モジュラーISA• プロセッサのHW構造

コンフィギュレーション• キャッシュ、密結合メモリ、オンチップ デバッグ等© 2023 Codasip. All rights reserved.

アーキテクチャ• 専用命令追加や削除

C

Zicsr

F

M

B

CustomV

I

40

ADLレベルのユニークなEDAツール© 2023 Codasip. All rights reserved.

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ユニークなプロセッサ開発・カスタマイズツール• 命令セット・アーキテクチャ(ISA)探索・開発• IA(Instruction Accurate)レベル• マイクロ・アーキテクチャ探索・開発• CA(Cycle Accurate)レベル• RISC-V標準拡張のコンフィギュレーション探索• M, A, F, D, Q, C, etc• アーキテクチャ(ISA)探求• 既製Codasip RISC-Vプロセッサのカスタマイズ• 新しいプロセッサをゼロから設計© 2023 Codasip. All rights reserved.

45

コダシップはプロセッサ開発を自動化– 速く, 安く, そして正確に古典的プロセッサ開発 (Codasip無)
GCC
手作業開発

ISS

Codasipによる自動化

Tool chain
based on open
source
GNU

自動生成

生成物

Own ISS

手作業開発

自動生成
手作業開発

手作業開発

RTL
手作業開発

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Verification
environmentand stimuli
creation
Traditional RTL
designもしくは

既製IP

C-based Processor
Description
Language

Verification

LLVM

ISS
生成物

自動

自動生成

UVM

自動生成

RTL

生成物

生成物

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SDKとHDKを自動生成
Software Development Kit (SDK)• C/C++ LLVM コンパイラ(コダシップ改良版)• C/C++ ライブラリ (newlib)• アセンブラ、逆アセンブラ、リンカー• 命令精度(IA)シミュレータ• デバッガとプロファイラー• ドキュメントとISAの可視化• 検証時に使用するランダムプログラム© 2023 Codasip. All rights reserved.

Hardware Development Kit (HDK)• RTL (Verilog/VHDL/SystemVerilog)• 高い可読性• CodALソースへのリンク• サイクル精度(CA)シミュレータ• SystemVerilog UVM検証環境• 統合テストベンチ• 標準EDAツールのサンプルスクリプト• SystemCコシミュレーション モデル• デバッグツール (OpenOCD, LLDB)

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命令セット(ISA)探求

ハードウェア開発

SDK in the loop (IAレベル)

HDK in the loop (CAレベル)

命令精度記述(アーキテクチャ)

サイクル精度記述

SDK自動生成

HDK自動生成

アプリケーションのコンパイルとプロファイリング(μアーキテクチャ)

解析と命令の修正

CA/RTLシミュレーションでプロファイリング、FPGA

OK?

OK?

命令セット完成

命令セットとの等価性検証© 2023 Codasip. All rights reserved.

解析とサイクル精度
記述の修正

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Codasip Architectural Language• プロセッサ開発に特化した言語• 1つのCodALモデルからSDKとHDKを
自動生成• CodALは、HDLのような汎用的設計に使われる言語とは異なります• 一つのISAに対して、複数のμアーキ
テクチャの開発が可能© 2023 Codasip. All rights reserved.

/*

Multiply and accumulate: semantics
dst += src1 * src2*/
element i_mac {use reg as dst, src1, src2;
assembly { “mac” dst “,” src1 “,” src2 };binary { OP_MAC dst src1 src2 0:bit[9] };semantics {rf[dst] += rf[src1] * rf[src2];
};
};

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コンパクトで表現力豊かな言語

module rf_gpr #(parameter xlen = 64, parameter size = 32,
parameter resetval = 32’b0, localparam aw = $clog2(size))( input wire clk, input wire rst, input wire w0_we,
input wire [aw-1:0] w0_wa, input wire [xlen-1:0] w0_d,
input wire r0_re, input wire [aw-1:0] r0_ra,
output wire [xlen-1:0] r0_q, input wire r1_re,
input wire [aw-1:0] r1_ra, output wire [xlen-1:0] r1_q );reg [xlen-1:0] mem[size-1:0];
integer i;arch register_file bit[32] rf_gpr{
dataport r0, r1 {flag = R;};
dataport w0 {flag = W;};size = 32;
reset = true;default = 0;};

always @(posedge clk or negedge rst)
if (~rst) begin
for (i = 0; i < size; i = i + 1)
mem[i] <= resetval;end else if (w0_we) begin
mem[w0_wa] <= w0_d;
end
assign r0_q = r0_re ? mem[r0_ra] : (xlen)'(0);assign r1_q = r1_re ? mem[r1_ra] : (xlen)'(0);endmodule© 2023 Codasip. All rights reserved.

50可読性の高いHDLを生成• CodAL記述から生成されるRTLは
読みやすい• 前ページの手書きのコードと、右の自動生成コードを比べてみてください• 生成されるRTLには、デバッグに有用な情報が含まれます• 生成されるRTLには、ソースである
CodALコードへのリンク

module rf_gpr(
input wire CLK,
input wire RST,
input wire r0_RE,
input wire [4:0] r0_RA,
input wire r1_RE,
input wire [4:0] r1_RA,
input wire w0_WE,
input wire [4:0] w0_WA,
input wire [31:0] w0_D,
output wire [31:0] r0_Q,
output wire [31:0] r1_Q);
localparam integer SIZE = 32'h00000020;
localparam [31:0] DEFAULT_VALUE = 32'h00000000;// memory storage
reg [31:0] RAM[0:SIZE-1];
generate
genvar ii;
for ( ii = 32'sd0; ii < SIZE; ii = ii + 32'sd1 ) begin : WRITE_PROC
always @( posedge CLK or negedge RST ) begin
if ( RST == 1'b0 ) begin
RAM[ii] <= DEFAULT_VALUE;
end else if ( (w0_WE == 1'b1) && (w0_WA == ii) ) begin
RAM[ii] <= w0_D;
end
end
end
endgenerateassign r0_Q = (r0_RE == 1'b1) ? RAM[r0_RA] : 32'h00000000;
assign r1_Q = (r1_RE == 1'b1) ? RAM[r1_RA] : 32'h00000000;
endmodule© 2023 Codasip. All rights reserved.

51検証済み高品質 商用RISC-V IPコア
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既製プロセッサのポートフォリオ• 直ぐに利用可能• 検証済み、テープアウト品質のIP• お客様によるIPの検証は不要• すべてのコダシップ プロセッサはRISC-Vに準拠しています• RISC-V特権仕様を実装• RISC-Vデバッグ仕様の実装• 業界標準インターフェース• 命令バス、データバス用AMBA• デバッグ用JTAG (4ピン/2ピン)© 2023 Codasip. All rights reserved.

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1 Series
電力効率と面積効率の良い3段パイプライン
圧縮命令で最小のコードサイズを実現
16レジスタ内蔵命令セット (RV32E)
最小面積のシーケンシャル乗算器

3 Series
電力効率と面積効率の良い3段パイプライン
圧縮命令で最小のコードサイズを実現
標準的32レジスタ内蔵命令セット (RV32I)

高性能な並列乗算器© 2023 Codasip. All rights reserved.

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幅広いコンフィギュレーション• 3シリーズには全てのメモリオプション有• コンフィギュラブル L1 キャッシュ• サイズ, キャッシュウェイ数,
キャッシュラインのサイズ• 密結合メモリ• 最大2MBまでカスタマイズ可能• RISC-V PMP (Physical Memory Protection)• 最大16個© 2023 Codasip. All rights reserved.

Example config, some items subject to change

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7 Series

複雑な7段パイプライン
圧縮命令で最小のコードサイズを実現

動的な分岐予測2/4コア有© 2023 Codasip. All rights reserved.

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幅広いコンフィギュレーション• A70コア・コンフィギュレーション• Local memories (L1 cache)• Branch predictor and more

• コア数
• Up to 4 identical cores• コンフィギュレーション可能なL2
キャッシュ• Up to 8MB• 64-bit AXI interface• コンフィギュラブルな割り込み制御• Up to 1000 interrupts© 2023 Codasip. All rights reserved.

68Codasip RISC-VコアFPGA評価プラットフォーム• RTOSまたはLinuxが動作するプロセッサ
サブシステム• Codasip RISC-Vプロセッサを簡単に評価可能• ソフトウェアのRISC-Vへの移植に有用• 15分以内に起動可能• 推奨FPGAボードのステップバイステップのクイック・スタート・ガイドを提供• FPGAプラットフォームの推奨設定• Digilent Genesys2: MP4 or large MP2• Digilent Nexys-A7-100T• Digilent JTAG-HS2プログラミングケーブル• SeggerやIARのケーブルを使用可能© 2023 Codasip. All rights reserved.

69ケーススタディ© 2023 Codasip. All rights reserved.

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ケーススタディ: Microsemi社（現Microchip社）• オーディオ・イコライザー・アルゴリズム• 要求事項• 低価格化• 最適ROIの製造プロセスノード選択• IPライセンス料、ロイヤリティ等• 低消費電力（低動作周波数化等）• 多様な要件に対応する派生デザイン開発容易化• Time-to-market• デザインサイクル9-12ヶ月• Cortex-Mの置換え• Codasip Studioでのデザイン探求• RV32Iから開発スタート• M拡張命令追加、 後にカスタムDSP命令追加© 2023 Codasip. All rights reserved.

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カスタム命令を追加するメリット• スループット 56.24倍 向上

2,000,000• コードサイズ 3.62倍 圧縮

1,600,000• ゲートカウント 2.43倍 増加
支配的であることに注意• いずれもベースのL30コアとの比較• 古い製造プロセスノードでシリコン化することで大幅なコスト削減を実現

1,400,000

サイクル• プロセッサコアではなく、命令メモリが領域で既製L30コア

1,800,000

1,200,000
1,000,000

モジュラーISAレベル
アーキテクチャ探求

800,000
600,000+シーケンシャル
乗算器

400,000

μアーキテクチャ
カスタマイズ

200,000+ 並列乗算器化

0
0

5,000

アーキテクチャカスタマイズ+ DSP

10,000 15,000 20,000 25,000 30,000 35,000 40,000 45,000

ゲートカウント© 2023 Codasip. All rights reserved.

シンプルに、速く、正確に、デザインスペースの探求… 数日で完了121

ケーススタディ: AI/ML

Runtime200%

Energy consumption

Si area• AIによる手書き文字認識 (MNIST)• ランタイムの削減 80%• 低消費電力化 78%• エリア増加インパクト無0%

L31 [RV32-IMCB]

57%
207%
L31 [RV32-IMFCB]+単精度FP

18%
20%
108%

• 低消費電力化 / 限定的なメモリ量

50%

20%
22%
100%

• IoT/エッジ・アプリケーションに最適化

15%• TensorFlow Lite for MicrocontrollersをL31コアで実行

100%

100%
100%
100%

150%

L31 [RV32-IMCB]+QNN+QNN+2命令追加

L31 [RV32-IMCB]MNIST “Handwritten Digits recognition” benchmark
intelligent label assignment to grayscale 28x28 image.

ホワイトペーパー（日本語有）https://codasip.com/2022/02/24/embedded-ai-on-l-series-cores/

Codasip Studioが生成するシミュレータを用いて、© 2023 Codasip. All rights reserved.

どのアルゴリズムが重要で、どこを最適化すべきかを簡単に確認できます124Profiling TFLite Image classification model• Image convolution (>89%) has amajor impact on overall performance© 2023 Codasip. All rights reserved.

125

CONV accelerator in <200 lines of CodAL code
element comprises convolution instruction assembly,
binary and semantics in dedicated sections
push_conv instruction pushes image pixel from src tofifo[], calculates the convolution result and stores itto the dst address

Single instruction gets the convolution result (2x2 window)// src - image pixel data, dst - address to store the result// Assembly format// Instruction binary pattern// Image edge condition handling// ALU*// Storage and destination
address increment

fifo[] is a hidden register file,load and store addresses are incremented
automatically, thanks to fifo_counter andout_counter that contain the number of input image
pixels loaded and output image pixels processed© 2023 Codasip. All rights reserved.

// Push current pixel data to FIFO, pointer increment

127

MNIST(手描き数字認識)速度比較[標準RISC-V 対 カスタマイズRISC-V]© 2023 Codasip. All rights reserved.

https://youtu.be/lIKXAsFf2As

128

ノイズ除去 速度比較
[標準RISC-V 対 カスタマイズRISC-V]© 2023 Codasip. All rights reserved.

130ケーススタディ: SecureRF社（現Veridify社）

検証時間

HWアクセラレータ無HWアクセラレータ有10.7 ms

3.8 ms改善結果

2.8x 高速化

署名の検証時間/秒（50MHz）

93

263

コードサイズ4,504 bytes

3,052 bytes

32% 小型化

命題は、Codasip RISC-Vプロセッサで実行されている
WalnutDSA（デジタル署名アルゴリズム）の高速化
結果は、わずか2％の追加HWリソースで、実行時間は3倍改善
わずかな努力で、大きな改善が可能© 2023 Codasip. All rights reserved.

132© 2023 Codasip. All rights reserved.

+24.1%
27.1%

27.8%

4.9%

Reference(100%)

Reference(100%)

6.4%+44.4%

ケーススタディ: FFTアクセラレータ

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FIRフィルタ アクセラレータ• 実行時間 96% 削減• 消費電力 90% 削減• 面積 +36% 増加• 最高周波数に影響無© 2023 Codasip. All rights reserved.

https://youtu.be/ODGcx9q_5sw

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FIRフィルター アクセラレータ© 2023 Codasip. All rights reserved.

https://youtu.be/ODGcx9q_5sw

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ケーススタディ: Mythic社• Mythic社はAnalog Matrix Processor (AMP) M1076に独自のコアを必要とした• いずれの既存コアも要求を満たせず: Mythic社はCodasip L30をベースにカスタマイズを実施• DSP、ビット操作、ゼロオーバーヘッドループ、
コプロセッサ制御命令、カスタムコプロセッサインタフェース• 従来設計より大幅な小型化・高性能化を実現• 従来比、半分以下の時間で設計“コダシップのソリューションは、我々のニーズに特化した、真にユニークなRISC-Vプロセッサを柔軟に開発することを可能としました。これにより、自社でプロセッサを一から作る手間が省け、製品開発における他の重要な分野に集中することができました。”© 2023 Codasip. All rights reserved.

Ty Garibay, VP of Hardware Engineering at Mythic

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25TOPS / 3W

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Source: https://eetimes.itmedia.co.jp/ee/articles/2303/17/news129.html

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韓SiliconArts社レイトレーシング GPU CodasipのCustom RISC-Vを採用© 2023 Codasip. All rights reserved.

Source: https://codasip.com/press-release/2022/11/02/codasip-delivers-custom-risc-v-processing-to-siliconarts-ray-tracing-gpus/

143グローバルでの浸透• 半導体大手はCodasipプロセッサを大量出荷済み• 世界で最初の商用RISC-Vプロセッサ• 20億個以上のコアが出荷済

Tier 1 for Comms• RISC-Vエコシステムとカスタム能力を活用した

2 of Top 3
Smartphone OEM

差別化設計• ワイヤレス, イメージング, オーディオ、AI…
Tier 1 for Imaging

2014

2015

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2016

2017

2018

2019

2020

2021

2022
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セキュリティ© 2023 Codasip. All rights reserved.

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コダシップ、Cerberus買収でRISC-Vのセキュリティを強化
2022年11月10日、ドイツ、ミュンヘン – カスタマイズ可能なRISC-VプロセッサIPのリーダーであるコダシップは、
Cerberus Security Labs社を買収したことを発表しました。同社のIoTセキュリティIPと経験豊富なチームにより、コダシップのお客様はRISC-Vプロセッサの設計にセキュアなソリューションを迅速に組み込むことができるようになります。
<途中省略＞
CerberusはIoT Security Foundationの創設メンバーとして、IoTにおけるセキュリティの必要性を積極的にアピー
ルしてきました。これまでチームは、コンシューマ、自動車、半導体市場の主要企業での勤務経験、組み込みシステ
ムのサイバーセキュリティに関する先進的な学術研究への参加および業界団体との関わりを経て、IoTアプリケー
ション向けの堅牢なセキュリティ製品の創出へつながったのです。コダシップは、Cerberusの実績を基にRISC-V が今日必要としている製品を独自に提供できるようになります。つまりカスタマイズされたドメイン特化型や低電力組
み込みアプリケーション用のコアにおいても、安全性とセキュリティを提供できることを保証するものです。
コダシップのプロセッサIPは、Codasip StudioとCodAL言語に最適化されており、コダシップの顧客であるRISC-V
開発者が容易にセキュア機能を統合できるよう、Cerberus ラボの組み込みセキュリティIPを迅速に統合する予定です。

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コダシップ、 SecuRISC5 イニシアチブを開始
2022年12月12日 - RISC-V Summit, San Jose - プロセッサ設計自動化とRISC-VプロセッサIPのリーダーであるコダシップは、コダシップIPとサードパーティ技術を組み合わせた検証済みの参照デザインを使って、顧客に安全でセキュアなカスタムコンピュートを提供するコダシップのイニシアチブであるSecuRISC5を発表しました。コダシッ
プが最近立ち上げたCodasip Labは、SecuRISC5が注目すべき機会を特定する上で中心的な役割を果たすとともに、全産業コラボレーションを調整するハブとしての役割も担います。
最近のCerberus Security Labs社の買収に伴い、コーダシップはRISC-VプロセッサIPのセキュリティ開発を加速しており、2023年にセキュリティリファレンスデザインを提供する予定です。真にセキュアなシステムは単独では開発できないため、コーダシップはパートナーと協力し、完全でセキュアなRISC-Vエコシステムを提供します。
<途中省略＞

RISC-V は、あらゆるタイプの安全なアプリケーションと機能、特に独自の ISA からのカスタム ソリューションや必要なサポートを取得するのに苦労しているドメイン固有の設計に対応する幅広いシステムを開発するための理想的なプラットフォームを提供します。RISC-V はセキュリティ システム1にますます実装されており、Codasip は RISC-V
標準プロセスで積極的に活動しています。SecuRISC5 イニシアチブは、RISC-V 国際ワーキング グループの作業に基づいて構築され、承認された新しい標準を実装します。

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Security ecosystem
Safe andsecure cores

Codasip IP
Safe andsecure OS

Partner IP
Post-quantum
cryptoSecurity
peripherals

SecuRISC5

RISC-VInternational
Scalar andvector crypto

CHERI memory
protection

ISO 24134

Academia

Industry
standards

Open HWGroup
AI security© 2023 Codasip. All rights reserved.

SecuritymodelsOpen
sourceSoftware OS
and libraries

NIST/FIPS

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これらキーワードが気になる方は、後ほどFault protection

Multi-stage bootRoT (Root of Trust)

ECC

Power trace prediction
Secure ledger

PUF

Side-channel protection
SHA
Random Number Generator

Memory Tagging
Random Number Generator

Fault emulation

Secure access

CHERI (Capability Hardware Enhanced RISC Instructions)

TEE (Trusted Execution Environment)

Device attestation
Secure Boot

EMP protection© 2023 Codasip. All rights reserved.

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Codasip Lab - 注力イノベーション分野

グラフィックス
各種アクセラレータ

クラウドEDA

機能安全

HW セキュリティ

ユニバーシティ・プログラム

ハイパフォーマンス・メモリ
低消費電力© 2023 Codasip. All rights reserved.

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従来の研究における壁• 従来の研究では、

プロセッサ・アーキテク
チャが固定されていることが多く、ソフトウェ
ア・アルゴリズムとハードウェア・リソースの個別最適化に限定されていたことが多かった

ソフトウェア・アルゴ
リズム最適化

ハードウェア・リソース
最適化

プロセッサ最適化• 重要な要素であるプロセッサの最適化が考慮されていない場合も多い© 2023 Codasip. All rights reserved.

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従来の研究における壁を突破する• RISC-V IPとCodasip Studioの組み合わせで、研究の壁を突破する

例: CPUレジスタファイルへのア
クセス全てに、2ビットエラー検
出と1ビットエラー訂正のためのハミングエンコーディングを追加したり、アプリケーションア
クセラレーションのための新しい命令を追加したりする

ソフトウェア・アルゴ
リズム最適化• ソフトウェア・アルゴリズムを高速化するための新しい命令や、
セキュリティ・プロトコルなどのハードウェア・リソースを ハードウェア・リソース プロセッサ最適化
最適化
緊密に結合させるなど、
プロセッサに最適化のためのリソースを取り入れることが可能です© 2023 Codasip. All rights reserved.

173その他の事例紹介• DV Con 2023 Japan にて• 6月22日(木) 12:30 – 13:00• 川崎市産業振興会館 Room1• 当社 伊藤がテクニカルセッション「RISC-V Custom Compute」セッションにて「4x4 Systolic array」の事例をご紹介© 2023 Codasip. All rights reserved.

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Thank you!

本日 ホワイエ A
にて出展中
是非、
お立ち寄りください

contact_japan@codasip.com© 2023 Codasip. All rights reserved.