STD-CU40-V2.6J

CUnet
CUnet 専用 IC MKY40
ユーザーズマニュアル

ご注意
1. 本ガイドに記載された内容は、将来予告なしに変更する場合があります。本製品をご使用になる際には、本ガイドが最新の版数であるかをご確認ください。
2. 本ガイドにおいて記載されている説明や回路例などの技術情報は、お客様が用途に応じて本製品を適切にご利用をいただくための参考資料です。実際に本製品をご使用になる際には、基板上における本製品の周辺回路条件や環境を考慮の上、お客様の責任においてシステム全体を十分に評価し、お客様の目的に適合するようシステムを設計してください。当社は、お客様のシステムと本製品との適合可否に対する責任を負いません。
3. 本ガイドに記載された情報、製品および回路等の使用に起因する損害または特許権その他権利の侵害に関して、当社は一切その責任を負いません。
4. 本製品および本ガイドの情報や回路などをご使用になる際、当社は第三者の工業所有権、知的所
有権およびその他権利に対する保証または実施権を許諾致しません。
5. 本製品は、人命に関わる装置用としては開発されておりません。人命に関わる用途への採用をご検討の際は、当社までご相談ください。
6. 本ガイドの一部または全部を、当社に無断で転載および複製することを禁じます。

MKY40 ユーザーズマニュアル

はじめに
本マニュアルは、CUnet 専用 IC の一品種である MKY40 について記述します。
MKY40 の利用および本マニュアルの理解に先駆けて、“CUnet導入ガイド”を必ずお読みください。

●対象読者
・CUnet を初めて構築する方・CUnet を構築するために、弊社の各種 IC を初めてご利用になる方●読者が必要とする知識
・ネットワーク技術に関する標準的な知識・半導体製品（特にマイクロコントローラおよびメモリ）に関する標準的な知識●関連マニュアル
・CUnet

導入ガイド

・CUnetテクニカルガイド【注意事項】
・2001 年 3 月までにリリースした“CUnet ユーザーズマニュアル”をお持ちの方へ
本書は、国際標準規格の表現に統一するために、一部の用語が変更されていますのでご注意ください。
・本書において記載されている一部の用語は、弊社の Web および営業用ツール（総合カタログ等）において記載されている用語とは異なっています。営業用ツールにおいては、様々な業界において弊社
製品をご理解いただけるよう、一般的用語を用いています。
HLS ファミリおよび CUnet ファミリに関する専門知識は、技術ドキュメント（マニュアル等）を基にご理解ください。

- iii -

MKY40 ユーザーズマニュアル- iv -

MKY40 ユーザーズマニュアル

目
第１章

次

MKY40 の位置付けと特徴

1.1

MEM モード時における CUnet ステーション（MEM ステーション）.................... 1-3

1.2

MEM モードの特徴 ................................................................................................. 1-4

1.3

IO モード時におけるステーション（I/O ステーション）......................................... 1-5

1.4

IO モードの特徴 ...................................................................................................... 1-6

1.5

モードの選択........................................................................................................... 1-6

第２章

MEM モード時におけるハードウエア ........................................................2-3

第３章

MEM モード時における接続

3.1

駆動クロック........................................................................................................... 3-4

3.1.1

駆動クロックの自己生成................................................................................................ 3-4

3.1.2
3.1.3

生成済みの駆動クロックを供給する.............................................................................. 3-5駆動クロックの確認....................................................................................................... 3-5

3.2

ハードウエアリセット ............................................................................................ 3-6

3.3

ネットワークインターフェースの接続 ................................................................... 3-7

3.3.1

推奨のネットワーク接続................................................................................................ 3-7

3.3.2

RXD、TXE、TXD 端子の詳細 ....................................................................................... 3-8

3.3.3

HUB-IC 直結時における注意 ......................................................................................... 3-8

3.4

転送レートの設定.................................................................................................... 3-9

3.5

通信ケーブル長の目安 .......................................................................................... 3-10

3.6

ステーションアドレスの設定................................................................................ 3-11

3.7

占有エリアの拡張設定 .......................................................................................... 3-12

3.8

LED 表示用端子の接続 ......................................................................................... 3-13

3.9

タイミング通知信号（#STB 端子）の接続........................................................... 3-14

3.10 PING 信号の接続................................................................................................... 3-14
3.11 汎用出力ポートの接続 .......................................................................................... 3-15
3.12 ユーザ CPU の接続 ............................................................................................... 3-15
3.12.132 ビットデータ幅ユーザ CPU の接続 ...................................................................... 3-16

3.12.216 ビットデータ幅ユーザ CPU の接続 ...................................................................... 3-18

3.12.38 ビットデータ幅ユーザ CPU の接続 ........................................................................ 3-20

3.12.4

アクセスの認識 .......................................................................................................... 3-21

3.12.53.12.6

アクセスタイムの設計 ............................................................................................... 3-22
MKY40 組込み後のアクセステスト ........................................................................... 3-23

3.12.7

データ格納方式 .......................................................................................................... 3-23

3.12.8

割込みトリガ信号の接続............................................................................................ 3-24

- v -

MKY40 ユーザーズマニュアル

第４章
4.1

MEM モード時におけるソフトウエア
コミュニケーションの起動と停止 .......................................................................... 4-3

4.1.1

メモリマップ.................................................................................................................. 4-4

4.1.2

MKY40 の接続確認 ........................................................................................................ 4-4

4.1.3

コミュニケーション起動前の設定（イニシャライズ）から起動まで ........................... 4-5

4.1.4

各フェーズへの対応....................................................................................................... 4-6

4.1.5

誤操作のプロテクション................................................................................................ 4-7

4.1.6

CUent のサイクルタイム ............................................................................................... 4-8

4.1.7

サイクル中の詳細タイミング ........................................................................................ 4-8

4.1.8

ネットワークの停止....................................................................................................... 4-9

4.1.8.1
4.1.8.2
4.1.8.3
4.1.8.4

4.2

SNF（Station Not Found）の詳細..................................................................... 4-10
OC（Out of Cycle）の詳細................................................................................. 4-10停止の特例その 1 ................................................................................................. 4-10停止の特例その 2 ................................................................................................. 4-11

グローバルメモリ（GM）の利用.......................................................................... 4-12

4.2.1

占有エリアについての詳細 .......................................................................................... 4-12

4.2.2

データハザードとデータハザード回避機能................................................................. 4-14

4.2.2.1 ウインドウロック機能 ......................................................................................... 4-15
4.2.2.2 GMPW のリードウインドウロック ..................................................................... 4-15
4.2.2.3 GMPW のライトウインドウロック ..................................................................... 4-16
4.2.2.4 ウインドウロックの相互関係 .............................................................................. 4-17
4.2.2.5 グローバルメモリセカンダリウインドウ（GMSW）........................................... 4-17
4.2.2.6 GMPW と GMSW の使い分け.............................................................................. 4-18
4.2.2.7 ウインドウロック機能を利用しないデータハザード回避 ................................... 4-19
4.2.3 グローバルメモリ（GM）データの品質保証............................................................... 4-20
4.2.3.1 レジスタによるステータス表示........................................................................... 4-20
4.2.3.2 ステータス管理の起点時期および特例 ................................................................ 4-21
4.2.3.3 LGR（Link Group Register）.............................................................................. 4-22
4.2.3.4 メンバ .................................................................................................................. 4-23
4.2.3.5 MFR（Member Flag Register）.......................................................................... 4-24
4.2.3.6 MGR（Member Group Register）...................................................................... 4-24
4.2.3.7 メンバの増加と減少検出...................................................................................... 4-26
4.2.4 グローバルメモリのデータ遷移検出機能 .................................................................... 4-27
4.2.4.1
4.2.4.2
4.2.4.3
4.2.4.4

4.3

データ遷移検出対象を設定する DRCR ............................................................... 4-28
DR フラグビットおよび DRFR ビットが“0”から“1”へ遷移するタイミング...... 4-29
DR フラグビットおよび DRFR ビットが“1”から“0”へ遷移するタイミング...... 4-29
データ遷移検出機能利用上の注意 ....................................................................... 4-31

メール送受信機能の利用....................................................................................... 4-32

4.3.1

メール受信許可の操作 ................................................................................................. 4-33

4.3.2

メール受信時の操作..................................................................................................... 4-34

4.3.3

メール送信の操作、送信終了後の操作 ........................................................................ 4-36

4.3.4
4.3.5

メール送信エラーに対する操作................................................................................... 4-38
メール送受信の品質保証.............................................................................................. 4-39

4.3.6

メール送受信における付帯機能................................................................................... 4-39

4.3.7

メール送受信時間の予測.............................................................................................. 4-39

4.3.8

メール送受信時における注意点................................................................................... 4-40

- vi -

MKY40 ユーザーズマニュアル
4.4

CUnet システムの詳細な操作や管理 .................................................................... 4-41

4.4.1

ネットワーク起動前のモニタリング............................................................................ 4-42

4.4.2

サイクルタイムの変更（リサイズ）............................................................................. 4-43

4.4.2.1 リサイズの操作 .................................................................................................... 4-44
4.4.2.2 リサイズの拒否 .................................................................................................... 4-46
4.4.2.3 リサイズオーバラップ（RO）.............................................................................. 4-46
4.4.2.4 RO 発生時の注意 ................................................................................................. 4-47
4.4.3 ブレークフェーズステーションの検出と対処 ............................................................. 4-48
4.4.4
4.4.5

ジャマー検出と対処..................................................................................................... 4-49
ネットワークの品質管理と表示................................................................................... 4-50

4.4.5.1 LCARE 信号出力 ................................................................................................. 4-50
4.4.5.2 MCARE 信号出力................................................................................................. 4-52
4.4.5.3 MON 信号出力 ..................................................................................................... 4-53
4.4.6 PING 命令 .................................................................................................................... 4-54
4.4.7

各ステーションのモードを検出する機能 .................................................................... 4-55

4.4.8

汎用出力ポートの操作 ................................................................................................. 4-56

4.4.9

GMM（Global Memory Monitor）機能...................................................................... 4-57

4.4.10

フレームオプション［HUB 対応］.............................................................................. 4-58

4.4.10.1
4.4.10.2

4.5

HUB の挿入可能段数 ......................................................................................... 4-59
フレームオプションの設定 ................................................................................ 4-60

割込みトリガ発生機能 .......................................................................................... 4-61

4.5.1

#INT0 端子の操作......................................................................................................... 4-62

4.5.2

リトリガ機能................................................................................................................ 4-64

4.5.3

割込み発生要因 ............................................................................................................ 4-65

4.5.4

#INT1 端子の操作......................................................................................................... 4-66

4.5.5

#INT2 端子の操作......................................................................................................... 4-66

4.5.6

割込みトリガ発生時期指定の注意 ............................................................................... 4-66

4.5.7

DR（Data Renewal）割込みトリガ利用上の注意 ...................................................... 4-67

4.5.8

割込みトリガ発生に連動するレジスタのフリーズ ...................................................... 4-67

第５章

MEM モード時におけるレジスタリファレンス

5.1

CCR（Chip Code Register）.................................................................................. 5-5

5.2

BCR（Basic Control Register）............................................................................ 5-6

5.3

SCR（System Control Register）......................................................................... 5-8

5.4

SSR（System Status Register）......................................................................... 5-10

5.5

FSR（Final Station Register）............................................................................. 5-12

5.6

NFSR（New Final Station Register）.................................................................. 5-12

5.7

RFR（Receive Flag Register）............................................................................ 5-13

5.8

LFR（Link Flag Register）................................................................................... 5-14

5.9

LGR（Link Group Register）............................................................................... 5-15

5.10 MFR（Member Flag Register）............................................................................ 5-16
5.11 MGR（Member Group Register）........................................................................ 5-17

- vii -

MKY40 ユーザーズマニュアル
5.12 DRCR（Data Renewal Check Register）............................................................ 5-18
5.13 DRFR（Data Renewal Flag Register) ................................................................ 5-19
5.14 PWRCR（Primary Window Read Control Register）........................................ 5-20
5.15 PWWCR（Primary Window Write Control Register）....................................... 5-20
5.16 SWRCR（Secondary Window Read Control Register）................................... 5-21
5.17 SWWCR（Secondary Window Write Control Register）.................................. 5-21
5.18 MR0CR（Mail Receive 0 Control Register）...................................................... 5-22
5.19 MR1CR（Mail Receive 1 Control Register）...................................................... 5-23
5.20 MSCR（Mail Send Control Register）................................................................ 5-24
5.21 MSLR（Mail Send Limit time Register）............................................................. 5-25
5.22 MESR（Mail Error Status Register）.................................................................. 5-26
5.23 MSRR（Mail Send Result Register）.................................................................. 5-27
5.24 INT0CR（INTerrupt 0 Control Register）............................................................ 5-28
5.25 INT1CR（INTerrupt 1 Control Register）............................................................ 5-30
5.26 INT2CR（INTerrupt 2 Control Register）............................................................ 5-31
5.27 INT0SR（INTerrupt 0 Status Register）.............................................................. 5-32
5.28 INT1SR（INTerrupt 1 Status Register）.............................................................. 5-34
5.29 INT2SR（INTerrupt 2 Status Register）.............................................................. 5-34
5.30 IT0CR（Interrupt Timing 0 Control Register）................................................... 5-35
5.31 IT1CR（Interrupt Timing 1 Control Register）................................................... 5-35
5.32 CCTR（Care CounTer Register）........................................................................ 5-36
5.33 QCR（Query Control Register）......................................................................... 5-37

第６章

IO モード時におけるハードウエア.............................................................6-3

第７章

IO モード時における動作と接続

7.1

IO モード時における MKY40 の内部構成 ............................................................... 7-4

7.2

IO モードの動作 ...................................................................................................... 7-4

7.2.1

内部入力端子データの送信動作..................................................................................... 7-5

7.2.2

内部出力端子のデータ更新動作..................................................................................... 7-5

7.2.3

汎用入出力外部端子（Io0 ～ Io31）とマルチセレクタの動作 ...................................... 7-6

7.2.4

内部出力端子へ出力するデータの選択 .......................................................................... 7-8

7.2.5

占有メモリブロックのデータ構成 ................................................................................. 7-9

7.3

IO モード時における接続...................................................................................... 7-10

7.3.1

ステーションアドレスの設定（#SA）.......................................................................... 7-11

7.3.2

内部出力端子へ出力するデータの選択（#DOSA0 ～ #DOSA5、#DOHL）................. 7-12

7.3.3

汎用入出力外部端子の入出力設定（IOS0 ～ IOS2、#IOSWAP）................................ 7-13

7.3.4

汎用入出力外部端子の論理設定（INV0 ～ INV7）........................................................ 7-14

- viii -MKY40 ユーザーズマニュアル
7.3.5

フレームオプションの設定（#LFS）............................................................................ 7-15

7.3.6

汎用入出力外部端子の接続 .......................................................................................... 7-15

7.3.7

タイミング通知信号の利用（STB1、STB2）............................................................... 7-16

7.3.8

汎用入出力外部端子の出力有効性通知信号の利用（DOA）......................................... 7-16

7.3.9 汎用入出力外部端子の出力有効性を表示する（DONA）............................................. 7-17
7.3.10 汎用入出力外部端子の出力レベルのクリア（#CLRH、#CLRL）.............................. 7-17
7.3.11

ウオッチドッグタイマによる出力クリア .................................................................. 7-18

7.3.12汎用入出力外部端子の入力データ送信状態を表示（#MON）.................................... 7-18

7.3.13

PING 命令の受信を通知（PING）............................................................................... 7-19

7.3.14

接続概要図 ................................................................................................................. 7-20

7.4

フェーズ遷移への対応 .......................................................................................... 7-21

7.4.1

ランフェーズの動作..................................................................................................... 7-21

7.4.2

コールフェーズの動作 ................................................................................................. 7-22

7.4.3

ブレークフェーズの動作.............................................................................................. 7-22

7.4.4

リサイズへの対応 ........................................................................................................ 7-23

7.4.5

ネットワーク停止と再起動 .......................................................................................... 7-23

7.5

I/O ステーションのみによる構成.......................................................................... 7-24

7.5.1

I/O ステーションのみのサイクルタイム ...................................................................... 7-25

7.5.2

#IOSWAP 端子の利用.................................................................................................. 7-25

7.5.3

#LFS（Long Frame Select）端子の利用［HUB 対応］.............................................. 7-26

第８章

定格

8.1

電気的定格 .............................................................................................................. 8-3

8.2

AC 特性 ................................................................................................................... 8-4

8.2.1

各モードに共通な信号のタイミング.............................................................................. 8-4

8.2.1.1 クロック、リセットタイミング（#RST、Xi）....................................................... 8-4
8.2.1.2 転送レートタイミング（TXE、TXD、RXD）......................................................... 8-5
8.2.1.3 外部転送レートクロック（EXC）タイミング ....................................................... 8-5
8.2.2 MEM モード特有の信号タイミング ............................................................................... 8-6
8.2.2.1 リード／ライトタイミング .................................................................................... 8-6
8.2.2.2 割込みトリガ出力タイミング ................................................................................ 8-7
8.2.2.3 STB、#LCARE、#MCARE 出力タイミング ......................................................... 8-7
8.2.3 IO モード特有の信号タイミング.................................................................................... 8-8
8.2.3.1

STB1、STB2 とデータ入出力端子タイミング ...................................................... 8-8

8.3

パッケージ外形寸法 ................................................................................................ 8-9

8.4

半田実装推奨条件.................................................................................................. 8-10

8.5

リフロー推奨条件.................................................................................................. 8-10

付録
付録 1

サイクルタイム一覧 ..................................................................................... 付録 3

付録 2

IO モード時における内部等価ブロック図.................................................... 付録 4

付録 3

アドレス順

レジスタ一覧........................................................................... 付録 5

- ix -

MKY40 ユーザーズマニュアル

図

目

次

図 1.1

MEM モードの MKY40 を搭載した CUnet ステーション（MEM ステーション）..... 1-3

図 1.2

4 つの MEM ステーションを接続した CUnet .................................................. 1-4

図 1.3

I/O ステーション............................................................................................... 1-5

図 1.4

2 つのモードを接続した CUnet ....................................................................... 1-5

図 2.1

MEM モード時における端子配列 ..................................................................... 2-3

図 2.2

MEM モード 時における入出力回路形式の端子電気的特性............................. 2-7

図 3.1駆動クロックの自己生成 .................................................................................. 3-4

図 3.2

生成済みの駆動クロック供給 ........................................................................... 3-5

図 3.3

ハードウエアリセット ...................................................................................... 3-6

図 3.4

推奨のネットワーク接続 .................................................................................. 3-7

図 3.5

GMM ステーション用の専用通信ケーブル増設例............................................ 3-8

図 3.6

HUB-IC との直結例 .......................................................................................... 3-8

図 3.7

転送レートの設定 ............................................................................................. 3-9

図 3.8

ステーションアドレスの設定例 ..................................................................... 3-11

図 3.9

占有エリアの拡張設定例 ................................................................................ 3-12

図 3.10

LED 表示用端子の接続例 ............................................................................... 3-13

図 3.1132 ビットデータ幅のユーザ CPU との接続.................................................... 3-17

図 3.1216 ビットデータ幅のユーザ CPU との接続.................................................... 3-19

図 3.138 ビットデータ幅のユーザ CPU との接続...................................................... 3-21

図 3.14ユーザバス接続時の注意 ................................................................................ 3-22

図 3.15

データ格納方式............................................................................................... 3-23

図 4.1

起動のアルゴリズム ......................................................................................... 4-5

図 4.2

MKY40 のフェーズ遷移と SCR の対応ビット ................................................. 4-6

図 4.3

ライトプロテクト ............................................................................................. 4-7

図 4.4

SCR のビット 0 ～ 6 が示すステーションタイム............................................. 4-8

図 4.5

グローバルメモリ ........................................................................................... 4-12

図 4.6

占有エリアの拡張 ........................................................................................... 4-13

図 4.7

データハザード発生のメカニズム.................................................................. 4-14

図 4.88 ビットバスによる 64 ビットデータリード .................................................. 4-15

図 4.9

ライトの際に発生するデータハザード........................................................... 4-16

図 4.10

セカンダリウインドウ .................................................................................... 4-17

図 4.11GMPW と GMSW の使い分け ........................................................................ 4-18

図 4.1264 ビットの RFR と LFR ................................................................................ 4-20

- x -

MKY40 ユーザーズマニュアル
図 4.13

ステータス管理の起点時期............................................................................. 4-21

図 4.14

LGR による LFR の監視 ................................................................................. 4-22

図 4.1564 ビットの MFR と MGR .............................................................................. 4-23

図 4.16

MGR による MFR の監視と SSR のビット状態 ............................................. 4-25

図 4.1764 ビットの DRCR と DRFR .......................................................................... 4-28

図 4.18

時間経過に対するデータリニューアル検出の概要......................................... 4-30

図 4.19

メール受信バッファ ....................................................................................... 4-33

図 4.20

メール受信許可............................................................................................... 4-33

図 4.21

MRB0 へデータセットを格納した時の MR0CR............................................. 4-34

図 4.22

MRB1 へデータセットを格納した時の MR1CR............................................. 4-34

図 4.23

メール送信バッファ ....................................................................................... 4-36

図 4.24MSLR と MSCR の操作 .................................................................................. 4-36

図 4.25MSRR ............................................................................................................. 4-37

図 4.26MESR ............................................................................................................. 4-38

図 4.27

リサイズ ......................................................................................................... 4-43

図 4.28

リサイズの操作............................................................................................... 4-44

図 4.29SSR の RO ビット .......................................................................................... 4-46

図 4.30

SSR の BD ビット .......................................................................................... 4-48

図 4.31

SSR の JD ビット........................................................................................... 4-49

図 4.32CCTR の LCARE 発生回数............................................................................. 4-50

図 4.33

BCR の CP ビット .......................................................................................... 4-51

図 4.34CCTR の MCARE 発生回数 ............................................................................ 4-52

図 4.35#MON 端子への出力例 ................................................................................... 4-53

図 4.36PING 命令の発行 ............................................................................................ 4-54

図 4.37

各 MEM ステーションのモード調査 ............................................................... 4-55

図 4.38汎用出力ポート............................................................................................... 4-56

図 4.39

HUB 挿入可能段数.......................................................................................... 4-59

図 4.40

フレームオプションの設定............................................................................. 4-60

図 4.41

割込みトリガ発生機能 .................................................................................... 4-62

図 4.42

DR および ALM 割込みトリガ発生タイミング............................................... 4-63

図 4.43

リトリガ機能の動作例 .................................................................................... 4-64

図 5.1

8 ビットアクセス対応アドレス（16 ビットレジスタ）..................................... 5-3

図 5.2

アクセス対応アドレス（64 ビットレジスタ）.................................................. 5-3

図 6.1

IO モード時における端子配列 .......................................................................... 6-3

図 6.2

IO モード時における入出力回路形式の端子電気的特性 .................................. 6-7- xi -

MKY40 ユーザーズマニュアル
図 7.1

IO モード時における MKY40 の内部構成......................................................... 7-4

図 7.2

マルチセレクタ内部構成（1 つの Io 端子分）................................................... 7-6

図 7.3

内部出力端子へ出力するデータの選択............................................................. 7-8

図 7.4

IO モード時における ステーションアドレスの設定例 ................................... 7-11

図 7.5

IO モード時における #DOSA0-5 と #DOHL の設定例 ................................... 7-12

図 7.6

汎用入出力外部端子の入出力設定例 .............................................................. 7-13

図 7.7

汎用入出力外部端子の論理設定例.................................................................. 7-14

図 7.8

DONA 端子への LED 接続例 .......................................................................... 7-17

図 7.9

ウォッチドッグ出力のクリア例 ..................................................................... 7-18

図 7.10#MON 端子への LED 接続例 .......................................................................... 7-18

図 7.11

IO モード時における各端子の設定と接続の概念 ........................................... 7-20

図 7.12

I/O ステーションのみによって構成する CUnet ............................................. 7-24

図 7.13

複数の I/O 信号を 1 本の通信ケーブルによって接続可能なシステムの概念 ... 7-24

図 7.14#IOSWAP 端子を利用する場合の概念 ........................................................... 7-25

- xii -

MKY40 ユーザーズマニュアル

表

目

次

表 2-1

MEM モード時における端子機能........................................................................ 2-4

表 2-2

MEM モード時における電気的定格 .................................................................... 2-6

表 3-1

ケーブル長の目安.............................................................................................. 3-10

表 4-1

メモリマップ....................................................................................................... 4-4

表 4-2

タイプコード..................................................................................................... 4-55

表 4-3

割込み発生要因 ................................................................................................. 4-65

表 4-4

フリーズするレジスタ ...................................................................................... 4-67

表 5-1

レジスタ一覧....................................................................................................... 5-4

表 5-2

各ビット値と転送レート（48MHz 駆動クロック時）.......................................... 5-6

表 5-3

クエリ完了によるタイプコード ........................................................................ 5-37

表 6-1

IO モード時における端子機能 ............................................................................ 6-4

表 6-2

IO モード時における電気的定格......................................................................... 6-6

表 7-1

INV0 ～ INV7 に対応する汎用入出力外部端子.................................................... 7-6

表 7-2

汎用入出力外部端子の入出力と接続先 ............................................................... 7-7

表 7-3

占有 MB（メモリブロック）のデータ構成......................................................... 7-9

表 7-4

MEM モードと同一の接続................................................................................. 7-10

表 7-5

FS=63 のサイクルタイム .................................................................................. 7-25

表 7-6

フレームオプションが設定された FS=63 のサイクルタイム ........................... 7-26

表 8-1

絶対最大定格....................................................................................................... 8-3

表 8-2

電気的定格 .......................................................................................................... 8-3

表 8-3

AC 特性測定条件................................................................................................. 8-4- xiii -MKY40 ユーザーズマニュアル- xiv -

第１章

MKY40 の位置付けと特徴

本章は、CUnet における MKY40 の位置付けと特徴について記述します。

1.1 MEM モード時における CUnet ステーション（MEM ステーション）....................................................................1-3
1.2 MEM モードの特徴..........................................................................1-4
1.3 IO モード時におけるステーション（I/O ステーション）.................1-5
1.4 IO モードの特徴 ..............................................................................1-6
1.5 モードの選択 ...................................................................................1-6

第１章 MKY40 の位置付けと特徴

第１章

MKY40 の位置付けと特徴

本章は、CUnet における MKY40 の位置付けと特徴について記述します。
MKY40 は、CUnet プロトコルを完全なハードワイヤロジックによって搭載し、CMOS テクノロジを採用した LQFP-100 ピンの CUnet 専用 IC です。MKY40 は、MEM モードと IO モードの 2 つのモードを持っており、MEM モード時のステーションを“MEM ステーション”、IO モード時のステーションを“I/O ステーション”と呼びます。また、この 2 つのステーションを、総称して“CUnet ステーション”と呼びます。
なお、MEM モード時においては、CUnet ステーションを、グローバルメモリデータモニタ機能によって稼動する“GMM ステーション”として利用することも可能です（4.4.9 参照）。

1.1

MEM モード時における CUnet ステーション（MEM ステーション）

CUnet は、CUnet 専用 IC を搭載した複数のユーザ装置をネットワークによって接続し、ネットワークシステ
ムを構成します。MEM モードに設定された CUnet 専用 IC の MKY40 は、バスインターフェース（BUS-I/F）とネットワークインターフェース（ネットワーク I/F）を装備しています。MKY40 のバスインターフェース（BUS-I/F）をユーザ CPU へ接続し、MKY40 のネットワークインターフェース（ネットワーク I/F）をネッ
トワークへ接続することによって CUnet の 1 つの MEM ステーションとしてのユーザ装置を製作することができます（図 1.1 参照）。なお本書においては、MEM モードの MKY40 を搭載したユーザ装置を“MEM ス
テーション”と記述します。

1-3

MKY40 ユーザーズマニュアル
図 1.2 に示す CUnet システムは、4 つの MEM ステーション間において、メモリデータを共有します。各 MEM
ステーションのユーザ CPU は、MKY40 に搭載されているグローバルメモリ（GM：Global Memory）空間へのリードおよびライトアクセスのみによって、シンプルかつ高速にコミュニケーションすることができます。
また、各 MEM ステーションのユーザ CPU は、MKY40 に搭載されているメール送信バッファとメール受信
バッファを利用して、指定する MEM ステーションへ 256 バイト以内のデータセットをメール送信することもできます。

1.2

MEM モードの特徴

MKY40 の MEM モードは、以下の特徴を備えています。
① 最大 64 の CUnet ステーションまで接続できます。
② グローバルメモリ（GM：Global Memory）のサイズは 512 バイトです（CUnet におけるメモリのブ
ロックサイズは、8 バイトです。グローバルメモリは、64 メモリブロックから構成されています）。
③ MKY40 は、複数のメモリブロックを占有することができます。例えば、2 つの MEM ステーションによって構成される CUnet においてそれぞれの MEM ステーションが 32 メモリブロックを占有した場
合、256 バイトずつを占有するデュアルポート RAM のように、グローバルメモリを使うこともできます。
④ 標準の転送レートは、12Mbps / 6Mbps / 3Mbps です。
⑤ グローバルメモリ（GM：Global Memory）のデータ遷移を検出する割込みの他、各種の割込み発生機
能を利用できます。
⑥ 256 バイトまでのメールを送信することができます。
⑦ 8 ビットバス幅、16 ビットバス幅、32 ビットバス幅のユーザ CPU へ接続できます。
⑧ CUnet ステーション間において扱われるデータは、MKY40 に搭載されている CUnet プロトコルによって、データ化けなどが生じないことが保証されています。
CUnet プロトコルおよびデータの品質保証についての詳細は、“CUnetてください。

1-4

導入ガイド”を参照し

第１章 MKY40 の位置付けと特徴

1.3

IO モード時におけるステーション（I/O ステーション）

MKY40 は、CUnet 専用 I/O-IC としても利用できます（図 1.3 参照）。
IO モードに設定された CUnet 専用 IC の MKY40 は、ネットワークインター
フェース（ネットワーク I/F）をネットワークへ接続することにより、MKY40の端子に装備された汎用入出力外部端子の信号（I/O 信号）を、グローバル
メモリ（GM：Global Memory）と直結させることが可能です。
図 1.4 に示す CUnet システムは、ユーザ CPU を搭載した２つの MEM ステーション（MEM モード）と、２つの I/O ステーション（IO モード）をネット
ワークによって接続した CUnet です。このシステムにおいて、I/O ステー
ションの入力ポートの状況を、全てのユーザ CPU がグローバルメモリ（GM：Global Memory）から読み出すことが可能です。またユーザ CPU が I/O ス
テーションの出力ポートの状態を設定することも可能です。

1-5

MKY40 ユーザーズマニュアル

1.4

IO モードの特徴

MKY40 の IO モードは、以下の特徴を備えています。
① 最大 64 の CUnet ステーションまで接続できます。
② IO モードの MKY40 は、グローバルメモリ（GM：Global Memory）内の 1 つのメモリブロック（8 バイト）を占有します。
③ 標準の転送レートは、12Mbps / 6Mbps / 3Mbps です。
④ 32 本の汎用入出力外部端子を備えており、4 ビット毎に、“入力”として利用するか“出力”として利用するかを選択できます。また端子のレベルとデータ間の論理を反転させる設定もできます。
⑤ 各種のタイミング出力用および LED 表示用の端子を備えており、ユーザアプリケーションによる拡張や応用を容易にします。
⑥ I/O ステーションのみによっても、CUnet を構成させることができます。
⑦ 汎用入出力外部端子によって扱われる I/O 情報は、MKY40 に搭載されている CUnet プロトコルによってデータ化けなどが生じないことが保証されています。
CUnet プロトコルおよびデータの品質保証についての詳細は、“CUnet

導入ガイド”を参照してください。

1.5

モードの選択MKY40 は、CUnet システムを構築するにあたり、MEM モードと IO モードを使い分けることが可能です。
MKY40 は、MODE 端子（端子 2）を、Lo レベルに保つことにより MEM モードとして機能します。
MKY40 は、MODE 端子を、Hi レベルに保つことにより IO モードとして機能します。
本書は、MKY40 の MEM モードと IO モードについて、各章に分けて記述します。

MKY40 はマイクロコントローラを搭載していません。このため、プログラム暴走などの心配がありません。

MKY40 は、MODE 端子の設定を変更することによって、多くの端子の入出力仕様が切り替わります。したがって、電源が印加されている間は、MODE 端子の設定を変更しないでください。

1-6

第２章

MEM モード時におけるハードウエア

本章は、MKY40 の MEM モードにおける端子配列や端子機能および入出力回路形式といったハードウエアについて記述します。

第２章 MEM モード時におけるハードウエア

第２章

MEM モード時におけるハードウエア

本章は、MKY40 の MEM モードにおける端子配列や端子機能および入出力回路形式といったハードウエア
について記述します。
MKY40 の MEM モードにおける端子配列を、図 2.1 に示します。

2-3

MKY40 ユーザーズマニュアル
表 2-1 に、MKY40 の MEM モードにおける端子機能を示します。
表 2-1

MEM モード時における端子機能

端子名

端子番号

論理

I/O

MODE

2

正

I

MKY40 のモードを設定する入力端子です。
MEM モードにおいては、必ず Lo レベルに固定してください。

機

能Po0 ～ Po3

3～ 6

正

O

ユーザ CPU から MKY40 内部の SSR（System Status Register）へライトしたビット
0 ～ 3 のデータが出力される、汎用出力ポートです。
本端子はハードウエアリセットがアクティブになると、ユーザ CPU から MKY40
内部の SSR へデータがライトされるまで、Lo レベルを維持します。

PING

7

正

O

他の CUnet ステーションから PING 命令を受信した時に Hi レベルになる、PING
機能の出力端子です。本端子はハードウエアリセットがアクティブになると、他の CUnet ステーションからの PING 命令に優先して Lo レベルを維持します。

#STB

8

負

O

サイクルタイムの先頭時期に、所定時間 Lo レベルを出力する、タイミング通知出
力端子です。

BW0

9
I

BW1

10

ユーザ CPU と接続するバス幅を設定する入力端子です。
BW1 端子が Hi レベルの時、32 ビットバス幅が選択されます。
BW1 端子が Lo レベルかつ BW0 端子が Hi レベルの時、16 ビットバス幅が選択されます。
BW1 端子が Lo レベルかつ BW0 端子が Lo レベルの時、8 ビットバス幅が選択されます。

I

本端子は、BW1 端子が Hi レベルの時、#WRHH 入力端子として機能します。
#WRHH 入力端子へは、D24 ～ D31 へのライトを制御する信号を接続してください。本端子と #CS 端子の両方が Lo レベルの時に、どちらか一方の端子が Hi レベ
ルになると、バスの D24 ～ D31 データが MKY40 内部へライトされます。
BW1 端子が Lo レベルの時、ユーザ CPU のエンディアン種別を選択する ESEL 入力端子として機能します。
ESEL 入力端子は、ユーザ CPU がビッグエンディアンの時は Hi レベルを、ユーザ
CPU がリトルエンディアンの時は Lo レベルを設定してください。

正

#WRHH
/ ESEL

11

負/正

#WRHL
/ A1

12

負/正

I

本端子は、BW1 端子が Hi レベルの時、#WRHL 入力端子として機能します。
#WRHL 入力端子へは、D16 ～ D23 へのライトを制御する信号を接続してください。本端子と #CS 端子の両方が Lo レベルの時に、どちらか一方の端子が Hi レベ
ルになると、バスの D16 ～ D23 データが MKY40 内部へライトされます。
BW1 端子が Lo レベルの時、ユーザ CPU と接続する 10 ビットのアドレスバス端子（A1 ～ A10）の A1 入力端子として機能します。A1 入力端子の場合は、ユーザ
CPU から出力される A1 信号を接続してください。

A2 ～ A10

13 ～ 21

正I

ユーザ CPU と接続するアドレスバス端子の一部です。
本端子へは、ユーザ CPU から出力される A2 ～ A10 信号を接続してください。

#CS

22

負

I

ユーザ CPU と接続するアクセス制御端子です。ユーザ CPU が MKY40 へリードまたはライトアクセスする際に、適切なタイミングによって本端子を Lo レベルにしてください。

#RD

23

負

I

ユーザ CPU と接続するリード制御端子です。ユーザ CPU が MKY40 をリードする
際に、適切なタイミングによって本端子を Lo レベルにしてください。
MKY40 は、本端子と #CS 端子の両方が Lo レベルの時に、BW1 と BW0 端子の設定に応じたバス幅のデータを、データバスへ出力します。

#RST

24

負

I

MKY40 のハードウエアリセット入力端子です。
電源“ON”直後から、あるいはユーザが意図的にハードウエアをリセットする時に、Xi 端子の周波数の 10 クロック以上 Lo レベルを維持してください。

#WRLL

27

負

I

本端子へは、D0 ～ D7 へのライトを制御する信号を接続してください。本端子と#CS 端子の両方が Lo レベルの時に、どちらか一方の端子が Hi レベルになると、バスの D0 ～ D7 データが MKY40 内部へライトされます。

N.C.

28

正

O

本端子は、機能を持たない出力端子です。必ず開放にしてください。

D0 ～ D729 ～ 36

正I/O

ユーザ CPU と接続する双方向データバス端子（D0 ～ D7）です。

（つづく）

2-4

第２章 MEM モード時におけるハードウエア
表 2-1
端子名

端子番号

論理

MEM モード時における端子機能

I/O

機

（つづき）

能

#WRLH
/ A0

40

負/正

I

本端子は、BW1 端子と BW0 端子の両方が Lo レベル以外の時、#WRLH 入力端子として機能します。#WRLH 入力端子へは、D8 ～ D15 へのライトを制御する信号を接続してください。本端子と #CS 端子の両方が Lo レベルの時に、どちらか一方の端子が Hi レベルになると、バスの D8 ～ D15 データが MKY40 内部へライトされます。
BW1 端子と BW0 端子の両方が Lo レベルの時、ユーザ CPU と接続する 11 ビットのアドレスバス端子（A0 ～ A10）の A0 入力端子として機能します。A0 入力端子の場合は、ユーザ CPU から出力される A0 信号を接続してください。

#INT0

41

負

O

ユーザ CPU に対して割込みトリガ信号を出力する端子です。割込みトリガが発生している時に、Lo レベルを出力します。
本端子は、MKY40 内部レジスタの INT0CR および INT0SR によって制御します。

D8 ～ D1542 ～ 49

正I/O

ユーザ CPU と接続する双方向データバス端子（D8 ～ D15）です。

#INT1

52

負

O

ユーザ CPU に対して割込みトリガ信号を出力する端子です。割込みトリガが発生している時に、Lo レベルを出力します。
本端子は、MKY40 内部レジスタの INT1CR および INT1SR によって制御します。

D16 ～ D23

53 ～ 60

正I/O

ユーザ CPU と接続する双方向データバス端子（D16 ～ D23）です。

#INT2

63

負

O

ユーザ CPU に向けて割込みトリガ信号を出力する端子です。割込みトリガが発生している時に、Lo レベルを出力します。
本端子は、MKY40 内部レジスタの INT2CR および INT2SR によって制御します。

D24 ～ D31

64 ～ 71

正I/O

ユーザ CPU と接続する双方向データバス端子（D24 ～ D31）です。

RXD

77

正

I

パケットを入力する端子です。レシーバの出力端子へ接続してください。

TXE

78

正

O

パケットを出力する期間中、Hi レベルになる出力端子です。
ドライバのイネーブル入力端子へ接続してください。

TXD

79

正

O

パケットを出力する端子です。
ドライバのドライブ入力端子へ接続してください。

#SA0 ～#SA5

80 ～ 85

負I

ステーションアドレス（SA）を設定する入力端子です。MKY40 は、ハードウエア
リセットアクティブ時に、本端子の反転状態をMKY40内部のBCRへライトします。

#OWN0 ～#OWN5

86 ～ 91

負I

占有幅（OWN-width）を設定する入力端子です。MKY40 は、ハードウエアリセッ
トアクティブ時に、本端子の反転状態を MKY40 内部の BCR へライトします。

#MON

92

負

O

他の CUnet ステーションと安定的にリンクが成立している間 Lo レベルを出力す
る、LED 点灯用の出力端子です。

#LCARE93

負O

LCARE 発生時に、所定時間 Lo レベルを出力する LED 点灯用の出力端子です。

#MCARE94

負O

MCARE 発生時に、所定時間 Lo レベルを出力する LED 点灯用の出力端子です。

EXC

95

正

I

転送レートが外部クロックに依存する際に使用するクロック入力端子です。転送
レートは、供給周波数の“1/4”です。供給可能な周波数は 12.5MHz（最大）です。
本端子を使用しない時は、Hi レベルまたは Lo レベルを設定してください。

BPS0
BPS1

96
97

正

I

転送レートを設定する入力端子です。MKY40 は、ハードウエアリセットアクティ
ブ時に、本端子の状態を MKY40 内部の BCR へライトします。

Xo

98

正

O

発振子の接続端子です。

Xi

99

正

I

発振子もしくは生成済みのクロックを接続する端子です。

VDD

26、37
50、61
76、100------電源端子。5.0V 供給。

GND

1、25
38、39
51、62
72 ～ 75------

電源端子。0V へ接続。

注記：先頭に“#”が付いている端子は、負論理（Lo アクティブ）を示します。

2-5

MKY40 ユーザーズマニュアル
表 2-2 に、MKY40 の MEM モードにおける電気的定格を示します。
表 2-2
No

I/O

名称

Type

No

I/O

MEM モード時における電気的定格
名称

Type

No

I/O

（# マークは負論理）

名称

Type

No

I/O

名称

Type

1

--

GND

--

26

--

VDD

--

51

--

GND

--

76

--

VDD

--

2

I

MODE

A

27

I

#WRLL

B

52

O

#INT1

E

77

I

RXD

D

3

O

Po0

E

28

O

N.C.

E

53

I/O

D16

G

78

O

TXE

E

4

O

Po1

E

29

I/O

D0

G

54

I/O

D17

G

79

O

TXD

E
C

5

O

Po2

E

30

I/O

D1

G

55

I/O

D18

G

80

I

#SA0

6

O

Po3

E

31

I/O

D2

G

56

I/O

D19

G

81

I

#SA1

C

7

O

PING

E

32

I/O

D3

G

57

I/O

D20

G

82

I

#SA2

C

8

O

#STB

E

33

I/O

D4

G

58

I/O

D21

G

83

I

#SA3

C

9

I

BW0

C

34

I/O

D5

G

59

I/O

D22

G

84

I

#SA4

C

10

I

BW1

C

35

I/O

D6

G

60

I/O

D23

G

85

I

#SA5

C

11

I

#WRHH
/ ESEL

B

36

I/O

D7

G

61

--

VDD

--

86

I

#OWN0

C

12

I

#WRHL
/ A1

B

37

--

VDD

--

62

--

GND

--

87

I

#OWN1

C

13

I

A2

B

38

--

GND

--

63

O

#INT2

E

88

I

#OWN2

C

14

I

A3

B

39

--

GND

--

64

I/O

D24

G

89

I

#OWN3

C

I

#WRLH
/A0

B

65

I/O

D25

G

90

I

#OWN4

C
C

15

I

A4

B

40

16

I

A5

B

41

O

#INT0

E

66

I/O

D26

G

91

I

#OWN5

17

I

A6

B

42

I/O

D8

G

67

I/O

D27

G

92

O

#MON

F

18

I

A7

B

43

I/O

D9

G

68

I/O

D28

G

93

O

#LCARE

F

19

I

A8

B

44

I/O

D10

G

69

I/O

D29

G

94

O

#MCARE

F

20

I

A9

B

45

I/O

D11

G

70

I/O

D30

G

95

I

EXC

D

21

I

A10

B

46

I/O

D12

G

71

I/O

D31

G

96

I

BPS0

C

22

I

#CS

B

47

I/O

D13

G

72

--

GND

--

97

I

BPS1

C

23

I

#RD

B

48

I/O

D14

G

73

--

GND

--

98

O

Xo

--

24

I

#RST

D

49

I/O

D15

G

74

--

GND

--

99

I

Xi

--

25

--

GND

--

50

--

VDD

--

75

--

GND

--

100

--

VDD

--

2-6

第２章 MEM モード時におけるハードウエア
図 2.2 に、MKY40 の MEM モードにおける端子の電気的特性を示します。

2-7

MKY40 ユーザーズマニュアル

2-8

第３章

MEM モード時における接続

本章は、CUnet において MEM モードに設定された MKY40 が機能するために必要な端子の役割や接続について記述します。

3.1駆動クロック.................................................................................3-4

3.2

ハードウエアリセット ..................................................................3-6

3.3

ネットワークインターフェースの接続 .........................................3-7

3.4

転送レートの設定 .........................................................................3-9

3.5

通信ケーブル長の目安 ................................................................3-10

3.6

ステーションアドレスの設定 .....................................................3-11

3.7

占有エリアの拡張設定 ................................................................3-12

3.8

LED 表示用端子の接続 ...............................................................3-13

3.9タイミング通知信号（#STB 端子）の接続.................................3-14

3.10

PING 信号の接続 ........................................................................3-14

3.11

汎用出力ポートの接続 ................................................................3-15

3.12

ユーザ CPU の接続 .....................................................................3-15

第３章 MEM モード時における接続

第３章

MEM モード時における接続

本章は、CUnet において MEM モードに設定された MKY40 が機能するために必要な端子の役割や接続について記述します。
MKY40 の MEM モードの接続においては、MKY40 の MODE 端子（端子 2）を、電源の GND（Lo レベル）へ必ず接続してください。また、VDD 端子（端子 26、37、50、61、76、100）の全てを必ず電源の 5.0V へ、
GND 端子（端子 1、25、38、39、51、62、72、73、74、75）の全てを必ず電源の 0V へ接続し、近接する
VDD 端子と GND 端子間に 10V ／ 0.1μF（104）以上のコンデンサも接続してください。NC（No Conect）端子（端子 28）は開放にしてください。

3-3

MKY40 ユーザーズマニュアル

3.1

駆動クロック

本節は、MKY40 の駆動クロックについて記述します。

3.1.1

駆動クロックの自己生成

MKY40 は、発振子を接続することにより自ら駆動クロックを生成することができます。この場合、発振子
を Xi 端子（端子 99）と Xo 端子（端子 98）へ接続してください。通常は、48MHz の水晶発振子を接続してください。
Xi 端子と Xo 端子へ接続する発振子および補助部品は、MKY40 本体の近傍に配置してください。発振子のメーカおよび品種に応じて、適切な値の容量を選択し、接続してください（図 3.1 参照）。

① MKY40 が発振可能な周波数範囲は、40MHz ～ 50MHz です。この範囲を逸脱する駆動クロッ
ク周波数を必要とする場合は、“3.1.2 生成済みの駆動クロックを供給する”を採用してください。
② 発振子のメーカおよび品種によっては、Xo 端子と発振子の間に、ダンピング抵抗（Rd）の挿入を必要とする場合もあります。
③ 発振周波数精度の許容範囲は、± 500ppm 以内です。
④ 発振状態の認識および発振周波数を計測するためには、TXD 端子を利用可能です。
弊社は、技術レポートなどの情報を Web サイトにおいて提供することに努めております。
発振子に応じた適切な値の容量や発振の安定度を策定する方法など、参考となる技術情報を必要とする場合は、弊社の Web サイトもご参照ください。

https://www.steptechnica.com/

3-4

第３章 MEM モード時における接続
3.1.2

生成済みの駆動クロックを供給する

発 振 器 な ど に よ っ て 既 に 生 成 さ れ て い る ク ロ ッ ク を、直 接MKY40 へ供給し、MKY40 の駆動クロックとして利用することができます。駆動クロックを MKY40 へ直接供給する際は、Xi 端子（端子 99）を利用し、Xo 端子（端子 98）は開放してください。
駆動クロックを外部から直接供給する際の仕様は以下です。
① 上限周波数は 50MHz であり、下限はありません。通常は、48MHz のクロックを接続します。
② Xi 端子の特性は、VIH = min 3.5V。VIL = max 1.5V です。
③ 信号の立上りおよび立下りが 20ns 以内のクロックを接続してください。
④ 信号の Hi レベルあるいは Lo レベルの最小時間が 5ns 以上のクロックを接続してください。
⑤ クロックのジッタ成分が以下の範囲以内のクロックを接続してください。
・入力する周波数が 25MHz 以上の場合は 250ps 以内
・入力する周波数が 25MHz 未満の場合は 500ps 以内⑥ 周波数精度が± 500ppm 以内のクロックを接続してください。
一般的な水晶発振器におけるクロックの出力は、上記②～⑥の値に対して問題になりません。

3.1.3

駆動クロックの確認

MKY40 は、ハードウエアリセットがアクティブ状態の時に、駆動クロックを 32 分周したクロックを TXD
端子（端子 79）から出力します（図 3.1 参照）。このクロックの出現と周波数を確認することによって、
MKY40 へ供給している駆動クロック、あるいは発振子によって生成されたクロックが正常なことを確認できます。
MKY40 が許容する駆動クロックの発振周波数精度は± 500ppm 以内です。

ハードウエアリセットがアクティブ状態の許容時には 48MHz の 32 分周の 1.5MHz の信号
が TXD 端子より出力されます。
また、ハードウェアリセットが非アクティブ状態であり、かつ、TXE 端子が Lo レベルの時は、TXD 端子から出力されるクロックは転送レート設定により異なります。
12 Mbps 設定・・・TXD 端子から 1.5MHz が出力6Mbps 設定 ・・・TXD 端子から 750KHz が出力3Mbps 設定 ・・・TXD 端子から 375KHz が出力

3-5

MKY40 ユーザーズマニュアル

3.2

ハードウエアリセット#RST（ReSeT）端子（端子 24）へ Lo レベルを入力すると、MKY40 はハードウエアリセットされます。ただし、この Lo レベル信号が入力されている期間が“1 クロック”以下の場合は、誤動作を防止するためにこの信号は無視されます。また MKY40 を完全にリセットするためには、駆動クロックが供給されている間に #RST 端子を“10 クロック”以上 Lo レベルを維持していなければなりません（図 3.3 参照）。
本書においては、この状態を“ハードウエアリセットがアクティブ”と呼びます。
#RST 端子は、内部のシュミット型入力バッファへ接続されているため、電源“ON”時の立上り時定数回路を直接接続することもできます。

MKY40 へ電源を投入した直後は、必ずハードウエアリセットがアクティブとなるように設計してください。
リセット信号解除後、MKY40 の各レジスタや GM をアクセスする場合、20Txi 時間（約 420ns）
以上経過した後、MKY40 へのアクセスが可能です。

3-6

第３章 MEM モード時における接続

3.3

ネットワークインターフェースの接続

MKY40 のネットワークインターフェース（以下、ネットワーク I/F）端子は、RXD 端子（端子 77）と TXE
端子（端子 78）、および TXD 端子（端子 79）の 3 本です。

3.3.1

推奨のネットワーク接続

図 3.4 は、推奨のネットワーク接続です。TRX（ドライバ／レシーバ部品）は、RS-485 仕様のドライバ／レ
シーバとパルストランスから構成されます。通信ケーブルは、LAN 用の通信ケーブル（10BASE-T、カテゴ
リ 3 以上）と同等以上の性能を持ち、かつ一括シールドの通信ケーブルです。通信ケーブル内の、1 対のツイストペアを利用します。

ハーフデュプレックス（半二重）通信方式における TRX の構成によっては、MKY40 がパケッ
トを送信している期間に、自己の TXD 端子から出力された信号がそのまま RXD 端子へ入力されてしまう場合があります。しかし MKY40 は、TXE 端子が Hi の期間中に自分が送信したパケットを受信しない仕組みを採用しており、まったく問題は生じません。
ネットワークの実際の敷設に役立つ予備知識や資料は、“CUnet テクニカルガイド”に記述されています。また部品の選択や推奨部品の入手については、弊社の Web サイトもご参照ください。

https://www.steptechnica.com/

3-7

MKY40 ユーザーズマニュアル
3.3.2

RXD、TXE、TXD 端子の詳細

MKY40 は、他の CUnet ステーションから送信されるパケットを RXD 端子によって受信し、他の CUnet ス
テーションへ送信するパケットを TXD 端子から出力します。パケット送信中は、TXE 端子から Hi レベルが出力されます。このため TXE 端子が Hi レベルになった時は、TRX のドライバのイネーブル端子がアクティブとなり、TXD 端子から出力されるパケットのシリアルパターンをネットワークへ送信できるように、
TRX を設計してください（図 3.4 参照）。
MKY40 は、パケット送信中以外の期間（TXE 端子が Lo レベルの期間）、RXD 端子の入力信号を TXD 端子
へ出力します。これにより、グローバルメモリデータモニタ機能によって稼動する GMM ステーションを接続するための専用通信ケーブルを増設することも可能です（図 3.5 参照。GMM ステーションについては、“4.4.9GMM（Global Memory Monitor）機能”を参照してください）。

3.3.3

HUB-IC 直結時における注意

通信ケーブルのスター接続を可能とする目的などのために、ユーザ装置内部において MKY40 と HUB-IC（例
えば MKY02）を TRX 部品を介さずに直接接続する場合は、TXE 端子が Lo レベルの期間における TXD 端
子出力の信号が HUB-IC へ入力されないように（MKY40 の送信パケットのみが HUB-IC へ入力されるように）、注意してください（図 3.6 参照）。

3-8

第３章 MEM モード時における接続

3.4

転送レートの設定

MKY40 の転送レートは、BPS0 端子（端子 96）および BPS1 端子（端子 97）へ入力する Hi レベルまたは Lo
レベルの組合せによって設定します。図 3.7 に、転送レートに対応する BPS0 端子および BPS1 端子のレベ
ルを示します。
MKY40 は、ハードウエアリセットアクティブ時に、この端子の設定を、内部の BCR（Basic Control Register）
へライトします。転送レートは、ユーザシステムのプログラムによって、BCR のデータを書き換えることによって再設定することも可能です。詳しくは“4.1.3

コミュニケーション起動前の設定（イニシャライズ）から起動まで”を参照してください。
転送レート選択を“外部転送レート”に設定した場合、転送レートの値は EXC 端子（端子 95）へ供給されたクロックの“1/4”の周波数による値です（例：EXC 端子へ供給するクロック周波数が 5MHz の場合は、転送レートは 1.25Mbps）。 EXC 端子へ供給可能なクロックは、デューティ比が“40% ～ 60%”の“12.5MHz（Xi=50MHz 時）”が上限です。EXC 端子へ外部からクロックを入力しない時は、EXC 端子を Hi レベルまたは Lo レベルに固定してください。

ユーザシステムのプログラムが、MKY40 のネットワーク起動前に必ず転送レートを BCR（BasicControl Register）へライトする場合に限り、BPS0 と BPS1 端子を転送レートの設定と無関係な任意のレベルに固定しておくことができます（これにより、DIP-SW などの設定部品を削減する効果を得られます）。この場合、BPS0 と BPS1 端子は、開放か、Hi レベルまたは Lo レベルを維持してください。BPS0 と BPS1 端子は、MKY40 内部においてプルアップされているため、開放す
ることにより Hi レベル維持と同等になります。
① ネットワークへ接続する全ての CUnet 専用デバイスへは、同一の転送レートを設定してください。
② EXC 端子（端子 95）は入力端子です。外部からクロックを入力しない時は、端子を Hi あ
るいは Lo レベルに固定し、どのような場合においても開放にならないように処理してください。
③“12Mbps ～ 3Mbps”以外の転送レートを利用する場合は、弊社推奨のパルストランスを利用できない場合があります。この場合、利用する転送レートに適合するパルストランスを、お客様ご自身が選定してください。

3-9

MKY40 ユーザーズマニュアル

3.5

通信ケーブル長の目安

本書においては、マルチドロップ形式による通信ケーブルの接続点を“ブランチ”と呼びます。
“3.3

ネッ

トワークインターフェースの接続”に記述されているネットワークを、32 ブランチ以下によって利用する
場合の、CUnet の通信ケーブル長の目安を表 3-1 に示します。
表 3-1

ケーブル長の目安

転送レート

ケーブル長

12Mbps

100m

6Mbps

200m

3Mbps

300m

表 3-1 は、推奨の差動ドライバ／レシーバが RS-485 仕様部品のため、この RS-485 仕様において決められているブランチ数“32”を目安の基準にしています。
CUnet は、最大 64 の CUnet ステーションまで接続可能なため、“64”のブランチ接続が可能です。推奨のネットワークはパルストランスによって電気的に絶縁されており、かつ CUnet のネットワークを伝播する信号形式が RZ（Return to Zero）のため、直流（DC）成分信号を利用せず、一般的な RS-485 仕様の部品によって“64”ブランチ接続が可能です。但し“64”ブランチの場合は、通信ケーブル長が表 3-1 の値よりも短くなる傾向が生じます（伝播する信号エネルギの分散が増えるため）。
CUnet を利用する際は、利用する実際の環境においての動作をテストし、“4.4.5 ネットワークの品質管理と表示”に記述されている LCARE（Link CARE）や MCARE（Member CARE）が発生することなく安定に動作することを確認してください。

通信ケーブル長は、フレームオプションの設定や HUB を挿入することによって延長することができます（“4.4.10 フレームオプション〔HUB 対応〕”および HUB-IC（MKY02 など）の“ユー
ザーズマニュアル”参照）。

通信ケーブル長は、利用する通信ケーブルや差動ドライバ／レシーバ部品、さらにケーブルの敷設状態や利用される環境によっても異なります。そのため、“表 3-1 ケーブル長の目安”は一般的な利用状況を想定した時に安定して利用できる目安であり保証値ではありません。

3 - 10

第３章 MEM モード時における接続

3.6

ステーションアドレスの設定

MKY40 は、CUnet プロトコルによって義務付けられるステーションアドレス（SA：Station Address）を設定するための 6 本の設定端子（#SA0 ～ #SA5 端子（端子 80 ～ 85））を装備しています。
#SA0 ～ #SA5 端子は、内部においてプルアップされた負論理の入力端子です。ステーションアドレス（SA：Station Address）は、#SA0 ～ #SA5 端子へ入力する Hi レベルを“0”、Lo レベルを“1”とした 16 進数の“00H ～ 3FH（0 番～ 63 番）”によって設定します。最上位ビットは #SA5（端子 85）です（図 3.8 参照）。
MKY40 は、ハードウエアリセットアクティブ時に、この端子の設定を、内部の BCR（Basic Control Register）
へライトします。ステーションアドレス（SA：Station Address）は、ユーザシステムのプログラムによって、BCR のデータを書き換えることによって再設定することも可能です。詳しくは“4.1.3

コミュニケーショ

ン起動前の設定（イニシャライズ）から起動まで”を参照してください。

ユーザシステムのプログラムが、MKY40 のネットワーク起動前に必ずステーションアドレス（SA）の値を BCR（Basic Control Register）へライトする場合に限り、#SA0 ～ #SA5 端子をSA 値とは無関係な任意な値となるレベルに固定しておくことができます（これにより、DIP-SWなどの設定部品を削減する効果を得られます）。この場合、 #SA0 ～ #SA5 端子は、開放か、Hi
レベルまたは Lo レベルを維持してください。#SA0 ～ #SA5 端子は、MKY40 内部においてプルアップされているため、開放することにより Hi レベル維持と同等になります。

1 つのネットワークへ接続されている全ての CUnet 専用 IC に、同一の SA 値が設定されていることは禁止です。また占有エリアの拡張設定によって、占有エリアが重複することも許されません。

3 - 11

MKY40 ユーザーズマニュアル

3.7

占有エリアの拡張設定

MKY40 は、CUnet プロトコルの“実用性の向上／占有エリアの拡張”に基づき、6 本の占有幅（OWN width）
設定端子 #OWN0 ～ #OWN5 端子（端子 86 ～ 91）を装備しています。
#OWN0 ～ #OWN5 端子は内部においてプルアップされた負論理の入力端子です。占有幅（OWN width）の設定は、#OWN0 ～ #OWN5 端子へ入力する Hi レベルを“0”、Lo レベルを“1”とした 16 進数の“00H ～3FH（0 ～ 63）”によって設定します。最上位ビットは #OWN5（端子 91）です（図 3.9 参照）。
MKY40 は、ハードウエアリセットアクティブ時に、この端子の設定を、内部の BCR（Basic Control Register）
へライトします。占有幅（OWN width）は、ユーザシステムのプログラムによって、BCR のデータを書き換えることによって再設定することも可能です。詳しくは“4.1.3

コミュニケーション起動前の設定（イニシャライズ）から起動まで”を参照してください。
この端子の設定値が“00H”（全てが Hi レベル）の時、占有幅（OWN width）は“01H”として扱われます。
この端子の設定値とステーションアドレス（SA）を加算した値が、“64（40H）”を超える場合は、“64”を超える値は無視されます。例えば、SA が“62（3EH）”の場合、OWN が“03H”であっても占有幅は“2”です。SA が“32（20H）”の場合、OWN が“63（3FH）”であっても占有幅は“32”です。

ユーザシステムのプログラムが、MKY40 のネットワーク起動前に必ず占有幅（OWN width）の値を BCR（Basic Control Register）へライトする場合に限り、#OWN0 ～ #OWN5 端子を占有幅（OWN width）値とは無関係な任意な値となるレベルに固定しておくことができます（これにより、DIP-SW などの設定部品を削減する効果を得られます）。この場合、#OWN0 ～ #OWN5 端子
は、開放か、Hi レベルまたは Lo レベルを維持してください。#OWN0 ～ #OWN5 端子は、MKY40
内部においてプルアップされているため、開放することにより Hi レベル維持と同等になります。

3 - 12

第３章 MEM モード時における接続

3.8

LED 表示用端子の接続

MKY40 は、3 本の LED 表示用出力端子（#MON（端子92）、#LCARE（端子 93）、#MCARE（端子 94））を装備しています。それぞれの端子は、負論理アクティブ（アクティブ時に Lo レベル）な信号を出力します。
これらの端子は、± 8mA の電流駆動能力があります。8mA以下の電流によって点灯可能な LED ならば、Lo レベルの時に LED が点灯する接続が可能です（図 3.10）。図 3.10の電流制限抵抗（R）の値は、使用する LED 部品の定格に合わせてユーザシステムのハードウエア設計者が決定
してください。
#MON 端子 へ は 安定 動 作 を示 す 緑色 の LED 部 品を、#LCARE 端子へは、緩やかな警告を示すオレンジ色の LED 部品を接続することを推奨します。
#MCARE 端子へは、確かな警告を示す赤色の LED 部品を接続することを推奨します。
#MON 端子、#LCARE 端子および #MCARE 端子の出力が Lo レベルとなる詳細は“4.4.5 ネットワークの品質管理と表示”を参照してください。#MON、#LCARE、#MCARE 端子を使用しない時は、開放にしてください。

ユーザシステムによって、BCR（Basic Control Register）ビット 14 の設定を“1”とした場合、#LCARE および #MCARE 端子から出力される Lo レベルの幅は、LED の点灯が追従できない短い時間となります。この場合は、人が LED の点灯を目視することはできません。BCR ビット 14の設定を“1”とする詳細については、“4.4.5 ネットワークの品質管理と表示”を参照してください。

3 - 13

MKY40 ユーザーズマニュアル

3.9

タイミング通知信号（#STB 端子）の接続

MKY40 は、サイクルの先頭タイミングを通知する出力端子（#STB:STroBe（端子 8））を装備しています。
#STB 端子は通常 Hi レベルを維持し、サイクルの先頭タイミングの時に“2 × TBPS”時間 Lo となるパルスを出力します。この端子の出力が Lo レベルへ遷移するタイミングをユーザが利用することにより、ネットワー
クへ接続された全ての CUnet ステーションに共通なタイミング（同期）を認識することが可能となります。
CUnet の同期性能は、式 3.1 によって算出できます。この端子を使用しない時は、開放にしてください。

式 3.1 （2 × TBPS）＋（サイクルタイム×クロック精度）＋信号伝播遅延 ［以内］
例えば、12Mbps（TBPS=83.3ns）、64 個の CUnet ステーション（サイクルタイム =2.365ms）、駆動ク
ロック精度 200ppm（0.02%）、ケーブル（7ns/m）総長 100m の場合、同期性能は（167ns ＋ 473ns ＋ 700ns）≒ 1.34μs 以内です。
ネットワーク内に HUB が挿入されている場合は、この算式は適用できません。

ユーザ CPU 上を走行するユーザシステムのプログラムは、SCR（System Control Register）を参照することや割込みトリガを受け付けることによって、サイクルのタイミングを認識することもできます（“4.1.7 サイクル中の詳細タイミング”と“4.5 割込みトリガ発生機能”参照）。
ただしこの場合、タイミング精度はプログラムの走行状態に左右されます。これと比較し、#STB
端子の出力は、主に周辺ユーザ回路へ精度の高い同期信号を供給する場合に利用価値が高まり
ます。

3.10

PING 信号の接続

MKY40 は、他の CUnet ステーションからの PING 命令の受信を通知する PING 端子（端子 7）を装備しています。PING 信号は、自己ステーションの状態に関わらず他の CUnet ステーションからの関与によって操作される信号です。
PING 端子は、通常 Lo レベルを維持しています。他の CUnet ステーションから PING 命令を受信した時に Hiレベルへ遷移し、その後に他の CUnet ステーションから自己ステーションへ向けた PING 命令が埋め込まれていないパケットを受信した時に Lo レベルへ遷移します。
PING 端子は、ハードウエアリセットがアクティブとなった時、上記動作に優先して Lo レベルへ遷移します。
CUnet プロトコルにおいては、PING 信号の利用目的や接続先が特定されていません。PING 信号は、ユーザ
アプリケーションの構築を支援する補助的な拡張機能です。
PING 信号を発生させる操作については、“4.4.6PING 命令”を参照してください。この端子を使用しない

時は、開放にしてください。
PING 信号の利用例としては、“ユーザ CPU を強制的にネットワークからリセットする”などが考察されます。例えば、1 つの MEM ステーションに搭載されたユーザ CPU のプログラムが暴走してしまった時、（PING 端子の出力によってハードウエアのリセットがアクティブとなるように設計されていれば）、他の CUnet ステーションからの操作によって、暴走している
MEM ステーションのユーザ CPU をリセットすることが可能です。

3 - 14

第３章 MEM モード時における接続

3.11

汎用出力ポートの接続

MKY40 は、4 本の汎用出力ポート（Po0 ～ Po3 端子（端子 3 ～ 6））を装備しています。
この端子の出力レベルは、SSR（System Status Register）のビット 0 ～ 3 へ、データをライトすることによって設定できます。SSR のビット 0 が Po0 端子へ、ビット 3 が Po3 端子へ対応しています。SSR のビット 0 ～
3 の内の“1”をライトしたビットに対応する端子が Hi レベル出力に設定されます。
この端子の出力レベルは、上記 SSR（System Status Register）のビット 0 ～ 3 へのデータライトよりも優先して、ハードウエアリセットがアクティブの時に全て Lo レベルに設定されます。
この端子を使用しない時は、開放にしてください。

ユーザシステムのプログラムによる SSR（System Status Register）の操作の詳細については、“4.4.83.12

汎用出力ポートの操作”を参照してください。

ユーザ CPU の接続

本節は、ユーザシステムのプログラムが、MEM モードに設定された MKY40 へアクセスするために必要な、ユーザ CPU の接続について記述します。
MKY40 とユーザ CPU との接続は、#CS 端子（端子 22）、#RD 端子（端子 23）、#WRHH/ESEL 端子（端子11）、#WRHL/A1 端子（端子 12）、#WRLH/A0 端子（端子 40）、#WRLL 端子（端子 27）と、アドレスバス端
子やデータバス端子を利用します。さらにユーザ CPU と接続するバス幅を設定するために、BW0 端子（端子 9）と BW1 端子（端子 10）の信号レベルを組合せます。

#WRHH/ESEL 端子（端子 11）、#WRHL/A1 端子（端子 12）、#WRLH/A0 端子（端子 40）の 3 つの端子は、BW0 端子（端子 9）と BW1 端子（端子 10）の設定によって選択されるバス幅に応じて入力する信号が選択される共用端子です。

3 - 15

MKY40 ユーザーズマニュアル
3.12.132 ビットデータ幅ユーザ CPU の接続

MKY40 と 32 ビットデータ幅ユーザ CPU の接続について、以下に記述します（図 3.11 参照）。
① MKY40 の BW1 端子（端子 10）を Hi レベルに固定してください。BW0 端子（端子 9）は、Hi レベルまたは Lo レベルに固定してください。
② MKY40 の A2 端子～ A10 端子（端子 13 ～ 21）へ、ユーザ CPU が出力するアドレスバス端子の A2～ A10 信号を接続してください。
③ D0 端子～ D31 端子（端子 29 ～ 36、42 ～ 49、53 ～ 60、64 ～ 71）へ、ユーザ CPU のデータバス信号端子 D0 ～ D31 を接続してください。
④ #RD 端子（端子 23）へ、ユーザ CPU が出力する RD 信号を接続してください。
⑤ #WRHH/ESEL 端子（端子 11）は、#WRHH 端子として機能します。#WRHH/ESEL 端子へ、ユーザ
CPU が出力する D24 ～ D31 のライトストローブ信号を接続してください。
⑥ #WRHL/A1 端子（端子 12）は、#WRHL 端子として機能します。#WRHL/A1 端子へ、ユーザ CPU が出力する D16 ～ D23 のライトストローブ信号を接続してください。
⑦ #WRLH/A0 端子（端子 40）は、#WRLH 端子として機能します。#WRLH/A0 端子へ、ユーザ CPU が出力する D8 ～ D15 のライトストローブ信号を接続してください。
⑧ #WRLL端子（端子27）へ、ユーザCPUが出力するD0～D7のライトストローブ信号を接続してください。
⑨ #CS 端子（端子 22）へ、“MKY40 をメモリへ配置する信号”を接続してください。
⑩ MKY40 を含む全ての周辺デバイスがデータバスをドライブしない期間に、ユーザ CPU のデータバス
信号端子 D0 ～ D31 が開放（フローティング）状態となる場合は、プルアップまたはプルダウン抵抗を接続してください。抵抗値は、ハードウエア設計者ご自身が適切な値を選択してください。
MKY40 と接続する 32 ビットデータ幅ユーザ CPU の種類による接続上の注意を以下に示します。
① 32 ビットデータ幅ユーザ CPU の内、バイトライト、ワードライト、ダブルワードライトが可能な
CPU は、ライト制御線（D0 ～ D7 のライトストローブ、D8 ～ D15 のライトストローブ、D16 ～ D23のライトストローブ、D24 ～ D31 のライトストローブ）を、4 本装備しています。MKY40 へは 4 本のライト制御線を接続できます。
図 3.11 は、この種類の CPU を基本として記述されています。
② 32 ビットデータ幅ユーザ CPU の内、ワードライトとダブルワードライトが可能な CPU は、ライト制
御線（D0 ～ D15 のライトストローブ、D16 ～ D31 のライトストローブ）を、2 本装備しています。
この種類のユーザ CPU の場合は、MKY40 の #WRLL と #WRLH へ D0 ～ D15 のライトストローブを、#WRHL と #WRHH へ D16 ～ D31 のライトストローブを接続してください。
③ 32 ビットデータ幅ユーザ CPU の内、ダブルワードライトのみ可能な CPU は、ライト制御線（D0 ～D31 のライトストローブ）を、1 本装備しています。この種類のユーザ CPU の場合は、MKY40 の#WRLL、#WRLH、#WRHL、#WRHH へ D0 ～ D31 のライトストローブを接続してください。
④ ユーザ CPU のアクセスタイムに対して、“3.12.5

アクセスタイムの設計”に記述された MKY40 のアクセスタイムが充分に確保されるよう、お客様ご自身が（必要な場合は WAIT 発生回路を増設するなどして）ユーザ CPU の動作タイミングを調整してください。
⑤ ユーザ CPU と接続する信号のレベルについては、“第 2 章

MEM モード時におけるハードウエア”に記述されている端子の電気的特性を参照し、充分に確認してください。
⑥ MKY40 からユーザ CPU へ割込みトリガ信号を接続する場合は、“3.12.8を参照してください。

3 - 16

割込みトリガ信号の接続”

第３章 MEM モード時における接続

3 - 17

MKY40 ユーザーズマニュアル
3.12.216 ビットデータ幅ユーザ CPU の接続

MKY40 と 16 ビットデータ幅ユーザ CPU の接続について、以下に記述します（図 3.12 参照）。
① MKY40 の BW0 端子（端子 9）を Hi レベルに、BW1 端子（端子 10）を Lo レベルに固定してください。
② #WRHH/ESEL 端子（端子 11）は、ESEL 端子として機能します。ユーザ CPU がビッグエンディアンの時は #WRHH/ESEL 端子を Hi レベルに、ユーザ CPU がリトルエンディアンの時は #WRHH/ESEL 端
子を Lo レベルに固定してください。
③ #WRHL/A1 端子（端子 12）は、A1 端子として機能します。#WRHL/A1 端子へ、ユーザ CPU が出力するアドレスバス端子の A1 信号を接続してください。
④ MKY40 の A2 端子～ A10 端子（端子 13 ～ 21）へ、ユーザ CPU が出力するアドレスバス端子の A2～ A10 信号を接続してください。
⑤ D0 端子～ D15 端子（端子 29 ～ 36、42 ～ 49）へ、ユーザ CPU のデータバス信号端子 D0 ～ D15 を接続してください。
⑥ #RD 端子（端子 23）へ、ユーザ CPU が出力する RD 信号を接続してください。
⑦ #WRLH/A0 端子（端子 40）は、#WRLH 端子として機能します。#WRLH/A0 端子（端子 40）へ、ユー
ザ CPU が出力する D8 ～ D15 のライトストローブ信号を接続してください。
⑧ #WRLL端子（端子27）へ、ユーザCPUが出力するD0～D7のライトストローブ信号を接続してください。
⑨ #CS 端子（端子 22）へ、“MKY40 をメモリへ配置する信号”を接続してください。
⑩ ユーザ CPU のデータバス信号端子 D0 ～ D15 において、MKY40 を含む全ての周辺デバイスがデータ
バスをドライブしない期間に開放（フローティング）状態となる場合は、プルアップまたはプルダウ
ン抵抗を接続してください。抵抗値は、ハードウエア設計者ご自身が適切な値を選択してください。
⑪ MKY40 の D16 ～ D31 端子（端子 53 ～ 60、64 ～ 71）は未使用の端子です。開放（フローティング）
状態を回避すように処理してください。通常は GND へ接続することを推奨します。
MKY40 と接続する 16 ビットデータ幅ユーザ CPU の種類による接続上の注意を以下に示します。
① 16 ビットデータ幅ユーザ CPU の内、バイトライトとワードライトが可能な CPU は、ライト制御線（D0 ～ D7 のライトストローブ、D8 ～ D15 のライトストローブ）を、2 本装備しています。この種類のユーザ CPU の場合は、MKY40 の #WRLL へ D0 ～ D7 のライトストローブを、#WRLH へ D8 ～ D15のライトストローブを接続してください。
図 3.12 は、この種類の CPU を基本として記述されています。
② 16 ビットデータ幅ユーザ CPU の内、ワードライトのみ可能な CPU は、ライト制御線（D0 ～ D15 のライトストローブ）を、1 本装備しています。この種類のユーザ CPU の場合は、MKY40 の #WRLLと #WRLH へ D0 ～ D15 のライトストローブを接続してください。
③ ユーザ CPU のアクセスタイムに対して、“3.12.5

アクセスタイムの設計”に記述された MKY40 のアクセスタイムが充分に確保されるよう、お客様ご自身が（必要な場合は WAIT 発生回路を増設するなどして）ユーザ CPU の動作タイミングを調整してください。
④ ユーザ CPU と接続する信号のレベルを“第 2 章

MEM モード時におけるハードウエア”に記述されている端子の電気的特性を参照し、充分に確認してください。
⑤ MKY40 からユーザ CPU へ割込みトリガ信号を接続する場合は、“3.12.8を参照してください。

3 - 18

割込みトリガ信号の接続”

第３章 MEM モード時における接続

3 - 19

MKY40 ユーザーズマニュアル
3.12.38 ビットデータ幅ユーザ CPU の接続

MKY40 と 8 ビットデータ幅ユーザ CPU の接続について、以下に記述します（図 3.13 参照）。
① MKY40 の BW0 端子（端子 9）と BW1 端子（端子 10）を、Lo レベルに固定してください。
② #WRHH/ESEL 端子（端子 11）は、ESEL 端子として機能します。ユーザ CPU がビッグエンディアン
での時は #WRHH/ESEL 端子を Hi レベルに、ユーザ CPU がリトルエンディアンの時は #WRHH/ESEL
端子を Lo レベルに固定してください。
③ #WRHL/A1 端子（端子 12）は、A1 端子として機能します。#WRHL/A1 端子へ、ユーザ CPU が出力するアドレスバス端子の A1 信号を接続してください。
④ #WRLH/A0 端子（端子 40）は、A0 端子として機能します。#WRLH/A0 端子へ、ユーザ CPU が出力するアドレスバス端子の A0 信号を接続してください。
⑤ MKY40 の A2 端子～ A10 端子（端子 13 ～ 21）へ、ユーザ CPU が出力するアドレスバス端子の A2～ A10 信号を接続してください。
⑥ D0 端子～ D7 端子（端子 29 ～ 36）へ、ユーザ CPU のデータバス信号端子 D0 ～ D7 を接続してください。
⑦ #RD 端子（端子 23）へ、ユーザ CPU が出力する RD 信号を接続してください。
⑧ #WRLL 端子（端子 27）へ、ユーザ CPU が出力するライトストローブを接続してください。
⑨ #CS 端子（端子 22）へ、“MKY40 をメモリへ配置する信号”を接続してください。
⑩ ユーザ CPU のデータバス信号端子 D0 ～ D7 を、MKY40 を含む全ての周辺デバイスがデータバスをドライブしない期間に開放（フローティング）状態となる場合は、プルアップまたはプルダウン抵抗を接続してください。抵抗値は、ハードウエア設計者ご自身が適切な値を選択してください。
⑪ MKY40 の D8 ～ D31 端子（端子 42 ～ 49、53 ～ 60、64 ～ 71）は未使用の端子です。開放（フローティング）状態を回避するように処理してください。通常は GND へ接続することを推奨します。
MKY40 と接続する 8 ビットデータ幅ユーザ CPU の種類による接続上の注意を以下に示します。
① ユーザ CPU のアクセスタイムに対して、“3.12.5

アクセスタイムの設計”に記述された MKY40 のアクセスタイムが充分に確保されるよう、お客様ご自身が（必要な場合は WAIT 発生回路を増設するなどして）ユーザ CPU の動作タイミングを調整してください。
② ユーザ CPU と接続する信号のレベルを“第 2 章

MEM モード時におけるハードウエア”に記述されている端子の電気的特性を参照し、充分に確認してください。
③ MKY40 からユーザ CPU へ割込みトリガ信号を接続する場合は、“3.12.8を参照してください。

3 - 20

割込みトリガ信号の接続”

第３章 MEM モード時における接続

3.12.4

アクセスの認識

MKY40 が、ユーザ CPU からアクセスされていることを認識する条件は以下です。
① リード：#CS 端子と #RD 端子の両方が Lo レベルの時。例えば #RD 端子のみがLo レベルの期間は、

リードアクセスが開始されないだけでなく、データバスへデータも出力されません。
MKY40 は、リードを認識すると、BW0 端子と BW1 端子のレベルによって設定されたビット幅のデー
タバスへデータを出力します。
② ライト：#CS 端子と #WRHH 端子、#WRHL 端子、#WRLH 端子、#WRLL 端子の両方が Lo レベルの時。例えば #CS 端子と #WRLL 端子の両方が Lo レベルになった後、#CS 端子のみが先に Hi レベルになった場合は、その時点においてライトアクセスが終了したとみなされ、D0 ～ D7 のデータバス端
子上のデータが取り込まれます。

3 - 21

MKY40 ユーザーズマニュアル
3.12.5

アクセスタイムの設計

48MHz のクロックによって駆動される MKY40 のリードアクセスには、“3.12.4

アクセスの認識”の①に示されている条件が成立している時間が 130ns 以上、ライトアクセスには、“3.12.4

アクセスの認識”の②に示される条件が成立している時間が 90ns 以上必要です。
MKY40 は、アクセスからアクセスまでの間の全てに、“2 × TXI”時間（約 43ns：48MHz 駆動クロック）以
上のアクセス休止時間が必要です。ユーザ CPU と MKY40 を接続する設計においては、これらのアクセス
タイムが充分に確保されていなければなりません（図 3.14 参照）。

MKY40 のリード／ライトタイミングの詳細については、“8.2.2.1

リード／ライトタイミング”

を参照してください。
リセット信号解除後、MKY40 の各レジスタや GM をアクセスする場合、20Txi 時間（約 420ns）
以上経過した後、MKY40 へのアクセスが可能です。

3 - 22

第３章 MEM モード時における接続
3.12.6

MKY40 組込み後のアクセステスト

MKY40 を MEM ステーション（ユーザ装置）へ組み込んだ後における、アドレスの確認およびアクセステ
ストについては、“4.1.2

3.12.7

MKY40 の接続確認”に記述されています。

データ格納方式

MKY40 の全てのレジスタは、32 ビット幅データバスにおけるダブルワードアクセスを最適化するために、
4 バイト境界に配置されています（図 3.15（a）参照）。本書におけるレジスタなどのアドレスは、32 ビット
幅データバスによるダブルワードアクセス以外のアクセスの場合に、ユーザ CPU のエンディアン種類によってレジスタのアドレスが異なることから、32 ビット幅データバスによるダブルワードアクセスにおけるアドレス（ビッグエンディアンとリトルエンディアンに対する共通する 4 バイト境界のアドレス）を表記します。
32 ビット幅データバスによるバイトアクセスおよびワードアクセスや 8 ビット幅データバスによるアクセス、16 ビット幅データバスによるアクセスの際は、ユーザ CPU のエンディアン種類によってアドレスが異なります。同一のアドレスをビッグエンディアンとリトルエンディアンのユーザ CPU がリードした際の例を図 3.15（b）に示します。

MKY40 は、グローバルメモリ内の 1 つの占有エリア（8 バイト）を 32 ビット幅のデータとして処理します。
このような仕様は、エンディアン種類が同一なユーザ CPU によってシステムを構成する際は注意を必要としませんが（図 3.15（a）参照）、エンディアン種類が異なるユーザ CPU 間においてバイトデータやワード
データを共有する際は、アドレスの下位 2 ビット（A0 と A1）によって表現されるアドレスが異なってしまうことに注意が必要です（図 3.15（b）参照）。特に文字列データを扱う時は、ご注意ください。

3 - 23

MKY40 ユーザーズマニュアル
3.12.8

割込みトリガ信号の接続

MKY40 は、ユーザ CPU の割込み起動端子へ割込みトリガ信号を供給可能な 3 本の出力端子（#INT0 ～ #INT2
端子（端子 41、52、63））を装備しています。
#INT0 ～ #INT2 端子は、ハードウエアリセットアクティブ時に全て Hi レベル出力に設定されます。
#INT0 ～ #INT2 端子は、トリガの発生時に Lo レベルへ遷移します。
#INT0 ～ #INT2 端子は、ユーザシステムのプログラムから MKY40 の所定のレジスタをアクセスすることによって、Hi レベル出力へ戻すことができます。

ユーザ CPU の割込み起動端子へ #INT0 ～ #INT2 の 3 本の出力端子（あるいは何れか 1 本または 2 本）を接続する場合は、ユーザ CPU の仕様に適合させてください。この端子を使用しない場合は開放にしてください。
#INT0 ～ #INT2 端子のそれぞれに、複数の割込み発生要因を設定することができます。1 つの端子に 2 つ以
上の割込み発生要因を設定した状態をユーザシステムのプログラムが利用する場合、MKY40 のリトリガ機能
によって一旦 Hi レベルへ戻った後に 5 クロック（約 104μs：48MHz 駆動クロック）を経過した直後、再び端子から出力されるレベルが Lo レベルになる場合があります。このように 1 つの端子に 2 つ以上の割込み発生要因を設定する場合、ユーザ CPU の割込みを受け付けるハードウエアは、リトリガに反応できるように設計されていなければなりません。

本端子の利用にあたっては、“4.5割込みトリガ発生機能”をご理解ください。

3 - 24

MKY40 ユーザーズマニュアル

3 - 25

第４章

MEM モード時におけるソフトウエア

本章は、MKY40 を利用するためのソフトウエアについて記述します。なお本章は、“第 3章

MEM モード時における接続”の記述に基いたユーザ CPU と MKY40 との接続によって、ユーザシステムのプログラムから MKY40 へアクセスできる環境が整っていることを前提に記述されております。

4.1 コミュニケーションの起動と停止...................................................4-3
4.2 グローバルメモリ（GM）の利用 ..................................................4-12
4.3 メール送受信機能の利用 ...............................................................4-32
4.4 CUnet システムの詳細な操作や管理 ............................................4-41
4.5 割込みトリガ発生機能...................................................................4-61

第４章 MEM モード時におけるソフトウエア

第４章

MEM モード時におけるソフトウエア

本章は、MKY40 を利用するためのソフトウエアについて記述します。なお本章は、“第 3 章

MEM モード時における接続”の記述に基いたユーザ CPU と MKY40 との接続によって、ユーザシステムのプログラム
から MKY40 へアクセスできる環境が整っていることを前提に記述されております。

4.1

コミュニケーションの起動と停止

本節は、MEM モード時におけるコミュニケーションを利用するための、ユーザ CPU による MKY40 の操作について記述します。
MEM モードの MKY40 を操作する基本的な項目を以下の順に記述します。
① メモリマップ② MKY40 の接続確認③ コミュニケーション起動前の設定（イニシャライズ）から起動の操作まで④ 各フェーズへの対応⑤ 誤操作のプロテクション⑥ CUnet のサイクルタイム⑦ サイクル中の詳細タイミング⑧ ネットワークの停止

4-3

MKY40 ユーザーズマニュアル
4.1.1

メモリマップ

ユーザ CPU へ接続した MEM モードの MKY40 は、“2K バイト（2048 バイト：000H ～ 7FFH）”のメモリ領域を占拠します。表 4-1 に、メモリマップを示します。
表 4-1

メモリマップ

アドレス機

能000H ～ 1FFH

グローバルメモリ（GMPW：Global Memory Primary Window）

200H ～ 3FFH

グローバルメモリ（GMSW：Global Memory Secondary Window）

400H ～ 4FFH

レジスタ

500H ～ 5FFH

メール送信バッファ（MSB：Mail Send Buffer）

600H ～ 6FFH

メール受信バッファ 0（MRB0：Mail Receive Buffer 0）

700H ～ 7FFH

メール受信バッファ 1（MRB1：Mail Receive Buffer 1）

MKY40 が搭載しているグローバルメモリ（GM）は 512 バイトです。ユーザ CPU から GM へアクセスするための窓口としては、グローバルメモリプライマリウインドウ（GMPW）とグローバルメモリセカンダリウ
インドウ（GMSW）の 2 つが用意されています。GMPW と GMSW のどちらの窓口から GM へアクセスしても、1 つの GM へアクセスします。通常は GMPW のみを使用して GM へアクセスします。GMSW は、割込み処理などの例外時に GM へアクセスする場合に使用します。

プライマリウインドウ（GMPW）とセカンダリウインドウ（GMSW）の使い分けについては、“4.2.2

データハザードとデータハザード回避機能”に記述されています。

MKY40 のメモリマップに示すメモリやレジスタのアドレスは、4 バイト境界に配置されています。ユーザ CPU が、MKY40 へ 32 ビット幅データバスによるバイトアクセスおよびワード
アクセスや 8 ビット幅データバスによるアクセス、16 ビット幅データバスによるアクセスを実行した場合、エンディアンの種類によって、下位アドレスが異なる場合があります。詳しくは“3.12.7

4.1.2

データ格納方式”を参照してください。

MKY40 の接続確認

ユーザ CPU に MKY40 が正しく接続されている時、Chip Code Register(CCR) をリードすると“MKY40_v1”の ASCII 文字列をリードできます。この文字列をリードすることによって MKY40 の接続を確認できます。
この文字列は、リトルエンディアンのユーザ CPU からリードした場合、“MKY40_v1”の配列順です。ビッ
グエンディアンのユーザ CPU においては“4YKM1v_0”のように配列順が異なってリードされます。
MKY40 が搭載しているレジスタ群（400H ～ 4FFH）を除く全てのメモリへは、ネットワークが起動されていない時（SCR：System Control Register の START ビットが“0”の時）、任意なデータをライト可能です。
各メモリへ任意なデータをライトし、リードを行いベリファイすることによって、ユーザ CPU へ MKY40 が正しく接続されていることを確認できます。

4-4

第４章 MEM モード時におけるソフトウエア
4.1.3 コミュニケーション起動前の設定（イニシャライズ）から起動まで
本節は、コミュニケーション起動までの手順について記述します（図 4.1 参照）。
① 電源投入後の MKY40 内部のメモリには、不定値が埋まっています。400H ～ 4FFH のレジスタ領域
を除くメモリ（GM（GMPW、GMSW）、MSB、
MRB0、MRB1）へ“00H”のデータをライトし、不定値をクリアしてください（表 4-1 参照）。
② ステーションアドレス（SA）、占有幅（OWN）、
転送レート（BPS）を設定してください。
MKY40 は #SA0 ～ #SA5 端子、#OWN0 ～ #OWN5端子、BPS0、BPS1 端子へ接続された Hi レベルとLoレベルの組み合わせを、ハードウエアリセッ
トアクティブ時に BCR（Basic Control Register）へ
ライトします。これら Hi レベルと Lo レベルの組
み合わせがユーザシステムが目的とする値である場合は、ユーザシステムのプログラムによってスレジスタを設定する必要はありません。
BCR は、ネットワークの稼動中に誤ってライトされないために、SCR（System Control Register）のビット 15（GMM）が“1”の時に限りライトを許可するといったプロテクションが設定されています。このため、ユーザシステムのプログラムによって BCR へ設定値をライトする場合は、以下の手順に従ってください。
(1) SCR（System Control Register）のビット 8（START）が“0”であることを確認してください。
(2) SCR のビット 15（GMM）へ“1”をライトしてください。
(3) BCR（Basic Control Register）のビット 0 ～ 5（SA0 ～ 5）へステーションアドレス（SA）値を、
ビット 6、7（BPS0、BPS1）へ転送レート選択を、ビット 8 ～ 13（OWN0 ～ 5）へ占有幅（OWN）
値をライトしてください。
(4) SCR のビット 15（GMM）へ“0”をライトしてください。
③ SCR（System Control Register）のビット 8（START）へ“1”をライトしてください。
CUnet のネットワークが起動し、MKY40 はスタートフェーズに入ります。
④ SCR（System Control Register）をリードし、ビット 9（RUN）が“1”（MKY40 がランフェーズになった）であることを確認してください。SCR のビット 9（RUN）が“1”にはならず、ビット 10（CALL）
またはビット 11（BRK）が“1”になった場合（ランフェーズ以外の時）は、“4.1.4

各フェーズへの対応”の記述に従ってください。
“グローバルメモリ（GM）を利⑤ SCR（System Control Register）のビット 9（RUN）が“1”である時、用するメモリデータの共有”と、“メール送信バッファとメール受信バッファを利用するデータセッ
トのメール送受信による、CUnet のコミュニケーション”が機能します。
MKY40 は、RUN フラグビットが“1”となった時（ランフェーズとなった時）に、割込みトリガを出力することができます。詳細は、“4.5 割込みトリガ発生機能”を参照してください。

4-5

MKY40 ユーザーズマニュアル
4.1.4

各フェーズへの対応

MKY40 は、CUnet プロトコルによって規定されたフェーズの遷移に則り、ネットワークを起動した時からスタートフェーズの“2 または 3 サイクル時間”後に、コールフェーズ、ランフェーズ、ブレークフェーズのいずれかのフェーズへ遷移します。MKY40 のフェーズは、SCR（System Control Register）の RUN、CALL、
BRK ビットに示されるため、ユーザシステムのプログラムが SCR をリードすることによって認識できます（図 4.2 参照）。

“ランフェーズ”は、CUnet の通常の稼動状態です。SCR のビット 9（RUN）が“1”へ遷移します。
MKY40 がランフェーズの時、ユーザシステムのプログラムは、以下のコミュニケーションが可能となります。
① 他の CUnet ステーションへ伝えたい情報を、グローバルメモリ（GM）の自己ステーションの占有エリアへライトすると、このデータは他の CUnet ステーションのグローバルメモリの同一アドレスへ複写（Copy）されます。
② GM 内の他 CUnet ステーションの占有エリアをリードすることによって、他の CUnet ステーションから複写（Copy）された情報を参照できます。
③ 指定した CUnet ステーションへデータセットのメールを送信できます。
④ 自己ステーションへ送信されたデータセットのメールを受信できます。
“コールフェーズ”は、CUnet の接続待ち状態です。SCR のビット 10（CALL）が“1”へ遷移します。
ネットワークへ接続された自己ステーション以外の全ての MKY40 が起動されていない時に、このフェーズになります。コールフェーズは、他の CUnet ステーションとパケットを送受信できるまで継続します。
“ブレークフェーズ”は、自己ステーションがサイクルへ参入できない状態です。SCR のビット 11（BRK）
が“1”へ遷移します。ブレークフェーズは、他の CUnet ステーションがリサイズ操作を実行して、自己ス
テーションのサイクル参入が許可されるまで継続します。
リサイズに関しては、“4.4.2

サイクルタイムの変更（リサイズ）”を参照してください。

ハードウエアが不安定な CUnet ステーションにおいては、ネットワークの起動のために、スター
トフェーズ中において MKY40 が停止してしまう場合があります。このような場合は、“4.1.8.4
停止の特例その 2”を参照し、不安定な CUnet ステーションを改善してください。

4-6

第４章 MEM モード時におけるソフトウエア
4.1.5

誤操作のプロテクション

MKY40 は、ユーザシステムのプログラムによる誤操作のプロテクションを装備しています。MKY40 を操作する際には、以下のプロテクションの存在を認識してください（図 4.3 参照）。
① SCR（System Control Register）の START ビットが“0”である時に限り、SCR の GMM ビットへ“1”をライトすることが可能です。
② SCR（System Control Register）の START ビットが“1”の時、グローバルメモリ（GM）は、自己ス
テーションの占有エリア以外のメモリ領域がライトプロテクトされます。
③ BCR（Basic Control Register）は、SCR の START ビットが“0”かつ GMM ビットが“1”である時に限りライト可能です。
④ SCR の RUN ビットが“1”である時（ランフェーズ）に限り、メール送受信機能によるデータセットの送信および受信が可能です。

SCR の GMM ビットの詳細については、“4.4.9 GMM（Global Memory Monitor）機能”を参照してください。

4-7

MKY40 ユーザーズマニュアル
4.1.6

CUent のサイクルタイム

MKY40 によって構築される CUent のサイクルタイムは、CUnet プロトコルによって定められた式 4.1 と式
4.2 によって求められます。CUent のサイクルタイムは、メモリデータ共有の応答速度となります。

式 4.1

Frame Time =（ LOF + FS + 1）× 2 × TBPS［秒］

式 4.2

Cycle Time = Frame Time ×（ FS ＋ PFC + 1）［秒］

例として、FS=03H、LOF=151、PFC=2、転送レート 12Mbps（TBPS = (1/12 × 106) ≒ 83.3ns）におけるフレー
ムタイムおよびサイクルタイムは以下です。
Frame Time = (151 + 3 + 1 ) × 2 × (1/12 × 106) = 25.833μs
Cycle Time = 25.833μs × (3 ＋ 2 ＋ 1) = 155μs
CUent においては、LOF（Length Of Frame）は“151”、PFC（Public Frame Count）は“2”の固定数です。
“4.4.10

フレームオプション［HUB 対応］”に記述されたフレームオプションを利用する際は、LOF（Length

Of Frame）は“256”の固定数です。
ファイナルステーション（FS：Final Station）の値は、MKY40 のレジスタ郡にある、FSR（Final Station“4.4.2
Register）に格納されている値です。CUnet における FS の初期値は、“63（3FH）”です。

サイクルタ

イムの変更（リサイズ）”に記述されているリサイズが実行されていない状況において FSR（Final Station
Register）に格納されている値は、初期値の“63（3FH）”です。
式 4.1 と式 4.2 から算出される各 FS 値によるサイクルタイムを、“付録 1 サイクルタイム一覧”に示します。

4.1.7

サイクル中の詳細タイミング

MKY40 においては、フレームの推移によって進行するサイクル中の詳細なタイミングを認識することができます。ユーザシステムのプログラ
ムがサイクル中の詳細なタイミングを認識したい場合は、SCR（System Control Register）をリードしてください。
SCR のビット 0 ～ 6（ST0 ～ 6）の値が、ステーションタイム（ST）を示しています（図 4.4 参照）。
MKY40 は、予め所定のレジスタへステーション
タイム値を設定しておくことにより、SCRのビッ
ト 0 ～ 6（ST0 ～ 6）の値が設定値と一致した時に、割込みトリガを出力することができます。これを“アラーム”と呼びます。詳細については、“4.5

割込みトリガ発生機能”を参照してくださ

い。

4-8

第４章 MEM モード時におけるソフトウエア
4.1.8

ネットワークの停止

MKY40 を搭載した MEM ステーションがネットワーク停止するのは、以下の 3 つの場合です。
① SCR（System Control Register）の START ビットへ、意図的に“0”をライトした。
② SNF（Station Not Found）：自己ステーション以外の CUnet ステーションとのリンクが、32 サイクル連
続して 1 回も成立できなかった。
③ OC（Out of Cycle）：他の CUnet ステーションによるリサイズ操作によって、継続的タイムシェアリン
グにおける自己ステーションのパケット送信時期を失った。
MKY40 を接続したユーザ CPU 上を走行するユーザシステムのプログラムは、SCR（System Control Register）の START ビットへ“0”をライトすることにより、MKY40 がスタート、コール、ラン、ブレークのどのフェーズにある時も、意図的にネットワークを停止することができます。この操作によるネットワークの停止によって、SCR（System Control Register）の RUN、CALL、BRK ビットも“0”へ遷移します。
これに対し、上記②の SNF（Station Not Found）と③の OC（Out of Cycle）によるネットワーク停止は、MKY40
がランフェーズにある時に限り、MKY40 を接続したユーザ CPU 上を走行するユーザシステムのプログラム
がいかなるアルゴリズムによって進行している最中であっても発生します。
SNF（Station Not Found）による停止は、SCR（System Control Register）の RUN ビットと START ビットが“0”へ遷移し、ビット 13 の SNF が“1”へ遷移します。
OC（Out of Cycle）によるネットワーク停止時には、SCR（System Control Register）の RUN ビットと START
ビットが“0”へ遷移し、ビット 12 の OC が“1”へ遷移します。
MKY40 は、SNF（Station Not Found）および OC（Out of Cycle）によってネットワークが停止した時に、割込みトリガを出力することができます。詳細については、“4.5

割込みトリガ発生機能”を参照してください。
SCR（System Control Register）の SNF ビットおよび OC ビットは、ユーザシステムのプログラムが SCR のSTART ビットへ“1”をライトした時、あるいはハードウエアリセットアクティブ時に、“0”へクリアされます。

4-9

MKY40 ユーザーズマニュアル
4.1.8.1

SNF（Station Not Found）の詳細

SNF（Station Not Found）によるネットワークの停止は、ランフェーズ中における以下の事象により、自己ス
テーションが孤立してしまった場合に発生します。
① ネットワークからの離脱や通信ケーブル断線、レシーバ部品の故障。
② 自己ステーション以外の全ての CUnet ステーションが、意図的に停止した。
上記の 2 つの場合は、他の CUnet ステーションとのリンクは全て不成立です。MKY40 は、いずれの CUnet
ステーションともリンクが成立しないサイクルが 32 回連続すると、自己ステーションが孤立してしまったと判定します。この時に、SNF（Station Not Found）停止します。

4.1.8.2

OC（Out of Cycle）の詳細

OC（Out of Cycle）によるネットワークの停止は、ランフェーズ中における他の CUnet ステーションによるリサイズ操作によって、自己ステーションの占有エリアをパケット送信できない場合に発生します。例えば、自己ステーションの SA が“20H”の時に、他の CUnet ステーションが“1FH”へリサイズした場合、サイクルが縮小リサイズされてしまい、自己ステーションが FS 以降になってしまうため、パケット送信のタ
イミングを失ってしまいます。また、自己ステーションの SA が“20H”であり OWN が“02H”である時に他の CUnet ステーションが“20H”へリサイズした場合も、自己ステーションの占有エリアの一部（“21H”）
をパケット送信するタイミングが失われてしまいます。このような場合に、OC（Out of Cycle）停止が発生します。このように、自己ステーションの占有エリアをパケット送信できないリサイズを MKY40 が検出した時に、OC（Out of Cycle）停止します。

4.1.8.3

停止の特例その 1

自己ステーションがリサイズを操作している最中（NFSR へ“00H”以外の値が格納されている時）に、SNF（Station Not Found）停止または OC（Out of Cycle）停止となった場合、NFSR に値が格納された状態のまま
ネットワークは停止します。
この場合、ユーザシステムのプログラムが SCR の START ビットへ“1”をライトした時に、SCR の SNF
ビットおよび OC ビットが“0”へクリアされると同時に、NFSR も“0”へクリアされます。

4 - 10

第４章 MEM モード時におけるソフトウエア
4.1.8.4

停止の特例その 2

電源投入直後に電源の不安定な時期が続く CUnet ステーションが存在する場合、以下のシーケンスによってスタート直後にネットワークが SNF（Station Not Found）停止となる場合があります。以下のシーケンスは、
2 つの MEM ステーションによって構築した CUnet における停止シーケンスを以下に示します。
① ある MEM ステーションの START ビットへユーザ CPU が“1”をライト、この MEM ステーション
がコールフェーズになる。
② 別の MEM ステーションも START ビットへ“1”をライトし、上記の MEM ステーションと両方のMEM ステーションがランフェーズになる。
③ ある MEM ステーションの電源投入後の安定が遅れ、ハードウエアリセットが再びアクティブとなってしまった場合、START ビットが“0”へ戻る。
④ 別の MEM ステーションは、32 サイクル後に SNF（Station Not Found）停止する。
⑤ ある MEM ステーションは、再びプログラムが先頭からスタートし、START ビットへ“1”をライトし、コールフェーズになる。
⑥ 別の MEM ステーションは、ネットワークが SNF（Station Not Found）停止しているのため、再びス
タートしない。
この事例のユーザシステムが“12Mbps 運用”の場合、上記①～⑥のシーケンスが進行する所要時間は、80ｍs程度であり、電源投入直後に電源の不安定な時期が続くシステムにおいては、このようなケースが発生します。ユーザシステムのプログラムが、ランフェーズになることのみを待っていた場合、プログラムは次のス
テップへ進むことができなくなってしまいます。
MKY40 を搭載する CUnet ステーションは、電源投入直後から充分に電源が安定した後にハードウエアリセッ
トが解除される構成にしてください。
ユーザシステムのプログラムとしては、ネットワークの SNF 停止や OC 停止を検出でき、かつユーザシステムに適合する処理（例えば再び START ビットへ“1”をライトしネットワークを再起動するなど）を実行するアルゴリズムを推奨します。

4 - 11

MKY40 ユーザーズマニュアル

4.2

グローバルメモリ（GM）の利用

本節は、CUnet においてデータが共有されるグローバルメモリ（GM）の利用について記述します。
MKY40 においては、グローバルメモリ（GM）へリード／ライトアクセスするメモリアドレスとして、GMPW（Global Memory Primary Window）と GMSW（Global Memory Secondary Window）の 2 つのアドレス領域が割り当てられています。

4.2.1

占有エリアについての詳細

MKY40 に搭載されているグローバルメモリ（GM）は、CUnet プロトコルに規定された 8 バイトサイズのメ
モリブロック（MB）が“64 個”連続して配列された 512 バイトのメモリです。個々のメモリブロックは、
基本的に対応するステーションアドレスの CUnet ステーションが占有するエリアです（図 4.5 参照）。

MKY40 は、CUnet プロトコルの“実用性の向上”に規定される占有幅（OWN width）の設定によって、占有エリアを拡張できます。
占有エリアは、BCR（Basic Control Register）に格納されたステーションアドレス（SA）と占有幅（OWN
width）によって決定します。ステーションアドレス（SA）に対応するメモリブロック（MB）を先頭とする占有幅（OWN width）分のメモリブロック（MB）が占有エリアです（図 4.6 参照）。
例えば、SA=6 かつ OWN=2 の MKY40 の占有エリアは、MB=6 ～ 7（GMPW：030H ～ 03FH）の 16 バイトです。

4 - 12

第４章 MEM モード時におけるソフトウエア
CUnet における占有エリアは、他の CUnet ステーションへデータを送信（複写）するエリアです。MKY40においては、占有エリアは常にライト可能ですが、占有エリア以外のグローバルメモリ（GM）は、SCR（System Control Register）の START ビットが“1”の期間中ライトプロテクトされます。このように、CUnet
におけるグローバルメモリ（GM）の利用にあたっては、ライト可能なエリアとリードのみに制限されるエリアに明確に分離されるため、同一アドレスへの同時ライトやオーバライトが発生しません。

占有エリアは、CUnet を構成する全ての CUnet ステーションにおいて、重複が禁止されています。例えば、
1 つの MKY40 の設定が SA=3 かつ OWN=2 の場合、別の MKY40 の設定を SA=4 とすることは禁止です。
“3.6

ステーションアドレスの設定”、“3.7

占有エリアの拡張設定”および“4.1.3

コミュニケーション

起動前の設定（イニシャライズ）から起動まで”の②に記述されている設定を実行する際に、占有エリアが重複していることは禁止です。
占有エリアは、（重複が生じない限り）広く設定することも可能です。例えば、2 つの MEM ステーションによって構築する CUnet の場合、それぞれの MEM ステーションに“256 バイト”の占有エリアを持たせることも可能です。
BCR（Basic Control Register）の占有幅（OWN width）の値が“00H”の時、占有幅（OWN width）は“1”として扱われます。また、BCR（Basic Control Register）に格納されている SA 値と OWN 値を加算した値が、“64”を超える値が無視されます。例えば、SA が“62（3EH）”の場合、OWN“64（40H）”を超える場合は、が“03H”であっても占有幅は“2”です。SA が“32（20H）”の場合、OWN が“63（3FH）”であっても占有幅は“32”です。

4 - 13

MKY40 ユーザーズマニュアル
4.2.2

データハザードとデータハザード回避機能

複数のアドレスにわたる文字列などのデータセットをライトしている最中に、別の CUnet ステーションがデータセットをリードすると、途中までライトしたデータとまだライトされずに残っていた古いデータが混合された文字列をリードしてしまう可能性があります。このような現象を“データハザード”（Data hazard）と呼びます。データハザード（Data hazard）は、ユーザ CPU と MKY40 を接続しているバス幅以内のデータを扱う場合は発生しません。
データハザードは、ユーザ CPU と MKY40 を接続しているバス幅を超えるデータを扱う場合に、以下のように発生します（図 4.7 参照）。
① 8 ビット幅データバスによって MKY40 へ接続されたユーザ CPU が、他の CUnet ステーションが占有しているグローバルメモリ（GM）のエリアから 16 ビット幅データをリードする時、“2 回”のアクセスが必要です。
② ユーザシステムのプログラムがグローバルメモリへ“2 回”アクセスする際の“1 回目”と“2 回目”の間に、メモリデータの共有動作に基づいた他の CUnet ステーションからのデータ複写（Copy）によってデータが遷移すると、正しいデータをリードできないタイミングが発生します（図 4.7：5634Hのリード）。
③ この場合のリードデータは、データハザード（Data hazard）が発生した誤ったデータです。

MKY40 は、バス幅を超えるデータを扱う場合のデータハザードを回避する機能として、“ウインドウロック機能”を装備しています。

4 - 14

第４章 MEM モード時におけるソフトウエア
4.2.2.1

ウインドウロック機能

MKY40 のメモリマップに示されるアドレス“000H ～ 1FFH”は、“グローバルメモリプライマリウインドウ”（GMPW：Global Memory Primary Window）と呼ばれる、ユーザ CPU からグローバルメモリ（GM）へアクセ
スするための窓口です。ウインドウロック機能は、GMPW を一次的に凍結する機能です。

4.2.2.2

GMPW のリードウインドウロック

MKY40 は、グローバルメモリプライマリウインドウ（GMPW）を凍結するリード回数の設定が可能な PWRCR（Primary Window Read Control Register）を搭載しています。リードアクセスに対してグローバルメモリプラ
イマリウインドウ（GMPW）を一次的に凍結する利用例（2 回のリードアクセスの間、凍結する）を、以下に示します。
① PWRCR のビット 0 ～ 3（AC0 ～ 3）へ、GMPW を凍結するリード回数（02H）をライトします。
② GMPW から“1 回目”のリードを実行します。・・・この時 MKY40 の内部に搭載されている PWRT
（Primary Window Read Temporarily）へ、8 バイトのメモリブロック 1 つ分のデータが全て退避されます。この時さらに、PWRCR のカウントが“1”減算され“01H”へ遷移します。
③ GMPW から“2 回目”のリードを実行します。・・・この時ユーザ CPU へ引き渡すためにデータバ
スへ出力されるデータは、PWRT（Primary Window Read Temporarily）へ退避されていたデータです。
この時さらに、PWRCR のカウントが“1”減算され“00H”へ遷移します。PWRCR が“00H”となったことにより、GMPW の凍結が解けます。
この動作によりユーザ CPU は、“1 回目”のリードを実行した時点における正しいデータを取得できます。
PWRCR（Primary Window Read Control Register）
は、“8”までのカウント値をライトできます（図 4.8 参照）。これは MKY40 に搭載された
PWRT（Primary Window Read Temporarily）がメモリブロック 1 つ分のサイズ（8 バイト）であることに起因します。これにより、8 ビット
幅データバスによって MKY40 へ接続された
ユーザ CPU は、8 バイト構成のデータまで、
データハザードの発生を意識せずに利用することが可能です。

4 - 15

MKY40 ユーザーズマニュアル
4.2.2.3

GMPW のライトウインドウロック

データハザード（Data hazard）は、リードだけではなくライトにおいても発生します（図 4.9 参照）。
例えば、8 ビット幅データバスによって MKY40 へ接続されたユーザ CPU が、“1234H”をライトする時に“2 回”のライトが必要です。旧データが“ABCDH”の場合、“34H”と“12H”データを 2 回に分けてライトする中間時点において、メモリデータの共有動作に基づいて他の CUnet ステーションへデータが複写（Copy）されると、これをリードした他の CUnet ステーションは“1234H”でも“ABCDH”でもない（実在しない：データハザードが生じた）“AB34H”を認識してしまいます。

MKY40 は、GMPW へのライトに対しても凍結できる、ウインドウロック機能を搭載しています。
MKY40は、グローバルメモリプライマリウインドウ（GMPW）を凍結するライト回数の設定が可能なPWWCR（Primary Window Write Control Register）を搭載しています。ライトアクセスに対してグローバルメモリプラ
イマリウインドウ（GMPW）を一次的に凍結する利用例（2 回のライトアクセスの間、凍結する）を、以下に示します。
① PWWCR のビット 0 ～ 3（AC0 ～ 3）へ、GMPW を凍結するライト回数（02H）をライトします。
② GMPW へ“1 回目”のライトを実行します。・・・この時 PWWCR のカウントから“1”が減算され“01H”へ遷移します。
PWWCR が“00H”以外の時、ユーザ CPU がライトしたデータは、グローバルメモリ（GM）へはラ
イトされずに、MKY40 に搭載された PWWT（Primary Window Write Temporarily）へ保持されます。
③ GMPW へ“2 回目”のライトを実行します。・・・この時 PWWCR のカウントが減算され“00H”になると共に、PWWT が保持していたデータが、まとめてグローバルメモリ（GM）へライトされます。
PWWCR が“00H”となったことにより、GMPW の凍結が解けます。
この動作により、PWWCR へライト回数を設定した後のライトは、設定した回数分の間、GMPW を一次的に凍結することができます。

4 - 16

第４章 MEM モード時におけるソフトウエア
4.2.2.4

ウインドウロックの相互関係

PWRCR によるリードウインドウロックと PWWCR によるライトウインドウロックは完全に独立した機能であり、相互に干渉することはありません。
PWRCR を利用する場合のスコープ（対象アドレス範囲）
は、
8 バイトを境界とするメモリブロック 1 つ分です。
誤ってスコープ以外のアドレスをリードした場合は、下位アドレスに対応する PWRT からデータが出力されます。
PWWCR を利用する場合のスコープも、8 バイトを境界とするメモリブロック 1 つ分です。
誤ってスコープ以外のアドレスへライトした場合は、
下位アドレスに対応するPWWTへデータを保持します。

4.2.2.5

グローバルメモリセカンダリウインドウ（GMSW）

MKY40 のメモリマップに示されるアドレス“200H ～ 3FFH”は、“グロー
バルメモリセカンダリウインドウ”（GMSW：Global Memory Secondary
Window）と呼ばれ、ユーザ CPU からグローバルメモリ（GM）へアクセスするための窓口です（図 4.10 参照）。
MKY40 は、GMSW に対しても“4.2.2.2
ロック”と“4.2.2.3

GMPW のリードウインドウ

GMPW のライトウインドウロック”と同等な機能を独立して搭載しています。
GMSW のリードウインドウロック機能は、SWRCR（Secondary Window
Read Control Register）へ、凍結するリード回数をライトすることにより利用できます。
GMSW のライトウインドウロック機能は、SWWCR（Secondary Window Write Control Register）へ、凍結するライト回数をライトすることにより利用できます。
これらの利用方法や、GMSW の振る舞いおよびスコープ（対象アドレス範囲）は、GMPW と同様です。

4 - 17

MKY40 ユーザーズマニュアル
4.2.2.6

GMPW と GMSW の使い分け

ユーザシステムのプログラムが PWRCR を利用して、GMPW を数回に分けてリードしている最中に、割込みなどの特殊処理のために
GMPW をリードした場合、特殊処理内において GMPW をリードしたデータも PWRT
（Primary Window Read Temporarily）から出力されます。また特殊処理内におけるリード回
数が、PWRCR（Primary Window Read Control
Register）から減算されてしまいます。
ユーザシステムのプログラムがPWWCRを利用して GMPW へ数回に分けてライトを実行している最中の特殊処理内のライトも同様です。
このような利用は、ユーザシステムのプログ
ラムにおいて特殊処理に対する排他管理をする必要が発生します。ユーザシステムの構成によっては、排他管理が極めて複雑になる場合が想定されます。
これを簡易に解決する手段として、MKY40 はグローバルメモリセカンダリウインドウ（GMSW：Global
Memory Secondary Window）を装備しています。GMPW に対して機能するウインドウロックと、GMSW に対して機能するウインドウロックは完全に独立しており、相互の干渉を受けません。
上記のような特殊処理がグローバルメモリへアクセスする場合、GMSW をアクセスの対象とすることにより、特殊処理に対する排他管理は不要となります（図 4.11 参照）。

アクセス回数をライトする PWRCR、PWWCR、SWRCR、SWWCR のレジスタは、一旦“0”以外の数値が書き込まれると、ウインドウロックの機能が終了するまでライトプロテクトされます。また、これらのレジスタへライトできる最大数値は“8”です。操作を誤って“9”以上の数値をライトした場合は、“8”が設定されます。

4 - 18

第４章 MEM モード時におけるソフトウエア
4.2.2.7

ウインドウロック機能を利用しないデータハザード回避

データハザード（Data hazard）の発生原因は、ユーザ CPU による複数回のアクセス中における（メモリデー
タの共有動作に基づくデータ複写による）データ遷移です。したがって、ユーザ CPU が、メモリデータ共有動作に基づくデータ複写（Copy）が発生しないタイミングを見計らって複数回のアクセスを実行することができれば、ウインドウロック機能を利用せずにデータハザードを回避することができます。
CUnet においては、メモリデータの共有動作に基づくデータ複写（Copy）が発生するタイミングを、ステーションタイム（ST）によって認識することができます。ユーザシステムのプログラムは、MKY40 の SCR（System Control Register）のビット 0 ～ 6（ST0 ～ 6）をリードすることにより、ステーションタイム（ST）を認識することができます（“4.1.7

サイクル中の詳細タイミング”参照）。

この具体的な例を以下に示します。
① ユーザシステムのプログラムが、“03H”のステーションアドレス（SA）に対応するメモリブロック（GMPW のアドレス“018H ～“01FH”）へ複数回リードアクセスする場合、ステーションタイム（ST）
が“03H”以外になるまで SCR をリードし続け、メモリへのリードアクセスを待ちます。
② ユーザシステムのプログラムは、SCR をリードし、ステーションタイム（ST）が“03H”以外の場合（データハザードが発生する可能性はない）は、直ぐに複数回のリードアクセスを実行します。
上記の方法は、CUnet のサイクルに対してユーザ CPU が充分高速であって、かつステーションタイム（ST）
によってタイミングを認識してからアクセスが終了するまでの時間が、次回のデータハザードが発生する可能性を持つタイミングが到来するまでの時間以内の場合に限られます。例えば上記の①および②の処理中にプログラムが割込処理などへ移行するなどして、複数回のリードアクセスが終了するまでの時間が不明にな
るようなユーザプログラムであってはいけません。

タイミングを重視するユーザシステムのプログラミングは、一般に難易度が高まる傾向にあります。したがってデータハザードを回避するためには、ウインドウロック機能を利用されることを推奨します。
SCR をリードし CUnet の動作タイミングを認識することは、ユーザシステムのプログラムにおけるデータハザード回避以外の目的にも利用できます。
ウインドウロック機能によって回避可能なデータハザードのスコープ（対象アドレス範囲）は、メモリブロック１つ分（8 バイト）です。これを超えるサイズのデータ（例えば 128 ビット構成のデータや、9 バイト以上の文字列など）を扱う場合は、本項の記述に準じてユーザシステムのプログラムを作成してください。

4 - 19

MKY40 ユーザーズマニュアル
4.2.3

グローバルメモリ（GM）データの品質保証

CUnet プロトコルを搭載した MKY40 は、ネットワークへ接続された全ての CUnet ステーション間においてハンドシェイクされた“複数の CUnet ステーション”対“複数の CUnet ステーション”（N 対 N）のコミニュ
ニケーションを保証しています。
この保証された状態は、CUnet プロトコルに定められる通り、レシーブとリンクのステータスによってレジスタに示されています。さらに MKY40 は、ユーザシステムのプログラムが各ステータスを容易に監視可能な機能も装備しています。
本節は、グローバルメモリ (GM) データの品質保証に関連するレジスタやステータス監視機能などについて記述します。
レシーブステータスとリンクステータスの定義については、“CUnet 導入ガイド”の“データの品質保証”を参照してください。

4.2.3.1

レジスタによるステータス表示

MKY40 においては、CUnet プロトコルに定められたレシーブステータスおよびリンクステータスが、RFR（Receive Flag Register）と LFR（Link Flag Register）によって示されます。MKY40 に搭載されている RFR とLFR は、64 ビットのレジスタです（図 4.12 参照）。
最大 64 の CUnet ステーションによる CUnet を構築可能なため、それぞれのレジスタ内のビット 0 はステー
ションアドレス（SA）=0 とメモリブロック（MB）=0 へ、ビット 1 は SA=1 と MB=1 へ、ビット 63 は SA=63と MB=63 へ対応します。
ユーザシステムのプログラムが、RFR と LFR をリードし、“1”となっているビットを認識することにより、
グローバルメモリのメモリデータ共有の詳細な保証状態を認識することができます。
① “占有エリア以外のメモリブロックのデータが、他の CUnet ステーションから複写れさた最新のデータなのか？”を認識したい時には、個々のメモリブロック（MB）のデータが最新のサイクルによってもたらされていることを保証する個々のフラグビット値が格納された RFR（Receive Flag Register）
をリードしてください。
② “占有エリアのデータを複写できていない CUnet ステーションはあるか？”を認識したい時には、個々のメモリブロック（MB）のデータが最新のサイクルによってもたらされていることと、個々の CUnet
ステーションへ自己ステーションのメモリブロック（MB）のデータが正しく複写されたことの、両方を保証する個々のフラグビット値が格納された LFR（Link Flag Register）をリードしてください。

4 - 20

第４章 MEM モード時におけるソフトウエア
4.2.3.2

ステータス管理の起点時期および特例

MKY40 においては、継続的タイムシェアリ
ングのサイクルの推移に応じたリアルタイ
ムな状態が、RFR および LFR のステータスに反映されます。このため、自己ステーショ
ンのステーションアドレス（SA）と一致する
ステーションタイム（ST）の先頭時期が、“ス
テータス管理の起点時期”です（図4.13参照）。
RFR および LFR のステータスは、1 回のサイ
クル毎に管理されます。このため“4.5.8

割込みトリガ発生に連動するレジスタのフリーズ”に記述されている特例を除き、ス
テータス管理の起点時期に RFR と LFR は“0”へクリアされます。ただし、自己ステーショ
ンの占有エリアに対応する RFR および LFRのビットは常に“1”です。
MKY40 は、CUnet プロトコルに規定された機能のほかに、“4.4.9GMM（Global Mem-

ory Monitor）機能”に記述されるモニタ機能を装備しています。この機能によって、GMM ステーションとして動作する MKY40においては、自己ステーションのステーショ
ンアドレス（SA）は定義されていません。こ
れにより、GMM ステーションにおいては、“ステータス管理の起点時期”が存在しないことになってしまいます。したがって GMM ステーションにおいては、“ステータス管理の起点時期”をサイクルの先頭時期（ステーションタイム＝ 0）とします。サイクルの先頭時期に、RFR（Receive Flag Register）の全てのビット
は“0”へクリアされ、レシーブが成立したビットから順次“1”へ遷移します。また GMM ステーションは他の CUnet ステーションとはリンクされないため、LFR（Link Flag Register）ビットの状況は意味を失い、無効なデータとなります。

“4.5.8 割込みトリガ発生に連動するレジスタのフリーズ”に記述されている特殊な場合を除き、RFR および LFR をステータス管理の起点時期の直後にリードした場合、自己ステーションの占有エリア以外のビットからは“0”がリードされます。RFR および LFR のリードは、継続的タイムシェアリングの動作をご理解のうえ、適切な時期に実行してください。

4 - 21

MKY40 ユーザーズマニュアル
4.2.3.3

LGR（Link Group Register）

LFR のステータスは、継続的に繰り返されるサイクルに応じてダイナミックに遷移します。この遷移は非常に高速です。例えば転送レート = 12Mbps、ファイナルステーション（FS：Final Station）の値が“01H”の場
合、フレームタイム（Frame Time）は 25.5μs です。したがってステータスも 25.5μs 毎に遷移します。ス
テータスの更新も、1 サイクルタイムの 102μs 毎に発生します。
LFR のステータスをユーザシステムのプログラムが詳細に管理しようとする場合、ステータスの遷移が非常に高速なためにプログラムが充分に走行できない可能性が生じます。これを解決するため MKY40 は、LFRのステータス監視を容易にするグループ設定の機能を装備しています。
MKY40 は、64 ビット構成の LGR（Link Group Register）を装備しています。LGR は LFR（Link Flag Register）のステータスを監視します。LGR のビットは LFR のビットに対応します。LGR のビットは、ユーザシステ
ムのプログラムが任意に“1”または“0”をライトできます。
MKY40 は、ステータス管理の起点時期に LFR を一旦“0”へクリアした後、LGR のビットが“1”である対象の LFR ビットを逐次検出し、検出対象の全てのビットが“1”となった場合に“リンク OK”を判定します。また MKY40 は、サイクルが進行した後の次回のステータス管理の起点時期の直前に、検出対象ビットの何れかが“0”であった場合に“リンク NG（No Good）”を判定します（図 4.14 参照）。

この判定結果は、以下の 2 つの方法によってユーザシステムへ通知されます。
① SSR（System Status Register）のビット 13（LNG（Link group No Good））と、ビット 12（LOK（Linkgroup OK））に、“1”が真となるフラグビットによって判定結果を示します。
“4.5.8
LOK フラグビットは、

割込みトリガ発生に連動するレジスタのフリーズ”に記述されている特殊な場合を除き、ステータス管理の起点時期に“0”へクリアされます。
LNG フラグビットは、ステータス管理の起点時期に、直前のサイクルにおける結果をサンプルし、このサンプル結果を次回の１サイクル維持します（図 4.14 参照）。

4 - 22

第４章 MEM モード時におけるソフトウエア② MKY40 は、割込みトリガを出力することができます。
ユーザシステムのプログラムは、割込みトリガを受け付けることにより“リンク OK”あるいは“リンク NG”の判定を認識することができます。詳細については、“4.5割込みトリガ発生機能”を参照してください。
以上の記述のように、ユーザシステムのプログラムが、LGR のビットに LFR のステータスを監視する対象
ビットを予め設定しておくことにより、LFR のステータスを一括監視することができます。

ユーザシステムのプログラムが、上記①の方法によってリンクを監視する場合は、継続的タイ
ムシェアリングの動作をご理解のうえ、適切なタイミングによって SSR（System Status Register）
をリードしてください。

4.2.3.4

メンバ

安定した環境による CUnet の稼動においては、CUnet プロトコルに定義される“リンク切れ”、および“4.2.3.3

LGR（Link Group Register）”に記述された管理（LGR のビットが“1”）を実行している場合の LNG（Link group No Good）は、発生しません。
“リンク切れ”および LNG（Link group No Good）は、“CUnet ステーションの離脱”や“ノイズの侵入や何らかの環境悪化の影響を受けてパケットの到達に支障をきたした場合”に発生します。また瞬発的な“リンク切れ”は、CUnet の動作原理である継続的タイムシェアリングによって、次回のサイクルによってリカバリされます。
一般的な通信においては、“ノイズの侵入や何らかの環境悪化の影響を受けてパケットの到達に支障をきたした場合”に、“3 回”のリトライ（再送）を実行しても復旧できない場合にエラーとして扱うアルゴリズ
ムが慣例的に用いられます。
MKY40 も、これに準じた管理を簡易に実行できるレジスタと機能を装備しています。それは、64 ビット構
成の MFR（Member Flag Register）と MGR（Member Group Register）です。MKY40 においては、この管理形態に用いる概念を“メンバ”と呼びます（図 4.15 参照）。

4 - 23

MKY40 ユーザーズマニュアル
4.2.3.5

MFR（Member Flag Register）

MFR（Member Flag Register）は、LFR（Link Flag Register）と同様に、ビット 0 がステーションアドレス（SA）=0 の CUnet ステーションに、ビット 1 が SA=1 の CUnet ステーションに、ビット 63 が SA=63（3FH）の CUnet ステーションに対応します。
MFR のフラグビットも LFR と同様に、ステーションアドレス（SA）と一致するステーションタイム（ST）の先頭時期が、ステータス管理の起点です。
“1”へ遷
MFR のフラグビットは、ステータス管理の起点時期に 3 回連続した“リンク成立”を認識すると、移します。その逆に MFR のフラグビットは、MFR が“1”になっている CUnet ステーションにおいて、ス
テータス管理の起点時期に 3 回連続した“リンク不成立”を認識すると、“0”へ遷移します。このように
MFR は、一般的な通信管理に類似した管理機能を装備しています。
ユーザシステムが、“突発的に発生するリンク切れは継続的タイムシェアリングによるサイクルによってリカバリされていれば許容する”場合に、この MFR をリードすることにより、グローバルメモリのメモリデー
タ共有のリカバリを含んだ保証状態を認識することができます。また MFR は、“CUnet ステーションの離脱”の管理にも有効です。離脱した CUnet ステーションが生じた場合は、その CUnet ステーションに対応する
MFR のビットが“1”から“0”へ遷移します。

4.2.3.6

MGR（Member Group Register）

MFR のステータスは、継続的に繰り返されるサイクルに応じて、ステータス管理の起点時期に更新されます。MKY40 は、MFR のステータスをユーザシステムのプログラムが詳細に管理しようとする場合の負担を軽減する機能を装備しています。それは、64 ビット構成の MGR（Member Group Register）です。
MGR は、MFR のステータスを監視します。MGR のビットは、MFR のビットに対応します。MGR のビッ
トへは、ユーザシステムのプログラムが任意に“1”または“0”をライトできます。
MKY40は、“1回”のサイクル毎にステータス管理の起点時期の直前に、以下の2つを判定します（図4.16参照）。
① MGR と MFR は一致していない（MGR ≠ MFR）。
② MGR 内における“1”のビットに対応する MFR 内のビットに“0”がある（MGR ＞ MFR）。
この判定結果は、以下の 2 つの方法によってユーザシステムに通知されます。
（1）SSR（System Status Register）のビット 4（MGNE：Member group Not Equal）と、ビット 5（MGNC：
Member group Not Collect）に、“1”が真となる判定結果を示します。
MGNE と MGNC のフラグビットは、ステータス管理の起点時期に更新されます。
（2）MKY40 は、割込みトリガを出力することができます。
MKY40 は、所定の割込みを設定すると、上記（1）の SSR のビット 4（MGNE）もしくはビット 5（MGNC）が新たに“0”から“1”へ遷移した時に、割込みトリガを出力します。この割込
みの設定については、“4.5割込みトリガ発生機能”を参照してください。

4 - 24

第４章 MEM モード時におけるソフトウエア

上記のように、MFR のステータスを監視する対象の MGR のビットを、ユーザシステムのプログラムが予め“1”にしておくことにより、MFR のステータスを一括監視することができます。
例えばユーザシステムにおいて CUnet ステーションの欠如を監視したい時に、ユーザシステムのプログラム
走行中の適切な時期に、定期的に SSR（System Status Register）をリードしてください。
SSR のビット 4（MGNE：Member group Not Equal）が“0”であれば、MGR へ事前に“1”をライトしたビットに対応する CUnet ステーションは、メンバから離脱していません。また MGR へ事前に“1”をライトしたビットに対応する CUnet ステーション以外は、メンバとして存在していません。MGR へ事前に“1”をライトしたビットに対応する CUnet ステーション以外の存在も許容する場合は、SSR のビット 5（MGNC：
Member Group Not Collect）が“0”であることを確認してください。
さらに、(2) に記述された“割込みトリガによる割込みを受けつける”方法によって上記を監視する場合は、
ユーザシステムのプログラムによる定期的な SSR（System Status Register）のリードは不要です。

4 - 25

MKY40 ユーザーズマニュアル
4.2.3.7

メンバの増加と減少検出

MKY40 は、MGR（Member Group Register）のビット状態に関わらず、MFR（Member Flag Register）のビットの遷移を検出する機能も装備しています。それは、SSR（System Status Register）のビット 14（NM：New
Member）とビット 15（MC：Member Care）です。
NM（New Member）は、MFR のビットが“0”から“1”へ遷移した時（メンバ増加）、MC（Member Care）
は、MFR のビットが“1”から“0”へ遷移した時（メンバ減少）、判定結果（“1”が真）をフラグビットによって示します。
SSR の NM と MC のビットは、ステータス管理の起点時期に更新されます。この判定結果は、割込みトリガを出力させることもできます。詳細については、“4.5割込みトリガ発生機能”を参照してください。

SSR の NM（New Member）および MC（Member Care）を管理することにより、ユーザシステムのプログラ
ムは、“4.2.3.6

MGR（Member Group Register）”に記述された MGR を利用しなくても、メンバを管理することができます。

4 - 26

第４章 MEM モード時におけるソフトウエア
4.2.4

グローバルメモリのデータ遷移検出機能

MKY40 は、他の CUnet ステーションのデータ更新により生じるグローバルメモリのデータ遷移を検出する機能を搭載しています。この機能によって、通常はグローバルメモリをリードせず、データ遷移を検出した
時にだけグローバルメモリをリードするといったアルゴリズムによって、ユーザシステムを構築することも可能です。
本節は、グローバルメモリのデータ遷移を検出する機能とその利用について記述します。

4 - 27

MKY40 ユーザーズマニュアル
4.2.4.1

データ遷移検出対象を設定する DRCR

グローバルメモリのデータ遷移を検出するためには、DRCR（Data Renewal Check Register）を操作します。
64 ビット構成の DRCR（Data Renewal Check Register）の各ビットは、グローバルメモリを構成しているメモ
リブロックに対応しています。DRCR のビット 0 はメモリブロック 0 に、ビット 7 はメモリブロック 7 に、
ビット 63 はメモリブロック 63（3FH）にそれぞれ対応します。
DRCR のビットへ予め“1”をライトしておくことにより、対応するメモリブロックのデータ遷移に対して以下の検出結果を得ることができます。
① SSR（System Status Register）のビット 11（DR：Data Renewal）フラグビットが“1”へ遷移します。
ユーザシステムのプログラムは、SSR の DR フラグビットを監視することにより、グローバルメモリのデータ遷移を認識することができます。
② 割込みトリガを出力することができます。
ユーザシステムのプログラムは、割込みトリガを受け付けることにより、グローバルメモリのデータ遷移を認識することができます。詳細については、“4.5

割込みトリガ発生機能”を参照してください。

DRCR の複数のビットへ“1”をライトしておいた場合においても、対応する 1 つ以上のメモリブロックのデータが遷移した時に、検出結果を得ることができます。この場合にどのメモリブロックのデータが遷移したのかを示すフラグビットも MKY40 に搭載されています。それは、64 ビット構成の DRFR（Data Renewal
Flag Register）です。DRFR のビット配列も、DRCR と同様にメモリブロックに対応しています（図 4.17 参照）。DRFR のビットの内、データが遷移したメモリブロックに対応するビットが“1”に設定されます。ユー
ザシステムのプログラムは、DRFR のフラグビットを認識することにより、データが遷移したメモリブロッ
クを認識することができます。

SSR のビット 11（DR）および DRFR は、DRCR に“1”が設定されている場合に限り機能します。
自己ステーションが占有しているメモリブロックに対しては（対象の DRCR に“1”が設定されていても）、データ遷移を検出する機能は働きません。

4 - 28

第４章 MEM モード時におけるソフトウエア
4.2.4.2

DR フラグビットおよび DRFR ビットが“0”から“1”へ遷移するタイミング

SSR（System Status Register）のビット 11（DR：Data Renewal）および DRFR（Data Renewal Flag Register）の各ビットが“0”から“1”へ遷移するタイミングは、他の CUnet ステーションからのパケットを受信しメモ
リデータ共有動作に基づくデータ複写（Copy）のためにグローバルメモリ内のデータが以前と異なる新たなデータに更新された時です（図 4.18 参照）。

4.2.4.3

DR フラグビットおよび DRFR ビットが“1”から“0”へ遷移するタイミング

SSR のビット 11（DR）および DRFR の各ビットが“1”から“0”へ遷移するタイミングは、MKY40 利用の環境によって以下の 3 つのいずれかです（図 4.18 参照）。
① IT0CR のビット 8 ～ 14 へライトされている時刻（INT1CR の DR ビットが“1”の場合は、IT1CR のビット 8 ～ 14 へライトされている時刻）の先頭時期です。“4.5.6
意”および“4.5.7

割込みトリガ発生時期指定の注DR（Data Renewal）割込みトリガ利用上の注意”に記述されているデータリ

ニューアル割込みの発生タイミングも参照してください。
② ただし、“4.5割込みトリガ発生機能”に記述されているデータリニューアル割込みトリガがアクティブとなった場合は即座に“0”へ遷移せず、一旦フリーズ（その時の状態が継続）します。その後ユーザのレジスタ操作によってデータリニューアル割込みトリガの発生を解除した時点において、その時点の状況が DRFR へ反映されます。詳細については“4.5.8

割込みトリガ発生に連動するレ

ジスタのフリーズ”を参照してください。
③ “4.4.9

GMM（Global Memory Monitor）機能”に記述されている SCR（System Control Register）の

ビット 15（GMM）が“1”である時は、“1”から“0”へ遷移するタイミングはサイクルの先頭（ステーションタイム＝ 0）です。これは、GMM として利用している MKY40 に自己ステーションの時刻が存在しないことに起因します。

4 - 29

MKY40 ユーザーズマニュアル

4 - 30

第４章 MEM モード時におけるソフトウエア
4.2.4.4

データ遷移検出機能利用上の注意

CUnet における 1 サイクルタイムは短時間なため、データリニューアルを検出した後のユーザによる処理は、即座に実行してください。データリニューアルを検出した後のユーザによる処理が、次回のサイクルによる対象のメモリブロックへのパケット受信までに間に合わなかった場合、次回のデータ遷移を検出できなかったり、あるいは検出されてもユーザシステムが反応できない場合が生じます。
データリニューアル（DR）割込みトリガ発生機能を利用する場合にも、上記の事項が問題とならないように、ユーザシステムによる処理を実行してください。また、DR 割込みトリガの発生タイミング（IT0CR お
よび IT1CR ビット 8 ～ 14 へ設定する値）を、上記の事項が問題とならないタイミングとなるように（例えばパブリックフレームの先頭時期や、自己ステーションの先頭時期など）設定してください。

4 - 31

MKY40 ユーザーズマニュアル

4.3

メール送受信機能の利用

本節は、MKY40 のメール送受信機能の利用について記述します。
CUnet プロトコルにおいては、CUnet 専用 IC がメール送受信の全プロトコルを保有することが義務付けられています。CUnet プロトコルによるメール送受信は、ランフェーズにある MEM モードの CUnet 専用 IC 同士において機能します。
これに基づき MKY40 によるメール送受信は、受信側にエラーが存在せず、送信側にのみエラーが存在します。このことからユーザシステムのプログラムは、メール送受信機能を以下の基本的な操作と処理によって利用できます。
① メール受信許可の操作② メール受信時の操作③ メール送信および送信終了後の操作④ メール送信エラーに対する操作
MKY40 は、上記の基本的なメール送受信の操作を補助するレジスタや付帯機能も搭載しています。

4 - 32

第４章 MEM モード時におけるソフトウエア
4.3.1

メール受信許可の操作

MKY40 は、“4.1.1

メモリマップ”に示される、MRB0（Mail Receive

Buffer 0）と MRB1（Mail Receive Buffer 1）の 2 つのメール受信バッファを保有しています。MRB0 および MRB1 は、それぞれ 256 バイトです（図 4.19 参照）。
MRB0 の受信は、MR0CR（Mail Receive 0 Control Register）によって許可されます。MRB1 の受信は、MR1CR（Mail Receive 1 Control Register）によって許可されます（図 4.20 参照）。
ユーザシステムのプログラムが MR0CR のビット 6（RDY：ReaDY）へ“1”をライトすることにより、MRB0 へのメール受信が許可されます。
RDY（ReaDY）は、メールを受信すると“0”へ戻ります。

MR0CR の RDY（ReaDY）が“1”の時に、本ビットへ“0”をライトすること
により、メール受信を禁止とすることができます。但し既にメール受信最中であった場合は、本ビットへの“0”のライトは無視され、“禁止”を設定することはできません。
MRB0（Mail Receive Buffer 0）は、SCR（System Control Register）の START ビットが“1”の時にライトプロテクトされます。さらに MR0CR の RDY（ReaDY）
ビ ッ ト が“1”の 時 に

MRB0（Mail

Receive Buffer 0）をリードすると、データは常に“00H”です。
ユーザシステムのプログラムが、MR1CR のビット 6（RDY：ReaDY）へ“1”をライトすることにより、
MRB1 へのメール受信が許可されます。RDY（ReaDY）は、メールを受信すると“0”へ戻ります。
MR1CR の RDY（ReaDY）ビットが“1”の時に、“0”をライトすることによりメール受信を禁止とすることができます。但し既にメール受信最中であった場合は、本ビットへの“0”のライトは無視され、“禁止”を設定することはできません。
MRB1（Mail Receive Buffer 1）は、SCR（System Control Register）の START ビットが“1”の時にライトプ
ロテクトさます。さらに MR1CR の RDY（ReaDY）ビットが“1”の時に MRB1（Mail Receive Buffer 1）をリードすると、データは常に“00H”です。
メールによって受信したデータセットは、RDY ビットが“1”のバッファへ格納されます。MR0CR と MR1CRの両方の RDY ビットが“1”の時は、受信したデータセットは MRB0 へ格納されます。

4 - 33

MKY40 ユーザーズマニュアル
4.3.2

メール受信時の操作

他の CUnet ステーションからメールによって受信したデータセットを MRB0 へ格納した時、MKY40 は以下のように動作します（図 4.21 参照）。
① MR0CR のビット 7（RCV：ReCeiVed）を、“1”へ遷移させます。
② MR0CR のビット 6（RDY：ReaDY）を、“0”へ遷移させます。
③ MR0CR のビット 0 ～ 5（SiZe：SZ0 ～ 5）へ、受信したメールのデータセットのサイズ（16 進数）を格納します。データセットのサイズは、8 バイトを 1 単位とする値です。
④ MR0CR のビット 8 ～ 13（SRC：SouRCe0 ～ 5）へ、送信元のステーションアドレス（SA）（16 進数）を格納します。
⑤ メール受信割込みトリガが“イネーブル”に設定されていた場合、割込みトリガを出力します。
ユーザシステムのプログラムは、MR0CR から送信元の SA およびデータセットのサイズを参照し、かつ、
MRB0 の先頭からデータセットをリードしなければなりません。なお MR0CR のビット 7（RCV）へは、“0”
をライトすることができます。

他の CUnet ステーションからメールによって受信したデータセットを MRB1 へ格納した時、MKY40 は以下のように動作します（図 4.22 参照）。
① MR1CR のビット 7（RCV：ReCeiVed）を、“1”へ遷移させます。
② MR1CR のビット 6（RDY：ReaDY）を、“0”へ遷移させます。
③ MR1CR のビット 0 ～ 5（SiZe：SZ0 ～ 5）へ、受信したメールのデータセットのサイズ（16 進数）を格納します。データセットのサイズは、8 バイトを 1 単位とする値です。
④ MR1CR のビット 8 ～ 13（SRC：SouRCe0 ～ 5）へ、送信元のステーションアドレス（SA）（16 進数）を格納します。
⑤ メール受信割込みトリガが“イネーブル”に設定されていた場合、割込みトリガを出力します。
ユーザシステムのプログラムは、MR1CR から送信元の SA およびデータセットのサイズを参照し、かつ、
MRB1 の先頭からデータセットをリードしなければなりません。なお MR1CR のビット 7（RCV）へは、“0”
をライトすることができます。

4 - 34

第４章 MEM モード時におけるソフトウエア
ユーザシステムが MRB0 に対してメール受信後の処理を実行していても、MKY40 は MRB1 へデータセットを格納することが可能です。同様に、ユーザシステムが MRB1 に対してメール受信後の処理を実行していても、MRB0 へデータセットを格納することが可能です。
MR0CR あるいは MR1CR の RCV が“1”の時、SSR（System Status Register）のビット 6（MR：Mail Received）
も“1”となります（SSRのMRは、“MR0CRのRCV”と“MR1CRのRCV”の論理和が示されるフラグビットです）。
ユーザシステムのプログラムは、（“MR0CR と MR1CR”の RCV を個別に認識せずとも）SSR の MR を認識することにより、メール受信を認識することが可能です。
MRB0 または MRB1 へデータセットを格納した時に、割込みトリガを出力させる機能の詳細については、“4.5 割込みトリガ発生機能”を参照してください。

① MKY40 が内部におけるメール受信時の動作（4.3.2 の①～④）中に、ユーザが①～④の動作の対象となる MR0CR または MR1CR をリードした時、遷移中のビット状態がリードされる
場合があります。MR0CR または MR1CR の RCV フラグが“1”へ遷移したことをプログラ
ムによって検出した場合には、20ns 以上経過した後に再びレジスタをリードし、取得した値を採用してください。
なお、SSR ビット 6 の MR によってメールの受信を検出した場合、または、割込みトリガを出力させる機能によってメールの受信を検出した場合には、この限りではありません。
② MKY40 の MR0CR あるいは MR1CR の RDY ビットは、SCR ビットの RUN ビットが“1”の時に操作できます。MR0CR あるいは MR1CR の RCV フラグおよび RDY ビットは、SCR ビッ
ト 9 の RUN ビットが“0”へ遷移した時に自動的に“0”へ遷移します。

4 - 35

MKY40 ユーザーズマニュアル
4.3.3

メール送信の操作、送信終了後の操作

MKY40 は、MSB（Mail Send Buffer）にライトしたデータセットを、特定の 1 つのステーションアドレスへメールによって送信できます。その手順を以下に示します。
① MSCR（Mail Send Control Register）のビット 14（SEND）が“0”である時に、送信するデータセットを、MSB の先頭アドレスから
順にライトします（図 4.23 参照）。
② MSCR のビット 15（ERR：ERRor）が“0”であることを確認してください。ERR フラグビットが“0”でなかった場合は前回のエラーが残っているため、“4.3.4

メール送信エラーに対する操作”を参照して、ERR フラグビットを“0”にしてください。ERR
フラグビットが“1”である場合は、下記④に記述された SEND
ビットへの“1”のライトも無視されます（図 4.24 参照）。
③ メール送信のタイムアウトを設定する場合は、MSLR（Mail Send
Limit time Register）のビット 0 ～ 12（LiMit Time：LMT0 ～ 12）へ、サイクルタイムを 1 単位とするユーザアプリケーションによって定めるタイムアウト値（16 進数）をライトします。MSLR の初期値が、ハードウエアリセットによって“1FFFH”にセットされているため、ユーザアプリケーションがタイムアウト値を定めない場合は、タイムアウト値をライトする必要はありません。MSLR へライトしたデータはハードウエアリセットがアクティブになるまで維持されるため、メール送信の都度設定する必要はありません。

④ MSCR のビット 0 ～ 5（SiZe：SZ0 ～ 5）へは送信するデータセットのサイズ（16 進数）を、ビット
8 ～ 13（DeSTination：DST0 ～ 5）へは送信する先のステーションアドレス（SA）（16 進数）を、ビッ
ト 14 の SEND へは“1”をライトしてください。
データセットのサイズは、8 バイトを 1 単位とした値です。例えば、データセットが 34 バイトである
場合のサイズは“05H”です。データセットが最大の 256 バイトである場合のサイズは“20H”です。

4 - 36

第４章 MEM モード時におけるソフトウエア⑤ MKY40 は、MSCR のビット 14（SEND）へ“1”がライトされた直後から、メール送信を開始します。
MSB（Mail Send Buffer）は、メール送信中ライトプロテクトされます。またメール送信中に MSB をリードすると、データは“00H”に強制されます。
⑥ メール送信が終了すると、MSCR のビット 14（SEND）が“0”へ戻ります。
このビットの遷移により、メール送信の終了を認識できます。
MKY40 は、メール送信の終了によって割込みトリガを出力することもできます。詳細については、“4.5

割込みトリガ発生機能”を参照してください。

⑦ メール送信終了後は、MSCR のビット 15（ERR：ERRor）を確認してください。
ERR フラグビットが“0”の場合、メール送信が正常に終了しています。この場合、MKY40 は送信先ステーションのメール受信バッファへデータセットを確実に送信できたことを保証します。
ERR フラグビットが“1”の場合、“4.3.4

メール送信エラーに対する操作”を参照し、ユーザシス

テムのプログラムによって、適切に処置してください。
ユーザシステムのプログラムがメール送信の所要時間（送信開始から終了までに要した時間）を参照
したい場合は、MSRR（Mail Send Result Register）をリードしてください。
MKY40 は、メール送信開始から終了までに要したサイクル数を、メール送信終了時点に MSRR へ格納します。MSRR は次回のメール送信が完了するまで、あるいはハードウエアリセットがアクティブになるまでこの値を維持します（図 4.25 参照）。

4 - 37

MKY40 ユーザーズマニュアル
4.3.4

メール送信エラーに対する操作

メール送信は、MKY40 に搭載されている CUnet プロトコルによって厳格に送受信手順と品質が管理されています。このため、受信側にはエラーは存在しません。メール送信エラーは、送信側にのみ存在します。
メール送信に関するエラーとしては、以下の種別があります。
① NORDY（destination NOt ReaDY）：送信先 CUnet ステーションのメール受信バッファが RDY でないため、メールを送信できなかった。
② NOEX（destination NOt EXist）：送信先 CUnet ステーションがネットワークへ接続されていないか、
RUN フェーズ以外の状態であるため、メールを送信できなかった。
③ TOUT（limit Time OUT）：MSLR（Mail Send Limit time Register）に設定されていたサイクルタイム間に、メールの送信を完了できなかった。
④ SZFLT（SiZe FauLT）：MSCR（Mail Send Control Register）のビット 0 ～ 5（SiZe：SZ0 ～ 5）へ設定された送信するデータセットのサイズ（16 進数）が不正な値であったため、メールを送信できなかった。
⑤ LMFLT（LiMit time FauLT）：MSLR（Mail Send Limit time Register）のビット 0 ～ 12（Limit Time：LT0～ 12）へ設定された値（16 進数）が不正な値であったため、メールを送信できなかった。
⑥ STOP（communication STOPped）：メールの送信中に自己ステーションが RUN フェーズ以外へ遷移し、メール送信を中断した。
MKY40 は、メール送信が正常に終了できなかった場合、MESR（Mail Error Status Register）へ、エラー発生
種別を“1”とするステータスを格納します（図 4.26 参照）。
MESR のビット 0 ～ 5 のいずれかが“1”である時、MSCR（Mail Send Control Register）のビット 15（ERR：
ERRor）と SSR（System Status Register）のビット 7（MSE：Mail Send Error）の両方が“1”に設定されます。
メール送信が正常に終了できなかった場合、ユーザシステムのプログラムは MESR を参照し、エラー発生種
別に応じて適切に処置してください。MESR は、MESR ビット 0 ～ 5 が存在するアドレスへ何らかのデータをライトすることにより、全て“0”へクリアできます。MESR のクリアに伴い MSCR（Mail Send Control
Register）のビット 15（ERR：ERRoR）と SSR（System Status Register）のビット 7（MSE：Mail Send Error）の両方が“0”へ戻ります。

4 - 38

第４章 MEM モード時におけるソフトウエア
4.3.5

メール送受信の品質保証

ノイズの侵入や何らかの環境悪化の影響を受けてメールによるパケット送信に支障をきたした場合、CUnet
プロトコルを搭載した MKY40 は、再送（リトライ）によってリカバリします。再送は 3 回まで実行します。
3 回の再送を実行してもメールによってパケットを送信できない場合は、NOEX（destination NOt EXist）エ
ラーによって終了します。これにより“送信したメールが行方不明になる（消失する）”、あるいは“データセットの途中が欠如したりデータセットそのものが消失する”などが発生しません。
メールによって送受信されるデータセットの品質は、メモリデータを共有するパケットと同質に保証されています。これにより一般的に発生しがちなデータ化け現象は、起こりえないシステムになっています。
CUnet プロトコルにおいては、メール送信時にリトライ（再送）が生じた場合であっても、メモ
リデータの共有動作に一切影響を与えません。

4.3.6

メール送受信における付帯機能

CUnet においては、同時に 2 つの CUnet ステーションがメールを送受信できます。
例えば、SA=1 の MEM ステーションから SA=2 の MEM ステーションへのメールと、SA=3 の MEM ステーションから SA=4 の MEM ステーションへのメールは同時に送受信できます。ただし、SA=2 の MEM ステーションから SA=1 の MEM ステーションへのメール送信が開始された直後に SA=3 の MEM ステーションから SA=1 または SA=2 の MEM ステーションへのメール送信が開始された場合、宛先がメール送受信中のため、先に開始した SA=2 の MEM ステーションから SA=1 の MEM ステーションへのメールが送信されている最中、遅れて開始された SA=3 の MEM ステーションから SA=1 または SA=2 の MEM ステーションへのメールの送信は待たされます。
CUnet においては、複数のメール送信が同時に開始された時の優先権管理機能も保有しています。
CUnet においては、同時に 3 つ以上のメール送信が開始された場合、前方（小さな値）のステーションアド
レス（SA）からのメール送信が優先されます。この優先権はローテーションされるため、ステーションア
ドレス（SA）が前方（小さな値）の CUnet ステーションが間断なくメールを送信した場合も、後方（大きな値）のステーションアドレス（SA）が設定されている MKY40 のメール送信が限りなく待たされるということは発生しません。

4.3.7

メール送受信時間の予測

MKY40 におけるメール送受信の所要時間を予測したい場合は、式 4.3 によって算出できます。但し、2 つ以
上の CUnet ステーションが同時期に同一のステーションへメールを送信した場合に発生する待ち時間、およびパケット伝達に支障をきたした場合の再送（リトライ）時間は含みません。したがって、式 4.3 によって算出できる時間は、ユーザシステムを構想する時点の目安としてご利用ください。

式 4.3 （ （（ データセットのバイト数＋ 7 ）÷ 8 ）＋ 3 ）×サイクルタイム ［秒］
下線の部分解は、小数点以下を切捨てした整数です。
例として、転送レートが 12Mbps の４つの MEM ステーションによって稼動するシステム（FS=3）
において、250 バイトのメールを送受信する目安の所要時間は、（（（250 +7 ) ÷ 8）+3）× 155μs＝ 35 × 155μs ＝ 5.43ms です。

4 - 39

MKY40 ユーザーズマニュアル
4.3.8

メール送受信時における注意点

ユーザシステムが MKY40 のメール送受信機能を利用する時、以下の点に注意してください。
① メールを送信できる宛先は、MEM ステーションに限られます。
IO ステーションのアドレスや OWN 設定により占有拡張されているステーションアドレスをメールの宛先に指定することはできません。誤って IO ステーションのアドレスをメールの宛先に指定したメール送信は、NORDY（destination NOt ReaDY）エラーによって終了します。誤って OWN 設定により占有拡張されているステーションアドレスをメールの宛先に指定したメール送信は、NOEX（destination NOt EXist）エラーによって終了します。
② 一斉同報（一般的な RS-232C に用いられる“垂れ流し”と俗称される手法や、LAN 通信における“ブロードキャスト”と称される手法）のメール送信はできません。
③ メールの送信および受信のサイズは、8 バイト単位です。

MKY40 は、完全なプロトコルによって、送信の成否が管理されている他にデータの品質も保証しています。このため、MKY40 のプロトコルが保証できないメール送受信方式（一斉同報）を利用することはできません。

4 - 40

第４章 MEM モード時におけるソフトウエア

4.4

CUnet システムの詳細な操作や管理

ユーザシステムのプログラムは、MKY40 を操作することによって、以下に示すように CUnet を詳細に操作や管理することができます。
① ネットワーク起動前のモニタリング② サイクルタイムの変更（リサイズ）③ ブレークフェーズの CUnet ステーションの検出と対処④ ジャマー検出と対処⑤ ネットワークの品質管理と表示⑥ PING 命令⑦ 各ステーションのモードを検出する機能⑧ 汎用出力ポートの操作⑨ GMM（Global Memory Monitor）機能⑩ フレームオプション［HUB 対応］

4 - 41

MKY40 ユーザーズマニュアル
4.4.1

ネットワーク起動前のモニタリング

MKY40 は、ネットワーク起動前（SCR の START ビットが“0”の時）であっても、他の CUnet ステーショ
ンからのパケットを受信します。この受信したパケットによって、グローバルメモリのデータ更新やメール受信は実行されませんが、RFR（Receive Flag Register）や FSR（Final Station Register）の更新、および継続的タイムシェアリングにおける他の CUnet ステーションとの同期や校正が実行されます。これにより、ユー
ザシステムのプログラムは以下のようなネットワーク起動前のモニタリングを実施することができます。
① ネットワーク上にリサイズされたサイクルが稼動していることを認識することができます。
FSR のビット 0 ～ 5（FS0 ～ 5）に格納されている値が、初期値の 63（3FH）以外の値である場合、リサイズされたサイクルが稼動しています。また FSR の値が自己ステーションの占有エリアよりも小さかった場合、自己ステーションのネットワークを起動した後にブレークフェーズになることも予知できます。
② SCR（System Control Register）のビット 0 ～ 6（ST0 ～ 6）をリードすることにより、継続的タイム
シェアリングの稼動タイミングであるステーションタイム（ST）を認識することができます。
③ ステーションタイム（ST）が FSR（Final Station Register）に格納されている値を超えているタイミン
グの時（パブリックフレームの時期）、RFR（Receive Flag Register）をリードすることにより、自己
ステーションの占有エリア以外のビットに“1”のビットが存在すれば、そのビットに対応するステー
ションアドレスを持つCUnetステーションがネットワーク上に稼動していることを認知することができます。

他の CUnet ステーションが全く稼動していない状態の時は、上記②において取得できるステーションタイム（ST）は、フリーランの状態であって、他の CUnet ステーションと同期していません。
上記②において取得できるステーションタイム（ST）は、ネットワーク起動後もネットワーク
起動前と同様にタイミングの認識に利用できます。

4 - 42

第４章 MEM モード時におけるソフトウエア
4.4.2

サイクルタイムの変更（リサイズ）

MKY40 は、CUnet プロトコルの“実用性の向上”に規定されるリサイズが可能です。
CUnet プロトコルを搭載した MKY40 によって構築される CUent においては、ファイナルステーション（FS）の初期値は 63（3FH）です。リサイズは、ユーザシステムにおいて 64 個のフレームを必要としない場合に利用価値があります。例えば SA=0 と SA=1 の 2 つの MEM ステーションしか使用しないユーザシステムの場合、サイクルを構成する SA=2 ～ 63 のステーションタイム（ST）の間、大きなネットワーク未使用時間が生じます。そこでファイナルステーション（FS）の値を“1”に変更すれば、最も効率の良いサイクルによる利用が可能となります。例えば、12Mbps 運用の場合、メモリデータ共有の応答速度は、2.365ms から
102μs へと高速になります（図 4.27 参照）。

4 - 43

MKY40 ユーザーズマニュアル
4.4.2.1

リサイズの操作

リサイズは、ユーザシステムのプログラムが NFSR（New Final Station Register）へリサイズする新たな FS（Final Station）値をライトすることによって実行されます。リサイズの操作時には、NFSR（New Final Station
Register）へライトする値が拒否されたり、他の CUnet ステーションとの相関により影響を受ける場合があります。したがってリサイズを操作する際は、ユーザシステムのプログラムによって以下の手順を実行してください（図 4.28 参照）。
① NFSR（New Final Station Register）のビット
0 ～ 5（NFS0 ～ 5）へ、リサイズする値をライトしてください。
② NFSR をリードし、ライトした値がレジスタに格納されているかを確認してください。
もしライトした値がレジスタへ格納されていなかった場合は、ライトできない状態か、ライトした値が拒否される値です。
“4.4.2.2
リサイズの拒否”を参照し、リサイズの操作を中止するか、適切な値によって再実行してください。
③ “FS= 最大値 63（3FH）”サイクルタイムの 4倍の時間を待ちます。
④ SSR（System Status Register）をリードし、SSRのビット 8（RO：Resize Overlap）が“0”であることを確認してください。もし RO ビッ
トが“1”の場合は、“4.4.2.3

リサイズオー

バラップ（RO）”と“4.4.2.4

RO 発生時の注意”を参照して、ユーザシステムによって適切に対処してください。
⑤ FSR（Final Station Register）をリードし、
NFSR へライトした値と同じ値になっていることを確認してください。
もし NFSR へライトした値と異なる場合は、
上記③の待ち時間が不十分であるか、④のRO（Resize Overlap）が発生しているか、あるいはランフェーズが強制終了させられている可能性があります。SCR（System Control
Register）をリードしビット 9（RUN）が“1”（ランフェーズ）であることを確認し、③からの操作を“4.1.8
再度実行してください。SCR の RUN ビットが“0”である場合は、参照して、ユーザシステムによって適切に対処してください。
⑥ NFSR へ“00H”をライトして、リサイズの実行を終了してください。

4 - 44

ネットワークの停止”を

第４章 MEM モード時におけるソフトウエア⑦ リサイズの操作により OC(Out of Cycle) による停止となった CUnet ステーションがネットワーク上に存在していた場合、その CUnet ステーションに対応する LFR（Link Flag Register）および MFR（Member
Flag Register）のビットがリサイズ操作前の状態から遷移します。
“4.2.3

グローバルメモリ（GM）データの品質保証”の節に記述された、LFR や MFR およびこれらの監視機能によって、ユーザシステムが必要とする他の CUnet ステーションとのリンクが正常である
ことを確認してください。
ユーザシステムが必要とする他の CUnet ステーションとのリンクが正常でない場合は、“4.1.8ネッ

トワークの停止”（特に OC による停止）を参照して、拡張リサイズを施し、停止した CUnet ステー
ションの参入を促すなど、ユーザシステムによって適切に対処してください。
CUnet は、いずれか“1”つの CUnet ステーションがリサイズを実行すると、ネットワークへ接続されている全ての CUnet ステーションのファイナルステーション（FS：Final Station）値が、リサイズした値へ更新されます。この場合、リサイズを実行した当事者以外の MEM ステーションは、FS 値が更新された時に割込みトリガを出力することができます。詳細については、“4.5

割込みトリガ発生機能”を参照してください。
必ず上記⑥のように NFSR へ“00H”をライトして、リサイズの終了操作を実施してください。
NFSR が“00H”以外となる状況のまま放置しないでください。
NFSR へ“00H”以外の値がライトされている場合、サイクルタイムは式 4.2（“4.1.6 CUnet のサイクルタイム”参照）の算式と一致しません。
ネットワーク上において、フレームオプションの設定とリサイズは同時に行わないでください。

リサイズは、MEM ステーションであれば、どの MEM ステーションからでも実行できます（I/O ステーションからは実行できません）。

4 - 45

MKY40 ユーザーズマニュアル
4.4.2.2

リサイズの拒否

リサイズの操作において、以下の場合は NFSR（New Final Station Register）へのライトが拒否されます。
① MKY40 がランフェーズでない時、NFSR へのライトはプロテクトされます。
② 自己ステーションの占有エリアを除外する値がライトされた時、NFSR へのライトはプロテクトされます。例えば、自己ステーションが“SA=2、OWN=5”に設定されていた場合、占有エリアが“02H～ 06H”であるため、“06H”以上の値はライト可能ですが、“05H”以下の値は自己ステーションの占有エリアを除外する値となるため拒否されます。
MKY40 は、上記のライトプロテクトによって CUent の稼動における矛盾の発生を回避しています。

4.4.2.3

リサイズオーバラップ（RO）

リサイズは、MEM ステーションであれば、どの MEM ステーションからでも実行できます。ただし、複数の MEM ステーションがリサイズを実行した場合、以下の 2 点が規定されています。
① 先にリサイズを実行しようとした MEM ステーションのリサイズが優先されます。後からリサイズを実行した MEM ステーションの操作は無視されます。
② リサイズの実行が同時であった場合、ステーションアドレスの小さな MEM ステーションによるリサイズが優先され、他の MEM ステーションの操作は無視されます。
リサイズ操作が無視された MEM ステーションは、SSR（System Status Register）のビット 8（RO：Resize
Overlap）を“1”へ遷移させ、“リサイズオーバラップ”をユーザシステムのプログラムへ警告します。
リサイズオーバラップが発生した場合は、NFSR
へ“00H”をライトして、リサイズ操作を終了させてください。また、リサイズオーバラップの発生は、ユーザシステムのアルゴリズム自体に矛盾があることを示します。お客様ご自身が、システムのアルゴリズムを適正化してください。
リサイズオーバラップの警告（SSR の RO ビットが“1”）は、ユーザシステムのプログラムが同ビット（SSR の RO ビット）へ“1”をライトすることによって“0”へクリアできます（図 4.29 参照）。
MKY40 は、リサイズオーバラップが発生した時に、割込みトリガを出力することができます。詳細は“4.5

割込みトリガ発生機能”を参照してください。

4 - 46

第４章 MEM モード時におけるソフトウエア
4.4.2.4

RO 発生時の注意

リサイズオーバラップが発生している時（自己ステーションの NFSR に“00H”以外の値が格納されている時）に、自己ステーションよりも前方（小さな値）のステーションアドレスの MEM ステーションが先にリ
サイズを終えた場合（NFSR へ“00H”をライト）、即座に自己ステーションのリサイズが実行され、自己ス
テーションが NFSR へライトした値にファイナルステーション（FS）値がリサイズされます。また自己ス
テーションよりも前方（小さな値）のステーションアドレスの MEM ステーションがリサイズを終える前に、
自己ステーションの NFSR へ“00H”をライトしてリサイズ操作を中断した場合は、自己ステーションよりも前方（小さな値）のステーションアドレスの MEM ステーションのリサイズ操作によるファイナルステーション（FS）値にリサイズされます。
このように、リサイズオーバラップが発生している場合は、関係する MEM ステーションの操作タイミング
によって、リサイズされるファイナルステーション（FS）値が特定し難くなります。
このような事象を回避するためには、ユーザシステムによっては、以下 2 例のようにリサイズオーバラップが発生しないアルゴリズムを採用することを推奨します。
① リサイズを実行する MEM ステーションを、1 つに特定しておく。
② 複数の MEM ステーションがリサイズを実行するユーザシステムの場合は、リサイズを実行する権利の取得を必要とする上位概念（プログラム）をユーザシステムが保有する。

4 - 47

MKY40 ユーザーズマニュアル
4.4.3

ブレークフェーズステーションの検出と対処

MKY40 は、ネットワーク起動後にブレークフェーズに入る場合があります。
“4.4.2

サイクルタイムの変更（リサイズ）”によってファイナルステーション（FS）値が変更されたサイクルに、FS 値よりも後方（大きな値）の占有エリアを持つ CUnet ステーションがネットワークを起動した
場合と、“4.1.8.2

OC（Out of Cycle）の詳細”に記述された OC（Out of Cycle）停止した CUnet ステー

ションが再度ネットワークを起動した場合です。
ブレークフェーズになった CUnet ステーションは、サイクルを構成するパブリックフレームの時期に、既にネットワーク上に稼動しているランフェーズの他のCUnetステーションへ向けてブレークパケットを発行して存在をアピールします。このブレークパケットを受信したランフェーズ中の MKY40 は、SSR（System
Status Register）のビット 10（BD：Break Detect）を“1”にして、ユーザシステムのプログラムへブレーク
フェーズの CUnet ステーションが存在することを警告します（図 4.30 参照）。

MKY40 は、SSR のビット 10（BD）が“1”へ遷移した時に、割込みトリガを出力することができます。詳細については、“4.5割込みトリガ発生機能”を参照してください。

SSR のビット 10（BD）は、“1”をライトすることによりクリアすることができますが、その後にブレークパケットを受信した場合は再度“1”へ遷移します。
割込みトリガを受け付けることにより、または SSR をリードし BD ビットが“1”であることを認識することによって、ブレークフェーズの CUnet ステーションが存在することを認識したユーザシステムのプログラ
ムが、ブレークフェーズの CUnet ステーションをサイクルに加える場合、“4.4.2

サイクルタイムの変更（リサイズ）”の操作によって、FS 値を変更する拡張リサイズを実施してください。

拡張リサイズを実行する MEM ステーションにとって、この時点においてはブレークフェーズのCUnet ステーションのステーションアドレスや占有幅は不明なため、通常は最大の FS 値“63（3FH）”への拡張リサイズを実施することを推奨します。

4 - 48

第４章 MEM モード時におけるソフトウエア
4.4.4

ジャマー検出と対処

CUnet プロトコルにおいては、ジャマー（Jammer）（何らかの故障や障害を持ったハードウエアによって送信はできるが受信ができない CUnet ステーション）を検出した時、ユーザシステムにジャマーが存在することを警告することが義務付けられています。
MKY40 は、ジャマーを検出した場合に、SSR（System Status Register）のビット 9（JD：Jammer Detect）を“1”にして、ユーザシステムのプログラムへ警告します（図 4.31 参照）。

SSR のビット 9（JD）は、“1”をライトすることによりクリアすることができます。その後にジャマーを検出した場合は、再度“1”へ遷移します。
MKY40 は、SSR のビット 9（JD）が“1”となった時に、割込みトリガを出力することができます。詳細については“4.5

割込みトリガ発生機能”を参照してください。

割込みトリガを受け付けることにより、または SSR をリードし JD ビットが“1”であることを認識することにより、ジャマーを認識したユーザシステムのプログラムは、ユーザシステムのオペレータあるいは管理者へ警告を発して、オペレータあるいは管理者によるジャマーの撤去、あるいは故障の修復を要求してください。
なお、MKY40 におけるジャマー検出は、全ての CUnet ステーションが何らかの故障や障害を持ったハード
ウエアでない場合にも、稀にネットワーク起動時の過渡現象（僅かな起動タイミングの相違）によって検出されてしまう場合があります。したがって SSR の JD ビットが“1”であることを検出した場合は、一旦 JD
ビットをクリアし、ネットワーク起動後の過渡状態でない状態であってもジャマーが検出されることを確認してから、オペレータあるいは管理者へ警告を発してください。

ジャマーの CUnet ステーションはパケットを受信できないのため、ネットワークからジャマーを強制的に停止することはでません。ジャマーは、オペレータあるいは管理者が撤去するか、あるいは故障を修復する必要があります。

4 - 49

MKY40 ユーザーズマニュアル
4.4.5

ネットワークの品質管理と表示

MKY40 は、ネットワークの品質を管理できる LCARE（Link CARE）と MCARE（Member CARE）の 2 つの概念を装備しています。さらに“他の CUnet ステーションとのリンクが安定している”状態を表示できる#MON（MONitor）端子も装備しています。本節の理解にあたっては、“4.2.3

グローバルメモリ（GM）デー

タの品質保証”も参照することを推奨します。

4.4.5.1

LCARE 信号出力

安定した環境による CUnet の運用においては、CUnet プロトコルに定義される“リンク切れ”は発生しません。
“リンク切れ”は、“CUnet ステーションの離脱”や“ノイズの侵入や何らかの環境悪化の影響を受けてパケットの到達に支障をきたした場合”および“ネットワークが限界性能にある場合”に発生します。したがってユーザシステムが“CUnet ステーションの離脱”を意図的に実行した時に発生する“リンク切れ”以
外は、“ノイズの侵入や何らかの環境悪化の影響を受けてパケットの到達に支障をきたした場合”と“ネットワークが限界性能にある場合”に特定できます。この“リンク切れ”の発生を管理することにより、ネッ
トワークのハードウエアおよび環境の品質を認識することが可能です。“リンク切れ”は、“LCARE（Link
CARE）”とも呼びます。
MKY40 は、
“4.2.3.3

LGR（Link Group Register）”に記述されている LGR に格納されているビット状態に関わらず、“LCARE（Link CARE）”が発生した時に #LCARE 端子から所定の時間 Lo となるパルス信号を出力します。
この #LCARE 端子へ LED 表示部品を接続しておくことにより、LCARE の発生を目視確認することができます。LED 表示部品の接続については、“3.8LED 表示用端子の接続”を参照してください。

LCARE の発生回数は、最大 255 回までのカウントが CCTR（Care CounTer
Register）のビット 0 ～ 7（LCC0 ～ 7）に示されます（図 4.32 参照）。CCTRの LCC は、256 回以上をカウントせず、“255（FFH）”のまま維持します。
ユーザシステムのプログラムが LCARE
発生回数を認識したい場合は、CCTR（Care CounTer Register）のビット 0 ～ 7（LCC0 ～ 7）をリードしてください。
ユーザシステムのプログラムが LCARE 発生回数のカウントをクリアしたい場合は、CCTR（Care CounTer
Register）のビット 0 へ“1”をライトしてください。
#LCARE 端子から出力される Lo パルスは、“2096896 × TXI”時間を最小とするリトリガブルワンショット
マルチバイブレータによって生成されます。このため、時間内に新たに“リンク切れ”が発生した場合は、
Lo パルスの幅が長くなります。MKY40 の駆動クロックが 48MHz の場合、Lo パルスの最小時間は、約 43ms
であり、LED 表示の点灯を目視可能です。

4 - 50

第４章 MEM モード時におけるソフトウエア#LCARE 端子から出力される Lo パルスの幅を、“5 ～ 7 TBPS”時間の短いパルスへ変更することができます。
短いパルスへ変更する場合は、“4.1.3

コミュニケーション起動前の設定（イニシャライズ）から起動まで”に記述された操作の②－（３）時点において、BCR（Basic Control Register）のビット 14（CP：Care Pulse）
へ“1”をライトしてください（この操作により、“4.4.5.2

MCARE 信号出力”に記述された #MCARE 端子から出力される Lo パルスも短くなります。図 4.33 参照）。
この場合、LED 表示の点灯を目視することは不可能になりま
すが、LCARE が発生する度に Lo パルスを出力する仕様は、
ユーザシステムの回路によって LCARE の発生回数をカウント
するといった利用に適しています。

“4.4.2 サイクルタイムの変更
LCARE の発生および #LCARE 端子からの Lo パルス出力は、（リサイズ）”において記述されている縮小リサイズの実行により、以前にリンクが成立していた CUnet ステーションがリンク不能になった場合にも発生します。

4 - 51

MKY40 ユーザーズマニュアル
4.4.5.2

MCARE 信号出力

CUnet においては、“CUnet ステーションが離脱した時”と“極めて劣悪な環境にシステムがある時”および“ネットワークが限界性能にある場合”に、同一の CUnet ステーションに 3 回連続して“リンク切れ”が発生します。MKY40 においては、“リンク切れ”が 3 回連続した場合を“4.2.3.5
Register）”に記述された MFR が管理しており、“4.2.3.7

MFR（Member Flag

メンバの増加と減少検出”に記述された“メンバの減少”と判定されます。
“メンバの減少”は、“MCARE（Member CARE）”とも呼びます。
MKY40 は、
“4.2.3.6

MGR（Member Group Register）”に記述されている MGR に格納されているビット状態に関わらず、MCARE が発生した時に #MCARE 端子から所定の時間 Lo となるパルス信号を出力します。
この #MCARE 端子へ LED 表示部品を接続しておくことにより、MCARE の発生を目視確認することができます。LED 表示部品の接続については、“3.8LED 表示用端子の接続”を参照してください。

MCARE は、ユーザシステムが“CUnet ステーションの離脱”を意図的に実行した時に発生する以外、“極めて劣悪な環境にシステムがある時”か“ネットワークが限界性能にある場合”に特定できます。したがってユーザは、MCARE の発生を管理することにより、ネットワークのハードウエアおよび環境の品質程度を認識することが可能です。
MCARE の発生回数は、CCTR（CareCounTer Register）のビット 8 ～ 15
（MCC0 ～ 7）に最大 255 回まで示されます（図 4.34 参照）。CCTR の MCCは、256 回以上をカウントせず、“255（FFH）”のまま維持します。
ユーザシステムのプログラムが MCAREの発生回数を認識したい場合は、CCTR（Care CounTer Register）のビット 8 ～ 15
（MCC0 ～ 7）をリードしてください。
ユーザシステムのプログラムが MCARE 発生回数のカウントをクリアしたい場合は、CCTR（Care CounTer
Register）のビット 8 へ“1”をライトしてください。
#MCARE 端子から出力される Lo パルスは“2096896 × TXI”時間を最小とするリトリガブルワンショット
マルチバイブレータによって生成されます。このため、時間内に新たに MCARE が発生した場合は、Lo パ
ルスの幅が長くなります。MKY40 の駆動クロックが 48MHz の場合、Lo パルスの最小時間は、約 43ms であり、LED 表示の点灯を目視可能です。
#MCARE 端子から出力される Lo パルスの幅を、“5 ～ 7 TBPS”時間の短いパルスへ変更することができます。
短いパルスへ変更する場合は、“4.1.3

コミュニケーション起動前の設定（イニシャライズ）から起動まで”に記述された操作の②－（３）時点において、BCR（Basic Control Register）のビット 14（CP：Care Pulse）
へ“1”をライトしてください（この操作により、“4.4.5.1

LCARE 信号出力”に記述されている #LCARE

端子から出力される Lo パルスも短くなります。図 4.33 参照）。この場合、LED 表示の点灯を目視すること

4 - 52

第４章 MEM モード時におけるソフトウエア
は不能になりますが、MCARE が発生する度に Lo パルスを出力する仕様は、ユーザシステムの回路によって MCARE の発生回数をカウントするといった利用に適しています。
MCARE の発生および #MCARE 端子からの Lo パルス出力は、“4.4.2

サイクルタイムの変更（リサイズ）”において記述されている縮小リサイズの実行により、以前にリンクが成立していた CUnet ステーションがリンク不能になった場合にも発生します。

4.4.5.3

MON 信号出力

MKY40 は、リンクが 3 回以上連続して成立した場合、“他の CUnet ステーションとのリンクが安定している”と判定します。この状態は、“4.2.3.5

MFR（Member Flag Register）”に記述された MFR によって管理されています。MKY40 は、MFR の自己ステーション以外の CUnet ステーションに対応するビットのいずれかに“1”が格納されている時、#MON 端子へ Lo レベルを出力し、それ以外の状態の時 Hi レベルを出力します（図 4.35 参照）。この #MON 端子へ LED 表示部品を Lo レベル出力の時に点灯するように接続しておくことにより、“他の CUnet ステーションとのリンクが安定している”状態を目視確認することができます。LED 表示部品の接続については、“3.8LED 表示用端子の接続”を参照してください。

4 - 53

MKY40 ユーザーズマニュアル
4.4.6

PING 命令

ランフェーズ中の MKY40 から、ネットワークへ接続された別の CUnet ステーションの PING 端子出力を操作する PING 命令を、ネットワークへ発行することができます。
MKY40 の PING 端子は、ハードウエアリセット後 Lo レベル出力を維持しています。ネットワークから PING
命令を受信した MKY40 は、PING 端子のレベルを“Hi”にして出力します。
PING 命令を受信し、PING 端子が“Hi レベル出力”を維持していた MKY40 は、後に他の CUnet ステーショ
ンからのパケットを受信した時、PING 端子のレベルを Lo にした信号を出力し、以後次の PING 命令を受信するまで Lo レベルを維持します。
PING 命令の受信による割込みトリガをイネーブルにしておくことにより、PING 命令を受信した場合に、
MKY40 からユーザ CPU へ割込みトリガを出力させることもできます。詳細については、
“4.5

割込みトリ

ガ発生機能”を参照してください。
PING 端子出力の利用目的は、CUnet プロトコルに特定されておりません。利用目的は、ユーザシステムにおいて自由に定められます。例えば、ユーザ CPU が暴走してしまった場合などに、PING 端子の出力によってユーザ CPU をリセットさせるなどの利用に便利です。
MKY40 において、ネットワークへ接続された別の CUnet ステーションの PING 端子出力を操作する PING 命
令をネットワークへ発行する時は、以下を操作してください（図 4.36 参照）。
① QCR（Query Control Register）のビット 0 ～ 5（Target Station：TS0 ～ 5）へ、PING 信号の発生先ス
テーションアドレス（SA）を、ビット 7（PING）へ“1”をライトしてください。
② ネットワークに命令が発行されると、QCR ビット 7（PING）は“0”へ戻ります。

PING 命令は、ネットワークに存在しない CUnet ステーションのステーションアドレスに向けても発行できます。しかし、相手先の PING 端子の出力が Hi レベルへ遷移したかは保証されません。

4 - 54

第４章 MEM モード時におけるソフトウエア
4.4.7

各ステーションのモードを検出する機能

ユーザシステムは、MKY40 の QCR（Query Control Register）を操作することにより、ステーションアド
レスに対応する各 CUnet ステーションのモードを、表 4-2 に示すタイプコードによって認識することができます。ネットワークへ接続された別の CUnet ステーションのモードを調査する操作は、以下の手順です（図 4.37 参照）。
① QCR のビット 0 ～ 5（Target Station：TS0 ～ 5）へ、調査する対象のステーションアドレス（SA）を、
ビット 6（Try Query：TQ）へ“1”をライトしてください。
② 調査が完了すると、QCR のビット 6（Try Query：TQ）が“0”へ戻り、ビット 8 ～ 12（Station Type：ST0 ～ 4）へ表 4-2 に示されるタイプコードが格納されます。
③ ユーザシステムのプログラムによって、QCR をリードし、かつビット 6（TQ）が“0”であることを確認し、QCR のビット 8 ～ 12（ST0 ～ 4）のタイプコードを取得してください。

調査対象として指定した CUnet ステーションがネットワークに参加していない場合、QCR のビット 6（TryQuery：TQ）は“0”へ戻らず、“1”から遷移しません。数サイクル時間が経過しても TQ ビットが“0”へ戻らない場合、調査対象として指定した CUnet ステーションは、ネットワークへ接続されていないか、あるいは稼動していません。この場合、TQ ビットへ“0”をライトし、モードの調査を終了させてください。操作を誤って TQ ビットが“1”のままの状態が継続しても、PING 命令を発行できないのみであり、MKY40の他機能に全く支障を与えません。
表 4-2

タイプコードQCR ビット 8 ～ 12 へセットされるタイプコード

CUnet 専用 IC のモード

フレームオプションの状態

00H

MEM モード

001H

MEM モード

1

02H

IO モード

0

03H

IO モード1

04H

占有拡張により実態の無い MEM モード---

05H ～ 1FH

メーカリザーブ

表 4-2 中の“フレームオプション”については、“4.4.10

フレームオプション〔HUB 対応〕”を参照してください。
“占有拡張”については、“3.7 占有エリアの拡張設定”および“4.2.1 占有エリアについての詳細”を参照してください。

4 - 55

MKY40 ユーザーズマニュアル
4.4.8

汎用出力ポートの操作

MKY40 に装備された 4 本の汎用出力ポート端子 Po0 ～ Po3 端子（端子 3 ～ 6）の出力レベルを操作するた
めには、SSR（System Status Register）のビット 0 ～ 3 へデータをライトしてください。SSR のビット 0 が
Po0 端子へ、ビット 3 が Po3 端子へ対応しています。SSR のビット 0 ～ 3 へは、Hi レベルを出力したいビットを対象として“1”をライトしてください（図 4.38 参照）。
ユーザ CPU と MKY40 の接続バス幅が 16 ビット幅あるいは 32 ビット幅の時、かつ 16 ビットライトアクセ
スおよび 32 ビットライトアクセスにおいて、SSR（System Status Register）へのライトデータのビット 8、9、
10 のいずれかが“1”の場合、（誤操作防止機能として）SSR へライトするデータの下位 4 ビット（Po0 ～ 3）はライトされません。
ハードウエアリセットがアクティブの時、SSR（System Status Register）のビット 0 ～ 3 は全て“0”に設定され、Po0 ～ Po3 端子は全て Lo レベル出力です。

4 - 56

第４章 MEM モード時におけるソフトウエア
4.4.9

GMM（Global Memory Monitor）機能

MKY40 は、他の CUnet ステーションと一切リンクせずに、継続的タイムシェアリングに基づいて他の CUnet
ステーションが送信するパケットを受信するだけの、グローバルメモリデータモニタ（覗き見）機能を装備しています。これを“GMM（Global Memory Monitor）”と呼び、この機能によって稼動している CUnet ス
テーションを“GMM ステーション”と呼びます。
MKY40 を GMM ステーションとして利用する場合は、ユーザシステムのプログラムによって以下を操作してください。
① SCR（System Control Register）の START ビットが“0”であることを確認してください。
② SCR の GMM ビットへ“1”をライトしてください。
GMM ステーションとしての利用を解除する場合は、ユーザシステムのプログラムによって、SCR の GMM
ビットへ“0”をライトしてください。
GMM ステーションになっている MKY40 は、“4.4.1

ネットワーク起動前のモニタリング”に記述されたモニタリングに加え、他 CUnet ステーション同士において“メモリデータの共有”を実行しているグローバ
ルメモリのデータをモニタリングすることが可能です。
なお、GMM ステーションになっている MKY40 には、占有エリアの概念が適用されません。よってステー
ションアドレス（SA）と占有幅（OWN width）の設定状態は全て無視されます。
GMM ステーションになっている MKY40 の RFR（Receive Flag Register）は、SCR のビット 0 ～ 6 に示されるステーションタイム（ST）が“0”の時に、その直前のサイクル状態が一括して更新されます。このため、RFR（Receive Flag Register）をリードすることにより以下を認識することができます。
① “1”のビットが存在すれば、そのビットに対応するステーションアドレスを持つ CUnet ステーション
がネットワーク上に稼動している。
② “1”のビットに対応したグローバルメモリのメモリブロックのデータは、対象の CUnet ステーション
からパケットを受信した際に更新される。
さらに、FSR のビット 0 ～ 5（FS0 ～ 5）に格納されている値が、初期値の 63（3FH）以外の場合は、リサイズされたサイクルが稼動していることを認識できます。

GMM ステーションは、CUnet プロトコルに定める“最大 CUnet 専用 IC 接続可能数”である“64”に含まれません。したがって、ネットワークの電気的実力が許容する限り、GMM ステーション
をいくつでもネットワークへ接続することができます。

4 - 57

MKY40 ユーザーズマニュアル
4.4.10 フレームオプション［HUB 対応］
MKY40 は、CUnet プロトコルに定められるフレームオプションに対応しています。フレームオプションは、
フレーム長定数（LOF）が“256”となるオプション機能です。フレームオプションによって、CUnet のネットワークへ HUB（通信ケーブル分岐ユニット）を挿入可能となります。
ネットワークに HUB（通信ケーブル分岐ユニット）を挿入した CUnet は、以下のように通信ケーブルの敷設の自由度が高まり、適用可能なユーザシステムを拡張することができます（詳細については、HUB-IC の“ユーザーズマニュアル”を参照してください）。
① ネットワークの通信ケーブルの総延長を伸ばすことが可能。
② ネットワークの通信ケーブルを分岐することが可能。
③ 各 CUnet ステーション装置の終端抵抗への配慮を削減できる。
④ スター接続が可能となる。
⑤ 光ファイバへの対応が容易となる。

4 - 58

第４章 MEM モード時におけるソフトウエア
4.4.10.1

HUB の挿入可能段数

フレームオプションが設定された CUnet のネットワークにおいて、HUB（通信ケーブル分岐ユニット）の挿
入可能段数は、最大 2 段です（図 4.39 参照）。

4 - 59

MKY40 ユーザーズマニュアル
4.4.10.2

フレームオプションの設定

フレームオプションの設定は、“4.1.3

コミュニケーション起動前の設定（イニシャライズ）から起動まで”に記述された操作の②－（3）の時点において、BCR（Basic Control Register）のビット 15（LFS：Long Frame
Select）へ“1”をライトしてください（図 4.40 参照）。
フレームオプションは、ネットワーク起動後に他の CUnet ステーションとの相互リンクの過程によって、全ての CUnet ステーションへ設定されます。またフレームオプションがセットされ稼動しているネットワーク
に対して後から接続（あるいは電源投入）された CUnet ステーションへもフレームオプションが自動的に設定されます。このためネットワークへ接続されたいずれか 1 つ（あるいは複数）の CUnet ステーションがBCR の LFS ビットへ“1”をライトすることによって、フレーム長定数（LOF）が“256”のサイクルによって稼動する CUnet へ変わります。
フレームオプションの設定が完了した MKY40 は、SCR（System Control Register）のビット 14（LF：Long
Frame）が“1”に設定されます。ユーザシステムのプログラムが、フレームオプションのセット状態を確認
したい時は、SCR をリードし、ビット 14（LF）が“1”であることを確認してください。

SCR の LF（Long Frame）が“1”の状態によって稼動する CUnet は、フレーム長定数（LOF：Length Of
Frame）が“256”であるため、フレームオプションを利用しない場合に比較して、サイクルタイムが長い時間となります（“4.1.6

CUnet のサイクルタイム”参照）。

SCR の LF（Long Frame）を、MKY40 のハードウエアリセット以外の方法によってクリアすることはできません。また SCR の LF が“1”である MEM ステーションとリンクする全ての CUnet
ステーションは、SCR の LF へ“1”が設定されます。したがって、一旦フレームオプションを設定したシステムがフレームオプションを解除したい場合は、システム内の全ての CUnet 専用
IC に対してハードウエアリセットがアクティブとなる操作を必要とします。
ネットワーク上において、フレームオプションの設定とリサイズは同時に行わないでください。

4 - 60

第４章 MEM モード時におけるソフトウエア

4.5

割込みトリガ発生機能

MKY40 は、ユーザ CPU の割込みトリガ端子へ信号を供給できる 3 本の出力端子（#INT0 ～ #INT2 端子）を装備しています。例えば、以下のように 3 本の割込みトリガ出力端子を使い分ける設定が可能です。
① 頻繁に利用する割込みトリガ信号を #INT0 端子から出力② まれに発生するエラーやフェール処理目的の割込みトリガ信号を #INT1 端子から出力
本節は、割込みトリガ発生機能の操作と、割込みトリガ出力に付帯する MKY40 の動作について記述します。

4 - 61

MKY40 ユーザーズマニュアル
4.5.1#INT0 端子の操作#INT0 端子の割込みトリガ発生機能は、ユーザシステムのプログラムによる以下の操作によって、利用できます（図 4.41 参照）。
① INT0CR（INTerrupt 0 Control Register）は、#INT0 端子の機能を“イネーブル”に設定するためのレジスタです。INT0CR に備えられた割込み発生要因のうち、ユーザシステムが必要とする割込み発生要因のビットに“1”をライトし、#INT0 端子の機能を“イネーブル”にしてください。
② INT0CR によってイネーブルが設定された割込み発生要因が生じると、INT0CR と同一ビット配列を持つ INT0SR（INTerrupt 0 Status Register）に発生したステータス“1”が維持され、#INT0 端子から
Lo レベルが出力されます。
③ ユーザシステムのプログラムは、INT0SR をリードすることにより、どの割込み発生要因によって割込みがトリガされたのかを認識することができます。
④ ユーザシステムのプログラムが割込み処理の対応を終えた後に、該当する要因の INT0SR のビットへ“1”をライトしてください。これにより INT0SR のステータス“1”の維持がクリアされ該当ビットが“0”へ戻ります。
⑤ #INT0 端子は、INT0SR のビットが全て“0”になると、Hi レベル出力を維持する状態に戻ります。

割込み発生要因の ALM（ALarM）と DR（Data Renewal）は、割込み発生時期をユーザシステムのプログラムによって予め指定しておく必要があります。#INT0 端子に対するタイミングを指定するレジスタは、IT0CR（Interrupt Timing 0 Control Register）です（図 4.42 参照）。
IT0CR ビット 0 ～ 6（ALM0 ～ 6）へ、割込み発生要因の ALM（ALarM）を発生させる場合のステーション
タイムをライトしてください。
IT0CR ビット 8 ～ 14（DR0 ～ 6）へ、割込み発生要因の DR（Data Renewal）を発生させる場合のステーショ
ンタイムをライトしてください。

4 - 62

第４章 MEM モード時におけるソフトウエア

INT0SR にステータスが保持されている時に、INT0CR の該当するイネーブルを解除してもINT0SR のステータスはクリアされません。
ハードウエアリセットアクティブ後は、割込み発生要因のイネーブルビットは全て“0”（ディセーブル状態）に初期化されています。

4 - 63

MKY40 ユーザーズマニュアル
4.5.2

リトリガ機能割込みトリガ信号を出力する #INT0 端子へ、複数の割込み発生要因を設定することができます。ユーザシス
テムのプログラムが 1 つの端子に 2 つ以上の割込み発生要因を設定して利用する場合は、端子の出力レベルが Hi レベル出力へ戻った直後“5 クロック”を経過すると、再び Lo レベル出力へ遷移する場合があります。
これを“リトリガ機能”と呼びます（図 4.43 参照）。以下の場合にリトリガ機能が動作します。
① INT0SR に複数のステータスが保持されている時に、その一部をクリアした場合。例えば、INT0SR のデータが“1004H”の時に“1000H”をライトした場合。
② INT0SR に保持されているステータスをクリアするためのライトと同時期に、イネーブルが設定された新たな割込み発生要因が生じた場合。例えば、INT0SR のデータが“1000H”の時に“1000H”をライトした同時期に、イネーブルが設定された新たな割込み発生要因“0004H”が生じた場合。

MKY40 が装備しているリトリガ機能により、ユーザ CPU に備えられている割込みコントローラがレベルの変化（エッジ）を検出するタイプであっても、割込みを取りこぼしません。
ユーザ CPU が備えている割込みコントローラが、CPU からの EOI（End Of Interrupt）コードの発行を受けて次回の割込み発生を有効とするタイプである場合、エッジ検出型かレベル検出型かの違いよって、EOI の発#INT0 端子の操作”の④に記述された INT0SR のステータスをクリアする操作の順番を、行操作と“4.5.1

以下のように考慮しなければならない場合があります。
エッジ検出型：EOI を発行した後に、INT0SR のステータスをクリアする。・・・逆に、EOI の発行前に
INT0SR のステータスをクリアした場合、次回の割込み受付が有効になっていない状態のままリトリガ機能
によって Hi レベルから Lo レベルへ変化してしまいます。この結果、割込みトリガを取りこぼす可能性があります。
レベル検出型：INT0SR ステータスをクリアした後に、EOI を発行する。・・・逆に、EOI の発行後に INT0SR
ステータスをクリアした場合、Lo レベルの状態を再び検出して二重に割込みトリガを受け付けてしまう可能性があります。
割込み処理のアルゴリズムや解除の手順は、ユーザ CPU の種類や周辺ハードウエアを含むユー
ザシステムに依存します。MKY40 の操作はユーザシステムに適合させてご利用ください。

4 - 64

第４章 MEM モード時におけるソフトウエア
4.5.3

割込み発生要因

INT0CR（INTerrupt 0 Control Register）が備えているイネーブル操作可能な割込み発生要因は、以下の 16 種
類です（表 4-3 参照）。
表 4-3
発生要因

割込み発生要因ビット

トリガ出力を発生する時（要件）0

サイクル中のステーションタイムが、予め IT0CRへ指定した時刻になった時。
この割込みトリガはサイクル毎に毎回発生します。

DR：Data Renewal

1

予め DRCR へ設定した検出ビットに対応するグ
ローバルメモリのデータ遷移を検出した場合に限り、かつサイクル中のステーションタイムが予め
IT0CR へ指定した時刻になった時。

4.2.4

グローバルメモリのデータ遷移検出機能

MR：Mail Receive2

他の CUnet ステーションからメールを受信した時。 4.3.2

メール受信時の操作

MSF：Mail Send Finish

3

他の CUnet ステーションへのメール送信が（正常あるいはエラーに関わらず）終了した時。

4.3.3

メール送信の操作、送信終了後の操作

MGNE：
Member Group Not Equal

4

SSR のビット 4（MGNE）が、“0”から“1”へ遷移した時。

4.2.3.6
MGR（Member Group Register）

MGNC：
Member Group Not Collect5

SSR のビット 5（MGNC）が、“0”から“1”へ遷移した時。

4.2.3.6
MGR（Member Group Register）

RC：Resize Complete

6

他の CUnet ステーションからのリサイズを受けて自己ステーションのリサイズが完了した時。

4.4.2.1

リサイズの操作

RSTP：Run SToP

7

ネットワーク停止した時。

4.1.8

ネットワークの停止

4.1.3
RSTR：Run STaRt

8

ランフェーズに入った時。

コミュニケーション起動前の設定（イニシャライズ）から起動まで

MC：Member Change

9

メンバフラグビットの“1”の数が増減した時。

4.2.3.7

メンバの増加と減少検出

LOK：Link group OK

10

ビットが“1”の LGR に対応する LFR ビットの検査によって、“リンク OK”と判定された時。

4.2.3.3
LGR（Link Group Register）

LNG：
Link group No Good

11

ビットが“1”の LGR に対応する LFR ビットの検査によって、“リンク NG（No Good）”と判定された時。

4.2.3.3
LGR（Link Group Register）

BD：Break Detect

12

ブレークフェーズのステーションを検出した時。

RO：Resize Overlap

13

リサイズオーバラップが発生した時。

PR：Ping Receive

14

JD：Jammer Detect

15

ALM：ALarM

参照
4.1.7
サイクル中の詳細タイミング

4.4.3

ブレークフェーズステー
ションの検出と対処

4.4.2.3

リサイズオーバラップ（RO）

PING 命令を他の CUnet ステーションから受信した
時。

4.4.6

PING 命令

ジャマーを検出した時。

4.4.4

ジャマー検出と対処

4 - 65

MKY40 ユーザーズマニュアル
4.5.4#INT1 端子の操作#INT1 端子の操作は、“4.5.1#INT0 端子の操作”～“4.5.3

割込み発生要因”に記述された #INT0 端子の操作と同一の概念です。
#INT1 端子の機能を“イネーブル”に設定するためのレジスタは、INT1CR（INTerrupt 1 Control Register）です。
#INT1 端子のステータスを保持するレジスタは、INT1SR（INTerrupt 1 Status Register）です。
#INT1 端子もリトリガ機能を装備しています。
#INT1 端子の割込み発生要因の内の“ALM（ALarM）”と“DR（Data Renewal）”のタイミングを指定するレジスタは、IT1CR（Interrupt Timing 1 Control Register）です。

4.5.5#INT2 端子の操作#INT2 端子の操作は、“4.5.1#INT0 端子の操作”～“4.5.3

割込み発生要因”に記述された #INT0 端子の操作と同一の概念です。但し、割込み発生要因である“ALM（ALarM）”と“DR（Data Renewal）”を利用することはできません。
#INT2 端子の機能を“イネーブル”に設定するためのレジスタは、INT2CR（INTerrupt 2 Control Register）です。
#INT2 端子のステータスを保持するレジスタは、INT2SR（INTerrupt 2 Status Register）です。
#INT2 端子もリトリガ機能を装備しています。
#INT2 端子には、割込み発生要因の“ALM（ALarM）”と“DR（Data Renewal）”がありません。したがってタイミングを指定するレジスタもありません。

4.5.6

割込みトリガ発生時期指定の注意

IT0CR および IT1CR へタイミングを設定する値は、“0 ～ 127（00H ～ 7FH）”ですが、CUnet のサイクルが採用する値は、FSR（Final Station Register）に格納されている値に“2”を加算した値までです。したがって、この値を超える数値を IT0CR または IT1CR へライトすると、対応する割込みトリガが発生しないため、
不適切な値はライトしないでください。
特に、DR（Data Renewal）発生タイミングは、“4.2.4.3

DR フラグビットおよび DRFR ビットが“1”から“0”へ遷移するタイミング”に記述された DRFR の更新タイミングです。このため FSR（Final Station Register）に格納されている値に“2”を加算した値を超える数値をライトした場合、DRFR も更新されなくなります。

4 - 66

第４章 MEM モード時におけるソフトウエア
4.5.7

DR（Data Renewal）割込みトリガ利用上の注意

割込み発生要因の DR（Data Renewal）は、#INT0 端子と #INT1 端子の両方を利用することはできません。どちらか一方の利用に限定されています。
INT0CR が先に“イネーブル”に設定された場合、INT1CR のイネーブルビットへの“1”のライトはプロテ
クトされます。
逆に、INT1CR が先に“イネーブル”に設定された場合、INT0CR のイネーブルビットへの“1”のライトはプロテクトされます。
DR（Data Renewal）割込みトリガが発生するタイミングは、INT0CR がイネーブルである時は IT0CR ビット
8 ～ 14 へ設定された時刻であり、かつ INT1CR がイネーブルである時は IT1CR ビット 8 ～ 14 へ設定された時刻です。
“4.2.4.3

DR フラグビットおよび DRFR ビットが“1”から“0”へ遷移するタイミング”に記述された、SSR（System Status Register）のビット 11（DR：Data Renewal）および DRFR（Data Renewal Flag Register）
ビットが“1”から“0”へ遷移するタイミングも、同様（INT0CR がイネーブルである時は IT0CR ビット 8～ 14 へ設定された時刻であり、かつ INT1CR がイネーブルである時は IT1CR ビット 8 ～ 14 へ設定された時刻）です。ただし、INT0CR および INT1CR の両方とも DR（Data Renewal）がディセーブルである時は、SSR（System Status Register) のビット 11（DR：Data Renewal）および DRFR（Data Renewal Flag Register）ビッ
トが“1”から“0”へ遷移するタイミングは、IT0CR ビット 8 ～ 14 へ設定された時刻です。

4.5.8

割込みトリガ発生に連動するレジスタのフリーズ

MKY40 は、特定の割込みトリガを出力している最中に、特定のレジスタをフリーズ（凍結）します。
割込みトリガが MKY40 から出力された後（かつ、ユーザシステムの割込み対応プログラムが処理を参照する前）に、割込み発生要因に関連する特定のレジスタが更新されてしまうことを、レジスタがフリーズすることによって防ぎます。フリーズ（凍結）するレジスタは MKY40 内部において二重化されており、ユーザ
システムからリード可能な部分のみがフリーズします。よってユーザシステムの割込み対応プログラムが処理終了に伴って特定の割込みトリガのステータスをクリアした時点に、即座にフリーズが解けると同時に現状へ復帰します。
フリーズするレジスタと割込み発生要因の対応を、表 4-4 に示します。

表 4-4 フリーズするレジスタ
割込み発生要因

フリーズするレジスタおよびフラグビット

ALM（ALarM）
MC（Member Change）
LOK（Link group OK）
LNG（Link group No Good）

RFR の全ビット
LFR の全ビット
SSR のビット 12（LOK）

DR（Data Renewal）

DRFR の全ビット
SSR のビット 11（DR）

MC（Member Change）割込みが発生しても、MFR（Member Flag Register）はフリーズしません。
MFR は、“ステータス管理の起点時期”において更新されますので、MC 割込みによって起動される処理が次の“ステータス管理の起点時期”を超えて MFR を参照しない様、注意してください。

4 - 67

MKY40 ユーザーズマニュアル

4 - 68

第５章

MEM モード時におけるレジスタリファレンス

本章は、MEM モードの MKY40 に搭載されたレジスタのリファレンスを、機能別に掲載します。

第５章 MEM モード時におけるレジスタリファレンス

第５章

MEM モード時におけるレジスタリファレンス

本章は、MEM モードの MKY40 に搭載されたレジスタのリファレンスを、機能別に掲載します（表 5-1 参照）。
本章は、以下の形式によって記述します。
① レジスタのアドレスを、32 ビットアクセスの先頭アドレス（ビッグエンディアンとリトルエンディア
ン共通）、および 16 ビットアクセスの先頭アドレス（ビックエンディアンとリトルエンディアンを個別に表示）によって示します。
② データビット表現を、16 ビットアクセス表現によって示します。

本章の参照にあたっては、以下の点に注意してください。
① MEM モードの MKY40 のレジスタは、16 ビット幅レジスタと、64 ビット幅レジスタがあります。
② 16 ビット幅レジスタを 32 ビットリードアクセスした場合は、上位 16 ビットからは全て“0”をリードできます。
③ 16 ビット幅レジスタへ 32 ビットライトアクセスした場合は、上位 16 ビットへのライトは無視されます。
④ レジスタのアドレスは、MEM モードの MKY40 へ接続するユーザ CPU のデータバス幅およびアクセス幅（16 ビット幅データバスにおける 8 ビットアクセスなど）、エンディアンの種類によって異なります。本章に記載されていないアクセス（8 ビットアクセスなど）については、お客様ご自身がアドレスを換算し、ご利用ください。
16 ビット幅レジスタへ 8 ビットアクセスする場合のアドレスを図 5.1（例として BCR：BasicControl Register の場合）に、64 ビット幅レジスタへアクセスする場合のアドレスを図 5.2（例として DRCR：Data Renewal Check Register の場合）に示します。

5-3

MKY40 ユーザーズマニュアル

表 5-1
項目

略

5.1

称

レジスタ一覧

レジスタ名

先頭アドレス

幅

対象機能

CCR

Chip Code Register

4A0H

64

5-5

5.2

BCR

Basic Control Register

498H

16

5-6

5.3

SCR

System Control Register

44CH

16

5.4

SSR

System Status Register

448H

16

5.5

FSR

Final Station Register

494H

16

5-12

5.6

NFSR

New Final Station Register

470H

16

5-12

5.7

RFR

Receive Flag Register

410H

64

5-13

5.8

LFR

Link Flag Register

418H

64

5.9

LGR

Link Group Register

438H

64

5.10

MFR

Member Flag Register

428H

64

5.11

MGR

Member Group Register

440H

64

5.12

DRCR

Data Renewal Check Register

430H

64

5.13

DRFR

Data Renewal Flag Register

420H

64

5.14

PWRCR

Primary Window Read Control
Register

400H

16

5-20

5.15

PWWCR

Primary Window Write Control
Register

404H

16

5-20

5.16

SWRCR

Secondary Window Read Control
Register

408H

16

5-21

5.17

SWWCR

Secondary Window Write Control
Register

40CH

16

5-21

5.18

MR0CR

Mail Receive 0 Control Register

48CH

16

5-22

5.19

MR1CR

Mail Receive 1 Control Register

490H

16

5-23

5.20

MSCR

Mail Send Control Register

47CH

16

5.21

MSLR

Mail Send Limit time Register

480H

16

5.22

MESR

Mail Error Status Register

484H

16

5-26

5.23

MSRR

Mail Send Result Register

488H

16

5-27

5.24

INT0CR

INT0 Control Register

450H

16

5-28

5.25

INT1CR

INT1 Control Register

454H

16

5-30

5.26

INT2CR

INT2 Control Register

458H

16

5-31

5.27

INT0SR

INT0 Status Register

45CH

16

5.28

INT1SR

INT1 Status Register

460H

16

5.29

INT2SR

INT2 Status Register

464H

16

5-34

5.30

IT0CR

Interrupt Timing 0 Control Register

468H

16

5-35

5.31

IT1CR

Interrupt Timing 1 Control Register

46CH

16

5-35

5.32

CCTR

Care CounTer Register

478H

16

5.33

QCR

Query Control Register

474H

16

システム

リンク検出

ページ

5-8
5-10

5-14
5-15

メンバ検出

データ遷移検出

5-16
5-17
5-18
5-19

アクセス制御メール送受信

割込み制御

システム補助

5-24
5-25

5-32
5-34

5-36
5-37

アドレス順のレジスタ一覧は、付録３をご覧ください。

5-4

第５章 MEM モード時におけるレジスタリファレンス

5.1 CCR（Chip Code Register）
アドレス

32 ビットアドレス：4A0H（ビッグ & リトル）
16 ビットアドレス：4A2H（ビッグ）
ビット :

15-8
4BH

R/W:

アドレス

“K”

4DH

“M”

R

32 ビットアドレス：4A0H（ビッグ & リトル）
ビット :

R/W:

4A2H（リトル）

15-8
34H

7-0

“4”

59H

R

“Y”

R

32 ビットアドレス：4A4H（ビッグ & リトル）
16 ビットアドレス：4A6H（ビッグ）ビット :4A4H（リトル）

15-8
5FH

R/W:

アドレス

7-0

R

16 ビットアドレス：4A0H（ビッグ）アドレス

4A0H（リトル）

7-0

“_”

30H

R

“0”

R

32 ビットアドレス：4A4H（ビッグ & リトル）
16 ビットアドレス：4A4H（ビッグ）
ビット :

15-8
31H

R/W:

4A6H（リトル）
7-0

“1”

76H

R

“v”

R

［機能説明］ 本レジスタは、リトルエンディアンの CPU から“MKY40_v1”のバイト型 ASCII コードの文
字列をリード可能なレジスタです。MKY40 の組込み状態を確認するために、本レジスタはリードのみが可能です。ビッグエンディアンの CPU からリードすると、“4YKM1v_0”になります。

5-5

MKY40 ユーザーズマニュアル

5.2 BCR（Basic Control Register）
32 ビットアドレス：498H（ビッグ & リトル）

アドレス

498H（リトル）

16 ビットアドレス：49AH（ビッグ）
15

14

LFS

CP

初期値 :

“0”

“0”

R/W:

R/W

R/W

ビット :

13

12

11

10

9

8

OWN5 OWN4 OWN3 OWN2 OWN1 OWN0

*

*

*

*

*

*

7

6

5

4

3

2

1

0

BPS1

BPS0

SA5

SA4

SA3

SA2

SA1

SA0

*

*

*

*

*

*

*

*

R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W* R/W*

［機能説明］ CUnet を構築する MKY40 の基本設定が格納されるレジスタです。
本レジスタの一部（R/W*）の初期値としては、ハードウエアリセットがアクティブの時に各入力端子の設定状態が設定されます。また、本レジスタは、SCR（System Control Register）の
GMM ビット（ビット 15）が“1”の時のみライトが可能です。
●ビット説明SA0 ～ 5（Station Address）ビット（ビット 0 ～ 5）［機能］ 本ビットへは、ステーションアドレス（SA）が設定されます。
本ビットは、ハードウエアリセットがアクティブの時に、SA0 ～ SA5 端子（端子 80 ～ 85）の入力値が設定されます。本ビットは、ライトによって値を変更することができます。
BPS0, 1（BPS）ビット（ビット 6, 7）［機能］ 本ビットへは、転送レートが設定されます。
本ビットへは、ハードウエアリセットがアクティブの時に、BPS0 端子および BPS1 端子（端子 96 および 97）の入力値が設定されます。本ビットは、ライトによって値を変更することができます。
各ビット値と転送レートの関係を、表 5-2 に示します。

表 5-2 各ビット値と転送レート（48MHz 駆動クロック時）
ビット 7：BPS1

ビット 6：BPS0

転送レート

1

1

12Mbps

1

0

6Mbps

0

1

3Mbps

0

0

EXC 入力クロック× 1/4

OWN0 ～ 5（OWN width）ビット（ビット 8 ～ 13）［機能］ 本ビットへは、占有幅（OWN width）のブロック数が設定されます。
本ビットへは、ハードウエアリセットがアクティブの時に、OWN0 ～ OWN5 端子（端子 86 ～ 91）の入力値が設定されます。本ビットは、ライトによって値を変更することができます。
CP（Care Pulse）ビット（ビット 14）［機能］ 本ビットへは、#LCARE 端子および #MCARE 端子（端子 93 および 94）へ出力するパルス幅を設定します。
本ビットへ“0”をライトすることにより、パルス幅は“2096896 × TXI”時間を最小とする“リトリガ
ブルワンショットマルチバイブレータによって生成される時間”となります。このパルス信号は、LEDをドライブして目視可能です。
本ビットへ“1”をライトすることにより、パルス幅は“5 ～ 7 TBPS”時間になります。

5-6

第５章 MEM モード時におけるレジスタリファレンス
LFS（Long Frame Select）ビット（ビット 15）［機能］ 本ビットへは、MKY40 のフレームオプションを設定します。
本ビットへ“1”をライトすることにより、フレームオプションが設定されます。
本ビットへは、“1”のみがライト可能です。
本ビット値を“0”にするためには、ハードウエアリセットをアクティブにしてください。
フレームオプションに関する詳細については、“4.4.10

フレームオプション［HUB 対応］”を参照してください。

ハードウエアリセットがアクティブ時の OWN0 ～ OWN5 端子がすべて Lo であった場合、自動的に OWN0 ビットが ”1” になります。また、OWN0 ～ OWN5 ビットにすべて ”0” を書き込んだ場
合、OWN0 ビットが ”1” になります。

5-7

MKY40 ユーザーズマニュアル

5.3 SCR（System Control Register）
32 ビットアドレス：44CH（ビッグ & リトル）アドレス

16 ビットアドレス：44EH（ビッグ）
15

14

13

12

11

10

GMM

LF

SNF

OC

BRK

CALL RUN START

初期値 :

0

0

0

0

0

0

0

R/W:

R/W

R

R

R

R

R

R

ビット :

9

44CH（リトル）
8

7

6

5

4

3

2

1

0

---

ST6

ST5

ST4

ST3

ST2

ST1

ST0

0

0

0

0

0

0

0

0

0

R/W

R

R

R

R

R

R

R

R

［機能説明］ CUnet のネットワークをコントロールするレジスタです。
●ビット説明ST0 ～ 6（Station Time）ビット（ビット 0 ～ 6）［機能］ 本ビットへは、ステーションタイムが設定されます。
現在のステーションタイム（16 進数）が設定されます。本ビットの値は、サイクルの進行に伴いダイナミックに遷移します。ステーションタイムの詳細については、“4.1.7 サイクル中の詳細タイミング”や“CUnet 導入ガイド”を参照してください。
START（START）ビット（ビット 8）［機能］ 本ビットは、ネットワークの起動と停止を制御します。
本ビットへ“1”をライトすると、ネットワークが起動します。
本ビットは、ネットワークの稼動中“1”を維持します。
本ビットが“1”である時に“0”をライトすることにより、意図的にネットワークを停止させることができます。
RUN（RUN phase）ビット（ビット 9）［機能］ 本ビットは、本デバイス（MKY40）のフェーズを示します。
本ビットは、ランフェーズである時“1”を維持します。
CALL（CALL phase）ビット（ビット 10）［機能］ 本ビットは、本デバイス（MKY40）のフェーズを示します。
本ビットは、コールフェーズである時“1”を維持します。
BRK（BReaK phase）ビット（ビット 11）［機能］ 本ビットは、本デバイス（MKY40）のフェーズを示します。
本ビットは、ブレークフェーズである時“1”を維持します。
OC（Out of Cycle）ビット（ビット 12）［機能］ 本ビットは、OC（Out of Cycle）によるネットワーク停止を示します。
本ビットへは、OC によってネットワークが停止した場合に“1”が設定されます。
本ビットは、ビット 8（START）へ“1”をライトした時、あるいはハードウエアリセットがアクティブになった時に、“0”へクリアされます。OC に関する詳細については、“4.1.8 ネットワークの停止”を参照してください。

5-8

第５章 MEM モード時におけるレジスタリファレンス
SNF（Station Not Found）ビット（ビット 13）［機能］ 本ビットは、SNF（Station Not Found）によるネットワーク停止を示します。
本ビットへは、SNF によってネットワークが停止した場合に“1”が設定されます。
本ビットは、ビット 8（START）へ“1”をライトした時、あるいはハードウエアリセットがアクティブになった時に、“0”へクリアされます。SNF に関する詳細については、“4.1.8 ネットワークの停止”を参照してください。
LF（Long Frame）ビット（ビット 14）［機能］ 本ビットは、フレームオプションの状態を示します。
本ビットは、フレームオプションがセットされた状態の時に“1”を維持します。
フレームオプションに関する詳細については、“4.4.10

フレームオプション［HUB 対応］”を参照してください。
GMM（Global Memory Monitor）ビット（ビット 15）［機能］ 本ビットは、GMM 機能を操作します。
本ビットへは、ビット 8（START）が“0”の時のみ、“1”をライト可能です。
本ビットへ“1”をライトすると、本デバイス（MKY40）が GMM（Global Memory Monitor）ステーショ
ンとして動作します。
BCR（Basic Control Register）へデータをライトする時は、本ビットが“1”である必要があります。
GMM に関する詳細については、“4.4.9 GMM（Global Memory Monitor）機能”を参照してください。

5-9

MKY40 ユーザーズマニュアル

5.4 SSR（System Status Register）
32 ビットアドレス：448H（ビッグ & リトル）アドレス

16 ビットアドレス：44AH（ビッグ）448H（リトル）

15

14

13

12

11

10

9

8

7

6

MC

NM

LNG

LOK

DR

BD

JD

RO

MSE

MR

初期値 :

0

0

0

0

0

0

0

0

0

0

1

R/W:

R

R

R

R

R

R/W

R/W

R/W

R

R

R

ビット :

5

4

3

2

1

0

Po3

Po2

Po1

Po0

1

0

0

0

0

R

R/W

R/W

R/W

R/W

MGNC MGNE［機能説明］ ネットワークの稼動における各種ステータスが格納されるレジスタです（本レジスタの一部
ビットの更新時期となる、“ステータス管理の起点時期”については、“4.2.3.2

ステータス管理の起点時期および特例”を参照してください）。
●ビット説明Po0 ～ Po3（port Out）ビット（ビット 0 ～ 3）［機能］ 本ビットへは、汎用出力ポート端子 Po0 ～ Po3 端子（端子 3 ～ 6）の出力レベルを設定します。
ビット 0 が Po0 端子へ、ビット 3 が Po3 端子へ対応します。対応する端子を Hi レベル出力にしたい時に“1”を、Lo レベル出力にしたい時に“0”をライトしてください。
本ビットへは、16 ビットライトアクセスおよび 32 ビットライトアクセスにおいて、ライトデータビッ
ト 8、9、10 のいずれかが“1”である時はライトされません。
MGNE（Member Group Not Equal）ビット（ビット 4）［機能］ 本ビットは、“MGR ≠ MFR”を示します。
本ビットへは、“ステータス管理の起点時期”において、MGR（Member Group Register）のビットの状
態と MFR（Member Flag Register）のビットの状態が一致していない場合に“1”が設定されます。それ以外の場合は、“0”が設定されます。
MGNC（Member Group Not Collect）ビット（ビット 5）［機能］ 本ビットは、“MGR ＞ MFR”を示します。
本ビットへは、“ステータス管理の起点時期”において、MGR が“1”である対象の MFR 内のいずれかのビットが“0”である場合に“1”が設定されます。それ以外の場合は、“0”が設定されます。
MR（Mail Received）ビット（ビット 6）［機能］ 本ビットは、メール受信の完了を示します。
本ビットへは、MRB0（Mail Receive Buffer 0）または MRB1（Mail Receive Buffer 1）へメールによるデー
タセットの受信が完了した時、“1”が設定されます。
MR0CR（Mail Receive 0 Control Register）および MR1CR（Mail Receive 1 Control Register）の両方の RCV（ReCeiVed）ビットが“0”へクリアされると、本ビットも“0”にクリアされます。
MSE（Mail Send Error）ビット（ビット 7）［機能］ 本ビットは、メール送信がエラー終了したことを示します。
本ビットへは、メール送信時にエラーが発生した時、“1”が設定されます。MESR（Mail Error Status
Register）全てのビットが“0”へクリアされると、本ビットも“0”へクリアされます。

5 - 10

第５章 MEM モード時におけるレジスタリファレンス
RO（Resize Overlap）ビット（ビット 8）［機能］ 本ビットは、“リサイズオーバラップ検出”を示します。
本ビットへは、自己ステーションのリサイズ操作が、他の CUnet ステーションのリサイズ操作と重複したことにより無効になった時、“1”が設定されます。本ビットへ“1”をライトすると、本ビットは“0”へクリアされます。
JD（Jammer Detect）ビット（ビット 9）［機能］ 本ビットは、“ジャマー（Jammer）検出”を示します。
本ビットへは、ジャマーを検出した時、“1”が設定されます。
本ビットへ“1”をライトすると、本ビットは“0”へクリアされます。
BD（Break Detect）ビット（ビット 10）［機能］ 本ビットは、“ブレークフェーズの CUnet ステーション検出”を示します。
本ビットへは、他の CUnet ステーションから送信されたブレークパケットを受信した時、“1”が設定されます。本ビットへ“1”をライトすると、本ビットは“0”へクリアされます。
DR（Data Renewal）ビット（ビット 11）［機能］ 本ビットは、“グローバルメモリのデータ遷移検出”を示します。
本ビットへは、DRCR（Data Renewal Check Register）が“1”である対象のメモリブロックのデータ遷移を検出した時、“1”が設定されます。本ビットが“1”から“0”へ遷移するタイミングは、MKY40 利用の環境によって異なるため、“4.2.4.3 DR ビットおよび DRFR ビットが“1”から“0”へ遷移する
タイミング”を参照してください。
本ビットは、DR（Data Renewal）の割込みトリガが出力されている最中にフリーズ（凍結）します。フリーズの詳細については、“4.5.8 割込みトリガ発生に連動するレジスタのフリーズ”を参照してください。
LOK（Link group OK）ビット（ビット 12）［機能］ 本ビットは、“リンク OK”の判定を示します。
本ビットへは、LGR（Link Group Register）のビットが“1”である対象の LFR（Link Flag Register）の全ビットが“1”となった場合に、“1”が設定されます。
本ビットは、“ステータス管理の起点時期”に“0”へクリアされます。但し、本ビットは、ALM（ALarM）、MC（Member Change）、LOK（Link group OK）、LNG（Link group No Good）の割込みトリガが出力されている最中にフリーズ（凍結）します。フリーズの詳細については、“4.5.8 割込みトリガ発生に連動するレジスタのフリーズ”を参照してください。
LNG（Link group No Good）ビット（ビット 13）［機能］ 本ビットは、“リンク NG（No Good）”の判定を示します。
本ビットへは、“ステータス管理の起点時期”において、LGR のビットが“1”である対象の LFR 内のいずれかのビットが“0”であった場合に“1”が設定されます。それ以外の場合は、“0”が設定されます。
NM（New Member）ビット（ビット 14）［機能］ 本ビットは、“メンバ増加”を示します。
本ビットへは、“ステータス管理の起点時期”において、MFR（Member Flag Register）のいずれかのビッ
トが“0”から“1”へ遷移する場合に“1”が設定されます。それ以外の場合は、“0”が設定されます。
MC（Member Care）ビット（ビット 15）［機能］ 本ビットは、“メンバ減少”を示します。
本ビットへは、“ステータス管理の起点時期”において、MFR のいずれかのビットが“1”から“0”へ遷移する場合に“1”が設定されます。それ以外の場は、“0”が設定されます。

5 - 11

MKY40 ユーザーズマニュアル

5.5 FSR（Final Station Register）
32 ビットアドレス：494H（ビッグ & リトル）アドレス

16 ビットアドレス：496H（ビッグ）494H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

---

---

---

---

---

---

---

FS5

FS4

FS3

FS2

FS1

FS0

初期値 :

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

［機能説明］ 16 進数の FS（Final Station）値が FS0 ～ 5（Final Station）ビットへ格納される、リード専用のレジスタです。

5.6 NFSR（New Final Station Register）
32 ビットアドレス：470H（ビッグ & リトル）アドレス

16 ビットアドレス：472H（ビッグ）470H（リトル）

15

14

13

12

11

10

9

8

7

6

---

---

---

---

---

---

---

---

---

---

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

5

4

3

2

1

0

NFS5 NFS4 NFS3 NFS2 NFS1 NFS0

［機能説明］ リサイズを操作する時に、新たな FS（Final Station）値をライトするレジスタです。
本レジスタの NFS0 ～ 5（New Final Station）ビットへ、16 進数の NFS（New Final Station）値
をライトすることにより、リサイズが実行されます。
本レジスタへのライトは、本デバイス（MKY40）がランフェーズでない時は無視されます。また本レジスタへのライト値が、自己ステーションの占有エリアを除外する値である時にも無視されます（“4.4.2.2 リサイズの拒否”を参照）。
リサイズの操作を終えた時には、必ず本レジスタへ“00H”をライトしてください（“00H”以外の数値をライトした状態のまま放置しないでください）。
リサイズ操作の詳細については、“4.4.2

サイクルタイムの変更（リサイズ）”を参照してください。

5 - 12

第５章 MEM モード時におけるレジスタリファレンス

5.7 RFR（Receive Flag Register）
32 ビットアドレス：410H（ビッグ & リトル）アドレス

16 ビットアドレス：412H（ビッグ）
15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

RFR
15

RFR
14

RFR
13

RFR
12

RFR
11

RFR
10

RFR
9

RFR
8

RFR
7

RFR
6

RFR
5

RFR
4

RFR
3

RFR
2

RFR
1

RFR
0

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

R/W:

32 ビットアドレス：410H（ビッグ & リトル）アドレス

16 ビットアドレス：410H（ビッグ）
14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

RFR
31

RFR
30

RFR
29

RFR
28

RFR
27

RFR
26

RFR
25

RFR
24

RFR
23

RFR
22

RFR
21

RFR
20

RFR
19

RFR
18

RFR
17

RFR
16

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R/W:

32 ビットアドレス：414H（ビッグ & リトル）アドレス

16 ビットアドレス：416H（ビッグ）414H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

RFR
47

RFR
46

RFR
45

RFR
44

RFR
43

RFR
42

RFR
41

RFR
40

RFR
39

RFR
38

RFR
37

RFR
36

RFR
35

RFR
34

RFR
33

RFR
32

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

R/W:

32 ビットアドレス：414H（ビッグ & リトル）アドレス

16 ビットアドレス：414H（ビッグ）R/W:412H（リトル）

15

ビット :

ビット :

410H（リトル）

416H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

RFR
63

RFR
62

RFR
61

RFR
60

RFR
59

RFR
58

RFR
57

RFR
56

RFR
55

RFR
54

RFR
53

RFR
52

RFR
51

RFR
50

RFR
49

RFR
48

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

［機能説明］ グローバルメモリ（GM）を構成する個々のメモリブロック（MB）のデータが、SCR（System
Control Register）の START ビット（ビット 8）が“1”である時、最新のサイクルによってライトされていることを保証する個々のレシーブステータスが格納されたレジスタです。ビット
0 が MB0 へ、ビット 1 が MB1 へ、ビット 63 が MB63 へ対応します。
本レジスタの 自己ステーション の占有エリアに 対応するビットは、SCR（System Control
Register）の GMM（Global Memory Monitor）ビット（ビット 15）が“1”である時（本デバイスが GMM ステーションとして動作している場合）を除き、常に“1”です。よって、本レジ
スタの初期値は、自己ステーションの占有エリアに対応するビットが“1”、それ以外のビットが“0”です。
本レジスタのビットの遷移タイミングの詳細については、“4.2.3

グローバルメモリ（GM）

データの品質保証”を参照してください。
本レジスタのビットの状態は、ALM（ALarM）、MC（Member Change）、LOK（Link group OK）、
LNG（Link group No Good）の割込みトリガが出力されている最中にフリーズ（凍結）します。
詳細については、“4.5.8

割込みトリガ発生に連動するレジスタのフリーズ”を参照してください。

5 - 13

MKY40 ユーザーズマニュアル

5.8 LFR（Link Flag Register）
32 ビットアドレス：418H（ビッグ & リトル）アドレス

16 ビットアドレス：41AH（ビッグ）
15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LFR
15

LFR
14

LFR
13

LFR
12

LFR
11

LFR
10

LFR
9

LFR
8

LFR
7

LFR
6

LFR
5

LFR
4

LFR
3

LFR
2

LFR
1

LFR
0

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

R/W:

32 ビットアドレス：418H（ビッグ & リトル）アドレス

16 ビットアドレス：418H（ビッグ）
14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LFR
31

LFR
30

LFR
29

LFR
28

LFR
27

LFR
26

LFR
25

LFR
24

LFR
23

LFR
22

LFR
21

LFR
20

LFR
19

LFR
18

LFR
17

LFR
16

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R/W:

32 ビットアドレス：41CH（ビッグ & リトル）アドレス

16 ビットアドレス：41EH（ビッグ）41CH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LFR
47

LFR
46

LFR
45

LFR
44

LFR
43

LFR
42

LFR
41

LFR
40

LFR
39

LFR
38

LFR
37

LFR
36

LFR
35

LFR
34

LFR
33

LFR
32

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

R/W:

32 ビットアドレス：41CH（ビッグ & リトル）アドレス

16 ビットアドレス：41CH（ビッグ）R/W:

41AH（リトル）

15

ビット :

ビット :

418H（リトル）

41EH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LFR
63

LFR
62

LFR
61

LFR
60

LFR
59

LFR
58

LFR
57

LFR
56

LFR
55

LFR
54

LFR
53

LFR
52

LFR
51

LFR
50

LFR
49

LFR
48

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

［機能説明］ グローバルメモリ（GM）を構成する個々のメモリブロック（MB）のデータが最新のサイクルによってライトされていることと、個々の CUnet ステーションへ自己ステーションのメモリブ
ロック（MB）のデータが正しく複写されたことの、両方を保証する個々のビットが格納されたレジスタです。ビット 0 がステーションアドレス（SA）0 およびメモリブロック（MB）0
へ、ビット 1 が SA1 および MB1 へ、ビット 63 が SA63 および MB63 へ対応します。
本レジスタの 自己ステーション の占有エリアに 対応するビットは、SCR（System Control
Register）の GMM（Global Memory Monitor）ビット（ビット 15）が“1”である時（本デバイスが GMM ステーションとして動作している場合）を除き、常に“1”です。よって、本レジ
スタの初期値は、自己ステーションの占有エリアに対応するビットが“1”、それ以外のビットが“0”です。
本レジスタのビットの遷移タイミングの詳細については、“4.2.3

グローバルメモリ（GM）

データの品質保証”を参照してください。
本レジスタのビットの状態は、ALM（ALarM）、MC（Member Change）、LOK（Link group OK）、
LNG（Link group No Good）の割込みトリガが出力されている最中にフリーズ（凍結）します。
詳細については、“4.5.8

割込みトリガ発生に連動するレジスタのフリーズ”を参照してください。

5 - 14

第５章 MEM モード時におけるレジスタリファレンス

5.9 LGR（Link Group Register）
32 ビットアドレス：438H（ビッグ & リトル）アドレス

16 ビットアドレス：43AH（ビッグ）438H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LGR
15

LGR
14

LGR
13

LGR
12

LGR
11

LGR
10

LGR
9

LGR
8

LGR
7

LGR
6

LGR
5

LGR
4

LGR
3

LGR
2

LGR
1

LGR
0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

32 ビットアドレス：43AH（ビッグ & リトル）アドレス

16 ビットアドレス：438H（ビッグ）43AH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LGR
31

LGR
30

LGR
29

LGR
28

LGR
27

LGR
26

LGR
25

LGR
24

LGR
23

LGR
22

LGR
21

LGR
20

LGR
19

LGR
18

LGR
17

LGR
16

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

32 ビットアドレス：43CH（ビッグ & リトル）アドレス

16 ビットアドレス：43EH（ビッグ）43CH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LGR
47

LGR
46

LGR
45

LGR
44

LGR
43

LGR
42

LGR
41

LGR
40

LGR
39

LGR
38

LGR
37

LGR
36

LGR
35

LGR
34

LGR
33

LGR
32

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

32 ビットアドレス：43CH（ビッグ & リトル）アドレス

16 ビットアドレス：43CH（ビッグ）43EH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LGR
63

LGR
62

LGR
61

LGR
60

LGR
59

LGR
58

LGR
57

LGR
56

LGR
55

LGR
54

LGR
53

LGR
52

LGR
51

LGR
50

LGR
49

LGR
48

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

［機能説明］ LFR（Link Flag Register）のステータスの監視対象となるビットを設定するレジスタです。
本レジスタのビットは、LFR（Link Flag Register）のビットに対応します。
本レジスタのビットへ“1”を設定してリンク監視対象の CUnet ステーションを設定すること
より、任意の CUnet ステーションのリンクステータスを一括監視することが可能となります。

5 - 15

MKY40 ユーザーズマニュアル

5.10

MFR（Member Flag Register）
32 ビットアドレス：428H（ビッグ & リトル）アドレス

16 ビットアドレス：42AH（ビッグ）428H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MFR
15

MFR
14

MFR
13

MFR
12

MFR
11

MFR
10

MFR
9

MFR
8

MFR
7

MFR
6

MFR
5

MFR
4

MFR
3

MFR
2

MFR
1

MFR
0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

32 ビットアドレス：428H（ビッグ & リトル）アドレス

16 ビットアドレス：428H（ビッグ）42AH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MFR
31

MFR
30

MFR
29

MFR
28

MFR
27

MFR
26

MFR
25

MFR
24

MFR
23

MFR
22

MFR
21

MFR
20

MFR
19

MFR
18

MFR
17

MFR
16

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

32 ビットアドレス：42CH（ビッグ & リトル）アドレス

16 ビットアドレス：42EH（ビッグ）42CH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MFR
47

MFR
46

MFR
45

MFR
44

MFR
43

MFR
42

MFR
41

MFR
40

MFR
39

MFR
38

MFR
37

MFR
36

MFR
35

MFR
34

MFR
33

MFR
32

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

32 ビットアドレス：42CH（ビッグ & リトル）アドレス

16 ビットアドレス：42CH（ビッグ）42EH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MFR
63

MFR
62

MFR
61

MFR
60

MFR
59

MFR
58

MFR
57

MFR
56

MFR
55

MFR
54

MFR
53

MFR
52

MFR
51

MFR
50

MFR
49

MFR
48

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

［機能説明］ 3 回連続した“リンク成立”を認識すると“1”が設定され、3 回連続した“リンク不成立”を認識すると“0”が設定される、個々のメンバ状態が格納されるレジスタです。ビット 0 がス
テーションアドレス（SA）0 へ、ビット 1 が SA1 へ、ビット 63 が SA63 へ対応します。
本レジスタのビットは、自己ステーションのステーションアドレス（SA）と一致するステー
ションタイム（ST）の先頭時期（ステータス管理の起点時期）に更新されます。
本レジスタのビットは、SCR（System Control Register）の START ビットが“0”の時および SCR（System Control Register）の GMM ビットが“1”の時に、全てのビットが“0”を維持します。

5 - 16

第５章 MEM モード時におけるレジスタリファレンス

5.11 MGR（Member Group Register）
32 ビットアドレス：440H（ビッグ & リトル）アドレス

16 ビットアドレス：442H（ビッグ）440H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MGR
15

MGR
14

MGR
13

MGR
12

MGR
11

MGR
10

MGR
9

MGR
8

MGR
7

MGR
6

MGR
5

MGR
4

MGR
3

MGR
2

MGR
1

MGR
0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

32 ビットアドレス：440H（ビッグ & リトル）アドレス

16 ビットアドレス：440H（ビッグ）442H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MGR
31

MGR
30

MGR
29

MGR
28

MGR
27

MGR
26

MGR
25

MGR
24

MGR
23

MGR
22

MGR
21

MGR
20

MGR
19

MGR
18

MGR
17

MGR
16

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

32 ビットアドレス：444H（ビッグ & リトル）アドレス

16 ビットアドレス：446H（ビッグ）444H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MGR
47

MGR
46

MGR
45

MGR
44

MGR
43

MGR
42

MGR
41

MGR
40

MGR
39

MGR
38

MGR
37

MGR
36

MGR
35

MGR
34

MGR
33

MGR
32

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

32 ビットアドレス：444H（ビッグ & リトル）アドレス

16 ビットアドレス：444H（ビッグ）446H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MGR
63

MGR
62

MGR
61

MGR
60

MGR
59

MGR
58

MGR
57

MGR
56

MGR
55

MGR
54

MGR
53

MGR
52

MGR
51

MGR
50

MGR
49

MGR
48

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

［機能説明］ MFR（Member Flag Register）のステータスの監視対象となるビットを設定するレジスタです。
本レジスタのビットは、MFR（Member Flag Register）のビットに対応します。
本レジスタのビットへ“1”を設定してメンバグループを設定することより、任意の CUnet ス
テーションのメンバステータスを一括監視することが可能となります。

5 - 17

MKY40 ユーザーズマニュアル

5.12

DRCR（Data Renewal Check Register）
32 ビットアドレス：430H（ビッグ & リトル）アドレス

16 ビットアドレス：432H（ビッグ）
15

ビット :

14

13

12

11

10

9

430（リトル）
8

7

6

5

4

3

2

1

0

DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

5

4

3

2

1

0

32 ビットアドレス：430H（ビッグ & リトル）アドレス

16 ビットアドレス：430H（ビッグ）
15

ビット :

14

13

12

11

10

9

432H（リトル）
8

7

6

DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

5

4

3

2

1

0

32 ビットアドレス：434H（ビッグ & リトル）アドレス

16 ビットアドレス：436H（ビッグ）
15

ビット :

14

13

12

11

10

9

434H（リトル）
8

7

6

DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

5

4

3

2

1

0

32 ビットアドレス：434H（ビッグ & リトル）アドレス

16 ビットアドレス：434H（ビッグ）
ビット :

15

14

13

12

11

10

9

436H（リトル）
8

7

6

DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR DRCR
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

［機能説明］ グローバルメモリのデータ遷移を検出する機能を利用する際に、データ遷移を検出したいメモ
リブロック（MB）に対応するビットを予め設定するレジスタです。“1”をライトしたビットが検出の対象です。DRCR のビット 0 が MB0 に、ビット 7 が MB7 に、ビット 63 が MB63 にそれぞれ対応します。
本レジスタの機能は、MKY40 が GMM（Global Memory Monitor）ステーションとして動作している時も有効です。

5 - 18

第５章 MEM モード時におけるレジスタリファレンス

5.13

DRFR（Data Renewal Flag Register)
32 ビットアドレス：420H（ビッグ & リトル）アドレス

16 ビットアドレス：422H（ビッグ）420H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

DRFR
15

DRFR
14

DRFR
13

DRFR
12

DRFR
11

DRFR
10

DRFR
9

DRFR
8

DRFR
7

DRFR
6

DRFR
5

DRFR
4

DRFR
3

DRFR
2

DRFR
1

DRFR
0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

32 ビットアドレス：420H（ビッグ & リトル）アドレス

16 ビットアドレス：420H（ビッグ）422H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

DRFR
31

DRFR
30

DRFR
29

DRFR
28

DRFR
27

DRFR
26

DRFR
25

DRFR
24

DRFR
23

DRFR
22

DRFR
21

DRFR
20

DRFR
19

DRFR
18

DRFR
17

DRFR
16

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

32 ビットアドレス：424H（ビッグ & リトル）アドレス

16 ビットアドレス：426H（ビッグ）424H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

DRFR
47

DRFR
46

DRFR
45

DRFR
44

DRFR
43

DRFR
42

DRFR
41

DRFR
40

DRFR
39

DRFR
38

DRFR
37

DRFR
36

DRFR
35

DRFR
34

DRFR
33

DRFR
32

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

32 ビットアドレス：424H（ビッグ & リトル）アドレス

16 ビットアドレス：424H（ビッグ）426H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

DRFR
63

DRFR
62

DRFR
61

DRFR
60

DRFR
59

DRFR
58

DRFR
57

DRFR
56

DRFR
55

DRFR
54

DRFR
53

DRFR
52

DRFR
51

DRFR
50

DRFR
49

DRFR
48

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

［機能説明］ DRCR（Data Renewal Check Register）へ設定されているメモリブロックに対して、データ遷移検出の結果を示すレジスタです。DRFR のビット 0 が MB0 へ、ビット 1 が MB1 へ、ビット 63
が MB63 へ、それぞれ対応します。データ遷移を検出をしたメモリブロックに対応するビットが“1”を維持します。本レジスタのビットが遷移するタイミングの詳細については、“4.2.4
グローバルメモリのデータ遷移検出”を参照してください。
本レジスタのビットの状態は、DR（Data Renewal）の割込みトリガが出力されている最中にフリーズ（凍結）します。フリーズの詳細については、“4.5.8

割込みトリガ発生に連動するレ

ジスタのフリーズ”を参照してください。
本レジスタの機能は、MKY40 が GMM（Global Memory Monitor）ステーションとして動作している時も有効です。

5 - 19

MKY40 ユーザーズマニュアル

5.14

PWRCR（Primary Window Read Control Register）
32 ビットアドレス：400H（ビッグ & リトル）アドレス

16 ビットアドレス：402H（ビッグ）400H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

---

---

---

---

---

---

---

---

---

AC3

AC2

AC1

AC0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R/W

R/W

R/W

R/W

ビット :

［機能説明］ GMPW（Global Memory Primary Window）を介してグローバルメモリ（GM）からデータをリードする際に、指定回数のリードアクセスが完了するまで一次的に GMPW をフリーズする、リードウインドウロック機能を実行させるレジスタです。
本レジスタの AC3 ～ 0（Access Count）ビットへ、“08H”以下の 16 進数のリードアクセス回数をライトできます。
本レジスタへ“08H”を超える値をライトした時は、強制的に“08H”が設定されます。
本レジスタへ格納された値は、値がライトされた後に GMPW へリードアクセスする度にカウントダウンされます。本レジスタは、“00H”以外の値が格納されている時はライトプロテクト
されます。

5.15

PWWCR（Primary Window Write Control Register）
32 ビットアドレス：404H（ビッグ & リトル）アドレス

16 ビットアドレス：406H（ビッグ）404H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

---

---

---

---

---

---

---

---

---

AC3

AC2

AC1

AC0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R/W

R/W

R/W

R/W

ビット :

［機能説明］ GMPW（Global Memory Primary Window）を介してグローバルメモリ（GM）へデータをライトする際に、指定回数のライトアクセスが完了するまで一次的に GMPW をフリーズする、ライ
トウインドウロック機能を実行させるレジスタです。
本レジスタの AC3 ～ 0（Access Count）ビットへ、“08H”以下の 16 進数のライトアクセス回数をライトできます。
本レジスタへ“08H”を超える値をライトした時は、強制的に“08H”が設定されます。
本レジスタへ格納された値は、値がライトされた後に GMPW へライトアクセスする度にカウントダウンされます。本レジスタは、“00H”以外の値が格納されている時はライトプロテクトされます。

5 - 20

第５章 MEM モード時におけるレジスタリファレンス

5.16

SWRCR（Secondary Window Read Control Register）
32 ビットアドレス：408H（ビッグ & リトル）アドレス

16 ビットアドレス：40AH（ビッグ）408H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

---

---

---

---

---

---

---

---

---

AC3

AC2

AC1

AC0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R/W

R/W

R/W

R/W

ビット :

［機能説明］ GMSW（Global Memory Secondary Window）を介してグローバルメモリ（GM）からデータをリードする際に、指定回数のリードアクセスが完了するまで一次的に GMSW をフリーズする、
リードウインドウロック機能を実行させるレジスタです。
本レジスタの AC3 ～ 0（Access Count）ビットへ、“08H”以下の 16 進数のリードアクセス回数をライトできます。
本レジスタへ“08H”を超える値をライトした時は、強制的に“08H”が設定されます。
本レジスタへ格納された値は、値がライトされた後に GMSW へリードアクセスが行われる都度カウントダウンされます。本レジスタは、“00H”以外の値が格納されている時はライトプロ
テクトされます。

5.17

SWWCR（Secondary Window Write Control Register）
32 ビットアドレス：40CH（ビッグ & リトル）アドレス

16 ビットアドレス：40EH（ビッグ）40CH（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

---

---

---

---

---

---

---

---

---

AC3

AC2

AC1

AC0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R/W

R/W

R/W

R/W

ビット :

［機能説明］ GMSW（Global Memory Secondary Window）を介してグローバルメモリ（GM）へデータをライトする際に、指定回数のライトアクセスが完了するまで一次的に GMSW をフリーズする、ライトウインドウロック機能を実行させるレジスタです。
本レジスタの AC3 ～ 0（Access Count）ビットへ、“08H”以下の 16 進数のライトアクセス回数をライトできます。
本レジスタへ“08H”を超える値をライトした時は、強制的に“08H”が設定されます。
本レジスタへ格納された値は、値がライトされた後に GMSW へライトアクセスする度にカウントダウンされます。本レジスタは、“00H”以外の値が格納されている時はライトプロテクトされます。

5 - 21

MKY40 ユーザーズマニュアル

5.18

MR0CR（Mail Receive 0 Control Register）
32 ビットアドレス：48CH（ビッグ & リトル）アドレス

16 ビットアドレス：48EH（ビッグ）
15

14

---

---

初期値 :

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

ビット :

13

12

11

10

9

48CH（リトル）
8

7

6

5

4

3

2

1

0

RDY

SZ5

SZ4

SZ3

SZ2

SZ1

SZ0

0

0

0

0

0

0

0

0

R/W

R/W

R

R

R

R

R

R

SRC5 SRC4 SRC3 SRC2 SRC1 SRC0 RCV［機能説明］ MRB0（Mail Receive Buffer 0）に対応するメール受信をコントロールするレジスタです。
●ビット説明SZ0 ～ 5（receive SiZe）ビット（ビット 0 ～ 5）［機能］ 本ビットへは、MRB0（Mail Receive Buffer 0）がメールを受信した時に、受信したメールのデータセッ
トのサイズ（16 進数）が設定されます。データセットのサイズは、8 バイトを 1 単位とした値です。
RDY（receive ReaDY）ビット（ビット 6）［機能］ 本ビットへは、MRB0（Mail Receive Buffer 0）のメール受信許可を設定します。
本ビットは、SCR の RUN ビットが“1”の時に操作できます。
本ビットへ“1”をライトすることにより、MRB0 のメール受信を許可します。
本ビットが“0”の時は、MRB0 のメール受信を禁止します。
MRB0 へのメール受信中は、本ビット値を“1”から“0”へ設定することはできません。このため、“0”をライトした際は、本ビットをリードしてビットの状態を確認してください。
本ビットへ“1”をライトすると、RCV ビットへは強制的に“0”が設定されます。
本ビットが“1”の時に、SCR の RUN ビットが“0”へ遷移すると、本ビットも“0”へ遷移します。
RCV（ReCeiVed）ビット（ビット 7）［機能］ 本ビットは、メールの受信完了を示します。
本ビットは、メールの受信完了により“1”へ遷移します。本ビットが“1”になると同時に、RDY ビット（ビット 6）が“0”へ遷移します。RDY ビットへ“1”をライトすると、本ビットへは“0”が設定されます。
また、RDY ビットへ“1”をライトせずに直接本ビットへ“0”をライトすることによって、本ビットを強制的に“0”にすることも可能です。
本ビットが“1”の時に、SCR の RUN ビットが“0”へ遷移すると、本ビットも“0”へ遷移します。
SRC0 ～ 5（SouRCe station address）ビット（ビット 8 ～ 13）［機能］ 本ビットへは、MRB0（Mail Receive Buffer 0）へデータセットが格納された時に、送信元のステーショ
ンアドレス（16 進数）が設定されます。

5 - 22

第５章 MEM モード時におけるレジスタリファレンス

5.19

MR1CR（Mail Receive 1 Control Register）
32 ビットアドレス：490H（ビッグ & リトル）アドレス

16 ビットアドレス：492H（ビッグ）
15

14

---

---

初期値 :

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

ビット :

13

12

11

10

9

490H（リトル）
8

7

6

5

4

3

2

1

0

RDY

SZ5

SZ4

SZ3

SZ2

SZ1

SZ0

0

0

0

0

0

0

0

0

R/W

R/W

R

R

R

R

R

R

SRC5 SRC4 SRC3 SRC2 SRC1 SRC0 RCV［機能説明］ MRB1（Mail Receive Buffer 1）に対応するメール受信をコントロールするレジスタです。
●ビット説明SZ0 ～ 5（receive SiZe）ビット（ビット 0 ～ 5）［機能］ 本ビットへは、MRB1（Mail Receive Buffer 1）がメールを受信した時に、受信したメールのデータセッ
トのサイズ（16 進数）が設定されます。データセットのサイズは、8 バイトを 1 単位とした値です。
RDY（receive ReaDY）ビット（ビット 6）［機能］ 本ビットへは、MRB1（Mail Receive Buffer 1）のメール受信許可を設定します。
本ビットは、SCR の RUN ビットが“1”の時に操作できます。
本ビットへ“1”をライトすることにより、MRB1 のメール受信を許可します。
本ビットが“0”の時は、MRB1 のメール受信を禁止します。
MRB1 のメール受信中は、本ビット値を“1”から“0”へ設定することはできません。このため、“0”をライトした際は、本ビットをリードしてビットの状態を確認してください。
本ビットへ“1”をライトすると、RCV ビットへは強制的に“0”が設定されます。
本ビットが“1”の時に、SCR の RUN ビットが“0”へ遷移すると、本ビットも“0”へ遷移します。
RCV（ReCeiVed）ビット（ビット 7）［機能］ 本ビットは、メールの受信完了を示します。
本ビットは、メールの受信完了により“1”へ遷移します。本ビットが“1”になると同時に、RDY ビット（ビット 6）が“0”へ遷移します。RDY ビットへ“1”をライトすると、本ビットへは“0”が設定されます。
また、RDY ビットへ“1”をライトせずに直接本ビットへ“0”をライトすることによって、本ビットを強制的に“0”にすることも可能です。
本ビットが“1”の時に、SCR の RUN ビットが“0”へ遷移すると、本ビットも“0”へ遷移します。
SRC0 ～ 5（SouRCe station address）ビット（ビット 8 ～ 13）［機能］ 本ビットへは、MRB1（Mail Receive Buffer 1）へデータセットが格納された時に、送信元のステーショ
ンアドレス（16 進数）が設定されます。

5 - 23

MKY40 ユーザーズマニュアル

5.20

MSCR（Mail Send Control Register）
32 ビットアドレス：47CH（ビッグ & リトル）アドレス

16 ビットアドレス：47EH（ビッグ）
ビット :

15

14

13

12

11

10

9

47CH（リトル）
8

ERR SEND DST5 DST4 DST3 DST2 DST1 DST0

7

6

5

4

3

2

1

0

---

---

SZ5

SZ4

SZ3

SZ2

SZ1

SZ0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R

R

R/W

R/W

R/W

R/W

R/W

R/W

［機能説明］ MSB（Mail Send Buffer）へライトしたデータセットのメール送信をコントロールするレジスタです。
●ビット説明SZ0 ～ 5（send SiZe）ビット（ビット 0 ～ 5）［機能］ 本ビットへは、メール送信用のデータセットのサイズを設定します。
SEND ビット（ビット 14）へ“1”をライトする以前かあるいは同時に、メール送信用データセットのサイズ（16 進数）をライトしてください。データセットのサイズは、8 バイトを 1 単位とした値です。
例えば、データセットが 34 バイトである場合のサイズは“05H”です。データセットが最大の 256 バイ
トである場合のサイズは“20H”です。
DST0 ～ 5（DeSTination station address）ビット（ビット 8 ～ 13）［機能］ 本ビットへは、メールを送信する宛先のステーションアドレスを設定します。
SEND ビット（ビット 14）へ“1”をライトする以前かあるいは同時に、メールを送信する宛先のステー
ションアドレス（16 進数）をライトしてください。
SEND（mail SEND）ビット（ビット 14）［機能］ 本ビットは、メール送信を開始します。
メール送信を開始する時に、本ビットへ“1”をライトしてください。
本ビットは、ERR ビット（ビット 15）が“1”である場合、ライトプロテクトされます。
本ビットは、メール送信が終了（正常な終了あるいはエラー発生による中断）した場合、“0”へクリアされます。
本ビットが“1”の時（メール送信中）は、MSB（Mail Send Buffer）へのライトはプロテクトされます。
また本ビットが“1”の時に MSB（Mail Send Buffer）をリードした場合に、リードによって読み出されるデータは“00H”に強制されます。
ERR（mail send ERRor）ビット（ビット 15）［機能］ 本ビットは、メール送信がエラー終了したことを示します。
本ビットは、メール送信時にエラーが発生した時、“1”へ遷移します。
MESR（Mail Error Status Register）の全ビットが“0”へクリアされると、本ビットも“0”へクリアされます。

5 - 24

第５章 MEM モード時におけるレジスタリファレンス

5.21

MSLR（Mail Send Limit time Register）
32 ビットアドレス：480H（ビッグ & リトル）アドレス

16 ビットアドレス：482H（ビッグ）480H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

LMT
12

LMT
11

LMT
10

LMT
9

LMT
8

LMT
7

LMT
6

LMT

LMT

5

4

LMT
3

LMT
2

LMT
1

LMT
0

初期値 :

0

0

0

1

1

1

1

1

1

1

1

1

1

1

1

1

R/W:

R

R

R

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

［機能説明］ メール送信のタイムアウト値を設定するレジスタです。
本レジスタの LMT0 ～ 12（LiMit Time）ビットへは、サイクルタイムを 1 単位とする、ユーザシステムが定めるタイムアウト値（16 進数）をライトしてください。
本レジスタは、MSCR（Mail Sned Control Register）のビット 14（SEND）が“1”（メール送信中）の場合は、ライトプロテクトされます。
本レジスタへは、ハードウエアリセットがアクティブになると、初期値として 1FFFH が設定されます。

5 - 25

MKY40 ユーザーズマニュアル

5.22

MESR（Mail Error Status Register）
32 ビットアドレス：484H（ビッグ & リトル）アドレス

16 ビットアドレス：486H（ビッグ）484H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

---

---

---

---

---

---

---

---

---

---

STOP

LMFLT

SZFLT

TOUT

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

1

0

NOEX NORDY［機能説明］ メール送信の開始以後、メール送信エラーが発生した場合のエラー内容を示すレジスタです。
メール送信エラーの発生種別に対応するビットが“1”へ遷移します。
ビット 0 ～ 5 が存在するアドレスへ、任意のデータをライトすることにより、全てのビットは“0”へクリアされます。

●ビット説明NORDY（destination NOt ReaDY）ビット（ビット 0）［機能］ 本ビットは、送信先の受信バッファが受信許可されていなかったことによるメール送信エラーの発生を示します。
NOEX（destination NOt EXist）ビット（ビット 1）［機能］ 本ビットは、MSCR（Mail Send Control Register）に設定した送信先の CUnet ステーションが存在しなかったことによるメール送信エラーの発生を示します。
TOUT（limit Time OUT）ビット（ビット 2）［機能］ 本ビットは、MSLR（Mail Send Limit time Register）に設定されているサイクル回数を経過してもメール
送信が完了しなかったことによるメール送信エラーの発生を示します。
SZFLT（SiZe FauLT）ビット（ビット 3）［機能］ 本ビットは、MSCR（Mail Send Control Register）に設定したメール送信サイズが不正値であったことによるメール送信エラーの発生を示します。
LMFLT（LiMit time FauLT）ビット（ビット 4）［機能］ 本ビットは、MSLR（Mail Send Limit time Register）に設定した値が不正であったことによるメール送信
エラーの発生を示します。
STOP（communication STOPped）ビット（ビット 5）［機能］ 本ビットは、メール送信中のネットワーク停止によるメール送信エラーの発生を示します。

5 - 26

第５章 MEM モード時におけるレジスタリファレンス

5.23

MSRR（Mail Send Result Register）
32 ビットアドレス：488H（ビッグ & リトル）アドレス

16 ビットアドレス：48AH（ビッグ）488H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

---

---

---

RLT
12

RLT
11

RLT
10

RLT
9

RLT
8

RLT
7

RLT
6

RLT

RLT

5

4

RLT
3

RLT
2

RLT
1

RLT
0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

ビット :

［機能説明］ メール送信に要した所要時間が格納されるレジスタです。
メール送信終了時に、メール送信の開始から終了までに要した所要時間となるサイクル数（16進数）が、RLT0 ～ 12（ResuLt Time）ビットへ設定されます。
本レジスタは、次回のメール送信の終了まで値を維持します。

5 - 27

MKY40 ユーザーズマニュアル

5.24

INT0CR（INTerrupt 0 Control Register）
32 ビットアドレス：450H（ビッグ & リトル）アドレス

16 ビットアドレス：452H（ビッグ）450H（リトル）

15

14

13

12

11

10

9

JD

PR

RO

BD

LNG

LOK

MC

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

8

7

RSTR RSTP

6
RC

5

4

3

2

1

0

MR

DR

ALM

0

0

0

0

R/W

R/W

R/W

R/W

MGNC MGNE MSF［機能説明］ #INT0 端子の割込みトリガ発生機能を“イネーブル”に設定するためのレジスタです。INT0CRに備えられたビットに定義される割込み発生要因のうち、ユーザシステムが必要とする割込み
発生要因のビットへ“1”をライトすることにより、#INT0 端子の機能がイネーブルになります。
●ビット説明ALM（ALarM）ビット（ビット 0）［機能］ 本ビットは、サイクル中のステーションタイムが予め IT0CR（Interrupt Timing 0 Control Register）へ指定
した時刻になったことによる割込みトリガ発生をイネーブルにします。
DR（Data Renewal）ビット（ビット 1）［機能］ 本ビットは、予め IT0CR（Interrupt Timing 0 Control Register）へ指定した時刻における、予め DRCR（Data
Renewal Check Register）へ設定した検出ビットに対応する MB（Memory Block）のデータ遷移検出による割込みトリガ発生をイネーブルにします。
本ビットは、INT1CR（INTerrupt 1 Control Register）の同ビット値が“1”の時に、“1”のライトがプロテクトされます。
MR（Mail Receive）ビット（ビット 2）［機能］ 本ビットは、メール受信完了による割込みトリガ発生をイネーブルにします。
MSF（Mail Send Finish）ビット（ビット 3）［機能］ 本ビットは、メール送信（正常あるいはエラーに関わらず）終了による割込みトリガ発生をイネーブルにします。
MGNE（Member Group Not Equal）ビット（ビット 4）［機能］ 本ビットは、“MGR ≠ MFR”の判定結果による割込みトリガ発生をイネーブルにします。
MGNC（Member Group Not Collect）ビット（ビット 5）［機能］ 本ビットは、“MGR ＞ MFR”の判定結果による割込みトリガ発生をイネーブルにします。
RC（Resize Complete）ビット（ビット 6）［機能］ 本ビットは、他の CUnet ステーションからのリサイズを受けたことにより、自己ステーションのリサイ
ズ完了による割込みトリガ発生をイネーブルにします。
RSTP（Run SToP）ビット（ビット 7）［機能］ 本ビットは、ネットワーク停止による割込みトリガ発生をイネーブルにします。
RSTR（Run STaRt）ビット（ビット 8）［機能］ 本ビットは、ランフェーズへ遷移したことによる割込みトリガ発生をイネーブルにします。

5 - 28

第５章 MEM モード時におけるレジスタリファレンス
MC（Member Change）ビット（ビット 9）［機能］ 本ビットは、MFR（Member Flag Register）の内、“1”であるビット数の増減による割込みトリガ発生をイネーブルにします。
この要因による割込みトリガが発生している最中は、RFR（Receive Flag Register）の全ビット、LFR（Link
Flag Register）の全ビット、SSR（System Status Register）のビット 12（LOK: Link group OK）がフリーズ（凍結）します。
LOK（Link group OK）ビット（ビット 10）［機能］ 本ビットは、“リンク OK”の判定結果による割込みトリガ発生をイネーブルにします。
この要因による割込みトリガが発生している最中は、RFR（Receive Flag Register）の全ビット、LFR（Link
Flag Register）の全ビット、SSR（System Status Register）のビット 12（LOK: Link group OK）がフリーズ（凍結）します。
LNG（Link group No Good）ビット（ビット 11）［機能］ 本ビットは、“リンク NG（No Good）”の判定結果による割込みトリガ発生をイネーブルにします。
この要因による割込みトリガが発生している最中は、RFR（Receive Flag Register）の全ビット、LFR（Link
Flag Register）の全ビット、SSR（System Status Register）のビット 12（LOK: Link group OK）がフリーズ（凍結）します。
BD（Break Detect）ビット（ビット 12）［機能］ 本ビットは、他の CUnet ステーションから送信されるブレークパケット受信による割込みトリガ発生をイネーブルにします。
RO（Resize Overlap）ビット（ビット 13）［機能］ 本ビットは、リサイズオーバラップによる割込みトリガ発生をイネーブルにします。
PR（Ping Receive）ビット（ビット 14）［機能］ 本ビットは、他の CUnet ステーションからの PING 命令受信による割込みトリガ発生をイネーブルにします。
JD（Jammer Detect）ビット（ビット 15）［機能］ 本ビットは、ジャマー検出による割込みトリガ発生をイネーブルにします。

5 - 29

MKY40 ユーザーズマニュアル

5.25

INT1CR（INTerrupt 1 Control Register）
32 ビットアドレス：454H（ビッグ & リトル）アドレス

16 ビットアドレス：456H（ビッグ）454H（リトル）

15

14

13

12

11

10

9

JD

PR

RO

BD

LNG

LOK

MC

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

8

7

RSTR RSTP

6
RC

5

4

3

2

1

0

MR

DR

ALM

0

0

0

0

R/W

R/W

R/W

R/W

MGNC MGNE MSF［機能説明］ #INT1 端子の割込みトリガ発生機能を“イネーブル”に設定するためのレジスタです。INT1CRに備えられたビットに定義される割込み発生要因のうち、ユーザシステムが必要とする割込み
発生要因のビットへ“1”をライトすることにより、#INT1 端子の機能がイネーブルになります。
●ビット説明ALM（ALarM）ビット（ビット 0）［機能］ 本ビットは、サイクル中のステーションタイムが予め IT1CR（Interrupt Timing 1 Control Register）へ指定
した時刻になったことによる割込みトリガ発生をイネーブルにします。
DR（Data Renewal）ビット（ビット 1）［機能］ 本ビットは、予め IT1CR（Interrupt Timing 1 Control Register）へ指定した時刻における、予め DRCR（Data
Renewal Check Register）へ設定した検出ビットに対応する MB（Memory Block）のデータ遷移検出による割込みトリガ発生をイネーブルにします。
本ビットは、INT0CR（INTerrupt 0 Control Register）の同ビット値が“1”の時に、“1”のライトがプロテクトされます。
MR（Mail Receive）ビット～ JD（Jammer Detect）ビット（ビット 2 ～ 15）［機能］ 本ビットについては、“5.24

INT0CR”に記述された同ビットの説明を参照してください。

5 - 30

第５章 MEM モード時におけるレジスタリファレンス

5.26

INT2CR（INTerrupt 2 Control Register）
32 ビットアドレス：458H（ビッグ & リトル）アドレス

16 ビットアドレス：45AH（ビッグ）458H（リトル）

15

14

13

12

11

10

9

JD

PR

RO

BD

LNG

LOK

MC

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

8

7

RSTR RSTP

6
RC

5

4

3

2

1

0

MR

---

---

0

0

0

0

R/W

R/W

R

R

MGNC MGNE MSF［機能説明］ #INT2 端子の割込みトリガ発生機能を“イネーブル”に設定するためのレジスタです。INT2CRに備えられたビットに定義される割込み発生要因のうち、ユーザシステムが必要とする割込み
発生要因のビットへ“1”をライトすることにより、#INT2 端子の機能がイネーブルになります（本レジスタには、DR（Data Renewal）ビットと ALM（ALarM）ビットは存在しません）。
●ビット説明MR（Mail Receive）ビット～ JD（Jammer Detect）ビット（ビット 2 ～ 15）［機能］ 本ビットについては、“5.24

INT0CR”に記述された同ビットの説明を参照してください。

5 - 31

MKY40 ユーザーズマニュアル

5.27

INT0SR（INTerrupt 0 Status Register）
32 ビットアドレス：45CH（ビッグ & リトル）

アドレス

45CH（リトル）

16 ビットアドレス：45EH（ビッグ）
15

14

13

12

11

10

9

JD

PR

RO

BD

LNG

LOK

MC

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

8

7

6

RSTR RSTP

RC

5

4

3

2

1

0

MR

DR

ALM

0

0

0

0

R/W

R/W

R/W

R/W

MGNC MGNE MSF［機能説明］ #INT0 端子の割込みトリガ発生機能によって、割込みトリガが発生した割込み発生要因を示す
レジスタです。発生した割込み発生要因に対応するビットが“1”へ遷移します。ユーザシス
テムのプログラムは、本レジスタをリードすることにより、どの割込み発生要因によって割込
みがトリガされたのかを認識することができます。
#INT0 端子の出力レベルは、本レジスタのビットが全て“0”になると、Hi レベル出力を維持する状態へ戻ります。
本レジスタの“1”を示すビットを“0”へクリアするためには、対象のビットへ“1”をライトしてください（“0”をライトしても無視されます）。

●ビット説明ALM（ALarM）ビット（ビット 0）［機能］ 本ビットは、サイクル中のステーションタイムが予め IT0CR（Interrupt Timing 0 Control Register）へ指定
した時刻になったことにより割込みトリガが発生したことを示します。
DR（Data Renewal）ビット（ビット 1）［機能］ 本ビットは、予め IT0CR（Interrupt Timing 0 Control Register）へ指定した時刻における、予め DRCR（Data
Renewal Check Register）へ設定した検出ビットに対応する MB（Memory Block）のデータ遷移検出によって割込みトリガが発生したことを示します。
MR（Mail Receive）ビット（ビット 2）［機能］ 本ビットは、メール受信完了によって割込みトリガが発生したことを示します。
MSF（Mail Send Finish）ビット（ビット 3）［機能］ 本ビットは、メール送信（正常あるいはエラーに関わらず）終了によって割込みトリガが発生したことを示します。
MGNE（Member Group Not Equal）ビット（ビット 4）［機能］ 本ビットは、MGR ≠ MFR 判定結果によって割込みトリガが発生したことを示すビットです。
MGNC（Member Group Not Collect）ビット（ビット 5）［機能］ 本ビットは、“MGR ＞ MFR”の判定結果によって割込みトリガが発生したことを示します。
RC（Resize Complete）ビット（ビット 6）［機能］ 本ビットは、他の CUnet ステーションからのリサイズを受けたことにより自己ステーションのリサイズ完了による割込みトリガが発生したことを示します。

5 - 32

第５章 MEM モード時におけるレジスタリファレンス
RSTP（Run SToP）ビット（ビット 7）［機能］ 本ビットは、ネットワーク停止によって割込みトリガが発生したことを示します。
RSTR（Run STaRt）ビット（ビット 8）［機能］ 本ビットは、ランフェーズへ遷移したことによって割込みトリガが発生したことを示します。
MC（Member Change）ビット（ビット 9）［機能］ 本ビットは、MFR（Member Flag Register）の“1”であるビット数の増減によって割込みトリガが発生したことを示します。
LOK（Link group OK）ビット（ビット 10）［機能］ 本ビットは、“リンク OK”の判定結果によって割込みトリガが発生したことを示します。
LNG（Link group No Good）ビット（ビット 11）［機能］ 本ビットは、“リンク NG（No Good）”の判定結果によって割込みトリガが発生したことを示します。
BD（Break Detect）ビット（ビット 12）［機能］ 本ビットは、他の CUnet ステーションから送信されるブレークパケットを受信したことによって割込み
トリガが発生したことを示します。
RO（Resize Overlap）ビット（ビット 13）［機能］ 本ビットは、リサイズオーバラップが発生したことによって割込みトリガが発生したことを示すビットです。
PR（Ping Receive）ビット（ビット 14）［機能］ 本ビットは、他の CUnet ステーションからの PING 命令を受信したことによって割込みトリガが発生したことを示します。
JD（Jammer Detect）ビット（ビット 15）［機能］ 本ビットは、ジャマー検出によって割込みトリガが発生したことを示します。

5 - 33

MKY40 ユーザーズマニュアル

5.28

INT1SR（INTerrupt 1 Status Register）
32 ビットアドレス：460H（ビッグ & リトル）アドレス

16 ビットアドレス：462H（ビッグ）460H（リトル）

15

14

13

12

11

10

9

JD

PR

RO

BD

LNG

LOK

MC

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

8

7

6

RSTR RSTP

RC

5

4

3

2

1

0

MR

DR

ALM

0

0

0

0

R/W

R/W

R/W

R/W

MGNC MGNE MSF［機能説明］ #INT1 端子の割込みトリガ発生機能によって、割込みトリガが発生した割込み発生要因を示す
レジスタです。発生した割込み発生要因に対応するビットが“1”へ遷移します。ユーザシス
テムのプログラムは、本レジスタをリードすることにより、どの割込み発生要因によって割込
みがトリガされたのかを認識することができます。
#INT1 端子の出力レベルは、本レジスタのビットが全て“0”になると、Hi レベル出力を維持する状態へ戻ります。
本レジスタの“1”を示すビットを“0”へクリアするためには、対象のビットへ“1”をライトしてください（“0”をライトしても無視されます）。

●ビット説明ALM（ALarM）ビット～ JD（Jammer Detect）ビット（ビット 0 ～ 15）［機能］ 本ビットについては、“5.275.29

INT0SR”に記述された同ビットの説明を参照してください。

INT2SR（INTerrupt 2 Status Register）
32 ビットアドレス：464H（ビッグ & リトル）アドレス

16 ビットアドレス：466H（ビッグ）464H（リトル）

15

14

13

12

11

10

9

JD

PR

RO

BD

LNG

LOK

MC

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

8

7

6

RSTR RSTP

RC

5

4

3

2

1

0

MR

---

---

0

0

0

0

R/W

R/W

R

R

MGNC MGNE MSF［機能説明］ #INT2 端子の割込みトリガ発生機能によって、割込みトリガが発生した割込み発生要因を示す
レジスタです。発生した割込み発生要因に対応するビットが“1”へ遷移します。ユーザシス
テムのプログラムは、本レジスタをリードすることにより、どの割込み発生要因によって割込
みがトリガされたのかを認識することができます。
#INT2 端子の出力レベルは、本レジスタのビットが全て“0”になると Hi レベル出力を維持す
る状態へ戻ります。
本レジスタの“1”を示すビットを“0”へクリアするためには、対象のビットへ“1”をライトしてください（“0”をライトしても無視されます）。
●ビット説明MR（Mail Receive）～ JD（Jammer Detect）ビット（ビット 2 ～ 15）［機能］ 本ビットについては、“5.27

INT0SR”に記述された同ビットの説明を参照してください。

5 - 34

第５章 MEM モード時におけるレジスタリファレンス

5.30

IT0CR（Interrupt Timing 0 Control Register）
32 ビットアドレス：468H（ビッグ & リトル）アドレス

16 ビットアドレス：46AH（ビッグ）468H（リトル）

15

14

13

12

11

10

9

8

7

---

DR6

DR5

DR4

DR3

DR2

DR1

DR0

---

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

6

5

4

3

2

1

0

ALM6 ALM5 ALM4 ALM3 ALM2 ALM1 ALM0

［機能説明］ #INT0 端子の割込みトリガ発生機能における、DR（Data Renewal）割込みトリガ発生タイミン
グ、および ALM（ALarM）割込みトリガ発生タイミングのそれぞれを設定するレジスタです。
それぞれの割込みトリガは、設定値とステーションタイムが一致した時点に発生します。
●ビット説明ALM0 ～ 6（ALarM）ビット（ビット 0 ～ 6）［機能］ 本ビットへは、ALM（ALarM）の割込み発生要因による割込みトリガの発生タイミングを設定します。
本ビットへは、“0 ～ 127（00H ～ 7FH）”がライト可能です。しかし、CUnet におけるステーションタイ
ム値は、FSR（Final Station Register）に格納されている値に“2”を加算した値までです。したがって、この値を超える数値をライトすると、割込みトリガが発生しないため、不適切な値をライトしないでください。
DR0 ～ 6（Data Renewal）ビット（ビット 8 ～ 14）［機能］ 本ビットは、DR（Data Renewal）の割込み発生要因による割込みトリガの発生タイミングを設定するビットです。
本ビットへは、“0 ～ 127（00H ～ 7FH）”がライト可能です。しかし、CUnet におけるステーションタイ
ム値は、FSR（Final Station Register）に格納されている値に“2”を加算した値までです。したがって、この値を超える数値をライトすると、割込みトリガが発生しないため、不適切な値はライトしないでく
ださい。

5.31

IT1CR（Interrupt Timing 1 Control Register）
32 ビットアドレス：46CH（ビッグ & リトル）アドレス

16 ビットアドレス：46EH（ビッグ）46CH（リトル）

15

14

13

12

11

10

9

8

7

---

DR6

DR5

DR4

DR3

DR2

DR1

DR0

---

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R

R/W

R/W

R/W

R/W

R/W

R/W

R/W

ビット :

6

5

4

3

2

1

0

ALM6 ALM5 ALM4 ALM3 ALM2 ALM1 ALM0

［機能説明］ #INT1 端子の割込みトリガ発生機能における、DR（Data Renewal）割込みトリガ発生タイミン
グ、および ALM（ALarM）割込みトリガ発生タイミングのそれぞれを設定するレジスタです。
それぞれの割込みトリガは、設定値とステーションタイムが一致した時点に発生します。
●ビット説明ALM0 ～ 6（ALarM）ビット（ビット 0 ～ 6）、および DR0 ～ 6（Data Renewal）ビット（ビット 8 ～ 14）［機能］ 本ビットについては、“5.30

IT0CR”に記述された同ビットの説明を参照してください。

5 - 35

MKY40 ユーザーズマニュアル

5.32

CCTR（Care CounTer Register）
32 ビットアドレス：478H（ビッグ & リトル）アドレス

16 ビットアドレス：47AH（ビッグ）478H（リトル）

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

MCC
7

MCC
6

MCC
5

MCC
4

MCC
3

MCC
2

MCC
1

MCC
0

LCC
7

LCC
6

LCC
5

LCC
4

LCC
3

LCC
2

LCC
1

LCC
0

初期値 :

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R/W

R

R

R

R

R

R

R

R/W

ビット :

［機能説明］ LCARE 信号および MCARE 信号の発生回数が格納されるレジスタです。
●ビット説明LCC0 ～ 7（Link Care Counter）ビット（ビット 0 ～ 7）［機能］ 本ビットへは、LCARE 信号の発生回数が格納されます。
本ビットによって、LCARE 信号の発生回数（16 進数）がカウントされます。
発生回数は、“FFH”までカウントすると、“FFH”の値を維持します。
本ビットは、LCC0 ビット（ビット 0）へ“1”をライトすることにより、カウント値を“00H”へクリ
アできます。
MCC0 ～ 7（Member Care Counter）ビット（ビット 8 ～ 15）［機能］ 本ビットへは、MCARE 信号の発生回数が格納されます。
本ビットによって、MCARE 信号の発生回数（16 進数）がカウントされます。
発生回数は、“FFH”までカウントすると、“FFH”の値を維持します。
本ビットは、MCC0 ビット（ビット 8）へ“1”をライトすることにより、カウント値を“00H”へクリ
アできます。

5 - 36

第５章 MEM モード時におけるレジスタリファレンス

5.33

QCR（Query Control Register）
32 ビットアドレス：474H（ビッグ & リトル）

アドレス

474H（リトル）

16 ビットアドレス：476H（ビッグ）
15

14

13

12

---

---

---

TYP4 TYP3 TYP2 TYP1 TYP0 PING

初期値 :

0

0

0

0

0

0

0

0

R/W:

R

R

R

R

R

R

R

R

ビット :

11

10

9

8

7

6

5

4

3

2

1

0

TQ

TS5

TS4

TS3

TS2

TS1

TS0

0

0

0

0

0

0

0

0

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

［機能説明］ PING 機能および他の CUnet ステーションのモードを検出する機能（クエリ）をコントロール
するレジスタです。
●ビット説明TS0 ～ 5（Target Station）ビット（ビット 0 ～ 5）［機能］ 本ビットへは、PING およびクエリの対象とするステーションアドレスを設定します。
TQ（Try Query）ビット（ビット 6）［機能］ 本ビットは、クエリの実施を操作します。
本ビットへ“1”をライトすることによって、TS0 ～ TS5 ビットへ設定したステーションアドレスのCUnet ステーションに対してクエリを実施します。クエリ完了後に本ビットは“0”へリセットされます。
対象の CUnet ステーションが存在しない場合は、本ビットは“1”のままになります。数サイクル時間が経過しても本ビットが“0”へリセットされない場合は、本ビットへ“0”をライトしてクエリを終了させてください。
本ビットと PING ビットの両方が“1”となるデータのライトはプロテクトされます。
PING（PING）ビット（ビット 7）［機能］ 本ビットは、PING 命令の発行を操作するビットです。
本ビットへ“1”をライトすることにより、TS0 ～ TS5 ビットへ設定したステーションアドレスの CUnet
ステーションに対して PING 命令を送信します。送信完了後に本ビットは、“0”へ遷移します。
本ビットと、TQ ビットの両方が“1”となるデータのライトはプロテクトされます。
TYP0 ～ 4（station TYPe）ビット（ビット 8 ～ 12）［機能］ 本ビットへは、他の CUnet ステーションのモードを検出する機能（クエリ）が完了した時に、表 5-3 のタイプコードが設定されます。

表 5-3

クエリ完了によるタイプコード

ビット 8 ～ 12 へセットされるタイプコード

CUnet 専用 IC のモード

フレームオプションの状態

00H

MEM モード

001H

MEM モード

1

02H

IO モード

0

03H

IO モード1

04H

占有拡張により実態の無い
MEM モード---

05H ～ 1FH

メーカリザーブ

5 - 37

MKY40 ユーザーズマニュアル

5 - 38

第６章

IO モード時におけるハードウエア

本章は、MKY40 の IO モード時における端子配列や端子機能および入出力回路形式といったハードウエアについて記述します。

第６章 IO モード時におけるハードウエア

第６章

IO モード時におけるハードウエア

本章は、MKY40 の IO モード時における端子配列や端子機能および入出力回路形式といったハードウエアについて記述します。
IO モード時における端子配列を、図 6.1 に示します。

6-3

MKY40 ユーザーズマニュアル
表 6-1 に、IO モード時における端子機能を示します。
表 6-1

IO モード時における端子機能

端子名

端子番号

論理

I/O

MODE

2

正

I

MKY40 のモードを設定する入力端子です。
IO モード時においては、必ず Hi レベルに固定してください。

PING

7

正

O

他の CUnet ステーションから PING 命令を受信した時に Hi レベルになる、PING
機能の出力端子です。本端子はハードウエアリセットがアクティブになると、他の CUnet ステーションからの PING 命令に優先して Lo レベルを維持します。

O

IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io0 ～ Io31 端子のデータが、所定時間以内に更新されていることを通知する出力端子です。
本端子は、所定時間以内に更新されている場合に出力を Hi レベルに維持します。
本端子はハードウエアリセットがアクティブになると、Lo レベルを維持します。

I

本端子は、IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io16 ～Io31 端子を、特定のレベルへ強制する入力端子です。
本端子の入力が Lo レベルの時、“出力”に設定されている Io16 ～ Io31 端子の最終段ラッチが“0”へクリアされます。これにより“出力”に設定されている
Io16 ～ Io31 端子は、INV4 ～ 7 端子の設定に応じて Hi レベルまたは Lo レベルを出力します。

I

本端子は、IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io0 ～Io15 端子を、特定のレベルに強制する入力端子です。
本端子の入力が Lo レベルの時、“出力”に設定されている Io0 ～ Io15 端子の最終段ラッチが“0”にクリアされます。これにより“出力”に設定されている Io0～ Io15 端子は、INV0 ～ 3 端子の設定に応じて Hi レベルまたは Lo レベルを出力します。

I

本端子は、IO モードの MKY40 をフレームオプション設定する入力端子です。
本端子は通常、Hi レベルに固定してください。IO ステーションのみによって
CUnet を構築する場合であって、かつ本 IO モードの MKY40 をロングフレーム（LF）に設定する場合に限り、本端子は Lo レベルに固定してください。

DOA

#CLRH

#CLRL

#LFS

8

9

10

11

正

負

負

負

機

能

#DOHL

12

負

I

本端子は、IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io0 ～Io31 端子へ出力する対象のデータを、#DOSA0 ～ #DOSA5 端子によって選択されたメモリブロック（MB）の上位ビット（ビット 32 ～ 63）を選択するか、下位ビット（ビット 0 ～ 31）を選択するかを設定する入力端子です。
本端子が Hi レベルの時に下位ビットが、Lo レベルの時に上位ビットが選択されます。

INV0 ～
INV7

13 ～ 20

正I

Io0 ～ Io31 端子の内部論理と端子レベルの概念を反転設定する入力端子です。
本端子が Lo レベルの時は、内部論理が“1”の Io0 ～ Io31 端子は Hi レベルです。本端子が Hi レベルの時は、内部論理が“0”の Io0 ～ Io31 端子は Hi レベルです。

IOS0 ～
IOS2

21 ～ 23

正I

Io0 ～ Io31 端子を“入力”あるいは“出力”に設定する入力端子です。
本端子に入力する Hi レベルと Lo レベルの組み合わせによって、Io0 ～ Io31 端子の“入力”あるいは“出力”を設定します。

#RST

24

負

I

MKY40 のハードウエアリセット入力端子です。
電源“ON”直後から、あるいはユーザが意図的にハードウエアをリセットする
時に、Xi 端子の周波数の 10 クロック以上 Lo レベルを維持してください。通常は Hi レベルを維持してください。

#IOSWAP27

負I

IOS0 ～ IOS2 端子の設定によって決定される Io0 ～ Io31 端子の“入力”あるい
は“出力”の状態を、反転させる設定の入力端子です。
本端子が Hi レベルの時は、反転されません。
本端子が Lo レベルの時は、IOS0 ～ IOS2 端子の設定によって決定される Io0 ～Io31 端子の“入力”が“出力”へ、“出力”が“入力”へ反転します。

STB1

28

正

O

IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io0 ～ Io31 端子のデータが更新する時期を通知する出力端子です。本端子は通常 Lo レベルを出力し、データ更新時期に所定時間の Hi レベルを出力します。

Io0 ～ Io7
Io8 ～ Io15
Io16 ～ Io23
Io24 ～ Io31

29 ～ 3642 ～ 49
53 ～ 60
64 ～ 71

正/負

I/O

32 ビットの汎用入出力外部端子です。
正論理または負論理は、INV0 ～ INV7 端子の設定に依存します。
（つづく）

6-4

第６章 IO モード時におけるハードウエア
表 6-1
端子名

端子番号

論理

IO モード時における端子機能

I/O

機

（つづき）

能

STB2

41

正

O

IOS0 ～ IOS2 端子の設定によって“入力”に設定されている Io0 ～ Io31 端子のデータを内部へライトする時期を通知する出力端子です。本端子は通常 Lo レベルを出力し、データを内部へライトする時期に所定時間の Hi レベルを出力しま
す。

RXD

77

正

I

パケットを入力する端子です。レシーバの出力端子へ接続してください。

TXE

78

正

O

送信するパケットを出力する期間中、Hi レベルを出力する出力端子です。
ドライバのイネーブル入力端子へ接続してください。

TXD

79

正

O

送信するパケットを出力するを出力端子です。
ドライバのドライブ入力端子へ接続してください。

#SA0 ～#SA5

80 ～ 85

負I

ステーションアドレス（SA）を設定する入力端子です。MKY40 は、ハードウエ
アリセットアクティブ時に、本端子の反転状態を内部の BCR へライトします。
本端子は、IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io0 ～Io31 端子へ出力する対象のメモリブロック（MB）を選択する入力端子です。
選択する MB 番号（00H ～ 3FH）を、6 ビット負論理のバイナリ値（3FH ～ 00H）
によって設定してください。

#DOSA0 ～#DOSA586 ～ 91

負

I

#MON

92

負

O

他の CUnet ステーションと安定的にリンクが成立している間 Lo レベルを出力す
る、LED 点灯用の出力端子です。

DONA

93

正

O

IOS0 ～ IOS2 端子の設定によって“出力”に設定されている Io0 ～ Io31 端子のデータが、所定時間以内に更新されていないことを通知する出力端子です。
本端子は、所定時間以内に更新されていない場合、出力を Hi レベルに維持します（本端子は、DOA 端子の反転出力です。DOA 端子が Hi レベルの時に本端子はLo レベルを、DOA 端子が Lo レベルの時に本端子は Hi レベルを出力します）。
本端子はハードウエアリセットがアクティブになると、Hi レベルを維持します。

EXC

95

正

I

転送レートが外部クロックに依存する際に使用するクロック入力端子です。転送
レートは、供給周波数の“1/4”です。供給可能な周波数は 12.5MHz（最大）です。
本端子を使用しない時は、Hi レベルまたは Lo レベルに固定してください。

BPS0
BPS1

96
97

正

I

転送レートを設定する入力端子です。MKY40 は、ハードウエアリセットアクティブ時に、本端子の状態を内部の BCR へライトします。

Xo

98

正

O

発振子の接続端子です。

Xi

99

正

I

発振子もしくは生成済みのクロックを接続する端子です。

VDD

26、37
50、61
76、100------電源端子。5.0V 供給。

GND

1、25
38 ～ 4051、6272 ～ 75------

電源端子。0V へ接続。

N.C.

3 ～ 6、
52、63
94

---

O

本端子は、機能を持たない出力端子です。必ず開放にしてください。

注記：先頭に“#”が付いている端子は、負論理（Lo アクティブ）を示します。

6-5

MKY40 ユーザーズマニュアル
表 6-2 に、IO モード時における電気的定格を示します。
表 6-2

IO モード時における電気的定格

No

I/O

名称

Type

No

I/O

GND

--

26

--

VDD

--

27

I

#IOSWAP

B

名称

Type

No

（# マークは負論理）

I/O

名称

Type

No

I/O

51

--

GND

--

76

--

VDD

--

52

O

N.C.

E

77

I

RXD

D

名称

Type

1

--

2

I

3

O

モード
N.C.

A
E

28

O

STB1

E

53

I/O

Io16

G

78

O

TXE

E

4

O

N.C.

E

29

I/O

Io0

G

54

I/O

Io17

G

79

O

TXD

E

5

O

N.C.

E

30

I/O

Io1

G

55

I/O

Io18

G

80

I

#SA0

C

6

O

N.C.

E

31

I/O

Io2

G

56

I/O

Io19

G

81

I

#SA1

C

7

O

PING

E

32

I/O

Io3

G

57

I/O

Io20

G

82

I

#SA2

C

8

O

DOA

E

33

I/O

Io4

G

58

I/O

Io21

G

83

I

#SA3

C

9

I

#CLRH

C

34

I/O

Io5

G

59

I/O

Io22

G

84

I

#SA4

C

10

I

#CLRL

C

35

I/O

Io6

G

60

I/O

Io23

G

85

I

#SA5

C

11

I

#LFS

B

36

I/O

Io7

G

61

--

VDD

--

86

I

#DOSA0

C

12

I

#DOHL

B

37

--

VDD

--

62

--

GND

--

87

I

#DOSA1

C

13

I

INV0

B

38

--

GND

--

63

O

N.C.

E

88

I

#DOSA2

C

14

I

INV1

B

39

--

GND

--

64

I/O

Io24

G

89

I

#DOSA3

C

15

I

INV2

B

40

I

GND

B

65

I/O

Io25

G

90

I

#DOSA4

C

16

I

INV3

B

41

O

STB2

E

66

I/O

Io26

G

91

I

#DOSA5

C

17

I

INV4

B

42

I/O

Io8

G

67

I/O

Io27

G

92

O

#MON

F

18

I

INV5

B

43

I/O

Io9

G

68

I/O

Io28

G

93

O

DONA

F

19

I

INV6

B

44

I/O

Io10

G

69

I/O

Io29

G

94

O

N.C.

F

20

I

INV7

B

45

I/O

Io11

G

70

I/O

Io30

G

95

I

EXC

D

21

I

IOS0

B

46

I/O

Io12

G

71

I/O

Io31

G

96

I

BPS0

C

22

I

IOS1

B

47

I/O

Io13

G

72

--

GND

--

97

I

BPS1

C

23

I

IOS2

B

48

I/O

Io14

G

73

--

GND

--

98

O

Xo

--

24

I

#RST

D

49

I/O

Io15

G

74

--

GND

--

99

I

Xi

--

25

--

GND

--

50

--

VDD

--

75

--

GND

--

100

--

VDD

--

6-6

第６章 IO モード時におけるハードウエア
図 6.2 に、IO モード時における端子の電気的特性を示します。

6-7

MKY40 ユーザーズマニュアル

6-8

MKY40 ユーザーズマニュアル

6-9

第７章

IO モード時における動作と接続

本章は IO モードに設定された MKY40 の動作と接続について記述します。本章の理解に先駆けて、“CUnet導入ガイド”および“第 1 章

MKY40 の位置付けと特徴”を必ずお読みください。

7.1 IO モード時における MKY40 の内部構成 .......................................7-4
7.2 IO モードの動作 ..............................................................................7-4
7.3 IO モード時における接続 ..............................................................7-10
7.4 フェーズ遷移への対応...................................................................7-21
7.5 I/O ステーションのみによる構成 ..................................................7-24

第７章 IO モード時における動作と接続

第７章

IO モード時における動作と接続

本章は、IO モードに設定された MKY40 の動作と接続について記述します。本章の理解に先駆けて、“CUnet導入ガイド” および“第 1 章

MKY40 の位置付けと特徴” を必ずお読みください。

IO モード時においては、MKY40 の MODE 端子（端子 2）を、電源の VDD（Hi レベル）へ必ず接続してください。また、複数の VDD 端子（端子 26、37、50、61、76、100）の全てを必ず電源の 5.0V へ、複数のGND 端子（端子 1、25、38、39、40、51、62、72、73、74、75）の全てを必ず電源の 0V へ接続し、近接す
る VDD 端子と GND 端子間に 10V/0.1μF（104）以上のコンデンサも接続してください。NC（No Conect）端子（端子 3 ～ 6、52、63、94）は開放にしてください。

MKY40 の端子 40 は、MEM モード時においては機能を持った入力端子ですが、IO モード時においては機能を持たない入力端子です。必ず GND へ接続してください。

7-3

MKY40 ユーザーズマニュアル

7.1

IO モード時における MKY40 の内部構成

IO モードの MKY40 は、CUnet 専用 IC コアの他に、32 ビットの内部入力端子（Di0 ～ Di31）および 32 ビットの内部出力端子（Do0 ～ Do31）を装備しています。また、32 ビットの内部入力端子（Di0 ～ Di31）および 32 ビットの内部出力端子（Do0 ～ Do31）は、マルチセレクタによって汎用入出力外部端子（Io0 ～ Io31）と接続されています（図 7.1 参照）。

“付録 2 IO モード時における内部等価ブロック図”に、回路図形式の図を示します。

7.2

IO モードの動作

本節は、IO モード時における MKY40 の動作について記述します。
IO モードの MKY40 は、#SA0 ～ #SA5 端子へユーザが入力する Hi または Lo レベルの組合せによって SA（Station Address）を設定することが義務付けられており、SA に対応する 1 つの MB（メモリブロック）を占
有します。

7-4

第７章 IO モード時における動作と接続
7.2.1

内部入力端子データの送信動作

IO モード時における MKY40 は、以下の動作によって内部入力端子（Di0 ～ Di31）のデータを他の CUnet ス
テーションのグローバルメモリ（GM：Global Memory）へ送信します（図 7.1 参照）。
① IO モードにおける MKY40 は、SA（Station Address）によって決定するパケット送信時期の先頭時点において、STB2（入力更新ストローブ）を発生します。
② IO モードにおける MKY40 は、STB2 信号によって、内部入力端子（Di0 ～ Di31）のデータをサンプ
ルし、サンプリングされたデータは占有するメモリブロックの下位 32 ビットへ配置されます。
③ 占有する MB（メモリブロック）の上位 32 ビットのデータには、各設定端子の状態が埋め込まれます。
④ CUnet プロトコルによって、全ての CUnet ステーションのグローバルメモリへ IO モードの MKY40 が占有する MB（メモリブロック）の最新データ（上記②と③のデータ）が送信されます。
なお、STB2 信号は、外部端子へも出力されているため、ユーザが入力のサンプル時期を認識することが可
能です。

7.2.2

内部出力端子のデータ更新動作

IO モード時における MKY40 は、以下の動作によって、他の CUnet ステーションが占有している MB（メモリブロック）のデータを内部出力端子（Do0 ～ Do31）のデータとして更新します（図 7.1 参照）。
① IO モードにおける MKY40 は、他の CUnet ステーションから送信されたパケットを受信して MB（メモリブロック）のデータを更新する際に、受信ストローブ信号を発生します。
② この際に、受信した MB（メモリブロック）の更新用受信データ（64 ビット）は、#DOHL 端子へ入力するレベル（Hi または Lo）によって上位 32 ビットあるいは下位 32 ビットのいずれかが 2 つの 16
ビットラッチへ入力されます。
③ #DOSA0 ～ #DOSA5 端子へユーザが入力する Hi または Lo レベルの組合せによって MB（メモリブロック）が選択されています。受信したパケットがこの MB（メモリブロック）のデータである場合、受信ストローブ信号から STB1（出力更新ストローブ）信号を発生します。この STB1 信号によって2 つの 16 ビットラッチを駆動し、内部出力端子（Do0 ～ Do31）のデータを更新します。
④ 内部出力端子（Do0 ～ Do31）のデータの下位 16 ビットは、#CLRL 端子へユーザが Lo レベルを入力することにより、上記③の動作に優先して、Lo レベルへ強制クリアすることができます。
⑤ 内部出力端子（Do0 ～ Do31）のデータの上位 16 ビットは、#CLRH 端子へユーザが Lo レベルを入力することにより、上記③の動作に優先して、Lo レベルへ強制クリアすることができます。
⑥ 内部出力端子（Do0 ～ Do31）のデータは、ハードウエアリセットがアクティブになると、上記③の動作に優先して、Lo レベルへクリアされます。
なお、STB1 信号は、外部端子へも出力されているため、ユーザが出力の更新時期を認識することが可能です。

7-5

MKY40 ユーザーズマニュアル
7.2.3

汎用入出力外部端子（Io0 ～ Io31）とマルチセレクタの動作

汎用入出力外部端子（Io0 ～ Io31）は、32 ビットの内部入力端子（Di0 ～ Di31）あるいは 32 ビットの内部
出力端子（Do0 ～ Do31）へマルチセレクタによって接続されます（図 7.1 参照）。
マルチセレクタは、IOS0 ～ IOS2 端子、#IOSWAP 端子、INV0 ～ INV7 端子へユーザが入力する Hi またはLo レベルの組合せによって機能します。図 7.2 に、1 本の Io 端子に対応するセレクタ内部構成を示します。
マルチセレクタは、図 7.2 の構成のセレクタを 32 回路装備しています。

IOS0 ～ IOS2 は、汎用入出力外部端子（Io0 ～ Io31）を“入力”とするか“出力”とするかを選択する入力端子です。#IOSWAP は、IOS0 ～ IOS2 によって決定される入出力を反転させる入力端子です。IOS0 ～ IOS2
および #IOSWAP による入出力の選択を、表 7-2 に示します。
INV0 ～ INV7 は、内部論理と汎用入出力外部端子（Io0 ～ Io31）レベルの論理の関係を設定する入力端子です。例えば、INV0 端子が Lo レベルの時、Io0 ～ Io3 端子に対応する内部論理“1”が端子の Hi レベルであり、内部論理“0”が端子の Lo レベルです。INV0 端子が Hi レベルの時は、Io0 ～ Io3 端子に対応する内部
論理“1”が端子の Lo レベルであり、内部論理“0”が端子の Hi レベルです。
INV0 ～ INV7 に対応する汎用入出力外部端子（Io0 ～ Io31）を、表 7-1 に示します。

表 7-1

INV0 ～ INV7 に対応する汎用入出力外部端子
INV 端子名対応する汎用入出力外部端子

INV0

Io0 ～ Io3

INV1

Io4 ～ Io7

INV2

Io8 ～ Io11

INV3

Io12 ～ Io15

INV4

Io16 ～ Io19

INV5

Io20 ～ Io23

INV6

Io24 ～ Io27

INV7

Io28 ～ Io31

7-6

第７章 IO モード時における動作と接続

表 7-2

汎用入出力外部端子の入出力と接続先#IOSWAP 端子が Hi レベルの時
端子名#IOSWAP 端子が Lo レベルの時

設定レベル

端子名

設定レベル

IOS2

Lo

Lo

Lo

Lo

Hi

Hi

Hi

Hi

IOS2

Lo

Lo

Lo

Lo

Hi

Hi

Hi

Hi

IOS1

Lo

Lo

Hi

Hi

Lo

Lo

Hi

Hi

IOS1

Lo

Lo

Hi

Hi

Lo

Lo

Hi

Hi

IOS0

Lo

Hi

Lo

Hi

Lo

Hi

Lo

Hi

IOS0

Lo

Hi

Lo

Hi

Lo

Hi

Lo

Hi

端子名

入出力

端子名

入出力

Io0

Di0

Di0

Di0

Di0

Di0

Di0

Di0

Do0

Io0

Do0

Do0

Do0

Do0

Do0

Do0

Do0

Di0

Io1

Di1

Di1

Di1

Di1

Di1

Di1

Di1

Do1

Io1

Do1

Do1

Do1

Do1

Do1

Do1

Do1

Di1

Io2

Di2

Di2

Di2

Di2

Di2

Di2

Di2

Do2

Io2

Do2

Do2

Do2

Do2

Do2

Do2

Do2

Di2

Io3

Di3

Di3

Di3

Di3

Di3

Di3

Di3

Do3

Io3

Do3

Do3

Do3

Do3

Do3

Do3

Do3

Di3

Io4

Di4

Di4

Di4

Di4

Di4

Di4

Di4

Do4

Io4

Do4

Do4

Do4

Do4

Do4

Do4

Do4

Di4

Io5

Di5

Di5

Di5

Di5

Di5

Di5

Di5

Do5

Io5

Do5

Do5

Do5

Do5

Do5

Do5

Do5

Di5

Io6

Di6

Di6

Di6

Di6

Di6

Di6

Di6

Do6

Io6

Do6

Do6

Do6

Do6

Do6

Do6

Do6

Di6

Io7

Di7

Di7

Di7

Di7

Di7

Di7

Di7

Do7

Io7

Do7

Do7

Do7

Do7

Do7

Do7

Do7

Di7

Io8

Di8

Di8

Di8

Di8

Di8

Di8

Do8

Do8

Io8

Do8

Do8

Do8

Do8

Do8

Do8

Di8

Di8

Io9

Di9

Di9

Di9

Di9

Di9

Di9

Do9

Do9

Io9

Do9

Do9

Do9

Do9

Do9

Do9

Di9

Di9

Io19

Di10

Di10

Di10

Di10

Di10

Di10

Do10

Do10

Io19

Do10

Do10

Do10

Do10

Do10

Do10

Di10

Di10

Io11

Di11

Di11

Di11

Di11

Di11

Di11

Do11

Do11

Io11

Do11

Do11

Do11

Do11

Do11

Do11

Di11

Di11

Io12

Di12

Di12

Di12

Di12

Di12

Do12

Do12

Do12

Io12

Do12

Do12

Do12

Do12

Do12

Di12

Di12

Di12

Io13

Di13

Di13

Di13

Di13

Di13

Do13

Do13

Do13

Io13

Do13

Do13

Do13

Do13

Do13

Di13

Di13

Di13

Io14

Di14

Di14

Di14

Di14

Di14

Do14

Do14

Do14

Io14

Do14

Do14

Do14

Do14

Do14

Di14

Di14

Di14

Io15

Di15

Di15

Di15

Di15

Di15

Do15

Do15

Do15

Io15

Do15

Do15

Do15

Do15

Do15

Di15

Di15

Di15

Io16

Di16

Di16

Di16

Di16

Do16

Do16

Do16

Do16

Io16

Do16

Do16

Do16

Do16

Di16

Di16

Di16

Di16

Io17

Di17

Di17

Di17

Di17

Do17

Do17

Do17

Do17

Io17

Do17

Do17

Do17

Do17

Di17

Di17

Di17

Di17

Io18

Di18

Di18

Di18

Di18

Do18

Do18

Do18

Do18

Io18

Do18

Do18

Do18

Do18

Di18

Di18

Di18

Di18

Io19

D19

D19

D19

D19

Do19

Do19

Do19

Do19

Io19

Do19

Do19

Do19

Do19

D19

D19

D19

D19

Io20

Di20

Di20

Di20

Do20

Do20

Do20

Do20

Do20

Io20

Do20

Do20

Do20

Di20

Di20

Di20

Di20

Di20

Io21

Di21

Di21

Di21

Do21

Do21

Do21

Do21

Do21

Io21

Do21

Do21

Do21

Di21

Di21

Di21

Di21

Di21

Io22

Di22

Di22

Di22

Do22

Do22

Do22

Do22

Do22

Io22

Do22

Do22

Do22

Di22

Di22

Di22

Di22

Di22

Io23

Di23

Di23

Di23

Do23

Do23

Do23

Do23

Do23

Io23

Do23

Do23

Do23

Di23

Di23

Di23

Di23

Di23

Io24

Di24

Di24

Do24

Do24

Do24

Do24

Do24

Do24

Io24

Do24

Do24

Di24

Di24

Di24

Di24

Di24

Di24

Io25

Di25

Di25

Do25

Do25

Do25

Do25

Do25

Do25

Io25

Do25

Do25

Di25

Di25

Di25

Di25

Di25

Di25

Io26

Di26

Di26

Do26

Do26

Do26

Do26

Do26

Do26

Io26

Do26

Do26

Di26

Di26

Di26

Di26

Di26

Di26

Io27

Di27

Di27

Do27

Do27

Do27

Do27

Do27

Do27

Io27

Do27

Do27

Di27

Di27

Di27

Di27

Di27

Di27

Io28

Di28

Do28

Do28

Do28

Do28

Do28

Do28

Do28

Io28

Do28

Di28

Di28

Di28

Di28

Di28

Di28

Di28

Io29

Di29

Do29

Do29

Do29

Do29

Do29

Do29

Do29

Io29

Do29

Di29

Di29

Di29

Di29

Di29

Di29

Di29

Io30

Di30

Do30

Do30

Do30

Do30

Do30

Do30

Do30

Io30

Do30

Di30

Di30

Di30

Di30

Di30

Di30

Di30

Io31

Di31

Do31

Do31

Do31

Do31

Do31

Do31

Do31

Io31

Do31

Di31

Di31

Di31

Di31

Di31

Di31

Di31

表の“Di xx”は、“入力”を示します。

表の“Do xx”は、“出力”を示します。

7-7

MKY40 ユーザーズマニュアル
7.2.4

内部出力端子へ出力するデータの選択

内部出力端子へ出力するデータは、#DOSA0 ～ #DOSA5 端子と #DOHL 端子によって選択してください。
図 7.3 に、端子の設定によって選択されるデータの概念を示します。内部出力端子のデータは、#DOSA0 ～#DOSA5 端子の設定と一致する CUnet ステーションからのパケットを受信した時に更新されます（“7.2.2
内部出力端子のデータ更新動作”参照）。

ハードウエアリセット後から、#DOSA0 ～ #DOSA5 端子の設定と一致する CUnet ステーション
からのパケットを受信するまでは、内部出力端子（Do0 ～ Do31）は Lo レベルです。なお #DOSA0～ #DOSA5 端子の設定と一致する CUnet ステーションがネットワークへ接続されていない場合
は出力は更新されません。

7-8

第７章 IO モード時における動作と接続
7.2.5

占有メモリブロックのデータ構成#SA0 ～ #SA5 端子によって設定された IO モードの MKY40 が占有する MB（メモリブロック）へ、以下のデータが埋め込まれます（表 7-3 参照）。
① ビット 0 ～ 31：内部入力端子（Di0 ～ Di31）のデータ② ビット 32 ～ 34：IOS0 ～ IOS2 端子の設定③ ビット 35：#IOSWAP 端子の設定④ ビット 36 ～ 38：常に“0”⑤ ビット 39：#LFS 端子の設定⑥ ビット 40：#DOHL 端子の設定⑦ ビット 41 ～ 46：#DOSA0 ～ #DOSA5 端子の設定⑧ ビット 47：常に“0”⑨ ビット 48 ～ 55：INV0 ～ INV7 端子の設定⑩ ビット 56 ～ 63：常に“0”上記①の内部入力端子のデータが格納されるビット 0 ～ 31 は、対応する汎用入出力外部端子（Io0 ～ Io31）
が“入力”となっていない場合（“出力”に設定されているビット）は、“0”になります（図 7.2 参照）。
上記の③、⑤、⑥、⑦は、負論理の入力端子ですが、反転された正論理の設定状態が MB（メモリブロック）のビットへ埋め込まれます。
例として、ビット 35 は、#IOSWAP 端子が Lo レベルの時に“1”、Hi レベルの時に“0”になります（このことから表 7-3 は、# マークが付記されていません）。
IO モードの MKY40 が占有する MB（メモリブロック）のデータは、ネットワークへ接続された他の全てのCUnet ステーションへ送信されます。
これにより、ネットワークへ接続された他の全ての CUnet ステーションは、内部入力端子（Di0 ～ Di31）のデータ以外に、端子の設定状態も認識することができます。
表 7-3

占有 MB（メモリブロック）のデータ構成

7-9

MKY40 ユーザーズマニュアル

7.3

IO モード時における接続

本節は、IO モードに設定された MKY40 の接続について記述します。
表 7-4 に示す項目や端子の接続は、MEM モードと同一です。
表 7-4 の項目に示された接続については、MEM モードの記述を参照してください。
表 7-4

MEM モードと同一の接続

項目

MEM モードにおける記述項

関係端子

駆動クロックの接続“3.1 駆動クロック”

Xi、Xo
TXD、#RST

ハードウエアリセット“3.2 ハードウエアリセット”

Xi、#RST

ネットワークインターフェースの接続“3.3 ネットワークインターフェースの接続”

RXD、TXE
TXD

転送レートの設定“3.4 転送レートの設定”

BPS1、BPS0
EXC

通信ケーブル長の目安“3.5 通信ケーブル長の目安”---

IO モードの MKY40 を利用するにあたっては、表 7-4 の項目に加えて以下の端子を接続してください。
① #SA0 ～ #SA5：Station Address0 ～ 5 端子（端子 80 ～ 85）② #DOSA0 ～ #DOSA5：Data Out Sation Address0 ～ 5 端子（端子 86 ～ 91）③ #DOHL：Data Out Hi or Lo 端子（端子 12）④ IOS0 ～ IOS2：IO Select0 ～ 2 端子（端子 21 ～ 23）⑤ #IOSWAP 端子（端子 27）⑥ INV0 ～ INV7：INVert0 ～ 7 端子（端子 13 ～ 20）⑦ #LFS：Long Frame Select 端子（端子 11）⑧ Io0 ～ Io31：汎用入出力外部端子（端子 29 ～ 36、42 ～ 49、53 ～ 60、64 ～ 71）
ユーザシステムの回路設計者は、以下の端子を利用することにより、汎用入出力外部端子（Io0 ～ Io31）のデータをより詳細に制御したり、IO モードの MKY40 の動作状態を表示させることができます。
① STB1：STroBe 1 端子（端子 28）② STB2：STroBe 2 端子（端子 41）③ DOA：Data Out Available 端子（端子 8）④ DONA：Data Out Not Available 端子（端子 93）⑤ #CLRH 端子（端子 9）⑥ #CLRL 端子（端子 10）⑦ #MON 端子（端子 92）⑧ PING 端子（端子 7）#CLRH 端子および #CLRL 端子を利用しない場合は、必ず未使用処理（Hi レベルに固定）してください。

7 - 10

第７章 IO モード時における動作と接続
7.3.1

ステーションアドレスの設定（#SA）

ステーションアドレス（SA:Station Address）を、#SA0 ～ #SA5 端子（端子 80 ～ 85）へ入力する Hi レベルを“0”、Lo レベルを“1”とした 16 進数（Binary）の“00H ～ 3FH（0 番～ 63 番）”によって設定してください。最上位ビットは #SA5（端子 85）です。#SA0 ～ #SA5 端子は、内部プルアップされた負論理の入力端子です（図 7.4 参照）。
MKY40 は、ハードウエアリセットがアクティブの時に、この端子の値を、内部の BCR（Basic Control Register）
へライトします。よってハードウエアリセットがアクティブでない時にこの端子の設定を変更してもステー
ションアドレス（Station Address）は変わりません。IO モードの MKY40 は、占有幅（OWN width）の設定
端子を装備しておりません。#SA0 ～ #SA5 端子によって設定された対象の MB（メモリブロック）1 つを占有します。

IO モードの MKY40 は、1 つの MB（メモリブロック）に占有エリアが特定されます。
1 つのネットワークへ接続された全ての CUnet 専用 IC に、同一の SA 値が設定されていてはいけません。また占有エリアの拡張設定（MEM モード）によって、占有エリアが重複することも許されません。

7 - 11

MKY40 ユーザーズマニュアル
7.3.2

内部出力端子へ出力するデータの選択（#DOSA0 ～ #DOSA5、#DOHL）

内部出力端子（Do0 ～ Do31）へ出力するデータの対象となる MB（メモリブロック）および上位／下位ビッ
トを、#DOSA0 ～ #DOSA5 端子（端子 86 ～ 91）と #DOHL：Data Out Hi or Lo 端子（端子 12）へ入力する
Hi または Lo レベルの組合せによって選択してください。
#DOSA0 ～ #DOSA5 端子は、内部プルアップされた負論理の入力端子です。
MB（メモリブロック）は、#DOSA0 ～ #DOSA5 端子に入力する Hi レベルを“0”、Lo レベルを“1”とした
16 進数の“00H ～ 3FH（0 ～ 63）”によって選択します。最上位ビットは #DOSA5（端子 91）です。
MB（メモリブロック）の上位 / 下位ビットは、#DOHL 端子へ入力する Hi または Lo レベルによって選択されます（図 7.5、図 7.1 および図 7.3 参照）。

#DOSA0 ～ #DOSA5 端子および #DOHL 端子の設定状態は（ハードウエアリセットがアクティブの時に内部に取り込まれるなどの規定が無く）、常に変更が可能です。このためユーザシステム
において意図してこれらを変更する場合以外は、端子の設定状態が遷移しないようお客様ご自身によって配慮してください。

7 - 12

第７章 IO モード時における動作と接続
7.3.3

汎用入出力外部端子の入出力設定（IOS0 ～ IOS2、#IOSWAP）

32 本の汎用入出力外部端子（Io0 ～ Io31）（端子 29 ～ 36、42 ～ 49、53 ～ 60、64 ～ 71）の入出力を、#IOSWAP
端子（端子 27）と IOS0 ～ IOS2 端子（端子 21 ～ 23）へ入力する Hi または Lo レベルの組合せによって設定してください（図 7.6、図 7.1 および図 7.2、表 7-2 参照）。

#IOSWAP 端子は、通常 Hi レベルに設定してください。#IOSWAP 端子は、“7.5 I/O ステーショ
ンのみによる構成”に記述されるような、特殊な I/O ステーションを構成する際に限って Lo レベルに設定してください。
IO モードの MKY40 は、稼動中に #IOSWAP 端子および IOS0 ～ IOS2 端子の設定を変更した場
合、汎用入出力外部端子（Io0 ～ Io31）の入出力が遷移します。この場合、稼動中の汎用入出力
外部端子（Io0 ～ Io31）の入出力遷移時間は、接続環境（負荷容量など）により変動します。さらに出力レベルは稼動状態に依存します。したがって、稼動中における #IOSWAP 端子およびIOS0 ～ IOS2 端子の設定変更を、弊社は推奨しておりません。
稼動中にユーザが意図して #IOSWAP 端子および IOS0 ～ IOS2 端子の設定を変更する場合は、（汎用入出力外部端子の入出力遷移や、出力端子の電気的な衝突や競合が発生しないようにするなど）、問題が発生しないようお客様ご自身によって配慮してください。

7 - 13

MKY40 ユーザーズマニュアル
7.3.4

汎用入出力外部端子の論理設定（INV0 ～ INV7）

32 本の汎用入出力外部端子（Io0 ～ Io31）の論理を、INV0 ～ INV7 端子（端子 13 ～ 20） へ入力する Hi または Lo レベルによって設定してください（図 7.7、図 7.1 および図 7.2、表 7-1 および表 7-2 参照）。

IO モードの MKY40 は、稼動中に INV0 ～ INV7 端子の設定を変更した場合、汎用入出力外部端子（Io0 ～ Io31）の論理が遷移します。この場合、稼動中の汎用入出力外部端子（Io0 ～ Io31）の論理遷移時間は、接続環境（負荷容量など）により変動します。さらに出力レベルは稼動状態に依存します。したがって、稼動中における INV0 ～ INV7 端子の設定変更を、弊社は推奨しておりません。
稼動中にユーザが意図して INV0 ～ INV7 端子の設定を変更する場合に、問題が発生しないよう
お客様ご自身によって配慮してください。

7 - 14

第７章 IO モード時における動作と接続
7.3.5

フレームオプションの設定（#LFS）

IO モード時における MKY40 は、フレームオプションを設定する #LFS：Long Frame Select 端子（端子 11）を装備しています。通常、#LFS 端子は Hi レベルに固定してください。
#LFS 端子は、“7.5.3

LFS（Long Frame Select）端子の利用［HUB 対応］”に記述される、I/O ステーショ

ンのみによって CUnet を構成するユーザシステムの時に利用してください。
MKY40 は、CUnet プロトコルに定められるフレームオプションに対応しています。フレームオプションは、
フレーム長定数（LOF）が“256”となるオプション機能です。フレームオプションによって、CUnet のネットワーク内に最大２段の HUB（通信ケーブル分岐ユニット）を挿入することが可能です。ネットワーク内に HUB（通信ケーブル分岐ユニット）を挿入した CUnet は、ネットワーク敷設の自由度が高まることや通信ケーブルの総延長を長くできることなどから、適用可能なアプリケーションを拡張できます（HUB-IC（MKY02 など）の“ユーザーズマニュアル”参照）。
I/O ステーションのみによって構成された CUnet においてフレームオプションをセットする場合は、ネット
ワークへ接続されるいずれか 1 つ以上の I/O ステーションの #LFS 端子を Lo レベルに固定してください。これにより、ネットワークへ接続された全ての CUnet ステーションがネットワークの稼動によってフレームオ
プション状態に設定されます。またフレームオプションがセットされ稼動しているネットワークへ後から接続（あるいは電源投入）された CUnet ステーションもフレームオプションが設定されます。
フレーム長定数（LOF：Length Of Frame）が“256”のサイクルタイムは、“4.1.6“付録 1ム”に記述された式 4.1 および式 4.2 から、CUnet のサイクルタイ

サイクルタイム一覧”に示される、フレームオプショ

ン（LF=1）欄の値です。

一旦フレームオプションを設定したシステムがフレームオプションを解除したい場合は、シス
テム内の全ての CUnet専用ICへハードウエアリセットがアクティブとなる操作を必要とします。
この場合に、I/O ステーションの #LFS 端子は Hi レベルを保っていなければなりません。
MEM モードの MKY40 によって構成された MEM ステーションが 1 つ以上存在するシステムにおいては、I/O ステーションの #LFS 端子を Hi レベルに設定し、“4.4.10 フレームオプション［HUB 対応］”の記述に従ってフレームオプションを利用することを推奨します。

7.3.6

汎用入出力外部端子の接続

汎用入出力外部端子（Io0 ～ Io31：端子 29 ～ 36、42 ～ 49、53 ～ 60、64 ～ 71）へ、ユーザ回路が必要とす
る信号を接続してください。ユーザ回路への信号接続は、適切なレベルが保たれるようにお客様ご自身が配慮してください（“第 6 章

IO モード時におけるハードウエア”参照）。

使用しない汎用入出力外部端子は“出力”に設定して開放するか、あるいは“入力”に設定して適切な値のプルアップ抵抗またはプルダウン抵抗を接続することによって Hi または Lo レベルを確保し、端子が開放とならないようにしてください。

7 - 15

MKY40 ユーザーズマニュアル
7.3.7

タイミング通知信号の利用（STB1、STB2）

IO モード時における MKY40 は、“出力”に設定されている汎用入出力外部端子（Io0 ～ Io31）のデータを更新する際に、STB1：STroBe 1 端子（端子 28）から出力更新ストローブ信号を出力します（図 7.1 および“7.2.2

内部出力端子のデータ更新動作”参照）。STB1 端子は通常 Lo レベルを維持し、出力更新時期に“出力”に設定されている汎用入出力外部端子（Io0 ～ Io31）の“2 × TBPS”時間 Hi レベルを出力します。
データ更新は、STB1 端子から Hi レベルのパルスが出力されている期間中に実行されます（“8.2.3.1
STB1、STB2 とデータ入出力タイミング”参照）。
IO モード時における MKY40 は、“入力”に設定されている汎用入出力外部端子（Io0 ～ Io31）からデータをサンプルする際に、STB2：STroBe 2 端子（端子 41）から入力更新ストローブ信号を出力します（図 7.1 および“7.2.1 内部入力端子データの送信動作”参照）。STB2 端子は通常 Lo レベルを維持し、入力更新時期に“入力”に設定されている汎用入出力外部端子（Io0 ～ Io31）のサ“2 × TBPS”時間 Hi レベルを出力します。
ンプルは、STB2 端子から Hi レベルのパルスが出力されている期間の終了時期に実行されます（“8.2.3.1
STB1、STB2 とデータ入出力タイミング”参照）。
STB1 および STB2 端子は、ユーザシステムが外部に付加回路を増設する場合に利用してください。
この端子を使用しない時は、開放にしてください。

7.3.8

汎用入出力外部端子の出力有効性通知信号の利用（DOA）

IO モード時における MKY40 は、汎用入出力外部端子の出力有効性通知信号を出力する端子として、DOA：
Data Out Available 端子（端子 8）を装備しています。DOA 端子は、STB1（出力更新ストローブ）の発生によって Hi レベルへ遷移し、その後 16 サイクルタイムの時間内に STB1（出力更新ストローブ）が発生しなかった場合に Lo レベルへ遷移する機能を持っています。
ユーザシステムは、DOA 端子を利用することによって、DOA 端子の出力が Hi レベルの期間中は汎用入出力外部端子の内の“出力”に設定されている端子のデータが 16 サイクルタイム以内に更新されていることを認識することができます。
この端子を使用しない時は、開放にしてください。

サイクルタイムについては、“4.1.6 CUnet のサイクルタイム”を参照してください。

7 - 16

第７章 IO モード時における動作と接続
7.3.9

汎用入出力外部端子の出力有効性を表示する（DONA）

IO モード時における MKY40 は、汎用入出力外部端子の出力有効性通知を表示することに利用可能な、
DONA：Data Out Not Available 端子（端子 93）を装備しています。DONA 端子は、“7.3.8 汎用入出力外部端子の出力有効性通知信号の利用（DOA）”に記述された DOA 端子の反転レベルを出力します。
ユーザシステムは DONA 端子を利用することによって、DONA 端子の出力が Lo レベルの期間中は汎用入出力外部端子の内の“出力”に設定されている端子のデータが 16 サイクルタイム以内に更新されていることを表示することができます。
DONA 端子は、LED のカソード端子側を接続して LED を点灯させることがでます。この端子は、± 8mA の電流駆動能力があります。8mA 以下の電流によって点灯可能な
LED ならば、Lo レベルの時に LED が点灯する図 7.8 に示す接続が可能です。図 7.8 の電流制限抵抗（R）の値は、使用する LED 部品の定格に合わせてユーザシステムのハードウエア設計者が決定してください。DONA 端子へは安定動作を示す緑色の LED 部品の接続を推奨します。
この端子を使用しない時は、開放にしてください。

7.3.10

汎用入出力外部端子の出力レベルのクリア（#CLRH、#CLRL）

IO モード時の MKY40 は、汎用入出力外部端子の出力レベルをクリアできる入力端子として、#CLRH：CLeaR
Hi 端子（端子 9）と #CLRL：CLeaR Lo 端子（端子 10）を装備しています。
#CLRH 端子へ“2 × TXI”時間よりも長い時間 Lo レベルを入力することにより、汎用入出力外部端子の上位 16 ビット（Io16 ～ Io31）の内の“出力”に設定されている端子の出力レベルを、クリアすることができます（図 7.1 参照）。
#CLRL 端子へ“2 × TXI”時間よりも長い時間 Lo レベルを入力することにより、汎用入出力外部端子の下位 16 ビット（Io0 ～ Io15）の内の“出力”に設定されている端子の出力レベルをクリアすることができます（図 7.1 参照）。
汎用入出力外部端子（Io0 ～ Io31）の内の“出力”に設定されている端子がクリアされた場合のレベルは、
マルチセレクタの設定状態に依存します（図 7.1 および図 7.2、表 7-1 および表 7-2 参照）。
#CLRH 端子の機能を利用しない場合は、#CLRH 端子を Hi レベルに固定してください。
#CLRL 端子の機能を利用しない場合は、#CLRL 端子を Hi レベルに固定してください。

#CLRH 端子および #CLRL 端子は、ノイズによる誤動作を防止するため、“2 × TXI”時間よりも短い時間の Lo レベル入力を無視します。
“出力”に設定されている汎用入出力外部端子（Io0 ～ Io31）の出力レベルは、ハードウエアリ
セットがアクティブとなった時に、上記の #CLRH 端子および #CLRL 端子の機能に優先してクリアされます（図 7.1 参照）。

7 - 17

MKY40 ユーザーズマニュアル
7.3.11

ウオッチドッグタイマによる出力クリア

図 7.9 のように、DOA 端子の出力を #CLRH 端子あるいは #CLRL 端子へ接続することによって、内部出力端子（Do0 ～ Do31）の出力
データが 16 サイクルタイム以内に更新されなかった場合、内部出
力端子（Do0 ～ Do31）を強制的に Lo レベルとするウォッチドッ
グタイマを構成することができます（これにより、“出力”に設定されている汎用入出力外部端子（Io0 ～ Io31）の出力レベルも特定されます）。
この接続は、ユーザシステムにおいてリンクが途絶えた時に、“出力”に設定されている汎用入出力外部端子（Io0 ～ Io31）の出力レ
ベルを特定する必要のある I/O ステーションに有効です。

図 7.9 は参考図です。
“ウォッチドッグタイマのタイムアップ時間”として、16 サイクルタイム

が I/O ステーションに適合するかは、お客様ご自身が判断してください。

7.3.12汎用入出力外部端子の入力データ送信状態を表示（#MON）IO モード時における MKY40 は、他の CUnet ステーションとのリンクが成立している状態を表示する信号を出力する端子として、#MON：MONitor 端子（端子 92）を装備しています。#MON 端子は、3 回以上連続してリンクが成立した CUnet ステーションが 1 つ以上存在した時に Lo レベルへ遷移し、その後いずれのCUnet ステーションとも 3 回以上連続してリンクが成立しなかった場合に Hi レベルへ遷移する機能を持つ端子です。IO モードの MKY40 が他の CUnet ステーションとリンクが成立してる場合、“入力”に設定されている汎用入出力外部端子の入力データが他の CUnet ステーションへ正常に送信されています。
ユーザシステムは、#MON 端子を利用することによって、#MON 端子の出力が Lo レベルの期間中に汎用入出力外部端子の“入力”に設定されている端子のデータが他の CUnet ステーションに送信されていることを、認識することができます。
#MON 端子は、LED のカソード端子側を接続して LED を点灯させることがでます。この端子は、± 8mA の電流駆動能力があります。8mA 以下の電流によって点灯可能な
LED ならば、Lo レベルの時に LED が点灯する図 7.10 に示す接続が可能です。図 7.10 の電流制限抵抗（R）の値
は、使用する LED 部品の定格に合わせてユーザシステムのハードウエア設計者が決定してください。#MON 端子
へは安定動作を示す緑色の LED 部品の接続を推奨します。この端子を使用しない時は、開放にしてください。

#MON 端子が Lo レベルを出力している期間は、MEM モードの MFR（Member Flag Register）内に“1”のビットが存在することと同定義です（“4.2.3.5 MFR（Member Flag Register）”および“4.4.5.3

MON 信号出力”参照）。

7 - 18

第７章 IO モード時における動作と接続
7.3.13

PING 命令の受信を通知（PING）

IO モード時における MKY40 は、他の CUnet ステーションからの PING 命令の受信を通知する PING 端子（端子 7）を装備しています。PING 信号は、自己 I/O ステーションの状態に関わらず他の CUnet ステーションからの関与によって操作される信号です。
PING 端子は、通常 Lo レベルを維持しています。他の CUnet ステーションから PING 命令を受信した時にHi レベルへ遷移し、その後他の CUnet ステーションから自己 I/O ステーションへ向けた PING 命令が埋め込
まれていないパケットを受信した時に Lo レベルへ遷移します。
PING 端子は、ハードウエアリセットがアクティブとなった時、上記動作に優先して Lo レベルへ遷移します。
CUnet プロトコルにおいては、PING 信号の利用目的や接続先を特定していません。PING 信号は、ユーザシ
ステムの構築を支援する補助的な拡張機能です。
PING 端子を使用しない時は、開放にしてください。

PING 信号を発生させる操作は、I/O ステーション以外の CUnet ステーションからのみ可能です（“4.4.6

PING 命令”参照）。IO モードの MKY40 からは操作できません。

7 - 19

MKY40 ユーザーズマニュアル
7.3.14

接続概要図

IO モード時における MKY40 の各端子の設定と接続の概念を図 7.11 に示します。

7 - 20

第７章 IO モード時における動作と接続

7.4

フェーズ遷移への対応

IO モード時における MKY40 も MEM モード時と同様に CUnet プロトコルに定めるスタートフェーズ、コールフェーズ、ランフェーズ、ブレークフェーズを持ちます。
MEM モード時における MKY40 は、ユーザシステムのプログラムによってネットワークの起動を操作する必要があります。しかし、IO モード時における MKY40 は、ハードウエアリセットのアクティブが解除されると、すぐにネットワークが起動するため、ユーザシステムによる起動の操作は不要です。
IO モード時における MKY40 も、ネットワークの起動によるスタートフェーズの 2 ～ 3 サイクル時間の後に、コールフェーズ、ランフェーズ、ブレークフェーズのいずれかのフェーズへ遷移します。

I/O ステーションは単なる入出力装置として利用されるため、IO モード時における MKY40 がどのフェーズにあるかはユーザシステムに対して明示されません。

7.4.1

ランフェーズの動作

ランフェーズは CUnet の通常の稼動状態です。ネットワークへ接続された他の CUnet ステーションと、定常的にリンクが行われている状態です。
MKY40 は、CUnet プロトコルに定義される“リンク”が 3 回以上連続して成立した状態をもって、“他のCUnet ステーションとのリンクが安定している”と判定し、#MON 端子へ Lo レベルを出力します。
IO モードの MKY40 におけるランフェーズ時には、#MON 端子が Lo レべル出力へ遷移した後、内部入力端子（Di0 ～ Di31）のデータと端子の設定状態をネットワークに送信するために定期的にパケットを送信します。
IO モード時における MKY40 は、リンクしている他の CUnet ステーションの中に #DOSA0 ～ #DOSA5 端子の設定と一致するステーションアドレスの CUnet ステーションが存在する場合に、STB1 端子からパルスを出力し、内部出力端子（Do0 ～ Do31）のデータを更新します。
これにより I/O ステーションの標準状態として、以下の特徴を得ることができます。
① #MON 端子が Lo レベル出力へ遷移します。
② DOA 端子が Hi レベル出力へ、DONA 端子が Lo レベル出力へ遷移します。
③ STB1 端子からサイクルに同期する定期的なパルスを出力します。
④ STB2 端子からサイクルに同期する定期的なパルスを出力します。
#DOSA0 ～ #DOSA5 端子の設定と一致するステーションアドレスの CUnet ステーションが起動していない
か、あるいはネットワークへ接続されていない場合は、STB1 端子からパルスは出力されず、内部出力端子（Do0 ～ Do31）のデータも更新されません。
この場合、I/O ステーションの標準状態の特徴と比較し、以下のように動作します。
① #MON 端子が Lo レベル出力へ遷移します。
② DOA 端子は Lo レベル、DONA 端子は Hi レベルのままです。
③ STB1 端子は、Lo レベル出力のままです（パルスは出力しません）。
④ STB2 端子からサイクルに同期する定期的なパルスが出力します。

7 - 21

MKY40 ユーザーズマニュアル
7.4.2

コールフェーズの動作

コールフェーズは CUnet の接続待ち状態です。ネットワークへ接続されたこの 1 つの I/O ステーションのみが起動されている状態です。
IO モード時の MKY40 におけるコールフェーズは、内部入力端子（Di0 ～ Di31）のデータと端子の設定状態
をネットワークへ送信するためのパケットを送信します。内部出力端子（Do0 ～ Do31）のデータは、ネッ
トワークから取得されません。
これに伴ない I/O ステーションの標準状態の特徴と比較し、以下のように動作します。
① #MON 端子は Hi レベル出力のままです。
② DOA 端子は Lo レベル、DONA 端子は Hi レベルのままです。
③ STB1 端子は、Lo レベル出力のままです（パルスは出力しません）。
④ STB2 端子からサイクルに同期する定期的なパルスが出力します。
コールフェーズは、他の CUnet ステーションとパケットの送受信ができるまで継続します。他の CUnet ス
テーションがネットワークを起動してパケットを送受信できる状況になると、MKY40 はランフェーズへ遷
移します。

7.4.3

ブレークフェーズの動作

ブレークフェーズは、サイクルへの参入ができない状態です。ネットワークへ接続された他の CUnet ステーションへパケットを送信しないため、内部入力端子（Di0 ～ Di31）のデータと端子の設定状態はネットワー
クへ送信されません。
#DOSA0 ～ #DOSA5 端子の設定と一致するステーションアドレスの CUnet ステーションがネットワーク上において稼動している時、STB1 端子からパルスが出力され、内部出力端子（Do0 ～ Do31）のデータを更新します。
これにより I/O ステーションの標準状態の特徴と比較し、以下のように動作します。
① #MON 端子は Hi レベル出力のままです。
② DOA 端子が Hi レベル出力へ、DONA 端子が Lo レベル出力へ遷移します。
③ STB1 端子からサイクルに同期する定期的なパルスを出力します。
④ STB2 端子は、Lo レベル出力のままです（パルスは出力しません）。
#DOSA0 ～ #DOSA5 端子の設定と一致するステーションアドレスの CUnet ステーションがネットワーク上において稼動していないか、あるいはネットワークへ接続されていない場合は、STB1 端子からパルスは出力されず、内部出力端子（Do0 ～ Do31）のデータも更新されません。
これにより I/O ステーションの標準状態の特徴と比較し、以下のように動作します。
① #MON 端子は Hi レベル出力のままです。
② DOA 端子は Lo レベル、DONA 端子は Hi レベルのままです。
③ STB1 端子は、Lo レベル出力のままです（パルスは出力しません）。
④ STB2 端子は、Lo レベル出力のままです（パルスは出力しません）。
ブレークフェーズは、他の CUnet ステーションのリサイズ操作によってサイクルへの参入が許可されるまで継続します。MKY40 は、サイクルへの参入が許可されるとランフェーズへ遷移します。

7 - 22

第７章 IO モード時における動作と接続
7.4.4

リサイズへの対応

IO モード時における MKY40 から、CUnet のリサイズを操作することはできません。リサイズは、I/O ステーション以外の CUnet ステーション（MEM モードの MKY40 など）からのみ操作可能です。ただし、I/O ス
テーション以外の CUnet ステーションによってリサイズが操作されると、IO モードの MKY40 も、内部のファイナルステーション（Final Station：FS）値が更新され、リサイズします。

7.4.5

ネットワーク停止と再起動

MEM モード時における MKY40 の停止としては、“4.1.8

ネットワークの停止”に記述された以下の 3 つがあります。
① SCR（System Control Register）の START ビットへ、意図的に“0”をライトした。
② SNF（Station Not Found）：自己ステーション以外の CUnet ステーションとのリンクが、32 サイクル連
続して 1 回も成立できなかった。
③ OC（Out of Cycle）：他の CUnet ステーションによるリサイズ操作によって、継続的タイムシェアリン
グにおける自己ステーションのパケット送信時期を失った。
これに対して IO モード時における MKY40 は、上記①の意図的な停止は存在しませんが、②あるいは③によってネットワークが停止する場合があります。ネットワーク停止の詳細については、“4.1.8

ネットワー

クの停止”を参照してください。
IO モード時における MKY40 は、上記②あるいは③によってネットワークが停止した場合、“8 × TBPS”時間以内に、再起動します。これにより、②の SNF（Station Not Found）によって停止した後の IO モードのMKY40 は、スタートフェーズを経てコールフェーズへ遷移します。③の OC（Out of Cycle）によって停止した後の IO モードの MKY40 は、スタートフェーズを経てブレークフェーズへ遷移します。
このように IO モード時における MKY40 は、ユーザシステムによるネットワークの起動や停止の操作が不要です。これにより IO モードの MKY40 によって構成される I/O ステーションは、ネットワークへ接続するだけで利用可能となり、かつ活栓装抜も可能です。

7 - 23

MKY40 ユーザーズマニュアル

7.5

I/O ステーションのみによる構成

I/O ステーション以外の CUnet ステーション（例えば MEM モードの MKY40 を搭載したステーション）を存在させずに、I/O ステーションのみによって CUnet システムを構築することができます（図 7.12、図 7.13参照）。この場合、それぞれの I/O ステーションに搭載された MKY40 の #DOHL 端子は、Hi レベルにしてください。

7 - 24

第７章 IO モード時における動作と接続
7.5.1

I/O ステーションのみのサイクルタイム

CUent のサイクルタイムには、ファイナルステーション（Final Station：FS）の値が関与します。ハードウエ
アリセットによる MKY40 のファイナルステーションの初期値は“63（3FH）”です。
IO モード時における MKY40 からは CUnet のリサイズを操作することはできないため、I/O ステーションのみによって構成された CUnet のサイクルタイムは、“4.1.6

CUnet のサイクルタイム”に記述された式 4.1および式 4.2 から、FS 値が“63（3FH）”のサイクルタイムです（表 7-5 参照）。

表 7-5

7.5.2

FS=63 のサイクルタイム

転送レート

サイクルタイム

12Mbps2.365ms

6Mbps

4.730ms

3Mbps

9.460ms#IOSWAP 端子の利用

IOS0 ～ IOS2 端子の設定を A 側 B 側ともに同一にし、A 側の #IOSWAP 端子を Hi レベルに、B 側の #IOSWAP
端子を Lo レベルに設定することによって、A 側の“入力”に相当する B 側の端子を“出力”に、B 側の“入力”に相当する A 側の端子を“出力”にすることができます（図 7.14 参照）。

Ａ 側において“入力”である端子（例えば Io0：端子 29）は、Ｂ 側においては“出力”端子となります。したがって、Ａ 側と Ｂ 側において接続するユーザ回路は異なっていなければなりま
せん。Ａ 側専用のユーザ回路を Ｂ 側に流用してはいけません。

7 - 25

MKY40 ユーザーズマニュアル
7.5.3#LFS（Long Frame Select）端子の利用［HUB 対応］

図 7.12 や図 7.13 に示す構成のネットワークへ HUB（通信ケーブル分岐ユニット）を挿入する場合は、いず
れか 1 つ以上の MKY40 の #LFS 端子を Lo レベルに固定してください。
ネットワークへ接続されたいずれか 1 つ以上の I/O ステーションの #LFS 端子が Lo レベルに設定されていた
場合、ネットワークへ接続された全ての CUnet 専用 IC が CUnet プロトコルによってフレームオプション状
態に設定されます。またフレームオプションがセットされ稼動しているネットワークへ後から接続（あるいは電源投入）された I/O ステーションも、フレームオプションが設定されます。フレームオプションによって、CUnet のネットワークへ最大 2 段の HUB（通信ケーブル分岐ユニット）を挿入することが可能です。
ネットワークへ HUB（通信ケーブル分岐ユニット）を挿入した CUnet は、ネットワーク敷設の自由度が高められ、通信ケーブルの総長を伸ばすことも可能となるため、適用可能なアプリケーションを拡張できます（HUB-IC（MKY02 など）の“ユーザーズマニュアル”を参照）。
フレームオプションによるフレーム長定数（LOF：Length Of Frame）が“256”のサイクルタイムは、“4.1.6
CUnet のサイクルタイム”に記述された式 4.1 および式 4.2 から、表 7-6 のサイクルタイムです。

表 7-6

フレームオプションが設定された FS=63 のサイクルタイム
転送レート

サイクルタイム

12Mbps3.520ms

6Mbps

7.040ms

3Mbps

14.080ms

式 4.1 と式 4.2 から算出される各 FS 値によるサイクルタイムを、“付録 1 サイクルタイム一覧”に示します。

一旦フレームオプションを設定したシステムがフレームオプションを解除したい場合は、シス
テム内の全ての CUnet 専用 IC に対してハードウエアリセットがアクティブとなる操作を必要とします。この場合、I/O ステーションの #LFS 端子は Hi レベルを保っていなければなりません。

7 - 26

第８章

定格

本章は、MKY40 の各種定格について記述します。

8.1 電気的定格.......................................................................................8-3
8.2 AC 特性 ...........................................................................................8-4
8.3 パッケージ外形寸法 ........................................................................8-9
8.4 半田実装推奨条件..........................................................................8-10
8.5 リフロー推奨条件..........................................................................8-10

第８章 定格

第８章

定格

本章は、MKY40 の各種定格について記述します。

8.1

電気的定格

表 8-1 に、MKY40 の絶対最大定格を示します。
表 8-1
項

絶対最大定格(Vss=0V)

目

記号

電源電圧

VDD

-0.3 ～ +7.0

V

入力端子電圧Vi

VSS-0.3 ～ VDD+0.3

V

出力端子電圧Vo

VSS-0.3 ～ VDD+0.3

V

ピーク出力電流（Type-E 端子）*Iop

ピーク± 12mA

ピーク出力電流（Type-F 端子）*Iop

ピーク± 24mA

ピーク出力電流（Type-G 端子）*Iop

ピーク +12 / -6

mA

許容損失

PT

570

mW

動作周囲温度Topr-40 ～ +85

℃

保存温度

Tstg

-55 ～ +150℃*： Type-E、F、G に付いては、“図 2.2および“図 6.2

定

格

単位

MEM モード時における入出力回路形式の端子電気的特性”、

IO モード時における入出力回路形式の端子電気的特性”参照。

表 8-2 に、MKY40 の電気的定格を示します。
表 8-2
項

目

記号

電気的定格
条

件

(TA=25 ℃

Vss=0V)

最小

標準

最大

単位

動作電源電圧

VDD

---

4.5

5.0

5.5

V

動作電流

IDDA

Vi=VDD または Vss
Xi =50MHz 出力開放

---

75

130

mA

外部入力動作周波数

Fclk

Xi 端子へ入力

---

48

50

MHz

発振動作周波数

Fosc

Xi, Xo 発振子接続

40

48

50

MHz

入力端子容量

Ci

---

7

15

pF

---

7

15

pF

出力端子容量Co

VDD=Vi=0V
f =1MHz TA=25 ℃

入出力端子容量

Ci/o

---

7

15

pF

入力信号の立上り／立下り時間

TIRF

---

---

---

100

ns

入力信号の立上り／立下り時間

TIRF

シュミットトリガ入力

---

---

50

ms

8-3

MKY40 ユーザーズマニュアル

8.2

AC 特性

表 8-3 に、MKY40 の AC 特性測定条件を示します。
表 8-3
記

号

名

称

値

単位

出力負荷容量

75

pF

VDD

測定電源電圧

5.0

V

TA

測定温度

25

℃

COL

8.2.1

AC 特性測定条件

各モードに共通な信号のタイミング

本節は、MKY40 の MEM モードと IO モードの両方に共通な信号のタイミング仕様を示します。

8.2.1.1

クロック、リセットタイミング（#RST、Xi）

記

最小

最大

単位

TXI

号

クロック周期幅

名

称

20

---

ns

TXIH

クロック Hi レベル幅

5

---

ns

TXIL

クロック Lo レベル幅

5

---

ns

TRST

リセット有効 Lo レベル幅

10 × TXI

---

ns

8-4

第８章 定格
8.2.1.2

転送レートタイミング（TXE、TXD、RXD）

記

号

TBPS

記

名

送信信号短パルス幅

単位

12Mbps≒ 83.33 ± 5

ns

6Mbps

≒ 166.67 ± 5

ns

3Mbps

≒ 333.33 ± 5

ns

称

最小

標準

最大

備考

TRNW

入力信号短パルス幅

0.51 × TBPS

1.0 × TBPS

1.49 × TBPS

RZ 信号として許容されるパルス幅

TRWW

入力信号長パルス幅

1.51 × TBPS

2.0 × TBPS

2.49 × TBPS

RZ 信号として許容されるパルス幅

8.2.1.3

記

号

転送レート

号

外部転送レートクロック（EXC）タイミング

名

称

最小

最大

単位

TEXC

外部転送レートクロック周期幅

4 × TXI

---

ns

TEXCH

外部転送レートクロック Hi レベル幅

1.5 × TXI

---

ns

TEXCL

外部転送レートクロック Lo レベル幅

1.5 × TXI

---

ns

8-5

MKY40 ユーザーズマニュアル
8.2.2

MEM モード特有の信号タイミング

本節は、MKY40 の MEM モードに特有な信号タイミング仕様を示します。

8.2.2.1

リード／ライトタイミング

Xi=48MHz
記

号

名

称

最小

標準

最大

単位

---

---

ns

TBCS

バス変更セットアップ

50

TBCH

バス変更ホールド

50

---

---

ns

TADS

アドレスセットアップ

0

---

---

ns

TADH

アドレスホールド

0

---

---

ns

TCSS

CS セットアップ

0

---

---

ns

TCSH

CS ホールド

0

---

---

ns

TAA

アクセス to アクセス

2 × TXI

---

---

ns

TRO

リード to アウト（バスドライブ）

30

---

---

ns

TRD

リード to データ（有効データ出力）

---

---

130

ns

TRH

リードデータホールド

2

---

---

ns

TBR

バスリリース

3

---

12

ns

TWW

ライト信号幅

90

---

---

ns

TWPS

ライト信号間の許容誤差

---

---

TXI

ns

TWS

ライトデータセットアップ

10

---

---

ns

TWH

ライトデータホールド

5

---

---

ns

上図は、全てのバス幅設定における総括図です（ESEL、A0-A10、#WRHH、#WRHL、#WRLH、#WRLL、D0-D31（リード）、D0-D31（ライト）端子信号は、バス幅設定に機能が依存します）。

8-6

第８章 定格
8.2.2.2

割込みトリガ出力タイミング

記

号

TINTLL

8.2.2.3

名称

端子 Lo レベル幅

最小

最大

単位

10 × TXI---

ns

STB、#LCARE、#MCARE 出力タイミング

記

号

TSW

TCARE

名

称

最小

標準

最大

単位

STB 端子出力 Lo レベル幅

1.8 × TBPS

2 × TBPS

2.2 × TBPS

ns

CARE パルス Lo レベル幅
（BCR 内 CP フラグビット =1）

5 × TBPS

6 × TBPS

7 × TBPS

ns（221 - 256）× TXI

---

---

ns

CARE パルス Lo レベル幅
（BCR 内 CP フラグビット =0）（リトリガブルワンショット
マルチバイブレータ出力）8-7

MKY40 ユーザーズマニュアル
8.2.3

IO モード特有の信号タイミング

本節は、MKY40 の IO モードに特有な信号タイミング仕様を示します。

8.2.3.1

記

STB1、STB2 とデータ入出力端子タイミング

号

TS1W

名
STB1

称

Hi レベル幅

最小

標準

最大

単位

（1.8 × TBPS）+ TXI（2 × TBPS）+ TXI（2.2 × TBPS）+ TXI

ns

TSO

STB1 データ出力ホールド

15

---

25

ns

TDOT

データ遷移期間

---

---

10

ns

1.8 × TBPS

2 × TBPS

2.2 × TBPS

ns

TS2W

STB2

Hi レベル幅

TDIS

データインプットセットアップ

50

---

---

ns

TDIH

データインプットホールド

0

---

---

ns

8-8

第８章 定格

8.3

パッケージ外形寸法8-9

MKY40 ユーザーズマニュアル

8.4

半田実装推奨条件
リフロー

手付け半田こて

ピーク温度（樹脂表面）

項

目

記

Tp

号

260 ℃以下

350 ℃以下

ピーク温度維持時間

tp

10 秒以下

3 秒以下① 製品保管条件：吸湿防止のため、TA=30 ℃以下、RH=70％以下としてください。
② 手付け半田法：こて温度 350 ℃、3 秒以内。
（デバイスリード温度は 270 ℃、10 秒以内）
③ リフロー回数：最大 2 回まで可能④ フラックス：無塩素のフラックスを推奨（十分に洗浄してください）。
⑤ 超音波洗浄の場合：周波数および基板形状などによって、共振が発生してリードの強度へ影響する場合がありますので十分注意してください。

8.5

リフロー推奨条件

項

目

記

号

値

プリヒート（時間）t1

60 ～ 120 秒

プリヒート（温度）T1

150 ～ 180 ℃

昇温レート

a

2～5℃/秒

ピーク条件（時間）tp

10 秒± 3 秒

ピーク条件（温度）Tp

255 ＋ 5 ℃

冷却レート

b

2～5℃/秒

高温領域

tw

220 ℃、60 秒以内

取出し温度

T2

≦ 100 ℃

本推奨条件は、温風リフローや赤外線リフローなどに適用します。温度は、パッケージ樹脂表
面温度を示します。

8 - 10

付録
付録 1 サイクルタイム一覧 .......................................................... 付録 -3
付録 2 IO モード時における内部等価ブロック図 ......................... 付録 -4
付録 3 アドレス順

レジスタ一覧 ............................................... 付録 -5

付録

付録 1 サイクルタイム一覧
FS
1 (01H)
2 (02H)
3 (03H)
4 (04H)
5 (05H)
6 (06H)
7 (07H)
8 (08H)
9 (09H)
10 (0AH)
11 (0BH)
12 (0CH)
13 (0DH)
14 (0EH)
15 (0FH)
16 (10H)
17 (11H)
18 (12H)
19 (13H)
20 (14H)
21 (15H)
22 (16H)
23 (17H)
24 (18H)
25 (19H)
26 (1AH)
27 (1BH)
28 (1CH)
29 (1DH)30 (1EH)
31 (1FH)
32 (20H)
33 (21H)
34 (22H)
35 (23H)
36 (24H)
37 (25H)
38 (26H)
39 (27H)
40 (28H)
41 (29H)
42 (2AH)
43 (2BH)
44 (2CH)45 (2DH)46 (2EH)
47 (2FH)
48 (30H)
49 (31H)
50 (32H)
51 (33H)
52 (34H)
53 (35H)
54 (36H)
55 (37H)
56 (38H)
57 (39H)
58 (3AH)
59 (3BH)
60 (3CH)61 (3DH)62 (3EH)
63 (3FH)

12Mbps
102.00128.33155.00182.00209.33237.00265.00293.33322.00351.00380.33410.00440.00470.33501.00532.00563.33595.00627.00659.33692.00725.00758.33792.00826.00860.33895.00930.00965.331,001.00
1,037.00
1,073.33
1,110.00
1,147.00
1,184.33
1,222.00
1,260.00
1,298.33
1,337.00
1,376.00
1,415.33
1,455.00
1,495.00
1,535.33
1,576.00
1,617.00
1,658.33
1,700.00
1,742.00
1,784.33
1,827.00
1,870.00
1,913.33
1,957.00
2,001.00
2,045.33
2,090.00
2,135.00
2,180.33
2,226.00
2,272.00
2,318.33
2,365.00

標準（LF=0）
6Mbps
204.00256.67310.00364.00418.67474.00530.00586.67644.00702.00760.67820.00880.00940.67
1,002.00
1,064.00
1,126.67
1,190.00
1,254.00
1,318.67
1,384.00
1,450.00
1,516.67
1,584.00
1,652.00
1,720.67
1,790.00
1,860.00
1,930.67
2,002.00
2,074.00
2,146.67
2,220.00
2,294.00
2,368.67
2,444.00
2,520.00
2,596.67
2,674.00
2,752.00
2,830.67
2,910.00
2,990.00
3,070.67
3,152.00
3,234.00
3,316.67
3,400.00
3,484.00
3,568.67
3,654.00
3,740.00
3,826.67
3,914.00
4,002.00
4,090.67
4,180.00
4,270.00
4,360.67
4,452.00
4,544.00
4,636.67
4,730.00（単位：μs）
3Mbps
408.00513.33620.00728.00837.33948.001,060.00
1,173.33
1,288.00
1,404.00
1,521.33
1,640.00
1,760.00
1,881.33
2,004.00
2,128.00
2,253.33
2,380.00
2,508.00
2,637.33
2,768.00
2,900.00
3,033.33
3,168.00
3,304.00
3,441.33
3,580.00
3,720.00
3,861.33
4,004.00
4,148.00
4,293.33
4,440.00
4,588.00
4,737.33
4,888.00
5,040.00
5,193.33
5,348.00
5,504.00
5,661.33
5,820.00
5,980.00
6,141.33
6,304.00
6,468.00
6,633.33
6,800.00
6,968.00
7,137.33
7,308.00
7,480.00
7,653.33
7,828.00
8,004.00
8,181.33
8,360.00
8,540.00
8,721.33
8,904.00
9,088.00
9,273.33
9,460.00

付録 - 3

フレームオプション（LF=1）
12Mbps6Mbps
3Mbps
172.00344.00688.00215.83431.67863.33260.00520.001,040.00
304.50609.001,218.00
349.33698.67
1,397.33
394.50789.001,578.00
440.00880.001,760.00
485.83971.67
1,943.33
532.001,064.00
2,128.00
578.501,157.00
2,314.00
625.33
1,250.67
2,501.33
672.501,345.00
2,690.00
720.001,440.00
2,880.00
767.83
1,535.67
3,071.33
816.001,632.00
3,264.00
864.501,729.00
3,458.00
913.33
1,826.67
3,653.33
962.501,925.00
3,850.00
1,012.00
2,024.00
4,048.00
1,061.83
2,123.67
4,247.33
1,112.00
2,224.00
4,448.00
1,162.50
2,325.00
4,650.00
1,213.33
2,426.67
4,853.33
1,264.50
2,529.00
5,058.00
1,316.00
2,632.00
5,264.00
1,367.83
2,735.67
5,471.33
1,420.00
2,840.00
5,680.00
1,472.50
2,945.00
5,890.00
1,525.33
3,050.67
6,101.33
1,578.50
3,157.00
6,314.00
1,632.00
3,264.00
6,528.00
1,685.83
3,371.67
6,743.33
1,740.00
3,480.00
6,960.00
1,794.50
3,589.00
7,178.00
1,849.33
3,698.67
7,397.33
1,904.50
3,809.00
7,618.00
1,960.00
3,920.00
7,840.00
2,015.83
4,031.67
8,063.33
2,072.00
4,144.00
8,288.00
2,128.50
4,257.00
8,514.00
2,185.33
4,370.67
8,741.33
2,242.50
4,485.00
8,970.00
2,300.00
4,600.00
9,200.00
2,357.83
4,715.67
9,431.33
2,416.00
4,832.00
9,664.00
2,474.50
4,949.00
9,898.00
2,533.33
5,066.67
10,133.33
2,592.50
5,185.00
10,370.00
2,652.00
5,304.00
10,608.00
2,711.83
5,423.67
10,847.33
2,772.00
5,544.00
11,088.00
2,832.50
5,665.00
11,330.00
2,893.33
5,786.67
11,573.33
2,954.50
5,909.00
11,818.00
3,016.00
6,032.00
12,064.00
3,077.83
6,155.67
12,311.33
3,140.00
6,280.00
12,560.00
3,202.50
6,405.00
12,810.00
3,265.33
6,530.67
13,061.33
3,328.50
6,657.00
13,314.00
3,392.00
6,784.00
13,568.00
3,455.83
6,911.67
13,823.33
3,520.00
7,040.00
14,080.00

MKY40 ユーザーズマニュアル

付録 2 IO モード時における内部等価ブロック図

付録 - 4

付録

付録 3 アドレス順
項目

略

5.14
5.15

称

レジスタ一覧
レジスタ名

先頭アドレス

幅

PWRCR

Primary Window Read Control
Register

400H

16

5-20

PWWCR

Primary Window Write Control
Register

404H

16

5-20

5.16

SWRCR

Secondary Window Read Control
Register

408H

16

5-21

5.17

SWWCR

Secondary Window Write Control
Register

40CH

16

5-21

5.7

RFR

Receive Flag Register

410H

64

5.8

LFR

Link Flag Register

418H

64

5.13

DRFR

Data Renewal Flag Register

420H

64

データ遷移検出

5-19

5.10

MFR

Member Flag Register

428H

64

メンバ検出

5-16

5.12

DRCR

Data Renewal Check Register

430H

64

データ遷移検出

5-18

5.9

LGR

Link Group Register

438H

64

リンク検出

5-15

5.11

MGR

Member Group Register

440H

64

メンバ検出

5-17

5.4

SSR

System Status Register

448H

16

5.3

SCR

System Control Register

44CH

16

5.24

INT0CR

INT0 Control Register

450H

16

5-28

5.25

INT1CR

INT1 Control Register

454H

16

5-30

5.26

INT2CR

INT2 Control Register

458H

16

5-31

5.27

INT0SR

INT0 Status Register

45CH

16

5.28

INT1SR

INT1 Status Register

460H

16

5.29

INT2SR

INT2 Status Register

464H

16

5-34

5.30

IT0CR

Interrupt Timing 0 Control Register

468H

16

5-35

5.31

IT1CR

Interrupt Timing 1 Control Register

46CH

16

5-35

5.6

NFSR

New Final Station Register

470H

16

5.33

QCR

Query Control Register

474H

16

5.32

CCTR

Care CounTer Register

478H

16

5.20

MSCR

Mail Send Control Register

47CH

16

5-24

5.21

MSLR

Mail Send Limit time Register

480H

16

5-25

5.22

MESR

Mail Error Status Register

484H

16

5.23

MSRR

Mail Send Result Register

488H

16

5.18

MR0CR

Mail Receive 0 Control Register

48CH

16

5-22

5.19

MR1CR

Mail Receive 1 Control Register

490H

16

5-23

5.5

FSR

Final Station Register

494H

16

5-12

5.2

BCR

Basic Control Register

498H

16

5.1

CCR

Chip Code Register

4A0H

64

付録 - 5

対象機能

ページ

アクセス制御

リンク検出

システム

割込み制御

システム
システム補助メール送受信

システム

5-13
5-14

5-10
5-8

5-32
5-34

5-12
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5-5

MKY40 ユーザーズマニュアル

付録 - 6

更新履歴
バージョン No

更新年月日

ページ

2.4

2009 年 1 月

4-24

4.2.3.6 MGR の項、(2) 文修正。

4-30

図 4.18 の最下行「DRCR のビット」を「DRFR のビット」へ誤記訂正。

4-35

4.3.2 メール受信時の操作の項、注意事項②の文を加筆修正。

4-57

第 2 パラグラム内「GMM ステーション」を「CUnet ステーション」へ誤記訂正。
第 3 パラグラム文改善。

4-65

表 4-3 の MGNE、MGNC

4-67

表 4-4 の下、注意事項を追記。

5-22, 23

2.5

2.6

2018 年 1 月

2021 年 2 月

更新内容

文を適正化。

RDY ビットの【機能】の文へ、以下の 2 文を、「本ビットは、SCR の RUN ビットが“1”の時に操作できます。
」「本ビットが“1”の時に、SCR の RUN ビットが“0”へ遷移すると、本ビットも“0”へ遷移します。」
RCV ビットの【機能】の文へ、以下の 1 文を追記。
「本ビットが“1”の時に、SCR の RUN ビットが“0”へ遷移すると、本ビットも“0”へ遷移します。」

3-6

リセット信号解除後のアクセス開始注意事項記載。

3-22

リセット信号解除後のアクセス開始注意事項記載。

4-39

メール送信先の表記修正。

4-39

メールの受信時間計算式修正。

4-45

リサイズとフレームオプション設定注意事項記載。

4-50

CCTR 誤記修正。

4-52

CCTR 誤記修正。

4-60

リサイズとフレームオプション設定注意事項記載。

1-3

パッケージ表記誤記修正。

2-3

パッケージ表記誤記修正。

2-7

図 2.2 Type-C

3-4

図 3-1 帰還抵抗部図修正。

3-5

3.1.3 駆動クロックの確認 「参考」文書修正と追記。

3-22

注意事項

6-3

パッケージ表記誤記修正。

6-7

図 6.2 Type-C

8-9

パッケージ表記誤記修正。

Ill(max) 値

訂正。

デバイス名表記誤記修正。
Ill(max) 値訂正。

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CUnet
CUnet 専用 IC MKY40 ユーザーズマニュアル
ドキュメント No.：STD-CU40-V2.6J
発行年月日：2021 年 2 月