参考資料

低消費電力アプリケーションで低静止
電流 (IQ) の課題を克服

Keith Kunz
Distinguished Member Technical Staff
Design Engineer & Technologist, Linear Power
Stefan Reithmaier
Distinguished Member Technical Staff
Analog Design Manager, Boost & Multi Channel/Phase DCDC

超低消費電力のエレクトロニクスに現在取り組んでいる設計者は、性能向上とバッテリ動作時間延長との間で継続的にトレードオフに直面しています。バッテリ容量が改善されたにもかかわらず、基本的な課題が残っています。より高い性能を長期間にわたって達成するにはどうすればよいかということです。

概要

消費電力の削減とバッテリ寿命の管理にとって、静止電流

このホワイト・ペーパーは、静止電流 (IQ) の低減というニー

ネット) センサ・ノードは、バッテリ動作時間の延長のために静(IQ) の最小化は重要な要因の 1 つです。IoT (モノのインター
止電流 (IQ) を最小化することの重要性を示す適切な例の 1ズ、および関連する課題と解決策について説明します。

つです。たとえば、図 1 に示す低消費電力 IoT アプリケーシ
ョンで、SimpleLink™ マイコンは Bluetooth® と Wi-Fi® 接続

静止電流 (IQ) とはの一方または両方を使用してドア・ロックを制御しています。

静止電流 (IQ) は、無負荷時の静止電流を意味し、デュ1

この種のシステムは図 2 に示すように大半の時間 (99% 超ーティ・サイクル型の低消費電力システムにとって、克服する必要のある非常に重要なボトルネックと言えます。低静止電流 (IQ) を実現すると、バッテリ動作時間過) をスタンバイ・モードで過ごすので、スタンバイ・モードまたはスリープ・モードの静止電流 (IQ) がバッテリ動作時間の制を延長できます。

2

限要因となる傾向があります。低静止電流 (IQ) のパワー・マ

低静止電流 (IQ) が新たな課題をもたらす理由

ネージメント・ブロックを注意深く最適化すると、バッテリ動作

静止電流 (IQ) の低減には、過渡ノイズ特性、ダイのパがあります。

ッケージ面積、出力電圧範囲に関するトレードオフが伴います。

これまで長い間、スタンバイ時の静止電流 (IQ) が懸案になっ時間をたとえば 2 年から 5 年以上にまで延長できる可能性ていましたが、従来のソリューションは限られた範囲の低消費3

低静止電流 (IQ) の障壁を打破する方法

電力システムに限定されていました。最近の革新によって、性能や面積を犠牲にせずに静止電流 (IQ) を桁単位でDC/DC コンバータ、パワー・スイッチ、低ドロップアウト・レギ

低減するには、シリコン・テクノロジーと回路手法の両方を再検討する必要があります。

ュレータ (LDO)、スーパーバイザなどの各種パワー・マネージメント・ビルディング・ブロックの静止電流 (IQ) は減少してきました。その結果、これらのブロックの用途が、産業用メーター・
アプリケーション、車載センサ、パーソナル・ウェアラブルなどの最終製品に広がっています。

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April 2023

External unit with keyboard

Main unit
MotordriverFlash

Analog

PWM
LEDs
Cap-touchSimpleLink
Multi-Standard
CC1352R/CC2562R

MCU(Low power)

HapticPrimary battery
4AA (6 V)

MFI
SPI

ADC

Inductive
sensor

3 V LDO
buck

+

6V

-

Hall effectsensorBackup battery
terminal

I2C

BLE/Zigbee/
Sub-1 GHz

Accelerometer

Wi-Fi

図 1. スマート電子ロックのブロック図

CC26409.1 mA

Connection
Event

Connection
Event

Connection
Event

Connection
Event

Connection
Event

Period:
500 mSecT

StandbyStandbyStandbyStandby1.2 µA 2

図 2. スマート電子ロックの時間軸に沿った電流消費量

静止電流 (IQ) に寄与する要素

100.00静止電流 (IQ) とは、集積回路 (IC) が有効になっているが、ス

Iq (µA)

10.00

イッチングを実施していない、さらに外部負荷の電流を取り扱っていない状態で消費する電流の量を意味します。シャットダ

1.00

ウン電流 (ISHDN) とは、デバイスが無効になっているときに電0.10源から引き出す電流の量を意味します。
TPS7A02, IQ= 25 nA

0.01
2010

2012

2014

2016

電源レギュレータなど、常時オンになっている機能の静止電

2018

Release year

流 (IQ) は、スタンバイ時間の長いシステムでは全体的な静止

TI

電流 (IQ) に大きく寄与します。電源レギュレータ自体の内部

図 3. 5V LDO の静止電流 (IQ) の変化

では、電圧リファレンス、誤差アンプ、出力電圧デバイダ、保図 3 に示すように、5V LDO の静止電流 (IQ) は、最近 10 年

護回路のいずれにも固有の動作電流があります。

間にわたって、3 年ごとに約 90% の割合で減少を続けてい

バッテリまたは電源から引き出す合計静止電流 (IQ) を判定すます。回路の改善と最適化済みのプロセス・テクノロジーによるために考慮する必要があるのは、常時オンの各種機能と、って、ソリューションの面積縮小や過渡ノイズ特性の向上と同コンデンサ、抵抗、インダクタからのリーク源です。

時に、静止電流 (IQ) の減少も実現できています。

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Boost Converter

スイッチング・コンバータの IQ については、いくつかの区別をIIN

L行う必要があります。スイッチング・コンバータは通常、パワー・セーブ・モードを搭載しており、スイッチングを実施しない
IQ_VIN

期間をより長くすることができます。その結果、平均静止電流
BAT(IQ) を低減できます。ただし、静止電流 (IQ) は、スイッチング

SW

VOUT

VIN

FB

IFB

ILOAD
LOAD

CO

IQ_VOUT

CI

GND

電流や、電圧出力 (VOUT) から引き出す電流の効率成分を含んでいません (図 4 に示す昇圧コンバータの例を参照)。その図 4. 昇圧コンバータ・システム内の電流ため、大半のレギュレータに適用できるように、次の式 1 を使用して、入力を基準とする無負荷時動作電流のスーパーセッ

バッテリの容量がわかっていて、入力を基準とするスタンバイ

ト (より含有成分の多い包括的な値) を計算することができま

電流をすでに計算した場合、式 2 を使用して、99.9% 以上のす。

時間がスタンバイ・モードになっている低消費電力システム
V
II standby = IQ VIN + ILeakage VIN + V OUT
IN × η1

で、デューティ・サイクルが大きい場合のバッテリ動作時間を(1)推定することができます。

× IQ VOUT + IFB + ILOAD

Battery Capacity
I standby + IBattery leakage

Battery Lifetime = I

電流と電圧は、図 4 で説明しています。ここで、(2)

たとえば、スタンバイ電流が 1.2μA であるデューティ・サイク

• IQ (VIN) は、VIN を基準とする静止電流 (IQ) (IC のデータシル型システムのバッテリは、100mAh のコイン・セル・バッテリートに掲載の値) です。

を使用する場合、8.7 年の持続が可能です。

• ILeakage(VIN) は、VIN ピンでコンデンサ、インダクタ、ダイ
オード、またはスイッチから引き出されるリーケージ電流で低静止電流 (IQ) が新たな課題をもたらす理由

す。

静止電流 (IQ) の低減が課題となるいくつかの理由を説明しま• VOUT は出力電圧です。

す。

• VIN は、バッテリ電圧 (LDO、昇圧コンバータ、または昇降

過渡応答

圧コンバータに与えられる入力電圧) です。

電源の精度は多くの場合、その過渡応答によって制限されま• ƞ1 は、コンバータがスイッチングを実施しているときのす。その特性を設定するのは、電源の最大電圧降下、セトリ

DC/DC の効率です。

ング・タイム、電圧誤差の積分です (図 5)。

• IQ (VOUT) は、スイッチング・コンバータの VOUT ピンから引き出される静止電流 (IQ) です。LDO の場合、IQ (VOUT) =VOUTTransient

0 です。
• IFB は、該当する場合、帰還抵抗デバイダを流れる電流でt=0

ESR stepす。
ESL spike• ILoad は、スタンバイ・モード中に VOUT に流れる可能性のある負荷電流です。

REG sourcing
MAX current
Control loop
goes to newsteady-state
COUT
discharging

Load current

図 5. 出力電圧の過渡応答

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Transient Response dip FOM (ps)10000.0

応答時間は、負荷電流または電源電圧に突然の変化が生じた後、パワー・デバイスが目標の出力電圧へのレギュレーショ
ンにどれほど迅速に復帰するかを表す測定値です。この応答
時間は、3 つの段で構成されています。変化に反応するまでの遅延時間、低下またはオーバーシュートから復帰するための回復時間、およびセトリング・タイムです。
低静止電流 (IQ) デバイスには、応答時間が長いという弱みが1000.0
100.0
10.0
1.0
0.1
2005

2010

あります。内部の寄生コンデンサを新しい動作点 (電圧) まで

2015

2020

Time

TI

2025
other

比較的小さい電流で充電する必要があるためです。ワースト・

図 6. 5V 昇降圧コンバータでの過渡応答低下 FOM の変化

ケースは通常、無負荷から、許容される最大負荷電流までのリップル

ステップ変動 (電圧上昇) です。このような状況では必然的

静止電流 (IQ) を減少させるための別の方法は、負荷電流にに、非アクティブになっていた回路または電力を小さくしてい

応じて、複数のパワー・セーブ・モードに移行することです。こた回路を再度アクティブにすることになるので、追加の遅延がれらのモード間での遷移は通常は自動的に行われますが、発生します。

実装と性能は状況ごとに大きく異なります。懸案となる 2 つのより重要なこととして、セトリング・タイム自体もバイアス低下

点は、パワー・セーブ・モード間で遷移するときの電圧リップル

状態から不利な影響を受けます。従来の差動入力段を使用と、出力電圧の精度です。(誤差アンプ内などの) 動作条件がする場合、バイアス電流の減少に伴ってゲインは直線的に低通常、パワー・セーブ・モードごとに異なっていることが原因下します。その結果、帯域幅は狭くなり、セトリング・タイムがで、複数の動作ポイント (電圧) に合わせるための遷移時間が長くなります。

必須ですが、それは出力電圧の誤差という形で直接的な影

性能指標 (figures of merit、FOM) を計算することで、設計者響を及ぼす可能性があります。加えて、バイアス電流が小さは電源レギュレータの全体的な性能を判定しやすくなります。

い場合はコンパレータの遅延もより長くなるので、電圧スレッ式 3 は、過渡応答の低下 FOM (性能指標) を計算するため

ショルドとゼロ電流検出の両方で精度が低下する可能性があに、静止電流 (IQ) を正規化します。正規化に使用するのは、り、出力電圧のリップルの増加にもつながる場合があります。

コンバータの最大出力電流、負荷電流のステップ (ΔIO)、それノイズ

による電圧の低下 (ΔVO)、および出力コンデンサの静電容量克服が必要になる別の障壁は、静止電流 (IQ) バイアスの減(CO) です。図 6 に、5V の昇降圧コンバータについて、年月の少に伴う各アンプ内の自己ノイズの増大です。LDO 内のノイ経過とともに FOM がどのように変化しているかを示します。

ズの大半に寄与する内部ブロック (図 7 を参照) はリファレン

FOM が小さいほど、レギュレータの特性は向上します。
IQ × Δ V × CO
O_MAX × Δ IO

Transient response dip FOM = I

ス・システム (バンドギャップ)、誤差アンプ、出力電圧を分圧す
る抵抗デバイダです。図 8 に、代表的なノイズ・プロファイルと(3)

周波数の対比を示します。これらのブロックが生成するノイズのうち、主な 2 種類は次のとおりです。
• 熱雑音 (「4kTR 雑音」とも呼びます) は、超低静止電流(IQ) の設計で特に大きい懸案事項になります。この雑音は、使用している抵抗に直線的に比例するからです。誤差
アンプとリファレンス・ブロック内で使用する抵抗由来のバ
イアス電流と、抵抗デバイダの一部として使用する抵抗は両方とも、1kHz を超える周波数では熱雑音に対する支配的な寄与要素になります。

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• フリッカ・ノイズ (「1/f ノイズ」とも呼びます) は、周波数が子を使用します。パッケージ面積が増大する直接的な要因

100Hz 未満の低周波ノイズであり、リファレンス・システム

は、ダイ面積の大型化です。

内と誤差アンプ内の差動ペアのサイズを大きくすると低減

静止電流 (IQ) が 1μA 未満のデバイスで、ダイを分解して目できます。しかし、差動ペアのサイズを大きくすることはナ

視検査したところ、抵抗とコンデンサが、FET (電界効果トランノパワー設計に対する障害をもたらします。差動ペアのリーケージと静電容量が増えることで、応答時間が遅くなるジスタ) 以外の内部ダイ面積の 20% 以上を占有していましためです。

た。静止電流 (IQ) と面積の問題については複数の解決策が存在していますが、市場で最善の解決策を選定するための簡

特定の静止電流 (IQ) の結果として生じるノイズを求める簡単

潔な方法は、次のシンプルな FOM (性能指標) を適用するこな方法は、懸案となる周波数範囲全体で積分したノイズに、とです。静止電流 (IQ) x 最小パッケージ面積。関連情報をデ関心のある動作ポイント (電圧) での静止電流 (IQ) を乗算すータシートで参照すると、この FOM を求めることができます。

ることです。通常、これらの数値は両方ともデバイス固有のデ供給されている最小パッケージに注目すると、ダイ面積の縮ータシートで見つかります。

小に関する手掛かりが得られます。
静止電流 (IQ) が最小で、使用可能な中で最小のパッケージ

Output

Input

Pass FET
CINを採用しているデバイスを選定すると、通常は静止電流 (IQ) x

RLoad

Reference

NR

+

COUT

Error
amplifier–

面積の良好な効率を達成できます。

R1

CNR

リーケージとスレッショルド未満領域での動作

R2

ナノパワー・プロセスの目標は、高性能のディープ・サブミクロン (百数十 nm や数十 nm など、1μm を大幅に下回る微細プ

図 7. 簡略化した LDO ブロック図

ロセス・ルール) テクノロジーの目標と相反することがあります。後者は、静止電流 (IQ) の低減よりも速度とゲート密度を10優先します。プロセス・テクノロジーは違っても、リーケージのeN (µV/√Hz)

1

大部分は大規模デジタル回路、メモリ、大電力 FET で発生します。常時オンの回路の精度は、抵抗やコンデンサのような0.1素子を制御する能力や、複数のトランジスタ間の不整合が原因で、制約を受ける傾向があります。リーケージに対処する

0.01

目的、また常時オンの回路を制御する目的で適切な素子を選
0.001
10

択する作業を怠ると、通常動作時やワースト・ケースにおける
100

1kFrequency (Hz)

10 k

100 k

静止電流 (IQ) とシャットダウン電流 ISHDN の比が温度範囲全体にわたって大きくなるという結果になります。適切な素子を

図 8. スペクトル・ノイズ密度の例

使用した専用の低消費電力プロセス・テクノロジーを採用す

ダイ・サイズとソリューション面積

れば、製造時の利点を明確に実現できる可能性があります。

ほかに、静止電流 (IQ) を小さくすると、より大きい受動部品ま基本的な課題の 1 つは、スレッショルド未満領域でバイアスさたは IC パッケージ・サイズを実装するためにボード面積が大れた素子を高い信頼性で動作させることです。よく見受けられきくなる場合があります。LDO と DC/DC コンバータの両方る一般的な問題の 1 つは、スレッショルド電圧 (VT) の偶発的で、より静電容量の大きいコンデンサなど、より大きい外部受な不整合の増加です。図 9 に、文献で報告された 1 つのメカ

動部品を使用するのはナノパワー・デバイスに共通する傾向

ニズムを示します。それは、トランジスタの端部のシャロー・ト

であり、通常は過渡特性の低下を補償する目的でこれらの素

レンチ・アイソレーション (STI) の酸化膜の目減りが偶発的な不整合を増大させるというものです。互いに並列関係にある、

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VT の低いエッジ・トランジスタを図 9 に示しますが、この場合

同時に、静止電流 (IQ) を数分の 1 程度にまで低減する必要は意図したトランジスタの VT が歪み、差動ペアや電流ミラーがあります。性能仕様でトレードオフを評価する前に、出力負のような大半の基本的なアナログ回路で偶発的な不整合が荷範囲全体で静止電流 (IQ) と電力損失を定量化する必要がかなり大きくなるという結果を招きます。これらの不整合が原あります。DC/DC スイッチング コンバータの場合、負荷電流

因で、温度範囲全体にわたって出力電圧またはモード制御のに対する電力効率に注目します。一方、LDO の場合は、負荷精度が低下する可能性があります。データシートでそのような電流に対する電流効率に注目します。

低下を明確に確認できることがあります。

たとえば、図 10 に、 テキサス・インスツルメンツの
TPS63900 昇降圧コンバータの効率、および競合製品との対低静止電流 (IQ) の障壁を打破する方法

比を示します。1µA から 6 桁上 (1A) までにわたる負荷電流

静止電流 (IQ) を最適化するには、互いに競合する設計上の範囲で TPS63900 の効率は 80% 以上にとどまり、ピーク効

複数の課題を解決する必要があります。設計の際に、過渡応

率は 96% に達しています。

答、ノイズ、精度に関する重要な性能仕様すべてを満たすとCutting downfrom Poly Si
to Active region
Directional sideview of cross-sectionin Fig 9a of low VT
parasitic transistor

Polysilicon
Thinning oxide

Active

STI

(b)

(a)
図 9. 酸化膜の目減りに起因する低 VT 寄生成分を示す 2D 断面図 (a) とレイアウト ビュー (b)100

Efficiency [%]Efficiency (%)

90
80
70
60
50
40
1µ

VI = 1.8 V
VI = 2.5 V
VI = 3.0 V
VI = 3.3 V
VI = 3.6 V
VI = 5.0 V

10µ

100µ

1m

10

0.1

1

100
90
80
70
60
50
40
30
20
10
0
0.001

Output Current (A)VO = 3.3 V
TA= 25°C

VIN = 1.8 V
VIN = 3.6 V
VIN = 5.5 V
0.01

0.1

1

10

100

Output Current IOUT [mA]

(a)

(b)

図 10. TPS63900 (a) と競合製品 (b) それぞれの効率(出典：テキサス・インスツルメンツと競合製品それぞれのデータシート)

過渡応答の課題への対処

答に対応しています。TPS61094 は、スーパーキャパシタ充

過渡応答を改善するための鍵は、最善のトポロジーを出発点

電 (降圧) およびスーパーキャパシタ放電 (昇圧) モードで IQとすることです。たとえば、TPS61094 は低 IQ と高速過渡応が 60nA と小さい双方向昇降圧コンバータです。TPS61094

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は、出力の dv/dt の傾きを監視しそのレギュレーション動作を止するために、バイアス電流の関数としてトランスコンダクタン

調整することで、任意の瞬間の過渡性能を最適化します。こスと出力抵抗の両方を最適化すると、静止電流 (IQ) 効率のれにより、低 IQ を維持しながら、出力の電圧降下を迅速に検良い定ゲイン アンプを実現できます。

出できます。その結果、バックアップ電源のサポートまたはス

別の手法は、高速スタートアップ回路を使用することです。サーパーキャパシタによるピーク負荷のサポートを TPS61094

ンプル / ホールドのリファレンス システムのスタートアップ時が開始する際に、出力電圧はほぼ一定に保たれます。

間を短くすると、バンドギャップ コアとスケーリング アンプ回電流を多く消費するブロックの数をできるだけ減らす必要があ路のオン時間は非常に短くなります。この結果、オン時間とオります。つまり、トポロジーがシンプルであるほど、改善につな

フ時間の比率を改善できるので、平均電流をナノアンペアのがります。たとえば、TPS63900 は 4 スイッチの昇降圧コンバ範囲まで低減しながら、ノイズと精度の水準を維持することがータであり、静止電流 (IQ) は 75nA です。この製品は単一モできます。

ードを使用して出力電圧のレギュレーションを実施し、入力レ

ライン過渡応答を改善するために、エネルギー効率の優れた

ベルより上か下、または入力に等しい値にします。コア アー

方法で、電圧レギュレーション ループにフィードフォワード手

キテクチャに加えて、軽負荷に移行するときにサンプル / ホー法を適用します。バイアス電流を調整するため、または回路

ルドの手法を使用し、すべての内部サポート機能の ISHDN をを有効にするために過渡検出回路を使用すると、出力側での最小化します。

電圧低下とセトリング タイムの両方をさらに小さくすることがゼロ電流帰還デバイダ、デジタル支援制御機能、ダイナミック

できます。

バイアス印加によって、電流をさらに節減することもできます。

図 11 に、TPS63900 にこれらの手法を適用した状況を示し

ダイナミック バイアス印加はよく知られた手法ですが、わずかます。ライン過渡は出力電圧の中でかろうじて認識できます

数 nA で動作させる場合には課題をもたらす可能性がありまが、スイッチング リップルを大幅に下回っています。それに対す。バイアス電流が小さいときにゲインが小さくなる事態を防し、他のデバイスでは 100mV の変化を示しています。
6

3.5 V

VIN

2.5 V
1.5 V
3.6018 V
3.5518 V
3.5018 V
3.4518 V
3.4018 V
3.3518 V
3.3018 V
3.2518 V
3.2018 V
3.1518 V
3.1018 V

VOUT

3.8

2

3.6

0

3.5

-2

3.4

-4

3.3

-6

3.2

-8

0

200 µs400 µs600 µs800 µs1 ms

1.2 ms

1.4 ms

1.6 ms

4

3.7

3.1
0s

VOUT
VIN

Input Voltage VIN [V]

4.5 V

Output Voltage VOUT [V]

3.9

-10

4

1.8 ms

(a)

8

12

16

20

Time [ms](b)

図 11. ライン過渡応答 (VIN = 2.5V～4.2V、VOUT = 3.3V、IOUT = 1mA)、TPS63900 (a)、競合デバイス (b)スイッチング ノイズの問題への対処ます。このリップルを低減する 1 つの方法は、1 つのスイッチ

高精度データ アプリケーションを設計する場合の 1 つの優先

ング サイクルの間に出力へ渡されるエネルギー パッケージを最小化することです。ただし、それで十分ではない場合はど

事項は、DC/DC コンバータのスイッチング ノイズを制御する

うなるでしょうか。

ことです。特に複数のパワー セーブ モードで、大きな出力電圧リップルの要因となる過渡バーストに対処する必要があり

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April 2023

昇圧コンバータ TPS62840 は、静止電流 (IQ) が 60nA であRSり、実装済みの STOP ピンを使用して、現在のスイッチング

DAC

サイクルが終わった後にレギュレータのスイッチング動作を直ちに停止することで、完全にスイッチング ノイズのない時間を

VIN
SW

CI
4.7 µF
GND

VOS
VSET

MODE

MODE
MO

RUN/STOPSTOPST

ENABLEEN

L
2.2 µH
CO
10 µF

CH

Digital/discreteswitch driver

確保できます (図 12 を参照)。
VIN

RL

+

Switch (NC)

VOUT
CL

VOUT

図 13. ディスクリートのサンプル / ホールド DAC システム。

図 14 に示すように、TPS7A02 デバイスのサンプル / ホール
ド回路によるノイズ成形機能を通じて、10Hz～100Hz の周波

RSET数帯で積分ノイズを 40% 以上低減できます。
100

Noise (µV/√Hz)

図 12. STOP ピン機能による TPS62840 のスイッチング ノイズの防止

他のノイズ問題への対処
スイッチング ノイズ以外に、熱雑音とフリッカ ノイズの各成分

10

0.1
0.01
1.E+01

自己雑音が懸案事項になります。通常はリファレンスがノイズの最大寄与要因なので、電圧と電流両方のリファレンスを作

129.4 µVRMS Noise(10 Hz to 100 kHz)S/H mode disabled

1を含む連続的な自己雑音が 0.1Hz～100kHz の範囲内に存在しており、静止電流 (IQ) バイアスがより小さい場合はこの

VIN = 2.5 V
VOUT = 0.8 V

ILOAD = 100 uA

76.6 V RMS Noise(10 Hz to 100 kHz)S/H mode endabled

1.E+02

1.E+03

1.E+04 1.E+05
Frequency (Hz)

1.E+06

1.E+07

図 14. TPS7A02 上のサンプル / ホールド リファレンスを使用する場
合と使用しない場合のノイズ スペクトル。(出典：TPS7A02 の内部シ
リコンの テキサス・インスツルメンツによる測定値)。

成するために内蔵バージョンのサンプル / ホールド方式を選択すると、デバイスの寿命全体にわたって、面積、ノイズ、静止電流 (IQ)、性能の信頼性 (ドリフトなし) に関して魅力的なト
レードオフを実現できます。このようなサンプル / ホールド回路の欠点は、小さいリップル誤差を生成することです。
図 13 に、テキサス・インスツルメンツの高精度 D/A コンバー
タ (DAC) とオペアンプ ファミリを使用してサンプル / ホールドの動作最適化を試みる設計を示します。発生したグリッチはこの対策を通じて、式に示すレギュレータのノイズ フロア内に適切に収まります。これらの手法の一部を採用することで、
TPS7A02 LDO を使用する設計のグリッチとその他の不要なノイズを除去できます。

低消費電力アプリケーションで低静止電流 (IQ) の課題を克服

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した、静止電流 (IQ) x 最小パッケージの面積という FOM (性ダイ サイズとソリューション面積の問題への対処

能指標) は、このような手法の面積効率を比較する最善の方

ナノパワー レギュレータ内で面積が非常に大きいブロックの法です。TPS7A02 デバイスは、2019 年に 1mm × 1mm の1 つとして、電流リファレンスを挙げることができます。この回
路は、1～10nA のバイアス レッグを生成する役割を果たしま

DQN (dual-flat-no-leads) パッケージで発売され、2021 年にす。電流リファレンス ブロック内にある電流バイアス生成領域

その WCSP (Wafer Chip-Scale Package) のバリアントが発では、複数の抵抗素子が支配的になっています。値の小さい売されました。この LDO は、IQ x パッケージ面積効率の抵抗の両端間に小さいバイアス電圧を印加すると、抵抗値がFOM に関して業界で最も小さい値の 1 つ (10nA-mm2 未満)

減少する結果になります。リファレンス バイアス電流を形成すを実現しています。 図 16 に、標準的な 0402 コンデンサと、るときに、1 つの手法を使用して、∆Vgst/R または ∆Vbe/R のTPS7A02 の供給に使用されている DQN と WCSP の各パッ回路を生成することができます。

ケージを横に並べて対比します。

図 15 に、温度係数がほぼ 0 であるバイアス電流を生成する

TPS7A02 DQN
1 mm by 1 mm

ための優れた実装方法を示します。この場合、R1 と Rbias の各抵抗の間で小さい電圧バイアスを使用し、温度係数がそれ

OUT 1

4

0402 capacitor
1 mm by 0.5 mm

Δ VGST = 2 × VT × ln N

2. Ib =

2 × VT × ln N
Rbias

+

GND 2 Thermal pad 3

VGS6
R1

M2

2

B

EN

GND

A

IN

OUT

EN

図 16. DQN パッケージ (TPS7A02)、0402 コンデンサ、WCSP パッ
ケージのサイズの対照比較。

図 15. 面積が小さい 1nA 電流リファレンスを示す回路図。
M4

1

IN

ぞれ正と負であるバイアス電流を作り出します。
1.

TPS7A02 WCSP
0.64 mm by 0.64 mm

M3

電源電圧スーパーバイザに対して類似の面積縮小手法を適用する場合、主な課題は、10V を上回る電圧を検知しながM5

ら、0.5μA 未満という静止電流 (IQ) の水準をどのようにして維

B.

LVT
M0

M6

持するかです。監視対象電圧に対して静電容量式センシング

M1を実施して、サンプル / ホールド手法を組み合わせると、ダイ

N

R1

A.

面積を縮小し、応答時間を改善することができます。高い入Rbias

力電圧に対応する TPS3840 ナノパワー スーパーバイザの静止電流 (IQ) は 350nA 未満であり、最短 15μs のリセット伝
搬遅延を達成すると同時に、10V レールを直接監視することができます。

これらの手法を使用して、より面積の小さい受動領域を実現し、実質的にダイ面積を縮小することができます。すでに説明

低消費電力アプリケーションで低静止電流 (IQ) の課題を克服

10

April 2023

PMID

Q1/Q2

Q3

IN

S

SW

D

D
G
G

GND
IINLIM

VIN_DPMS

PWM, LDO, and BAT FET Control

Q4

VSYSREG

SYS
VINLS

LDO
IBATREG Control

S

VBATREG

Thermalshutdown

G
D

LDO/Load
VSUPPLY Switch Control

CD
SDA
SCL

LS/LDO

Hi-ZMode
Termination
Reference
+

ILIM
ISET

Charge Current

IPRETERM
PG

VIN

I2C
Interface
LDO/ Load Switch
Host Control
DisableInput Current
Limit

LSCTRL

1C/
0.5C

Termination
VBATREG
Current-140mV

Device Control
VOVP

IBAT

+

+

TS COOL

BAT+TS WARM++

Recharge

VBAT(SC)TS HOT+

VIN
VINOVPBATOVP
BATSHRT

Q7

TS COLDDisable

INT

Q5

+

VBAT
VBATSHRT

RESET

+

+

VBAT
VBATOVP- 0.12 V
VBATREG
VBAT

Reset and Timer
MRTS

図 17. ナノアンペア チャージャ システムに関するシステム レベルの図。

ボード面積を節減するための非常に魅力的な方法の 1 つは、より多くの機能を単一のダイに統合することです。この統合により、スーパーバイザ、リファレンス システム、LDO、バッテリ チャージャ、DC/DC コンバータのような複数のブロックが共通のビルディ
ング ブロックを共有すると同時に、全体としての静止電流 (IQ) を低減することができます。 図 17 に、バッテリ充電管理 IC である
BQ25125 の能力を示します。この IC は複数の低静止電流 (IQ) 機能を統合し、フレキシブルな方法で制御します。I2C を使用して、パワー マネージメント システム全体を、ウェアラブル、メーター、車載センサなどの IoT アプリケーションに組み込むという主な利点を実現します。

リーケージとスレッショルド未満領域での動作という問題への対処
テキサス・インスツルメンツの電源プロセス テクノロジーは、低消費電力の設計に合わせて最適化済みの素子を利用します。高密度の抵抗とコンデンサを斬新な回路手法と組み合わせることで、静止電流 (IQ) とダイ サイズの両方の低減が可能になります。パワー FET とデジタル ロジックは低リーケージのトランジスタを提供すると同時に、速度についても最適化されています。したがって、ISHDN と面積の間で、排他的な (両立が難しい) 妥協を強いられることはありません。加えて、VGS-VT レベルが低い、スレッショ

低消費電力アプリケーションで低静止電流 (IQ) の課題を克服

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April 2023

ルド未満領域での動作に関して高精度のモデル化を実施すると、図 18 のようになり、最小でピコアンペア/マイクロメートル (pA/μm) というバイアス水準まで、信頼性の高い動作を実現できるようになります。
8
Measurementσ(∆I DS)/I DS) [ % ]

7

Model

6
5
4
3
2
1
0
0

0.5

1.5

1

2.5

2

3

(VGS -VT) [ V ]図 18. シグマ IDS 不整合のパーセンテージと VGS - VT の対比

電気的特性
規定条件：TJ = –40℃～+125℃、VIN = VOUT(nom) + 0.5V または 2.0V (どちらか大きい方)、IOUT = 1mA、VEN = VIN、CIN = COUT
= 1μF (別途規定がない場合)。標準値は TJ = 25℃時に測定。
パラメータ

テスト条件

公称精度

最小値

標準値

単位

TJ = 25℃、VOUT ≥ 1.5V、1μA(1) ≤ IOUT ≤ 1mA

-1

1

%

TJ = 25℃、VOUT < 1.5V

-15

15

mV

-1.5

1.5

%

-20

20

mV

5

mV

38

mV

温度範囲全体での精度

VOUT ≥ 1.5V

(ΔVIN)

ライン レギュレーション

VOUT(nom) + 0.5 V ≤ VIN ≤ 6.0V (1)TJ = –40℃～+125℃

ΔVOUT(ΔIOUT)

ライン レギュレー
ション (2)1mA ≤ IOUT ≤ 200mA、VIN = VOUT(nom) + 0.5V (2)TJ = –40℃～+85℃

IGND

グランド電流IOUT = 0 mA

TJ = –40℃～+125℃

VOUT ≥ 1.5V

20

50

TJ = –40℃～+125℃
TJ = 25°C

25

5µA ≤ IOUT <1mA

TJ = 25°C

46

nA

60

TJ = –40℃～+85℃
IGND/IOUT グランド電流対負
荷電流

最大値

1

1mA ≤ IOUT <100mA

0.25

IOUT ≥ 100mA

0.15

IGND(DO)

ドロップアウト時のグランド電流 (3)IOUT = 0mA、VIN = 95% x VOUT(nom)

TJ = 25°C

25

ISHDN

シャットダウン電流

VEN = 0V、1.5V ≤ VIN ≤ 5.0V、TJ = 25℃

TJ = 25°C

3

%

nA
10

nA

表 1. TPS7A02 データシートに掲載されている IGND と ISHDN の変動。
(1)
(2)
(3)

VOUT ≤ 1.5V の時、VIN = 2.0V。
ロード レギュレーションは、IOUT = 1mA 時の出力電圧で正規化されています。
設計により規定されています。

低消費電力アプリケーションで低静止電流 (IQ) の課題を克服

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April 2023

コンデンサのリーケージ以外に、電圧計の入力インピーダン

IQ-GND、ISHDN、VOUT の精度に関する変動はいずれも、特定

スは低静止電流 (IQ) を測定するセットアップで重要な役割をのプロセス テクノロジーを使用する素子の製造能力に関する果たし、不正確な結果につながる要因にもなります。インピー

適切な指標になります。表 1、『TPS7A02 ナノパワー IQ、ダンスが 10MΩ である標準的な電圧計を、電源レギュレータ

25nA、200mA、高速過渡応答の低ドロップアウト電圧レギュの入力または出力に接続すると、電源電圧または出力電圧

レータ』データシートのには、無負荷時の IGND が、-40℃～

が 5V である場合に 500nA の電流消費に寄与することにな

85℃の温度範囲で 25nA～60nA で変動することが記載されります。TPS7A02 LDO の場合、内部の自己消費静止電流ています。温度範囲内でのこの変動は、電流ミラーの不整合(IQ) は 25nA なので、この外部リーケージはその 20 倍に達と IBIAS 生成制御能力を表しています。ISHDN は、室温で 3nAすることになります。

から 10nA の範囲で変動しており、パワー FET とデジタル ロ
ジックのリーケージ制御に関する良好な指標になります。

正しい測定方法と、電圧計および電流計を適切な場所に接続

VOUT の精度は温度範囲全体にわたって誤差 1.5% 未満でする方法で、測定誤差を防止することができます。 図 20 に、あり、スレッショルド未満領域での不整合の制御に関する良さまざまなテストのセットアップと、それらが効率に及ぼす影響

好な指標になります。

を示します。負荷が 0.1mA 未満である場合、これらはすでにかなり大きい影響を及ぼしています。超低 IQ 測定のセットア

低静止電流 (IQ) の設計におけるシステムの潜在的な落とし穴を回避ップに関する問題を回避するための最適なオプションに関するヒントについては、Analog Design Journal の記事、『超低外部コンデンサのリーケージは 1 つの懸案事項になります。

IQ デバイスの効率を正確に測定する』を参照してください。

どのレギュレータでも、入力と出力両方のコンデンサが、静止

100

電流 (IQ) の増加要因になります。外部コンデンサのリーケー

90
80Good Setup

は、コンデンサのさまざまな絶縁抵抗 (Rp) 仕様について、コ

70Wrong Connectionof Input Voltmeter

Efficiency (%)

ジを評価する優れた方法の 1 つを図 19 に示します。ここでンデンサの両端間で測定した電圧降下を時間に対して示してます。データシートの値と無関係にコンデンサのリーケージを測定することを推奨します。コンデンサを既知の電圧まで充

0
0.001

が最小になります。
Voltage Droop vs Time for Different Insulation Resistance (Rp)
8
VHOLD(Initial Voltage)
Rp = 1000000Ω
7
Rp = 2842496Ω

Voltage [mV]

4
3

0.01

0.1
1
Load Current (mA)

10

100

図 20. セットアップによって異なる効率の測定結果

低消費電流 (IQ) の実現とフレキシビリティを両立

Rp = 8079788Ω
Rp = 22966774Ω
Rp = 65292984Ω
Rp = 185566680Ω
Rp = 527472715Ω
Rp = 1499339560Ω
Rp = 4261868054Ω

フレキシビリティは、低消費電力アプリケーションの設計の鍵になります。その 1 つの例が、出力電圧値の変更です。従来の方法は、調整可能な外部帰還デバイダを使用することで2す。ただし、その場合は不正確さが大きくなることに加えて、

1

静止電流 (IQ) も大きくなります。最新のナノアンペア・パワー・

0
-1
0.000

Added CIN andWrong Connectionof Input and Output
Voltmeters10です。絶縁抵抗が最大であるコンデンサは、時間による降下

5

40

20

ンデンサ オプションを定量化して比較するための優れた方法

dV/dt = 1.005 [V/s]Wrong Connectionof Input and Output
Voltmeters

50

30

電し、時間の経過とともに降下を監視するのは、さまざまなコ

660

コンバータでは、R2D インターフェイス (図 21) を使用して、出
0.002

0.004
0.006
Time(s)

0.008

0.010

力電圧の設定をデジタル化できます。この機能はデバイスの図 19. さまざまな絶縁抵抗での時間による電圧降下

低消費電力アプリケーションで低静止電流 (IQ) の課題を克服

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April 2023

起動後にシャットダウンされるので、余分な電流を消費しなく

LM5123-Q1 と同様、LMR43610/20 36V、1A/2A 降圧コンて済みます。

バータは、帰還回路を内蔵することで IQ を最小化する斬新な方式を採用しています。LMR43610/20 は起動時にVOUT/FB ピンのインピーダンス チェックを実行します。これ

VSETにより、出力電圧調整機能を利用するために使う外部帰還回路の有無を検出します。外部の帰還抵抗が検出されない場

ADC

R SET

合、本デバイスは、3.3V または 5V の固定出力電圧を設定する内蔵帰還回路を自動的に使用します。これにより、帰還回路のリーケージを最小限に抑え、IQ を低減します

図 21. R2D インターフェイス

LMR43610/20 など、多くのスイッチ モード電源デバイスは、外付け部品点数を低減することで車載アプリケーションの IQ を低減

IC の内部回路に電力を供給するために内部 LDO を使用しています。低電圧アプリケーションでは、通常この内部 LDO

過酷な車載環境では、システム レベルの静止電流 (IQ) は外に入力電圧から直接電力を供給します。しかし、内部 LDO に部抵抗で決まります。リーケージを防止する要件を考慮し、抵電力を供給するこの方法は、LDO の電力損失が入力電圧に抗は通常 100kΩ 未満に制限されます。ただし、静止電流 (IQ)

正比例するため、広い入力電圧にわたって動作する設計にと ISHDN を小さくする目標を放棄する必要はありません。12V

特有の課題をもたらします。

を監視する外部帰還デバイダを使用すると、静止電流 (IQ) が100 µA を上回る範囲になります。これより抵抗値の大きい内

この課題に対処するため、入力から電力を供給するのではな

部帰還デバイダを使用してデバイダ電流を小さくすることは可

く、LMR43610/20 は VOUT/FB ピンから同じ電圧を利用して能ですが、プログラマビリティ (設定能力) は失われます。

内部 LDO に電力を供給します。次にその内部 LDO が、総IQ_VIN を最小化するためにすべての内部回路をバイアスしLM5123-Q1 は、入力電圧範囲 (VIN) が広い昇圧コントローラ

ます。これにより、内部 LDO の電流を VOUT/(VIN * η1) の係であり、従来の外部帰還抵抗と内部の低電圧リファレンスを数で低減できます。これらの機能をこの資料で説明している

入れ替える方法で、静止電流 (IQ) を低減します。それにより、方法と組み合わせることで、LMR43610/20 はクラス最高の

わずかな代償で値の小さい抵抗を実現できます。電圧リファ

低 IQ 性能 (150℃ TJ で 3μA 以下) と軽負荷時効率 (公称

レンスと帰還抵抗に関するこの革新的な配置を使用すると、12VIN、3.3VOUT、2.2MHz 変換で 1mA 時に約 90%) を実現

直前の例で登場した 300μA の静止電流 (IQ) という値を 1/20

できます。

未満に減少させることができます (図 22 を参照)。

100

LM5123

90

EN

80

VOUT
Efficiency (%)

70

VREF

Reference
generator

GM
stage

60
50
40
30
20

TRK

FB

VIN = 12 V
VIN = 24 V

10
0
1E-5

AGND

図 22. 低静止電流 (IQ) の車載環境におけるフレキシブルなプログラ
ミング。

低消費電力アプリケーションで低静止電流 (IQ) の課題を克服

0.00010.001
0.01
Load Current (A)0.1 0.2 0.5 1 2
SNVS

図 23. 効率：VOUT = 3.3V (固定)、2.2MHz

14

April 2023

システム レベルで低静止電流 (IQ) をサポートする機能
をスマート オンまたはスマート イネーブルにする
デバイス レベルで改良を実施すると、システム レベルの設計を簡素化することができます。これに該当する 1 つの例は、
60mΩ、リーケージ 10nA のロード スイッチである TPS22916が搭載しているスマート イネーブル機能です。超低リーケー
ジと超低静止電流 (IQ) 特性に加えて、このデバイスはスイッ
チをオンにするスマートな方法も実現しています。通常、ON
ピンに内部プルダウン抵抗を取り付けているので、スイッチをまとめ電流の減少を目指すトレンドは明確です。無負荷または軽負荷の条件下で高効率を達成する必要があるので、電源ソリューションは出力のレギュレーションを厳密に実施すると同時に、超低消費電流を維持する必要があります。超低静止電流(IQ) のテクノロジーと製品で構成された TI の製品ラインアップ
を活用すれば、今後の設計で製品のバッテリ動作時間を最大化し、低消費電力を実現することができます。
低静止電流 (IQ) に関連する TI の各種テクノロジーの主な利制御するマイコンが高インピーダンス (Z) 状態に移行する状

点：況でも、パワー スイッチが偶発的にオンに切り替わる事態を• 常時オンの低消費電力 — 超低リーク プロセス テクノロジ

確実に防止できます。残念ながら、これらのプルアップ抵抗とーと斬新な制御トポロジーにより、バッテリ動作時間を延プルダウン抵抗は、システム レベルの静止電流 (IQ) に悪影長します。
• 高速応答時間 — 高速ウェークアップ コンパレータとゼロ

響を及ぼします。
図 24 に示すように、TPS22916 は他の多くのナノ静止電流

静止電流 (IQ) フィードバック制御により、低消費電力という(IQ) 製品と同様、スマート オンまたはスマート イネーブル回路

特性を犠牲にせずに高速な動的応答を実現できます。

を搭載しています。この回路は、ソフト スタートを実施した後• フォーム ファクタの縮小 — 抵抗とコンデンサの面積節減

はプルダウン パスを開回路にして、従来発生していた常時オ手法により、静止電力に影響を及ぼさずに、スペース制約

ンの静止電流 (IQ) を排除すると同時に、デバイスへの電力供が厳しいアプリケーションへの統合が容易になります。

給がオフになっているときは既知の低インピーダンス状態を

ti.com/lowiq を参照すると、TI などを活用して、システムの引き続き維持することを保証します。

性能を犠牲にせずに、バッテリ動作時間と保管期間を延長する方法を確認できます。

Reversecurrent
blocking

IN

OUT

低静止電流 (IQ) に関連する主な製品カテゴリ• バッテリ チャージャ IC• 昇降圧レギュレータと反転レギュレータ

ON
Smart
pull down
resistanceControl
logic

Driver• リニア レギュレータ（LDO）• パワー スイッチ
QOD
resistance(not in
TPS22916CN)• シリーズ電圧リファレンス• シャント電圧リファレンス• 降圧 (バック) レギュレータ• 昇圧 (ブースト) レギュレータ

GND• 監視/リセット IC

図 24. デバイスがオフになっている間は ON ピンで低インピーダンス
状態を保証する、スマート
イネーブルに対応した回路
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JAJY121B

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