ETM23J-04

アプリケーションマニュアル
Real Time Clock Module

RX-8731LC
Preliminary

● 本マニュアルのご使用につきましては、次の点にご留意願います。
1. 本資料の内容については、予告なく変更することがあります。量産設計の際は最新情報をご確認ください。
2. 本資料の一部、または全部を弊社に無断で転載、または、複製など他の目的に使用することは堅くお断りいたします。
3. 本資料に記載される応用回路、プログラム、使用方法等はあくまでも参考情報であり、これらに起因する第三者の知的財産権およびその他の権利侵害あるいは損害の発生に対し、弊社は如何なる保証を行うものではありません。また、本資料によって第三者または弊社の知的財産権およびその他の権利の実施権の許諾を行うものではありません。
4. 特性表の数値の大小は、数値線上の大小関係で表します。
5. 輸出管理について(1) 製品および弊社が提供する技術を輸出等するにあたっては「外国為替および外国貿易法」を遵守し、当該法令の定める必要な手続をおとりください。
(2) 大量破壊兵器の開発等およびその他の軍事用途に使用する目的をもって製品および弊社が提供する技術を輸出等しないでください。また、これらに使用するおそれのある第三者に提供しないでください。
6. 製品は一般電子機器に使用されることを意図し設計されたものです。 特別に高信頼性を必要とする以下の特定用途に使用する場合は、弊社の事前承諾を必ず得て下さい。 承諾無き場合は如何なる責任も負いかねることがあります。
1 宇宙機器（人工衛星・ロケット等）2 輸送車両並びにその制御機器（自動車・航空機・列車・船舶等）
3 生命維持を目的とした医療機器
4 海底中継機器 5 発電所制御機器 6 防災・防犯装置7 交通用機器
8 その他；1 ～7 と同等の信頼性を必要とする用途
本資料に掲載されている会社名、商品名は、各社の商標もしくは登録商標です。

ETM23J 改定履歴
Rev No.

Date

Page

Description-01

2008/2/1

制定-02

2013/2/7

入力電圧誤記訂正-03

2014/6/25

7,31

バスアウトタイム機能説明-04

2015/2/24

7,33

8.4

8.5 追加11-1)(4)訂正RX8731LC目 次
1. 概 要 ............................................................................................................................. 1
2. ブロック図 .................................................................................................................... 1
3. 端子説明 ....................................................................................................................... 2
3.1. 端子配置 .......................................................................................................................................... 2
3.2. 端子機能 .......................................................................................................................................... 24. 外形寸法図/マーキングレイアウト ............................................................................. 3
5.絶対最大定格 ................................................................................................................ 4
6.推奨動作条件 ................................................................................................................ 47. 周波数特性 .................................................................................................................... 4
8.電気的特性 ................................................................................................................... 5
8.1.DC 電気的特性 ................................................................................................................................ 5
8.3
8.4
8.5

2

E PROM 特性 ................................................................................................................................ 7
2
E PROM 書き込み手順 .................................................................................................................. 7
2
E PROM 読み出し手順 .................................................................................................................. 7

9. 使用方法 ...................................................................................................................... 89.1. レジスタテーブル ............................................................................................................................ 89.2. レジスタ説明 ................................................................................................................................... 92
9.3. E PROM と ID-ROM ....................................................................................................................... 16
9.4. 定周期タイマ割り込み機能 ........................................................................................................... 179.5. アラーム割り込み機能 .................................................................................................................. 21
9.6. 時刻更新割り込み機能 .................................................................................................................. 24
9.7. 割り込み機能動作時の/IRQ"L"割り込み出力に関して ............................................................. 26
9.8. FOUT 機能(クロック出力機能) ................................................................................................ 26
9.9. データの リード/ライト ................................................................................................................ 28
9.10. バックアップへの移行 及び 復帰 .............................................................................................. 31
9.11. バスタイムアウト機能 ................................................................................................................ 31

10. 参考資料 ................................................................................................................... 32
10.1. 参考データ................................................................................................................................... 32
10.2. 一般的なマイコンとの接続 ......................................................................................................... 32

11. 取り扱い上の注意事項 .............................................................................................. 33

ETM23J-04

RX8731LC
E2PROM 内蔵 I2C-Bus インタフェース リアルタイムクロック IC

RX  8731LC
リアルタイムクロック
 E PROM / ID-ROM
プログラマブル I/O
32.768kHz 出力
インタフェース方式
インタフェース電圧範囲
計時(保持)電圧範囲
バックアップ時消費電流
2：時計･カレンダ, 自動うるう年補正, 時刻更新割り込み, アラーム割り込み, タイマ割り込み 等の 豊富な機能
2：10 byte E PROM, 6 byte ID-ROM 内蔵：4 Port ユーザプログラマブル：OE 機能付き C-MOS 出力
2：I C インタフェース
2：1.7V5.5V ( ただし E PROM 書込み時は 1.8V5.5V )：1.3V5.5V：0.35 A / 3 VTyp2

I C-Bus は､NXP Semiconductors の商標です。

1. 概 要2

2

本 IC は､E PROM を内蔵した I C インタフェース方式のリアルタイムクロック IC です。
リアルタイムクロック部は、秒から年までの自動うるう年補正 Clock＆Calendar 回路, 時刻アラーム,
インターバルタイマ, 時刻更新割り込み, 32.768 kHz 出力 等の豊富な機能を備えています。
2
さらに 12byte の E PROM, 4byte の ID-ROM, 4port のユーザプログラマブル I/O 端子を装備しており、
携帯オーディオプレーヤ, ハンディターミナル, その他の小型電子機器等の用途に最適です。

2. ブロック図( 32.768 kHz )

XG

XD
OSC

FOE

DIVIDER

CLOCK
andCALENDAR

FOUT
CONTROLLER

FOUT

TIMER REGISTERINTERRUPTS/ IRQ

CONTROLLER
ALARM REGISTER

P00 – P03

A0
SDA
SCL

4

I/O Port
CONTROLREGISTER
andBUS

SYSTEMCONTROLLER

INTERFACECIRCUIT

2

E PROM
10 Byte ( 80 bit )ID-PROM
6 Byte ( 48 bit )Page1

ETM23J-04

RX8731LC
3. 端子説明
3.1. 端子配置
1. FOE

12. VDD

2. P00#1

11. P01#12

3. SDA

10. P02

4. SCL9. P03#6

5. A 0#7

8. /IRQ

6. GND

7. FOUT

3.2. 端子機能
端子名

入出力

機

能

SDA

双方向

I2C 通信用データ入出力端子。SCL 信号に同期して､アドレス, データなどを入出力します。
この端子は出力時オープンドレインですので､信号線の容量により 適切なプルアップ
抵抗を接続してください。

SCL

入力

I2C 通信用のシリアルクロック入力端子です。

A0

入力

アドレス入力 です。本デバイスはアクセスデバイスの選択(通常のチップセレクトに相当)
を I2C インタフェースによって行います。この端子は、I2C の 7bit 構成によるデバイス
アドレスの最下位ビットの論理を選択します。

P00, P01

双方向プログラマブル I/O ポートです。出力ポート設定では､N-ch オープンドレイン出力となります。初期電源投入時、P00, P01端子は入力ポートとなります。

P02, P03

双方向プログラマブル I/O ポートです。出力ポートは､C-MOS 出力となります。
初期電源投入時、P02, P03端子は出力ポートとなります。
FOUT 端子は､ 出力制御付きのクロック出力端子(C-MOS 出力)です。
FOE 端子は､ FSEL1 ビット,FSEL0 ビットと組み合わせることで FOUT 出力端子の出力状態を制御するための入力端子です。

FOUT

出力

FOE 入力端子,FSEL1 ビット,FSEL0 ビットの組み合わせにより､ FOUT 出力端子から
32.768kHz,1024Hz,1Hz を選択出力する または 出力を停止させることができます。
出力停止時の FOUT 出力端子はハイインピーダンスになります。
FOE pin
input

FSEL1
bit

FSEL0
bit

0

0

32768HzOutput

(C-MOS output)

0

11024HzOutput

(C-MOS output)

1

0

1HzOutput

(C-MOS output)

"H"1

132768HzOutput

(C-MOS output)

"L"11OFF

(high impedance)

(Don't care)

FOE

入力

FOUT pin
output初期電源投入時(0V からの電源投入時)に FOE 入力端子="H"であったときは､ パワーオンリセット機能により 32.768kHz が選択出力されます。

/IRQ

出力

アラーム, インターバルタイマ, 時刻更新などの 割り込み信号("L"レベル)を出力します。
この端子は､ N-ch オープンドレイン出力です。

VDD－

電源のプラス側に接続します。

GND

グランドに接続します。

注) VDDGND 間 直近に 0.1 F 以上のパスコンを必ず接続してください。

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ETM23J-04

RX8731LC
4. 外形寸法図/マーキングレイアウト
4.1. 外形寸法図
RX8731LC(VSOJ12pin)
 外形寸法図 推奨はんだ付けパターン図

3.60.2

0.27

2.4

1.6

0.5

0.8



3.2

(0.4)

2.80.2

0.8

#7

2.4

#12

2.5

#6

2.77

0.08 M

0.22

本製品は、裏面に硝子を使用しております。
0Min.

0.5

1.2Max.

#1(下記注意事項を参照ください)

Unit : mm
0.08

注意事項）
本製品は 裏面( 部)に硝子を使用しておりますので､ 次について 十分に配慮いただけますよう お願いいたします。

1) 実装機
使用機器,条件等によっては､ 実装時の衝撃力により 製品の破壊を招く場合があります。
ご使用の前には 必ず､ 実装時の製品への負荷が極力少なくなる条件(基板上への搭載速度を遅くする, チャックを弱くするなど)を確認していただいてから ご使用ください。条件変更時も､同様の確認をしていただいてから ご使用ください。
本製品と実装基板の間に異物などがありますと､ 製品の破壊を招く場合があります。 実装時には 異物にも ご注意ください。
2) 製品実装後の接着剤の使用禁止
製品を基板実装後に、アンダーフィル等の接着剤が 実装面と製品裏面のガラス面の間に侵入すると、その後、接着剤の熱膨張などにより 硝子が割れる可能性があります。この場合は、水晶発振が停止しますので、接着剤は ご使用を中止していただくか、
本製品に接着剤が接近しないように、実装上の配慮をお願いいたします。

4.2. マーキングレイアウト
RX8731LC(VSOJ12pin)

ロゴ

型式

E8731
A123B
1 番ピン マーク

製造ロット

 表示内容は、捺印と表示の大略を示すもので、字形･大きさ および 位置の詳細を規定するものではありません。

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RX8731LC
5.絶対最大定格

GND=0V

項 目

記 号

条 件

定挌値

単 位

電源電圧

VDD

VDDGND 間0.3  +6.5

V

入力電圧

VIN1

FOE, A0, P0x, SCL, SDA 端子

GND0.3  +6.5

V

出力電圧

VOUT1

FOUT, P0x, SDA, /IRQ 端子

GND0.3  +6.5

V

保存温度

TSTG

梱包状態を除く 単品での保存55  +125

C

6.推奨動作条件

GND=0V

項 目

記 号

条 件

Min.

Typ.

Max.

単位

動作電源電圧

VDD



1.7

3.0

5.5

V

計時電源電圧VCLK

Ta=40C+85C

1.3

3.0

5.5

V

オフ時印加電圧

VPUP

SDA, /IRQ,P00,P01 端子

5.5V

動作温度範囲TOPR

結露無きこと+85

C

7. 周波数特性
記 号

出力周波数

fo

周波数偏差

f/f

周波数電圧特性f/V

周波数温度特性

Top

エージング
1 )
2 )

+25

※特記無き場合､ GND=0V,Ta=+25C,VDD=3.0V

項 目

発振開始時間40tSTA

f/f

条 件

Min.

Typ.
32.768Ta=+25C
VDD=3.0VTa=+25C
VDD=2.0V5.0VTa=20Cto+70C
VDD=3.0V;+25C 基準
Ta=+25C
VDD=1.7V
Ta=40C+85C
VDD=1.7V
Ta=+25C
VDD=3.0V、初年度

523Max.
(Typ.)(1) (2)

UnitkHz
106

2+2

106/V

120

+10

106

1.0

s

3.0

s

+5

106/year

0.5

5

月差 1 分相当。(オフセット値を除く)
リフロー処理 3 回による周波数変動分を含む。リフロー処理は､弊社条件による。

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ETM23J-04

RX8731LC
8.電気的特性
8.1.DC 電気的特性※特記無き場合､GND=0V,VDD=1.7V5.5V,Ta=40C+85C

項 目

記 号

条 件

消費電流(1)IDD1消費電流(2)IDD2

fSCL = 0 Hz, /IRQ=OFF
FOUT:OFF(Hi-z)Ta=40C+70C

消費電流(3)IDD3

fSCL = 0 Hz,

Min.

Typ.

Max.

VDD=5V

450

900

VDD=3V

350

800

VDD=5V

450

1500

単位

nA

/IRQ=OFF

nA

FOUT:OFF(Hi-z)

消費電流(4)IDD4消費電流(5)IDD5消費電流(6)IDD6消費電流(7)IDD7消費電流(8)IDD8"H" 入力電圧

VIH

入力端子

0.8  VDD

6.5

V

"L" 入力電圧

VIL

入力端子

GND  0.3

0.2  VDDV

VDD=5 V, IOH=1 mA

4.5

5.0

VDD=3 V, IOH=1 mA

2.2

3.0

VOH3

VDD=3 V, IOH=100 A

2.9

3.0

VOL1

VDD=5 V, IOL=1 mA

GND

GND+0.5

VDD=3 V, IOL=1 mA

GND

GND+0.8

VDD=3 V, IOL=100 A

GND

GND+0.1

VDD=5 V, IOL=1 mA

GND

GND+0.25

VDD=3 V, IOL=1 mA

GND

GND+0.4

VDD 2 V, IOL=3 mA

GND

GND+0.4

V

fSCL = 0 Hz,/IRQ=OFF,FOE=VDD
FOUT:32.768kHz
ON,CL=0pF"H" 出力電圧

VOH2

VOL2
"L" 出力電圧

FOUT, P0x 端子

FOUT, P0x 端子

VOL3
VOL4

/IRQ 端子

VOL5

350

1400

VDD=5V

3.0

6.0

VDD=3V

2.0

4.0

VDD=5V

8.0

16.0

VDD=3V

5.0

10.0

A

fSCL = 0 Hz,/IRQ=OFF,FOE=VDD
FOUT :32.768kHz
ON,CL=30pF

VOH1

VDD=3V

A

V

V

V

VOL6

SDA 端子

入力
リーク電流

ILK

入力端子,VIN=VDD or GND

0.5

0.5

A

出力
リーク電流

IOZ

出力端子,VOUT=VDDorGND

0.5

0.5

A

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RX8731LC
8.2. AC 電気的特性
8.2.1. AC 電気的特性(1)※特記無き場合､GND=0V,VDD=1.7V5.5V,Ta=40C+85C項目

記号

100kHz アクセス

400kHz アクセス(Standard-Mode)

(Fast-Mode)

Min.

Max.

Min.

単位

Max.

SCL クロック周波数fSCL

開始条件 セットアップ時間

tSU;STA

4.7

0.6

s

開始条件 ホールド時間

tHD;STA

4.0

0.6

s

データ セットアップ時間

tSU;DAT

250

100

ns

データ ホールド時間

tHD;DAT00

ns

停止条件 セットアップ時間

tSU;STO

4.0

0.6

s

開始条件と停止条件の間のバスフリー時間

tBUF

4.7

1.3

s

SCL"L"時間

tLOW

4.7

1.3

s

SCL"H"時間

tHIGH

4.0

100

400

kHz

s

0.6

SCL,SDA 立ち上がり時間

tr

1.0

0.3

s

SCL,SDA 立ち下がり時間

tf

0.3

0.3

s

タイミングチャート

ProtocolSTART
CONDITION
(S)

BIT 7
MSB
(A7)

tSU ; STA

tLOW

BIT 6

BIT 0
LSB
(R/W)

(A6)

tHIGH

ACK

STOP
CONDITION(P)(A)

1 / fSCLSTARTCONDITION(S)tSU ; STA

SCL
(S)

(P)

(S)

tBUF
tr

tf

SDA
(A)

tHD ; STA

注意：

tSU ; DATtHD ; DATtSPtSU ; STO

tHD ; STA

本デバイスへのアクセスは､ [ START コンディションの送信からアクセス終了後の STOP コンディション送
信までの一連の通信 ]を 1 秒以内に終了してください。
2
1 秒以上の時間がかかった場合は､内部の監視タイマにより RTC の I C バスインターフェースがリセットされ、時刻が最大 1 秒遅れます。詳細は「9.11 バスタイムアウト機能」を参照ください。

8.2.2. AC 電気的特性(2)
項目

記号

条件

I/O ポート遅延時間

tIOD

P0x 端子 CL=30pF

FOUT デューティ

Duty

50% VDD レベル※特記無き場合､GND=0 V , VDD=1.7 V  5.5 V , Ta= 40 C  +85 C

Min.

40

Typ.

50

Max.

単位

300

ns

60

%

A d d r e 7s s
SCL 端子SDA 端子

DP00

P03

P02

P01

P00

ACK

P 0 x端子New Data

ｔI O D
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ETM23J-04

RX8731LC
E2PROM 特性

8.3※特記無き場合､GND=0 V , VDD=1.7 V  5.5 V , Ta= 40 C  +85 C
項目

記号

条件

Min.

E PROM 書込み時
電圧範囲
E PROM 書込み時消費電流

VEPW

VDD 端子

1.8

IDD9

初期電源投入後アクセス可能時間
E2PROM 書込み時間

2

2

Max.

単位

5.5

V

書き込み

2

mA

tPUA

読み出し

30

ms

tWR

－

1.8

ms

2

5

回
年

E PROM 書換え回数

NW

－

10

E PROM データ保持時間

TDR

－

10

2

Typ.

E2PROM 書き込み手順

8.4
2

E PROM へのデータ書込みには内蔵水晶発振クロックが必要です。
2
E PROM への書き込みは初期電源投入から内蔵水晶の発振開始時間 (tSTA0.5 秒 Typ)お待ちください。
2
E PROM へはバイト単位の書込みのみ可能です。1 バイト書き込み毎に tWR (1.8ms)の Wait 時間が必要です。

1.8V (Min.)VEPW

E2PROM
1byte 書込み

tSTA
0.5s (Typ.)
8.5

E2PROM
1byte 書込み

tWR
1.8 ms (Min.)

E2PROM 読み出し手順

EEPROM 読み出しタイミングチャート

1.7V
VDD

任意の EEPROM アドレスを 1 回、空読みしてください。
（10hex ～ 19hex の１箇所）

tPUA
30ms (Min.)

30ms (Min.)
より早く読み出す方法
ダミーリード完了後のA
読み出し手順1) VDD 端子に 1.7V 以上の電圧を供給してください。
2) 電源投入から 30ms 以上ウエイトしてください。
3) EEPROM の任意の 1 バイトを空読み（ダミーリード）してください。（10hex～19hex）
4) ダミーアクセス終了から 30ms ウエイトしてください。
5) 以降はウエイト無しで読み出しが可能です

A 時点以降にレジスタ Fの bit2 を読み出して 1 なら再度読んでください。
これを繰り返して
bit2 から 0 が読み出されたらウエイト完了です。

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ETM23J-04

RX8731LC
9. 使用方法
9.1. レジスタテーブル
Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

note

00

SEC



40

20

10

8

4

2

1

3

01

MIN



40

20

10

8

4

2

1

3

02

HOUR





20

10

8

4

2

1

3

03

WEEK



6

5

4

3

2

1

0

3

04

DAY





20

10

8

4

2

1

3

05

MONTH







10

8

4

2

1

3

06

YEAR

80

40

20

10

8

4

2

1

07

I/O Port DDR / Data

DP03

DP02

DP01

DP00

P03

P02

P01

P00

08

MIN Alarm

AE

40

20

10

8

4

2

1

09

HOUR Alarm

AE



20

10

8

4

2

1

6

5

4

3

2

1

0



20

10

8

4

2

1

0A

WEEK Alarm
DAY Alarm

AE

5
4
4

0B

Timer Counter 0

128

64

32

16

8

4

2

1



0C

Timer Counter 1









2048

1024

512

256

4

0D

Extension Register

TEST

WADA

USEL

TE

FSEL1 FSEL0 TSEL1 TSEL0

1, 3
1, 30E

Flag Register

TEST



UF

TF

AF



VLF



0F

Control Register

TEST

EWP

UIE

TIE

AIE



STOP



3, 6

Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

note

10
2

|

E PROM

80 bit ( 10 byte x 8 bit )6

ID-ROM

48 bit ( 6 byte x 8 bit )

7

19

1A
|
1F
注)

0V からの初期電源投入時 および VLF ビット読み出し時の結果が VLF="1"のときは､ 必ずレジスタ初期化をおこなってから 使用してください。
その際､ 日付･時間として正しくないデータの設定はしないでください。その場合の計時動作は保証できません。

1.

0V からの初期電源投入時､ VLF,FSEL1,FSEL0 ビットは"1"に､ TE ビットは"0"に初期化されます。

2.

TEST ビットは テスト用ビットです。書き込み時は､ 必ず"0"を設定してください。

3.

'' マークは､ 初期設定以降"0"にて ご使用ください。

4.

'' マークは､ 任意データの R/W が可能な RAM bit です。

5.

0V からの初期電源投入時､レジスタ 07 の値は”1100 1011”(cb h)に初期化され、P00,01 は入力ポート、P02,03 は出力ポートとなります。また、P02 は Low, P03 は High 出力となります。

6.

EWP ビットは E PROM のライトプロテクト用ビットです。EWP ビットを"1"に設定した時、E PROM への書き込み操作が許可されます。初期電源投入時､ EWP ビットは"0"に初期化されます。
2
E PROM へのオートインクリメントによる連続書き込みはできません。また、Byte 書き込み後、次の書き込みまで 1.8ms の Wait が必要です。

7.

ID-ROM には個別にユニークな ID 情報が工場出荷時に書き込まれています。エンドユーザーは読み出しのみ可能
です。

2

2

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RX8731LC
9.2. レジスタ説明
9.2.1. 時計カウンタ(Reg-00[h]02[h])Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

00

SEC



40

20

10

8

4

2

1

01

MIN



40

20

10

8

4

2

1

02

HOUR





20

10

8

4

2

1

 [秒], [分], [時] を計時します。
 データ形式は BCD 形式で､ たとえば [SEC]レジスタが " 0101 1001 " ならば 59[秒]を意味します。
存在しない時刻データが書き込まれた場合は 正常な動作ができない原因になりますので ご注意ください。
1) [SEC]レジスタ[秒]を計時するカウンタです。
00 秒,01 秒,02 秒59 秒,00 秒,01 秒の順に更新します。
 [SEC]レジスタに書き込みを行うと､ 1 秒未満の内部カウンタ(2kHz1Hz)が 0 リセットされます。
2) [MIN]レジスタ[分]を計時するカウンタです。
00 分,01 分,02 分59 分,00 分,01 分の順に更新します。
3) [HOUR]レジスタ[時]を､ 24 時間制で計時するカウンタです。
00 時,01 時,02 時23 時,00 時,01 時の順に更新します。

9.2.2. 曜日カウンタ(Reg-03[h])Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

03

WEEK



6

5

4

3

2

1

0

[曜(曜日)]を bit 0bit 6 までの 7 ビットにて示します。
01h 曜02h 曜04h 曜08h 曜10h 曜20h 曜40h 曜(01h 曜02h 曜)の順に更新します。
 曜日と値は 次のように対応しています。
[WEEK]

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

曜日

Data [h]Write / Read

0
0
0
0
0
0
0

0
0
0
0
0
0
1

0
0
0
0
0
1
0

0
0
0
0
1
0
0

0
0
0
1
0
0
0

0
0
1
0
0
0
0

0
1
0
0
0
0
0

1
0
0
0
0
0
0

日
月
火
水
木
金
土

01 h
02 h
04 h
08 h
10 h
20 h
40 h





Write 禁止 複数の曜日を"1"に設定しないでください。
また､ 上記 7 種以外の設定は 正常な動作ができない原因になりますので ご注意ください。

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9.2.3. カレンダ・カウンタ(Reg-04[h]06[h])Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

04

DAY





20

10

8

4

2

1

05

MONTH







10

8

4

2

1

06

YEAR

80

40

20

10

8

4

2

1

 2001 年 01 月 01 日2099 年 12 月 31 日までの[日],[月],[年]を､ オートカレンダ機能によって更新します。
 データ形式は BCD 形式で､ たとえば [DAY]レジスタが"0011 0001"ならば 31 日を意味します。
存在しないカレンダデータが書き込まれた場合は正常な動作ができない原因になりますので ご注意ください。
1) [DAY]レジスタ
[日]のカウンタです。
月によって更新状況が異なります。
[年]が 4 の倍数のとき(04 年,08 年,12 年88 年,92 年,96 年)はうるう年になりますので､ その年の02 月の[日]の更新は02 月 01 日,02 日,03 日28 日,29 日03 月 01 日となります。
DAY

Write / Read

月
1, 3, 5, 7, 8, 12 月
4, 6, 9, 11 月
2 月 かつ 通常年
2 月 かつ うるう年

更新内容
01 日, 02 日, 03 日30 日, 31 日, 01 日
01 日, 02 日, 03 日30 日, 01 日, 02 日
01 日, 02 日, 03 日28 日, 01 日, 02 日
01 日, 02 日, 03 日28 日, 29 日, 01 日2) [MONTH ]レジスタ
[月]のカウンタです。01 月,02 月,03 月12 月,01 月,02 月の順に更新します。
3) [YEAR ]レジスタ
[年]のカウンタです。00 年,01 年,02 年99 年,00 年,01 年の順に更新します。
[年]が 4 の倍数のとき(04 年,08 年,12 年88 年,92 年,96 年)はうるう年になります。

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9.2.4. I/O ポート設定レジスタ(Reg-07[h])Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

07

I/O Port DDR/Data

DP03

DP02

DP01

DP00

P03

P02

P01

P00

 プログラマブル I/O ポート用のレジスタです。
DP00～DP03 ビットでそれぞれのポートの入出力設定をおこない、P00～P03 がデータビットとなります。

I/O

P00, P01

DP0x

P0x
Data

I/O

DP0x
P02, P03
P0x
Data 初期電源投入時､レジスタ 07 の値は”1100 1011”(cb h)に初期化され、00,01 は入力ポート、P02,03 は出力ポートとなります。
また、P02 は Low, P03 は High 出力となります。
Pin

I/O

Data

condition

P00
P01
P02
P03

In
In
Out
Out

1
1
0
1

Hi-Z ( N-ch Open drain )Hi-Z ( N-ch Open drain )Low level ( C-MOS )High level ( C-MOS ) P00~P03 のデータを読み出した場合、対応する端子の状態が読み出せます。
(DP00~DP03 はレジスタの内容が読み出せます) ポートへ書き込みを行った場合、データレジスタ P00~P03 へデータがラッチされます。
このときそれに対応する設定ビット DP00~DP03 が"1"ならば、P00~P03 のデータが端子に出力され、"0"ならば(入力ポート設定の為) データは出力されません。
 入力モードから出力モードに切り替わった場合（DPx : "0""1"）、データレジスタ P0x にラッチされているデータが端子に出力されます。

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9.2.5. アラームレジスタ(Reg-08[h]0A[h])Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

08

MIN Alarm

AE

40

20

10

8

4

2

1

09

HOUR Alarm

AE



20

10

8

4

2

1

6

5

4

3

2

1

0



20

10

8

4

2

1

WEEK Alarm
0A

AE
DAY Alarm アラーム割り込み機能を使用して[日],[曜],[時],[分]などに対する割り込みイベントを得たいときに､ AIE,AF ビ
ット および WADA ビットと ともに設定/使用します。
 上記アラームレジスタの設定状況 および WADA ビットの設定状況に 現時刻が一致すると､ AF ビット="1"
かつ /IRQ 端子="L"となるなど､アラーム割り込みイベントの発生を知ることができます。

9.2.6. 定周期タイマ用ダウンカウンタ(Reg-0B[h]0C[h])Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0B

Timer Counter 0

128

64

32

16

8

4

2

1

0C

Timer Counter 1









2048

1024

512

256

 定周期タイマ割り込み機能を使用するさいの､カウントダウン初期値(プリセット値)を設定するレジスタです。
カウンタの設定は1(01h)4095(FFFh)の範囲で設定できます。
 定周期タイマ割り込み機能を使用するには､ TE,TF,TIE,TSEL1,TSEL0 ビットと ともに設定/使用します。
 本ダウンカウンタのカウント値が 001h000h になると､ TF ビット="1",/IRQ 端子="L"となるなど､
定周期タイマ割り込みイベントの発生を知ることができます。

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9.2.7. 拡張レジスタ 0(Reg-0D [h])Address [h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0D

Extension Register

TEST

WADA

USEL

TE

FSEL1

FSEL0

TSEL1

TSEL0

 アラーム割り込み機能,定周期タイマ割り込み機能,FOUT 機能に関する動作設定をするためのレジスタです。
1) TEST ビット
テスト用のビットです。書き込み時は､ 必ず"0"を設定してください。
他のビットへの書き込みのさいに､ 誤って "1" を書き込まないよう ご注意ください。
尚、初期電源投入時は、Test-Mode は初期化されます。

2) WADA ビット(Week Alarm/Day Alarm Select)
アラーム割り込み機能の対象を選択指定するビットです。
"1"の書き込みで､ DAY(日)を比較対象にします。
"0"の書き込みで､ WEEK(週)を比較対象にします。
3) USEL ビット ( Update Interrupt Select )時刻更新割り込みを発生させるタイミングを指定します。
USEL

タイミング

自動復帰時間

0
1

秒 更新
分 更新

7.813 ms
7.813 ms4) TE ビット(Timer Enable)
定周期タイマ割り込み機能の動作を制御するビットです。
"1"の書き込みで､ 定周期タイマ割り込み機能が動作を開始します。
"0"の書き込みで､ 定周期タイマ割り込み機能を停止させます。
5) FSEL1, FSEL0 ビット(Frequency Select 1,0)
FOUT 機能(32.768kHz などのクロック出力を得る機能)を使用するときに､ FOUT 出力端子の状態を選択設定するビットです。
FSEL1,FSEL0 ビット と FOE 入力端子の組み合わせで､ 出力周波数の選択(3 種類)または 出力停止を設定できます。

6) TSEL1, TSEL0 ビット(Timer Select 1,0)
定周期タイマ割り込み機能のカウントダウン周期(ソースクロック)を選択指定するビットです。
この 2 つのビットの組み合わせで､ 全 4 種類より選択できます。

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9.2.8. フラグレジスタ 1(Reg-0E [h])Address [h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0E

Flag Register

TEST



UF

TF

AF



VLF



 電源状況, 各種割り込みイベント発生状況, 内部データの信頼性などの状況結果を示す､ フラグレジスタです。
1) TEST ビット
テスト用のビットです。書き込み時は､ 必ず"0"を設定してください。
他のビットへの書き込みのさいに､ 誤って "1" を書き込まないよう ご注意ください。
尚、初期電源投入時は、TEST ビットは"0" に初期化されます。
2) UF ビット( Update Flag )時刻更新終了割り込みイベントを検出して､ 結果を保持するフラグビットです。
時刻更新終了割り込みイベントが発生すると､"0""1"に変化します。
尚、初期電源投入時は、UF ビットは"0" に初期化されます。
3) TF ビット(Timer Flag)
定周期タイマ割り込みイベントを検出して､ 結果を保持するフラグビットです。
定周期タイマ割り込みイベントが発生すると､"0""1"に変化します。
尚、初期電源投入時は、TF ビットは"0" に初期化されます。
4) AF ビット(Alarm Flag)
アラーム割り込みイベントを検出して､ 結果を保持するフラグビットです。
アラーム割り込みイベントが発生すると､"0""1"に変化します。
尚、初期電源投入時は、AF ビットは"0" に初期化されます。
5) VLF ビット(Voltage Low Flag)
本製品の状態を検出して､ 結果を保持するフラグビットです。
電源電圧の低下などによって計時内容が有効でないとき､"0""1"に変化します。
読み出し時"1"のときの本製品の内容は無効ですので､ その場合は､ 必ず 全てのレジスタを初期設定してから使用してください。
 バックアップ状態からの復帰時などに読み出し､ バックアップ動作中の異常の有無について確認することを推奨します。
VLF

データ

内 容

0

VLF ビットを 0 クリアし､ また､ 次回検出に備える。

1

設定禁止

0

動作異常の 検出なし。

1

動作異常の 検出あり。 本製品の内容は無効。
結果は､ 0 クリアするまで保持されます。

Write

Read

尚、電源投入時は"1"となっておりますので、次回検出時に備え"0"を書き込んでください。

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9.2.9. コントロールレジスタ(Reg-0F [h])Address [h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0F

Control Register

TEST

EWP

UIE

TIE

AIE



STOP



 /IRQ 端子からの割り込みイベント出力の制御 や 時計,カレンダの停止/動作 を制御するためのレジスタです。
1) TEST ビット
テスト用のビットです。書き込み時は､ 必ず"0"を設定してください。
他のビットへの書き込みのさいに､ 誤って "1" を書き込まないよう ご注意ください。
尚、初期電源投入時は、TEST ビットは"0" に初期化されます。
22) EWP ビット(E PROM Write Protect)
2
EWP ビットは E PROM のライトプロテクト用ビットです。
2
EWP ビットを " 1 " に設定した時、E PROM への書き込み操作が許可されます。
初期電源投入時､ EWP ビットは " 0 " に初期化されます。
3) UIE ビット ( Update Interrupt Enable )時刻更新割り込みイベント発生時(UF､"0""1")の､ /IRQ 割り込み信号の動作を設定します。
"1"の書き込みにより､ 割り込みイベント発生時に /IRQ 端子から"L"レベルの割り込み信号を発生させることができます。
"0"の書き込みでは､ /IRQ 端子からの出力を禁止します。
初期電源投入時､ UIE ビットは " 0 " に初期化されます。
4) TIE ビット(Timer Interrupt Enable)
定周期タイマ割り込みイベント発生時(TF､"0""1")の､ /IRQ 割り込み信号の動作を設定します。
"1"の書き込みにより､ 割り込みイベント発生時に /IRQ 端子から"L"レベルの割り込み信号を発生させることができます。
"0"の書き込みでは､ /IRQ 端子からの出力を禁止します。
初期電源投入時､ TIE ビットは " 0 " に初期化されます。
5) AIE ビット(Alarm Interrupt Enable)
アラーム割り込みイベント発生時(AF､"0""1")の､ /IRQ 割り込み信号の動作を設定します。
"1"の書き込みにより､ 割り込みイベント発生時に /IRQ 端子から"L"レベルの割り込み信号を発生させることができます。
"0"の書き込みでは､ /IRQ 端子からの出力を禁止します。
初期電源投入時､ AIE ビットは " 0 " に初期化されます。
6) STOP ビット
計時動作を停止させます。
"1"の書き込みで 計時動作を停止させます。
"0"の書き込みで 計時を再開(停止を解除)します。
 機能の性質上､ 時計,カレンダの設定以外での使用は 控えてください。
初期電源投入時､ STOP ビットは " 0 " に初期化されます。
 STOP ビットと他の動作との関係
STOP ビットが"1"のとき､ 次のような影響があります。
停止 1) 年,月,日,曜,時,分,秒の更新が停止
 計時,カレンダ動作の更新が 全て停止します。
また それに伴い､アラーム割り込みイベントが 発生しなくなります。
停止 2) 定周期タイマ割り込み機能の一部が停止
 定周期タイマのソースクロック設定が 64Hz, 1Hz, 1/60Hz の設定にあるときは､ 定周期
タイマ割り込み機能が動作しません。
(ソースクロック設定が 4096Hz 時のみ､ 動作可能)

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9.3. E2PROM と ID-ROM
 本 IC は 10 byte の E PROM, 6 byte の ID-ROM を内蔵しています。
2

Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0F

Control Register

TEST

EWP

UIE

TIE

AIE



STOP



Address[h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

10
2

|
19
1A
|
1F

E PROM

80 bit ( 10 byte x 8 bit )ID-ROM

48 bit ( 6 byte x 8 bit )2

1) EWP ビット(E PROM Write Protect)
2
EWP ビットは E PROM のライトプロテクト用ビットです。
2
EWP ビットを " 1 " に設定した時、E PROM への書き込み操作が許可されます。
初期電源投入時､ EWP ビットは " 0 " に初期化されます。
22) E PROM
2
E PROM へのオートインクリメントによる連続書き込みはできません。
また、Byte 書き込み後、次の書き込みまで 1.8ms の Wait 時間が必要です。
2
Wait 時間を待たずに E PROM への書き込みをおこなった場合、この操作は無視されます。
2
E PROM 以外のエリアへのアクセスは可能です。
2
E PROM へのデータの書き込みには内蔵水晶発振クロックを利用するため、電源投入から
2
内蔵水晶発振器が動作するまでは E PROM への書き込みは出来ません。

3) ID-ROM
ID-ROM には個別にユニークな ID 情報が工場出荷時に書き込まれています。
ID-ROM はエンドユーザーは書き込みできません。読み出しのみ可能です。

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9.4. 定周期タイマ割り込み機能
定周期タイマ割り込み機能は､ 244.14s4095min までの任意の周期にて 定期的な割り込みイベントを発生させる機能です。
割り込みイベント発生時には TF ビット="1" かつ /IRQ 端子="L"と なるなど､ イベントの発生を知ることができます。
 定周期タイマ割り込みイベント発生時の/IRQ"L"出力は､ 割り込み発生後 7.813ms(Max.)で自動解除
(/IRQ="L"Hi-z)されます。(自動解除を待たずに 強制解除させることもできます)
 /IRQ 動作例
7.813ms(Max.)

periodTIE ="1"TE="0""1"

TIE="1""0"

9.4.1. 定周期タイマ割り込み機能図
定周期タイマ 動作開始

定周期タイマ 動作停止

"1"

(1)

TE bit(7)

定周期タイマ 動作中
"1""0"(9)"1"

(5)

TIE bit"0"/IRQ 出力

(6)
tRTN

tRTN

(8)

(1)

001h000hHi-z(7)

"L"tRTN

"1""0"period

イベント
発生

tRTN

 TIE や TE bit を"0"クリアす
ると、tRTN を
を待たずに/IRQ は解除する

(4)

(3)

TF bit  TF bit を"0"クリアす
ると、tRTN を
を待たずに/IRQ は解除する

periodperiodperiod(2)(7)

 TE,"0""1"により 定周期タイマ割り込み機能が動作を開始する。
ダウンカウンタのカウントダウンは､ TE,"0""1"に限り 必ずカウンタプリセット値から開始する。

RTC の内部動作
Write 動作(1) TE,"0""1"の書き込みにより､ 定周期タイマのカウトダウンを プリセット値から開始します。
(2) 定周期タイマ割り込みイベントは「 ダウンカウンタのカウント値を ソースクロックの周期でカウントダウン
させていき､ ダウンカウンタが 001h000h になると割り込みイベントが発生する 」ようになっています。
 ダウンカウンタが 001h000h になり 割り込みイベントが発生した後は､ ダウンカウンタのプリセット値を自動的に再ロードし､ 再びプリセット値よりカウントダウンを開始します。( 繰り返し動作 )(3) 定周期タイマ割り込みイベントが発生すると､ TF ビットは"0""1"に変化します。
(4) TF ビットが"1"のときは､ 0 クリアされるまで"1"を保持します。
(5) 定周期タイマ割り込み発生時に TIE ="1"ならば､ / IRQ 端子は"L"になります。
 TIE ="0"のときは､ / IRQ 端子はHi-z のまま変化はありません。
(6) また /IRQ 端子出力は､ 毎イベント発生ごとに tRTN 時間の間だけ"L"になり､ その後は Hi-z に自動解除されます。(次の割り込みイベント発生時には､ 再度 /IRQ ="L"となります。)
(7) TE,"1""0"の書き込みより､ 定周期タイマの機能が停止し かつ ただちに/IRQ,"L" Hi-z になります。
(8) /IRQ="L"時に TF, "1""0"の書き込みをすると､ ただちに/IRQ,"L" Hi-z になります。
(9) /IRQ="L"時に TIE,"1""0"の書き込みをすると､ ただちに/IRQ,"L" Hi-z になります。

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ETM23J-04

RX8731LC
9.4.2. 定周期タイマ割り込み機能 関連レジスタ
Address [h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0B

Timer Counter 0

128

64

32

16

8

4

2

1

0C

Timer Counter 1









2048

1024

512

256

0D

Extension Register

TEST

WADA



TE

FSEL1

FSEL0

TSEL1

TSEL0

0E

Flag Register

TEST





TF

AF



VLF



0F

Control Register

TEST





TIE

AIE



STOP



 動作設定は､ 必ず､ まず はじめに ①TE ビット"0"②TF ビット"0"③TIE ビット"0"の順に"0"ク
リアしてから始めてください。
 定周期タイマ割り込み機能を使用しないときは､ 定周期タイマ用ダウンカウンタ(Reg-B,C[h])を RAM レジ
スタとして使用できます。 その場合は TE, TIE ="0"に設定して､ 定周期タイマ機能を停止させてください。
1) TSEL1, TESL0 ビット(Timer Select 1, 0)
定周期タイマ割り込み機能のカウントダウン周期(ソースクロック)を選択指定するビットです。
この 2 つのビットの組み合わせで､ 全 4 種類より選択できます。
 ソースクロックの設定は､ 必ず TE ビットを一旦"0"にしてから 行ってください。
TSEL1, 0

TSEL1( bit 1 )TSEL0
( bit 0 )ソース クロック自動復帰時間tRTN

STOP ビットに
よる影響

0
1
0
1

4096Hz ／244.14s 周期
64Hz ／15.625ms 周期
1Hz ／1秒周期
1/60Hz ／1分周期

122 s
7.813ms
7.813ms
7.813ms



W/R

0
0
1
1

 STOP ビットが"1"のときは 動作しま
せん1) /IRQ 端子の自動復帰時間 tRTN は､ ソースクロックによって上記の様に異なります。
2)ソースクロック1Hz 選択時のカウントダウンは､ 内部計時の[秒]更新に連動しています。
内部計時の[秒]更新に連動していますので､ 例えば 0.9 秒の時点でタイマ動作を開始した場合には､
0.1 秒後に 1 回目のカウントダウンが発生します。(2 回目以降は 正しい 1 秒周期で行われます)
3)ソースクロック1/60Hz 選択時のカウントダウンは､ 内部計時の[分]更新に連動しています。
内部計時の[分]更新に連動していますので､ 例えば 50 秒の時点でタイマ動作を開始した場合には､
10 秒後に 1 回目のカウントダウンが発生します。(2 回目以降は 正しい 1 分周期で行われます)
2) 定周期タイマ用ダウンカウンタ(Timer Counter)
プリセッタブル･ダウンカウンタの初期値(プリセット値)を設定するレジスタで､ カウント値は1(001h)4095(FFFh)までの任意の値を設定できます。
ソースクロックの周期にて このダウンカウンタがカウントダウンし､ 001h000h になると TF ビットが"1"になるなどのイベントが発生します。
TE､"0""1"によるカウントダウンは､ 常にプリセット値から カウントダウンが始まります。
 プリセット値の書き込みは､ 必ず TE ビットが"0"の状態で行ってください。

Reg0C[h]Timer Counter 1
bit 7

bit 6

bit 5

bit 4









bit 3
2048

bit 2
1024

Reg0B[h]Timer Counter 0
bit 1
512

bit 0
256

bit 7
128

bit 6
64

bit 5
32

bit 4
16

bit 3
8

bit 2
4

bit 1
2

bit 0
1

1. 定周期タイマ割り込み機能の動作中に本レジスタを読み出すと､ カウントダウン中のカウンタ状況が確認出来ます。
本レジスタを読み出すとき､TE ビットが"0"のときは カウントダウン初期値(プリセット値)が読み出せ､ また､TE ビットが"1"のときは カウントダウン中の Data が読み出せます。
(但し､ 読み出されるデータはホールドされていませんので(データ変化中の場合がありますので)､
正しいデータを得るためには 2 度読み比較などをしてください。)
2. 定周期タイマ割り込み機能を使用しないときは､ 本レジスタを RAM レジスタとして使用できます。
その場合は TE, TIE="0"に設定して､ 定周期タイマ機能を停止させてください。

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ETM23J-04

RX8731LC3) TE ビット(Timer Enable)
定周期タイマ割り込み機能の動作を開始させるためのビットです。
TE

データ

内 容
定周期タイマ割り込み機能を 停止

0 /IRQ 出力は､ ただちに解除されます(Hi-z になります)。

Write / Read

定周期タイマ割り込み機能が 動作を開始

1

 カウントダウンのスタート値は､ 常にプリセット値より開始します。

4) TF ビット(Timer Flag)
定周期タイマ割り込みイベントを検出して､ 結果を保持するフラグビットです。
あらかじめ"0"をセットしておくと､ 定周期タイマ割り込みイベントが発生したときに"0""1"に変化します。
TF

データ

内 容
TF ビットを 0 クリアし､ また､ 次回検出に備える

0 /IRQ 出力は､ ただちに解除されます(Hi-z になります)。

Write
1

"1"は 書き込めません。

0

定周期タイマ割り込みイベント発生の 検出なし

Read

定周期タイマ割り込みイベント発生の 検出あり

1

結果は､ 0 クリアするまで保持されます。

5) TIE ビット(Timer Interrupt Enable)
定周期タイマ割り込みイベント発生時( TF,"0""1")の､ /IRQ 割り込み信号の動作を設定します。
"1"の書き込みにより､ 割り込みイベント発生時に /IRQ 端子から"L"レベルの割り込み信号を発生させることができます。
"0"の書き込みでは､ /IRQ 端子からの出力を禁止します。
TIE

データ

内 容
1 ) 定周期タイマ割り込みイベント発生時､割り込み信号は 発生させない(/IRQ = Hi-z 継続)
2 ) 定周期タイマ割り込みイベント発生による割り込み信号を 解除(/IRQ､"L" Hi-z)する。

0
Write / Read

 /IRQ 出力は､ ただちに解除されます(Hi-z になります)。
定周期タイマ割り込みイベント発生時､割り込み信号を 発生させる(/IRQ =Hi-z "L")

1

9.4.3. タイマスタートタイミング
定周期タイマのタイマカウントダウンは､ Address 0D h の bit 4(TE)に"0""1"の書き込み終了時の SCL の立
ち上がりエッジ(ACK 出力時)から開始します。

A d d r e s0sDh

SCL 端子SDA 端子内部タイマ

TE

F S E L F1 S E L T
1 E L 0A C K
0 S E L TS
1

1

/ I R Q端子
タイマ動作

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ETM23J-04

RX8731LC
9.4.4. 定周期タイマ割り込み周期と時間誤差
ソースクロック設定(TSEL1,0 設定)と定周期タイマ用ダウンカウンタ設定(Reg-0B 設定)の組み合わせ
による､ 定周期タイマ割り込み周期の例を示します。
ソースクロック
Timer Counter
設定値

4096 Hz

64 Hz

1Hz
(1秒桁 更新時)

1/60 Hz
(1 分桁 更新時)

TSEL1,0=0,0

TSEL1,0=0,1

TSEL1,0=1,0

TSEL1,0=1,1

0



1

244.14 s
15.625 ms


1s


1 min

2

488.28 s

31.250 ms

2s

2 min









41

10.010 ms

640.63 ms

14095









41 s





41 min82

20.020 ms

1.281 s82 s

82 min128

31.250 ms

2.000 s128 s

128 min

192

46.875 ms

3.000 s

192 s

192 min

205

50.049 ms

3.203 s205 s

205 min

320

78.125 ms

5.000 s

320 s

320 min410

100.10 ms

6.406 s410 s

410 min

640

156.25 ms

10.000 s

640 s

640 min

820

200.20 ms

12.813 s

820 s

820 min1229

300.05 ms

19.203 s1229 s1229 min1280

312.50 ms

20.000 s

1280 s1280 min1920

468.75 ms

30.000 s

1920 s1920 min2048

500.00 ms

32.000 s

2048 s2048 min2560

625.00 ms

40.000 s

2560 s2560 min3200

0.7813 s

50.000 s

3200 s3200 min3840

0.9375 s

60.000 s

3840 s3840 min













63.984 s

4095 s4095 min





4095





0.9998 s

 定周期タイマ割り込みの時間誤差 と 定周期タイマ割り込みの 1 周期の時間
定周期タイマ割り込みの時間誤差は､ 選択したソースクロックの /1周期の時間が誤差となります。
よって 定周期タイマ割り込みの 1 周期は､ 設定時間に対して以下の範囲になります。
+0

定周期タイマ割り込みの 1 周期
(定周期タイマ割り込み設定時間()ソースクロック周期)(定周期タイマ割り込み設定時間)) 定周期タイマ割り込み設定時間=ソースクロック設定定周期タイマ用ダウンカウンタ設定

 実際の定周期タイマ割り込み時間は､ 上記時間の他にも 設定時のシリアルデータ転送クロックの通信時
間がプラスされます。

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ETM23J-04

RX8731LC
9.5. アラーム割り込み機能
アラーム割り込み機能は､ [日],[曜],[時],[分]などに対する割り込みイベントを発生させる機能です。
割り込みイベント発生時には AF ビット="1" かつ /IRQ 端子="L"と なるなど､ イベントの発生を知ることができます。
 アラーム割り込みイベント発生時の/IRQ"L"出力は､ 意図的な解除をしないかぎりは自動解除されず､
/IRQ"L"が保持されます。
 /IRQ 動作例

AIE ="1"( AF="0""1" )AF="1""0"orAIE="1""0"

9.5.1. アラーム割り込み機能図
"1""1"

(4)

AIE bit"0"(5)

Hi-z(7)/INT 出力"L"
(6)

イベント
発生

"1"(3)(2)

AF bit"0"

(1)

RTC の内部動作
Write 動作(1) 「 アラーム割り込みイベントを発生させたい [時], [分], [日or曜]を WADA ビットとともに あらかじめ設定
しておき､ 設定状況に現時刻が一致すると割り込みイベントが発生 」します。
注 ) 現時刻と同じ状況を設定してもアラームは発生しません。 次回の同じ状況への桁上げ時にて発生します。
(2) アラーム割り込みイベントが発生すると､AF ビットは"1"になります。
(3) AF ビットが"1"のとき､ 0 クリアされるまで"1"が保持されます。
(4) アラーム割り込み発生時に AIE="1"ならば､ /IRQ 端子は"L"を出力します。
 アラーム割り込みイベント発生時の /IRQ 端子出力は"L"になり､ その後は AF ビットまたは AIE ビットによって解除されるまで これを維持します。
(5) /IRQ="L"時に AIE,"1""0"の書き込みをすると､ ただちに/IRQ,"L" Hi-z になります。
また､アラーム割り込み発生後の AF ビットが 0 クリアされるまでの間は､ /IRQ 状態を AIE ビットによって任意に制御することができます。
(6) /IRQ="L"時に AF, "1""0"の書き込みをすると､ ただちに/IRQ,"L" Hi-z になります。
(7) アラーム割り込み発生時に AIE ="0"ならば､ /IRQ 端子はHi-z のまま変化はありません。

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ETM23J-04

RX8731LC
9.5.2. アラーム割り込み機能 関連レジスタ
Address [h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

01

MIN



40

20

10

8

4

2

1

02

HOUR





20

10

8

4

2

1

03

WEEK



6

5

4

3

2

1

0

04

DAY





20

10

8

4

2

1

08

MIN Alarm

AE

40

20

10

8

4

2

1

09

HOUR Alarm

AE



20

10

8

4

2

1

6

5

4

3

2

1

0



20

10

8

4

2

1

WEEK Alarm
0A

AE
DAY Alarm

0D

Extension Register

TEST

WADA

USEL

TE

FSEL1

FSEL0

TSEL1

TSEL0

0E

Flag Register

TEST



UF

TF

AF



VLF



0F

Control Register

TEST

EWP

UIE

TIE

AIE



STOP



 動作設定は､ 設定時の不用意なハードウェア割り込みを避けるために､ まず最初に AIE ビットを"0"にすることを推奨します。
 STOP ビットが"1"のときは､ アラーム割り込みイベントは発生しません。
 アラーム割り込み機能を使用しないときは､ アラームレジスタ(Reg-8A)を RAM レジスタとして使用できます。 その場合は､ AIE ビットを 必ず"0"にしてください。
 アラームレジスタ(Reg-8A)を RAM レジスタとして使用する場合でも RTC 内部はアラーム設定として処理されますので､ AIE="0"とすることで､ 書き込みデータと計時状況との偶然合致による意図しないアラーム発生(/IRQ"L"発生)を 事前に防止します。

1) WADA ビット(Week Alarm / Day Alarm Select)
アラーム割り込み機能の対象を選択指定するビットです。
WADA

データ
0

Write / Read1

内 容
アラーム機能の対象を WEEK(週)にする
 DAY(日)は不問扱いになります。
アラーム機能の対象を DAY(日)にする
 WEEK(週)は不問扱いになります。

2) アラームレジスタ(Reg-08[h]0A[h])アラーム割り込みイベントを発生させる [時], [分], [日or曜]を､ WADA ビットとともに設定します。
WEEK Alarm/DAY Alarm レジスタ(RegA)には､ WADA ビットで選択した状況に応じて [週]データを設定するか もしくは [日]データを設定します。
[週]を選択したときは､ 曜日設定を(たとえば)月･水･金･土のような複数曜日の同時設定が可能です。
アラームレジスタの設定状況 および WADA ビットの設定状況に現時刻が一致すると AF ビットが"1"
になります。 また そのとき､ 事前に AIE ビットを"1"に設定していれば /IRQ 端子が"L"になります。
1) アラーム発生の対象としたくない項目については､ 対象としたくない項目のレジスタの AE ビットを"1"にしてください。 AE ="1"のとき､ その項目については データ不問でアラーム比較対象外となります。
例 ) WEEK Alarm/DAY Alarm レジスタ(RegA))に 80h(AE ="1")を書き込む→ [時],[分]のみがアラーム比較対象となる。 [週/日]はアラーム比較対象外。
2) 3 つの AE ビット(Reg8,9,A)の全てを"1"にしたときは､ 例外的に[1 分毎にアラーム割り込みイ
ベントが発生]します。(この結果も､ AF ビットに反映されます)

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ETM23J-04

RX8731LC3) AF ビット(Alarm Flag)
アラーム割り込みイベントを検出して､ 結果を保持するフラグビットです。
あらかじめ"0"をセットしておくと､ アラーム割り込みイベントが発生したときに"0""1"に変化
します。
データ

AF

0
Write

内 容
AF ビットを 0 クリアし､ また､ 次回検出に備える
 /IRQ 出力は､ ただちに解除されます。(Hi-z になります)1

"1"は 書き込めません。

0

アラーム割り込みイベント発生の 検出なし

Read
1

アラーム割り込みイベント発生の 検出あり
結果は､ 0 クリアするまで保持されます。

4) AIE ビット(Alarm Interrupt Enable)
アラーム割り込みイベント発生時(AF,"0""1")の､ /IRQ 割り込み信号の動作を設定します。
"1"の書き込みにより､ 割り込みイベント発生時に /IRQ 端子から"L"レベルの割り込み信号を発生させることができます。
"0"の書き込みでは､ /IRQ 端子からの出力を禁止します。
データ

AIE

内 容
1 ) アラーム割り込みイベント発生時､割り込み信号は 発生させない(/IRQ = Hi-z 継続)

0
Write / Read2 ) アラーム割り込みイベント発生による割り込み信号を 解除(/IRQ､"L" Hi-z)する。
 /IRQ 出力は､ ただちに解除されます。(Hi-z になります)

1

アラーム割り込みイベント発生時､割り込み信号を 発生させる(/IRQ =Hi-z "L")9.5.3. アラーム設定例
1) [曜]指定時 の アラーム設定例 ／ WADA ビット="0"RegA[曜]指定時
WADA ビット"0"

bit
7

bit
6

bit
5

bit
4

bit
3

bit
2

bit
1

bit
0

AE

土

金

木

水

火

月

日

Reg9Reg8

HOUR
Alarm

MIN
Alarm

毎週 月  金,

午前 7 時[分]不問

0

0

1

1

1

1

1

0

07h

AEbit"1"

毎週 日,土,

毎時 30 分[時]不問

0

1

0

0

0

0

0

1

AEbit"1"

30h

毎日,

午後 6 時 59 分

18h

59h

Reg9Reg8

HOUR
Alarm

MIN
Alarm

0

1

1

1

1

1

1

1

1















 : don't care2) [日]指定時 の アラーム設定例 ／ WADA ビット="1"RegA[日]指定時
WADA ビット"1"

bit
7

bit
6

bit
5

bit
4

bit
3

bit
2

bit
1

bit
0

AE



20

10

08

04

02

01

0

0

0

0

0

0

1

07h

AEbit"1"

午前 7 時[分]不問

0

毎月 15 日,

毎時 30 分[時]不問

0

0

0

1

0

1

0

1

AEbit"1"

30h

毎日,

午後 6 時 59 分

1















18h

59h

毎月 01 日,

 : don't care

Page23

ETM23J-04

RX8731LC
9.6. 時刻更新割り込み機能
時刻更新割り込み機能は､ 1 秒間隔 または 1 分間隔にて 内部計時に連動したタイミングで割り込みイベントを発生させる機能です。
割り込みイベント発生時には UF ビット ="1" かつ /IRQ 端子 ="L"と なり､ イベントの発生を知ることができます。( ただし 時刻更新割り込みイベント発生時の/IRQ"L"出力は､ UIE ="1"である限り､ 割り込み発生後 7.8ms(固定値)で自動解除( /IRQ ="L"Hi-z)します ) /IRQ 動作例
7.8ms

periodUIE ="1"

UIE="1""0"

9.6.1. 時刻更新割り込み機能図
"1"(7)

"1"

(4)

UIE bit"0"/IRQ 出力

(5)
tRTN

tRTN

tRTN

(6)
(2)

UF bitperiod

イベント
発生

(3)

 UF bit を"0"
クリアしても/IRQ 状態は不変

periodperiod UIE bit を"0"クリアす
ると、tRTN を
を待たずに/IRQ は解除する

Hi-z"L"tRTN

"1""0"period(1)

RTC の内部動作
Write 動作(1) 時刻更新割り込みイベントは､ 内部計時の [秒]更新時 または [分]更新時 のどちらか一方に連動して発生します。 USEL ビットにて選択設定された内容により､ [秒]更新毎 または [分]更新毎 になります。
(2) 時刻更新割り込みイベントが発生すると､UF ビットは"1"になります。
(3) UF ビットが"1"のとき､ 0 クリアされるまで "1"が保持されます。
(4) 時刻更新割り込み発生時に UIE ="1"ならば､ /IRQ 端子は"L"を出力します。
 時刻更新割り込み発生時に UIE ="0"ならば､ /IRQ 端子はHi-z のまま変化はありません。
(5) また､/IRQ 端子出力は､ 毎イベント発生ごとに tRTN 時間(時刻更新割り込み時は 7.8125ms 固定)の間だけ"L"になり､その後は Hi-z に自動解除されます。
 次の割り込みイベント発生時には 再度 /IRQ ="L"となります。
(6) /IRQ ="L"時に UF, "1""0"の書き込みをしても､ / IRQ 状態は変化しません。
(7) /IRQ ="L"時に UIE,"1""0"の書き込みをすると､ ただちに/ IRQ,"L" Hi-z になります。

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ETM23J-04

RX8731LC
9.6.2. 時刻更新割り込み機能 関連レジスタ
Address

Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

D
E
F

Extension Register
Flag Register
Control Register

TEST
TEST
TEST

WADA

USEL
UF
UIE

TE
TF
TIE

FESL1
AF
AIE

FSEL0

TSEL1
VLF
STOP

TSEL0
DW



EWP






 )''は､ ライト不能で､リード時は常時 "0" が読み出せます。
 動作設定を行うときは､ 設定中の不用意なハードウェア割り込みを避けるために､ まず最初に UIE ビットを
"0"にすることを推奨します。
 STOP ビットが"1"のときは､ 時刻更新割り込みイベントは発生しません。
 時刻更新割り込み機能を完全な停止状態にすることはできませんが､ UIE ビットを"0"にしておくことで 時刻
更新割り込み機能による/IRQ ="L"を発生させないことは可能です。
1) USEL ビット ( Update Interrupt Select )時刻更新割り込みイベントの発生タイミングを [秒]更新 か [分]更新 かを選択指定するビットです。
データ
内 容
USEL
0

割り込みイベントの発生タイミングを､[秒]更新時(1 秒毎に繰り返し) にする

1

割り込みイベントの発生タイミングを､[分]更新時(1 分毎に繰り返し) にする

Write / Read

2) UF ビット ( Update Flag )あらかじめ"0"をセットしておくと､ 時刻更新割り込みイベントが発生したときに"0""1"に変化するフラグビットです。 このフラグビットが"1"のとき､"0"を書き込むまで それを保持します。
データ
内 容
UF
0

UF ビットを 0 クリアし､また､次回検出に備える
0 クリアしても､ /IRQ"L"出力を解除する(Hi-zにする)ことはできません。

1"1"の書き込みは 無効です。

0

時刻更新割り込みイベント発生の検出なし

1

時刻更新割り込みイベント発生の検出あり( 結果は､ 0 クリアするまでホールドされます )

Write

Read

3) UIE ビット ( Update Interrupt Enable )時刻更新割り込みイベント発生時( UF､"0""1")に､ 割り込み信号を発生させるか( /IRQ､Hi-z
"L") または 発生させない( /IRQ = Hi-z 継続 )かを選択指定するビットです。
データ
内 容
UIE

0
Write / Read1 ) 時刻更新割り込みイベント発生時､割り込み信号は 発生させない( /IRQ = Hi-z 継続 )2 ) 時刻更新割り込みイベント発生による割り込み信号を 解除( /IRQ､"L" Hi-z)する。
 UIE ビットを"0"にしても､他の割り込みイベントによって/IRQ ="L"となる ( または "L"が継続される ) 場合があります。

1

時刻更新割り込みイベント発生時､割り込み信号を 発生させる( /IRQ =Hi-z "L") 時刻更新割り込みイベント発生時の/IRQ"L"出力は､UIE ="1"である限り､割り込み発生後
7.8ms で自動解除( /IRQ ="L"Hi-z)します。

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RX8731LC
9.7. 割り込み機能動作時の/IRQ"L"割り込み出力に関して
1) /IRQ"L"割り込み出力発生時の割り込みイベント特定方法/IRQ 割り込み出力端子は､ 定周期タイマ割り込み機能,アラーム割り込み機能, 時刻更新割り込みの 3 種類の割り込みイベントの共通出力端子になっています。
割り込みが発生(/IRQ="L")したときは TF,AF, UF フラグを読み出して､ どの種類の割り込みイベントが発生したのか( どのフラグが"1"か )を確認してください。
2) /IRQ 端子を"L"にしたくないときの処理方法/IRQ 端子を"L"にしたくないときは､ TIE,AIE, UIE ビットの全てのビットを"0"にしてください。
/IRQ 端子を"L"にせずに 割り込みイベントの発生を検出したい場合は､ TF,AF, UF フラグを監視して､ 対象となる割り込みイベントが発生したか(対象となるフラグが"1"になったか)を確認してください。

9.8. FOUT 機能(クロック出力機能)
FOUT 出力端子から､ 32.768kHz などのクロック出力(C-MOS 出力)を得ることができます。
出力を停止させたとき､ FOUT 端子はハイインピーダンスになります。

9.8.1. FOUT 機能(クロック出力機能)関連レジスタ
Address [h]Function

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

0D

Extension Register

TEST

WADA



TE

FSEL1

FSEL0

TSEL1

TSEL0

 FSEL1 ビット,FSEL0 ビット と FOE 入力端子の組み合わせにより､ FOUT 出力端子から 32.768kHz, 1024Hz,
1Hz を選択出力する または 出力を停止させることができます。

9.8.2. FOUT 機能機能動作表
FOE pin(Don't care)

FSEL1

FSEL0

FOUT pin

Output0032768HzOutput

(C-MOS output)

0

11024HzOutput

(C-MOS output)

1

0

1HzOutput

(C-MOS output)

"H"1

132768HzOutput

(C-MOS output)

"L"11OFF

(high impedance)

1
2

1初期電源投入時(0V からの電源投入時)に FOE 入力端子="H"であったときは､パワーオンリセット機能により 32.768kHz が選択出力されます。
2FOUT 出力を停止させる組み合わせは[FOE="L"且つ FSEL1,FSEL0="1"]の場合のみです。
その他の組み合わせのときは､ 表のようにいずれかのクロックが選択出力されます。
3FOUT 出力の ON/OFF 切替をソフトのみで制御する(FSEL1,0 ビットのみで制御する)場合は､
FOE 入力端子を"L"にしてください。
FOE pin"L"

FSEL1

FSEL0

FOUT pin

Output0032768HzOutput

(C-MOS output)

0

11024HzOutput

(C-MOS output)

1

0

1HzOutput

(C-MOS output)

1

1

OFF

(high impedance)

4FOUT 出力の ON/OFF 切替をハードのみで制御する(FOE 端子のみで制御する)場合は､FSEL1,0="1"としてください。

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RX8731LC注)ハードのみで制御できるのは､ 32.768kHz 出力の ON/OFF 制御のみです。
FSEL1

FSEL0

1

1

FOE pin

FOUT pin"H"

32768HzOutput

"L"

OFF

Output(C-MOS output)
(high impedance)初期電源投入時は､ パワーオンリセット機能により FSEL1,FSEL0="1"に なっています。

9.8.3. FOUT 機能使用時の注意事項
1) 電源を急峻に変動させたときの FOUT 出力動作
FOUT 機能は、電源電圧が急峻に変動した直後（バックアップ移行直後・バックアップからの復帰直後、など）では、その影響により、数 ms の間、出力が停止することがありますので ご注意ください。
2) STOP ビットが"1"のときの FOUT 出力動作
STOP"1"のときの FOUT は､ 選択周波数によっては 出力が停止します。 ご注意ください。
(1) 32.768kHz,1024Hz を選択出力させているときは､ 継続出力します。
(2) 1Hz では FOUT 出力が停止します。

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9.9. データの リード/ライト
9.9.1. I2CBUS の特性
2

I C -BUS は 2 線式の双方向通信です。信号線は､SDA（データライン）と SCL（クロックライン）とで構成されており､両ラインとも､プルアップ抵抗を介して VDD ラインに接続します。
2

複数のデバイスの AND 接続を実行するために､ I C-BUS につながる全てのポートは オープンドレイン あるいはオープンコレクタでなければなりません。

9.9.2. ビット転送
SCL ラインの 1 クロックパルス毎に 1 ビットのデータ転送を行います。送信時､SDA ライン上のデータ変更は
SCL ラインが LOW の区間で行います。受信側では､SCL ラインが HIGH の区間でデータを取り込みます。

9.9.3. 開始条件と停止条件
2

I C-BUS が非通信状態の時､2 本のラインは HIGH を保っています。この時､SDA が HIGH から LOW に変化した状態を､通信の"開始条件"と定義します。この後､実際のデータ転送を行います。さらに､SCL が HIGH の時､SDA が
LOW から HIGH に変化した状態を､通信の"停止条件"と定義します。

SDA

SCL

S

P

開始条件

停止条件

9.9.4. スレーブアドレス
2

2

I C-BUS デバイスは、通常のロジックデバイスが有するチップセレクト端子を持ちません。全ての I C-BUS デ
2
バイスは、機種ごとにユニークなデバイスナンバーが内部にあらかじめ固定記憶されています。 I C -BUS デバイ
2スのチップセレクトは、通信開始時にこのデバイスナンバーを I C-BUS によりスレーブアドレスとして送信することによって行います。受信デバイスは、スレーブアドレスが一致した場合のみ、その後の通信に反応します。
スレーブアドレスは、4 ビットの固定値によるグループ 1、3 ビットからなるグループ 2 の合計 7 ビットからな
ります。RX-8731 ではグループ 1 が"1010"、グループ 2 が"00*"となっており、"*"には、A0 端子の論理状態が入ります。グループ 2 の上位 2 ビットは"00"で固定です。

RX-8731 スレーブアドレス
1

0

1

0

グループ 10

0

A0

グループ 2

実際の通信時には、スレーブアドレスと共に、R/W（リードライト）ビットを付加した 8 ビットデータを送信します。

R/W
bit

スレーブアドレス
bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

1

0

1

0

0

0

A0

R/W

A0 端子の論理
0 ; 書き込みモード
1 ; 読み出しモード

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RX8731LC
9.9.5. システム構成
メッセージの送受信を制御するデバイスを"マスタ"､マスタによって制御されるデバイスを"スレーブ"と定義します。 また､メッセージを送信するデバイスを､"トランスミッタ"､メッセージを受信するデバイスを"レシーバ"と定義します。
RX-8731 の場合､CPU 等のコントローラがマスタ､RX-8731 がスレーブとなります。トランスミッタ､レシーバには双方とも成り得ます。

SDA
SCL
マスタ

スレーブ

マスタ

スレーブ

トランスミッタ／ レシーバ

トランスミッタ／ レシーバ

トランスミッタ／ レシーバ

トランスミッタ／ レシーバCPU 等

RX - 8731

他の I2C-BUS デバイス

9.9.6. アクノリッジ
開始条件と停止条件との間で転送するデータのバイト数にには、開始条件と停止条件の間隔が１秒以内であるか
ぎり、制限は有りません。
この時､1 バイトの転送毎に､レシーバ(受信側)は､トランスミッタ(送信側)に対し､アクノリッジビットというデータの受信確認のビットを生成します。 アクノリッジビットは LOW アクティブですから､トランスミッタは SDA
ラインを HIGH にし､アクノリッジビット用のクロックを送出します。
レシーバは､それまでにトランスミッタから送られた 8 ビットのデータを正しく受け取っていれば､最終ビット用
2のクロックが終了した時点で SDA ラインを LOW にします。 I C -BUS ラインはプルアップされているので､トラ
ンスミッタ側の SDA ラインも LOW になります。ここで､トランスミッタはアクノリッジが返って来たことを確認し､次のデータを送信します。 レシーバは､アクノリッジビット用のクロックが終了した時点で､SDA ラインを
HIGH（開放）にして次のデータ受信に備えます。
マスタがトランスミッタの時は､レシーバからのアクノリッジ確認後､次のデータ送受信をせずに停止条件を生成すれば､通信を正常終了することができます。 マスタがレシーバの時は､アクノリッジビットを"1"として送出した後､停止条件を生成すれば通信を正常終了することができます。

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9.9.7. I2CBUS プロトコル
以下に､マスタを CPU､スレーブを RX-8731 と想定して通信手順を記します。
① アドレス指定の書き込み手順
RX-8731 はアドレスのオートインクリメント機能がありますので､最初にアドレス指定した後､データだ
けを送り続ければ､8731 の受け取りアドレスは 1 バイト毎に加算されます。
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
(9)

CPU が開始条件を送信
CPU が 8731 のスレーブアドレス､及び R/W ビットを書き込みモードで送出
8731 からのアクノリッジ確認
CPU が 8731 へ書き込むアドレスを送出
8731 からのアクノリッジ確認
CPU が(4)で指定したアドレスへ書き込むデータを送出
8731 からのアクノリッジ確認
必要に応じ(6)(7)のくり返し。アドレスは 8731 内部でオートインクリメント。
CPU が停止条件を送出

(1)

(2)

S

スレーブアドレス

0

(3)

(4)

(5)

(6)

(7)

(8)

0

アドレス

0

データ

0

データ

(9)
0

P

R/W
8731 からのアクノリッジ② アドレス指定の読みだし手順
書き込みモードによって､リードするアドレスをライトした後､読みだしモードを設定して､実際のデー
タをリードします。
(1) CPU が開始条件を送出(2) CPU が 8731 のスレーブアドレス､及び R/W ビットを書き込みモードで送出(3) 8731 からのアクノリッジ確認(4) CPU が 8731 から読みだすアドレスを送出(5) 8731 からのアクノリッジ確認(6) CPU が開始条件を送信 ( 停止条件は送信しない )(7) CPU が 8731 のスレーブアドレス､及び R/W ビットを読み出しモードで送出(8) 8731 からのアクノリッジ確認（ここから､CPU がレシーバ､8731 がトランスミッタとなる）(9) 8731 から(4)で指定したアドレスのデータが出る(10) CPU が 8731 へアクノリッジ送出(11) 必要に応じ､(9)(10)のくり返し。読みだしアドレスは 8731 内部でオートインクリメント。
(12) CPU が"1"のアクノリッジを出す(13) CPU が停止条件を送出。
(1)

(2)

S

スレーブアドレス

0

(3)

(4)

(5)

(6)

(7)

0

アドレス

0

S

スレーブアドレス

R/W

1

(8)

(9)

(10)

(11)

(12) (13)

0

データ

0

データ

1

P

R/W
8731 からのアクノリッジ

CPU からのアクノリッジ③ アドレス指定しない読み出し手順
最初に読みだしモードを設定することで､その後すぐにデータをリードできます。この場合のアドレスは､
前回のアクセスで終了したアドレス+1 となります。
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)

CPU が開始条件を送出
CPU が 8731 のスレーブアドレス､及び R/W ビットを読み出しモードで送出
8731 からのアクノリッジ確認 ( 以降､CPU がレシーバ､8731 がトランスミッタとなる )8731 から､前回のアクセスにおける最終アドレス+1 のデータが出る
CPU が 8731 へアクノリッジ送出
必要に応じ､(4)(5)のくり返し。読みだしアドレスは 8731 内部でオートインクリメント。
CPU が"1"のアクノリッジを出す
CPU が停止条件を送出。

(1)

(2)

S

スレーブアドレス

1

(3)

(4)

(5)

(6)

(7)

(8)

0

データ

0

データ

1

P

R/W
8731 からのアクノリッジ

CPU からのアクノリッジ

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RX8731LC
9.10. バックアップへの移行 及び 復帰
VDD

VCLK

0 V

tR1

t F

tR2
Back up

項目

記号

Min.

電源降下時間tF

2 s / V

初期電源立上時間t R1

1s / V

100ms / V

初期電源立上後電圧レベル

VDD

1.6V

5.5V

計時保持電源立上時間

t R2

1s / V

Typ.

Max.

※本製品を正常に動作させるためには、初期リセットをかける必要があります。初期リセットをかけるには、
初期電圧は必ず(0V)から投入し、立上後は 1.6V 以上の電圧レベルになるようにしてください。

9.11. バスタイムアウト機能
RX-8731 への通信が 1 秒以上かかった場合に、RX-8731 は自動的に通信を終了し、SDA を Hi-z(バスを解放)にする機能です。通信は START コンディションから STOP コンディションの期間です。
ただし、RX-8731 の Address 00h へ書き込み直後のアクノリッジ送信中(SCL=”H”の期間)に通信が停止した場合は、
1 秒以上経過してもバスタイムアウト機能は動作せず、RX-8731 は”L”を出力し続けます。
STOP bit =”1”の場合、バスタイムアウト機能は常に動作停止しています。
バスタイムアウト機能が動作しない場合のタイミングチャート
SCL9 発目の”H”期間

アクノリッジ処理中に通信が停止した場合の復帰方法
上記アクノリッジ処理中に通信が停止し、バスタイムアウト機能が動作しない場合は、アクノリッジ処理を終了する必要があります。その場合、アクノリッジ処理の 9 発目のクロックを立ち下げてください。

1
1 例として、START コンディション⇒STOP コンディションを送信していますが、STOP コンディションのみ送信して、通信を終了させることも可能です。

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RX8731LC
10. 参考資料
10.1. 参考データ
周波数温度特性例
 10-6[周波数安定度の求め方]

T = +25 C Typ.
 = -0.035  10-6 Typ.

1.周波数温度特性は､以下の式で近似できます。
fT =(TX)2

Frequency fT

0

fT
[1/C2]

-50

T[C]
X[C]

-100

-150
-50

：任意の温度における周波数偏差：2 次温度係数
(0.0350.005)106/C2：頂点温度(+255C)
：任意の温度

050

2.時計精度を求めるためには､更に周波数精度と電圧特性を加えます。

100

Temperature [C]

f/f=f/fo+fT+fV
f/f：任意の温度,電圧における時計精度(周波数安定度)
：周波数精度：任意の温度における周波数偏差：任意の電圧における周波数偏差f/fo
fT
fV

3.日差の求め方
日差=f/f86400[秒]たとえば､ f/f=11.574106で約 1 秒/日の誤差になります。

10.2. 一般的なマイコンとの接続
VDD

D1: Schottky Barrier
Diode

SCL

Note

2

I C-BUS
Master
SDA
VDD

VDD

SCL

RX-8731A0SLAVE ADRS = 1010001

VDD
SDA

GND

Pull up Registor

R=

tr
C BUS

SCL SDA2( I C Bus )Note : 2 次電池またはリチウム電池を使用します。2 次電池を使用する場合はダイオードは不要で、リチウム電池を使用する
場合ダイオードが必要です。抵抗の具体的な値につきましては、使用される電池のメーカーにお問い合わせください。

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RX8731LC
11. 取り扱い上の注意事項
1) 取り扱い上の注意事項□ 本モジュールは水晶振動子を内蔵していますので､ 過大な衝撃･振動を与えないようにしてください。
また､ 低消費電力実現のために C-MOS IC を用いておりますので､ 以下に注意して使用してください。
(1) 静電気
耐静電気破壊保護回路は内蔵しておりますが､ 過大な静電気が加わると IC が破壊されるおそれがありますので､ 梱包 および運搬容器には導電性の物を使用してください。 はんだごてや測定回路などは高電圧リークの無いものを使用し､ また､ 実装
時･作業時にも 静電気対策をお願いいたします。
(2) ノイズ
電源 および 入出力端子に過大な外来ノイズが印加されますと､ 誤動作やラッチアップ現象等による破壊の原因となることがあります。
安定動作のため､ 本モジュールの電源端子(VDDGND 間)の極力近い場所に 0.1F 以上のパスコン(セラミックを推奨)を使用してください。 また､ 本モジュールの近くには､高ノイズを発生するデバイスを配置しないようにしてください。
※図 1 の網掛部分()には信号線を接近させず､ 可能であれば GND パターンで埋めてください。
(3) 入力電圧
入力端子に入力電圧仕様範囲外の電圧が定常的に入力されると貫通電流が発生し、消費電流の増加、ラッチアップなどの原因になり、内蔵ICの破壊等を招く場合が有ります。入力端子は入力電圧仕様に従ってご使用頂き、できる限りVDDかGND直近の電圧を入力してください。
(4) 未使用入力端子の処理
入力端子を開放状態（オープン）で使用されると消費電流の増加や不安定な動作を招く場合が有ります。未使用の入力端子はVDDかGNDに近い電圧に固定処理をお願いいたします。
2) 実装上の注意事項(1) はんだ付け温度
パッケージ内部が+260C を越えますと､ 水晶振動子の特性劣化 および 破壊を招く場合がありますので､ 弊社はんだ耐熱性
評価プロファイルを越えない領域でのご使用を推奨します。 ご実装前に 必ず実装条件 ( 温度・時間 ) を ご確認ください。 また、条件変更時も同様の確認をしていただいた後に ご使用ください。
※図 2 に､弊社はんだ耐熱性評価プロファイル(Ref. JEDECJSTD020C)を掲載します。
(2) 実装機
本製品は裏面に硝子を使用しておりますので､ 使用機器,条件等によっては実装時の衝撃力により製品の破壊を招く場合があります。
ご使用の前には必ず､ 実装時の製品への負荷が極力少なくなる条件(基板上への搭載速度を遅くする, チャックを弱くするなど)を確認していただいてから ご使用ください。 条件変更時も､同様の確認をしていただいてから ご使用ください。
本製品と実装基板の間に異物などがありますと､ 製品の破壊を招く場合があります。 実装時には､ 異物にも ご注意ください。
また､ 実装時･作業時には､ 静電気対策をお願いいたします。
(3) 超音波洗浄
超音波洗浄は､ 使用条件によっては 内蔵の水晶振動子が共振破壊される場合があります。 貴社での使用条件(洗浄機の種類,
パワー,時間,槽内の状態等)を弊社にて特定できませんので､ 超音波洗浄の保証はいたしかねます。
(4) 実装方向
逆向きに実装しますと破壊の原因となります。 方向を確認した上で実装を行なってください。
(5) 端子間リーク
製品が汚れていたり結露している状態などで電源投入しますと 端子間リークを招く場合がありますので､ 洗浄し さらに 乾
燥させた後に電源投入を行なってください。

図 1：GND パターン例
RX8731LC(VSOJ12pin)

図 2：弊社はんだ耐熱性評価プロファイル(参考)
Temperature[C]
300

TP


;+260C+255C

250
;+217C
Tsmax;+200C
TL

200
150
※網掛部分()には信号線を接近させず､ 可能であれば GND パターンで埋めてください。

Tsmin;+150C

Avg. Ramp-up
+3C/sMax.

tp;20sto40s

tL
60sto150s

6C/sMax.

(+217Cover)

ts
60sto180s(+150Cto+200C)

100
50
Time +25CtoPeak0

60

120 180 240 300 360 420 480 540 600 660 720 780
Time[s]

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