だより

2009年
10月15日第2号◆VDECリフレッシュセミナ―開催のお知らせ◆0.18um チップ試作の高耐圧オプションについて◆ローム 0.18um チップ試作でよくある間違い：ESD対策編◆日本-台湾マイクロエレクトロニクス国際シンポジウム開催のお知らせ◆アドバンテストD2T寄付研究部門の活動紹介とD2Tシンポジウム開催のお知らせ◆【ナノテクネットから】微細加工・計測でお困りではありませんか

東京大学大規模集積システム設計教育研究センター

VDEC からの大事なお知らせです。

同じ内容はhttp://www.vdec.u-tokyo.ac.jp/Tayori/にも掲載されています。

◆ VDECリフレッシュセミナ―開催のお知らせ
http://www.vdec.u-tokyo.ac.jp/Refresh/announce.html
今年も 11 月から 1 月にかけて VDEC リフ
レッシュセミナーを開催いたします。本セミナーは、集積回路産業に関わる職業人を対象としたリフレッシュ教育として、VLSI 設計に関する基礎と最新の知識・技術の習得を目的とし、この分野で活躍する著名な先生方を講師陣としてお招きして実施しております。

アナログ、デジタル、RF の各講義では、話を聞くだけではなく VDEC 演習室にて実際に CAD を動作させながらの演習も含まれます。また、先端アナログ設計では、基礎から応用まで最新の話題に触れることができる内容となっております。産業界だけでなく、教育機関に在籍する教員・学生の方の参加も可能です
ので、みなさまぜひご参加ください。(名倉 徹)◆ 0.18 umチップ試作の高耐圧オプションについて平成１７年度から開始し、現在VDECの主流となっておりますローム0.18umCMOSチップ試作に関して、高耐圧トランジスタオプションによる試作を試行いたします。２０１０年１月
設計締切の平成２１年度第5回試作は、従来の1.8V-3.3Vによる試作(BU18N1)ではなく1.8V-7V-40V(BU18H1)による試作といたします。3.3Vトランジスタは使用できません
が、1.8Vトランジスタに関しては、従来とルール、パラメータともにコンパチです。配線層数
５層、ＭＩＭ容量などのオプションは従来通りですが、基板は従来の低抵抗基板ではなく高抵抗基板となります。7V, 40Vトランジスタの利用を希望されます場合には、別途ＮＤＡを締結いただきます。ぜひこの新しいオプションのご活用をお願いいたします。平成２２年度の0.18um試作に関しましては、本試作の結果を踏まえながら、BU18N1とBU18H1を交互に実施する予定です。(池田 誠)◆あなたのチップ、最初から壊れていませんか
ローム0.18umチップ試作でよくある間違い：ESD対策編
最近、ローム0.18umチップ試作において、パッケージ組み立て申請しているにも関わらず、I/Oセルを経由せずにボンディング用パッドをユーザ設計の回路に直結しているチップが多数見受けられます。 これではESD（Electrostatic Discharge：静電気放電）問題により、測定しても動かないユーザが続出することが予想されます。
なぜなら、組み立てのボンディング時には、ESDが発生しますので、I/Oセルを使わないとユーザ設計の回路が高い確率で破壊されると予想されるからです。

VDD

VDD
InOut

(a) 原理回路図

InOut(b) 実際の回路図の例
ESD保護回路

特に、信号入力用パッドがトランジスタのゲートのみに接続されている場合が最も高い確率で破壊されます。従いまして、「組み立てる＝ESD対策のためI/Oセル使用は必須」です。種々のI/OセルがVDECの設計規則のwebに公開されていますし、図のようなESD保護回路を自作することも可能ですので、ESD対策をお忘れなく。 (高宮 真)日本‐台湾マイクロエレクトロニクス国際シンポジウム開催のお知らせ
http://www.vdec.u-tokyo.ac.jp/JapanTaiwan2009/welcome.html
日本と台湾の技術交流を目的として、毎年日本と台湾と交互に「日本−台湾マイクロエレクトロニクスシンポジウム」を開催しております。講演者は全て招待講演者で、両国のマイクロエレクトロニクス分野でご活躍の、それぞれ 10 名の方々にご講演をお願いしています。

今年は Innovation of Sensing Technologiesをテーマに、東大の武田ホールにて 10/28, 29の2 日間に渡って開催いたします。興味深い発表が並んだ貴重なシンポジウムとなっております。多数の参加をお待ちしております。(名倉 徹)

アドバンテストD2T寄付研究部門の活動紹介とD2Tシンポジウム開催のお知らせ
http://www.vdec.u-tokyo.ac.jp/d2t/D2Tsymposium2009.html「VDECだより」前号で紹介しましたアドバン
テストD2T寄付研究部門の活動に関連して、2009年12月11日(金)に「D2Tシンポジウム2009」を開催いたします。今回で3回目の開催であり、LSIのテスト・検証関連の著名な研究者の招待講演を中心に、D2T寄付研究部門の活動報告も含めた内容となっております。参加費は、大学・企業に関わらず無料となっておりますので、御参加をお待ちしております。

これらのアドバンテストからのサポートはVDECを通じて、全国ユーザの皆様も利用可能ですので、是非とも利用してみて下さい。(小松 聡)

また、2009年10月6日(火)に東京大学稷門賞（しょくもんしょう）が東京大学から株式会社
アドバンテストに対して贈呈されました。アドバン
テストのVDECに対する大型装置（EB露光システ
ムF5112、SoCテスタT2000）の寄付と、それに引き続く寄付講座による本学への継続的な支援が、VDEC/武田先端知ビルを中心としたナノテクノロ
ジー・VLSI研究の共同利用拠点整備と大学・部局を超えた共同利用によって本学の研究成果・プレゼンスの向上に多大な貢献をしたことが高く評価されたものです。

東京大学稷門賞授賞式の様子
東京大学稷門賞の詳細については、
http://www.u-tokyo.ac.jp/res01/d04̲d06̲j.html
をご参照ください【ナノテクネットから】微細加工・計測でお困りではありませんか
http://nanotechnet.t.u-tokyo.ac.jp/
VDEC所有の大面積(8インチまで)・微細(100nmまで)電子線リソグラフィ装置「F5112+VD01」は公開4年目を迎え、年間1333回以上の描画でMEMSやナノテクノロジー関係の研究室のお役に立っています。2年前から、百万ボルト超高圧透過型電子顕微鏡(工学部総合研究機構)チームととタッグを組み、文部科学省「ナノテクノロジー・ネットワーク(http://nanonet.mext.go.jp/)」の一員「超微細リソグラフィー・ナノ計測拠点」として、学外の企業・大学・研究機関への支援を行なっています。VDECはリソグラフィーの担当で、その他シリコン深掘りエッチング装置などと組み合わせて、かなり自由に微細加工ができるようになりました。

御興味の方はお気軽に
http://nanotechnet.t.u-tokyo.ac.jp/まで。(三田 吉郎)

クリーンルーム内のEB描画装置

研究室便りVDEC ユーザの研究室をご紹介するコーナーです。

金沢大学 北川・秋田研究室
北川・秋田研では、集積回路とその応用システムについて幅広く研究を行っています。
研究テーマの大きな柱の一つは、インピーダンス検知型センサや機能性イメージセンサなどの集積化センサで、それに必要なアナログ回路やディジタル回路、高周波回路などの道具を充実させるために、オペアンプやＡＤＣ、ＤＡＣなどのアナログＩＰの開発を研究室内で進めています。その他にも無線・有線通信回路なども手がけています。試作では主にローム0.18umを使いますが、高周波回路などでe-Shuttle65nmも利用経験があります。
研究室内の設計ノウハウやツール利用方法などは、WiKiや研究室内トレーニングを充実させて情報共有を図っています。また、集積回路を設計するためには、まずは集積回路自身のことをよく知るべき、という意図から、マイコンなどの市販の集積回路部品を使いこなす導入教育を充実させています。

VDECスタッフより…

CADツールを担当している松本と申します東京大学VDECの松本と申します。昨年度から、CADツールとそのライセンス管理・契約等を担当しております。年に何回か、ライセンスサーバが落ちてしまったりして、ご迷惑をお掛けすることがあります。対応にはベストを尽くしております
ので、ご理解を頂ければ幸いです。
私は、同じVDECに所属する藤田昌宏教授の研究グループとともに、CAD(特に上位設計の検証)の研究をしています。そのため、今までVDECでチップ試作をしたことがありません！いずれ、自分の作ったCADツールで回路設計を行い、チップ試作することを密かに目指しています(でも、今の研究内容は回路合成ではなくて検証ですが)。

CADツールの管理を始めとするVDECでの業務を通して、少しでも皆様のチップ試作や研究のお役に立てればと思っております。今度とも、よろしくお願い致します。(松本 剛史)