PCCC HPCオープンソースソフトウェア普及部会ワークショップ「多様化するアクセラレータ」

インテルXPU戦略
インテル株式会社

インテル株式会社

APJ データセンター・グループ・セールス

プログラマブル・ソリューションズ営業本部

AI テクニカル・ソリューション・スペシャリスト

事業開発マネージャー

大内山髙藤

浩良史注意事項および免責条項▪ 性能は、使用状況、構成、その他の要因によって異なります。詳細については、http://www.Intel.com/PerformanceIndex/ (英語) を参照してください。性能の測定結果は、システム構成に記載された日付時点のテストに基づいています。また、現在公開中のすべての更新プログラムが適用されているとは限りません。構成の詳細については、http://www.Intel.com/InnovationEventClaims/ (英語) を参照してください。絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
▪ すべての製品計画およびロードマップは、予告なく変更されることがあります。 製品版出荷前のシステムやコンポーネントで測定された結果は、インテル・リファレンス・プラットフォーム (新しいシステムの社内サンプルモデル)、インテル社内の分析、アーキテクチャー・シミュレーション、モデリングでの推定 /シミュレーション結果を含め、情報提供のみを目的としています。システム、コンポーネント、仕様、構成に対する今後の変更によって、結果は異なる場合があります。インテルのテクノロジーを使用するには、対応したハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
▪ 本資料は、明示されているか否かにかかわらず、また禁反言によるとよらずにかかわらず、いかなる知的財産権のライセンスも許諾するものではありません。 開発コード名は、一般向けに発表または出荷されていない製品やテクノロジー、サービスを識別するためにインテルによって使用されているものです。
いずれも「商用」の名称ではなく、商標としての機能を前提としたものではありません。
▪ インテルは、Principled Technologies が統括する BenchmarkXPRT 開発コミュニティーを含め、さまざまなベンチマーク制定団体 / 機関へのスポンサーとしての参画、また技術的サポートの提供によって、ベンチマークの開発に貢献しています。
▪ 将来的な計画や予測について言及している本プレゼンテーション資料内の記述は、多数のリスクや不確定要素を伴う将来の見通しです。「想定される」、「見込まれる」、「意図する」、「目標とする」、「計画する」、「考えられる」、「求める」、「推定する」、「継続する」、「可能性がある」、「予定である」、「期待する」、「はずである」、「仮定する」などの表現やその変化形および類似表現は、いずれも将来の見通しであることを示しています。推定、予想、予測、不確定な事象、または仮定について言及している、またはこれらに基づいている記述も、今後リリースされる製品やテクノロジー、こうした製品やテクノロジーに期待される利用可能性とメリット、市場機会、インテルの事業および関連市場に見込まれるトレンドに関する記述を含め、将来の見通しであることを示しています。経営陣による現在の予測に基づくものであり、多数のリスクや不確定要素を伴う将来の見通しです。これらの要因によって、実際の結果はこれらの予測的記述に明示的または黙示的に示された結果と著しく異なる可能性があります。実際の業績をインテルの予測と大きく異ならせる重要な要因には、インテルの投資家向け IR サイト (https://www.intc.com/) または証券取引委員会 (SEC) のウェブサイト (https://www.sec.gov/) で入手可能な Form 10-K およびForm 10-Q に関するインテルの最新の報告書を含め、インテルが SEC に提出 / 登録した報告書に記載されています。インテルは、法律で開示が義務付けられている場合を除き、新しい情報、新規開発、その他の結果にかかわらず、本プレゼンテーション資料に記載されたいかなる記述も、更新する義務を一切負わないことを明示的に表明します。
▪ インテルは、サードパーティーのデータについて管理や監査を行っていません。ほかの情報も参考にしてデータの正確さを評価してください。
▪ ©2022 Intel Corporation. Intel、インテル、Intel ロゴ、その他のインテルの名称やロゴは、Intel Corporation またはその子会社の商標です。その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。
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インテル株式会社

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インテル® XPU ポートフォリオ
クラウド

エッジ

デバイス

ここから内蔵 AI
アクセラレーションを開始

AI、HPC、グラフィックス、リアルタイム・メディアが中心
ディープ
ラーニング・ワークロードが中心

インテル株式会社

オープンな標準ベースの一体型
ソフトウェア・スタック*

DL トレーニング / 推論

カスタムDL 推論* ここに掲載したすべてのハードウェア・アーキテクチャーがすでに oneAPI をサポートしているわけではありません。
「クラウドからエッジまで最も幅広く使用されている AI 向けサーバー・プラットフォーム」という記述は、インテルが実施した市場調査に基づき、マシンラーニング / ディープラーニングの全体にわたるデータの取り込みから導入までの全 AI パイプラインを含むモデルを基準としています。

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アクセラレーター

内蔵

外付けorIntegrated Accelerator•••

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システム構成がコンパクト。TCO最適化。
CPUとメモリーを共有する構成
CPUと同じパッケージの半導体に入れるので、設計サイズや使える電力に制限あり

Discrete Accelerator•••

システム構成は大きい電力消費も上がる
CPUとはPCIeバスを介して接続する構成
GPUが専用で使えるメモリーを搭載
独立した半導体パッケージのため、設計サイズや電力制限大幅に緩和

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次世代

スケーラブル・プロセッサー

コードネーム第 世代スケーラブル・プロセッサー

コードネームAMX

AVX-512、DL Boost、SGX 等々..

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Advanced Matrix Extensions (AMX)
Sapphire Rapidsから搭載される AI アクセラレーション・エンジン▪ AMXはディープラーニングの推論と学習性能を飛躍的に向上

AMX 概要イメージ
IA Host▪ サポートされるデータ型• INT8• BF16▪ ソフトウェア・サポート• インテル® oneAPI DNNL
• インテルが最適化したDL フレームワーク• TensorFlow*、Pytorch*、OpenVINO™ ツールキット、MXNet* など

CoherentMemory
Interface

Accelerator 1(TMUL)TILES andcoprocessor
commands

Tmm0 += Tmm1 * Tmm2

TILECONFIG
tmm0

Accelerator 2

tmm1
Tmm[n-1]

New State to be managed by OS
Commands and status delivered synchronously via TILE/accelerator instructions
Dataflow – accelerators communicate to host through memory

レジスター

アクセラレーター• 複数の TILE と呼ばれる 2 次元レジスターファイルにより構成• 1 つの TILE は 16rows x 64byte (1KB) なので、8TILE で 8KB• TILE のサイズは変更可能• TILE のデータを操作するオペレー
ター• 現時点では Tile matrix multiply
unit (TMUL) のみが定義• TMUL は INT8 と BF16 に対応＋

AMXドキュメント：https://software.intel.com/content/dam/develop/public/us/en/documents/architecture-instruction-set-extensions-programming-reference.pdf
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AMXの活用により他社製品を上回る性能を実現

Competitor

2S Next Gen Xeon Scalable Processor

詳細はこちらへ↓
https://newsroom.intel.la/news/intel-innovation-artificial-intelligence-newsenglish-only
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最大最大

最大

最大
High-Speed
Coherent
Unified Fabric

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A0段階で他社製品を上回る性能を達成

とのソフトウェアスタック分離を克服するためにに最適化されたスタックアプリケーションに最適化されたスタック
アプリケーション

サービス

サービス

ミドルウェア フレームワーク

ランタイム

ミドルウェア フレームワーク

ランタイム

低レベルライブラリー

言語

低レベルライブラリー

言語

ハードウェア抽象化レイヤー

ハードウェア抽象化レイヤー

最適化されたスタックアプリケーション

サービス

ミドルウェア フレームワーク

ランタイム

...
低レベルライブラリー

言語

オープンな標準規格に基づく
統合ソフトウェアスタック
他の言語

独自のプログラミングモデルからの解放
ハードウェアの性能をフルに発揮

ハードウェア抽象化層

開発者の安心感
演算ハードウェア

開発者
年 月のリリース以来、インテル製品のユニークなインストール数

アプリケーション
インテル用した市場展開

言語とライブラリを使

ｱﾌﾟﾘｹｰｼｮﾝ
インテルを使用したインテルでの機能性

業界を牽引する勢い

Indian Institutes ofTechnology
Delhi / Kharagpur/ Roorkee

Theoretical and computational
Biophysics Group

UNIVERSITY OFCAMBRIDGE

UniversityCollege London

Indian Instituteof Science
Bangalore

Indian Institute ofScience Education& Research Pune

インテル® FPGAデバイス 最新技術情報インテル
急激に変化する世界へフレキシビリティーを提供
クラウド ＆ エンタープライズ

ネットワークアプリケーション | インフラストラクチャー

有線

データ・セントリック
時代へ
Department or Event Name

最適化されたバンド幅

ミッドレンジIntel Confidential

エンベデッド、エッジ
ビデオ＆ビジョン インダストリー
防衛 | 医療 | テスト

エッジ・セントリック

FPGAとは？
動的に再プログラム可能なハードウェア回路を形成するシリコンデバイス
様々なワークロードに対応可能なデータパスを備え、処理速度が高く電力効率に優れた、低レイテンシーのサービスを提供

データ分析

映像処理

ネットワーク

組込み・アプライアンス向けのチップ製品

Department or Event Name

符号化処理

コンピューティング向けのカード製品

Intel Confidential

FPGA: 低遅延・確定的レイテンシー
ソフトウェア

シーケンシャル・アーキテクチャー

プロセッサーのコア

NIC▪ NIC とメモリー間でパケットを転送

メモリー▪ プロセッサーのコアが順次処理

FPGA
空間アーキテクチャー▪ プロセシング・パイプラインへ
データを直接フィード▪ 複数ステージでデータを同時処理

Department or Event NameIntel Confidential

ヘテロジニアス・コンピューティングでの FPGA の役割
FPGA はヘテロジニアス・システムにおいて他のテクノロジーの補完的役割
他のアーキテクチャーの性能上のボトルネックにアプローチ

FPGA のターゲット

リアルタイム性

データが混合精度やが要求再利用されるベクターがされる処理

繰り返し処理使われる処理Department or Event NameIntel Confidential

サブブロックと演算密度やI/O の間の電力効率をストリーミング・

考慮すべき

データ処理

処理

HPC向けFPGAカード製品
ワークロードオフロード・ネットワーク・ストレージなど用途に応じたカードをご提案
インテル® FPGA SmartNIC
N6000 プラットフォーム• QSFP56 x2 インターフェイスで最大100GbE x2 のネットワーキングをサポート• SyncE、CPRI、eCPRI をサポート• O-RAN LLS-C1/-C2/-C3 のサポート• 4G & 5G vRAN

イネーブルメント・パッケージ• OVS、Contrail、SRv6、vFW アクセ
ラレーションのサポート

BittWare IA-840F

インテル® Agilex™ F シリーズ FPGA 搭載
FPGA アクセラレーター PCIe カード®

™

- インテル Agilex
AGF027 FPGA (2.6M LE)- インテル® oneAPI サポート
- ハイパフォーマンス I/O- 3x QSFP-DD
インターフェイスポート- PCIe Gen4 x16
ホストインターフェイス-さまざまなアプリケーション向けのMCIO 拡張ポート

Department or Event NameIntel Confidential

インテル® FPGA IPU
C5000X-PL（OVS, ストレージ）▪ インテル® Xeon® D プロセッサー +FPGA プラットフォーム、ハードウェア・プログラマブル・データパスを提供▪ ストレージ / 仮想スイッチのワークロードオフロード

Silicom FPGA SmartNIC N5010(HBM搭載, ネットワークオフロード） ▪ ハードウェア・プログラマブル
4x100GE FPGA アクセラレーションを実装する初の SmartNIC▪ 5G コア・ネットワーク (UPF)、
アクセス・ゲートウェイ (BNG、AGF)、セキュリティー機能 (ファイアウォール、IPsec) のパフォーマンスとスケーリングのニーズに対応。

インテル® イーサネット▪ 機能 / アクセス・ゲートウェイ機能、その他のワークロードアプリケーション例

Department or Event NameIntel Confidentialインテル

コンパイラー

並列プログラミングの生産性とパフォーマンスとアクセラレーターの両方で並列プログラミングの生産性を引き出すことが可能
単一アーキテクチャーの独自言語に代わる、業界間で共通のオープン言語

ベースは最新規格のと広く採用されている慣れ親しんだ やより、の生産性メリットを活用の構造にアーキテクチャーと高性能コンパイラーにおけるインテルの数十年にわたる経験を基に構築
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Department or Event NameIntel Confidential

インフラストラクチャー・プロセシング・ユニット (IPU)
データセンターの新たな価値を提供

高度にインテリジェントなインフラストラクチャー・アクセラレーション
プロセッサー複合体

システムレベルのセキュリティー、制御、分離
ネット
ワーク

インフラストラクチャー・アクセラレーション(ASIC/FPGA)IPU

Department or Event Name

共通のソフトウェア・フレームワーク
ハードウェア / ソフトウェア・プログラマブル、顧客のニーズ合わせて構築

Intel Confidential

インフラストラクチャー・プロセシング・ユニット (IPU)
ASIC IPU SoCFPGA IPU
プラットフォームとアダプター

インテル® FPGA IPU
C5000X-PL
インテル® FPGA IPU C6001X-PL
現在提供中
Department or Event NameIntel Confidential† 開発コード名

インテル® XPU ポートフォリオ
クラウド

エッジ

デバイス

ここから内蔵 AI
アクセラレーションを開始

AI、HPC、グラフィックス、リアルタイム・メディアが中心
ディープ
ラーニング・
ワークロードが中心

インテル株式会社

オープンな標準ベースの一体型
ソフトウェア・スタック*

DL トレーニング / 推論

カスタムDL 推論* ここに掲載したすべてのハードウェア・アーキテクチャーがすでに oneAPI をサポートしているわけではありません。
「クラウドからエッジまで最も幅広く使用されている AI 向けサーバー・プラットフォーム」という記述は、インテルが実施した市場調査に基づき、マシンラーニング / ディープラーニングの全体にわたるデータの取り込みから導入までの全 AI パイプラインを含むモデルを基準としています。

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