立石科学技術振興財団

助成研究成果集(第30号) 2021

［ 研究助成 (C) ］

低誘電率ポリマー TSV と基板分離による超低ノイズ三次元集積回路とそのバイオ応用
Ultra- low noise three- dimensional integrated circuit with low dielectric constant polymer TSV
and substrate separation and its bioapplication
2187001

研究代表者

東北大学大学院

工学研究科

博士後期課程李晟

豪従来の二次元集積回路の構成でノイズを議論[研 究 の 目 的]している研究は多いが，アナログ回路とデジタ複雑な微小信号を生体から正確に記録したり，ル回路を基板レベルで分離した生体用 3DIC の生体を刺激するための集積システムは，主にア

ノイズ評価に関する詳細な研究は行われていな

ナログ回路，デジタル回路，外部記録装置等でい。また，ポリマーを絶縁膜に使った TSV の構成されており，信頼性向上のために回路の動報告例はあるが，低誘電率化に対するポリマー作ノイズ低減が大きな課題となっている。本研

構造の選択肢が少なく，スピン塗布のような簡究では，極めて低ノイズの生体用 IC を創出す

便 な 手 法 の 報 告 例 は 無 い。さ ら に，深 い Siるために必要な技術プラットホームを構築し，ホールにコンフォーマルに成膜されるポリマーチップの試作を通して機能を実証する。の成膜挙動は流体科学的にも非常に興味深い。

本研究は，三次元集積によってアナログ回路アナログ回路搭載基板とデジタル回路搭載基板とノイズ源であるデジタル回路を基板レベルでを完全に分離して積層し，低誘電率ポリマーで分離した生体用三次元集積回路 (3DIC) を提絶縁された Si 基板貫通配線を介して電気的に案している点が独創的である。また，簡便なス接続した 3DIC を作製し，人間と機械を結ぶ高ピン塗布プロセスを用いて，微細かつ高アス信頼生体用集積システムの実現に貢献する。

ペクト比の Si ホールの中に低誘電率のポリ[研究の内容・成果]

マーをコンフォーマルに成膜する TSV (TSV :Through Si Via) の新しい作製技術を開発する点が大きな特色である。基板レベルで完全分離

1 年目

されたアナログ回路とデジタル回路を低誘電率低誘電率ポリマー TSV の作製及び特性評価

ポリマー TSV で接続した 3DIC は，これまでノイズ源として作用するデジタル回路を基板ノイズに埋もれて利用が困難であった信号の処レベルでアナログ回路から分離することは有用理を実現できる。信頼性の高い生体情報の理解なノイズ除去方法であるが，TSV 側壁絶縁膜と利活用に価値のある成果をもたらすとともに，の膜質に由来するノイズは依然として残る。そ将来の生体信号処理用デバイスの発展に貢献でこで比誘電率が低いポリマーを用い，真空支援きる。

スピン塗布により低誘電率ポリマー TSV を作― 1 ―立石科学技術振興財団製して側壁絶縁膜ノイズの低減を図る。従来の高真空下で成膜する化学気相堆積 (CVD) による SiO 2 とは異なり，プラズマダメージを与える可能性がないので信頼性は一層高まる。評価の詳細を以下に示す。
【ポリマーライナーの形成と電気的特性評価】
図 1 に示すように，TSV 側壁絶縁膜であるポリマーライナーには，低い誘電率と誘電正接に加えて高い厚さ均一性が求められる。表 1 に示す通り，本研究では SiO 2 (比誘電率 4.0) に比べて大幅に誘電率が低いポリイミド (比誘電率 3.3) やポリベンゾオキサゾール (比誘電率3.0)，低誘電率ポリマーとして高周波用の再配線で利用されるベンゾシクロブテン樹脂 (比誘電率 2.65) などを利用する。以下に直径 8 µm，
図 2 真空支援スピン塗布工程

深さ 40 µm の Si ビアホール内に真空支援スピン塗布により BCB ライナーを成膜した結果を示す。図 3 は回転速度 600 rpm，回転時間 40秒，エアバブル除去圧力 100 Pa 以下で行ったとき得られた試料の断面 SEM である。ビア

図3底部に厚く成膜された BCB ライナーの断面 SEM

図4底部に薄く成膜された BCB ライナーの断面 SEM

ホール底部の BCB は 4.8 µm と厚く成膜されていることが観察できた。図 4 には回転速度5000 rpm，回転時間 40 秒，エアバブル除去圧

図1Cu-TSV を用いた積層チップの構造

表1

TSV ライナー絶縁膜材料の特性比較

力 10 kPa 以下で行った時に得られた試料の断面 SEM を示している。底部の BCB 厚さは 0.8SiO 2PIBCB

比誘電率
体積抵抗率 (Ω･cm)

3.910 163.42.65µm であった。このように，真空支援スピン塗10 169.0×10 19

ヤ ン グ 率 (GPa)
絶 縁 体 圧 (MV/cm)
形 成 温 度 (℃)

72〜74
10150-400

34〜5350-400

2.344〜5250

布法を用いて BCB ライナーを Si ビアホール底部 に 薄 く 成 膜 す る こ と に 成 功 し た。Si ビ ア
ホールの側壁には厚さ 200 nm ほどの BCB が― 2 ―Tateisi Science and Technology Foundation

一様に成膜されていることも観察できた。エア被覆率で成膜でき，成膜条件を変えることでバルブを除去するための真空工程は，BCB のBCB 膜厚を制御可能であることを示した。ま溶媒の蒸気圧に強く影響し，スピン塗布後のビた，従来の CVD に比べて低温で低誘電率の絶

ア底部の BCB 厚さ制御に極めて重要な因子と縁膜が形成可能であり，ビアラスト／バックビなる。

ア TSV 形成工程に対する高い適用可能性を示

表 1 に 示 す 通 り，ポ リ イ ミ ド と 比 べ る とした。

BCB の誘電率は極めて低く，また低温硬化が可能であることからビアラスト TSV 形成工程2 年目に適している。直径 8 µm，深さ 40 µm のトレ

三次元積層人工網膜チップの試作と機能検証及ンチ型キャパシタ構造を用いて BCB ライナーび PDMS 上への実装付き Cu-TSV の電気的特性を評価した。図 4

これまで当研究室で試作した人工網膜は，アには作製したキャパシタの断面 SEM を示してナログ回路とデジタル回路を混載した基板を 2いる。ボイドの発生無く，ボトムアップで完全層積層した三次元チップであった。図 6 に示しに Cu が埋め込まれていることが分かる。ている受光チップと信号処理，刺激電流生成

C-V 測定により得られた TSV と Si 基板間チップを TSV を用いて積層する。の 容 量 と TSV の 本 数 の 関 係 を 図 5 に 示 す。

また，有機半導体，アモルファス半導体，多TSV に印加した電圧の周波数は 1 MHz で 5 V結晶半導体を使わずに，通常の集積回路チップから −5 V の範囲で電圧を掃引した。図 5 かを機能ブロック毎に分割した小さくかつ性能がら作製した BCB ライナー絶縁膜付き TSV の高い無機単結晶半導体のチップレットを有機基個数が増加するに比例して容量値が増加してい板に埋め込んだフレキシブルシステム (Flex-ることが確認でき，側壁からのリークが無くible Hybrid System ; FHS) 開発している。今TSV が正常に形成されていることを示すこと

回，図 7 ように，FHS にさらに高機能な三次ができた。これらの結果は，真空支援スピン塗元積層チップを埋め込むことで，さらなる高機布法が誘電率の低いスピン塗付材料を TSV ライナー絶縁膜として利用可能であることを示している。
以上をまとめると，真空支援スピン塗布法を用い，低誘電率の BCB を TSV のライナー絶縁膜として使用可能であることを示した。高い
図6

図5

BCB ライナー付き TSV キャパシタの C-V 特性

人工網膜用受光チップ及び信号処理・刺激電流生成チップ

図 7 高性能な三次元積層チップレットを埋め込んだ FHSの概念図― 3 ―立石科学技術振興財団

図9

図8

Cu-TSV を用いた人工網膜モジュール構造

すように三次元積層人工網膜チップをモジュー作製した三次元積層チップレット内蔵 FHS

ル化し，In-vitro 評価，さらにはウサギを用い能，多機能化が可能でありノイズ減少や電源信

た In-vivo 試験により三次元集積人工網膜の動号の高品質により高信頼埋め込み型デバイスモ作検証を行う。

ジュールを作製可能である。
図 8 には，本研究で作製した三次元積層チップレット内蔵 FHS を示している。形成された[成果の発表，論文等]
1 ) Sungho Lee, Rui Liang, Yuki Miwa, Hisashi Kino,

RDL はチップの上と PDMS の上でもクラック

Takafumi

やしわなく配線を形成することが確認できた。

“Multichip thinning technology with temporary

本研究では三次元積層チップレットを内蔵したフレキシブルハイブリッドシステム (FHS)

Fukushima,andTetsuTanaka.

bonding for multichip-to-wafer 3D integration”
Japanese Journal of Applied Physics, vol. 59, pp.
SBBA04-1-7.

を提案し，高性能な無機単結晶半導体デバイス

2 ) S. Lee, Y. Susumago, Z. Qian, N. Takahashi, H.に柔軟性を発現させる新しいシステム集積化のKino, T. Tanaka, and T. Fukushima, “Development

方法論を実証することができた。

of 3D-IC embedded flexible hybrid system,” IEEE
International 3D Systems Integration Conference,Sendai, Japan, October 8-10, 2019,(Student PosterAward)[今後の研究の方向，課題]3 ) S. Lee, R. Liang, Y. Miwa, H. Kino, T. Fukushima,

今回，低誘電率ポリマー塗布工程，三次元積

and T. Tanaka, “Multichip thinning technology withtemporary bonding for multichip-to-wafer 3D層人工網膜チップの試作，三次元積層チップ

integration,” 2019 6th International Workshop on

レットを埋め込んだ FHS の試作を完了した。

Low Temperature Bonding for 3D Integration,

今後，低誘電率ポリマー TSV を用い，アナログ回路とデジタル回路を基板毎に分離し，それらを積層した三次元人工網膜チップを試作する。これにより上層のアナログ回路 (イメージセンサ) で撮像した大量の映像信号が，下層のデジタル回路で −40 dB 以下の低ノイズで高速伝送できることを実証する。その後，図 9 に示

― 4 ―Kanazawa, Japan, May 21-25, 2019.
4 ) S. Lee, Y. Sugawara, M. Ito, H. Kino, T.
Fukushima, and T. Tanaka, “TSV liner dielectric
technology with spin-on low-k polymer,” 2018
International Conference on Electronics Packaging
and iMAPS All Asia Conference, Kuwana, Japan,April 17-21, 2018.