これからの HPCシステムに向けた
インテル® FPGA の取り組み
インテル株式会社 プログラマブル・ソリューションズ営業本部
事業開発マネージャー
髙藤 良史

FPGA とは？
動的に再プログラム可能なハードウェア回路を形成するシリコンデバイス
様々なワークロードに対応可能なデータパスを備え、処理速度が高く電力効率に優れた、
低レイテンシーのサービスを提供

データ分析

映像処理

組込み・アプライアンス向けのチップ製品

Department or Event Name

ネットワーク

符号化処理

コンピューティング向けのカード製品

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2

FPGA Cluster & FPGA as a service in Worldwide- Luxembourg: Meluxina Supercomputer- Univ Paderborn : Noctua 1 & 2- Jülich Supercomputing Centre: DEEP-EST cluster- CERN: LHCb

- Alibaba Cloud: FPGA as a Service- Barcelona Supercomputing Center: LEGaTO- Riken : Fugaku (ESSPER)- Univ. of Tsukuba : Cygnus- Boston Univ: Open Cloud FPGA Testbed- Microsoft: Azure- AWS: f1
Department or Event NameIntel Confidential©2022 Intel Corporation.
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*引用元は別スライドに掲示
3

インテル
急激に変化する世界へフレキシビリティーを提供
クラウド ＆ エンタープライズ

ネットワークアプリケーション | インフラストラクチャー

有線

データ・セントリック
時代へ
Department or Event Name

最適化されたバンド幅

ミッドレンジIntel Confidential©2022 Intel Corporation.
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エンベデッド、エッジ
ビデオ＆ビジョン インダストリー
防衛 | 医療 | テスト

エッジ・セントリック
4

FPGA と CPU の比較
CPU のメリット• アウト・オブ・オーダーのスーパースカラー実行• 極めて大規模な命令レベルの並列性を抽出できる高度な制御• 高精度な分岐予測や逐次的コードの自動並列化• サポートされる命令の多さ• オフロード ・ アクセラレーションと比較して短いレイテンシー• 逐次的なコード実行により開発が容易

FPGA のメリット• 効率的なデータ ・ プロセシング ・ パイプライン：制御ユニット、
命令フェッチユニット、 レジスター ・ ライトバック等が不要• カスタム命令 : CPU/GPU がネイティブでサポートしていない命令も、効率的に実行（ビット操作・非標準データ型対応など）。
• 並行した作業にまたがるデータ依存性を、 パイプラインをストールさせる
ことなく解消• さまざまなネットワーク、 メモリー、カスタム ・ インターフェイス、
プロトコルと直接通信、低遅延・確定的レイテンシ
Department or Event NameIntel Confidential©2022 Intel Corporation.
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5

FPGA が得意とする演算の例

低遅延 TCP パケット・
オフロード・エンジン(AlgoLogic社）

超低遅延 (ULL) MAC による
イーサネット・フレーム・ハンドリング
MAC および TCP オフロードエンジンを使用した
インライン・プロセシング
MAC、TCP、および低レイテンシーの
データ・ムーバーによる高速ソフトウエア処理

Department or Event Name

WaveNetニューラルネットワーク

gzip / zlib、gunzip(CAST 社）

(Myrtle.ai社)

自然な音声オーディオストリームを
リアルタイムに生成できるボコーダーのWaveNet を、 16 kHz で 256 並列実装
インテル® Stratix® 10 NX FPGA によって高スループット、低レイテンシーの推論を提供

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規格に準拠、複数の圧縮率オプション
100 Gbps 以上のレベル 1 オプション(インテル® Stratix® 10 FPGA 1SG2800)
静的 / 動的ハフマン符号化
マルチキューのダイレクト・メモリー・アクセス (DMA) エンジン / ドライバー

6

アプリケーション例：
インテル® FPGA PAC で実現する疑似量子計算機
シミュレーテッド分岐マシンTM (株式会社 東芝様)

リファレンスデザイン

量子コンピュータの理論から生まれた、シミュレーテッド分岐(SB) アルゴリズムという並列計算に適した独自のアルゴリズムを、
インテル® PAC D5005を活用し、超並列実装
特徴
SB に特化したカスタムメイドの
超高密度・超高速実装
SB アルゴリズムの並列性を活かした空間並列化
逐次処理部分における時間並列化 (パイプライン化)
完全なハードワイヤ化により、処理時間がクロックサイクルレベル
で決定論的に決まる
Department or Event NameIntel Confidential©2022 Intel Corporation.
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7

ホワイトペーパー ：FPGA のダイレクト通信を行うカーネル間リンクソリューション
インテル® FPGA DLA 推論エンジンを、カーネル間リンクを使用して、複数の D5005 カードでパイプライン処理
DLA Open CL カーネルを D5005 カードにプログラムし、ResNet152 の処理を FPGA で実施
CNNグラフを D5005 カードの枚数で分割することで、パフォーマンスのスケーリングが可能

https://www.intel.com/content/dam/www/programmable/us/en/others/literature/wp/wp-01305-inter-kernel-links-for-direct-inter-fpga-communication.pdf

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8

FPGAカード製品
ワークロード・アクセラレーション、ネットワーク、ストレージなど用途に応じたカードをご提案
インテル® FPGA SmartNIC
N6000 プラットフォーム• QSFP56 x2 インターフェイスで最大

100GbE x2 のネットワーキングをサポート• SyncE、CPRI、eCPRI をサポート• O-RAN LLS-C1/-C2/-C3 のサポート• 4G & 5G vRAN

イネーブルメント・パッケージ• OVS、Contrail、SRv6、vFW
アクセラレーションのサポート

BittWare IA-840F

インテル® Agilex™ F-Series FPGA 搭載
FPGA Accelerator PCIe カード®

™

- インテル Agilex
AGF027 FPGA (2.6M LE)- インテル® oneAPI サポート
- ハイパフォーマンス I/O- 3x QSFP-DD
インターフェイスポート- PCIe Gen4 x16
ホストインターフェイス-さまざまなアプリケーション向けのMCIO 拡張ポート

Department or Event Name

インテル® FPGA IPU
C5000X-PL（OVS, ストレージ）▪ インテル® Xeon® D プロセッサー +FPGA プラットフォーム、
ハードウェア・プログラマブル・
データパスを提供▪ ストレージ / 仮想スイッチのワークロードオフロード

Silicom FPGA SmartNIC N5010(HBM搭載, ネットワーク・オフロード） ▪ ハードウェア・プログラマブル
4x100GE FPGA アクセラレーションを実装する初の SmartNIC▪ 5G コア・ネットワーク (UPF)、
アクセス・ゲートウェイ (BNG、AGF)、
セキュリティー機能 (ファイアウォー
ル、IPsec) のパフォーマンスとス
ケーリングのニーズに対応。

インテル® イーサネット

Intel Confidential©2022 Intel Corporation.
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▪ 機能 / アクセス・ゲートウェイ機能、その他のワークロード

9インテル®オープン FPGA スタック (インテル® OFS)
ハードウエアハードウエアFPGA インターフェイス・マネージャー (FIM)
ワークロード開発のためのアクセラレーション・ファンクション・ユニット (AFU) 領域とサンプルAFU
ボード・マネジメント・コントローラ (BMC)
ハイレベルデザイン言語 (HLD) への対応
ソフトウエアソフトウエアアップストリームされた、オープンソース・カーネル・ドライバ
Open Programmable Acceleration Engine(OPAE) ライブラリ、ツール、API
アプリケーション例
UVM
テスト環境
UVM テスト環境
GitHubから検証環境を提供

Department or Event NameIntel Confidential©2022 Intel Corporation.
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10

Highlight of Intel FPGAs for HPC
インテル®
インフラストラクチャー・
プロセシング・ユニット

インテル®
Agilex™ FPGA•

ツールのバージョンアップによりパフォーマンスがさらに向上
平均 45％ → 50%1•

インテル® oneAPI•

高速ネットワーク、セキュリティ、
ストレージ機能を Host CPU に代わり集約•

アーキテクチャー、ベンダーを越えたコードの再利用

Compute Express Link (CXL) v1.1とPCIe* Gen4、Gen5に対応•

Agilex + Xeon-D SoCの新たなFPGAベース IPU の開発を発表•

標準的なプログラミング言語モデルの活用により導入、トレーニングの時間を改善•

CXL v2.0 に対応

•

•

•

HBM, NoCを搭載し、潤沢な回路リソースを用意した M-Series をIntel 7 プロセスで製造

Infrastructure Programmer Development
Kit (IPDK) 対応により、ターゲットに依存しない開発環境を提供

Githubに公開された
リファレンス & チュートリアル・デザイン

1.インテル ® Stratix ® 10 FPGA との比較。
現在の推定値に基づく。構成の詳細については補足資料をご参照下さい。
性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、
http://www.intel.com/benchmarks/（英語）を参照してください。

Department or Event NameIntel Confidential©2022 Intel Corporation.
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11インテル® Agilex™ FPGA

インテル® Agilex™ FPGA :データセントリックの世界に対応する FPGA
第2世代
データの
処理

インテル®
Hyperflex™
アーキテクチャー

データの
格納
データの
転送

Department or Event Name

平均
50%
性能が
向上 1,2

DDR4/5 &
HBM

最大
40%

消費電力を
削減 1,2

クアッドコアArm Cortex-A53 プロセッサー

インテル® Optane™
パーシステント・メモリーのサポート
CXL v1.1、v2.0

PCIe Gen 4 / Gen 5

インテル® Xeon®
スケーラブル・プロセッサー
へのコヒーレント接続

1 インテル® Stratix® 10 FPGA との比較
2 現時点の推定値に基づく

ワークロードと構成については、補足情報セクションを参照してください。
結果は異なる場合があります。

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13

インテル® Agilex™ FPGA 製品
F シリーズI シリーズM シリーズ

幅広いアプリケーションに対応

高性能インテル® Xeon® プロセッサーへの接続と広帯域幅を必要とするアプリケーションに対応

広大なメモリー帯域幅を必要とする演算負荷の高いアプリケーションに対応

LE 数: 573K ～ 2.7M

LE 数: 最大 4M

LE 数: 最大３．８５M

オンチップメモリー5 ～ 35MB

最大 48MB

最大46MBDSP ブロック数

最大 8,000

最大 12,500

最大 12,300

トランシーバー 速度

32/58G

32/58/116G

32/58/116G

ハード PCIe

PCIe Gen4

PCIe Gen5

PCIe Gen5

DDR4

DDR4

LP5 / DDR5、Optane™

200G/400GbE

200G/400GbE

400GbE

ロジック容量オフチップメモリー
ハード暗号 / イーサネット
セキュリティー

Arm SoC
コヒーレンシー・オプション

三重モジュール冗長化 (TMR) ハード・プロセッサー、暗号化、ブート順序、改ざん検出
クアッドコア Arm Cortex-A53 (最大 1.41GHz)、NEON コプロセッサー、DMA、キャッシュなど

Compute Express Link (CXL)

広帯域幅メモリー
オプション

Department or Event Name

HBM2eIntel Confidential©2022 Intel Corporation.
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14

インテル® Agilex™ Mシリーズ FPGA の特徴
Hard Memory Network-on-Chip (NoC)

統合された HBM2e メモリー

メモリーとロジック・ファブリック間を繋ぐ、専用ネットワークを装備し、データーのやり取りを高速化

最大32GB のHBM2e メモリーをパッケージ内に統合

116 Gbps トランシーバー
プロセッサー用インターフェイス

業界最速のデーターレート

最大16チャネルのPCIe Gen5とCXL

各種通信プロトコルやラインレートに柔軟に対応インテル® Xeon® プロセッサーと検証済Intel® 7 プロセスをベースとした FPGA ファブリック
DDR5 / LPDDR5 メモリーインターフェイス

3.2M – 3.9M LE相当のロジック

高効率な専用ブロックで、
DDR5 / DDR4 / LPDDR5メモリーと接続競合する7nm FPGAと比較して2倍以上のワットあたりファブリッ
ク性能*

インテル® Optane™ パーシステント・メモリー
インターフェイス

400G イーサネット・ブロック
イーサネット・プロトコルを、高性能かつ高効率にサポート

高効率な専用ブロックで、次世代のインテル® Optane™ パーシステント・メモリーと接続

青色はインテル® Agilex™ Mシリーズの新機能
Department or Event Name

*構成の詳細については、http://www.intel.com/performanceindex/ (英語) を参照してください。

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15

インテル® インフラストラクチャー・
プロセシング・ユニット (IPU)

インフラストラクチャー・プロセシング・ユニット (IPU)
データセンターの新たな価値を提供
高度にインテリジェントなインフラストラクチャー・
アクセラレーション

システムレベルのセキュリティー、制御、分離

ASIC SoC IPU

Department or Event Name

共通のソフトウェア・フレームワーク

ハードウェア / ソフトウェア・
プログラマブル、
顧客のニーズ合わせて構築

FPGA+IA プラットフォーム IPUIntel Confidential©2022 Intel Corporation.
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17

IPU の優位性

インフラストラクチャーと
テナント・ワークロードの分離

Department or Event Name

インフラストラクチャーのオフロードと最適化

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柔軟なストレージ・
アーキテクチャー18

ストレージと RDMA のアプリケーション
OFEDOFED
RDMA (RNIC)
1)RDMA (RNIC)➢ 標準libibverbs もしくはカーネル・アプリケーション❑

MPI, Clustering, NVMeoF, SPDK など➢ 完全なハードウェア・オフロード（ハイパーバイザーが I/O パス内にない構成）➢ RoCEv2 ワイヤープロトコル

NVMeoF
2)
NVMeoF➢ VM 内の PCIe NVMe ディスク (VF パススルー)❑

演算サーバー
1
MPI
VM
クラスタリング
NVMeoF イニシエーター
NVMeoF ターゲット
2
SPDK/dev/nvme0n1
OFED SWドライバー

3/dev/vda

標準の PCIe NVMe ドライバー➢ 完全なハードウェア・オフロード

VF

VF

VF

（ハイパーバイザーが I/O パス内にない構成）➢ NVMeoF-RoCEv2 ワイヤープロトコル

virtio-blk
3)
virtio-blk➢ VM 内のブロックディスク (VF パススルー)
❑

OFED
RDMA

NVMeoF

virtio-blk

IASoC
Linux
SPDK

C5010X

標準の virtio-blk ドライバー➢ SoC ソフトウェア・オフロード（ハイパーバイザーが I/O パス内にない構成）➢ SoC ソフトウェアで任意のプロトコルを実行❑

RoCEv2iSCSI、NVMeoF-TCP、NBD、NFS、SMB など

Department or Event NameIntel Confidential©2022 Intel Corporation.
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NVMeoFRoCEv2

iSCSI、NVMeoF-TCP、NBD、
NFS、SMB、独自プロトコル19

インテル® FPGA IPU
Oak Springs Canyon

Intel® FPGA IPU C5000X-PL

200G FPGA + Intel® アーキテクチャー

50G FPGA + Intel®アーキテクチャー

インテルの第2世代 FPGAベース IPU プラットフォーム

ハイパフォーマンス FPGAベースのクラウド・インフラストラクチャー・
アクセラレーション・プラットフォーム• ワークロードとストレージ機能のネットワーク仮想化機能オフロード• ワークロードとストレージ機能のネットワーク仮想化機能オフロード

Ex: OvS, NVMe over fabric, RoCE v2

Ex: OvS, NVMe over fabric, RoCE v2• インテル® オープン FPGA スタック

• x86に最適化された DPDK and SPDK によるプログラミング• x86に最適化された DPDK and SPDK によるプログラミング• 2x 25GE インターフェイス• ハードエンドの暗号化ブロックを持つ高速な 2x 100GE インターフェイス• VirtIO をハードウェアでサポートし、Linux のネイティブサポートを実現• VirtIO をハードウェアでサポートし、Linux のネイティブサポートを実現• 量産可能なソリューションを ODMパートナー様から提供

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20

インテル® インフラストラクチャー・プロセシング・ユニット ロードマップ
オープン コミュニティ

オープン・ソフトウエア・
エコシステムクラウド、通信エンタープライズ、
他領域にも適用を拡大

エコシステムの構築と拡大により、幅広い普及を実現
2025+

2023 / 2024

2022
2nd Gen

200G

FPGA+IA プラットフォームASIC

Oak Spring
Canyon

Mount
Evans

Leading Today
Department or Event Name

3rd Gen

400G

4th Gen

800G

リーダーシップ・
ポートフォリオ
FPGA+IA プラットフォーム

Hot Springs
CanyonASIC

Mount
MorganAnnouncing

FPGA+IA プラットフォーム

ASIC

Next Gen

Next Gen

Next GenIntel Confidential©2022 Intel Corporation.
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21

インテル® oneAPI

インテル

プロダクト

インダストリー・イニシアチブ

開発の
早期化

ホスト側でのエミュレーション、レポートの各ステージでのコンパイル手法により開発期間を削減™ プロファイラーにより強化された
デバッグおよびランタイム解析手法

多種多様なハードウェアを必要とするアプリケーション
ミドルウェア ＆フレームワーク

...
拡張
可能な
コード

アーキテクチャー、ベンダーを越えたコードの再利用

インテル
プロダクト
互換性
ツール

言語

ライブラリー

解析
デバッグ
ツール

ローレベル・ハードウェア・インターフェイス

敷居の低さ

Department or Event Name

標準的でシーケンシャルな
プログラミング言語モデルの活用により導入、トレーニングの時間を改善
といった各種をサポートIntel Confidential©2022 Intel Corporation.
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インテル

コンパイラー

並列プログラミングの生産性とパフォーマンス
とアクセラレーターの両方で並列プロ
グラミングの生産性を引き出すことが可能
o 単一アーキテクチャーの独自言語に代わる、業界間で共通のオープン言語

ベースは最新規格のとo 広く採用されている慣れ親しんだ やにより、の生産性メリットを活用の構造

アーキテクチャーと高性能コンパイラーにおけるインテルの数十年にわたる経験を基に構築
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24

SYCL and oneAPI プロダクト・エコシステム

Source: https://www.khronos.org/sycl/

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Getting Started with oneAPI on FPGA

インテル® oneAPI
ベース・ツールキット

oneAPI ベース・ツールキット用
インテル FPGA アドオン

FPGA エミュレーション機能とレポート生成FPGA のビットストリーム生成機能

インテル® oneAPI DevCloud 上のプログラマブル・アクセラレーション・カードで FPGA ワークロードを実行いただくことが可能です。

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リファレンス & チュートリアル・デザイン
インテル® oneAPI の FPGA 実装をすぐに始められます
oneAPI
oneAPIGithub
GithuboneAPIの 仕様とソース コード
リファレンスデザイン
リファレンスデザイン
圧縮、金融計算、信号処理などのリファレンスデザイン
チュートリアルチュートリアル

入門編、
一般的なデザインパターン、機能、ツールの機能のデモ実例

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https://github.com/oneapi-src/oneAPI-samples/tree/master/DirectProgramming/DPC%2B%2BFPGAIntel Confidential©2022 Intel Corporation.
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27

インテル

プロファイラーランタイム解析
Data Parallel C++ (DPC++) コードの解析
DPC++ コード上で処理時間がかかっているラインの確認

インテル の CPU, GPU & FPGA 向けのチューニング
サポートされたハードウェア・アクセラレーターの最適化
メモリーとパイプアクセスに関する詳細な統計情報を表示（ソース ビュー形式 および タイムライン形式）

オフロードの最適化▪ CPU/FPGA インタラクション・ビューを利用してパフォーマンス情報を確認▪ カーネル プログラムの実行プロセス全体をグラフィカルに表示（ホスト側とデバイス側、両方のイベントを表示）

多様なパフォーマンス・プロファイル
CPU, GPU, FPGA, スレッド,メモリー,キャッシュ, ストレージなど
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28

まとめ
インテル®
インフラストラクチャー・
プロセシング・ユニット

インテル®
Agilex™ FPGA•

ツールのバージョンアップによりパフォーマンスがさらに向上
平均 45％ → 50%1•

インテル® oneAPI•

高速ネットワーク、セキュリティ、
ストレージ機能を Host CPU に代わり集約•

アーキテクチャー、ベンダーを越えたコードの再利用

Compute Express Link (CXL) v1.1とPCIe* Gen4、Gen5に対応•

Agilex + Xeon-D SoCの新たな FPGAベース IPU の開発を発表•

標準的なプログラミング言語モデルの活用により導入、トレーニングの時間を改善•

CXL v2.0 に対応

•

•

•

HBM, NoC を搭載し、潤沢な回路リソースを用意した M-Series をIntel 7 プロセスで製造

Infrastructure Programmer Development
Kit (IPDK) 対応により、ターゲットに依存しない開発環境を提供

Githubに公開された
リファレンス & チュートリアル・デザイン

1.インテル ® Stratix ® 10 FPGA との比較。
現在の推定値に基づく。構成の詳細については補足資料をご参照下さい。
性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、
http://www.intel.com/benchmarks/（英語）を参照してください。

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29

インテル® Agilex™ FPGA の性能 /の詳細
1. インテル® Stratix® 10 FPGA と比較して平均で 50% 性能向上
インテル® Quartus® Prime 開発ソフトウェア 21.3 を使用して、インテル® Stratix® 10 デバイスで達成された最大動作周波数 (Fmax) とインテル®
Agilex™ デバイスで達成された Fmax を比較した、サンプル・デザイン・スイートのテストに基づいています。2021年8月に実施されたテストでは、インテル® Agilex™ FPGA の同等の低速 / 中程度のスピードグレードで動作するデザインは、インテル® Stratix® 10 デバイスの最も一般的なスピード
グレードで動作する同じデザインと比較して、幾何平均で 50% 高い Fmax を示しています。

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30

免責事項
インテルは、明示されているか否かにかかわらず、いかなる保証もいたしません。ここにいう保証には、商品適格性、特定目的への適合性、および非侵害性の黙示の保証、ならびに履行の過程、取引の過程、または取引での使用から生じるあらゆる保証を含みますが、これらに限定されるわけではありません。
性能の測定結果は、システム構成に記載された日付時点のテストに基づいています。また、現在公開中のすべてのアップデートが適用されているとは限りません。 構成の詳細について
は、補足資料を参照してください。 絶対的なセキュリティーを提供できる製品またはコンポーネントはありません。
結果は推定またはシミュレーションに基づいています。
実際のコストや結果は異なる場合があります。
インテルのテクノロジーを使用するには、対応したハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
本資料に記載されているインテル製品に関する侵害行為または法的調査に関連して、本資料を使用または使用を促すことはできません。本資料を使用することにより、お客様は、インテルに対し、本資料で開示された内容を含む特許クレームで、その後に作成したものについて、非独占的かつロイヤルティー無料の実施権を許諾することに同意することになります。
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*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

©2021 Intel Corporation. 無断での引用、転載を禁じます。

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FPGA Cluster & FPGA as a service in Worldwideの出典
Univ Paderborn : Noctua 1 & 2
https://pc2.uni-paderborn.de/hpc-services/available-systems/noctua1
https://pc2.uni-paderborn.de/hpc-services/available-systems/noctua2
Jülich Supercomputing Centre: DEEP-EST cluster
https://fz-juelich.de/ias/jsc/EN/Expertise/Supercomputers/DEEP-EST/_node.html
CERN: LHCb
https://go.web.cern.ch/go/7mvKBarcelona Supercomputing Center: LEGaTO
https://www.bsc.es/research-and-development/projects/legato-low-energy-toolset-heterogeneous-computing
Boston Univ: Open Cloud FPGA Testbed
https://par.nsf.gov/servlets/purl/10295514
Microsoft: Azure
https://www.microsoft.com/en-us/research/project/project-catapult/
AWS: f1
https://aws.amazon.com/jp/ec2/instance-types/f1/
Luxembourg: Meluxina Supercomputer
https://irp.cdn-website.com/ffe01d68/files/uploaded/D1.%204M2b.%20MELUXINA%20Tutorial_Valentin%20Plugaru.pdf
Alibaba Cloud: FPGA as a Service
https://www.alibabacloud.com/help/en/fpga-based-ecs-instance

Riken : Fugaku (ESSPER)
https://www.r-ccs.riken.jp/exhibit_contents/SCA22/research_computer/team_files/sano/index.html
Univ. of Tsukuba : Cygnus
https://www.ccs.tsukuba.ac.jp/wp-content/uploads/sites/14/2018/12/About-Cygnus.pdf

Department or Event NameIntel Confidential©2022 Intel Corporation.
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