高性能デジタル分野の技術動向

2012年1月20日
株式会社 東芝 セミコンダクター&ストレージ社
半導体研究開発センター デジタルメディアSoC技術開発部
林 宏雄

1Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

2

デジタル分野の発表
高性能デジタル(High Performance Digital)

高電力効率デジタル(Energy Efficient Digital)
スマートフォン
携帯

デジタル家電

PC

サーバー

汎用

⇔

応用特化
Video CODEC、画像処理、認識

プロセッサとその要素技術

数W～100W超

認識応用

⇔

mW

FEからなかなか論文が出てこない
高性能デジタル分野の技術動向

3

Transistor Counts vs. Year
CHIP COMPLEXITY
record 3.1 billion

Poulson 8コア L3 32MB

Transistor Count (Millions)

10000
10

Nehalem-EX 8コア
L3 24MB
Xeon 6コア
Itanium2 L3 16MB, L2 9MB
4コア
Itanium 2コア
Intel 48 IAコア
IBM z196
Xeon 2コア

1000
9Godson-3B
AMD Bobcat
SPARC
2コア
Rock
L2 512KBx2CellNehalem 4コア GPU, DDRC
L3 8MB

100
8Cell
SH 8コアL2 512KBSPU RAM 256KBx8

18ヶ月で2倍のペース

107

Mooreの法則が続いている
1
6
1993

1995

500nm

1997

350nm

1999

250nm

2001

180nm

2003

130nm

Year

2005

90nm

2007

65nm

2009

45nm

2011

32nm
22nm

• ISSCC 2011
• Intel Poulson 最大の3.1 billion Tr.
• Intel Sandy Bridge, AMD Bobcat: DDRCに加え、 GPUを統合• ISSCC 2012: Intelが22 nm FinFETを用いたIvy Bridgeを発表予定
高性能デジタル分野の技術動向
http://isscc.org/trends/ のデータを元に作成

4電力密度の予想＠1999年 [Intel Pollack, Micro32]

高性能デジタル分野の技術動向

5消費電力の推移(高性能プロセッサ@ISSCC)
TOTAL POWER CONSUMPTIONPower Consumption (W)

250

SPARC Rock
2.3GHzPower6
5GHz

200
Power5150
Alpha21364

Power7
Nehalem-EX Rainbow Fall

Itanium

Xeon
Pentium4
SCC
4GHz
Itanium PowerPC 3GHz
WireSpeed

Power4100

Poulson
3.1GHzItanium2
2.4GHz

Xeon
3GHz

Opteron 2.6GHz
Westmere

50

P.A. Semi.
2GHz

Sandy Bridge
Godson-3B

RenesasSH 4コア SH 8コア Hetero Multi.

0
1993

1995

1997

1999

2001

2003

2005

2007

2009

2011

Year

平均は100Wくらいでほぼ横ばい、近年は下がる傾向
高性能デジタル分野の技術動向

http://isscc.org/trends/ のデータを元に作成

6動作周波数の推移(高性能プロセッサ@ISSCC)

Pentium4
4GHz

Cell
4.4GHzPowerPC

Power6
5GHz

Cell
4GHz
Xeon
2.66GHz

Xeon
3.6GHz

IBM z196
5.2GHzRainbow Fall

Opteron
2.6GHzIntel SCCSPARCPower5UltraSPARC III
SH 4コア600MHz

500nm

350nm

250nm

180nm

130nm

90nm

RenesasHetero Multi.
SH 8コア600Mhz

65nm

45nm

32nm

周波数も2004年以降頭打ち、むしろ下がる傾向
高性能デジタル分野の技術動向

ISSCC 2012 Press Release のデータを元に作成

7

ISSCCで発表されたチップのプロセッサコア数

高性能デジタル分野の技術動向• 2004年からマルチコアの発表が増えた• 2007年以降は全てマルチコア
http://isscc.org/trends/ のデータを元に作成

8ここまでのまとめ• 電力密度、消費電力によりクロック周波数の向上はストップ• 一方 Mooreの法則は継続– トランジスタを何に使うか?
• プロセッサの1 chip化 (MMU, FPU, L1 cache)• 機能の強化 (演算器の増加、強化、高性能分岐予測, SIMD命令 etc.)• 並列実行 (super-scalar, OoO, multi-thread)• キャッシュメモリの容量増大 (L2, L3…)
• multi-core, many-core• システム機能の統合– Memory Controller, GPU, …, SoC

高性能デジタル分野の技術動向

9Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

10IBM z196 [ISSCC ’11 4.1]
• [4.1] “A 5.2GHz Microprocessor Chip for the IBM
zEnterprise System,” IBM• 45nm SOI, 1.4B Tr, 512mm2• 5.2GHz 4 cores• 1.5MB L2/core• 30MB shared L3 (eDRAM)

高性能デジタル分野の技術動向

11Intel Westmere-EX Xeon [ISSCC ’11 4.3]
• [4.3] “A 32nm Westmere-EX Xeon® Enterprise
Processor,” Intel• 10 Westmere core• 2 DDR2C x2• QPI x4
• Ring based on-die interconnect– 32B wide, x2 (bi-directional)

高性能デジタル分野の技術動向

12Intel Poulson [ISSCC ’11 4.8]
• [4.8] “A 32nm 3.1 Billion Transistor 12-Wide-Issue
Itanium,” Intel• 32nm bulk CMOS, 8layer• 3.1B Tr, 544mm2• 8 HT 64bit cores• 32MB Last Level $• total 50MB SRAM on die• On die Ring interconnect• TDP 170W

高性能デジタル分野の技術動向

13Intel Sandy Bridge [ISSCC ’11 15.1]• [15.1] “A Fully Integrated Multi-CPU, GPU and Memory
Controller 32nm Processor,” Intel• HK/MG 32nm process– 1.16B tr, 216mm2• Highly Integrated SoC– x86プロセッサ x2 or x4• 2.2GHz – 3.4GHz– GPU (12 or 6 EU)– DDR3 1600 2ch– PCI Express gen2 I/F 20lane– 3/4/8MB L3, Ring Bus• TDP– 95W for DT– 17W (2core), 45W (4core) for mobile
高性能デジタル分野の技術動向

14

AMD Zacate [ISSCC ’11 15.4]• [15.4] “A Low-Power Integrated x86-64 and Graphics
Processor for Mobile Computing Devices,” AMD• 32nm, 450Mtr, 10 metal layers, 75mm2• Highly Integrated SoC• x86プロセッサ （Bobcatコア) x2• 1.6GHz• L2 512KB/core••••

Radeon HD5000シリーズ GPU
マルチメディアエンジン
DDR3 1066
PCI Express Gen2 I/F 4lane x2• TDP 18W

高性能デジタル分野の技術動向

15Intel Sandy Bridge vs. AMD Zacate

Intel Sandy Bridge

AMD Zacate

プロセス

32nm HK/MG CMOS

40nm Bulk CMOS

# of Trs.

1.16B

N/A

Die Size

216mm2 (4 CPUs & 8M L3$)

75mm2

# of CPUs

2 or 4

Two x86 Bobcat CPU coresCPU

2.2GHz to 3.4GHz (3.8GHz Turbo)

1.6GHz, 4.9mm2

GPU

6 or 12 EU processor

80 SPUs, 78.72 GFLOPS, 492MHz

Memory I/F

DDR3 (1066/1333/1600) 2ch.

DDR 1066 (64b)

I/O

PCIe Gen.2 x20

PCIe Gen.2 x4 2ch.

Power16-50W(Mobile), 35-95W(DT)18W TDP (Thermal Design Power)

高性能デジタル分野の技術動向

16Renesas [ISSCC ’11 15.2]• [15.2] “An 80Gbps Dependable Communication SoC
with PCI Express I/F and 8 CPUs,” Renesas• 45nm LP CMOS, 8 layers, 121mm2• 80Gb/s communication SOC– 8コア, max 400MHz– 512KB L2– PCI Express (Rev.2) 4lane x4– 512KB SRAM
– DDR3 interface• 3.2W@25℃, 0.04W/Gb/s

高性能デジタル分野の技術動向

17Godson-3B [ISSCC ’11 4.4]
• Highest energy efficiency in a processor!
[4.4] “Godson-3B: A 1GHz 40W 8-Core 128GFLOPS Processor in
65nm CMOS,” Chinese Academy of Sciences
Godson-3Bプロセッサは、8コアのプロセッサ。 65nm CMOSで、ピーク性能は128GFlops（倍精度演算）。40Wと低消費電力であり、
3.2GFlops/Wattの消費電力効率を達成

高性能デジタル分野の技術動向

18Intel Westmere [ISSCC’10 5.1]••

32nmプロセス。Intelの第2世代となるHigh-kゲート絶縁膜/メタル・ゲートを採用
高性能プロセッサといっても低消費電力中心の発表– Uncoreと呼ぶL3キャッシュなどのプロセッサコア以外の部分も電源遮断– LVDDR3(Low Voltage DDR3)を採用→ ISSCC’09で発表した65nmのNehalem 4コアと、面積(262mm2→240mm2)、消費電力(60～130W)は同じのまま、6コアにコア数を増やせた

高性能デジタル分野の技術動向

19AMD x86-64 Core [ISSCC’10 5.6]•••

プロセッサコアのみ
32nm、High-k /メタル・ゲートのSOI（silicon-on-insulator）プロセス
SOIプロセスの採用–•

通常の閾値電圧のNMOSトランジスタを電源スイッチ

グランドラインにパッケージ層の配線を使用

高性能デジタル分野の技術動向

20Intel Nehalem Family [ISSCC’09 3.2] (1)4コアのDie写真• 45nm, high-k metal gate CMOS
• パワーゲーティング• 4コア 8MB L3キャッシュで731Mトランジ– Ultra-low-leakage, 高オフ
スタ
抵抗の専用トランジスタ• QuickPath Interconnect (QPI)– 7umの低抵抗(通常の1/10以
6.4GT/s(25.6GB/s)下)M9配線• DDR3 3ch.
高性能デジタル分野の技術動向

21Intel Nehalem Family [ISSCC’09 3.2] (2)IDF2008より• フルスタティックCMOS• ドミノ回路、LVS(Low Voltage Swing)回路を廃止（ドミノ回路は、フルスタティックの2～5倍の電力を食う）→ IBM Cell、Sun Rockでも、同様に極力ダイナミック回路を使わず、スタティック回路
高性能デジタル分野の技術動向

22IBM Power7 [ISSCC’10 5.4]•••

45nm SOIプロセスを使っており、Power7では32MBのL3キャッシュのデータ部に混載DRAMを使用
eDRAMのセルサイズは、0.067mm2（Intel WestmereのL3キャッシュのSRAMのセルサイズ
は、32nmでも0.171mm2）
IBM Wire-Speed Power Processorの発表[5.5]では、SRAMに比べて面積で2倍、消費電力で5倍以上改善

高性能デジタル分野の技術動向

23

Sun Rainbow Fall [ISSCC’10 5.2]

同時実行できるスレッド数は毎年2倍のペースをキープ

高性能デジタル分野の技術動向

24

Sun SPARC Rock [ISSCC’08 4.1/4.2]••

16 cores (4 clusters of 4 cores), 32-thread + 32-scout-thread
Checkpoint based architecture
–

•
•
•
•
•

Simultaneous speculative threading / Scout threading / Hardware transactional memory

命令キャッシュ(32+8KB) → 4つのコアで共有
データキャッシュ(32KB)、FPU → 2つのコアで共有
L2キャッシュ: 2MB、4-bank 8-way, pseudo-LRU
2.3GHz, 396mm2, 250mW, 65nm
Memory I/F: 2.67Gb/s, 96-transmit and 160-receive channels → 0.68Tb/s

高性能デジタル分野の技術動向

25

Niagara2[ISSCC’07 5.7]との違い
Niagara2Rock

Rainbow Fall

[ISSCC’07 5.7]

[ISSCC’08 4.1/4.2][ISSCC’10 5.2]

動作周波数

1.4GHz2.3GHz2GHz

CPUコアの数

816

16CPUコア当たりの最大実行スレッド数

8

2+2(Scout thread)8

CPUコアパイプライン方式

Single Issue
In-Order4 Issues
Out-of-Order(Checkpoint based)

Single Issue
In-Order?

L1 命令キャッシュ

16KB, 8-way （コアごと）32+8KB, 4-way （4コア共有）

16KB, 8-way （コアごと）L1 データキャッシュ

8KB, 4-way （コアごと）

32KB, 4-way （2コア共有）

8KB, 4-way （コアごと）

L2キャッシュ

4MB, 8-bank, 16-way

2MB, 4-bank, 4-way

6MB, 16-bank, 24-way

FPU

コアごと

2コア共有

コアごと

プロセス

65nm CMOS, 11LM

65nm CMOS, 11LM

TSMC N40GP,
11Cu+AL RDL

チップ面積342mm2396mm2376mm2

電源電圧

1.1V

1.2V

08-1.1V (Core)

消費電力

123W

250W

120W

高性能デジタル分野の技術動向

26

Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向27

Toshiba T6G [ISSCC’10 18.1]
T6G
Hybrid application
processor

H.264 full-HD
video engine

DRAMC

x4

3D/2D graphics
engineDDRC
CameraI/F
Display
I/F

ARM processor
General controller

Host
I/F

DMAC

高性能デジタル分野の技術動向

x4

SCS-DRAM

32bitsVideo/Audio
multiprocessor

Peripheral I/F

128bitsBus

TS I/F
MEMC

DDR-SDRAM
CameraLCD Panel
HDMI driver HDTV
Host CPU
OFDM/RF
NAND / NOR flash
28

Chip micrograph
PLL PLL PLL PLL

Video/Audio Micromultibumpprocessor
H.264
full-HDBus B

ARM
processor

高性能デジタル分野の技術動向

Micro
bump

CAM

Bus A

Bus C

Display
3D/2Dgraphics

High speed I/O

Bus D

PLL

29

Chip features
Technology

40nm CMOS, triple-well,7-layer-metal

Chip size

6.0mm x 6.2mm

Gate counts

18.5M gates (Logic), 9M bits (SRAM)

Voltage

1.1V, 1.2V(PLL), 1.1/1.2/1.8/3.0V(I/O)

CPU

Heterogeneous 14 coresVideo/Audio

H.264 HP 1080i/p codec, MPEG-4 SP FWVGA codec,
MPEG-2 MP@HL Half decoding, VC1 MP QHD
decoding, MP3, eAAC+, WMA

3D/2D graph.

40M polygons/s, 300M pixels/s

Memory I/F

SCS-DRAM 128bits x4 166MHz,
DDR-SDRAM 32bits 166MHz

Camera I/F

1080p 30fps(Movie) , 24M pixel (Image)

Display I/FMain LCD (720p 60fps 24bits), Sub LCD (FWVGA
60fps 24bits), TV (1080p 30fps)

高性能デジタル分野の技術動向

30

Video/Audio multiprocessor
MPE

MPE

MPE

I$ D$ I$ D$ I$ D$
MPE
I$ D$
MPE

• 8 Media Processing
Engines (MPEs)• L1$ (I$ 16KB / D$ 8KB)

L2$ SRAM• L2$ controller

I$ D$
MPE

• L2$ SRAM 256KB

MPE• Others : Assistant logic for
specific video codec

I$ D$ L2$ controller

MPE

I$ D$ I$ D$
高性能デジタル分野の技術動向

Others31

SCS-DRAM & DDR-SDRAM•SCS-DRAM & App.
Micro bump
•DDR-SDRAM & App.
Wire & RDL &
Bump

Wire

Micro bump

RDL

DDR-SDRAM
Application
Processor

SCS-DRAM

Re-Distribution
Layer
SCS-DRAM: Stacked-Chip SoC DRAM

高性能デジタル分野の技術動向

32Chip power domain
8

3
4

9 24

23
16

5

2

6
7
12

10 11

17

13

1
1
5

21
20

22

高性能デジタル分野の技術動向

18

14
19

25 (2)-(11) Video/Audio
multiprocessor(17) H.264 Full-HD
video engine(19) 3D/2Dgraphics engine(20)-(22) ARM processor(15) Camera I/F(14) Display I/F(16) Image composition(12) JPEG/Video scaling(1)(13)(18)(23) Main bus(24) Control bus /Peripheral I/F(25) I/O
33

Power supply system chart
On-chip LV-PMOS switch
VDD1D(1.1V)

(24)

(1)

VDD1P(1.1V)(2)・・・・ (23)

(25)

VSS

Logic

I/O

23 power domains are controlled by on-chip switches.
Control bus (24) & I/O (25) does not have on-chip switches.

高性能デジタル分野の技術動向

34Use case
Audio playback+ Video decoding + LCD out

Audio playback
25
8

3

9 24

23

4
5

2

16

10 11

17

6
7
12

13

1
1
5

21
2

22

20
18

14

25
8

3

9 24

23

4
5

2

16

6
10 11

7
12

1
1
5

21

19

L2$ SRAM & controller (2)+ 1MPE (3)

2

22

17

13

20
18

14

19

L2$ SRAM & controller(2)+ 8MPEs (3)-(10)Power consumption increases 10 times.

高性能デジタル分野の技術動向

35

ルネサス SH 8コア [ISSCC’08 4.5]

• 日立、早大笠原研との共同発表• 8640MIPS@600MHz, 2.8W@1.0V• 17個のパワードメイン（CPUコアx8、RAMx8）– レジュームRAM（RAMにデータ保持。CPUコアはパワーオフ）– 自動並列化コンパイラが電源モードを制御• バリア同期レジスタ
高性能デジタル分野の技術動向

36

5つのパワーモード• レジュームパワーオフ– 各CPUコアのURAM（64KB）だけ電源オン– CPUの内部状態をURAMに退避– 従来のスリープモードから88％の消費電力減
高性能デジタル分野の技術動向

37

Renesas Heterogeneous Multi-Core SoC [ISSCC’10 5.3]

• ルネサス、日立、早稲田、東工大の共同発表• 非対称型（ヘテロジーニアス）マルチコアSoC– 8つの汎用CPUコア（SH-4A）– 4つの動的再構成可能型プロセッサ（FE）– 2つの1024-wayマトリックス型プロセッサを集積（MX-2）
高性能デジタル分野の技術動向

38

Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

39Thousand Core Chips – A Technology Perspective (Intel)••

2015年には、300mm2のチップ上に100Bトランジスタが集積でき、そのうち1.5Bがロジックに使えるとしている。一方で、プロセッサコアのロジック数を2倍にしても性能は40％しか向上
しない(ポラックの法則)という経験則があり、また、従来の周波数を上げるアプローチでは1000Wとなると予測している。
1Bトランジスタをバジェットとした場合に、10個の巨大な100Mトランジスタのプロセッサという従来のマルチコアではなくて、100個の10Mトランジスタ、さらには、1000個の1Mトランジスタのコアを集積するメニーコアを提案している。
Shekhar Borkar, “Thousand Core Chips – A Technology Perspective”,
DAC 2007, June 2007, pp.746-749.

高性能デジタル分野の技術動向

40Intel 80-Tile 1.28TFLOPS Network-on-Chip [ISSCC’07 5.2]

•
•
•
•
•
•
•

Architecture: 80PE, 4GHz, 15FO4 desegin
FPMAC: Fast single-cycle accumulate loop
NoC: 2D mesh topology
Router: 80GB/s@4GHz with double-pumped crossbar
Mesochronous clock distribution
Low power: clock gating, power gating, and body bias control
65nm, 8-LM CMOS

高性能デジタル分野の技術動向

41Intel 48-Core (SCC: Single Chip Cloud Computer) [ISSCC’10 5.7]

• 48 IA-32コア, 1GHz
• NoC
– 2-D mesh topology, 256GB/s bisection bandwidth– 5-Port rounter, 64GB/s per link@2GHz

•
•
•
•

4 DDR3 memory controller
Dynamic voltage & frequency scaling
Novel message passing protocol
567.1mm2, 1.3B Trs., 45nm Hi-K CMOS

高性能デジタル分野の技術動向

42Voltage & Frequency Islands••

8つのVoltage Islandと28のFrequency Island
Voltage Islands
–
–
–

•

オンチップのレギュレータ(0-1.3V)
ソフトウエアで制御可能
1ms以下の応答時間

Frequency Island–––

最大16分周ソフトウエアで制御可能
20サイクル以下の応答時間（～20ns@1GHz)

高性能デジタル分野の技術動向

43Message Passing Bufferと低消費電力化••

16KBのMPBによりPE間のデータ転送
DRAM経由に比べて8％性能向上→ 電圧・周波数を落として消費電力低減

高性能デジタル分野の技術動向

44消費電力の内訳• Full Powerのとき、コアが６９％を占める• Low Powerのとき、コアは大幅に減少（1GHz->125MHz,
1.14V->0.7V)。DDR3が69％
高性能デジタル分野の技術動向

45

メニーコアまとめ• メニーコアでは、NoCが重要な技術となっている– [ISSCC ’10 5.8] Intel 8x8の2次元メッシュのNoCの発表。データ転送の前にネットワークの経路を決めてしまうサーキットスイッチ方式を取り、データの送り元と送り先の間のバッファをなくし、高いバンド幅と高いエネ
ルギー効率を達成。バイセクションバンド幅は4.1Tb/sで、エネルギー効率
は1.1Vのときで560Gb/s/W– [ISSCC ’10 9.4] Intel 8コアのXeonに搭載した1.2TB/sのリング型の接続
方式• メモリシステムも重要– Intel 三次元実装[Black, “Die Stacking(3D) Microarchitecture,”
MICRO39, 2006]

高性能デジタル分野の技術動向

46NEC Reconfigurable Memory Chip [ISSCC’09 3.3]

Ｈ. Saito, et al, “A Chip-Stacked Memory for On-Chip SRAM-Rich
SoCs and Processors”•••

SoCチップとMemory(SRAM)チップを張り合わせる
2Dメッシュのインターコネクト
SRAMブロックは、動的に容量、ビット幅を変更可能→ 物理的な動的なメモリ管理が可能

高性能デジタル分野の技術動向

47

Keio Inductive-Coupling Link [ISSCC’09 28.7]• ルネサス SH マルチコア(8コア)とSRAMを接続• バンド幅： 2.4GB/s(19.2Gbps=600MHzx16bx2)
高性能デジタル分野の技術動向

48

Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

49画像処理・認識プロセッサの動向

ピーク性能(GOPS)

600[16.4]FIESTA(Sony)

130nm
90nm
65nm

500
400
300

[15.2]Stream Processor(Stream Processors, Inc/
Stanford)

200
100[8.3]認識プロセッサ(KAIST)[15.1]XETAL-II(Philips/NXP)

1080p（フルHD）/
30fps[18.5]MX-2(Renesas)[22.5]MTX(Renesas)

0

2006

2007

1080p/60fps

2008

2009

720p

2010

• フルHDの画像処理が可能

高性能デジタル分野の技術動向

50動作周波数とピーク性能
1000並列600[2008, 16.4]FIESTA(Sony)

ピーク性能(GOPS)

500

500並列

並列度が高い400[2007, 15.2]Stream
Processor(Stream Processors, Inc/
Stanford)

300[2009, 8.3]認識プロセッサ(KAIST)

200[2007, 15.1]XETAL-II(Philips/NXP)

100

200並列

[2010, 18.5]MX-2(Renesas)[2006, 22.5]MTX(Renesas)

0
0

200

400

600

800

1000

動作周波数(MHz)• 周波数は100MHz～最大800MHz• 並列度は1000並列を超える(注)16b演算換算。MTX, MX-2のPE数は2048であるが、2bのため並列度が低い点でプロットされている

高性能デジタル分野の技術動向

51

開発背景

[ISSCC’06 22.5] MTX(Renesas)[ISSCC’08 16.4] FIESTA(Sony)• 横軸=性能/消費電力, 縦軸=柔軟性・プログラム性• 演算器を多数並べて、並列処理することで効率アップ
cf. 典型的なプロセッサでのエネルギー消費（130nm） [ISSCC’07 15.2]
命令フェッチ＆デコード
Off-chip DRAMアクセス
On-chipメモリ参照
長距離配線
レジスタ読み出し
算術演算
高性能デジタル分野の技術動向>1000pJ>1000pJ(32b)～100pJ(32b)～10pJ/mm (32bバス)
10pJ(32b)*5pJ(32b)**)[Dally ACM QUEUE 2004]
52

Sony FIESTA [ISSCC’08 16.4]• 4つの64PE SIMDアレイプロセッサ• 512 GOPS@500MHz• 低消費電力：– DVFS vs. 電源遮断
– Body Bias: 40% measured power reduction• HD 1080p(60fps) 画像処理で115MOPS/mW
高性能デジタル分野の技術動向

53

Renesas MX-2 [ISSCC’10 18.3]• PEの粒度を2ビットから4ビットへ– 特に、Booth Encoderをもつことで、乗算が高速化。面積効率も改善• コマンドキュー追加• 倍速モードサポート
高性能デジタル分野の技術動向

54MX-2の内部構成とチップ写真• 1280PEと2048PEを搭載• 65nm 1P7M CMOS
• 24mm2(4.4mm x 5.5mm)– MX-2コアは、5.29mm2(2048PE), 3.56mm2(1280PE)
高性能デジタル分野の技術動向

55MX-2の評価結果• 消費電力効率、面積効率で過去の発表より優れている• アプリレベルでの評価
S-T MRF(時空間Markov Random Field Model)
東大上條研で開発された、時空間画像を領域分割する確率モデル
高性能デジタル分野の技術動向

56

画像処理・認識プロセッサまとめ••••

ISSCCにコンスタントに採択されている動作周波数は、100～800MHzとそれほど高くない
ピーク性能は512GOPS → 次は、1TOPS?
並列性は1000を超えるレベル→ 効率（性能/消費電力など）の指標も重要[Renesas ISSCC’10 18.5]• アプリに近い処理での評価結果– H.264エンコード、ISP処理、画像認識処理• 認識プロセッサ(エンジン)に特化→ [Keio Univ, ISSCC’09, 8.2]
• 画像（オブジェクト）認識SoC→ 低消費電力、消費電力効率がポイント[KAIST ISSCC’10 18.4][KAIST ISSCC’11 7.5] 57mW, 655GOPS/W
高性能デジタル分野の技術動向

57

Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

58高性能デジタル向けの要素技術＜オンチップ通信＞• “A 4Gb/s/ch 356fJ/b 10mm Equalized On-chip Interconnect with Nonlinear ChargeInjecting Transmit Filter and Transimpedance Receiver in 90nm CMOS”, MIT[ISSCC’09 3.6]
• High-Bandwidth and Low-Energy On-Chip Signaling with Adaptive Pre-Emphasis in
90nm CMOS, U. of Michigan [ISSCC’10 9.5]
(4.4Gb/s/μm over 5mm on-chip links with 0.34 pJ/b energy consumption)•

A 1.2 TB/s On-Chip Ring Interconnect for 45nm 8-Core Enterprise Xeon® Processor,
Intel [ISSCC’10 9.4]

＜オンチップセンサ・モニタ＞• “Dual-DLL-Based CMOS All-Digital Temperature Sensor for Microprocessor
Thermal Monitoring”, Harvard Univ.[ISSCC’09 3.7]
• “Accurate Characterization of Random Process Variations Using A Robust Low
Voltage High Sensitivity Sensor Featuring Replica-Bias Circuit”, Intel [ISSCC’10 9.7]
• “ In Situ Delay-Slack Monitor for High-Performance Processors Using An All-digital
Self-Calibrating 5ps Resolution Time-to-Digital Converter”, U. of Michigan[ISSCC’10 9.8]
• “Early Detection of Oxide Breakdown Through In Situ Degradation Sensing”, U. of
Michigan [ISSCC’10 9.9]
• “A Precise-Tracking NBTI-Degradation Monitor Independent of NBTI Recovery
Effect”, NEC [ISSCC 9.10]

高性能デジタル分野の技術動向

59

Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• 低消費電力マルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

60

High-Performance
DigitalC 概要– Session 3: Processors• CMOSスケーリングの継続に向けて、製品レベルのプロセッサに3D FinFET
型トランジスタが初採用。低電圧設計、先進的なクロック技術などの回路技術の革新が、高性能プロセッサにおいても高いエネルギー効率を実現。
FE:2 (Fudan University (復旦大学): 1, Intel Banglore: 1)
NA:6 (Intel: 3, Oracle: 1, AMD: 1, Cavium: 1)– Session 10: High-Performance Digital• 本セッションは、単一の演算器から超並列スーパーコンピュータまで、高性能
デジタル回路からシステムまでの幅広い領域をカバーします。最新の22nm、32nmプロセスプラットフォームでの、3次元実装、SIMD/FPUブロック、高速オ
ンチップリンクなどの回路技術が示されます。
FE:1 (富士通:1)
NA:6 (Intel: 3, IBM: 1, GeorgiaTech: 1, UMich: 1)
EU:1 (Technische Universität Dresden: 1)– Session 14: Digital Clocking and PLLs
• PLLは、より多くのデジタル技術や機能ブロックを統合し、デジタルSoCチップに内蔵され、システムレベルの消費電力、およびコストの削減に貢献しています。
FE:3 (Samsung: 1, NTU: 1, 東芝: 1)
NA:2 (Intel: 1, Oregon State: 1)
61

Clock Frequency vs. YearNo morespeed game!

500nm

350nm

250nm

180nm

62

130nm

90nm

65nm

45nm

32nm
22nm

Session 3: Processors
 [3.1] A 22nm IA Multi-CPU and GPU System-on-Chip, Intel [3.2] A 32-Core RISC Microprocessor With Network

Accelerators, Power Management and Testability Features,
Cavium [3.3] The Next-Generation 64b SPARC Core in a T4 SoC
Processor, Oracle
 [3.4] 32nm x86 OS-Compliant PC On-Chip With Dual-Core
Atom® Processor and RF WiFi Transceiver, Intel [3.5] An 800MHz 320mW 16-Core Processor With MessagePassing and Shared-Memory Inter-Core Communication
Mechanisms, Fudan University
 [3.6] A 280mV-to-1.2V Wide-Operating-Range IA-32
Processor in 32nm CMOS, Intel [3.7] Resonant Clock Design for a Power-Efficient HighVolume x86-64 Microprocessor, AMD (University ofMichigan) [3.8] A Reconfigurable Distributed All-Digital Clock
Generator Core With SSC and Skew Correction in 22nm
High-k Tri-Gate LP CMOS, Intel
63

Session 3: ProcessorsIntel 22nmプロセス技術と3D FinFET型トランジスタを使った新CPU IvyBridgeを発表!
[3.1] “A 22 nm IA Multi-CPU and GPU System-on-Chip,” Intel
Intelが、業界初の22nm 3D FinFET型トランジスタを用いた、4つのIA-32コア、GPU、メモリおよびPCIeコントローラを内蔵する、次世代プロセッサを発表。



中国の大学による、コア間通信を改善した組み込みマルチコアプロセッサ!
[3.5] “An 800MHz 320mW 16-core Processor with Message-passing andShared-memory Inter-core Communication Mechanisms,” Fudan University
高効率のコア間通信を実現するために、メッセージパッシングと共有メモリ機構を両方サポートする、65nmテクノロジ、16コアのマルチコアプロセッサ。800MHz、1.2Vで各コア20mWで動作。

64

Session 10: High-Performance Digital [10.1] A 280mV-to-1.1V 256b Reconfigurable SIMD Vector

Permutation Engine With 2-Dimensional Shuffle in 22nm
CMOS, Intel [10.2] A Source-Synchronous 90Gb/s Capacitively Driven
Serial On-Chip Link Over 6mm in 65nm CMOS, Technical
University Dresden [10.3] A 1.45GHz 52-to-162GFLOPS/W Variable-Precision
Floating-Point Fused Multiply-Add Unit With Certainty
Tracking in 32nm CMOS, Intel [10.4] A 2.05GVertices/s 151mW Lighting Accelerator for 3D
Graphics Vertex and Pixel Shading in 32nm CMOS, Intel [10.5] A 3D System Prototype of an eDRAM Cache Stacked
Over Processor-Like Logic Using Through-Silicon Vias, IBM [10.6] 3D-MAPS: 3D Massively Parallel Processor With
Stacked Memory, Georgia Institute of Technology [10.7] Centip3De: A 3930DMIPS/W Configurable NearThreshold 3D Stacked System With 64 ARM Cortex-M3
Cores, University of Michigan [10.8] K Computer: 8.162 PetaFLOPS Massively Parallel
Scalar Supercomputer Built With Over 548k Cores, Fujitsu
65

Session 10: High-Performance Digital

世界最速の浮動小数点演算性能をもつ超並列スーパーコンピュータ!
[10.8] “K computer: An 8.162 petaflop massively parallel scalarsupercomputer built with over 548k cores,” Fujitsu
富士通が54万8千個以上※)のプロセッサコアからなる超並列スーパーコンピュータ「京」について発表。「京」は8.162ペタフロップス※)の速度と9.89MWの消費電力でスーパーコンピュータのTOP500リストで第1位にランキング。
(※ 11/2付けプレスリリース: プロセッサコア数 70万4千個、10.51ペタフロップスを達成)

シリコン貫通電極(TSV)を用いた積層eDRAMの>1GHz動作の初実証 !
[10.5] “A 3D System Prototype of an eDRAM Cache Stacked over
Processor-like Logic using Through Silicon Vias,” IBM
IBMによる、擬似プロセッサチップ上に50μmピッチのシリコン貫通電極(TSV)を用いてeDRAMのキャッシュメモリを積層した、3Dプロトタイプシステムの発表。高周波数の同期信号伝送のために層をまたいだクロックツリーなどにより、2.7GHzの動作を実現。

66

Session 14: Digital Clocking & PLLs
 [14.1] A 0.004mm2 250μW ΔΣ TDC With Time-

Difference Accumulator and a 0.012mm2 2.5mW BangBang Digital PLL Using PRNG for Low-Power SoC
Applications, Samsung [14.2] A 1.5GHz 890μW Digital MDLL With 400fsrms
Integrated Jitter, -55.6dBc Reference Spur and 20fs/mV
Supply-Noise Sensitivity Using 1b TDC, Oregon State
University
 [14.3] A 6.7MHz-to-1.24GHz 0.0318mm2 Fast-Locking
All-Digital DLL in 90nm CMOS, National Taiwan
University
 [14.4] A TDC-Less ADPLL With 200-to-3200MHz Rangeand 3mW Power Dissipation for Mobile SoC Clocking
in 22nm CMOS, Intel [14.5] A Digitally Stabilized Type-III PLL Using Ring
VCO With 1.01psrms Integrated Jitter in 65nm CMOS,
Toshiba67

Session 14: Digital Clocking & PLLs

最も典型的なアナログブロックであるPLLがデジタル技術を取り込む!
[14.1] “A 0.004mm2 250uW ΣΔTDC with Time-Difference Accumulator
and a 0.012mm2 2.5mW Bang-Bang Digital PLL using PRNG for Low
Power SoC Applications,” Samsung Electronics
サムソンがモバイル応用向けに32nm CMOSテクノロジで小面積(0.012mm2)、低消費電力(2.5mW)のオールデジタルPLLを発表。

[14.5] “A Digitally Stabilized Type-III PLL using Ring VCO with 1.01psrms
Integrated Jitter in 65nm CMOS,” Toshiba
東芝がデジタル制御安定化したリングVCO付きtype-III PLLを発表。65nm CMOSテクノロジ
で、3.24GHz動作時1.01psrmsのジッタと27.5mWの低消費電力を実現。

68Session 12: MULTIMEDIA & COMMUNICATIONS
SOCs [12.1] A 32nm High-k Metal Gate Application Processor withGHz Multi-Core CPU, Samsung [12.2] A 335Mb/s 3.9mm2 65nm CMOS Flexible MIMO
Detection-Decoding Engine Achieving 4G Wireless Data
Rates, Technical University Dresden [12.3] A Full 4-Channel 6.3Gb/s 60GHz Direct-Conversion
Transceiver with Low-Power Analog and Digital Baseband
Circuitry, Tokyo Institute of Technology [12.4] A 320mW 342GOPS Real-Time Moving Object
Recognition Processor for HD 720p Video Streams, KAIST [12.5] A 464GOPS 620GOPS/W Heterogeneous Multi-Core
SoC for Image-Recognition Applications, Toshiba [12.6] A 2Gpixel/s H.264/AVC HP/MVC Video Decoder Chip
for Super Hi-Vision and 3DTV/FTV Applications, Waseda
University
 [12.7] A True Multistandard, Programmable, Low-Power, Full
HD Video-Codec Engine for Smartphone SoC, TI
69

Session 12: Multimedia & Communications SoCs


リアルタイム動作のオブジェクト認識SoC[12.5] “A 464GOPS 620GOPS/W Image Recognition SoC,” Toshiba
ヘテロジニアスのマルチコアと画像処理アクセラレータを搭載したリアルタイム画像認識プロセッサ。ＳｏＣの消費電力は620GOPS/Wの時、749mWを達成。

[12.4] “320mW 342GOPS Moving Target Recognition Processor,” KAIST
マルチスレショールド特徴抽出、キーポイントマッチング、ダイナミックリソース制御技術を搭載した移動体認識プロセッサ。130nmCMOSプロセス技術で、720p画像認識動作時、消費電力は320mWを実現。
Highest-speed Mobile AP[12.1] “1.5GHz Quad-core Samsung’s ExynosTM in 32nm HKMG LPCMOS,” Samsung
4 (2) 個のマルチコア、1.5GHzのアプリケーションプロセッサの論文。多電源分離した4つのGPUエンジン、1MB L2キャッシュ、チップの多数ポイントをモニタする温度を搭載し、高度なパワマネジメント技術をサポート.

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Outline• ISSCCのデータで見る高性能プロセッサの動向• ハイエンドマルチコア• メニーコア• 画像処理・画像認識プロセッサ• 高性能デジタル向けの要素技術• ISSCC 2012プレスリリースより• まとめ

高性能デジタル分野の技術動向

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まとめ
• プロセッサの動向– 2004年以降、動作周波数、電力、電力密度の平均は変わらなくなっている– 一方、チップの集積度は向上し続けている （Mooreの法則が継続）→ L2, L3キャッシュ容量の増大、マルチコア化、North Bridge/GPUの統合• ハイエンドプロセッサ– 高性能 （高速I/O、クロックシステム）、高信頼性に加え、低消費電力技術に注目• メニーコア– 64～80コアが発表 （Intel 80コア（2007）、Tile64（2008）、Intel SCC（2010））– NoC （ネットワークオンチップ） やメモリアーキテクチャがポイント• 画像処理プロセッサ– ピーク性能/Wの向上（600 GOPS/W 超）– アプリケーションレベルでの評価→ 認識エンジンなど特定アプリへ特化• 要素技術– 3次元実装– 高速・高効率なオンチップ通信方式

高性能デジタル分野の技術動向

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