低消費電力20mW 2.3〜5.5V
プログラマブル波形発生器

AD9833
概要

特長

AD9833は、低消費電力のプログラマブル波形発生器で、サイ

デジタル設定可能な周波数と位相3Vで20mWの消費電力
0〜12.5MHzの出力周波数レンジ
28ビット分解能（25MHzリファレンス・クロックで0.1Hz）
サイン波／三角波／方形波の出力
2.3〜5.5V電源
外付け部品は不要
3線式SPI®インターフェース
拡張温度範囲：−40〜＋105℃
パワーダウン・オプション
10ピンMSOPパッケージ

ン波、三角波、および方形波の出力を生成できます。波形の生成は、さまざまなタイプの感知、起動、および時間領域反射率
測定アプリケーションで必要とされます。出力周波数と位相はソフトウェアで設定でき、簡単に調整できます。外付け部品は不要です。周波数レジスタは 28 ビットで、 25MHz のクロック・レートで、0.1Hz の分解能を実現します。また、1MHz の
クロック・レートでは、AD9833を0.004Hzの分解能に調整できます。

AD9833への書き込みには、3線式シリアル・インターフェース
を使用します。このシリアル・インターフェースは、最高40MHz のクロック・レートで動作し、標準の DSP やマイクロ
コントローラに対応しています。デバイスは2.3〜5.5Vの電源

アプリケーションで動作します。

周波数励振／波形生成
液体と気体の流量測定
センサー・アプリケーション ― 接近、動き、欠陥の検出
ライン損失／減衰
テストおよび医療機器
掃引／クロック発生器

AD9833にはパワーダウン機能（SLEEP）があります。これによって、使用していないデバイス部分をパワーダウンして、デバイスの消費電流を最小限に抑えることができます。たとえば、
クロック出力を生成するときに、DACをパワーダウンすることが可能です。

TDR
AD9833は、10ピンのMSOPパッケージを採用しています。

機能ブロック図
AGND

DGND

VDD

CAP/2.5V

内蔵リファレンス

レギュレータ

MCLK
AVDD/
DVDD

フルスケール制御

COMP

2.5V

FREQ0レジスタ
位相アキュムレータ（28ビット）

MUX

∑

12

SIN
ROM

10ビットDACMUX

FREQ1レジスタ
MSB
PHASE0レジスタ
PHASE1レジスタ

MUX
2分周

VOUT

MUX

コントロール・レジスタR200Ω
シリアル・インターフェースとコントロール・ロジック

FSYNC

SCLK

AD9833

SDATA

REV. 0アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を暗示的または明示的に許諾するものでもありません。記載の商標および登録商標は、それぞれの企業が所有するものです。
※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。

社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル
電話03（5402）8200
大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号
電話06（6350）6868（代）本

アナログ・デバイセズ株式会社

AD9833 ― 仕様*（特に指定のない限り、 VDD ＝ 2.3 〜 5.5V 、 AGND ＝ DGND ＝ 0V 、 T A＝ T MIN〜 T MAX、VOUTに対してRSET＝6.8kΩ）

パラメータ

Min

Typ

Max

単位

25
0.65
38
200

MSPS
V
mV
ppm/℃

±1.0
±0.5

LSB
LSB

テスト条件／備考

DACの信号仕様
10

分解能
更新レート
VOUT最大VOUT最小VOUT TC
DC精度
積分非直線性
微分非直線性

ビット

DDS仕様
ダイナミック仕様
S/N比
全高調波歪みスプリアスフリー・ダイナミックレンジ（SFDR）
広帯域（0〜ナイキスト）
狭帯域（±200kHz）
クロック・フィードスルー
ウェイクアップ時間
ロジック入力VINH、ハイレベル入力電圧

55

60
−66

dB
dBc

fMCLK＝25MHz、fOUT＝fMCLK/4096
fMCLK＝25MHz、fOUT＝fMCLK/4096
fMCLK＝25MHz、fOUT＝fMCLK/50
fMCLK＝25MHz、fOUT＝fMCLK/50

1

dBc
dBc
dBc
ms

2.3〜2.7V電源
2.7〜3.6V電源
4.5〜5.5V電源
2.3〜2.7V電源
2.7〜3.6V電源
4.5〜5.5V電源

3

V
V
V
V
V
V
µA
pF

−56

−60
−78
−60

1.7
2.0
2.8

VINL、ローレベル入力電圧

0.5
0.7
0.8
10

IINH/IINL、入力電流
CIN、入力容量

fMCLK＝25MHz、fOUT＝fMCLK/4096

電源

VDD
IDD
低消費電力スリープ・モード

2.3
4.5
0.5

5.5
5.5

V
mA
mA

IDD コード依存。特性2を参照
DACはパワーダウン、MCLK動作中* 動作温度範囲：Bバージョン：−40〜＋105℃、一般的な仕様は25℃です。
仕様は予告なく変更されることがあります。

―2―

REV. 0AD9833
100nF

VDD
10nF
CAP/2.5V

COMP

レギュレータ

12

VOUT

SIN
ROM

10ビットDAC

20pF

AD9833

図1.

仕様のテストに用いたテスト回路

タイミング特性*（特に指定のない限り、VDD＝2.3〜5.5V、AGND＝DGND＝0V）
パラメータ

TMIN〜TMAXでの限界

単位

テスト条件／備考

t1
t2
t3
t4
t5
t6
t7
t8（min）
t8（max）
t9
t10
t11

40
16
16
25
10
10
5
10
t4−5
5
3
5

ns（min）
ns（min）
ns（min）
ns（min）
ns（min）
ns（min）
ns（min）
ns（min）
ns（max）
ns（min）
ns（min）
ns（min）

MCLK周期MCLKハイレベル継続時間
MCLKローレベル継続時間
SCLK周期SCLKハイレベル継続時間
SCLKローレベル継続時間
FSYNC〜SCLK立ち下がりエッジのセットアップ・タイム
FSYNC〜SCLKのホールド・タイム
データ・セットアップ・タイム
データ・ホールド・タイム
SCLKハイレベル〜FSYNC立ち下がりエッジのセットアップ・タイム* 出荷テストではなく、設計により保証

t1
MCLK

t2
t3

図2.

マスター・クロック

t5

t11

t4

SCLK

t7

t6

t8

FSYNC

t10
t9
SDATA

D15

D14

D2

図3.

REV. 0

D1

シリアル・タイミング

―3―

D0

D15

D14

AD9833
MSOPパッケージ
θJA熱抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206℃/W
θJC熱抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44℃/W
ピン温度、ハンダ付け（10秒） . . . . . . . . . . . . . . . . . . . . . 300℃
IRリフロー、ピーク温度 . . . . . . . . . . . . . . . . . . . . . . . . . . 220℃

絶対最大定格*（特に指定のない限り、TA＝25℃）
VDD〜AGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋6V
VDD〜DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋6V
AGND〜DGND . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋0.3V* 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与CAP/2.5V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.75V
デジタルI/O電圧〜DGND . . . . . . . . . . . . −0.3V〜VDD＋0.3V
アナログI/O電圧〜AGND . . . . . . . . . . . . −0.3V〜VDD＋0.3Vえることがあります。この規定はストレス定格のみを指定するものであり、この仕様の動作セクションに記載する規定値以上でのデバイス動作を定めたものではありません。長時間デバイスを絶対最大定格状態にすると、デバイスの信頼性に影響を与えることがあります。

動作温度範囲
工業用（Bバージョン）. . . . . . . . . . . . . . . . . . −40〜＋105℃
保管温度範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . −65〜＋150℃
最大ジャンクション温度 . . . . . . . . . . . . . . . . . . . . . . . . . . 150℃

オーダー・ガイドモデル

温度範囲

AD9833BRM−40〜＋105℃
AD9833BRM-REEL −40〜＋105℃
AD9833BRM-REEL7 −40〜＋105℃
EVAL-AD9833EB

パッケージ

パッケージ・オプション

10ピンMSOP（マイクロ・スモール・アウトラインIC）
10ピンMSOP（マイクロ・スモール・アウトラインIC）
10ピンMSOP（マイクロ・スモール・アウトラインIC）

RM-10
RM-10
RM-10

評価ボード

注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静電気が容易に蓄積され、検知されないまま放電されます。AD9833は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適切な予防措置を講じることをお勧めします。

―4―

WARNING!
ESD SENSITIVE DEVICE

REV. 0AD9833
ピン配置
10 VOUTCOMP 1VDD 2AD9833

9AGND

CAP/2.5V 3

上面図
（実寸では
ありません）

8

FSYNC

7

SCLK

6

SDATA

DGND 4MCLK 5ピン機能の説明
ピン番号

記号

機能

2

VDD

アナログおよびデジタル・インターフェース部用の正電源 内蔵の2.5VレギュレータにもVDDから供給します。VDDの値は2.3〜5.5Vが可能です。VDDとAGNDの間に、0.1µFと10µFのデカップリング・コンデンサを接続してください。

3

CAP/2.5V

デジタル回路は2.5V電源から動作します。内蔵レギュレータを使用して、DVDDから2.5Vを生成することができます（DVDDが2.7Vを超える場合）。レギュレータには、CAP/2.5VからDGNDに接続する100nF（typ値）のデカップリング・コンデンサが必要です。VDDが2.7V以下の場合は、CAP/2.5VをVDDに直接接続してください。

4

DGND

デジタル・グラウンド

9

AGND

アナログ・グラウンド

電源

アナログ信号とリファレンス

1

COMP

DACバイアス・ピン このピンは、DACバイアス電圧のデカップリングに使用します。

10

VOUT

電圧出力 AD9833からのアナログ出力とデジタル出力は、このピンを使用します。デバイ
スには200Ωの抵抗が内蔵されているので、外部負荷抵抗は必要ありません。

デジタル・インターフェースと制御

5

MCLK

デジタル・クロック入力 DDS出力周波数は、MCLKの周波数を2進数で割った数として表されます。出力周波数の精度と位相ノイズは、このクロックで決まります。

6

SDATA

シリアル・データ入力

7

SCLK

シリアル・クロック入力
力されます。

8

FSYNC

16ビットのシリアル・データ・ワードがここに入力されます。
データは、SCLKの各立ち下がりエッジでAD9833にクロック入

アクティブ・ローのコントロール入力

これは入力データ用のフレーム同期信号です。

FSYNCがローレベルになると、内部ロジックに、新しいワードがデバイスにロードされていることが通知されます。

REV. 0―5―

AD9833 ― 代表的な性能特性
–60

5.5

5.5

AVDD = 3V
TA = 25°C

TA = 25°C

T A = 25°C

5V

–65

5.0

5.0

4.5
3V
4.0

SFDR（dBc）

IDD（mA）

IDD（mA）

5V
4.5
3V
4.0

–70

–75
SFDR dB MCLK/7
–80

3.5

3.5

3.0

0

5

10

15

20

–85

3.0
100

25

–90
1k

10k

MCLK（MHz）

特性1. 代表的な消費電流とMCLK周波数の関係

100k

0

1M

VDD = 3V
TA = 25°C

–45

–60

25

–40
VDD = 3V
TA = 25°C–45–30
MCLK 10MHz–40MCLK 18MHz–50

MCLK 1MHz

TA = 25°C
VDD = 3V
FOUT = MCLK/4096

–50
–55

–60

–60

SFDR dB MCLK/50

20

特性3. 狭帯域SFDRとMCLK
周波数の関係S/N比（dB）

SFDR（dBc）

SFDR（dBc）

SFDR dB MCLK/715

特性2. fMCLK＝25MHzでの代表的なIDDとfOUTの関係

–20

–55

10

MCLK周波数（MHz）

–10

–50

5

fOUT（Hz）

0–40

SFDR dB MCLK/50

–70

–65

–65

–80
MCLK 25MHz

–70

5

7

9

11 13 15 17 19 21
MCLK周波数（MHz）

–90
0.001

23 25

特性4. 広帯域SFDRとMCLK
周波数の関係

0.01

0.1
1
fOUT/fMCLK

10

–70
100

特性5. さまざまなMCLK周波数での広帯域SFDRとfOUT/fMCLKの関係

1.0

5.0
10
12.5
MCLK周波数（MHz）

25

特性6. S/N比とMCLK周波数
の関係

1.250

1000
950

2.3V
850
VREFOUT（V）

ウェイクアップ時間（µs）

上限

1.225

900

800
750

5.5V

700

1.200

1.175
下限

1.150

650
600

1.125

550
500
–40

25
温度（℃）

特性7. ウェイクアップ時間と
温度の関係

105

1.100
–40

25
温度（℃）

特性8.

105

VREFOUTと温度の関係―6―REV. 0

0

0

–10

–10

–20

–20

–20

–30

–30

–30

–40

–40

–40

–50

dB

0

–10

dB

dB

AD9833

–50

–50

–60

–60

–70

–70

–70

–80

–80

–80

–90

–90

–90

–100
0
RWB 100–100
VWB 30100k
ST 100 SEC

0RWB 1KVWB 300

5M
ST 50 SEC

–1000
RWB 1K

5M
ST 50 SEC

周波数（Hz）

周波数（Hz）

周波数（Hz）

特性10. fMCLK＝10MHz、fOUT＝1.43MHz＝fMCLK/7、
周波数ワード＝2492492

特性11. fMCLK＝10MHz、fOUT＝3.33MHz＝fMCLK/3、
周波数ワード＝5555555

0

0

–10

–10

–20

–20

–20

–30

–30

–30

–40

–40

–40

–50

dB

0
–10

–50

–50

–60

–60

–60

–70

–70

–70

–80

–80

–80

–90

–90

–90

–100

–100
0
RWB 300–1000
RWB 100

VWB 30100k
ST 100 SEC

周波数（Hz）

特性12. fMCLK＝25MHz、fOUT＝6kHz、周波数ワード＝000FBA9VWB 100

0
RWB 1K

1M
ST 100 SEC

特性13. fMCLK＝25MHz、
fOUT＝60kHz、周波数
ワード＝009D495

特性14. fMCLK＝25MHz、
fOUT＝600kHz、周波数
ワード＝0624DD3
0
–10

–20

–20

–20

–30

–30

–30

–40

–40

–40
dB

0
–10

–50

–50

–60

–60

–60

–70

–70

–70

–80

–80

–80

–90

–90

–90

–100

–100

–100
0
RWB

0
RWB 1KVWB 300

12.5M
ST 100 SEC

12.5M
ST 100 SEC

周波数（Hz）

0–50

VWB 300

周波数（Hz）

–10

dB

dB

VWB 300

特性9. fMCLK＝10MHz、
fOUT＝2.4kHz、周波数
ワード＝000FBA9

dB

dB

–60

0
RWB 1KVWB 300

12.5M
ST 100 SEC

1K

12.5M
ST 100 SEC

周波数（Hz）

周波数（Hz）

周波数（Hz）

特性15. fMCLK＝25MHz、
fOUT＝2.4MHz、周波数
ワード＝189374D

特性16. fMCLK＝25MHz、fOUT＝3.857MHz＝fMCLK/7、
周波数ワード＝2492492

特性17. fMCLK＝25MHz、fOUT＝8.333MHz＝fMCLK/3、
周波数ワード＝5555555

REV. 0―7―

AD9833
用語集

動作原理

積分非直線性

サイン波は、通常、その振幅形状a(t) = sin (ωt)で表されます。
ただし、これは非直線であり、ひとつひとつ作らない限り、簡単に生成できません。これに対して、角度情報は本質的に直線です。つまり、位相角は単位時間ごとに一定の角度だけ回転します。角速度は、ω＝2πfという関係で信号の周波数に依存します。

伝達関数の両端を結ぶ直線からの任意のコードの最大偏差をいいます。伝達関数の両端は、最初のコード遷移（000...00から000...01）よりも0.5LSB下の点であるゼロ・スケールと、最後のコード遷移（111...10から111...11）よりも0.5LSB上の点であるフル・スケールです。誤差はLSBで表されます。

振幅

微分非直線性DAC 内の2 つの隣接するコード間における1LSB 変化の測定値+1と理想値の差をいいます。指定された微分非直線性の最大値
が±1LSBであれば、単調性が保証されます。

06π

出力コンプライアンス
仕様を満たすために、DACの出力で生成できる最大電圧をいい

4π

2π

–1

ます。出力コンプライアンスに指定された値よりも大きい電圧が生成されると、AD9833は、データシートに記載された仕様を満たせないことがあります。

2π

位相

図4.

サイン波

4π

6π

2p

0

スプリアスフリー・ダイナミック・レンジ
DDSデバイスの出力側には、対象となる周波数のほかに、基本周波数の高調波と、これらの周波数のイメージが存在します。
スプリアスフリー・ダイナミック・レンジ（SFDR）とは、対象となる帯域に存在する最大のスプリアスまたは高調波をいいます。広帯域SFDRは、 0 〜ナイキスト帯域幅における基本
周波数の振幅を基準にした、最大の高調波またはスプリアスの振幅です。狭帯域SFDRは、基本周波数の±200kHzの帯域幅での最大のスプリアスまたは高調波の減衰量です。

サイン波の位相が直線であることが分かっていて、リファレン
ス間隔（クロック周期）が与えられていれば、その周期に対する位相回転を次のように求めることができます。

∆Phase＝ω∆tωについて解くと、次のようになります。
ω＝∆Phase / ∆t＝2πf

全高調波歪みfについて解き、リファレンス・クロック周波数をリファレンス
周期（1/fMCLK＝∆t）に換えると、次のようになります。

全高調波歪み（THD）は、高調波のrms値合計と基本波のrms値との比です。AD9833の場合、THDは次のように定義されます。

f＝∆Phase×fMCLK / 2π――――
V ＋V ＋V ＋V ＋V

√

2

2

3

2

4

2

5

2

2

AD9833は、この簡単な式に基づいて出力を生成します。簡単
な DDS チップは数値制御発振器＋位相変調器、 SIN ROM 、
DACという3つの主要なサブサーキットによって、この式を実6

THD＝20 log ―――――――――――V1
ここで、V1は基本波のrms振幅値であり、V2、V3、V4、V5、V6
は、2〜6次高調波のrms振幅値です。

現します。

S/N比（SNR）

次のセクションで、これらのサブサーキットについて説明します。

S/N 比は、測定された出力信号の rms 値と、ナイキスト周波数
より下の全スペクトル成分の rms 値合計との比です。 S/N 比の値はdBで表されます。

回路の説明

クロック・フィードスルー
MCLK入力からアナログ出力までフィードスルーがあります。
クロック・フィードスルーとは、AD9833の出力スペクトル内の基本周波数を基準にしたMCLK信号の大きさをいいます。

AD9833は、完全統合型のダイレクト・デジタル・シンセシス（DDS）チップです。最高12.5MHzのデジタル作成されたサイン波を提供するために、リファレンス・クロックが1 つ、低精度抵抗が 1 つ、デカップリング・コンデンサが複数必要です。
RF信号を生成するほか、簡単な変調方式から複雑な変調方式まで広範囲にわたり完全な対応ができます。これらの変調方式は全て、デジタル領域で実現されているため、DSP技法を使用して複雑な変調アルゴリズムを正確かつ簡単に実現できます。
AD9833の内部回路は、数値制御発振器（NCO）、周波数／位
相変調器、SIN ROM、DAC、レギュレータという主要な要素で構成されています。

―8―

REV. 0AD9833
CAP/2.5VとVDDを接続して内蔵レギュレータをバイパスして数値制御発振器＋位相変調器
これは、周波数選択レジスタ2つ、位相アキュムレータ1つ、位
相オフセット・レジスタ2つ、位相オフセット加算器1つで構成されます。 NCO の主要コンポーネントは、 28 ビットの位相ア
キュムレータです。連続時間信号の位相範囲は0〜2πです。こ

ください。

機能の説明
シリアル・インターフェース
AD9833の標準3線式シリアル・インターフェースには、SPI、QSPITM、MICROWIRETM、DSPインターフェース規格と互換の範囲外では、サイン波機能が周期的に反復します。デジタル処理も同様です。アキュムレータが、この範囲の位相数値をマルチビットのデジタル・ワードにそのままスケーリングします。AD9833の位相アキュムレータは、28ビットで実現されます。したがって、 AD9833 では、 2π ＝ 2 28 となります。また、∆Phase項も次の範囲の数値にスケーリングされます。

性があります。
データは、シリアル・クロック入力 SCLK の制御により、 16
ビット・ワードでデバイスにロードされます。この動作のタイ
ミング図を図3に示します。

0＜∆Phase＜228−1

FSYNC入力は、フレーム同期およびチップ・イネーブルとし前述の式にこれらを代入すると、次のようになります。

て機能するレベル・トリガ入力です。データをデバイスに転送できるのは、 FSYNC がローレベルのときだけです。シリア
ル・データ転送を開始するには、 FSYNC から SCLK 立ち下がりエッジまでの最小セットアップ・タイム t 7 を守りながら、
FSYNCをローレベルにしてください。FSYNCがローレベルになった後、SCLKの立ち下がりエッジで16クロック・パルスの間、シリアル・データがデバイスの入力シフト・レジスタにシ
フトインされます。 SCLK 立ち下がりエッジから FSYNC 立ち
上がりエッジまでの最小時間t8を守りながら、SCLKの16番目の立ち下がりエッジの後でFSYNC をハイレベルにすることができます。あるいは、 16 SCLK パルスの倍数の間 FSYNC を
ローレベルに保持してから、データ転送の最後にハイレベルにすることも可能です。このように、FSYNC がローレベルに保持されている間に、16ビット・ワードの連続したストリームをロードできます。FSYNCは、ロードされた最後のワードの16番目のSCLK立ち下がりエッジの後にハイレベルにします。

f＝∆Phase×fMCLK/228
位相アキュムレータへの入力には、 FREQ0 レジスタまたは
FREQ1レジスタのいずれかを選択でき、FSELECTビットで制御します。NCOは本質的に連続した位相信号を生成するので、周波数を切り替えるときの出力の不連続性を回避できます。

NCO に続いて、位相オフセットを加算すれば、 12 ビットの位相レジスタを使用して位相変調を行うことができます。これらの位相レジスタの1つの内容が、NCOの最上位ビットに加算されます。AD9833には2つの位相レジスタがあり、これらのレジ
スタの分解能は2π/4096です。

SIN ROM
NCOからの出力を有用なものにするには、位相情報からサイン波値に変換する必要があります。位相情報は振幅に直接的に対応するため、 SIN ROM は、デジタル位相情報をルックアッ
プ・テーブルへのアドレスとして使用し、位相情報を振幅に変換します。 NCO は 28 ビットの位相アキュムレータを内蔵していますが、 NCO の出力は 12 ビットに切り捨てられます。位相
アキュムレータのフル分解能を使用することは、228エントリのルックアップ・テーブルが必要となるため実用的ではなく、またその必要もありません。ただ、適切な位相分解能があって、切り捨てによる誤差が 10 ビット DAC の分解能より小さくなりさえすれば十分です。このため、 SIN ROM には、 10 ビット
DACより2ビット大きい位相分解能を備える必要があります。

SCLKは連続にすることができます。あるいは、SCLKを書き込み操作と次の書き込み操作の間でアイドル・ハイまたはアイ
ドル・ローにできますが、 FSYNC がローレベルになるとき（t11）、SCLKはハイレベルでなければなりません。

SIN ROMをイネーブルにするには、コントロール・レジスタのMODEビット（D1）を使用します。詳細については、表XIを参照してください。

D/Aコンバータ
AD9833は、高インピーダンス電流源の10ビットDACを内蔵しています。DACは、SIN ROMからデジタル・ワードを受信し、それを対応するアナログ電圧に変換します。

DACはシングルエンド動作用に構成されています。デバイスは200Ωの抵抗を内蔵しているため、外部負荷抵抗は必要ありません。DACは0.6V p-p（typ値）の出力電圧を生成します。

図7のフローチャートに、AD9833の動作ルーチンを示します。
AD9833がパワーアップされるとき、デバイスはリセットされる必要があります。これによって、ミッドスケールのアナログ出力を提供できるように適切な内部レジスタを 0 にリセットします。AD9833の初期化時にスプリアスのDAC出力が生じないように、デバイスが出力する準備ができるまで、 RESET
ビットを 1 に設定してください。RESETでは、位相レジス
タ、周波数レジスタ、コントロール・レジスタはリセットされません。これらのレジスタには無効なデータが含まれるため、ユーザーが既知の値を設定してください。次に、 RESET ビットに 0 を設定して出力の生成を開始します。RESETに 0が設定されてから8 MCLKサイクル後に、データがDAC出力に
現れます。

レイテンシ
AD9833での各非同期書き込み操作にはレイテンシが伴います。

レギュレータVDDは、AD9833のアナログ部とデジタル部に必要な電源を供給します。この電源の値は2.3〜5.5Vとすることができます。
AD9833 の内部デジタル部は 2.5V で動作します。内蔵レギュ
レータは、VDDで印加された電圧を2.5Vまで下げます。
AD9833 の VDD ピンの印加電圧が 2.7V 以下の場合は、ピンREV. 0AD9833のパワーアップ―9―

選択した周波数／位相レジスタに新しいワードがロードされた
場合には、アナログ出力が変化するまでに7〜8 MCLKサイクルの遅延があります。（この遅延は、データがデスティネー
ション・レジスタにロードされるときのMCLK立ち上がりエッジの位置に依存するため、1 MCLKサイクルの不確実性が伴います）。

AD9833
コントロール・レジスタ
AD9833には、ユーザーの必要に応じてAD9833をセットアッ
プする 16 ビットのコントロール・レジスタが内蔵されています。 MODE 以外のすべての制御ビットは、 MCLK の内部負コントロール・レジスタの内容が変更されることをAD9833に知らせるには、下に示すように、D15とD14を 0 に設定する必要があります。
表I.

エッジでサンプリングされます。
表 II に、コントロール・レジスタの個々のビットを示します。
AD9833のさまざまな機能と出力オプションについては、表IIの後のセクションで詳しく説明します。

D15

D14

0

0

コントロール・レジスタ

D13

D0
制御ビット

SLEEP12SLEEP1

AD9833
SIN
ROM

RESET

（低消費電力）10ビットDAC0
MUX1

位相アキュムレータ（28ビット）MODE + OPBITEN

2分周

1
MUX
0

デジタル出力（イネーブル）VOUTDIV2OPBITEN

DB15 DB14 DB13 DB12 DB11
DB10
DB9 DB8DB7DB6DB5DB4 DB3 DB2 DB1 DB000
B28 HLB FSELECT PSELECT 0 RESET SLEEP1 SLEEP12 OPBITEN 0 DIV2
0 MODE 0

図5.
表II.

制御ビットの機能

コントロール・レジスタ内のビットの説明

ビット

名前

機能

D13

B28

完全なワードをいずれかの周波数レジスタにロードするには、2つの書き込み操作が必要です。

B28＝1では、2つの連続した書き込みで完全なワードを周波数レジスタにロードできます。最初の書き込みには周波数ワードの14 LSBsが含まれ、次の書き込みには14 MSBsが含まれます。各16ビット・ワードの最初の2ビットでワードがロードされる周波数レジスタを定義するため、2つの連続書き込みでこれを同じものにしてください。適切なアドレスについては、表IVを参照してください。周波数レジスタへの書き込みは両方のワードがロードされてから行われるため、レジスタは中間値を保持しません。完全な28ビット書き込みの例を表Vに示します。
B28＝0の場合、28ビットの周波数レジスタは2つの14ビット・レジスタとして動作し、一方には14 MSBs、他
方には14 LSBsが含まれます。つまり、周波数ワードの14 MSBsは、14 LSBsとは独立に変更することができ、その逆も可能です。14 MSBsまたは14 LSBsを変更するには、適切な周波数アドレスに対して書き込みを1つ行います。制御ビットD12（HLB）は、変更されるビットが14 MSBsか14 LSBsかをAD9833に通知します。
D12

HLB

この制御ビットによって、ユーザーは、周波数レジスタのMSBsまたはLSBsを連続的にロードしながら、残りの 14 ビットを無視することができます。これは、完全な 28 ビット分解能が必要でない場合に便利です。
HLBは、D13（B28）と組み合わせて使用します。この制御ビットは、ロードしている14ビットを、アドレ
ス指定された周波数レジスタの 14 MSBs に転送するか 14 LSBs に転送するかを示します。周波数ワードのMSBsとLSBsを別々に変更するには、D13（B28）を 0 に設定する必要があります。D13（B28）＝1の場
合、この制御ビットは無視されます。

HLB＝1で、アドレス指定された周波数レジスタの14 MSBsに書き込みできます。
HLB＝0で、アドレス指定された周波数レジスタの14 LSBsに書き込みできます。
D11

FSELECTFSELECTビットで、位相アキュムレータで使用するレジスタ（FREQ0またはFREQ1）を定義します。

D10

PSELECT

PSELECTビットは、位相アキュムレータの出力にデータを加算するレジスタ（PHASE0またはPHASE1）を定義します。

D9

予約済み

このビットは

D8

RESET

RESET＝1で、内部レジスタを 0 にリセットします（ミッドスケールのアナログ出力に対応）。

0 に設定してください。

D7

SLEEP1SLEEP1＝1で、内部MCLKクロックをディスエーブルにします。NCOがもう累算しないので、DAC出力はRESET＝0で、RESETをディスエーブルにします。この機能については表IXを参照してください。
その現在値のままです。

SLEEP1＝0で、MCLKはイネーブルになります。この機能については、表Xを参照してください。

― 10 ―

REV. 0AD9833
表II.

コントロール・レジスタ内のビットの説明（続き）

ビット

名前

機能

D6

SLEEP12SLEEP12＝1で、内蔵DACをパワーダウンします。これは、AD9833を使用してDACデータのMSBを出力するときに便利です。
SLEEP12＝0で、DACはアクティブです。この機能については、表Xを参照してください。

D5

OPBITEN

このビットは、D1（MODE）と組み合わせて、VOUTピンの出力内容を制御します。この機能については、
表XIを参照してください。

OPBITEN＝1で、DACの出力がVOUTピンから得られなくなります。その代わり、DACデータのMSB（またはMSB/2）がVOUTピンに接続されます。これは粗なクロック・ソースとして便利です。ビットDIV2は、MSBが出力されるかMSB/2が出力されるかを制御します。
OPBITEN＝0で、DACがVOUTに接続されます。MODEビットで、入手できる出力がサイン波かランプかを
決めます。

D4

予約済み

このビットは

D3

DIV2

DIV2はD5（OPBITEN）と組み合わせて使用します。詳細は、表XIを参照してください。

0 に設定する必要があります。

DIV2＝1で、DACデータのMSBがVOUTピンに直接渡されます。
DIV2＝0で、DACデータのMSB/2がVOUTピンから出力されます。
D2

予約済み

このビットは

D1

MODE

このビットはOPBITEN（D5）と組み合わせて使用します。内蔵DACがVOUTに接続されているとき、このビットでVOUTピンの出力内容を制御できます。制御ビットOPBITEN＝1の場合は、このビットを 0 に設定してください。詳細は、表XIを参照してください。

0 に設定する必要があります。

MODE＝1で、SIN ROMをバイパスし、DACから三角波出力が得られます。
MODE＝0で、SIN ROMを使用して位相情報を振幅情報に変換し、サイン波信号の出力が得られます。
D0

予約済み

このビットは0 に設定する必要があります。

周波数レジスタと位相レジスタ
AD9833には、2つの周波数レジスタと2つの位相レジスタがあります。これらを表IIIで説明します。
表III.

AD9833からのアナログ出力は次のとおりです。
fMCLK / 228×FREQREG
ここで、FREQREGは、選択した周波数レジスタにロードされる値です。この信号は、次の値だけ位相シフトされます。

周波数／位相レジスタ

2π / 4096×PHASEREG

レジスタ

サイズ

説明

FREQ0

28ビット

周波数レジスタ 0 。FSELECTビッ
ト＝0 で、このレジスタが出力周波数を MCLK 周波数の分数として定義します。

ここで、PHASEREG は、選択した位相レジスタに含まれる値です。望ましくない出力を防止するには、選択した出力周波数とリファレンス・クロック周波数の関係に注意する必要があり
ます。

FREQ1

28ビット

周波数レジスタ 1 。FSELECTビッ
ト＝1 で、このレジスタが出力周波数を MCLK 周波数の分数として定義します。

図9のフローチャートに、AD9833の周波数レジスタと位相レジスタに書き込むためのルーチンを示します。

PHASE0PHASE1

REV. 0

12ビット

12ビット

位相オフセット・レジスタ 0 。
PSELECT ビット＝ 0 で、このレジス
タの内容が位相アキュムレータの出力に加算されます。

周波数レジスタへの書き込み
周波数レジスタに書き込むとき、ビットD15とD14で周波数レ
ジスタのアドレスを提供します。

位相オフセット・レジスタ 1 。
PSELECT ビット＝ 1 で、このレジス
タの内容が位相アキュムレータの出力に加算されます。

― 11 ―

表IV.

D15

D14

D13

0
1

1
0

MSB
MSB

周波数レジスタのビット

D0
14 FREQ0レジスタ・ビット
14 FREQ1レジスタ・ビット

LSB
LSB

AD9833
ユーザーが周波数レジスタの内容全体を変更したい場合には、周波数レジスタが28ビット幅であるため、同じアドレスに連続した書き込みを2 つ実行する必要があります。最初の書き込みには 14 LSBs 、 2 番目の書き込みには 14 MSBs が含まれます。
この動作モードでは、制御ビットB28（D13）を 1 に設定してください。28ビット書き込みの例を表Vに示します。
表V.

FREQ0レジスタに00FC00を書き込む

SDATA入力

入力ワードの結果

0010 0000 0000 0000

制御ワードの書き込み（D15、D14＝00）、B28（D13）＝1、HLB（D12）＝X

0100 0000 0000 0000
0100 0000 0011 1111

RESET 機能では、ミッドスケールのアナログ出力を提供する
ために、適切な内部レジスタを 0 にリセットします。
RESET では、位相レジスタ、周波数レジスタ、コントロー
ル・レジスタはリセットしません。AD9833をパワーアップするとき、デバイスをリセットしてください。AD9833をリセットするには、RESETビットを 1 に設定します。デバイスをリセット状態から抜け出させるには、ビットを 0 に設定します。RESETに 0 を設定してから8 MCLKサイクル後に、信号がDAC出力に現れます。
表IX.

FREQ0レジスタの書き込み（D15、D14＝01）、14 LSBs＝0000
FREQ0レジスタの書き込み（D15、D14＝01）、14 MSBs＝003F

入力ワードの結果

0000 0000 0000 0000

制御ワードの書き込み（D15、D14＝00）、B28（D13）＝0、HLB（D12）＝0、つまりLSBs

1011 1111 1111 1111

FREQ1レジスタの書き込み（D15、D14＝10）、14 LSBs＝3FFF

RESETビット

結果01

リセットは適用されません
内部レジスタがリセットされます

消費電力を最小限に抑えるため、AD9833で使用していない部
分をパワーダウンすることが可能です。これにはSLEEP機能を使用します。パワーダウンできるチップ部分は、内部クロックとDACです。SLEEP機能に必要なビットを表Xに示します。
表X.

FREQ1レジスタの14 LSBに3FFFを書き込む

SDATA入力RESETの適用

SLEEP機能

アプリケーションによっては、周波数レジスタの全28ビットを変更する必要がないこともあります。粗調整にすれば14 MSBs
だけを変更し、微調整では 14 LSBs だけを変更します。制御
ビット B28 （ D13 ）を 0 に設定すれば、 28 ビットの周波数レジスタが2つの14ビット・レジスタとして動作し、1つには14MSBs 、もう 1 つには 14 LSBs が含まれます。つまり、周波数
ワードの14 MSBsを14 LSBsとは独立して変更でき、その逆も可能です。コントロール・レジスタ内のビットHLB（D12）で、どちらの14ビットが変更されるかを識別します。この例を表VIとVIIに示します。
表VI.

RESET機能SLEEP機能の適用

SLEEP1ビット

SLEEP12ビット

結果

0

0

パワーダウンなし

0

1

DACがパワーダウン

10

内部クロックがディス
エーブル

1

1

DACがパワーダウン
し、内部クロックがディスエーブル

DACのパワーダウン
これは、DAC データのMSB だけを出力するためにAD9833 を使用する場合に便利です。この場合、DACは必要ないので、パワーダウンして消費電力を減らすことができます。

表VII.

FREQ0レジスタの14 MSBに00FFを書き込む

SDATA入力

入力ワードの結果

0001 0000 0000 0000

制御ワードの書き込み（D15、D14＝00）、B28（D13）＝0、HLB（D12）＝1、つまりMSBs

0100 0000 1111 1111

内部クロックのディスエーブル

AD9833の内部クロックがディスエーブルにされると、NCOが累算しないので、DAC出力はその現在値のままです。新しい周
波数ワード、位相ワード、および制御ワードは、SLEEP1制御

FREQ0レジスタの書き込み（D15、D14＝01）、14 MSBs＝00FF

位相レジスタへの書き込み
位相レジスタに書き込むとき、ビットD15とD14は11に設定されます。ビットD13は、どの位相レジスタがロードされるかを識別します。

ビットがアクティブのときに、デバイスに書き込みできます。
同期クロックはまだアクティブなので、選択した周波数レジス
タと位相レジスタを制御ビットで変更することもできます。
SLEEP1ビットを 0 に設定すると、MCLKがイネーブルになります。SLEEP1がアクティブのときにレジスタに行われた
変更は、一定のレイテンシの後で出力に現れます。

VOUTピン
AD9833がそのチップから提供するさまざまな出力は、すべてVOUT ピンから得られます。出力には、 DAC データの MSB 、
サイン波出力、三角波出力があります。

表VIII. 位相レジスタのビット

D15

D14

D13

D12

D11

D0

1
1

1
1

0
1

X
X

MSB 12 PHASE0ビット LSB
MSB 12 PHASE1ビット LSB

コントロール・レジスタのビット OPBITEN （ D5 ）と MODE
（D1）を使用して、AD9833からどの出力を得るかを決めます。
詳細については、以下の説明と表XIを参照してください。

― 12 ―

REV. 0AD9833
DACデータのMSB
AD9833 は、 DAC データの MSB を出力できます。 OPBITEN（D5）制御ビットを 1 に設定すると、VOUTピンからDAC
データのMSBが得られます。これは粗なクロック・ソースとして便利です。この方形波を2 分周してから出力することもできます。コントロール・レジスタのビットDIV2（D3）で、VOUTピンからのこの出力の周波数を制御します。
サイン波出力SIN ROMを使用して、周波数レジスタと位相レジスタからの位相情報を振幅情報に変換すると、出力でサイン波信号が得られます。 VOUT ピンからサイン波出力を得るには、 MODE
（D1）ビットに 0 を、OPBITEN（D5）ビットに 0 を設
定します。
三角波出力
SIN ROMをバイパスして、NCOからの切り捨てられたデジタ
ル出力をDACに送信できます。この場合、出力はサイン波でな
く、DAC は10 ビットの直線三角波を生成します。VOUT ピン
から三角波出力を得るには、ビットMODE（D1）＝1に設定します。
なお、このピンを使用するときは、 SLEEP12 ビットが（DACがイネーブル）でなければなりません。
表XI.

0

VOUTからのさまざまな出力

OPBITEN

MODE

DIV2

ビット

ビット

ビット

VOUTピン

0

0

X

サイン波

0

1

X

三角波

1

0

0

DACデータのMSB/2

1

0

1

DACデータのMSB

1

1

X

予約済み

VOUT MIN
2π

4π

6π

三角波出力

アプリケーション
さまざまな出力オプションが利用できるため、多種多様なアプ
リケーションに合わせてAD9833を構成することができます。

AD9833 に適した領域の 1 つは、変調アプリケーションです。
AD9833を使用すれば、FSKなどの簡単な変調を実行できるだ
けでなく、GMSKやQPSKなどのもっと複雑な変調方式も実装できます。

FSK アプリケーションでは、AD9833 の2 つの周波数レジスタに異なる値をロードします。周波数の 1 つはスペース周波数、
もう1つはマーク周波数になります。AD9833のコントロール・
レジスタのFSELECTビットを使用すれば、ユーザーはキャリ
ア周波数を2つの値の間で変調できます。

REV. 0位相シフト・キーイングによって、キャリア周波数を位相シフ
トし、変調器に入力するビット・ストリームに関連する量だけ位相を変更します。

AD9833 は、信号発生器アプリケーションにも適しています。
VOUTピンからDACデータのMSBが得られるため、デバイスを使用して方形波を生成できます。

AD9833 は消費電流が少ないため、アプリケーションの中でローカル発振器として使用することにも適しています。

グラウンドとレイアウト
AD9833を実装するプリント回路ボードは、アナログ部とデジタル部を分離して、ボード内でそれぞれをまとめて配置するように設計してください。こうすれば、簡単に分離できるグラウ
ンド面を使用できるようになります。最適なシールディングが得られるため、グラウンド面には最小限のエッチング技術を使用することが一番です。デジタルとアナログのグラウンド面は、一個所のみで接続します。AD9833がAGND〜DGND接続を必要とする唯一のデバイスになる場合には、グラウンド面は、
AD9833 の AGND ピンと DGND ピンで接続してください。
AGND 〜 DGND 接続を必要とするデバイスが複数あるシステ
ムでAD9833を使用する場合は、AD9833のできるだけ近くに星形グラウンド・ポイントを配置し、その一個所だけで接続するようにしてください。
チップにノイズが混入する可能性があるため、AD9833の下に
デジタル・ラインを通さないようにしてください。アナログ・
グラウンド面は、ノイズの混入を回避するため、AD9833の下を通します。 AD9833 への電源ラインには、低インピーダン
ス・パスを実現して、電源ラインへのグリッチの影響を減らす
ため、できるだけ大きなトラックを使用します。クロックなどの速いスイッチング信号はデジタル・グラウンドで絶縁して、ボードの他の部分にノイズが広がらないようにします。デジタ
ル信号とアナログ信号のクロスオーバーは避けてください。
ボードの反対側のトレースは、互いに直角になるようにします。
これによって、ボードを通るフィードスルーの影響が低減します。マイクロストリップ技術は格段に優れていますが、両面ボードでは対応できないこともあります。この方式では、ボードのコンポーネント側がグラウンド面になり、信号はハンダ面側に置かれます。

VOUT MAX

図6.

AD9833には2つの位相レジスタがあり、PSKを実行できます。

優れたデカップリングを行うことが大切です。 AD9833 では、0.1µF セラミック・コンデンサと並列に配置した 10µF タンタ
ル・コンデンサを使用して、電源をバイパスしてください。デカップリング・コンデンサから最高の性能を引き出すには、できるだけデバイスの近く、理想的にはデバイスに対面配置します。
コンパレータが正しく動作するには、優れたレイアウト対策が必要です。PCBの適切なレイアウトによって、グラウンド面を使用してアイソレーションを高め、VINとSIGN BIT OUTピンの間の寄生容量を最小限に抑える必要があります。たとえば、4層ボードでは、CIN信号を最上層に接続し、SIGN BIT OUTを最下層に接続すれば、電源とグラウンド面の間でアイソレー
ションが実現できます。

― 13 ―

AD9833
データ書き込み
図9を参照

データ・ソースの選択

初期化
下の図8を参照

8/9 MCLKサイクルの待機

DAC出力
VOUT＝VREF×18×RLOAD/RSET×(1＋(SIN(2π(FREQREG×FMCLK×t/228＋PHASEREG/212))))はい位相を変更?

はいはい

FSELECTを変更?

いいえ

いいえ

周波数を変更?

位相レジスタを変更?

いいえ

いいえ
はい

PSELECTを変更?

はいはい

DAC出力をSINからランプに変更?

周波数レジスタを変更?
はいいいえ
コントロール・レジスタの書き込み（表XIを参照）

図7.

はい

出力をデジタル信号に変更?
いいえ

AD9833の初期化と動作のフローチャート

初期化

RESETの適用（コントロール・レジスタの書き込み）RESET＝1

周波数レジスタと位相レジスタへの書き込み
FREQ0 REG＝FOUT0/fMCLK×228
FREQ1 REG＝FOUT1/fMCLK×228
PHASE0およびPHASE1レジスタ＝(PHASESHIFT×212)/2π（図9を参照）

RESET＝0に設定
周波数レジスタを選択
位相レジスタを選択（コントロール・レジスタの書き込み）RESETビット＝0
FSELECT＝選択した周波数レジスタ
PSELECT＝選択した位相レジスタ

図8.

初期化

― 14 ―

REV. 0AD9833
データの書き込み

フル28ビット・ワードを
周波数レジスタに書き込むか?

いいえ

B28（D13）＝1

位相レジスタに書き込むか?

はいはい（コントロール・レジスタの書き込み）いいえ

14 MSBsまたはLSBsを
周波数レジスタに書き込むか?

はい（コントロール・レジスタの書き込み）
B28（D13）＝0
HLB（D12）＝0/1（16ビットの書き込み）
D15、D14＝11
D13＝0/1（位相レジスタを選択）
D12＝X
D11... D0＝位相データ

16ビット・ワードの書き込み

2つの連続した
16ビット・ワードの書き込み（たとえば表VIとVIIを参照）（たとえば表Vを参照）

はい

もう1つのフル28ビットを周波数レジスタに書き込むか?

14 MSBsまたはLSBsを
周波数レジスタに書き込むか?

もう1つの位相レジスタに書き込むか?

はい

いいえ

いいえ

いいえ

図9.

はい

データの書き込み

マイクロプロセッサへのインターフェース

ADSP-2101/
ADSP-2103*

AD9833には標準のシリアル・インターフェースがあり、複数のマイクロプロセッサと直接インターフェースをとることができます。デバイスは、外部シリアル・クロックを使用して、データ／制御情報をデバイスに書き込みます。シリアル・ク
ロックの最大周波数は 40MHz です。シリアル・クロックは、連続させたり、書き込み操作と書き込み操作の間にアイドル・ハイまたはローにすることができます。AD9833にデータ／制御情報が書き込まれると、 FSYNC がローレベルになり、 16
ビットのデータがAD9833に書き込まれている間はローレベルに保持されます。FSYNC 信号は、AD9833 にロードされる16ビットの情報をフレーミングします。

AD9833*

TFS

FSYNC

DT

SDATA

SCLK

SCLK

* 分かりやすくするために他のピンは省略してあります

図10. ADSP-2101/ADSP-2103とAD9833のインターフェース

AD9833とADSP-21xxのインターフェース

AD9833と68HC11/68L11のインターフェース

図10に、AD9833とADSP-21xxのシリアル・インターフェースを示します。 ADSP-21xx は、 SPORT 送信オルタネート・フ
レーミング・モード（ TFSW ＝ 1 ）で動作するように設定してください。ADSP-21xxは、SPORTコントロール・レジスタを通じてプログラムされます。次のように構成してください。

図11に、AD9833と68HC11/68L11マイクロコントローラのシ
リアル・インターフェースを示します。マイクロコントローラ
は、SPCR内のビットMSTRを 1 に設定してマスターとして構成されています。これによってSCKにシリアル・クロックが提供され、 MOSI 出力がシリアル・データ・ライン SDATA を駆動します。マイクロコントローラには専用のフレーム同期ピ
ンがないため、 FSYNC 信号はポート・ライン（ PC7 ）から取ります。インターフェースが正しく動作するためのセットアップ条件は、次のとおりです。

・内部クロック動作（ISCLK＝1）
・アクティブ・ロー・フレーミング（INVTFS＝1）
・16ビット・ワード長（SLEN＝15）・内部フレーム同期信号（ITFS＝1）
・書き込みごとにフレーム同期を生成（TFSR＝1）

SPORTをイネーブルにしてからTxレジスタにワードを書き込
むと、伝送が開始されます。シリアル・クロックの各立ち上がりエッジでデータがクロック出力され、SCLK立ち下がりエッ
ジでAD9833にクロック入力されます。

REV. 0・書き込み操作と書き込み操作の間、SCKはアイドル・ハイにする（CPOL＝0）・SCKの立ち下がりエッジでデータを有効にする（CPHA＝1）
データが AD9833 に送信されているときに、 FSYNC ラインがローレベルになります（ PC7 ）。 68HC11/68L11 からのシリア
ル・データは8 ビット・バイトで送信され、送信サイクルでクロックの8つの立ち下がりエッジだけが発生します。データは、
MSBファーストで送信されます。データをAD9833にロードするために、最初の 8 ビットが転送されてから PC7 がローレベルに保持され、AD9833に2番目のシリアル書き込み操作が実行されます。FSYNCを再びハイレベルにするのは、2番目の8ビットが転送された後です。

― 15 ―

AD9833
68HC11/68L11*

DSP56002*

AD9833*

PC7

FSYNC

SC2

FSYNC

MOSI

SDATA

STD

SDATA

SCK

SCLK

SCK

SCLK

* 分かりやすくするために他のピンは省略してあります* 分かりやすくするために他のピンは省略してあります

図11.

68HC11/68L11とAD9833のインターフェース

図13.

AD9833と80C51/80L51のインターフェース
図12に、AD9833と80C51/80L51マイクロコントローラとのシ
リアル・インターフェースを示します。マイクロコントローラ
は、モード 0 で操作します。これによって、80C51/80L51の TXD が AD9833 の SCLK を駆動し、 RXD がシリアル・デー
タ・ラインSDATAを駆動します。ポート上のビット・プログ
ラマブル・ピン（図ではP3.3を使用）からFSYNC信号が再び得られます。データがAD9833に送信するときは、P3.3がローレベルになります。80C51/80L51はデータを8ビット・バイトで送信するので、各サイクルで発生するのは SCLK の 8 つの立
ち下がりエッジだけです。残りの8ビットをAD9833にロードするために、最初の8 ビットが送信されてからP3.3がローレベルに保持され、2番目の書き込み操作が開始されてデータの2番目のバイトが送信されます。P3.3は、2 番目の書き込み操作の終了後、ハイレベルになります。 2 つの書き込み操作の間では、
SCLKをアイドル・ハイにしてください。80C51/80L51では、
シリアル・データをLSBファーストのフォーマットで出力します。AD9833はMSBファーストを受け付ける（4 MSBは制御情報、次の4 ビットはアドレス、8 LSB はデスティネーション・
レジスタに書き込むときのデータ）ため、80C51/80L51の送信ルーチンでは、このことを考慮に入れて、MSBが最初に出力されるようにビットを並べ替える必要があります。
80C51-80L51*

P3.3

FSYNC

RXD

SDATA

TXD

SCLK

DSP56002とAD9833のインターフェース

AD9833評価ボード
AD9833評価ボードを使用すれば、設計者はわずかな作業で高性能なAD9833 DDS変調器を評価することができます。
デバイスがユーザーの波形合成条件に適合することを証明するためにユーザーに必要なものは、この評価ボードのほかに、電源、IBM互換PC、スペクトル・アナライザだけです。

DDS評価キットには、設定とテストが済んでいるAD9833プリ
ント回路ボードが組み込まれています。評価ボードは、IBM互換PCのパラレル・ポートに接続します。評価ボードに付属のソフトウェアによって、ユーザーは、AD9833を簡単にプログラ
ムすることができます。評価ボードの回路図を図14に示します。
ソフトウェアは、Microsoft WIN95TM、WIN98TM、Windows
METM、またはWindows 2000 NTTMをインストールした任意のIBM互換PCで動作します。

AD9833評価ボードの使い方
AD9833評価キットは、AD9833の評価を簡単にするために設計されたテスト・システムです。評価ボードにはアプリケー
ション・ノートも添付され、評価ボードの操作に関する詳細な情報を提供します。

プロトタイピング領域
評価ボードには、ユーザーが評価テスト・セットに回路を追加するための領域があります。出力用にカスタム・アナログ・フィルタを組み込んだり、最終アプリケーションで使用するバッファやオペアンプを追加したりできます。

AD9833*

XOと外部クロック
AD9833は、最高25MHzのマスター・クロックで動作します。
評価ボードには 25MHz の発振器が含まれています。この発振器は除去することも可能です。必要な場合、外部CMOSクロッ* 分かりやすくするために他のピンは省略してあります

図12.

AD9833*

クをデバイスに接続できます。

80C51/80L51とAD9833のインターフェース

電源
AD9833評価ボードへの電源は、ピン接続を通じて外部から供AD9833とDSP56002のインターフェース
図13に、AD9833とDSP56002とのインターフェースを示します。DSP56002は、ゲーテッド内部クロック（SYN＝0、
GCK ＝ 1 、 SCKD ＝ 1 ）でノーマル・モードの非同期動作用に構成されています。フレーム同期ピンは内部で生成され（ SC2 ＝ 1 ）、転送は 16 ビット幅で（ WL1 ＝ 1 、 WL0 ＝ 0 ）、フレーム同期信号で16ビットをフレーミングします（FSL＝0）。
フレーム同期信号はピンSC2で使用できますが、AD9833に印加する前に反転する必要があります。DSP56000/DSP56001へのインターフェースは、DSP56002の場合と同様です。

給する必要があります。グラウンド・ループを低減するために、
電源リードにひねりを加えてください。

― 16 ―

REV. 0AD9833
12

SCLK
3 SDATA
4
FSYNC
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27

C11
10µF

C2
0.1µF

C6
0.1µF

J1

3

C6
0.1µF

SCLK
SDATA
FSYNC

CAP
18

7 SCLK

4

16

6 SDATA

6

14

8

VDD

COMP

FSYNC

5

MCLK

VOUT

DVDD
C5
0.1µF

1

C3
0.01µF

VOUT

10
C4

DVDD
DGND

U3

4

AGND
9

OUT
DGND

図14.

評価ボードのレイアウト

AD9833BRU
74HCT244
OSC XTAL 25MHz

コンデンサ
C1、C2
C3
C4
C5、C6、C7、C9
C8、C10、C11

追加のデカップリング・コンデンサ用のオプション
100nFセラミック・コンデンサ
10µFタンタル・コンデンサ

抵抗
R1

50Ω抵抗

リンク
LK1、LK22ピンのSilヘッダー

ソケット
MCLK VOUT

超小型BNCコネクタ

コネクタ
J1
J2、J3

36ピンのエッジ・コネクタ
PCBマウントの端子ブロック

REV. 02
VDD

U1
AD9833

LK2
R1
50Ω

C8
10µF

1
2

U2
MCLK

DVDD

LK1

C1
0.1µF

DVDD

28
29
30
31
32
33
34
35
36

集積回路
U1
U2
U3

VDD

DVDD

100nFセラミック・コンデンサ0805
10nFセラミック・コンデンサ― 17 ―

C7
0.1µF

J2

J3

VDD

C9
0.1µF

C10
10µF

AD9833
外形寸法
10ピンMSOPパッケージ［MSOP］（RM-10）
寸法はミリメートルで表示
3.00 BSC

10

6

1

5

4.90 BSC

3.00 BSC

ピン1
0.50 BSC
0.95
0.85
0.75
0.15
0.00

1.10（最大）
0.23
0.08
0.27
0.17

実装面

8°
0°

0.80
0.40

平坦性
0.10
JEDEC規格MO-187BAに準拠― 18 ―

REV. 0AD9833

REV. 0― 19 ―

― 20 ―
REV. 0PRINTED IN JAPAN

C02704-0-2/03(0)