【手続補正書】
【提出日】平成29年11月13日(2017.11.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行および列のマトリクスに配列された複数の半導体メモリセルを備える半導体メモリアレイであって、前記半導体メモリセルのうちの少なくとも２つの各々は、
双安定フローティングボディトランジスタであって、前記双安定フローティングボディトランジスタは、バックバイアス領域を備え、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成され、フローティングボディ領域がゲート領域の下方に位置する、双安定フローティングボディトランジスタと、
アクセス装置と
を備え、
前記双安定フローティングボディトランジスタおよび前記アクセス装置は、電気的に直列に接続され、
前記双安定フローティングボディトランジスタは、第１の端子に接続されたソース線領域をさらに備え、
前記アクセス装置は、第２の端子に接続されたゲートをさらに備え、
前記半導体メモリセルに対する前記第１の状態へおよび前記第２の状態への書込動作中に、約ゼロ電圧が、前記第１の端子に印加され、
前記第１の状態へおよび前記第２の状態への両方の書き込み動作中に、前記第２の端子に印加される電圧レベルは、略同じであり、
前記バックバイアス領域は、前記半導体メモリセルのうちの少なくとも２つに共通に接続されている、半導体メモリアレイ。
【請求項２】
前記アクセス装置は、金属酸化物半導体トランジスタを備える、請求項１に記載の半導体メモリアレイ。
【請求項３】
前記アクセス装置は、バイポーラトランジスタを備える、請求項１に記載の半導体メモリアレイ。
【請求項４】
前記アクセス装置は、前記双安定フローティングボディトランジスタと同一の導電型である、請求項１〜３のいずれか一項に記載の半導体メモリアレイ。
【請求項５】
前記アクセス装置は、前記双安定フローティングボディトランジスタの導電型と異なる導電型を有する、請求項１〜３のいずれか一項に記載の半導体メモリアレイ。
【請求項６】
前記バックバイアス領域は、埋設ウェル領域を備える、請求項１〜５のいずれか一項に記載の半導体メモリアレイ。
【請求項７】
前記双安定フローティングボディトランジスタは、マルチポートフローティングボディトランジスタを備え、前記アクセス装置は、複数のアクセストランジスタを備える、請求項１〜６のいずれか一項に記載の半導体メモリアレイ。
【請求項８】
前記双安定フローティングボディトランジスタは、二重ポートフローティングボディトランジスタを備え、前記アクセス装置は、２つのアクセストランジスタを備える、請求項１〜７のいずれか一項に記載の半導体メモリセル。
【請求項９】
行および列のマトリクスに配列された複数の半導体メモリセルを備える半導体メモリアレイであって、前記半導体メモリセルのうちの少なくとも２つの各々は、
第１のボディを有する第１のトランジスタと、
第２のボディを有する第２のトランジスタと、
前記第１のボディおよび第２のボディの両方の基礎となる基板と、
前記基板と前記第１のボディおよび第２のボディのうちの少なくとも１つとの間に介在される埋設層と、
前記第１のボディに接触する第１のソース領域と、
前記第１のソース領域から分離され、前記第１のボディに接触する第１のドレイン領域と、
前記第１のボディから絶縁される第１のゲートと、
前記第２のボディから前記第１のボディを絶縁する絶縁部材と、
前記第２のボディに接触する第２のソース領域と、
前記第２のソース領域から分離され、前記第２のボディに接触する第２のドレイン領域と、
前記第２のボディから絶縁される第２のゲートと
を備え、前記第１のボディは、フローティングボディであり、前記第２のボディは、前記埋設層に電気的に接続されるウェル領域であり、
前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、
前記第２のボディは、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、
前記第１の導電型は、前記第２の導電型と異なり、
前記第１のドレイン領域は、前記第２のソース領域に電気的に接続され、
前記埋設層は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、
前記埋設層は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成され、
前記バックバイアス領域は、前記半導体メモリセルのうちの前記少なくとも２つに共通に接続されている、
半導体メモリアレイ。
【請求項１０】
前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、アクセストランジスタである、請求項９に記載の半導体メモリアレイ。
【請求項１１】
前記第１のボディは、フローティングボディであり、前記第２のボディは、前記基板に電気的に接続されるウェル領域である、請求項９または請求項１０に記載の半導体メモリアレイ。
【請求項１２】
前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記第１の導電型を有し、前記第１および第２のソース領域ならびに第１および第２のドレイン領域はそれぞれ、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、請求項９〜１１のいずれか一項に記載の半導体メモリアレイ。
【請求項１３】
前記第１のボディは、フローティングボディであり、前記第２のボディは、前記埋設層に電気的に接続されるウェル領域であり、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、請求項９に記載の半導体メモリアレイ。
【請求項１４】
前記半導体メモリセルは、基準セルを備え、前記基準セルはさらに、
前記第１のソース領域および前記第１のドレイン領域から離間され、前記第１のボディに接触するセンス線領域
を備え、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記センス線領域は、前記第１の導電型を有する、請求項９〜１３のいずれか一項に記載の半導体メモリアレイ。
【請求項１５】
前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、フローティングボディトランジスタである、請求項９に記載の半導体メモリアレイ。
【請求項１６】
前記第１および第２のボディのうちの少なくとも１つは、双安定フローティングボディである、請求項９〜１５のいずれか一項に記載の半導体メモリアレイ。
【請求項１７】
前記半導体メモリセルは、フィン構造に形成されている、請求項９〜１６のいずれか一項に記載の半導体メモリアレイ。
【請求項１８】
行および列のマトリクスに配列された複数の半導体メモリセルを備える半導体メモリアレイを動作させる方法であって、前記半導体メモリセルのうちの少なくとも２つの各々は、双安定フローティングボディトランジスタと、アクセストランジスタとを備え、前記方法は、
前記アクセストランジスタをオンにするように、電圧を前記アクセストランジスタに印加することと、
前記アクセストランジスタを起動することによって、動作のための前記メモリセルの選択を支援することと
を含み、
前記双安定フローティングボディトランジスタは、バックバイアス領域を備え、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成され、
前記バックバイアス領域は、前記半導体メモリセルのうちの少なくとも２つに共通に接続され、
前記双安定フローティングボディトランジスタは、第１の端子に接続されたソース線領域をさらに備え、
前記アクセストランジスタは、第２の端子に接続されたゲートをさらに備え、
前記半導体メモリセルに対する前記第１の状態へおよび前記第２の状態への書込動作中に、約ゼロ電圧が、前記第１の端子に印加され、
前記第１の状態へおよび前記第２の状態への両方の前記書き込み動作中に、前記アクセストランジスタを起動するために前記第２の端子に印加される電圧レベルは、前記第１の状態および第２の状態の両方について略同じであり、
前記アクセストランジスタは、第３の端子に接続されたビット線領域を備える、方法。
【請求項１９】
前記動作させる方法は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視することを含む読取動作を含む、請求項１８に記載の方法。
【請求項２０】
前記動作させる方法は、書込動作を含み、前記方法は、前記アクセストランジスタのビット線端子に印加される正のバイアスを介して、前記アクセストランジスタの前記第３の端子に正の電圧を印加することをさらに含み、前記アクセストランジスタは、前記正のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、請求項１８に記載の方法。
【請求項２１】
前記動作させる方法は、書込動作を含み、前記方法は、前記アクセストランジスタの前記第３の端子に印加される負のバイアスの印加を介して、負の電圧を印加することをさらに含み、前記アクセストランジスタは、前記負のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、請求項１８に記載の方法。