【誤訳訂正書】
【提出日】平成29年5月31日(2017.5.31)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】００６４
【訂正方法】変更
【訂正の内容】
【００６４】
[00073]  ビット１５（バースト・タイプ）はトランザクション出力のバーストが連続であるか又はラップであるかを示す。例えば、０というバースト・タイプ値はラップバースト（wrapped burst）を示し、１という値は連続バースト（continuous burst）を示す。詳細には、ラップバーストは、３２バイト行として構成されたアレイに関する３２バイトの情報の末尾に達するまで、バースト長又は行内の所望の開始アドレスにアクセスし、そのバースト長の末尾まで続行し、そのバースト長の始めに折り返す。
【誤訳訂正２】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
周辺装置が活動化される時期を示すチップ選択信号を送達するためのチップ選択線であって、当該メモリ・バス・インターフェースがホスト・デバイスと前記周辺装置との間の通信を提供する、チップ選択線と、
第１のクロック信号を送達するための第１のクロック線と、
第２のクロック信号を送達するための第２のクロック線と、
前記周辺装置から読み取りデータ・ストローブ信号を送達するための読み取りデータ・ストローブ線であって、前記読み取りデータ・ストローブ信号は、有効データがデータ・バス線上に送達される時期を示し、前記有効データは、前記読み取りデータ・ストローブ信号の立ち上がりから始まって送達される、読み取りデータ・ストローブ線と、
コマンド、アドレス、及びデータ情報を送達するためのデータ・バス線であって、前記第１のクロック信号と前記第２のクロック信号の間のディファレンシャルが、前記コマンド、アドレス、及びデータ情報を送達する時期を示すディファレンシャル・クロック信号を形成する、データ・バス線と、
を含むメモリ・バス・インターフェース。
【請求項２】
ディファレンシャル・クロック信号を使用可能にするために前記第１のクロック信号と前記第２のクロック信号とを送達するためのディファレンシャル・クロックの対及び前記読み取りデータ・ストローブ信号が、ダブル・データ・レート（ＤＤＲ）方式でデータの転送を可能にする、
請求項１記載のメモリ・バス・インターフェース。
【請求項３】
前記データ・バス線が８線幅データ・バスを含み、
前記メモリ・バス・インターフェースが１２線インターフェースを含む、
請求項１記載のメモリ・バス・インターフェース。
【請求項４】
読み取りトランザクションにおいて、前記ディファレンシャル・クロック対の交差部が前記コマンド及び前記アドレス情報の送達を示し、且つ、前記読み取りデータ・ストローブ信号の遷移が前記データ情報の送達を示す、
請求項２記載のメモリ・バス・インターフェース。
【請求項５】
書き込みトランザクションにおいて、前記ディファレンシャル・クロック対の交差部が前記コマンド、アドレス、及びデータ情報の送達を示す、
請求項２記載のメモリ・バス・インターフェース。
【請求項６】
前記ディファレンシャル・クロック対の機能がシングルエンド型又はディファレンシャルである、
請求項２記載のメモリ・バス・インターフェース。
【請求項７】
前記読み取りデータ・ストローブ信号の機能がシングルエンド型又はディファレンシャルである、
請求項１記載のメモリ・バス・インターフェース。
【請求項８】
前記データ・バス線がシングル・データ・レート・バス又はダブル・データ・レート・バスとして動作する、
請求項１記載のメモリ・バス・インターフェース。
【請求項９】
メモリ・バス・インターフェースを使用してトランザクションを実行するための方法であって、
周辺装置が活動化される時期を示すチップ選択信号を送達するためのチップ選択線を構成することであって、当該メモリ・バス・インターフェースがホスト・デバイスと前記周辺装置との間の通信を提供することと、
第１のクロック信号を送達するための第１のクロック線を構成することと、
第２のクロック信号を送達するための第２のクロック線を構成することと、
前記周辺装置から読み取りデータ・ストローブ信号を送達するための読み取りデータ・ストローブ線であって、前記読み取りデータ・ストローブ信号は、有効データがデータ・バス線上に送達される時期を示し、前記有効データは、前記読み取りデータ・ストローブ信号の立ち上がりから始まって送達される、読み取りデータ・ストローブ線を構成することと、
コマンド、アドレス、及びデータ情報を送達するためのデータ・バス線であって、前記第１のクロック信号と前記第２のクロック信号の間のディファレンシャルが、前記コマンド、アドレス、及びデータ情報を送達する時期を示すディファレンシャル・クロック信号を形成する、データ・バス線を構成することと、
を含む、
ディファレンシャル・クロック信号を使用可能にするために前記第１のクロック信号と前記第２のクロック信号とを送達するためのディファレンシャル・クロックの対及び前記読み取りデータ・ストローブ信号が、読み取りトランザクション及び書き込みトランザクションのためにダブル・データ・レート（ＤＤＲ）方式でデータの転送を可能にする、
方法。
【請求項１０】
前記読み取りトランザクションを実行することを更に含み、
前記読み取りトランザクションを実行することが；
前記第１のクロック信号及び前記第２のクロック信号のための電圧がＬＯＷ及びＨＩＧＨである間に前記チップ選択信号をアサートすることにより前記ホスト・デバイスで前記読み取りトランザクションを開始することと、
前記データ・バス線により前記ディファレンシャル・クロック信号において３クロック・サイクルにわたって読み取りタイプ・コマンド及びターゲット・アドレスを送信することであって、前記読み取りタイプ・コマンドが、前記トランザクションが読み取りタイプを含むことを示すことと、
前記読み取りトランザクションが連続バースト・タイプであるか又はラップバースト・タイプであるかを示すことと、
前記データ・バス線により前記周辺装置から前記ホスト・デバイスでデータを受信することと、
前記読み取りデータ・ストローブ線により読み取りデータ・ストローブ信号を前記ホスト・デバイスで受信することと、
前記読み取りデータ・ストローブ信号の立ち上がりから始まる前記データを前記ホスト・デバイスで取り出すことであって、前記読み取りデータ・ストローブ信号がソース同期出力クロックを含むことと、
を含む、
請求項９記載の方法。
【請求項１１】
前記データ・バス線により６クロック遷移にわたって前記読み取りコマンド及び前記ターゲット・アドレスを送信することと、
前記データを取り出す前に前記ＲＤＳ信号の遷移を待つこと、
を更に含む請求項１０記載の方法。
【請求項１２】
マルチバイト・バースト・モードにおいてデータ値ごとに前記ディファレンシャル・クロック信号及び前記読み取りデータ・ストローブ信号をトグルすること、
を更に含む請求項１０記載の方法。
【請求項１３】
前記第１のクロック信号がＬＯＷであり、前記第２のクロック信号がＨＩＧＨである間に前記チップ選択信号をＨＩＧＨにアサートすることにより、前記読み取りトランザクションを終了すること、
を更に含む請求項１０記載の方法。
【請求項１４】
前記データの準備ができると直ちに前記周辺装置で前記読み取りデータ・ストローブ信号をトリガすること、
を更に含む請求項１０記載の方法。
【請求項１５】
前記書き込みトランザクションを実行することを更に含み、前記書き込みトランザクションを実行することが；
前記第１のクロック信号がＬＯＷであり、前記第２のクロック信号がＨＩＧＨである間に前記チップ選択信号をＬＯＷに遷移することにより、前記ホスト・デバイスで前記書き込みトランザクションの開始を示すことと、
前記データ・バス線により前記ディファレンシャル・クロック信号において３クロック・サイクルにわたって書き込みタイプ・コマンド及びターゲット・アドレスを送信することであって、前記書き込みタイプ・コマンドが、前記トランザクションが書き込みタイプを含むことを示すことと、
前記書き込みトランザクションが連続バースト・タイプであるか又はラップバースト・タイプであるかを示すことと、
前記データ・バス線により前記ホスト・デバイスからデータを送信することと、
を含む、
請求項９記載の方法。
【請求項１６】
前記第１及び第２のクロック信号の信号交差部に前記コマンド、アドレス、及びデータ情報を中心で位置合わせすること、
を更に含む請求項１５記載の方法。
【請求項１７】
マルチバイト・バースト・モードにおいてデータ値ごとに前記ディファレンシャル・クロック信号をトグルすること、
を更に含む請求項１５記載の方法。
【請求項１８】
前記第１のクロック信号がＬＯＷであり、前記第２のクロック信号がＨＩＧＨである間に前記チップ選択信号をＨＩＧＨにアサートすることにより、前記書き込みトランザクションを終了すること、
を更に含む請求項１５記載の方法。
【請求項１９】
ホスト・デバイスと、
データを記憶するために動作可能なメモリ・アレイを含むメモリ・デバイスと、
プロセッサと、
前記メモリ・デバイスと前記ホスト・デバイスとの間の接続を提供するメモリ・バス・インターフェースと、
を含み、
前記メモリ・バス・インターフェースが；
周辺装置が活動化される時期を示すチップ選択信号を送達するためのチップ選択線であって、当該メモリ・バス・インターフェースが前記ホスト・デバイスと前記周辺装置との間の通信を提供する、チップ選択線と、
第１のクロック信号を送達するための第１のクロック線と、
第２のクロック信号を送達するための第２のクロック線と、
前記周辺装置から読み取りデータ・ストローブ信号を送達するための読み取りデータ・ストローブ線であって、前記読み取りデータ・ストローブ信号は、有効データがデータ・バス線上に送達される時期を示し、前記有効データは、前記読み取りデータ・ストローブ信号の立ち上がりから始まって送達される、読み取りデータ・ストローブ線と、
コマンド、アドレス、及びデータ情報を送達するためのデータ・バス線であって、前記第１のクロック信号と前記第２のクロック信号の間のディファレンシャルが、前記コマンド、前記アドレス、及び前記データ情報を送達する時期を示すディファレンシャル・クロック信号を形成する、データ・バス線と、
を含む、
装置。
【請求項２０】
前記読み取りデータ・ストローブ信号が読み取りデータ情報の送達を示す、
請求項１９記載の装置。