【手続補正書】
【提出日】平成29年1月13日(2017.1.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサの命令セットの第１回転命令であって、ソースオペランド、回転量、及び、デスティネーションを示す前記第１回転命令を受信する段階と、
前記第１回転命令により示される前記デスティネーションに結果を格納する段階であって、前記結果は前記回転量で回転された前記ソースオペランドを有する段階と、
キャリーフラグの読み出しを伴わず、如何なる算術フラグの書き込みも伴わず、前記第１回転命令の実行を完了する段階と、
を備え、
前記命令セットは、実行されると前記キャリーフラグを読みだす第２回転命令をも有する、
プロセッサにより実行される方法。
【請求項２】
前記回転量は、前記第１回転命令の即値に示される、
請求項１に記載の方法。
【請求項３】
前記受信する段階は、前記回転量を有するレジスタを暗示的に示す前記第１回転命令を受信する段階を含む、
請求項１に記載の方法。
【請求項４】
前記受信する段階は、前記回転量を有するレジスタを明示的に特定する前記第１回転命令を受信する段階を含む、
請求項１に記載の方法。
【請求項５】
前記第１回転命令は、右回転命令を有し、
前記ソースオペランドは３２ビット及び６４ビットのいずれかのサイズを有し、
前記ソースオペランドは、汎用レジスタ及びメモリ内位置のいずれか１つを有し、
前記デスティネーションは、汎用レジスタを含む、
請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記完了する段階は、如何なる算術フラグの読み出しを伴わずに前記第１回転命令の実行を完了する段階を含む、
請求項１から４のいずれか１項に記載の方法。
【請求項７】
前記完了する段階は、如何なる算術フラグの書き込みを伴わずに前記第１回転命令の実行を完了する段階を含む、
請求項１から４のいずれか１項に記載の方法。
【請求項８】
前記キャリーフラグの読み出しを伴わない前記第１回転命令の実行速度は、前記第２回転命令の実行速度よりも早い、
請求項１から４のいずれか１項に記載の方法。
【請求項９】
前記完了する段階は、前記第１回転命令からデコードされた単一のオペレーションの実行により、前記第１回転命令の実行を完了する段階を含む、
請求項１から４のいずれか１項に記載の方法。
【請求項１０】
前記キャリーフラグの読み出しを伴わず前記第１回転命令の前記実行を前記完了する段階は、低減されたキャリーフラグ依存性に因り、前記第２回転命令を実行して前記キャリーフラグを読みだすことと比較して、シリアライゼーションを減少させる、
請求項１から４のいずれか１項に記載の方法。
【請求項１１】
プロセッサであって、
該プロセッサの命令セットの第１回転命令であって、ソースオペランド、回転量、及びデスティネーションを示す第１回転命令をデコードするデコーダと、
前記デコーダに連結され、前記第１回転命令がデコードされると、前記第１回転命令により示される前記デスティネーションに結果を格納する実行ユニットと、
を備え、
前記結果は、前記回転量により回転された前記ソースオペランドを有し、
前記実行ユニットは、キャリーフラグの読み出しを伴わず、如何なる算術フラグの書き込みを伴わず、前記第１回転命令の実行を完了し、
前記命令セットは、実行されると該プロセッサに前記キャリーフラグの読み出しをさせる第２回転命令をも含む、
プロセッサ。
【請求項１２】
前記デコーダは、前記回転量を示す即値を有する前記第１回転命令をデコードする、
請求項１１に記載のプロセッサ。
【請求項１３】
前記デコーダは、前記回転量を有するレジスタを暗示的に示す前記第１回転命令をデコードする、
請求項１１に記載のプロセッサ。
【請求項１４】
前記デコーダは、前記回転量を有するレジスタを明示的に特定する前記第１回転命令をデコードする、
請求項１１に記載のプロセッサ。
【請求項１５】
前記デコーダは、右回転命令である前記第１回転命令をデコードし、
前記第１回転命令は、３２ビット及び６４ビットのいずれかのサイズを有する前記ソースオペランドを示し、汎用レジスタ及びメモリ内位置のいずれか１つを有する前記ソースオペランドを示し、
前記デスティネーションは、汎用レジスタを含む、
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項１６】
前記実行ユニットは、オーバーフローフラグの読み出しを伴わずに前記第１回転命令の実行を完了する
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項１７】
前記実行ユニットは、如何なる算術フラグの読み出しを伴わずに前記第１回転命令の実行を完了する
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項１８】
前記実行ユニットは、如何なる算術フラグの書き込みを伴わずに前記第１回転命令の実行を完了する
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項１９】
前記デコーダは、前記ソースオペランド及びデスティネーションが異なったレジスタであることを許可する前記第１回転命令をデコードするが、
前記第２回転命令は、自身のソースレジスタが自身の結果により上書きされることを強制する、
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項２０】
前記実行ユニットは、前記第１回転命令を、前記キャリーフラグの読み出しを伴わず、前記第２回転命令の実行速度よりも早い実行速度で実行する、
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項２１】
前記実行ユニットは、前記第１回転命令からデコードされた単一のオペレーションの実行により、前記第１回転命令の前記実行を完了する
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項２２】
前記第１回転命令は、
前記キャリーフラグを読みださないことにより低減されたキャリーフラグ依存性に因り、前記第２回転命令と比較して減少されたシリアライゼーションを提供する
請求項１１から１４のいずれか１項に記載のプロセッサ。
【請求項２３】
インターコネクトと、
前記インターコネクトに連結されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
前記インターコネクトに連結されたプロセッサと、
を備え、
前記プロセッサは、前記プロセッサの命令セットの第１回転命令であって、ソースオペランド、回転量、及び、デスティネーションを示す前記第１回転命令を受信し、
前記第１回転命令を実行する前記プロセッサは、前記第１回転命令により示される前記デスティネーションに結果を格納し、前記結果は前記回転量で回転された前記ソースオペランドを有し、
前記プロセッサは、キャリーフラグの読み出しを伴わず、如何なる算術フラグの書き込みも伴わず、前記第１回転命令の実行を完了し、
前記命令セットは、実行されると前記プロセッサに前記キャリーフラグを読みださせる第２回転命令をも有する、
システム。
【請求項２４】
前記プロセッサは、如何なる算術フラグを読み出しことなく、如何なる算術フラグを書き込むことなく、前記第１回転命令の実行を完了する、
請求項２３に記載のシステム。
【請求項２５】
ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インタフェースと、
マルチコアプロセッサとを備え、
前記マルチコアプロセッサは、
少なくとも４個のコアを有し、前記少なくとも４個のコアの各々は、
少なくとも１個のレベル１（Ｌ１）キャッシュと、
キャリーフラグ、符号フラグ、ゼロフラグ、及び、オーバーフローフラグを含む複数のフラグを格納するレジスタと、
６４ビットモードで複数の６４ビットオペランドを格納可能で、３２ビットモードで複数の３２ビットオペランドを格納可能な、少なくとも１６個の６４ビット汎用レジスタであって、前記複数の３２ビットオペランドは、前記６４ビット汎用レジスタの下位３２ビットに格納される、少なくとも１６個の６４ビット汎用レジスタと、
分岐予測ロジックと、
右回転命令をフェッチする命令フェッチロジックと、
６４ビットオペランドサイズ、第１の６４ビットソースオペランド、第２の６４ビットソースオペランド、及び、６４ビット汎用レジスタを示す前記右回転命令を、デコードするデコーダと、
前記右回転命令を実行する第１の実行ユニットを含む複数の実行ユニットと、
を有し、
前記右回転命令は、前記第１の６４ビットソースオペランドを右に前記第２の６４ビットソースオペランドに示される量回転し、
前記第１の６４ビットソースオペランドの最下位ビットから回転により外れたビットは、前記第１の６４ビットソースオペランドの最上位ビットに回転して入れられ、
結果は、前記６４ビット汎用レジスタに格納され、
前記右回転命令は、前記キャリーフラグの書き込み、前記符号フラグの書き込み、前記ゼロフラグの書き込み、及び、前記オーバーフローフラグの書き込みを伴わずに完了する、
システム。
【請求項２６】
前記マルチコアプロセッサは、Reduced Instruction Set Computing（ＲＩＳＣ）プロセッサを含む、
請求項２５に記載のシステム。
【請求項２７】
前記右回転命令は、前記６４ビットオペランドサイズを特定する、少なくとも１個のビットを有する、
請求項２５又は２６に記載のシステム。
【請求項２８】
前記右回転命令は、前記キャリーフラグの読み出しを伴わずに完了する、
請求項２５又は２６に記載のシステム。
【請求項２９】
前記右回転命令は、実行されると前記キャリーフラグを読みだす第２右回転命令とともに命令セットに含まれる、
請求項２５又は２６に記載のシステム。
【請求項３０】
ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インタフェースと、
マルチコアプロセッサとを備え、
前記マルチコアプロセッサは、
少なくとも４個のコアを有し、前記少なくとも４個のコアの各々は、
少なくとも１個のレベル１（Ｌ１）キャッシュと、
キャリーフラグ、符号フラグ、ゼロフラグ、及び、オーバーフローフラグを含む複数のフラグを格納するレジスタと、
６４ビットモードで複数の６４ビットオペランドを格納可能で、３２ビットモードで複数の３２ビットオペランドを格納可能な、少なくとも１６個の６４ビット汎用レジスタであって、前記複数の３２ビットオペランドは、前記６４ビット汎用レジスタの下位３２ビットに格納される、少なくとも１６個の６４ビット汎用レジスタと、
分岐予測ロジックと、
右回転命令をフェッチする命令フェッチロジックと、
６４ビットオペランドサイズ、第１の６４ビットソースオペランド、第２の６４ビットソースオペランド、及び、６４ビット汎用レジスタを示す前記右回転命令を、デコードするデコーダと、
前記右回転命令を実行する第１の実行ユニットを含む複数の実行ユニットと、
を有し、
前記右回転命令は、前記第１の６４ビットソースオペランドを右に前記第２の６４ビットソースオペランドに示される量回転し、
前記第１の６４ビットソースオペランドの最下位ビットから回転により外れたビットは、前記第１の６４ビットソースオペランドの最上位ビットに回転して入れられ、
結果は、前記６４ビット汎用レジスタに格納され、
前記右回転命令は、前記キャリーフラグの読み出し、前記符号フラグの読み出し、前記ゼロフラグの読み出し、及び、前記オーバーフローフラグの読み出し、及び、いかなる算術フラグへの書き込みを伴わずに完了する、
システム。
【請求項３１】
前記マルチコアプロセッサは、Reduced Instruction Set Computing（ＲＩＳＣ）プロセッサを含む、
請求項３０に記載のシステム。
【請求項３２】
前記右回転命令は、前記６４ビットオペランドサイズを特定する、少なくとも１個のビットを有する、
請求項３０または３１に記載のシステム。
【請求項３３】
前記右回転命令は、実行されると前記キャリーフラグを読みだす第２右回転命令とともに命令セットに含まれる、
請求項３０から３２のいずれか１項に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】方法、プロセッサ、及び、システム