【手続補正書】
【提出日】平成29年9月11日(2017.9.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の誘電体層（１４）と、
前記第１の誘電体層（１４）に付着される少なくとも１つの半導体デバイス（１２）と、
前記少なくとも１つの半導体デバイス（１２）を埋め込むように、前記第１の誘電体層（１４）および前記少なくとも１つの半導体デバイス（１２）の周りに付着される１つまたは複数の誘電体シート（２６）と、
前記少なくとも１つの半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記１つまたは複数の誘電体シート（２６）の少なくとも１つに形成される複数のビア（３０）と、
前記少なくとも１つの半導体デバイス（１２）に対する電気的相互接続を形成するために、前記複数のビア（３０）に、およびパッケージ構造（１０）の１つまたは複数の外側に面する表面（１８、２０）上に形成される金属相互接続（３８）と、
前記少なくとも１つの半導体デバイス（１２）の周りに配置される誘電体ウェブ（６２）を含み、
前記誘電体ウェブ（６２）は、前記少なくとも１つの半導体デバイス（１２）を受け取るために、それに形成される１つまたは複数の開口（２８）を含み、
前記第１の誘電体層（１４）は、積層プロセスの間に流れない材料から構成され、
前記１つまたは複数の誘電体シート（２６）の各々は、前記積層プロセスで硬化する際に溶解し流れるように構成される硬化材料から構成され、そのようにして、前記１つまたは複数の誘電体シート（２６）は溶解し流れて、前記少なくとも１つの半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋めるパッケージ構造（１０）。
【請求項２】
前記誘電体ウェブ（６２）は、前記誘電体シート（２６）と比較して増加した剛性を有し、積層プロセスの間に流れないように構築され、前記誘電体ウェブ（６２）は、プリント回路基板（ＰＣＢ）コア材料、ポリイミド層、セラミック材料、および複合誘電体材料のうちの１つから構成される、請求項１に記載のパッケージ構造（１０）。
【請求項３】
前記誘電体ウェブ（６２）は、銅の回路を有するように構築される、請求項１または２に記載のパッケージ構造（１０）。
【請求項４】
前記１つまたは複数の誘電体シート（２６）は、硬化していないか、または部分的に硬化した状態の、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、請求項１乃至３のいずれかに記載のパッケージ構造（１０）。
【請求項５】
前記少なくとも１つの半導体デバイス（１２）は、パワー半導体デバイス（７２）を含む、請求項１乃至４のいずれかに記載のパッケージ構造（１０）。
【請求項６】
前記複数のビア（３０）は、
前記第１の誘電体層（１４）を貫通し、前記パワー半導体デバイス（７２）の前面（３２）に至るように形成されるビア（３０）と、
前記１つまたは複数の誘電体シート（２６）を貫通し、前記パワー半導体デバイス（７２）の背面（３４）に至るように形成されるビア（３０）と、を含み、
前記ビア（３０）は、前記パッケージ構造（１０）の熱的および電気的ビアとして機能し、
前記金属相互接続（３８）は、前記パワー半導体デバイス（７２）の前記前面（３２）および前記背面（３４）に至る前記ビア（３０）の各々に形成される、請求項５に記載のパッケージ構造（１０）。
【請求項７】
前記金属相互接続（３８）は、前記パッケージ構造（１０）の前記外側に面する表面（１８、２０）上に、電気的接続を形成するめっきされた銅パワーオーバーレイ（ＰＯＬ）相互接続および熱拡散銅パッドを含み、そのようにして、前記パワー半導体デバイス（７２）に対して電気的および熱的相互接続を提供する、請求項６に記載のパッケージ構造（１０）。
【請求項８】
前記パッケージ構造（１０）の外側に面する表面（１８、２０）上に、および前記熱拡散銅パッドの上に付着される熱伝導材料（ＴＩＭ）（８２）をさらに含み、そのようにして前記パッケージ構造（１０）をヒートシンクに接合することを可能にする、請求項７に記載のパッケージ構造（１０）。
【請求項９】
前記第１の誘電体層（１４）および前記１つまたは複数の誘電体シート（２６）を貫通し延長する複数の貫通ビア（３６）をさらに含み、前記金属相互接続（３８）は、前記少なくとも１つの半導体デバイス（７２）の前記前面（３２）および前記背面（３４）に至る前記貫通ビア（３６）の各々に形成される、請求項１乃至８のいずれかに記載のパッケージ構造（１０）。
【請求項１０】
前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置される第２の誘電体層（１６）をさらに含み、前記１つまたは複数の誘電体シート（２６）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記第２の誘電体層（１６）との間に配置され、前記第２の誘電体層（１６）は、積層プロセスの間に流れない材料から構成される、請求項１乃至９のいずれかに記載のパッケージ構造（１０）。
【請求項１１】
前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置される銅箔（６１）をさらに含み、前記１つまたは複数の誘電体シート（２６）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記銅箔（６１）との間に配置される、請求項１乃至１０のいずれかに記載のパッケージ構造（１０）。
【請求項１２】
多層パッケージ構造を形成するように、前記パッケージ構造（１０）の前記外側に面する表面（１８、２０）に付着される、ＰＣＢプリプレグ材料またはポリイミド材料のうちの１つの層と、
前記ＰＣＢプリプレグ材料またはポリイミド材料の前記層の各々を貫通し形成される複数のビア（３０）と、
前記ＰＣＢプリプレグ材料またはポリイミド材料の前記層の前記複数のビア（３０）に形成される金属相互接続（３８）と、をさらに含む、請求項１乃至１１のいずれかに記載のパッケージ構造（１０）。
【請求項１３】
半導体デバイスパッケージ構造（１０）を製造する方法であって、
少なくとも１つの半導体デバイス（１２）を接着剤（２２）で第１の誘電体層（１４）に付着させるステップと、
硬化する際に溶解し流れるように構成される硬化材料の１つまたは複数の誘電体シート（２６）を形成するステップであって、前記誘電体シート（２６）の各々は、硬化していないか、または部分的に硬化した状態であるステップと、
前記１つまたは複数の誘電体シート（２６）を、前記少なくとも１つの半導体デバイス（１２）の周りに配置されるように、前記第１の誘電体層（１４）上に付着させるステップと、
前記最後の誘電体シート（２６）の外側表面上に銅箔（６１）を付着させるステップと、  前記１つまたは複数の誘電体シート（２６）を溶解して前記少なくとも１つの半導体デバイス（１２）の周囲に存在する任意の空気ギャップに流れ込ませて、前記少なくとも１つの半導体デバイス（１２）を埋め込むように、前記１つまたは複数の誘電体シート（２６）を硬化させるステップであって、前記第１の誘電体層（１４）は、前記１つまたは複数の誘電体シート（２６）の前記硬化の間には流れないステップと、
前記少なくとも１つの半導体デバイス（１２）に至る複数のビア（３０）を形成するステップであって、前記複数のビア（３０）は、前記第１の誘電体層（１４）および前記１つまたは複数の誘電体シート（２６）の少なくとも１つに形成されるステップと、
前記複数のビア（３０）に、および前記パッケージ構造（１０）の１つまたは複数の外側表面の少なくとも一部の上に金属相互接続（３８）を形成するステップであって、前記金属相互接続（３８）は、前記少なくとも１つの半導体デバイス（１２）に対する電気的相互接続を形成するステップと、を含む方法。
【請求項１４】
穿孔プロセスまたはスカイビングプロセスの１つにより、前記第１の誘電体層（１４）に位置合せマーク（５２）を形成するステップをさらに含み、前記第１の誘電体層（１４）に前記少なくとも１つの半導体デバイス（１２）を前記付着させるステップは、前記位置合せマーク（５２）によりガイドされる、請求項１３に記載の方法。
【請求項１５】
前記第１の誘電体層（１４）は、予め金属化された誘電体層を含み、前記第１の誘電体層（１４）は、その上に形成される剥離層（４２）によって分離される第１および第２の銅層（４０、４８）を有し、
前記方法は、前記１つまたは複数の誘電体シート（２６）の前記硬化させるステップの後に、前記剥離層（４２）によって前記第２の銅層（４８）を除去するステップをさらに含む、請求項１３または１４に記載の方法。
【請求項１６】
前記少なくとも１つの半導体デバイス（１２）を受け取るための１つまたは複数の開口（２８）を含むように誘電体ウェブ構造（６２）を形成するステップと、
前記第１の誘電体層（１４）上に、および前記少なくとも１つの半導体デバイス（１２）の周りに前記誘電体ウェブ（６２）を配置するステップと、をさらに含み、
前記１つまたは複数の誘電体シート（２６）は、前記少なくとも１つの半導体デバイス（１２）と前記誘電体ウェブ構造（６２）との間の任意のギャップにおける前記第１の誘電体層（１４）上に配置される、請求項１３乃至１５のいずれかに記載の方法。
【請求項１７】
前記誘電体ウェブ（６２）は、プリント回路基板（ＰＣＢ）コア材料、ポリイミド層、セラミック材料、および複合誘電体材料のうちの１つから構成される、請求項１６に記載の方法。
【請求項１８】
前記誘電体ウェブ（６２）は、前記金属相互接続（３８）に接続される銅の回路を含む、請求項１７に記載の方法。
【請求項１９】
前記１つまたは複数の誘電体シート（２６）は、硬化していないか、または部分的に硬化した状態の、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、請求項１３乃至１８のいずれかに記載の方法。
【請求項２０】
前記少なくとも１つの半導体デバイス（１２）は、パワー半導体デバイス（７２）を含み、
前記複数のビア（３０）を形成するステップは、前記パワー半導体デバイス（７２）の背面（３４）に至るビア（３０）を形成するステップを含み、金属相互接続（３８）は、前記パワー半導体デバイス（７２）の前記背面（３４）に至る前記ビア（３０）の各々に形成される、請求項１３乃至１９のいずれかに記載の方法。
【請求項２１】
前記パッケージ構造（１０）の１つまたは複数の前記外側表面（１８、２０）にＰＣＢプリプレグ材料またはポリイミド材料のいずれかの層を積層するステップと、
ＰＣＢコア材料またはポリイミド材料の前記層の各々に複数のビア（３０）を形成するステップと、
ＰＣＢコア材料またはポリイミド材料の前記層の前記複数のビア（３０）に金属相互接続（３８）を形成するステップと、をさらに含む、請求項１３乃至２０のいずれかに記載の方法。
【請求項２２】
前記第１の誘電体層（１４）および前記誘電体シート（２６）のスタックを貫通し延長する貫通ビア（３６）を形成するステップをさらに含み、
金属相互接続（３８）を形成するステップは、前記パッケージ構造（１０）を貫通し延長する金属相互接続（３８）を形成するステップを含み、
前記金属相互接続（３８）は、前記貫通ビア（３６）に形成され、前記パッケージ構造（１０）の前記外側表面（１８、２０）上へ出る、請求項１３乃至２１のいずれかに記載の方法。
【請求項２３】
少なくともその一部分に塗布された接着剤（２２）を有する第１の誘電体層（１４）と、
前記接着剤（２２）により前記第１の誘電体層（１４）に付着される１つまたは複数の半導体デバイス（１２）であって、前記１つまたは複数の半導体デバイス（１２）の各々の表面が前記第１の誘電体層（１４）に付着されるコンタクトパッドをその上に有する、１つまたは複数の半導体デバイス（１２）と、
前記１つまたは複数の半導体デバイス（１２）を埋め込むように、前記１つまたは複数の半導体デバイス（１２）の周りの前記第１の誘電体層（１４）に配置される誘電体封入材（２４）であって、前記１つまたは複数の半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋めるように、硬化の際に溶解し流れるように構成される１つまたは複数の硬化していないかまたは部分的に硬化した誘電体シート（２６）を含む誘電体封入材（２４）と、
前記１つまたは複数の半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記誘電体封入材（２４）の少なくとも一方に形成される複数のビア（３０）と、
前記１つまたは複数の半導体デバイス（１２）に対する全ての電気的および熱的相互接続を形成する前記複数のビア（３０）において、ならびにＰＯＬパッケージ構造（１０）において形成されるＰＯＬ相互接続と、
前記第１の誘電体層（１４）上に、および前記１つまたは複数の半導体デバイス（１２）の周りに配置される誘電体ウェブ（６２）であって、前記１つまたは複数の半導体デバイス（１２）を受け取るために、それに形成される開口（２８）を含む誘電体ウェブ（６２）と、
を含み、
前記第１の誘電体層（１４）は、前記１つまたは複数の誘電体シート（２６）の前記硬化の間に流れないように構成され、
前記誘電体ウェブ（６２）は、前記１つまたは複数の誘電体シート（２６）と比較して増加した剛性を有するように構築され、誘電体封入材（２４）を硬化させる処理を受ける際に、溶解しないかまたは流れない材料から構成される、パワーオーバーレイ（ＰＯＬ）パッケージ構造（１０）。
【請求項２４】
前記複数の誘電体シート（２６）は、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、請求項２３に記載のパワーオーバーレイ（ＰＯＬ）パッケージ構造（１０）。
【請求項２５】
前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置され、前記１つまたは複数の誘電体シート（２６）の前記硬化の間に流れないように構成される第２の誘電体層（１６）をさらに含み、前記誘電体封入材（２４）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記第２の誘電体層（１６）との間に配置される、請求項２３または２４に記載のパワーオーバーレイ（ＰＯＬ）パッケージ構造（１０）。
【請求項２６】
第１の誘電体層（１４）と、
前記第１の誘電体層（１４）に付着される少なくとも１つの半導体デバイス（１２）と、
前記少なくとも１つの半導体デバイス（１２）を埋め込むように、前記第１の誘電体層（１４）および前記少なくとも１つの半導体デバイス（１２）の周りに付着される１つまたは複数の誘電体シート（２６）と、
前記少なくとも１つの半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記１つまたは複数の誘電体シート（２６）の少なくとも１つに形成される複数のビア（３０）と、
前記少なくとも１つの半導体デバイス（１２）に対する電気的相互接続を形成するために、前記複数のビア（３０）に、およびパッケージ構造（１０）の１つまたは複数の外側に面する表面（１８、２０）上に形成される金属相互接続（３８）と、
を含み、
前記第１の誘電体層（１４）は、積層プロセスの間に流れない材料から構成され、
前記１つまたは複数の誘電体シート（２６）の各々は、前記積層プロセスで硬化する際に溶解し流れるように構成される硬化材料から構成され、そのようにして、前記１つまたは複数の誘電体シート（２６）は溶解し流れて、前記少なくとも１つの半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋め、
前記１つまたは複数の誘電体シート（２６）は、硬化していないか、または部分的に硬化した状態の、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、
パッケージ構造（１０）。
【請求項２７】
第１の誘電体層（１４）と、
前記第１の誘電体層（１４）に付着される少なくとも１つの半導体デバイス（１２）と、
前記少なくとも１つの半導体デバイス（１２）を埋め込むように、前記第１の誘電体層（１４）および前記少なくとも１つの半導体デバイス（１２）の周りに付着される１つまたは複数の誘電体シート（２６）と、
前記少なくとも１つの半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記１つまたは複数の誘電体シート（２６）の少なくとも１つに形成される複数のビア（３０）と、
前記少なくとも１つの半導体デバイス（１２）に対する電気的相互接続を形成するために、前記複数のビア（３０）に、およびパッケージ構造（１０）の１つまたは複数の外側に面する表面（１８、２０）上に形成される金属相互接続（３８）と、
多層パッケージ構造を形成するように、前記パッケージ構造（１０）の前記外側に面する表面（１８、２０）に付着される、ＰＣＢプリプレグ材料またはポリイミド材料のうちの１つの層と、
前記ＰＣＢプリプレグ材料またはポリイミド材料の前記層の各々を貫通し形成される複数のビア（３０）と、
前記ＰＣＢプリプレグ材料またはポリイミド材料の前記層の前記複数のビア（３０）に形成される金属相互接続（３８）と、
を含み、
前記第１の誘電体層（１４）は、積層プロセスの間に流れない材料から構成され、
前記１つまたは複数の誘電体シート（２６）の各々は、前記積層プロセスで硬化する際に溶解し流れるように構成される硬化材料から構成され、そのようにして、前記１つまたは複数の誘電体シート（２６）は溶解し流れて、前記少なくとも１つの半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋めるパッケージ構造（１０）。
【請求項２８】
少なくともその一部分に塗布された接着剤（２２）を有する第１の誘電体層（１４）と、
前記接着剤（２２）により前記第１の誘電体層（１４）に付着される１つまたは複数の半導体デバイス（１２）であって、前記１つまたは複数の半導体デバイス（１２）の各々の表面が前記第１の誘電体層（１４）に付着されるコンタクトパッドをその上に有する、１つまたは複数の半導体デバイス（１２）と、
前記１つまたは複数の半導体デバイス（１２）を埋め込むように、前記１つまたは複数の半導体デバイス（１２）の周りの前記第１の誘電体層（１４）に配置される誘電体封入材（２４）であって、前記１つまたは複数の半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋めるように、硬化の際に溶解し流れるように構成される１つまたは複数の硬化していないかまたは部分的に硬化した誘電体シート（２６）を含む誘電体封入材（２４）と、
前記１つまたは複数の半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記誘電体封入材（２４）の少なくとも一方に形成される複数のビア（３０）と、
前記１つまたは複数の半導体デバイス（１２）に対する全ての電気的および熱的相互接続を形成する前記複数のビア（３０）において、ならびにＰＯＬパッケージ構造（１０）において形成されるＰＯＬ相互接続と、
前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置され、前記１つまたは複数の誘電体シート（２６）の前記硬化の間に流れないように構成される第２の誘電体層（１６）と、
含み、
前記誘電体封入材（２４）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記第２の誘電体層（１６）との間に配置され、
前記第１の誘電体層（１４）は、前記１つまたは複数の誘電体シート（２６）の前記硬化の間に流れないように構成される、パワーオーバーレイ（ＰＯＬ）パッケージ構造（１０）。