【手続補正書】
【提出日】平成29年2月6日(2017.2.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【図１Ａ】本開示の第１の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１Ｂ】図１に示した半導体装置の構成例を表す平面図である。
【図２】図１Ａに示した記憶素子の記憶部の構成の一例を表す断面図である。
【図３】図２に示した記憶部の各層の構成の一例を表す断面図である。
【図４Ａ】図１Ａに示した半導体装置の製造方法における一工程を表す断面図である。
【図４Ｂ】図４Ａに続く一工程を表す断面図である。
【図４Ｃ】図４Ｂに続く一工程を表す断面図である。
【図４Ｄ】図４Ｃに続く一工程を表す断面図である。
【図４Ｅ】図４Ｄに続く一工程を表す断面図である。
【図４Ｆ】図４Ｅに続く一工程を表す断面図である。
【図４Ｇ】図４Ｆに続く一工程を表す断面図である。
【図５】本開示の第１の実施の形態に係る半導体装置の第１の変形例を表す平面図である。
【図６】本開示の第１の実施の形態に係る半導体装置の第２の変形例を表す断面図である。
【図７】本開示の第２の実施の形態に係る半導体装置の構成例を表す断面図である。
【図８Ａ】図７に示した半導体装置の製造方法における一工程を表す断面図である。
【図８Ｂ】図８Ａに続く一工程を表す断面図である。
【図９】本開示の第２の実施の形態に係る半導体装置の変形例を表す断面図である。
【図１０Ａ】図９に示した半導体装置の製造方法における一工程を表す断面図である。
【図１０Ｂ】図１０Ａに続く一工程を表す断面図である。
【図１０Ｃ】図１０Ｂに続く一工程を表す断面図である。
【図１０Ｄ】図１０Ｃに続く一工程を表す断面図である。
【図１０Ｅ】図１０Ｄに続く一工程を表す断面図である。
【図１０Ｆ】図１０Ｅに続く一工程を表す断面図である。
【図１０Ｇ】図１０Ｆに続く一工程を表す断面図である。
【図１１Ａ】本開示の第３の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１１Ｂ】図１１Ａに示した半導体装置の構成例を表す平面図である。
【図１２Ａ】本開示の第３の実施の形態に係る半導体装置の変形例を表す断面図である。
【図１２Ｂ】本開示の第３の実施の形態に係る半導体装置の他の変形例を表す断面図である。
【図１３】本開示の第４の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１４】本開示の第５の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１５Ａ】図１４に示した半導体装置の製造方法における一工程を表す断面図である。
【図１５Ｂ】図１５Ａに続く一工程を表す断面図である。
【図１５Ｃ】図１５Ｂに続く一工程を表す断面図である。
【図１５Ｄ】図１５Ｃに続く一工程を表す断面図である。
【図１５Ｅ】図１５Ｄに続く一工程を表す断面図である。
【図１５Ｆ】図１５Ｅに続く一工程を表す断面図である。
【図１５Ｇ】図１５Ｆに続く一工程を表す断面図である。
【図１５Ｈ】図１５Ｇに続く一工程を表す断面図である。
【図１６】本開示の第６の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１７Ａ】図１６に示した半導体装置の製造方法における一工程を表す断面図である。
【図１７Ｂ】図１７Ａに続く一工程を表す断面図である。
【図１７Ｃ】図１７Ｂに続く一工程を表す断面図である。
【図１７Ｄ】図１７Ｃに続く一工程を表す断面図である。
【図１７Ｅ】図１７Ｄに続く一工程を表す断面図である。
【図１７Ｆ】図１７Ｅに続く一工程を表す断面図である。
【図１７Ｇ】図１７Ｆに続く一工程を表す断面図である。
【図１７Ｈ】図１７Ｇに続く一工程を表す断面図である。
【図１８】本開示の第７の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１９】図１８に示した半導体装置の製造方法における一工程を表す断面図である。
【図２０】本開示の第７の実施の形態に係る半導体装置の変形例を表す断面図である。
【図２１】本開示の第７の実施の形態に係る半導体装置の他の変形例を表す断面図である。
【図２２】本開示の第８の実施の形態に係る半導体装置の構成例を表す断面図である。
【図２３Ａ】図２２に示した半導体装置の製造方法における一工程を表す断面図である。
【図２３Ｂ】図２３Ａに続く一工程を表す断面図である。
【図２３Ｃ】図２３Ｂに続く一工程を表す断面図である。
【図２３Ｄ】図２３Ｃに続く一工程を表す断面図である。
【図２３Ｅ】図２３Ｄに続く一工程を表す断面図である。
【図２３Ｆ】図２３Ｅに続く一工程を表す断面図である。
【図２４Ａ】本開示の第８の実施の形態に係る半導体装置の第１の変形例を表す平面図である。
【図２４Ｂ】図２４Ａに示した半導体装置の変形例を表す断面図である。
【図２４Ｃ】図２４Ａに示した半導体装置の変形例を表す他の断面図である。
【図２５】本開示の第８の実施の形態に係る半導体装置の第２の変形例を表す断面図である。
【図２６】本開示の第８の実施の形態に係る半導体装置の第３の変形例を表す断面図である。
【図２７】本開示の第８の実施の形態に係る半導体装置の第４の変形例を表す断面図である。
【図２８】本開示の第８の実施の形態に係る半導体装置の第５の変形例を表す断面図である。
【図２９】本開示の第９の実施の形態に係る半導体装置の構成例を表す断面図である。
【図３０Ａ】図２９に示した半導体装置の製造方法における一工程を表す断面図である。
【図３０Ｂ】図３０Ａに続く一工程を表す断面図である。
【図３１】本開示の第９の実施の形態に係る半導体装置の変形例を表す断面図である。
【図３２Ａ】本開示の半導体装置の第１の適用例を表す断面図である。
【図３２Ｂ】本開示の半導体装置の第２の適用例を表す断面図である。
【図３３】本開示の半導体装置の第１４の変形例を表す断面図である。
【図３４】本開示の半導体装置の第１５の変形例を表す断面図である。
【図３５】本開示の半導体装置の第１６の変形例を表す断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
多層配線形成部４０は、例えばトランジスタ２０に近いほうから順に積層された層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に配線４０Ａ，４０Ｂが設けられたものである。配線４０Ａ，４０Ｂは、いずれも金属層Ｍ１と金属層Ｍ２と金属層Ｍ３と金属層Ｍ４と金属層Ｍ５とが積層された構造を有する。ここで、金属層Ｍ１、金属層Ｍ２、金属層Ｍ３、金属層Ｍ４、金属層Ｍ５は、それぞれ、層間絶縁膜２７、層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に埋設されている。また、金属層Ｍ１と金属層Ｍ２とは、層間絶縁膜４１を貫通するビアＶ１により接続されている。同様に、金属層Ｍ２と金属層Ｍ３とは層間絶縁膜４２を貫通するビアＶ２により接続されている。金属層Ｍ３と金属層Ｍ４とは層間絶縁膜４３を貫通するビアＶ３により接続され
ている。金属層Ｍ４と金属層Ｍ５とは層間絶縁膜４４を貫通するビアＶ４により接続されている。上述したように、配線４０Ａは、その金属層Ｍ１と接する接続層２８Ｃを介してソース領域である拡散層２２に接続されている。また、配線層４０Ｂにおける金属層Ｍ１は、コンタクトプラグＰ２の下端と接している。なお、図１Ａに示した多層配線形成部４０の構成は一例であり、これに限定されるものではない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
続いて、図４Ｅに示したように、絶縁膜６１および絶縁膜６２ならびに半導体基板１０のうち、分離領域Ｒ２を占める部分の一部を選択的にエッチングすることで、開口１０Ｋを形成する。そののち、図４Ｆに示したように、絶縁膜６１および絶縁膜６２に覆われた半導体基板１０を覆い、かつ、開口１０Ｋをも埋めるように絶縁膜６３を形成し、その上面をＣＭＰ法などにより平坦化する。これにより、開口１０Ｋを通じて素子分離層１１と絶縁膜６３の一部とが連結する部分が形成される。さらに、図４Ｇに示したように、分離領域Ｒ２における素子分離層１１と絶縁膜６３とが連結した部分に、選択線ＳＬまたは配線４０Ｂの金属層Ｍ１に達するスルーホールＫ１，Ｋ２を形成する。スルーホールＫ１，Ｋ２の開口面積は任意に設定可能である。こののち、スルーホールＫ１，Ｋ２を埋め込むように、上述した材料からなるコンタクトプラグＰ１，Ｐ２を形成する。次いで図１Ａに示したように、コンタクトプラグＰ１，Ｐ２の上端をそれぞれ覆うように導電層３１，３４を形成する。導電層３１の上に記憶部３２と導電層３３とを形成し、導電層３４の上に導電層３５を形成し、最後に導電層３３および導電層３５の双方の上面と接するように共通の導電層３６を形成することで記憶素子３０が形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
［半導体装置２の製造方法］
図８Ａ，８Ｂは半導体装置２の製造方法の一部を工程順に表したものである。まず、図８Ａに示したように、例えば単結晶シリコンなどからなる半導体層１０Ｓ１および半導体層１０Ｓ２の間に埋め込み酸化膜ＢＯＸが挿入されてなる半導体基板１２Ｚを用意する。次に図８Ｂに示したように、分離領域Ｒ２における半導体基板１２Ｚの主面１０Ａ近傍に、例えばＳＴＩにより素子分離層１１を形成する。ここでは、分離領域Ｒ２における半導体層１０Ｓ１および埋め込み酸化膜ＢＯＸを除去し、半導体層１０Ｓ２に達するまで（例えば２０ｎｍ〜３００ｎｍの深さまで）掘り下げて溝を形成したのち、所定の材料でその溝を埋め戻すようにする。そののち、必要に応じて、半導体層１０Ｓ２に対しイオン注入を行い、半導体層１０Ｓ２のうち埋め込み酸化膜ＢＯＸと隣接する界面近傍に、不純物濃度の高いグランド・プレーン（Ｇｌａｎｄ  Ｐｌａｎｅ）層を設けるようにしてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
続いて、図１０Ｅに示したように半導体基板１２Ａを全面的に覆う絶縁膜６３を形成したのち、図１０Ｆに示したように、分離領域Ｒ２における絶縁膜６３、埋め込み酸化膜ＢＯＸ、素子分離層１１、層間絶縁膜２６および層間絶縁膜２７を貫き、選択線ＳＬまたは配線４０Ｂの金属層Ｍ１に達するスルーホールＫ１，Ｋ２を形成する。スルーホールＫ１，Ｋ２の開口面積は任意に設定可能である。こののち、スルーホールＫ１，Ｋ２を埋め込むように、上述した材料からなるコンタクトプラグＰ１，Ｐ２を形成する（図１０Ｇ）。こののち、第１の実施の形態の半導体装置１と同様にして記憶素子３０する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
以上により、半導体装置２Ａが完成する。このような半導体装置２Ａであっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
素子形成層８０は、接続層８３Ｓ，８３Ｄが絶縁層８４に埋設された第１の層と、トランジスタ８０Ａが絶縁層８５に埋設された第２の層とを有する（図１１Ａ）。トランジスタ８０Ａは、記憶素子３０の選択用トランジスタであり、例えば、Ｓｉ（シリコン）よりなるフィン８１と、ゲート配線８２Ｇ，ソース配線８２Ｓおよびドレイン配線８２Ｄとを有するフィン電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）である。Ｆｉｎ−ＦＥＴを用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。ゲート配線８２Ｇは、記憶素子３０のワード線ＷＬを兼ねている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
最後に記憶素子３０を形成するなどして半導体装置６が完成する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
そこで、この表面リーク電流を防止するため、以下のようにして裏面１０ＢにおいてＰウェル１０Ｓ２ＰとＮウェル１０Ｓ２Ｎとを隔てる絶縁膜６３の凸部６３Ｔを設ける。まず、図２３Ｃに示したように、半導体基板１０の裏面１０Ｂを覆うように絶縁膜６１と絶縁膜６２とを順に形成する。そののち、図２３Ｄに示したように、絶縁膜６１および絶縁膜６２ならびに半導体基板１０のうち分離領域Ｒ２を占める部分の一部を選択的にエッチングすることで、開口１０Ｋを形成する。さらに、図２３Ｅに示したように、絶縁膜６１および絶縁膜６２に覆われた半導体基板１０を覆い、かつ、開口１０Ｋをも埋めるように絶縁膜６３を形成し、その上面６３ＳをＣＭＰ法などにより平坦化する。これにより、開口１０Ｋを通じて素子分離層１１と絶縁膜６３の凸部６３Ｔとが連結する部分が形成される。さらに、図２３Ｆに示したように、分離領域Ｒ２における素子分離層１１と絶縁膜６３とが連結した部分に、選択線ＳＬまたは配線４０Ｂの金属層Ｍ１に達するスルーホールＫ１，Ｋ２を形成する。スルーホールＫ１，Ｋ２の開口面積は任意に設定可能である。こののち、スルーホールＫ１，Ｋ２を埋め込むように、上述した材料からなるコンタクトプラグＰ１，Ｐ２を形成する。次いで図２２に示したように、コンタクトプラグＰ１，Ｐ２の上端をそれぞれ覆うように導電層３１，３４を形成する。導電層３１の上に記憶部３２と導電層３３とを形成し、導電層３４の上に導電層３５を形成し、最後に導電層３３および導電層３５の双方の上面と接するように共通の導電層３６を形成することで記憶素子３０が形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
絶縁膜６１Ｎは、例えばマイナス側のフラットバンドを有するＨｉｇｈ−Ｋ（高誘電率）材料からなり、具体的にはＹ2Ｏ3，Ｌａ2Ｏ3，ＧｅＯ2，Ｌｕ2Ｏ3またはＳｒＯなどの酸化物もしくは酸窒化物が挙げられる。絶縁膜６１Ｎは、例えば半導体層１０Ｓ２であるＮウェル１０Ｓ２Ｎを構成するシリコンのエネルギーバンドを下方にシフトさせ、伝導帯付近での自由電子のトラップを制限するように機能するバンド構造変調膜である。一方、絶縁膜６１Ｐは、例えばプラス側のフラットバンドを有するＨｉｇｈ−Ｋ（高誘電率）材料からなり、具体的には、Ａｌ2Ｏ3，ＨｆＯ2，ＴｉＯ2，ＺｒＯ2もしくはＭｇＯなどのＡｌ，Ｈｆ，Ｔｉ，ＺｒもしくはＭｇなどを含有する酸化物または酸窒化物が挙げられる。絶縁膜６１Ｐは、例えば半導体層１０Ｓ２であるＰウェル１０Ｓ２Ｐを構成するシリコンのエネルギーバンドを上方にシフトさせ、価電子帯付近での自由電子のトラップを制限するように機能するバンド構造変調膜である。