【手続補正書】
【提出日】平成29年2月14日(2017.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている
半導体装置。
【請求項２】
前記第１の半導体基板と前記第２の半導体基板は、それぞれに配線層が形成された後で、貼り合わされることで、前記第１の半導体基板と前記第２の半導体基板の積層構造が構成されている
請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板の配線層とを電気的に接続する第３貫通電極と
をさらに備える
請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
請求項３に記載の半導体装置。
【請求項５】
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
請求項３に記載の半導体装置。
【請求項６】
前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線と
をさらに備える
請求項２に記載の半導体装置。
【請求項７】
前記第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板の配線層とを電気的に接続する貫通電極と、
前記貫通電極と前記電極部とを電気的に接続する再配線と
をさらに備え、
前記第１の半導体基板の配線層と、前記第２の半導体基板の配線層は、配線層どうしの金属結合により接続されている
請求項２に記載の半導体装置。
【請求項８】
前記再配線と同一層に、いずれの配線層とも電気的に接続されていないダミー配線をさらに備える
請求項７に記載の半導体装置。
【請求項９】
前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する再配線と、
前記再配線と前記接続用配線とを接続する接続用導体と
をさらに備える
請求項２に記載の半導体装置。
【請求項１０】
前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第３貫通電極と
をさらに備える
請求項２に記載の半導体装置。
【請求項１１】
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
請求項１０に記載の半導体装置。
【請求項１２】
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
請求項１０に記載の半導体装置。
【請求項１３】
前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極と、
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第２貫通電極と
をさらに備える
請求項２に記載の半導体装置。
【請求項１４】
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する貫通電極をさらに備え、
前記第１の半導体基板の配線層と、前記第２の半導体基板の配線層は、配線層どうしの金属結合により接続されている
請求項２に記載の半導体装置。
【請求項１５】
前記第１の半導体基板と前記第２の半導体基板は、配線層どうしが向き合うようにして貼り合わされている
請求項１に記載の半導体装置。
【請求項１６】
前記第１の半導体基板と前記第２の半導体基板は、前記第１の半導体基板の配線層側と、前記第２の半導体基板の配線層側と反対の面が向き合うようにして貼り合わされている
請求項１に記載の半導体装置。
【請求項１７】
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板から前記電極部へ前記画素信号を伝達する再配線とを備える
請求項１に記載の半導体装置。
【請求項１８】
前記電極部は、前記再配線の上に形成されたランド部上に搭載されている
請求項１７に記載の半導体装置。
【請求項１９】
前記再配線の外側に、前記電極部の材料との反応を抑制するバリアメタル膜が形成されている
請求項１７に記載の半導体装置。
【請求項２０】
前記再配線の少なくとも一部は、前記第２の半導体基板に掘り込まれて形成されている
請求項１７に記載の半導体装置。
【請求項２１】
前記第１の半導体基板と前記第２の半導体基板の間に、配線層が形成された第３の半導体基板が挿入され、３層の半導体基板で構成されている
請求項１に記載の半導体装置。
【請求項２２】
前記第３の半導体基板に形成されている配線層が、前記第１の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
請求項２１に記載の半導体装置。
【請求項２３】
前記第３の半導体基板に形成されている配線層が、前記第２の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
請求項２１に記載の半導体装置。
【請求項２４】
第１配線層が形成された第１の半導体基板と、第２配線層が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
前記第１配線層及び前記第２配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
【請求項２５】
第１配線層が形成された第１の半導体基板に対して、前記第１の半導体基板の前記第１配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成し、
第２配線層が形成された第２の半導体基板に対して、前記第２の半導体基板を貫通する貫通電極を形成し、
前記カラーフィルタ及びオンチップレンズが形成された前記第１の半導体基板と、前記貫通電極が形成された前記第２の半導体基板とを、配線層どうしが向き合うようにして貼り合わせる
半導体装置の製造方法。
【請求項２６】
光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている半導体装置
を備える電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成
２．固体撮像装置の第１の基本構造例
３．固体撮像装置の第１乃至９の変形構造例
４．固体撮像装置の第２の基本構造例
５．第２の基本構造の製造方法
６．第１の基本構造の製造方法
７．第１０の変形例
８．第１０の変形例の製造方法
９．３層の積層基板の構成例
１０．電子機器への適用例
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、画素３２は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
カラム信号処理回路３５は、画素３２の列ごとに配置されており、１行分の画素３２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０４４９
【補正方法】変更
【補正の内容】
【０４４９】
次に、図１１２Bに示されるように、シリコン基板７０５の埋め込み材料膜７１０側に、仮接合基板７１１が貼り合わされた後、図１１２Cに示されるように、基板全体が反転される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０５４１
【補正方法】変更
【補正の内容】
【０５４１】
なお、本開示は以下のような構成も取ることができる。
（１）
光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている
半導体装置。
（２）
前記第１の半導体基板と前記第２の半導体基板は、それぞれに配線層が形成された後で、貼り合わされることで、前記第１の半導体基板と前記第２の半導体基板の積層構造が構成されている
前記（１）に記載の半導体装置。
（３）
前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板の配線層とを電気的に接続する第３貫通電極と
をさらに備える
前記（２）に記載の半導体装置。
（４）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
前記（３）に記載の半導体装置。
（５）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
前記（３）に記載の半導体装置。
（６）
前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線と
をさらに備える
前記（２）に記載の半導体装置。
（７）
前記第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板の配線層とを電気的に接続する貫通電極と、
前記貫通電極と前記電極部とを電気的に接続する再配線と
をさらに備え、
前記第１の半導体基板の配線層と、前記第２の半導体基板の配線層は、配線層どうしの金属結合により接続されている
前記（２）に記載の半導体装置。
（８）
前記再配線と同一層に、いずれの配線層とも電気的に接続されていないダミー配線をさらに備える
前記（７）に記載の半導体装置。
（９）
前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する再配線と、
前記再配線と前記接続用配線とを接続する接続用導体と
をさらに備える
前記（２）に記載の半導体装置。
（１０）
前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第３貫通電極と
をさらに備える
前記（２）に記載の半導体装置。
（１１）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
前記（１０）に記載の半導体装置。
（１２）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
前記（１０）に記載の半導体装置。
（１３）
前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極と、
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第２貫通電極と
をさらに備える
前記（２）に記載の半導体装置。
（１４）
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する貫通電極をさらに備え、
前記第１の半導体基板の配線層と、前記第２の半導体基板の配線層は、配線層どうしの金属結合により接続されている
前記（２）に記載の半導体装置。
（１５）
前記第１の半導体基板と前記第２の半導体基板は、配線層どうしが向き合うようにして貼り合わされている
前記（１）に記載の半導体装置。
（１６）
前記第１の半導体基板と前記第２の半導体基板は、前記第１の半導体基板の配線層側と、前記第２の半導体基板の配線層側と反対の面が向き合うようにして貼り合わされている
前記（１）に記載の半導体装置。
（１７）
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板から前記電極部へ前記画素信号を伝達する再配線とを備える
前記（１）に記載の半導体装置。
（１８）
前記電極部は、前記再配線の上に形成されたランド部上に搭載されている
前記（１７）に記載の半導体装置。
（１９）
前記再配線の外側に、前記電極部の材料との反応を抑制するバリアメタル膜が形成されている
前記（１７）または（１８）に記載の半導体装置。
（２０）
前記再配線の少なくとも一部は、前記第２の半導体基板に掘り込まれて形成されている
前記（１７）乃至（１９）のいずれかに記載の半導体装置。
（２１）
前記第１の半導体基板と前記第２の半導体基板の間に、配線層が形成された第３の半導体基板が挿入され、３層の半導体基板で構成されている
前記（１）に記載の半導体装置。
（２２）
前記第３の半導体基板に形成されている配線層が、前記第１の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
前記（２１）に記載の半導体装置。
（２３）
前記第３の半導体基板に形成されている配線層が、前記第２の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
前記（２１）に記載の半導体装置。
（２４）
第１配線層が形成された第１の半導体基板と、第２配線層が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
前記第１配線層及び前記第２配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
（２５）
第１配線層が形成された第１の半導体基板に対して、前記第１の半導体基板の前記第１配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成し、
第２配線層が形成された第２の半導体基板に対して、前記第２の半導体基板を貫通する貫通電極を形成し、
前記カラーフィルタ及びオンチップレンズが形成された前記第１の半導体基板と、前記貫通電極が形成された前記第２の半導体基板とを、配線層どうしが向き合うようにして貼り合わせる
半導体装置の製造方法。
（２６）
光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている半導体装置  を備える電子機器。