【手続補正書】
【提出日】平成29年2月15日(2017.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列状に配置され、光電変換に基づく信号とリセット状態に基づく信号とを出力する複数の画素と、
前記画素が出力する信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号を生成するラッチ制御部と、
前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第１のビット記憶部と、
前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第２のビット記憶部とを有し、
前記複数の第１のビット記憶部は、前記比較器が前記画素のリセット状態に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記比較器が前記画素の光電変換に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記ラッチ制御部から、前記複数の第１のビット記憶部の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第１のビット記憶部の他の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、
前記カウンタから、前記一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長く、
前記ラッチ制御部から、前記複数の第２のビット記憶部の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第２のビット記憶部の他の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、
前記カウンタから、前記一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長いことを特徴とする固体撮像装置。
【請求項２】
前記複数の第１のビット記憶部を有する第１の記憶部と、前記複数の第２のビット記憶部を有する第２の記憶部とを有し、
前記比較器に対して、前記第１の記憶部と前記第２の記憶部の一方の記憶部よりも離れた位置であって、前記比較器に対して、前記第１の記憶部と前記第２の記憶部の他方の記憶部よりも近い位置に、前記ラッチ制御部が配置されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数の第１のビット記憶部を有する第１の記憶部と、前記複数の第２のビット記憶部を有する第２の記憶部とを有し、
前記ラッチ制御部は、前記第１の記憶部と前記第２の記憶部との一方と前記比較器との間に配置されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
行列状に配置され、光電変換に基づく信号とリセット状態に基づく信号とを出力する複数の画素と、
前記画素が出力する信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第１のビット記憶部と、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第２のビット記憶部とを有し、
前記複数の第１のビット記憶部は、前記比較器が前記画素のリセット状態に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記比較器が前記画素の光電変換に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記複数の第１のビット記憶部に入力される前記書き込み制御信号は、一部の第１のビット記憶部の方が他の一部の第１のビット記憶部よりも遅延時間が長く、
前記複数の第１のビット記憶部に入力される前記カウンタ信号は、前記一部の第１のビット記憶部の方が前記他の一部の第１のビット記憶部よりも遅延時間が長く、
前記複数の第２のビット記憶部に入力される前記書き込み制御信号は、一部の第２のビット記憶部の方が他の一部の第２のビット記憶部よりも遅延時間が長く、
前記複数の第２のビット記憶部に入力される前記カウンタ信号は、前記一部の第２のビット記憶部の方が前記他の一部の第２のビット記憶部よりも遅延時間が長いことを特徴とする固体撮像装置。
【請求項５】
さらに、前記画素の列毎に設けられ、前記画素の信号を読み出して保持する複数の読み出し回路を有し、
前記比較器、前記複数の第１のビット記憶部、前記複数の第２のビット記憶部は、前記画素の列毎に設けられ、
前記比較器は、前記読み出し回路の出力信号と前記参照信号とを比較することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記カウンタ信号の遅延時間の大きさの順番及び前記書き込み制御信号の遅延時間の大きさの順番は、最下位ビットから最上位ビットに向けて遅延時間が大きくなる順番であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記カウンタ信号の遅延時間の大きさの順番及び前記書き込み制御信号の遅延時間の大きさの順番は、最上位ビットから最下位ビットに向けて遅延時間が大きくなる順番であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項８】
前記複数の第２のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間は、それぞれ、前記複数の第１のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間より長い、又は、前記複数の第１のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間は、それぞれ、前記複数の第２のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間より長いことを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記カウンタ信号及び前記書き込み制御信号は、前記複数の第１のビット記憶部を有する第１の記憶部と前記複数の第２のビット記憶部を有する第２の記憶部との間で分岐することを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記複数の第１のビット記憶部は１列の画素に対して、複数列に配置され、前記複数の第２のビット記憶部は１列の画素に対して、複数列に配置されることを特徴とする請求項１〜９のいずれか１項に記載の固体撮像装置。
【請求項１１】
行列状に配置され、光電変換に基づく信号とリセット状態に基づく信号とを出力する複数の画素と、
前記画素が出力する信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号を生成するラッチ制御部と、
前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第１のビット記憶部を有する第１の記憶部と、
前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第２のビット記憶部を有する第２の記憶部と、
前記書き込み制御信号を出力するための制御部とを有し、
前記複数の第１のビット記憶部は、前記比較器が前記画素のリセット状態に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記比較器が前記画素の光電変換に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記第１の記憶部と前記第２の記憶部の一方の記憶部は、他方の記憶部よりも前記ラッチ制御部に近接し、
前記一方の記憶部と、前記ラッチ制御部との間に、前記カウンタの出力線が配置されていることを特徴とする固体撮像装置。
【請求項１２】
前記ラッチ制御部から、前記複数の第１のビット記憶部の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第１のビット記憶部の他の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、
前記カウンタから、前記一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長く、
前記ラッチ制御部から、前記複数の第２のビット記憶部の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第２のビット記憶部の他の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、
前記カウンタから、前記一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長いことを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
さらに、前記画素の列毎に設けられ、前記画素の信号を読み出して保持する複数の読み出し回路を有し、
前記比較器、前記複数の第１のビット記憶部、前記複数の第２のビット記憶部及び前記ラッチ制御部は、前記画素の列毎に設けられ、
前記比較器は、前記読み出し回路の出力信号と前記参照信号とを比較することを特徴とする請求項１１又は１２に記載の固体撮像装置。
【請求項１４】
前記複数の第１のビット記憶部は１列の画素に対して、複数列に配置され、前記複数の第２のビット記憶部は１列の画素に対して、複数列に配置されることを特徴とする請求項１１〜１３のいずれか１項に記載の固体撮像装置。
【請求項１５】
行列状に配置され、光電変換に基づく信号とリセット状態に基づく信号とを出力する複数の画素と、
前記画素が出力する信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号を生成するラッチ制御部と、
前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第１のビット記憶部を有する第１の記憶部と、
前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第２のビット記憶部を有する第２の記憶部とを有し、
前記複数の第１のビット記憶部は、前記比較器が前記画素のリセット状態に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記比較器が前記画素の光電変換に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、
前記比較器に対して、前記第１の記憶部と前記第２の記憶部の一方の記憶部よりも離れた位置であって、前記比較器に対して、前記第１の記憶部と前記第２の記憶部の他方の記憶部よりも近い位置に、前記ラッチ制御部が配置されていることを特徴とする固体撮像装置。
【請求項１６】
前記ラッチ制御部から、前記複数の第１のビット記憶部の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第１のビット記憶部の他の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、
前記カウンタから、前記一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長く、
前記ラッチ制御部から、前記複数の第２のビット記憶部の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第２のビット記憶部の他の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、
前記カウンタから、前記一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長いことを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
さらに、前記画素の列毎に設けられ、前記画素の信号を読み出して保持する複数の読み出し回路を有し、
前記比較器、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部は、前記画素の列毎に設けられ、
前記比較器は、前記読み出し回路の出力信号と前記参照信号とを比較することを特徴とする請求項１５又は１６に記載の固体撮像装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置が出力する信号を用いて画像データを生成する信号処理部と
を有することを特徴とする撮像システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の固体撮像装置は、行列状に配置され、光電変換に基づく信号とリセット状態に基づく信号とを出力する複数の画素と、前記画素が出力する信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、複数ビットのカウンタ信号を出力するカウンタと、前記比較器の比較結果に基づく書き込み制御信号を生成するラッチ制御部と、前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第１のビット記憶部と、前記書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持する複数の第２のビット記憶部とを有し、前記複数の第１のビット記憶部は、前記比較器が前記画素のリセット状態に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、前記複数の第２のビット記憶部は、前記比較器が前記画素の光電変換に基づく信号と前記参照信号とを比較した場合の前記カウンタ信号を保持し、前記ラッチ制御部から、前記複数の第１のビット記憶部の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第１のビット記憶部の他の一部の第１のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、前記カウンタから、前記一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第１のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長く、前記ラッチ制御部から、前記複数の第２のビット記憶部の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路が、前記ラッチ制御部から、前記複数の第２のビット記憶部の他の一部の第２のビット記憶部に、前記書き込み制御信号を伝送する伝送経路よりも長く、前記カウンタから、前記一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路が、前記カウンタから、前記他の一部の第２のビット記憶部に、前記カウンタ信号を伝送する伝送経路よりも長いことを特徴とする。