(57)【要約】垂直ゲートオールアラウンド標準セル用のレイアウトを生成するためのシステム及び方法を説明する。金属ゲートは、シリコン基板上に形成された２つの垂直ナノワイヤシートの全周に亘って配置される。ゲートコンタクトは、２つの垂直ナノワイヤシートの間の金属ゲート上に形成される。ゲートエクステンション金属（ＧＥＭ）は、少なくともゲートコンタクトの金属ゲートの上方に配置される。ゲート用ビアは、ゲート接続をルーティングするのに使用されるローカル相互接続層を利用可能なＧＥＭ上の位置に形成される。ローカルルート及び電源接続を接続するために、ローカル金属層が配置される。【選択図】図１４
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【特許請求の範囲】
【請求項１】
標準セルレイアウトを生成する半導体デバイスの製造方法であって、
シリコン基板に複数の垂直ナノワイヤシートを形成することと、
前記複数の垂直ナノワイヤシートの周囲に金属ゲートを配置することと、
前記複数の垂直ナノワイヤシートのうち２つの垂直ナノワイヤシート間の前記金属ゲートにゲートコンタクトを形成することと、
前記ゲートコンタクトの前記金属ゲートの上方にゲートエクステンション金属（ＧＥＭ）を配置することと、
ゲート接続をルーティングするのに使用されるローカル相互接続層を利用可能なＧＥＭ上の位置にゲート用ビア（ＶＧＥＭ）を形成することと、を含む、
半導体デバイスの製造方法。
【請求項２】
前記ＧＥＭは、前記ローカル相互接続層と前記金属ゲートとの間の接続が、対応するデバイスの長さに沿って生じることを可能にする、
請求項１の半導体デバイスの製造方法。
【請求項３】
前記２つの垂直ナノワイヤシートのうち第１垂直ナノワイヤシートを使用してｐチャネルデバイスを生成し、前記２つの垂直ナノワイヤシートのうち第２垂直ナノワイヤシートを使用してｎチャネルデバイスを生成する、
請求項１の半導体デバイスの製造方法。
【請求項４】
前記ゲート接続をルーティングするのに使用されるローカル相互接続層は、ローカル金属０層である、
請求項１の半導体デバイスの製造方法。
【請求項５】
前記２つの垂直ナノワイヤシートに２つの金属コンタクトを形成して、ソース領域及びドレイン領域を生成することをさらに含み、
前記ＧＥＭ及び前記ＶＧＥＭの各々は、前記２つの金属コンタクトに接続しない、
請求項１の半導体デバイスの製造方法。
【請求項６】
前記ソース領域及び前記ドレイン領域の各々は、少なくともチタンシリサイドコンタクトを使用して、金属０層を含むローカル相互接続を接続する、
請求項５の半導体デバイスの製造方法。
【請求項７】
１つ以上のチタンシリサイドコンタクト及び前記２つの垂直ナノワイヤシート上の金属コンタクトにゲートエクステンション金属（ＧＥＭ）を配置することをさらに含む、
請求項６の半導体デバイスの製造方法。
【請求項８】
前記標準セル内のローカルルートと電源接続とを接続するローカル金属層を配置することをさらに含む、
請求項５の半導体デバイスの製造方法。
【請求項９】
半導体構造であって、
シリコン基板上の複数の垂直ナノワイヤシートと、
前記複数の垂直ナノワイヤシートの周囲に配置された金属ゲートと、
前記複数の垂直ナノワイヤシートのうち２つの垂直ナノワイヤシート間の前記金属ゲートに形成されるゲートコンタクトと、
前記ゲートコンタクトの前記金属ゲートの上方に配置されたゲートエクステンション金属（ＧＥＭ）と、
ゲート接続をルーティングするのに使用されるローカル相互接続層を利用可能なＧＥＭ上の位置に形成されたゲート用ビア（ＶＧＥＭ）と、を備える、
半導体構造。
【請求項１０】
前記ＧＥＭは、前記ローカル相互接続層と前記金属ゲートとの間の接続が、対応するデバイスの長さに沿って生じることを可能にする、
請求項９の半導体構造。
【請求項１１】
前記２つの垂直ナノワイヤシートのうち第１垂直ナノワイヤシートを使用してｐチャネルデバイスを生成し、前記２つの垂直ナノワイヤシートのうち第２垂直ナノワイヤシートを使用してｎチャネルデバイスを生成する、
請求項９の半導体構造。
【請求項１２】
前記ゲート接続をルーティングするのに使用されるローカル相互接続層は、ローカル金属０層である、
請求項９の半導体構造。
【請求項１３】
ソース領域及びドレイン領域を生成するために、前記２つの垂直ナノワイヤシートに形成された２つの金属コンタクトを備え、
前記ＧＥＭ及び前記ＶＧＥＭの各々は、前記２つの金属コンタクトに接続しない、
請求項９の半導体構造。
【請求項１４】
前記ソース領域及び前記ドレイン領域の各々は、少なくともチタンシリサイドコンタクトを使用して、金属０層を含むローカル相互接続を接続する、
請求項１３の半導体構造。
【請求項１５】
半導体製造プロセスを実行するためのプログラム命令を記憶するコンピュータ可読記憶媒体であって、前記プログラム命令は、プロセッサによって実行されると、
シリコン基板に複数の垂直ナノワイヤシートを形成することと、
前記複数の垂直ナノワイヤシートの周囲に金属ゲートを配置することと、
前記複数の垂直ナノワイヤシートのうち２つの垂直ナノワイヤシート間の前記金属ゲートにゲートコンタクトを形成することと、
前記ゲートコンタクトの前記金属ゲートの上方にゲートエクステンション金属（ＧＥＭ）を配置することと、
ゲート接続をルーティングするのに使用されるローカル相互接続層を利用可能なＧＥＭ上の位置にゲート用ビア（ＶＧＥＭ）を形成することと、
を前記プロセッサに実行させる、
コンピュータ可読記憶媒体。
【請求項１６】
前記ＧＥＭは、前記ローカル相互接続層と前記金属ゲートとの間の接続が、対応するデバイスの長さに沿って生じることを可能にする、
請求項１５のコンピュータ可読記憶媒体。
【請求項１７】
前記２つの垂直ナノワイヤシートのうち第１垂直ナノワイヤシートを使用してｐチャネルデバイスを生成し、前記２つの垂直ナノワイヤシートのうち第２垂直ナノワイヤシートを使用してｎチャネルデバイスを生成する、
請求項１５のコンピュータ可読記憶媒体。
【請求項１８】
前記プログラム命令は、ソース領域及びドレイン領域を作成するために、前記２つの垂直ナノワイヤシートに２つの金属コンタクトを形成して、ソース領域及びドレイン領域を生成することを前記プロセッサに実行させ、
前記ＧＥＭ及び前記ＶＧＥＭの各々は、前記２つの金属コンタクトに接続しない、
請求項１５のコンピュータ可読記憶媒体。
【請求項１９】
前記ソース領域及び前記ドレイン領域の各々は、少なくともチタンシリサイドコンタクトを使用して、金属０層を含むローカル相互接続を接続する、
請求項１８のコンピュータ可読記憶媒体。
【請求項２０】
前記プログラム命令は、１つ以上のチタンシリサイドコンタクト及び前記２つの垂直ナノワイヤシート上の金属コンタクトにゲートエクステンション金属（ＧＥＭ）を配置することを前記プロセッサに実行させる、
請求項１９のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【背景技術】
【０００１】
（関連技術の説明）
半導体製造プロセスが進歩し、オンダイ幾何学的寸法が減少するにつれて、半導体チップは、より少ないスペースでより多くの機能及び性能を提供する。多くの進歩がなされてきたが、潜在的な利益を制限する処理及び集積回路設計における現代の技術では、設計上の問題が依然として発生する。例えば、容量結合、エレクトロマイグレーション、リーク電流及びプロセス歩留まりは、デバイスの配置及び半導体チップのダイ全体に亘る信号のルーティングに影響を与える問題の一部である。さらに、トランジスタの寸法が減少するにつれて、短チャネル効果が増加する。リーク電流以外の短チャネル効果の他の例は、ラッチアップ効果、ドレイン誘起障壁低下（ＤＩＢＬ）、パンチスルー、性能の温度依存、衝突イオン化、シリコン基板に対する寄生容量、及び、ソースドレイン領域に使用されるウェルに対する寄生容量である。したがって、これらの問題は、設計の完了を遅らせ、市販されるまでの時間に影響を及ぼす可能性がある。
【０００２】
半導体チップの設計サイクルを短縮するために、手動のフルカスタム設計を可能な限り自動化する。設計者は、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の高レベル記述言語で機能ユニット又は複合ゲートの記述を提供する。合成ツールは論理記述を受信し、論理ネットリストを提供する。論理ネットリストは、物理的なレイアウトを提供するために、配置配線（ＰＮＲ）ツールによって使用される。配置配線ツールは、セルレイアウトライブラリを使用して物理的なレイアウトを提供する。
【０００３】
セルレイアウトライブラリは、半導体チップによって使用される様々な機能を提供するための複数の標準セルレイアウトを含む。場合によっては、標準セルレイアウトは、手動で生成される。したがって、新たな標準セルレイアウトや変更される元の標準セルレイアウトの各々は、手動で生成される。他の場合には、配置配線ツールで使用されるルールを調整して、セルの生成を自動化することができる。しかし、自動化されたプロセスは、性能、消費電力、シグナルインテグリティ、プロセス歩留まり、内部クロス結合接続（internal cross coupled connections）を含むローカル及び外部の信号ルーティング、他のセルと一致するセルの高さ及び幅の寸法、ピンアクセス、電源レールの設計等に向けられた各ルールを満たさないことがある。したがって、設計者は、これらのセルを手動で生成して、複数の特性に対してより良い結果を得るか、又は、配置配線ツールのルールを書き換える。
【０００４】
配置配線ツールを使用してレイアウトを自動化しようとする上記のプロセスは、非平面デバイス（トランジスタ）が使用される場合により複雑になる。非平面トランジスタは、短チャネル効果を低減するために、半導体処理において最近開発されたものである。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非平面トランジスタの例である。レイアウトツール及びルールは、比較的最近の非平面デバイスではなく、平面デバイス用に設定されている。
【０００５】
上記に鑑みて、垂直ゲートオールアラウンド標準セル用のレイアウトを生成するための効率的な方法及びシステムが望まれている。
【０００６】
本明細書に記載される方法及びメカニズムの利点は、添付の図面と併せて以下の説明を参照することによって、より良く理解することができる。
【図面の簡単な説明】
【０００７】
【図１】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの平面図の一般化された図である。
【図２】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図３】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図４】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図５】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図６】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図７】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図８】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図９】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図１０】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図１１】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図１２】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図１３】製造される垂直ゲートオールアラウンド標準セル用のレイアウトの別の平面図の一般化された図である。
【図１４】製造される垂直ゲートオールアラウンドデバイス用の半導体構造の断面図の一般化された図である。
【図１５】垂直ゲートオールアラウンド標準セル用レイアウトを生成する方法の一般化された図である。
【発明を実施するための形態】
【０００８】
本発明は、様々な変更及び代替形態を受け入れることができるが、特定の実施形態を例として図面に示し、本明細書で詳細に説明する。しかしながら、図面及びその詳細な説明は、本発明を開示された特定の形態に限定することを意図するものではなく、逆に、本発明は、本発明は、添付の特許請求の範囲によって定義される本発明の範囲内にある全ての変更、均等物及び代替物を包含するものであることを理解されたい。
【０００９】
以下の説明では、本明細書に提示される方法及びメカニズムの十分な理解を提供するために、多くの具体的な詳細が示されている。しかしながら、当業者は、様々な実施形態がこれらの具体的な詳細無しに実施され得ることを認識すべきである。いくつかの例では、周知の構造、コンポーネント、信号、コンピュータプログラム命令及び技術は、本明細書に記載されるアプローチを不明瞭にすることを避けるために、詳細に示されていない。説明を簡単且つ明確にするために、図に示される要素が必ずしも縮尺通りに描かれていないことが理解されるであろう。例えば、いくつかの要素の寸法は、他の要素と比較して誇張されている場合がある。
【００１０】
垂直ゲートオールアラウンド標準セル用のレイアウトを生成するためのシステム及び方法が考えられる。様々な実施形態では、垂直ゲートオールアラウンド（ＧＡＡ）標準セルレイアウトを生成するための半導体デバイス製造プロセスは、シリコン基板上に複数の垂直ナノワイヤシートを形成する。このプロセスでは、金属ゲートを垂直ナノワイヤシートの全周に亘って配置し、２つの垂直ナノワイヤシートの間にある金属ゲート上にゲートコンタクトを形成する。２つの垂直ナノワイヤシートうち第１垂直ナノワイヤシートを使用してｐチャネルデバイスを生成し、第２垂直ナノワイヤシートを使用してｎチャネルデバイスを生成する。
【００１１】
このプロセスでは、金属ゲートに接続することなく、ゲートコンタクト上の金属ゲートの上方にゲートエクステンション金属（ＧＥＭ）が配置される。ＧＥＭによって、ローカル相互接続層と金属ゲートとの間の接続を、対応するデバイスの長さに沿って行うことができる。さらに、このプロセスでは、ゲート接続をルーティングするのに使用されるローカル相互接続層を利用可能なＧＥＭ上の位置において、ゲート用ビア（ＶＧＥＭ）を形成する。その後、プロセスは、２つの垂直ナノワイヤシート上に２つの金属コンタクトを形成して、ソース領域及びドレイン領域を生成する。ＧＥＭ及びＶＧＥＭの各々は、２つの金属コンタクトに接続しない。ローカル金属層は、ローカルルートと電源接続とを接続するために配置される。
【００１２】
以下の説明では、図１〜図１３に示す垂直ゲートオールアラウンド標準セルレイアウトアーキテクチャは、標準セルが、標準セルを横切る電源レールではなく電力スタブ又はポストを使用する、垂直ゲートオールアラウンド（ＧＡＡ）デバイス用の標準セルを提供する。垂直ＧＡＡデバイスを使用する標準セルのレイアウトアーキテクチャは、水平ＧＡＡデバイス又はトライゲートデバイスを使用する標準セルのレイアウトアーキテクチャとは異なる。図１〜図１３は、垂直ＧＡＡデバイスを用いたマルチプレクサ複合ゲートのレイアウトを示している。しかしながら、図１〜図１３に示すレイアウト技術は、他の複合ゲート及び機能ユニットに使用される他の様々な標準セルに使用することができる。
【００１３】
ここで図１を参照すると、標準セルレイアウト１００の平面図の一般化されたブロック図が示されている。レイアウト１００には、垂直ゲート半導体構造１２０の断面が添付されている。マルチプレクサ用の標準セルレイアウト１００は、６つのｐ型金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）、すなわちチャネル非平面デバイスを、レイアウトの上部で使用する。また、マルチプレクサ用の標準セルレイアウト１００は、６つのｎ型ＭＯＳＦＥＴ、すなわちｎチャネル非平面デバイスを、レイアウトの下部で使用する。アクティブ領域１０２は、左上のｐ型デバイスについて強調表示されている。垂直ナノワイヤシート１４６Ａは、３次元的にページから出てくる。垂直ナノワイヤシート１４６Ａは、アクティブ領域１０２内の内側矩形内の領域に含まれている。ゲートオールアラウンド（ＧＡＡ）金属１２４は、ゲート領域内の垂直ナノワイヤ１４６Ａの周囲を３６０度包む。層１０８は、ゲート層を切断するために使用され、金属ゲートが開始及び停止する位置を示す。チタンシリサイド（Ｔｉシリサイド）コンタクト１２２は、ソース領域及びドレイン領域等のアクティブ領域へのローカル相互接続を提供するために使用される。いくつかの実施形態では、Ｔｉシリサイドコンタクト１２２は、チタンジシリサイド（ＴｉＳｉ２）を使用する。
【００１４】
左から順に、レイアウト１００の第２列及び第５列は、ｐ型ＭＯＳＦＥＴ（ｐｆｅｔ）からｎ型ＭＯＳＦＥＴ（ｎｆｅｔ）に連続して延在する金属ゲートを有しておらず、これらのデバイスはゲート端子で切断される。一方、第１列、第３列、第４列、第６列には、ｐｆｅｔからｎｆｅｔに連続して延在する金属ゲートが設けられており、これらのデバイスはゲート端子で接続されている。例えば、接続されたデバイスをインバータ回路に使用することができる。いくつかの実施形態では、自己整合二重パターニング（ＳＡＤＰ）技術を使用して、金属ゲートを形成する。
【００１５】
半導体構造１２０は、垂直ＧＡＡデバイスの製造技術の断面図を示しており、レイアウト１００に添付されている。垂直ＧＡＡデバイスの電流は、下部のシリコン基板１４４から、ゲート領域の垂直ナノワイヤシート１４６Ａ〜１４６Ｂを通って、金属コンタクト１２８を通って、金属コンタクト１３０を通って、金属０層（Ｍ０又は金属０）１４０を通って、金属ビア１３６を通って、金属１層（Ｍ１又は金属１）１４２を通って上方に流れる。図示した実施形態では、金属コンタクト１３０は、ゲートエクステンション金属（ＧＥＭ）１３２をスキップする。金属コンタクト１３０は、銅、タングステン又はコバルトであり、使用される材料は、抵抗とプロセスの信頼性との間の設計上のトレードオフに基づく。
【００１６】
Ｔｉシリサイド（ＴｉＳｉ２）コンタクト１２２は、ソース領域及びドレイン領域に使用される。金属ゲート１２４は、ゲート領域の垂直ナノワイヤシート１４６Ａ〜１４６Ｂの周囲を３６０度包み込み、垂直ナノワイヤシート１４６Ａ〜１４６Ｂを通過せず、垂直ナノワイヤシート１４６Ａ〜１４６Ｂの上に位置しない。ゲートコンタクト１２６は、金属ゲート１２４をゲートエクステンション金属（ＧＥＭ）１３２に接続する。図示した実施形態では、ＧＥＭ１３２は、ゲートコンタクト１２６の上方にのみ使用される。
【００１７】
ここで図２を参照すると、標準セルレイアウト２００の平面図の一般化されたブロック図が示されている。レイアウト２００には、垂直ゲート半導体構造１２０の断面が添付されている。上述したコンタクト、材料及び構造には、同じ符号が付されている。金属コンタクト１２８は、金属ゲート１２４の上方の垂直ナノワイヤシート１４６Ａ〜１４６Ｂに接続するが、金属ゲート１２４には接続しないコンタクトを生成するように形成されている。金属コンタクト１２８は、一方のデバイスから他方のデバイスへ水平に形成されており、回路内のソース又はドレインを接続する。図示されていないが、いくつかの実施形態では、ゲートコンタクト１２６が存在しない場合、ｐチャネルデバイスのソース領域及びドレイン領域をｎチャネルデバイスのソース領域及びドレイン領域に接続するために、金属コンタクト１２８が垂直に形成される。所定のデバイスの下部がドレイン領域である場合、当該所定のデバイスの上部はソース領域であり、その逆も同様である。
【００１８】
次に、ゲートオープン（ＧＯ）コンタクト１２６が標準セルレイアウト２００に形成される。各デバイスは、ゲートコンタクト１２６を使用する単一のゲート接続を有する。ゲートコンタクト１２６は、左から第１列、さらに第３列、第４列、第６列も同様に共有できる。上述したように、これらのｐｆｅｔ及びｎｆｅｔは、ゲート端子に接続されている。
【００１９】
第２列及び第５列は、ゲートが切断されており、したがって、ｐｆｅｔ及びｎｆｅｔの各々は、ゲートコンタクト１２６を有する。別個のゲートコンタクト１２６は、第２列及び第５列のセルの上部とセルの下部に示されている。上述したように、ゲート切断層１０８は、第２列及び第５列の金属ゲートを切断するように示されている。
【００２０】
水平デバイス（トランジスタ）の場合、ゲートコンタクト１２６は、アクティブ領域上、デバイス間（ｐｆｅｔ及びｎｆｅｔ）、セルの上部、セルの中央、及び、セルの下部等のいくつかの位置に配置することができることに留意されたい。この柔軟な配置は、水平ＧＡＡデバイスでも見られる。しかし、この柔軟な配置は、垂直ＧＡＡデバイスでは見られない。レイアウト２００を見ると、ゲートコンタクト１２６が大きく移動する場合、垂直ナノワイヤシート１４６Ａ〜１４６Ｂとの電気的短絡（接続）が生じ、次いで、ゲート端子がソース端子又はドレイン端子と短絡することが分かる。したがって、垂直ＧＡＡデバイスの場合、ゲートコンタクト１２６は、３つの位置のうちの１つの位置のみに配置される。
【００２１】
ゲートコンタクト１２６の３つの位置には、セルレイアウト２００の上部、セルレイアウト２００の中央、セルレイアウト２００の下部が含まれる。これらの３つの位置の各々は、セルレイアウト２００に示される垂直シート１４６Ａ等の垂直シートから離れて位置する。その後、コンタクト１３０がセルレイアウト３００に形成される。図示するように、コンタクト１３０は、Ｔｉシリサイド（ＴＳ）コンタクト１２２又は金属コンタクト１２８で終端する。コンタクト１３０は、ソース領域及びドレイン領域に使用される。
【００２２】
図３を参照すると、標準セルレイアウト３００の平面図の一般化されたブロック図が示されている。レイアウト３００には、垂直ゲート半導体構造１２０の断面が添付されている。上述したコンタクト、材料及び構造には同じ符号が付されている。本明細書では、ゲートエクステンション金属（ＧＥＭ）１３２が形成されている。破線のボックスに加えて中括弧は、セルレイアウト３００のＧＥＭ１３２の位置を示している。構造１２０に示すように、各ＧＥＭ１３２は、セルレイアウト３００のゲートオープン（ＧＯ）コンタクト１２６の上にも配置されている。様々な実施形態で示すように、ＧＥＭ１３２は、ＧＯコンタクト１２６の中心に配置されていない。しかしながら、ＧＥＭ１３２は、金属ゲート１２４及びＧＯコンタクト１２６の上に配置されている。この配置によって、ゲート１２４を上位の金属層に接続することができる。
【００２３】
ＧＥＭ１３２がなければ、ＧＯコンタクト１２６を介する等のゲート端子への接続は、セル３００の上部、中央又は下部でのみ生じる可能性がある。ｐｆｅｔ及びｎｆｅｔのゲート端子をルーティングするのに利用可能な３つの水平トラックのみが存在することになる。ＧＥＭ１３２を用いることによって、ゲート端子への接続をセルレイアウト３００内のより多くの位置で行うことができるので、ルーティングの柔軟性が向上する。ＧＥＭ１３２によって、ゲートへの接続をＧＯコンタクト１２６よりも垂直方向に高い位置で行い、水平金属０（Ｍ０）１４０又は垂直金属１（Ｍ１）１４２に到達することができる。ＧＥＭ１３２によって、後に配置される金属０層１４０等のローカル相互接続層と、ゲートコンタクト１２６を通る金属ゲート１２４との間の接続を、対応するデバイスの長さに沿って行うことが可能になる。
【００２４】
図４を参照すると、標準セルレイアウト４００の平面図の一般化されたブロック図が示されている。レイアウト４００には、垂直ゲート半導体構造１２０の断面が添付されている。上述したコンタクト、材料、構造には同じ符号が付されている。ＧＥＭ１３２を水平Ｍ０  １４０に接続するために使用されるゲート用ビア（ＶＧＥＭ）１３４は、セルレイアウト４００に配置される。この場合においても、中括弧は、ＧＥＭ１３２の位置を示している。ゲート用ビア（ＶＧＥＭ）１３４は、金属コンタクト１２８又は金属ゲート１２４に接続していない。ゲート用ビア（ＶＧＥＭ）１３４は、ＧＥＭ１３２と後の金属０  １４０とが交差する位置に配置される。
【００２５】
図５〜図７を参照すると、標準セルレイアウト５００，６００，７００の平面図の一般化されたブロック図が示されている。レイアウト５００，６００，７００には、垂直ゲート半導体構造１２０の断面が添付されている。上述したコンタクト、材料、構造には同じ符号が付されている。図５では、水平金属０（金属０、Ｍ０）接続１４０が、セルレイアウト５００に配置されている。ここで、ルートは、セル内で水平方向及び垂直方向に利用可能である。ゲート用ビア（ＶＧＥＭ）１３４は、ＧＥＭ層１３２と金属０層１４０とが交差する位置に配置されることに留意されたい。
【００２６】
次に、水平金属０  １４０から垂直金属１  １４２への接続が行われ、金属ビア１３６が図６に示すように配置される。次に、垂直金属１層１４２が図７に示すように配置される。入力ピン及び出力ピンは、金属０  １４０又は金属１  １４２に接続されるオプションを有する。電力（ＶＤＤ）ピン接続は、セルレイアウト７００の上部に示されており、接地（ＶＳＳ、ＧＮＤ）接続は、セルレイアウト７００の下部で行われる。また、信号ルートにおいて、屈曲又はＬ字形を使用するルーティング（ＧＥＭ層１３２、水平金属０  １４０及び垂直金属１  １４２）が存在しないことに留意されたい。屈曲又はＬ字形が存在したい金属層は、単方向層と呼ばれる。屈曲又はＬ字形を有する金属層は双方向層と呼ばれ、双方向層は、ルーティング用のトラックをブロックし、したがって、ルーティングの柔軟性を低下させる。
【００２７】
図１〜図７の上記の説明では、ゲートコンタクト１２６上のみにゲートエクステンション金属（ＧＥＭ）１３２を使用して、垂直ゲートオールアラウンド（ＧＡＡ）標準セルレイアウトを生成するステップを説明している。しかし、他の実施形態では、ＧＥＭ１３２は、ソース領域及びドレイン領域内のＴｉシリサイドコンタクト１２２の上方の金属コンタクト１３０上に追加的に配置される。図８〜図１３は、これらの代替ステップを示している。図８を参照すると、標準セルレイアウト８００の平面図の一般化されたブロック図が示されている。レイアウト８００には、垂直ゲート半導体構造８２０の断面が添付されている。上述したコンタクト、材料、構造には同じ符号が付されている。図示するように、半導体構造８２０は、ソース領域及びドレイン領域においてもゲートエクステンション金属（ＧＥＭ）１３２を使用する。右側のセルレイアウト８００には、ＧＥＭ１３２層を形成する前に既に実行されている各処理ステップがある。
【００２８】
図示した実施形態では、ＧＥＭ１３２は、上述したようにゲートコンタクト１２６の上方のゲート領域で使用され、ここでは、Ｔｉシリサイドコンタクト１２２の上方のソース領域及びドレイン領域の各々でさらに使用される。図示するように、中央のＧＥＭ１３２のすぐ左及び右にある各金属コンタクト１３０は、ＧＥＭ１３２の使用をスキップするコンタクトである。使用される金属コンタクト１３０，１３８は、銅、タングステン又はコバルトであり、使用される材料は、抵抗とプロセスの信頼性との間の設計上のトレードオフに基づいている。
【００２９】
図９を参照すると、標準セルレイアウト９００の平面図の一般化されたブロック図が示されている。レイアウト９００には、垂直ゲート半導体構造８２０の断面が添付されている。上述したコンタクト、材料、構造には同じ符号が付されている。図示した実施形態では、ＧＥＭ１３２が形成される。破線は、セルレイアウト９００におけるＧＥＭ１３２の位置を示している。図９と先の図３とを比較すると、ＧＥＭ１３２がソース領域及びドレイン領域で使用されている場合には、セルレイアウト９００内により多くのＧＥＭ１３２が存在することが分かる。ＧＥＭ１３２によって、後に配置される金属０層１４０等のローカル相互接続層と、ゲートコンタクト１２６を通る金属ゲート１２４との間の接続を、対応するデバイスの長さに沿って行うことが可能になる。
【００３０】
図１０を参照すると、標準セルレイアウト１０００の平面図の一般化されたブロック図が示されている。レイアウト１０００には、垂直ゲート半導体構造８２０の断面が添付されている。上述したコンタクト、材料、構造には同じ符号が付されている。ＧＥＭ１３２を水平Ｍ０  １４０に接続するのに使用されるゲート用ビア（ＶＧＥＭ）１３４は、セルレイアウト１０００に配置される。ここで、破線は、ＧＥＭ１３２の位置を示している。ゲート用ビア（ＶＧＥＭ）１３４は、金属コンタクト１２８又は金属ゲート１２４に接続していない。ゲート用ビア（ＶＧＥＭ）１３４は、ＧＥＭ１３２と後の金属０  １４０とが交差する位置に配置される。
【００３１】
図１１〜図１３を参照すると、標準セルレイアウト１１００，１２００，１３００の平面図の一般化されたブロック図が示されている。レイアウト１１００，１２００，１３００には、垂直ゲート半導体構造８２０の断面が添付されている。上述したコンタクト、材料、構造には同じ符号が付されている。図１１では、水平金属０（金属０、Ｍ０）接続１４０がセルレイアウト１１００に配置されている。ここで、ルートは、セル内で水平方向及び垂直方向に利用可能である。ゲート用ビア（ＶＧＥＭ）１３４は、ＧＥＭ層１３２と金属０層１４０とが交差する位置に配置されることに留意されたい。水平金属０  １４０ルートが単方向ルートであることにも留意されたい。
【００３２】
次に、水平金属０  １４０から垂直金属１  １４２への接続が行われ、金属ビア１３６が図１２に示すように配置される。次いで、垂直金属１層１４２が図１３に示すように配置される。入力ピン及び出力ピンは、金属０  １４０又は金属１  １４２で接続されるオプションを有する。電源（ＶＤＤ）ピン接続をセルレイアウト１３００の上部に示し、接地（ＶＳＳ、ＧＮＤ）接続をセルレイアウト１３００の下部で行う。また、ルーティング（ＧＥＭ層１３２、水平金属０  １４０及び垂直金属１  １４２）が単方向ルートを使用しないことにも留意されたい。
【００３３】
図８〜図１３の上記の説明では、ゲートコンタクト１２６上、及び、Ｔｉシリサイドコンタクト１２２の上方の金属コンタクト１３０上、さらには、垂直ナノワイヤシート１４６Ａ〜１４６Ｂの上方の金属コンタクト１３０上にゲートエクステンション金属（ＧＥＭ）１３２を使用して、垂直ゲートオールアラウンド（ＧＡＡ）標準セルレイアウトを生成するステップを説明している。しかし、他の実施形態では、ＧＥＭ１３２は、垂直ナノワイヤシート１４６Ａ〜１４６Ｂの上方の金属コンタクト１３０上にさらに配置される。図１４を参照すると、垂直ゲート半導体構造１４２０の断面の一般化されたブロック図が示されている。上述したコンタクト、材料、構造には同じ符号が付されている。様々な実施形態では、構造１４２０の垂直標準セルレイアウトを生成する処理ステップは、構造１２０，８２０について上述したステップと同様のステップを使用する。
【００３４】
ここで図１５を参照すると、垂直ゲートオールアラウンド（ＧＡＡ）標準セルのレイアウトを生成する方法１５００の一実施形態が示されている。説明のために、本実施形態におけるステップは、順番に示されている。しかし、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で行われもよいし、いくつかのステップが同時に実行されてもよいし、いくつかのステップが他のステップと組み合わされてもよいし、いくつかのステップが存在しなくてもよい。
【００３５】
金属ゲートが、シリコン基板上に形成された２つの垂直ナノワイヤシートの全周に亘って配置される（ブロック１５０２）。ゲートコンタクトが、２つの垂直ナノワイヤシートの間の金属ゲート上に形成される（ブロック１５０４）。ゲートエクステンション金属（ＧＥＭ）が、少なくともゲートコンタクト上の金属ゲートの上方に配置される（ブロック１５０６）。ゲート用ビア（ＶＧＥＭ）が、ゲート接続をルーティングするのに使用されるローカル相互接続層が利用可能なＧＥＭ上の位置に形成される（ブロック１５０８）。ローカル金属層が、ローカルルート及び電源接続を接続するために配置される（ブロック１５１０）。
【００３６】
上記の実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。このような実施形態では、方法及び／又はメカニズムを実装するプログラム命令は、コンピュータ可読媒体に伝達又は記憶される。プログラム命令を記憶するように構成された多くのタイプの媒体が利用可能であり、これらには、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）及び他の様々な形態の揮発性又は不揮発性記憶装置が含まれる。一般的に言えば、コンピュータアクセス可能な記憶媒体は、命令及び／又はデータをコンピュータに提供するために使用中にコンピュータがアクセス可能な記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、例えば磁気又は光学媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ブルーレイ（登録商標））等の記憶媒体を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ＵＳＢインタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性又は不揮発性記憶媒体をさらに含む。記憶媒体は、微小電気機械システム（ＭＥＭＳ）、並びに、ネットワーク及び／又は無線リンク等の通信媒体を介してアクセス可能な記憶媒体を含む。
【００３７】
また、様々な実施形態では、プログラム命令は、Ｃ等の高水準プログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、又は、ＧＤＳ  ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットにおけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。場合によっては、記述は合成ツールによって読み取られ、合成ツールは、記述を合成して、ゲートのリストを含むネットリストを合成ライブラリから生成する。ネットリストは、システムを含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストを配置してルーティングし、マスクに適用される幾何学的形状を記述するデータセットを生成する。次いで、マスクを様々な半導体製造工程で使用して、システムに対応する１つ以上の半導体回路を製造する。或いは、コンピュータアクセス可能な記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを伴う若しくは伴わない）又はデータセットである。さらに、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ  Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースタイプのエミュレータによるエミュレーションの目的で利用される。
【００３８】
上記の実施形態をかなり詳細に説明したが、上記の開示が十分に理解されれば、当業者には多くの変形及び修正が明らかになるであろう。添付の特許請求の範囲は、このような全ての変形及び修正を包含するように解釈されることを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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