【手続補正書】
【提出日】平成28年11月24日(2016.11.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キャパシター、抵抗、及び増幅回路を有するＣＲ発振回路と、
電源電圧を生成し、前記電源電圧を前記ＣＲ発振回路に供給する電圧生成回路と、
を含み、
前記電源電圧が固定電圧の場合の前記ＣＲ発振回路の発振周波数は、正の温度特性を有し、
前記電圧生成回路は、
トランジスターの仕事関数差に基づいて、負の温度特性を有する前記電源電圧を生成して、前記ＣＲ発振回路の前記増幅回路の電源として供給することを特徴とするクロック信号生成回路。
【請求項２】
請求項１に記載のクロック信号生成回路において、
前記クロック信号生成回路が生成するクロック信号の周波数は、
前記電圧生成回路が生成する前記電源電圧の前記負の温度特性と、前記ＣＲ発振回路の発振周波数特性の前記正の温度特性とが相殺することで所定の周波数範囲であることを特徴とするクロック信号生成回路。
【請求項３】
請求項１又は２に記載のクロック信号生成回路において、
前記抵抗は、
直列接続される複数の抵抗素子及び基準抵抗素子と、
前記複数の抵抗素子の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子と、
前記基準抵抗素子に対して並列に設けられ、ヒューズカット前の発振周波数の第１の測定モードにおいてオフになり、前記ヒューズカット前の発振周波数の第２の測定モードにおいてオンになるトリミング用補助スイッチと、
を含むことを特徴とするクロック信号生成回路。
【請求項４】
請求項１乃至３のいずれか一項に記載のクロック信号生成回路と、
物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記物理量トランスデューサーからの検出信号を受けて、所望信号を検出する検出回路と、
前記クロック信号生成回路からの前記クロック信号を受けて、前記駆動回路及び前記検出回路を制御する制御部と、
を含むことを特徴とする検出装置。
【請求項５】
請求項４に記載の検出装置において、
前記クロック信号生成回路は、
パワーオンリセット解除によって動作イネーブル状態に設定されて、前記制御部に対して前記クロック信号を供給し、
前記クロック信号の供給によって動作を開始した前記制御部が、前記駆動回路及び前記検出回路を起動することを特徴とする検出装置。
【請求項６】
ＣＲ発振回路によりクロック信号を生成するクロック信号生成回路と、
物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記物理量トランスデューサーからの検出信号を受けて、所望信号を検出する検出回路と、
前記クロック信号生成回路からの前記クロック信号を受けて、前記駆動回路及び前記検出回路を制御する制御部と、
を含み、
前記ＣＲ発振回路は、負の温度特性の電源電圧が供給されて動作し、
前記クロック信号生成回路は、
パワーオンリセット解除によって動作イネーブル状態に設定されて、前記制御部に対して前記クロック信号を供給し、
前記クロック信号の供給によって動作を開始した前記制御部が、前記駆動回路及び前記検出回路を起動することを特徴とする検出装置。
【請求項７】
請求項４乃至６のいずれか一項に記載の検出装置において、
前記物理量トランスデューサーは振動子であり、
前記駆動回路は、
前記フィードバック信号を増幅する増幅回路と、
前記振動子の駆動信号を出力する駆動信号出力回路と、
前記駆動信号の振幅を制御するゲイン制御回路と、
前記増幅回路と前記駆動信号出力回路との間に設けられるハイパスフィルターと、
を含み、
前記振動子の発振の起動期間において、前記クロック信号生成回路からの前記クロック信号が、前記ハイパスフィルターを構成する抵抗素子を介して前記駆動信号出力回路に入力されることを特徴とする検出装置。
【請求項８】
請求項４乃至７のいずれか一項に記載の検出装置において、
第２の物理量トランスデューサーからの第２のフィードバック信号を受けて、前記第２の物理量トランスデューサーを駆動する第２の駆動回路と、
前記第２の物理量トランスデューサーからの第２の検出信号を受けて、所望信号を検出する第２の検出回路と、
を含み、
前記検出回路は、第１のＡ／Ｄ変換回路を有し、
前記第２の検出回路は、第２のＡ／Ｄ変換回路を有し、
前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路は、前記クロック信号生成回路からの前記クロック信号に基づきアナログ信号をデジタル信号に変換することを特徴とする検出装置。
【請求項９】
請求項８に記載の検出装置において、
前記制御部は、
前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路からのデジタル信号を受け、前記デジタル信号に対してデジタル信号処理を行うデジタル信号処理部を含み、
前記デジタル信号処理部は、
前記クロック信号生成回路からの前記クロック信号に基づいて前記デジタル信号処理を行うことを特徴とする検出装置。
【請求項１０】
請求項８又は９に記載の検出装置において、
前記物理量トランスデューサーは、第１の軸回りでの回転角速度を検出するための振動子あり、
前記第２の物理量トランスデューサーは、第２の軸回りでの回転角速度を検出するための第２の振動子であり、
前記振動子は第１の周波数で振動し、前記第２の振動子は、前記第１の周波数とは異なる第２の周波数で振動することを特徴とする検出装置。
【請求項１１】
請求項４乃至１０のいずれか一項に記載の検出装置において、
外部電源電圧が入力される電源端子と、
前記電源端子からの前記外部電源電圧を降圧する電圧調整を行い、前記電圧調整により得られたレギュレート電源電圧を、動作電源電圧として前記駆動回路及び前記検出回路に供給するレギュレーター回路と、
を含み、
前記電圧生成回路は、
前記レギュレート電源電圧に基づいて前記電源電圧を生成することを特徴とする検出装置。
【請求項１２】
請求項１１に記載の検出装置において、
前記外部電源電圧が供給され、前記駆動回路からの駆動信号を受けて、前記駆動信号の振幅を増加させた増幅駆動信号を前記物理量トランスデューサーに出力するバッファー回路を含むことを特徴とする検出装置。
【請求項１３】
請求項１２に記載の検出装置において、
第１のモードでは、前記バッファー回路からの前記増幅駆動信号を前記物理量トランスデューサーに出力し、
第２のモードでは、前記駆動回路からの前記駆動信号を前記物理量トランスデューサーに出力することを特徴とする検出装置。
【請求項１４】
請求項１３に記載の検出装置において、
前記物理量トランスデューサーは振動子であり、
前記振動子の発振の起動期間では、前記第１のモードに設定されて、前記バッファー回路からの前記増幅駆動信号を前記振動子に出力することを特徴とする検出装置。
【請求項１５】
請求項４乃至１４のいずれか一項に記載の検出装置と、
前記物理量トランスデューサーと、
を含むことを特徴とするセンサー。
【請求項１６】
請求項１乃至３のいずれか一項に記載のクロック信号生成回路を含むことを特徴とする電子機器。
【請求項１７】
請求項１乃至３のいずれか一項に記載のクロック信号生成回路を含むことを特徴とする移動体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
トランジスターＴＡ３、ＴＡ４は、ノードＮＡ１、ＮＡ２とノードＮＡ３との間に設けられる。トランジスターＴＡ３のゲート電極には、電源電圧ＶＳＳが入力される。トランジスターＴＡ４のゲート電極は、電圧生成回路１６０の出力ノードＮＡ４に接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
図７（Ａ）、図７（Ｂ）では図６のスイッチ素子ＳＷ１〜ＳＷ６としてヒューズ素子ＦＵ１〜ＦＵ６が設けられている。即ち、抵抗Ｒは、直列接続される複数の抵抗素子Ｒ１〜Ｒ６及び基準抵抗素子Ｒ７と、複数の抵抗素子Ｒ１〜Ｒ６の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子ＦＵ１〜ＦＵ６を有する。例えば増幅回路１８０の出力ノードＮＱとノードＮ１との間に抵抗素子Ｒ１とヒューズ素子ＦＵ１が並列接続され、ノードＮ１とノードＮ２の間に抵抗素子Ｒ２とヒューズ素子ＦＵ２が並列接続される。抵抗素子Ｒ３〜Ｒ６とヒューズ素子ＦＵ３〜ＦＵ６の接続構成も同様である。これらのＲ１〜Ｒ６の抵抗値は例えばバイナリーに重み付けされており、前述したように例えばＲ１の抵抗値は２０×ＲＵ、Ｒ２の抵抗値は２１×ＲＵ、Ｒ３の抵抗値は２２×ＲＵ、・・・・、Ｒ６の抵抗値は２５×ＲＵに設定される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
ヒューズ値＝ｃ×ｆｒ１＋ｄ×ｆｒ２＋ｅ    （４）
上式（４）のトリミング式で計算されたヒューズ値に基づいて図１０に示すようにヒューズをカットする。図１０ではヒューズＦＵ１、ＦＵ３、ＦＵ４、ＦＵ５がカットされている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
検出装置２０は、駆動回路３０、検出回路６０、制御部１４０、クロック信号生成回路１５０を含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
そして制御部１４０が有するＤＳＰ部（デジタル信号処理部）１１０は、Ａ／Ｄ変換回路１００からのデジタル信号を受け、デジタル信号に対してデジタル信号処理を行う。このＤＳＰ（Digital Signal Processing）部１１０は、クロック信号生成回路からのクロック信号に基づきデジタル信号処理を実行する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
特にＡ／Ｄ変換回路１００とＤＳＰ部１１０を検出装置２０に内蔵させたデジタルジャイロでは、デジタルフィルタ処理などの負荷の重い処理を実行する必要がある。この点、本実施形態によれば、振動子１０に比べて発振周波数を高くできるＣＲ発振回路１７０により高速のクロック信号を生成できるため、デジタル信号処理等の負荷の重い処理も高速に実行できるという利点がある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
一方、発振起動過程において振動子１０の発振が成長すると、全波整流後の信号ＤＲを平滑化した電圧である上述の発振検出用電圧が上昇する。そして発振検出器４６は、発振検出用電圧が基準電圧ＶＲＬを越えた場合に、発振起動期間が完了したと判断して、検出信号ＳＷＣをＨレベルからＬレベルに変化させる。検出信号ＳＷＣがＬレベルになると、種回路３５のスイッチ素子ＳＩ１がオフになり、スイッチ素子ＳＩ２がオンになる。これにより、クロック信号生成回路１５０からのクロック信号はコンパレーター５０の非反転入力端子に入力されないようになる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
しかしながら、このようなハイパスフィルター３４を設けると、このハイパスフィルター３４によるフィルター作用が要因となって、発振起動過程において発振の種の生成や成長が妨げられ、振動子１０の発振を起動できなかったり、発振の起動が遅れるなどの問題が生じるおそれがある。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正の内容】
【０１６７】
即ち、本実施形態のレギュレーター回路２２を用いれば、例えば電源電圧ＶＤＤが２．７Ｖ〜３．３Ｖの範囲内において変動した場合にも、レギュレート電源電圧ＶＤＤＬの電圧変動を例えば１ｍＶ以下（例えば０．３ｍＶ以下）に抑えることができる。また温度変化があった場合にも、レギュレート電源電圧ＶＤＤＬの変動を例えば±数十ｍＶ以下（例えば±３０ｍＶ以下）に抑えることができる。従って、電源電圧ＶＤＤの変動がある場合にも、レギュレート電源電圧ＶＤＤＬの変動については最小限に抑えることができるため、電源電圧ＶＤＤの変動が原因で０点（ジャイロの静止状態時の出力）が変動して、検出性能が悪化してしまう事態を抑制できる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
そこで本実施形態では図１３に示すように、レギュレーター回路２２により生成されたレギュレート電源電圧ＶＤＤＬを駆動回路３０、検出回路６０等に供給して検出性能の向上や低消費電力化を図る一方で、駆動信号ＤＱをバッファリングするバッファー回路２４に対しては、レギュレート電源電圧ＶＤＤＬではなく電源電圧ＶＤＤを供給する。即ち、これまでは電源電圧ＶＤＤを検出装置の全ての回路に供給していたのに対して、本実施形態では、検出装置の回路（集積回路装置）を、レギュレート電源電圧ＶＤＤＬを供給する第１の回路部分と、電源電圧ＶＤＤを供給する第２の回路部分とに分ける。そして、検出性能の向上や低消費電力化が要求される駆動回路３０、検出回路６０、制御部１４０、クロック信号生成回路１５０は、レギュレート電源電圧ＶＤＤＬが供給される第１の回路部分とする一方で、バッファー回路２４については、電源電圧ＶＤＤが直接に供給される第２の回路部分とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１７９
【補正方法】変更
【補正の内容】
【０１７９】
具体的には第２の構成例では、バッファー回路２４の出力ノードＮＭ１と入力ノードとの間にスイッチ素子ＳＷＭが設けられている。そして図１９（Ａ）に示すように第１のモードではスイッチ素子ＳＷＭがオフになる。これにより、バッファー回路２４からの高振幅の駆動信号ＤＱＢが振動子１０に出力されるようになる。なおこの場合に、例えばイネーブル信号ＥＮＢにより演算増幅器ＯＰＭが動作イネーブル状態に設定される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２０７
【補正方法】変更
【補正の内容】
【０２０７】
この点、本実施形態では、振動子１０-1、１０-2、１０-3の発振に基づくクロック信号ではなく、クロック信号生成回路１５０のＣＲ発振回路１７０により生成されたクロック信号により、Ａ／Ｄ変換回路１００-1、１００-2、１００-3やＤＳＰ部１１０を動作させている。従って、Ａ／Ｄ変換回路１００-1、１００-2、１００-3とＤＳＰ部１１０との間でのデジタル信号の受け渡しのインターフェースを簡素化できる。この結果、軸間干渉を最小限に抑えながら、システム設計の簡素化等を図れるようになる。