【手続補正書】
【提出日】平成29年2月20日(2017.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
センサ回路構成において、
測定されるべき変数に依存する静電容量を持つセンサ・コンデンサ（１）と、
前記センサ・コンデンサ（１）の静電容量を決定し、対応するセンサ信号（Ｖ３）を供給する回路（８）と、
ここで、前記回路（８）は、
−入力と、出力と、前記入力と前記出力との間のフィードバック・ループとを含む差動増幅器（２）と、
−前記フィードバック・ループに配置された第１のコンデンサ（３）と、
−第１のフェーズ（Φ１）において、電圧ソース（５）から、前記センサ・コンデンサ（１）を充電し、第２のフェーズ（Φ２）において、前記センサ・コンデンサ（１）から前記第１のコンデンサ（３）へと電荷を移動させる切換装置と、
−前記差動増幅器（２）によって生成されたノイズのゲインを制限するために、前記第２のフェーズ（Φ２）において、前記第１のコンデンサ（３）に対して並列に接続された第２のコンデンサ（６）とを備え、
供給されたセンサ信号（Ｖ３）をデジタル化し、デジタル化されたセンサ信号（Ｄ３）を供給するアナログ・デジタルオーバサンプリング変換器（９）と、
前記供給され、デジタル化されたセンサ信号（Ｄ３）をフィルタするロウ・パス・フィルタ（１０）とを具備するセンサ回路構成。
【請求項２】
前記差動増幅器（２）は、演算増幅器を備え、
前記センサ・コンデンサ（１）は、前記演算増幅器の入力に接続されているか、接続可能であり、
前記第１のコンデンサ（３）は、前記演算増幅器の入力および出力に接続されているか、接続可能であり、
前記第２のコンデンサ（６）は、前記演算増幅器の入力および出力に接続されているか、接続可能である請求項１記載のセンサ回路構成。
【請求項３】
前記切換装置は、第１のスイッチ（４）によって、前記第１のフェーズ（Φ１）において、前記第１のコンデンサ（３）を短絡させ、前記第２のフェーズ（Φ２）において、前記短絡を解放するように適応され、
前記切換装置は、第２のスイッチ（７）によって、前記第２のフェーズ（Φ２）において、前記第１のコンデンサ（３）に対して並列に前記第２のコンデンサ（６）を接続し、前記第１のフェーズ（Φ１）において、この並列な回路を解放するように適応されている請求項１または２記載のセンサ回路構成。
【請求項４】
前記切換装置は、前記第２のフェーズ（Φ２）内のインタバルの間、前記第２のスイッチ（７）によって、前記第１のコンデンサ（３）に対して並列に前記第２のコンデンサ（６）を接続するように適応されている請求項３記載のセンサ回路構成。
【請求項５】
前記切換装置は、前記第１のフェーズ（Φ１）と前記第２のフェーズ（Φ２）とを含むサイクルを、規定された回数繰り返すように適応され、
前記差動増幅器（２）の出力は、前記規定されたサイクル数の各繰り返し後、前記センサ信号（Ｖ３）をアナログ・フォーマットで提供し、
前記センサ回路構成は、前記センサ信号（Ｖ３）をアナログ・フォーマットからデジタル・フォーマット（Ｄ３）へ変換する前記アナログ・デジタルオーバサンプリング変換器（９）を備える請求項１乃至４のうち何れか１項記載のセンサ回路構成。
【請求項６】
前記アナログ・デジタル変換器（９）は、ロウ・パス・フィルタ（１０）を含む請求項５記載のセンサ回路構成。
【請求項７】
前記第２のコンデンサ（６）の静電容量は、前記第１のコンデンサ（３）の静電容量の少なくとも５倍高く、
特に、前記第２のコンデンサ（６）の静電容量は、前記第１のコンデンサ（３）の静電容量よりも少なくとも１０倍高い請求項１乃至６のうち何れか１項記載のセンサ回路構成。
【請求項８】
前記ロウ・パス・フィルタのカット・オフ周波数は、１０ＫＨｚ未満である請求項１乃至７のうち何れか１項記載のセンサ回路構成。
【請求項９】
前記電圧ソース（５）は、方形波電圧信号を供給するように適応され、前記センサ・コンデンサ（１）に接続され、
前記切換装置は、前記方形波電圧信号におけるゼロ電圧フェーズを、前記第２のフェーズ（Φ２）と同期させるように適応されている請求項１乃至８のうち何れか１項記載のセンサ回路構成。
【請求項１０】
前記差動増幅器（２）は、シングル・エンド差動増幅器であり、前記出力は、前記差動増幅器（２）の単一の出力である請求項１記載のセンサ回路構成。
【請求項１１】
前記差動増幅器（２）は、２つの差分入力と、２つの差分出力と、おのおの対応する入力と対応する出力との間の２つのフィードバック・ループとを含むフル差動増幅器であり、
各フィードバック・ループ中に、第１のコンデンサ（３，３’）と第２のコンデンサ（６，６’）とが配置され、
第１のフィードバック・ループへ適応され、前記第１のフェーズ（Φ１）および前記第２のフェーズ（Φ２）におよぶ第１のフィードバック・ループ・フェーズ（Φ１，Φ２）の間、前記切換装置は、前記センサ・コンデンサ（１）を第１の入力へ接続し、前記センサ・コンデンサ（１）を第２の入力から切断するように適応され、
前記第１のフィードバック・ループへ適応されたように、前記第１のフェーズ（Φ１）および前記第２のフェーズ（Φ２）に対応する第２のフィードバック・ループへ適応される第３のフェーズ（Φ３）および第４のフェーズ（Φ４）におよぶ第２のフィードバック・ループ・フェーズ（Φ３，Φ４）の間、前記切換装置は、前記センサ・コンデンサ（１）を前記第２の入力へ接続し、前記第１の入力から前記センサ・コンデンサ（１）を切断するように適応されている請求項１乃至９のうち何れか１項記載のセンサ回路構成。
【請求項１２】
前記切換装置は、前記第１のフェーズ（Φ１）および前記第３のフェーズ（Φ３）それぞれの間、フル差分増幅器（２）の対応する入力および出力から、各第１のコンデンサ（３，３）を切断するように適応されている請求項１１記載のセンサ回路構成。
【請求項１３】
前記フル差動増幅器の入力間のオフセットを補償するために、前記フル差動増幅器の各入力に、第３のコンデンサ（１５，１５’）が接続される請求項１２記載のセンサ回路構成。
【請求項１４】
センサ・コンデンサの静電容量を決定する方法において、
第１のフェーズ（Φ１）において、電圧ソース（５）から、前記センサ・コンデンサ（１）を充電することと、
第２のフェーズ（Φ２）において、前記センサ・コンデンサ（１）から、差動増幅器（２）のフィードバック・ループに配置された第１のコンデンサ（３）へと電荷を移動させることと、ここで、前記差動増幅器（２）によって生成されたノイズのゲインを制限するために、前記第２のフェーズ（Φ２）において、前記第１のコンデンサ（３）に対して並列に第２のコンデンサ（６）が接続され、
前記差動増幅器（２）を含む回路（８）の出力から、前記センサ・コンデンサ（１）の静電容量に対応するセンサ信号（Ｖ３）を導出することと、
前記センサ信号（Ｖ３）をロウ・パス・フィルタリングすることとを含み、
前記センサ信号（Ｖ３）は、アナログ・フォーマットで提供され、アナログ・デジタルオーバサンプリング変換器（９）によってデジタル・フォーマットへ変換され、
前記センサ信号（Ｖ３）は、前記デジタル・フォーマットへ変換された後、ロウ・パス・フィルタされる方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図６の回路では、差動増幅器２の入力間のオフセットの場合、センサ信号ＶＯＵＴＰ−ＶＯＵＴＮは、このようなオフセットによってインパクトを受ける場合がありうる。図７のブロック図に図示される回路は、差動増幅器２の入力Ｖ４ＰとＶ４Ｎとの間のこのようなオフセットを補償するためのメカニズムを提供する。第１のフィードバック・ループでは、第３のキャパシタ１５が、差動増幅器の入力Ｖ４Ｐとスイッチ１１との間に配置される。図７では、第２のコンデンサ６と第３のコンデンサ１５との間に導入されているスイッチ１６を含む、調節されたスイッチング構成によって、第１のフェーズΦ１の間、オフセットによって導入された電荷が、第３のコンデンサ１５に移動する。ここでは、ＶＯＵＴＰが、入力Ｖ４Ｐへフィードバックされ、入力Ｖ４Ｐが第３のコンデンサ１５を経由してグラウンドへ接続され、これによって、入力Ｖ４Ｐにおける何れのオフセットも、第３のコンデンサ１５を充電できるようになる。第２のフェーズΦ２の間、第３のコンデンサ１５は、開いたスイッチ１６によって絶縁される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］  センサ回路構成であって、
測定されるべき変数に依存する静電容量を持つセンサ・コンデンサ（１）と、
前記センサ・コンデンサ（１）の静電容量を決定し、対応するセンサ信号（Ｖ３）を供給するための回路（８）と、
ここで、前記回路（８）は、
−入力と、出力と、前記入力と前記出力との間のフィードバック・ループとを備えた差動増幅器（２）と、
−前記フィードバック・ループに配置された第１のコンデンサ（３）と、
−第１のフェーズ（Φ１）の間、電圧ソース（５）から、前記センサ・コンデンサ（１）を充電し、第２のフェーズ（Φ２）の間、前記センサ・コンデンサ（１）から前記第１のコンデンサ（３）へと電荷を移動させる、切換装置と、
−前記差動増幅器（２）によって生成されたノイズのゲインを制限するために、前記第２のフェーズ（Φ２）において、前記第１のコンデンサ（３）に対して平行に接続された第２のコンデンサ（６）とを備え、
前記センサ信号（Ｖ３）をフィルタするロウ・パス・フィルタ（１０）と、
を備えるセンサ回路構成。
［２］  前記差動増幅器（２）は、演算増幅器を備え、
前記センサ・コンデンサ（１）は、前記演算増幅器の入力に接続されているか、接続可能であり、
前記第１のコンデンサ（３）は、前記演算増幅器の入力および出力に接続されているか、接続可能であり、
前記第２のコンデンサ（６）は、前記演算増幅器の入力および出力に接続されているか、接続可能である、
［１］に記載のセンサ回路構成。
［３］  前記切換装置は、第１のスイッチ（４）によって、前記第１のフェーズ（Φ１）において、前記第１のコンデンサ（３）を短絡させ、前記第２のフェーズ（Φ２）において、前記短絡を解放するように適応され、
前記切換装置は、第２のスイッチ（７）によって、前記第２のフェーズ（Φ２）において、前記第１のコンデンサ（３）に対して平行に前記第２のコンデンサ（６）を接続し、前記第１のフェーズ（Φ１）において、この平行な回路を解放するように適応された、
［１］または［２］に記載のセンサ回路構成。
［４］  前記切換装置は、前記第２のフェーズ（Φ２）内のインタバルの間、前記第２のスイッチ（７）によって、前記第１のコンデンサ（３）に対して平行に前記第２のコンデンサ（６）を接続するように適応された、［３］に記載のセンサ回路構成。
［５］  前記切換装置は、前記第１のフェーズ（Φ１）と前記第２のフェーズ（Φ２）とを含むサイクルを、規定された回数繰り返すように適応され、
前記差動増幅器（２）の出力は、前記規定されたサイクル数の各繰り返し後、前記センサ信号（Ｖ３）をアナログ・フォーマットで提供し、
前記センサ回路構成は、前記センサ信号（Ｖ３）をアナログ・フォーマットからデジタル・フォーマット（Ｄ３）へ変換するためのアナログ・デジタル変換器を備える、
［１］乃至［４］のうち何れか１項に記載のセンサ回路構成。
［６］  前記アナログ・デジタル変換器（９）は、ロウ・パス・フィルタ（１０）を含む、［５］に記載のセンサ回路構成。
［７］  前記第２のコンデンサ（６）の静電容量は、前記第１のコンデンサ（３）の静電容量の少なくとも５倍高く、
特に、前記第２のコンデンサ（６）の静電容量は、前記第１のコンデンサ（３）の静電容量よりも少なくとも１０倍高い、
［１］乃至［６］のうち何れか１項に記載のセンサ回路構成。
［８］  前記ロウ・パス・フィルタのカット・オフ周波数は、１０ＫＨｚ未満である、［１］乃至［７］のうち何れか１項に記載のセンサ回路構成。
［９］  前記電圧ソース（５）は、方形波電圧信号を供給するように適応され、前記センサ・コンデンサ（１）に接続され、
前記切換装置は、前記方形波電圧信号におけるゼロ電圧フェーズを、前記第２のフェーズ（Φ２）と同期させるように適応された、
［１］乃至［８］のうち何れか１項に記載のセンサ回路構成。
［１０］  前記差動増幅器（２）は、シングル・エンド差動増幅器であり、その出力は、前記差動増幅器（２）の単一の出力である、［１］乃至［９］のうち何れか１項に記載のセンサ回路構成。
［１１］  前記差動増幅器（２）は、２つの差分入力と、２つの差分出力と、おのおの対応する入力と対応する出力との間の２つのフィードバック・ループとを含むフル差動増幅器であり、
各フォードバック・ループ内に、第１のコンデンサ（３，３‘）と第２のコンデンサ（６，６‘）とが配置され、
第１のフィードバック・ループへ適応され、前記第１のフェーズ（Φ１）および前記第２のフェーズ（Φ２）におよぶ第１のフィードバック・ループ・フェーズ（Φ１，Φ２）の間、前記切換装置は、前記センサ・コンデンサ（１）を第１の入力へ接続し、前記センサ・コンデンサ（１）を第２の入力から切断するように適応され、
前記第１のフィードバック・ループへ適応されたように、前記第１のフェーズ（Φ１）および前記第２のフェーズ（Φ２）に対応する第２のフィードバック・ループへ適応される第３のフェーズ（Φ３）および第４のフェーズ（Φ４）におよぶ第２のフィードバック・ループ・フェーズ（Φ３，Φ４）の間、前記切換装置は、前記センサ・コンデンサ（１）を前記第２の入力へ接続し、前記第１の入力から前記センサ・コンデンサ（１）を切断するように適応される、
［１］乃至［１０］のうち何れか１項に記載のセンサ回路構成。
［１２］  前記切換装置は、前記第１のフェーズ（Φ１）および前記第３のフェーズ（Φ３）それぞれの間、前記フル差分増幅器（２）の対応する入力および出力から、各第１のコンデンサ（３，３’）を切断するように適応される、［１１］に記載のセンサ回路構成。
［１３］  前記フル差動増幅器の入力間のオフセットを補償するために、前記フル差動増幅器の各入力に、第３のコンデンサ（１５，１５’）が接続される、［１２］に記載のセンサ回路構成。
［１４］  センサ・コンデンサの静電容量を決定する方法であって、
第１のフェーズ（Φ１）において、電圧ソース（５）から、前記センサ・コンデンサ（１）を充電することと、
第２のフェーズ（Φ２）のおいて、前記センサ・コンデンサ（１）から、差動増幅器（２）のフィードバック・ループに配置された第１のコンデンサ（３）へと電荷を移動させることと、ここで、前記差動増幅器（２）によって生成されたノイズのゲインを制限するために、前記第２のフェーズ（Φ２）において、前記第１のコンデンサ（３）に対して平行に第２のコンデンサ（６）が接続されている、
前記差動増幅器（２）を含む回路（８）の出力から、前記センサ・コンデンサ（１）の静電容量に対応するセンサ信号（Ｖ３）を導出することと、
前記センサ信号（Ｖ３）をロウ・パス・フィルタリングすることと、
を備える方法。
［１５］  前記センサ信号（Ｖ３）は、アナログ・フォーマットで提供され、デジタル・フォーマットへ変換され、
前記センサ信号（Ｖ３）は、前記デジタル・フォーマットへ変換された後、ロウ・パス・フィルタされる、
［１４］に記載の方法。