【手続補正書】
【提出日】平成29年11月17日(2017.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を有し、
前記検出素子は、半導体層と、前記半導体層と接してショットキー障壁を形成する電極と、を有し、
前記半導体層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成が等しい層の直上、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成が等しい層の直上に配置されている
ことを特徴とする半導体装置。
【請求項２】
シリコン基板と、
前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、
前記検出素子は、半導体層と、前記半導体層と接してショットキー障壁を形成する電極と、を有し、
前記半導体層は、前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタのゲート酸化膜の直下の前記シリコン基板中のチャネル領域と組成が等しい前記シリコン基板中の領域の直上に配置されている
ことを特徴とする半導体装置。
【請求項３】
シリコン基板と、
前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、
前記検出素子は、半導体層と、前記半導体層と接してショットキー障壁を形成する電極と、を有し、
前記半導体層は、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に設けられた酸化膜の直下の前記シリコン基板中の領域と組成が等しい前記シリコン基板中の領域の直上に配置されている
ことを特徴とする半導体装置。
【請求項４】
前記半導体層は、エピタキシャル層である
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記検出素子と前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタとの間にフィールド酸化膜が配置されている
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層が配置されている前記層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける前記不純物拡散層と組成及び高さが等しい層、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける前記不純物拡散層と組成及び高さが等しい層である
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体層が配置されている前記領域は、前記チャネル領域と組成及び高さが等しい領域である
ことを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記半導体層が配置されている前記領域は、前記酸化膜と組成及び高さが等しい領域である
ことを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記ショットキー障壁の高さは、０．４ｅＶ以下である
ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ショットキー障壁の高さは、０．１ｅＶ以上０．３ｅＶ以下である
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体層は、５．４３０Å以上５．６５３Å以下の格子定数を有する
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記検出素子は、ショットキーバリアダイオードを含む
ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体層は、前記不純物拡散層の導電型と反対の導電型を有する半導体を含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記半導体層は、前記シリコン基板の導電型と反対の導電型を有する半導体を含む
ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
半導体装置の製造方法であって、
シリコン基板上に、検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを形成する第１の工程と、
前記第１の工程で形成した前記検出素子、前記ｐ型ＭＯＳトランジスタ、及び前記ｎ型ＭＯＳトランジスタのそれぞれに金属配線を接続する第２の工程と、を有し、
前記第１の工程では、
前記シリコン基板にゲート酸化膜を形成する第１のステップと、前記シリコン基板にフィールド酸化膜を形成して素子分離を行う第２のステップと、不純物拡散層を形成する第３のステップと、を少なくとも含む工程の後に、前記検出素子を形成する素子形成工程を行い、
前記素子形成工程は、
前記第３のステップで形成した前記不純物拡散層を露出させる露出工程と、
前記露出工程で露出した前記不純物拡散層の直上に半導体層をエピタキシャル成長させる成長工程と、
前記半導体層と接触するショットキー電極を形成する電極形成工程と、を有する、
ことを特徴とする製造方法。
【請求項１６】
半導体装置の製造方法であって、
シリコン基板上に、検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを形成する第１の工程と、
前記第１の工程で形成した前記検出素子、前記ｐ型ＭＯＳトランジスタ及び前記ｎ型ＭＯＳトランジスタのそれぞれに金属配線を接続する第２の工程と、を有し、
前記第１の工程では、
前記シリコン基板にゲート酸化膜を形成する第１のステップと、前記シリコン基板にフィールド酸化膜を形成して素子分離を行う第２のステップと、不純物拡散層を形成する第３のステップと、を少なくとも含む工程の後に、前記検出素子を形成する素子形成工程を行い、
前記素子形成工程は、
前記第１のステップで形成した前記ゲート酸化膜の直下の領域を露出させる露出工程と、
前記露出工程で露出した前記領域の直上に半導体層をエピタキシャル成長させる成長工程と、
前記半導体層と接触するショットキー電極を形成する電極形成工程と、を有する、
ことを特徴とする製造方法。
【請求項１７】
半導体装置の製造方法であって、
シリコン基板上に、検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを形成する第１の工程と、
前記第１の工程で形成した前記検出素子、前記ｐ型ＭＯＳトランジスタ及び前記ｎ型ＭＯＳトランジスタのそれぞれに金属配線を接続する第２の工程と、を有し、
前記第１の工程では、
前記シリコン基板にゲート酸化膜を形成する第１のステップと、前記シリコン基板にフィールド酸化膜を形成して素子分離を行う第２のステップと、不純物拡散層を形成する第３のステップと、を少なくとも含む工程の後に、前記検出素子を形成する素子形成工程を行い、
前記素子形成工程は、
前記第２のステップで形成した前記フィールド酸化膜の直下の領域を露出させる露出工程と、
前記露出工程で露出した前記領域の直上に半導体層をエピタキシャル成長させる成長工程と、
前記半導体層と接触するショットキー電極を形成する電極形成工程と、を有する、
ことを特徴とする製造方法。
【請求項１８】
前記半導体層が形成されている前記不純物拡散層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と同時に形成される
ことを特徴とする請求項１５に記載の製造方法。
【請求項１９】
前記半導体層が形成されている前記領域は、前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタのゲート酸化膜の直下の前記基板中のチャネル領域と同じ工程で形成される
ことを特徴とする請求項１６に記載の製造方法。
【請求項２０】
前記半導体層が形成されている前記領域は、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に形成された酸化膜と同時に形成された酸化膜を取り除いた領域である
ことを特徴とする請求項１７に記載の製造方法。
【請求項２１】
前記成長工程では、化学気相成長法又は有機金属気相成長法又は分子線エピタキシー法を用いて前記半導体層をエピタキシャル成長させる
ことを特徴とする請求項１５乃至２０のいずれか一項に記載の製造方法。
【請求項２２】
請求項１乃至１４のいずれか一項に記載の半導体装置が、二次元アレイ状に配列されている
ことを特徴とする撮像素子。
【請求項２３】
被検体の画像を形成する画像形成装置であって、
前記被検体に電磁波の照明を行う照射手段と、
前記被検体からの電磁波を検出する請求項２２に記載の撮像素子と、を有する
ことを特徴とする画像形成装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の一側面としての半導体装置は、シリコン基板と、前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を有し、前記検出素子は、半導体層と、前記半導体層と接してショットキー障壁を形成する電極と、を有し、前記半導体層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成が等しい層の直上、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成が等しい層の直上に配置されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
また、本発明の別の一側面としての半導体装置は、シリコン基板と、前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、前記検出素子は、半導体層と、前記半導体層と接してショットキー障壁を形成する電極と、を有し、前記半導体層は、前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタのゲート酸化膜の直下の前記シリコン基板中のチャネル領域と組成が等しい前記シリコン基板中の領域の直上に配置されていることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の別の一側面としての半導体装置は、シリコン基板と、前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、前記検出素子は、半導体層と、前記半導体層と接してショットキー障壁を形成する電極と、を有し、前記半導体層は、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に設けられた酸化膜の直下の前記シリコン基板中の領域と組成が等しい前記シリコン基板中の領域の直上に配置されていることを特徴とする。