【手続補正書】
【提出日】平成29年2月20日(2017.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサであって、
複数の論理プロセッサと、
前記複数の論理プロセッサのうちの第１の論理プロセッサであって、前記第１の論理プロセッサは、１以上の条件付きメモリ・アクセス命令を含むソフトウェアを実行する、前記第１の論理プロセッサと、
前記第１の論理プロセッサの復号化ユニットであって、前記復号化ユニットは、前記プロセッサが緩和メモリ・アクセス同期モードである場合、前記１以上の条件付きメモリ・アクセス命令を１以上の無条件メモリ・アクセス操作に変換する、前記復号化ユニットと、を備え、
前記プロセッサが前記緩和メモリ・アクセス同期モードであるときに、前記第１の論理プロセッサは、同期を考慮せずにメモリの少なくとも第１の部分にアクセスする
プロセッサ。
【請求項２】
前記１以上の条件付きメモリ・アクセス命令は、条件付きストア命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ストア操作を有する
請求項１に記載のプロセッサ。
【請求項３】
前記１以上の条件付きメモリ・アクセス命令は、条件付きロード命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ロード操作を有する
請求項１に記載のプロセッサ。
【請求項４】
前記１以上の条件付きメモリ・アクセス命令は、ロードリンク命令とストアコンディショナル命令による対を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ストア操作を有する
請求項１に記載のプロセッサ。
【請求項５】
前記１以上の条件付きメモリ・アクセス命令は、リード・モディファイ・ライト命令を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ライト操作を有する
請求項１に記載のプロセッサ。
【請求項６】
前記プロセッサは、前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示す、１以上のアーキテクチャ可視ビットを有する
請求項１から５のいずれか１項に記載のプロセッサ。
【請求項７】
前記１以上のアーキテクチャ可視ビットは、ソフトウェアに基づき修正可能である
請求項６に記載のプロセッサ。
【請求項８】
前記１以上のアーキテクチャ可視ビットは、前記メモリの前記第１の部分に対応し、
前記プロセッサは、前記メモリの他の第２の部分に対応する１以上のアーキテクチャ可視ビットの別の組をさらに備える
請求項６または７に記載のプロセッサ。
【請求項９】
前記プロセッサは、ソフトウェアに基づき、ランタイムにおいて前記緩和メモリ・アクセス同期モードにされる
請求項１から８のいずれか１項に記載のプロセッサ。
【請求項１０】
前記プロセッサは、（１）単一のスレッドのみが実行されている場合、（２）１つのスレッドのみが関連する共有メモリにアクセスする場合、および（３）他のスレッドが前記関連する共有メモリを監視していない場合のうちの少なくとも１つの場合に、前記緩和メモリ・アクセス同期モードになる
請求項１から９のいずれか１項に記載のプロセッサ。
【請求項１１】
プロセッサであって、
複数の論理プロセッサと、
前記複数の論理プロセッサのうちの第１の論理プロセッサであって、前記第１の論理プロセッサは、１以上の条件付きメモリ・アクセス命令を含むソフトウェアを実行する、前記第１の論理プロセッサと、
前記第１の論理プロセッサの復号化ユニットであって、前記復号化ユニットは、前記プロセッサが緩和メモリ・アクセス同期モードである場合、前記１以上の条件付きメモリ・アクセス命令を１以上の無条件メモリ・アクセス操作に変換する、前記復号化ユニットと、
前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示す、１以上のアーキテクチャ可視ビットと、を備え、
前記プロセッサが前記緩和メモリ・アクセス同期モードであるときに、前記第１の論理プロセッサは、同期を考慮せずにメモリの少なくとも一部にアクセスし、
前記１以上のアーキテクチャ可視ビットは、ソフトウェアに基づき修正可能であり、
前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示すべく、前記１以上のアーキテクチャ可視ビットは、前記ソフトウェアに基づき、ランタイムの間に修正され、
（１）単一のスレッドのみが実行されている場合、（２）１つのスレッドのみが関連する共有メモリにアクセスする場合、および（３）他のスレッドが前記関連する共有メモリを監視していない場合のうちの少なくとも１つの場合に、前記プロセッサが前記緩和メモリ・アクセス同期モードであることが、前記ソフトウェアに基づき示される、
プロセッサ。
【請求項１２】
前記１以上の条件付きメモリ・アクセス命令は、条件付きストア命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ストア操作を有する
請求項１１に記載のプロセッサ。
【請求項１３】
前記１以上の条件付きメモリ・アクセス命令は、条件付きロード命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ロード操作を有する
請求項１１に記載のプロセッサ。
【請求項１４】
前記１以上の条件付きメモリ・アクセス命令は、ロードリンク命令とストアコンディショナル命令による対を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ストア操作を有する
請求項１１に記載のプロセッサ。
【請求項１５】
前記１以上の条件付きメモリ・アクセス命令は、リード・モディファイ・ライト命令を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ライト操作を有する
請求項１１に記載のプロセッサ。
【請求項１６】
プロセッサであって、
複数の論理プロセッサと、
前記複数の論理プロセッサのうちの第１の論理プロセッサであって、前記第１の論理プロセッサは、リード・モディファイ・ライト命令、コンペア・アンド・スワップ命令、テスト・アンド・セット命令、およびロードリンク命令とストアコンディショナル命令による対のうちのストアコンディショナル命令のうちの１つである、第１の命令を含むソフトウェアを実行する、前記第１の論理プロセッサと、
前記第１の論理プロセッサの復号化ユニットであって、前記復号化ユニットは、前記プロセッサが緩和メモリ・アクセス同期モードである場合、前記第１の命令を、ストア操作およびライト操作のうちの一方の操作に変換する、前記復号化ユニットと、を備え、
前記プロセッサが前記緩和メモリ・アクセス同期モードであるときに、前記第１の論理プロセッサは、同期を考慮せずにメモリの少なくとも一部にアクセスする
プロセッサ。
【請求項１７】
前記プロセッサは、（１）単一のスレッドのみが実行されている場合、（２）１つのスレッドのみが関連する共有メモリにアクセスする場合、および（３）他のスレッドが前記関連する共有メモリを監視していない場合のうちの少なくとも１つの場合に、前記緩和メモリ・アクセス同期モードになる
請求項１６に記載のプロセッサ。
【請求項１８】
前記プロセッサは、前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示す、１以上のアーキテクチャ可視ビットを有し、
前記１以上のアーキテクチャ可視ビットは、ソフトウェアに基づき修正可能である
請求項１６または１７に記載のプロセッサ。
【請求項１９】
前記プロセッサは、ソフトウェアに基づき、ランタイムにおいて前記緩和メモリ・アクセス同期モードにされる
請求項１６から１８のいずれか１項に記載のプロセッサ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】プロセッサ