【手続補正書】
【提出日】平成29年11月20日(2017.11.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板の前記第２主面側に設けられた第１導電型の第１半導体領域と、
前記半導体基板の前記第１主面側であって、前記第１半導体領域の上方に設けられた、前記第１導電型と逆の第２導電型の第２半導体領域と、
前記第２半導体領域を貫通し前記第１半導体領域まで到達する第１溝と、第１溝と離間して設けられた第２溝と、前記第２溝と離間して設けられた第３溝と、
第２半導体領域中に設けられ前記第１溝の第１側面に接するように設けられた前記第１導電型の第３半導体領域と、
前記第１溝の内部に第１絶縁膜を介して設けられた第１ゲート電極と、
前記第２溝の内部に第２絶縁膜を介して設けられた第２ゲート電極と、
前記第３溝の内部に第３絶縁膜を介して設けられた第３ゲート電極と、
前記第２ゲート電極と前記第３ゲート電極とを接続する接続部と、
前記第１溝と前記第２溝との間の第１領域および前記第２溝と前記第３溝との間の第２領域に設けられた第４絶縁膜と、
前記第４絶縁膜を貫通し、前記第３半導体領域と接する第１開口部と、
前記第３半導体領域と前記第１開口部を介して接続された第１電極と、
を有し、
前記第１領域は、第１方向に延在し、
前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極は、前記第１方向に延在し、
前記接続部は、前記第１方向と交差する第２方向に延在し、
前記第１開口部は、前記第１領域と前記接続部の延在方向との交差領域において、分割され、
前記第１開口部は、前記第１領域において、前記交差領域の一方の側に設けられた第１部と、前記交差領域の他方の側に設けられた第２部と、を有し、
前記交差領域において、前記第１開口部が設けられていない、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３半導体領域は、前記第１開口部のうちの前記第１部の端部と離間して配置される、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第３半導体領域と前記第１部の端部との距離は、１μｍ以上である、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第３半導体領域は、前記第１方向に第１間隔離間して、複数配置される、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第３半導体領域は、前記第１溝の前記第１側面と対向する前記第２溝の側面側には、配置されていない、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第４絶縁膜を貫通し、前記接続部と接する第２開口部を有し、前記第１電極は、前記第２開口部を介して前記接続部と接続される、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体基板の前記第２主面側であって、前記第１半導体領域下に設けられた、前記第２導電型の第４半導体領域と、前記第４半導体領域と接続された第２電極と、を有する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１領域の前記第２半導体領域と前記第１半導体領域との間に設けられた、前記第１導電型の第５半導体領域を有する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１開口部は、前記第２半導体領域まで達し、前記第１開口部の底部には、前記第２導電型の第６半導体領域を有する、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２領域の前記第２半導体領域と前記第１半導体領域との間に設けられた、前記第２導電型の第７半導体領域を有する、半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記第１領域の幅は、前記第２領域の幅の１／２より小さい、半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記交差領域において、前記第１領域の前記第４絶縁膜の表面は、前記第２領域の前記第４絶縁膜の表面より低い部分を有する、半導体装置。
【請求項１３】
請求項２記載の半導体装置において、
前記第２ゲート電極の上面は、前記接続部の一方の側において、前記第１ゲート電極の上面より低い部分を有する、半導体装置。
【請求項１４】
（ａ）第１主面および前記第１主面と反対側の第２主面を有し、少なくとも前記第２主面側に第１導電型の第１半導体領域を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の途中まで到達する第１溝と、前記第１溝と離間して設けられた第２溝と、前記第２溝と離間して設けられた第３溝とを形成する工程、
（ｃ）前記第１溝、前記第２溝および前記第３溝の内部を含む前記半導体基板上に、ゲート絶縁膜を介して、第１導電性膜を形成する工程、
（ｄ）前記第１導電性膜をエッチングすることにより、前記第１溝の内部に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第２溝の内部に第２ゲート絶縁膜を介して第２ゲート電極を形成し、前記第３溝の内部に第３ゲート絶縁膜を介して第３ゲート電極を形成し、さらに、前記第２ゲート電極と前記第３ゲート電極とを接続する接続部を形成する工程、
（ｅ）前記第１溝と前記第２溝との間の第１領域および前記第２溝と前記第３溝との間の第２領域の前記第１主面側に、前記第１導電型と逆の第２導電型の第２半導体領域を形成する工程、
（ｆ）前記第１領域の前記第２半導体領域中に、前記第１ゲート絶縁膜と接するように、前記第１導電型の第３半導体領域を形成する工程、
（ｇ）前記第１領域および前記第２領域上に層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜をエッチングすることにより、前記第３半導体領域と接する第１開口部を形成する工程、
（ｉ）前記第１開口部内を含む前記層間絶縁膜上に、第２導電性膜を形成することにより、第１電極を形成する工程、
を有し、
前記（ｃ）工程において、前記第１溝、前記第２溝および前記第３溝は、第１方向に延在するように形成され、
前記（ｄ）工程において、前記接続部は、前記第１方向と交差する第２方向に延在するように形成され、
前記（ｈ）工程において、前記第１開口部は、前記第１領域と前記接続部の延在方向との交差領域において、分割され、前記第１領域において、前記交差領域の一方の側に設けられた第１部と、前記交差領域の他方の側に設けられた第２部とを有するように形成され、前記交差領域において、前記第１開口部を設けない、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第３半導体領域は、前記第１開口部のうちの前記第１部の端部と離間して配置される、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第３半導体領域と前記第１部の端部との距離は、１μｍ以上である、半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第３半導体領域は、前記第１方向に第１間隔離間して、複数配置される、半導体装置の製造方法。
【請求項１８】
請求項１５記載の半導体装置の製造方法において、
前記第１領域の幅は、前記第２領域の幅の１／２より小さい、半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法において、
前記（ｇ）工程において、前記交差領域において、前記第１領域の前記層間絶縁膜の表面は、前記第２領域の前記層間絶縁膜の表面より低い部分を有する、半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記第２ゲート電極の上面が、前記接続部の一方の側において、前記第１ゲート電極の上面より低くなるように前記第１導電性膜をエッチングする、半導体装置の製造方法。