(57)【要約】タイミングイベント検出を有するシーケンシャル回路が開示される。シーケンシャル回路は、２相クロック信号の第２のクロックフェーズの期間に出力にアサートされる入力を有する。タイミングイベント検出回路は、第２のクロックフェーズの期間に、シーケンシャルエレメント入力に遷移が生じる場合、タイミングイベント信号をアサートするためにシーケンシャルエレメント入力に結合されるが、第１のクロックフェーズの期間には、アサートするために結合されない。【選択図】図３
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【特許請求の範囲】
【請求項１】
２相クロック信号の第２のクロックフェーズの期間に出力にアサートされる入力信号を有するシーケンシャルエレメント（３０１、５０１）と、
前記シーケンシャルエレメント（３０１、５０１）の前記入力信号に結合されたタイミングイベント検出器（３０２、５０２）であって、前記２相クロック信号の前記第２のクロックフェーズの期間に、前記シーケンシャルエレメント（３０１、５０１）の前記入力信号に生じる遷移に応答して、イベント信号をアサートするように構成され、さらに、前記２相クロック信号の第１のクロックフェーズの期間に、前記イベント信号をアサートするのを控えるように構成されたタイミングイベント検出器（３０２、５０２）と、
を備えたシーケンシャル回路（３００、５００）。
【請求項２】
前記タイミングイベント検出器（３０２、５０２）は、クロックエッジで、前記入力信号の異なる値を設定するように構成されたクロックドコンパレータ（３０３、５０３）を備えた、請求項１に記載のシーケンシャル回路（３００、５００）。
【請求項３】
前記タイミングイベント検出器（３０２、５０２）は、さらに、デジタルロジックブロック（３０４、５０４）を備え、前記クロックドコンパレータ（３０３、５０３）は、さらにタイミングイベント検出を可能にするように、前記デジタルロジックブロック（３０４、５０４）を設定するように構成される、請求項２に記載のシーケンシャル回路（３００、５００）。
【請求項４】
クロック信号が第１のクロックフェーズから第２のクロックフェーズへ遷移しているからどうかを判断するステップ（４０１）と、
前記クロック信号が、前記第１のクロックフェーズから前記第２のクロックフェーズへ遷移していると判断されたことに応答して、入力データに基づいてクロックドコンパレータの異なる状態を設定するステップ（４０２）と、
前記クロック信号が、前記第１のクロックフェーズから前記第２のクロックフェーズへ遷移するとき、前記クロックドコンパレータの前記異なる状態が、セーブ可能であるようにデジタルロジックブロックから前記クロックドコンパレータへのフィードバックを設定するステップ（４０３）と、
前記クロック信号が、前記第２のクロックフェーズ内にあるかどうかを判断するステップ（４０４）と、
前記クロック信号が、前記第２のクロックフェーズ内にあると判断されたことに応答して、前記クロック信号が、第２のクロックフェーズにある間、前記クロック信号が、第１の状態から第２の状態へ、または前記第２の状態から前記第１の状態へ、遷移していると判断するステップ（４０５）と、
前記クロック信号が第２のクロックフェーズにある間、前記クロック信号が、前記第１の状態から前記第２の状態へ、または前記第２の状態から前記第１の状態へ遷移したと判断したことに応答して、タイミングイベントをフラッグするステップ（４０６）と、
を備えることを特徴とする、タイミングイベントを検出する方法（４００）。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般に、デジタル処理回路のような、電子デバイスのエネルギ消費を制御することに関する。特に、この発明は、電子デバイス内のタイミングイベントを検出することに関する。
【背景技術】
【０００２】
伝統的なデジタル設計フロー内の組み合わせロジックタイミング制約は、論理合成中に決定されるので、静的である。合成から得られる回路は、ランタイム中の回路動作を保証するために最悪の動作条件に適合しなければならない。言い換えれば、合成中に発生したタイミング制約は、最悪の遅延条件に適合しなければならない。最悪のタイミング制約は、典型的に過剰設計をもたらす。過剰設計は、システムの電力消費および面積の増加を招く。しきい値電圧またはその付近における伝統的なデジタル設計フローは、グローバルおよびローカルプロセスの変動に対する感度がこの電圧領域内で最大になるため、特に大きな過剰設計が必要となる。
【０００３】
タイミングイベント検出システムを備えたデジタル設計フローは、最悪の設計制約の必要性を除去する。タイミングイベント検出システムは、組合せロジックから遅延データを許容することができる。タイミングイベント検出システム内のタイミングイベント検出器（ＴＥＤ）は、システムが遅延データを許容し、イベントからリカバするように反応することができる。
【０００４】
ＴＥＤ動作の例は、概念的に図１Ａおよび１Ｂに示される。（それぞれ、入力データ信号Ｄ１、Ｄ２、タイミングイベント信号ＴＥ１、ＴＥ２、および出力信号Ｑ１、Ｑ２を有する）ＴＥＤ回路１０１、１０３が図１Ａに示される。第２のＴＥＤ回路１０３の信号は、図１Ｂに示される。図１Ｂからわかるように、データＤ２における第１の遷移は、早く到着し、タイミングイベント信号ＴＥ２をトリガせず、同様に、Ｄ２の第２の遷移は、遅く到着しＴＥ２信号をトリガする。従って、例えば、タイミングイベント信号ＴＥ２は、近代のプロセッサでは命令再生(instruction re-play)をトリガするか、またはクロック信号ＣＬＫの期間を延長するために使用することができる。
【０００５】
タイミングイベント検出のための一般的なＴＥＤ回路の例を図２に示す。ここでは、一般的なラッチ２０２のデータＤおよびクロックＣＬＫ入力は、（ポジティブエッジトリガラッチの場合）クロックハイ期間内でＤが遷移すると、タイミングインベント信号ＴＥを発生する遷移検出器２０１に接続される。遅延ライン２０３およびＸＯＲ（イクスクルーシブＯＲ）ゲート２０４により形成されるパルス発生器は、Ｄがロウからハイへ、またはハイからロウへ遷移すると、パルス信号Ａを発生する。パルス信号Ａは、ダイナミックロジックゲート（ＰＭＯＳ（ｐチャネルメタルオキサイドセミコンダクタ）トランジスタＰＩおよびＮＭＯＳ（キーパ回路(keeper circuit)への入力ノードとして動作する−ｎチャネルメタルオキサイドセミコンダクタ）トランジスタＮ１、Ｎ２を備え、ドライバ２０５は、遅延を提供する）−をグラウンドに駆動し、その結果、タイミングイベント信号（すなわち、ＴＥは、ロウからハイへ遷移する）を発生する。
【０００６】
一般的なＴＥＤ回路は、低電源電圧（例えば、しきい値でまたはその付近）で動作するときおよび／または近代のディープサブミクロン(deep sub-micron)相補型メタルオキサイドセミコンダクタ（ＣＭＯＳ）回路で動作するとき、典型的には、低い信頼性を有する。例えば、ダイナミックロジックゲートは、追加のオーバヘッドエリアがある場合でも、ノイズおよび漏れ電流に対して高度に影響を受けやすい。一般的なＴＥＤ回路の他の不利な点は、パルス信号Ａの必要性である。さらに、パルス信号Ａの発生は、パルス信号Ａが高度に遅延ライン２０３上のローカルな変動の影響を高度に受けやすいので、エリアの観点からコスト高になる。パルス信号Ａが、変動下でＴＥを発生するのに十分な幅を有することを保証するためには、遅延ライン２０３に大きなエリアが必要となる。さらに、Ａの幅が広すぎると、システムパフォーマンスが制限され、すなわち、動作速度が低減される。したがって、パルス発生器、遅延チェーン、またはダイナミックを必要としない新しいアプローチが必要となる。
【発明の概要】
【０００７】
シーケンシャル回路の一実施形態は、２相クロック信号の、第２のクロックフェーズの期間に、出力にアサートされる入力信号を有するシーケンシャルエレメントを備える。シーケンシャル回路は、さらにシーケンシャルエレメントの入力信号に結合されるタイミングイベント検出器を備える。タイミングイベント検出器は、第２のクロックフェーズの期間にシーケンシャルエレメントの入力信号に生じる遷移に応答してイベント信号をアサート(assert)するように構成される。タイミングイベント検出器は、さらに２相クロック信号の第１のクロックフェーズの期間に、イベント信号をアサートするのを控えるように構成される。
【０００８】
ここでは、用語「クロックフェーズ」は、クロック信号のデューティサイクル部分を指す。従って、第１のクロックフェーズは、クロック信号の第１のデューティサイクル部分を指し、第２のクロックフェーズは、クロック信号の第２のデューティサイクル部分を指す。一実施形態において、上述した実施形態に対して代替的に、あるいは、さらに加えて、タイミングイベント検出器は、クロックエッジにおける入力データの異なる値をセットするように構成されるクロックドコンパレータ(clocked comparator)を備える。一実施形態において、上述の実施形態に対して、代替的に、あるいはさらに加えて、タイミングイベント検出器は、さらに、デジタルロジックブロックを備え、クロックドコンパレータは、さらにタイミングイベント検出を可能にするためにデジタルブロックをセットするように構成される。
【０００９】
タイミングイベントを検出する方法の一実施形態は、クロック信号が、第１のクロックフェーズから第２のクロックフェーズへ遷移するか否かを判断するステップと、第１のクロックフェーズから第２のクロックフェーズへ遷移すると判断されたクロック信号に応答して、入力データに基づいて、クロックドコンパレータの異なる状態を設定するステップと、クロック信号が、第１のクロックフェーズから第２のクロックフェーズへ遷移するとき、クロックドコンパレータの異なる状態がセーブできるように、デジタルロジックブロックからクロックドコンパレータへのフィードバックを設定するステップと、クロック信号が第２のクロックフェーズにあるかどうかを判断するステップと、クロック信号が、第２のクロックフェーズにあると判断されることに応答して、クロック信号が第２のクロックフェーズにある間、データ信号が、第１の状態から第２の状態へ、または第２の状態から第１の状態へ、の遷移中か否かを判断するステップと、クロック信号が、第１の状態から第２の状態へ、または第２の状態から第１の状態へ遷移されたと判断したことに応答して、クロック信号が、第２のクロックフェーズにあるときに、タイミングイベントのフラッグを立てるステップと、を備える。
【００１０】
一実施形態において、クロック信号の第１のクロックフェーズがロウに対応し、クロック信号の第２のクロックフェーズがハイに対応し、データ信号の第１の状態がロウに対応し、クロック信号の第２の状態がハイに対応する。他の実施形態において、クロック信号の第１のクロックフェーズは、ハイに対応し、クロック信号の第２のクロックフェーズがロウに対応し、データ信号の第１の状態がハイに対応し、データ信号の第２の状態がロウに対応する。
【００１１】
この発明は、遅延チェーン、パルス発生器または伝統的なラッチを必要とせずに、デジタルロジックブロック内でタイミングインベントを検出することを可能にする。したがって、この発明は、低減された設計時間、タイミングイベント検出における強化された堅固性(enhanced robustness)、および低電源電圧インプリメンテーションおよびディープサブミクロンＣＭＯＳインプリメンテーションへの増大した適応性を可能にする。この発明のさらなる理解を与えるために提供され、この明細書の一部を構成する添付図面は、この発明の実施形態を説明し、記載と共にこの発明の原理を説明するのに役立つ。
添付図面において、図１Ａは、２つのＴＥＤ回路の間の従来技術のロジックゲートを説明する図である。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、従来技術における、２つのＴＥＤ回路の間のロジックステージを説明する図である。
【図１Ｂ】図１Ｂは、タイミングイベント検出の概念を説明するタイミング図である。
【図２】図２は、従来技術のタイミングイベント検出回路の概略図である。
【図３】図３は、例示実施形態に従う、シーケンシャルロジックエレメントタイミングイベント検出の概略図である。
【図４】図４は、図３のタイミングイベント検出を備えたシーケンシャルロジックエレメントの例示フロー図である。
【図５Ａ】図５Ａは、例示実施形態に従う、タイミングイベント検出を有したシーケンシャルロジックエレメントの概略図である。
【図５Ｂ】図５Ｂは、図５Ａのタイミングイベント検出を有したシーケンシャルロジックエレメントのタイミング図である。  添付図面において、同一部には同符号が使用される。
【発明を実施するための形態】
【００１３】
以下、この発明の例が添付図面において説明される、この発明の実施形態を詳細に参照する。添付図面に関連して、詳細な記述は、この例の記述を意図したものであり、この例が構成可能である、あるいは利用可能である唯一の形態を表すことを意図したものではない。記述は、例の機能および例を構成および動作させるためのステップのシーケンスについて述べる。しかしながら、同一のまたは等価な機能およびシーケンスは、異なる例により達成可能である。
【００１４】
図３は、例示実施形態に従うタイミングイベント検出を有するシーケンシャルロジックエレメント３００を説明する。この回路３００は、パイプラインロジックのクリティカルパス（critical paths）における伝統的なマスタ−スレーブフリップフロップおよび／またはラッチベース回路を交換するために使用することができる。図３のシーケンシャルロジックエレメントは、データラッチ３０１およびタイミングイベント検出器３０２を備える。タイミングイベント検出器３０２を用いて、例えば、性能を改善し、歩留まりを改善し、電力消費を低減することができる。
【００１５】
タイミングイベント検出器３０２は、クロックドコンパレータ３０３およびロジックゲート３０４を備える。クロックドコンパレータ３０３の異なる状態は、ＣＬＫがロウからハイ（ＬＨ）へ遷移するとき入力データＤの値に基づいて設定される。ロジックゲート３０４は、クロックドコンパレータ３０３の異なる状態をモニタする。ＣＬＫがＬＨから立ち上がり、クロックドコンパレータの異なる状態が、定常状態(steady-state)に到達すると、ロジックゲート３０４は、ＣＬＫがハイからロウ（ＨＬ）に遷移するまでクロックドコンパレータ３０３の異なる状態を維持するためにフィードバックパス３０５上にロジックハイを印加する。ＣＬＫがハイであるとき、ＬＨまたはＨＬからのＤの任意の遷移がタイミングイベント（ＴＥ）をトリガする。タイミングイベント検出器３０２は、パルス発生器、遅延チェーン、またはダイナミックロジックゲートに対する従来技術の必要性を除去する。したがって、タイミングイベント検出器３０２は、例えば、近代のディープサブミクロンＣＭＯＳ回路および低電源電圧において有利である。
【００１６】
図４は、タイミングイベントを検出する方法４００の例示フロー図である。図４に説明される方法４００において、タイミングイベントは、クロック信号ＣＬＫがハイであるときにのみ検出される。図示されないけれども、システムは、図３のラッチ３０１およびタイミングイベント検出器３０２のＣＬＫ入力にインバータを付加することによりロウであるときのみタイミングイベントを発生するように設計することができる。オペレーション４０１において、クロック信号ＣＬＫがロウからハイへ遷移するかどうかを判断する。ＹＥＳなら方法は動作４０２に進む。そうでなければ、方法は動作４０１に進む。
【００１７】
動作４０２において、クロックドコンパレータの異なる状態がデータ信号Ｄ、Ｄの反転バージョン、およびクロック信号ＣＬＫを用いて設定される。動作４０３において、入力データＤのさらなる変化が、クロックドコンパレータの異なる状態を変化させないことを保証するように、デジタルロジックゲートのブロックからクロックドコンパレータへのフィードバックが設定される。動作４０４において、クロック信号ＣＬＫが、ハイか否かが判断される。ＹＥＳなら、方法は、動作４０５に進む。さもなければ、方法は、動作４０１に進む。
【００１８】
動作４０５において、ＣＬＫがハイのとき、データ信号ＤがＬＨまたはＨＬから遷移するかどうか判断する。ＹESなら、方法は動作４０６に進む。そうでなければ、方法は、動作４０４に戻る。動作４０６において、タイムＣＬＫがハイである期間に、Ｄが、ＬＤまたはＨＬに遷移したと判断したことに応答して、すなわち、動作４０６において、記録された状態と異なる状態に、Ｄが切り替わったと判断することに応答して、タイミングイベントがフラッグされる(flagged)。最後に、方法は、動作４０１に戻る。
【００１９】
図５Ａは、例示実施形態に従う、タイミングイベント検出を有するシーケンシャルロジックエレメント５００の他の概略図である。図５Ａのシーケンシャルロジックエレメント５００は、タイミングイベント検出器５０２およびシーケンシャルエレメント５０１を備える。タイミングイベント検出器５０２は、クロックドコンパレータ５０３とデジタルロジックブロック５０４を備える。デジタルロジックブロック５０４は、クロックドコンパレータ５０３、入力データＤの異なる状態をモニタし、および必要であれば、タイミングイベントＴＥをトリガする。ＣＬＫがハイのとき、ＤがＬＨまたはＨＬから遷移する（すなわち、ＴＥがロウからハイへ遷移する）とき、タイミングイベントがトリガされる。
【００２０】
ＣＬＫがＬＨから遷移するとき、入力データＤの値からクロックドコンパレータ５０３の異なる状態が判断される。ＣＬＫがロウのとき、ＮＭＯＳトランジスタＭ３とＭ４は、オフであり、ＰＭＯＳトランジスタＭ５とＭ６は、クロックドコンパレータ５０３の出力ＶＣ１とＶＣ２の両方をロジックハイに駆動するので、クロックドコンパレータ５０３は、動作せず、その異なる状態を変えることができない。入力データ信号Ｄ（ここでは、Ｄｎと示される）の反転バージョンは、クロックドコンパレータ５０３内の異なる構造の動作を支援する。ＣＬＫがＬＨから遷移すると、入力ＤとＤｎは、ＶＣ１とＶＣ２の出力を決定する。例えば、Ｄがハイで、Ｄｎがロウのとき、ＣＬＫは、ＬＨから立ち上がるので、ＶＣ２は、ロジックロウ（０Ｖ）に駆動され、ＶＣ１は、ロジックハイ（ポジティブ電源電圧、ＶＤＤ）に駆動される。クロックドコンパレータ５０３内のＮＭＯＳトランジスタＭＸ、ＭＹ、ＭＺにより形成されるプルダウンネットワークは、ＣＬＫがＬＨから立ち上がると、アクティブではない。プルダウンネットワーク（ＭＸ、ＭＹ、ＭＺ）は、出力ＶＣ１およびＶＣ２が定常状態に到達したときのみアクティブになる。
【００２１】
デジタルロジックゲートブロック５０４内のロジックゲートＸＯＲ１は、クロックドコンパレータ５０３内のＶＣ１およびＶＣ２をモニタする。ＣＬＫがＬＨから立ち上がり、クロックドコンパレータ５０３の異なる出力ＶＣ１とＶＣ２が定常状態に到達すると、ＸＯＲ１は、ノードＣＯＭＰｓ上のロジックハイをトリガする。ノードＣＯＭＰｓ上のロジックハイは、クロックドコンパレータ５０３内のプルダウンネットワーク（ＭＸ、ＭＹ、およびＭＺ）をアクティブにするためのフィードバック５０５として印加される。ロウからハイへのＣＯＭＰｓ遷移によりプルダウンネットワークの活性化は、ＶＣ１とＶＣ２の状態は、タイムＣＬＫがハイの期間にＤの値に関係ないことを保証する。タイムＣＬＫがハイの期間にＤの遷移によりＶＣ１とＶＣ２の状態が影響を受けないことを保証するために、ＭＸ、ＭＹ、ＭＺのプルダウン強度は、トランジスタＭ１とＭ１のプルダウン強度よりも大きい。
【００２２】
ノードＣＯＭＰｓがハイになると、クロックドコンパレータ５０３は、タイムＣＬＫがハイの期間にＶＣ１とＶＣ２の状態を変更することができない。ＶＣ２は、立ち上がりのＣＬＫエッジにおけるＤの値の論理補数である。従って、タイムＣＬＫがハイの期間に、ＤがＬＨまたはＨＬから遷移する場合、ロジックゲートＸＮＯＲ１は、ＬＨから遷移する。ＣＯＭＰｓがハイであるので、ロジックゲートＡＮＤ１は、ロジックハイを出力し、タイミングイベントはフラッグされ、すなわち、タイミングイベントＴＥは、ロウからハイになる。すべての他の状態において、ＴＥはロウである。
【００２３】
クロックドコンパレータ５０３とデジタルロジック５０４の代替インプリメンテーションは、同一の機能を提供する。例えば、クロックドコンパレータ５０３は、１つ少ないトランジスタを用いて、立ち上がりクロックエッジで活性化することができる。一実施形態において、トランジスタＭ３とＭ４は、除去することができ、単一のトランジスタ（ＣＬＫ信号を有する）に交換することができる。ＣＬＫ入力信号を有する単一のトランジスタを、トランジスタＭ１およびＭ２のソースを接続する新しいノートとグラウンドとの間に追加することができる。
【００２４】
デジタルロジックブロック５０４も変更することができ、同一機能を生じさせることができる。例えば、ロジックゲートＸＮＯＲ１は、２入力マルチプレクサ（ＭＵＸ）により交換可能である。ＭＵＸの出力は、２入力ロジックゲートＡＮＤ１へ供給することができる。ＭＵＸへの制御信号は、ＶＣ１であり得、ＭＵＸへのゼロ入力は、Ｄであり得、１入力はＤｎであり得る。ロウからハイへのＣＬＫの遷移に続いて、クロックドコンパレータ５０３の出力が安定した（すなわち、ＣＯＭＰｓがハイにトリガされた）後ＶＣ１は、論理的にＤと等価になる。例えば、ＣＬＫがロウからハイへ遷移したとき、Ｄがハイである場合、ＣＬＫがハイの間、ＶＣ１はハイである。したがって、ＶＣ１は、ＭＵＸの１つの入力、すなわち、Ｄｎを通過させる。タイムＣＬＫがハイの期間に、Ｄが遷移しない場合、Ｄｎはロウを維持し、ＭＵＸの出力はロウである。タイムＣＬＫがハイの期間に、Ｄがハイからロウに遷移する場合、Ｄｎはロウからハイに遷移し、ＭＵＸはハイを出力する。したがって、ロジックゲートＡＮＤ１は、その入力が両方ともハイなので、タイミングイベント（ＴＥ）をトリガする。
【００２５】
図５Ｂは、例示実施形態に従う、図５Ａの回路の動作をさらに説明するタイミングダイアグラムである。図５Ｂに示すように、クロック信号ＣＬＫの立ち上がり（強調した部分）で、ＶＣ１またはＶＣ２が、入力データ信号Ｄの値に依存してロウに駆動される。したがって、ノードＣＯＭＰｓは、ＶＣ１とＶＣ２が安定すると、ハイに駆動される。図５Ｂに示すように、クロック信号ＣＬＫがハイのとき、入力データ信号Ｄの任意の遷移が、ロジックゲートＸＮＯＲ１を、ロウからハイに遷移させる。ノードＣＯＭＰｓがすでにハイ（すなわち、立ち上がりＣＬＫエッジの後）にセットされているので、ロジックゲートＡＮＤ１は、２つのハイ信号を有する。したがって、タイミングイベントノードＴＥノードは、ロウからハイへ遷移する。ここでは、タイミングイベント検出と呼ばれる。図５Ｂに示すように、クロック信号ＣＬＫがロウのとき、（強調表示部分）、ＶＣ１とＶＣ２は両方ともハイであり、従ってＣＯＭＰｓはロウである。したがって、ロウからハイまたはハイからロウへの入力データ信号Ｄの遷移は、ロジックゲートＡＮＤ１をロウからハイへ遷移させない（すなわち、タイミングイベントは、フラッグされない）。
【００２６】
上述した実施形態のラッチ３０１、５０１は、ポジティブエッジトリガラッチであるけれども、任意の種類のラッチ（例えば、ネガティブエッジトリガ）を、汎用性を失うことなく使用することができることが理解される。ここに記載した機能性は、少なくとも部分的にハードウエアロジックコンポーネントで実行することができる。ここに与えられた任意の範囲またはデバイス値は、求められる効果を失うことなく拡張または変更することができる。また、任意の実施形態を、不可能であると明示しない限り、他の実施形態と組み合わせることができる。
【００２７】
特定の構造的特徴及び／または動作に特有の言語で主題を記載したが、添付されたクレームに定義された主題は、上述した特定の特徴または動作に必ずしも制限されないことが理解される。むしろ、上述した特定の特徴および動作は、クレームをインプリメントする例として開示され、他の等価な特徴および動作は、クレームの範囲内にあることが意図される。上述した利益および利点は、１つの実施形態に関連してもよいし、いくつかの実施形態に関連してもよい。実施形態は、成就した問題のいずれかまたはすべてを解決する実施形態、または上述した利益および利点のいずれかまたはすべてを有する実施形態に限定されない。
【００２８】
「１つ(an)アイテム」への言及は、１つまたは複数のアイテムを指すことができる。ここに記載された方法のステップは、任意の適切な順番で実行することができ、あるいは適切な場合には、同時に実行することができる。さらに、個々のブロックは、ここに記載された主題の精神と範囲から逸脱することなく、任意の方法から削除することができる。上述した任意の実施形態の観点は、求める効果を失うことなく、さらなる実施形態を形成するために記載された任意の他の実施形態の態様と組み合わせることができる。用語「備える(comprising)」は、ここでは、特定の方法、ブロックまたはエレメントを含むことを意味するが、そのようなブロックまたはエレメントは、排他リストを含まず、方法および装置は、さらなるブロックまたはエレメントを含むことができる。この発明は、多数の例示実施形態およびインプリメンテーションに関連して記載したが、この発明は、それに限定されず、むしろ、予想されるクレームの範囲内に入る、種々の変更および等価な構成をカバーする。
【図１Ａ】
2020519060.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【手続補正書】
【提出日】令和1年8月2日(2019.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２相クロック信号の第２のクロックフェーズの期間に出力にアサートされる入力信号を有するシーケンシャルエレメント（３０１、５０１）と、
前記シーケンシャルエレメント（３０１、５０１）の前記入力信号に結合されたタイミングイベント検出器（３０２、５０２）であって、前記２相クロック信号の前記第２のクロックフェーズの期間に、前記シーケンシャルエレメント（３０１、５０１）の前記入力信号に生じる遷移に応答して、イベント信号をアサートするように構成され、さらに、前記２相クロック信号の第１のクロックフェーズの期間に、前記イベント信号をアサートするのを控えるように構成されたタイミングイベント検出器（３０２、５０２）と、
を備えたシーケンシャル回路（３００、５００）と、
を備え、
前記タイミングイベント検出器（３０２、５０２）は、クロックエッジにおける前記入力信号の値と前記入力信号の反転値からなる差動信号に基づいて出力を設定するように構成されたクロックドコンパレータ（３０３、５０３）を備え、
前記タイミングイベント検出器（３０２、５０２）は、さらに、デジタルロジックブロック（３０４、５０４）を備え、前記クロックドコンパレータ（３０３、５０３）は、さらに、タイミングイベント検出を可能にするように、前記出力を、前記デジタルロジックブロック（３０４、５０４）に利用可能にするように構成される、シーケンシャル回路（３００、５００）。
【請求項２】
前記デジタルロジックブロック（３０４、５０４）からのフィードバックパスを備え、それにより、前記第２のクロックフェーズの期間に、前記クロックドコンパレータ（３０３、５０３）は、前記デジタルロジックブロック（３０４、５０４）からのフィードバックを用いて、前記クロックドコンパレータ（３０３、５０３）の状態を維持する、請求項１に記載のシーケンシャル回路（３００、５００）。
【請求項３】
タイミングイベント検出を可能にするように、クロックドコンパレータの出力をデジタルロジックブロックに利用可能にするステップと、
第１のクロックフェーズから第２のクロックフェーズへのクロック信号遷移に応答して、入力データの値および前記入力データの反転値からなる差動信号に基づいて、前記クロックドコンパレータの前記出力を設定するステップ（４０２）と、
前記クロック信号が第２のクロックフェーズにある間、前記入力データが、第１の状態から第２の状態へ、または前記第２の状態から前記第１の状態へ遷移するかどうかを判断するステップ（４０５）と、
前記クロック信号が第２のクロックフェーズにある間、前記入力データが、前記第１の状態から前記第２の状態へ、または前記第２の状態から前記第１の状態へ遷移することに応答して、タイミングイベントのフラッグを立てるステップ（４０６）と、
を備える、タイミングイベント検出方法。
【請求項４】
前記第２のクロックフェーズの期間に、前記デジタルロジックブロックからのフィードバックを用いて、前記クロックドコンパレータ（３０３、５０３）の前記状態を維持するステップをさらに備えた、請求項３に記載の方法。
【国際調査報告】
2020519060.tif 000010
2020519060.tif 000011
2020519060.tif 000012