(57)【要約】【課題】ゲート・スタックの厚さが等しい縦型輸送トランジスタを製造するための方法および集積チップを提供する。【解決手段】半導体デバイスおよび半導体デバイスを形成する方法は、第１のタイプの領域および第２のタイプの領域内の下部ソース／ドレイン層に、垂直半導体チャネルを形成することを含む。垂直半導体チャネルの側壁に、ゲート誘電体層が形成される。第１のタイプの仕事関数層が、第１のタイプの領域内に形成される。第２のタイプの仕事関数層が、第１のタイプの領域内および第２のタイプの領域内の両方に形成される。第１のタイプの領域内の積み重なった層の厚さが、第２のタイプの領域内の積み重なった層の厚さと同じになるように、厚さ整合層が第２のタイプの領域内に形成される。上部ソース／ドレイン領域が、垂直チャネルの上部に形成される。【選択図】図１７
2020519006.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成するための方法であって、
第１のタイプの領域および第２のタイプの領域内の下部ソース／ドレイン層に、垂直半導体チャネルを形成することと、
前記垂直半導体チャネルの側壁に、ゲート誘電体層を形成することと、
第１のタイプの仕事関数層を、前記第１のタイプの領域内に形成することと、
第２のタイプの仕事関数層を、前記第１のタイプの領域内および前記第２のタイプの領域内の両方に形成することと、
前記第１のタイプの領域内の積み重なった層の厚さが、前記第２のタイプの領域内の積み重なった層の厚さと同じになるように、厚さ整合層を前記第２のタイプの領域内に形成することと、
上部ソース／ドレイン領域を、前記垂直チャネルの上部に形成することと
を含んでいる、方法。
【請求項２】
前記第２のタイプの仕事関数層の上に除去層を形成することをさらに含んでいる、請求項１に記載の方法。
【請求項３】
前記第１のタイプの領域と前記第２のタイプの領域との間のエリア内の前記第１のタイプの仕事関数層および前記第２のタイプの仕事関数層の一部が維持される、請求項１に記載の方法。
【請求項４】
前記第１のタイプの仕事関数層および前記第２のタイプの仕事関数層から形成された第１のタイプのスタックと、前記第２のタイプの仕事関数層および前記厚さ整合層から形成された第２のタイプのスタックとを、前記垂直半導体チャネルの高さより下に後退させることをさらに含んでいる、請求項１に記載の方法。
【請求項５】
前記垂直半導体チャネルの露出した側壁にスペーサを形成することをさらに含んでいる、請求項４に記載の方法。
【請求項６】
前記第１のタイプの仕事関数層および前記第２のタイプの仕事関数層の一部をエッチングして、前記第１のタイプの領域と前記第２のタイプの領域との間のエリアから除去することをさらに含んでいる、請求項５に記載の方法。
【請求項７】
前記上部ソース／ドレイン領域を形成する前に、前記スペーサをエッチングして後退させることをさらに含んでいる、請求項５に記載の方法。
【請求項８】
前記厚さ整合層が窒化チタンを含んでいる、請求項１に記載の方法。
【請求項９】
前記厚さ整合層が、コバルトおよびタングステンから成る群から選択された材料を含んでいる、請求項１に記載の方法。
【請求項１０】
半導体デバイスを形成するための方法であって、
第１のタイプの領域および第２のタイプの領域内の下部ソース／ドレイン層に、垂直半導体チャネルを形成することと、
前記垂直半導体チャネルの側壁に、ゲート誘電体層を形成することと、
第１のタイプの仕事関数層を、前記第１のタイプの領域内に形成することと、
第２のタイプの仕事関数層を、前記第１のタイプの領域内および前記第２のタイプの領域内の両方に形成することと、
前記第１のタイプの領域内の積み重なった層の厚さが、前記第２のタイプの領域内の積み重なった層の厚さと同じになるように、厚さ整合層を前記第２のタイプの領域内に形成することと、
前記第１のタイプの仕事関数層および前記第２のタイプの仕事関数層から形成された第１のタイプのスタックと、前記第２のタイプの仕事関数層および前記厚さ整合層から形成された第２のタイプのスタックとを、前記垂直半導体チャネルの高さより下に後退させることと、
前記垂直半導体チャネルの露出した側壁に、スペーサを形成することと、
前記スペーサをエッチングして後退させて、各垂直チャネルの上部を露出することと、
上部ソース／ドレイン領域を、前記垂直チャネルの前記上部に形成することと
を含んでいる、方法。
【請求項１１】
集積チップであって、
第１のタイプの第１の半導体デバイスであって、
垂直半導体チャネルと、
前記垂直半導体チャネルの側壁に形成されたゲート誘電体層と、
前記ゲート誘電体層の上に形成された第１のタイプの仕事関数層と、
前記第１のタイプの仕事関数層の上に形成された第２のタイプの仕事関数層と
を備えている、前記第１の半導体デバイスと、
第２のタイプの第２の半導体デバイスであって、
垂直半導体チャネルと、
前記垂直半導体チャネルの側壁に形成されたゲート誘電体層と、
前記ゲート誘電体層の上に形成された第２のタイプの仕事関数層と、
前記第２のタイプの仕事関数層の上に形成された厚さ整合層であって、前記厚さ整合層が、前記第１のタイプの仕事関数層の厚さにほぼ等しい厚さを有している、前記厚さ整合層と
を備えている、前記第２の半導体デバイスと
を備えている、集積チップ。
【請求項１２】
前記第１の半導体デバイスおよび前記第２の半導体デバイスを接続し、前記第１のタイプの仕事関数層、前記第２のタイプの仕事関数層、および前記厚さ整合層の一部を備えている、デバイス間接続をさらに備えている、請求項１１に記載の集積チップ。
【請求項１３】
前記第１の半導体デバイスがｎ型トランジスタであり、前記第２の半導体デバイスがｐ型トランジスタである、請求項１１に記載の集積チップ。
【請求項１４】
前記第１のタイプの仕事関数層が、ｎ型窒化チタン層、チタン・アルミニウム炭素層、および第２の窒化チタン層を備えており、前記第２のタイプの仕事関数層がｐ型窒化チタン層を備えている、請求項１３に記載の集積チップ。
【請求項１５】
前記第１の半導体デバイスが、前記第２のタイプの仕事関数層の上に除去層をさらに備えており、前記第２の半導体デバイスが、前記第２のタイプの仕事関数層と前記厚さ整合層との間に除去層をさらに備えている、請求項１３に記載の集積チップ。
【請求項１６】
前記厚さ整合層が、窒化チタン、コバルト、およびタングステンから成る群から選択された材料を含んでいる、請求項１５に記載の集積チップ。
【請求項１７】
前記第１の半導体デバイスがｐ型トランジスタであり、前記第２の半導体デバイスがｎ型トランジスタである、請求項１１に記載の集積チップ。
【請求項１８】
前記第１のタイプの仕事関数層がｐ型窒化チタン層を備えており、前記第２のタイプの仕事関数層がｎ型窒化チタン層およびチタン・アルミニウム炭素層を備えている、請求項１７に記載の集積チップ。
【請求項１９】
前記厚さ整合層が、窒化チタン、コバルト、およびタングステンから成る群から選択された材料を含んでいる、請求項１７に記載の集積チップ。
【請求項２０】
前記第２のタイプの仕事関数層が第２の窒化チタン層をさらに備えている、請求項１７に記載の集積チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、トランジスタの製造に関し、より詳細には、デバイスの種類間で一貫したゲート厚を有する縦型輸送トランジスタ（vertical transport transistors）の製造に関する。
【背景技術】
【０００２】
製造技術が改善されるにつれてデバイスのサイズを縮小するために、電界効果トランジスタ（ＦＥＴ）が採用されてきた。縦型輸送ＦＥＴは、さらにデバイスを縮小する機会を提供する。しかし、縦型輸送ＦＥＴの高誘電率／金属ゲート製造工程では、ゲートが後退する間のゲートの変形を減らすために、ゲート厚が等しいデバイスを形成することが特に重要である。これによってゲート長を定義し、一貫したゲート長を有することは、ゲートのカプセル化およびゲートの分離の課題を減らすのに役立つ。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ゲート・スタックの厚さが等しい縦型輸送トランジスタを製造するための方法および集積チップを提供する。
【課題を解決するための手段】
【０００４】
半導体デバイスを形成するための方法は、第１のタイプの領域および第２のタイプの領域内の下部ソース／ドレイン層に、垂直半導体チャネルを形成することを含む。垂直半導体チャネルの側壁に、ゲート誘電体層が形成される。第１のタイプの仕事関数層が、第１のタイプの領域内に形成される。第２のタイプの仕事関数層が、第１のタイプの領域内および第２のタイプの領域内の両方に形成される。第１のタイプの領域内の積み重なった層の厚さが、第２のタイプの領域内の積み重なった層の厚さと同じになるように、厚さ整合層が第２のタイプの領域内に形成される。上部ソース／ドレイン領域が、垂直チャネルの上部に形成される。
【０００５】
半導体デバイスを形成するための方法は、第１のタイプの領域および第２のタイプの領域内の下部ソース／ドレイン層に、垂直半導体チャネルを形成することを含む。垂直半導体チャネルの側壁に、ゲート誘電体層が形成される。第１のタイプの仕事関数層が、第１のタイプの領域内に形成される。第２のタイプの仕事関数層が、第１のタイプの領域内および第２のタイプの領域内の両方に形成される。第１のタイプの領域内の積み重なった層の厚さが、第２のタイプの領域内の積み重なった層の厚さと同じになるように、厚さ整合層が第２のタイプの領域内に形成される。第１のタイプの仕事関数層および第２のタイプの仕事関数層から形成される第１のタイプのスタックは、垂直半導体チャネルの高さより下に後退する。第２のタイプの仕事関数層および厚さ整合層から形成される第２のタイプのスタックは、垂直半導体チャネルの高さより下に後退する。垂直半導体チャネルの露出した側壁に、スペーサが形成される。各垂直チャネルの上部を露出するように、スペーサがエッチングされて後退する。上部ソース／ドレイン領域が、垂直チャネルの上部に形成される。
【０００６】
集積チップは、第１のタイプの第１の半導体デバイスおよび第２のタイプの第２の半導体デバイスを含む。第１の半導体デバイスは、垂直半導体チャネルと、この垂直半導体チャネルの側壁に形成されたゲート誘電体層と、このゲート誘電体層の上に形成された第１のタイプの仕事関数層と、この第１のタイプの仕事関数層の上に形成された第２のタイプの仕事関数層とを含む。第２の半導体デバイスは、垂直半導体チャネルと、この垂直半導体チャネルの側壁に形成されたゲート誘電体層と、このゲート誘電体層の上に形成された第２のタイプの仕事関数層と、この第２のタイプの仕事関数層の上に形成された厚さ整合層とを含み、この厚さ整合層は、第１のタイプの仕事関数層の厚さにほぼ等しい厚さを有する。
【０００７】
これらおよびその他の特徴と長所は、以下の詳細な実施形態例の説明から明らかになり、その説明は添付の図面と併せて読む必要がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型電界効果トランジスタ（ＦＥＴ）の形成における１つのステップの断面図である。
【図２】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図３】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図４】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図５】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図６】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図７】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図８】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図９】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１０】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１１】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１２】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１３】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１４】本発明の代替の実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１５】本発明の代替の実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１６】本発明の代替の実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴの形成における１つのステップの断面図である。
【図１７】本発明の一実施形態による、等しいゲート厚を有するさまざまなタイプの縦型ＦＥＴを形成するための工程のブロック図／フロー図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態は、ｎ型ＦＥＴとｐ型ＦＥＴとの間で、他のゲート・スタック内の金属と相対的に１つのゲート金属の選択的エッチングを使用することによって、等しいゲート厚を有する縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）構造を提供する。各デバイス・タイプは、個別の金属を含む個別のゲート・スタックを使用することができ、他のデバイス・タイプによって使用されるゲート・スタックの厚さに一致するように、より厚いゲート・スタックをエッチングできるようにする。
【００１０】
ここで、類似する数字が同じ要素または類似する要素を表す図面を参照すると、最初に図１では、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。例えば、基板１０２に切り込みを入れ、その溝に誘電体バリア１０８を成膜するシャロー・トレンチ・アイソレーション工程を使用して、基板１０２が、第１の領域１１６および第２の領域１１８に分割される。一部の実施形態では、基板１０２は、半導体基板であってよい。誘電体バリア１０８は、例えば二酸化ケイ素または任意のその他の適切な材料から形成されてよい。
【００１１】
半導体基板１０２は、バルク半導体基板であってよい。１つの例では、バルク半導体基板は、シリコン含有物質であってよい。バルク半導体基板に適したシリコン含有物質の例としては、シリコン、シリコン・ゲルマニウム、炭化シリコン・ゲルマニウム（silicon germanium carbide）、炭化ケイ素、ポリシリコン、エピタキシャル・シリコン、アモルファス・シリコン、およびこれらの多層が挙げられるが、これらに限定されない。シリコンは、ウエハの製造において主として使用される半導体材料であるが、ゲルマニウム、ガリウムヒ素、窒化ガリウム、テルル化カドミウム、およびセレン化亜鉛などの、ただしこれらに限定されない、代替の半導体材料が採用され得る。本図には示されていないが、半導体基板１０２は、ＳＯＩ（semiconductor on insulator）基板であってもよい。
【００１２】
下部ソース／ドレイン層１０４が、基板１０２上に形成される。下部ソース／ドレイン層１０４は、例えばドープ半導体材料から形成される。この半導体材料は、基板１０２において使用される材料と同じ材料であってよく、または異なる半導体材料であってよい。下部ソース／ドレイン層１０４において使用されるドーパントは、形成されるデバイスのタイプによって決まる。例えば、ｎ型デバイスは、第１の領域１１６内で形成されてよく、ｎ型ドーパントを使用する。ｐ型デバイスは、第２の領域１１８内で形成されてよく、ｐ型ドーパントを使用する。領域１１６および１１８の各々は、異なるドーパント材料を含む。ドーパント材料は、例えば注入によって添加されてよい。
【００１３】
本明細書において使用されるとき、「ｐ型」は、真性半導体に不純物を添加して、価電子の欠乏を引き起こすことを指す。シリコン含有基板では、ｐ型ドーパント（すなわち、不純物）の例として、ホウ素、アルミニウム、ガリウム、およびインジウムなどが挙げられるが、これらに限定されない。本明細書において使用されるとき、「ｎ型」は、自由電子を真性半導体に与える不純物の添加を指す。シリコン含有基板では、ｎ型ドーパント（すなわち、不純物）の例として、アンチモン、ヒ素、および亜リン酸などが挙げられるが、これらに限定されない。
【００１４】
チャネル・フィン１１２が、下部ソース／ドレイン領域１０４に形成される。具体的には、チャネル・フィン１１２はシリコンから形成されてよいが、代わりに任意のその他の適切な半導体材料が使用されてよいということが、企図される。チャネル・フィンは、下部ソース／ドレイン層１０４上に半導体材料の層を成膜し、この層上にフィン・マスク１１４成膜し、フィン・マスク１１４の周囲に層を異方的にエッチングすることによって形成されてよい。反応性イオン・エッチング（ＲＩＥ：Reactive Ion Etching）は、プラズマ・エッチングの一形態であり、このエッチング中に、エッチングされる表面が、無線周波によって給電された電極の上に配置される。ＲＩＥの間に、エッチングされる表面は、エッチング種がプラズマからこの表面に向かって抽出されるのを加速する電位を帯び、この表面に垂直な方向に、化学エッチング反応が生じている。本発明のこの時点で使用され得る異方的エッチングのその他の例としては、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザー・アブレーションなどが挙げられる。代替として、チャネル・フィン１１２は、スペーサ画像転写によって形成され得る。
【００１５】
チャネル・フィン１１２間を電気的に分離するために、分離層１０６が下部ソース／ドレイン層１０４の上に成膜される。二酸化ケイ素などの任意の適切な誘電材料が、分離層１０６に使用されてよい。次に、ゲート誘電材料１１０の層が、チャネル・フィン１１２および分離層１０６の上にコンフォーマルに成膜される。ゲート誘電材料の層は、例えば高誘電率誘電体を含む、任意の適切な誘電体であってよい。
【００１６】
本明細書において使用されるとき、「高誘電率」という用語は、材料が二酸化ケイ素の誘電率よりも高い誘電率を有していることを指す。高誘電率材料の例としては、酸化ハフニウム、酸化シリコン・ハフニウム（hafnium silicon oxide）、酸窒化シリコン・ハフニウム（hafnium silicon oxynitride）、酸化ランタン、酸化ランタン・アルミニウム（lanthanum aluminum oxide）、酸化ジルコニウム、酸化シリコン・ジルコニウム（zirconium silicon oxide）、酸窒化シリコン・ジルコニウム、酸化タンタル、酸化チタン、酸化チタン・バリウム・ストロンチウム（barium strontium titanium oxide）、酸化チタン・バリウム、酸化チタン・ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化タンタル鉛スカンジウム（lead scandium tantalum oxide）、および鉛亜鉛ニオブ酸塩などの金属酸化物が挙げられるが、これらに限定されない。高誘電率誘電材料は、ランタンおよびアルミニウムなどのドーパントをさらに含んでよい。
【００１７】
ゲート誘電材料１１０の層は、例えば、化学蒸着（ＣＶＤ：chemical vapor deposition）、物理蒸着（ＰＶＤ：physical vapor deposition）、原子層堆積（ＡＬＤ：atomic layer deposition）、またはガス・クラスター・イオン・ビーム（ＧＣＩＢ：gas cluster ion beam）堆積を含む、任意の適切なコンフォーマルな工程によって成膜されてよい。ＣＶＤは、室温より高い温度（例えば、約２５℃〜約９００℃）での気体反応物間の化学反応の結果として成膜された種が形成される、成膜工程である。この反応の固体生成物が表面に成膜され、この表面には、固体生成物の膜、被覆、または層が形成される。ＣＶＤ工程の変形は、大気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure CVD）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure CVD）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ：Plasma Enhanced CVD）、および有機金属ＣＶＤ（ＭＯＣＶＤ：Metal-Organic CVD）を含むが、これらに限定されず、これらの組合せが採用されてもよい。ＰＶＤを使用する代替の実施形態では、スパッタリング装置は、直流ダイオード・システム、高周波スパッタリング、マグネトロン・スパッタリング、またはイオン化金属プラズマ・スパッタリングを含んでよい。ＡＬＤを使用する代替の実施形態では、前駆的化学物質が、材料の表面と１つずつ反応し、薄膜を表面に成膜する。
【００１８】
ここで、図２を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。ｐ型ゲート金属層２０２が、第２の領域１１８内に成膜される。この材料は、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのコンフォーマルな工程を使用して成膜されてよく、例えば窒化チタンなどの適切なｐ型仕事関数材料から形成されてよい。他のタイプのｐ型仕事関数材料は、例えば、窒化チタン・アルミニウム、ルテニウム、白金、モリブデン、コバルト、およびこれらの合金を含む。ｐ型ゲート金属層は、領域１１６および１１８の両方において成膜され、その後、第２の領域１１８をマスクすることによって、エッチングされて第１の領域１１６から除去されてよい。
【００１９】
仕事関数材料は、トランジスタ・デバイスのしきい値電圧をシフトする層である。具体的には、ｐ型仕事関数材料は、電圧しきい値をシリコンの価電子帯に向かって移動する材料であってよい。一実施形態では、ｐ型仕事関数金属層の仕事関数の範囲は、４．９ｅＶ〜５．２ｅＶである。本明細書において使用されるとき、「しきい値電圧」は、デバイスのチャネルを導電性にすることによって半導体デバイス（例えば、トランジスタ）をオンにする、達成できる最低ゲート電圧である。「ｐ型しきい値電圧のシフト」という用語は、本明細書において使用されるとき、ｐ型半導体デバイスのフェルミ・エネルギーにおける、ｐ型半導体デバイスのシリコン含有基板内のシリコンの価電子帯に向かうシフトを意味する。「価電子帯」は、絶対零度で電子が正常に存在する電子エネルギーの最高範囲である。
【００２０】
本実施形態は、異なる領域内で異なる仕事関数金属を利用し、一部の層は、異なる領域内のデバイス間で共有される。このようにして、適切な金属を使用することによって、各デバイスの電圧しきい値が、ゲート厚の均一性を損なわずに制御され得る。
【００２１】
ここで、図３を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。ｎ型仕事関数スタック（n-type work function stack）が、例えば、窒化チタン層３０２および炭化チタン・アルミニウム層３０４から形成される。このスタックは、例えばＣＶＤ、ＡＬＤ、またはＰＶＤなどの、任意の適切な工程を使用してコンフォーマルに成膜される。ｎ型仕事関数材料は、電圧しきい値をｎ型半導体デバイス内のシリコンの伝導帯に向かって移動する材料であってよい。
【００２２】
「伝導帯」は、電子で完全には満たされていないドープ材料の、存在する最低の電子エネルギー帯である。一実施形態では、ｎ型仕事関数金属層の仕事関数の範囲は、４．１ｅＶ〜４．３ｅＶである。代替の実施形態では、ｎ型仕事関数スタックは、チタン・アルミニウム、窒化タンタル、窒化ハフニウム、ハフニウム・シリコン、またはこれらの組合せの層を含んでよい。ｎ型仕事関数スタックの層は、例えばＣＶＤ、ＡＬＤ、またはＰＶＤを含む、任意の適切な成膜工程によって形成されてよい。
【００２３】
ここで、図４を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。整合層４０２が、例えば窒化チタンから第１の領域１１６内に形成される。整合層４０２は、例えば、領域１１６および１１８の両方の上に材料をコンフォーマルに成膜し、第１の領域１１６をマスクし、その後、材料をエッチングして第２の領域１１８から除去することによって、形成されてよい。整合層４０２の厚さは、第１の領域１１６のチャネル・フィン１１２の上の材料の積み重ねの厚さを、第２の領域のチャネル・フィン１１２の上の材料の積み重ねの厚さと同じにするように形成される。特に、整合層の厚さは、ｐ型ゲート金属層２０２の厚さにほぼ等しくなる。
【００２４】
１つの実施形態例では、ｐ型ゲート金属層２０２は、約３ｎｍ〜約５ｎｍの例示的な厚さを有してよく、窒化チタン層は、約０．５ｎｍ〜約１．５ｎｍの例示的な厚さを有してよく、炭化チタン・アルミニウム層３０４は、約３ｎｍ〜約５ｎｍの例示的な厚さを有してよく、整合層は、約３ｎｍ〜約５ｎｍの例示的な厚さを有してよい。第１の領域１１６の合計厚さは、この実施形態では約６．５ｎｍ〜約１１．５ｎｍの例示的な範囲を有する、層３０２、３０４、および４０２の合計になる。第２の領域１１８の合計厚さは、第１の領域１１６内の積み重なった層と同じ厚さを有する、層２０２、３０２、および３０４の合計になる。
【００２５】
ここで、図５を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。平坦化材料の層が、第１の領域１１６および第２の領域１１８の上に成膜される。平坦化材料は、例えば、有機平坦化層であってよい。ゲート金属および仕事関数金属の層が、平坦化材料と共にエッチングされて後退し、エッチングされたゲート・スタック５０２を形成する。次に、平坦化材料がエッチングされて除去され、ゲート・スタック５０２を露出する。平坦化材料の使用は、フィン１１２の周囲のゲート・スタックの水平部を保護するのに役立つ。
【００２６】
ここで、図６を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。カプセル化層６０２が、フィン１１２および後退したゲート・スタック５０２の上でコンフォーマルに成膜される。カプセル化層６０２は、例えばＣＶＤ、ＰＶＤ、またはＡＬＤなどの、任意の適切な成膜工程によって形成され得る。カプセル化層６０２は、下流工程において使用される酸素に対するバリアを提供する。カプセル化層６０２は、例えば窒化ケイ素、酸窒化ケイ素、またはシリコン・ホウ素炭窒化物（silicon boron carbonitride）から形成されてよい。
【００２７】
ここで、図７を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。ギャップ誘電体７０２が、カプセル化層６０２の上に成膜され、ゲート・スタック５０２の高さまで後退する。具体的には、二酸化ケイ素がこの目的に使用されてよいが、代わりに任意の適切な誘電材料が使用されてよいということが企図される。ギャップ誘電体７０２は、２つのフィン１１２の間の空間を埋め、例えばＣＶＤ、ＰＶＤ、ＡＬＤ、または流動性を有する誘電材料を使用したスピン工程を含む、任意の適切な工程を使用して成膜されてよい。
【００２８】
ここで、図８を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。スペーサ８０２が、カプセル化層６０２の露出部分の周囲に形成される。スペーサ８０２は、例えば、ハードマスク材料の層を成膜し、次にハードマスク材料を異方的にエッチングして、この材料を水平面から除去し、カプセル化層６０２の外側のチャネル・フィン１１２の垂直側壁に形成されたスペーサ８０２のみを残すことによって、形成されてよい。具体的には、スペーサ８０２は窒化ケイ素から形成されてよいが、代わりに任意の適切な誘電材料が使用されてよいということが、企図される。
【００２９】
ここで、図９を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。スペーサ８０２およびフィン・マスク１１４がマスクとして使用され、ゲート・スタック５０２の水平部が異方的にエッチングされて除去される。その結果、ｎ型ゲート・スタック９０２が第１の領域１１６内に形成され、ｐ型ゲート・スタック９０４が第２の領域１１８内に形成される。特に、ｎ型ゲート・スタック９０２の厚さは、異なる層および組成にもかかわらず、ｐ型ゲート・スタック９０４の厚さに等しい。
【００３０】
ここで、図１０を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。誘電体充填の層が、第１の領域１１６および第２の領域１１８の上に成膜される。具体的には、誘電体充填は例えば二酸化ケイ素から形成されてよいが、代わりに任意の適切な誘電材料が使用されてよいということが、企図される。フィン・マスク１１４、誘電体充填、およびスペーサ８０２が、エッチングされて後退し、チャネル・フィン１１２の上部を露出し、第１の領域１１６と第２の領域１１８との間に誘電体層１００２を残す。
【００３１】
ここで、図１１を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。上部ソース／ドレイン領域１１０２および１１０４が、チャネル・フィン１１２の上部に形成される。具体的には、上部ソース／ドレイン領域１１０２および１１０４が、エピタキシャル成長してよく、チャネル・フィン１１２および下部ソース／ドレイン層１０４と同じ基本組成を有してよいということが企図されるが、上部ソース／ドレイン領域１１０２および１１０４が任意の適切な材料から形成されてよく、任意の適切な工程によって形成されてよいということが理解されるべきである。
【００３２】
ｎ型ソース／ドレイン領域１１０２が第１の領域１１６内に形成され、ｐ型ソース／ドレイン領域１１０４が第２の領域１１８内に形成される。各ソース／ドレイン領域１１０４が、その位置でドープすることによって、または注入によって、適切なｎ型ドーパントまたはｐ型ドーパントでドープされるということが、理解されるべきである。
【００３３】
ここで、図１２を参照すると、等しいゲート厚を有する縦型トランジスタの形成における１つのステップの断面図が示されている。層間誘電体１２０２が、例えば二酸化ケイ素から形成され、上部ソース／ドレイン領域１１０２および１１０４の高さの上に誘電体充填層１００２を伸ばす。次に、導電コンタクト１２０４が、層間誘電体１２０２を貫通して形成され、上部ソース／ドレイン領域１１０２および１１０４ならびに下部ソース／ドレイン領域１０４に接触する。導電コンタクトは、例えば、タングステン、ニッケル、チタン、モリブデン、タンタル、銅、白金、銀、金、ルテニウム、イリジウム、レニウム、ロジウム、およびこれらの合金を含む、任意の適切な導電材料から形成されてよい。
【００３４】
ここで、図１３を参照すると、等しいゲート厚を有する縦型トランジスタの代替の実施形態の断面図が示されている。この実施形態では、２つの領域１１６および１１８を接続するゲート・スタックがエッチングによって除去されず、２つの領域間に導電接続を残す。このようにして、２つの領域内のデバイスは、単一の共有されたゲートによってトリガされ得る。これは、スペーサ８０２の形成前に、２つの領域間のエリアにマスクを追加することによって実現され得る。
【００３５】
ここで、図１４を参照すると、等しいゲート厚を有する代替の実施形態の縦型トランジスタの形成における１つのステップの断面図が示されている。この実施形態は、図４のステップの前の追加ステップを含んでおり、追加の層１４０２がｎ型仕事関数金属スタック（n-type work function metal stack）内に形成されている。追加の層１４０２は、例えば窒化チタンから形成されてよい。この実施形態では、第１の領域１１６内のゲート・スタックの厚さを第２の領域１１８内のゲート・スタックの厚さに一致させる窒化チタン整合層４０２が、タングステンまたはコバルトなどの導体を使用して、整合層１４０４の代わりに形成されてよい。その後、この実施形態は、前述したように、別々のゲート構造または共有されたゲート構造で、ｎ型トランジスタ・デバイスおよびｐ型トランジスタ・デバイスに形成されてよい。
【００３６】
ここで、図１５を参照すると、等しいゲート厚を有する代替の実施形態の縦型トランジスタの形成における１つのステップの断面図が示されている。この実施形態は、ｎ型仕事関数金属スタックを最初に形成し、第２の領域１１８内で除去層を採用する。ｎ型仕事関数金属スタックは、例えば、窒化チタン層１５０２、チタン・アルミニウム炭素層１５０４、および窒化チタン層１５０６から形成される。各層を成膜した後に、スタックが、第１の領域１１６に制限するようにパターン形成される。
【００３７】
次に、ｐ型仕事関数層１５０８が、領域１１６および１１８の両方の上に成膜され、ｐ型仕事関数層１５０８は、例えば窒化チタンから形成される。除去層１５１０が、ｐ型仕事関数層１５０８の上に形成される。次に、第２の領域１１８内の積み重なった層の厚さが第１の領域１１６内の積み重なった層の厚さに等しくなるように、整合層１５１２が、例えば窒化ケイ素から、第２の領域１１８内に形成される。除去層１５１０は、例えば炭化チタン・アルミニウムから形成されてよく、ゲートの外側からの酸素の拡散を妨げるか、またはｐ型仕事関数層１５０８から酸素を除去する。
【００３８】
ここで、図１６を参照すると、等しいゲート厚を有する代替の実施形態の縦型トランジスタの形成における１つのステップの断面図が示されている。図１５と同様に、ｎ型仕事関数金属スタックが、第１の領域１１６内に形成される。次に、例えば窒化チタン１５０８の層および除去層１５１０が、領域１１６および１１８の両方の上に成膜される。
【００３９】
例えば窒化チタンの薄層１６０２が両方の領域の上に成膜され、その後、例えばコバルトまたはタングステンから形成される整合層１６０４が、第２の領域１１８に成膜される。他の実施形態と同様に、整合層１６０４は、第２の領域１１８内のゲート・スタックの厚さを、第１の領域１１６内のゲート・スタックの厚さに一致させる。
【００４０】
本発明の態様は特定の例示的なアーキテクチャに関して説明されているが、本発明の態様の範囲内で、他のアーキテクチャ、構造、基板材料、ならびに工程の特徴およびステップに変更できるということが理解されるべきである。
【００４１】
層、領域、または基板などの要素が別の要素の「上（on）」または「上（over）」にあると言及される場合、その要素は他の要素の直接上に存在しているか、または介在する要素が存在している可能性もあるということも理解されるであろう。対照的に、ある要素が別の要素の「直接上（directly on）」または「直接上（directly over）」にあると言及される場合、介在する要素は存在していない。ある要素が別の要素に「接続されている」または「結合されている」と言及される場合、その要素は他の要素に直接接続または結合されているか、または介在する要素が存在している可能性があるということも理解されるであろう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と言及される場合、介在する要素は存在していない。
【００４２】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などに存在する仮想ハード・ドライブなど）に格納できる、集積回路チップの設計を含むことができる。設計者が、チップを製造せず、チップの製造に使用されるホトリソグラフイック・マスクも製造しない場合、設計者は、作成された設計を、物理的手段によって（例えば、設計を格納している記憶媒体のコピーを提供することによって）、または電子的手段によって（例えばインターネットを介して）、製造者に直接的または間接的に送信することができる。その後、格納された設計は、ホトリソグラフイック・マスクを製造するために、適切な形式（例えばＧＤＳＩＩ）に変換される。このホトリソグラフイック・マスクは、通常、ウエハ上に形成されることになる対象のチップ設計の複数のコピーを含んでいる。ホトリソグラフイック・マスクは、エッチングまたはその他の処理が行われるウエハ（またはウエハ上の層、あるいはその両方）の領域の定義に使用される。
【００４３】
本明細書に記載された方法は、集積回路チップの製造において使用され得る。製造された集積回路チップは、製造者によって、生のウエハの形態で（つまり、パッケージ化されていない複数のチップを含んでいる１つのウエハとして）、むき出しのダイで、またはパッケージ化された形態で配布することができる。パッケージ化された形態の場合、チップは、シングル・チップ・パッケージ（マザーボードまたはその他の上位のキャリアに取り付けられるリードを備えたプラスチック・キャリアなど）内またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続あるいはその両方を備えるセラミック・キャリアなど）内に取り付けられる。いずれの場合も、その後チップは、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路素子、またはその他の単一の処理デバイス、あるいはその組合せと統合される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボード、またはその他の入力デバイス、および中央処理装置を備えている高度なコンピュータ製品まで、集積回路チップを含んでいる任意の製品であることができる。
【００４４】
材料の化合物が、示されている元素（例えばＳｉＧｅ）に関して説明されるということも、理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含んでいる。例えば、ＳｉＧｅはＳｉｘＧｅ１−ｘを含んでおり、ｘは１以下などである。加えて、その他の元素を化合物に含めることができ、それらの元素も、本発明の原理に従って機能することができる。追加の元素を含む化合物は、本明細書では合金と呼ばれる。
【００４５】
本明細書における「一実施形態」または「実施形態」およびその他のそれらの変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書全体のさまざまな場所に現れる「一実施形態では」または「実施形態では」という語句、あるいは任意のその他の変形は、必ずしもすべてが同じ実施形態を参照しているわけではない。
【００４６】
「／」、「〜または〜あるいはその両方」、および「〜のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡとＢのうちの少なくとも１つ」のケースでは、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することが意図されているということが理解されるべきである。さらに例を挙げると、「Ａ、Ｂ、またはＣ、あるいはその組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、そのような語句は、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または３番目に示されたオプション（Ｃ）のみの選択、または１番目および２番目に示されたオプション（ＡおよびＢ）のみの選択、または１番目および３番目に示されたオプション（ＡおよびＣ）のみの選択、または２番目および３番目に示されたオプション（ＢおよびＣ）のみの選択、または３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者または関連する業者にとって容易に明らかであるように、示された多くの項目に関して拡張できる。
【００４７】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、実施形態例を制限するよう意図されていない。本明細書において使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、特に明示的に示されない限り、複数形も含むことが意図されている。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組合せの用語は、本特許明細書で使用される場合、記載された特徴、整数、ステップ、動作、要素、またはコンポーネント、あるいはその組合せの存在を示すが、１つまたは複数のその他の特徴、整数、ステップ、動作、要素、コンポーネント、またはこれらのグループ、あるいはその組合せの存在または追加を除外していないということが、さらに理解されるであろう。
【００４８】
「下方」、「下」、「下側」、「上」、「上側」などの空間的に相対的な用語は、本明細書では、各図で示されているように、ある要素または特徴の別の要素または特徴に対する関係の説明を容易にするために使用できる。空間的に相対的な用語は、各図に示された方向に加えて、使用中または動作中のデバイスの異なる方向を包含するよう意図されていると理解されるであろう。例えば、図内のデバイスが反転した場合、他の要素または特徴の「下方」または「下」にあると説明された要素は、他の要素または特徴の「上」に位置する。したがって、「下」という用語は、上および下の両方の方向を包含することができる。デバイスを、上下以外の方向（９０度の回転またはその他の方向）に向けることができ、それに応じて、本明細書で使用された空間的に相対的な記述を解釈することができる。加えて、ある層が２つの層の「間」に存在すると言及される場合、その層は２つの層の間の唯一の層であることができ、または１つまたは複数の介在する層が存在することもできるということも理解されるであろう。
【００４９】
本明細書では、第１、第２などの用語をさまざまな要素を説明するために使用できるが、それらの要素がこれらの用語によって制限されるべきではないということが、理解されるであろう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。したがって、本発明の概念の範囲を逸脱することなく、下で説明される第１の要素を、第２の要素と呼ぶことができる。
【００５０】
ここで図１７を参照すると、トランジスタを形成する方法が示されている。ブロック１７０２は、垂直チャネル１１２を下側ソース／ドレイン層１０４の上に形成する。下側ソース／ドレイン層１０４は、第１の領域１１６および第２の領域１１８を含んでいる異なる領域に分離されてよく、各垂直チャネル１１２が各領域内に形成される。ブロック１７０３は、垂直チャネル１１２の上、具体的には、垂直チャネル１１２の側壁の上に、ゲート誘電体１１０を形成する。
【００５１】
ブロック１７０４は、第１のタイプ（例えば、ｐ型またはｎ型）の仕事関数層を、２つの領域のうちの１つに形成する。一部の実施形態では、ｐ型仕事関数層がｐ型領域内で最初に成膜されてよく、他の実施形態では、ｎ型仕事関数層がｎ型領域内で成膜されてよい。ブロック１７０４は、一部の実施形態では、第１のタイプの仕事関数層を両方の領域の上にコンフォーマルに形成し、その後、第１のタイプの仕事関数層をエッチングして、第２の領域から除去してよい。
【００５２】
一実施形態では、第１のタイプの仕事関数層は、ｐ型領域１１８内に形成されたｐ型窒化チタン層であってよい。別の実施形態では、第１のタイプの仕事関数層は、ｎ型窒化チタン層およびチタン・アルミニウム炭素層を含んでおり、第２の窒化チタン層を任意選択的に含んでいる、ｎ型スタックであってよく、このｎ型スタックは、ｎ型領域１１６内に形成される。
【００５３】
ブロック１７０６は、第２のタイプの仕事関数層を、領域１１６および１１８の両方の上に形成する。一実施形態では、第２のタイプの仕事関数層は、ｎ型窒化チタン層およびチタン・アルミニウム炭素層を含んでおり、第２の窒化チタン層を任意選択的に含んでいる、ｎ型スタックであってよい。別の実施形態では、第２のタイプの仕事関数層は、ｐ型窒化チタン層であってよい。第２のタイプの仕事関数層は、第１のタイプの仕事関数層の極性と反対の極性を有する。
【００５４】
ブロック１７０７は、除去層１５１０を、第２のタイプの仕事関数層の上に任意選択的に形成する。前述したように、除去層１５１０は、炭化チタン・アルミニウムから形成されてよく、下にある第２のタイプの仕事関数層の外側からの酸素を妨げるか、または下にある第２のタイプの仕事関数層から酸素を除去するか、あるいはその両方を行ってよい。除去層１５１０は、約２ｎｍ〜約５ｎｍの例示的な厚さを有してよい。
【００５５】
ブロック１７０８は、第１のタイプの仕事関数層を含んでいない領域内に、厚さ整合層を形成する。この整合層は、２つの領域内のスタックの厚さがほぼ等しくなるように、第１のタイプの仕事関数層の厚さにほぼ等しい厚さを有する。一実施形態では、この整合層は窒化チタンから形成され得る。別の実施形態では、この整合層は、コバルトまたはタングステンなどの金属導体から形成されてよい。
【００５６】
ブロック１７１０は、２つの領域内のゲート・スタックを、垂直フィン１１２の高さより下に後退させる。ブロック１７１２は、スペーサ８０２を、垂直フィン１１２の露出した側壁の上に形成する。ブロック１７１４は、第１の領域と第２の領域との間のゲート・スタック層のエリアを任意選択的にエッチングして除去し、これら２つの領域間の電気接続を切断する。代替の実施形態では、２つの領域間で共有されたゲートを維持するために、ブロック１７１４が省略されてよい。
【００５７】
ブロック１７１６は、スペーサ８０２をエッチングして後退させ、垂直チャネル１１２の上部を露出する。ブロック１７１８は、上部ソース／ドレイン領域１１０２および１１０４を、垂直チャネル１１２の上部に形成する。具体的には、上部ソース／ドレイン領域１１０２および１１０４が、各領域のそれぞれのデバイス・タイプに適したドーパントを使用するその位置でのドープを伴うエピタキシャル成長によって形成されてよいということが、企図される。ブロック１７２０は、層間誘電体１２０２と、上部および下部ソース／ドレイン領域ならびにゲートへの電気コンタクト１２０４とを形成して、デバイスを完成させる。
【００５８】
ゲート・スタックの厚さが等しい縦型輸送トランジスタの好ましい（例示的であり、制限するよう意図されていない）実施形態について説明したが、上の教示を考慮して当業者によって変更および変形を行うことができるということに留意されたい。したがって、添付の請求項によって概説されている発明の範囲内で、開示された特定の実施形態において変更を行ってよいということが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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