【手続補正書】
【提出日】平成29年3月23日(2017.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成される不揮発性ＳＲＡＭメモリセルであって、
前記ＳＲＡＭは、
第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、
前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、
前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、
前記ＳＲＡＭにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚は4［nm］以下であり、
前記不揮発メモリ部は、
第1メモリセルと第2メモリセルとを備え、
前記第1メモリセルは、前記第1ストレージノードが接続された第1ドレイン領域と、ソース線が接続された第1ソース領域と、前記第1ドレイン領域および前記第1ソース領域間に配置され、第1下部メモリゲート絶縁膜、第1電荷蓄積層、第1上部メモリゲート絶縁膜および第1メモリゲート電極の順で積層された第1メモリゲート構造体と、前記第1ドレイン領域および前記第1メモリゲート構造体間に第1ドレイン側ゲート絶縁膜および第1ドレイン側選択ゲート電極が積層され、前記第1メモリゲート構造体の一の側壁に一の第1側壁スペーサを介して隣接した第1ドレイン側選択ゲート構造体と、前記第1ソース領域および前記第1メモリゲート構造体間に第1ソース側ゲート絶縁膜および第1ソース側選択ゲート電極が積層され、前記第1メモリゲート構造体の他の側壁に他の第1側壁スペーサを介して隣接した第1ソース側選択ゲート構造体とを備え、
前記第2メモリセルは、前記第2ストレージノードが接続された第2ドレイン領域と、前記ソース線が接続された第2ソース領域と、前記第2ドレイン領域および前記第2ソース領域間に配置され、第2下部メモリゲート絶縁膜、第2電荷蓄積層、第2上部メモリゲート絶縁膜および第2メモリゲート電極の順で積層された第2メモリゲート構造体と、前記第2ドレイン領域および前記第2メモリゲート構造体間に第2ドレイン側ゲート絶縁膜および第2ドレイン側選択ゲート電極が積層され、前記第2メモリゲート構造体の一の側壁に一の第2側壁スペーサを介して隣接した第2ドレイン側選択ゲート構造体と、前記第2ソース領域および前記第2メモリゲート構造体間に第2ソース側ゲート絶縁膜および第2ソース側選択ゲート電極が積層され、前記第2メモリゲート構造体の他の側壁に他の第2側壁スペーサを介して隣接した第2ソース側選択ゲート構造体とを備え、
前記一の第1側壁スペーサ、前記他の第1側壁スペーサ、前記一の第2側壁スペーサおよび前記他の第2側壁スペーサの幅は5[nm]以上であり、前記第1ドレイン側ゲート絶縁膜、前記第1ソース側ゲート絶縁膜、前記第2ドレイン側ゲート絶縁膜および前記第2ソース側ゲート絶縁膜の膜厚は4［nm］以下である
ことを特徴とする不揮発性ＳＲＡＭメモリセル。
【請求項２】
前記一の第1側壁スペーサと、前記他の第1側壁スペーサとには、前記第1電荷蓄積層が非形成であり、前記一の第2側壁スペーサと、前記他の第2側壁スペーサとには、前記第2電荷蓄積層が非形成である
ことを特徴とする請求項１記載の不揮発性ＳＲＡＭメモリセル。
【請求項３】
前記第1ロードトランジスタおよび前記第2ロードトランジスタは一のＮ型ウェルに設けられており、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ドライブトランジスタ、前記第2ドライブトランジスタ、および前記不揮発メモリ部は、前記一のＮ型ウェルに隣接する一のＰ型ウェルに設けられている
ことを特徴とする請求項１または２記載の不揮発性ＳＲＡＭメモリセル。
【請求項４】
前記第1ドレイン側選択ゲート電極および前記第2ドレイン側選択ゲート電極に接続されたドレイン側選択ゲート線と、
前記第1ソース側選択ゲート電極および前記第2ソース側選択ゲート電極に接続されたソース側選択ゲート線と、
前記第1メモリゲート電極および前記第2メモリゲート電極に接続されたメモリゲート線とを備える
ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性ＳＲＡＭメモリセル。
【請求項５】
複数の不揮発性ＳＲＡＭメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
前記不揮発性ＳＲＡＭメモリセルは、ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成され、
前記ＳＲＡＭは、
第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、
前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、
前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、
前記不揮発メモリ部は、
第1メモリセルと第2メモリセルとを備え、
前記第1メモリセルは、前記第1ストレージノードが接続された第1ドレイン領域と、ソース線が接続された第1ソース領域と、前記第1ドレイン領域および前記第1ソース領域間に配置され、第1下部メモリゲート絶縁膜、第1電荷蓄積層、第1上部メモリゲート絶縁膜および第1メモリゲート電極の順で積層された第1メモリゲート構造体と、前記第1ドレイン領域および前記第1メモリゲート構造体間に第1ドレイン側ゲート絶縁膜および第1ドレイン側選択ゲート電極が積層され、前記第1メモリゲート構造体の一の側壁に一の第1側壁スペーサを介して隣接した第1ドレイン側選択ゲート構造体と、前記第1ソース領域および前記第1メモリゲート構造体間に第1ソース側ゲート絶縁膜および第1ソース側選択ゲート電極が積層され、前記第1メモリゲート構造体の他の側壁に他の第1側壁スペーサを介して隣接した第1ソース側選択ゲート構造体とを備え、
前記第2メモリセルは、前記第2ストレージノードが接続された第2ドレイン領域と、前記ソース線が接続された第2ソース領域と、前記第2ドレイン領域および前記第2ソース領域間に配置され、第2下部メモリゲート絶縁膜、第2電荷蓄積層、第2上部メモリゲート絶縁膜および第2メモリゲート電極の順で積層された第2メモリゲート構造体と、前記第2ドレイン領域および前記第2メモリゲート構造体間に第2ドレイン側ゲート絶縁膜および第2ドレイン側選択ゲート電極が積層され、前記第2メモリゲート構造体の一の側壁に一の第2側壁スペーサを介して隣接した第2ドレイン側選択ゲート構造体と、前記第2ソース領域および前記第2メモリゲート構造体間に第2ソース側ゲート絶縁膜および第2ソース側選択ゲート電極が積層され、前記第2メモリゲート構造体の他の側壁に他の第2側壁スペーサを介して隣接した第2ソース側選択ゲート構造体とを備え、
前記第1ドレイン側選択ゲート電極および前記第2ドレイン側選択ゲート電極に接続されたドレイン側選択ゲート線と、前記第1ソース側選択ゲート電極および前記第2ソース側選択ゲート電極に接続されたソース側選択ゲート線とを有し、
前記ソース線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線は、前記行列状に配置された複数の前記不揮発性ＳＲＡＭメモリセルで共有される
ことを特徴とする不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
かかる課題を解決するため本発明の不揮発性ＳＲＡＭメモリセルは、ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成される不揮発性ＳＲＡＭメモリセルであって、前記ＳＲＡＭは、第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、前記ＳＲＡＭにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚は4［nm］以下であり、前記不揮発メモリ部は、第1メモリセルと第2メモリセルとを備え、前記第1メモリセルは、前記第1ストレージノードが接続された第1ドレイン領域と、ソース線が接続された第1ソース領域と、前記第1ドレイン領域および前記第1ソース領域間に配置され、第1下部メモリゲート絶縁膜、第1電荷蓄積層、第1上部メモリゲート絶縁膜および第1メモリゲート電極の順で積層された第1メモリゲート構造体と、前記第1ドレイン領域および前記第1メモリゲート構造体間に第1ドレイン側ゲート絶縁膜および第1ドレイン側選択ゲート電極が積層され、前記第1メモリゲート構造体の一の側壁に一の第1側壁スペーサを介して隣接した第1ドレイン側選択ゲート構造体と、前記第1ソース領域および前記第1メモリゲート構造体間に第1ソース側ゲート絶縁膜および第1ソース側選択ゲート電極が積層され、前記第1メモリゲート構造体の他の側壁に他の第1側壁スペーサを介して隣接した第1ソース側選択ゲート構造体とを備え、前記第2メモリセルは、前記第2ストレージノードが接続された第2ドレイン領域と、前記ソース線が接続された第2ソース領域と、前記第2ドレイン領域および前記第2ソース領域間に配置され、第2下部メモリゲート絶縁膜、第2電荷蓄積層、第2上部メモリゲート絶縁膜および第2メモリゲート電極の順で積層された第2メモリゲート構造体と、前記第2ドレイン領域および前記第2メモリゲート構造体間に第2ドレイン側ゲート絶縁膜および���2ドレイン側選択ゲート電極が積層され、前記第2メモリゲート構造体の一の側壁に一の第2側壁スペーサを介して隣接した第2ドレイン側選択ゲート構造体と、前記第2ソース領域および前記第2メモリゲート構造体間に第2ソース側ゲート絶縁膜および第2ソース側選択ゲート電極が積層され、前記第2メモリゲート構造体の他の側壁に他の第2側壁スペーサを介して隣接した第2ソース側選択ゲート構造体とを備え、前記一の第1側壁スペーサ、前記他の第1側壁スペーサ、前記一の第2側壁スペーサおよび前記他の第2側壁スペーサの幅は5[nm]以上であり、前記第1ドレイン側ゲート絶縁膜、前記第1ソース側ゲート絶縁膜、前記第2ドレイン側ゲート絶縁膜および前記第2ソース側ゲート絶縁膜の膜厚は4［nm］以下であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、本発明の不揮発性半導体記憶装置は、複数の不揮発性ＳＲＡＭメモリセルが行列状に配置された不揮発性半導体記憶装置であって、前記不揮発性ＳＲＡＭメモリセルは、ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成され、前記ＳＲＡＭは、第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、前記不揮発メモリ部は、第1メモリセルと第2メモリセルとを備え、前記第1メモリセルは、前記第1ストレージノードが接続された第1ドレイン領域と、ソース線が接続された第1ソース領域と、前記第1ドレイン領域および前記第1ソース領域間に配置され、第1下部メモリゲート絶縁膜、第1電荷蓄積層、第1上部メモリゲート絶縁膜および第1メモリゲート電極の順で積層された第1メモリゲート構造体と、前記第1ドレイン領域および前記第1メモリゲート構造体間に第1ドレイン側ゲート絶縁膜および第1ドレイン側選択ゲート電極が積層され、前記第1メモリゲート構造体の一の側壁に一の第1側壁スペーサを介して隣接した第1ドレイン側選択ゲート構造体と、前記第1ソース領域および前記第1メモリゲート構造体間に第1ソース側ゲート絶縁膜および第1ソース側選択ゲート電極が積層され、前記第1メモリゲート構造体の他の側壁に他の第1側壁スペーサを介して隣接した第1ソース側選択ゲート構造体とを備え、前記第2メモリセルは、前記第2ストレージノードが接続された第2ドレイン領域と、前記ソース線が接続された第2ソース領域と、前記第2ドレイン領域および前記第2ソース領域間に配置され、第2下部メモリゲート絶縁膜、第2電荷蓄積層、第2上部メモリゲート絶縁膜および第2メモリゲート電極の順で積層された第2メモリゲート構造体と、前記第2ドレイン領域および前記第2メモリゲート構造体間に第2ドレイン側ゲート絶縁膜および第2ドレイン側選択ゲート電極が積層され、前記第2メモリゲート構造体の一の側壁に一の第2側壁スペーサを介して隣接した第2ドレイン側選択ゲート構造体と、前記第2ソース領域および前記第2メモ���ゲート構造体間に第2ソース側ゲート絶縁膜および第2ソース側選択ゲート電極が積層され、前記第2メモリゲート構造体の他の側壁に他の第2側壁スペーサを介して隣接した第2ソース側選択ゲート構造体とを備え、前記第1ドレイン側選択ゲート電極および前記第2ドレイン側選択ゲート電極に接続されたドレイン側選択ゲート線と、前記第1ソース側選択ゲート電極および前記第2ソース側選択ゲート電極に接続されたソース側選択ゲート線とを有し、前記ソース線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線は、前記行列状に配置された複数の前記不揮発性ＳＲＡＭメモリセルで共有されることを特徴とする。