【手続補正書】
【提出日】平成29年1月27日(2017.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに交差して配列される複数の走査線及び複数の信号線と、
この交点ごとに設けられるスイッチング素子部及び画素電極とを備え、
平面表示装置の画像表示領域に対応して表示画素ドットが配列された表示領域と、
これを囲む周縁非表示領域中にあってダミー画素ドットが配列されたダミー画素領域とを備えるアレイ基板であって、
前記スイッチング素子部は、前記走査線と半導体膜とが重なって第１スイッチング素子部と第２スイッチング素子部とを形成し、
各表示画素ドット及び各ダミー画素ドットには、スイッチング素子部の一方の第１スイッチング素子部及び他方の第２スイッチング素子部からそれぞれ延びる第１接続配線パターン及び第２接続配線パターンとが備えられ、
表示領域中の各表示画素ドット中では、第１接続配線パターンがコンタクトホールを介して画素電極に接続され、第２接続配線パターンがコンタクトホールを介して信号線に接続されており、各ダミー画素ドット中では、第１接続配線パターンと画素電極とが互いに非導通となっており、
周縁非表示領域中にあって、信号線に沿った方向に延びる領域では、前記ダミー画素ドットの前記第１接続配線パターンが、前記第１スイッチング素子部から離れる方向に前記走査線に沿って延び、前記第１スイッチング素子部から離間した箇所にて、走査線から遠ざかる方向へと延びるとともに、先端に、他の部分より幅の大きいパッド状部をなしていることを特徴とするアレイ基板。
【請求項２】
各表示画素ドット中、及び各ダミー画素ドット中における、スイッチング素子部の半導体膜、及び、第１及び第２接続配線パターンが、ポリシリコン膜又はその他の、半導体膜及び配線を形成可能な材料による一つの連続パターンからなることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
各ダミー画素ドット中、前記第２接続配線パターンは、信号線と非導通となっており、信号線方向の直線部中に、ダミー画素ドット内部へと向かって走査線方向の位置をずらすための位置ズレ部が備えられたことを特徴とする請求項１又は２に記載のアレイ基板。
【請求項４】
互いに交差して配列される複数の走査線及び複数の信号線と、この交点ごとに設けられるスイッチング素子部及び画素電極とを備え、平面表示装置の画像表示領域に対応して表示画素ドットが配列された表示領域と、これを囲む周縁非表示領域中にあってダミー画素ドットが配列されたダミー画素領域とを備えたアレイ基板の製造方法であって、
低温ポリシリコン膜又はその他の、半導体膜及び配線層を形成可能な材料を用いた成膜、パターニング、及びドーピングによりスイッチング素子部の半導体膜と、このスイッチング素子部の半導体膜の一方の端部及び他方の端部からそれぞれ延びる第１接続配線パターン及び第２接続配線パターンを形成する工程と、
走査線を含む第１金属層パターンを作成する工程と、
信号線を含む第２金属層パターンを形成する工程と、
画素電極を含む導電層パターンを作成する工程と、各表示画素ドットの第２接続配線パターンの端部と信号線とを導通させるための第１コンタクトホールを作成する工程と、
各表示画素ドットの第１接続配線パターンの端部を画素電極に接続させるための第２コンタクトホールを作成する工程とを含み、
前記スイッチング素子部は、前記半導体膜と前記走査線とが重る第１スイッチング素子部と第２スイッチング素子部とを有し、
少なくとも周縁非表示領域における信号線に沿った方向に延びる領域の前記ダミー画素領域では、第２コンタクトホールが省かれ、また、第１接続配線パターンが、前記第１スイッチング素子部から離れるように前記走査線に沿って延在し、前記第１スイッチング素子部から離間した箇所にて、走査線から遠ざかる方向へと延びるとともに、先端に、他の部分より幅の大きいパッド状部をなすことを特徴とするアレイ基板の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明のアレイ基板は、互いに交差して配列される複数の走査線及び複数の信号線と、この交点ごとに設けられるスイッチング素子部及び画素電極とを備え、平面表示装置の画像表示領域に対応して表示画素ドットが配列された表示領域と、これを囲む周縁非表示領域中にあってダミー画素ドットが配列されたダミー画素領域とを備えるアレイ基板であって、前記スイッチング素子部は、前記走査線と半導体膜とが重なって第１スイッチング素子部と第２スイッチング素子部とを形成し、各表示画素ドット及び各ダミー画素ドットには、スイッチング素子部の一方の第１スイッチング素子部及び他方の第２スイッチング素子部からそれぞれ延びる第１接続配線パターン及び第２接続配線パターンとが備えられ、表示領域中の各表示画素ドット中では、第１接続配線パターンがコンタクトホールを介して画素電極に接続され、第２接続配線パターンがコンタクトホールを介して信号線に接続されており、各ダミー画素ドット中では、第１接続配線パターンと画素電極とが互いに非導通となっており、周縁非表示領域中にあって、信号線に沿った方向に延びる領域では、前記ダミー画素ドットの前記第１接続配線パターンが、前記第１スイッチング素子部から離れる方向に前記走査線に沿って延び、前記第１スイッチング素子部から離間した箇所にて、走査線から遠ざかる方向へと延びるとともに、先端に、他の部分より幅の大きいパッド状部をなしていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明のアレイ基板の製造方法は、互いに交差して配列される複数の走査線及び複数の信号線と、この交点ごとに設けられるスイッチング素子部及び画素電極とを備え、平面表示装置の画像表示領域に対応して表示画素ドットが配列された表示領域と、これを囲む周縁非表示領域中にあってダミー画素ドットが配列されたダミー画素領域とを備えたアレイ基板の製造方法であって、低温ポリシリコン膜又はその他の、半導体膜及び配線層を形成可能な材料を用いた成膜、パターニング、及びドーピングによりスイッチング素子部の半導体膜と、このスイッチング素子部の半導体膜の一方の端部及び他方の端部からそれぞれ延びる第１接続配線パターン及び第２接続配線パターンを形成する工程と、走査線を含む第１金属層パターンを作成する工程と、信号線を含む第２金属層パターンを形成する工程と、画素電極を含む導電層パターンを作成する工程と、各表示画素ドットの第２接続配線パターンの端部と信号線とを導通させるための第１コンタクトホールを作成する工程と、各表示画素ドットの第１接続配線パターンの端部を画素電極に接続させるための第２コンタクトホールを作成する工程とを含み、前記スイッチング素子部は、前記半導体膜と前記走査線とが重る第１スイッチング素子部と第２スイッチング素子部とを有し、少なくとも周縁非表示領域における信号線に沿った方向に延びる領域の前記ダミー画素領域では、第２コンタクトホールが省かれ、また、第１接続配線パターンが、前記第１スイッチング素子部から離れるように前記走査線に沿って延在し、前記第１スイッチング素子部から離間した箇所にて、走査線から遠ざかる方向へと延びるとともに、先端に、他の部分より幅の大きいパッド状部をなすことを特徴とする。