【手続補正書】
【提出日】平成29年5月15日(2017.5.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
平面視において、第１領域と第２領域とを含む主面を有する半導体基板、
前記第１領域に形成された不揮発性メモリセル、
前記第２領域に形成された電界効果トランジスタ、
を備え、
前記不揮発性メモリセルは、
前記半導体基板内に形成されたウェル、
前記ウェル内に形成されたソース領域、
前記ソース領域と離間して前記ウェル内に形成されたドレイン領域、
前記ソース領域と前記ドレイン領域で挟まれたチャネル領域、
前記チャネル領域上に形成された第１絶縁膜、
前記第１絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第２絶縁膜、
前記第２絶縁膜上に形成された第１ゲート電極、
を含み、
前記ソース領域および前記ドレイン領域のそれぞれは、
第１不純物濃度の第１半導体領域、
を含む、半導体装置の製造方法であって、
（ａ）前記半導体基板上に絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１導体膜を形成する工程、
（ｃ）前記第１領域を露出し、かつ、前記第２領域を覆う第１マスクを使用して、前記第１領域から前記第１導体膜を除去する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上および前記第１導体膜上に前記第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に前記電荷蓄積膜を形成する工程、
（ｆ）前記電荷蓄積膜上に前記第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第２導体膜を形成する工程、
（ｈ）前記第１領域の第１ゲート電極形成領域を覆い、かつ、前記第２領域を露出する第２マスクを使用して、前記第２導体膜をパターニングすることにより、前記第１領域に前記第１ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に前記第１半導体領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記第２領域の第２ゲート電極形成領域を覆い、かつ、前記第１領域を覆う第３マスクを使用して、前記第１導体膜をパターニングすることにより、前記第２領域に前記電界効果トランジスタの第２ゲート電極を形成する工程、
を備え、
前記半導体装置の製造方法は、さらに、
前記（ｈ）工程と前記（ｉ）工程との間に、
（ｋ）前記第２マスクを除去する工程、
（ｌ）前記（ｋ）工程後、前記第１ゲート電極から露出する前記第２絶縁膜を除去する工程、
（ｍ）前記（ｌ）工程後、前記第１ゲート電極の露出面を酸化する工程、
（ｎ）前記（ｍ）工程後、前記第１ゲート電極から露出する前記電荷蓄積膜を除去する工程、
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｌ）工程は、ウェットエッチングを使用し、
前記（ｎ）工程は、ウェットエッチングを使用する、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
さらに、前記（ｉ）工程と前記（ｎ）工程との間に、
（ｏ）ウェットエッチングを使用することにより、前記第１ゲート電極から露出する前記第１絶縁膜を除去する工程、
を備える、半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記（ｎ）工程は、熱リン酸を使用する、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｉ）工程は、前記第１絶縁膜と前記電荷蓄積膜と前記第２絶縁膜とからなる積層絶縁膜であって、前記第１ゲート電極から露出する前記積層絶縁膜を介して、前記半導体基板内に前記第１半導体領域を形成する、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第２導体膜は、ポリシリコン膜であり、
前記（ｍ）工程によって、前記第１ゲート電極の前記露出面には、酸化シリコン膜が形成され、
前記第１ゲート電極の前記露出面に形成された前記酸化シリコン膜は、前記（ｉ）工程を実施する際のオフセットスペーサとして機能する、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１領域と前記第２領域との間に境界領域が存在する、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｊ）工程後において、
前記境界領域に残渣パターンが形成されている、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記残渣パターンは、
前記第１導体膜の残渣である第１残渣部、
前記第１絶縁膜と前記電荷蓄積膜と前記第２絶縁膜とからなる積層絶縁膜の残渣である第２残渣部、
前記第２導体膜の残渣である第３残渣部、
を有し、
前記第３残渣部は、前記第２残渣部を介して、前記第１残渣部の側面にサイドウォール形状で形成されている、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記残渣パターンの高さは、前記電界効果トランジスタの前記第２ゲート電極の高さ以下である、半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、電子ヒューズとして機能する、半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、前記半導体装置のトリミング情報を記憶する記憶部として機能する、半導体装置の製造方法。
【請求項１３】
請求項１に記載の半導体装置の製造方法において、
前記電界効果トランジスタは、パワートランジスタである、半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記第２絶縁膜は、酸化シリコン膜であり、
前記第１導体膜は、ポリシリコン膜であり、
前記第２導体膜は、ポリシリコン膜である、半導体装置の製造方法。
【請求項１５】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｐ）イオン注入法により、前記第１領域に前記ウェルを形成する工程、
を備える、半導体装置の製造方法。
【請求項１６】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
（ｑ）前記（ｊ）工程後、前記第１ゲート電極の両側と前記第２ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に、前記第１不純物濃度よりも高濃度の第２半導体領域を形成する、半導体装置の製造方法。
【請求項１７】
平面視において、第１領域と第２領域とを含む主面を有する半導体基板、
前記第１領域に形成された不揮発性メモリセル、
前記第２領域に形成された電界効果トランジスタ、
を備え、
前記不揮発性メモリセルは、
前記半導体基板内に形成されたウェル、
前記ウェル内に形成されたソース領域、
前記ソース領域と離間して前記ウェル内に形成されたドレイン領域、
前記ソース領域と前記ドレイン領域で挟まれたチャネル領域、
前記チャネル領域上に形成された第１絶縁膜、
前記第１絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第２絶縁膜、
前記第２絶縁膜上に形成された第１ゲート電極、
を含み、
前記ソース領域および前記ドレイン領域のそれぞれは、
第１不純物濃度の第１半導体領域、
を含む、半導体装置の製造方法であって、
（ａ）前記半導体基板上に絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１導体膜を形成する工程、
（ｃ）前記第１領域を露出し、かつ、前記第２領域を覆う第１マスクを使用して、前記第１領域から前記第１導体膜を除去する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上および前記第１導体膜上に前記第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に前記電荷蓄積膜を形成する工程、
（ｆ）前記電荷蓄積膜上に前記第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第２導体膜を形成する工程、
（ｈ）前記第１領域の第１ゲート電極形成領域を覆い、かつ、前記第２領域を露出する第２マスクを使用して、前記第２導体膜をパターニングすることにより、前記第１領域に前記第１ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に前記第１半導体領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記第２領域の第２ゲート電極形成領域を覆い、かつ、前記第１領域を覆う第３マスクを使用して、前記第１導体膜をパターニングすることにより、前記第２領域に前記電界効果トランジスタの第２ゲート電極を形成する工程、
を備え、
前記第１領域と前記第２領域との間に境界領域が存在し、
前記（ｊ）工程後において、
前記境界領域に残渣パターンが形成され、
前記残渣パターンは、
前記第１導体膜の残渣である第１残渣部、
前記第１絶縁膜と前記電荷蓄積膜と前記第２絶縁膜とからなる積層絶縁膜の残渣である第２残渣部、
前記第２導体膜の残渣である第３残渣部、
を有し、
前記第３残渣部は、前記第２残渣部を介して、前記第１残渣部の側面にサイドウォール形状で形成され、
前記残渣パターンの高さは、前記電界効果トランジスタの前記第２ゲート電極の高さ以下である、半導体装置の製造方法。