【手続補正書】
【提出日】平成29年1月20日(2017.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デバイスであって、
半導体基板と、
前記半導体基板におけるソース領域およびドレイン領域であって、第１の横方向に沿って互いから離間されているソース領域およびドレイン領域と、
前記半導体基板におけるドリフト領域であって、動作時に前記ソース領域と前記ドレイン領域との間にバイアス電圧が印加されるとドリフト領域を通じて電荷担体がドリフトするドリフト領域と、を備え、
前記ドリフト領域および前記ドレイン領域は、接合部において互いに接続されており、
前記ドリフト領域は、該ドリフト領域と前記ドレイン領域との間の前記接合部に沿った第２の横方向において平面視における切り欠きの境界を有する、デバイス。
【請求項２】
前記ドリフト領域は前記ドレイン領域の下の開口を備え、
前記開口は櫛形状境界を有する、請求項１に記載のデバイス。
【請求項３】
前記ドリフト領域は、前記ドリフト領域と前記ドレイン領域との間の接合部において、前記ドレイン領域の垂直厚さ方向に狭まっている、請求項１に記載のデバイス。
【請求項４】
前記ドリフト領域は前記ドレイン領域を通じて横方向に延在していない、請求項１に記載のデバイス。
【請求項５】
前記ドリフト領域は外側部分および内側部分を備え、該内側部分は該外側部分によって包囲され、前記ドレイン領域の下に配置されており、
前記内側部分は、動作時に前記ドリフト領域の完全な空乏化が達成されるように、前記外側部分に対して縮小されている、請求項１に記載のデバイス。
【請求項６】
前記切り欠きの境界は方形波状の切り欠きパターンを有する、請求項１に記載のデバイス。
【請求項７】
前記切り欠きの境界は周期的な切り欠きパターンを有する、請求項１に記載のデバイス。
【請求項８】
前記半導体基板はエピタキシャル層を備え、前記ソース領域、前記ドレイン領域、および前記ドリフト領域は該エピタキシャル層に形成されており、
前記ドリフト領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記ドレイン領域の下で切り詰められている、請求項１に記載のデバイス。
【請求項９】
前記半導体基板において前記ソース領域と前記ドレイン領域との間にトレンチ分離領域をさらに備え、
前記ドリフト領域は、前記トレンチ分離領域の下の第１の領域と、前記ドレイン領域の下の第２の領域とを備え、
前記ドリフト領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、請求項１に記載のデバイス。
【請求項１０】
前記切り欠きの境界は、櫛形状境界を含む、請求項１に記載のデバイス。
【請求項１１】
前記ドリフト領域は、前記ドレイン領域と横方向において重なっており、
前記ドリフト領域は、前記ドレイン領域の横方向の範囲全体を通じては延在していない、請求項１に記載のデバイス。
【請求項１２】
前記切り欠きの境界は、前記ドリフト領域の歯部を含み、
前記歯部は前記ドリフト領域および前記ドレイン領域を結合している、請求項１に記載のデバイス。
【請求項１３】
前記ドリフト領域は、前記切り欠きの境界に沿った歯部を含み、
前記歯部は、前記ドレイン領域と横方向において重なっており、
前記歯部は、前記ドレイン領域の横方向の範囲全体を通じては延在していない、請求項１に記載のデバイス。
【請求項１４】
前記ドレイン領域下における前記ドリフト領域の厚さは、前記ドレイン領域下にない前記ドリフト領域の部分より狭い、請求項１に記載のデバイス。
【請求項１５】
電子装置であって、
半導体基板と、
前記半導体基板におけるリサーフトランジスタと、を備え、該リサーフトランジスタは、
第１の導電型を有し、動作時にチャネルが形成される第１の半導体領域と、
第２の導電型を有し、第１の横方向に沿って互いから離間されている第２の半導体領域および第３の半導体領域と、
前記第２の導電型を有する第４の半導体領域であって、前記第２の半導体領域と第３の半導体領域との間にバイアス電圧が印加されると、電荷担体が動作時に前記第１の半導体領域に形成される前記チャネルからを第４の半導体領域通じてドリフトする第４の半導体領域と、を備え、
前記第３の半導体領域および前記第４の半導体領域は、接合部において互いに接続されており、
前記第４の半導体領域は、前記第３の半導体領域と第４の半導体領域との間の前記接合部に沿った第２の横方向において平面視における切り欠きの境界を有する、電子装置。
【請求項１６】
前記第４の半導体領域は前記第３の半導体領域の下の開口を備え、
前記開口は櫛形状境界を有する、請求項１５に記載の電子装置。
【請求項１７】
前記第４の半導体領域は前記第３の半導体領域を通じて横方向に延在していない、請求項１５に記載の電子装置。
【請求項１８】
前記第４の半導体領域は外側領域および内側領域を備え、該内側領域は該外側領域によって包囲され、前記第３の半導体領域の下に配置されており、
前記内側領域は、動作時に前記第４の半導体領域の完全な空乏化が達成されるように、前記外側領域に対して縮小されている、請求項１５に記載の電子装置。
【請求項１９】
前記半導体基板はエピタキシャル層を備え、前記第１の半導体領域、第２の半導体領域、第３の半導体領域、および第４の半導体領域は該エピタキシャル層に形成されており、
前記第４の半導体領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記第３の半導体領域の下で切り詰められている、請求項１５に記載の電子装置。
【請求項２０】
前記リサーフトランジスタは、前記第２の半導体領域と前記第３の半導体領域との間にトレンチ分離領域をさらに備え、
前記第４の半導体領域は、前記トレンチ分離領域の下の第１の領域と前記第３の半導体領域の下の第２の領域とを備え、
前記第４の半導体領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、請求項１５に記載の電子装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
本発明をさまざまな実施形態を参照して上述したが、本発明の範囲から逸脱することなく多くの変更および修正を行うことができることは理解されたい。それゆえ、上記の詳細な説明は限定ではなく例示とみなされること、ならびに、すべての均等物を含む以下の特許請求の範囲が、本発明の精神および範囲を画定するように意図されていることが理解されることが意図されている。
［項目１］
デバイスであって、
半導体基板と、
前記半導体基板におけるソース領域およびドレイン領域であって、第１の横方向に沿って互いから離間されているソース領域およびドレイン領域と、
前記半導体基板におけるドリフト領域であって、動作時に前記ソース領域と前記ドレイン領域との間にバイアス電圧が印加されるとドリフト領域を通じて電荷担体がドリフトするドリフト領域と、を備え、
前記ドリフト領域は、該ドリフト領域と前記ドレイン領域との間の接合部に沿った第２の横方向において切り欠きドーパントプロファイルを有する、デバイス。
［項目２］
前記ドリフト領域は前記ドレイン領域の下の開口を備え、
前記開口は櫛形状境界を有する、項目１に記載のデバイス。
［項目３］
前記ドリフト領域は、前記ドリフト領域と前記ドレイン領域との間の接合部において、前記ドレイン領域の垂直厚さ方向に狭まっている、項目１に記載のデバイス。
［項目４］
前記ドリフト領域は前記ドレイン領域を通じて横方向に延在していない、項目１に記載のデバイス。
［項目５］
前記ドリフト領域は外側部分および内側部分を備え、該内側部分は該外側部分によって包囲され、前記ドレイン領域の下に配置されており、
前記内側部分は、動作時に前記ドリフト領域の完全な空乏化が達成されるように、前記外側部分に対して縮小されている、項目１に記載のデバイス。
［項目６］
前記切り欠きドーパントプロファイルは方形波状の切り欠きパターンを有する、項目１に記載のデバイス。
［項目７］
前記切り欠きドーパントプロファイルは周期的な切り欠きパターンを有する、項目１に記載のデバイス。
［項目８］
前記半導体基板はエピタキシャル層を備え、前記ソース、ドレイン、およびドリフト領域は該エピタキシャル層に形成されており、
前記ドリフト領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記ドレイン領域の下で切り詰められている、項目１に記載のデバイス。
［項目９］
前記半導体基板において前記ソース領域と前記ドレイン領域との間にトレンチ分離領域をさらに備え、
前記ドリフト領域は、前記トレンチ分離領域の下の第１の領域と、前記ドレイン領域の下の第２の領域とを備え、
前記ドリフト領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、項目１に記載のデバイス。
［項目１０］
電子装置であって、
半導体基板と、
前記半導体基板におけるリサーフトランジスタと、を備え、該リサーフトランジスタは、
第１の導電型を有し、動作時にチャネルが形成される第１の半導体領域と、
第２の導電型を有し、第１の横方向に沿って互いから離間されている第２の半導体領域および第３の半導体領域と、
前記第２の導電型を有する第４の半導体領域であって、前記第２の半導体領域と第３の半導体領域との間にバイアス電圧が印加されると、電荷担体が動作時に前記第１の半導体領域に形成される前記チャネルからを第４の半導体領域通じてドリフトする第４の半導体領域と、を備え、
前記第４の半導体領域は、前記第３の半導体領域と第４の半導体領域との間の接合部に沿って第２の横方向に切り欠きドーパントプロファイルを有する、電子装置。
［項目１１］
前記第４の半導体領域は前記第３の半導体領域の下の開口を備え、
前記開口は櫛形状境界を有する、項目１０に記載の電子装置。
［項目１２］
前記第４の半導体領域は前記第３の半導体領域を通じて横方向に延在していない、項目１０に記載の電子装置。
［項目１３］
前記第４の半導体領域は外側領域および内側領域を備え、該内側領域は該外側領域によって包囲され、前記第３の半導体領域の下に配置されており、
前記内側領域は、動作時に前記第４の半導体領域の完全な空乏化が達成されるように、前記外側領域に対して縮小されている、項目１０に記載の電子装置。
［項目１４］
前記半導体基板はエピタキシャル層を備え、前記第１の半導体領域、第２の半導体領域、第３の半導体領域、および第４の半導体領域は該エピタキシャル層に形成されており、
前記第４の半導体領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記第３の半導体領域の下で切り詰められている、項目１０に記載の電子装置。
［項目１５］
前記リサーフトランジスタは、前記第２の半導体領域と前記第３の半導体領域との間にトレンチ分離領域をさらに備え、
前記第４の半導体領域は、前記トレンチ分離領域の下の第１の領域と前記第３の半導体領域の下の第２の領域とを備え、
前記第４の半導体領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、項目１０に記載の電子装置。
［項目１６］
トランジスタを作製する方法であって、
ドリフト領域を形成するための基板の第１の領域にドーパントを注入するステップと、
前記基板の第２の領域および第３の領域にソース領域およびドレイン領域をそれぞれ形成するステップであって、該第２の領域および該第３の領域は第１の横方向において互いから離間されている、前記ステップと、を備え、
前記第１の領域は前記第３の領域を通じて横方向に延在しておらず、第２の横方向に切り欠きのドレイン側境界を有する、方法。
［項目１７］
前記第１の領域は前記第３の領域の下の開口を備え、該開口は切り欠きのドレイン側境界を有する、項目１６に記載の方法。
［項目１８］
前記ドリフト領域が前記ドレイン領域に電気的に結合されるように、前記基板をアニーリングするステップをさらに備える、項目１６に記載の方法。
［項目１９］
前記第１の領域および前記第３の領域は横方向において重ならない、項目１６に記載の方法。
［項目２０］
前記基板のエピタキシャル層を形成するステップをさらに備え、前記第１の領域、第２の領域、および第３の領域は前記エピタキシャル層に配置される、項目１６に記載の方法。