【手続補正書】
【提出日】平成29年7月5日(2017.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1ストレージノードと、該第1ストレージノードと相補的な第2ストレージノードとを有したＳＲＡＭ（Static Random Access Memory）と、
前記ＳＲＡＭと並列接続された複数の不揮発メモリ部とを備え、
各前記不揮発メモリ部は、
第1メモリに第1スイッチトランジスタを介して前記第1ストレージノードが電気的に接続可能な第1メモリセルと、第2メモリに第2スイッチトランジスタを介して前記第2ストレージノードが電気的に接続可能な第2メモリセルとを有し、
前記第1スイッチトランジスタおよび前記第2スイッチトランジスタが独立にオンオフ動作する
ことを特徴とする不揮発性ＳＲＡＭメモリセル。
【請求項２】
第1スイッチゲート線が前記第1スイッチトランジスタに接続されているとともに、前記第1スイッチゲート線とは異なる第2スイッチゲート線が前記第2スイッチトランジスタに接続されており、
前記第1スイッチトランジスタは、前記第1スイッチゲート線からゲートに印加される電圧に基づいてオンオフ動作し、前記第2スイッチトランジスタは、前記第2スイッチゲート線からゲートに印加される電圧に基づいてオンオフ動作する
ことを特徴とする請求項1記載の不揮発性ＳＲＡＭメモリセル。
【請求項３】
第1ストレージノードと、該第1ストレージノードと相補的な第2ストレージノードとを有したＳＲＡＭ（Static Random Access Memory）と、
前記ＳＲＡＭと並列接続された複数の不揮発メモリ部とを備え、
各前記不揮発メモリ部は、
第1メモリに第1スイッチトランジスタを介して前記第1ストレージノードが電気的に接続可能な第1メモリセルと、第2メモリに第2スイッチトランジスタを介して前記第2ストレージノードが電気的に接続可能な第2メモリセルとを有し、
前記第1スイッチトランジスタと前記第1ストレージノードとの間には、前記第1スイッチトランジスタと直列に接続された第1共有スイッチトランジスタを有し、
前記第2スイッチトランジスタと前記第2ストレージノードとの間には、前記第2スイッチトランジスタと直列に接続された第2共有スイッチトランジスタを有し、
前記第1共有スイッチトランジスタおよび前記第2共有スイッチトランジスタが独立にオンオフ動作する
ことを特徴とする不揮発性ＳＲＡＭメモリセル。
【請求項４】
複数の前記不揮発メモリ部のうち、所定の前記不揮発メモリ部の前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させ、前記第1メモリセルの不揮発データ、または前記第2メモリセルの不揮発データのうちいずれか一方だけを、オン動作した前記第1スイッチトランジスタまたは前記第2スイッチトランジスタに接続された、前記ＳＲＡＭの前記第1ストレージノードまたは前記第2ストレージノードに書き込む
ことを特徴とする請求項1または2記載の不揮発性ＳＲＡＭメモリセル。
【請求項５】
複数の前記不揮発メモリ部のうち、所定の前記不揮発メモリ部の前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させ、前記第1ストレージノードおよび前記第1メモリ間、または前記第2ストレージノードおよび前記第2メモリ間のうちいずれか一方だけを電気的に接続させ、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方のＳＲＡＭデータだけを前記第1メモリセルまたは前記第2メモリセルに書き込む
ことを特徴とする請求項1または2記載の不揮発性ＳＲＡＭメモリセル。
【請求項６】
前記第1メモリは、一端に前記第1スイッチトランジスタが接続されているとともに、他端にメモリソース線が接続された構成を有し、前記第2メモリは、一端に前記第2スイッチトランジスタが接続されているとともに、他端に前記メモリソース線が接続された構成を有しており、
前記不揮発メモリ部は、前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させることで、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方だけに前記メモリソース線を接続させて、接続された前記第1ストレージノードまたは前記第2ストレージノードの電圧と、前記メモリソース線の電圧とにより生じる電位差により前記第1メモリセルまたは前記第2メモリセルの不揮発データを消去する
ことを特徴とする請求項1または2記載の不揮発性ＳＲＡＭメモリセル。
【請求項７】
前記ＳＲＡＭと前記不揮発メモリ部とに接続されたノード制御部を備えており、
前記ノード制御部は、
切替操作によってノード制御ソース線に対して前記第1ストレージノードおよびまたは前記第2ストレージノードを選択的に接続させる
ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。
【請求項８】
前記ＳＲＡＭと前記不揮発メモリ部とに接続されたノード制御部を備えており、
前記第1メモリセルまたは前記第2メモリセルのいずれか一方の不揮発データを、前記ＳＲＡＭに書き込む際には、前記ＳＲＡＭに設けた第1アクセストランジスタをオフ動作させて前記ＳＲＡＭと第1ビット線との電気的な接続が遮断されるとともに、前記ＳＲＡＭに設けた第2アクセストランジスタをオフ動作させて前記ＳＲＡＭと第2ビット線との電気的な接続が遮断された状態とし、
前記不揮発データが書き込まれる前記第1ストレージノードまたは前記第2ストレージノードから、該不揮発データを前記ＳＲＡＭに書き込む前記第1メモリまたは前記第2メモリへ流れるメモリ側電流が、前記不揮発データが書き込まれない前記第2ストレージノードまたは前記第1ストレージノードから前記ノード制御部へ流れる参照電流よりも大きいときには、前記不揮発データが書き込まれる一方の前記第1ストレージノードまたは前記第2ストレージノードの電位が、該不揮発データが書き込まれない他方の前記第2ストレージノードまたは前記第1ストレージノードの電位よりも低くなり、
前記メモリ側電流が前記参照電流よりも小さいときには、前記不揮発データが書き込まれる一方の前記第1ストレージノードまたは前記第2ストレージノードの電位が、該不揮発データが書き込まれない他方の前記第2ストレージノードまたは前記第1ストレージノードの電位よりも高くなる
ことを特徴とする請求項4記載の不揮発性ＳＲＡＭメモリセル。
【請求項９】
前記ノード制御部は、
前記第1ストレージノードと、各前記不揮発メモリ部の前記第1スイッチトランジスタの一端とに接続された第1ノード制御トランジスタと、
前記第2ストレージノードと、各前記不揮発メモリ部の前記第2スイッチトランジスタの一端とに接続された第2ノード制御トランジスタと、
前記第1ノード制御トランジスタおよび前記ノード制御ソース線間と、前記第2ノード制御トランジスタおよび前記ノード制御ソース線間とに設けられ、規定値以上の電流を流す抵抗素子とを備えており、
第1ノード制御ゲート線が前記第1ノード制御トランジスタに接続されているとともに、前記第1ノード制御ゲート線とは異なる第2ノード制御ゲート線が前記第2ノード制御トランジスタに接続されており、前記第1ノード制御トランジスタおよび前記第2ノード制御トランジスタが独立にオンオフ動作する
ことを特徴とする請求項7または8記載の不揮発性ＳＲＡＭメモリセル。
【請求項１０】
前記ＳＲＡＭに設けた第1アクセストランジスタをオフ動作させて前記ＳＲＡＭと第1ビット線との電気的な接続を遮断するとともに、前記ＳＲＡＭに設けた第2アクセストランジスタをオフ動作させて前記ＳＲＡＭと第2ビット線との電気的な接続を遮断した状態で、
前記第1ストレージノードおよび前記第2ストレージノードへの電源電圧の印加を停止し、前記ノード制御部を介して前記ノード制御ソース線に前記第1ストレージノードおよび前記第2ストレージノードを接続させることで、前記第1ストレージノードおよび前記第2ストレージノードの電位を下げて初期状態とする
ことを特徴とする請求項7〜9のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。
【請求項１１】
請求項1〜10のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセルが行列状に配置され、一方に並ぶ複数の前記不揮発性ＳＲＡＭメモリセルで前記第1ビット線および前記第2ビット線を共有している
ことを特徴とする不揮発性半導体記憶装置。