【手続補正書】
【提出日】平成29年7月12日(2017.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連する２M−１個の並列の段と、前記２M−１個の段の各々は、電流を生成し、差動データに応じて１対のスイッチを介して前記ＤＡＣの１対の電流加算ノードに前記電流を加えるように適合される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各々は、前記電流を生成し、抵抗回路網を備え、前記（Ｎ−Ｍ）個の段の各々は、差動データに応じて前記段の関連する抵抗回路網に、前記段で生成された前記電流を加えるように適合された１対のスイッチをさらに備え、それぞれの抵抗回路網は、前記抵抗回路網が受け取る前記電流をスケーリングし、前記抵抗回路網の関連する段の２進重みによって定義される前記スケーリングされた電流を加えるように動作可能であり、前記（Ｎ−Ｍ）個の段は、前記（Ｎ−Ｍ）個の段のスケーリングされた電流を前記１対の電流加算ノードに加える、
前記電流加算ノードの各々のインピーダンスおよび前記電流加算ノードの間の電圧の差を差動増幅器の利得によって定義される範囲内に保つように適合された前記差動増幅器を備えるインピーダンス減衰器と、ここにおいて、前記１対の電流加算ノードのそれぞれに前記差動増幅器の１対の差動入力のそれぞれが結合される、を備える、Ｎビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項２】
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網は、前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合され、ここにおいて、ｉは、前記ＤＡＣ内の前記段のビット位置を表す整数である、請求項１に記載のＮビットＤＡＣ。
【請求項３】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、基準電圧を受け取る、請求項２に記載のＮビットＤＡＣ。
【請求項４】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１に記載のＮビットＤＡＣ。
【請求項５】
前記インピーダンス減衰器は、
前記電流加算ノードのうちの第１の電流加算ノードに結合されたソース端子と、前記ＤＡＣの第１の出力端子に結合されたドレイン端子と、前記増幅器の第１の出力端子に結合されたゲート端子とを有する、第１のＰＭＯＳトランジスタと、
前記電流加算ノードのうちの第２の電流加算ノードに結合されたソース端子と、前記ＤＡＣの第２の出力端子に結合されたドレイン端子と、前記増幅器の第２の出力端子に結合されたゲート端子とを有する、第２のＰＭＯＳトランジスタと、をさらに備える、請求項１に記載のＮビットＤＡＣ。
【請求項６】
前記ＤＡＣのＮ個の段の各々は、前記電流を生成するカスコード電流源を備える、請求項１に記載のＮビットＤＡＣ。
【請求項７】
Ｎ個の段の各々の前記スイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、Ｎ個すべての段における前記トランジスタスイッチは、同様のサイズを有する、請求項１に記載のＮビットＤＡＣ。
【請求項８】
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１に記載のＮビットＤＡＣ。
【請求項９】
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記ＤＡＣの前記電流加算ノードに結合され、前記第２のサブセットは、前記第１のサブセットを含んでいない、請求項８に記載のＮビットＤＡＣ。
【請求項１０】
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは、前記電流加算ノードの前記電圧を追跡し、前記追跡された電圧を前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つの前記抵抗回路網に供給するように適合された電圧追跡回路を備える、請求項１に記載のＮビットＤＡＣ。
【請求項１１】
前記電圧追跡回路は、
前記電流加算ノードのうちの第１の電流加算ノードに結合された第１の入力端子と、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に配置された第１の抵抗要素に結合された第２の入力端子と、第１の増幅器の第２の入力端子に結合された出力端子とを有する第１の増幅器と、
前記電流加算ノードのうちの第２の電流加算ノードに結合された第１の入力端子と、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に配置された第２の抵抗要素に結合された第２の入力端子と、第２の増幅器の第２の入力端子に結合された出力端子とを有する第２の増幅器と、を備える、請求項１０に記載のＮビットＤＡＣ。
【請求項１２】
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路を備える、請求項１に記載のＮビットＤＡＣ。
【請求項１３】
前記２M−１個の段のうちの少なくとも１つは、
前記２M−１個の段のうちの前記少なくとも１つに配置された前記トランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に配置された第１の抵抗要素と、
前記２M−１個の段のうちの前記少なくとも１つに配置された前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に配置された第２の抵抗要素と、を備える、請求項７に記載のＮビットＤＡＣ。
【請求項１４】
前記（Ｎ−Ｍ）個の段の第１のサブセットの各々は、
前記段に関連する前記抵抗回路網の第１の抵抗要素の端子の間に並列に結合された第１の容量要素と、
前記段に関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合された第２の容量要素と、を備える請求項１に記載のＮビットＤＡＣ。
【請求項１５】
Ｎ個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の前記第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、請求項１４に記載のＮビットＤＡＣ。
【請求項１６】
デジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣの最上位ビットに関連する第１の複数の並列の段と、前記第１の複数の段の各々は、電流を生成し、差動データに応じて１対のスイッチを介して前記ＤＡＣの１対の電流加算ノードに前記電流を加えるように適合される、
前記ＤＡＣの最下位ビットに関連する第２の複数の段と、前記第２の複数の段の各々は、前記電流を生成し、抵抗回路網を備え、前記第２の複数の段の各々は、差動データに応じて前記段の関連する抵抗回路網に前記段で生成された前記電流を加えるように適合された１対のスイッチをさらに備え、それぞれの抵抗回路網は、前記抵抗回路網が受け取る前記電流をスケーリングし、前記抵抗回路網の関連する段の２進重みによって定義されるスケーリングされた電流を加えるように動作可能であり、前記第２の複数の段は、前記第２の複数の段のスケーリングされた電流を前記１対の電流加算ノードに加える、
前記電流加算ノードの各々のインピーダンスと、前記電流加算ノードの間の電圧の差とを差動増幅器の利得によって定義される範囲内に保つように適合された前記差動増幅器を備えるインピーダンス減衰器と、ここにおいて、前記１対の電流加算ノードのそれぞれに前記差動増幅器の１対の差動入力のそれぞれが結合される、を備える、デジタルアナログコンバータ（ＤＡＣ）。
【請求項１７】
Ｎビットのデジタル信号をアナログ信号に変換する方法であって、
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成することと、
前記２M−１個の段の各々で電流を生成することと、
差動データに応じて、前記２M−１個の段の各々で生成された前記電流を第１の１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成することと、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成することと、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成することと、
差動データに応じて、前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を、第２の１対のスイッチを介して前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングすることと、
前記スケーリングされた電流を前記１対の電流加算ノードに加えることと、
差動増幅器によって、前記電流加算ノードの各々のインピーダンスおよび前記電流加算ノードの間の電圧の差を前記差動増幅器の利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義し、ここにおいて、前記１対の電流加算ノードのそれぞれに前記差動増幅器の１対の差動入力のそれぞれが結合される、を備える、方法。
【請求項１８】
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合すること、ここにおいて、ｉは、ＤＡＣ内の前記段のビット位置を表す整数である、をさらに備える、請求項１７に記載の方法。
【請求項１９】
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給することをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１７に記載の方法。
【請求項２１】
Ｎ個の段の各々でカスコード電流源を形成することと、
前記段で形成された前記カスコード電流源を用いて前記Ｎ個の段の各々で前記電流を生成することと、をさらに備える、請求項１７に記載の方法。
【請求項２２】
Ｎ個の段の各々の前記スイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、Ｎ個すべての段における前記トランジスタスイッチは、同様のサイズを有する、請求項１７に記載の方法。
【請求項２３】
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１７に記載の方法。
【請求項２４】
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、第１のサブセットを含んでいない、請求項１８に記載の方法。
【請求項２５】
前記電流加算ノードの前記電圧を追跡することと、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に前記追跡された電圧を供給することと、をさらに備える、請求項１７に記載の方法。
【請求項２６】
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すことをさらに備える、請求項１７に記載の方法。
【請求項２７】
前記２M−１個の段のうちの少なくとも１つの前記トランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素を結合することと、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合することと、をさらに備える、請求項２２に記載の方法。
【請求項２８】
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合することと、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合することと、をさらに備える、請求項１７に記載の方法。
【請求項２９】
Ｎ個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、請求項２８に記載の方法。
【請求項３０】
デジタル信号をアナログ信号に変換する方法であって、
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成することと、
前記第１の複数の並列の段の各々で電流を生成することと、
差動データに応じて、前記第１の複数の並列の段の各々で生成された前記電流を第１の１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの最下位ビットに関連する第２の複数の段を形成することと、
前記第２の複数の段の各々で前記電流を生成することと、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成することと、
差動データに応じて、前記第１の複数の抵抗回路網の関連する段で生成された前記電流を、第２の１対のスイッチを介して前記第１の複数の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じて前記第１の複数の抵抗回路網の各々によって受け取られる前記電流をスケーリングすることと、
前記スケーリングされた電流を前記１対の電流加算ノードに加えることと、
差動増幅器によって、前記電流加算ノードの各々のインピーダンスおよび前記電流加算ノードの間の電圧の差を前記差動増幅器の利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義し、ここにおいて、前記１対の電流加算ノードのそれぞれに前記差動増幅器の１対の差動入力のそれぞれが結合される、を備える、方法。
【請求項３１】
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成するための手段と、
前記２M−１個の段の各々で電流を生成するための手段と、
前記２M−１個の段の各々で生成された前記電流を１対の電流加算ノードに加えるための手段と、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成するための手段と、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成するための手段と、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成するための手段と、
前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えるための手段と、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングするための手段と、
前記スケーリングされた電流を前記１対の電流加算ノードに加えるための手段と、
前記電流加算ノードの各々のインピーダンスおよび前記電流加算ノードの間の電圧の差を差動増幅の利得の値によって定義される範囲内に保つための差動増幅のための手段と、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義し、ここにおいて、前記１対の電流加算ノードのそれぞれに前記差動増幅のための手段の１対の差動入力のそれぞれが結合される、を備える、Ｎビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３２】
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合するための手段、ここにおいて、ｉは、前記ＤＡＣ内の前記段のビット位置を表す整数である、をさらに備える、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３３】
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給するための手段をさらに備える、請求項３２に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３４】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３５】
Ｎ個の段の各々でカスコード電流源を形成するための手段と、
前記段で形成された前記カスコード電流源を用いて前記Ｎ個の段の各々で前記電流を生成するための手段と、をさらに備える、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３６】
Ｎ個の段の各々のスイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、Ｎ個すべての段における前記トランジスタスイッチは、同様のサイズを有する、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３７】
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３８】
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、前記第１のサブセットを含んではいない、請求項３２に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３９】
前記電流加算ノードの前記電圧を追跡するための手段と、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に前記追跡された電圧を供給するための手段と、をさらに備える、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４０】
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すための手段をさらに備える、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４１】
前記２M−１個の段のうちの少なくとも１つの前記トランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素を結合するための手段と、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合するための手段と、をさらに備える、請求項３６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４２】
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合するための手段と、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合するための手段と、をさらに備える、請求項３１に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４３】
Ｎ個の段の各々のスイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、請求項４２に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４４】
デジタルアナログコンバータであって、
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成するための手段と、
前記第１の複数の並列の段の各々で電流を生成するための手段と、
前記第１の複数の並列の段の各々で生成された前記電流を１対の電流加算ノードに加えるための手段と、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する第２の複数の段を形成するための手段と、
前記第２の複数の段の各々で前記電流を生成するための手段と、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成するための手段と、
前記第１の複数の抵抗回路網の関連する段で生成された前記電流を前記第１の複数の抵抗回路網の各々に加えるための手段と、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングするための手段と、
前記スケーリングされた電流を前記１対の電流加算ノードに加えるための手段と、
前記電流加算ノードの各々のインピーダンスおよび前記電流加算ノードの間の電圧の差を差動増幅の利得の値によって定義される範囲内に保つための差動増幅のための手段と、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義し、ここにおいて、前記１対の電流加算ノードのそれぞれに前記差動増幅のための手段の１対の差動入力のそれぞれが結合される、を備える、デジタルアナログコンバータ。