【手続補正書】
【提出日】平成29年5月18日(2017.5.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パルス列を生成するパルス生成回路と、
第１の可変遅延回路と、
前記第１の可変遅延回路の前段に設けられ、前記パルス生成回路から出力されるパルスと前記第１の可変遅延回路の出力パルスのうちのいずれかを前記第１の可変遅延回路へ出力するセレクタと、
前記セレクタおよび前記第１の可変遅延回路を制御する制御回路とを備え、
前記制御回路は、前記パルス生成回路から出力される第１のパルスがＮ回だけ前記第１の可変遅延回路を通過した後のパルスの位相と、前記パルス生成回路から出力される第２のパルスの位相とが同期するように前記第１の可変遅延回路の遅延量を調整し、
前記第２のパルスは、前記第１のパルスよりも後の時刻で生成されたパルスであり、Ｎは２以上の自然数である、半導体装置。
【請求項２】
前記第２のパルスは、前記第１のパルスの１つ後のパルスである、請求項１記載の半導体装置。
【請求項３】
前記パルス生成回路は、クロックのエッジに基づいて、前記パルス列を生成する、請求項１記載の半導体装置。
【請求項４】
前記制御回路は、
前記セレクタから出力されるパルスの数をカウントするカウンタを備え、
前記カウンタは、前記セレクタに前記パルス生成回路から出力される前記ｉ番目のパルスを出力させるセレクト信号を出力し、その後前記セレクタに（Ｎ−１）回だけ前記第１の可変遅延回路の出力パルスを出力させるセレクト信号を出力し、その後、前記セレクタに前記パルス生成回路から出力される第（ｉ＋１）番目のパルスを出力させるセレクト信号を出力する、請求項２記載の半導体装置。
【請求項５】
前記制御回路は、前記パルス生成回路から出力される前記（ｉ＋１）番目のパルスの位相と、前記第１の可変遅延回路から出力される出力パルスの位相とを比較する位相比較器を備える、請求項４記載の半導体装置。
【請求項６】
前記制御回路は、前記位相比較器の出力に基づいて、前記第１の可変遅延回路の遅延量を設定する制御ロジックを備える、請求項５記載の半導体装置。
【請求項７】
前記パルス生成回路は、前記クロックの立上がりエッジに基づいて、前記第１のパルスを生成し、前記クロックの立下りエッジに基づいて前記第２のパルスを生成し、前記第１のパルスは、前記セレクタへ送られ、前記第１のパルスと前記第２のパルスが前記位相比較器へ送られる、請求項６記載の半導体装置。
【請求項８】
Ｎは４である、請求項３記載の半導体装置。
【請求項９】
前記クロックが入力される第２の可変遅延回路と、
前記第２の可変遅延回路の出力に基づいて、データ信号をラッチするフリップフロップと、
前記クロックに同期したデータストローブ信号を出力するバッファと、
前記フリップフロップの出力と前記データストローブ信号とを受けるＤＤＲ−ＳＤＲＡＭとを備え、
前記制御回路は、前記第１の可変遅延回路の遅延量と同一の遅延量を前記第２の可変遅延回路に設定する、請求項８記載の半導体装置。
【請求項１０】
データ信号およびデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭと、
前記データストローブ信号が入力される第２の可変遅延回路と、
前記第２の可変遅延回路の出力に基づいて、前記データ信号をラッチするフリップフロップとを備え、
前記制御回路は、前記第１の可変遅延回路の遅延量と同一の遅延量を前記第２の可変遅延回路に設定する、請求項８記載の半導体装置。
【請求項１１】
前記第１の可変遅延回路が停止し、前記制御ロジックによる遅延量の設定を行う期間を有する、請求項６記載の半導体装置。
【請求項１２】
各々が、固有のデータ信号を受ける複数のデータ出力制御回路を備え、
各データ出力制御回路は、
パルス列を生成するパルス生成回路と、
可変遅延回路と、
前記可変遅延回路の前段に設けられ、前記パルス生成回路から出力されるパルスと前記可変遅延回路の出力パルスのうちのいずれかを前記可変遅延回路へ出力するセレクタと、
前記セレクタおよび前記可変遅延回路を制御する制御回路とを含み、
前記制御回路は、前記パルス生成回路から出力される第１のパルスがＮ回だけ前記可変遅延回路を通過したパルスの位相と、前記パルス生成回路から出力される第２のパルスの位相とが同期するように前記可変遅延回路の遅延量を調整し、前記第２のパルスは、前記第１のパルスよりも後の時刻で生成されたパルスであり、Ｎは２以上の自然数であり、
前記可変遅延回路の出力に基づいて、前記固有のデータ信号をラッチするフリップフロップをさらに含む、半導体装置。
【請求項１３】
ＴＤＲ測定機能を有する半導体装置であって、
送信データ経路と、
受信データ経路と、
パルス列を生成するパルス生成回路と、
可変遅延回路と、
前記可変遅延回路の前段に設けられ、前記パルス生成回路で生成されたパルスと前記可変遅延回路の出力パルスのうちのいずれかを前記可変遅延回路へ出力するセレクタと、
前記セレクタおよび前記可変遅延回路を制御する制御回路とを備え、
ＴＤＲ測定時に、前記パルス生成回路で生成されたパルスが前記送信データ経路へ出力され、対象装置で折り返されたパルスが前記受信データ経路へ入力され、
前記制御回路は、前記パルス生成回路から出力される第１のパルスがＮ回だけ前記可変遅延回路を通過した後のパルスの位相と、前記受信データ経路から出力されるパルスの位相とが同期するように前記可変遅延回路の遅延量を調整する、半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の一実施形態において、制御回路は、パルス生成回路から出力される第１のパルスがＮ回だけ可変遅延回路を通過した後のパルスの位相と、パルス生成回路から出力される第２のパルスの位相とが同期するように可変遅延回路の遅延量を調整する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
制御回路２０３は、セレクタ２０２および可変遅延回路２０１を制御する。
制御回路２０３は、パルス生成回路から出力される第１のパルスがＮ回だけ可変遅延回路２０１を通過した後のパルスの位相と、パルス生成回路から出力される第２のパルスの位相とが同期するように可変遅延回路２０１の遅延量を調整する。第２のパルスは、第１のパルスよりも後の時刻で生成されたパルスである。または、Ｎは２以上の自然数である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
マスタＤＬＬ１０は、パルス生成回路１４と、セレクタ１５と、制御回路５００と、ＶＤＬ１２とを備える。制御回路５００は、カウンタ１６と、位相比較器１７と、制御ロジック１８とを備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
パルス生成回路１４は、クロックＣＬＫの立ち上がりエッジからパルスＩＮを生成する。
セレクタ１５は、パルスＩＮおよびＶＤＬ１２から出力される遅延パルスＤＹをパルスＳＯとして出力する。セレクタ１５は、カウンタ１６から出力されるセレクト信号ＳＬがロウレベルのときには、入力された２つの信号のうちのパルスＩＮをパルスＳＯとして出力する。セレクタ１５は、カウンタ１６から出力されるセレクト信号ＳＬがハイレベルのときには、入力された２つの信号のうちの遅延パルスＤＹをパルスＳＯとして出力する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
時刻ｔ１の時点で、パルス生成回路１４は、クロックＣＬＫの立ち上がりに基づいて、パルスＩＮ（（１）に示す）を生成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
時刻ｔ３の時点で、パルス生成回路１４は、クロックＣＬＫの立ち上がりに基づいて、パルスＩＮ（（１１）に示す）を生成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
マスタＤＬＬ３０は、パルス生成回路３４と、セレクタ３５と、制御回路５１０と、ＶＤＬ３２とを備える。制御回路５１０は、カウンタ３６と、位相比較器３７と、制御ロジック３８とを備える。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
パルス生成回路３４と、セレクタ３５と、カウンタ３６と、位相比較器３７と、制御ロジック３８と、ＶＤＬ３２の機能は、書込み用ＤＬＬ回路５１に含まれるパルス生成回路１４と、セレクタ１５と、カウンタ１６と、位相比較器１７と、制御ロジック１８と、ＶＤＬ１２の機能と同様である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
データレーン２０Ｍ，２０Ｎは、さらに、パルス生成回路１４Ｍ，１４Ｎと、セレクタ１５Ｍ，１５Ｎと、制御回路５００Ｍ，５００Ｎとを備える。制御回路５００Ｍ，５００Ｎは、カウンタ１６Ｍ，１６Ｎと、位相比較器１７Ｍ，１７Ｎと、制御ロジック１８Ｍ，１８Ｎとを備える。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
パルス生成回路１４Ｍ，１４Ｎと、セレクタ１５Ｍ，１５Ｎと、カウンタ１６Ｍ，１６Ｎと、位相比較器１７Ｍ，１７Ｎと、制御ロジック１８Ｍ，１８Ｎの機能は、第２の実施形態で説明したパルス生成回路１４と、セレクタ１５と、カウンタ１６と、位相比較器１７と、制御ロジック１８の機能と同様なので、説明を繰り返さない。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
マスタＤＬＬ４０は、第２の実施形態のものと機能が相違するパルス生成回路１１４と、カウンタ１１６とを備え、さらに論理和回路ＯＲを備える。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
第１の実施形態のパルス生成回路１４は、クロックＣＬＫの立ち上がりエッジからパルスＩＮを生成する。これに対して、本実施形態のパルス生成回路１１４は、クロックＣＬＫの立ち上がりエッジからパルスＩＮを生成し、クロックＣＬＫの立ち下がりエッジからパルスＩＮ２を生成する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
時刻ｔ１の時点で、パルス生成回路１１４は、クロックＣＬＫの立ち上がりに基づいて、パルスＩＮ（（１）に示す）を生成する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
時刻ｔ２の時点で、クロックＣＬＫが立ち下がる。
時刻ｔ２の時点で、パルス生成回路１１４は、クロックＣＬＫの立ち下がりに基づいて、パルスＩＮ２（（７）に示す）を生成して、論理和回路ＯＲへ出力する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
一方、パルス生成回路１５４が、クロックＣＬＫの立ち上がりに基づいてパルスＩｎを生成する。セレクト信号ＳＬがロウレベルに設定されているため、セレクタ１５７は、パルスＩＮをパルスＳＯとして出力する。ＶＤＬ１６０は、パルスＳＯを遅延させて、遅延パルスＤＹを出力する。セレクト信号ＳＬ３がハイレベルのため、セレクタ１５６は、遅延パルスＤＹを選択して、フリップフロップ１５３へ出力する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
パルス生成回路１５４が、クロックＣＬＫの立ち上がりに基づいてパルスＩｎを生成する（図１６の（Ａ）に示す）。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
位相差が所定値以下となった場合に、パルス生成回路１５４でパルスＩＮが生成された（図１６の（Ａ）に示す）時刻と、パルスＩＮが対象装置１９０で折り返されて位相比較器で受信した（図１６の（Ｂ）に示す）時刻との時間差ＴＡは、６×ｔｂで表される。