【手続補正書】
【提出日】平成29年4月13日(2017.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バスインターフェースを介してメモリモジュールと通信するためのインターフェースと、
複数のリードトレーニング動作を実行するためのメモリコントローラのロジックと、を備え、前記メモリコントローラのロジックは、
第１のリードコマンドと第１のリード識別子とを前記メモリモジュールへ前記バスインターフェースを介して送信することであって、前記第１のリード識別子は、ランダムリード識別子である、送信することと、
グラントコマンドを前記メモリモジュールへ前記バスインターフェースを介して送信することと、
前記バスインターフェースの側波帯レーンを介して、前記メモリモジュールから第２のリード識別子を受信することと、
前記メモリモジュールからの前記第２のリード識別子が前記第１のリード識別子を含むという決定に応答して、リードオフセットを決定することと、
前記リードオフセットから、データサンプリング時間を決定することと、を行うためのものである
集積回路装置。
【請求項２】
前記メモリコントローラのロジックは、さらに、
前記第２のリード識別子が前記第１のリード識別子を含まないと決定することと、
ランダムリード識別子である第３のリード識別子を生成し、前記第３のリード識別子を含む、前記メモリモジュールへの第２のリードコマンドを送信する、複数のイタレーションを実行することと、
前記リードオフセットの前記決定の後に複数のイタレーションを終了することと、を行うためのものである
請求項１に記載の集積回路装置。
【請求項３】
前記メモリコントローラのロジックはさらに、
前記第２のリード識別子に前記第１のリード識別子が前記含まれることに応じて、複数のリードトレーニング動作を終了するためのものである
請求項１または２に記載の集積回路装置。
【請求項４】
前記バスインターフェースは、複数のコマンドが送信される複数のコマンドラインと、データが送信される複数のデータラインと、リード識別子信号ラインとを含み、
前記メモリモジュールからの前記第２のリード識別子は、前記リード識別子信号ラインを介して受信される
請求項１から３のいずれか１項に記載の集積回路装置。
【請求項５】
前記集積回路装置は、リニアフィードバックシフトレジスタ（ＬＦＳＲ）をさらに備え、前記リニアフィードバックシフトレジスタ（ＬＦＳＲ）は、前記第１のリード識別子を生成するためのものである
請求項１から４のいずれか１項に記載の集積回路装置。
【請求項６】
前記集積回路装置はさらに、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を備え、前記リニアフィードバックシフトレジスタ（ＬＦＳＲ）は、前記第１のリード識別子および前記第３のリード識別子を生成するためのものである
請求項２に記載の集積回路装置。
【請求項７】
前記リードオフセットは、グラント信号の発信とデータの到着との間の時間の長さである
請求項１から６のいずれか１項に記載の集積回路装置。
【請求項８】
前記メモリコントローラのロジックはさらに、
前記バスインターフェースのデータラインを介して、前記メモリモジュールからリードデータを受信するためのものである
請求項１から７のいずれか１項に記載の集積回路装置。
【請求項９】
プロセッサと、
メモリモジュールと、
バスインターフェースと、
メモリコントローラと、を備え、
前記メモリコントローラは、前記プロセッサに接続され、
前記メモリモジュールは、前記バスインターフェースを介して前記メモリコントローラに接続され、
前記メモリコントローラは、ロジックを有し、前記メモリコントローラのロジックは、
第１のリードコマンドと第１のリード識別子とを前記メモリモジュールへ前記バスインターフェースを介して送信することであって、前記第１のリード識別子は、ランダムリード識別子である、送信することと、
グラントコマンドを前記メモリモジュールへ前記バスインターフェースを介して送信することと、
前記バスインターフェースの側波帯レーンを介して、前記メモリモジュールから第２のリード識別子を受信することと、
前記メモリモジュールからの前記第２のリード識別子が前記第１のリード識別子を含むという決定に応じて、リードオフセットを決定することと、
前記リードオフセットから、データサンプリング時間を決定することと、を行うためのものである
システム。
【請求項１０】
前記メモリコントローラのロジックはさらに、
前記第２のリード識別子が前記第１のリード識別子を含まないと決定することと、
ランダムリード識別子である第３のリード識別子を生成し、前記第３のリード識別子を含む、前記メモリモジュールへの第２のリードコマンドを送信する、複数のイタレーションを実行することと、
前記リードオフセットの前記決定の後に複数のイタレーションを終了することと、を行うためのものである
請求項９に記載のシステム。
【請求項１１】
前記メモリコントローラのロジックはさらに、
前記第２のリード識別子に前記第１のリード識別子が前記含まれることに応じて、複数のリードトレーニング動作を終了するためのものである
請求項９または１０に記載のシステム。
【請求項１２】
前記バスインターフェースは、複数のコマンドが送信される複数のコマンドラインと、データが送信される複数のデータラインと、リード識別子信号ラインとを含み、
前記メモリモジュールからの前記第２のリード識別子は、前記リード識別子信号ラインを介して受信される
請求項９から１１のいずれか１項に記載のシステム。
【請求項１３】
前記メモリコントローラはさらに、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を備え、前記リニアフィードバックシフトレジスタ（ＬＦＳＲ）は、前記第１のリード識別子を生成するためのものである
請求項９から１２のいずれか１項に記載のシステム。
【請求項１４】
前記メモリコントローラのロジックはさらに、
前記バスインターフェースのデータラインを介して、前記メモリモジュールからリードデータを受信するためのものである
請求項９から１３のいずれか１項に記載のシステム。
【請求項１５】
前記リードオフセットは、グラント信号の発信とデータの到着との間の時間の長さである
請求項９から１４のいずれか１項に記載のシステム。
【請求項１６】
バスインターフェースを介してメモリコントローラと通信するための第１のインターフェース、および１又は複数のメモリのチップと通信するための第２のインターフェースと、
メモリモジュールコントローラのロジックと、を備え、
前記メモリモジュールコントローラのロジックは、
前記メモリコントローラから、リードコマンドおよびリード識別子を受信することと、
前記メモリコントローラからの前記リードコマンドの前記受信の後に、グラント信号を受信することと、
前記バスインターフェースの側波帯レーンを介して、前記メモリコントローラへ前記受信したリード識別子を送信することと、を行うためのものである
集積回路装置。
【請求項１７】
前記メモリモジュールコントローラのロジックはさらに、
前記バスインターフェースのデータラインを介してリクエストされたリードデータを送信すること、を行うためのものである
請求項１６に記載の集積回路装置。
【請求項１８】
前記リード識別子は、前記メモリコントローラにループバックされる
請求項１６または１７に記載の集積回路装置。
【請求項１９】
前記メモリモジュールコントローラのロジックはさらに、リード識別トレーニングモードに入るための、前記メモリコントローラからのリクエストの前記受信に応じて、複数の動作を実行するためのものである
請求項１６から１８のいずれか１項に記載の集積回路装置。
【請求項２０】
前記メモリモジュールコントローラのロジックはさらに、
前記リード識別トレーニングモードを終了するための、前記メモリコントローラからのリクエストを受信することと、
前記リード識別トレーニングモードを終了することと、を行うためのものである
請求項１９に記載の集積回路装置。
【請求項２１】
プロセッサと、
メモリモジュールコントローラおよびメモリチップを有するメモリモジュールと、
バスインターフェースと、
メモリコントローラと、を備え、
前記メモリコントローラは、前記プロセッサに接続され、
前記メモリモジュールは、前記バスインターフェースを介して前記メモリコントローラに接続され、
前記メモリモジュールコントローラは、ロジックを有し、前記メモリモジュールコントローラのロジックは、
前記メモリコントローラから、リードコマンドおよびリード識別子を受信することと、
前記メモリコントローラからの前記リードコマンドの前記受信の後に、グラント信号を受信することと、
前記バスインターフェースの側波帯レーンを介して、前記メモリコントローラへ前記受信したリード識別子を送信することと、を行うためのものである
システム。
【請求項２２】
前記メモリモジュールコントローラのロジックはさらに、
前記バスインターフェースのデータラインを介してリクエストされたリードデータを送信すること、を行うためのものである
請求項２１に記載のシステム。
【請求項２３】
前記リード識別子は、前記メモリコントローラにループバックされる
請求項２１または２２に記載のシステム。
【請求項２４】
前記メモリモジュールコントローラのロジックはさらに、リード識別トレーニングモードに入るための、前記メモリコントローラからのリクエストの前記受信に応じて、複数の動作を実行するためのものである
請求項２１から２３のいずれか１項に記載のシステム。
【請求項２５】
前記メモリモジュールコントローラのロジックはさらに、
前記リード識別トレーニングモードを終了するための、前記メモリコントローラからのリクエストを受信することと、
前記リード識別トレーニングモードを終了することと、を行うためのものである
請求項２４に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】集積回路装置およびシステム
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
例３６において、例３１の主題は、リード識別子と共にリードコマンドをメモリモジュールに送信することと、バスインターフェースの側波帯レーン上でメモリモジュールからの受信されたリード識別子を受信することと、受信されたリード識別子が、リードコマンドと共に送信されたリード識別子と一致すると決定することに応答して、受信されたリード識別子がリードされた場所としてデータアイを決定すること、及び、受信されたリード識別子がリードされた、決定されたデータアイにおいてデータをサンプリングするために使用される複数の補間信号を生成する位相補間器を制御するための設定を決定することとを実行することによる、バスインターフェースのコマンド及びデータの信号ラインとは別個の、バスインターフェースの側波帯レーン上で、メモリモジュールから戻されたリード識別子を用いて、リードデータがバスインターフェース上でサンプリングされるリードオフセットを決定するための手段と、リードオフセットを用いて、リードデータのデータアイにおいてデータをサンプリングすることをいつ開始すべきかを決定するための手段とを任意に含み得る。
本実施形態の例を下記の各項目として示す。
［項目１］
少なくとも１つのメモリモジュールへのバスインターフェースと、
動作するとき、複数の動作を実行するメモリコントローラロジックとを備え、前記複数の動作は、
前記メモリモジュールが前記バスインターフェースの側波帯レーン上で、連続する複数のビットパターンを送信するトレーニングモードを開始するよう前記メモリモジュールにプログラムすることと、
前記バスインターフェースを介して前記複数のビットパターンを受信することと、
前記受信された複数のビットパターンからビットパターンにおける複数の値の遷移を決定して、前記複数の値の前記決定された複数の遷移の間でデータアイを決定することと、
前記決定されたデータアイ内でデータをサンプリングするために使用される複数の補間信号を生成する位相補間器を制御するための設定を決定することとを備える、
デバイス。
［項目２］
前記複数の動作は、
前記トレーニングモードを終了するよう前記メモリモジュールにプログラムすることと、前記データアイ、及び前記位相補間器を制御するための前記設定を決定することに応答して、前記複数のビットパターンを送信することとをさらに備える
項目1に記載のデバイス。
［項目３］
前記受信された複数のビットパターンから前記遷移を決定することは、
レジスタに前記ビットパターンからのリードされた値を格納することと、
次の前記ビットパターンの送信からの次にリードされた値が、前記レジスタ中の前記リードされた値と一致するかどうかを決定することとを含み、前記データアイは前記レジスタに格納される複数の値と一致する２つのリードされた値の端部の間で決定される
項目１又は２に記載のデバイス。
［項目４］
前記複数のビットパターンは、複数のリード識別子信号のために用いられる前記バスインターフェースの前記側波帯レーン上に第１の連続するビットパターンを、及び、前記側波帯レーン上に第２の連続するビットパターンを含み、前記第１の連続するビットパターン及び前記第２の連続するビットパターンは反対の値を有する
項目１から３の何れか一項に記載のデバイス。
［項目５］
前記第１の連続するビットパターンは、第１のリード識別子信号ライン上で送信され、連続する１０１０パターンを備え、第２の連続するパターンは、第２のリード識別子信号ライン上で送信され、連続する０１０１パターンを備える
項目４に記載のデバイス。
［項目６］
前記第１の連続するパターン及び前記第２の連続するパターンは、クロック間隔毎に０と１との間で交互に変化して、前記バスインターフェース上のクロック間隔の周期の２倍の周期を有するクロックパターンを作成する
項目５に記載のデバイス。
［項目７］
前記バスインターフェースは、複数のコマンドが送信される複数のコマンドラインと、データが送信される複数のデータラインと、複数のリード識別子信号ラインとを含み、前記複数のビットパターンは、クロック周波数より小さいコマンド周波数で前記複数のリード識別子信号ライン上で送信される
項目１から６の何れか一項に記載のデバイス。
［項目８］
前記複数の動作は、
位相補間器を制御するための前記設定を決定することに応答して、リード識別子と共にリードコマンドを前記メモリモジュールに送信することと、
前記メモリモジュールから、戻されたリード識別子を含むリードデータを受信することと、
前記戻されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子と一致すると決定することに応答してリードオフセットを決定することとをさらに含み、前記リードオフセットは、前記位相補間器のための前記決定された設定を用いて、前記データアイにおいて前記リードデータをサンプリングすることをいつ開始すべきかを決定するために使用される
項目１から７の何れか一項に記載のデバイス。
［項目９］
少なくとも１つのメモリモジュールへのバスインターフェースと、
動作するとき、粗いリードトレーニングの複数の動作を実行するメモリコントローラロジックとを備え、前記複数の動作は、
前記メモリモジュールにリードコマンド及びリード識別子を送信することと、
前記バスインターフェースを介して前記メモリモジュールからリードデータ及び受信されたリード識別子を受信することと、
前記メモリモジュールからの前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子を含むと決定することに応答してリードオフセットを決定することを備え、前記リードオフセットは、受信されたリードデータのデータアイにおいてデータをサンプリングすることをいつ開始すべきかを決定するために使用される、
デバイス。
［項目１０］
前記動作は、
前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子と一致しないと決定することに応答して、前記メモリモジュールからの前記受信されたリードデータが、生成された新たなリード識別子を含むことに応答して前記リードオフセットが決定されるまで、前記新たなリード識別子を生成して、前記メモリモジュールに送信される新たなリードコマンドに含めるイタレーションを少なくとも１回実行することをさらに備える
項目９に記載のデバイス。
［項目１１］
複数のランダムなリード識別子の値を提供すべく、前記リード識別子及び複数の前記新たなリード識別子を生成するために使用されるリニアフィードバックシフトレジスタ（ＬＦＳＲ）をさらに含む
項目１０に記載のデバイス。
［項目１２］
前記粗いリードトレーニングは、前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子を含むことに応答して終了される
項目９から１１の何れか一項に記載のデバイス。
［項目１３］
前記リード識別子は、前記リードコマンドに応答して前記リードデータを戻すとき、前記メモリモジュールに前記リード識別子をループバックさせる
項目９から１２の何れか一項に記載のデバイス。
［項目１４］
前記リード識別子は側波帯レーン上で、前記メモリモジュールから送信される
項目９から１３の何れか一項に記載のデバイス。
［項目１５］
前記バスインターフェースは、複数のコマンドが送信される複数のコマンドラインと、データが送信される複数のデータラインと、複数のリード識別子信号ラインとを含み、前記メモリモジュールは前記複数のリード識別子信号ライン上で前記リード識別子を戻す
項目８から１４の何れか一項に記載のデバイス。
［項目１６］
前記リード識別子は、前記メモリモジュールから複数のクロック信号上で戻される
項目１５に記載のデバイス。
［項目１７］
前記複数の動作は、
前記リードコマンドの前記送信に続いて、前記メモリモジュールにグラント信号を送信することをさらに備え、前記メモリモジュールは前記グラント信号に応答して前記リード識別子の信号を送信し、前記リードオフセットは前記グラント信号が送信された後データが到達する時間の長さである
項目９から１６の何れか一項に記載のデバイス。
［項目１８］
少なくとも１つのメモリモジュールへのバスインターフェースと、
位相補間器と、
動作するとき、粗いリードトレーニングの複数の動作を実行するメモリコントローラロジックとを備え、前記複数の動作は、
前記バスインターフェースのコマンド及びデータの信号ラインとは別個の、前記バスインターフェースの側波帯レーン上で前記メモリモジュールから戻されるリード識別子を用いて、前記バスインターフェース上でリードデータがサンプリングされるリードオフセットを決定することと、
リードデータのデータアイにおいてデータをサンプリングすることをいつ開始すべきかを決定すべく前記リードオフセットを用いる間、
リード識別子と共にリードコマンドを前記メモリモジュールに送信することと、
前記バスインターフェースの前記側波帯レーン上で前記メモリモジュールからの受信されたリード識別子を受信することと、
前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子と一致するという決定に応答して、
前記受信されたリード識別子がリードされた場所として前記データアイを決定すること、及び、
前記受信されたリード識別子がリードされた、前記決定されたデータアイにおいてデータをサンプリングするために使用される複数の補間信号を生成する前記位相補間器を制御するための設定を決定することと、を実行することを備える、
デバイス。
［項目１９］
前記リードオフセットを決定すべく前記リード識別子を用いることは、
リード識別子と共にリードコマンドを前記メモリモジュールに送信することと、
前記バスインターフェースを介して前記メモリモジュールから、リードデータと、前記バスインターフェースの前記側波帯レーン上で受信される、受信されたリード識別子とを受信することと、
前記受信されたリードデータが、前記リードコマンドと共に送信された前記リード識別子と一致するタイミングとして前記リードオフセットを決定することとを備える
項目１８に記載のデバイス。
［項目２０］
前記粗いリードトレーニング中、及び、前記データアイにおいてデータをサンプリングすることをいつ開始すべきかを決定すべく前記リードオフセットを用いる間、複数の前記リード識別子を生成するために使用されるリニアフィードバックシフトレジスタ（ＬＦＳＲ）をさらに含む
項目１８又は１９に記載のデバイス。