(57)【要約】本発明は、スタックシステムの動作クロック速度をチップスタック内に接合された半導体ダイの固有のクロック速度に近付けるためにインピーダンス整合電気長を延長してチップスタック内のリンギングを軽減するための、チップスタックアセンブリ内のフェムト秒（１０−１５秒）の分極応答時間を有する超低損失高エネルギー密度誘電体層。【選択図】図３Ｂ
2020519021.tif 000002
【特許請求の範囲】
【請求項１】
容量性誘電体材料として機能するペロブスカイト電気セラミックの１つ以上の物理層を備える電気回路を形成する高速半導体チップスタックであって、前記１つ以上の物理層は、前記高速半導体チップスタック内に埋め込まれた半導体ダイまたはインタポーザの少なくとも１つの表面特徴の一部として集積されており、前記容量性誘電体材料を形成する前記ペロブスカイト電気セラミックは、軌道変形が前記容量性誘電体材料内の誘電分極に寄与する唯一のメカニズムを構成するように、５０ｎｍ未満の粒径を有するセラミック粒子の均一な分布をさらに備える、高速半導体チップスタック。
【請求項２】
前記容量性誘電体材料は、フェムト秒の時間的尺度で測定された誘電分極率を有する、請求項１に記載の高速半導体チップスタック。
【請求項３】
前記ペロブスカイト電気セラミックは、比誘電率εＲ≧７０を有する、請求項１に記載の高速半導体チップスタック。
【請求項４】
前記高エネルギー密度誘電体材料は、２００≦εＲ≦８００の範囲の比誘電率εＲを有する、請求項３に記載の高速半導体チップスタック。
【請求項５】
前記容量性誘電体材料は、熱力学的に安定なペロブスカイト電気セラミックを含む、請求項１に記載の高速半導体チップスタック。
【請求項６】
前記熱力学的に安定なペロブスカイト電気セラミックは、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミック、もしくはこれらの混合物を含み得る、請求項５に記載の高速半導体チップスタック。
【請求項７】
前記熱力学的に安定なペロブスカイト電気セラミックは、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を含む群から選択された３つ（３）以上の元素の混合物を含む、請求項６に記載の高速半導体チップスタック。
【請求項８】
前記ペロブスカイト電気セラミックは、２５を超える平均原子質量単位（ａｍｕ）を有する結晶格子を有する、請求項３に記載の高速半導体チップスタック。
【請求項９】
前記結晶格子は、５０を超える平均原子質量単位（ａｍｕ）を有する、請求項８に記載の高速半導体チップスタック。
【請求項１０】
前記表面特徴は、前記電気回路内の電気的不連続部を終端させるために展開される、請求項１に記載の高速半導体チップスタック。
【請求項１１】
前記表面特徴は、伝送線路に沿って展開される、請求項１０に記載の高速半導体チップスタック。
【請求項１２】
前記表面特徴および伝送線路は、半導体ダイ上に展開される、請求項１１に記載の高速半導体チップスタック。
【請求項１３】
前記表面特徴および伝送線路は、インタポーザ上に展開される、請求項１１に記載の高速半導体シップスタック。
【請求項１４】
前記表面特徴は、ビアに展開される、請求項１０に記載の高速半導体チップスタック。
【請求項１５】
前記表面特徴およびビアは、半導体ダイ上に展開される、請求項１４に記載の高速半導体チップスタック。
【請求項１６】
前記表面特徴およびビアは、インタポーザ上に展開される、請求項１４に記載の高速半導体チップスタック。
【請求項１７】
前記少なくとも１つの表面特徴は、前記高速半導体チップスタックの動作システムクロック速度が前記高速半導体チップスタック内に埋め込まれた前記半導体ダイの最低クロック速度と最適に整合するように、デジタル信号パルスの高周波高調波の反射を最小限に抑える、請求項１に記載の高速半導体チップスタック。
【請求項１８】
１つ以上の埋め込まれた半導体ダイは、光学または電気光学回路機能を実行する、請求項１７に記載の高速半導体チップスタック。
【請求項１９】
１つ以上の埋め込まれた半導体ダイは、無線送信機、無線受信機、または無線トランシーバ回路モジュールのコンポーネントである、請求項１７に記載の高速半導体チップスタック。
【請求項２０】
前記ペロブスカイト電気セラミックの組成は、前記容量性誘電体材料内の内部導電経路および損失電流の形成を無効化するために前記ペロブスカイト電気セラミック内のナノスケール粒界に電気的絶縁金属酸化物相を形成する、０．０５モル％以下の二酸化ケイ素がドープされている、請求項１に記載の容量性誘電体層。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、相互接続している伝送線路の近傍の超低損失の高誘電密度材料を使用することによって組み立てられた集積回路のシステムクロック速度を改善する、半導体ダイ（チップ）の三次元（３Ｄ）スタックの設計および構築に関する。
【０００２】
本発明はさらに、チップスタック内に埋め込まれた半導体ダイの表面上の伝送線路、またはチップスタック内に埋め込まれた半導体ダイの表面に接合された埋め込みインタポーザを構成することに関し、チップスタック内に埋め込まれた１つ以上の半導体ダイのクロック速度と整合する周波数で共振させるように、高透磁率および高誘電率の誘電体の形態の超低損失／高エネルギー密度誘電体材料が伝送線路の長さに沿って周期的に配置されている。
【０００３】
本発明の態様は、共振伝送線路と電気的に連絡しているチップ内に埋め込まれた半導体ダイの出力および入力インピーダンスと整合する特性インピーダンスを有する超低損失、高誘電率、および高透磁率の誘電体材料の周期的配置を備える、半導体ダイまたはインタポーザの表面上に配置された共振伝送線路を形成することに関する。
【０００４】
本発明は追加で、ビアでの電磁波反射を最小化するために垂直相互接続（ビア）の近傍に配置された磁性材料を備える幾何学的特徴に関する。
【背景技術】
【０００５】
１．発明の背景
ムーアの法則によって可能になった現在の技術ノードにより、半導体ダイはより高いクロック速度で動作できる。集積回路（「ＩＣ」）は、ウエハ上のベアダイとして２０ＧＨｚのクロック速度でテストされるが、この固有のクロック速度は、ＩＣがパッケージされてプリント回路基板（「ＰＣＢ」）と電気的に接続されると、２．５ＧＨｚから３．４ＧＨｚまでの範囲のクロック速度に低下する。ＩＣクロック速度は、図１に示されるように半導体ダイがチップスタック内に埋め込まれると、ベアダイの固有のクロック速度のおよそ３分の１である、７〜７．５ＧＨｚの範囲の周波数に向上する。したがって、電気的に相互接続されたＩＣチップのシステムが、７〜７．５ＧＨｚより速いクロック速度で、または固有のクロック速度の値の３分の１よりも著しく速いクロック速度で動作できるようにする手段は、新規かつ貴重であり、市場にはないものである。
【０００６】
２．関連技術の概要
図１Ａ、図１Ｂに示されるように、半導体チップスタック１は、半導体チップスタック１の主表面９上の接合ダイ７の垂直３および横方向５実装に関し、金属パッドアレイ１１が、接合ダイ７とチップスタック１との間に接合された電気的インターフェースを形成する。チップスタック１はまた、半導体またはインタポーザであってもよいベース基板１７上にウエハ同士で接合された半導体装置１５の垂直チップスタック１３も備える。非半導体インタポーザ１９が垂直チップスタック１７に含まれてもよい。垂直チップスタック１３内の半導体装置１５、インタポーザ１９、接合ダイ７とより大きい超小型電子システム２０との間の垂直な電気的相互接続は、シリコン貫通ビア２１を通じてなされる。関連技術を検討するために、チップという用語はインタポーザ１７または半導体ＩＣを暗示してもよく、インタポーザはアクティブ回路を備えず、半導体チップスタック１に組み立てられた半導体ＩＣチップ間の受動的な電気的相互接続を提供する目的にのみ役立つ。
【０００７】
高周波回路設計は、インピーダンスを整合させ、高周波信号伝送を損なうリンギングを最小化するために、パッシブコンポーネントネットワークの広範な使用を必要とする。最新のパッシブコンポーネント（抵抗器２３、コンデンサ２５、およびインダクタ２７）は不正確な性能公差を有するので、その性能値が公差から離れすぎて電気テスト中の全体的なシステム故障を引き起こすときにコンポーネントを容易に交換することができるプリント回路基板２９の表面上に配置する必要がある。結果として、半導体チップスタック１が超小型電子集積を改善するとしても、その性能は最終的に、プリント回路基板アセンブリの技術的および経済的制約によって制限される。
【０００８】
チップスタック接合は、様々な方法で実現できる。好適な方法は、３Ｄウエハおよびチップ一体化で一般的に使用される酸化物間低温直接接合技術を利用し、チップの表面上に堆積された酸化物材料は接合材として使用される。金属間低温直接接合技術もまた、チップ間に嵌合面および電気的インターフェースを提供するように構成された露出金属が利用可能な表面領域に適用可能である。
【０００９】
二酸化チタンは、誘電損失が低く、適度に高い誘電率εＲ＝７０を有するので、積層チップ実施形態において好適な酸化物材料である。これらの誘電特性は、信号結合および分散関連の損失をより高い周波数に押し上げ、今度はチップスタックがリンギングを開始して非稼働状態になる周波数を増加させる。高速／高周波回路は、集中定数回路ではなく分散型として設計される必要があり、パッシブコンポーネントネットワークは、リンギングを低減するために高周波伝送線路を適切に終端する重要な役割を果たす。以下により詳細に論じられるように、誘電率εＲは、相互接続されたチップがより高いクロック速度で確実に動作する能力に影響を及ぼす重要なパラメータである。従来技術では、高誘電密度材料を備える受動回路素子はチップスタックアセンブリに含まれないため、終端の調整におけるこれらの使用は、プリント回路基板、外部パッケージングシステム、または相互接続への配置に限定されることに、留意すべきである。
【００１０】
「ＣＥＲＡＭＩＣ  ＡＮＴＥＮＮＡ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ  ＴＨＥＲＥＯＦ」と題されるｄｅ  Ｒｏｃｈｅｍｏｎｔの特許文献１（´６９８出願）は、半導体チップの入力／出力インピーダンスを整合させる特性インピーダンスを有する伝送線路を形成するための高誘電率電気セラミックの使用、ならびに半導体ダイまたは電気的相互接続（インタポーザ）の表面のこれらの伝送線路の集積を開示しているが、所与の周波数または望ましいクロック速度で伝送線路を共振させる伝送線路の経路に沿って構成された高誘電率および高透磁率の誘電体を備える伝送線路に関する技術は開示して織らず、チップスタック１内の高誘電率伝送線路の組み込みも開示していない。
【００１１】
「ＥＬＥＣＴＲＩＣＡＬ  ＣＯＭＰＯＮＥＮＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題される、２００６年６月３０日出願の、ｄｅ  Ｒｏｃｈｅｍｏｎｔの特許文献２（´１５９出願）は、均一なナノスケールの粒径および微細構造を有することにより、標準動作温度にわたって安定したままの誘電率を呈する高誘電率電気セラミックを開示および主張している。これはまた、半導体ダイ、電気的相互接続（インタポーザ）の表面、またはプリント回路基板内に形成されたコンデンサ内のこれらの高誘電率電気セラミックの組み込みも開示しているが、半導体チップスタックへの適用は開示していない。
【００１２】
３．用語の定義
用語「平均ａｍｕ」は、本明細書において、結晶格子を形成する元素が寄与する部分原子質量単位を合計することによって得られる結晶性化合物の単位胞の中間原子質量を意味すると理解される。
【００１３】
用語「ビットコイン」は、本明細書において、コンピュータアルゴリズムを使用してブロックチェーン上でマイニングされ、限られた供給量で存在する、デジタル暗号通貨を意味すると理解される。
【００１４】
用語「ブロックチェーン」は、本明細書において、コンピュータネットワークを通じて配布されるデジタル台帳に信頼できる監査記録を形成するために使用されるプロセスを意味すると理解される。
【００１５】
用語「化学的複雑性」、「組成的複雑性」、「化学的に複雑」、または「組成的に複雑」は、本明細書において、周期表からの３つ（３）以上の元素からなる金属または超合金、化合物半導体、またはセラミックなどの材料を指すと理解される。
【００１６】
用語「チップスタック」は、本明細書において、３Ｄアセンブリ内の様々なコンポーネント間に受動的な電気的相互接続を提供する、センサ、微小電気機械システム（ＭＥＭＳ）、および／またはインタポーザ回路などの半導体ダイおよび非半導体チップ素子を備え得るチップの接合された三次元（３Ｄ）アセンブリを意味すると理解される。
【００１７】
用語「重大な性能公差」は、本明細書において、全てのパッシブコンポーネントの、電気回路が機能するように設計された全ての動作温度で所望の値の±１％以内の性能値を維持する能力を指すと理解される。
【００１８】
用語「配布台帳技術」は、本明細書において、ネットワークの当事者であるコンピュータの大多数がエントリまたはトランザクションを確認し、エントリまたはトランザクションが公に検査できて変化し得ないコンピュータネットワークの永久記録のままであるときにエントリまたはトランザクションに関する信頼が保証される、コンピュータネットワークを通じて配布される信頼できるデータベースを生成する計算プラットフォームを指すと理解される。
【００１９】
用語「電気セラミック」は、本明細書において、印加された電気または磁気刺激の場密度を増大させる堅牢な誘電特性を有する複合セラミック材料としての従来の意味を指すと理解される。
【００２０】
用語「集積回路」（または「ＩＣ」）は、本明細書において、多数、非常に多数、または超多数のトランジスタ素子が埋め込まれた半導体チップを意味すると理解される。
【００２１】
用語「液体化学堆積」（または「ＬＣＤ」）は、本明細書において、原子スケールの化学的均一性およびナノスケールの寸法まで制御可能な微細構造を有する非晶質ラミネートまたは自立体もしくは結晶ラミネートまたは自立体として任意の組成的または化学的複雑性の材料を製造するために液体前駆体溶液を使用する方法を意味すると理解される。
【００２２】
用語「ＭＡＸ相材料」は、本明細書において、一般化学式Ｍ（ｎ＋１）ＡＸｎを有する化学的に複雑な金属間セラミック材料を定義すると理解され、ここでＭは第１列遷移金属元素、Ａは周期表の行ＩＩＩ〜ＶＩに見られる「Ａグループ」の元素、およびＸは炭素（Ｃ）または窒素（Ｎ）である。
【００２３】
用語「微細構造」は、本明細書において、多結晶セラミック材料の粒径、粒子の化学的性質、および粒界の化学的性質に関するその伝統的な意味を保持すると理解される。
【００２４】
用語「パッシブコンポーネント」は、本明細書において、電力利得を生じることなく電気信号の位相または振幅を変調する電気回路の素子としてのその従来の定義を指すと理解される。
【００２５】
用語「物理層」は、本明細書において、材料が回路または回路素子の適切な機能を強化する何らかの固有の物理的特性を有する、超小型電子回路に埋め込まれたパターニングありまたはなしの材料層を意味すると理解される。
【００２６】
用語「共振ゲートトランジスタ」は、本明細書において、ｄｅ  Ｒｏｃｈｅｍｏｎｔの特許文献３「ＰＯＷＥＲ  ＦＥＴ  ＷＩＴＨ  Ａ  ＲＥＳＯＮＡＮＴ  ＴＲＡＮＳＩＳＴＯＲ  ＧＡＴＥ」に開示されるトランジスタアーキテクチャのいずれかを指すと理解され、トランジスタ切替速度はトランジスタゲートの静電容量によって制限されず、ゲート静電容量をゲート構造に埋め込まれた誘導素子と共振させる周波数で動作する。
【００２７】
用語「標準動作温度」は、本明細書において、−４０℃から＋１２５℃の間の温度範囲を意味すると理解される。
【００２８】
用語「表面特徴」は、本明細書において、物理層のパターンおよび物理的特性が超小型電子回路内の何らかの機能的目的を果たすように設計されている、基板の表面上に集積された１つ以上のパターニングされた物理層を意味すると理解される。
【００２９】
用語「熱電効果」は、本明細書において、材料全体に加えられる温度差がその材料内の電圧差を誘発し、および／または材料全体の印加電圧差がその材料内の温度差を誘発する物理現象としての、その従来の定義を指すと理解される。
【００３０】
用語「熱電材料」は、本明細書において、「熱電効果」を呈する固体材料としてのその従来の定義を指すと理解される。
【００３１】
用語「熱機械的」は、本明細書において、高温および機械的な力または圧力の同時印加によって誘発または生成される特性に関するとしての、その従来の定義を指すと理解される。
【００３２】
用語「薄化」は、本明細書において、元の厚さをより薄く、好ましくは２５μｍ程度またはそれ以下に減少させるために、研削および化学機械的研磨されたインタポーザ、センサチップ、または半導体ダイを指すと理解される。
【００３３】
用語「貫通ビア」または「ビア」は、本明細書において、貫通孔に導電性物質を充填することによって作られる垂直電気接続に関するとしての、その従来の定義を指すと理解される。
【００３４】
用語「厳しい公差」または「重大な公差」は、本明細書において、標準動作温度にわたって±１％未満しか変動しない、静電容量、インダクタンス、または抵抗などの性能値を意味すると理解される。
【００３５】
用語「伝送線路」は、本明細書において、この出願の特定の目的のために、マイクロストリップ３５２、ストリップライン３５４、グランドクラッドストリップライン３５７、グランドクラッド誘電体導波路３５５、および誘電体スラブ導波路３５９、のうちのいずれかを指すと理解される。
【００３６】
用語「ＩＩ−ＶＩ族化合物半導体」は、本明細書において、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、または水銀（Ｈｇ）を含む周期表の行ＩＩＢからの少なくとも１つの元素、および酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）、またはテルル（Ｔｅ）からなる周期表の行ＶＩからの少なくとも１つの元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【００３７】
用語「ＩＩＩ−Ｖ族化合物半導体」は、本明細書において、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）を含む周期表の行ＩＩＩからの少なくとも１つの半金属元素、および窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）からなる周期表の行Ｖからの少なくとも１つの気体または半金属元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【００３８】
用語「ＩＶ−ＩＶ族化合物半導体」は、本明細書において、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、または鉛（Ｐｂ）を含む周期表の行ＩＶからの複数の元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【００３９】
用語「ＩＶ−ＶＩ族化合物半導体」は、本明細書において、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、または鉛（Ｐｂ）を含む周期表の行ＩＶからの少なくとも１つの元素、および硫黄（Ｓ）、セレン（Ｓｅ）、またはテルル（Ｔｅ）からなる周期表の行ＶＩからの少なくとも１つの元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【発明の概要】
【００４０】
本発明は、一般に、スタックシステムの動作クロック速度をチップスタック内に接合された半導体ダイの固有のクロック速度に近付けるためにインピーダンス整合電気長を延長してチップスタック内のリンギングを軽減するための、チップスタックアセンブリ内のフェムト秒（１０−１５秒）の分極応答時間を有する１つ以上の超低損失高エネルギー密度誘電体層の集積に関する。
【００４１】
本発明の追加の実施形態は、埋め込まれた半導体ダイによって発生した熱を放散するために高速半導体チップスタックに埋め込まれたＭＡＸ相セラミック層と熱的に連絡している高効率熱電装置の包含に関する。
【００４２】
本発明の別の実施形態は、高速チップスタック内の伝送線路を終端するための重大な性能公差を満たすパッシブコンポーネントの集積に関する。
【００４３】
本発明のさらに別の実施形態は、高速半導体チップスタックの主表面上の重大な性能公差を満たすパッシブコンポーネントの形成または接合、ならびにシリコン（半導体）貫通ビアを通じての高速チップスタック内の１つ以上の界面層への電気接続に関する。
【００４４】
本発明のさらなる実施形態は、高速半導体チップスタック用のデカップリングコンデンサとしてナノスケールの微細構造を有する高エネルギー密度容量性誘電体を備える単層または多層コンデンサの電気接続に関する。
【００４５】
本発明の追加の実施形態は、高速半導体チップスタック内のインピーダンス整合および／または周波数フィルタリングネットワーク、ならびに高誘電率および高透磁率誘電体材料を備える共振伝送線路の包含に関する。
【００４６】
さらなる追加の実施形態は、高速半導体チップスタック内の終端ビアの包含に関する。
【００４７】
本発明の一実施形態は、容量性誘電体材料として機能するペロブスカイト電気セラミックの１つ以上の物理層を備える電気回路を形成する高速半導体チップスタックであって、１つ以上の物理層は、高速半導体チップスタック内に埋め込まれた半導体ダイまたはインタポーザの少なくとも１つの表面特徴の一部として集積されており、容量性誘電体材料を形成するペロブスカイト電気セラミックは、軌道変形が容量性誘電体材料内の誘電分極に寄与する唯一のメカニズムを構成するように、５０ｎｍ未満の粒径を有するセラミック粒子の均一な分布をさらに備える、高速半導体チップスタックを提供する。
【００４８】
容量性誘電体材料は、フェムト秒の時間的尺度で測定される誘電分極率を有し得る。ペロブスカイト電気セラミックは、比誘電率εＲ≧７０を有し得る。高エネルギー密度容量性誘電体材料は、２００≦εＲ≦８００の範囲の比誘電率εＲを有し得る。容量性誘電体材料は、熱力学的に安定なペロブスカイト電気セラミックを含み得る。熱力学的に安定なペロブスカイト電気セラミックは、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミック、もしくはこれらの混合物を含み得る。ペロブスカイト電気セラミックは、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を含む群から選択された３つ（３）以上の元素の混合物を含み得る。ペロブスカイト電気セラミックは、２５を超える平均原子質量単位（ａｍｕ）を有する結晶格子を有し得る。結晶格子は、５０を超える平均原子質量単位（ａｍｕ）を有してもよい。表面特徴は、電気回路内の電気的不連続部を終端させるために展開され得る。表面特徴は、伝送線路に沿って展開される。表面特徴および伝送線路は、半導体ダイ上に展開されてもよい。表面特徴および伝送線路は、インタポーザ上に展開されてもよい。表面特徴は、ビアに展開されてもよい。表面特徴およびビアは、半導体ダイ上に展開されてもよい。表面特徴およびビアは、インタポーザ上に展開されてもよい。少なくとも１つの表面特徴は、高速半導体チップスタックの動作システムクロック速度が高速半導体チップスタック内に埋め込まれた半導体ダイの最低クロック速度と最適に整合するように、デジタル信号パルスの高周波高調波の反射を最小限に抑えることができる。高速半導体チップスタックは、１つ以上の埋め込まれた半導体ダイに光学または電気光学回路機能を実行させてもよい。高速半導体チップスタックは、１つ以上の埋め込まれた半導体ダイを無線送信機、無線受信機、または無線トランシーバ回路モジュールのコンポーネントにさせてもよい。ペロブスカイト電気セラミックの組成は、０．０５モル％以下の二酸化ケイ素がドープされており、容量性誘電体材料内の内部導電経路および損失電流の形成を無効化するためにペロブスカイト電気セラミック内のナノスケール粒界に電気的絶縁金属酸化物相を形成する。
【００４９】
本発明の別の実施形態は、誘導素子内の高透磁率磁気コア材料として機能するガーネット電気セラミックの１つ以上の物理層を備える電気回路を形成する高速半導体チップスタックを提供し、１つ以上の物理層は、高速半導体チップスタック内に埋め込まれた半導体ダイまたはインタポーザ上の少なくとも１つの表面特徴の一部として集積されている。高透磁率ガーネット電気セラミックは、菱形十二面体またはねじれ双角錐の結晶構造のいずれか、または２つの結晶構造の組み合わせを採用できる。高透磁率ガーネット電気セラミックは、１０ｎｍから２５μｍの範囲の粒径を有するセラミック粒子の均一な分布を含んでもよい。高透磁率コアを形成するガーネット電気セラミックは、好ましくは２５０ｎｍから５μｍの範囲の粒径を有するセラミック粒子の均一な分布を含むことができる。高透磁率ガーネット電気セラミックは、Ａ３Ｂ２（ＳｉＯ４）３の化学式を備えてもよく、好適なグループＡ金属酸化物は、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）を含み、好適なグループＢ金属酸化物は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）を含んでもよい。高透磁率ガーネット電気セラミックは、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）からなるグループＡ金属酸化物の混合物を含んでもよい。高透磁率ガーネット電気セラミックは、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）からなるグループＢ金属酸化物の混合物を含んでもよい。高透磁率ガーネット電気セラミックは、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）からなるグループＡ金属酸化物の混合物と、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）からなるグループＢ金属酸化物の混合物とを含んでもよい。表面特徴は、電気回路内の電気的不連続部を終端させるために展開され得る。表面特徴は、伝送線路に沿って展開されてもよい。表面特徴および伝送線路は、半導体ダイ上に展開されてもよい。表面特徴および伝送線路は、インタポーザ上に展開されてもよ��。表面特徴は、ビアに展開されてもよい。表面特徴およびビアは、半導体ダイ上に展開されてもよい。表面特徴およびビアは、インタポーザ上に展開されてもよい。少なくとも１つの表面特徴は、高速半導体チップスタックの動作システムクロック速度が高速半導体チップスタック内に埋め込まれた半導体ダイの最低クロック速度と最適に整合するように、デジタル信号パルスの高周波高調波の反射を最小限に抑えることができる。高速半導体チップスタックは、１つ以上の埋め込まれた半導体ダイに光学または電気光学回路機能を実行させてもよい。高速半導体チップスタックは、１つ以上の埋め込まれた半導体ダイを無線送信機、無線受信機、または無線トランシーバ回路モジュールのコンポーネントにさせてもよい。誘導素子は、空隙材料として使用される、超低損失材料、好ましくは非晶質を有してもよい。空隙材料は、誘導巻線と接触してもよい。誘導素子は、磁気コア内に埋め込まれた超低損失材料、好ましくは非晶質を有してもよい。超低損失材料層の厚さは１〜１０ｎｍになり得る。
【００５０】
本発明のさらに別の実施形態は、ビアを使用して互いにおよびシステム入力／出力に電気的に相互接続され、任意選択的にインタポーザを含み得る、ウエハ接合半導体ダイのスタックを備える高速半導体チップスタックであって、高速半導体チップスタック内に埋め込まれた半導体ダイまたはインタポーザ上に形成された表面特徴は、容量素子として機能するように構成された１つ以上の物理層を備え、容量素子を形成する誘電体材料は、軌道変形が容量性誘電体材料内の誘電分極に寄与する唯一のメカニズムを構成するように、５０ｎｍ未満の粒径を有するセラミック粒子の均一な分布からなるペロブスカイト電気セラミックをさらに備え、高速半導体チップスタック内に埋め込まれた半導体ダイまたはインタポーザ上に形成された表面特徴は、誘導素子として機能するように構成された１つ以上の物理層を備え、誘導素子を形成する磁気コア材料はガーネット電気セラミックをさらに備える、高速半導体チップスタックを提供する。
【００５１】
ウエハ接合半導体チップは、半導体キャリアまたは電気的相互接続を備えるより厚いベース基板に接合されてもよい。ウエハ接合半導体チップは、高速半導体チップスタックのプロファイルを縮小するために薄化されてもよい。ウエハ接合チップは、センサチップをさらに備えてもよい。センサチップは、ＭＥＭＳデバイスであってもよい。ガーネット電気セラミックは、菱形十二面体またはねじれ双角錐の結晶構造のいずれか、または２つの結晶構造の組み合わせを採用できる。ガーネット電気セラミックは、μｒ≧１０を有する高透磁率を有してもよい。高透磁率ガーネット電気セラミックは、Ａ３Ｂ２（ＳｉＯ４）３の化学式を備えてもよく、好適なグループＡ金属酸化物は、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）を含み、好適なグループＢ金属酸化物は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）を含む。高透磁率ガーネット電気セラミックは、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）からなるグループＡ金属酸化物の混合物を含んでもよい。高透磁率ガーネット電気セラミックは、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）からなるグループＢ金属酸化物の混合物を含んでもよい。高透磁率ガーネット電気セラミックは、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）からなるグループＡ金属酸化物の混合物と、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）からなるグループＢ金属酸化物の混合物とを含んでもよい。ペロブスカイト電気セラミックは、熱力学的に安定であり得、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミック、もしくはこれらの混合物を含み得る。熱力学的に安定なペロブスカイト電気セラミックは、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ラン���ン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を含む群から選択された３つ（３）以上の元素の混合物を含み得る。ペロブスカイト電気セラミックは、２５を超える平均原子質量単位（ａｍｕ）を有する結晶格子を有し得る。結晶格子は、５０を超える平均原子質量単位（ａｍｕ）を有してもよい。
【００５２】
高速半導体チップスタックは、０．０５モル％以下の二酸化ケイ素がドープされて、容量性誘電体材料内の内部導電経路および損失電流の形成を無効化するためにペロブスカイト電気セラミック内のナノスケール粒界に電気的絶縁金属酸化物相を形成する、ペロブスカイト電気セラミックの組成を有してもよい。高速半導体チップスタックは、抵抗器として機能するように構成された１つ以上の物理層を備える高速半導体チップスタック内に埋め込まれた半導体ダイまたはインタポーザ上に形成された表面特徴を備えてもよく、抵抗器は、金属、合金、超合金、または電気セラミックを含み得る。高速半導体チップスタックは側壁電源平面を備えてもよく、側壁電源平面は、高速半導体チップスタック内に埋め込まれた任意の半導体ダイ、インタポーザ、またはセンサチップ上の電源平面に電気的に接続する。高速半導体チップスタックは、その中の電源平面からビアを通じて任意の半導体ダイ、インタポーザ、またはセンサチップに内部で電力供給させてもよい。高速半導体チップスタックは、側壁接地平面を備えてもよい。高速半導体チップスタックは、側壁電源平面が側壁接地平面の間に位置するように、側壁電源平面に隣接して対称的に配置された側壁接地平面を備えてもよい。側壁接地平面は、接地パッドと電気的に連絡していてもよい。接地パッドは、高速半導体チップスタック内の他の電気層上の特定の場所に電気接地をルーティングしてもよい。
【００５３】
高速半導体チップスタックは、高速半導体チップスタックの主表面にダイ−ウエハ間接合された１つ以上の表面接合半導体ダイ、インタポーザ、またはセンサチップを備えてもよく、表面接合半導体ダイ、インタポーザ、またはセンサチップは、高速半導体チップスタックの主表面を形成するためにチップスタックの上に位置決めされたインタポーザまたは半導体ダイの上に形成されるかまたは中に形成されたコンタクトパッドのアレイに電気的に接続される。表面実装半導体ダイは、積層チップアセンブリとして接合された複数の半導体ダイを備えてもよい。スタックチップアセンブリは、表面実装高速半導体チップスタックであってもよい。積層チップアセンブリ内の半導体ダイは、薄化されてもよい。表面実装高速半導体チップスタック内の半導体ダイは、薄化されてもよい。高速半導体チップスタックは、高速半導体チップ上に形成されるかまたはこれに接合され、ビアおよび／または主表面上の伝送線路を通じて電気的に相互接続された、１つ以上のパッシブコンポーネントを含んでもよい。１つ以上のパッシブコンポーネントは、ナノスケールの微細構造を有し、フェムト秒の時間的尺度で完全に分極および脱分極するその誘電体として、ペロブスカイト電気セラミック物理層をさらに備える容量素子を備えてもよい。高速半導体チップスタックは、２５ａｍｕを超える平均原子質量単位、好ましくは５０ａｍｕを超える平均原子質量単位を有する結晶格子からなる、１つ以上の高エネルギー密度誘電体層を備えてもよい。高速半導体チップスタックは、０．０５モル％以下の二酸化ケイ素がドープされて、容量性誘電体材料内の内部導電経路および損失電流の形成を無効化するためにペロブスカイト電気セラミック内のナノスケール粒界に電気的絶縁金属酸化物相を形成する、ペロブスカイト電気セラミックの組成を有してもよい。高速半導体チップスタックは、１つ以上のパッシブコンポーネントに、ガーネット電気セラミック磁気コアをさらに備える誘導素子を備えさせてもよい。１つ以上のパッシブコンポーネントは、金属、合金、超合金、または抵抗性電気セラミックをさらに備える抵抗素子を備えてもよい。表面特徴は、電気回路内の電気的不連続部を終端させるために展開され得る。表面特徴は、伝送線路に沿って展開されてもよい。表面特徴および伝送線路は、半導体ダイ上に展開されてもよい。表面特徴および伝送線路は、インタポーザ上に展開されてもよい。表面特徴は、ビアに展開されてもよい。表面特徴およびビアは、半導体ダイ上に展開されてもよい。表面特徴およびビアは、インタポーザ上に展開されてもよい。少なくとも１つの表面特徴は、高速半導体チップスタックの動作システムクロック速度が高速半導体チップスタック内に埋め込まれた半導体ダイの最低クロック速度と最適に整合するように、デジタル信号パルスの高周波高調波の反射を最小限に抑えることができる。高速半導体チップスタックは、１つ以上の埋め込まれた半導体ダイに光学または電気光学回路機能を実行させてもよい。高速半導体チップスタックは、１つ以上の埋め込まれた半導体ダイを無線送信機、無線受信機、または無線トランシーバ回路モジュールのコンポーネントとして機能させてもよい。
【００５４】
本発明のさらに別の実施形態は、半導体ダイ、センサチップ、またはインタポーザ上に形成または実装された容量素子であって、容量素子は、２００≦εｒ≦８００の範囲の比誘電率εｒを有する高エネルギー密度誘電体材料の物理層を備え、２つの導電性電極間に電気絶縁的に位置決めされ、高エネルギー密度誘電体材料が熱力学的に安定であって、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミックを含み得る、ペロブスカイト電気セラミック、もしくはこれらの混合物を含んでもよく、これはさらに、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）からなる群からの３つ（３）以上の元素の混合物を備え、２５ａｍｕ以上、好ましくは５０ａｍｕ以上の平均原子質量を有する結晶格子単位胞を有し、ペロブスカイト電気セラミックを含む全ての粒子が５０ｎｍ未満の均一な粒径を有するナノスケールの微細構造を有し、高エネルギー密度誘電体材料の分極応答が、フェムト秒（１０−１５秒）のオーダーの分極応答時間を呈する軌道変形によってのみ決定されるようになっている、容量素子を提供する。
【００５５】
容量素子は、デカップリングコンデンサとして使用されてもよい。容量素子が形成または実装される半導体ダイ、センサチップ、またはインタポーザは光通信回路の素子であってもよい、容量素子。容量素子が形成または実装される半導体ダイ、センサチップ、またはインタポーザは、無線受信機、無線送信機、または無線トランシーバ回路の素子であってもよい、容量素子。容量素子は、平行板コンデンサとして構成されてもよい。容量素子は、多層デカップリングコンデンサとして構成されてもよい。容量素子は、平面コンデンサとして構成されてもよい。容量素子は、０．０５モル％以下の二酸化ケイ素がドープされたペロブスカイト電気セラミックの組成を有してもよく、容量性誘電体材料内の内部導電経路および損失電流の形成を無効化するためにペロブスカイト電気セラミック内のナノスケール粒界に電気的絶縁金属酸化物相を形成する。容量素子は、デカップリングコンデンサとして使用されてもよい。容量素子が形成または実装される半導体ダイ、センサチップ、またはインタポーザは光通信回路の素子であってもよい、容量素子。容量素子が形成または実装される半導体ダイ、センサチップ、またはインタポーザは、無線受信機、無線送信機、または無線トランシーバ回路の素子であってもよい、容量素子。容量素子は、平行板コンデンサとして構成されてもよい。容量素子は、多層デカップリングコンデンサとして構成されてもよい。容量素子は、平面コンデンサとして構成されてもよい。
【００５６】
本発明のさらなる実施形態は、一次および二次電極を備える多層デカップリングコンデンサであって、一次電極は複数の一次導体層に電気的に連絡し、二次電極は複数の二次導体層に電気的に連絡しており、一次導体層および二次導体層は１００ｎｍから２００μｍの範囲の厚さを有し、一次および二次導体層の各々は交互配置されて高エネルギー密度容量性誘電体層によって互いに分離されており、高エネルギー密度容量性誘電体は、熱力学的に安定であって、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミック、またはこれらの組み合わせを備え得る、ペロブスカイト電気セラミックを備えてもよく、これはさらに、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を含む群からの３つ（３）以上の元素の混合物を備え、２５ａｍｕ以上、好ましくは５０ａｍｕ以上の平均原子質量を有する結晶格子単位胞を有し、ペロブスカイト電気セラミックを含む全ての粒子が５０ｎｍ未満の均一な粒径を有するナノスケールの微細構造を有し、高エネルギー密度誘電体材料の分極応答が、フェムト秒（１０−１５秒）のオーダーの分極応答時間を呈する軌道変形によってのみ決定されるようになっている、多層デカップリングコンデンサを提供する。
【００５７】
多層デカップリングコンデンサは、高速半導体チップスタックの主表面に接合または形成されてもよい。高速半導体チップスタックは、光通信回路で使用される１つ以上の半導体ダイ、センサチップ、またはインタポーザを備えてもよい。高速半導体チップスタックは、無線受信機、無線送信機、または無線トランシーバ回路で使用される１つ以上の半導体ダイ、センサチップ、またはインタポーザを備えてもよい。
【００５８】
本発明のまたさらなる実施形態は、チップであって、表面層ならびにチップ上またはチップ内に埋め込まれた回路内の不連続部で電磁信号を電気的に終端させるように構成された、誘電体コア、非晶質シリカ、接地パッドおよび接地平面、１つ以上のビア、伝送線路および表面特徴を含む、１０ｎｍから５ｍｍの範囲の厚さを有する表面層をさらに備える半導体ダイ、センサチップ、またはインタポーザを備え、誘電体コア材料は、軌道変形がフェムト秒の時間的尺度の分極率での誘電分極に寄与する唯一のメカニズムを構成するように、５０ｎｍ未満の粒径を有するセラミック粒子の均一な分布からなるペロブスカイト電気セラミックを含む、チップを提供する。
【００５９】
伝送線路は、軌道変形が容量性誘電体材料内の誘電分極に寄与する唯一のメカニズムを構成するように、５０ｎｍ未満の粒径を有するセラミック粒子の均一な分布からなるペロブスカイト電気セラミックをさらに備える誘電体コア材料を備えてもよく、ペロブスカイト電気セラミックは誘電体を有する。ビアは、マイクロストリップ、ストリップライン、グランドクラッドストリップライン、グランドクラッド誘電体導波路、または誘電体スラブ導波路を備える１つ以上の伝送線路に電気的に連絡していてもよい。マイクロストリップ伝送線路は、終端ビアに電気的に接続され得る。ストリップライン伝送線路は、終端ビアに電気的に接続され得る。グランドクラッドストリップライン伝送線路は終端ビアに電気的に接続され得る。グランドクラッド誘電体導波路は、終端ビアに電磁的に接続され得る。終端ビアは、グランドクラッド誘電体導波路に電磁的に結合されたスタブアンテナであってもよい。終端ビアは、放射素子に電気的に連絡していてもよい。放射素子は、モノポールアンテナを備えてもよい。放射素子は、グランドクラッド誘電体導波路の誘電体コア内に信号電力を最大限に放射する、１つ以上の近接結合導波路素子に電磁的に結合されている。１つ以上の近接結合導波路素子は、誘導波長の長さの４分の１（０．２５λｇ）未満である、放射素子またはその他の近接結合導波路素子からの間隔を有する導電性であってもよい。１つ以上の近接結合導波路素子は、誘電体素子であってもよい。誘電体素子は、高エネルギー密度誘電体であってもよい。モノポールアンテナは、グランドクラッド導波路の幅と平行に配向され、誘導波長の長さの少なくとも１０分の１（０．１０λｇ）である、最大長を有し得る。導波路の誘電体コアの幅は、誘導波長の長さの少なくとも半分（０．５０λｇ）であり得る。モノポールアンテナの最大長は、誘導波長の長さの少なくとも半分（０．５０λｇ）であり得る。放射素子が埋め込まれる誘電体コアは、接地平面で完全に覆われてもよく、グランドクラッド誘電体導波路の方向以外の全ての面に接地側壁を有する。放射素子は、グランドクラッド導波路の反対側に位置する接地側壁から誘導波長の長さの４分の１（０．２５λｇ）に位置決めされ得る。近接結合導波路素子は、他の任意の近接結合導波路素子またはモノポールアンテナの間に一定または可変の間隔を有してもよい。放射素子は、複数の放射体、整相システム、および給電ネットワークを備えるアンテナアレイであってもよい。放射体は、ダイポール素子であってもよい。アンテナアレイは、エンドファイアまたはブロードサイドアレイであってもよい。整相システムは、位相遅延した伝導経路であってもよい。整相システムは、アンテナアレイとグランドクラッド誘電体導波路の誘電体コアとの間の電磁結合を最適化するようにアンテナアレイ内の各放射素子の整相出力を独立して調整する位相同期ループ回路にアンテナアレイ内の放射体の各々を電気的に接続する、放射体の各々に１つずつの、複数の給電ネットワークを備えてもよい。給電ネットワークは、アンテナアレイをソース信号に電気的に接続する給電ネットワークを備える１つのビアと、アンテナアレイを帰還信号に電気的に接続する給電ネットワー��を備える別のビアとを有してもよい。給電ネットワークは、アンテナアレイの半分をソース信号に電気的に接続する給電ネットワークを備える１つのビアと、アンテナアレイの残り半分をグランドに電気的に接続する給電ネットワークを備える別のビアとを有してもよい。アンテナアレイは、近接結合導波路素子を含んでもよい。アンテナアレイは、近接結合導波路素子を含んでもよい。放射体は、折り畳み幾何学要素を備えてもよい。アンテナアレイは、近接結合導波路素子をさらに備えてもよい。
【００６０】
放射体は、折り畳み幾何学要素をさらに備えてもよい。アンテナアレイは、近接結合導波路素子をさらに備えてもよい。誘電体スラブ導波路は、終端ビアに電磁的に接続され得る。終端ビアは、誘電体スラブ導波路に電磁的に結合されたスタブアンテナであってもよい。終端ビアは、放射素子に電気的に連絡していてもよい。放射素子は、モノポールアンテナを備えてもよい。放射素子は、誘電体スラブ導波路の誘電体コア内に信号電力を最大限に放射する、１つ以上の近接結合導波路素子に電磁的に結合され得る。１つ以上の近接結合導波路素子は、誘導波長の長さの４分の１（０．２５λｇ）未満である、放射素子またはその他の近接結合導波路素子からの間隔を有する導電性であってもよい。１つ以上の近接結合導波路素子は、誘電体素子であってもよい。誘電体素子は、高エネルギー密度誘電体であってもよい。モノポールアンテナは、誘電体スラブ導波路の幅と平行に配向され、誘導波長の長さの少なくとも１０分の１（０．１０λｇ）である、最大長を有し得る。誘電体スラブ導波路の誘電体コアの幅は、誘導波長の長さの少なくとも半分（０．５０λｇ）であり得る。モノポールアンテナの最大長は、誘導波長の長さの少なくとも半分（０．５０λｇ）であり得る。放射素子が埋め込まれる誘電体コアは、接地平面で完全に覆われてもよく、誘電体スラブ導波路の方向以外の全ての面に接地側壁を有する。放射素子は、誘電体スラブ導波路の反対側に位置する接地側壁から誘導波長の長さの４分の１（０．２５λｇ）に位置決めされ得る。近接結合導波路素子は、他の任意の近接結合導波路素子またはモノポールアンテナの間に一定または可変の間隔を有してもよい。放射素子は、複数の放射体、整相システム、および給電ネットワークを備えるアンテナアレイであってもよい。放射体は、ダイポール素子であってもよい。アンテナアレイは、エンドファイアまたはブロードサイドアレイであってもよい。整相システムは、位相遅延した伝導経路であってもよい。整相システムは、アンテナアレイと誘電体スラブ導波路の誘電体コアとの間の電磁結合を最適化するようにアンテナアレイ内の各放射素子の整相出力を独立して調整する位相同期ループ回路にアンテナアレイ内の放射体の各々を電気的に接続する、放射体の各々に１つずつの、複数の給電ネットワークを備えてもよい。給電ネットワークは、アンテナアレイをソース信号に電気的に接続する給電ネットワークを備える１つのビアと、アンテナアレイを帰還信号に電気的に接続する給電ネットワークを備える別のビアとを有してもよい。給電ネットワークは、アンテナアレイの半分をソース信号に電気的に接続する給電ネットワークを備える１つのビアと、アンテナアレイの残り半分をグランドに電気的に接続する給電ネットワークを備える別のビアとを有してもよい。アンテナアレイは、近接結合導波路素子を含んでもよい。アンテナアレイは、近接結合導波路素子を含んでもよい。放射体は、折り畳み幾何学要素を備えてもよい。アンテナアレイは、近接結合導波路素子をさらに備えてもよい。放射体は、折り畳み幾何学要素をさらに備えてもよい。アンテナアレイは、近接結合導波路素子をさらに備えてもよい。
【００６１】
伝送線路は、メタマテリアル誘電体導波路を備えてもよい。メタマテリアルコアは、各々の部分体積、その形状、範囲、および断面位置が誘電体導波路の長さに沿って周期的に一定間隔で離間するように、誘電体コア内の部分体積を独立して充填する磁性および非磁性誘電体材料の交互領域を備えてもよい。メタマテリアル誘電体コアは、メタマテリアル誘電体導波路の長さに沿って共振定在波の条件を作り出すように構成された高エネルギー密度誘電体またはガーネット磁気コア材料であり得る誘電体含有物の周期的アレイをさらに備えるホスト誘電体を備えてもよい。メタマテリアル誘電体導波路は、誘電体コア内の共振定在波を大きく減衰するための終端ビアを備えてもよい。ペロブスカイト電気セラミックは、熱力学的に安定な高エネルギー密度誘電体であってもよく、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミック、もしくはこれらの混合物を備えてもよく、これはさらに、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）からなる群からの３つ（３）以上の元素の混合物を備え、２５ａｍｕ以上、好ましくは５０ａｍｕ以上の平均原子質量を有する結晶格子単位胞を有する。表面層は、μｒ≧１０を有する高透磁率ガーネット電気セラミックを備えてもよい。高透磁率ガーネット電気セラミックは、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）を含む１つ以上のグループＡ金属酸化物と、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）を含む１つ以上のグループＢ金属酸化物と、を有する酸化ケイ素（ＳｉＯ２）を含んでもよい。表面特徴は、ビアまたは伝送線路と電気的に連絡している２つの電気短絡の間に挿入された抵抗素子をさらに備える、平面抵抗器素子を備えてもよい。平面抵抗器素子は、金属、合金、超合金、電気セラミック、またはカーバイドセラミック、好ましくはＭＡＸ相セラミックを含んでもよい。表面特徴は、ビアまたは伝送線路と電気的に連絡している２つの電気短絡の間に挿入された高透磁率ガーネット電気セラミック磁気コアを通じて巻き付けられた蛇行導電素子をさらに備える、平面インダクタ素子を備えてもよい。表面特徴は、電気短絡を通じてビアまたは伝送線路と電気的に連絡している平面コンデンサ素子を備えて���よい。平面コンデンサ素子は、やはり第１導電素子のデジットを交互配置した複数のデジットを備える第２導電素子からの高エネルギー密度容量性誘電体を備える間隙によって分離された複数のデジットを備える第１導電素子を備えてもよい。平面コンデンサ素子は、２つの電気短絡の間に挿入された高エネルギー密度誘電体を備えてもよい。表面層は、表面層内で必要とされる任意の周波数フィルタリングまたはインピーダンス整合機能に役立つために伝送線路またはビアと並列または直列の電気接続で構成された電気短絡、平面抵抗器、平面インダクタ、および平面コンデンサを有してもよい。ビアは、追加のブランチをパッシブ回路ネットワークに接続するために使用されるノードの役割を果たしてもよい。誘電体コアは、単一金属酸化物として、酸化チタンまたは酸化ハフニウムを含んでもよい。チップは、高速半導体チップスタック内に挿入されてもよい。
【００６２】
本発明のさらに別の実施形態は、チップの表面層の表面特徴として形成されたビア、ビアコンタクトパッド、導電素子、および電気接地への隣接接続を備え、ビアを介して信号を電気的に終端させるために使用されるインピーダンス整合ネットワークをさらに備える終端ビアであって、インピーダンス整合ネットワークは、チップ上の平面特徴として形成された１つ以上のインダクタ、１つ以上のコンデンサ、１つ以上の抵抗器、１つ以上の伝送線路を追加で備えてもよく、１つ以上の平面インダクタ、平面コンデンサ、または平面抵抗器は、直列または並列で構成されており、平面コンデンサは、軌道変形が容量性誘電体材料内の誘電分極に寄与する唯一のメカニズムを構成するように、５０ｎｍ未満の粒径を有するセラミック粒子の均一な分布からなるペロブスカイト電気セラミックをさらに含む高エネルギー容量性誘電体を備える、終端ビアを提供する。
【００６３】
終端ビアは、フェムト秒の時間的尺度で測定された誘電分極率を有する高エネルギー容量性誘電体を備えてもよい。高エネルギー密度容量性誘電体は、チタン酸塩、ジルコン酸塩、ハフニウム酸塩、ニオブ酸塩、またはタンタル酸塩電気セラミック、もしくはこれらの混合物を備えるペロブスカイト電気セラミックを備えてもよく、これはさらに、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジオニシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イッテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）からなる群からの３つ（３）以上の元素の混合物を備え、２５ａｍｕ以下、好ましくは５０ａｍｕ以下の平均原子質量を有する結晶格子単位胞を有する。誘導素子は、高透磁率ガーネット電気セラミック磁気コアを備えてもよい。高透磁率ガーネット電気セラミックは、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）を含む１つ以上のグループＡ金属酸化物と、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）を含む１つ以上のグループＢ金属酸化物と、を有する酸化ケイ素（ＳｉＯ２）を含んでもよい。抵抗器が抵抗素子を備える終端ビアは、金属、金属合金、金属超合金、電気セラミック、またはカーバイドセラミック、好ましくはＭＡＸ相カーバイドセラミックを含んでもよい。インダクタ、コンデンサ、または抵抗器がビアコンタクトパッドの周囲に弓形要素として形成され得る、終端ビア。インダクタ、コンデンサ、および抵抗器の全てがビアコンタクトパッドの周囲に弓形要素として形成され得る、終端ビア。インダクタ、コンデンサ、または抵抗器が接地パッドに電気的に接続され得る、終端ビア。導電素子は、終端ビアと表面層の別の回路素子との間に電気接続を形成し得る。導電素子は、マイクロストリップ、ストリップライン、またはグランドクラッド伝送線路を備えてもよい。終端ビアは、放射素子に電気的に接続され得る。放射素子は、ビアスタブであってもよい。放射素子は、モノポールアンテナであってもよい。放射素子は、ダイポールアンテナ素子であってもよい。ダイポールアンテナ素子が半波長ダイポールアンテナ素子であってもよい、終端ビア。放射素子が折り畳み幾何形状を有してもよい、終端ビア。放射素子が電気的に小さくてもよい、終端ビア。放射素子が、整相システムを有するアンテナアレイであってもよい、終端ビア。整相システムは、位相遅延した伝導経路であってもよい。整相システムは、アンテナアレイ内の放射素子の整相出力を独立して調整する位相同期ループ回路を備えてもよい。整相システムは、調整可能な素子をさらに備えてもよい。導電素子は、グランドクラッド誘電体導波路またはスラブ誘電体導波路であり得る。表面層は、高エネルギー密度誘電体をさらに含む誘電体コアを備えてもよい。表面層は、非晶質シリカをさらに含んでもよい。誘導素子が調整可能な誘導素子である、終端ビア。抵抗器が、ビアまたは伝送線路に電気的に連絡している２つの電気短絡の間に挿入された抵抗素子をさらに備えてもよい、終端ビア。インダクタが、ビア、電気接地、または伝送線路に電気的に連絡している２つの電気短絡の間に挿入された高透磁率ガーネット電気セラミック磁気コアを通じて巻き付けられた蛇行導電素子を備える平面インダクタであってもよい、終端ビア。ペロブスカイト電気セラミックの組成は、０．０５モル％以下の二酸化ケイ素がドープされており、容量性誘電体材料内の内部導電経路および損失電流の形成を無効化するためにペロブスカイト電気セラミック内のナノスケール粒界に電気的絶縁金属酸化物相を形成する。平面コンデンサは、やはり第１導電素子のデジットを交互配置した複数のデジットを備える第２導電素子からの高エネルギー密度容量性誘電体を備える間隙によって分離された複数のデジットを備える第１導電素子を備えてもよい。第１導電素子、第２導電素子、および高エネルギー密度誘電体は、終端ビアの周囲に弓形経路を備えてもよい。平面コンデンサ素子は、２つの導電素子の間に挿入された高エネルギー密度誘電体を備えてもよい。２つの導電素子および２つの導電素子の間に挿入された高エネルギー密度誘電体は、終端ビアの周囲に弓形経路を備えてもよい。終端ビアは、貫通ビアであってもよい。誘電体コアは、メタマテリアル誘電体コアであってもよい。
【図面の簡単な説明】
【００６４】
本発明は、以下の添付図面を参照して例示的に図示および説明される。
【図１Ａ】半導体チップスタッキングに関する従来技術を描写する図である。
【図１Ｂ】半導体チップスタッキングに関する従来技術を描写する図である。
【図２Ａ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｂ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｃ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｄ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｅ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｆ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｇ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｈ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｉ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図２Ｊ】より速いクロック速度で動作するように設計された半導体チップスタック内のシグナルインテグリティを改善する、ペロブスカイト電気セラミックおよび好適な微細構造における分極メカニズムを描写する図である。
【図３Ａ】高速半導体チップスタックの一般的な特徴を描写する図である。
【図３Ｂ】高速半導体チップスタックの一般的な特徴を描写する図である。
【図３Ｃ】高速半導体チップスタックの一般的な特徴を描写する図である。
【図４Ａ】容量性用途における高エネルギー密度誘電体の使用を描写する図である。
【図４Ｂ】容量性用途における高エネルギー密度誘電体の使用を描写する図である。
【図４Ｃ】伝送線路構造を示す図である。
【図４Ｄ】伝送線路構造を示す図である。
【図４Ｅ】伝送線路構造を示す図である。
【図４Ｆ】伝送線路構造を示す図である。
【図４Ｇ】伝送線路構造を示す図である。
【図４Ｈ】伝送線路構造を示す図である。
【図４Ｉ】伝送線路構造を示す図である。
【図４Ｊ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図４Ｋ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図４Ｌ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図４Ｍ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図４Ｎ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図４Ｏ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図４Ｐ】高速半導体チップスタック内の伝送線路構造を電気的に接続する手段を示す図である。
【図５Ａ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図５Ｂ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図５Ｃ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図５Ｄ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図５Ｅ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図５Ｆ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図５Ｇ】高速半導体チップスタックの層内または層間の電気信号通信を終了するために使用される境界表面層に埋め込まれた特徴を描写する図である。
【図６Ａ】終端ビアの実施形態を描写する図である。
【図６Ｂ】終端ビアの実施形態を描写する図である。
【図６Ｃ】終端ビアの実施形態を描写する図である。
【図６Ｄ】終端ビアの実施形態を描写する図である。
【図６Ｅ】終端ビアの実施形態を描写する図である。
【図７Ａ】表面層を形成する手段を示す図である。
【図７Ｂ】表面層を形成する手段を示す図である。
【図７Ｃ】表面層を形成する手段を示す図である。
【図７Ｄ】表面層を形成する手段を示す図である。
【図７Ｅ】表面層を形成する手段を示す図である。
【図７Ｆ】表面層を形成する手段を示す図である。
【図８】完全に統合された半導体キャリア上に実装された高速半導体チップスタックを描写する図である。
【発明を実施するための形態】
【００６５】
本発明は、開示される実施形態を参照して上記で例示的に説明されている。添付請求項に定義された本発明の範囲から逸脱することなく、開示された実施形態に対して様々な修正および変更が当業者によってなされ得る。
【００６６】
本出願は、参照により、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＣＥＲＡＭＩＣ  ＡＮＴＥＮＮＡ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ  ＴＨＥＲＥＯＦ」と題される米国特許第７，４０５，６９８号明細書（´６９８出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの２００６年６月３０日出願の「ＥＬＥＣＴＲＩＣＡＬ  ＣＯＭＰＯＮＥＮＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題される米国特許第８，７１５，８３９号明細書（´８３９出願）、２００７年１月６日出願の「ＰＯＷＥＲ  ＭＡＮＡＧＥＭＥＮＴ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題される米国特許第８，３５０，６５７号明細書（´６５７出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの２０１４年１２月４日出願の「ＰＯＷＥＲ  ＭＡＮＡＧＥＭＥＮＴ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題される米国特許出願第１４／５６０，９３５号明細書（´９３５出願）、ｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓの「ＬＩＱＵＩＤ  ＣＨＥＭＩＣＡＬ  ＤＥＰＯＳＩＴＩＯＮ  ＰＲＯＣＥＳＳ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＥＭＢＯＤＩＭＥＮＴＳ」と題される米国特許第８，７１５，８１４号明細書（´８１４出願）および米国特許第８，３５４，２９４号明細書（´２９４出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＭＯＮＯＬＩＴＨＩＣ  ＤＣ／ＤＣ  ＰＯＷＥＲ  ＭＡＮＡＧＥＭＥＮＴ  ＭＯＤＵＬＥ  ＷＩＴＨ  ＳＵＲＦＡＣＥ  ＦＥＴ」と題される米国特許第８，５５２，７０８号明細書（´７０８出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＡＲＲＩＥＲ  ＷＩＴＨ  ＶＥＲＴＩＣＡＬ  ＰＯＷＥＲ  ＦＥＴ  ＭＯＤＵＬＥ」と題される米国特許第８，７４９，０５４号明細書（´０５４出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＣＨＥＭＩＣＡＬＬＹ  ＣＯＭＰＬＥＸ  ＡＢＬＡＴＩＶＥ  ＭＡＸ−ＰＨＡＳＥ  ＭＡＴＥＲＩＡＬ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題される米国特許第９，０２３，４９３号明細書（´４９３出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＰＯＷＥＲ  ＦＥＴ  ＷＩＴＨ  Ａ  ＲＥＳＯＮＡＮＴ  ＴＲＡＮＳＩＳＴＯＲ  ＧＡＴＥ」と題される米国特許第８，７７９，４８９号明細書および米国特許第９，１５３，５３２号明細書（´４８９出願および´５３２出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＨＩＰ  ＣＡＲＲＩＥＲＳ  ＷＩＴＨ  ＭＯＮＯＬＩＴＨＩＣＡＬＬＹ  ＩＮＴＥＧＲＡＴＥＤ  ＱＵＡＮＴＵＭ  ＤＯＴ  ＤＥＶＩＣＥＳ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ  ＴＨＥＲＥＯＦ」と題される米国特許第９，１２３，７６８号明細書（´７６８出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＦＲＥＱＵＥＮＣＹ−ＳＥＬＥＣＴＩＶＥ  ＤＩＰＯＬＥ  ＡＮＴＥＮＮＡＳ」と題される米国特許第８，９５２，８５８号明細書（´８５８出願）、ｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓの「ＨＹＢＲＩＤ  ＣＯＭＰＵＴＩＮＧ  ＭＯＤＵＬＥ」と題される米国特許第９，３４８，３８５号明細書（´３８５出願）、およびｄｅ  Ｒｏｃｈｅｍｏｎｔの「ＦＵＬＬＹ  ＩＮＴＥＧＲＡＴＥＤ  ＴＨＥＲＭＯＥＬＥＣＴＲＩＣ  ＤＥＶＩＣＥＳ  ＡＮＤ  ＴＨＥＩＲ  ＡＰＰＬＩＣＡＴＩＯＮ  ＴＯ  ＡＥＲＯＳＰＡＣＥ  ＤＥ−ＩＣＩＮＧ  ＳＹＳＴＥＭＳ」と題される米国特許出願第６１／５２９，３０２号明細書（´３０２出願）に含まれる全ての内容を援用する。
【００６７】
´６９８出願は、動作温度の関数として安定したままの性能値を有する（１つまたは複数の）誘電体含有物を有する、人工磁気接地平面を含む、メタマテリアル誘電体を提供する方法および実施形態を教示している。これは、（１つまたは複数の）誘電体含有物の微細構造を５０ｎｍ以下のナノスケールの寸法に制御することによって実現される。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´８３９は、プリント回路基板、半導体チップパッケージ、ウエハスケールＳｏＣダイ、および電力管理システムの温度と共に安定したままの性能値を維持するパッシブコンポーネントの集積について教示している。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´１５９は、プリント回路基板、セラミックパッケージ、または半導体コンポーネントに組み込まれたラジオ周波数または無線用途のパッシブフィルタリングネットワークおよび４分の１波長変成器を形成するために、ＬＣＤがどのように適用されるかについて教示している。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´６５７は、プリント回路基板、セラミックパッケージ、または半導体コンポーネントに組み込まれることが可能な適応インダクタコイルを形成するための方法を教示している。´８１４は、５０ｎｍ未満の最大寸法を有する均一に分布した粒子を含む多結晶微細構造の理論的に密なネットワークからなる、巨視的に大きく組成的に複雑な材料を製造するために使用される、液体化学堆積（ＬＣＤ）プロセスおよび装置を開示している。複合材料は、半導体、金属または超合金、および金属酸化物セラミックを含むと定義される。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´８１４および´７０８は、完全に統合された低ＥＭＩの高電力密度インダクタコイル、および／または高電力密度電力管理モジュールに関する方法および実施形態について教示している。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´４８９および´５３２は、最小のオン抵抗で任意の高速で任意に大きい電流を切り替える電界効果トランジスタを完全に統合されたシリコンチップキャリアに組み込む方法について教示している。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´７６８は、半導体チップキャリアおよびモノリシックに集積されたマイクロ電子モジュール内で三次元電子ガスを生成する半導体層を集積するための方法および実施形態を教示しているｄｅ  Ｒｏｃｈｅｍｏｎｔの´３０２は、ナノスケールの微細構造を有する化学的に複雑な半導体材料を集積することによって熱電装置性能を最適化するための方法および実施形態を教示している。ｄｅ  Ｒｏｃｈｅｍｏｎｔの´８５８は、電流ベクトル結合を通じて誘導性および容量性負荷を誘導するためにダイポールアンテナまたは伝送線路のアームを折り畳むことによって回路共振素子を形成するための手段を教示している。本出願において主張される様々な実施形態および手段は、ｄｅ  Ｒｏｃｈｅｍｏｎｔらの´８１４によって教示される液体化学堆積（ＬＣＤ）法を使用して構築される。
【００６８】
ＬＣＤ法は、完成品を経済的に実用可能にするために必要な化学的精度での埋め込みマイクロ電子層上の高化学的複雑性電気セラミックの集積を可能にする。これにより、化学的に複雑な電気セラミックを、埋め込まれたアクティブ回路を損傷しない温度で半導体表面上に選択的に堆積させることができる。さらに、電気セラミック化学的複雑性とは無関係にナノスケールの均一性を有する微細構造を含む、原子スケールの化学的均一性および均一な微細構造との化学的に複雑な電気セラミックの統合を可能にする。
【００６９】
ここで、図３Ａに示される高速半導体チップスタック２００の動作性能の向上に寄与するＬＣＤ法を使用して製造された高エネルギー密度容量性誘電体の固有の特徴を示すために、図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、図２Ｆ、および図２Ｇを参照する。ペロブスカイト電気セラミックは、高い比誘電率εＲを有する並外れた容量性誘電体を形成する。図２Ａは、ペロブスカイト電気セラミック内の電荷分極の１つのメカニズムを概略的に描写する。固着カチオンおよびアニオン１０２が結晶格子１０４内の秩序正しく定期的に繰り返される位置で共有結合している、ペロブスカイト電気セラミックの未分極状態１００。ペロブスカイト電気セラミックはまた、結晶格子１０４内の固着カチオンおよびアニオン１０２の間に分布したその正電荷と過剰な負電荷との間の純粋なイオン静電力によって平衡化されたその未分極状態１００の結晶格子１０４内の中立位置を維持する移動カチオン１０６も含む。ペロブスカイト電気セラミックは、外部電界１１０の適用によって分極状態を形成し、これは移動カチオン１０６に結晶格子１０２内の物理的変位１１２を受けさせる。移動カチオン１０６の正電荷の物理的変位１１２は、外部電界１１０が除去されると移動カチオン１０６は未分極状態１００のその中立位置に戻るので、電気エネルギーが蓄積されるメカニズムである。
【００７０】
物理的変位１１２は瞬間的ではない。これは、電気セラミックの化学的性質の関数である、分極時間τ分極を有する。τ分極は、マイクロ秒からナノ秒の時間的尺度の範囲となる。この位相遅延は、電気システムに電力損失および信号歪みをもたらす。物理的変位１１２はまた、内部歪みを生成する結晶格子を機械的に歪ませ、それによってペロブスカイト電気セラミックが層蓄積コンデンサ１００などの集積構造内に埋め込まれる隣接する材料層に応力を掛ける。この応力は、経時的に多層蓄積コンデンサ１００のコンポーネント層内に熱機械的疲労を引き起こす可能性がある。長い分極時間τ分極はまた、信号が誘電体の分極（脱分極）時間τ分極よりも早く変調されたときにシグナルインテグリティを維持することが不可能になるので、誘電体の中を移動する信号の位相も歪ませる。１μ秒（１０−６秒）程度の分極応答時間を有する誘電体材料は、１ＭＨｚ（１０６サイクル毎秒）を超えて動作する信号に、位相歪みおよび関連する電力損失をもたらすだろう。同様に、１ｎ秒（１０−９秒）程度の分極応答時間を有する誘電体材料は、１ＧＨｚ（１０９サイクル毎秒）を超えて動作する信号に、位相歪みおよび関連する電力損失をもたらすだろう。以下により詳細に示されるように、ＧＨｚ周波数スペクトルで動作するクロック信号のパルス形状を形成する高次高調波周波数に対するこれらの位相および電力の歪みは、最終的に、高速システム性能を遮断するリンギングをもたらす。これは、チップスタックアセンブリの酸化チタン（ＴｉＯ２）層を使用するための考慮事項である。これは、インピーダンス整合を改善するために適度に高い比誘電率εＲ＝７０を有するが、低速（μ秒からｎ秒）の分極応答時間τ分極に寄与する移動カチオン１０６を有していない。
【００７１】
図２Ｂ、図２Ｃは、物理的変位１１２がどのように化学的に複雑なペロブスカイト電気セラミックの粒径の関数となっているか、ならびに移動カチオン１０６の物理的変位１１２に起因し得る熱機械的疲労、電力損失、および位相歪みを排除するために、ＬＣＤ製造方法によって可能になる粒径および粒子の化学的性質に対するナノスケール制御が使用され得ることを、示している。図２Ｂは、電気セラミックが２００ｎｍ１１４、１００ｎｍ１１６、および３４ｎｍ１１８の均一な粒径を有するときの温度の関数としてのチタン酸バリウム（ＢａＴｉＯ３）ペロブスカイト電気セラミックの誘電定数を示す。図２Ｂに示されるように、チタン酸バリウム電気セラミックは、酸化チタンよりも実質的に高い誘電定数を有する。チタン酸バリウム、または移動カチオン１０６を含有する任意のペロブスカイト電気セラミックでは、結晶格子１０４内に保持される固着カチオンおよびアニオン１０２の図２Ｃに示される軌道変形は、電気セラミック粒径が５０ｎｍ１１８未満の寸法に制限されたときの電気セラミック誘電定数に寄与する唯一の分極メカニズムである。固着カチオンおよびアニオン１２０の未分極状態は、正電荷核１２２を中和してネット分極を生成しない相殺する負電荷を有する平衡軌道電子雲１２４によって包囲された正電荷核１２２を含む。固着カチオンおよびアニオン１２６の分極状態は、変形軌道電子雲１３０を誘発する印加された外部電界１２８の印加によって生じる。変形軌道電子雲１３０によって誘発された電荷変位は、固着カチオンおよびアニオン１２０の露出核１３４のネット正電荷と変形軌道電子雲１３０内の不均衡な負電荷との間に内部原子分極成分１３２Ａ、１３２Ｂを生成する。内部原子分極成分１３２Ａ、１３２Ｂは、フェムト秒（１０−１５秒）の時間的尺度で完全に応答する分極率および緩和率を有する。
【００７２】
移動カチオン１０６の物理的変位１１２は、移動カチオン１０６を変位させ、電気セラミックの粒径が５０ｎｍより大きいときに結晶格子１０４の変形に抵抗するだけの強度の強調内部電界によって生成される。以下に説明されるように、本発明の特定の目的は、高速半導体チップスタック２００内に均一な粒子の化学的性質および５０ｎｍ未満の粒径を有するペロブスカイト電気セラミックを含む高エネルギー密度誘電体層３００を埋め込むために、信号歪み、電力損失を最小限に抑える。
【００７３】
図２Ｃから自明であるように、内部原子分極成分１３２Ａ、１３２Ｂは、変形軌道電子雲１３０内の電子の数、および露出核１３４のネット正電荷に比例する。固着カチオンおよびアニオン１０６の原子核に正電荷を与える軌道電子および陽子はこれらの原子質量単位（ａｍｕ）に直接対応するので、本発明の好適な実施形態は、結晶格子１０４内の平均ａｍｕが２５ａｍｕ超、好ましくは５０ａｍｕ超である高エネルギー密度誘電体層３００を組み込んだ高速半導体チップスタック２００を構築することである。ＬＣＤ製造方法は、３つ以上の金属酸化物成分を含む高化学的複雑性を有する誘電体層の信頼できる製造を可能にする。平均ａｍｕが高いと、比誘電率εＲも高くなる。特定の好適な実施形態は、高速半導体チップスタックが、フェムト秒の分極応答時間および７０を超える、好ましくは２００≦εＲ≦８００の範囲内の比誘電率を有する高エネルギー密度容量性誘電体を備えることである。
【００７４】
チタン酸塩ペロブスカイト電気セラミックの基本的な化学量論は、次の式によって与えられる。
Ｍ（Ｉ）（１−ｘ−ｙ−ｚ）Ｍ（ＩＩ）（ｘ）Ｍ（ＩＩＩ）（ｙ）Ｍ（ＩＶ）（ｚ）Ｚｒ（１−ａ−ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３  （１ａ）
ここで、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は熱力学的に安定なペロブスカイト結晶を形成する追加の、金属酸化物成分であり、ｘ、ｙ、およびｚはＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）の元素成分が以下の制約
（１−ｘ−ｙ−ｚ）＋（ｘ＋ｙ＋ｚ）＝１  （１ｂ）
および
（１−ａ−ｂ）＋（ａ＋ｂ）＝１  （１ｃ）
を満たすような割合を形成する部分分子百分率である。
【００７５】
チタン酸塩（Ｔｉ含有）、ジルコン酸塩（Ｚｒ含有）、ハフニウム酸塩（Ｈｆ含有）電気セラミックに関するのと同じ一般的な関係が、ニオブ酸塩およびタンタル酸塩電気セラミックにも該当し、これは本発明によって暗示的に主張される。より高い平均ａｍｕを有する結晶格子は、より高いａｍｕの元素をペロブスカイト化学式に組み込むことによって実現される。したがって、本出願の特定の実施形態は、表Ｉに列挙される元素の３つ（３）以上の混合物をさらに含む３つ以上の金属酸化物成分を含むペロブスカイト電気セラミックを含む高エネルギー密度容量性誘電体層３００を主張することである。
【００７６】
2020519021.tif 000003
【００７７】
ここで、本発明によって可能になったより速いクロック速度周波数での改良されたシグナルインテグリティを示すために、図２Ｄ、図２Ｅ、図２Ｆ、および図２Ｇを参照する。信号を搬送する伝送線路の電気的不連続部で信号を終端させるために、パッシブコンポーネントがしばしば必要とされる。電気的不連続部１０１Ａ、１０１Ｂは通常、伝送線路経路１０３の曲がり、または伝送線路経路１０３を形成する物理的材料の変化を含む。半導体チップスタックでは、電気的不連続部は、平面伝送線路２０５からスタック内の別のチップまたはインタポーザへの垂直経路まで信号をルーティングするビア２０４において、最も一般的である。信号１０５は、特定の電磁波長１０７を有する周波数で動作する特徴的なクロック速度で送信される。電磁力は電気的不連続部で反射されるので、適切に終端された不連続部１０１Ａは、信号１０５の振幅を電気的不連続部でヌル値にさせる伝送線路経路１０３に沿った位置に位置決めされる。この場合、反射されて信号源に戻る信号電力はなく送信信号１０９Ａは全信号電力を搬送する。
【００７８】
図２Ｅに示されるように、不適切に終端された不連続部１０１Ｂは、信号１０５の振幅が不連続部で非ゼロ値１１１を有する、伝送線路経路１０３に沿った位置に位置決めされる。この場合、反射された信号電力１１３は、不適切に終端された不連続部１０１Ｂにおける信号振幅および不連続部の反射係数の強度に比例して、反射されて信号源に戻る。この結果として、反射された信号電力が信号１０５を破壊的に干渉するため、送信信号１０９Ｂが減衰され、回路内で「リンギング」として知られるプロセスが発生する。多くの場合、伝送線路を適切に終端させるために不連続部を位置決めすることは可能ではない。これらの場合、反射された信号電力１１３を無効化して不連続部を通じて送信される信号の電力を最大化するためにインピーダンス整合ネットワークとして不適切に終端された不連続部１０１Ｂに位置決めされたパッシブコンポーネント。
【００７９】
図２Ｆに示されるように、基本クロック速度で送信されたデジタルパルス１１５は、基本クロック速度周波数ｆｏ１１７に対応する電磁波１０７および基本クロック速度周波数ｆｏ１１７の高調波周波数成分１１９を含む波束を通じて成形される。パルス成形高調波周波数成分１１７は、互いに建設的および破壊的に干渉するために必要とされる正確な振幅値、およびデジタルパルス１１５を成形するための基本クロック速度周波数ｆｏを有する必要がある。
【００８０】
図２Ｇ、図２Ｈは、ナノ秒分極応答時間ナノ秒がどのようにしてより高いシステムレベル動作クロック速度を損なうかを示す。半導体技術ノードは、チップレベル集積密度を表し、トランジスタの最小機能サイズによって定義される。トランジスタ切替速度はゲート静電容量によって制限されるので、機能サイズが小さい方が、集積回路（「ＩＣ」）クロック速度の上昇に対応する。現在の技術ノードにおける半導体製造により、ウエハスケールでテストしたときに、ＩＣチップは２０ＧＨｚのクロック速度で動作することができる。しかしながら、動作システムクロック速度は、チップがプリント回路基板に接続されると２．５ＧＨｚから３．４ＧＨｚに抑えられ、チップスタックに組み込まれると７ＧＨｚから７．５ＧＨｚに抑えられる。各例において、半導体ダイは、ナノ秒の時間的尺度に制限された分極応答時間の誘電媒体を有するパッシブコンポーネントを備えるインピーダンス整合ネットワークに接続される。
【００８１】
図２Ｇは、時間（横軸下）および周波数（横軸上）の関数としての特徴的な分極応答曲線を示す。パッシブコンポーネントの性能値は縦軸として表され、１００％は、パッシブコンポーネントが不連続部における任意の反射信号およびリンギングを無効化するために必要とする性能値を表している。１ナノ秒の分極応答時間を有する容量性誘電体は、曲線１２１として示されている。図示されるように、２ＧＨｚ１２３での最初の高調波成分は性能が低下しやすいが、依然としてその高調波成分の信号反射を軽減するのに十分近い値で動作する。しかしながら、曲線１２１で示されるように、たとえば４ＧＨｚおよび８ＧＨｚ１２５など、他の高い高調波周波数成分１１７の性能値の低下は非常に急なので、インピーダンス整合ネットワークはこれらの周波数での信号反射を無効化できない。図２Ｉに示されるように、１２１と類似の分極応答を有する誘電媒体を含むパッシブコンポーネントで終端した不連続部を通過するデジタルパルス１１５の最終結果は、システムが高周波クロック速度ｆｏ１１７で駆動されるときに望ましくないパルス１２９を生じる高周波高調波成分１１９の歪み１２７となる。
【００８２】
対照的に、分極応答１３２Ａ、１３２Ｂをフェムト秒の時間的尺度に制限する微細構造を備える誘電媒体は、曲線１３１をあらわ明日分極応答を有することになり、これはペタヘルツ（ＰＨｚ）周波数領域（１０６ＧＨｚ）付近で安定した性能を維持する。この改善された高周波性能を有する誘電媒体を備えるインピーダンス整合ネットワークは、最新の半導体ダイの固有のクロック速度を超えて動作するデジタルパルスのシグナルインテグリティを改善する。より速いクロック速度で駆動されるチップスタックアセンブリ内の改善された高周波シグナルインテグリティは、光通信および無線通信の信号帯域幅を改善する。本発明の態様は、チップスタック内で最も遅い半導体ダイの固有のクロック速度に最適に整合する動作システムクロック速度で動作する高速半導体チップスタックを主張する。本発明の追加の実施形態は、光通信または電気光学容量、もしくは無線送信機、無線受信機、または無線トランシーバ回路モジュールのコンポーネントにおいて機能する埋め込まれた半導体ダイ２１８または２０８をさらに備える高速半導体チップスタック２００の主張を含む。
【００８３】
ここで、特に高エネルギー密度誘電体層３００の厚さが極端に薄い（１００ｎｍ以下）とき、電力損失を誘発して多層蓄積コンデンサを短絡する損失電流を最小化する手段を示す、図２Ｊを参照する。電気セラミック処理中にしばしば導入される不純物は、電気セラミック結晶格子１０４と熱力学的に適合しない導電性酸化物を形成する。これらの導電性金属酸化物種は、処理中に電気セラミック粒子コア１３６から電気セラミック粒界１３８に移動し、損失電流および電力損失を生じる導電経路１４０を形成する。したがって、本発明の特定の態様は、損失電流に抵抗して内部導電経路１４０の形成を無効化する電気的絶縁金属酸化物相を形成するために、式（１）で記述される電気セラミック組成物を、導電性金属酸化物種と共に粒子コア１３６から粒界１３８に移動することになる少量（０．０５モル％以下）の二酸化ケイ素（ＳｉＯ２）でドープする。
【００８４】
本出願によって主張される誘導素子２２６内の超低損失、高透磁率（μｒ≧１０）磁気コアの集積は、本発明の特定の実施形態である。ガーネットは、高速半導体チップスタック２００内のＧＨｚ周波数での好適な磁気コア材料である。ガーネットは、菱形十二面体またはねじれ双角錐結晶構造のいずれか、もしくは２つの組み合わせを採用し、以下の化学式を有する。
Ａ３Ｂ２（ＳｉＯ４）３  （２）
ここで、グループＡ金属酸化物は酸化ケイ素の等モル濃度を有し、グループＢ金属酸化物は酸化ケイ素のモル濃度の２／３のモル濃度を有する。高透磁率ガーネット電気セラミックでの使用に好適なグループＡ金属酸化物は、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）を含む。高透磁率ガーネット電気セラミックでの使用に好適なグループＢ金属酸化物は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）を含む。高透磁率ガーネット電気セラミックに最適な組成物は、グループＡおよび／またはグループＢ金属酸化物の混合物を含む。本発明の好適な実施形態は、高速半導体チップスタック２００に集積された高透磁率ガーネット磁気コア１４２が、１０ｎｍから２５μｍ、好ましくは２５０ｎｍから５μｍの範囲の粒径を有する制御された微細構造を有することである。誘導巻線と直接接触する超損失「空隙」材料（明確さのため図示せず）、好ましくはＬＣＤ法を用いて磁気コア内に集積された非晶質シリカ空隙材料をガーネット磁気コア１４２がさらに備える場合、改善された磁気結合を達成することができる。磁気コア体の中に超低損失材料、好ましくは非晶質シリカの層厚１〜１０ｎｍ（明確さのため図示せず）の１つ以上の内部層をガーネット磁気コア１４２がさらに備える場合、渦電流電力損失をさらに低減することができる。
【００８５】
ここで、本発明によって主張される高速半導体チップスタック２００の一般的な特徴を示すための図３Ａ、図３Ｂ、図３Ｃを参照する。高速半導体チップスタック２００は、チップスタック２００の異なる層上のコンポーネント間を電気的相互接続する垂直相互接続またはビア２０４を使用して電気的に相互接続されたウエハ接合チップ、好ましくは薄化されたウエハ接合チップのスタック２０２を備える。ウエハ接合チップのスタック２０２は、インタポーザ２０６、好ましくは１つ以上の微小電気機械センサ（ＭＥＭＳ）装置を含むセンサチップ２０７、または半導体ダイ２０８を備えてもよく、半導体キャリアまたは電気的相互接続を備え得るより厚いベース基板２１０上に任意選択的に実装されてもよい。ウエハ接合チップのスタック２０２の各チップは、以下により詳細に記載される、容量素子２２２として、好ましくは高エネルギー密度容量素子として機能するペロブスカイト電気セラミックをさらに含む１つ以上の埋め込まれた物理層を備える様々な表面特徴を有する。様々な表面特徴はまた、抵抗器２２４または誘導素子２２６として機能するように構築された物理層を備えてもよい。より速いシステムクロック速度で動作するためには、上記で詳述されたように、コンデンサ２２２を形成する物理層は、原子軌道変形が誘電体の分極応答への唯一のメカニズムを構成するペロブスカイト電気セラミックを含むことが、好ましい。同様に、誘導素子を形成する物理層は、ガーネット電気セラミックを含むことが好ましい。
【００８６】
高速半導体チップスタック２００はまた、ウエハ接合チップのスタック２０２内の任意の半導体ダイ２０８またはインタポーザ２０６の表面上の平坦な電源平面２１３に電気的に接続する側壁電源平面２１２を備えてもよい。任意の半導体ダイ、インタポーザ、またはセンサチップ用の接地平面および電源平面もまた、ビアを通じてチップスタック内に電気的に内部接続されてもよい。高速半導体チップスタック２００はまた、高速半導体チップスタック２００の１つ以上の側面の部分２１６を覆う側壁接地平面２１４を備えてもよい。本出願の好適な実施形態は、側壁電源平面２１２が、側壁電源平面２１２に隣接して対称的に配置された２つの側面側壁接地平面２１４の間に配置されることである。側壁接地平面はまた、高速半導体チップスタック２００の１つ以上の側面の側面２１７全体を覆ってもよい。側壁接地平面２１４は、ウエハ接合チップのスタック２０２内の任意の半導体ダイ２０８、センサチップ２０７、またはインタポーザ２０６の表面上の平坦な接地平面２１５に電気的に接続する。本出願の好適な実施形態は、平坦な電源平面２１３が、平坦な電源平面２１３に隣接して対称的に配置された２つの側面平坦接地平面２１５の間に配置されることである。接地平面はまた、接地パッド２１９と電気的に連絡していてもよい。接地パッド２１９は、高速半導体チップスタック内の他の電気層上の特定の場所に電気接地をルーティングするために、ビアと追加の電気的接触を行ってもよい。
【００８７】
高速半導体チップスタック２００は任意選択的に、高速半導体チップスタック２００の主表面２２０にダイ−ウエハ間接合された表面接合半導体ダイ２１８を含んでもよい。表面接合ダイは、チップスタック２００の上部に位置決めされたインタポーザ２０６または半導体ダイ２０８の上に形成されるかまたは内部に形成されたコンタクトパッド２２１のアレイに、電気的に接続されている。さらに、表面実装半導体ダイ２１８は、スタックアセンブリとして、好ましくは高速半導体チップスタック２００として接合された複数の半導体ダイを代わりに含んでもよい。チップスタックの上の主表面２２０は、主表面２２０上に形成されるかまたはこれに接合された、ＬＣＤ法を用いて製造されたパッシブコンポーネントを追加で含んでもよい。パッシブコンポーネントは、１つ以上の減結合、周波数フィルタリング、または調整容量素子２２２、抵抗器２２４、および誘導素子２２６を備えてもよく、主表面上のビア２０４または伝送線路２０５を通じて高速半導体チップスタックに電気的に相互接続されている。一般に、これらのパッシブコンポーネントは、チップスタックの上部の主表面２２０から突起する。容量素子２２２が１つ以上の高エネルギー密度誘電体層３００を備え、結晶格子１０４内の平均ａｍｕが２５ａｍｕ超、好ましくは５０ａｍｕ超であり、高エネルギー密度誘電体層３００が、フェムト秒の応答時間で完全に分極および脱分極するナノスケールの微細構造１１８を備えることは、好適な実施形態である。インダクタコイル２２６の磁気コアがガーネット電気セラミック磁気コア１４２を備えることは、追加の好適な実施形態である。抵抗器２２４の抵抗材料は、金属、合金、超合金、または抵抗性電気セラミックのいずれかを含んでもよい。
【００８８】
ここで、高エネルギー密度誘電体３００層が高速半導体チップスタック２００の構築に適用される実施形態を示すために、図４Ａから図４Ｈを参照する。出願を目的として、高エネルギー密度誘電体３００のありとあらゆる言及は、図２Ｂ、図２Ｃ、および図２Ｄに示されるように、標準動作温度にわたって安定したままであり、フェムト秒のオーダーの分極応答、τ分極および酸化ケイ素の絶縁相を含む境界材料を用いた５０ｎｍ以下の均一な粒径を有する、２００≦εＲ≦８００の範囲の比誘電率を有する絶縁材料層を指す。
【００８９】
容量性誘電は、蓄積された電磁エネルギーの一時的なリザーバとして使用される。単純なコンデンサは、そのＲＣ定数（内部抵抗（Ｒ）×静電容量（Ｃ））によって支配される速度の蓄積および放出電荷を有するが、ＲＣ定数がτ分極未満の場合、蓄積されたエネルギーはτ分極より速く変調できない。これらの例では、分極率が遅い方が、変調信号に歪みおよび電力損失をもたらす。
【００９０】
図４Ａは、２つの導電性電極３０４Ａ、３０４Ｂに挟まれた、高エネルギー密度誘電体３００を含む高エネルギー密度容量層３５０を備える単層平行板コンデンサ３０２を描写している。導電性電極３０４Ａ、３０４Ｂ上に蓄積された電荷Ｑは、
Ｑ＝ＣＶ  （３ａ）
ここで、Ｃはファラッド単位で測定した静電容量、Ｖはボルト単位の印加電圧である。平行板コンデンサの静電容量Ｃは、導電性電極３０４Ａ、３０４Ｂの表面積Ａ、導電性電極３０４Ａ、３０４Ｂを分離する距離ｄ、および導電性電極３０４Ａ、３０４Ｂ間の距離ｄを満たす材料３００の誘電率（εｏεＲ）によって決定され、
Ｃ＝ＡεｏεＲ／ｄ  （３ｂ）
ここで、εｏは自由空間の誘電率、εＲは２つの導体を分離する誘電体材料の比誘電率である。比誘電率εＲは、単位面積あたりで蓄積された電荷を直線的に拡大する電磁レンズとして機能する。単位面積あたりの静電容量の増加は、単層の静電容量が並列で追加される多層コンデンサ３１０構造を形成することによって実現される。小さいプロファイルサイズは、平面コンデンサ４０４Ｃを形成することによって実現される。
【００９１】
高エネルギー密度誘電体３００に関連付けられた固有の倍率は、特徴的な回路素子の機能サイズを最小化することにおいて有用である。３ＧＨｚの電磁波は１ｃｍの波長を有し、３０ＧＨｚの電磁波は１ｍｍの波長を有する。高い周波数でシグナルインテグリティを維持することは、信号伝送線路を終端させるための共振素子の使用に大きく依存する。高エネルギー密度誘電体層３００の倍率は、インピーダンス整合構造において有用であって、シグナルインテグリティおよび信号終端を改善するために７〜２０ＧＨｚの周波数範囲で動作する半導体チップスタック２００の範囲内でパッケージングされるのに十分に小さい機能サイズを有する、共振体の構築において有用である。
【００９２】
ここで、容量素子２２２の好適な実施形態を示すために、図４Ｂを参照する。一次電極３１２および二次電極３１４を備える多層デカップリングコンデンサ３１０。一次３１２および二次３１４電極は、多層デカップリングコンデンサ３１０内に埋め込まれて交互配置された一次導体層３１６Ａ、３１６Ｂ、３１６Ｃ、３１６Ｄ、３１６Ｅおよび二次導体層３１８Ａ、３１８Ｂ、３１８Ｃ、３１８Ｄに、それぞれ電気的に連絡している。一次導体層３１６Ａ、３１６Ｂ、３１６Ｃ、３１６Ｄ、３１６Ｅおよび二次導体層３１８Ａ、３１８Ｂ、３１８Ｃ、３１８Ｄの厚さは、特定の設計の電流負荷および内部抵抗に適合すべきであり、最適には、搬送される電流負荷に応じて、１００ｎｍから２００μｍの厚さの範囲内となる。一次導体層３１６Ａ、３１６Ｂ、３１６Ｃ、３１６Ｄ、３１６Ｅおよび二次導体層３１８Ａ、３１８Ｂ、３１８Ｃ、３１８Ｄの各々は、高エネルギー密度容量性誘電体層３２０Ａ、３２０Ｂ、３２０Ｃ、３２０Ｄ、３２０Ｅ、３２０Ｆ、３２０Ｇ、３２０Ｈによって互いに分離している。本発明の実施形態は、高エネルギー密度容量性誘電体層３２０Ａ、３２０Ｂ、３２０Ｃ、３２０Ｄ、３２０Ｅ、３２０Ｆ、３２０Ｇ、３２０Ｈのフェムト秒の分極時間τ分極が変調信号を有する位相内で応答するので、半導体チップスタック１に電気的に連絡している多層デカップリングコンデンサ３１０の使用を主張する。本発明の好適な実施形態は、高速半導体チップスタック２００の主表面２２０上に形成されるかまたはこれに接合された多層デカップリングコンデンサ３１０を有する。
【００９３】
ここで、信号相互接続としてマイクロストリップ３５２、ストリップライン３５４、グランドクラッドストリップライン３５７、グランドクラッド誘電体導波路３５５、および誘電体スラブ導波路３５９内に高エネルギー密度誘電体３００を組み込む好適な実施形態、ならびに高速半導体チップスタック２００内に電機接続を確立する方法を示すために、図４Ｃから図４Ｏおよび図５Ａを参照する。高シグナルインテグリティは、回路内にリンギングを引き起こして高周波性能を低下させる定在波反射を回避するために、全てのインピーダンス（入力／出力／および伝送線路）をシステム内で完全に整合させる必要がある。半導体ダイは、その機能に応じて１Ω以下の低い値から１０１２Ωの高い値まで変化する入力／出力インピーダンスを有することができる。したがって、高速半導体チップスタック２００内のウエハ接合チップ２０２またはダイ−ウエハ間（ダイ−インタポーザ間）接合半導体ダイ２１８の間のインターフェース４０２で境界表面層４００、４００Ａ、４００Ｂ内に集積されるのに十分に小さい機能サイズを有するインピーダンス整合ネットワークの需要がある。したがって、インピーダンスを整合させるために伝送線路が使用され得るか、またはインピーダンス整合フィルタで使用されるパッシブコンポーネントのサイズを最小化させるために高エネルギー密度材料が展開され得る手段を作成することが、望ましい。以下に詳述されるように、高エネルギー密度容量層を備える伝送線路の適用は、位相遅延の導入、低インピーダンス入力または出力の整合、および特徴的機能サイズの最小化において有用である。
【００９４】
本出願の範囲の下で、ダイ実装半導体ダイ２０８、センサ装置２０７、またはインタポーザ２０６の面に製造された表面層４０２Ａ、４０２Ｂ内に横方向電気的相互接続を作成するために使用される伝送線路として、様々な手段が展開され得る。図示されるように、高速半導体チップスタック２００内に埋め込まれたコンポーネントの主表面２２０とインターフェースするために、表面層が使用される。マイクロストリップ３５２の伝送線路は、グランドシールドが必須ではない用途で使用されてもよい。図４Ｃに描写されるマイクロストリップ伝送線路３５２は、接地平面３５６と信号導電素子３５８との間に設けられた誘電体コア３５１を備え、これは高エネルギー密度容量層３５０であってもよい。信号導電素子３５８は、金属、合金、または超合金酸化物誘電体、または炭素織物、好ましくはカーボンナノチューブを備えてもよい。マイクロストリップ３５２の伝送線路は、表面層４０２Ａ、４０２Ｂ内の表面特徴４００として構築される。次に表面層４０２Ａ、４０２Ｂは、スタックコンポーネント間のインターフェースを形成する。
【００９５】
図４Ｄに示されるように、ストリップライン３５４の伝送線路は、誘電体コア３５１内に埋め込まれ、上部接地平面３５６Ａと下部接地平面３５６Ｂとの間に設けられた、導電性信号導電素子３５８を備える。誘電体コア３５１は、設計要件に応じて、εＲ≒４を有する非晶質シリカ、または金属酸化物、好ましくは酸化チタンまたは酸化ハフニウムなどの単一元素金属酸化物を備える金属酸化物、もしくは高エネルギー密度誘電体３００を含み得る。
【００９６】
図４Ｅに示されるように、グランドクラッドストリップライン導波路３５７は、別の代替伝送線路である。これは、接地側壁２１９Ａ、２１９Ｂならびに上部および下部接地平面３５６Ａ、３５６Ｂとして機能する接地パッド２１９の間に設けられた誘電体コア３５１内に埋め込まれた信号導電素子３５８を備える。
【００９７】
図４Ｆはグランドクラッド誘電体導波路３５５を描写しており、これは、上部および下部接地平面３５６Ａ、３５６Ｄの間に形成され、接地側壁２１９Ａ、２１９Ｂの間に設けられた、誘電体コア３５１を備える。
【００９８】
図４Ｇに示されるように、誘電体スラブ導波路３５９は、接地平面２１９の上に形成された誘電体コア３５１を備え、誘電体コア３５１内の波を案内するための誘電体クラッド側壁３８３Ａ、３８３Ｂを作成するためにやはり接地平面２１９上に形成された誘電体クラッド３８３によって覆われている。誘電体クラッド３８３はまた、接地平面２１９と誘電体コア３５１との間に挿入されてもよい。（明確さのため図示せず）。誘電体スラブ導波路３５９内の全内部反射を実現するためには、誘電体コア３５１および誘電体クラッド３８３のために選択された材料は、誘電体コアの屈折率（ｎ３５１＝√μｏμＲ３５１εｏεＲ３５１）が誘電体クラッド３８３の屈折率（ｎ３８４＝√μｏμＲ３８３εｏεＲ３８３）よりも大きいという条件を満たさなければならない。誘電体スラブ導波路３５９の設計異議に応じて、様々な材料の組み合わせが可能である。極端な例では、誘電体クラッド材料３８３は純粋な非晶質シリカ（εＲ＝４）を含んでもよく、他方では誘電体コア材料３５１は屈折率をわずかに上昇させるリンドープ非晶質シリカを含む。あるいは、誘電体クラッド３８３は酸化チタン（εＲ＝７０）を含んでもよく、他方では誘電体コア３５１は酸化ハフニウム（εＲ＝９０）を含む。さらに別の極端な例では、誘電体クラッド３８３は高エネルギー密度誘電体３００Ａ（εＲ＝７５０）を含んでもよく、他方では誘電体コア３５１は別の高エネルギー密度誘電体３００Ｂ（εＲ＝８００）を含む。
【００９９】
図４Ｈ、図４Ｉに示されるように、誘電体スラブ導波路３５９はまた、メタマテリアル誘電体導波路３５９を形成する、メタマテリアル誘電体コア３８４、３８４Ａ、３８４Ｂを含んでもよい。明確さのため、上部誘電体クラッド層または接地平面は、図から削除されている。本出願の目的のため、メタマテリアル誘電体は、特定の電磁モード構造を優先させるため、または所望のクロック速度およびその高調波周波数に正確に調整された共振条件を作成するために、メタマテリアル誘電体コア３８４内に周期的パターンで正確に配置された複数の誘電体材料を含む複合誘電体の意味を有するものとする。メタマテリアル誘電体コア３８４の特徴は、メタマテリアルコア３８４の誘電率（εｏεＲ）および透磁率（μｏμＲ）がコンポーネント素子の部分体積平均である有効誘電率（εｏεＲ）Ｅｆｆおよび透磁率（μｏμＲ）Ｅｆｆを採用するように、様々な誘電体のコンポーネント体が導波路まで伝播する基本電磁周波数の波長よりも小さい物理的サイズを有することである。メタマテリアル誘電体コア３８４の第１の実施形態３８４Ａは、磁気誘電体（μＲ≠１）３８５、好ましくはガーネット磁気コア１４２材料をさらに含む交互領域３８５、３５１を有する複合誘電体コアを備えるが、誘電体ホスト３８６は備えない。（μＲ＝１）を有する誘電体コア３５１は、メタマテリアル誘電体コア３８４Ａの残りを備える。磁気誘電体３８５材料および誘電体コア３５１は、任意の部分体積、任意の形状を占有してもよく、部分体積、形状、範囲、および断面位置がメタマテリアル誘電体導波路３５９の長さ３６０に沿って周期的に一定間隔で離間している限り、メタマテリアル誘電体コア３８４の断面積内のどこにでも配置され得る。
【０１００】
誘電体導波路３５９内のメタマテリアル誘電体コア３８４の第２の実施形態３８４Ｂは、高エネルギー密度誘電体３００またはガーネット磁気コア１４２材料をさらに含み得る誘電体含有物３８７の周期的アレイをさらに備えるホスト誘電体３８６を備える。これらの構造の主な目的は、終端ビア４０４Ｅで大きく減衰するメタマテリアル誘電体導波路の長さに沿った共振定在波の条件を作成することである。
【０１０１】
ガーネット磁気コア１４２および高エネルギー密度誘電体３００を周期的に交互配置するかまたは誘電体導波路３５９の長さに沿って誘電体含有物３８７を含むメタマテリアル誘電体コア３８４の適用もまた、ストリップライン３５４、マイクロストリップ３５２、ストリップライン３５４、グランドクラッドストリップライン３５７、グランドクラッド誘電体導波路３５５、および誘電体スラブ導波路３５９における誘電体コアの好適な実施形態である。
【０１０２】
層としての高エネルギー密度誘電体３００の包含、または高速半導体チップスタック２００内の層の包含は、本発明の目的に役立つ複数の機能を提供する。まず、これらは以下の指揮によって与えられる低特性インピーダンスＺｏを有する伝送線路の構築を可能にする。
2020519021.tif 000004
【０１０３】
したがって、システムにおいて、高速半導体チップスタック２００内の半導体ダイ上の低インピーダンス入力および出力ポートでインピーダンス整合を改善するために、最大比誘電率εＲを有する高エネルギー密度容量性誘電体層３５０を備える伝送線路または表面特徴を構築することは、有利である。同様に、システム内の高インピーダンスポートと整合するときに、高い比透磁率μＲの超低損失ガーネット１４２を有する伝送線路または表面特徴を構築することは、有利である。
【０１０４】
上述のように、高エネルギー密度誘電体３００は、インピーダンスを整合して電気接続を終端させるために使用される伝送線路および共振体の特徴的機能サイズを縮小する。特徴的機能サイズは、電磁波が誘電媒体を通じて伝播するとき、電磁波長λｏおよび誘導波長λｇに対応する。誘導波長λｇは、以下のように、比誘電率εＲに比例して減少する。
2020519021.tif 000005
【０１０５】
εＲ＝１の自由空間真空では、１０ＧＨｚの信号は３０ｍｍの電磁波長を有し、２０ＧＨｚの信号は１５ｍｍの電磁波長を有し、これはチップスタック１、２００の物理的寸法内に適合するのが困難な機能サイズを表す。しかしながら、高いεＲを有する高エネルギー密度誘電体３００または透磁率μＲ＞＞１を有するガーネット磁気コアの本体内では、誘導波長λｇは以下のように減少する。
2020519021.tif 000006
【０１０６】
したがって、μＲ＝１およびεＲ＝４００を有する高エネルギー密度誘電体３００内では、終端コンポーネントとして役立つ素子および共振体の誘導波長λｇおよび特性は、２０倍減少する。このため、１０ＧＨｚの信号は１．５ｍｍの誘導電磁波長を有し、２０ＧＨｚの信号は０．７５ｍｍの電磁波長を有する。同様に、μＲ＝１およびεＲ＝８００を有する高エネルギー密度誘電体３００内では、終端コンポーネントとして役立つ素子および共振体の誘導波長λｇおよび特性は、２８倍減少する。このため、１０ＧＨｚの信号は約１．１ｍｍの誘導電磁波長を有し、２０ＧＨｚの信号は約０．５ｍｍの誘導電磁波長を有する。これらの物理的寸法は、積層チップアセンブリの範囲内でより互換的に統合され、十分に最新のマイクロエレクトロニクス製造のフォトパターニング公差内である。
【０１０７】
機能サイズを縮小することで、ストリップライン３５４、導波路３５５、およびグランドクラッドストリップライン３５７のサイズ要件を比例的に減少させる。導波路３５５およびグランドクラッドストリップライン３５７は、これらのＴＭｏモードがカットオフ周波数を有しておらず、特徴的な寸法ｈ、ｗが誘導波長の少なくとも半分、ｈ、ｗ≧０．５λｇである限り、高エネルギー密度誘電体３００の損失に限定される減衰で電力を送信するので、電気接続を行うための表面特徴として好適な実施形態である。
【０１０８】
位相速度υｐは、以下のように比例的に減少する。
2020519021.tif 000007
ここで、ｃは真空中の光の速度である。υｐが遅くなるとレイテンシを増加させるが、これは高速半導体チップスタック２００内でマイクロプロセッサおよびメモリコンポーネントを隔てる物理的距離を短くすることで相殺される。以下で論じられるように、位相速度を低下させると回路内のインピーダンス整合終端の必要性が高まる。しかしながら、デジタルパルスまたは変調アナログ信号のどちらで構成されても、情報は、パルスを成形するかまたは情報を変調信号として符号化する高次高調波の基本周波数（またはクロック速度）およびフーリエ級数で構成される。伝送媒体の分散特性は、距離の関数としてのフーリエ級数における高次および低次周波数の伝播の差異を定義する。分散は、誘電定数の周波数（ω）依存性の関数μｏμＲ（ω）εｏεＲ（ω）である。フーリエ級数におけるいくつかの周波数は他の物よりも速い伝播速度を有するため、誘電分散は、明確に定義されたパルスをより長い伝播経路にわたって歪ませる。分散は、分極応答時間τ分極によって決定される誘電媒体内の共振の周りで最も顕著である。高エネルギー密度誘電体３００のフェムト秒の分極応答時間は、共振をテラヘルツ（ＴＨｚ）周波数に押し上げ、１０〜２０ＧＨｚの周波数範囲の変調信号の伝送における歪みを最小限に抑える。低分散誘電体の使用はまた、符号化された周波数のグループ全体が類似の伝播特性を有すると見なされるので、システム内のインピーダンス整合も促進する。
【０１０９】
高速デジタル設計では、電気長ｌは、回路が集中定数回路として設計可能であるかまたは分散ネットワークとして設計される必要がある寸法を決定するので、設計上の重要な考慮事項となる伝送線路に沿った電磁波伝播の特性である。電気長ｌは、デジタルパルスが遷移すると受信ポートでバイナリ状態になる、位相速度υｐによって決定される１インチあたりピコ秒で測定された、デジタルパルスの立ち上がりエッジの立ち上がり時間Ｔｒ（ピコ秒単位）、および伝送線路内の遅延（Ｄ）によって決定される。
ｌ＝Ｔｒ／Ｄ  （４ｄ）
【０１１０】
原則として、１／６よりも長いいずれの伝送線路も、リンギングを回避するために適切な終端を用いて単位長さあたりの一貫したインピーダンスを有する分散ネットワークとして設計される必要がある。表ＩＩに示されるように、高エネルギー密度容量性誘電体材料の導入は、高速半導体チップスタック２００が集中定数回路として設計され得る距離を実質的に短縮する。
【０１１１】
2020519021.tif 000008
【０１１２】
ここで、表面層４００Ａ／４００Ｂ内の電機接続がビアを通じて上述の様々な伝送線路構造までどのように作られるかを示すために、図４Ｊ、図４Ｋ、図４Ｌを参照する。従来の手段は、マイクロストリップ３５２、ストリップライン３５４、およびグランドクラッドストリップライン３５７の伝送線路をチップスタック内の他のコンポーネントに電気的に接続するために使用されている。表面層に埋め込まれたグランドクラッドストリップライン３５７の場合（図４Ｊに断面図として描写）、誘電体コア３５１は、設置面（接地側壁２１９および接地平面３７８）によって覆われ、信号導電素子３５８を覆う。誘電体コア３５１内に埋め込まれた単層ビア２０４Ａは、グランドクラッドストリップライン３５７が埋め込まれた表面層４００と、この場合、高速半導体チップスタック２００の直下に位置するチップコンポーネントの表面層との間に、電気通信を確立する。貫通ビア２０４Ｂは、グランドクラッドストリップライン３５７と複数の表面層との間で、そのすぐ上または下の半導体ダイ２０８、センサチップ２０７、またはインタポーザ２０６コンポーネントの表面層４０２Ａ、４０２Ｂを通じて電気通信を確立する。
【０１１３】
グランドクラッド誘電体導波路３５５および誘電体スラブ導波路３５９をチップスタック内の別のコンポーネントに電気的に相互接続するために、従来とは異なる手段が必要とされる。図４Ｋ、図４Ｌは、誘電体コア３５１のベース層上に形成されたビア２０４Ａ、２０４Ｂおよび指向性放射素子３８８を露出するために上部接地平面層３５６Ａおよび誘電体コア３５１の上部層が部分的に除去された、単一層４００の一部に埋め込まれたグランドクラッド誘電体導波路３５５の断面図を描写している。この実施形態では、放射素子３８８は、ビア２０４Ａ、２０４Ｂに電気的に接続されるかまたは電磁的に結合されている。好適な実施形態では、放射素子３８８は、ビア２０４Ａ、２０４Ｂに電気的に接触しているモノポールアンテナ３８９を備えてもよく、誘電体コア３５１内に信号電力を次第減に放射するためにモノポールアンテナ３８９に電磁的に結合された近接結合導波路素子３９０を任意選択的に含んでもよい。近接結合導波路素子３９０は、導電素子または誘電体素子であり得る。モノポールアンテナ３８９は単純にビア２０４Ａ、２０４Ｂのスタブであり得るが、誘電体コア３５１の幅ｗと平行に配向された最大長３９１を有することは、追加の好適な実施形態である。この追加の好適な実施形態では、モノポールアンテナ３８９の最大長３９１は、誘導波長の少なくとも１０分の１（０．１０λｇ）、好ましくは誘導波長の少なくとも半分（０．５０λｇ）でなければならない。モノポールアンテナ３８９が、モノポールアンテナ３８９の最大長と平行に、誘電体コア３５１の幅で揃えられた接地側壁２１９Ｃから誘導波長の４分の１（０．２５λｇ）の距離３９２に位置決めされることもまた、好適な実施形態である。近接結合導波路素子３９０は、モノポールアンテナ素子および互いから誘導波長の４分の１（０．２５λｇ）以下の間隔３９３を有するべきである。複数の近接結合導波路素子３９０が使用されるとき、間隔３９３は、モノポールアンテナ３８９と近接結合導波路素子３９０との間で一定であっても可変であってもよい。
【０１１４】
図４Ｍ、図４Ｎ、図４Ｏ、図４Ｐは、ビア２０４からグランドクラッド誘電体導波路３５５または誘電体スラブ導波路３５９の誘電体コア３５１内に電磁信号を結合するためにアンテナアレイ３９４が使用されている断面図を描写している。図４Ｍは、誘電体コアベース層３５１Ａ上のアレイを明らかにするために上部接地平面３５６Ａおよび誘電体コア３５１の一部が切り取られた領域、ならびにアンテナアレイ３９４用のビア給電ネットワーク３９５、３９５Ａ、３９５Ｂおよび下部接地平面３５６Ｂを明らかにするために誘電体コアベース層３５１Ａが切り取られた別の領域の、アンテナアレイ３９４を描写している。アンテナアレイは、任意のアレイ構成を備え得る。エンドファイアまたはブロードサイドアレイ構成は、その高い指向性のために、本出願のアンテナアレイ３９４として好適な実施形態である。
【０１１５】
本出願の主な目的は、より高い周波数での金属トレースにおける導電電力損失を軽減することを目指す。熱管理システムの熱負荷および追加コストを削減するためには、導電電力損失を排除することが望ましい。高エネルギー密度誘電体３００によって可能になる機能サイズの縮小と相まって、誘電損失の低減および分極応答時間の高速化は、高速半導体チップスタック内の導電トレースにわたる導波路の使用に有利に働く。
【０１１６】
全てのアンテナアレイ３９４は指向性が高くなり得る。一例としてエンドファイアアンテナアレイを使用する、アンテナアレイ３９４が、図４Ｍから図４Ｏに描写されている。アンテナアレイ３９４は、複数の放射体３９６および整相システム３９７を備える。整相システムは、図４Ｍから図４Ｏに描写されるように、単一のビア２０４システムおよび導体長のばらつきを有する、個々の放射体３９６Ａ、３９６Ｂ、３９６Ｃ、３９６Ｄ、３９６Ｅ、３９６Ａ´、３９６Ｂ´、３９６Ｃ´、３９６Ｄ´、３９６Ｅ´への給電ネットワークを備えてもよい。あるいは、整相システム３９７はまた、アンテナアレイ３９４内の各放射素子の整相出力を最適化するために、放射体３９６Ａ、３９６Ｂ、３９６Ｃ、３９６Ｄ、３９６Ｅ、３９６Ａ´、３９６Ｂ´、３９６Ｃ´、３９６Ｄ´、３９６Ｅ´の各々に独立して給電する導波路出力を監視および最適化する（１つまたは複数の）隣接回路層上に位置する位相同期ループ回路をビア２０４が電気的に接続するネットワークを備えてもよい。加えて、位相同期ループ回路内の終端ビア、または高速半導体チップスタック内のどこかの任意の終端ビアは、参照により本明細書に組み込まれる、ｄｅ  Ｒｏｃｈｅｍｏｎｔの米国特許出願第１４／５６０，９３５号明細書（´９３５出願）に教示されるような、調整可能なインダクタ素子を備えるか、またはこれに電気的に接続されてもよい。
【０１１７】
エンドファイアアンテナアレイの場合、放射体３９６Ａ、３９６Ｂ、３９６Ｃ、３９６Ｄ、３９６Ｅ、３９６Ａ´、３９６Ｂ´、３９６Ｃ´、３９６Ｄ´、３９６Ｅ´は、誘導波長の４分の１（０．２５λｇ）の距離だけ離れた半波長ダイポール素子を備え、整相システム３９７は、個々の放射体３９６Ａ、３９６Ｂ、３９６Ｃ、３９６Ｄ、３９６Ｅ、３９６Ａ´、３９６Ｂ´、３９６Ｃ´、３９６Ｄ´、３９６Ｅ´の間で９０°だけ信号を位相遅延させるように設計されている。これにより、位相遅延した給電／帰還信号は、放出しているダイポール素子の各々からの放射信号と建設的に干渉する。この建設的干渉は、主に、アレイ内の最後の放射体３９６Ｅ、３９６Ｅ´から外れて収束ビームの導波路を通るように指向される。アレイ内の最初の放射体３９６Ａ、３９６Ａ´を裏接地パッド側壁２１９Ｃから最適な距離３９８に配置することは、本発明の好適な実施形態である。この距離は、誘導波長λｇによって決定され、所与のアンテナアレイ構成によって異なる。エンドファイアアンテナアレイの場合、裏接地パッド側壁２１９Ｃから誘導波長の４分の１（０．２５λｇ）が、導波路を通じて放射する電力を最大化する。放射体３９６Ａ、３９６Ｂ、３９６Ｃ、３９６Ｄ、３９６Ｅ、３９６Ａ´、３９６Ｂ´、３９６Ｃ´、３９６Ｄ´、３９６Ｅ´は、図Ｍから図Ｏに描写されるような線形体である必要はない。これらは電気的に小さくてもよく、参照により本明細書に組み込まれるｄｅ  Ｒｏｃｈｅｍｏｎｔの´８５８によって教示されるように、周波数選択性および追加の指向性利得を付与する折り畳み幾何学要素３９９を備えてもよい。折り畳み幾何学要素３９９は、１つ以上の平面上に存在する特徴を有するために、放射体を拡張し得る。
【０１１８】
アンテナアレイ３９４の給電ネットワーク３９５は、単一の入力ビア２０４を備えてもよいが、最適には２つのビア２０４を備え、これらは貫通ビア２０４Ａまたは単層ビア２０４Ｂであってもよい。給電ネットワーク３９５内の１つのビアは、個々の放射体３９６Ａ、３９６Ｂ、３９６Ｃ、３９６Ｄ、３９６Ｅの半分にソース信号を供給する。もう１つは、個々の放射体３９６Ａ´、３９６Ｂ´、３９６Ｃ´、３９６Ｄ´、３９６Ｅ´から帰還信号を引き出す。より忠実度の高い用途では、給電ネットワーク３９５Ａは、ビア２０４を通じて別の層上の回路までソースおよび帰還信号をルーティングする。性能仕様があまり厳しくない用途では、給電ネットワーク３９５Ｂは、ビア２０４を通じて別の層上の回路までソース信号をルーティングし、その一方で帰還信号は、下部接地平面層３９５Ｂと接触する。アンテナアレイ３９４、放射体３９６、および折り畳み幾何学要素３９９は、導電体、誘電体、または高エネルギー密度誘電体３００を含み得る近接結合導波路素子３９０をさらに備えてもよい。
【０１１９】
これらの従来とは異なる手段は誘電体導波路向けに開発されているが、これらは本出願において全ての伝送線路に普遍的に適用可能である。
【０１２０】
ここで、表面層４００Ａ、４００Ｂ内で信号をルーティングし、高速半導体チップスタック内で伝送線路を適切に終端するための平坦な表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄの使用を示すために、図５Ａから図５Ｇを参照する。明確さのため、用語「伝送線路」または「複数の伝送線路」は本発明において、上記の用語の定義のセクションで提供された意味を伝えると理解される。
【０１２１】
平坦な表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄは、高速半導体チップスタック２００内のスタックコンポーネント（半導体ダイ２０２、センサチップ、およびインタポーザ）と表面接合ダイ２１８との間の境界面４０２で結合する表面層４００Ａ、４００Ｂに集積されている。表面層４００Ａ、４００Ｂは誘電体コア３５１を備えるが、これは視覚的明瞭さのために図３Ａ、図５Ｂから図５Ｆには示されていない。表面層４０２Ａ、４０２Ｂは、厚さが１０ｎｍから５ｍｍまでの範囲であってもよいが、好ましくは０．１μｍから５００μｍまでの範囲の厚さを有する。
【０１２２】
表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄは、表面層４００Ａ、４００Ｂ内、またはビア２０４間の電気的相互接続を電気的に終端させる伝送線路またはインピーダンス整合素子に沿って分散された静電容量またはインダクタンスとして機能するために、表面層４００Ａ、４００Ｂに具体的に集積されている。ビア２０４は、表面層４００Ａ、４００Ｂ内で終端する単層ビア２０４Ａ、または表面層４００Ａ、４００Ｂが境界面４０２で結合しているときに高速半導体チップスタック２００内でウエハ接合チップ２０２を電気的に接続する貫通ビア２０４Ｂであってもよい。貫通ビア２０４Ｂはまた、ウエハ接合チップのスタック２０２と表面実装半導体ダイ２１８との間の界面でも見られる。これらの表面特徴は誘電体コア３５１内に埋め込まれており、これは視覚的明瞭さのために図５Ｂから図５Ｆおよび図６Ａから図６Ｅには示されていない。ビアパッド４０５は、表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄを、高速半導体チップスタック２００内の他の表面層４００Ａ、４００Ｂまたは表面実装半導体ダイ２１８と電気的に相互接続するために使用される。
【０１２３】
表面特徴は、図４Ｃから図４Ｉに描写されている伝送線路構造のいずれかを備え得る、電気短絡４０４Ａを備えてもよい。図５Ｂに示されるように、電気短絡４０４Ａは、スタック内のいずれか別の回路素子と、または接地パッド２１９と電気接続するために使用されるビアパッド４０５を電気的に接続するために、使用されてもよい。
【０１２４】
図５Ｃに描写されるように、表面特徴は、２つの電気短絡４０４Ａの間に挿入された抵抗素子４０６を備える平面抵抗器４０４Ｂを代替的に備えてもよい。抵抗素子４０６は、電気セラミック、金属、合金、超合金、またはカーバイドセラミック、好ましくはＭＡＸ相セラミックを備えてもよい。平面抵抗器４０４Ｂは、高速半導体チップスタック２００内の別の層上に位置する埋め込み短絡４０７に信号をルーティングする、その同じ表面層４０２Ａ、４０２Ｂ内の他の電気短絡または貫通ビア２０４を有する別の抵抗器または別の表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄとの直列または並列の電気接続を形成してもよい。
【０１２５】
図５Ｄに描写されるように、表面特徴はまた、平面インダクタ４０４Ｃまたは平面コンデンサ４０４Ｄを含んでもよい。平面インダクタ４０４Ｃは、２つの電気短絡４００Ａの間に挿入されたガーネット電気セラミック磁気コア１４２を通じて巻き付けられた蛇行導電素子４０８を備える。平面コンデンサ４０４Ｄは、第１導電素子４１０のデジット４１２の間に交互配置した複数のデジット４１８を備える第２導電素子４１６からの高エネルギー密度容量性誘電体３５０を備える間隙４１４によって分離された複数のデジット４１２を備える第１導電素子４１０を備える。平面コンデンサの全ての素子は、２つの電気短絡４００Ａの間に挿入されている。
【０１２６】
図５Ｅ、図５Ｆ、および図５Ｇに示されるように、電気短絡４００Ａ、平面抵抗器４００Ｂ、平面インダクタ４０４Ｃ、および平面コンデンサ４０４Ｄは、電気接続をインピーダンス平衡化するため、または伝送線路を終端するために必要な、パッシブネットワーク素子の任意の可能な構成を可能にするために表面特徴の間の回路に接続するようにビア２０４が位置決めされる、単純な直列接続４２０を形成するために使用されてもよい。これらの表面特徴４０４Ａ、４０４Ｂ、４０４Ｄ、４０４Ｄは、並列および直列相互接続の任意の組み合わせで、特定の周波数フィルタリングまたはインピーダンス整合設計目標によって保証される任意の周波数フィルタリングまたはインピーダンス整合機能を実行するように構成されることが可能である。たとえば、図５Ｆに示される表面特徴レイアウトは、図５Ｇに示される回路図によって描写されるように抵抗器４００Ｂ、インダクタ４０４Ｃ、およびコンデンサ４０４Ｄを構成し、ビア２０４は、追加のブランチが埋め込み短絡４０７を用いてパッシブ回路ネットワークに追加され得る回路ノード４２０として表されている。
【０１２７】
インピーダンスは、曲がり、間隙、または伝送線路の導電素子の物理的寸法の変化など、伝送線路内の物理的不連続部で最も頻繁に不整合となる。インピーダンス不整合は、貫通ビアであっても３Ｄ回路構築の隣接層への単純な垂直接続であっても、ビアにおいて最も一般的である。インピーダンス整合はまた、高速半導体チップスタック２００内に接合されたインタポーザ２０６、センサチップ２０７、および半導体ダイ２０８、２１８上に形成された表面層４０２Ａ、４０２Ｂに組み込まれた高エネルギー密度容量性誘電体３５０への半導体ダイ２０８の電気的相互接続構造内で使用される低誘電率（εＲ）誘電媒体の中を移動する信号を電気的に接続するためにも、必要とされる。これらの技術的考慮事項の観点から、ビア２０４またはビアパッド４０５におけるインピーダンス整合は、本出願に欠くことのできない要素である。
【０１２８】
ここで、本発明の好適な実施形態として終端ビア５００、５０１を示すために、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｄ、図６Ｅを参照する。終端ビア５００、５５０は、高速半導体チップスタック２００の表面層４０２Ａ、４０２Ｂ内のビア２０４において信号を電気的に終端させる誘導素子５０４、容量素子５０６、および抵抗素子５０８をさらに備えてもよいインピーダンス整合ネットワークと電気的に連絡しているビアコンタクトパッド５０２を備える、表面特徴である。終端ビア５００、５０１はまた、直列、並列、またはビアコンタクトパッド５０２の周りで直列および並列の弓形要素として構成された、誘導素子５０４、容量素子５０６、および抵抗素子５０８を備えてもよい。終端ビアは、ビア２０４を通じて移動する信号をインピーダンス整合または終端させるために必要とされる、複数の誘導素子５０４、容量素子５０６、および抵抗素子５０８を備えてもよい。適切な終端を確立するために必要な接地パッド２１９または接地平面２１５への電気接続、ならびに表面層４０２Ａ、４０２Ｂ内の別の回路素子への接続を行う電気短絡４００Ａへの電気接続。終端ビア５００、５０１は、マイクロストリップ３５２、ストリップライン３５４、またはグランドクラッドストリップライン３５７の伝送線路を備え得る導電素子３５８との電気接続を形成する。
【０１２９】
図６Ｂおよび図６Ｃは、高速半導体チップスタック２００内の別の回路素子へのビア２０４による垂直接続を通じて回路ノード４２０を構成するビアパッド５０２に並列に接続された平面インダクタ５０４および平面コンデンサ５０６を備えるように構成された、終端ビア５００を示す。平面インダクタ５０４の一端は、点「Ａ」においてビアパッド５０２と電気的に連絡している。平面インダクタ５０４は、ビアパッド５０２の外周（左に示す）を超えて弓形経路に沿って蛇行する巻線５０６からなる蛇行導電素子を備える。ガーネット磁気コア１４２は平面インダクタコイルの弓形巻線５０６の間に挿入され、これにより、点「Ｂ」におけるベース導電素子５０８への電気接続を終端させる。平面コンデンサ５０６は、点「Ｃ」においてビアパッド５０２と電気的に連絡している一次導電素子５１０を備える。一次導電素子５１０は、ビアパッド５０２の外周（右に示す）を超えて弓形経路を辿る一次アーム５１２との並列電気接続を形成する。平面コンデンサ５０４は、点「Ｄ」においてベース導電素子５０８と電気的に連絡している二次導電素子５１４をさらに備える。第２導電素子５１４は、ビアパッドの外周を超えて弓形経路を辿り、一次アーム５１２の間に挿入された、二次アーム５１６との並列接続を形成する。高エネルギー密度容量性誘電体３５０は、二次アーム５１６から一次アーム５１２を分離する領域内に挿入される。ベース導電素子５０８は、接地平面２１５と電気的に連絡している終端導電素子５２２との電気的接触を形成する抵抗素子５２０と、電気的に連絡している。
【０１３０】
図６Ｄおよび図６Ｅは、高速半導体チップスタック２００内の別の回路素子へのビア２０４による垂直接続を通じて回路ノード４２０を構成するビアパッド５５２に平面抵抗器５５８、５５９と直列または並列に接続された平面インダクタ５５４、５５５および平面コンデンサ５５６を備えるように構成された、終端ビア５５０を示す。第１平面インダクタ５５４は、点「Ａ」においてビアパッド５５２と電気的に連絡し、点「Ｂ」において表面実装半導体ダイ２１８で終端している。ビアパッド５５２は、点「Ｃ」において第１平面抵抗器５５８と電気的に連絡し、これにより、第２平面インダクタ５５５の蛇行巻線５６１の１つである第１弓形導体５６０との入力電気的接触を確立する。第１および第２平面インダクタ５５４、５５５は、ガーネット磁気コア１４２を備える。第２弓形導体５６２は、第２平面インダクタ５５５の出力を、点「Ｄ」において第２平面抵抗器５５９に、および「Ｅ」において平面コンデンサ５５６のコンデンサ入力電極５６４に、電気的に接続する。第２平面抵抗器５５９は、点「Ｆ」においてビアパッド５５２との電気的接触を維持する。高エネルギー密度容量性誘電体３５０は、コンデンサ入力電極５６４の弓形アームとコンデンサ出力電極５６６の弓形アームとの間に挿入されている。コンデンサ出力電極５６６の最も外側の弓形アーム５６７は、表面層上の接地平面２１５と電気的接触している接地電極５６８との電気的接触を確立する。
【０１３１】
図６Ｂから図６Ｅは、並列または直列で構成されたパッシブコンポーネントの組み合わせを備える任意のネットワークフィルタリングまたはインピーダンス整合ネットワークが、本発明の下で意図されるように終端ビア５００、５５０内に集積され得る方法を描写するように意図された、代表的な図である。本発明の範囲は、終端ビア５００、５５０、終端ビア５００、５５０の組み合わせ、表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄの組み合わせ、または表面特徴と１つ以上の終端ビア５００、５５０とのの組み合わせのいずれかとして任意のネットワーク構成と共に集積されたパッシブコンポーネントの任意の組み合わせのあらゆる構成を主張する。
【０１３２】
ここで、ウエハ接合チップ２０２または表面接合半導体ダイを高速半導体チップスタック２００に組み立てる手段を描写する方法を示すために、図７Ａ〜７Ｆを参照する。図７Ａ〜７Ｆは、基板６０１上に形成された終端ビア６００のアセンブリの拡大図を描写しているが、表面層に集積された全ての表面特徴４００Ａ、４００Ｂ、４００Ｃ、４００Ｄに、同じ手順が適用される。基板は、半導体ダイまたはセンサチップを備える処理済み半導体ウエハであってもよく、またはインタポーザ用の誘電体であってもよい。第１のステップは、終端ビアを形成するベース導電素子層６０３の適用を含む。ベース導電素子層６０３は、銅などの金属、金属合金、金属超合金、カーバイドセラミック、好ましくはＭＡＸ相セラミック、または炭素織物を含んでもよい。図７Ｂは、平面インダクタ６２６に必要な蛇行導電素子６０２がビアパッド６０４の周りの弓形経路をトレースする、終端ビア６００内のベース導電素子層６０３の代表的なパターンを示す。同様に、平面コンデンサ６２８用の第１導電素子６０６のデジット６０８の間に交互配置された複数の交互デジット６１４を含む第２導電素子６１２の間の間隙６１０によって分離する複数のデジット６０８を含む第１導電素子６０６。ベース導電素子層６０３内の間隙６１６は、平面抵抗器６２２のための２つの短絡６１８Ａ、６１８Ｂの間に挿入されている。ベース導電素子層６０３のパターニングにはＬＣＤ法が適用され得るが、しかしビアの周囲の厳しい公差のため、従来のフォトリソグラフィ技術が好ましい。
【０１３３】
図７Ｃに示されるように、平面抵抗器６２２を形成するために、間隙６１６と２つの電気短絡６１８Ａ、６１８Ｂとの間に抵抗素子６２０を選択的に堆積するために、ＬＣＤ法が適用される。同様に、平面インダクタ６２６を形成するために、蛇行導電素子６０２上にガーネット磁気コア６２４が選択的に堆積され、平面コンデンサ６２８を形成するために、交互デジット６０８、６１４の上に高エネルギー密度誘電体３００が選択的に堆積される。
【０１３４】
間隙６１０、６１６内および蛇行導電素子６０２の周囲に高品質の側壁接触を構成するためには、ＬＣＤ堆積物が標的とする領域上に重ねて噴霧されることが推奨される。これにより、平滑な表面６３２を表面特徴６２２、６２６、６２８に復元するための化学機械的研磨技術によって除去されたベース導電素子の上部に選択的に堆積される、突起材料６３０を形成する（図７Ｄ参照）。
【０１３５】
ＬＣＤ法は、貫通ビア、アンテナスタブ、およびアンテナアレイなどの独自の機能を与える表面層の非平面特徴を選択的に堆積するために使用される。図７Ｅは、３つの異なるビア構造を示す。第１ビア構造６３４は、基板６０１の平面内で終端する。第２ビア構造６３６は、表面層内で終端し、アンテナスタブとして、もしくはマイクロストリップまたはストリップライン導体との接続として使用される。第３ビア構造は、完全に組み立てられると表面特徴が埋め込まれる表面層４００Ａ、４００Ｂを通る貫通ビア６３８である。
【０１３６】
ＬＣＤ法および化学機械的研磨は、伝送線路２０５、誘電体を適用し、表面特徴４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄを埋め込むために、使用される。接合層６４０は、最終封入ステップとして、表面層４００Ａを形成する誘電体コア３５１に適用される（図７Ｆ参照）。接合層６４０は、高速半導体チップスタック２００内のインターフェース４０２で表面層４００Ａを別の表面層４００Ｂに直接接合するのを促進する材料を含む。接合層６４０は、酸化チタンのような誘電体材料であってもよい。あるいは、接合層６３８は、接地平面として使用される場合、導電性の金属、合金、または超合金であってもよい。最終化学研磨ステップは、接合表面６４２において誘電体コア３５１内の貫通ビア６３８を露出するために適用される。基板６０１は、チップを高速半導体チップスタック２００に構成する前に、薄化および裏面研磨されてもよい。
【０１３７】
チップスタック接合は、様々な方法で実現できる。好適な方法は、３Ｄウエハおよびチップ一体化で一般的に使用される酸化物間低温直接接合技術を利用し、チップの表面上に堆積された酸化物材料は接合材として使用される。金属間低温直接接合技術もまた、チップ間に嵌合面および電気的インターフェースを提供するように構成された露出金属が利用可能な表面領域に適用可能である。
【０１３８】
ここで、完全に統合された半導体チップキャリア７０４の表面に接合された１つ以上の高速半導体チップスタック７００Ａ、７００Ｂを備えるマルチチップモジュール７０５を主張する、本出願の最後の実施形態を示すために、図８を参照する。マルチチップモジュール７０５は、別のチップ７０２Ａ、７０２Ｂも含んでもよく、これらはその表面に接合された半導体ダイまたはセンサを備えてもよい。高速半導体チップスタック７００Ａ、７００Ｂは、１つ以上のＣＰＵ、ＧＰＵ、ＡＳＩＣ、ＦＰＧＡ、スタックプロセッサ、センサ、電気光学、およびメモリチップをさらに備えてもよい。本発明の特定の実施形態は、抵抗変化素子記憶媒体として、抵抗変化素子アレイ、好ましくはカーボンナノチューブ織物を含む抵抗変化素子アレイを含む不揮発性メモリとして機能する別のチップ７０２Ａ、７０２Ｂを備える、高速半導体チップスタック７００Ａ、７００Ｂを主張する。
【０１３９】
ビットコインなどの暗号通貨は、複雑なコンピュータアルゴリズムを使用してマイニングされ、ブロックチェーン上で維持される。この出願時点で、合計２１００万のマイニング可能なビットコインのうち、およそ１６００万がマイニングされている。ビットコインマイニングは、強力な計算能力を必要とする。残りの５００万ビットコインは、現代のクロック速度で動作するコンピュータシステムを使用してマイニングするには１００年を要すると予想される。クロック速度は、アルゴリズムを実行できる速度を設定する。現在の標準である７〜７．５ＧＨｚからチップスタック内に埋め込まれた半導体ダイの固有の２０ＧＨｚ以上のクロック速度に近い動作クロック速度まで、スタック内の全てのチップの動作クロック速度を増加させるチップスタック計算モジュールは、およそ３倍速くアルゴリズムを処理するだろう。これらのより速いクロック速度により、残り５００万の利用可能なビットコインは、１００年ではなく３３年でマイニングできるようになる。この高い効率は、実質的な経済的価値を表す。したがって、本発明のさらなる実施形態は、ビットコインをマイニングするアルゴリズムを処理するように特別に設計されたＡＳＩＣチップとして機能する別のチップ７０２Ａ、７０２Ｂを備える、高速半導体チップスタック７００Ａ、７００Ｂを主張する。これらの高速半導体チップスタック７００Ａ、７００Ｂはプリント回路基板上に実装され得るが、追加のさらなる実施形態は、完全に統合された半導体チップキャリア７０４上に実装されたビットコインをマイニングするアルゴリズムを処理するように設計された別の（ＡＳＩＣ）チップ７０２Ａ、７０２Ｂをさらに備える高速半導体チップスタック７００Ａ、７００Ｂを備える、マルチチップモジュール７０５を主張する。
【０１４０】
追加の実施形態は、マルチチップモジュール上に実装されるか、またはＣＰＵから熱リザーバに熱を移動させるために使用される高速半導体チップスタック７００Ａ、７００Ｂに埋め込まれた、３Ｄ量子ガス層を備える１つ以上の熱電装置であって、熱リザーバは、伝達された熱を、後に回路に戻される電力に変換するために使用される３Ｄ量子ガス層を備える第２の熱電装置を備えてもよい、１つ以上の熱電装置を含む。
【先行技術文献】
【特許文献】
【０１４１】
【特許文献１】米国特許第７，４０５，６９８号明細書
【特許文献２】米国特許出願第１１／４７９，１５９号明細書
【特許文献３】米国特許出願第１３／２１６，１９２号明細書
【図１Ａ】
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【図１Ｂ】
2020519021.tif 000010
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｉ】
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【図２Ｊ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図４Ｎ】
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【図４Ｏ】
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【図４Ｐ】
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【図５Ａ】
2020519021.tif 000039
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【国際調査報告】
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