【手続補正書】
【提出日】平成29年7月7日(2017.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源と負荷（２００）との間に流れる出力電流を制御する第１スイッチング素子（１０）と、
前記第１スイッチング素子と並列接続され、前記電源と前記負荷との間に流れる出力電流を制御する第２スイッチング素子（２０）と、
前記第１スイッチング素子と前記第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部（５０）と、を備える半導体装置であって、
前記電源に接続される端子から前記負荷に接続される端子に至って前記出力電流が通電する第２出力電流経路（ＬＣ２）が、前記電源に接続される端子から前記第１スイッチング素子を経由して前記負荷に接続される端子に至って前記出力電流が通電する第１出力電流経路（ＬＣ１）よりも長くされる、ことを特徴とする半導体装置。
【請求項２】
前記電源に接続される第１端子（Ｔ１）および前記負荷に接続される第２端子（Ｔ２）と、
前記第１端子と前記第２端子との間に流れる出力電流を制御する第１スイッチング素子（１０）と、
前記第１スイッチング素子と並列接続され、前記第１端子と前記第２端子との間に流れる出力電流を制御する第２スイッチング素子（２０）と、
前記第１スイッチング素子と前記第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部（５０）と、を備える半導体装置であって、
前記第１端子から前記第２スイッチング素子を経由して前記第２端子に至って前記出力電流が通電する第２出力電流経路（ＬＣ２）が、前記第１端子から前記第１スイッチング素子を経由して前記第２端子に至って前記出力電流が通電する第１出力電流経路（ＬＣ１）よりも長くされる、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１端子および前記第２端子は、所定の仮想軸に対して直交して延設され、
前記第１スイッチング素子、前記第２スイッチング素子および前記駆動回路部は、前記仮想軸の方向から正面視した平面レイアウトにおいて、前記仮想軸に直交する同一の仮想平面内に、互いにオーバーラップしないように配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記仮想軸に直交する一面を有するヒートシンク（ＨＳ１）を備え、
前記第１スイッチング素子および前記第２スイッチング素子は前記ヒートシンクの前記一面に配置され、
前記平面レイアウトにおいて、前記駆動回路部は、前記第１スイッチング素子を挟んで第１端子と反対側に配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１スイッチング素子は、シリコンを主成分として構成されたＩＧＢＴであり、
前記第２スイッチング素子は、シリコンカーバイドを主成分として構成されたＭＯＳＦＥＴである、ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記駆動回路部は、前記第１スイッチング素子がオンされて定常損失を生じる期間においてのみ、前記第２スイッチング素子をオン状態とすることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１スイッチング素子と前記第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する、前記駆動回路部としての第１駆動回路部（５１）と、
さらに、第３端子（Ｔ３）と、
前記第２端子と前記第３端子との間に流れる出力電流を制御する第３スイッチング素子（３０）と、
前記第３スイッチング素子と並列接続され、前記第２端子と前記第３端子との間に流れる出力電流を制御する第４スイッチング素子（４０）と、
前記第３スイッチング素子と前記第４スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する、前記駆動回路部としての第２駆動回路部（５２）と、を備え、
前記第１スイッチング素子および第２スイッチング素子を上アーム（Ｕ）とし、前記第３スイッチング素子および第４スイッチング素子を下アーム（Ｌ）としてインバータを構成し、
前記第２端子から前記第４スイッチング素子を経由して前記第３端子に至って前記出力電流が通電する第４出力電流経路（ＬＣ４）が、前記第２端子から前記第３スイッチング素子を経由して前記第３端子に至って前記出力電流が通電する第３出力電流経路（ＬＣ３）よりも長くされる、ことを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第１端子、前記第２端子および前記第３端子は、所定の仮想軸に対して直交して延設され、
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、前記第４スイッチング素子、および前記駆動回路部は、前記仮想軸の方向から正面視した平面レイアウトにおいて、前記仮想軸に直交する同一の仮想平面内に、互いにオーバーラップしないように配置されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記仮想軸に直交する同一面内に並んで配置された第１ヒートシンク（ＨＳ１）および第２ヒートシンク（ＨＳ２）を備え、
前記第１スイッチング素子および前記第２スイッチング素子は前記第１ヒートシンクの一面に配置され、
前記第３スイッチング素子および前記第４スイッチング素子は前記第２ヒートシンクの一面に配置され、
前記平面レイアウトにおいて、
前記第１端子、前記第２端子および前記第３端子は、前記第１ヒートシンクと前記第２ヒートシンクの並び方向に直交する方向に延設され、
前記第１駆動回路部は、前記第１スイッチング素子を挟んで前記第１端子と反対側に配置され、
前記第２駆動回路部は、前記第３スイッチング素子を挟んで前記第３端子と反対側に配置される、
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１スイッチング素子および前記第３スイッチング素子は、シリコンを主成分として構成されたＩＧＢＴであり、
前記第２スイッチング素子および前記第４スイッチング素子は、シリコンカーバイドを主成分として構成されたＭＯＳＦＥＴである、ことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記駆動回路部は、
前記第１スイッチング素子がオンされて定常損失を生じる期間においてのみ、前記第２スイッチング素子をオン状態とし、
前記第３スイッチング素子がオンされて定常損失を生じる期間においてのみ、前記第４スイッチング素子をオン状態とすることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
電源と負荷（２００）との間に流れる出力電流を制御する第１スイッチング素子（１０）と、
前記第１スイッチング素子と並列接続され、前記電源と前記負荷との間に流れる出力電流を制御する第２スイッチング素子（２０）と、
前記第１スイッチング素子と前記第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部（５０）と、を備えるインバータであって、
前記電源に接続される端子から前記負荷に接続される端子に至って前記出力電流が通電する第２出力電流経路（ＬＣ２）が、前記電源に接続される端子から前記第１スイッチング素子を経由して前記負荷に接続される端子に至って前記出力電流が通電する第１出力電流経路（ＬＣ１）よりも長くされる、ことを特徴とするインバータ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置およびインバータ
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、複数のスイッチング素子が並列で駆動される半導体装置およびインバータに関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明は、上記問題点を鑑みてなされたものであり、複数のスイッチング素子が並列で駆動する半導体装置において、複数の素子のうち所定のスイッチング素子の短絡耐量を小さく抑えることのできる半導体装置およびインバータを提供することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するために、本発明は、電源と負荷（２００）との間に流れる出力電流を制御する第１スイッチング素子（１０）と、第１スイッチング素子と並列接続され、電源と負荷との間に流れる出力電流を制御する第２スイッチング素子（２０）と、第１スイッチング素子と第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部（５０）と、を備える半導体装置であって、
電源に接続される端子から負荷に接続される端子に至って出力電流が通電する第２出力電流経路（ＬＣ２）が、電源に接続される端子から第１スイッチング素子を経由して負荷に接続される端子に至って出力電流が通電する第１出力電流経路（ＬＣ１）よりも長くされる、ことを特徴としている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記したように、第２出力電流経路は第１出力電流経路よりも長くされている。換言すれば、第１端子から第２スイッチング素子を経由して第２端子に至る配線長が、第１スイッチング素子を経由する配線長に較べて長くされている。各スイッチング素子を経由する電流経路は寄生的なインダクタを形成するが、本発明によれば、電源に接続される端子および負荷に接続される端子から見た第２スイッチング素子の誘導性リアクタンスを、第１スイッチング素子のリアクタンスよりも大きくすることができる。