【手続補正書】
【提出日】平成29年3月22日(2017.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線と、ビット線対と、前記ワード線と前記ビット線対とが交差する箇所に配置されたメモリセルと、前記メモリセルにデータを書込むために前記ビット線対を所定の電圧で駆動する駆動回路とを備え、
前記メモリセルには、第１電位と前記第１電位よりも高い第２電位とが電源として供給され、
第１動作モードと第２動作モードとを有し、
前記第１動作モードにおいて、前記駆動回路は、前記ビット線対の一方のビット線を前記第１電位側に駆動し、他方のビット線を前記第２電位側に駆動し、
前記第２動作モードにおいて、前記駆動回路は、前記ビット線対の一方のビット線を前記第１電位よりも高く前記第２電位よりも低い第３電位に駆動し、他方のビット線を前記第２電位側に駆動する、
半導体装置。
【請求項２】
請求項１において、前記メモリセルは、第１及び第２電源線に接続され、第１及び第２記憶ノードを有し、第１及び第２ＰチャネルＭＯＳＦＥＴと第１乃至第４ＮチャネルＭＯＳＦＥＴとを備え、
前記第１ＰチャネルＭＯＳＦＥＴのドレイン電極と、前記第１ＮチャネルＭＯＳＦＥＴのドレイン電極と、前記第３ＮチャネルＭＯＳＦＥＴのソース電極と、前記第２ＰチャネルＭＯＳＦＥＴのゲート電極と、前記第２ＮチャネルＭＯＳＦＥＴのゲート電極とは、前記第１記憶ノードに接続され、
前記第２ＰチャネルＭＯＳＦＥＴのドレイン電極と、前記第２ＮチャネルＭＯＳＦＥＴのドレイン電極と、前記第４ＮチャネルＭＯＳＦＥＴのソース電極と、前記第１ＰチャネルＭＯＳＦＥＴのゲート電極と、前記第１ＮチャネルＭＯＳＦＥＴのゲート電極とは、前記第２記憶ノードに接続され、
前記第１ＰチャネルＭＯＳＦＥＴのソース電極と、前記第２ＰチャネルＭＯＳＦＥＴのソース電極とは前記第２電源線に接続され、
前記第１ＮチャネルＭＯＳＦＥＴのソース電極と、前記第２ＮチャネルＭＯＳＦＥＴのソース電極とは前記第１電源線に接続され、
前記第３ＮチャネルＭＯＳＦＥＴのゲート電極と、前記第４ＮチャネルＭＯＳＦＥＴのゲート電極とは前記ワード線に接続され、
前記第３ＮチャネルＭＯＳＦＥＴのドレイン電極は、前記ビット線対の一方のビット線に接続され、
前記第４ＮチャネルＭＯＳＦＥＴのドレイン電極は、前記ビット線対の他方のビット線に接続され、
前記第１電源線には前記第１電位が、前記第２電源線には前記第２電位がそれぞれ供給される、
半導体装置。
【請求項３】
請求項２において、前記駆動回路は、第５及び第６ＮチャネルＭＯＳＦＥＴを備え、
前記第２動作モードにおいて、前記第５及び第６ＮチャネルＭＯＳＦＥＴをオンさせることにより、前記第２電源線から前記ビット線対のそれぞれのビット線への電流経路が形成される、
半導体装置。
【請求項４】
請求項３において、前記駆動回路は、第７及び第８ＮチャネルＭＯＳＦＥＴをさらに備え、
前記第１及び第２動作モードにおいて、前記第７または第８ＮチャネルＭＯＳＦＥＴをオンさせることにより、前記第１電源線から前記ビット線対の一方のビット線への電流経路が形成される、
半導体装置。
【請求項５】
請求項２において、前記ワード線を第１ワード線とし、前記ビット線対を第１ビット線対とし、第２ワード線と第２ビット線対をさらに備え、
前記メモリセルは、第９及び第１０ＮチャネルＭＯＳＦＥＴをさらに備え、
前記第３ＮチャネルＭＯＳＦＥＴのゲート電極と、前記第４ＮチャネルＭＯＳＦＥＴのゲート電極とは前記第１ワード線に接続され、
前記第３ＮチャネルＭＯＳＦＥＴのドレイン電極は、前記第１ビット線対の一方のビット線に接続され、
前記第４ＮチャネルＭＯＳＦＥＴのドレイン電極は、前記第１ビット線対の他方のビット線に接続され、
前記第９ＮチャネルＭＯＳＦＥＴのゲート電極と、前記第１０ＮチャネルＭＯＳＦＥＴのゲート電極とは前記第２ワード線に接続され、
前記第９ＮチャネルＭＯＳＦＥＴのドレイン電極は、前記第２ビット線対の一方のビット線に接続され、
前記第１０ＮチャネルＭＯＳＦＥＴのドレイン電極は、前記第２ビット線対の他方のビット線に接続され、
前記第１動作モードにおいて、前記駆動回路は、前記第１ビット線対と前記第２ビット線対のうちの少なくとも１組のビット線対について、一方のビット線を前記第１電位側に駆動し、他方のビット線を前記第２電位側に駆動し、
前記第２動作モードにおいて、前記駆動回路は、前記第１ビット線対と前記第２ビット線対のうちの少なくとも１組のビット線対について、一方のビット線を前記第１電位よりも高く前記第２電位よりも低い第３電位に駆動し、他方のビット線を前記第２電位側に駆動する、
半導体装置。
【請求項６】
請求項１において、前記ワード線と前記ビット線対と前記メモリセルと前記駆動回路とを含むメモリ回路と、前記第１動作モードにおいて前記駆動回路によって前記メモリセルに書込むデータを供給するバスと、前記第２動作モードにおいて前記駆動回路によって前記メモリセルに書込むデータを供給するテスト回路とを、単一の半導体基板上に備える、
半導体装置。
【請求項７】
ワード線と、ビット線対と、前記ワード線と前記ビット線対とに接続されるメモリセルと、前記ビット線対を駆動する駆動回路とを備えるＳＲＡＭのテストを含む、テストプログラムであって、
前記ＳＲＡＭのテストは、
前記ワード線に選択信号をアサートすることによって選択されたメモリセルについて、前記ビット線対の一方のビット線をハイレベル電位、他方のビット線をロウレベル電位にそれぞれ駆動して、当該メモリセルにデータを書込む第１ステップと、
前記ワード線に選択信号をアサートすることによって選択されたメモリセルについて、前記ビット線対の一方のビット線を前記ハイレベル電位、他方のビット線を前記ロウレベル電位よりも高く前記ハイレベル電位よりも低い電位にそれぞれ駆動して、当該メモリセルにデータを書込む第２ステップとを含む、
テストプログラム。
【請求項８】
請求項７において、
前記ＳＲＡＭのテストは、前記第２ステップの後に、前記第２ステップでデータが書込まれたメモリセルから、書込まれたデータを読み出す第３ステップをさらに含む、
テストプログラム。
【請求項９】
請求項７において、
前記第２ステップは、前記ワード線に選択信号をアサートして当該メモリセルへデータを書込んだ後、当該ワード線のアサート状態を維持したまま、前記ビット線対をプリチャージする期間をさらに含む、
テストプログラム。
【請求項１０】
請求項７において、前記ロウレベル電位よりも高く前記ハイレベル電位よりも低い前記電位は、前記ＳＲＡＭの動作範囲における最低動作温度に基づいて規定され、前記第２ステップは、前記ＳＲＡＭを前記最低動作温度以上の温度で実行される、
テストプログラム。
【請求項１１】
ワード線と、ビット線対と、前記ワード線と前記ビット線対とに接続されるメモリセルと、前記ビット線対を駆動する駆動回路とを備えるＳＲＡＭのテストを含む、テスト方法であって、
前記ＳＲＡＭのテストは、
前記ワード線に選択信号をアサートすることによって選択されたメモリセルについて、前記ビット線対の一方のビット線をハイレベル電位、他方のビット線をロウレベル電位でそれぞれ駆動して、当該メモリセルにデータを書込む第１ステップと、
前記ワード線に選択信号をアサートすることによって選択されたメモリセルについて、前記ビット線対の一方のビット線を前記ハイレベル電位、他方のビット線を前記ロウレベル電位よりも高く前記ハイレベル電位よりも低い電位でそれぞれ駆動して、当該メモリセルにデータを書込む第２ステップとを含む、
テスト方法。
【請求項１２】
請求項１１において、
前記ＳＲＡＭのテストは、前記第２ステップの後に、前記第２ステップでデータが書込まれたメモリセルから、書込まれたデータを読み出す第３ステップをさらに含む、
テスト方法。
【請求項１３】
請求項１１において、
前記第２ステップは、前記ワード線に選択信号をアサートして当該メモリセルへデータを書込んだ後、当該ワード線のアサート状態を維持したまま、前記ビット線対をプリチャージする期間をさらに含む、
テスト方法。
【請求項１４】
請求項１１において、前記ロウレベル電位よりも高く前記ハイレベル電位よりも低い前記電位は、前記ＳＲＡＭの動作範囲における最低動作温度に基づいて規定され、前記第２ステップは、前記ＳＲＡＭを前記最低動作温度以上の温度で実行される、
テスト方法。