(57)【要約】本発明は、  上面（１ａ）が主平面を規定する高抵抗支持基板（１）と、  支持基板（１）の上面（１ａ）上に設けられた電荷トラップリッチ層（２）と、  トラップリッチ層（２）上に設けられた第１の誘電体層（３）と、  第１の誘電体層（３）上に設けられた活性層（４）とを備える、ＲＦ用途のための構造体（１００）であって、構造体（１００）が、トラップリッチ層（２）の上方又は内部に設けられた少なくとも１つの埋め込み電極（１０）を備え、電極（１０）が導電層（１１）と第２の誘電体層（１３）とを備えることを特徴とする構造体（１００）に関する。【選択図】  図１ａ
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【特許請求の範囲】
【請求項１】
上面（１ａ）が主平面を規定する高抵抗支持基板（１）と、
前記支持基板（１）の前記上面（１ａ）に設けられた電荷トラップリッチ層（２）と、
前記トラップリッチ層（２）上に設けられた第１の誘電体層（３）と、
前記第１の誘電体層（３）上に設けられた活性層（４）と、
を備える、ＲＦ用途のための構造体（１００）であって、
前記構造体（１００）が、
前記トラップリッチ層（２）の上方又は内部に設けられた少なくとも１つの埋め込み電極（１０）を備え、前記電極（１０）は導電層（１１）と第２の誘電体層（１３）とを備えることを特徴とする、構造体（１００）。
【請求項２】
前記導電層（１１）が前記主平面に平行な２つの表面（１１ａ，１１ｂ）を有し、一方の面が前記第１の誘電体層（３）と接触し、他方の面が前記第２の誘電体層（１３）と接触している、請求項１に記載のＲＦ用途のための構造体（１００）。
【請求項３】
前記電極（１００）が複数の絶縁壁（１４）を備え、前記複数の絶縁壁（１４）は前記第１の誘電体層（３）と前記第２の誘電体層（１３）の間に延在し、前記複数の絶縁壁（１４）は、前記導電層（１１）を複数の導電性ブロック（１２）に分割すると共に、前記絶縁壁（１４）により互いに絶縁されている、請求項２に記載のＲＦ用途のための構造体（１００）。
【請求項４】
前記電極（１０）が、前記活性層（４）と前記第１の誘電体層（３）との間に設けられ、前記第２の誘電体層（１３）が前記主平面に平行な前記活性層（４）と接触している、請求項１〜３のいずれか一項に記載のＲＦ用途のための構造体（１００）。
【請求項５】
前記電極（１０）が、前記第１の誘電体層（３）と前記電荷トラップリッチ層（２）との間に設けられ、前記第２の誘電体層（１３）が前記主平面に平行な前記電荷トラップリッチ層（２）と接触している、請求項１〜３のいずれか一項に記載のＲＦ用途のための構造体（１００）。
【請求項６】
前記電極（１０）が前記主平面内で不連続であり、複数の電荷トラップエリア（２２）が前記第１の誘電体層（３）と前記電荷トラップリッチ層（２）との間に延在し、前記トラップエリア（２２）は前記絶縁壁（１４）により前記導電性ブロック（１２）から絶縁されている、請求項３と組み合わされた請求項５に記載のＲＦ用途のための構造体（１００）。
【請求項７】
前記電極（１０）が前記電荷トラップリッチ層（２）内に設けられ、前記第２の誘電体層（１３）が前記主平面に沿って前記支持基板（１）の前記上面（１ａ）と接触し、前記電極（１０）が複数の絶縁壁（１４）を備え、前記複数の絶縁壁（１４）は、前記第１の誘電体層（３）と前記第２の誘電体層（１３）との間に延在すると共に、前記導電層（１１）の複数の導電性ブロック（１２）を画定し、各導電性ブロック（１２）は、前記絶縁壁（１４）により、前記トラップリッチ層（２）を形成する少なくとも１つトラップエリア（２３）から絶縁されている、請求項１又は２に記載のＲＦ用途のための構造体（１００）。
【請求項８】
少なくとも１つの導電性ブロック（１２）が、前記導電性ブロック（１２）からコンタクトパッド（４０）まで前記構造体（１００）の一部を貫通する導電ビア（４１）によって、前記活性層（４）の開放面（４ａ）に設けられた前記コンタクトパッド（４０）に電気的に接続している、請求項３又は７に記載のＲＦ用途のための構造体（１００）。
【請求項９】
前記活性層（４）内及び／又は前記活性層（４）上にデバイスをさらに備え、前記デバイスは少なくとも１つのトランジスタ（５０）を含み、前記活性層（４）の前記開放面（４ａ）上に設けられた前記トランジスタ（５０）のゲート電極（５１）は、前記埋め込み電極（１０）の少なくとも１つの導電性ブロック（１２）の反対側に配置される、請求項８に記載のＲＦ用途のための構造体（１００）。
【請求項１０】
前記第２の誘電体層（１３）が、５ｎｍ〜１００ｎｍの厚さを有する、請求項１〜９のいずれか一項に記載のＲＦ用途のための構造体（１００）。
【請求項１１】
前記導電層（１１）が、単結晶シリコン、多結晶シリコン、及び非晶質シリコンの中から選択される材料を備える、請求項１〜１０のいずれか一項に記載のＲＦ用途のための構造体（１００）。
【請求項１２】
前記導電層（１１）が、５０ｎｍ〜５００ｎｍの厚さを有する、請求項１〜１１のいずれか一項に記載のＲＦ用途のための構造体（１００）。
【請求項１３】
前記導電層が、数Ω・ｃｍ〜数１０００Ω・ｃｍの抵抗率を有する、請求項１〜１２のいずれか一項に記載のＲＦ用途のための構造体（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦ用途のための構造体に関する。特に、トラップリッチ層及び埋め込み電極を備えるシリコンオンインシュレータ構造体に関する。
【背景技術】
【０００２】
集積化デバイスは、通常、ウェハ形状の基板上に製造され、基板は主として集積化デバイスの製造のためのハンドルとして機能する。これらデバイスの集積度及び期待される性能が向上し、集積化デバイスの性能と集積化デバイスが形成される基板の特性とが、いまだかつてなく強くカップリングするようになった。これは、特に電気通信（携帯電話、Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈなど）の分野で使用される、約３ｋＨｚから３００ＧＨｚの周波数で信号を処理する無線周波数（ＲＦ）デバイスの場合である。
【０００３】
デバイス／基板カップリングの例として、デバイス中を伝搬する高周波信号からの電磁場は基板の深さに侵入し、基板に含まれうるあらゆる電荷キャリアと相互作用する。これが、信号の非線形の歪み（高調波）、挿入損失による信号からのエネルギーの一部の無用な消費、及び構成要素間で影響を及ぼす可能性という問題をもたらす。
【０００４】
ＲＦデバイスの製造に適した基板の中で、支持基板と、支持基板上に設けられたトラップリッチ層と、トラップリッチ層上に設けられた誘電体層と、誘電体層上に設けられた半導体層とを備える高抵抗シリコン基板が知られている。支持基板は、通常、１ｋΩ・ｃｍより高い抵抗率を有する。トラップリッチ層は、ノンドープの多結晶シリコンを備えることがある。従来技術によれば、高抵抗支持基板とトラップリッチ層とを組み合わせることにより、前述のデバイス／基板カップリングを低減でき、したがってＲＦデバイスの良好な性能が保証される。このことについては、当業者ならば「Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  （ＳＯＩ）  Ｔｅｃｈｎｏｌｏｇｙ，ｍａｎｕｆａｃｔｕｒｅ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎｓ」、第１０．７節及び第１０．８節（Ｏｌｅｇ  Ｋｏｎｏｎｃｈｕｋ、Ｂｉｃｈ−Ｙｅｎ  Ｎｇｕｙｅｎ、Ｗｏｏｄｈｅａｄ  Ｐｕｂｌｉｓｈｉｎｇ）における従来技術から知られる、高抵抗半導体基板上に製造されたＲＦデバイスの性能に関する報告に行き当たるであろう。
【０００５】
さらに、特に携帯電話に含まれる、たとえばアンテナスイッチングユニットなどのＲＦデバイスを製造するために、スイッチングユニットの端子に印加される、個々のトランジスタのブレークダウン電圧より高い最大電圧を維持するために、複数のトランジスタ（たとえば電界効果トランジスタ「ＦＥＴ」）を直列に接続することが一般的である。しかしながら、複数のトランジスタの直列構成は、ＲＦデバイスの直列抵抗を増加させ、特にＲＦデバイスの直線性性能を劣化させかねないという欠点を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、前述の欠点のすべて又は一部を解決しようとするものである。本発明の具体的な目的の１つは、高性能なＲＦデバイスの製造を可能にするＲＦ用途のための構造体を提案することである。
【課題を解決するための手段】
【０００７】
本発明は、ＲＦ用途のための構造体に関し、構造体は
上面が主平面を規定する高抵抗支持基板と、
支持基板の上面に設けられた電荷トラップリッチ層と、
トラップリッチ層上に設けられた第１の誘電体層と、
第１の誘電体層上に設けられた活性層とを備える。
【０００８】
構造体は、トラップリッチ層の上方又は内部に設けられた埋め込み電極を少なくとも１つ備え、電極は導電層と第２の誘電体層とを備えることを特徴とする。
【０００９】
本発明の他の好都合且つ非制限的な特徴に従って、以下を個別に、又は技術的に可能な組合せで採用する。
【００１０】
導電層が主平面に平行な２つの表面を有し、一方の表面が第１の誘電体層と接触し、他方の表面が第２の誘電体層と接触している。
【００１１】
電極が複数の絶縁壁を備え、絶縁壁は、第１及び第２の誘電体層間に延在すると共に、導電層を複数の導電性ブロックに分割し、前記ブロックは絶縁壁により互いに絶縁されている。
【００１２】
電極が活性層と第１の誘電体層との間に設けられ、第２の誘電体層が主平面に平行な活性層と接触している。
【００１３】
電極が第１の誘電体層と電荷トラップリッチ層との間に設けられ、第２の誘電体層が主平面に平行なトラップリッチ層と接触している。
【００１４】
埋め込み電極が主平面内で不連続であって、複数の電荷トラップエリアが第１の誘電体層と電荷トラップリッチ層との間に延在し、トラップエリアは絶縁壁により導電性ブロックから絶縁されている。
【００１５】
構造体が電荷トラップリッチ層と支持基板の上面との間に第３の誘電体層を備える。
【００１６】
電極が電荷トラップリッチ層内に設けられ、第２の誘電体層が主平面に沿って支持基板の上面と接触している。電極は複数の絶縁壁を備え、絶縁壁は、第１の誘電体層と第２の誘電体層との間に延在すると共に、導電層の複数の導電性ブロックを画定している。各導電性ブロックは、トラップリッチ層を形成する少なくとも１つのトラップエリアから絶縁壁により絶縁されている。
【００１７】
少なくとも１つの導電性ブロックが、構造体の一部を貫通して導電性ブロックからコンタクトパッドに到る導電性ビアにより、活性層の開放面上に設けられたコンタクトパッドに電気的に接続されている。
【００１８】
構造体が少なくとも１つのトランジスタを含むデバイスを活性層内及び／又は活性層上にさらに備え、活性層の開放面上に設けられたゲート電極は埋め込み電極の少なくとも１つの導電性ブロックの反対側に配置されている。
【００１９】
第２の誘電体層が５ｎｍ〜１００ｎｍの厚さを有する。
【００２０】
導電層が単結晶シリコン、多結晶シリコン及び非晶質シリコンの中から選択される材料を含む。
【００２１】
導電層が数Ω・ｃｍ〜数１０００Ω・ｃｍの抵抗率を有する。
【００２２】
導電層が５０ｎｍ〜５００ｎｍの厚さを有する。
【００２３】
導電層が高温処理適合性のある材料で形成されている。
【００２４】
本発明のさらなる特徴及び利点は、添付の図を参照してなされる詳細な説明により明らかとなるであろう。
【図面の簡単な説明】
【００２５】
【図１ａ】本発明の第１の実施形態による構造体を示す。
【図１ｂ】本発明の第１の実施形態による構造体を示す。
【図２ａ】本発明の第２の実施形態による構造体を示す。
【図２ｂ】本発明の第２の実施形態による構造体を示す。
【図３】本発明の第３の実施形態による構造体を示す。
【図４】本発明の第４の実施形態による構造体を示す。
【図５ａ】本発明による構造体を示す。
【図５ｂ】本発明による構造体を示す。
【発明を実施するための形態】
【００２６】
本説明部では、図中、同類の要素に対しては、同じ参照符号が使用されることがある。
【００２７】
図は読みやすさのために模式的に表現しており、一定の比率になっていない。特にＺ軸に沿った層の厚さは、Ｘ軸及びＹ軸に沿った横方向寸法に対して一定の比率でない。
【００２８】
本発明は、ＲＦ用途のための、高抵抗支持基板１を備える構造体１００に関する。高抵抗率とは、１０００Ω・ｃｍよりも高い抵抗率を意味すると理解されており、４〜１０ｋΩ・ｃｍの間の抵抗率であると有利である。支持基板１は、マイクロエレクトロニクス、光学、オプトエレクトロニクス又は電池の産業で一般的に使用される材料にて製造することができる。特に支持基板１は、以下のグループから選択される材料のうち少なくとも１つを備える：シリコン、シリコンゲルマニウム、炭化シリコンなど。
【００２９】
支持基板１の上面１ａは、図１ａに示すように主平面（ｘ，ｙ）を規定する。有利なことに、支持基板１は、１５０、２００、３００又は４５０ｍｍの直径をもつ円形ウェハの形状である。
【００３０】
構造体１００は、同様に、支持基板１の上面１ａ上に設けられた電荷トラップリッチ層２を備える。設けられたとは、支持基板１の上面１ａに直接接するか、１つ又は複数の中間層を介して支持基板１と強固に接続されるかのいずれかでありうることを意味すると理解される。以下本明細書で使用する「設けられた」という用語は、同様に解釈できる。
【００３１】
有利なことに、トラップリッチ層２は、支持基板１内に発生しうる自由電荷を捕獲するのに好適な欠陥密度をもつ多結晶シリコン材料を備える。明らかに、トラップリッチ層２は、同様に捕獲作用を提供することができ、構造体１００及び構造体１００の使用と相性が良い他の種類の材料を備えてもよい。トラップリッチ層２は、数１０ナノメートルから数ミクロン、たとえば５０ｎｍから３ミクロンの厚さを有する。
【００３２】
構造体１００は、トラップリッチ層２上に設けられた第１の誘電体層３をさらに備える。本発明によるいくつかの実施形態において、第１の誘電体層３は構造体１００の埋め込み絶縁層を構成し、特に活性層４を支持基板１から電気的に絶縁する。有利なことに、このことによるいかなる制限作用なしに、第１の誘電体層３は、二酸化シリコン、窒化シリコン、酸化アルミニウムなどから選定される材料の少なくとも１つを備えることになる。誘電体層３の厚さは、たとえば１０ｎｍから３μｍに及ぶことがある。
【００３３】
構造体１００は、同様に、第１の誘電体層３上に設けられた活性層４を備える。活性層４は、ＲＦ構成要素が層内に、及び／又は層上に作製される層に該当する。活性層４は、開放面すなわち上面４ａ、及び下方層に強固に接続された背面４ｂを含む。活性層４は、有利なことに半導体材料及び／又は圧電性材料から製造することができる。有利なことに、このことによるいかなる制限作用なしに、活性層４は、シリコン、炭化シリコン、シリコンゲルマニウム、ニオブ酸リチウム、タンタル酸リチウム、石英、窒化アルミニウムなどから選定される材料の少なくとも１つを備える。活性層４は、数ナノメートル（たとえば１０ｎｍ）から数ミクロン、又は製造される構成要素によっては数１０ミクロン（たとえば５０μｍ）の厚さを有することもある。
【００３４】
最後に、本発明による構造体１００は、トラップリッチ層２の上方又は内部に設けられた少なくとも１つの埋め込み電極１０を備える。図１ａは、埋め込み電極１０がトラップリッチ層２の上方に位置し、特に埋め込み電極１０が活性層４の直下に位置する実施形態を示す。
【００３５】
埋め込み電極１０は、導電層１１及び誘電体層１３（以下、第２の誘電体層１３と呼ぶ）を備える。埋め込み電極１０は、導電層１１に電圧を印加してバイアスされ、活性層４の電気的キャリアに作用効果を発生するためものである。
【００３６】
好ましいことにこのことによるいかなる制限作用なしに、導電層１１が、単結晶シリコン、多結晶シリコン、非晶質シリコンなど、又はゲート電極又はマイクロエレクトロニクス用の抵抗器の作製のために一般的に使用される他の材料、の中から選択される材料を備える。導電層１１を形成する材料は、有利なことに、数Ω・ｃｍから数１０００Ω・ｃｍの抵抗率を有する。高温処理に適合することが好ましくは選定され、構造体１００はＲＦ構成要素の製造のためにそのような処理にさらされる傾向がある。導電層１１は、５０ｎｍから５００ｎｍの典型的な厚さを有する。
【００３７】
第２の誘電体層１３は、二酸化シリコン、窒化シリコン、酸化アルミニウムなどの材料のうち少なくとも１つを備えうることが好ましい。５ｎｍから１００ｎｍの厚さを有すると有利である。それにもかかわらず、その厚さは、本発明の実施形態によっては１ｎｍと３ミクロンの間を変化することがある。
【００３８】
導電層１１は、主平面（ｘ，ｙ）に平行な２つの表面１１ａ、１１ｂを有する。図１ａの例では、第１の表面１１ａが第２の誘電体層１３と接触し、第２の表面１１ｂが第１の誘電体層３と接触する。
【００３９】
有利なことに、電極１０は、第１の誘電体層３と第２の誘電体層１３との間に延在する、複数の電気的絶縁壁１４を備える（図１ｂ及び図２ｂ）。前記絶縁壁１４は、導電層１１を、前記絶縁壁１４により互いに絶縁された、複数の導電性ブロック１２に分割する。
【００４０】
したがって本発明によれば、埋め込み電極１０は、構造体１００の他の層、特に活性層４及び支持基板１から電気的に絶縁されており、埋め込み電極１０の導電性ブロック１２のうち、少なくとも１つに電圧を印加することが可能となる。導電性ブロック１２は、活性層４に作製されるトランジスタの活性領域の少なくとも反対側に位置すると有利である。その後、前記トランジスタは、ゲート電極による通常のゲート電極バイアスに加え、活性層４の背面４ｂへのバイアスから利益を得ることができる。バックバイアスを使用すれば、トランジスタのブレークダウン電圧を増加させることが可能になり、したがってＲＦデバイス（たとえばスイッチングユニット）の端子に印加される電圧に耐えるために直列に配置されるトランジスタ数を制限する。デバイスの直列抵抗を低減することができ、デバイスの直線性は改善される。
【００４１】
第１の実施形態によれば、図１ａ及び図１ｂに示すように、電極１０が活性層４と第１の誘電体層３との間に設けられ、第２の誘電体層１３が主平面（ｘ，ｙ）に平行な活性層４と接触する。
【００４２】
この事例において、埋め込み電極１０の導電層１１に印加される電圧が活性層４の電気的キャリアに作用効果を有することができるように、第２の誘電体層１３は、４００ｎｍよりも小さい、好ましくは５０〜１００ｎｍのオーダーの厚さを有する。
【００４３】
図１ａに提示される構造体１００は、様々な方法を用いて製造することができる。これらの製造変形態のうちのいくつかについて以下に説明する。
【００４４】
最初に電荷トラップリッチ層２を支持基板１上に堆積する。たとえば、トラップリッチ層２を構成する多結晶シリコン層は、化学気相又は液相堆積法、さもなければエピタキシャル成長によってシリコン製支持基板１上に堆積することができる。トラップリッチ層２は前記の範囲に含まれる厚さ、たとえば２ミクロンのオーダーの厚さを有する。
【００４５】
活性層４は、分子結合による接着に基づく薄層移転法の１種によって、トラップリッチ層２を含む支持基板１に追加される。実際に、そのような直接接着は高温処理に完全に適合しているという利点を有する。これらの薄層移転法は特に以下のものが含まれる：
【００４６】
軽水素イオン及び／又はヘリウムイオンをドナー基板（活性層４が形成される）に注入し、前記ドナー基板を支持基板１と分子結合により組み合わせることに基づくスマートカット（Ｓｍａｒｔ  Ｃｕｔ）（商標）法。そして剥離ステップが、イオン注入の深さによって規定された脆弱面で、ドナー基板（活性層４）から薄層を分離することを可能にする。多分に高温熱処理を含む仕上げステップが、最終的に活性層４に必要とされる結晶品質及び表面品質を回復させる。シリコン層として、たとえば数ナノメートルから約１．５ミクロンの厚さの薄い活性層の製造に、この方法は特によく適している。
【００４７】
スマートカット法と、その後のエピタキシーステップ。より厚い、たとえば数１０ｎｍから２０ミクロンの活性層を得ることを可能にする。
【００４８】
直接接着及び機械、化学及び／又は機械化学薄層化のための方法は、分子結合によりドナー基板（活性層４が形成される）を支持基板１と組み合わせること、及び続いてドナー基板を活性層４の所望の厚さまで、たとえば研削及び研磨（ＣＭＰすなわちｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）により薄層化することからなる。これらの方法は、たとえば数ミクロンから数１０ミクロン、そして最大数１００ミクロンまでの厚い層の移転に特に好適である。
【００４９】
前述の層移転法を考察すると、結合界面での２つの基板を分子結合によって組み合わせる前に、第１の誘電体層３、導電層１１、電極１０の第２の誘電体層１３（図１ａ）などの中間層が形成される、（活性層４が形成される）ドナー基板又は（トラップリッチ層２が堆積される）支持基板１の間で基板を画定することが好都合である。
【００５０】
第１のアセンブリオプションによれば、結合界面は第２の誘電体層１３と導電層１１との間に位置する。これは、第２の誘電体層１３がドナー基板上に形成されたということを意味し、たとえば、この層はドナー基板上に熱成長させたシリコン酸化物層から構成される。加えてトラップリッチ層２上に、第１の誘電体層３、次いで導電層１１が連続して堆積される。第１の誘電体層３は、たとえばトラップリッチ層２上に熱成長又は化学堆積法により堆積させたシリコン酸化物層からなり、導電層１１は、数Ω・ｃｍから数ｋΩ・ｃｍの抵抗率をもつ多結晶シリコン層からなる。図１ｂに示されている構成において、導電層１１は複数の導電性ブロック１２を画定する絶縁壁１４を備える。当業者には一般に知られるように、導電層１１を形成するときは、平面（ｘ，ｙ）内に導電性ブロック１２及び絶縁壁１４の配置を定め、続いて導電性ブロック１２及び絶縁壁１４とを直列に形成するために、少なくともリソグラフィ及びエッチングの１ステップが必要となる。
【００５１】
第２のアセンブリオプションによれば、結合界面は導電層１１と第１の誘電体層３との間に位置する。この事例では、導電層１１が第２の誘電体層１３上に形成されるので、第２の誘電体層１３はドナー基板上に形成される。さらに、第１の誘電体層３は、支持基板１に強固に接続されるトラップリッチ層２上に堆積される。
【００５２】
第３のアセンブリオプションによれば、結合界面は第１の誘電体層３とトラップリッチ層２との間に位置する。この事例では、最初に第２の誘電体層１３がドナー基板上に形成され、次いで導電層１１が第２の誘電体層１３上に形成され、最後に第１の誘電体層３が導電層１１上に形成される。
【００５３】
他のアセンブリオプションが明らかに存在し、そのオプションに対して特に接着界面は、たとえば第１の誘電体層３の中央など、中間層のうちの１つの中に配置されることもある。たとえば、下方層の形成後に、第１の誘電体層３の第１の部分は（活性層４が形成される）ドナー基板上に形成され、第１の誘電体層３の第２の部分は支持基板１の側に形成される。
【００５４】
前述のアセンブリオプションの各々において、それぞれの層とともに提供されたドナー基板及び支持基板は、分子結合によって組み合わされる。前述の層移転技法のいずれかを実行した後、活性層４の形成に進む。
【００５５】
図２ａ及び図２ｂに示された第２の実施形態によれば、電極１０は第１の誘電体層３と電荷トラップリッチ層２との間に堆積され、第２の誘電体層１３は主平面（ｘ，ｙ）に平行なトラップリッチ層と接触する。導電層１１の第１の表面１１ａは第１の誘電体層３と接触し、導電層１１の第２の表面１１ｂは第２の誘電体層１３と接触する。
【００５６】
この事例では、第１の誘電体層３の厚さを、４００ｎｍ、好ましくは２００ｎｍよりも小さくすることにより、埋め込み電極１０の導電層１１に印加される電圧が、活性層４の電気的キャリアに作用効果をもつことができる。他方、第２の誘電体層１３は、アプリケーションが必要とする場合、数ミクロンまでの厚さを有することが可能である。
【００５７】
第１の実施形態で述べた、層を移転し、及び導電層１１内に絶縁壁１４を製造する技法を、この第２の実施形態にも同様に適用する。構造体１００（第１の誘電体層３、導電層１１及び第２の誘電体層１３）の中間層の形成がドナー基板上又は支持基板１の上で実行されるかにより、異なるアセンブリオプションが実行される。
【００５８】
図３に示される第３の実施形態によれば、電極１０が、前述のように第１の誘電体層３と電荷トラップリッチ層２との間に設けられ、電極１０は絶縁壁１４により互いに電気的に絶縁された導電性ブロック１２を含み、さらに、埋め込み電極１０は主平面（ｘ，ｙ）内で不連続であり、複数の電荷トラップエリア２２が第１の誘電体層３と電荷トラップリッチ層２との間に延在している。トラップエリア２２は、絶縁壁１４により導電性ブロック１２から絶縁されている。
【００５９】
トラップエリア２２は、電荷トラップ特性を有すれば、トラップリッチ層２と同じ材料から又は異なる材料から形成することができる。
【００６０】
本発明のこの第３の実施形態では、第１の誘電体層３の厚さを、４００ｎｍより小さく、好ましくは２００ｎｍよりも小さくすることにより、埋め込み電極１０の導電層１１に印加される電圧が、活性層４の電気的キャリアに作用効果をもつことができる。
【００６１】
第１の実施形態について説明した層移転技法は、この第３の実施形態についても適用される。第１の誘電体層３内に接着界面を配置することよりなるアセンブリオプションを実行するのが有利である。下方層の形成後に、第１の誘電体層３の第１の部分が（活性層４が形成される）ドナー基板上に形成され、第１の誘電体層３の第２の部分が、下方層形成後に支持基板１の側から形成される。トラップリッチ層２が最初に支持基板１上に生成される。第２の誘電体層１３が次いで堆積される（化学堆積法又は熱成長）。リソグラフィ及びエッチングのステップにより、将来のトラップエリア２２から第２の誘電体層１３を取り除くことが可能になる。次いで、引き続く他のマスキング、堆積及びエッチングのステップにて、導電性ブロック１２、絶縁壁１４及びトラップエリア２２が形成可能になる。次いで、第１の誘電体層３の第２の部分が、導電性ブロック１２、絶縁壁１４及びトラップエリア２２の上方に堆積される。第１の誘電体層３の前記第２の部分を平坦化するステップにて、直接接着を目的とした良好な表面状態を得ることが可能になる。
【００６２】
次いで、それぞれの層とともに提供されるドナー基板及び支持基板は、分子結合により組み合わされる。次いで、前述の層移転技法のいずれかを実行した後、活性層４の形成に進む。
【００６３】
図４に示された第４の実施形態によれば、電極１０は電荷トラップリッチ層２内に設けられている。第２の誘電体層１３は、主平面（ｘ，ｙ）に沿って支持基板１の上面１ａと接触している。電極１０は複数の絶縁壁１４を備え、複数の絶縁壁１４は第１の誘電体層３と第２の誘電体層１３との間に延在し、導電層１１の複数の導電性ブロック１２を画定し、複数の導電性ブロック１２は前記絶縁壁１４により互いに絶縁されている。各導電性ブロック１２は、トラップリッチ層２を形成する少なくとも１つの電荷トラップエリア２３から、絶縁壁１４により電気的に絶縁されている。電荷トラップエリア２３は、第１の誘電体層３と支持基板１との間に延在している。
【００６４】
前述の様々な実施形態に適用可能な変形態によれば、構造体１００は、トラップリッチ層２（又は電荷トラップエリア２３）と支持基板１との間に設けられる第３の誘電体層３０を備えることができる。構造体１００は、以下の材料のうちの少なくとも１つを備えることができる：二酸化シリコン、シリコン窒化物、アルミニウム酸化物など。本発明による構造体を製造するためによく使用される高温熱処理中に、トラップリッチ層２の再結晶化を防止、又は少なくとも大幅に制限することは、（トラップリッチ層２が、たとえば多結晶シリコンで形成されるとき）特に有益である。
【００６５】
前述のいずれの実施形態による構造体１００においても、少なくとも１つの導電性ブロック１２は、導電性ビア４１によりコンタクトパッド４０に電気的に接続することができる。導電性ビア２は構造体１００の一部を貫通し、導電性ブロック１２から前記コンタクトパッド４０まで走る。図５ａの例では、導電性ビア４１が、特に活性層４及び第２の誘電体層１３を貫く。コンタクトパッド４０は活性層４の開放面４ａ上に設けられており、開放面４ａから電気的に絶縁されている。
【００６６】
コンタクトパッド４０は導電性材料で形成され、埋め込み電極１０の導電性ブロック１２に電圧を印加することができる。導電性ビア４１は、当業者に知られている技法を用いて、トレンチを作製することによって形成され、このトレンチでは、トレンチが貫通する層から壁が電気的に絶縁されており、トレンチは、導電性材料、たとえばドープされた多結晶シリコンで充填される。
【００６７】
複数の導電性ビア４１は、埋め込み導電性ブロック１２がそれぞれ単独でコンタクトパッド４０に接続するように作製可能である。
【００６８】
位置合わせマークは、有利なことに、導電性ブロック１２を製造する間、支持基板１上（又は活性層４が作製されるドナー基板上）に形成されている。これらの位置合わせマークは、導電性ブロック１２の並びに沿って垂直にビアを形成するために、導電性ビア４１を製造するステップの間使用される。
【００６９】
構造体１００は、同様に活性層４内及び／又は活性層４上にデバイスを備えることができ、デバイスは少なくとも１つのトランジスタ５０を含み、活性層４の開放面４ａ上に設けられたゲート電極５１は、埋め込み電極１０の少なくとも１つの導電性ブロック１２の反対側にある（図５ｂ）。埋め込み電極１０の導電性ブロック１２の製造時に形成された位置合わせマークは、活性層４上の電子デバイスの製造ステップの間、同様に使用される。
【００７０】
本発明による構造体１００は、ＲＦデバイス、特に携帯電話のためのアンテナアダプター又はスイッチングユニットなどに特に好適である。構造体１００に埋め込み電極１０を統合すれば、バックバイアス付きトランジスタを備えるデバイスを容易に製造することができる。埋め込み電極１０を使用して、背面によりトランジスタ５０の活性領域５２にバイアス（バックバイアス）を印加すれば、トランジスタのブレークダウン電圧を増加させ、したがって各デバイス内に同時に設けられるトランジスタの数を制限することができる。最後に、構造体１００に電荷トラップリッチ層２が存在することにより、支持基板１の高い抵抗率を維持することが保証される。
【００７１】
したがって、本発明によれば、構造体１００は、高周波数アプリケーションの分野で高い性能を達成できる。
【００７２】
本発明は、説明した実施形態に限定されないことは明らかであり、特許請求の範囲によって定義されているように、本発明の文脈から逸脱することなく、代替実施形態が提供可能である。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【国際調査報告】
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