(57)【要約】レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップは、各々がジョセフソン接合（ＪＪ）を含むストレージループとコンパレータとを含む。正または負の単一磁束量子（ＳＦＱ）パルスとして提供されるデータ入力が、ストレージループに保存されて、ストレージループを、ストレージループとコンパレータとの間で共有される出力ＪＪを効果的にバイアスする正または負の状態にそれぞれ設定する。コンパレータへの論理クロックＳＦＱのレシプロカルパルス対の受信時に、出力ＪＪがストレージループ内の電流によってバイアスされているために、対のパルスのうちの１つがコンパレータ内の出力ＪＪをエスケープ接合よりも優先的にトリガーさせることができる場合、データ入力が、出力にキャプチャされる。
2020535752.tif 000002
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
データ入力線上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、前記データ入力信号をストレージループに保存するストレージループと、
論理クロック入力線上の論理クロック入力信号を受信し、受信した前記論理クロック入力信号を保存された前記データ入力信号と比較するように構成されているコンパレータと、
比較に基づいて、論理「１」値または論理「０」値に対応する出力信号を送信するように構成された出力信号線とを備えるフリップフロップ。
【請求項２】
前記出力信号は、出力ジョセフソン接合の０量子位相または２π量子位相に対応する負または正のＳＦＱパルスである、請求項１に記載のフリップフロップ。
【請求項３】
前記ストレージループは、前記ストレージループ内に配置された２つのジョセフソン接合およびストレージインダクタを含む、請求項１に記載のフリップフロップ。
【請求項４】
前記２つのジョセフソン接合の一方は、前記出力信号線と低電圧レールとの間に配置された出力ジョセフソン接合であり、前記２つのジョセフソン接合の他方は、前記データ入力線と前記低電圧レールとの間に配置されたデータ入力ジョセフソン接合である、請求項３に記載のフリップフロップ。
【請求項５】
前記コンパレータは、ほぼ等しい臨界電流を有するようにサイズ設定された２つのジョセフソン接合を含む、請求項１に記載のフリップフロップ。
【請求項６】
前記コンパレータは、
前記論理クロック入力線と前記出力信号線との間に直列に配置されたクロック入力インダクタおよびエスケープジョセフソン接合と、
前記出力信号線と低電圧レールとの間に配置された出力ジョセフソン接合とを含み、
前記エスケープジョセフソン接合は、前記出力ジョセフソン接合の追加のバイアスがない場合、前記出力ジョセフソン接合の前に優先的にトリガーするようにサイズ設定されている、請求項１に記載のフリップフロップ。
【請求項７】
前記コンパレータは、受信された前記論理クロック入力信号と保存された前記データ入力信号との間の比較が、前記エスケープジョセフソン接合および前記出力ジョセフソン接合のうちの一つのみが前記論理クロック入力信号として受信されたＳＦＱパルスに応答してトリガーすることを含むように構成されている、請求項６に記載のフリップフロップ。
【請求項８】
前記コンパレータは、受信された前記論理クロック入力信号と保存された前記データ入力信号との比較が、前記データ入力信号に対応する前記ストレージループ内の電流に起因する前記出力ジョセフソン接合の正または負のバイアス条件に基づいて前記出力ジョセフソン接合が優先的にトリガーして、前記出力信号を生成することを含むように構成されている、請求項７に記載のフリップフロップ。
【請求項９】
前記ストレージループおよび前記コンパレータは、前記出力信号線と低電圧レールとの間に配置されたジョセフソン接合を共有する、請求項１に記載のフリップフロップ。
【請求項１０】
レシプロカル量子論理（ＲＱＬ）フリップフロップに論理値を書き込み、ＲＱＬフリップフロップから論理値を読み出す方法であって、
前記ＲＱＬフリップフロップのデータ入力に対して正または負のいずれかであるデータ入力単一磁束量子（ＳＦＱ）パルスを提供するステップと、
前記ＲＱＬフリップフロップ内のストレージループを基底状態から正または負のいずれかの状態に設定するステップと、
前記ＲＱＬフリップフロップのクロック入力にレシプロカルＳＦＱパルス対を提供するステップと、
前記ＲＱＬフリップフロップの出力から論理「１」値または論理「０」値に対応する出力信号を送信するステップと、
前記ストレージループを基底状態に戻すステップとを含む方法。
【請求項１１】
前記ストレージループの状態を設定するステップは、前記ストレージループ内のデータ入力ジョセフソン接合をトリガーして、前記ストレージループ内に電流を確立することを含み、前記電流の方向は、前記データ入力ＳＱＦパルスが正か負かに対応する、請求項１０に記載の方法。
【請求項１２】
前記ストレージループの状態を設定することによって確立された前記ストレージループ内の電流は、前記ストレージループ内の出力ジョセフソン接合をトリガーするには不十分である、請求項１１に記載の方法。
【請求項１３】
前記データ入力のＳＦＱパルスは正であり、
前記クロック入力に前記レシプロカルＳＦＱパルス対を提供するステップは、いずれかの順序で提供される正のパルスと負のパルスとを含むＳＦＱクロックパルス対をクロック入力に提供することを含み、
前記クロック入力への正のパルスが前記ストレージループの出力ジョセフソン接合をトリガーし、それによって出力をアサートし、
前記クロック入力への負のパルスが、前記クロック入力と直列であり、かつ前記出力ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガーし、前記エスケープジョセフソン接合のトリガーは、前記ストレージループの状態に影響を与えない、請求項１０に記載の方法。
【請求項１４】
前記出力ジョセフソン接合のトリガーは、
前記ストレージループ内の電流をキャンセルすることにより、前記ストレージループを基底状態に戻し、
正の前記ＳＦＱクロックパルスを提供することによって生成された、エスケープ接合を流れる電流をキャンセルする、請求項１３に記載の方法。
【請求項１５】
前記データ入力のＳＦＱパルスは負であり、
前記クロック入力に前記レシプロカルＳＦＱパルス対を提供するステップは、いずれかの順序で提供される正のパルスと負のパルスとを含むＳＦＱクロックパルス対をクロック入力に提供することを含み、
前記クロック入力への正のパルスが、前記クロック入力と直列であり、かつ前記ストレージループ内の出力ジョセフソン接合との共通ノードを有するエスケープジョセフソン接合をトリガーし、前記エスケープジョセフソン接合のトリガーは、前記ストレージループの状態に影響を与えず、
前記クロック入力への負のパルスは、前記出力ジョセフソン接合をトリガーし、それによって出力をデアサートする、請求項１０に記載の方法。
【請求項１６】
前記出力ジョセフソン接合のトリガーは、
前記ストレージループ内の電流をキャンセルすることにより、前記ストレージループを基底状態に戻し、
負のＳＦＱクロックパルスを供給することによって生成された、エスケープ接合を流れる電流をキャンセルする、請求項１５に記載の方法。
【請求項１７】
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループへのデータ信号入力であって、前記ストレージループは、
入力ノードと低電圧レールとの間のデータ入力ジョセフソン接合（ＪＪ）と、
前記入力ノードと出力ノードとの間のストレージインダクタと、
前記出力ノードと前記低電圧レールとの間の出力ＪＪとを含む、前記データ信号入力と、
コンパレータへの論理クロック信号入力であって、前記コンパレータは、
論理クロック入力ノードと前記出力ノードとの間に直列に配置されたクロック入力インダクタおよびエスケープＪＪと、
出力ＪＪとを含む、前記論理クロック信号入力とを備えるフリップフロップ。
【請求項１８】
前記ストレージインダクタのインダクタンス値は、前記データ信号入力に提供される正または負のいずれかである単一ＳＦＱパルスから前記ストレージインダクタに保存される電流が、前記論理クロック信号入力に提供される正または負のいずれかである別の単一ＳＦＱパルスなしに出力接合をトリガーしないように十分に大きい、請求項１７に記載のフリップフロップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、量子および古典的デジタル超伝導回路に関し、具体的には、レシプロカル量子論理（ｒｅｃｉｐｒｏｃａｌ  ｑｕａｎｔｕｍ  ｌｏｇｉｃ：ＲＱＬ）位相モードフリップフロップに関する。
【背景技術】
【０００２】
デジタル論理回路の分野で、よく知られ、高度に開発されたＣＭＯＳ（相補型金属酸化膜半導体：ｃｏｍｐｌｉｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が広く使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、消費電力計算密度、相互接続帯域幅などの点でより高性能化をもたらし得る代替技術が注目されている。ＣＭＯＳ技術に対する代替方法は、毎秒２０ギガビット（Ｇｂ／ｓ）以上の典型的なデータレート、および約４ケルビンの動作温度で、約４ナノワット（ｎＷ）の典型的な信号電力を有する、超伝導ジョセフソン接合（ＪＪ）を利用する超伝導体ベースの単一磁束量子回路構成を含む。
【０００３】
フリップフロップは、双安定マルチバイブレータであり、状態情報を保存し、１つまたは複数の制御入力に加えられる信号によって状態を変更するために使用することができる２安定状態回路である。現代のコンピューティングおよび通信エレクトロニクスでは、フリップフロップは、シーケンシャル論理における基本的なストレージ要素である。従来のＤフリップフロップ、例えば、ＣＭＯＳにおいて実装されるものは、２つのバイナリ入力（データ入力Ｄおよびクロック入力）、および少なくとも１つの出力Ｑを有する。Ｄフリップフロップは、入力クロックサイクルの確定部分（例えば、キャプチャ時間として知られる立ち上がりエッジまたは立ち下がりエッジ）においてＤ入力の値をキャプチャする。そのキャプチャされた値がＱ出力となる。出力Ｑは、キャプチャ時（または、その後の小さい伝播遅延）以外は変化しない。実際の実施では、入力が確実にキャプチャされて出力に伝播されるためには、キャプチャ時間の前のセットアップ時間およびキャプチャ時間の後のホールド時間に対して、データ入力Ｄが安定している必要がある。
【０００４】
位相モード論理は、デジタル値を１つ以上のＪＪの超伝導相として符号化することを可能にする。例えば、論理「１」はハイ位相として符号化され得、論理「０」はロー位相として符号化される。例えば、位相は、ゼロ（例えば、論理「０」を意味する）または２π（例えば、論理「１」を意味する）として符号化され得る。これらの値は、ＪＪの位相をリセットするためのレシプロカルパルス（ｒｅｃｉｐｒｏｃａｌ  ｐｕｌｓｅ）の必要がないため、ＲＱＬ  ＡＣクロックサイクル全体に亘って持続する。
【発明の概要】
【０００５】
１つの例は、ストレージループとコンパレータを含むレシプロカル量子論理（ＲＱＬ）位相モードフリップフロップを含む。ストレージループは、データ入力線上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、データ入力信号をストレージループに格納する。コンパレータは、論理クロック入力線上の論理クロック入力信号を受信し、受信した論理クロック入力信号を保存されたデータ入力信号と比較する。フリップフロップはさらに、論理クロック入力信号の実質的な時間の間に読み出されるデータ入力信号に基づく正または負のＳＦＱパルスとして、比較に基づいて論理「１」値または論理「０」値に対応する出力信号を送信する出力信号線を有する。「論理クロック入力信号の実質的な時間の間」とは、可能であれば負のホールド時間を含むセットアップおよびホールド時間が考慮されることを意味する。出力パルスは、出力ジョセフソン接合（ＪＪ）の０量子位相または２π量子位相に対応することができる。
【０００６】
別の例は、ＲＱＬフリップフロップに論理値を書き込み、ＲＱＬフリップフロップから論理値を読み出す方法を含む。この方法において、正または負のいずれかであるデータ入力ＳＦＱパルスがＲＱＬフリップフロップのデータ入力に提供される。ＲＱＬフリップフロップ内のストレージループは、基底状態から正または負のいずれかの状態に設定される。ＲＱＬフリップフロップのクロック入力にレシプロカルＳＦＱパルス対が提供される。ＲＱＬフリップフロップの出力から論理「１」値または論理「０」値に対応する出力信号が送信される。出力信号は、例えば、正または負のいずれかであるＳＦＱパルスとすることができる。ストレージループは、基底状態に戻される。
【０００７】
別の例は、ストレージループへのデータ信号入力とコンパレータへの論理クロック信号入力とを含むＲＱＬ位相モードフリップフロップを含む。ストレージループは、入力ノードと低電圧レールとの間のデータ入力ＪＪと、入力ノードと出力ノードとの間のストレージインダクタと、出力ノードと低電圧レールとの間の出力ＪＪとを有する。コンパレータは、論理クロック入力ノードと出力ノードとの間に直列に配置されたクロック入力インダクタおよびエスケープＪＪと、出力ＪＪとを含む。
【図面の簡単な説明】
【０００８】
【図１】ＲＱＬ位相モードフリップフロップの例示的なブロック図である。
【図２】ＲＱＬ位相モードフリップフロップの例示的な回路図である。
【図３Ａ−３Ｄ】論理「１」値を書き込みおよび読み出すためのＲＱＬ位相モードフリップフロップの例示的な動作を示す図である。
【図４Ａ−４Ｄ】論理「０」値を書き込みおよび読み出すためのＲＱＬ位相モードフリップフロップの例示的な動作を示す図である。
【図５】ＲＱＬ位相モードフリップフロップの例示的な回路図である。
【図６】ＲＱＬ位相モードフリップフロップの例示的なタイミングを示す図である。
【図７】ＲＱＬ位相モードフリップフロップに値を書き込み、ＲＱＬ位相モードフリップフロップから値を読み出す方法を示すフローチャートである。
【図８】ＲＱＬ位相モードフリップフロップに値を書き込み、ＲＱＬ位相モードフリップフロップから値を読み出す方法を示すフローチャートである。
【図９】ＲＱＬ位相モードフリップフロップに値を書き込み、ＲＱＬ位相モードフリップフロップから値を読み出す方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
本開示は、概して、量子および古典的デジタル超伝導回路に関し、具体的には、レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップに関する。ＲＱＬ位相モードフリップフロップは、例えば、メモリシステム（例えば、量子コンピューティングメモリシステム）において、アドレス指定されたメモリセルの論理状態を保存するように実施することができる。一例として、入力および出力は各々、ＲＱＬ超伝導回路などのジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ）を介して提供することができる。
【００１０】
ＲＱＬ位相モードフリップフロップは、ストレージループおよびコンパレータを含むことができ、ストレージループおよびコンパレータの各々は、複数のジョセフソン接合（ＪＪ）を含む。正または負の単一磁束量子ＳＦＱパルスとして提供することができるデータ入力が、ストレージループに保存されて、ストレージループを、ストレージループとコンパレータとの間で共有される出力ＪＪを効果的にバイアスする正または負の状態にそれぞれ設定する。コンパレータへの論理クロックＳＦＱのレシプロカルパルス対の受信時に、出力ＪＪがストレージループ内の電流によってバイアスされているために、対のパルスのうちの１つがコンパレータ内の出力ＪＪをエスケープＪＪよりも優先的にトリガーさせることができる場合、データ入力が、出力にキャプチャされる。
【００１１】
図１は、データ入力Ｄ、論理クロック入力ＬＣＬＫ、および出力Ｑを有するＲＱＬ位相モードフリップフロップ１００の例示的なブロック図である。Ｄ入力およびＬＣＬＫ入力およびＱ出力は、上述の従来のフリップフロップの用語体系に従い、論理クロック入力ＬＣＬＫは、ＣＭＯＳフリップフロップにおけるＡＣクロックＣＬＫと同等のものである。論理クロック入力ＬＣＬＫは、ＳＦＱ信号を提供することができるが、ＲＱＬシステムにおいてレシプロカルクロック信号を提供するために使用され得るＲＱＬ  ＡＣクロックと混同されるべきではない。フリップフロップ１００は、データ入力Ｄからデータ入力信号を受信し、データ入力信号を保存するように構成されたストレージループ１０２を含むことができる。ストレージループ１０２は、３つの可能な状態（基底状態、正の状態、および負の状態）を有するように構成される。フリップフロップ１００は、論理クロック入力ＬＣＬＫから論理クロック入力信号を受信し、受信した論理クロック入力信号と保存されたデータ入力信号、即ち、ストレージループの状態との比較を行うように構成されたコンパレータ１０４をさらに含むことができる。
【００１２】
ストレージループ１０２とコンパレータ１０４の結合機能は出力Ｑを提供することができる。例えば、フリップフロップ１００は、ストレージループが正の状態にあり、正の信号が論理クロック入力信号上で受信された場合、出力Ｑが論理「１」値にアサートされ、また、ストレージループが負の状態にあり、負の信号が論理クロック入力信号上で受信された場合、出力Ｑが論理「０」値にデアサートされるように構成されている。このような例では、信号の他の組み合わせは、出力Ｑの論理状態に影響を与えない。従って、例えば、受信した論理クロック入力信号が正であっても負であっても、ストレージループが基底状態である場合、出力Ｑの論理状態は変化せず、ストレージループが正の状態である場合、負の論理クロック信号によって出力Ｑはデアサートされず、また、ストレージループが負の状態である場合、正の論理クロック信号によって出力Ｑがアサートされない。
【００１３】
例えば、入力Ｄに到達するＳＦＱパルスは、ＲＱＬ位相モードデータ符号化と一致する正と負の交互パルスで構成することができる。複数のパルスが、ＬＣＬＫ入力のアサートの間に到達することが可能である。これらの連続的なパルスは、Ｑにおける最後の出力が論理「０」であった場合には、基底状態と正の状態との間で、またはＱにおける最後の出力が論理「１」であった場合には、基底状態と負の状態との間で内部ストレージループ１０２の状態を交互に変化させるように供給することができる。ＬＣＬＫがアサートされているときのストレージループ１０２の状態のみが、出力Ｑに影響を与える。
【００１４】
ストレージループ１０２およびコンパレータ１０４の各々は、少なくとも１つのＪＪを有することができる。例えば、ストレージループ１０２は、ループ内に配置された２つのＪＪを有して、ループを通る電流の方向、またはそのような電流の不存在によって、ストレージループが前述の３つの状態のどれにあるのかが決定されるようにすることができる。また、例えば、コンパレータ１０４は、互いに直接接続された２つのＪＪを有することができる。コンパレータ１０４内のＪＪは、ＳＦＱパルス入力が論理クロック入力ＬＣＬＫに入力するたびに、コンパレータ１０４内の２つのＪＪのうちの一方のみがトリガーし、入力Ｄがコンパレータ１０４内の２つのＪＪのどちらがトリガーするかを決定するように構成することができる。ストレージループ１０２およびコンパレータ１０４は、ストレージループ１０２内のＪＪのうちの１つがコンパレータ１０４内のＪＪのうちの１つでもあるように、ＪＪを共有し得る。
【００１５】
フリップフロップ１００の論理値は、例えば、ＪＪの超伝導相として保存することができる。例えば、フリップフロップ１００の論理値は、ストレージループ１０２とコンパレータ１０４との間で共有されるＪＪの位相として保存することができる。一例として、ＪＪの０位相は論理「０」値を符号化することができ、ＪＪの２π位相は論理「１」値を符号化することができるが、他の組み合わせも同様に機能する。
【００１６】
図２は、図１に示されるフリップフロップ１００に対応することができる効率的なＲＱＬ位相モードＤフリップフロップ２００の例示的な回路図である。フリップフロップ２００は、３つのＪＪ  Ｊ１、ＪＪ  Ｊ２、ＪＪ  Ｊ３および２つのインダクタＬ１、Ｌ２を含むことができる。データ入力Ｄからの入力信号は、データ入力ＪＪ  Ｊ３をトリガーし、データ入力ＪＪ  Ｊ３、ストレージインダクタＬ２、および出力ＪＪ  Ｊ２によって形成される超伝導電流をストレージループに保存する。このストレージループは、図１のストレージループ１０２に対応することができる。ストレージループは、図２の底部において、低電圧レール、例えば、接地ノードに接続されている。ストレージインダクタＬ２のサイズが比較的大きいため、そこに保存される電流は、出力ＪＪ  Ｊ２を単独でトリガーするのに十分ではない。従って、出力ＪＪ  Ｊ２（ストレージループ内の電流によってバイアスされている出力ＪＪ  Ｊ２）をトリガーすることによってＤ入力を「クロック」し、出力Ｑに出力信号を供給するには、ＬＣＬＫ信号が必要である。
【００１７】
いくつかの例のコンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２は、各々３０マイクロアンペアから５５マイクロアンペアの間、例えば、３５マイクロアンペアから５０マイクロアンペアの間の臨界電流を示すように構成することができる。データ入力ＪＪ  Ｊ３は、例えば、５５マイクロアンペアから６５マイクロアンペアの間、例えば、５５マイクロアンペアから６０マイクロアンペアの間のより大きい電流で臨界電流を示すように構成され得る。ストレージインダクタＬ２は、インダクタンス値が２５ピコヘンリー（ｐＨ）から４０ｐＨの間、例えば、３０ｐＨから３５ｐＨの間になるように構成され得る。ストレージインダクタＬ２およびデータ入力ＪＪ  Ｊ３は、Ｌ２のインダクタンスとＪ３の臨界電流の積が１．４から２．０ｍＡｐＨの間にあるように構成することができる。コンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２は、互いに同様の臨界電流を示すように構成することができる。コンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２は、厳密に同じ電流で臨界電流を示す必要はないが、コンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２は、互いに１０％以内など、臨界電流の大きさが互いに近いものとすることができる。
【００１８】
データ入力ＪＪ  Ｊ３、ストレージインダクタＬ２、および出力ＪＪ  Ｊ２を含むストレージループは、ストレージループに電流がない基底状態、反時計回り方向に循環する単一磁束量子Φ０（例えば、Φ０＝２．０７ｍＡ−ｐＨ）の電流が存在する正の状態、および時計回り方向に循環する単一磁束量子Φ０の電流が存在する負の状態の３つの可能な状態を有する。ストレージインダクタＬ２は比較的大きいサイズであるため、正および負の状態において、周囲のＪＴＬから漏れるＡＣバイアスと組み合わせても、誘導電流はストレージループＪＪ  Ｊ２またはＪＪ  Ｊ３をトリガーするには不十分である。入力Ｄは、このストレージループに電流を誘導するために使用される。非ゼロ復帰（ＮＲＺ：ｎｏｎｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）駆動が可能な入力Ｄ上の正のパルスは、ストレージループ内に反時計回りの電流を誘導し、入力Ｄ上の負のパルスは、ストレージループ内に時計回りの電流を誘導する。
【００１９】
フリップフロップ２００のコンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２は、図１のコンパレータ１０４に対応することができるコンパレータを形成する。エスケープＪＪ  Ｊ１は、出力ＪＪ  Ｊ２よりも小さい臨界電流を有するように構成することができる。ストレージループ内の電流を使用して、出力ＪＪ  Ｊ２のバイアスを調整することができる。論理クロックＬＣＬＫの入力を使用して、コンパレータをトリガーして、ストレージループの状態を出力Ｑに読み出すことができる。論理クロックＬＣＬＫは、ゼロ復帰（ＲＺ：ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）パルス対によって駆動することができる。
【００２０】
データ入力ＪＪ  Ｊ３、ストレージインダクタＬ２、および出力ＪＪ  Ｊ２によって形成されるストレージループの基底状態では、ストレージループ内に電流は存在しない。この状態では、論理クロック入力ＬＣＬＫから到着する正または負のパルスがエスケープＪＪ  Ｊ１をトリガーする。これにより、入力ＬＣＬＫパルスが消滅し、ストレージループおよびフリップフロップ２００の出力Ｑの両方の状態は変化しないままとなる。そのため、ストレージループが基底状態である場合、ＬＣＬＫからの正負のパルス対は効果がない。ストレージループの３つの状態にもかかわらず、フリップフロップは、出力ＪＪ  Ｊ２の位相０または２πによって符号化されるような、バイナリ論理値「０」および「１」に対応する２つの状態のみを有する。
【００２１】
図３Ａ〜３Ｂは、フリップフロップ２００への論理「１」値の書き込みを示すシーケンスを示している。図３Ａは、データ入力ＪＪ  Ｊ３を切り替えるための、即ち、０位相から２π位相に切り替えるための正のＳＦＱパルス３０２によりアサートされた入力Ｄを示す。図３Ｂに示すように、この切り替えにより、１つのΦ０の電流３０４が反時計回り方向にストレージループに入り、また入力Ｄからの入力パルスがキャンセルされる（３０６）。電流ループ３０４は、Ｊ３とＪ２との間の位相差の結果（Ｊ３が２π位相を有するが、Ｊ２が依然として０位相を有する）として考えられる。超伝導電流３０４の存在および方向のために、ストレージループは現在、正の状態にある。ストレージループのこの正の状態は、出力ＪＪ  Ｊ２を正の方向への切り替えに優先的にバイアスする。
【００２２】
図３Ｃ〜図３Ｄは、フリップフロップ２００からの保存された論理「１」値の読み出しを示すシーケンスを示している。図３Ｂに示されている状態に続いて、ＬＣＬＫ入力を介してレシプロカルパルス対が入力される。図３Ｃに示されるように、正のパルス３０８が到着すると、コンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２ならびにクロック入力インダクタＬ１を介して電流が流れる。出力ＪＪ  Ｊ２は、ストレージループ内の電流３０４によって優先的にバイアスされているため、出力ＪＪ  Ｊ２は、エスケープＪＪ  Ｊ１の代わりにトリガーされる。図４Ｄに示すように、これにより、コンパレータＪＪ  Ｊ１とＪＪ  Ｊ２とを接続するノードを介して、出力ＪＪ  Ｊ２から離れる全方向に正のＳＦＱパルスが駆動される。従って、図４Ｄにおいて、出力ＪＪ  Ｊ２のトリガーにより、出力Ｑから正のＳＦＱパルス３１０が駆動され、出力Ｑがアサートされる。さらに、エスケープＪＪ  Ｊ１およびクロック入力インダクタＬ１を流れる電流３１２、およびストレージループ内の反時計回りの電流３１４の両方がキャンセルされる。従って、出力Ｑがアサートされ、ストレージループが基底状態に戻る。レシプロカルパルス対の負のパルスがＬＣＬＫ入力（図示せず）に駆動されると、回路２００が基底状態になり、エスケープＪＪ  Ｊ１がトリガーされて、出力またはストレージループの状態に影響を与えることなくパルスは消滅する。
【００２３】
図３Ｃにおける正の論理クロック入力ＳＦＱパルス３０８の結果として図３Ｄに示される出力ＪＪ  Ｊ２のトリガーは、出力ＪＪ  Ｊ２の位相を０から２πに変化させ、この位相は、出力パルス３１０と反対の戻りパルス（図示せず）（出力Ｑが接続され得るＪＴＬ内の最初のＪＪのトリガーの結果として到達する）があっても持続する。従って、電流３１０は消滅され得るが、フリップフロップ２００の論理「１」値を符号化する出力ＪＪ  Ｊ２の２π位相は残る。
【００２４】
図４Ａ〜４Ｂは、フリップフロップ２００への論理「０」値の書き込みを示すシーケンスを示している。図４Ａは、データ入力ＪＪ  Ｊ３を切り替えるための、即ち、２π位相から０位相に戻させるための負のＳＦＱパルス４０２によって駆動される入力Ｄを示す。図４Ｂに示すように、この切り替えにより、１つのΦ０の電流４０４がストレージループに時計回り方向に入り、入力Ｄからの入力パルスがキャンセルされる（４０６）。電流ループ４０４は、Ｊ２とＪ３との間の位相差の結果（Ｊ２が２π位相を有するが、Ｊ３が現在０位相を有する）として考えられる。超伝導電流４０４の存在および方向のために、ストレージループは現在負の状態にある。これは、出力ＪＪ  Ｊ２を負の方向への切り替えに優先的にバイアスする。
【００２５】
図４Ｃ〜４Ｄは、フリップフロップ２００からの保存された論理「０」値の読み出しを示すシーケンスを示している。図４Ｂに示されている状態に続いて、ＬＣＬＫ入力を介してレシプロカルパルス対が入力される。正のパルスが到着すると（図示せず）、エスケープＪＪ  Ｊ１がトリガーされ、ストレージループの出力または状態に影響を与えることなくパルスが消滅する。図４Ｃに示すように、負のパルス４０８が到着すると、コンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２、ならびにクロック入力インダクタＬ１を介して電流が流れる。出力ＪＪ  Ｊ２は、ストレージループ内の電流４０４によって優先的にバイアスされているため、出力ＪＪ  Ｊ２は、エスケープＪＪ  Ｊ１の代わりにトリガーされる。図４Ｄに示すように、これにより、コンパレータＪＪ  Ｊ１とＪＪ  Ｊ２とを接続するノードを介して、出力ＪＪ  Ｊ２から離れる全方向に負のＳＦＱパルスが駆動される。従って、図４Ｄにおいて、出力ＪＪ  Ｊ２のトリガーにより、出力Ｑから負のＳＦＱパルス４１０が駆動され、出力Ｑがデアサートされる。さらに、エスケープＪＪ  Ｊ１とクロック入力インダクタＬ１を通る電流４１２、およびストレージループ内の反時計回りの電流４１４の両方がキャンセルされる。フリップフロップ２００は、現在基底状態に戻っている。
【００２６】
図４Ｃにおける負の論理クロック入力ＳＦＱパルス４０８の結果として図４Ｄに示される出力ＪＪ  Ｊ２のトリガーは、出力ＪＪ  Ｊ２の位相を２πから０に変化させ、この位相は、出力パルス４１０と反対の戻りパルス（図示せず）（出力Ｑが接続され得るＪＴＬの最初のＪＪのトリガーの結果として到着する）があっても持続する。従って、電流４１０は消滅され得るが、フリップフロップ２００の論理「０」値を符号化する出力ＪＪ  Ｊ２の０位相は残る。
【００２７】
図１の例に関して前述したように、ＳＦＱパルス入力が論理クロック入力ＬＣＬＫに入るたびに、コンパレータＪＪ  Ｊ１またはＪＪ  Ｊ２のうちの一方のみがトリガーし、入力ＤはコンパレータＪＪ  Ｊ１またはＪＪ  Ｊ２がトリガーされる。入力Ｄがストレージループに電流を入れなかったり、反対のパルスを供給することによってストレージループからの電流を効果的に消滅した場合、ＬＣＬＫの入力はエスケープＪＪ  Ｊ１のみをトリガーし、そのようなＬＣＬＫ入力を効果的に拒否し、出力は生成されない。入力Ｄがストレージループに電流を入れた場合、出力ＪＪ  Ｊ２のバイアス条件が変化し、出力ＪＪ  Ｊ２は、そのループに保存された電流を受ける（ｓｅｅ）が、エスケープＪＪ  Ｊ１は受けないため、出力ＪＪ  Ｊ２が優先的にトリガーして、Ｑへの出力を生成する。装置２００において、コンパレータＪＪ  Ｊ１およびＪＪ  Ｊ２が同じサイズに近く、ストレージループに電流がない場合、エスケープＪＪ  Ｊ１は入力ＬＣＬＫからの全ての電流を受けるが、出力ＪＪ  Ｊ２はその電流の大部分のみを受けるので、エスケープＪＪ  Ｊ１が最初にトリガーする。電流の大部分のみを受けるのは、コンパレータＪＪ  Ｊ１とＪＪ  Ｊ２を接続するノードから生じる各ブランチが共に誘導ネットワークを並列に形成すると仮定すると、そのような電流の一部がストレージループおよび出力Ｑを介して漏れ出るからである。
【００２８】
フリップフロップ２００は「位相モード」フリップフロップであり、フリップフロップ２００の論理値は出力ＪＪ  Ｊ２（即ち、フリップフロップ２００のストレージループとフリップフロップ２００のコンパレータとの間で供給されるＪＪ）の超伝導相（０または２π）として保存される。フリップフロップ２００は、デバイスの使用に関して効率的であり、入力信号の競合状態回避位相整合（ｒａｃｅ  ｃｏｎｄｉｔｉｏｎ  ａｖｏｉｄａｎｃｅ  ｐｈａｓｉｎｇ）に使用されるデバイスとは別に、３つのＪＪと２つのインダクタのみを必要とする。
【００２９】
入力ＬＣＬＫに対して入力Ｄにセットアップおよびホールドの要件が存在し得るため、入力間に９０°の位相オフセットを適用すると、タイミングに関してフリップフロップ２００の性能を向上させることができる。ここで、「位相整合」および「位相オフセット」は、個々のＪＪの超伝導相（０または２π）ではなく、供給されるＡＣ波形のタイミングを指す。図５は、回路２００に対応するが、入力Ｄの入力タイミング５０４に対して論理クロック信号を遅延させるように構成された入力遅延バッファ５０４を有する例示的なフリップフロップ回路５００を示す。示される遅延バッファ５０２、５０４、５０６は、例えば、ジョセフソン伝送線（ＪＴＬ）であり得る。データ入力ＪＪ  Ｊ３、ストレージインダクタＬ２、および出力ＪＪ  Ｊ２によって形成される内部ループの状態（グランド、正、または負）に応じて、ＬＣＬＫパルスが到着する時点でどの状態が出力Ｑに読み出されるかが決定される。従って、新たな入力は、ＬＣＬＫパルスの前に到着する必要がある。特に、Ｄにおける正のＳＦＱパルスは、ＬＣＬＫにおける正のＳＦＱパルスの前に到着し、Ｄにおける負のＳＦＱパルスはＬＣＬＫにおける負のＳＦＱパルスの前に到着する必要がある。図５に示すように、遅延バッファ（例えば、ＪＴＬ）を使用して、ＬＣＬＫ入力およびＱ出力における位相割り当てよりも９０°進んだ位相割り当てを有する入力Ｄを駆動することは、セットアップ要件を強化するのに役立つ。同様の位相整合スキームは、図示されておらず、列挙するには多すぎるが、同様に、セットアップおよびホールド要件を満たし、従って、ＬＣＬＫ信号が意図されたＤ信号の前に到着し、誤ったデータのキャプチャおよび出力をもたらす望ましくない競合状態を回避することを支援することができる。例として、複数のバッファ（例えば、複数のＪＴＬ）は、入力ＤがＬＣＬＫ入力の１８０°または２７０°前の位相割り当てを有するようにそれぞれ構成することができる。
【００３０】
上記のセットアップおよびホールド要件の注目すべき結果は、現在の出力値が論理「０」であるか、または論理「１」であるかに関係なく、出力における値の変化に影響しない、入力Ｄにおける一貫した波形を有するクロックをアサートすることが可能であることである。これを実現するには、入力ＬＣＬＫの正のパルスの前にＤに到着する最後の入力パルスは負のパルスであり、ＬＣＬＫの負のパルスの前にＤに到着する最後の入力パルスは正のパルスでなければならない。
【００３１】
図６は、前の例のＲＱＬ位相モードフリップフロップの機能を実証する、アナログシミュレーションから得られた超伝導相に関してプロットされた例示的なタイミング図である。６３６および６４８における信号を除き、ＬＣＬＫ信号は、正のＳＦＱパルスの後に、例えば、約１８０°離れた負のＳＦＱパルスが非常に近い時間で続くパルス対からなる。Ｄ信号の論理値の変化は、これよりも時間的に任意に間隔をあけることができる。Ｑ信号の論理値の変化に影響を与えず、ＬＣＬＫ上のパルスに対応するＱ信号に見られる微小過渡現象は、例えば、図２に示すように、回路２００におけるエスケープＪＪ  Ｊ１のトリガーが原因である。フリップフロップのラッチ動作は、図示されているように例示される。
【００３２】
入力Ｄが論理「０」６０４である間に生じたＬＣＬＫパルス対６０２によって、ＬＣＬＫパルス対６０２の前、間、および後に、出力Ｑにおける論理「０」値６０６からの変化は生じない。しかしながら、入力Ｄが論理「１」６１０である間に、ＬＣＬＫパルス対６０８が生じると、具体的にはパルス対６０８の正のパルスに対して、Ｑが論理「１」６１２にアサートされ、この論理「１」６１２は、論理クロックパルス対がない場合にＤが論理「０」６１４に遷移することによっても、またはＤが論理「１」値６１８に戻った後のＬＣＬＫパルス対６１６によっても変化しない。しかしながら、Ｄが再度論理「０」６２２になると、ＬＣＬＫパルス対６２０のレシプロカル（負）パルスでは、Ｑは論理「０」６２４にデアサートされ、この論理「０」６２４は、Ｄが依然として論理「０」６２２である間にＬＣＬＫパルス対６２６が生成されることによっても、また論理クロックパルス対の不存在におけるＤの論理「１」６２８への遷移によっても変化しない。
【００３３】
Ｄが論理「０」から論理「１」６３２に遷移した後、非常に短時間で生じるＬＣＬＫパルス対６３０によって、出力Ｑが論理「１」にアサートされ、これは、セットアップ時間の要件がそれでも満たされたためである。ＬＣＫパルス対６３６は、前のパルス対６０２、６０８、６１６、６２０、６２６、６３０よりも互いに時間的に離れた正のパルスおよび負のパルスを有する。Ｄが短時間に論理「０」６３８である間、即ち、「０」値がフリップフロップに短時間書き込まれている間に、パルス対６２６の正のパルスが到着しても、ＬＣＬＫの負のパルスのみが出力ＱをデアサートしてＤへの「０」入力をＱに読み出すことができるため、かつＤがパルス対６３６の負のパルスの前に論理「１」６４０に戻るため、Ｑにおける「１」出力６３４は変化しない。この結果から、Ｄ上の論理「０」６３８に対するホールド時間要件が満たされていなかった、即ち、Ｄの「０」値６３８がＬＣＬＫパルス対６３６の負のパルスが入力を出力に変換するのに十分な長さにホールドされなかったと結論付けることもできる。しかしながら、Ｄが次に論理「０」６４２になると、ホールド時間が満たされ、ＬＣＬＫパルス対６４４の負のパルスが、出力Ｑに論理「０」６４６を再度送信する。
【００３４】
ＬＣＬＫパルス対３６３と同様に、ＬＣＬＫパルス対６４８も時間的に延長される。Ｄが依然として論理「０」である間、パルス対６４８の正のパルスが、出力Ｑの論理「０」値６４６に影響を及ぼさないことは、注目に値し得ない。しかしながら、ＬＣＬＫパルス対６４８の継続中に入力Ｄが論理「１」６５０に再度上昇しても、Ｑは、依然として論理「０」値６４６から影響を受けない。これは、ＬＣＬＫの立ち下がりエッジ、即ちＬＣＬＫパルス対の負のパルスは、Ｑを論理「０」にデアサートすることしかできず、論理「１」信号のキャプチャ時間として機能することができないためである。Ｄの論理「１」のセットアップ時間要件が満たされていなかった、即ち、入力Ｄに正６５０を送信する信号は、ＬＣＬＫパルス対６４８の正のパルスの後に到着し、出力Ｑに送信されなかったと結論付けることができる。
【００３５】
図７は、論理「１」値をＲＱＬフリップフロップ２００に書き込み、かつＲＱＬフリップフロップ２００から読み出す方法７００を示している。図１におけるフリップフロップ１００または図２におけるフリップフロップ２００のデータ入力ＤなどのＲＱＬフリップフロップのデータ入力に７０２で提供される正のＳＦＱパルスは、例えば、電流の１つの単一磁束量子を第１の方向にストレージループに入れることにより、図１に示されるストレージループ１０２などのストレージループを正の状態に設定する（７０４）。図１におけるフリップフロップ１００または図２におけるフリップフロップ２００のクロック入力ＬＣＬＫなどのＲＱＬフリップフロップのクロック入力に７０６で提供されるレシプロカルＳＦＱパルス対は、ＲＱＬフリップフロップの出力から論理「１」値に対応する出力信号の送信７０８を誘導し、例えば、ＲＱＬフリップフロップの出力から正のＳＦＱパルスを駆動することによって論理「１」にアサートし、ストレージループを基底状態に戻す（７１０）。
【００３６】
図８は、ＲＱＬフリップフロップに論理「０」値を書き込み、かつＲＱＬフリップフロップから読み出す方法８００を示している。図１におけるフリップフロップ１００または図２におけるフリップフロップ２００のデータ入力ＤなどのＲＱＬフリップフロップのデータ入力に８０２で提供される負のＳＦＱパルスは、例えば、電流の１つの単一磁束量子を前述の第１の方向とは反対の第２の方向にストレージループに入れることにより、図１に示されるストレージループ１０２などのストレージループを負の状態に設定する（８０４）。図１におけるフリップフロップ１００または図２におけるフリップフロップ２００のクロック入力ＬＣＬＫなどのＲＱＬフリップフロップのクロック入力に８０６で提供されるレシプロカルＳＦＱパルス対は、ＲＱＬフリップフロップの出力から論理「０」値に対応する出力信号の送信８０８を誘導し、例えば、ＲＱＬフリップフロップの出力から負のＳＦＱパルスを駆動することによって論理「０」にデアサートし、ストレージループを基底状態に戻す（８１０）。
【００３７】
図７および図８に示す方法は、ＲＱＬフリップフロップに書き込み、かつＲＱＬフリップフロップから読み出す単一の方法に一般化することができる。図９に示すように、そのような方法９００は、正または負のいずれかであるデータ入力ＳＦＱパルスをＲＱＬフリップフロップのデータ入力に提供するステップ９０２と、ＲＱＬフリップフロップ内のストレージループを基底状態から正または負のいずれかである状態に設定するステップ９０４と、レシプロカルＳＦＱパルス対をＲＱＬフリップフロップのクロック入力に提供するステップ９０６と、例えば、正または負のいずれかである出力ＳＦＱパルスをＲＱＬフリップフロップの出力から駆動することにより、論理「１」値または論理「０」値に対応する出力信号をＲＱＬフリップフロップの出力から送信するステップ９０８と、ストレージループを基底状態に戻すステップ９１０とを含む。各動作の「正または負のいずれか」が正の場合、論理「１」値が書き込まれて読み出されたと言うことができ、「正または負のいずれか」が負の場合、論理「０」値が書き込まれて読み出されたと言うことができる。正または負の状態に割り当てられる「１」および「０」の指定は、フリップフロップが実装されている大規模システムの論理の状況下において任意であり得るため、例えば、負の入力および出力パルスが論理「１」を符号化し、正の入力および出力パルスが論理「０」を符号化し得る、いくつかの例では論理値は反転され得る。出力は、データ入力および論理クロック入力に基づくことができる。
【００３８】
上述した記載は、本発明の例である。当然ながら、本発明を説明する目的で考えられるすべての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にあるすべてのそのような変更、修正、および変形を包含することを意図している。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むものと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むがこれに限定されないことを意味し、「含んでいる」という用語は、含んでいるがこれに限定されないことを意味する。「〜に基づく」という用語は、少なくとも部分的に基づくことを意味する。
【図１】
2020535752.tif 000003
【図２】
2020535752.tif 000004
【図３Ａ】
2020535752.tif 000005
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
2020535752.tif 000013
【図６】
2020535752.tif 000014
【図７】
2020535752.tif 000015
【図８】
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【図９】
2020535752.tif 000017
【手続補正書】
【提出日】令和2年3月27日(2020.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
データ入力線上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、前記データ入力信号をストレージループに保存するように構成されているストレージループと、
論理クロック入力線上の論理クロック入力信号を受信し、受信した前記論理クロック入力信号を保存された前記データ入力信号と比較するように構成されているコンパレータと、
比較に基づいて、論理「１」値または論理「０」値に対応する出力信号を送信するように構成された出力信号線とを備えるフリップフロップ。
【請求項２】
前記出力信号は、出力ジョセフソン接合の０量子位相または２π量子位相に対応する負または正のＳＦＱパルスである、請求項１に記載のフリップフロップ。
【請求項３】
前記ストレージループは、前記ストレージループ内に配置された２つのジョセフソン接合およびストレージインダクタを含む、請求項１に記載のフリップフロップ。
【請求項４】
前記２つのジョセフソン接合の一方は、前記出力信号線と低電圧レールとの間に配置された出力ジョセフソン接合であり、前記２つのジョセフソン接合の他方は、前記データ入力線と前記低電圧レールとの間に配置されたデータ入力ジョセフソン接合である、請求項３に記載のフリップフロップ。
【請求項５】
前記コンパレータは、ほぼ等しい臨界電流を有するようにサイズ設定された２つのジョセフソン接合を含む、請求項１に記載のフリップフロップ。
【請求項６】
前記コンパレータは、
前記論理クロック入力線と前記出力信号線との間に直列に配置されたクロック入力インダクタおよびエスケープジョセフソン接合と、
前記出力信号線と低電圧レールとの間に配置された出力ジョセフソン接合とを含み、
前記エスケープジョセフソン接合は、前記出力ジョセフソン接合の追加のバイアスがない場合、前記出力ジョセフソン接合の前に優先的にトリガーするようにサイズ設定されている、請求項１に記載のフリップフロップ。
【請求項７】
前記コンパレータは、受信された前記論理クロック入力信号と保存された前記データ入力信号との間の比較が、前記エスケープジョセフソン接合および前記出力ジョセフソン接合のうちの一つのみが前記論理クロック入力信号として受信されたＳＦＱパルスに応答してトリガーすることを含むように構成されている、請求項６に記載のフリップフロップ。
【請求項８】
前記コンパレータは、受信された前記論理クロック入力信号と保存された前記データ入力信号との比較が、前記データ入力信号に対応する前記ストレージループ内の電流に起因する前記出力ジョセフソン接合の正または負のバイアス条件に基づいて前記出力ジョセフソン接合が優先的にトリガーして、前記出力信号を生成することを含むように構成されている、請求項７に記載のフリップフロップ。
【請求項９】
前記ストレージループおよび前記コンパレータは、前記出力信号線と低電圧レールとの間に配置されたジョセフソン接合を共有する、請求項１に記載のフリップフロップ。
【請求項１０】
レシプロカル量子論理（ＲＱＬ）フリップフロップに論理値を書き込み、ＲＱＬフリップフロップから論理値を読み出す方法であって、
前記ＲＱＬフリップフロップのデータ入力に対して正または負のいずれかであるデータ入力単一磁束量子（ＳＦＱ）パルスを提供するステップと、
前記ＲＱＬフリップフロップ内のストレージループを基底状態から正または負のいずれかの状態に設定するステップと、
前記ＲＱＬフリップフロップのクロック入力にレシプロカルＳＦＱパルス対を提供するステップと、
前記ＲＱＬフリップフロップの出力から論理「１」値または論理「０」値に対応する出力信号を送信するステップと、
前記ストレージループを基底状態に戻すステップとを含む方法。
【請求項１１】
前記ストレージループの状態を設定するステップは、前記ストレージループ内のデータ入力ジョセフソン接合をトリガーして、前記ストレージループ内に電流を確立することを含み、前記電流の方向は、前記データ入力ＳＱＦパルスが正か負かに対応する、請求項１０に記載の方法。
【請求項１２】
前記ストレージループの状態を設定することによって確立された前記ストレージループ内の電流は、前記ストレージループ内の出力ジョセフソン接合をトリガーするには不十分である、請求項１１に記載の方法。
【請求項１３】
前記データ入力のＳＦＱパルスは正であり、
前記クロック入力に前記レシプロカルＳＦＱパルス対を提供するステップは、いずれかの順序で提供される正のパルスと負のパルスとを含むＳＦＱクロックパルス対をクロック入力に提供することを含み、
前記クロック入力への正のパルスが前記ストレージループの出力ジョセフソン接合をトリガーし、それによって出力をアサートし、
前記クロック入力への負のパルスが、前記クロック入力と直列であり、かつ前記出力ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガーし、前記エスケープジョセフソン接合のトリガーは、前記ストレージループの状態に影響を与えない、請求項１０に記載の方法。
【請求項１４】
前記出力ジョセフソン接合のトリガーは、
前記ストレージループ内の電流をキャンセルすることにより、前記ストレージループを基底状態に戻し、
正の前記ＳＦＱクロックパルスを提供することによって生成された、エスケープ接合を流れる電流をキャンセルする、請求項１３に記載の方法。
【請求項１５】
前記データ入力のＳＦＱパルスは負であり、
前記クロック入力に前記レシプロカルＳＦＱパルス対を提供するステップは、いずれかの順序で提供される正のパルスと負のパルスとを含むＳＦＱクロックパルス対をクロック入力に提供することを含み、
前記クロック入力への正のパルスが、前記クロック入力と直列であり、かつ前記ストレージループ内の出力ジョセフソン接合との共通ノードを有するエスケープジョセフソン接合をトリガーし、前記エスケープジョセフソン接合のトリガーは、前記ストレージループの状態に影響を与えず、
前記クロック入力への負のパルスは、前記出力ジョセフソン接合をトリガーし、それによって出力をアサート解除する、請求項１０に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
上述した記載は、本発明の例である。当然ながら、本発明を説明する目的で考えられるすべての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にあるすべてのそのような変更、修正、および変形を包含することを意図している。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むものと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むがこれに限定されないことを意味し、「含んでいる」という用語は、含んでいるがこれに限定されないことを意味する。「〜に基づく」という用語は、少なくとも部分的に基づくことを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
レシプロカル量子論理（ＲＱＬ）フリップフロップに論理値を書き込み、ＲＱＬフリップフロップから論理値を読み出す方法であって、
前記ＲＱＬフリップフロップのデータ入力に対して正または負のいずれかであるデータ入力単一磁束量子（ＳＦＱ）パルスを提供するステップと、
前記ＲＱＬフリップフロップ内のストレージループを基底状態から正または負のいずれかの状態に設定するステップと、
前記ＲＱＬフリップフロップのクロック入力にレシプロカルＳＦＱパルス対を提供するステップと、
前記ＲＱＬフリップフロップの出力から論理「１」値または論理「０」値に対応する出力信号を送信するステップと、
前記ストレージループを基底状態に戻すステップとを含み、
前記データ入力のＳＦＱパルスは負であり、
前記クロック入力に前記レシプロカルＳＦＱパルス対を提供するステップは、いずれかの順序で提供される正のパルスと負のパルスとを含むＳＦＱクロックパルス対をクロック入力に提供することを含み、
前記クロック入力への正のパルスが、前記クロック入力と直列であり、かつ前記ストレージループ内の出力ジョセフソン接合との共通ノードを有するエスケープジョセフソン接合をトリガーし、前記エスケープジョセフソン接合のトリガーは、前記ストレージループの状態に影響を与えず、
前記クロック入力への負のパルスは、前記出力ジョセフソン接合をトリガーし、それによって出力をアサート解除し、
前記出力ジョセフソン接合のトリガーは、
前記ストレージループ内の電流をキャンセルすることにより、前記ストレージループを基底状態に戻し、
負のＳＦＱクロックパルスを供給することによって生成された、エスケープ接合を流れる電流をキャンセルする、方法。
［付記２］
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループへのデータ信号入力であって、前記ストレージループは、
入力ノードと低電圧レールとの間のデータ入力ジョセフソン接合（ＪＪ）と、
前記入力ノードと出力ノードとの間のストレージインダクタと、
前記出力ノードと前記低電圧レールとの間の出力ＪＪとを含む、前記データ信号入力と、
コンパレータへの論理クロック信号入力であって、前記コンパレータは、
論理クロック入力ノードと前記出力ノードとの間に直列に配置されたクロック入力インダクタおよびエスケープＪＪと、
出力ＪＪとを含む、前記論理クロック信号入力とを備えるフリップフロップ。
［付記３］
前記ストレージインダクタのインダクタンス値は、前記データ信号入力に提供される正または負のいずれかである単一ＳＦＱパルスから前記ストレージインダクタに保存される電流が、前記論理クロック信号入力に提供される正または負のいずれかである別の単一ＳＦＱパルスなしに出力接合をトリガーしないように十分に大きい、付記２に記載のフリップフロップ。
【国際調査報告】
2020535752.tif 000018
2020535752.tif 000019
2020535752.tif 000020
2020535752.tif 000021