(57)【要約】半導体処理の歩留まり及びコストを管理しながら、非平面ナノワイヤ電解効果トランジスタを製造するシステム及び方法を説明する。この処理は、交互半導体層の積層体（図１、１１０，１１５）を形成する。トレンチは、エッチングされ、少なくともデバイスのチャネル長の長さを有し、少なくとも二酸化シリコン層（図２）によって、好ましくはさらにシリコン窒化物層によって充填され、ソース領域及びドレイン領域のサイトによって境界付けられる。この処理は、トレンチ内の酸化物層及び積層体の最上部の半導体層の両方の上部に第２シリコン基板（３０５）を配置する（図３）。ウエハ接合によって接触する２つの表面は、同じタイプの半導体層を使用する。デバイスは、第１基板及び積層体が第２基板上にあるように反転される。積層体は、フィンにパターン化され、交互層のうち１つのタイプの層（１１０又は１１５）は、ナノワイヤを形成するために除去される。この処理は、ゲート積層体の形成により終了する。【選択図】図３
2020515083.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
第１シリコン基板上に半導体層の積層体を形成することであって、前記積層体は、少なくとも２つのタイプの半導体層間で交互になる複数の半導体層を含む、ことと、
前記積層体の少なくとも最上部の半導体層に第１トレンチをエッチングすることであって、前記第１トレンチの長さは、少なくとも前記半導体デバイスのチャネル長である、ことと、
前記第１トレンチの上部に少なくとも第１酸化物層を形成することと、
前記第１酸化物層及び前記積層体の最上部の半導体層の両方の上部に第２シリコン基板を配置することと、
前記第１シリコン基板及び前記積層体が前記第２シリコン基板の上部にあるように前記半導体デバイスを反転させることと、
前記積層体からフィンパターンを生成することと、
前記積層体から第１タイプ以外のタイプの半導体層の一部を除去することであって、前記第１タイプの半導体層は、前記半導体デバイスのゲート領域にナノワイヤを形成する、ことと、
前記ゲート領域の前記ナノワイヤにシリコン層、二酸化シリコン層及びｈｉｇｈ−ｋ膜を形成することと、を含む、
半導体デバイスの製造方法。
【請求項２】
前記積層体を形成することは、前記第２シリコン基板を配置する前に、前記複数の半導体層を成長させて、完成した積層体を前記第１シリコン基板に形成することを含む、
請求項１の半導体デバイスの製造方法。
【請求項３】
前記積層体の最上部の半導体層は、シリコンを含む、
請求項１の半導体デバイスの製造方法。
【請求項４】
前記第２シリコン基板を配置することは、前記第２シリコン基板を、前記第１酸化物層及び前記積層体の最上部の半導体層の両方の上部に接合することを含む、
請求項１の半導体デバイスの製造方法。
【請求項５】
前記半導体層の積層体と前記第２シリコン基板の接合面との間の距離は、前記第１トレンチを含む、
請求項４の半導体デバイスの製造方法。
【請求項６】
前記接合の後に前記第２シリコン基板に対してさらなる製造処理を行わないことを含む、
請求項４の半導体デバイスの製造方法。
【請求項７】
前記第１酸化物層を形成する前に、
前記第１トレンチ内の前記第１シリコン基板に第２酸化物層を形成することと、
前記第１トレンチ内の前記第２酸化物層に窒化物層を形成することであって、前記窒化物層は、前記第１トレンチ内の前記第１酸化物層と前記第２酸化物層との間にある、ことと、を含む、
請求項１の半導体デバイスの製造方法。
【請求項８】
前記第１トレンチは、前記最上部の半導体層の下方のシリコンゲルマニウム層までエッチングされ、前記第２酸化物層は、前記シリコンゲルマニウム層において形成され、前記窒化物層及び前記第１酸化物層の各々は、前記最上部の半導体層において形成される、
請求項８の半導体デバイスの製造方法。
【請求項９】
前記第１タイプの半導体層は、シリコン及びシリコンゲルマニウムのうち何れかを含む、
請求項１の半導体デバイスの製造方法。
【請求項１０】
１つ以上のナノワイヤが前記第１酸化物層の上部に存在する場合に、
第２トレンチを前記第１酸化物層にエッチングすることと、
前記１つ以上のナノワイヤ用のゲート金属を前記第２トレンチに堆積させることと、を含む、
請求項１の半導体デバイスの製造方法。
【請求項１１】
半導体デバイスであって、
半導体層の積層体から形成されたフィンパターンであって、前記積層体は、少なくとも２つのタイプの半導体層間で交互になる複数の半導体層を含み、前記積層体の底部は、前記半導体デバイスが反転される前の前記積層体の少なくとも最上部の半導体層内に第１トレンチを含み、前記第１トレンチの長さは、少なくとも前記半導体デバイスのチャネル長である、フィンパターンと、
前記半導体デバイスが反転された後の前記第１トレンチの底部の第１酸化物層と、
前記半導体デバイスが反転された後の前記第１酸化物層と前記積層体の前記最上部の半導体層とに対して、下方に存在し、接触する、第２シリコン基板であって、前記積層体の半導体層のうち第１タイプ以外のタイプの一部の半導体層は、前記半導体デバイスのゲート領域にナノワイヤを形成するために前記積層体から除去されている、第２シリコン基板と、
前記ゲート領域の前記ナノワイヤ上のシリコン層、二酸化シリコン層及びｈｉｇｈ−ｋ膜と、を備える、
半導体デバイス。
【請求項１２】
前記積層体の最上部の半導体層は、シリコンを含む、
請求項１１の半導体デバイス。
【請求項１３】
前記第２シリコン基板は、前記第１トレンチの前記第１酸化物層と前記積層体の最上部の半導体層とに接合されている、
請求項１２の半導体デバイス。
【請求項１４】
前記半導体層の積層体と前記第２シリコン基板の接合面との間の距離は、前記第１トレンチを含む、
請求項１２の半導体デバイス。
【請求項１５】
プログラム命令が記憶されたコンピュータ可読記憶媒体であって、前記プログラム命令は、プロセッサによって実行されると、
第１シリコン基板上に半導体層の積層体を形成することであって、前記積層体は、少なくとも２つのタイプの半導体層間で交互になる複数の半導体層を含む、ことと、
前記積層体の少なくとも最上部の半導体層に第１トレンチをエッチングすることであって、前記第１トレンチの長さは、少なくとも半導体デバイスのチャネル長である、ことと、
前記第１トレンチの上部に少なくとも第１酸化物層を形成することと、
前記第１酸化物層及び前記積層体の最上部の半導体層の両方の上部に第２シリコン基板を配置することと、
前記第１シリコン基板及び前記積層体が前記第２シリコン基板の上部にあるように前記半導体デバイスを反転させることと、
前記積層体からフィンパターンを生成することと、
前記積層体から第１タイプ以外のタイプの半導体層の一部を除去することであって、前記第１タイプの半導体層は、前記半導体デバイスのゲート領域にナノワイヤを形成する、ことと
前記ゲート領域の前記ナノワイヤにシリコン層、二酸化シリコン層及びｈｉｇｈ−ｋ膜を形成することと、
を含む半導体処理を前記プロセッサに実行させる、
コンピュータ可読記憶媒体。
【請求項１６】
前記積層体を形成することは、前記第２シリコン基板を配置する前に、前記複数の半導体層を成長させて、完成した積層体を前記第１シリコン基板に形成することを含む、
請求項１６のコンピュータ可読記憶媒体。
【請求項１７】
前記積層体の最上部の半導体層は、シリコンを含む、
請求項１６のコンピュータ可読記憶媒体。
【請求項１８】
前記第２シリコン基板を配置することは、前記第２シリコン基板を、前記第１酸化物層及び前記積層体の最上部の半導体層の両方の上部に接合することを含む、
請求項１７のコンピュータ可読記憶媒体。
【請求項１９】
前記半導体層の積層体と接合面との間の距離は、前記第１トレンチを含む、
請求項１８のコンピュータ可読記憶媒体。
【請求項２０】
前記接合の後に前記第２シリコン基板に対してさらなる製造処理を行わないことを含む、
請求項１８のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【背景技術】
【０００１】
数十年もの間、集積回路に使用するために平面トランジスタ（デバイス）が製造されてきた。しかしながら、トランジスタの寸法が減少すると、短チャネル効果が増加する。短チャネル効果の一例は、リーク電流である。消費電力は、リーク電流と共に増加する。短チャネル効果の他の例は、ラッチアップ効果、ドレイン誘起障壁低下（ＤＩＢＬ）、パンチスルー、性能の温度依存、衝撃イオン化（impact ionization）、シリコン基板に対する寄生容量、ソース・ドレイン領域に使用されるウェルに対する寄生容量である。
【０００２】
いくつかの実施形態では、短チャネル効果を低減するために、バルク相補型金属酸化膜半導体（ＣＭＯＳ）技術の代わりに、シリコンオンインシュレータ（ＳＯＩ）技術が使用される。しかしながら、ＳＯＩウエハ内の封入されたトランジスタから発する熱を、シリコン基板の裏面に伝達することができない。さらなる製造工程を用いて、ヒートシンクを製造する。例えば、トランジスタが製造された後、バルクシリコン層の厚さを介してバリア酸化物層まで延在する複数のプラグが形成される。複数のプラグは、デバイスの動作によって生じた熱を、バルクシリコン層を介してウエハの裏面で放散することを可能にする。しかしながら、複数のプラグを使用すると製造コストが増大し、製造コンポーネントを一新することを要する場合がある。
【０００３】
非平面トランジスタは、短チャネル効果を低減するための半導体プロセスにおける最新の開発である。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非平面トランジスタの例である。しかしながら、これらのデバイスの製造要件は、製造可能性を制限することがある。また、トランジスタの寸法が減少すると、ソース領域とドレイン領域との間の寄生リーク経路が依然として問題になる。
【０００４】
非平面トランジスタを製造する場合、いくつかの実施形態では、ウエハ接合のための様々な技術のうちの１つによって、２つの基板が相互に接触される。いくつかの実施形態では、接触する２つの基板の表面は、異なる半導体導電層を使用する。異なる導電層と組み合わせたウエハ接合技術は、格子転位及びプロセス欠陥を増大させる。また、様々な実施形態では、２つの基板の各々は、半導体処理によって製造される。２つの基板の各々に対する処理は、製造コストだけでなく、プロセス欠陥も増大させる。さらに、ウエハ接合インタフェースと能動デバイスとの間の距離は、比較的短い。関連する応力及び歪みも、格子転位及びプロセス欠陥を増大させる。
【０００５】
上記に鑑みて、半導体処理の歩留まり及びコストを管理しながら非平面デバイスを製造するための効率的な方法及びシステムが望まれている。
【図面の簡単な説明】
【０００６】
【図１】製造中のデバイスの一般化された断面図である。
【図２】製造中のデバイスの別の一般化された断面図である。
【図３】製造中のデバイスの別の一般化された断面図である。
【図４】製造中のデバイスの別の一般化された断面図である。
【図５】製造中のデバイスの別の一般化された断面図である。
【図６】製造中のデバイスの別の一般化された断面図である。
【図７】製造中のデバイスの別の一般化された断面図である。
【図８】製造中の半導体デバイスの正面からの一般化された断面図である。
【図９】製造中のデバイスの別の一般化された断面図である。
【図１０】製造中の半導体デバイスの正面からの一般化された断面図である。
【図１１】局所的シリコンオンインシュレータ（ＳＯＩ）を有する非平面半導体デバイスのナノワイヤを形成する方法の一般化された図である。
【図１２】製造中のデバイスの別の一般化された断面図である。
【図１３】製造中のデバイスの別の一般化された断面図である。
【図１４】製造中のデバイスの別の一般化された断面図である。
【図１５】製造中のデバイスの別の一般化された断面図である。
【図１６】製造中のデバイスの別の一般化された断面図である。
【発明を実施するための形態】
【０００７】
本発明は、様々な変形及び代替形態を受け入れるが、特定の実施形態を図面の例として示し、本明細書において詳細に説明する。しかしながら、図面及びその詳細な説明は、本発明を、開示された特定の形態に限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に属する全ての変形、均等物及び代替物を包含するものであることを理解されたい。
【０００８】
以下の説明では、本発明の十分な理解を提供するために、多くの具体的な詳細を説明する。しかしながら、当業者は、本発明がこれらの具体的な詳細なしに実施され得ることを認識すべきである。いくつかの例では、周知の回路、構造及び技術は、本発明を不明瞭にすることを避けるために、詳細に示されていない。さらに、説明を簡単及び明瞭にするために、図に示されている要素が必ずしも縮尺通りに描かれていないことが理解されるであろう。例えば、いくつか要素の寸法は、他の要素と比較して誇張されている。
【０００９】
半導体処理の歩留まり及びコストを管理しながら非平面デバイスを製造するためのシステム及び方法が考えられる。様々な実施形態では、半導体デバイスの製造プロセスは、非平面デバイス又はトランジスタを形成する。ここで、デバイスの本体は、シリコン基板から絶縁されるが、ソース及びドレイン領域は、シリコン基板から絶縁されない。半導体デバイスの製造プロセスは、２つの基板のうち第１基板上に、ゲート領域においてナノワイヤとして使用される交互半導体層の積層体を形成する。様々な実施形態では、交互半導体層は、シリコン層及びシリコンゲルマニウム層である。
【００１０】
プロセスは、第１基板の積層体の少なくとも最上部の半導体層にトレンチをエッチングする。トレンチは、少なくともチャネル長以上の長さを有し、ソース領域のサイト及びドレイン領域のサイトによって境界付けられている。言い換えると、ソース及びドレイン領域は、トレンチに含まれない。少なくとも１つの比較的厚い二酸化シリコン層がトレンチ内に形成される。したがって、プロセスは、デバイスの本体をシリコン基板から絶縁し、ソース及びドレイン領域をシリコン基板から絶縁しない、局所的シリコンオンインシュレータ（ＳＯＩ）を構築する。充填されたトレンチがソース及びドレイン領域のサイトの下を通っていないので、後の動作デバイスによって生成された熱は、シリコン基板を通ってウエハの裏面に伝達される。
【００１１】
プロセスは、トレンチ内の酸化物層と第１基板の積層体の最上部の半導体層との両方の上に第２シリコン基板を配置する。様々な実施形態では、接触する２つの基板の表面は、同じタイプの半導体層を使用する。例えば、２つの基板の各々の表面は、シリコン層である。結果として、プロセスが２つの基板に対してウエハ接合を行う場合に、プロセス欠陥が減少する。様々な実施形態では、第２基板に対して半導体処理が行われない。したがって、格子転位及びプロセス欠陥のリスクが低減する。その後、第１基板及び積層体が第２基板上にあるように、デバイスが反転される。半導体デバイスの製造プロセスは、シリコン層又はシリコンゲルマニウム層の積層体からゲート領域のナノワイヤを形成することによって継続する。
【００１２】
図１〜図１６の以下の説明では、処理歩留まり及びコストを管理する非平面半導体デバイスの製造工程が説明される。図１を参照すると、製造中の半導体デバイスの一部の一般化された断面図が示されている。ここで、交互導電層を、シリコン基板１０５上に成長させる。いくつかの実施形態では、シリコンゲルマニウム半導体エピタキシャル成長層１１０を最初に成長させ、続いてシリコン半導体エピタキシャル成長層１１５を成長させ、次いで層１１０，１１５を交互に成長させる。他の実施形態では、積層体は、ガリウムヒ素半導体層をさらに含む。積層体用の他の半導体層も可能であり、考慮される。図示した実施形態では、最上部のエピタキシャル成長層１２０は、シリコン半導体エピタキシャル成長層である。
【００１３】
シリコンゲルマニウムエピタキシャル成長１０５を、水素アニールを用いた昇温２段階プロセス（elevated temperature two-step process）によって成長させ、ここでは、薄い低温ゲルマニウムの第１バッファ層を成長させ、次に、その上により厚い高温ゲルマニウム層を成長させる。シリコンエピタキシャル成長１１５を、化学気相堆積法（ＣＶＤ）を応用した気相エピタキシ法（ＶＰＥ）、又は、分子線エピタキシ法及び液相エピタキシ法（ＭＢＥ及びＬＰＥ）を用いて成長させる。交互半導体層１１０，１１５は、後にゲート領域のナノワイヤを形成するように成長する。
【００１４】
図２を参照すると、製造中の半導体デバイスの一部の別の一般化された断面図が示されている。図示するように、シリコンエピタキシャル成長層１１５である最上部の半導体層１２０には、トレンチがエッチングされている。様々な実施形態では、トレンチをエッチングするために、ドライエッチングプロセスが使用される。シリコンエピタキシャル成長層１１５のうちマスク層で保護されていない部分は、反応性ガスであるプラズマに浸される。非保護層は、化学反応及び／又はイオン衝撃によって除去される。反応生成物は、ガス気流において運び出される。
【００１５】
プラズマエッチングプロセスは、エッチングプロセスのパラメータを調整することによって、複数のモードのうち１つのモードで動作することができる。いくつかのプラズマエッチングプロセスは、０．１トール〜５トールの圧力で動作する。様々な実施形態では、プラズマのソースガスは、塩素又はフッ素を含む。例えば、シリコン及びアルミニウムをエッチングするために、四塩化炭素（ＣＣｌ４）が使用される。二酸化シリコン及びシリコン窒化物をエッチングするために、トリフルオロメタン（ＣＨＦ３）が使用される。フォトレジストを酸化させる（灰にする）ために、酸素を包むプラズマのためのソースガスが使用され、フォトレジストの除去を容易にする。
【００１６】
プラズマエッチングプロセスは、等方性であってもよく、すなわち、パターン化された表面上で、下向きのエッチング速度とほぼ同じ横方向のアンダーカット速度を示す。反応が非保護層上の全ての角度から発生するように非保護層の表面で反応する、エネルギー的に中性に帯電したフリーラジカルを生成するプラズマエッチングプロセスは、等方性プロセスである。プラズマエッチングプロセスは、異方性でもあってもよく、すなわち、下方きのエッチング速度よりも遅い横方向のアンダーカット速度を示す。ディープ反応性イオンエッチングでは、異方性プラズマエッチングプロセスが使用される。
【００１７】
イオンミリング又はスパッタエッチングプロセスは、上記プロセスの１００パスカルに対して１０ミリパスカルの規模等の低い圧力を使用し、希ガスのエネルギー性イオンを非保護層（マスク層で覆われていない）に衝突させる。通常、希ガスとしてアルゴンが使用される。エネルギー性イオンは、運動量を伝達することによって、シリコンエピタキシャル成長層１１５等の非保護層から原子と衝突する。エネルギー性イオンは、通常、単一方向から非保護層と反応し、これにより、スパッタエッチングプロセスを異方性にする。様々な実施形態では、スパッタエッチングプロセスは、選択性が比較的悪い。
【００１８】
反応性イオンエッチング（ＲＩＥ）プロセスは、比較的低い圧力の下で電磁場によってプラズマを生成し、ウエハ上に堆積した材料を除去する。ディープ反応性イオンエッチング（ＤＲＩＥ）プロセスは、比較的高い異方性エッチングプロセスであり、急勾配の側孔及びトレンチの非保護層に深い貫通を生成するために使用される。
【００１９】
エッチングプロセスを選択することに加えて、製造中の半導体デバイスのチャネル長と少なくとも同じ長さで図２のシリコンエピタキシャル成長層１１５内にトレンチを生成するように、エッチングされる層の一部を保護するために使用されるマスキング材料、エッチング速度及びエッチング時間の各々が選択される。トレンチの長さは、「Ｌ１」として示されている。また、トレンチの長さＬ１は、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって境界付けられる。言い換えると、ソース及びドレイン領域は、トレンチに含まれていない。したがって、トレンチの長さＬ１は、製造中の半導体デバイスの長さに及ばない。したがって、半導体デバイスの製造プロセスでは、デバイスの本体をシリコン基板から絶縁するのに対し、ソース及びドレイン領域をシリコン基板から絶縁しない、局所的シリコンオンインシュレータ（ＳＯＩ）を構築している。
【００２０】
上記に続き、制御された厚さの二酸化シリコン（ＳｉＯ２）層２０５が形成される。様々な実施形態では、プラズマ化学気相堆積法（ＰＥＣＶＤ）プロセスを使用して、シリコンエピタキシャル成長層１１５上にガス状態（蒸気）から固体状態まで二酸化シリコンの薄膜を堆積させる。ＰＥＣＶＤプロセスは、接地電極と並列無線周波数（ＲＦ）励起電極との間に反応性ガスを導入する。電極間の容量結合は、反応性ガスをプラズマに励起し、化学反応を生じさせ、反応生成物がシリコンエピタキシャル成長層１１５上に堆積される結果をもたらす。二酸化シリコン２０５は、通常、数ミリトール〜数トールの圧力において、酸素及び亜酸化窒素等の酸素前駆体とジクロロシラン又はシラン等のガスとの組み合わせを使用して堆積させることができる。二酸化シリコン層２０５の厚さは、比較的厚い。例えば、二酸化シリコン層２０５の厚さは、ナノワイヤ上に二酸化シリコンを堆積させる後の製造工程において形成される薄膜ゲート二酸化シリコン層の厚さよりも少なくとも一桁大きい。
【００２１】
二酸化シリコン層２０５が堆積された後、化学機械平坦化（ＣＭＰ）工程を用いて、不要な二酸化シリコンを除去し、シリコンウエハ上の残りの二酸化シリコン層２０５を研磨する。ＣＭＰ工程は、ほぼ完璧な平坦で滑らかな表面を実現し、その上に集積回路のさらなる層が構築される。これに続き、二酸化シリコン層２０５が所望の厚さまでエッチングされる。エッチングの後、シリコン窒化物（ＳｉＮｘ）層２１０は、トレンチ内の二酸化シリコン層２０５、及び、シリコンエピタキシャル成長層１１５である最上部の半導体層１２０上に堆積される。
【００２２】
アモルファス水素化シリコン窒化物（ＳｉＮｘ）の化学的及び電気的特性により、この材料は、集積回路の絶縁層の優れた候補となる。いくつかの実施形態では、シリコン窒化物層２１０は、プラズマ化学気相堆積法（ＰＥＣＶＤ）技術を用いて、シラン（ＳｉＨ４）及びアンモニア（ＮＨ３）から形成される。他の実施形態では、シリコン窒化物層２１０は、低圧化学気相堆積法（ＬＰＣＶＤ）技術で形成される。
【００２３】
上記に続き、ＣＭＰ工程を用いて、シリコンエピタキシャル成長層１１５である最上部の半導体層１２０の上部から不要なシリコン窒化物を除去し、シリコン窒化物を研磨する。次に、シリコン窒化物層２１０をフッ素含有混合物でエッチングして、最上部の半導体層１２０及びトレンチ内から所望の厚さまで除去し、次いで、別の二酸化シリコン層を形成する。シリコン窒化物層２１０の下の第１二酸化シリコン層と同様に、シリコン窒化物層２１０上の第２二酸化シリコン層が堆積され、ＣＭＰ工程は、シリコンウエハ上の不要な二酸化シリコンを除去し、残りの二酸化シリコン層を研磨して、所望の厚さにエッチングする。二酸化シリコン、シリコン窒化物及び二酸化シリコンの複数の層は、製造中の非平面半導体デバイスに絶縁層を提供する。他の実施形態では、シリコン窒化物層が使用されず、トレンチは、製造中の非平面半導体デバイスに絶縁層を提供するために、二酸化シリコンのみによって充填される。
【００２４】
ここで、図３を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、第２シリコン基板３０５は、二酸化シリコン層２０５の上部と、第１シリコン基板１０５上の積層体のシリコンエピタキシャル成長層１１５である最上部の半導体層１２０と、に接合される。接合は、いくつかのウエハ接合技術の何れかによって行われる。例えば、いくつかの実施形態では、熱圧着としても知られる銅ベースウエハ接合が使用される。接合媒体としての銅を使用すると、電気的接合がウエハ間の導電経路として確立される。また、ウエハを共に保持するために機械的接合が確立される。他の実施形態では、分子結合、融合結合又は直接ウエハ接合としても知られる酸化物／酸化物接合が使用される。
【００２５】
様々な実施形態では、２つの接合表面は、同じタイプの半導体層を使用する。図示するように、第２シリコン基板３０５は、シリコン半導体層を備える表面を有し、最上部の半導体層１２０は、シリコンエピタキシャル成長層１１５である。プロセスが同じタイプの半導体層を使用して２つの接合表面でウエハ接合を行う場合の結果として、プロセス欠陥が減少する。様々な実施形態では、第２シリコン基板３０５に対して半導体処理が行われない。したがって、格子転位及びプロセス欠陥のリスクがさらに減少する。その後、製造中のデバイスは、後述する説明で示されるように、シリコン基板１０５及び積層体がシリコン基板３０５上にあるように反転される。
【００２６】
ここで、図４を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、製造中のデバイスは、シリコン基板１０５及び積層体がシリコン基板３０５上にあるように反転されている。交互半導体導電層の積層体４０５は、最上部の半導体層１２０上に示されている。破線を用いて、以前に行われたウエハ接合技術の接合表面を示している。
【００２７】
製造中のデバイスが反転された後、トレンチが上下逆になる。トレンチは、二酸化シリコン層２０５、シリコン窒化物層２１０及び別の二酸化シリコン層２０５を依然として含む。いくつかの実施形態では、トレンチ内の各層は、別個の異なる厚さを有する。他の実施形態では、トレンチ内の複数の層は、同じ厚さを有する。トレンチ内の３つの層の厚さの合計は、破線で示されているウエハ接合面と製造中の能動デバイスとの間の距離をもたらす。距離の増加によって、ウエハ接合技術による関連する応力及び歪みを減少させ、格子転位及びプロセス欠陥を減少させる。
【００２８】
上述したように、トレンチは、後に形成されるゲートに対して局所的ＳＯＩを提供する。また、トレンチの両側の通路は、動作デバイスによって後に生成される熱を、シリコンエピタキシャル成長層１１５である最上部の半導体層１２０及びバルクシリコン基板３０５を通じてウエハの裏面で放散することを可能にする。銅ベースのウエハ接合を使用する実施形態では、生成された熱は、２つのウエハ間の銅接合媒体を通じて放散される。
【００２９】
ここで、図５を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、交互半導体層のフィン積層体５０５は、交互半導体層の以前の積層体４０５から生成される。電界効果トランジスタに適した寸法を有するシリコンフィンは、比較的小さいピッチで、複数のプロセスによって形成される。様々な実施形態では、シリコンフィンは、側壁イメージ転写（ＳＩＴ）プロセスを用いて形成される。他の実施形態では、シリコンフィンは、極紫外線（ＥＵＶ）リソグラフィを用いて形成される。さらに他の実施形態では、シリコンフィンは、化学エピタキシ又は自己整合カスタマイズを介した誘導自己組織化（ＤＳＡ）パターニングによって形成される。
【００３０】
ここで、図６を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、絶縁層６０５は、交互半導体層１１０，１１５のフィンパターンの周りに堆積される。絶縁層６０５は、二酸化シリコン及びシリコン窒化物のうち１つ以上を含む。絶縁層６０５は、後に形成されるゲート領域で交互導電層１１０，１１５を露出するようにエッチングされる。層１１０，１１５の所定の導電層は、ゲート領域を形成するために残るように選択される。その後、選択された層以外の層１１０，１１５の半導体層が除去される。例えば、シリコンエピタキシャル成長層１１５が残るように選択される。したがって、シリコンゲルマニウムエピタキシャル成長層１１０の一部が、交互積層体から除去される。除去される部分の長さは、少なくともチャネル長と等しい。
【００３１】
ここで、図７を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。図示するように、スペーサ７０５は、堆積されエッチングされることによって、絶縁層６０５の内壁に形成される。様々な実施形態では、スペーサ７０５は、シリコン窒化物を含む。他の実施形態では、スペーサ７０５は、二酸化シリコン及びシリコン窒化物の組み合わせである。ゲート領域内にシリコンナノワイヤ７５０を設けるために、シリコンエピタキシャル成長層１１５上に比較的薄い二酸化シリコン層を成長させる。いくつかの例では、シリコンナノワイヤ７５０は、５〜７ナノメートルの厚さを有し、ゲート二酸化シリコン層（シェル）は、１ナノメートルから１０〜１５オングストロームの範囲の厚さを有する。昇温でのドライ酸化処理工程を使用して、シリコンナノワイヤ７５０上に比較的薄い酸化物シェルを形成する。この後、酸化ハフニウム（ＨｆＯ２）等のｈｉｇｈ−ｋ誘電体を、原子層堆積法（ＡＬＤ）を使用して、ナノワイヤ７５０の酸化物シェル上に堆積することができる。ｈｉｇｈ−ｋ誘電体は、ｈｉｇｈ−ｋ膜とも呼ばれる。
【００３２】
ゲート金属材料７１０が堆積され、ＣＭＰ工程によってゲート金属７１０を研磨する。様々な実施形態では、ゲート金属７１０に対して窒化チタン（ＴｉＮ）が使用される。ゲート金属７１０は、ナノワイヤの周りに設けられる。トレンチ内の二酸化シリコン層２０５及び窒化物層２１０の積層体は、ゲート領域がシリコン基板３０５から分離される局所的シリコンオンインシュレータ（ＳＯＩ）を提供する。したがって、ゲート領域とシリコン基板３０５との間の容量結合が減少する。しかしながら、局所的ＳＯＩは、典型的なＳＯＩで行われているように、製造中の半導体デバイスの長さに及ばない。むしろ、局所的ＳＯＩは、長さＬ１を有し、ソース領域のサイト及びドレイン領域のサイトによって境界付けられている。その結果として、半導体デバイス（トランジスタ）は、局所的ＳＯＩによってカプセル化されず、デバイス動作によって生成された熱が、シリコンエピタキシャル成長層１１５である最上部の半導体層１２０及びバルクシリコン基板３０５を通ってウエハの裏面に放散されるのを可能にする通路が、トレンチの両側に存在する。
【００３３】
図６〜図７に示すように、ソース領域のソースコンタクト７２０、ドレイン領域のゲートコンタクト７３０及びドレインコンタクト７４０が形成されている。いくつかの実施形態では、シリサイドコンタクトは、ソース領域及びドレイン領域に対して低抵抗コンタクト７２０，７４０を提供するシリコンナノワイヤの両端に形成される。金属ゲート７１０を堆積させることと、コンタクト７２０〜７４０を形成することと、の間に絶縁層６０５がエッチング除去され、続いて、ソース領域及びドレイン領域が注入プロセスによって形成される。その後、別の絶縁層が堆積されるが、このとき、シリコン窒化物スペーサの外側の導電層１１０，１１５の交互部分の周りに堆積される。
【００３４】
ここで、図８を参照すると、製造中の半導体デバイスの正面からの断面の一般化されたブロック図が示されている。図示するように、シリコンナノワイヤ７５０は、ソース領域とドレイン領域との間で水平に示されている。金属ゲート７１０は、ゲートオールアラウンド（ＧＡＡ）半導体デバイスにゲートを設けるように、ゲート領域全体及びナノワイヤ７５０の周りに示されている。上述したように、トレンチ内の二酸化シリコン層及びシリコン窒化物層の積層体は、ゲート領域がシリコン基板３０５から分離される局所的シリコンオンインシュレータ（ＳＯＩ）を提供する。局所的ＳＯＩには、典型的なＳＯＩで行われるように、製造中の半導体デバイスの長さに及ばないように、デバイス動作によって生成された熱を放散する通路が存在する。
【００３５】
いくつかの実施形態では、シリコンゲルマニウム半導体層１１０は、ｐチャネル半導体デバイスを構築するために残るように選択されることに留意されたい。シリコン半導体層１１５は、ｎチャネル半導体デバイスを構築するために残るように選択される。また、他の材料を半導体層に使用可能であることに留意されたい。例えば、ｎチャネル半導体デバイスを構築するために、ガリウムヒ素（ＧａＡｓ）を使用することができる。様々な実施形態では、残るように選択された半導体層が最上部の半導体層１２０上に存在する場合、ゲート材料７１０を堆積させるために、二酸化シリコン層にトレンチがエッチングされる。そうでない場合には、追加のトレンチが使用されない。
【００３６】
図９には、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。この場合、シリコンゲルマニウム半導体層は、シリコン半導体層ではなく、ナノワイヤになるように選択される。したがって、シリコンエピタキシャル成長層１１５の一部が、交互積層体から除去される。除去される部分の長さは、少なくともチャネル長に等しい。先に図７に示した断面と同様に、半導体デバイス上にコンタクトが形成されている。ソース領域のソースコンタクト７２０、ドレイン領域のゲートコンタクト７３０及びドレインコンタクト７４０が形成される。上述したように、金属ゲート７１０を堆積させることと、コンタクト７２０〜７４０を形成することと、の間に絶縁層がエッチング除去され、続いて、ソース領域及びドレイン領域が注入プロセスによって形成される。その後、別の絶縁層が堆積される。
【００３７】
金属ゲート７１０は、ゲートオールアラウンド（ＧＡＡ）半導体デバイスを提供するために、ゲート領域全体及びシリコンゲルマニウムナノワイヤ９５０の周りに堆積される。また、金属ゲート７１０は、最上部の二酸化シリコン層のトレンチ内に堆積される。様々な実施形態では、ナノワイヤになるように選択された、選択された半導体層がトレンチの上部に存在する場合、デバイス反転後の最上部の二酸化シリコン層は、ゲート金属７１０の後の堆積のための空間を生成するためにエッチングされる。様々な実施形態では、デバイス反転後の最上部の二酸化シリコン層のエッチングを制限するために、シリコン窒化物層が使用される。他の実施形態では、トレンチは、シリコン窒化物層を含まず、デバイス反転後の最上部の二酸化シリコン層が、時限エッチングプロセスに基づいてエッチングされる。エッチング速度及びエッチング時間は、ゲート金属７１０を後に堆積させるために使用される第２トレンチを生成するために選択される。この場合、シリコンゲルマニウム半導体層は、シリコン半導体層ではなく、ナノワイヤになるように選択される。二酸化シリコン層のエッチングに続いて、比較的薄い二酸化シリコン層をシリコンゲルマニウム半導体層１１０上に成長させて、ゲート領域にナノワイヤ９５０を設ける。シリコンナノワイヤ９５０上に比較的薄い酸化物シェルを形成するために、昇温でのドライ酸化処理工程が使用される。この後、酸化ハフニウム（ＨｆＯ２）等のｈｉｇｈ−ｋ誘電体を、原子層堆積法（ＡＬＤ）を使用して、ナノワイヤ９５０の酸化物シェル上に堆積することができる。ｈｉｇｈ−ｋ誘電体は、ｈｉｇｈ−ｋ膜とも呼ばれる。
【００３８】
ここで、図１０を参照すると、製造中の半導体デバイスの正面からの断面の一般化されたブロック図が示されている。図示するように、シリコンゲルマニウムナノワイヤ９５０は、ソース領域とドレイン領域との間で水平に示されている。金属ゲートは、ゲートオールアラウンド（ＧＡＡ）半導体デバイスを提供するために、ゲート領域全体及びシリコンゲルマニウムナノワイヤ９５０の周りに示されている。
【００３９】
また、金属ゲート７１０は、デバイスの反転後、最上部の二酸化シリコン層のトレンチ内にある。二酸化シリコン層にエッチングされた第２トレンチの長さは、長さＬ２として示されている。長さＬ２は、デバイス反転前の最上部の半導体層１２０にエッチングされた第１トレンチの長さＬ１よりも短い。上述したように、トレンチ内の層の積層体は、ゲート領域がシリコン基板３０５から分離される局所的シリコンオンインシュレータ（ＳＯＩ）を提供する。局所的ＳＯＩには、典型的なＳＯＩで行われるように、製造中の半導体デバイスの長さに及ばないように、デバイス動作によって生成された熱を放散する通路が存在する。
【００４０】
ここで、図１１を参照すると、局所的シリコンオンインシュレータ（ＳＯＩ）を有する非平面半導体デバイスに対してナノワイヤを形成する方法１１００の一実施形態が示されている。説明のために、この実施形態における工程は、順番に示されている。しかしながら、他の実施形態では、いくつかの工程が示された順序とは異なる順序で行われ、いくつかの工程が同時に行われ、いくつかの工程が他の工程と組み合わされ、いくつかの工程が行われない。
【００４１】
少なくとも２つのタイプの導電層は、ウエハのシリコン基板及びレアアース金属酸化物層の上の積層体内の交互層として成長する（ブロック１１０２）。例えば、シリコンゲルマニウム等の第１タイプの半導体層は、ウエハのシリコン基板上で成長する。シリコン等の第２タイプの半導体層は、第１タイプの半導体層上で成長する。その後、第１タイプの半導体層が第２タイプの半導体層上に成長して、交互の成長工程が繰り返される。
【００４２】
トレンチは、半導体デバイスの最上部の半導体層にエッチングされる（ブロック１１０４）。マスキング材料、エッチング速度及びエッチング時間は、少なくとも製造中の半導体デバイスのチャネル長と同じ長さを有するトレンチを生成するように選択される。また、トレンチの長さは、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって境界付けられる。したがって、トレンチの長さは、製造中の半導体デバイスの長さに及ばない。
【００４３】
その後、二酸化シリコン（ＳｉＯ２）層が、デバイスチャネル専用のトレンチに形成される（ブロック１１０６）。二酸化シリコン層は、堆積と、シリコンウエハ上の不要な二酸化シリコンを除去し、残りの二酸化シリコン層を研磨するために使用される化学機械平坦化（ＣＭＰ）工程と、所望の厚さまでのエッチングと、によって形成される。その後、シリコン窒化物（ＳｉＮｘ）層が、デバイスチャネル専用の二酸化シリコン層上に形成される。シリコン窒化物層は、同様に、堆積、ＣＭＰ、エッチングによって形成される。トレンチの最上部、及びシリコン窒化物層上に、デバイスチャネル専用の別の二酸化シリコン層が形成される。二酸化シリコン、シリコン窒化物及び二酸化シリコンの複数の層は、製造中の非平面半導体デバイスに絶縁層を設ける。他の実施形態では、シリコン窒化物層が使用されず、トレンチは、製造中の非平面半導体デバイスに絶縁層を設けるために、二酸化シリコンのみによって充填される。
【００４４】
第２シリコン基板は、積層体の最上部の半導体層と、トレンチ内の上部の二酸化シリコン層と、に接合される（ブロック１１０８）。接合は、いくつかのウエハ接合技術の何れかによって行われる。例えば、いくつかの実施形態では、銅ベースのウエハ接合が使用される。接合媒体として銅を使用すると、ウエハの間の導電経路として電気的接合が確立され、ウエハを共に保持するための機械的接合が確立される。他の実施形態では、分子接合、融合接合又は直接ウエハ接合としても知られる酸化物／酸化物接合が使用される。様々な実施形態では、２つの接合表面は、同じタイプの半導体層を使用する。例えば、第２シリコン基板は、シリコンエピタキシャル成長層である積層体の最上部の半導体層と同じ表面を有する。プロセスが、２つの接合表面の各々にシリコン半導体層を使用して２つの接合表面でウエハ接合を行う場合、プロセス欠陥が減少する。様々な実施形態では、第２シリコン基板に対して半導体処理が行われない。
【００４５】
製造中のデバイスは、第１シリコン基板及びその対応する積層体が第２シリコン基板の上部にあるように反転される（ブロック１１１０）。交互半導体導電層の積層体は、トレンチがエッチングされる以前の最上部の半導体層上に配置される。製造中のデバイスが反転された後、トレンチが上下逆になる。
【００４６】
フィンパターンが交互半導体層から生成される（ブロック１１１２）。比較的小さいピッチを有するが、電界効果トランジスタに適した寸法を有するシリコンフィンは、化学エピタキシ又は自己整合カスタマイズを介した誘導自己組織化（ＤＳＡ）パターニングによって形成される。絶縁層は、フィンパターンの周りに堆積される。絶縁層は、二酸化シリコン及びシリコン窒化物を含むことができる。絶縁層をエッチングして、後に形成されるゲート領域において交互半導体層を露出させる。
【００４７】
第１タイプの半導体層は、ナノワイヤ用に選択される（ブロック１１１４）。第１タイプは、シリコン、シリコンゲルマニウム及びガリウムヒ素（ＧａＡｓ）等のうち何れかを含む。第１タイプの導電層は、ゲート領域を形成するために残るように選択される。第１タイプ以外の半導体層は、積層体から除去される（ブロック１１１６）。デバイスのシリコン基板を反転させる前に、残りの第１タイプの導電層が、二酸化シリコン層と積層体の最上部の半導体層とに残っている場合（条件ブロック１１１８：Ｙｅｓ）、トレンチが最上部の二酸化シリコン層にエッチングされる（ブロック１１２０）。
【００４８】
デバイスのシリコン基板を反転させる前に、残りの第１タイプの導電層が、二酸化シリコン層と積層体の最上部の半導体層とに残っていない場合（条件ブロック１１１８：Ｎｏ）、トレンチが最上部の二酸化シリコン層にエッチングされない。ゲート領域にナノワイヤを設けるために、比較的薄い二酸化シリコン層が第１タイプ半導体層上で成長する（ブロック１１２２）。その後、ナノワイヤの周り及び二酸化シリコンのトレンチ内にゲート金属が設けられる（ブロック１１２４）。また、ソース領域及びドレイン領域に対して低抵抗性コンタクトを設けるために、シリサイドコンタクトがナノワイヤの両端に形成される。金属ゲートを堆積させることとコンタクトを形成することとの間に、ナノワイヤの端部の周りの絶縁層がエッチング除去され、ソース領域及びドレイン領域の注入プロセスが行われる。その後、別の絶縁層が堆積されるが、このとき、シリコン窒化物スペーサの外側の導電層の交互部分の周りに堆積される。
【００４９】
図１２〜図１６では、製造中の半導体デバイスの一部の他の断面図が示されている。図１２では、製造中の半導体デバイスの一部の断面の一般化されたブロック図が示されている。ここで、上述したように、交互導電層は、シリコン基板１０５上で成長する。図２の断面と同様に、シリコンエピタキシャル成長層１１５である最上部の半導体層１２０は、図１３において、エッチングされたトレンチを有する。トレンチの長さＬ１は、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって境界付けられている。したがって、トレンチの長さＬ１は、製造中の半導体デバイスの長さに及ばない。しかしながら、図２の断面とは対照的に、トレンチは、最上部の半導体層１２０の下のシリコンゲルマニウムエピタキシャル層までさらにエッチングされる。
【００５０】
トレンチは、最初に、二酸化シリコン層２０５で充填される。第１二酸化シリコン層は、最上部の半導体層１２０の下のシリコンゲルマニウムエピタキシャル層１１０の厚さに近い厚さを有する。これに続き、シリコン窒化物層２１０及び別の二酸化シリコン層２０５がトレンチ内に形成される。二酸化シリコン、シリコン窒化物及び二酸化シリコンの複数の層は、製造中の非平面半導体デバイスに対して絶縁層を提供する。
【００５１】
ここで、図１４を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、第２シリコン基板３０５は、二酸化シリコン層２０５の上部と、第１シリコン基板１０５上の積層体のシリコンエピタキシャル成長層１１５である最上部の半導体層１２０の最上部と、に接合される。接合は、いくつかのウエハ接合技術の何れかによって行われる。例えば、いくつかの実施形態では、銅ベースのウエハ接合が使用される。接合媒体として銅を使用すると、ウエハの間の導電経路として電気的接合が確立され、ウエハを共に保持するための機械的接合が確立される。他の実施形態では、分子結合、融合結合又は直接ウエハ接合としても知られる酸化物／酸化物接合が使用される。
【００５２】
様々な実施形態では、上述したように、２つの接合表面は、同じタイプの半導体層を使用する。図示するように、第２シリコン基板３０５は、シリコン半導体層を備える表面を有し、最上部の半導体層１２０は、シリコンエピタキシャル成長層１１５である。プロセスが同じタイプの半導体層を使用して２つの接合表面でウエハ接合を行う場合、プロセス欠陥が減少する。様々な実施形態では、第２シリコン基板３０５に対して半導体処理が行われない。したがって、格子転位及びプロセス欠陥のリスクがさらに減少する。その後、製造中のデバイスは、以下の説明に示すように、シリコン基板１０５及び積層体がシリコン基板３０５上にあるように反転される。
【００５３】
ここで、図１５を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、製造中のデバイスは、シリコン基板１０５及び積層体がシリコン基板３０５上にあるように反転されている。交互半導体導電層の積層体１５０５は、シリコンゲルマニウムエピタキシャル層１１０の上部に示されており、製造中のデバイスが反転された後、最上部の半導体層１２０上にある。破線を用いて、以前に行われたウエハ接合技術の接合表面を示している。
【００５４】
トレンチは、製造中のデバイスが反転された後に、上下逆になる。トレンチは、二酸化シリコン層２０５、シリコン窒化物層２１０及び別の二酸化シリコン層２０５を依然として含む。ここで、シリコンゲルマニウム層のトレンチの部分に形成された、以前の底部の二酸化シリコン層は、トレンチの最上部層である。トレンチ内の３つの層の厚さの合計は、破線で示されているウエハ接合面と製造中の能動デバイスとの間の距離をもたらす。距離が増加すると、ウエハ接合技術からの関連する応力及び歪みを減少させ、また、格子転位及びプロセス欠陥を減少させる。
【００５５】
上述したように、トレンチの両側の通路により、動作デバイスによって後に生成された熱が、シリコンゲルマニウムエピタキシャル層１１０と、製造中のデバイスが反転された後では下方の最上部の半導体層１２０と、バルクシリコン基板３０５と、を通じてウエハの裏面に放散されるのを可能にする。また、銅ベースのウエハ接合を使用する実施形態では、生成された熱は、２つのウエハの間の銅接合媒体を通じて放散される。
【００５６】
ここで、図１６を参照すると、製造中の半導体デバイスの一部の別の断面の一般化されたブロック図が示されている。ここで、交互半導体層のフィン積層体１６０５は、交互半導体層の以前の積層体１５０５から生成される。フィンパターンの形成は、図５に関して上述した工程と同様である。フィンパターン１６０５が形成されると、局所的ＳＯＩを有する非平面半導体デバイスを完成させるために、図６〜図１０に関して上述した製造工程を使用することができる。
【００５７】
上記の実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。このような実施形態では、方法及び／又はメカニズムを実装するプログラム命令は、コンピュータ可読媒体に伝達又は記憶される。プログラム命令を記憶するように構成された多くのタイプの媒体が利用可能であり、これらには、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）及び他の様々な形態の揮発性又は不揮発性記憶装置が含まれる。一般的に言えば、コンピュータアクセス可能な記憶媒体は、命令及び／又はデータをコンピュータに提供するために使用中にコンピュータがアクセス可能な記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、例えば磁気又は光学媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ブルーレイ（登録商標））等の記憶媒体を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ＵＳＢインタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性又は不揮発性記憶媒体をさらに含む。記憶媒体は、微小電気機械システム（ＭＥＭＳ）、並びに、ネットワーク及び／又は無線リンク等の通信媒体を介してアクセス可能な記憶媒体を含む。
【００５８】
また、様々な実施形態では、プログラム命令は、Ｃ等の高水準プログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、又は、ＧＤＳ  ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットにおけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。場合によっては、記述は合成ツールによって読み取られ、合成ツールは、記述を合成して、ゲートのリストを含むネットリストを合成ライブラリから生成する。ネットリストは、システムを含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストを配置してルーティングし、マスクに適用される幾何学的形状を記述するデータセットを生成する。次いで、マスクを様々な半導体製造工程で使用して、システムに対応する１つ以上の半導体回路を製造する。或いは、コンピュータアクセス可能な記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを伴う若しくは伴わない）又はデータセットである。さらに、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ  Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースタイプのエミュレータによるエミュレーションの目的で利用される。
【００５９】
上記の実施形態をかなり詳細に説明したが、上記の開示が十分に理解されれば、当業者には多くの変形及び修正が明らかになるであろう。添付の特許請求の範囲は、このような全ての変形及び修正を包含するように解釈されることを意図している。
【図１】
2020515083.tif 000003
【図２】
2020515083.tif 000004
【図３】
2020515083.tif 000005
【図４】
2020515083.tif 000006
【図５】
2020515083.tif 000007
【図６】
2020515083.tif 000008
【図７】
2020515083.tif 000009
【図８】
2020515083.tif 000010
【図９】
2020515083.tif 000011
【図１０】
2020515083.tif 000012
【図１１】
2020515083.tif 000013
【図１２】
2020515083.tif 000014
【図１３】
2020515083.tif 000015
【図１４】
2020515083.tif 000016
【図１５】
2020515083.tif 000017
【図１６】
2020515083.tif 000018
【国際調査報告】
2020515083.tif 000019
2020515083.tif 000020
2020515083.tif 000021