(57)【要約】ドライバデバイスと、ＶＣＳＥＬアレイデバイスなどのマルチビーム光電子デバイスとの間に位相整合インターフェースを設けるための装置、ならびにその利用および製造のための様々な方法が、開示される。インターフェースデバイスは、ドライバデバイスとインターフェースするように適合された入力部と、マルチビーム光電子デバイスとインターフェースするための出力部と、出力部を入力部に電気的に接続するための電力分割器とを含む。出力部は、共通の電気的長さを有する複数の伝送線路のうちの１つの伝送線路を介してマルチビームの光電子デバイスの複数の光電子デバイスのうちの１つの光電子デバイスと各々インターフェースする複数の出力接点を含む。実施形態では、電力分割器は、各「Ｔ字形の」接合部または交差部で電力分割器の全体のインピーダンスを調整してインピーダンス整合インターフェースを設ける抵抗器型の電力分割器である。
2020500430.tif 000002
【特許請求の範囲】
【請求項１】
ドライバデバイスと、複数の光電子デバイスを含む光電子アレイデバイスとの間に、位相整合インターフェースを設ける装置であって、
前記ドライバデバイスとインターフェースするように適合された入力部と、
複数の出力接点を含む出力部であって、前記複数の出力接点のうちの各出力接点は、共通の電気的長さを有する複数の伝送線路のうちの１つの伝送線路を介して複数の光電子デバイスのうちの１つの光電子デバイスとインターフェースするように適合される出力部と、
前記出力部を前記入力部に電気的に接続する基板スタックに形成される電力分割器と
を含む装置。
【請求項２】
前記基板スタックは、基板に形成され、前記電力分割器を前記基板から電気的に絶縁する接地面を備える、請求項１に記載の装置。
【請求項３】
前記基板スタックが、第１の誘電体材料から構成される第１の誘電体層を含み、前記電力分割器が前記第１の誘電体層に形成されている、請求項１に記載の装置。
【請求項４】
前記第１の誘電体材料は、１ギガヘルツで０．０１未満の誘電正接を有する、請求項３に記載の装置。
【請求項５】
前記第１の複数の伝送線路の各伝送線路が、前記第１の誘電体層の厚さに基づいて決定された幅を有する、請求項３に記載の装置。
【請求項６】
前記基板スタックが導体層を含み、前記複数の伝送線路が前記導体層に形成されている、請求項１に記載の装置。
【請求項７】
前記複数の出力接点のうちの２つ以上の出力接点が前記入力部に並列に接続されている、請求項１に記載の装置。
【請求項８】
前記電力分割器が複数の抵抗器をさらに備え、前記複数の抵抗器のうちの各抵抗器が共通の抵抗値を有する、請求項１に記載の装置。
【請求項９】
前記基板スタックが抵抗層を含み、前記複数の抵抗器が前記抵抗層に形成されている、請求項８に記載の装置。
【請求項１０】
前記抵抗層が前記複数の伝送線路上方の第２の誘電体層に形成されている、請求項９に記載の装置。
【請求項１１】
各伝送線路の幅は、前記複数の抵抗器の１つの抵抗器を囲む領域において、前記１つの抵抗器の抵抗値に基づいて、第１の値から第２の値まで先細になっている、請求項８に記載の装置。
【請求項１２】
前記電力分割器がウィルキンソン型電力分割器である、請求項１に記載の装置。
【請求項１３】
前記基板スタックが薄膜堆積技術を用いて形成される、請求項１に記載の装置。
【請求項１４】
基板スタックに形成された複数の光電子デバイスと、
前記基板スタックに形成され、複数の光電子デバイスのそれぞれとドライバデバイスとの間に位相整合されたインターフェースを設けるインターフェースデバイスと
を含む光電子アレイデバイスであって、
前記インターフェースデバイスが、
前記ドライバデバイスとインターフェースするように適合された入力部と、
複数の出力接点を含む出力部であって、前記複数の出力接点のうちの各出力接点は、共通の電気的長さを有する複数の伝送線路のうちの１つの伝送線路を介して複数の光電子デバイスのうちの１つの光電子デバイスとインターフェースするように適合される出力部と、
前記出力部を前記入力部に電気的に接続する電力分割器と
を含む光電子アレイデバイス。
【請求項１５】
前記基板スタックが、
基板に形成され、前記電力分割器を基板から電気的に絶縁する接地面と、
第１の誘電体層であって、前記接地面に形成され、前記複数の伝送線路の各伝送線路は、前記第１の誘電体層の厚さに基づいて決定された幅を有する第１の誘電体層と、
前記第１の誘電体層に形成される導体層であって、前記複数の伝送線路が形成される導体層と
を含む、請求項１４に記載の光電子アレイデバイス。
【請求項１６】
前記電力分割器が複数の抵抗器をさらに備え、前記複数の抵抗器のうちの各抵抗器が共通の抵抗値を有する、請求項１４に記載の光電子アレイデバイス。
【請求項１７】
各伝送線路の幅は、前記複数の抵抗器の１つの抵抗器を囲む領域において、前記１つの抵抗器の抵抗値に基づいて、第１の値から第２の値まで先細になっている、請求項１６に記載の光電子アレイデバイス。
【請求項１８】
光電子アレイデバイスとドライバデバイスとの間に位相整合インターフェースを設けるインターフェースデバイスの製造方法であって、
基板を用意することと、
前記基板に基板スタックを形成することであって、前記基板スタックが前記インターフェースデバイスを集合的に含むことと
を含み、前記インターフェースデバイスが、
前記ドライバデバイスとインターフェースするように適合された入力部と、
複数の出力接点を含む出力部であって、前記複数の出力接点のうちの各出力接点は、共通の電気的長さを有する複数の伝送線路のうちの１つの伝送線路を介して複数の光電子デバイスのうちの１つの光電子デバイスとインターフェースするように適合される出力部と、
前記出力部を前記入力部に電気的に接続する電力分割器と
を含む方法。
【請求項１９】
前記基板スタックを形成することが、
前記電力分割器を前記基板から電気的に絶縁する接地面を、前記基板に形成することと、
第１の誘電体層を前記接地面に形成することであって、前記複数の伝送線路の各伝送線路が前記第１の誘電体層の厚さに基づいて決定された幅を有することと、
前記複数の伝送線路が形成される導体層を、前記第１の誘電体層に形成することと
を含む、請求項１８に記載の方法。
【請求項２０】
前記電力分割器が複数の抵抗器をさらに含み、
前記基板スタックを形成することが、
前記導体層に第２の誘電体層を形成することと、
前記複数の抵抗器が形成される抵抗層を、前記第２の誘電体層に形成することと
をさらに含む、請求項１９に記載の方法。
【請求項２１】
前記パターニングされた接地面と前記伝送線路を形成する前記導体層とが、接合ワイヤによって、プリント回路基板またはドライバ回路の電気接点に直接はんだ付けすることができる電子パッケージに別々に接続される、請求項１４に記載の光電子アレイデバイス。
【請求項２２】
前記パターニングされた接地面と、前記伝送線路を形成する前記導体層とは、プリント回路基板またはドライバ回路の電気接点に直接はんだ付けすることができる前記基板の下面の導電性接点パッドに、前記基板の導電ビアによって別々に接続される、請求項１４に記載の光電子アレイデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１６年１０月１７日に出願された米国仮特許出願第６２／４０９，１４４号明細書、および２０１７年１０月１６日に出願された米国特許出願公開第１５／７８５，３１２号明細書の利益を主張する。
【０００２】
本開示は、概して半導体デバイスに関し、より詳細には、高出力および高周波での適用においてマルチビームアレイを形成する光電子デバイスの入力に、ドライバデバイス出力の位相および／またはインピーダンスを整合させるためのインターフェースデバイス、ならびにその作製および使用方法に関する。
【背景技術】
【０００３】
レーザなどの半導体光電子デバイスは、送信機で光出力（例えばレーザビーム）を変調し、受信機で変調を検出することによって、自由空間での通信および他の用途において使用することができる。そのような光電子デバイスは、垂直共振器面発光レーザ（ＶＣＳＥＬ）を含み、これは自由空間での通信および他の用途に特によく適している。ＶＣＳＥＬは、ＶＣＳＥＬへのバイアス電力を単に変調することによって、外部の光シャッタを必要とせずにレーザ全体を非常に迅速にオンおよびオフに切り替えることができるので、自由空間での通信および他の用途に非常に適している。しかし、１つの高速のＶＣＳＥＬそれ自体では通常、数ミリワットを超える光パワーを生成することができないので、個々のＶＣＳＥＬは通信に使用することができる範囲が限られている。個々のＶＣＳＥＬの範囲が限られていることを克服する１つの方法は、より長い距離にわたって通信するときにＶＣＳＥＬのアレイを使用することである。ＶＣＳＥＬのアレイと効果的に通信するためには、アレイの個々のＶＣＳＥＬのすべてがフルパワーでコヒーレント位相で動作すべきである。ＶＣＳＥＬアレイ内のレーザすべてをコヒーレントに、また全出力で動作させるためには、ＶＣＳＥＬアレイの個々の各ＶＣＳＥＬを駆動するために、位相平衡、インピーダンス整合されたドライバが必要とされ得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第１３／０７７，７６９号明細書
【特許文献２】米国特許出願公開第１２／７０７，６５７号明細書
【発明の概要】
【０００５】
一実施形態は、ドライバデバイスと、ＶＣＳＥＬアレイデバイスなどのマルチビーム光電子デバイスとの間に位相整合インターフェースを設けるためのインターフェースデバイス、ならびにその利用および製造のための様々な方法に関する。入力デバイスは、ドライバデバイスとインターフェースするように適合された入力部と、マルチビーム光電子デバイスとインターフェースするための出力部と、出力部を入力部に電気的に接続するための電力分割器とを含む。出力部は、共通の電気的長さを有する複数の伝送線路のうちの１つの伝送線路を介してマルチビームの光電子デバイスの複数の光電子デバイスのうちの１つの光電子デバイスと各々インターフェースする複数の出力接点を含む。実施形態では、電力分割器は、各「Ｔ字形の」接合部または交差部で電力分割器の全体のインピーダンスを調整してインピーダンス整合インターフェースを設ける抵抗器型の電力分割器である。
【０００６】
これらおよび他の特徴は、添付の図面および特許請求の範囲と併せて、以下の詳細な説明から、より明確に理解されよう。この概要は、後の発明を実施するための形態においてさらに説明される各種の概念を、単純化された形で紹介するために提供されている。この概要は、特許請求される主題の主要な特徴または本質的な特徴を識別することを意図されておらず、特許請求される主題の範囲を限定するために使用されることも意図されていない。
【図面の簡単な説明】
【０００７】
【図１】本開示の実施形態による、半導体または光電子デバイスまたはデバイスのアレイへのインターフェースを実装するための基板スタックを示す断面斜視図を示す。
【図２】本開示の実施形態による、例示的なＶＣＳＥＬの等価回路モデルを示す。
【図３】本開示の実施形態による、図２に示す例示的なＶＣＳＥＬの等価回路モデルについて決定されたｓパラメータデータを示す。
【図４】本開示の実施形態による、図２に示す例示的なＶＣＳＥＬの等価回路モデルの入力インピーダンスデータを示す。
【図５】本開示の実施形態による、抵抗器型の電力分割器を含むインターフェースデバイスを描写する概略図である。
【図６】本開示の実施形態による、図５のインターフェースデバイスを実装する構造の平面図を示す。
【図７】本開示の実施形態による、抵抗器なしの電力分割器を含むインターフェースデバイスを示す概略図である。
【図８】本開示の実施形態による、図７のインターフェースデバイスを実装する構造の平面図を示す。
【図９】光電子デバイスアレイとドライバデバイスとの間にインピーダンス整合および／または位相整合インターフェースを設けるインターフェースデバイスを製造するための方法の実施形態を示すフローチャートである。
【図１０】本開示の実施形態による、光電子アレイデバイスに接合された抵抗器なしの電力分割器を有するインターフェースデバイスの断面図である。
【図１１】本開示の実施形態による、ワイヤボンドによる接続用に設計された光電子アレイデバイスに接合された抵抗器型の電力分割器を有するインターフェースデバイスの断面図である。
【図１２】本開示の実施形態による、基板のビアを介した接続を有する表面実装用に設計された光電子アレイデバイスに接合された抵抗器型の電力分割器を有するインターフェースデバイスの断面図である。
【図１３】本開示の実施形態による、図１１の例示的なインターフェースデバイスおよび光電子アレイデバイスを、中空本体の電子パッケージ内の接点にワイヤボンディングすることを示す。
【図１４】本開示の実施形態による、図１２の例示的なインターフェースデバイスおよび光電子アレイデバイスを、導電トレースおよびプリント回路基板に関連する導電パッドに接合することを示す。
【図１５】本開示の実施形態による、ドライバデバイスと光電子アレイデバイスとの間に位相整合および／またはインピーダンス整合のインターフェースを設けるためのシステムのブロック図を示す。
【発明を実施するための形態】
【０００８】
本開示は、特定の実施形態ならびにそれらの詳細な構成および動作を説明するものである。本明細書に記載されている実施形態は例示としてのみ記載されており、限定するものではない。当業者は、本明細書の教示に照らして、本明細書に記載の例示的な実施形態と同等の範囲があり得ることを認識する。最も注目すべきことに、他の実施形態が可能であり、本明細書に記載の実施形態に変更を加えることができ、記載の実施形態を構成する構成要素、部品、またはステップと同等のものがあり得る。明瞭さと簡潔さのために、構成要素の特定の態様または特定の実施形態のステップは、不適当な詳細なしに提示される。この場合、そのような詳細とは、本明細書の教示に照らして当業者に明らかなもの、かつ／またはそのような詳細が実施形態のより適切な態様の理解を不明瞭にするものである。
【０００９】
本明細書に開示されているのは、光電子アレイデバイスの各光電子デバイスがコヒーレントかつフルパワーで動作できるようにするために、ドライバデバイスと光電子アレイデバイスとの間に位相整合および／またはインピーダンス整合インターフェースを設けるためのインターフェースデバイスである。本発明のいくつかの実施形態は、例示の目的のためにＶＣＳＥＬに関して本明細書に記載されている。しかし、本発明の実施形態はＶＣＳＥＬに限定されず、むしろＶＣＳＥＬと同様の機能を提供する任意の種類の光電子デバイスまたは光電子デバイスの種類の組み合わせを含み得る。例えば、そのような光電子デバイスは、発光ダイオード、光検出器、端面発光レーザ、変調器、高電子移動度トランジスタ、共鳴トンネルダイオード、ヘテロ接合バイポーラトランジスタ、量子ドットレーザなどを含み得る。そのようなＶＣＳＥＬアレイデバイスおよびそれらを製造する方法は知られている。例えば、２０１１年３月３１日に出願され、「Ｍｕｌｔｉｂｅａｍ  Ａｒｒａｙｓ  ｏｆ  Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ  ｆｏｒ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ  Ｏｐｅｒａｔｉｏｎ」と題された、共有の米国特許出願公開第１３／０７７，７６９号明細書を参照されたい。これは参照により本明細書に組み込まれる。
【００１０】
本明細書で使用されるとき、「回路」は、定義された１つまたは複数の機能を提供するために互いに連結される１つまたは複数の構成要素を説明している。開示された光電子ドライバデバイスを実装するために選択された１つまたは複数の構成要素は、特定の用途に応じて、および周知の設計の規則に従って、能動構成要素、受動構成要素、またはそれらの組合せを含み得る。動作中、開示されたドライバ回路は、ＶＣＳＥＬアレイデバイスを共通の駆動点から形成する個々のＶＣＳＥＬ（または他の光電子デバイス）を電気的に駆動するための駆動信号を供給する。開示された駆動回路によって供給される駆動信号は、インピーダンス整合、位相平衡、またはそれらの組み合わせであり得る。
【００１１】
図１に移ると、本開示の実施形態によるインターフェースデバイスを実装するための基板スタック１００の断面図が示されている。実施形態では、半導体デバイスは、光電子ドライバデバイス、光電子デバイスアレイ、インターフェースデバイス、またはそれらの任意の組み合わせからなる。図１に示すように、基板スタック１００は、基板１１０、接地面１２０、第１の誘電体層１３０、および導体層１４０を含む。いくつかの実施形態は、追加の誘電体層１５０および抵抗器を作製するための層である、層１６０を含み得る。基板１１０は、基板スタック１００を用いて実装された半導体デバイス用の支持層を備える。この実施形態では、基板１１０はシリコン（Ｓｉ）から構成されるように描かれている。しかし、当業者は、他の材料も同様に支持層に使用できることを認識する。例えば、基板１１０は、酸化アルミニウム、窒化アルミニウム、炭化ケイ素、または他の一般的なセラミック材料からなることができる。それはまた、プリント回路基板に使用されるようなＦＲ−４またはポリイミドのような複合材料であり得る。また、それは金属構造でもあり得る。同様に、層の厚さのような要因は、設計上の選択、用途特有の要因などに基づいて変動してもよいことが認識される。
【００１２】
接地面１２０は、任意の既知の堆積方法を使用して基板１１０に形成された任意の金属または他の導電材料から構成され得る。そのような堆積方法は、蒸着、電解メッキ、無電解メッキ、またはスクリーン印刷プロセスを含む。接地面１２０を構成する導電性材料のいくつかの例は、アルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）、またはＣｕ合金を含む。動作中、接地面１２０は、基板１１０から、インターフェースデバイスを通って伝播する高周波信号を分離することができる。基板１１０からより高い周波数の信号を分離することによって、接地面１２０は、そのようなより高い周波数の信号によって駆動されている光電子デバイスによって受信される信号強度を改善することができる。実施形態では、接地面１２０は、別段であれば高周波信号と基板１１０との間の相互作用に起因して高周波信号が経る誘電吸収損失を低減することによって、そのような受信信号の強度を改善することができる。
【００１３】
基板スタック１００は、誘電体材料から構成され、接地面１２０に形成された第１の誘電体層１３０をさらに含む。図示の実施形態では、第１の誘電体層１３０は、厚さ２．６ミクロンの二酸化ケイ素（ＳｉＯ２）の層から構成される。しかし、第１の誘電体層１３０は、低い誘電正接値または散逸率を有するものとして当業者に公知の任意の誘電体材料から構成することができる。例えば、第１の誘電体層１３０は、１ギガヘルツ（ＧＨｚ）で０．０１以下の誘電正接値を有する任意の既知の誘電体材料から構成することができる。動作中、第１の誘電体層１３０は、半導体デバイスのための非常に狭い伝送線路の作成を可能にする非常に薄い誘電体材料の層として形成される。実施形態では、半導体デバイス用に作成されたそのような伝送線路の幅は、第１の誘電体層１３０の厚さに比例する。
【００１４】
少なくとも１つの開口部が第１の誘電体層１３０にエッチングされ、続いて導電性材料（例えば金属）で充填されて導電ビア１７０を形成する。実施形態では、第１の誘電体層１３０にエッチングされた少なくとも１つの開口部は、導体層１４０が堆積されるときに導電性材料で充填される。実施形態では、第１の誘電体層１３０にエッチングされた少なくとも１つの開口部は、導体面１４０の堆積とは別に、導電性材料で充填される。導電ビア１７０は、接地面１２０を導体層１４０に作製された構造と電気的に結合するために使用される。
【００１５】
基板スタック１００を用いて実装された半導体デバイス用の伝送線路は、第１の誘電体層１３０に堆積された導体層１４０に形成することができる。実施形態では、半導体デバイス用に作成されたそのような伝送線路は、実質的に一定のインピーダンス値を有することができる。図示の実施形態では、導体層１４０は、厚さ０．５マイクロメートル（μｍ）の金（Ａｕ）層から構成される。しかし、導体層１４０は、同様に、高周波での適用において導電経路を実装するのに適した、当業者に公知の任意の導電材料から構成することができる。
【００１６】
導電層１４０はまた、光電子デバイスまたは光電子デバイスのアレイを接合するための表面を備える。この接合プロセスは頻繁にフリップチップ接合と呼ばれており、接合プロセスは、はんだ、導電性接着剤、または他の手段を使用して、光電子デバイスと導電層１４０との間を接触させることができる。導電層１４０は、伝送線路および光電子デバイスを取り付けるためのボンドパッドを作成するために、当業者に公知のプロセスによって、一般的にパターニングすることができる。
【００１７】
基板スタック１００で実装された半導体デバイスが抵抗素子（例えば抵抗器）を含む実施形態では、基板スタック１００は、第２の誘電体層１５０および抵抗層１６０をさらに含み得る。図１に示すように、抵抗層１６０は、導体層１４０に堆積された第２の誘電体層１５０に形成されてもよい。図示の実施形態では、抵抗層１６０は、第２の誘電体層１５０を形成するＳｉＯ２の層に堆積された窒化タンタル（ＴａＮ）の層として実装される。しかし、抵抗層１６０は、ニクロム（ＮｉＣｒ）などの任意の既知の抵抗材料の層として、同様に実装することができる。
【００１８】
第２の誘電体層１５０は、導電層１４０にあるパッドとの光電子デバイスの接触を可能にし得る位置で導電層１４０と接触することを可能にし、また抵抗器が作製される導電層１４０と抵抗層１６０が接触するのを可能にするようにパターニングされ得る。導体層１４０および抵抗層１６０は、当業者に公知のプロセスによってそれぞれ個別の抵抗器を形成するようにパターニングすることができる。同様に、第２の誘電体層１５０は、任意の既知の誘電体材料を使用して実装することができる。実装されるとき、少なくとも１つの開口部が第２の誘電体層１５０にエッチングされ、続いて導電性材料（例えば金属）で充填されて導電ビア１８０を形成する。導電ビア１８０は、抵抗層１６０を導体層１４０に作製された構造と電気的に結合するために使用される。
【００１９】
上述のように、実施形態において、基板スタック１００は、基板スタック１００の表面に接合可能な光電子デバイスまたはそのようなデバイスのアレイ用のインターフェースデバイスを実装するために使用されてもよい。実施形態では、基板スタック１００により実装されたインターフェースデバイスを光電子デバイスに接合することは、インターフェースデバイスが、十分な接合で接触するために実質的に同じ平面にある複数の接点を備えることが必要になり得る。インターフェースデバイスを光電子デバイスに接合すると、導電ビア１７０（および実装されている場合は導電ビア１８０）により設けられる基板スタック１００内の層間接続によって、導体層１４０にパターニングされた特徴を使用しながら、アノードとカソードを接触させることができる。
【００２０】
インターフェースデバイスは、デバイスドライバと光電子アレイデバイスとの間にインピーダンス整合および／または位相整合インターフェースを設けることができる。例えば、インターフェースデバイスは、デバイスドライバと、複数のＶＣＳＥＬを含む光電子アレイデバイスとの間に、インピーダンス整合および／または位相整合インターフェースを設け得る。実施形態では、複数のＶＣＳＥＬの各ＶＣＳＥＬは、図２に示す等価回路モデルにより表すことができる。図２に示す等価回路モデルに含まれる電子部品の各々の値は、８ミリアンペア（ｍＡ）のバイアス電流が供給されるＶＣＳＥＬを表すように選択されている。図３〜図４は、図２に示すＶＣＳＥＬの例の等価回路モデルの様々なパラメータを示す。図３において、スミスチャートは、図２に示す例示的なＶＣＳＥＬの等価回路モデルについて決定されたＳ１１散乱パラメータ（ｓパラメータ）についてのデータを示す。図４において、チャート４００は、決定された入力インピーダンスの実数成分を示し、チャート４５０は、図２に示す例示的なＶＣＳＥＬの等価回路モデルについて決定された入力インピーダンスの虚数成分を示す。
【００２１】
本開示の実施形態によるインターフェースデバイスは、光電子アレイデバイスを形成する複数の光電子デバイスのうちの各光電子デバイスの入力インピーダンスに、ドライバデバイスの出力インピーダンスを整合させるように適合されている。例えば、そのようなインターフェースデバイスは、図２に示す等価回路モデルによって表されるように、複数のＶＣＳＥＬのうちの各ＶＣＳＥＬの入力インピーダンスに、ドライバデバイスの出力インピーダンスを整合させるように適合されている。ドライバデバイスの出力インピーダンスを各光電子デバイスの入力インピーダンスと整合させることによって、介在する伝送線路の電気反射を低減することができる。さらに、ドライバデバイスと各光電子デバイスとの間で移送される電力を増大させることができる。
【００２２】
ＶＣＳＥＬなどの光電子デバイスを駆動するために使用される既存のドライバデバイスは、固定差動出力を有する。例えば、カリフォルニア州サンノゼのＭＡＸＩＭ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｏｒｐｏｒａｔｉｏｎによって提供されるＭＡＸ３９４６差動ドライバデバイスは、５０Ωの固定の差動出力を有することができる。しかし、光電子デバイスの入力インピーダンスは、図４のチャート４００および４５０に示すように、周波数と共に変化し得る。したがって、インターフェースデバイスは、固定の差動出力のドライバデバイスと、周波数と共に変化する光電子アレイデバイスにおける各光電子デバイスの入力インピーダンスとの間に、インピーダンス整合インターフェースをもたらすために必要とされる。
【００２３】
実施形態では、ドライバデバイスの出力および各光電子デバイスの入力の両方のインピーダンス値が主に抵抗性である場合、そのようなインピーダンス整合インターフェースは、適切なインピーダンス値を有する伝送線路から構成されるインターフェースデバイスを設けることによって、実装され得る。例えば、インピーダンスの実数成分のみが主に抵抗性インピーダンスに存在するので、適切なインピーダンス値は、ドライバデバイス出力インピーダンスと光電子デバイス入力インピーダンスとの積の平方根をとることによって求めることができる。この実施形態に従って実装されるインターフェースデバイスは、その主な抵抗インピーダンス値が周波数と共に変化しないので、非常に広い帯域であると見なすことができる。しかし、広帯域の周波数の範囲で動作するシステムでは、ドライバデバイスの出力部と各光電子デバイスの入力部との両方に対するインピーダンス値はまた、インピーダンスの強い反応性成分を含む。したがって、広帯域の周波数の範囲で動作するシステムには異なるインターフェースデバイスが必要となる可能性がある。
【００２４】
実施形態では、広帯域の周波数の範囲で動作するシステム用のインターフェースデバイスは、抵抗器型の電力分割器を含み得る。この実施形態では、抵抗器型の電力分割器の１つまたは複数の分岐（または伝送経路）に関連する抵抗値は、２つ以上の要因間のトレードオフに基づいて決定することができる。例えば、１つまたは複数の分岐に関連する抵抗値は、各分岐間のインピーダンス整合と、バイアス電流による１つまたは複数の分岐の抵抗電圧降下との間のトレードオフに基づいて決定され得る。本明細書で使用されるとき、「抵抗器型の電力分割器」は、２つ以上の出力部間で単一の入力部からの電力を分割するために使用される広帯域のマイクロ波回路を示す。実施形態では、３つ以上の出力部間で追加の電力分割を成すために、複数の抵抗器型の電力分割器を段階的または直列に接続することができる。
【００２５】
図５は、本開示の実施形態による、抵抗器型の電力分割器（すなわち、８方向の抵抗器型の電力分割器５０５）を含むインターフェースデバイス５００の例を示す概略図である。図５に示すように、インターフェース５００は入力部５１０、抵抗器５２０、および出力接点５３０を含む。実施形態では、８方向の抵抗器型の電力分割器５０５は、図５に８方向の抵抗器型の電力分割器５０５の小部分によって表される抵抗器型の電力分割器５４０〜５５２を含む。当業者に知られているように、抵抗器５２０の１つまたは複数は、任意の数の物理的抵抗器を用いて実装することができる。したがって、抵抗器５２０は、８方向の抵抗器型の電力分割器５０５の対応するセグメントに関連する抵抗値を表す。実施形態では、抵抗器５２０のすべての抵抗器は、等価の抵抗値を有することができる。この実施形態では、等価の抵抗値（Ｒ）は、以下によって求められる。
【数１】
2020500430.tif 000003
式中
Ｚ０＝５０Ωなどの伝送線路の特性インピーダンス
Ｎ＝抵抗器型の電力分割器に含まれる出力接点の数
【００２６】
例えば、任意の抵抗器型の電力分割器５４０〜５５２などの２方向の抵抗器型の電力分割器は、最大３個の抵抗器を使用することができる。この例における伝送線路について５０Ωの特性インピーダンスを仮定すると、３つの抵抗器の各々は、１６．６７Ω（５０Ω／３）という抵抗値を有することができる。上述したように、８方向の抵抗器型の電力分割器５０５は、抵抗器型の電力分割器５４０〜５５２を含む。このように、８方向の抵抗器型の電力分割器５０５は、一連の３層の２方向の抵抗器型の電力分割器を使用して、入力部５１０で受信した電力を、８つの出力接点５２０の間で分割する。これらの２方向の抵抗器型の電力分割器はそれぞれ、式１に従って、１６．６７Ωという抵抗値を有する抵抗からなる。対照的に、従来の電力分割器は、典型的には約３７．７８Ωの抵抗値を有する抵抗器を含む、単一の８方向の抵抗器型の電力分割器で実施することができる。抵抗器５２０のより低い抵抗値の結果として、８方向の抵抗器型の電力分割器５０５は、従来の電力分割器よりも、バイアス電流に起因して、より低い抵抗電圧降下を経る。
【００２７】
実施形態において、図２の複数の例示的なＶＣＳＥＬからなる光電子アレイデバイスと、（各ＶＣＳＥＬに８ｍＡのバイアス電流を供給する）ドライバデバイスとの間のインターフェースを設けるためにインターフェースデバイス５００を使用した場合に得られる結果を、以下の表１に示す。
【表１】
2020500430.tif 000004
【００２８】
抵抗器型の電力分割器を使用する利点の１つは、それらが非常に広帯域であるということである。それらは、直流（ＤＣ）から、抵抗器型の電力分割器の構造の寄生的な容量によってのみ制限される最大周波数までそのようなデバイスが動作することができるため、非常に広帯域である。抵抗器型の電力分割器の別の利点は、それらが非常に簡素なデバイスとして実施され得ることであり得る。このようなデバイスに対する最小サイズの限界は、抵抗器型の電力分割器を実装するために使用される特定の半導体製造プロセスによって課され得る。対照的に、非抵抗性の電力分割器（例えば、ウィルキンソンおよびギーゼル電力分割器）は、典型的には、マイクロサイズの光電子アレイデバイスに統合するのは困難であり得る比較的大きな物理的な寸法を有する狭帯域デバイスである。
【００２９】
インターフェースデバイスに抵抗器型の電力分割器を含めることの潜在的な欠点は、入力部で受信された電力の一部が、出力部に到達する前に１つまたは複数の分岐の抵抗によって消費される可能性があることである。例えば、入力部で受け取られた電力の半分ほどが、出力部に到達する前に、１つまたは複数の分岐の抵抗器によって消費される可能性がある。
【００３０】
図６は、本開示による、図５のインターフェースデバイス５００の実施形態を実装するインターフェースデバイス６００を示す。半導体デバイス６００は、接地接点（カソード）領域６０５、入力部６１０、抵抗器６２０、出力接点６３０、抵抗器型の電力分割器６４０〜６５２、およびＶＣＳＥＬ６６０〜６７２を含む。実施形態では、ＶＣＳＥＬ６６０〜６７２は集合的に、光電子アレイデバイスを形成する。インターフェースデバイス６００はさらに、出力接点６３０のうちの各出力接点を、ＶＣＳＥＬ６６０〜６７２のうちの１つのＶＣＳＥＬに電気的に接続する伝送線路６８０〜６８６を含む。実施形態では、伝送線路６８０〜６８６のうちの各伝送線路は、伝送線路６８０〜６８６のうちの各伝送線路が同等の電気的長さを有するように、インターフェースデバイス６００に配置される。すなわち、伝送線路６８０の電気的長さは伝送線路６８３の電気的長さと等価であり、それは電気的長さ６８６と等価である、などである。
【００３１】
実施形態では、伝送線路６３５および６８０〜６８６のうちの各伝送線路は、図１の導体層１４０などの基板スタックの導体層に形成される。接地またはカソード接触領域６０５もまた、伝送線路と同じ導電層に形成される。この導電パターンは、パターニングのプロセスによって伝送線路から絶縁され、導電層間のビア（図１の１７０として示す）を介して接地層（図１の導体層１２０）に接続されている。上述のように、各伝送線路の幅は、導体層とその下の基板との間に介在する誘電体層（例えば、図１の第１の誘電体層１３０）の厚さに基づいて決定することができる。例えば、導体層とその下の基板との間に介在する誘電体層が２．６μｍの場合、伝送線路６３５と６８０〜６８６のうちの各伝送線路は、５μｍの幅を有することができる。また、この例では、伝送線路６３５および６８０〜６８６のうちの各伝送線路は、５０Ωのインピーダンス値を有することができる。
【００３２】
実施形態では、抵抗器６２０のうちの各抵抗器は、図１の抵抗層１６０などの基板スタックの抵抗層に形成することができる。上述のように、誘電体層は、基板スタックの抵抗層と導体層との間に介在してもよい。例では、抵抗層は、ＴａＮｉなどの抵抗材料の層を誘電体層に堆積することによって、実装することができる。また、この例では、抵抗器６２０のうちの各抵抗器は、１６．７Ωの抵抗値を有することができる。実施形態では、伝送線路６３５のうちの各伝送線路は、抵抗器６２０の各抵抗器を囲む領域において５μｍの幅から２４μｍの幅まで先細になっていてもよい。ただし、各伝送線路は、導体層とその下の基板との間に介在する誘電体層の厚さ、抵抗器の抵抗値など要因に応じて、様々な初期の幅から様々な隣接抵抗器の幅まで、先細になっていてもよい。抵抗器を囲む領域において伝送線路の幅を第１の値から第２の値へとこのようにテーパ状にすることは、反射を引き起こす可能性がある信号伝搬経路における不連続性を最小限に抑えることができる。図６において、抵抗器６２０のうちのいくつかの抵抗器を囲むこの領域の例は、指示子６９０によって表される。インターフェースデバイス６００は、インターフェースデバイス６００を設計するときに信号伝搬経路における不連続性を最小限に抑えることによって、別段であれば可能であるよりも高いデータレートで、位相コヒーレント信号を提供することができる。
【００３３】
図７は、本開示の実施形態による、抵抗器なしの電力分割器（すなわち、８方向の抵抗器なしの電力分割器７０５）を含むインターフェースデバイス７００の例を示す概略図である。図５のインターフェースデバイス５００とは対照的に、インターフェースデバイス７００は抵抗器を含まない。代わりに、インターフェースデバイス７００は、入力部６１０を出力接点６３０に電気的に接続するために実質的に一定のインピーダンス値（例えば、５０Ω）を有する複数の伝送線路７３５を利用する。実施形態では、インターフェースデバイス７００は、ドライバデバイスと光電子アレイデバイスとの間に、位相整合されたがインピーダンス整合されていないインターフェースを設ける。この実施形態では、抵抗器がないと、インターフェースデバイス７００は、インピーダンス整合インターフェースを設けるために各「Ｔ字形」接合部または交差部で全体のインピーダンスを調整することができない可能性がある。加えて、インターフェースデバイス７００は、例えばインターフェースデバイス５００が、伝送線路６３５のうちの各伝送線路を抵抗器の周りの領域で先細にすることによって行うように、反射を最小限に抑えることができない可能性がある。しかし、インターフェースデバイス７００は、抵抗での電圧降下を生じさせるための抵抗がないので、任意の出力接点への改善された電力伝送を供給することができる。
【００３４】
図８は、本開示による、図７のインターフェースデバイス７００の実施形態を実装するインターフェースデバイス８００を示す。インターフェースデバイス８００は、接地接点（カソード）領域６０５、入力部６１０、出力接点６３０、抵抗器なしの電力分割器７４０〜７５２、ＶＣＳＥＬ６６０〜６７２、および伝送線路６８０〜６８６を含む。
【００３５】
実施形態において、図２の複数の例示的なＶＣＳＥＬからなる光電子アレイデバイスと、（各ＶＣＳＥＬに８ｍＡのバイアス電流を供給する）ドライブデバイスとの間のインターフェースを設けるためにインターフェースデバイス７００を使用した場合に得られる結果を、以下の表２に示す。
【表２】
2020500430.tif 000005
【００３６】
表１と表２との比較は、抵抗器なしの電力分割器を含むインターフェースデバイス（例えばインターフェースデバイス７００）が、抵抗器型の電力分割器（例えば、インターフェースデバイス５００）を含むインターフェースデバイスよりも高い（−１２．７ｄＢ対−１６．９ｄＢ）電力伝送を任意の出力接点に対して供給していることを実証している。しかし、抵抗器なしの電力分割器を含むインターフェースデバイスは、インピーダンス整合および出力接点間の絶縁という点で、抵抗器型の電力分割器を含むインターフェースデバイスよりも、能力が劣る。それでも、抵抗器なしの電力分割器を含むインターフェースデバイスは、位相整合インターフェースおよびいくつかの出力接点間の絶縁を提供するという点で、依然として従来のデバイスドライバよりも優れている可能性がある。しかし、抵抗器なしの電力分割器を含むインターフェースデバイスは、全体的に抵抗器型の電力分割器を含むインターフェースデバイスよりも能力が劣る可能性がある。例えば、伝送線路と光電子デバイスとの間の不整合から生じる反射は、光電子アレイデバイスの他の光電子デバイスに結合することがある。抵抗器型の電力分割器を含むインターフェースデバイスを超える利点は、抵抗器なしの電力分割器を含むインターフェースデバイスが、集積抵抗器の作製を含まないので、作製がより容易であり得ることである。
【００３７】
図９は、光電子デバイスアレイとドライバデバイスとの間にインピーダンス整合および／または位相整合インターフェースを設けるインターフェースデバイスを製造するための方法９００の実施形態を示すフローチャートである。実施形態では、インターフェースデバイスは、上記の構成要素の任意の組み合わせからなる。例えば、インターフェースデバイスは、入力部と、複数の出力接点からなる出力部と、共通の電気的長さを有する複数の伝送線路からなる電力分割器との１つまたは複数からなることができる。実施形態では、電力分割器はさらに複数の抵抗器からなることができる。
【００３８】
ブロック９１０において、インターフェースデバイス用の支持層を備える基板が準備される。実施形態では、ブロック９２０〜９７０によって表されている一連のステップが、図１の基板スタック１００と実質的に類似した基板スタックを形成することができる。製造シーケンスは、ブロック９２０〜９７０によって表されている１つまたは複数の任意選択のブロックを構成することができる。ブロック９２０において、金属または導電層が基板９１０に堆積されてデバイスのための接地面を形成する。典型的には、層９２０は、ブロック９２５において、最終的なデバイスの構成に必要とされるようないくつかの領域で材料を除去するために、当業者に公知の多くのプロセスのうちの１つによって、パターニングされる。層９２０および他の後続の堆積層をパターニングする手段は、堆積後に除去され、レジストで覆われていない領域に金属層を残す、フォトレジストにパターニングされたマスク層を作成することを伴い得る。同様のプロセスは、後で焼結される金属ペースト堆積物用のシルクスクリーニング、または金属堆積物の領域を画定するためのシャドーマスクを含み得る。９２０の金属堆積ステップの後に実行される代替のパターニング手法は、金属層の一部をマスクし、湿式または乾式エッチングプロセスによって、保護されていない領域の金属をエッチング除去することである。
【００３９】
任意選択のブロック９３０において、第１の誘電体層が接地面を含む基板に堆積される。任意選択のブロック９３５において、誘電体層は、先にブロック９２５について説明したように、いくつかのプロセスのうちの１つによってパターニングされる。このパターンプロセスは、ブロック９２０の接地面層の表面までの誘電体層の開口部を含み得る。任意選択のブロック９４０において、複数の伝送線路を形成するための導体層が、基板に堆積される。次いで、ブロック９４５のプロセスによって、導体層をパターニングおよびエッチングして、伝送線路および接合パッドを形成することができる。実施形態では、ブロック９３０の誘電体層のブロック９３５のパターニングによってブロック９２０の接地面層が露出されると、１つの導電性バイア（例えば、図１の導電ビア１７０）が、第１の誘電体層内に、接地面をアノードおよびカソードの接点用の導体層に形成された特徴に電気的に結合するためにブロック９４０において堆積された導電層によって、作製される。
【００４０】
任意選択のブロック９５０では、第２の誘電体層が基板に堆積される。次に、ブロック９５５において、第２の誘電体層をパターニングおよびエッチングして、光電子デバイスを導電層に接触させ、抵抗層に形成された抵抗器を導電層に接触させることができる。任意選択のブロック９６０において、追加の導電層がブロック９５０および９５５のパターニングされた誘電体層に堆積されて、抵抗層に形成された抵抗器に対する電気的接触をもたらす。任意選択のブロック９６５において、ブロック９６０の導電層は、ブロック９７０および９７５において作成される抵抗器用の電気接点を作り出すようにパターニングされる。実施形態では、ブロック９５５のパターニングプロセスによって、ブロック９５０の第２の誘電体層内に１つまたは複数の導電ビア（例えば、図１の導電ビア１８０）が作製され、抵抗器を形成するための抵抗層を形成する特徴に、ブロック９６０の導体層を電気的に結合する。任意選択のブロック９７０において、複数の抵抗器を形成するための抵抗層が基板に堆積される。その後、ブロック９７５のプロセスによって抵抗層をパターニングおよびエッチングして、個別の抵抗器を形成することができる。抵抗器の層がブロック９６０および９６５の導電パターンと接触する場所では、図１の導電ビア１８０を介してブロック９４０に形成された導電層と接触する。導電層、誘電体層および抵抗層のパターニングは、ハイブリッド回路を作製するために一般的に使用されているリソグラフィのプロセスによって行うことができる。他のプロセス、例えばシルクスクリーン印刷またはパターニング堆積を使用してもよい。
【００４１】
図１０は、本開示の実施形態による、光電子アレイデバイス１０２０に接合された抵抗器なしの電力分割器を有するインターフェースデバイス１０１０の断面図である。実施形態では、インターフェースデバイス１０１０は、図８のインターフェースデバイス８００と実質的に同様であり得る。実施形態では、抵抗器なしの電力分割器は、図８の抵抗器なしの電力分割器７４０〜７５２として実施することができる。インターフェースデバイス１０１０は、シリコン、セラミック、プリント回路板、およびフラットフレックスケーブルを含む多くの可能な材料から形成されてもよい。例えば、インターフェースデバイス１０１０は、図１の基板１１０、接地面１２０、第１の誘電体層１３０、および導体層１４０を用いて形成することができる。
【００４２】
光電子デバイス１０２２のアレイを均一に駆動するために、本明細書に記載の実施形態は、フリップチップ接合によって光電子デバイスのアレイに電気的に接触するようにインターフェースデバイス１０１０を使用することができる。これは図１０に示されており、これは光電子アレイデバイス１０２０をインターフェースデバイス１０１０にフリップチップ接合した状態を示している。フリップチップ接合プロセスは、２つの基板（すなわち、光電子アレイデバイス１０２０およびインターフェースデバイス１０１０）を互いに位置合わせし、次いでそれらを互いに接触させ、基板との接触の前または後に一方または両方の基板を加熱する機械によって達成され得る。例えば、一方の基板を約２８５°Ｃに加熱し、その温度で約１０分間保持することができる。次に、２０グラムの重りを用いて下向きの圧力を加えてもよい。接合されたウェハは次に室温まで冷却でき、それらの処理が終了する。高速ＶＣＳＥＬアレイのためのフリップチップ接合技術の使用は、参照によりその全体が本明細書に組み込まれる米国特許出願公開第１２／７０７，６５７号明細書に記載されている。
【００４３】
光電子アレイデバイス１０２０は、複数の個々の光電子デバイス１０２２およびマイクロレンズのアレイ１０２４を含み得る。複数の光電子デバイス１０２２のそれぞれは、機械的支持、電気的接触、熱伝導、またはそれらの組み合わせを光電子アレイデバイス１０２０に提供するために、はんだボールまたは他の導電性ボンドと接触させることができる。はんだボール（または他の導電性接合）は、光電子デバイス１０２２と、光電子アレイデバイス１０２０の下に配置されたインピーダンス整合伝送線路（図示せず）との間の電気的結合を可能にし得る。実施形態では、この電気的結合を容易にするために、インターフェースデバイス１０１０によって提供されるインピーダンス整合伝送線路の端部に電気接点を設けることができる。実施形態では、電気接点は導体層（例えば、図１の導体層１４０）を使用して形成することができる。実施形態では、電気接点は、カソードサブマウント金属、アノードサブマウント金属、またはそれらの組み合わせとすることができる。実施形態では、インピーダンス整合伝送線路は、光電子アレイデバイス１０２０への高データレートの光信号の伝送をもたらす。
【００４４】
図示のように、複数の光電子デバイス１０２２は、光電子アレイデバイス１０２０の底面に配置され、それらの光を光電子アレイデバイス１０２０の基板の厚さおよびマイクロレンズ１０２４のアレイを通して投射することができる。アレイの個々のマイクロレンズ１０２４は、光電子デバイス１０２２に対向する光電子アレイデバイス１０２０の上面にある個々の隆起によって示されている。複数の光電子デバイスによる光の放射は、光電子アレイデバイス１０２０の基板およびマイクロレンズ１０２４のアレイを通って方向付けて、組み合わせたアレイ出力ビームを形成することができる。実施形態では、光電子アレイデバイス１０２０の基板は、基板を通して光の放射が放出されるのを可能にする開口部または窓を含むことができる。本明細書では底面発光型光電子デバイスについて説明しているが、実施形態では上面発光型光電子デバイスと底面発光型光電子デバイスの両方を使用することができる。
【００４５】
図１１〜図１２は、光電子アレイデバイス１１５０に接合された抵抗器型の電力分割器を有するインターフェースデバイス（それぞれ１１００および１２００）の実施形態を示す。実施形態では、インターフェースデバイス１１００および１２００は、図６のインターフェースデバイス６００と実質的に同様であり得る。インターフェースデバイス１１００および１２００は、シリコン、セラミック、プリント回路板、およびフラットフレックスケーブルを含む多くの可能な材料から形成されてもよい。例えば、インターフェースデバイス１１００および１２００は、図１の基板１１０、接地面１２０、第１の誘電体層１３０、導体層１４０、第２の誘電体層１５０、および抵抗層１６０を用いて形成することができる。インターフェースデバイス１１００および１２００内の抵抗素子は、抵抗層（例えば、図１の抵抗層１６０）から形成されてもよい。そのような抵抗素子は、インターフェースデバイス１１００および１２００において１つまたは複数の抵抗器型の電力分割器（例えば、図６の抵抗器型の電力分割器６４０〜６５２）を実装するために使用され得る。
【００４６】
より具体的には、図１１は、外部導体１１６０および１１７０を介してデバイスドライバ（図示せず）に電気的に結合された入力接点１１０２でバイアス電流を受け取るインターフェースデバイス１１００の断面図を示す。例えば、外部導体１１６０および１１７０は、インターフェースデバイス１１００の入力接点１１０２および出力接点１１１０に接合されているドライバデバイスへの接続を有する電子パッケージに関連するワイヤであり得る。図１１に示す実施形態では、バイアス電流は入力接点１１０２から抵抗素子１１０４に流れる。実施形態では、入力接点１１０２は、図６の入力部６１０と実質的に同様である。抵抗素子１１０４から、バイアス電流は、インターフェースデバイス１１００を光電子アレイデバイス１１５０のアノード１１５２に電気的に結合するアノード接点１１０６に流れる。実施形態では、アノード接点１１０６は、導体層（例えば、図１の導体層１４０）にパターニングされた特徴である。したがって、図１１に示す実施形態では、入力接点１１０２からアノード接点１１０６への入力電流経路が形成される。
【００４７】
図１１に示す実施形態では、戻り電流経路は、戻り電流が光電子アレイデバイス１１５０のカソード１１５４から受け取られるカソード接点１１０８で始まる。実施形態では、カソード接点１１０８は、導体層（例えば、図１の導体層１２０、ならびに図６および図８の６０５）にパターニングされた特徴である。戻り電流は、導体層を介してカソード接点１１０８から出力接点１１１０に流れる。実施形態では、導体層は図１の導体層１２０と実質的に同様である。出力接点１１１０から戻り電流が外部導体１１７０を介してドライバデバイス（図示せず）に流れる。したがって、図１１に示す実施形態では、カソード接点１１０８から出力接点１１１０までリターン電流経路が形成される。
【００４８】
図１２は、導電ビアを使用して光電子アレイデバイス１１５０に経路指定されているデバイスドライバ（図示せず）に接続されたプリント回路基板にあるはんだパッドから入力接点１２０２でバイアス電流を受けるインターフェースデバイス１２００の断面図を示す。実施形態では、入力接点１２０２は、図６の入力部６１０と実質的に同様である。図１２に示す実施形態では、バイアス電流は、入力接点１２０２から導電ビア１２０４および１２０６を通って抵抗素子１２０８に流れる。実施形態では、導電ビア１２０４および１２０６は、図１の導電ビア１７０および１８０を形成するために使用されるのと同様のプロセスによって基板（図１の層１１０）に導電ビアを形成することによって、実装され得る。バイアス電流は、抵抗素子１２０８から、インターフェースデバイス１２００を光電子アレイデバイス１１５０のアノード１１５２に電気的に結合するアノード接点１２１０に流れる。実施形態では、アノード接点１２１０は、導体層（例えば、図１の導体層１４０）にパターニングされた特徴である。したがって、図１２に示す実施形態では、入力接点１２０２からアノード接点１２１０への入力電流経路が形成される。
【００４９】
図１２に示す実施形態では、戻り電流経路は、カソード接点１２１２で始まり、そこで戻り電流が光電子アレイデバイス１１５０のカソード１１５４から受け取られる。実施形態では、カソード接点１２１２は、導体層（例えば、図１の接地導体層１２０、図６および図８の６０５）にパターニングされた特徴である。戻り電流は、導電ビア１２１４を通ってカソード接点１２１２から出力接点１２１６に流れる。実施形態では、導電ビア１２１４は、図１の導電ビア１７０および１８０を形成するために使用されるのと同様のプロセスによって基板（図１の層１１０）に導電ビアを形成することによって、実装され得る。出力接点１２１６から戻り電流がドライバデバイス（図示せず）に流れる。したがって、図１１に示す実施形態では、カソード接点１２１０から出力接点１２１６までのリターン電流経路が形成される。
【００５０】
図１３は、図１１の例示的なインターフェースデバイスおよび光電子アレイデバイスを、中空本体電子パッケージ１３００内の接点１３１０および１３２０にワイヤボンディングすることを示す。図１１に関して上で論じたように、外部導体１１６０および１１７０は、ドライバデバイスへの接続を有する電子パッケージ１３００に関連付けられたワイヤであり得る。外部導体１１６０および１１７０をインターフェースデバイス１１００の入力接点１１０２および出力接点１１１０に接合することによって、図１５に示しているようなシステムが形成される。
【００５１】
ドライバ電子機器、インターフェースデバイス、および光電子デバイスアレイからなる図１５に示すシステム１５００は、図１２に示す例示のインターフェースデバイスおよび光電子アレイデバイスによって、さらに図１４に示すように、形成することもできる。図１４では、インターフェースデバイス１２００は、表面マウントデバイスのように、プリント回路基板１４００の導電トレース１４１０および１４２０に関連する導電パッドに接合（例えば、はんだ付け）させてもよい。図１５に示しているシステム１５００を形成すると、インターフェースデバイス（例えば、インターフェースデバイス１１００および１２００）は、ドライバデバイスと光電子アレイデバイス１１５０との間に位相整合および／またはインピーダンス整合インターフェースを設け、それによって光電子アレイデバイス１１５０の各光電子デバイスが、コヒーレントにかつフルパワーで動作することが可能になる。
【００５２】
前述のように、上述した様々な特徴およびプロセスは互いに独立して使用することができ、あるいは様々な方法で組み合わせることができる。すべての可能な組み合わせおよびサブコンビネーションが本開示の範囲内に入ることを意図している。さらに、いくつかの実装形態で特定の方法またはプロセスのブロックを省略することができる。本明細書に記載の方法およびプロセスはまた、任意の特定の順序に限定されず、それに関連するブロックまたは状態を、適切な他の順序で実行することができる。例えば、記載のブロックまたは状態を、具体的に開示されたもの以外の順序で実行しても、複数のブロックまたは状態を単一のブロックまたは状態に組み合わせてもよい。例示的なブロックまたは状態は、連続して、平行して、または他の何らかの様式で実行され得る。ブロックまたは状態は、開示されている例示的な実施形態に追加または削除してもよい。本明細書に記載の例示的なシステムおよび構成要素は、説明したものとは異なるように構成することができる。例えば、開示された例示的な実施形態と比較して要素を追加すること、除外すること、または再配置することができる。
【００５３】
本明細書で使用されている条件付きの語句、例えばとりわけ、別段に特に明記しない限り、または使用される文脈内で他に理解されるものではない限り、「ｃａｎ」、「ｃｏｕｌｄ」、「ｍｉｇｈｔ」、「ｍａｙ」「ｅ．ｇ．」などは一般に、特定の実施形態が特定の特徴、要素、および／またはステップを含むのに対し、他の実施形態は含まない旨を伝えることを意図している。したがって、そのような条件付きの語句は、概して、特徴、要素および／またはステップが、１つまたは複数の実施形態に何らかの様式で必要とされるという点、または１つまたは複数の実施形態は、著者が伝えたまたは促した場合またはそうしていない場合に、これらの特徴、要素および／またはステップを任意の特定の実施形態において含むか実行すべきかを決定するための論理を必ず含んでいるという点を意図しているわけではない。「備える」、「含む」、「有する」などの用語は同義語であり、両端を問わずに包括的に使用されており、追加の要素、特徴、行為、操作などを排除するものではない。また、「または」という用語は、その包括的な意味で（その排他的な意味ではない）使用されているので、例えば要素の列挙をつなぐために使用される場合、「または」という用語は、列挙されている要素の１つ、一部、またはすべてを意味する。
【００５４】
本開示は、特定の実施形態ならびにそれらの詳細な構成および動作を説明するものである。本明細書に記載されている実施形態は例示としてのみ記載されており、限定するものではない。当業者は、本明細書の教示に照らして、本明細書に記載の例示的な実施形態と同等の範囲があり得ることを認識する。最も注目すべきことに、他の実施形態が可能であり、本明細書に記載の実施形態に変更を加えることができ、記載の実施形態を構成する構成要素、部品、またはステップと同等のものがあり得る。明瞭さと簡潔さのために、構成要素の特定の態様または特定の実施形態のステップは、不適当な詳細なしに提示される。この場合、そのような詳細とは、本明細書の教示に照らして当業者に明らかなもの、かつ／またはそのような詳細が実施形態のより適切な態様の理解を不明瞭にするものである。
【００５５】
上で使用された用語および説明は、例示としてのみ記載されており、限定を意味するものではない。当業者は、本発明の基本原理から逸脱することなく、本明細書に記載した概念のこれらおよび他の多くの変形、強化および修正が可能であることを認識する。したがって、本発明の範囲は、添付の特許請求の範囲およびそれらの均等物によってのみ判断するべきである。
【図１】
2020500430.tif 000006
【図２】
2020500430.tif 000007
【図３】
2020500430.tif 000008
【図４】
2020500430.tif 000009
【図５】
2020500430.tif 000010
【図６】
2020500430.tif 000011
【図７】
2020500430.tif 000012
【図８】
2020500430.tif 000013
【図９】
2020500430.tif 000014
【図１０】
2020500430.tif 000015
【図１１】
2020500430.tif 000016
【図１２】
2020500430.tif 000017
【図１３】
2020500430.tif 000018
【図１４】
2020500430.tif 000019
【図１５】
2020500430.tif 000020
【手続補正書】
【提出日】令和1年7月18日(2019.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドライバデバイスと、複数の光電子デバイスを含む光電子アレイデバイスとの間に、位相整合インターフェースを設ける装置であって、
前記ドライバデバイスとインターフェースするように適合された入力部と、
複数の出力接点を含む出力部と、
前記出力部を前記入力部に電気的に接続する基板スタックに形成される電力分割器であって、前記電力分割器は共通の電気的長さを有する複数の伝送線路を含み、前記複数の出力接点のうちの各出力接点は、前記複数の伝送線路のうちの１つの伝送線路を介して前記複数の光電子デバイスのうちの１つの光電子デバイスとインターフェースするように適合される、電力分割器と
を含む装置。
【請求項２】
前記基板スタックは、基板に形成され、前記電力分割器を前記基板から電気的に絶縁する接地面を備える、請求項１に記載の装置。
【請求項３】
前記基板スタックが、第１の誘電体材料から構成される第１の誘電体層を含み、前記電力分割器が前記第１の誘電体層に形成されている、請求項１に記載の装置。
【請求項４】
前記第１の誘電体材料は、１ギガヘルツで０．０１未満の誘電正接を有する、請求項３に記載の装置。
【請求項５】
前記複数の伝送線路の各伝送線路が、前記第１の誘電体層の厚さに基づいて決定された幅を有する、請求項３に記載の装置。
【請求項６】
前記基板スタックが導体層を含み、前記複数の伝送線路が前記導体層に形成されている、請求項１に記載の装置。
【請求項７】
前記複数の出力接点が並列に接続されている、請求項１に記載の装置。
【請求項８】
前記電力分割器が複数の抵抗器をさらに備え、前記複数の抵抗器のうちの各抵抗器が等価の抵抗値を有する、請求項１に記載の装置。
【請求項９】
前記基板スタックが抵抗層を含み、前記複数の抵抗器が前記抵抗層に形成されている、請求項８に記載の装置。
【請求項１０】
前記抵抗層が前記複数の伝送線路上方の第２の誘電体層に形成されている、請求項９に記載の装置。
【請求項１１】
各伝送線路の幅は、前記複数の抵抗器の１つの抵抗器を囲む領域において、前記１つの抵抗器の抵抗値に基づいて、第１の値から第２の値まで先細になっている、請求項８に記載の装置。
【請求項１２】
前記電力分割器がウィルキンソン型電力分割器である、請求項１に記載の装置。
【請求項１３】
前記基板スタックが薄膜堆積技術を用いて形成される、請求項１に記載の装置。
【請求項１４】
基板スタックに形成された複数の光電子デバイスと、
前記基板スタックに形成され、複数の光電子デバイスのそれぞれとドライバデバイスとの間に位相整合されたインターフェースを設けるインターフェースデバイスと
を含む光電子アレイデバイスであって、
前記インターフェースデバイスが、
前記ドライバデバイスとインターフェースするように適合された入力部と、
複数の出力接点を含む出力部と、
前記出力部を前記入力部に電気的に接続する電力分割器であって、前記電力分割器は共通の電気的長さを有する複数の伝送線路を含み、前記複数の出力接点のうちの各出力接点は、前記複数の伝送線路のうちの１つの伝送線路を介して前記複数の光電子デバイスのうちの１つの光電子デバイスとインターフェースするように適合される、電力分割器と
を含む光電子アレイデバイス。
【請求項１５】
前記基板スタックが、
基板に形成され、前記電力分割器を基板から電気的に絶縁する接地面と、
第１の誘電体層であって、前記接地面に形成され、前記複数の伝送線路の各伝送線路は、前記第１の誘電体層の厚さに基づいて決定された幅を有する第１の誘電体層と、
前記第１の誘電体層に形成される導体層であって、前記複数の伝送線路が形成される導体層と
を含む、請求項１４に記載の光電子アレイデバイス。
【請求項１６】
前記電力分割器が複数の抵抗器をさらに備え、前記複数の抵抗器のうちの各抵抗器が等価の抵抗値を有する、請求項１４に記載の光電子アレイデバイス。
【請求項１７】
各伝送線路の幅は、前記複数の抵抗器の１つの抵抗器を囲む領域において、前記１つの抵抗器の抵抗値に基づいて、第１の値から第２の値まで先細になっている、請求項１６に記載の光電子アレイデバイス。
【請求項１８】
光電子アレイデバイスとドライバデバイスとの間に位相整合インターフェースを設けるインターフェースデバイスの製造方法であって、
基板を用意することと、
前記基板に基板スタックを形成することであって、前記基板スタックが前記インターフェースデバイスを集合的に含むことと
を含み、前記インターフェースデバイスが、
前記ドライバデバイスとインターフェースするように適合された入力部と、
複数の出力接点を含む出力部と、
前記出力部を前記入力部に電気的に接続する電力分割器であって、前記電力分割器は共通の電気的長さを有する複数の伝送線路を含み、前記複数の出力接点のうちの各出力接点は、前記複数の伝送線路のうちの１つの伝送線路を介して前記複数の光電子デバイスのうちの１つの光電子デバイスとインターフェースするように適合される、電力分割器と
を含む方法。
【請求項１９】
前記基板スタックを形成することが、
前記電力分割器を前記基板から電気的に絶縁する接地面を、前記基板に形成することと、
第１の誘電体層を前記接地面に形成することであって、前記複数の伝送線路の各伝送線路が前記第１の誘電体層の厚さに基づいて決定された幅を有することと、
前記複数の伝送線路が形成される導体層を、前記第１の誘電体層に形成することと
を含む、請求項１８に記載の方法。
【請求項２０】
前記電力分割器が複数の抵抗器をさらに含み、
前記基板スタックを形成することが、
前記導体層に第２の誘電体層を形成することと、
前記複数の抵抗器が形成される抵抗層を、前記第２の誘電体層に形成することと
をさらに含む、請求項１９に記載の方法。
【請求項２１】
前記接地面と前記伝送線路を形成する前記導体層とが、接合ワイヤによって、プリント回路基板またはドライバ回路の電気接点に直接はんだ付けすることができる電子パッケージに別々に接続される、請求項１９に記載の光電子アレイデバイス。
【請求項２２】
前記接地面と、前記伝送線路を形成する前記導体層とは、プリント回路基板またはドライバ回路の電気接点に直接はんだ付けすることができる前記基板の下面の導電性接点パッドに、前記基板の導電ビアによって別々に接続される、請求項１９に記載の光電子アレイデバイス。
【国際調査報告】
2020500430.tif 000021