(57)【要約】半導体素子を製造する方法は、第１のエピタキシャル層を第１の基板上に形成するステップを含む。第１の基板は、第１の格子定数を有する第１の半導体材料を含み、第１のエピタキシャル層は、第１の格子定数と異なる第２の格子定数を有する第２の半導体材料を含む。本方法はまた、グラフェン層を第１のエピタキシャル層上に配置するステップと、第２の半導体材料を備える第２のエピタキシャル層をグラフェン層上に形成するステップとを含む。本方法は、基板再使用能力を増加させ、機能層の剥離レートを増加させ、剥離厚の精密な制御を実現することができる。
2020500424.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を製造する方法であって、前記方法は、
第１のエピタキシャル層を第１の基板上に形成することであって、前記第１の基板は、第１の格子定数を有する第１の半導体材料を備え、前記第１のエピタキシャル層は、前記第１の格子定数と異なる第２の格子定数を有する第２の半導体材料を備える、ことと、
グラフェン層を前記第１のエピタキシャル層上に配置することと、
前記第２の半導体材料を備える第２のエピタキシャル層を前記グラフェン層上に形成することと
を含む、方法。
【請求項２】
前記第１の基板は、ＧａＮを備え、前記第１のエピタキシャル層は、ＩｎＧａＮを備える、請求項１に記載の方法。
【請求項３】
前記第１の基板は、ＧａＡｓを備え、前記第１のエピタキシャル層は、ＩｎＧａＰを備える、請求項１に記載の方法。
【請求項４】
前記第１の基板は、ＩｎＰを備え、前記第１のエピタキシャル層は、ＩｎＧａＡｓを備える、請求項１に記載の方法。
【請求項５】
前記グラフェン層を配置することは、
前記グラフェン層を第２の基板上に形成することと、
前記グラフェン層を前記第２の基板から前記第１のエピタキシャル層に転写することと
を含む、請求項１に記載の方法。
【請求項６】
前記第２の基板は、炭化ケイ素を備え、前記グラフェン層は、単結晶グラフェン層を備える、請求項５に記載の方法。
【請求項７】
前記第２の基板は、銅箔を備え、前記グラフェン層は、多結晶グラフェン層を備える、請求項５に記載の方法。
【請求項８】
前記第２のエピタキシャル層をホスト基板に転写することをさらに含む、請求項１に記載の方法。
【請求項９】
前記第２のエピタキシャル層を転写することは、前記第２のエピタキシャル層を前記グラフェン層から離脱させ、前記第２のエピタキシャル層を前記ホスト基板上に配置することを含む、請求項８に記載の方法。
【請求項１０】
前記第２のエピタキシャル層を転写することは、
金属ストレッサを前記第２のエピタキシャル層上に形成することと、
可撓性テープを前記金属ストレッサ上に配置することと、
前記可撓性テープを用いて、前記第２のエピタキシャル層および前記金属ストレッサを前記グラフェン層から引き剥がすことと
を含む、請求項８に記載の方法。
【請求項１１】
第２のエピタキシ層を前記ホスト基板に転写後、前記第２の半導体材料を備える第３のエピタキシャル層を前記グラフェン層上に形成することをさらに含む、請求項８に記載の方法。
【請求項１２】
請求項１に記載の方法によって形成される、半導体素子。
【請求項１３】
半導体素子を製造する方法であって、前記方法は、
グラフェン層を第１の格子定数を有する第１の半導体材料を備える第１の基板上に配置することと、
エピタキシャル層を前記グラフェン層上に形成することであって、前記エピタキシャル層は、前記第１の格子定数と異なる第２の格子定数を有する第２の半導体材料を備える、ことと、
前記エピタキシャル層をホスト基板に転写することと
を含む、方法。
【請求項１４】
前記グラフェン層は、実質的に１ｎｍ以下の厚さを有する、請求項１３に記載の方法。
【請求項１５】
グラフェン層を配置することは、
前記グラフェン層を第２の基板上に形成することと、
前記グラフェン層を前記第２の基板から前記第１の基板に転写することと
を含む、請求項１３に記載の方法。
【請求項１６】
前記第２の基板は、炭化ケイ素を備え、前記グラフェン層は、単結晶グラフェン層を備える、請求項１５に記載の方法。
【請求項１７】
前記第２の基板は、銅箔を備え、前記グラフェン層は、多結晶グラフェン層を備える、請求項１５に記載の方法。
【請求項１８】
前記エピタキシャル層を転写することは、
金属ストレッサを前記エピタキシャル層上に形成することと、
可撓性テープを前記金属ストレッサ上に配置することと、
前記可撓性テープを用いて、前記エピタキシャル層および前記金属ストレッサを前記グラフェン層から引き剥がすことと
を含む、請求項１３に記載の方法。
【請求項１９】
前記エピタキシャル層は、第１のエピタキシャル層であり、前記方法はさらに、
前記第１のエピタキシャル層を前記ホスト基板に転写後、前記第２の半導体材料を備える第２のエピタキシャル層を前記グラフェン層上に形成すること
を含む、請求項１８に記載の方法。
【請求項２０】
請求項１３に記載の方法によって形成される、半導体素子。
【請求項２１】
半導体素子を製造する方法であって、前記方法は、
グラフェン層を第１の格子定数を有する第１の半導体材料を備える第１の基板上に配置することと、
傾斜バッファ層を前記グラフェン層上に形成することと、
転写ハンドル層を前記傾斜バッファ層上に形成することと、
前記転写ハンドル層を使用して、前記傾斜バッファ層をホスト基板に転写することと
を含む、方法。
【請求項２２】
前記傾斜バッファ層は、
第１の格子定数を有する第１のバッファ層と、
前記第１のバッファ層上に配置され、前記第１の格子定数と異なる第２の格子定数を有する第２のバッファ層と
を備える、請求項２１に記載の方法。
【請求項２３】
前記傾斜バッファ層は、
第１の格子定数を有する第１のバッファ層と、
前記第１のバッファ層上に配置されるグラフェンを備える分離層と、
前記第１の格子定数と異なる第２の格子定数を有する第２のバッファ層と
を備える、請求項２１に記載の方法。
【請求項２４】
前記傾斜バッファ層は、
複数のバッファ層であって、前記複数のバッファ層内のｉ番目のバッファ層は、格子定数ａｉを有し、前記複数のバッファ層内の（ｉ＋１）番目のバッファ層は、ａｉよりも大きい格子定数ａｉ＋１を有し、ｉは、正の整数である、複数のバッファ層と、
グラフェンを備える複数の分離層であって、前記複数の分離層内のｉ番目の分離層は、前記ｉ番目のバッファ層と（ｉ＋１）番目のバッファ層との間に配置される、複数の分離層と
を備える、請求項２１に記載の方法。
【請求項２５】
前記傾斜バッファ層は、第１の傾斜バッファ層であり、前記方法はさらに、
前記第１の傾斜バッファ層から前記ホスト基板に転写後、第２の傾斜バッファ層を前記グラフェン層上に形成すること
を含む、請求項２１に記載の方法。
【請求項２６】
前記転写ハンドル層を除去し、前記傾斜バッファ層を暴露することと、
エピタキシャル層を前記傾斜バッファ層上に形成することと
をさらに含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は、２０１６年１１月８日に出願され、“ＤＩＳＬＯＣＡＴＩＯＮ−ＦＩＬＴＥＲＩＮＧ  ＴＥＣＨＮＩＱＵＥ  ＦＯＲ  ＧＲＡＰＨＥＮＥ−ＢＡＳＥＤ  ＬＡＹＥＲ  ＴＲＡＮＳＦＥＲ”と題された米国出願第６２／４１８，９６４号に対する３５  Ｕ．Ｓ．Ｃ．  §  １１９（ｅ）のもとでの優先権の利益を主張するものであり、該米国出願は、その全体が参照により本明細書中に援用される。
【背景技術】
【０００２】
高度電子および光子技術では、素子は、通常、ＩＩＩ−Ｎ半導体、ＩＩＩ−Ｖ半導体、ＩＩ−ＶＩ半導体、およびＧｅ等の機能半導体から加工される。これらの機能半導体の格子定数は、典型的には、シリコン基板の格子定数に整合しない。基板と基板上のエピタキシャル層との間の格子定数不整合は、歪みをエピタキシャル層の中に導入し得、それによって、瑕疵を伴わないより厚い層のエピタキシャル成長を妨げる。したがって、非シリコン基板が、通常、大部分の機能半導体のエピタキシャル成長のためのシードとして採用される。しかしながら、機能材料のものに整合する格子定数を伴う非Ｓｉ基板は、コストがかかり、したがって、非Ｓｉ電子／光子素子の開発を制限し得る。
【０００３】
非シリコン基板の高コストに対処する１つの方法は、「層転写」技法であって、機能素子層が、格子整合基板上に成長され、次いで、除去され、他の基板に転写される。残りの格子整合基板は、次いで、別の素子層を加工するために再使用され、それによって、コストを低減させることができる。製造コストを有意に低減させるために、層転写方法は、以下の性質、すなわち、１）基板再使用能力、２）層剥離後の最小限の基板復旧ステップ、３）高速剥離レート、および４）剥離厚の精密な制御を有することが望ましくあり得る。
【０００４】
素子層を格子整合基板から除去および転写する従来の方法は、化学リフトオフ（エピタキシャルリフトオフまたはＥＬＯとも称される）、光学リフトオフ（レーザリフトオフまたはＬＬＯとも称される）、および機械的リフトオフ（制御スポーリングとも称される）を含む。残念ながら、これらの方法のいずれも、全４つの所望の性質を同時に有していない。
【０００５】
化学リフトオフ技法は、ＩＩＩ−Ｖ半導体から作製される素子層をＧａＡｓウエハからリフトオフするために使用されることができる。ＡｌＡｓの犠牲層が、通常、素子層と基板との間にエピタキシャルに挿入される。化学リフトオフは、犠牲層を湿潤化学溶液中で選択的にエッチングし、素子層を剥離させる。
【０００６】
過去３０年にわたるその持続的発展にもかかわらず、化学リフトオフは、依然として、いくつかの不利点を有する。例えば、剥離レートは、犠牲層を通した化学エッチング液の低速浸透に起因して、低速である（例えば、典型的には、単一の８インチウエハを剥離するために数日かかる）。第２に、エッチング残留物が、剥離後、表面汚染物となる傾向にある。第３に、化学リフトオフは、粗面化された基板表面をエピレディ表面に復元するために剥離後に実施される化学機械的平面化（ＣＭＰ）に起因して、限定された再使用能力を有する。第４に、剥離されたエピ層を化学溶液中で取り扱うことが困難であり得る。
【０００７】
光学リフトオフ技法は、通常、高出力レーザを使用して、格子整合基板（例えば、透明サファイアまたはＳｉＣ基板）の背面を照射し、素子−基板界面を選択的に加熱し、界面の分解および素子層（例えば、ＩＩＩ−Ｎ膜）の剥離を生じさせる。本技法は、剥離されたＩＩＩ−Ｎを高熱伝導性を有する基板に転写することによって、ＩＩＩ−Ｎ−ベースの発光ダイオード（ＬＥＤ）を製造するコストを低減させ、素子からの熱蓄積の問題に対処することができる。
【０００８】
しかしながら、光学リフトオフは、その独自の限界を有する。第１に、溶融ＩＩＩ−Ｎ／基板界面が、基板粗面を作製し得るため、再調整ステップが、通常、再使用の前に行われ、それによって、再使用能力を５回未満に低減させる。第２に、高出力熱照射によって生じる界面における局所加圧が、亀裂または転位を誘発し得る。第３に、レーザ走査速度は、あまりに低速であって、高スループットを可能にし得ない。
【０００９】
制御スポーリングは、光学リフトオフより高いスループットを有することができる。本技法では、高応力膜（「ストレッサ」とも称される）が、エピタキシャル膜上に堆積され、破砕をエピ層の下方に誘発し、基板からの活性材料の分離をもたらす。十分な引張応力が、界面に印加されると、ＫＩＩ剪断モードが、亀裂を開始させ得、ＫＩ開放モードが、エピ層と基板との間の界面と平行な亀裂の伝搬を可能にすることができる。内部応力およびストレッサの厚さを制御することによって、臨界ＫＩに到達するために十分な歪みエネルギーが、提供され、膜／基板界面の破砕につながることができる。離脱が、亀裂伝搬を介して生じるため、スポーリングプロセスは、膜の高速剥離を生じさせることができる。
【００１０】
しかしながら、制御されるスポーリングは、少なくとも以下の理由から、商業用製造のために使用されるために十分に成熟していない。第１に、亀裂伝搬が、概して、表面に対して法線方向に常には整合されない裂開平面を通して生じるため、表面は、再使用のために、研磨する必要があり得る。第２に、厚いストレッサが、特に、ＩＩＩ−Ｎ半導体のような高ヤング係数材料を用いて作業するとき、通常、強固な共有結合を分離するために十分なエネルギーを提供するために使用される。第３に、ストレッサの内部応力は、狭い範囲内においてのみ制御され得、これは、結果として生じるスポーリングされる膜の達成可能厚さを制約する。例えば、典型的Ｎｉストレッサ内の最大内部応力は、約１Ｇｐａであるため、ＧａＡｓ膜のスポーリングを開始するための１ＧＰａ引張応力下の臨界Ｎｉ厚は、約１．５μｍであって、これは、ＧａＡｓが約１０μｍ厚である場合、ＧａＡｓ膜自体のスポーリングを誘発し得る。したがって、Ｎｉストレッサを使用するとき、ＧａＡｓ膜を１０μｍ未満厚にすることは困難であり得、これは、典型的には、大部分の素子がはるかに薄い膜を使用するため、短所である。
【発明の概要】
【課題を解決するための手段】
【００１１】
本発明の実施形態は、ナノ加工のための装置、システム、および方法を含む。一実施例では、半導体素子を製造する方法は、第１のエピタキシャル層を第１の基板上に形成するステップを含む。第１の基板は、第１の格子定数を有する第１の半導体材料を含み、第１のエピタキシャル層は、第１の格子定数と異なる第２の格子定数を有する第２の半導体材料を含む。本方法はまた、グラフェン層を第１のエピタキシャル層上に配置するステップと、第２の半導体材料を備える第２のエピタキシャル層をグラフェン層上に形成するステップとを含む。
【００１２】
別の実施例では、半導体素子を製造する方法は、グラフェン層を第１の格子定数を有する第１の半導体材料を含む第１の基板上に配置するステップを含む。本方法はまた、エピタキシャル層をグラフェン層上に形成するステップを含む。エピタキシャル層は、第１の格子定数と異なる第２の格子定数を有する第２の半導体材料を含む。本方法はまた、エピタキシャル層をホスト基板に転写するステップを含む。
【００１３】
さらに別の実施例では、半導体素子を製造する方法は、グラフェン層を第１の格子定数を有する第１の半導体材料を含む第１の基板上に配置するステップを含む。本方法はまた、傾斜バッファ層をグラフェン層上に形成するステップと、転写ハンドル層を傾斜バッファ層上に形成するステップとを含む。本方法はまた、転写ハンドル層を使用して、傾斜バッファ層をホスト基板に転写するステップを含む。
【００１４】
下記でより詳細に議論される前述の概念および付加的概念の全ての組み合わせ（そのような概念は、相互に矛盾しないことを前提とする）は、本明細書に開示される本発明の主題の一部と見なされることを理解されたい。特に、本開示の最後に見られる請求される主題の全ての組み合わせは、本明細書に開示される本発明の主題の一部と見なされる。また、参照することによって組み込まれる任意の開示にも見られ得る、本明細書で明示的に採用される専門用語は、本明細書に開示される特定の概念と最も一貫した意味が与えられるべきであることを理解されたい。
【図面の簡単な説明】
【００１５】
当業者は、図面が、主として、例証を目的とし、本明細書に説明される本発明の主題の範囲を限定するように意図されないことを理解するであろう。図面は、必ずしも、縮尺通りではなく、いくつかの事例では、本明細書に開示される本発明の主題の種々の側面は、異なる特徴の理解を促進するために、図面において誇張または拡大されて示され得る。図面では、同様の参照文字は、概して、同様の特徴（例えば、機能的類似および／または構造的類似要素）を指す。
【００１６】
【図１】図１Ａ−１Ｃは、転位フィルタ処理のために２次元（２Ｄ）材料層を使用して半導体素子を加工する方法を図示する。
【図２】図２Ａ−２Ｃは、２Ｄ材料層上の遠隔エピタキシを使用して半導体素子を加工する方法を図示する。
【図３−１】図３Ａ−３Ｅは、傾斜バッファ層に基づいて半導体素子を加工する方法を図示する。
【図３−２】図３Ａ−３Ｅは、傾斜バッファ層に基づいて半導体素子を加工する方法を図示する。
【図４】図４Ａおよび４Ｂは、それぞれ、単一２Ｄ材料層および複数の２Ｄ材料層上に加工される、傾斜バッファ層の概略を示す。
【図５】図５Ａ−５Ｄは、半導体素子を２Ｄ材料層を含む再使用可能プラットフォーム上に加工する方法を図示する。
【発明を実施するための形態】
【００１７】
概要
【００１８】
上記に説明されるように、層転写プロセスは、基板再使用能力、剥離後処置の最小限の必要性、高速剥離レート、剥離界面の精密な制御、および広範囲の素子材料のための汎用性を有することが、望ましくあり得る。従来の層転写プロセスは、所望の性質のうちのいくつかを呈し得る。例えば、層剥離は、機械的リフトオフに関して、化学リフトオフまたは光学リフトオフよりはるかに高速である一方、剥離場所は、化学リフトオフおよび光学リフトオフにおいてより良好に制御されることができる。しかしながら、従来の層転写方法は、層剥離後の粗面表面形成に悩まされ、それによって、基板再使用能力を限定する。実際、従来の層転写方法において基板表面を復旧するためのプロセスコストは、典型的には、基板コストを超え、したがって、製造における実践的適用は、困難であり得る。加えて、各従来の方法は、通常、限定数の具体的材料に対して機能する（例えば、その格子がＧａＡｓのものに近似する、ＩＩＩ−Ｖ材料に関しては、化学リフトオフであって、透明基板上に成長され得る材料に関しては、光学リフトオフである）。したがって、また、これらの方法を汎用的に利用することも困難である。
【００１９】
従来の層転写方法における欠点に対処するために、本明細書に説明されるシステムおよび方法は、２次元（２Ｄ）材料（例えば、グラフェン）に基づく層転写技法を採用する。２Ｄ材料は、機能層の成長および転写を促進するためのいくつかの機能性を実施することができる。例えば、２Ｄ材料は、フィルタとして機能し、機能層内の転位を低減および／または排除することができる（例えば、図１Ａ−１Ｃ参照）。本実施例では、機能層は、２Ｄ材料上にエピタキシャルに成長され、機能層（例えば、ＩＩＩ−Ｖ半導体から作製される）と２Ｄ材料との間のファンデルワールス結合が、界面における転位を物理的に中断させることができる。
【００２０】
２Ｄ材料はまた、表面における高速、精密、かつ再現可能な剥離を可能にする、剥離層として機能することができる。この場合、遠隔エピタキシは、自発的弛緩と組み合わせられ、基板（親基板とも称される）上に配置される２Ｄ材料上に、低転位密度を伴う機能層を成長させることができる。機能層は、次いで、さらなる処理のために、別の基板（ホスト基板とも称される）に容易に転写され（例えば、図２Ａ−２Ｃ参照）、加工の別のサイクルのために、親基板および２Ｄ材料を残すことができる。
【００２１】
層転写技法はまた、成長基板を加工および転写することができる。例えば、傾斜バッファ層が、２Ｄ材料上に成長され、次いで、ホスト基板に転写され、機能層を加工することができる（例えば、図３Ａ−３Ｅ参照）。したがって、本技法は、多目的プラットフォームを構築し、異なる製造需要に適応するために使用されることができる。
【００２２】
グラフェンベースの層転写のための転位フィルタ処理
【００２３】
図１Ａ−１Ｃは、転位フィルタ処理のために２次元（２Ｄ）材料層を使用して半導体素子を加工する、方法１００を図示する。方法１００では、第１のエピタキシャル層１２０が、図１Ａに示されるように、第１の基板１１０上に形成される。第１の基板１１０および第１のエピタキシャル層１２０は、異なる格子構造（例えば、異なる格子定数）を有することができる。例えば、第１の基板は、第１の格子構造（例えば、第１の格子定数）を有する第１の半導体材料を含んでもよく、第１のエピタキシャル層１２０は、第１の格子構造（例えば、第２の格子定数）と異なる第２の格子構造を有する第２の半導体材料を含んでもよい。
【００２４】
図１Ｂは、２次元材料（２Ｄ）から作製されるフィルタ層１３０が、第１のエピタキシャル層１２０上に形成されることを示す。第１のエピタキシャル層１２０と同一材料から作製される第２のエピタキシャル層１４０が、次いで、図１Ｃに示されるように、フィルタ層１３０上に成長され、構造１５０（素子１５０とも称される）を形成する。上記に説明されるように、第２のエピタキシャル層１４０とフィルタ層１３０との間のファンデルワールス結合は、界面における転位を物理的に中断し、それによって、高品質結晶構造を第２のエピタキシャル層１４０内に生産することができる。
【００２５】
第１の基板１１０は、エピタキシャル成長に好適な任意の基板を含むことができる。例えば、第１の基板１１０は、ＧａＮを含むことができ、第１のエピタキシャル層１２０は、ＩｎＧａＮを含むことができる。別の実施例では、第１の基板１１０は、ＧａＡｓを含み、第１のエピタキシャル層１２０は、ＩｎＧａＡｓを含む。さらに別の実施例では、第１の基板１１０は、ＩｎＰを含み、第１のエピタキシャル層１２０は、ＩｎＧａＰを含む。さらに別の実施例では、第１のエピタキシャル層１２０は、炭化ケイ素（ＳｉＣ）を含むことができ、第１の基板１１０は、ＳｉＣを調製するために使用され得る、任意のプラットフォームを含むことができる。
【００２６】
第１の基板１１０および第１のエピタキシャル層１２０の材料は、通常、格子不整合を有し得る。故に、第１のエピタキシャル層１２０は、転位を含み得る。実際は、格子不整合は、約０％〜約７０％（例えば、それらの間の任意の値および部分範囲を含め、約０％、約１０％、約２０％、約３０％、約４０％、約５０％、約６０％、および約７０％）であり得る。しかしながら、第１のエピタキシャル層１２０内の転位は、フィルタ層１３０のフィルタ処理効果に起因して、第２のエピタキシャル層１４０の品質に影響を及ぼさない。
【００２７】
一般に、より厚い第１のエピタキシャル層１２０は、後続処理のために、より良好な界面をもたらし得るが、また、第１のエピタキシャル層１２０を加工するためにより長い時間がかかり得る。ある場合には、第１のエピタキシャル層１２０の厚さは、約１００ｎｍ〜約１０μｍ（例えば、それらの間の任意の値および部分範囲を含め、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、約５００ｎｍ、約１μｍ、約２μｍ、約３μｍ、約４μｍ、約５μｍ、約６μｍ、約７μｍ、約８μｍ、約９μｍ、または約１０μｍ）であり得る。
【００２８】
種々のタイプの２Ｄ材料が、フィルタ層１３０のために使用されることができる。一実施例では、フィルタ層１３０は、グラフェン（例えば、単層グラフェンまたは多層グラフェン）を含む。別の実施例では、フィルタ層１３０は、遷移金属カルコゲナイド（ＴＭＤ）単層を含み、これは、タイプＭＸ２の原子的に薄い半導体であって、Ｍは、遷移金属原子（例えば、Ｍｏ、Ｗ等）であって、Ｘは、カルコゲン原子（例えば、Ｓ、Ｓｅ、またはＴｅ）である。ＴＭＤ格子では、Ｍ原子の１つの層が、通常、Ｘ原子の２つの層間に狭入される。さらに別の実施例では、フィルタ層１３０は、パラジウムおよびロジウム等の金属の単原子層を含むことができる。
【００２９】
これらの２Ｄ材料のうち、グラフェンは、いくつかの望ましい性質を有することができる。例えば、グラフェンは、結晶膜であって、エピタキシャル上層を成長させるために好適な基板である。第２に、他の材料とのグラフェンの弱相互作用は、エピタキシャル成長のための格子不整合規則を実質的に緩和させ、潜在的に、低瑕疵密度を伴って、大部分の半導体膜の成長を可能にし得る。第３に、グラフェン基板上に成長されるエピ層は、グラフェンの弱ファンデルワールス相互作用に起因して、基板から容易かつ精密に剥離され、それによって、剥離された表面の剥離後再調整を伴わずに、エピ層の高速機械的剥離を可能にすることができる。第４に、グラフェンの機械的ロバスト性は、複数回の成長／剥離サイクルのために、その再使用能力を増加または最大限にすることができる。
【００３０】
グラフェンから作製されるフィルタ層１３０は、グラフェン層１３０とも称され、種々の方法を介して調製されることができる。例えば、グラフェン層１３０は、別の基板（親基板とも称され、図１Ａ−１Ｃには示されない）上に加工されることができる。本実施例では、グラフェン層１３０は、単結晶配向を伴う、エピタキシャルグラフェンを含むことができ、親基板は、シリコン表面を伴う、（０００１）４Ｈ−ＳｉＣウエハを含むことができる。グラフェン層１３０の加工は、多ステップアニーリングステップを含むことができる。第１のアニーリングステップは、表面エッチングおよびビシナル化のために、Ｈ２ガス中で実施されることができ、第２のアニーリングステップは、高温（例えば、約１，５７５℃）での黒鉛化のために、アルゴン中で実施されることができる。
【００３１】
別の実施例では、グラフェン層１３０は、化学蒸着（ＣＶＤ）プロセスを介して、親基板上に成長されることができる。親基板は、ニッケル基板または銅基板を含むことができる（例えば、多結晶グラフェン層を加工するために）。代替として、親基板は、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、またはＣＶＤと互換性がある事実上任意の他の高温平面材料から作製される、絶縁基板を含むことができる。
【００３２】
さらに別の実施例では、親基板は、グラフェン層１３０を保持し得る、任意の基板であることができ、加工は、機械的離脱プロセスを含むことができる。本実施例では、親基板は、グラフェン層１３０のための一時的ホルダとして機能することができる。
【００３３】
種々の方法はまた、グラフェン層１３０を親基板から第２の基板に転写するために使用されることができる。一実施例では、キャリア膜が、グラフェン層１３０に取り付けられることができる。キャリア膜は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）の厚膜または熱剥離テープを含むことができ、取付は、スピンコーティングプロセスを介して達成されることができる。キャリア膜とグラフェン層１３０の組み合わせが、第１のエピタキシャル層１２０上に配置された後、キャリア膜は、グラフェン層１３０上への第２のエピタキシャル層１４０のさらなる加工のために、溶解されることができる（例えば、アセトン中に）。
【００３４】
別の実施例では、ポリジメチルシロキサン（ＰＤＭＳ）等のエラストマ材料を含む、スタンプ層が、グラフェン層１３０に取り付けられることができ、親基板は、エッチング除去され、スタンプ層とグラフェン層１３０の組み合わせを残すことができる。スタンプ層およびグラフェン層１３０が、第１のエピタキシャル層１２０上に設置された後、スタンプ層は、機械的取外によって除去され、さらなる処理のために、グラフェン層１３０の清浄表面を生産することができる。
【００３５】
さらに別の実施例では、自己剥離転写方法が、グラフェン層１３０を第１のエピタキシャル層１２０に転写するために使用されることができる。本方法では、自己剥離層は、最初に、グラフェン層１３０にわたってスピンキャストされる。エラストマスタンプが、次いで、自己剥離層と共形接触した状態で設置される。親基板が、エッチング除去され、スタンプ層、自己剥離層、およびグラフェン層１３０の組み合わせを残すことができる。本組み合わせが、第１のエピタキシャル層１２０上に設置された後、スタンプ層は、機械的に除去されることができ、自己剥離層は、緩やかな条件下、好適な溶媒中に溶解されることができる。剥離層は、ポリスチレン（ＰＳ）、ポリ（イソブチレン）（ＰＩＢ）、およびＴｅｆｌｏｎ  ＡＦ（ポリ［４，５−ジフルオロ−２，２−ビス（トリフルオロメチル）−１，３−ジオキソール−ｃｏ−テトラフルオロエチレン］）を含むことができる。
【００３６】
第２のエピタキシャル層１４０の加工は、当技術分野において公知の任意の好適な半導体加工技法を使用して行われることができる。例えば、低圧金属有機化学蒸着（ＭＯＣＶＤ）が、第２のエピタキシャル層１４０（例えば、ＧａＮ膜）をフィルタ層１３０上に成長させるために使用されることができる。本実施例では、フィルタ層１３０および第１の基板１１０は、焼成され（例えば、Ｈ２下で＞１５分にわたって＞１，１００℃において）、表面を清浄することができる。次いで、ＧａＮを含む、第２のエピタキシャル層１４０の堆積が、例えば、２００ｍｂａｒで実施されることができる。トリメチルガリウム、アンモニア、および水素が、それぞれ、Ｇａ源、窒素源、およびキャリアガスとして使用されることができる。修正された２ステップ成長プロセスが、ＧａＮエピタキシャル膜をグラフェンフィルタ層１３０上で取得するために採用されることができる。第１のステップは、１，１００℃の成長温度で数分にわたって行われることができ、ここで、テラス縁において誘導される核生成が、助長されることができる。第２の成長ステップは、１，２５０℃の高温で行われ、側方成長を助長することができる。垂直ＧａＮ成長レートは、この場合、約２０ｎｍ／分であることができる。
【００３７】
第２のエピタキシャル層１４０は、機能層または素子層とも称され、これは、さらなる処理のために、別の基板（ホスト基板とも称され、図１Ａ−１Ｃには示されない）に転写され、種々のタイプの半導体素子を加工することができる。これらの素子は、例えば、とりわけ、太陽電池、光検出器、トランジスタ、発光ダイオード（ＬＥＤ）、および半導体層を含む。第２のエピタキシャル層１４０が、転写された後、フィルタ層１３０、第１のエピタキシャル層１２０、および第１の基板１１０を含む、残りのプラットフォームは、別のエピタキシャル層（例えば、第２のエピタキシャル層１４０に実質的に類似する第３のエピタキシャル層）を形成するために使用されることができる。ある場合には、フィルタ層１３０は、第２のエピタキシャル層１４０とともに転写されることができる。新しいフィルタ層が、次いで、エピタキシャル成長の次の工程前に、第１のエピタキシャル層１２０上に配置されることができる。第２のエピタキシャル層１４０の転写およびさらなる処理についてのさらなる詳細は、２０１６年９月８日に出願され、「ＳＹＳＴＥＭＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＧＲＡＰＨＥＮＥ  ＢＡＳＥＤ  ＬＡＹＥＲ  ＴＲＡＮＳＦＥＲ」と題されたＰＣＴ出願第ＰＣＴ／ＵＳ２０１６／０５０７０１号（参照することによってその全体として本明細書に組み込まれる）に見出され得る。
【００３８】
遠隔エピタキシを使用した層転写技法
【００３９】
図２Ａ−２Ｃは、遠隔エピタキシを使用して半導体素子を２Ｄ材料層上に加工する方法２００を図示する。方法２００では、２Ｄ材料層２２０（２Ｄ層２２０とも称される）が、図２Ａに示されるように、直接、第１の基板２１０上に形成される。図２Ｂは、エピタキシャル層２３０が２Ｄ層２２０上に成長されることを示す。第１の基板２１０は、第１の格子定数を有する第１の半導体材料を含み、エピタキシャル層２３０は、第１の格子定数と異なる第２の格子定数を有する第２の半導体材料を含む。図２Ｃは、さらなる処理のために（例えば、とりわけ、太陽電池、光検出器、トランジスタ、ＬＥＤ、および半導体層等の半導体素子を形成する）、エピタキシャル層２３０が、ホスト基板２４０に転写され、構造２５０を形成することを示す。
【００４０】
第１の基板２１０内の第１の半導体材料およびエピタキシャル層２３０内の第２の半導体材料は、通常、格子不整合を有し、エピタキシャル層２３０の表面は、エピタキシャル層２３０の厚さが閾値（臨界厚とも称される）よりも大きい場合、実質的に転位がなくなり得る。例えば、エピタキシャル層２３０の厚さは、約５０ｎｍ〜約５μｍ（例えば、その間の任意の値および部分範囲を含め、約５０ｎｍ、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、約５００ｎｍ、約１μｍ、約２μｍ、約３μｍ、約４μｍ、または約５μｍ）であることができる。第１の半導体材料と第２の半導体材料との間の格子不整合は、約０％〜約７０％（例えば、それらの間の任意の値および部分範囲を含め、約０％、約１０％、約２０％、約３０％、約４０％、約５０％、約６０％、および約７０％）であることができる。
【００４１】
第１の基板２１０は、エピタキシャル成長に好適な任意の基板を含むことができ、エピタキシャル層２３０は、第１の基板２１０と互換性がある任意の材料を含むことができる。一実施例では、第１の基板２１０は、ＧａＮを含み、エピタキシャル層２３０は、ＩｎＧａＮを含む。別の実施例では、第１の基板２１０は、ＧａＮを含み、エピタキシャル層２３０は、ＩｎＧａＰを含む。さらに別の実施例では、第１の基板２１０は、ＩｎＰを含み、エピタキシャル層２３０は、ＩｎＧａＡｓを含む。
【００４２】
２Ｄ層２２０は、主に、方法２００では、剥離層として機能する。一実施例では、２Ｄ層２２０は、グラフェンを含み、２Ｄ層２２０の厚さは、実質的に１ｎｍ以下（例えば、それらの間の任意の値および部分範囲を含め、約１ｎｍ、約０．９ｎｍ、約０．８ｎｍ、約０．７ｎｍ、約０．６ｎｍ、約０．５ｎｍ、またはそれ未満）であることができる。
【００４３】
エピタキシャル層２３０は、本明細書または国際出願第ＰＣＴ／ＵＳ２０１６／０５０７０１号（当該出願は、参照することによってその全体として本明細書に組み込まれる）に説明される技法のいずれかを介して、ホスト基板２４０に転写されることができる。例えば、金属ストレッサが、エピタキシャル層２３０上に形成されることができ、可撓性テープが、次いで、金属ストレッサ上に配置されることができる。エピタキシャル層２３０が、次いで、可撓性テープを用いて、エピタキシャル層２３０および金属ストレッサを２Ｄ層２２０から引き剥がすことによって、転写されることができる。
【００４４】
ホスト基板２４０は、さらなる処理のために、任意の好適な基板を含み、エピタキシャル層２３０を保持することができる。ホスト基板２３０の実施例は、とりわけ、半導体、プラスチックシート、および金属箔を含むことができる。
【００４５】
エピタキシャル層２３０が、ホスト基板２４０に移動された後、第１の基板２１０上に配置される２Ｄ層２２０を含む、残りのプラットフォームは、エピタキシャル成長の別の工程のために使用されることができる。例えば、エピタキシャル層２３０に実質的に類似し得る、第２のエピタキシャル層が、２Ｄ層２２０上に成長されることができる。ある場合には、新しいエピタキシャル層は、エピタキシャル層２３０と異なることができる。例えば、それらは、異なる厚さまたは異なる材料組成物を有することができる。本プロセスは、例えば、２Ｄ層２２０が損傷されるまで、複数回（例えば、約５０回、約１００回、またはそれよりも多く）、繰り返されることができる。本時点で、損傷された２Ｄ層２２０は、除去されることができ（例えば、２Ｄ材料と第１の基板２１０の低相互作用強度に起因して、離脱を介して）、新しい２Ｄ層が、第１の基板２１０上に配置されることができる。
【００４６】
傾斜バッファ層を使用した層転写技法
【００４７】
図３Ａ−３Ｅは、傾斜バッファ層３００を使用して半導体素子を加工する方法３００を図示する。図３Ａは、２Ｄ層３２０が第１の基板３１０上に配置されることを示す。２Ｄ層３２０および第１の基板３１０は、図２Ａ−２Ｃに示され、上記に説明される、２Ｄ層２２０および第１の基板２１０に実質的に類似することができる。図３Ｂは、傾斜バッファ層３３０が２Ｄ層３２０上に形成されることを示す。傾斜バッファ層３３０は、第１の格子定数を有する第１のサブ層３３２と、第１の格子定数と異なる第２の格子定数を有する第２のサブ層３３４とを含む。ハンドル層３４０が、次いで、図３Ｃに図示されるように、傾斜バッファ層３３０上に形成される。ハンドル層３４０は、図３Ｄに図示されるように、ホスト基板３５０への傾斜バッファ層３３０の転写を促進することができる。図３Ｅでは、素子層３６０が、さらなる処理のために、傾斜バッファ層３３０上に形成され（例えば、エピタキシャル成長を介して）、構造３７０を形成する。
【００４８】
傾斜バッファ層３３０の格子パラメータは、好ましくは、格子整合およびそれらがその末端で接触する層とのエピタキシャル関係を達成するように選択される。例えば、傾斜バッファ層３３０は、第１の基板３１０に対してエピタキシャルであり、その厚さを通して組成物が段階的であり、かつ他側の素子層３６０に対してエピタキシャルであることができる。言い換えると、第１のサブ層３３２は、第１の基板３１０に対してエピタキシャルであることができ、第２のサブ層３３４は、素子層３６０に対してエピタキシャルであることができる。
【００４９】
図３Ａ−３Ｅでは、２つのサブ層（３３２および３３４）のみが、図示される。実際は、傾斜バッファ層３３０内のサブ層の数は、２よりも大きい（例えば、それらの間の任意の値および部分範囲を含め、３つのサブ層、５つのサブ層、１０のサブ層、１５のサブ層、２０のサブ層、またはそれよりも多い）ことができる。サブ層の格子定数は、傾斜バッファ層３３０の厚さを通して単調に変化することができる。傾斜バッファ層３３０内のｉ番目のサブ層は、対応する格子定数ａｉを有することができる。一実施例では、格子定数は、厚さに沿って単調に増加することができる、すなわち、ａｉ＜ａｉ＋１である。代替として、格子定数は、厚さに沿って単調に減少することができる、すなわち、ａｉ＞ａｉ＋１である。
【００５０】
傾斜バッファ層３３０の総厚は、サブ層の数に依存し得る。例えば、傾斜バッファ層３３０の総厚は、約１μｍ〜約１０μｍ（例えば、それらの間の任意の値および部分範囲を含め、約１μｍ、約２μｍ、約３μｍ、約４μｍ、約５μｍ、約６μｍ、約７μｍ、約８μｍ、約９μｍ、または約１０μｍ）であることができる。各サブ層の厚さは、例えば、約５０ｎｍ〜約２μｍ（例えば、それらの間の任意の値および部分範囲を含め、約５０ｎｍ、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、約５００ｎｍ、約１μｍ、または約２μｍ）であることができる。
【００５１】
傾斜バッファ層３３０の使用は、図３Ｅに示される結果として生じる構造の厚さを通して所望の格子整合およびエピタキシャル関係を達成することができる。本格子整合およびエピタキシャル関係は、内部応力および歪みを低減させ、図３Ｅに示される構造の厚さを通して良好な電子移動を助長することができる。傾斜バッファ層３３０はまた、正確な格子整合を生産する代わりに、素子層３６０の組成物が、実践的機能（例えば、太陽電池内の光変換または光検出器内の光検出）ための所望のバンドギャップを生産するように構成され得るように、素子層３６０の格子整合を緩和させることができる。
【００５２】
傾斜バッファ層３３０内の格子定数の分布は、傾斜バッファ層３３０内の各サブ層の組成物によって制御されることができる。例えば、傾斜バッファ層３３０は、ＩｎＧａＡｓを含むことができ、傾斜バッファ層３３０の格子定数は、各サブ層内のＩｎ対Ｇａの比率を変化させることによって、調節されることができる。この場合、第１の基板３１０は、ＧａＡｓを含むことができ、素子層３６０は、ＩｎＧａＡｓを含むことができる。傾斜バッファ層３３０内の第１のサブ層（２Ｄ層３２０と接触する）は、ＧａＡｓ（すなわち、Ｉｎなし）であることができ、最後のサブ層（素子層３６０と接触する）がＩｎＧａＡｓに対してエピタキシャルとなるまで、Ｇａの量は、徐々に減少し、Ｉｎの量は、徐々に増加する。同様に、Ｉｎ対Ｇａの比率もまた、ＩｎＧａＰの格子定数を変化させるために使用されることができる。
【００５３】
ハンドル層３４０はさらに、傾斜バッファ層３３０上に配置されるストレッサと、ストレッサを取り扱うためのストレッサ上に配置される、テープ層とを含むことができる。例えば、ストレッサは、Ｎｉ膜等の高応力金属膜を含むことができる。本実施例では、Ｎｉストレッサが、１×１０−５Ｔｏｒｒの真空レベルで蒸発器内で堆積されることができる。テープおよびストレッサをともに使用することは、高歪みエネルギーを傾斜バッファ層３３０と２Ｄ層３２０との間の界面に印加することによって、高速剥離レートにおいて、傾斜バッファ層３３０を２Ｄ層３２０から機械的に離脱させることができる。剥離レートは、少なくとも、２Ｄ層３２０内の２Ｄ材料（例えば、グラフェン）と傾斜バッファ層３３０等の材料（例えば、ＧａＡｓ）との間の、弱ファンデルワールス結合に起因して、高速であることができる。
【００５４】
図３Ｄはまた、ハンドル層３４０が、素子層３６０の成長のために、除去され、傾斜バッファ層３３０を残すことを示す。一実施例では、ハンドル層（例えば、テープ層およびストレッサを含む）は、ＦｅＣｌ３ベースの溶液によってエッチング除去されることができる。
【００５５】
図４Ａおよび４Ｂは、それぞれ、単一２Ｄ材料層および複数の２Ｄ材料層上に加工される傾斜バッファ層の概略を示す。図４Ａは、グラフェン層４２１上に加工され、順に、基板４１１上に配置される、傾斜バッファ層４３１を含む、半導体素子４０１を示す。傾斜バッファ層４３１は、複数のサブ層４３１（１）−４３１（ｎ）を含み、ｎは、正の整数である。サブ層ｎの数は、例えば、２よりも大きい（例えば、それらの間の任意の値および部分範囲を含め、３つのサブ層、５つのサブ層、１０のサブ層、１５のサブ層、２０のサブ層、またはそれよりも多い）ことができる。システム４０１では、サブ層４３１（１）−４３１（ｎ）は、任意のスペーサを伴わずに、直接、とともにスタックされる。加工の間、サブ層４３２（ｉ＋１）が、サブ層４３２（ｉ）（ｉ＝１、２、…、ｎ−１）上に堆積される。
【００５６】
図４Ｂは、基板４１２上に配置される傾斜バッファ層４３２を含む、半導体素子４０２を示す。傾斜バッファ層４３２は、複数のサブ層４３２（１）、４３２（２）、…、４３２（ｎ）を含み、隣接するサブ層４３２（ｉ）および４３２（ｉ＋１）は、対応するグラフェン層４２２（ｉ＋１）によって分離される。システム４０２では、第１のグラフェン層４２２（１）は、基板４１２上に配置され、その上に、第１のサブ層４３２（１）が形成される。第２のグラフェン層４２２（２）が、次いで、第１のサブ層４３２（１）上に配置され、プロセスは、最後のサブ層４３２（ｎ）が形成されるまで継続する。一般に、複数のサブ層を含む、傾斜バッファ層（４３１または４３２）の使用は、複数回、転位をフィルタ処理し、それによって、傾斜バッファ上に加工されるエピタキシャル層中の低減された転位につながることができる。
【００５７】
図５Ａ−５Ｄは、２Ｄ材料層を含む、再使用可能プラットフォーム上に半導体素子を加工する方法５００を図示する。図５Ａでは、傾斜バッファ層５３０が、転写ハンドル層５４０を使用して、グラフェン層５２０から除去される。グラフェン層５２０が、基板５１０上に配置され、再使用可能プラットフォーム５５０を形成する。傾斜バッファ層５３０が、図５Ｂに示されるように、ホスト基板５６０上に配置される。ハンドル層５４０は、次いで、除去され（例えば、エッチングを介して）、さらなる処理（例えば、素子層のエピタキシャル成長）のために、傾斜バッファ層５３０の表面を露出させる。基板５１０上に配置されるグラフェン層５２０を含む、再使用可能プラットフォーム５５０は、図５Ｄに示されるように、新しい傾斜バッファ層を形成するために使用されることができる。一実施例では、新しい傾斜バッファ層は、傾斜バッファ層５３０に実質的に類似することができる。別の実施例では、新しい傾斜バッファ層は、傾斜バッファ層５３０と異なることができる。例えば、これらの２つの傾斜バッファ層は、異なる材料組成物または異なる数のサブ層を有することができる。
【００５８】
ある場合には、再使用可能プラットフォーム５５０は、素子層（例えば、図２Ａ−２Ｃにおけるエピタキシャル層２３０）を加工するために使用されることができる。故に、再使用可能プラットフォーム５５０は、多機能プラットフォームとして構成され、異なる加工需要（例えば、プラットフォーム５５０内のハードウェア構成要素を変化させずに、ある時は、素子層を加工し、別の時は、傾斜バッファ層を加工する）に適応することができる。
【００５９】
結論
【００６０】
種々の発明的実施形態が、本明細書に説明および図示されたが、当業者は、本明細書に説明される機能を実施する、および／または結果および／または利点のうちの１つ以上を取得するための種々の他の手段および／または構造を容易に想定し、そのような変形例および／または修正はそれぞれ、本明細書に説明される発明的実施形態の範囲内であると見なされる。より一般的には、当業者は、本明細書に説明される全てのパラメータ、寸法、材料、および構成が、例示的であることが意図されており、実際のパラメータ、寸法、材料、および／または構成が、発明的教示が使用される、１つまたは複数の具体的用途に依存するであろうことを容易に理解するであろう。当業者は、日常的にすぎない実験を使用して、本明細書に説明される具体的な発明的実施形態の多くの均等物を認識する、または確認することが可能であるであろう。したがって、前述の実施形態は、実施例としてのみ提示され、添付される請求項およびその均等物の範囲内で、発明的実施形態が、具体的に説明および請求されるものとは別様に実践され得ることを理解されたい。本開示の発明的実施形態は、本明細書に説明される各個々の特徴、システム、物品、材料、キット、および／または方法を対象とする。加えて、そのような特徴、システム、物品、材料、キット、および／または方法が、相互に矛盾しない場合、２つ以上のそのような特徴、システム、物品、材料、キット、および／または方法の任意の組み合わせが、本開示の発明的範囲内に含まれる。
【００６１】
また、種々の発明的概念が、１つ以上の方法として具現化され得、その実施例が、提供されている。方法の一部として実施される行為は、任意の好適な方法で順序付けられ得る。故に、行為が例証されるものと異なる順序で実施される実施形態が、構築され得、これは、例証的実施形態では連続的行為として示されても、いくつかの行為を同時に実施するステップを含み得る。
【００６２】
本明細書で定義および使用されるような全ての定義は、辞書の定義、参照することによって組み込まれる文献の定義、および／または定義された用語の通常の意味よりも優先されることを理解されたい。
【００６３】
本明細書および請求項で使用されるような不定冠詞「ａ」および「ａｎ」は、そうでないことが明確に示されない限り、「少なくとも１つ」を意味することを理解されたい。
【００６４】
本明細書および請求項で使用されるような語句「および／または」は、そのように結合された要素、すなわち、いくつかの場合には結合的に存在し、他の場合には離接的に存在する要素の「一方または両方」を意味するように理解されるべきである。「および／または」を用いて列挙された複数の要素は、同一の方式で、すなわち、そのように結合された要素のうちの「１つ以上」として解釈されるべきである。「および／または」節によって具体的に識別される要素以外に、具体的に識別されるそれらの要素に関係するか、または無関係かを問わず、他の要素が、随意に存在し得る。したがって、非限定的実施例として、「Ａおよび／またはＢ」の言及は、「〜を備える」等の非限定的言語と併用されると、一実施形態では、Ａのみ（随意に、Ｂ以外の要素を含む）、別の実施形態では、Ｂのみ（随意に、Ａ以外の要素を含む）、また別の実施形態では、ＡおよびＢの両方（随意に、他の要素を含む）等を指すことができる。
【００６５】
本明細書および請求項で使用されるように、「または」は、上記に定義されるような「および／または」と同一の意味を有することを理解されたい。例えば、リスト内の項目を分離するとき、「または」または「および／または」は、包括的である、すなわち、少なくとも１つの包含であるが、また、いくつかの要素または要素のリストのうちの１つよりも多く、随意に、付加的な列挙されていない項目を含むものとして解釈されるものとする。そうでないことが明確に示される用語、すなわち、「〜のうちの１つのみ」または「〜のうちの厳密に１つ」または請求項において使用されるとき、「〜から成る」等の用語のみが、いくつかの要素または要素のリストの厳密に１つの要素の包含を指すであろう。概して、本明細書で使用されるような用語「または」は、「いずれか」、「〜のうちの１つ」、「〜のうちの１つのみ」、または「〜のうちの厳密に１つ」等の排他性の用語が先行するときに、排他的代替物（すなわち、「両方ではなく一方または他方」）を示すものとしてのみ解釈されるものとする。「本質的に〜から成る」は、請求項で使用されるとき、特許法の分野で使用されるようなその通常の意味を有するものとする。
【００６６】
本明細書および請求項で使用されるように、１つ以上の要素のリストに関する語句「少なくとも１つ」は、要素のリスト内の要素の任意の１つ以上のものから選択される少なくとも１つの要素を意味するように理解されるべきであるが、必ずしも、要素のリスト内に具体的に列挙されるあらゆる要素のうちの少なくとも１つを含むわけではなく、要素のリスト内の要素の任意の組み合わせを除外するわけではない。本定義はまた、具体的に識別されるそれらの要素に関係するか、または無関係かを問わず、語句「少なくとも１つ」が指す要素のリスト内の具体的に識別される要素以外の要素が随意に存在し得ることを可能にする。したがって、非限定的実施例として、「ＡおよびＢのうちの少なくとも１つ」（または同等に「ＡまたはＢのうちの少なくとも１つ」、または同等に「Ａおよび／またはＢのうちの少なくとも１つ」）は、一実施形態では、いずれのＢも存在しない、随意に、１つよりも多くのものを含む、少なくとも１つのＡ（および随意に、Ｂ以外の要素を含む）、別の実施形態では、いずれのＡも存在しない、随意に、１つよりも多くのものを含む、少なくとも１つのＢ（および随意に、Ａ以外の要素を含む）、また別の実施形態では、随意に、１つよりも多くのものを含む、少なくとも１つのＡ、および随意に、１つよりも多くのものを含む、少なくとも１つのＢ（および随意に、他の要素を含む）等を指すことができる。
【００６７】
請求項および上記の本明細書では、「ｃｏｍｐｒｉｓｉｎｇ（〜を備える）」、「ｉｎｃｌｕｄｉｎｇ（〜を含む）」、「ｃａｒｒｙｉｎｇ（〜を担持する）」、「ｈａｖｉｎｇ（〜を有する）」、「ｃｏｎｔａｉｎｉｎｇ（〜を含有する）」、「ｉｎｖｏｌｖｉｎｇ（〜を伴う）」、「ｈｏｌｄｉｎｇ（〜を保持する）」、「ｃｏｍｐｏｓｅｄ  ｏｆ（〜から構成される）」、および同等物等の全ての移行句は、非限定的である、すなわち、「限定ではないが、〜を含む」を意味するように理解されるべきである。米国特許商標庁の米国特許審査手続便覧の第２１１１．０３節に記載されるように、移行句「ｃｏｎｓｉｓｔｉｎｇ  ｏｆ（〜から成る）」および「ｃｏｎｓｉｓｔｉｎｇ  ｅｓｓｅｎｔｉａｌｌｙ  ｏｆ（本質的に〜から成る）」のみが、それぞれ、限定的または半限定的移行句であるものとする。
【図１Ａ】
2020500424.tif 000003
【図１Ｂ】
2020500424.tif 000004
【図１Ｃ】
2020500424.tif 000005
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
2020500424.tif 000010
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【国際調査報告】
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