(57)【要約】【課題】二重平衡ＲＦミキシングＤＡＣを実現する。【解決手段】負荷回路網と、抵抗性ＤＡＣドライバ回路の第１のセットと、第１の混合コアとを含む。第１の混合コアは、抵抗性ＤＡＣドライバ回路の第１のセットから第１のＲＦ入力信号を受け取ることができ、第１の混合信号を負荷回路網に提供することができる。第１の混合コアは、２つの第１の交差結合差動対に結合された第１の入力差動対を含む。第１の入力差動対は、それぞれの第１の入力ノードで第１のＲＦ入力信号を受け取ることができる。２つの第１の交差結合差動対の各々は、対応する第１の入力ノードで第１の正及び負の局所発振器（ＬＯ）信号を受け取ることができる。第１の混合コアは、第１のＲＦ入力信号を第１の正及び負のＬＯ信号と混合することができる。【選択図】図２Ｂ
2020519106.tif 000002
【特許請求の範囲】
【請求項１】
負荷回路網と、
抵抗性ＤＡＣドライバ回路の第１のセットと、
前記抵抗性ＤＡＣドライバ回路の第1のセットから第１のＲＦ入力信号を受け取り、前記負荷回路網に第１の混合信号を提供するように構成された第１のミキシングコアと、
を備えて構成され、
前記第１のミキシングコアは、２つの第１の交差結合差動対に結合された第１の入力差動対を備え、
前記第１の入力差動対は、夫々第１の入力ノードで前記第１のＲＦ入力信号を受け取るように構成され、
２つの前記第１の交差結合差動対の夫々は、対応する前記第１の入力ノードで第１の正及び負の局部発振器（ＬＯ）信号を受け取るように構成され、
前記第1のミキシングコアは、前記第１のＲＦ入力信号と前記第１の正及び負のＬＯ信号を混合するように構成されている、
ことを特徴とする二重平衡無線周波数（ＲＦ）ミキシングデジタル−アナログ変換（ＤＡＣ）装置。
【請求項２】
前記第１の入力差動対の共通ノードに結合されたテール電流源をさらに備えたことを特徴とする請求項１記載の装置。
【請求項３】
前記第１の入力差動対及び２つの前記第１の交差結合差動対は、金属酸化物半導体（ＭＯＳ）トランジスタを含み、該ＭＯＳトランジスタはＮＭＯＳトランジスタを含むことを特徴とする請求項１又は２記載の装置。
【請求項４】
前記負荷回路網は、２つの抵抗の共通する第１のノードで電圧バイアス源に結合された前記２つの抵抗を備え、該２つの抵抗の第２のノードは２つの前記第１の交差結合差動対の第１の出力ノードに結合されていることを特徴とする請求項３記載の装置。
【請求項５】
抵抗性ＤＡＣドライバ回路の第２のセットと、
前記抵抗性ＤＡＣドライバ回路の第２のセットから第２のＲＦ入力信号を受け取り、前記負荷回路網に第２の混合信号を提供するように構成された第２のミキシングコアと、
をさらに備えて構成されており、
前記第２のミキシングコアは、２つの第２の交差結合差動対に結合された第２の入力差動対を備え、
前記第２の入力差動対は、それぞれの第２の入力ノードで第２のＲＦ入力信号を受け取るように構成され、
２つの前記第２の交差結合差動対の各々は、対応する前記第２の入力ノードで第２の正及び負の局部発振器（ＬＯ）信号を受け取るように構成されており、
前記第２のミキシングコアは、前記第２のＲＦ入力信号と前記第２の正及び負のＬＯ信号とを混合するように構成されている、
ことを特徴とする請求項４記載の装置。
【請求項６】
フォールドバック回路として構成され、該フォールドバック回路において前記第１の入力差動対は、ＰＭＯＳトランジスタの第１のセットを備えて構成され、
前記ＰＭＯＳトランジスタの第１のセットのゲートノードは、前記抵抗性ＤＡＣドライバ回路の第１のセットに結合されており、
前記ＰＭＯＳトランジスタの第１のセットのドレインノードは、前記負荷回路網に結合されており、
前記ＰＭＯＳトランジスタの第１のセットのソースノードは、前記バイアス電流源の第１のセットに結合されている、
ことを特徴とする請求項１記載の装置。
【請求項７】
前記第１のミキシングコアのトランジスタは、ＮＭＯＳトランジスタを含み、
２つの前記第１の交差結合差動対の共通のソースノードは、第１のテールトランジスタ対を介して接地電位に結合され、
２つの前記第１の交差結合差動対の共通のドレインノードは、前記ＰＭＯＳトランジスタの第１のセットのソースノードに結合されている、
ことを特徴とする請求項６記載の装置。
【請求項８】
フォールドバック回路として構成され、該フォールドバック回路において前記第１の入力差動対は、ＰＭＯＳトランジスタの第２のセットを備えて構成され、
前記ＰＭＯＳトランジスタの第２のセットのゲートノードは、抵抗性ＤＡＣドライバ回路の第２のセットに結合されており、
前記ＰＭＯＳトランジスタの第２のセットのドレインノードは、前記負荷回路網に結合されており、
前記ＰＭＯＳトランジスタの第２のセットのソースノードは、バイアス電流源の第２のセットに結合されている、
ことを特徴とする請求項６又は７記載の装置。
【請求項９】
ＮＭＯＳトランジスタで形成された交差結合差動対の第２のセットを備えた第２のミキシングコアを含み、
２つの前記第２の交差結合差動対の共通のソースノードは、第２のテールトランジスタペアを介して接地電位に結合されており、
２つの前記第２の交差結合差動対の共通のドレインノードは、前記ＰＭＯＳトランジスタの第２のセットのソースノードに結合されている、
ことを特徴とする請求項８記載の装置。
【請求項１０】
負荷回路網と、
電流ステアリングＤＡＣドライバ回路の第１のセットと、
電流ステアリングＤＡＣドライバ回路の第２のセットと、
前記電流ステアリングＤＡＣドライバ回路の第１のセットから第１のＲＦ入力信号を受け取り、第１の混合信号を前記負荷回路網に提供するように構成された第１のミキシングコアと、
前記電流ステアリングＤＡＣドライバ回路の第２のセットから第２のＲＦ入力信号を受け取り、第２の混合信号を前記負荷回路網に提供するように構成された第２のミキシングコアと、
を備えて構成され、
前記電流ステアリングＤＡＣドライバ回路の第１のセットと前記電流ステアリングＤＡＣドライバ回路の第２のセットは、夫々Ｎ個の入力差動対で構成され、
前記Ｎ個の入力差動対の各入力差動対は、テールトランジスタに結合されており、
前記入力差動対は、２つの対応する入力ノードで、第１又は第２のデジタル信号のビット及び夫々の相補ビット（compliment bit）を受け取るように構成され、
前記電流ステアリングＤＡＣドライバ回路の第１のセットは、前記第１のデジタル信号を第１のＲＦ信号に変換するように構成され、
前記電流ステアリングＤＡＣドライバ回路の第２のセットは、前記第２のデジタル信号を第２のＲＦ信号に変換するように構成されている、
ことを特徴とする電流ステアリング無線周波数（ＲＦ）ミキシングデジタル−アナログ変換（DAC）装置。
【請求項１１】
前記第１のミキシングコアは、対応する第１の入力ノードで同相（Ｉ）の正及び負のＬＯ信号を受け取るように構成された第１の交差結合差動対を含み、
前記第２のミキシングコアは、対応する第１の入力ノードで直交位相の正及び負の局部発振器（ＬＯ）信号を受け取るように構成された第２の交差結合差動対を含む、
ことを特徴とする請求項１０記載の装置。
【請求項１２】
前記第１のミキシングコア及び前記第２のミキシングコアの夫々は、第２の差動対と並列に結合された第１の差動対を備えており、
前記第１の差動対は、正のＬＯ信号を受け取り、第１の出力電流を提供するように構成されており、
前記第２の差動対は、負のＬＯ信号を受け取り、前記第１の差動対のトランジスタがオフのときに前記電流ステアリングＤＡＣドライバ回路の第１のセットにダンプ電流を供給するように構成されている、
ことを特徴とする請求項１０記載の装置。
【請求項１３】
前記第１の差動対は、前記負荷回路網に結合され、前記負荷回路網に出力電流を供給するように構成され、
前記第２の差動対は、前記ダンプ電流を供給するように構成されたダンプ電流源に結合される、
ことを特徴とする請求項１２記載の装置。
【請求項１４】
Ｔコイル回路網をさらに備え、前記第１の差動対は、前記Ｔコイル回路網に結合され、前記Ｔコイル回路網は、前記負荷回路網に結合されていることを特徴とする請求項１２記載の装置。
【請求項１５】
前記Ｔコイル回路網を出力回路に結合して構成した電力結合器をさらに備えたことを特徴とする請求項１４記載の装置。
【請求項１６】
二重平衡無線周波数（ＲＦ）ミキシングデジタル−アナログ変換（ＤＡＣ）を提供する方法であって、
負荷回路網を提供し、
抵抗性ＤＡＣドライバ回路の第１のセットを提供し、
第１の入力差動対を２つの第１の交差結合差動対に結合することにより、第１のミキシングコアを形成し、
前記抵抗性ＤＡＣドライバ回路の第１のセットから第１のＲＦ入力信号を受け取り、前記負荷回路網に第１のミキシング信号を提供するように前記第１のミキシングコアを構成し、
前記第１の入力差動対を、各第１の入力ノードで前記第１のＲＦ入力信号を受け取るように構成し、
前記２つの第１の交差結合差動対の夫々を、対応する第１の入力ノードで第１の正及び負の局部発振器（ＬＯ）信号を受け取るように構成し、
前記第１のＲＦ入力信号と前記第１の正及び負のＬＯ信号を混合する前記第１のミキシングコアを構成する、
ことを特徴とする二重平衡無線周波数（ＲＦ）ミキシングデジタル−アナログ変換（ＤＡＣ）を提供する方法。
【請求項１７】
抵抗性ＤＡＣドライバ回路の第２のセットを提供し、
第２の入力差動対を２つの第２の交差結合差動対に結合することにより、第２のミキシングコアを形成し、
前記抵抗性ＤＡＣドライバ回路の第２のセットから第２のＲＦ入力信号を受け取り、前記負荷回路網に第２の混合信号を提供するように第２ミキシングコアを構成し、
夫々の第２の入力ノードで前記第２のＲＦ入力信号を受け取るように第２の入力差動対を構成し、
前記２つの第２の交差結合差動対の夫々を、対応する第２の入力ノードで第２の正及び負の局部発振器（ＬＯ）信号を受け取るように構成し、
前記第２のミキシングコアを構成して、前記第２のＲＦ入力信号と前記第２の正及び負のＬＯ信号とを混合する、
さらに含むことを特徴とする請求項１６記載の方法。
【請求項１８】
さらに、フォールドバック回路を構成すると共に、
ＰＭＯＳトランジスタの第１のセットを提供し、
前記ＰＭＯＳトランジスタの第１のセットのゲートノードを前記抵抗性ＤＡＣドライバ回路の第１のセットに結合し、
前記ＰＭＯＳトランジスタの第１のセットのドレインノードを前記負荷回路網に結合し、
前記ＰＭＯＳトランジスタの第１のセットのソースノードをバイアス電流源の第１のセットに結合する、
ことによって前記フォールドバック回路に前記第１の入力差動対を形成することをさらに含むことを特徴とする請求項１７記載の方法。
【請求項１９】
ＮＭＯＳトランジスタを使用して、交差結合差動対の第２のセットを使用して第２のミキシングコアを形成することをさらに含むことを特徴とする請求項１８記載の方法。
【請求項２０】
前記第２のミキシングコアの形成は、
テールトランジスタの第２のペアを介して前記２つの第２の交差結合差動対の共通するソースノードを接地電位に結合し、
前記２つの第２の交差結合差動対の共通するドレインノードを、前記ＰＭＯＳトランジスタの第２のセットのソースノードに結合する、
ことを含むことを特徴とする請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１７年５月２日に出願された米国仮特許出願６２／５００，４１３の米国特許法第１１９条に基づく優先権の利益を主張しており、その全体が参照することにより本出願に組み込まれる。
【０００２】
本発明は、一般に無線周波数（ＲＦ）システムに関し、より詳細には、例えば、ＲＦ直交ミキシングデジタル−アナログ（Ｄ／Ａ）変換に関するが、これに限定されない。
【背景技術】
【０００３】
デジタル信号をアナログ信号に変換するために、一般にデジタル−アナログ変換器（ＤＡＣ）回路が使用される。ＤＡＣ回路の応用例には、通信装置や通信システムに存在する。例えば、スマートフォン、タブレット、ファブレット等のハンドヘルド通信装置やその他の通信装置のような、ほぼ全ての通信装置は１つ以上のＤＡＣ回路を採用している。ＤＡＣ回路は、解像度、精度、最大サンプリング周波数等の特性によって特徴付けられ、様々なアーキテクチャに基づいて集積回路に実装できる。
【０００４】
背景技術で提供される説明は、単に背景技術で言及され、又は背景技術に関連しているだけであるから、先行技術であると想定されるべきではない。背景技術には、本発明の１つ以上の態様を説明する情報が含むことができる。
【図面の簡単な説明】
【０００５】
【図１】単一平衡ＲＦミキシングデジタル−アナログ変換器（ＤＡＣ）構成の一例を示す概略図である。
【図２Ａ】二重平衡ＲＦミキシングＤＡＣ構成の例を示す概略図である。
【図２Ｂ】二重平衡ＲＦミキシングＤＡＣ構成の例を示す概略図である。
【図３】直交ミキサーの例を示す図である。
【図４Ａ−４Ｃ】局部発振器（ＬＯ）のトーン信号キャンセルスキームの例を示している。
【図５】直交ＲＦミキシングＤＡＣ構成の例示的な実施を示すブロック図である。
【図６】直交ＲＦミキシングＤＡＣ回路の一例を示す概略図である。
【図７】フォールド（folded）二重平衡ＲＦミキシングＤＡＣ回路の一例を示す概略図である。
【図８】フォールド直交ＲＦミキシングＤＡＣ回路の一例を示す概略図である。
【図９】二重平衡ＲＦミキシングＤＡＣ回路の一例を示す概略図である。
【図１０】直交ＲＦミキシングＤＡＣ回路の実施例を示す概略図である。
【図１１】基本インターリーブＲＦミキシング電流ステアリングＤＡＣドライバ回路の一例を示す概略図である。
【図１２】直交ＲＦミキシングインターリーブ電流ステアリングＤＡＣ回路の一例を示す概略図である。
【図１３】修正された直交ＲＦミキシングインターリーブ電流ステアリングＤＡＣ回路の一例を示す概略図である。
【図１４】単一平衡ＲＦミキシングＤＡＣ回路を提供する例示的な方法を示すフローチャートである。
【発明を実施するための形態】
【０００６】
１つ以上の実施態様では、個々の図に示されている構成要素のすべてを必要としなくてもよく、また、１つ以上の実施態様は、図には示されていない追加構成要素を含むことも可能である。構成要素の配置及びタイプは、本発明の開示の範囲を逸脱することなく変更することができる。追加構成要素、異なる構成要素又はより少ない構成要素を本発明の開示の範囲内で利用することができる。
【０００７】
以下に記載される詳細な説明は、様々な実施態様の説明として意図されており、本発明が実施され得る唯一の実施態様を表すことを意図されていない。当業者が理解するように、説明される実施態様は、全て本開示の範囲から逸脱することなく、様々な方法で修正されてもよい。したがって、図面及び説明は、本質的に例示的であり、限定的ではないとみなされるべきである。
【０００８】
１つ以上の態様では、ＲＦミキシングＤＡＣが提供される。本発明のＲＦミキシングＤＡＣは、ミキサーとＤＡＣの機能を一つの回路に統合したものである。ＤＡＣは抵抗性ＤＡＣ又は電流ステアリングＤＡＣであり、ミキサーは単一平衡又は二重平衡ＲＦミキサーである。本開示は、ミキサーとＤ／Ａ変換器の機能を一つに統合して、ＲＦシステム用のアップコンバージョン送信装置を形成する新しいアーキテクチャを紹介している。開示されたアーキテクチャでは、直交ミキシング手法がイメージ除去とＬＯキャンセルに使用される。直交手法は、電流ステアリングアーキテクチャとインターリーブアーキテクチャとにも適応することができる。既存の手法には、直交位相（即ち、Ｉ／Ｑ位相）やインターリーブアーキテクチャは組み込まれていない。さらに、既存の設計では一般的に、電流ステアリングＤＡＣ手法を使用しており、本発明の抵抗性ＤＡＣ手法を使用していない。
【０００９】
本発明はさらに、コモンモード論理ベース（ＣＭＬベース）又はフォールドアーキテクチャを含むＤＡＣアーキテクチャにおいて、電流ステアリング手法を使用して直交ＲＦミキシングＤＡＣを適応させることを可能にしている。いくつかの態様においては、電流ステアリングと直列自己終端（ＳＳＴ）手法との両方を組み合わせたハイブリッドＤＡＣを使用することができる。
【００１０】
図１は、単一平衡ＲＦミキシングＤ／Ａ変換器（ＤＡＣ）の一構成例を示す概略図である。図１に示す単一平衡ＲＦミキシングＤＡＣ回路１００は、直列自己終端（ＳＳＴ）駆動抵抗性ＤＡＣ（ＲＤＡＣ）回路１１０と、単一平衡ＲＦミキサー１２０（以下、「ミキサー１２０」という）とを含む。分解図１１２は、抵抗性ＤＡＣ回路１１０の実施例を示している。分解図１１２に示される抵抗性ＤＡＣ回路１１０は、抵抗及びインバータを使用して実現される電圧モードＤＡＣドライバである。抵抗性ＤＡＣの各入力ブランチは、２つのインバータ１１４及び抵抗１１６を含み、デジタル入力信号のビットに基づくそれぞれのデジタル信号（例えば、Ｄ１，Ｄ２…ＤＮ）を受け取る。一態様においては、抵抗性ＤＡＣ回路１１０は、用途に応じて、４ビット、１６ビット、又は他のビット数に関連付けられてもよい。抵抗性ＤＡＣ回路１１０のアナログ出力信号は、抵抗性ＤＡＣ回路１１０の出力ノードに結合されたミキサー１２０に提供される。抵抗性ＤＡＣ回路１１０のアナログ出力は、フィルタ１０２を介してミキサー１２０のＲＦ入力に結合されている。
【００１１】
フィルタ１０２は、分解図１０４に示されているように、カップリングコンデンサＣであり、いくつかの実施形態では、バイアス抵抗Ｒａ及びＲｂを含んでもよい。カップリングコンデンサＣは、ＤＣ電流に対して開路であり、ＤＣ電流を遮断することができる。バイアス抵抗Ｒａ及びＲｂは、ミキサー１２０の入力ノードを供給電圧（例えば、ＶＤＤ）と接地電位とに結合する。バイアス抵抗Ｒａ及びＲｂがない場合、ミキサー１２０の入力ノードは浮いており、固定バイアス電圧を持たない。バイアス抵抗Ｒａ及びＲｂは、分圧器として機能し、ＤＣブロッキングコンデンサＣにより抵抗性ＤＡＣ回路１１０から流れ出るいくらかのＤＣ電流から絶縁された、ミキサー１２０の入力ノードに供給電圧の固定部分を提供することができる。バイアス抵抗Ｒａ及びＲｂは、抵抗性ＤＡＣ回路１１０の終端抵抗としても機能する。
【００１２】
ミキサー１２０は、抵抗性ＤＡＣ回路１１０によって（デジタル信号の変換によって）生成されたＲＦ信号を受け取り、ＲＦ信号を、差動ＬＯ＋及びＬＯ−信号としてミキサー回路に印加される局部発振器（ＬＯ）信号とミキシングする。ミキサー１２０は、トランジスタＴ１及びＴ２（例えば、ＮＭＯＳトランジスタ等のＭＯＳ）のスイッチング差動対を含み、トランジスタＴ１及びＴ２の共通するソースと接地電位との間に結合された第３のトランジスタＴ３を有する。ＲＦ信号は、第３のトランジスタＴ３のゲートに印加され、スイッチング差動対のトランジスタＴ１及びＴ２のゲートノードに印加されるＬＯ信号によって変調された対応するドレイン電流を生成する。スイッチング差動対のトランジスタＴ１及びＴ２は、負荷抵抗ＲＬで構成される負荷回路網１２２を介して電源電圧ＶＤＤに接続され、中間周波数（ＩＦ）出力は、出力ノード１２４においてスイッチング差動対のトランジスタＴ１及びＴ２のドレインノードから引き出される。
【００１３】
１つ以上の実施態様においては、負荷抵抗ＲＬとスイッチング差動対との間にカスコード回路１２５（簡略化のために図示せず）を追加して、ＬＯ信号からの出力をさらに分離することができる。このカスコード回路１２５は、出力ノード１２４へのＬＯ漏れを防いで、理想的にピュアなＩＦ信号を提供するようになっている。いくつかの実施形態においては、抵抗性ＤＡＣ回路１１０を電流ステアリングＤＡＣに置き換えることができる。しかしながら、抵抗性ＤＡＣ回路１１０の使用は、実現の容易さ並びに高帯域幅化及び線形性能のためにより有利である。
【００１４】
図２Ａ〜２Ｂは、二重平衡ＲＦミキシングＤＡＣ構成の例を示す概略図である。図２Ａの二重平衡ＲＦミキシングＤＡＣ回路２００Ａ（以下「ミキシングＤＡＣ回路２００Ａ」という）は、図１の単一平衡ＲＦミキシングＤＡＣ回路１００に基づいた差動構成である。ミキシングＤＡＣ回路２００Ａは、２つの単一平衡ＲＦミキシングＤＡＣ（例えば、図１の１００）の並列組合せと見なすことができ、ここで、２つのスイッチング差動対（例えば、トランジスタ対Ｔ３−Ｔ４及びＴ５−Ｔ６）のＬＯノードは互いに結合され、第３のトランジスタ（例えば、トランジスタＴ１及びＴ２）のソースノードは一緒に接地電位に結合されている。差動対Ｔ３−Ｔ４及びＴ５−Ｔ６は、交差結合差動対２３０として結合されている。交差結合差動対２３０において、トランジスタＴ４及びＴ６のドレインノードはノード２３６に結合され、トランジスタＴ３及びＴ５のドレインノードはノード２３８に結合されている。ノード２３６及び２３８は、ミキシングＤＡＣ回路２００Ａの出力ノード２２４に接続されている。交差結合差動対２３０の共通のソースノード２３２及び２３４は、入力差動対２２０のトランジスタＴ１及びＴ２のドレインノードに接続されている。
【００１５】
１つ以上の実施態様において、カスコード回路２２５（簡略化のために図示せず）を負荷抵抗ＲＬと交差結合差動対２３０との間に追加して、ＬＯ信号からの出力をさらに分離し、出力ノード２２４へのＬＯ漏れを防いで、理想的にピュアなＩＦ信号を提供するようになっている。
【００１６】
抵抗性負荷２２２は、図１の抵抗性負荷１２２と同様である。カスコード回路２２５（簡略化のために図示せず）が出力ノード２２４をＬＯ信号（例えば、ＬＯ＋及びＬＯ?）から分離するように結合されてもよい。２つの抵抗性ＤＡＣ（ＲＤＡＣ）２１０−１及び２１０−２は、夫々のＤＣブロッキング回路網２０２−１及び２０２−２を介して入力差動対２２０の第３のトランジスタＴ１及びＴ２の入力ノード（ＲＦノード）に結合される。いくつかの実施態様では、電流ステアリングＤＡＣでＲＤＡＣを置き換えることができる。ただし、ＲＤＡＣを使用すると、実現が容易になり、帯域幅が広くなり、直線性が向上するという利点がある。
【００１７】
図２Ｂに示されている二重平衡ＲＦミキシングＤＡＣ回路２２０Ｂは、テール電流バイアストランジスタＴ７が追加されている点を除き、図２ＡのミキシングＤＡＣ回路２２０Ａに類似している。テール電流バイアストランジスタＴ７は、第３のトランジスタＴ１及びＴ２の共通のソースノードと、接地電位との間に結合されている。テール電流バイアストランジスタＴ７の追加は、十分なヘッドルームがＤＣ電源電圧ＶＤＤによって提供される場合にのみ可能であることが理解される。いくつかの実施態様では、抵抗性ＤＡＣ２１０−１及び２１０−２を電流ステアリングＤＡＣに置き換えることができる。しかしながら、実現を容易にし、より高帯域幅化及び直線性能のためには、抵抗性ＤＡＣ２１０−１及び２１０−２を使用することがより有利である。
【００１８】
図３は、直交ミキサー３００を例示したものである。図３の直交ミキサー３００は、それぞれ、直交入力信号、例えば同相（Ｉ）信号（Ｉ＝Ａｃｏｓ（ωＩＦｔ））及び直交（Ｑ）信号（Ｑ＝Ａｓｉｎ（ωＩＦｔ））を、ＬＯ発生器３３０によって生成される直交ＬＯ信号（例えばｃｏｓ（ωＬＯｔ）及びｓｉｎ（ωＬＯｔ））と混合して下位帯域混合積（lower-band mixing product）及び上位帯域混合積（higher band mixing product）を生成することができる２つのミキサー３２０−１及び３２０−２を含む。直交信号は、位相シフト回路３１０によって生成される９０°位相差を有することが理解される。下位帯域混合積（ωＬＯ−ωＩＦ）は、加算器出力３４０における適切な位相操作及び加算によって相殺されることに留意されたい。最終的には上位帯域混合積（ωＬＯ＋ωＩＦ）のみが出力に残る。直交ミキサー３００の利点の１つは、下側波帯混合積の自動相殺により、出力で何らバンドパスフィルタリングの必要性がないことである。本発明は、直交ミキサー３００の２つのミキサー３２０−１及び３２０−２を図２Ａ又は２Ｂの直交ＲＦミキシングＤＡＣに置き換える。
【００１９】
図４（Ａ）〜（Ｃ）は、局所発振器（ＬＯ）のトーン信号キャンセルスキームの例を示したものである。図４（Ａ）〜（Ｃ）では、Ｘ軸は周波数を表しており、ＬＯはＬＯ周波数である。Ｉ及びＱは、それぞれＩＦ周波数のＩ位相及びＱ位相である。図４（Ａ）に示されている信号成分４０２及び４０４は、変換／ミキシングされた同相信号である。図４（Ｂ）に示されているトーン信号４０６及び４０８は、変換／ミキシングされた直交信号である。図４（Ｃ）に示されているトーン信号４１０及び４１２は、図４（Ａ）及び（Ｂ）におけるトーン信号を加算することによって生成される変換／ミキシングＲＦ信号である。加算においては、ＬＯ−Ｉ（例えば４０２）及びＬＯ−Ｑ（例えば４０６）によって表されるイメージ成分は相殺し（イメージ除去）、一方、信号成分４０４及び４０８は合計して加算信号４１２を生成する。
【００２０】
図５は、直交ＲＦミキシングＤＡＣ構成５００の例示的な実施態様を示すブロック図である。図５に示されている構成は、図３の直交ミキサーのＲＦミキシングＤＡＣの実施態様であり、図４（Ａ）〜（Ｃ）に関連して上で考察したように、イメージ除去及び相殺のためにＩ位相及びＱ位相の両方を使用している。直交ＲＦミキシングＤＡＣ構成５００は、Ｉセクション５２０−Ｉ及びＱセクション５２０−Ｑ、加算回路５３０及びバンドパスフィルタ（ＢＰＦ）５４０を含む。Ｉセクション５２０−Ｉは、Ｉ−ＤＡＣ５２２−Ｉ、ローパスフィルタ（ＬＰＦ）５２４−Ｉ及びＩミキサー５２６−Ｉを含む。Ｑセクション５２０−Ｑは、Ｑ−ＤＡＣ５２２−Ｑ、ローパスフィルタ（ＬＰＦ）５２４−Ｑ及びＱミキサー５２６−Ｑを含む。Ｉセクション５２０−Ｉ及びＱセクション５２０−Ｑは、ベースバンドプロセッサなどの複合デジタル信号源５１０からデジタル入力Ｉ信号及びデジタル入力Ｑ信号（例えばＩＦ信号）を受け取る。Ｉミキサー５２６−Ｉ及びＱミキサー５２６−Ｑは、ＬＯ信号（例えばＩ＿ＬＯ及びＱ＿ＬＯ）を使用してＩＦ信号をアップ変換することができる。Ｉミキサー５２６−Ｉ及びＱミキサー５２６−Ｑの出力信号は、加算回路５３０によって加算され、ＢＰＦ５４０を介してフィルタリングされ、約８０ＧＨｚ〜１２８ＧＨｚの範囲内の周波数を有する複合ＲＦ−ＤＡＣ出力信号を生成する。
【００２１】
図６は、直交ＲＦミキシングＤＡＣ回路６００の例を示す概略図である。直交ＲＦミキシングＤＡＣ回路６００（以下、「ミキシングＤＡＣ回路６００」という）は、前述した図２Ｂの二重平衡ミキサー回路２００Ｂと同様の２つの二重平衡ミキサー回路６３０−Ｉ及び６３０−Ｑを組み合わせることによって形成される。二重平衡ミキサー回路６３０−ＩはＩミキサーとして使用され、二重平衡ミキサー回路６３０−ＱはＱミキサーとして使用されている。Ｉミキサー６３０−Ｉは、Ｉ−ＤＡＣ６２０−ＩからＩ−ＲＦ信号を受け取り、Ｑミキサー６３０−Ｑは、Ｑ−ＤＡＣ６２０−ＱからＱ−ＲＦ信号を受け取る。Ｉ−ＤＡＣ６２０−Ｉは、ＲＤＡＣ６１０−１及びＲＤＡＣ６１０−２、並びにＤＣ遮断回路６０２−１及び６０２−２を含み、これらは図２ＡのＲＤＡＣ２０１−１及び２０１−２、並びにＤＣ遮断回路２０２−１及び２０２−２と同様である。Ｑ−ＤＡＣ６２０−ＱはＩ−ＤＡＣ６２０−Ｉと同様であり、その回路の詳細は簡潔にするために示されていない。Ｉミキサー６３０−Ｉ及びＱミキサー６３０−Ｑの出力信号は、負荷抵抗ＲＬで形成された負荷回路網６２２に一体に結合されており、図５の加算回路５３０の役割を同じく果たしている。
【００２２】
図７は、フォールド二重平衡ＲＦミキシングＤＡＣ回路７００の例を示す概略図である。フォールド二重平衡ＲＦミキシングＤＡＣ回路７００は、並列に結合された主差動対ブランチ７２０及びフォールドＬＯブランチ７３０を含む。ＲＦ差動信号（ＲＦ＋及びＲＦ−）は、主差動対ブランチ７２０の抵抗性ＤＡＣ７１０−１及び７１０−２の出力ノードに提供されており、差動ＬＯ信号（ＬＯ＋及びＬＯ−）は、フォールドＬＯブランチ７３０の２つの交差結合差動対７３２のゲートに印加されている。フォールドＬＯブランチ７３０は、交差結合差動対７３２を含むスイッチングブランチであり、これらの交差結合差動対７３２は、テールトランジスタＴ１及びＴ２を介して接地電位に結合されている。テールトランジスタＴ１及びＴ２のゲートノードは適切なバイアス点に結合されている。フォールド二重平衡ＲＦミキシングＤＡＣ回路７００は直交実施態様ではないことが理解される。抵抗性ＤＡＣ７１０−１及び７１０−２は、上で考察した図２Ａの抵抗性ＤＡＣ２１０−１及び２１０−２に類似している。フォールドＬＯブランチ７３０の出力ノードは、ノード７２３及び７２５で、差動対７４０のＰＭＯＳトランジスタＴ３及びＴ４のソースノードに接続されている。ノード７２３及び７２５は、一対のバイアス電流源７２６を介して電源電圧ＶＤＤに結合されている。負荷回路網７２２は２つの負荷抵抗ＲＬで形成されており、出力信号は、負荷回路網７２２と、差動対７４０のトランジスタＴ３及びＴ４のドレインノードとの接続点である出力ノード７２４から誘導することができる。
【００２３】
図８は、フォールド直交ＲＦミキシングＤＡＣ回路８００の例を示す概略図である。フォールド直交ＲＦミキシングＤＡＣ回路８００は、並列に結合された差動対８４０−Ｉ及び８４０−Ｑ並びにバイアス電流源８２６−Ｉ及び８２６−Ｑ並びに２つのフォールド直交ＬＯブランチ８３０−Ｉ及び８３０−Ｑを含む２つの直交ＲＦミキサーブランチを含む。簡潔にするために、ノード８２３−Ｉ及び８２５−Ｉに結合された２つのフォールド直交ＬＯブランチのうちの一方のみ（８３０−Ｉ）が示されており、ノード８２３−Ｑ及び８２５−Ｑに結合された８３０−Ｑブランチは示されていない。直交ＲＦミキサーブランチの差動対８４０−Ｉ及び８４０−Ｑは、並列に結合された図７の主差動対ブランチ７２０の差動対７４０に類似している。２つの差動対８４０−Ｉ及び８４０−Ｑは、接地電位に結合された一対の負荷抵抗で形成された負荷回路網８２２を共有している。Ｉ−ＲＦ＿ＤＡＣ８１０−Ｉ及びＱ−ＲＦ＿ＤＡＣ８１０−Ｑは、Ｉ−ＲＦ−及びＩ−ＲＦ＋信号、並びにＱ−ＲＦ−及びＱ−ＲＦ＋信号を提供している。Ｉ−ＲＦ＋及びＱ−ＲＦ＋信号は、差動対８４０−ＩのトランジスタＴ１及びＴ２のゲートノードに提供され、Ｉ−ＲＦ−及びＱ−ＲＦ−信号は、差動対８４０−ＱのトランジスタＴ３及びＴ４のゲートノードに提供されている。フォールド直交ＬＯブランチ８３０−Ｉ及び８３０−Ｑ（簡略化のため図示せず）は、図７のフォールドＬＯブランチ７３０に類似している。フォールド直交ＬＯブランチのうちの一方（例えば８３０−Ｉ）は、ＬＯ信号のためのＩミキサーとして使用され、もう一方（例えば８３０−Ｑ、図示せず）は、ＬＯ信号のためのＱミキサーとして使用されている。
【００２４】
図９は、二重平衡ＲＦミキシングＤＡＣ回路９００の例を示す概略図である。二重平衡ＲＦミキシングＤＡＣ回路９００は、図２Ｂの二重平衡ＲＦミキシングＤＡＣ回路に類似しており、破線ボックスで囲まれた回路９５０全体を電流ステアリングＤＡＣに置き換えることができることを示すために図９に示されている。上で考察した他のＲＦミキシングＤＡＣでは、本明細書において説明されるように、抵抗性ＤＡＣも同様に電流ステアリングＤＡＣに置き換えることができる。
【００２５】
図１０は、直交ＲＦミキシング電流ステアリングＤＡＣ回路１０００の例を示す概略図である。直交ＲＦミキシング電流ステアリングＤＡＣ回路１０００は、抵抗性ＤＡＣ回路６２０−Ｉ及び６２０−Ｑを使用して実現された図６の直交ＲＦミキシングＤＡＣ回路６００の電流ステアリングＤＡＣ実施態様である。電流ステアリングＤＡＣ回路１０００では、電流ステアリングＤＡＣ１０１０−Ｉ及び１０１０−Ｑが図６の抵抗性ＤＡＣ回路６２０−Ｉ及び６２０−Ｑに取って代わっている。電流ステアリングＤＡＣ１０１０−Ｉ及び１０１０−Ｑは、その構造及び機能性が類似している。例えば電流ステアリングＤＡＣ１０１０−Ｉは、テールトランジスタＴ１を介して接地電位に結合されたＮ個の差動対（例えば、トランジスタＴ２及びＴ３で形成）を含む。数Ｎは、デジタル入力信号のビット数を表している。電流ステアリングＤＡＣ１０１０−Ｉの差動対は、ミキサーコア１０３０−ＩのＬＯスイッチのＲＦ入力（例えばＲＦ＋及びＲＦ−）に結合されている。同様に、電流ステアリングＤＡＣ１０１０−Ｑの差動対は、ミキサーコア１０３０−ＱのＬＯスイッチのＲＦ入力に結合されている。ミキサーコア１０３０−Ｉ及び１０３０−Ｑは、上で考察した交差結合差動対である。ミキサーコア１０１０−Ｉ及び１０１０−Ｑの出力は、図６の負荷回路網６２２と同様の負荷回路網１０２２に結合されている。
【００２６】
図１１は、基本インターリーブＲＦミキシング電流ステアリングＤＡＣドライバ回路１１００の例を示す概略図である。基本インターリーブＲＦミキシング電流ステアリングＤＡＣドライバ回路１１００は、２つの同様のＲＦミキシング電流ステアリングＤＡＣドライバ回路１１２０−１及び１１２０−２を含み、これらは、それらの出力ノード１１２４−１及び１１２４−２で交互配置されている。ＲＦミキシング電流ステアリングＤＡＣドライバ回路１１２０−１は電流ステアリングＤＡＣ１１１０−１を含み、ＲＦミキシング電流ステアリングＤＡＣドライバ回路１１２０−２は電流ステアリングＤＡＣ１１１０−２を含む。電流ステアリングＤＡＣ１１１０−１の構造及び機能性は、電流ステアリングＤＡＣ１１１０−２及び前述した図１０の電流ステアリングＤＡＣドライバ回路１０２０−１に類似している。２つのＲＦミキシング電流ステアリングＤＡＣドライバ回路１１２０−１及び１１２０−２のミキシングコアは類似しており、それぞれ、第２の差動対（例えば、Ｔ３及びＴ４）と並列に結合された第１の差動対（例えば、Ｔ１及びＴ２）で形成されている。例えば、第１の差動対は、正のＬＯ信号（Ｉ−ＬＯ）を受け取って第１の出力電流（例えば、Ｉｏｕｔｐ）を提供する。第２の差動対は、負のＬＯ信号（ＩＢ−ＬＯ）を受け取って、第１の差動対のトランジスタがオフである場合、第１のセットの電流ステアリングＤＡＣドライバ回路のためのダンプ電流（例えば、Ｉｄｕｍｐ）を提供する。２つのＲＦミキシング電流ステアリングＤＡＣドライバ回路１１２０−１及び１１２０−２並びにそれらのインターリーブ接続は、図１１の右側に示されている等価回路ブロック１１０４を使用して象徴的に表されている。等価回路ブロック１１０４は、２つのＲＦミキシング電流ステアリングＤＡＣドライバ回路１１２０−１（例えば、ＤＡＣＡ）及び１１２０−２（例えば、ＤＡＣＢ）をそれらの関連するクロック（例えば、Ｉ−ＬＯ及びＩＢ−ＬＯ）と共に表すために以下の図に使用されている。ＤＡＣの各々は、２つの相補セットのＮビットデジタル信号を受け取る。例えばＤＡＣＡは、ＮビットのｄａｔａＡｐ及びＮビットのｄａｔａＡｎを受け取り、ＤＡＣＢは、ＮビットのｄａｔａＢｐ及びＮビットのｄａｔａＢｎを受け取る。ｄａｔａＢｐ及びｄａｔａＢｎは、ｄａｔａＡｐ及びｄａｔａＡｎの相補であることに留意されたい。
【００２７】
図１２は、ＲＦ直交ミキシングインターリーブ電流ステアリングＤＡＣ回路１２００の例を示す概略図である。ＲＦ直交ミキシングインターリーブ電流ステアリングＤＡＣ回路１２００は、ＲＦミキシング電流ステアリングＤＡＣドライバ回路１２０４−Ｉ及び１２０４−Ｑを含み、これらは交互配置されており、前述した図１１の等価回路ブロック１１０４に類似している。ＲＦミキシング電流ステアリングＤＡＣドライバ回路１２０４−Ｉ及び１２０４−Ｑの対応するＤＡＣＡ及びＤＡＣＢは、同様に、ＶＤＤに結合される抵抗性負荷ＲＬを含む負荷回路１２２２への接続においてインターリーブされており、出力ノード１２２４で出力信号を提供する。ＲＦミキシング電流ステアリングＤＡＣドライバ回路１２０４−Ｉ及び１２０４−Ｑの対応するＤＡＣＡ及びＤＡＣＢは、それぞれ、Ｉ−ｃｌｋ（例えば、Ｉ−ＬＯ及びＩＢ−ＬＯ）及びＱ−ｃｌｋ（例えば、Ｑ−ＬＯ及びＱＢ−ＬＯ）によってクロックされる。
【００２８】
図１３は、修正ＲＦ直交ミキシングインターリーブ電流ステアリングＤＡＣ回路１３００の例を示す概略図である。修正ＲＦ直交ミキシングインターリーブ電流ステアリングＤＡＣ回路１３００は、図２のＲＦ直交ミキシングインターリーブ電流ステアリングＤＡＣ回路１２００の修正バージョンであり、Ｔコイル回路網１３２０−Ｉ及び１３２０−Ｑ並びに電力結合回路１３５０が追加されている。Ｔコイル回路網１３２０−Ｉ及び１３２０−Ｑは、それぞれ、Ｉ等価回路ブロック１３０４−Ｉ及びＱ等価回路ブロック１３０４−Ｂの出力ノードを電力結合回路１３５０に結合しており、電力結合回路１３５０は、出力ノード１３２４で出力信号を提供している。Ｉ等価回路ブロック１３０４−Ｉ及びＱ等価回路ブロック１３０４−Qの各々は、前述した図１１の等価回路ブロック１１０４に類似している。Ｔコイル回路網１３２０−Ｉ及び１３２０−Ｑの各々は、誘導性回路で形成されたＴコイルを含み、負荷抵抗（ＲＬ）で形成された各負荷回路網を介してＶＤＤに結合されている。１つ以上の実施態様では、電力結合回路１３５０は、抵抗、インダクタ又は伝送線路等の受動要素を使用して実現することができる。
【００２９】
図１４は、単一平衡ＲＦミキシングＤＡＣ回路を提供する例示的な方法を示すフローチャートである。方法１４００は、負荷回路網（例えば、図２Ａの２２２）を提供するステップで開始する（１４１０）。方法は、第１のセットの抵抗性ＤＡＣドライバ回路（例えば、図２Ａの２１０）を提供するステップをさらに含む（１４２０）。第１のミキシングコアは、第１の入力差動対（例えば、図２Ａの２２０）を２つの第１の交差結合差動対（例えば、図２Ａの２３０）に結合することによって形成することができる（１４３０）。第１のミキシングコアは、第１のセットの抵抗性ＤＡＣドライバ回路から第１のＲＦ入力信号（例えば、図２ＡのＲＦ＋及びＲＦ−）を受け取ることができ、第１のミキシング信号を負荷回路網に提供することができる（１４４０）。第１の入力差動対は、それぞれの第１の入力ノード（例えば、図２ＡのＴ１及びＴ２のゲートノード）で第１のＲＦ入力信号を受け取ることができる（１４５０）。２つの第１の交差結合差動対の各々は、対応する第１の入力ノード（例えば、図２ＡのＴ３及びＴ６のゲートノード）で第１の正及び負の局所発振器（ＬＯ）信号（例えば、図２ＡのＬＯ＋及びＬＯ−）を受け取ることができる（１４６０）。第１のミキシングコアは、第１のＲＦ入力信号を第１の正及び負のＬＯ信号とミキシングすることができる（１４７０）。
【００３０】
本発明の態様の様々な例について、以下、便宜上、条項として説明する。これらは例として提供されたものであり、本発明を限定するものではない。
【００３１】
条項Ａ：二重平衡無線周波数（ＲＦ）ミキシングＤ／Ａ変換（ＤＡＣ）装置は、負荷回路網と、第１のセットの抵抗性ＤＡＣドライバ回路と、第１のミキシングコアとを含む。第１のミキシングコアは、抵抗性ＤＡＣドライバ回路の第１のセットから第１のＲＦ入力信号を受け取ることができ、第１のミキシング信号を負荷回路網に提供することができる。第１のミキシングコアは、２つの第１の交差結合差動対に結合された第１の入力差動対を含む。第１の入力差動対は、それぞれ、第１の入力ノードで第１のＲＦ入力信号を受け取ることができる。２つの第１の交差結合差動対の各々は、対応する第１の入力ノードで第１の正及び負の局所発振器（ＬＯ）信号を受け取ることができる。第１のミキシングコアは、第１のＲＦ入力信号を第１の正及び負のＬＯ信号とミキシングすることができる。
【００３２】
条項Ｂ：二重平衡ＲＦミキシングＤＡＣを提供する方法は、負荷回路網及び第１のセットの抵抗性ＤＡＣドライバ回路を提供するステップを含む。方法は、第１の入力差動対を２つの第１の交差結合差動対に結合することによって第１のミキシングコアを形成するステップをさらに含む。第１のミキシングコアは、第１のセットの抵抗性ＤＡＣドライバ回路から第１のＲＦ入力信号を受け取ることができ、第１のミキシング信号を負荷回路網に提供することができる。第１の入力差動対は、それぞれ、第１の入力ノードで第１のＲＦ入力信号を受け取ることができる。２つの第１の交差結合差動対の各々は、対応する第１の入力ノードで第１の正及び負の局所発振器（ＬＯ）信号を受け取ることができる。第１のミキシングコアは、第１のＲＦ入力信号を第１の正及び負のＬＯ信号とミキシングすることができる。
【００３３】
条項Ｃ：電流ステアリングＲＦミキシングＤＡＣ装置は、負荷回路網と、第１のセットの電流ステアリングＤＡＣドライバ回路と、第２のセットの電流ステアリングＤＡＣドライバ回路とを含む。装置は、第１のセットの電流ステアリングＤＡＣドライバ回路から第１のＲＦ入力信号を受け取ることができ、第１のミキシング信号を負荷回路網に提供することができる第１のミキシングコアをさらに含む。第２のミキシングコアは、第２のセットの電流ステアリングＤＡＣドライバ回路から第２のＲＦ入力信号を受け取ることができ、第２のミキシング信号を負荷回路網に提供することができる。第１のセットの電流ステアリングＤＡＣドライバ回路及び第２のセットの電流ステアリングＤＡＣドライバ回路の各々は、Ｎ個の入力差動対を有している。Ｎ個の入力差動対の各入力差動対は、テールトランジスタに結合されている。入力差動対は、２つの対応する入力ノードで、第１のデジタル信号又は第２のデジタル信号のビット及びそれぞれの相補ビットを受け取るように構成されている。第１のセットの電流ステアリングＤＡＣドライバ回路は、第１のデジタル信号を第１のＲＦ信号に変換することができる。第２のセットの電流ステアリングＤＡＣドライバ回路は、第２のデジタル信号を第２のＲＦ信号に変換することができる。本明細書において説明された１つ以上の方法、操作又はその一部を含む方法。
【００３４】
本明細書において説明された１つ以上の方法、操作又はその一部を実施するように適合された手段を備える装置。
【００３５】
本明細書において説明された１つ以上の方法、操作又はその一部を実施するように構成された回路を備えるハードウェア装置。
【００３６】
本明細書において説明された１つ以上の方法、操作又はその一部を実施するように適合された手段を備える装置。
【００３７】
本明細書において説明された１つ以上の方法、操作又はその一部を実行するように動作することができる構成要素を備える装置。
【００３８】
一態様では、方法は、操作、命令又は機能であってもよく、また、その逆であってもよい。一態様では、条項を修正して、他の１つ以上の条項、１つ以上の語、１つ以上の文、１つ以上の語句、１つ以上の段落、及び／又は１つ以上の請求項に記載されている語（例えば、命令、操作、機能又は構成要素）のうちのいくつか、又は全てを含むことができる。手続追行中、１つ以上の請求項を修正して、１つ以上の他の請求項に従属することができ、１つ以上の請求項を修正して、１つ以上の限定を削除することも可能である。
【００３９】
単数形の表現の要素に対する参照には、単数形であることが明確に言及されていない限り、１つおよび唯一を意味するのではなく、むしろ１つまたは複数を意味することが意図されている。例えば「ある（ａ）」モジュールは、１つまたは複数のモジュールを意味し得る。「ある（ａ）」、「ある（ａｎ）」、「その（ｔｈｅ）」、または「前記（ｓａｉｄ）」が先行する要素は、さらなる拘束を伴うことなく、同じ追加要素の存在を排除しない。
【００４０】
表題及び副題は、存在している場合、単に便宜のために使用されており、本発明を限定するものではない。例示的という語は、例又は例証として働くことを意味するべく使用されている。請求項の中で移行語として使用される場合、備えるが翻訳されるため、含む、有する、等々の用語が使用される限り、このような用語には、備えるという用語と同様の方法で包括的であることが意図されている。第１の、第２の、等々などの関係用語を使用して、１つの実体又は行為を他の実体又は行為から、このような実体又は行為の間の何らかの実際のこのような関係又は順序を必ずしも必要とすることなく、或いはほのめかすことなく区別することができる。
【００４１】
態様、その態様、別の態様、いくつかの態様、１つ以上の態様、実施態様、その実施態様、別の実施態様、いくつかの実施態様、１つ以上の実施態様、実施形態、その実施形態、別の実施形態、いくつかの実施形態、１つ以上の実施形態、構成、その構成、別の構成、いくつかの構成、１つ以上の構成、主題技術、開示、本開示、それらの他の変化、等々などの語句は、便宜のためのものであり、このような語句に関連する開示が主題技術に対して本質的なものであること、或いはこのような開示を主題技術のすべての構成に適用することをほのめかしているわけではない。このような語句に関連する開示は、すべての構成に適用することができ、或いは１つ以上の構成に適用することができる。このような語句に関連する開示は、１つ以上の例を提供することができる。態様又はいくつかの態様などの語句は、１つ以上の態様を意味することができ、また、その逆も可能であり、これは、同様に他の上記語句についても適用される。
【００４２】
項目のうちの何らかの項目を分離するための「及び」或いは「又は」という用語を有する一連の項目に先行する「のうちの少なくとも１つ」という語句は、リストの個々の部材ではなく、全体としてのリストを修飾している。「のうちの少なくとも１つ」という語句には、少なくとも１つの項目の選択は不要であり、そうではなく、この語句によれば、項目のうちの任意の１つの少なくとも１つを含む、及び／又は項目の任意の組合せのうちの少なくとも１つを含む、及び／又は項目の各々のうちの少なくとも１つを含む、を意味することができる。一例として、「Ａ、Ｂ及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ又はＣのうちの少なくとも１つ」とういう語句の各々は、Ａのみ、Ｂのみ、又はＣのみ、Ａ、Ｂ及びＣの任意の組合せ、並びに／或いはＡ、Ｂ及びＣの各々のうちの少なくとも１つを意味している。
【００４３】
一態様では、トランジスタはバイポーラ接合トランジスタ（ＢＪＴ）であってもよく、また、トランジスタは、それらに限定されないが、ｎ−ｐ−ｎ  ＢＪＴ及びｐ−ｎ−ｐ  ＢＪＴを含む、電子及び正孔の両方を使用して電流を運ぶ原理で一般的に動作する様々な多端子トランジスタのうちの任意のトランジスタを意味することができる。
【００４４】
一態様では、トランジスタは電界効果トランジスタ（ＦＥＴ）であってもよく、また、トランジスタは、それらに限定されないが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ＦＥＴ（ＪＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、変調ドープＦＥＴ（ＭＯＤＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、高速反転エピタキシャルダイオードＦＥＴ（ＦＲＥＤＦＥＴ）及びイオン感応ＦＥＴ（ＩＳＦＥＴ）を含む、電界を制御して半導体材料中の電荷担体の１つのタイプのチャネルの形状を制御し、延いては導電率を制御する原理で一般的に動作する様々な多端子トランジスタのうちの任意のトランジスタを意味することができる。
【００４５】
一態様では、ベース、エミッタ及びコレクタという用語は、トランジスタの３つの端子を意味することができ、また、それぞれ、バイポーラ接合トランジスタのベース、エミッタ及びコレクタを意味することができ、或いは電界効果トランジスタのゲート、ソース及びドレインを意味することができ、その逆も可能である。別の態様では、ゲート、ソース及びドレインという用語は、それぞれトランジスタのベース、エミッタ及びコレクタを意味することができ、その逆も可能である。
【００４６】
特に言及されていない限り、本開示の中で説明されている様々な構成は、シリコン基板、シリコン−ゲルマニウム（ＳｉＧｅ）基板、ヒ化ガリウム（ＧａＡｓ）基板、リン化インジウム（ＩｎＰ）基板又はリン化インジウムガリウム（ＩｎＧａＰ）基板、或いは任意の他の適切な基板上で実現することができる。
【００４７】
開示されているステップ、操作又は処理の特定の順序すなわち階層構造は、例示的手法の例証であることが理解される。特に明確に言及されていない限り、ステップ、操作又は処理の特定の順序即ち階層構造は、異なる順序で実施することができることが理解される。ステップ、操作又は処理のいくつかは同時に実施することができる。添付の方法請求項は、存在する場合、様々なステップ、操作又は処理の要素を見本順序で提供しており、提供されている特定の順序、即ち階層構造に限定されることを意味していない。これらは、逐次、直線的、同時又は異なる順序で実施することができる。
【００４８】
一態様では、結合された、等々という用語は、直接結合されていることを意味することができる。別の態様では、結合された、等々という用語は、間接的に結合されていることを意味することができる。
【００４９】
頂部、底部、前面、背面、側面、水平方向、垂直方向、等々などの用語は、通常の重力基準フレームではなく、任意の基準フレームを意味している。したがって、このような用語は、重力基準フレームの中で上に向かって、下に向かって、対角的に、又は水平方向に拡張することができる。
【００５０】
本開示は、すべての当業者による、本明細書において説明されている様々な態様の実践を可能にするために提供されている。いくつかの実例では、よく知られている構造及び構成要素は、主題技術の概念を曖昧にすることを回避するためにブロック図の形態で示されている。本開示は主題技術の様々な例を提供しており、この主題技術はこれらの例に限定されない。これらの態様に対する様々な修正は当業者には容易に明らかであり、また、本明細書において説明されている原理は他の態様に適用することができる。
【００５１】
当業者に知られている、或いは後で当業者に知られることになる、本開示全体を通して説明されている様々な態様の要素に対するあらゆる構造的及び機能的等価物は、参照により本明細書に明確に組み込まれており、また、特許請求の範囲によって包含されることが意図されている。さらに、本明細書において何も開示されていないものについては、このような開示が特許請求の範囲に明確に記載されているかどうかに無関係に公知になることが意図されている。いかなる請求項要素も、その要素が「ための手段」という語句を使用して明確に記載されていない限り、あるいは方法請求項の場合であれば、その要素が「ためのステップ」という語句を使用して記載されていない限り、米国特許法第１１２条、第６項の規定の下で解釈されるべきではない。
【００５２】
発明の名称、背景技術、図面の簡単な説明、要約書及び図面は、これにより本開示に組み込まれており、また、制限的説明としてではなく、本開示の例証例として提供されている。請求項の範囲又は意味を限定するためにそれらが使用されることはないであろうことは理解をもって甘受される。さらに、詳細な説明では、説明は例証例を提供しており、また、様々な特徴は、本開示を簡素化するために、様々な実施態様ではまとめてグループ化されていることが分かる。開示の方法は、特許請求される主題には、個々の請求項に明確に記載されている特徴よりも多くの特徴が必要であるという意図を反映しているものと解釈してはならない。そうではなく、請求項が反映しているように、本発明の主題は、開示される単一の構成又は操作の全ての特徴より少ないことにある。特許請求の範囲は、これにより詳細な説明に組み込まれており、個々の請求項は、個別に特許請求される主題として自立している。
【００５３】
特許請求の範囲には、特許請求の範囲を本明細書において説明されている態様に限定することは意図されておらず、言語請求項と無矛盾の全範囲が許容され、また、全ての合法等価物を包含することが意図されている。それにもかかわらず、適用可能な特許法の要求事項を満足しない主題を包含することはどの請求項にも意図されておらず、また、このような方法でそれらを解釈してはならない。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ−４Ｃ】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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