(57)【要約】  本発明は画素回路及びその駆動方法、ディスプレイパネルを提供する。該画素回路は、補償機能を有し、ディスプレイパネルの表示均一性を向上させ、より高い画質及びより高い画素密度を取得するのに有利である。該画素回路は、スイッチング回路（Ｓｃ）、共有回路（Ｎ１）、及び第１サブ画素回路（Ｐ１）と第２サブ画素回路（Ｐ２）を含み、スイッチング回路（Ｓｃ）は制御端子、第１端子及び第２端子を含み、共有回路（Ｎ１）は制御端子、第１端子及び第２端子を含み、共有回路（Ｎ１）の第１端子がスイッチング回路（Ｓｃ）の第２端子に電気的に接続され、共有回路（Ｎ１）の第２端子と制御端子が第１サブ画素回路（Ｐ１）に電気的に接続されるとともに第２サブ画素回路（Ｐ２）に電気的に接続され、共有回路（Ｎ１）は、第１サブ画素回路（Ｐ１）と第２サブ画素回路（Ｐ２）を補償するように配置される。
2020519912.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング回路、共有回路、第１サブ画素回路及び第２サブ画素回路を含む画素回路であって、
前記スイッチング回路は、制御端子、第１端子及び第２端子を含み、
前記共有回路は、制御端子、第１端子及び第２端子を含み、前記共有回路の第１端子が前記スイッチング回路の第２端子に電気的に接続され、前記共有回路の第２端子と制御端子が前記第１サブ画素回路に電気的に接続されるとともに前記第２サブ画素回路に電気的に接続され、
前記共有回路は、前記第１サブ画素回路と前記第２サブ画素回路を補償するように配置される画素回路。
【請求項２】
前記共有回路は共有トランジスタを含み、
前記共有トランジスタは、ゲート、第１電極及び第２電極を含み、前記共有トランジスタの第１電極が前記共有回路の第１端子とされ、前記共有トランジスタの第２電極が前記共有回路の第２端子とされ、前記共有トランジスタのゲートが前記共有回路の制御端子とされる請求項１に記載の画素回路。
【請求項３】
前記第１サブ画素回路は、第１駆動トランジスタ、第１発光素子及び第１ノードを含み、前記第１駆動トランジスタは、前記第１ノードに電気的に接続されたゲートを含み、前記第１発光素子は、前記第１駆動トランジスタを流れる電流に駆動され発光し、
前記第２サブ画素回路は、第２駆動トランジスタ、第２発光素子及び第２ノードを含み、前記第２駆動トランジスタは、前記第２ノードに電気的に接続されたゲートを含み、前記第２発光素子は、前記第２駆動トランジスタを流れる電流に駆動され発光し、
前記共有トランジスタのゲートと前記共有トランジスタの第２電極はそれぞれ前記第１ノードと前記第２ノードに電気的に接続され、
前記第１駆動トランジスタの閾値電圧と前記第２駆動トランジスタの閾値電圧が、前記共有トランジスタの閾値電圧と略同じである請求項２に記載の画素回路。
【請求項４】
前記第１サブ画素回路は、第１サブ画素スイッチングトランジスタをさらに含み、
前記第１サブ画素スイッチングトランジスタは、ゲート、第１電極及び第２電極を含み、且つ前記第１サブ画素スイッチングトランジスタの第１電極と第２電極はそれぞれ前記共有トランジスタの第２電極と前記第１ノードに電気的に接続される請求項３に記載の画素回路。
【請求項５】
第３サブ画素回路をさらに含み、前記第３サブ画素回路は、第３駆動トランジスタ、第３発光素子及び第３ノードを含み、
前記第３駆動トランジスタは、前記第３ノードに電気的に接続されたゲートを含み、前記第３発光素子は、前記第３駆動トランジスタを流れる電流に駆動され発光し、
前記共有トランジスタのゲートと前記共有トランジスタの第２電極は前記第３ノードに電気的に接続され、
前記第３駆動トランジスタの閾値電圧も前記共有トランジスタの閾値電圧と略同じである請求項３に記載の画素回路。
【請求項６】
前記第１サブ画素回路は第１サブ画素スイッチングトランジスタをさらに含み、前記第１サブ画素スイッチングトランジスタは、ゲート、第１電極及び第２電極を含み、且つ前記第１サブ画素スイッチングトランジスタの第１電極と第２電極はそれぞれ前記共有トランジスタの第２電極と前記第１ノードに電気的に接続され、
前記第２サブ画素回路は第２サブ画素スイッチングトランジスタをさらに含み、前記第２サブ画素スイッチングトランジスタは、ゲート、第１電極及び第２電極を含み、且つ前記第２サブ画素スイッチングトランジスタの第１電極と第２電極はそれぞれ前記共有トランジスタの第２電極と前記第２ノードに電気的に接続される請求項５に記載の画素回路。
【請求項７】
リセット回路をさらに含み、前記リセット回路は制御端子、第１端子及び第２端子を含み、前記リセット回路の第１端子がリセット電圧を受信し、前記リセット回路の第２端子がそれぞれ前記第１ノードと前記第２ノードに電気的に接続される請求項３に記載の画素回路。
【請求項８】
リセット回路をさらに含み、前記リセット回路は制御端子、第１端子及び第２端子を含み、前記リセット回路の第１端子がリセット電圧を受信し、前記リセット回路の第２端子が前記第１サブ画素スイッチングトランジスタを介して前記第１ノードに電気的に接続され、且つ前記第２ノードに電気的に接続される請求項４に記載の画素回路。
【請求項９】
前記第１サブ画素回路は第１発光制御回路をさらに含み、前記第１発光制御回路は制御端子、第１端子及び第２端子を含み、前記第１発光制御回路の第１端子と第２端子はそれぞれ前記第１駆動トランジスタと前記第１発光素子に電気的に接続され、前記第１発光素子を流れる電流を導通又は遮断し、
前記第２サブ画素回路は第２発光制御回路をさらに含み、前記第２発光制御回路は制御端子、第１端子及び第２端子を含み、前記第２発光制御回路の第１端子と第２端子は前記第２駆動トランジスタと前記第２発光素子に電気的に接続され、前記第２発光素子を流れる電流を導通又は遮断する請求項３−８のいずれか１項に記載の画素回路。
【請求項１０】
前記第１サブ画素回路は、一端が前記第１ノードに電気的に接続され前記第１ノードの電圧を蓄積する第１蓄積コンデンサをさらに含み、
前記第２サブ画素回路は、一端が前記第２ノードに電気的に接続され前記第２ノードの電圧を蓄積する第２蓄積コンデンサをさらに含む請求項３−９のいずれか１項に記載の画素回路。
【請求項１１】
前記第１発光素子と前記第２発光素子は異なる色の光を発光する請求項３−１０のいずれか１項に記載の画素回路。
【請求項１２】
前記スイッチング回路はスイッチング回路トランジスタを含み、
前記スイッチング回路トランジスタの第１電極が前記スイッチング回路の第１端子、前記スイッチングトランジスタの第２電極が前記スイッチング回路の第２端子、前記スイッチングトランジスタのゲートが前記スイッチング回路の制御端子とされる請求項１−１１のいずれか１項に記載の画素回路。
【請求項１３】
請求項１−１２のいずれか１項に記載の画素回路を含むディスプレイパネル。
【請求項１４】
複数の画素ユニットを含むディスプレイパネルであって、各画素ユニットは少なくとも２つのサブ画素を含み、
各画素ユニットは、請求項３−１２のいずれか１項に記載の画素回路を含み、且つ前記画素ユニットの少なくとも２つのサブ画素が前記画素回路の第１サブ画素回路と第２サブ画素回路に対応し、又は、
２つの隣接する画素ユニットは、請求項３−１２のいずれか１項に記載の画素回路を共用し、一方の画素ユニットの１つのサブ画素が前記画素回路の第１サブ画素回路に対応し、他方の画素ユニットの１つのサブ画素が前記画素回路の第２サブ画素回路に対応するディスプレイパネル。
【請求項１５】
請求項１に記載の画素回路の駆動方法であって、
前記スイッチング回路と前記共有回路を導通し、前記第１サブ画素回路と第２サブ画素回路を補償・駆動することを含む駆動方法。
【請求項１６】
請求項３に記載の画素回路の駆動方法であって、
前記スイッチング回路と前記共有トランジスタを導通し、受信されたデータ電圧でそれぞれ前記第１ノードと前記第２ノードを充電することと、
前記第１発光素子と前記第２発光素子をそれぞれ駆動し発光させるように、前記第１ノードと前記第２ノードの電圧でそれぞれ前記第１駆動トランジスタと前記第２駆動トランジスタを制御することと、を含む駆動方法。
【請求項１７】
前記スイッチング回路と前記共有トランジスタを導通し、受信された同一又は異なるデータ電圧で、それぞれ前記第１ノードと前記第２ノードを順に充電する請求項１６に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施例は画素回路及びその駆動方法、ディスプレイパネルに関する。
【背景技術】
【０００２】
有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、ＯＬＥＤ）ディスプレイパネルは、広視野、高コントラスト、高応答速度及び無機発光表示装置よりも高い発光輝度、より低い駆動電圧等の長所を有するため、注目されている。上記特徴を有するため、有機発光ダイオード（ＯＬＥＤ）ディスプレイパネルは、携帯電話、ディスプレイ、ノートパソコン、デジタルカメラ、計測器等の表示機能を有する装置に適用できる。
また、シリコンＯＬＥＤ表示パネルは、たとえば、バーチャルリアリティ（ＶＲ）又はオーグメンテッドリアリティ（ＡＲ）表示プラットフォームに利用できる。シリコンＯＬＥＤ表示パネルは、たとえば、ＣＭＯＳプロセスによりシリコン基板上に駆動回路を製造でき、駆動と表示を集積させるとともに、極高ＰＰＩの表示要件を満たすことができる。
【発明の開示】
【０００３】
本開示の一実施例は、スイッチング回路、共有回路、第１サブ画素回路及び第２サブ画素回路を含む画素回路を提供する。前記スイッチング回路は、制御端子、第１端子及び第２端子を含み、前記共有回路は、制御端子、第１端子及び第２端子を含み、前記共有回路の第１端子が前記スイッチング回路の第２端子に電気的に接続され、前記共有回路の第２端子と制御端子が前記第１サブ画素回路に電気的に接続されるとともに前記第２サブ画素回路に電気的に接続され、前記共有回路は、前記第１サブ画素回路と前記第２サブ画素回路を補償するように配置される画素回路。
【０００４】
たとえば、上記実施例の一例の画素回路において、前記共有回路は共有トランジスタを含み、前記共有トランジスタは、ゲート、第１電極及び第２電極を含み、前記共有トランジスタの第１電極が前記共有回路の第１端子とされ、前記共有トランジスタの第２電極が前記共有回路の第２端子とされ、前記共有トランジスタのゲートが前記共有回路の制御端子とされる。
【０００５】
たとえば、上記実施例の一例の画素回路において、前記第１サブ画素回路は、第１駆動トランジスタ、第１発光素子及び第１ノードを含み、前記第１駆動トランジスタは、前記第１ノードに電気的に接続されたゲートを含み、前記第１発光素子は、前記第１駆動トランジスタを流れる電流に駆動され発光し、前記第２サブ画素回路は、第２駆動トランジスタ、第２発光素子及び第２ノードを含み、前記第２駆動トランジスタは、前記第２ノードに電気的に接続されたゲートを含み、前記第２発光素子は、前記第２駆動トランジスタを流れる電流に駆動され発光し、前記共有トランジスタのゲートと前記共有トランジスタの第２電極はそれぞれ前記第１ノードと前記第２ノードに電気的に接続され、前記第１駆動トランジスタの閾値電圧と前記第２駆動トランジスタの閾値電圧が、前記共有トランジスタの閾値電圧と略同じである。
【０００６】
たとえば、上記実施例の一例の画素回路において、前記第１サブ画素回路は、第１サブ画素スイッチングトランジスタをさらに含み、前記第１サブ画素スイッチングトランジスタは、ゲート、第１電極及び第２電極を含み、且つ前記第１サブ画素スイッチングトランジスタの第１電極と第２電極はそれぞれ前記共有トランジスタの第２電極と前記第１ノードに電気的に接続される。
【０００７】
たとえば、上記実施例の一例の画素回路は、第３サブ画素回路をさらに含み、前記第３サブ画素回路は、第３駆動トランジスタ、第３発光素子及び第３ノードを含み、前記第３駆動トランジスタは、前記第３ノードに電気的に接続されたゲートを含み、前記第３発光素子は、前記第３駆動トランジスタを流れる電流に駆動され発光し、前記共有トランジスタのゲートと前記共有トランジスタの第２電極は前記第３ノードに電気的に接続され、前記第３駆動トランジスタの閾値電圧も前記共有トランジスタの閾値電圧と略同じである。
【０００８】
たとえば、上記実施例の一例の画素回路において、前記第１サブ画素回路は第１サブ画素スイッチングトランジスタをさらに含み、前記第１サブ画素スイッチングトランジスタは、ゲート、第１電極及び第２電極を含み、且つ前記第１サブ画素スイッチングトランジスタの第１電極と第２電極はそれぞれ前記共有トランジスタの第２電極と前記第１ノードに電気的に接続され、前記第２サブ画素回路は第２サブ画素スイッチングトランジスタをさらに含み、前記第２サブ画素スイッチングトランジスタは、ゲート、第１電極及び第２電極を含み、且つ前記第２サブ画素スイッチングトランジスタの第１電極と第２電極はそれぞれ前記共有トランジスタの第２電極と前記第２ノードに電気的に接続される。
【０００９】
たとえば、上記実施例の一例の画素回路はリセット回路をさらに含み、前記リセット回路は制御端子、第１端子及び第２端子を含み、前記リセット回路の第１端子がリセット電圧を受信し、前記リセット回路の第２端子がそれぞれ前記第１ノードと前記第２ノードに電気的に接続される。
【００１０】
たとえば、上記実施例の一例の画素回路はリセット回路をさらに含み、前記リセット回路は制御端子、第１端子及び第２端子を含み、前記リセット回路の第１端子がリセット電圧を受信し、前記リセット回路の第２端子が前記第１サブ画素スイッチングトランジスタを介して前記第１ノードに電気的に接続され、且つ前記第２ノードに電気的に接続される。
【００１１】
たとえば、上記実施例の一例の画素回路において、前記第１サブ画素回路は第１発光制御回路をさらに含み、前記第１発光制御回路は制御端子、第１端子及び第２端子を含み、前記第１発光制御回路の第１端子と第２端子はそれぞれ前記第１駆動トランジスタと前記第１発光素子に電気的に接続され、前記第１発光素子を流れる電流を導通又は遮断し、前記第２サブ画素回路は第２発光制御回路をさらに含み、前記第２発光制御回路は制御端子、第１端子及び第２端子を含み、前記第２発光制御回路の第１端子と第２端子は前記第２駆動トランジスタと前記第２発光素子に電気的に接続され、前記第２発光素子を流れる電流を導通又は遮断する。
【００１２】
たとえば、上記実施例の一例の画素回路において、前記第１サブ画素回路は、一端が前記第１ノードに電気的に接続され前記第１ノードの電圧を蓄積する第１蓄積コンデンサをさらに含み、前記第２サブ画素回路は、一端が前記第２ノードに電気的に接続され前記第２ノードの電圧を蓄積する第２蓄積コンデンサをさらに含む。
【００１３】
たとえば、上記実施例の一例の画素回路において、前記第１発光素子と前記第２発光素子は異なる色の光を発光する。
【００１４】
たとえば、上記実施例の一例の画素回路において、前記スイッチング回路はスイッチング回路トランジスタを含み、前記スイッチング回路トランジスタの第１電極が前記スイッチング回路の第１端子、前記スイッチングトランジスタの第２電極が前記スイッチング回路の第２端子、前記スイッチングトランジスタのゲートが前記スイッチング回路の制御端子とされる。
【００１５】
本開示の別の実施例は、上記いずれかの画素回路を含むディスプレイパネルを提供する。
【００１６】
本開示の別の実施例は、複数の画素ユニットを含むディスプレイパネルを提供し、各画素ユニットは少なくとも２つのサブ画素を含み、各画素ユニットは、上記いずれかの画素回路を含み、且つ前記画素ユニットの少なくとも２つのサブ画素が前記画素回路の第１サブ画素回路と第２サブ画素回路に対応し、又は、２つの隣接する画素ユニットは、上記いずれかの画素回路を共用し、一方の画素ユニットの１つのサブ画素が前記画素回路の第１サブ画素回路に対応し、他方の画素ユニットの１つのサブ画素が前記画素回路の第２サブ画素回路に対応する。
【００１７】
本開示の別の実施例は、前記スイッチング回路と前記共有回路を導通し、前記第１サブ画素回路と第２サブ画素回路を補償・駆動することを含む上記いずれかの画素回路の駆動方法を提供する。
【００１８】
本開示の別の実施例は前記スイッチング回路と前記共有トランジスタを導通し、受信されたデータ電圧でそれぞれ前記第１ノードと前記第２ノードを充電することと、前記第１発光素子と前記第２発光素子をそれぞれ駆動し発光させるように、前記第１ノードと前記第２ノードの電圧でそれぞれ前記第１駆動トランジスタと前記第２駆動トランジスタを制御することと、含む上記いずれかの画素回路の駆動方法を提供する。
【００１９】
たとえば、上記実施例の一例の駆動方法において、前記スイッチング回路と前記共有トランジスタを導通し、受信された同一又は異なるデータ電圧で、それぞれ前記第１ノードと前記第２ノードを順に充電する。
【図面の簡単な説明】
【００２０】
本発明の実施例の技術案をより明瞭に説明するために、以下、実施例の図面を簡単に説明するが、勿論、以下の説明における図面は本発明の一部の実施例に関するものに過ぎず、本発明を制限するものではない。
【図１Ａ】２Ｔ１Ｃ画素回路を示す模式図である。
【図１Ｂ】別の２Ｔ１Ｃ画素回路を示す模式図である。
【図２】本開示の一実施例に係る画素回路を示す模式図である。
【図３】本開示の一実施例の別の例に係る画素回路を示す模式図である。
【図４】本開示の別の実施例に係る画素回路を示す模式図である。
【図５】本開示の別の実施例に係る画素回路を示す模式図である。
【図６】本開示の別の実施例に係る画素回路を示す模式図である。
【図７】本開示の別の実施例に係る画素回路を示す模式図である。
【図８】本開示の別の実施例に係る画素回路の駆動方法を示すタイミング図である。
【図９】本開示の別の実施例に係る画素回路の駆動方法を示すタイミング図である。
【図１０】本開示の別の実施例に係る画素回路の駆動方法を示すタイミング図である。
【図１１】本開示の別の実施例に係る画素回路の駆動方法を示すタイミング図である。
【図１２】本開示の別の実施例に係る画素回路の駆動方法を示すタイミング図である。
【図１３】本開示の別の実施例に係るディスプレイパネルを示す模式図である。
【発明を実施するための形態】
【００２１】
本発明の実施例の目的、技術案及び利点をより明瞭にするために、以下、本発明の実施例の図面を参照しながら、本発明の実施例の技術案を明瞭且つ完全に説明する。勿論、説明される実施例は、本発明の一部の実施例に過ぎず、すべての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な努力を必要とせずに想到し得るすべての他の実施例は、本発明の保護範囲に属する。
特に定義しない限り、本開示に使用されている技術用語又は科学用語は当業者が理解できる通常の意味を有する。本開示に使用されている「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものにすぎない。「含む」又は「備える」等の類似する用語は、「含む」又は「備える」の前に記載された素子又は部材が、「含む」又は「備える」の後に挙げられる素子又は部材及びその同等物を含むが、ほかの素子又は部材を排除しないことを意味する。「接続」又は「連結」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すだけであり、説明対象の絶対位置が変わると、該相対位置関係も変わる。
【００２２】
ＡＭＯＬＥＤディスプレイパネルに使用された基本画素回路は、通常２Ｔ１Ｃ画素回路であり、すなわち、２つのＴＦＴ（Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）と１つの蓄積コンデンサＣｓを利用し、ＯＬＥＤを駆動して発光させるという基本的な機能を実現する。図１Ａと図１Ｂはそれぞれ２種の２Ｔ１Ｃ画素回路の模式図を示す。
【００２３】
図１Ａに示されるように、２Ｔ１Ｃ画素回路は、スイッチングトランジスタＴ０、駆動トランジスタＮ０及び蓄積コンデンサＣｓを含む。たとえば、該スイッチングトランジスタＴ０は、ゲートがゲートライン（走査線）に接続されて走査信号（Ｓｃａｎ１）を受信し、たとえばソースがデータラインに接続されてデータ信号（Ｖｄａｔａ）を受信し、ドレインが駆動トランジスタＮ０のゲートに接続され、駆動トランジスタＮ０は、ソースが第１電源端子（Ｖｄｄ、高圧端子）に接続され、ドレインがＯＬＥＤの陽極端子に接続され、蓄積コンデンサＣｓは、一端がスイッチングトランジスタＴ０のドレイン及び駆動トランジスタＮ０のゲートに接続され、他端が駆動トランジスタＮ０のソース及び第１電源端子に接続され、ＯＬＥＤの陰極が第２電源端子（Ｖｓｓ、低圧端子）に接続され、たとえば接地する。該２Ｔ１Ｃ画素回路の駆動方式としては、画素の明るさ（グレースケール）が２つのＴＦＴと蓄積コンデンサＣｓにより制御される。ゲートラインを介して走査信号Ｓｃａｎ１を印加してスイッチングトランジスタＴ０を起動させると、データ駆動回路は、データラインにより送信されたデータ電圧（Ｖｄａｔａ）で、スイッチングトランジスタＴ０を介して蓄積コンデンサＣｓを充電し、それによって、データ電圧が蓄積コンデンサＣｓに蓄積され、且つこの蓄積されたデータ電圧が、駆動トランジスタＮ０の導通度合いを制御し、それによって、駆動トランジスタを流れてＯＬＥＤを駆動して発光させる電流の大きさを制御し、すなわち、この電流は該画素発光のグレースケールを決定する。図１Ａに示される２Ｔ１Ｃ画素回路において、スイッチングトランジスタＴ０はＮ型トランジスタであるが、駆動トランジスタはＰ型トランジスタである。
【００２４】
図１Ｂに示されるように、別の２Ｔ１Ｃ画素回路もスイッチングトランジスタＴ０、駆動トランジスタＮ０及び蓄積コンデンサＣｓを含むが、接続方式が僅かに変わり、且つ駆動トランジスタＮ０がＮ型トランジスタである。具体的に、図１Ａに比べ、図１Ｂの画素回路では、ＯＬＥＤは、陽極端子が第１電源端子（Ｖｄｄ、高圧端子）に接続され、陰極端子が駆動トランジスタＮ０のドレインに接続され、駆動トランジスタＮ０は、ソースが第２電源端子（Ｖｓｓ、低圧端子）に接続され、たとえば接地する。蓄積コンデンサＣｓは、一端がスイッチングトランジスタＴ０のドレイン及び駆動トランジスタＮ０のゲートに接続され、他端が駆動トランジスタＮ０のソース及び第２電源端子に接続される。該２Ｔ１Ｃ画素回路の作動方式については、図１Ａに示される画素回路と略同じであるため、重複な説明を省略する。
【００２５】
また、図１Ａと図１Ｂに示される画素回路では、スイッチングトランジスタＴ０はＮ型トランジスタに制限されず、Ｐ型トランジスタとしてもよく、この場合、それに応じてその導通又は遮断を制御するための走査信号（Ｓｃａｎ１）の極性を変化させればよい。
【００２６】
ＯＬＥＤディスプレイパネルは、通常、アレイ状に配列された画素ユニットを複数含み、各画素ユニットは、たとえば、上記画素回路を用いることができる。しかしながら、有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、  ＯＬＥＤ）ディスプレイパネルでは、ディスプレイパネルにおける導線自体の抵抗による分圧に起因するＩＲドロップ（ＩＲ  ｄｒｏｐ）現象が存在し、すなわち、電流がディスプレイパネルにおける導線を流れるとき、オームの法則によれば、導線にある程度の電圧降下が生じる。従って、異なる位置にある画素ユニットが受けたＩＲドロップによる影響の度合いが異なり、ディスプレイパネルの表示ムラを招く。従って、ＯＬＥＤディスプレイパネルにおけるＩＲドロップを補償する必要がある。さらに、ＯＬＥＤディスプレイパネルでは、製造プロセスによって、各画素ユニットにおける駆動トランジスタの閾値電圧に差異が存在する可能性があり、また、たとえば温度変化、作動時間の影響の原因で、駆動トランジスタの閾値電圧にドリフト現象が生じることがある。従って、それぞれの駆動トランジスタの閾値電圧の違いも、ディスプレイパネルの表示ムラを引き起すことがある。このため、閾値電圧への補償が必要である。
【００２７】
従って、業界では、上記２Ｔ１Ｃの基本画素回路以外に、補償機能を有するほかの画素回路を提供しており、補償機能は、電圧補償、電流補償又は混合補償により実現でき、補償機能を有する画素回路は、たとえば４Ｔ１Ｃ又は４Ｔ２Ｃ等であってもよいが、ここで詳細な説明を省略する。これらの補償機能を有する画素回路は、補償機能を実現するための回路部分が１つのサブ画素内に設置されるため、表示密度の向上に不利であり、消費電力も大きい。
【００２８】
本開示の少なくとも一実施例は、画素回路及びその駆動方法、ディスプレイパネルを提供し、該画素回路は、補償機能を有し、ディスプレイパネルの表示均一性を向上させ、ディスプレイパネルのデータラインの数を減少させ、画素ユニットの占用面積及び画素ユニット間の間隔を減少させることができるため、より高い画質とより高い画素密度の実現に有利である。
【００２９】
本開示の少なくとも一実施例はスイッチング回路、共有回路及び第１サブ画素回路と第２サブ画素回路を含む画素回路を提供し、スイッチング回路は、制御端子、第１端子及び第２端子を含み、共有回路は、制御端子、第１端子及び第２端子を含み、共有回路の第１端子がスイッチング回路の第２端子に電気的に接続され、共有回路の第２端子と制御端子が第１サブ画素回路に電気的に接続されるとともに第２サブ画素回路に電気的に接続され、共有回路は、第１サブ画素回路と第２サブ画素回路を補償するように配置される。
【００３０】
たとえば、上記実施例の一例の画素回路において、共有回路は、共有トランジスタを含み、第１サブ画素回路は、第１駆動トランジスタ、第１発光素子及び第１ノードを含み、第１駆動トランジスタは、第１ノードに電気的に接続されたゲートを含み、第１発光素子は、第１駆動トランジスタを流れる電流に駆動され発光し、第２サブ画素回路は、第２駆動トランジスタ、第２発光素子及び第２ノードを含み、第２駆動トランジスタは、第２ノードに電気的に接続されたゲートを含み、第２発光素子は、第２駆動トランジスタを流れる電流に駆動され発光し、共有トランジスタのゲートと共有トランジスタの第２電極はそれぞれ第１ノードと第２ノードに電気的に接続され、第１駆動トランジスタの閾値電圧と第２駆動トランジスタの閾値電圧が、共有トランジスタの閾値電圧と略同じである。
【００３１】
本開示の別の実施例は、上記実施例の画素回路を含むディスプレイパネルを提供する。
【００３２】
本開示の別の実施例は、スイッチング回路と共有回路を導通し、第１サブ画素回路と第２サブ画素回路を補償・駆動することを含む上記実施例の画素回路の駆動方法を提供する。
【００３３】
たとえば、上記例の画素回路の駆動方法は、スイッチング回路と共有トランジスタを導通し、受信されたデータ電圧でそれぞれ第１ノードと第２ノードを充電することと、第１発光素子と第２発光素子をそれぞれ駆動し発光させるように第１ノードと第２ノードの電圧でそれぞれ第１駆動トランジスタと第２駆動トランジスタを制御することとを含む。
【００３４】
以下、いくつかの実施例にて、本発明の実施例に係る画素回路及びその駆動方法、ディスプレイパネルについて説明する。
本開示の一実施例は、たとえばシリコンＯＬＥＤディスプレイパネルなどのディスプレイパネルに適用できる画素回路を提供する。図２に示されるように、該画素回路は、スイッチング回路ＳＣ、共有回路、第１サブ画素回路Ｐ１及び第２サブ画素回路Ｐ２を含む。
スイッチング回路ＳＣは制御端子、第１端子及び第２端子を含み、たとえば第１端子と第２端子がそれぞれスイッチング回路の入力端子とスイッチング回路の出力端子であり、以下、これを例として説明する。スイッチング回路の入力端子は、データライン（Ｄａｔａ）を介してデータドライバ（図示せず）に接続されて、第１サブ画素回路Ｐ１及び／又は第２サブ画素回路Ｐ２を作動時に対応したグレースケールの光を発光させるデータ電圧を受信する。スイッチング回路ＳＣは、制御端子が第１走査線（ゲートライン）Ｓｃａｎ１に接続されることによって、対応した走査信号を受信し、該走査信号に応じて導通又は遮断を行う。
【００３５】
共有回路は制御端子、第１端子及び第２端子を含み、共有回路の第１端子がスイッチング回路の第２端子に電気的に接続され、共有回路の第２端子と制御端子が第１サブ画素回路に電気的に接続されるとともに第２サブ画素回路に電気的に接続される。たとえば、共有回路は、共有トランジスタを含み、共有トランジスタは、ゲート、第１電極及び第２電極を含み、共有トランジスタの第１電極が共有回路の第１端子とされ、共有トランジスタの第２電極が共有回路の第２端子とされ、共有トランジスタのゲートが前記共有回路の制御端子とされる。図示したとおり、該共有トランジスタＮ１は共有回路の一例に過ぎず、勿論、その他の形態で該共有回路を実現してもよく、本開示の実施例では、これに対し制限をしない。
【００３６】
共有トランジスタＮ１は、ゲート、第１電極及び第２電極を含み、該第１電極と第２電極が、たとえば入力電極と出力電極であり、以下、これを例として説明する。該共有トランジスタの入力電極は、スイッチング回路ＳＣの出力端子に電気的に接続され、それによって、スイッチング回路ＳＣが導通するときに、対応したデータ電圧を受信できる。
【００３７】
第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２は、たとえば、図中の点線のボックスに示されるように、並列設置されている。少なくとも一実施例において、第１サブ画素回路Ｐ１は、第１駆動トランジスタＮ２、第１発光素子ＬＥ１及び第１ノードａを含み、第１駆動トランジスタＮ２は、ゲート、第１電極及び第２電極を含み、ここで、第１電極と第２電極が、たとえば入力電極と出力電極であり、以下、これを例として説明する。該第１駆動トランジスタＮ２のゲートは第１ノードａに電気的に接続され、第１発光素子ＬＥ１は、第１駆動トランジスタＮ２を流れる電流によって駆動され発光する。同様に、第２サブ画素回路Ｐ２は、第２駆動トランジスタＮ３、第２発光素子ＬＥ２及び第２ノードｂを含み、第２駆動トランジスタＮ３は、ゲート、第１電極及び第２電極を含み、ここで、第１電極と第２電極が、たとえば入力電極と出力電極であり、以下、これを例として説明する。該第２駆動トランジスタＮ３のゲートは、第２ノードｂに電気的に接続され、第２発光素子ＬＥ２は、第２駆動トランジスタＮ３を流れる電流によって駆動され発光する。ここで、第１発光素子ＬＥ１と第２発光素子ＬＥ２は、発光ダイオード、たとえば有機発光ダイオード（ＯＬＥＤ）又は無機発光ダイオード等であってもよい。該第１発光素子ＬＥ１と第２発光素子ＬＥ２はそれぞれ、第１端子と第２端子の両端子を含み、たとえば、それぞれ陽極端子と陰極端子である。第１発光素子ＬＥ１と第２発光素子ＬＥ２は、この両端子によって回路におけるほかの素子、電源端子等それぞれに電気的に接続される。共有トランジスタＮ１のゲートと出力電極はそれぞれ第１ノードａと第２ノードｂに電気的に接続される。
【００３８】
ここで、第１駆動トランジスタＮ２の閾値電圧（Ｖｔｈ２）と第２駆動トランジスタＮ３の閾値電圧（Ｖｔｈ３）が、共有トランジスタＮ１の閾値電圧（Ｖｔｈ１）と略同じであり、すなわちＶｔｈ１≒Ｖｔｈ２≒Ｖｔｈ３、又はＶｔｈ１＝Ｖｔｈ２＝Ｖｔｈ３である。本開示では、「略同じである」とは、両方が等しく又は実質的に同じである場合を含み、２つの数値としては、大きい一方を基準にして、両者間の差値が基準値の２０％未満、好ましくは１０％未満であれば、両方が実質的に同じであると見なされる。
【００３９】
図２に示される実施例において、第１サブ画素回路Ｐ１はさらに第１蓄積コンデンサＣ１を含み、該第１蓄積コンデンサＣ１の第１端子は第１ノードａに電気的に接続され、さらに第１ノードａに接続されたほかの構造にも電気的に接続される。該第１蓄積コンデンサＣ１の第２端子は、第１ノードａの電圧を蓄積するように第１駆動トランジスタＮ２の入力電極及び第１電源端子Ｖｄｄに電気的に接続される。第１駆動トランジスタＮ２の入力電極も第１電源端子Ｖｄｄに接続されるが、第１駆動トランジスタＮ２の出力電極は第１発光素子ＬＥ１の陽極端子に接続される。第１発光素子ＬＥ１の陰極端子は第２電源端子（Ｖｓｓ、低圧端子）に接続され、たとえば接地する。
【００４０】
同様に、第２サブ画素回路Ｐ２はさらに第２蓄積コンデンサＣ２を含み、該第２蓄積コンデンサＣ２の第１端子は、第２ノードｂに電気的に接続され、さらに第２ノードｂに接続されたほかの構造にも電気的に接続される。該第２蓄積コンデンサＣ２の第２端子は、第２ノードｂの電圧を蓄積するように第２駆動トランジスタＮ３の入力電極及び第１電源端子Ｖｄｄに電気的に接続される。第２駆動トランジスタＮ３の入力電極も第１電源端子Ｖｄｄに接続されるが、第２駆動トランジスタＮ３の出力電極は第２発光素子ＬＥ２の陽極端子に接続される。第２発光素子ＬＥ２の陰極端子は、第２電源端子（Ｖｓｓ、低圧端子）に接続され、たとえば接地する。
【００４１】
本実施例及び以下のほかの実施例では、第１発光素子ＬＥ１と第２発光素子ＬＥ２は、同一色の光、たとえば赤色光、緑色光又は青色光を発光することができ、異なる色の光を発光することもでき、たとえば一方は赤色光、他方は緑色光又は青色光等を発光する。第１発光素子ＬＥ１と第２発光素子ＬＥ２が同一色の光を発光する場合、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２は、たとえば、ディスプレイパネルにおける同一画素ユニット又は異なる画素ユニットに属してもよいが、比較すれば、前者は低解像度を有する。さらに、発光素子としてのＯＬＥＤは、複数種の構造にしてもよく、たとえば、トップエミッション、ボトムエミッション又はデュアルエミッション等が挙げられる。
【００４２】
図２に示される例において、上記トランジスタはいずれもＰ型トランジスタであるため、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２では、駆動トランジスタ、蓄積コンデンサ、第１電源端子（Ｖｄｄ）及び第２電源端子（Ｖｓｓ）の接続関係は図１Ａと同様である。ただし、当業者が理解できるように、上記トランジスタとして、Ｎ型トランジスタが使用されてもよく、たとえば、本実施例の別の例において、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２では、駆動トランジスタ、蓄積コンデンサ、第１電源端子（Ｖｄｄ）及び第２電源端子（Ｖｓｓ）の接続関係は図１Ｂと同様である。さらに、監視／検出、リセット等の機能を実現するように、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２には、必要に応じてほかの部材、たとえば付加トランジスタ又はコンデンサを増設しても構わない。たとえば、サブ画素回路をリセットさせるために、図２に示される回路に、それぞれ第１ノードａと第２ノードｂに電気的に接続されたリセット回路が増設され、該リセット回路は、リセット信号の制御によって導通されて、初期電圧を第１ノードａと第２ノードｂに印加する。本発明の該実施例及び以下の他実施例では、それに対し制限をしなく、以下、Ｐ型トランジスタを例として説明する。
【００４３】
実施例の一例において、スイッチング回路ＳＣはスイッチング回路トランジスタＴ１を含む。該スイッチング回路トランジスタＴ１はＮ型トランジスタ又はＰ型トランジスタであってもよいが、以下、Ｐ型トランジスタを例として説明する。図３に示されるように、スイッチング回路ＳＣのスイッチング回路トランジスタＴ１は、ゲート、第１電極及び第２電極を含み、たとえば第１電極と第２電極はソースとドレインであり、以下、これを例として説明する。該ゲートは第１走査線Ｓｃａｎ１に接続され、ソースは入力端子としてデータライン（Ｄａｔａ）を介してデータドライバに接続されて、データ電圧を受信し、ドレインは、出力端子として共有トランジスタＮ１の入力電極に接続される。それによって、スイッチング回路トランジスタＴ１は、第１走査線Ｓｃａｎ１により印加された信号によって制御され導通すると、データ電圧を共有トランジスタＮ１の入力電極に伝送する。
【００４４】
第１駆動トランジスタＮ２の閾値電圧（Ｖｔｈ２）と第２駆動トランジスタＮ３の閾値電圧（Ｖｔｈ３）が共有トランジスタＮ１の閾値電圧（Ｖｔｈ１）と略同じようにするために、たとえば、共有トランジスタＮ１、第１駆動トランジスタＮ２及び第２駆動トランジスタＮ３を隣接して設置し、それによって、製造プロセスのパラメータ変動が小さくなり、従って、物理的特性及び電気的特性の差異を小さく維持できる。たとえば、これらのトランジスタが多結晶シリコン薄膜トランジスタ（たとえば低温多結晶シリコンＴＦＴ）である場合、これらのトランジスタに用いられる活性層は、同一の多結晶シリコンフィルムの異なる部分であってもよいため、略同一の厚さ、電気伝導率等が得られる。それによって、これらのトランジスタの閾値電圧は略同じになる。また、たとえば、共有トランジスタＮ１は、第１駆動トランジスタＮ２又は第２駆動トランジスタＮ３と対称的に設置されてもよく、それによって、ミラー回路の設置により、両方の閾値電圧は同じになる。特に、シリコンＯＬＥＤに対し、シリコンベースのプロセスと高ＰＰＩ表示を前提とする場合、Ｖｔｈ１とＶｔｈ２を略同じにさせやすい。
【００４５】
本実施例では、離接して設置された２つのサブ画素は、補償回路を共有し、すなわち両方の補充回路が合併され、且つこの隣接して設置された２つのサブ画素は一本のデータラインで制御でき、このように、該画素回路を用いたディスプレイパネルは、補償機能を有する一般的な画素回路に比べ、データラインの数を減少させ、画素ユニットの占用面積及び画素ユニット間の間隔を減少させことができ、より高い画質とより高い画素密度の実現に有利である。
【００４６】
図４に示されるように、本開示の別の実施例は、さらに、図２に示される実施例に基づく画素回路を提供し、図２に示される実施例に比べ、同様に、該画素回路はスイッチング回路ＳＣ、共有トランジスタＮ１、第１サブ画素回路Ｐ１及び第２サブ画素回路Ｐ２を含む。
【００４７】
さらに、第１サブ画素回路Ｐ１では、第１駆動トランジスタＮ２、第１蓄積コンデンサＣ１以外、ゲート、第１電極及び第２電極を含む第１サブ画素スイッチングトランジスタＴ２をさらに含む。第１サブ画素スイッチングトランジスタＴ２は、第１電極と第２電極がそれぞれ共有トランジスタＮ１の出力電極と第１ノードａに電気的に接続され、ゲートが第２走査線Ｓｃａｎ２に接続されることによって、第２走査線Ｓｃａｎ２に印加された第２走査信号の制御によって導通又は遮断する。第１サブ画素スイッチングトランジスタＴ２が導通すると、該第１サブ画素スイッチングトランジスタＴ２によって第１ノードａに対して充放電等の操作を実行できる。
【００４８】
図４に示されるように、第１サブ画素スイッチングトランジスタＴ２はＰ型トランジスタであるが、本開示の実施例では、それに対して制限をしない。第１サブ画素スイッチングトランジスタＴ２の設置により、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２はそれぞれ（たとえば時分割）制御、駆動され、プログラミング、発光等を行うことができる。
【００４９】
該実施例において、スイッチング回路ＳＣは、図３に示される例のように、スイッチング回路トランジスタＴ１等を含んでもよい。
本実施例の別の例において、第２サブ画素回路Ｐ２は、第１サブ画素スイッチングトランジスタＴ２に対応した第２サブ画素スイッチングトランジスタ（図示ぜず、又は図８参照）を含んでもよい。該第２サブ画素スイッチングトランジスタの第１電極と第２電極が、それぞれ共有トランジスタＮ１の出力電極と第２ノードｂに電気的に接続され、且つ第２走査線Ｓｃａｎ２以外の走査線に制御されることによって、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２がそれぞれ制御、駆動される。
【００５０】
本開示の別の実施例はさらに、それぞれ図２、図３又は図４に示される実施例に基づく画素回路を提供し、図２、図３又は図４に示される実施例に比べ、同様に、該画素回路は、スイッチング回路ＳＣ、共有トランジスタＮ１、第１サブ画素回路Ｐ１及び第２サブ画素回路Ｐ２を含む。
たとえば、図５に示されるように、図４に示される実施例に比べ、該実施例の一例の画素回路では、第１サブ画素回路Ｐ１は、第１駆動トランジスタＮ２、第１蓄積コンデンサＣ１及び／又は第１サブ画素スイッチングトランジスタＴ２以外、さらに第１発光制御回路を含み、たとえば第１発光制御回路は、第１発光制御トランジスタＴ４を含む。該第１発光制御回路は制御端子、第１端子及び第２端子を含み、該第１発光制御回路の第１端子と第２端子がそれぞれ第１駆動トランジスタＮ２の第２電極と第１発光素子ＬＥ１の第１端子に電気的に接続され、第１発光素子ＬＥ１を流れる電流を導通又は遮断し、それにより、第１駆動トランジスタＮ２を通す漏れ電流等が第１発光素子ＬＥ１が発光すべきでないときに第１発光素子ＬＥ１を発光させることを防止でき、第１サブ画素回路に対応したサブ画素のコントラストを向上させることに用いられ得る。
【００５１】
同様に、第２サブ画素回路Ｐ２は、第２駆動トランジスタＮ３、第２蓄積コンデンサＣ２以外、さらに第２発光制御回路を含み、たとえば、第２発光制御回路は第２発光制御トランジスタＴ５を含む。該第２発光制御回路は制御端子、第１端子及び第２端子を含み、該第２発光制御回路の第１端子と第２端子がそれぞれ第２駆動トランジスタＮ３の第２電極と第２発光素子ＬＥ２の第１端子に電気的に接続され、第２発光素子ＬＥ２を流れる電流を導通又は遮断し、それにより、第２駆動トランジスタＮ３を通す漏れ電流等が第２発光素子ＬＥ２が発光すべきではないときに第２発光素子ＬＥ２を発光させることを防止でき、第２サブ画素回路に対応したサブ画素のコントラストを向上させることに用いられ得る。
【００５２】
図５に示される例において、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５の制御端子（ゲート）は、たとえば、同一信号線を介して同一の制御信号端子Ｅｍ２に接続されるが、当業者が理解できるように、両方はそれぞれ異なる信号線を介して制御信号端子Ｅｍ２に接続され、又はそれぞれ異なる信号線を介して異なる制御信号端子に接続されてもよい。
【００５３】
図５に示される例において、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５はいずれもＰ型トランジスタであるが、両方はＮ型トランジスタであってもよく、本開示の実施例では、それに対して制限をしない。
【００５４】
図５に示される例において、第１発光制御トランジスタＴ４の第１電極と第２電極はそれぞれ第１駆動トランジスタＮ２のドレインと第１発光素子ＬＥ１の陽極端子との間に電気的に接続され、第２発光制御トランジスタＴ５の第１電極と第２電極はそれぞれ第２駆動トランジスタＮ３のドレインと第２発光素子ＬＥ２の陽極端子との間に電気的に接続される。ただし、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２は、たとえば、図１Ｂの２Ｔ１Ｃ基本画素回路に基づいて設置される場合、第１発光制御トランジスタが、第１発光素子の陰極端子と第１駆動トランジスタのドレイン端子との間に設置され、第２発光制御トランジスタが、第２発光素子の陰極端子と第２駆動トランジスタのドレイン端子との間に設置されてもよい。従って、本開示の実施例では、第１発光制御回路が第１発光素子を流れる電流を導通又は遮断でき、第２発光制御回路が第２発光素子を流れる電流を導通又は遮断できる限り、それに対して特に限定しない。
【００５５】
発光制御回路が設置されない実施例では、たとえば駆動電圧Ｖｄｄを印加するか否かを制御することによって、類似する技術的効果を実現できる。
本開示の別の実施例は、それぞれ図２、図３、図４又は図５に示される実施例に基づく画素回路を提供し、図２、図３、図４又は図５に示される実施例に比べ、同様に、該画素回路は、スイッチング回路ＳＣ、共有トランジスタＮ１、第１サブ画素回路Ｐ１及び第２サブ画素回路Ｐ２を含み、さらに、リセット回路を含み、たとえば、該リセット回路はリセットトランジスタＴ３を含む。
【００５６】
該リセット回路は制御端子、第１端子及び第２端子を含み、該第１端子と第２端子が、たとえば、それぞれ入力端子と出力端子であり、以下、これを例として説明する。該リセット回路の入力端子は、リセット電圧Ｖｉｎｔを受信できる。該リセット回路の制御端子、たとえば、リセットトランジスタＴ３のゲートは、信号線を介して制御信号端子Ｅｍ１に接続される。該リセット回路の出力端子はそれぞれ、第１サブ画素回路Ｐ１の第１ノードａと第２サブ画素回路Ｐ２の第２ノードｂに電気的に接続される。また、たとえば、図４又は図５に示される実施例に比べ、リセット回路の出力端子は、第１サブ画素スイッチングトランジスタＴ２を介して第１ノードａに電気的に接続され、第２ノードｂに直接電気的に接続される。図６は、図５に示される実施例に基づいてリセット回路を増設した画素回路を示す模式図である。
【００５７】
このため、リセット回路が導通すると、第１サブ画素回路Ｐ１の第１ノードａと第２サブ画素回路Ｐ２の第２ノードｂにリセット電圧Ｖｉｎｔを印加して、第１ノードａ（たとえば、第１サブ画素スイッチングトランジスタＴ２が存在する場合、同時に導通する）と第２ノードｂを初期状態にリセットさせ、それからのプログラミング、発光等の操作に有利である。それにより、リセット回路が設置されていない実施例に比べ、充電、プログラミングの時間等を短縮させることができる。
【００５８】
図６に示される例において、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２は、同一リセット回路（リセットトランジスタＴ３）を共用する。ただし、当業者が理解できるように、それぞれ第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２に対しリセット回路を設置して、第１サブ画素回路Ｐ１と第２サブ画素回路Ｐ２に対してそれぞれリセット操作を行ってもよい。
【００５９】
本開示の別の実施例は、それぞれ図２、図３、図４、図５及び図６に示される実施例に基づく画素回路を提供し、図２、図３、図４、図５及び図６に示される実施例に比べ、同様に、該画素回路は、スイッチング回路ＳＣ、共有トランジスタＮ１、第１サブ画素回路Ｐ１及び第２サブ画素回路Ｐ２を含む以外、又は、さらにリセット回路を含む、或いは、さらに第３サブ画素回路Ｐ３を含む。
【００６０】
図７に示されるように、図６に示される例に比べ、第３サブ画素回路は、第３駆動トランジスタＮ４、第３発光素子ＬＥ３及び第３ノードｃを含む。第３駆動トランジスタＮ４は、ゲート、第１電極及び第２電極を含み、ここで、第１電極と第２電極は、たとえば、入力電極と出力電極であり、以下、これを例として説明する。該第３駆動トランジスタＮ４のゲートは第３ノードｃに電気的に接続され、第３発光素子ＬＥ３は第３駆動トランジスタＮ４を流れる電流に駆動されて発光する。
【００６１】
それに対応して、共有トランジスタＮ１のゲートと共有トランジスタＮ１の出力電極は共に第３ノードｃに電気的に接続され、第３駆動トランジスタの閾値電圧（Ｖｔｈ４）は共有トランジスタＮ１の閾値電圧と略同じであり、すなわちＶｔｈ１≒Ｖｔｈ４、又はＶｔｈ１＝Ｖｔｈ４である。同様に、前記方法によって、第３駆動トランジスタの閾値電圧（Ｖｔｈ４）と共有トランジスタＮ１の閾値電圧を略同じにすることができる。
【００６２】
また、第３サブ画素回路Ｐ３はさらに、第３蓄積コンデンサＣ３を含み、該第３蓄積コンデンサＣ３は、第３ノードｃの電圧を蓄積するように、第１端子が第３ノードｃに電気的に接続され、第２端子が第３駆動トランジスタＮ４の入力電極及び第１電源端子Ｖｄｄに電気的に接続される。第３駆動トランジスタＮ４は、入力電極が第１電源端子Ｖｄｄに接続され、出力電極が第３発光素子ＬＥ３の陽極端子に接続される。第３発光素子ＬＥ３の陰極端子は、第２電源端子（Ｖｓｓ、低圧端子）に接続され、たとえば接地する。
【００６３】
本実施例の一例において、第２サブ画素回路Ｐ２はさらに、第１サブ画素スイッチングトランジスタＴ２に対応しゲート、第１電極及び第２電極を含む第２サブ画素スイッチングトランジスタＴ６を含んでもよい。該第２サブ画素スイッチングトランジスタＴ６は、第１電極と第２電極がそれぞれ共有トランジスタＮ１の出力電極と第２ノードｂとの間に電気的に接続される。ゲートが第２走査線Ｓｃａｎ２と異なる第３走査線Ｓｃａｎ３に制御されることによって、第１サブ画素回路Ｐ１、第２サブ画素回路Ｐ２及び第３サブ画素回路Ｐ３がそれぞれ、制御、駆動される。第２サブ画素スイッチングトランジスタＴ６が導通すると、該第２サブ画素スイッチングトランジスタＴ６によって第２ノードｂに対して充放電等の操作を行うことができる。別の例において、第３サブ画素回路Ｐ３にも、対応した第３サブ画素スイッチングトランジスタ（図示せず）が含まれることによって、第１サブ画素回路Ｐ１、第２サブ画素回路Ｐ２及び第３サブ画素回路Ｐ３はそれぞれ、制御、駆動される。
【００６４】
本実施例の別の例において、第３サブ画素回路Ｐ３は、第３駆動トランジスタＮ４、第３蓄積コンデンサＣ３以外、第３発光制御回路を含んでもよく、たとえば、第３発光制御回路は、第３発光制御トランジスタＴ７を含む。該第３発光制御回路は制御端子、第１端子及び第２端子を含む。該第３発光制御回路の第１端子と第２端子は、第３発光素子ＬＥ３を流れる電流を導通又は遮断するように第３駆動トランジスタＮ４の第２電極と第３発光素子ＬＥ３の第１端子に電気的に接続される。それにより、第３駆動トランジスタＮ４を通す漏れ電流等が第３発光素子ＬＥ３が発光すべきではないときに第３発光素子ＬＥ３を発光させることを防止でき、第３サブ画素回路に対応したサブ画素のコントラストを向上させることに用いられ得る。第３発光制御トランジスタＴ７の制御端子（ゲート）と第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５の制御端子（ゲート）とは、たとえば同一信号線又は異なる制御線によって制御される。
【００６５】
本実施例の別の例において、該画素回路はさらにリセット回路を含み、たとえば、該リセット回路はリセットトランジスタＴ３を含む。同様に、該リセット回路は制御端子、第１端子及び第２端子を含み、該第１端子と第２端子が、たとえば、それぞれ入力端子と出力端子である。該リセット回路の出力端子はそれぞれ第１サブ画素回路Ｐ１の第１ノードａ、第２サブ画素回路Ｐ２の第２ノードｂ及び第３サブ画素回路Ｐ３の第３ノードｃに電気的に接続される。又は、第３サブ画素回路Ｐ３に、独立したリセット回路を設置してもよい。
【００６６】
図７において、上記トランジスタはいずれもＰ型を例として説明したが、これらトランジスタはＮ型としても構わず、本開示の実施例では、それに対して制限をしない。
第３発光素子ＬＥ３は、第１発光素子ＬＥ１及び第２発光素子ＬＥ２とは、同一色の光又は異なる色の光を発光してもよく、たとえば、１つは赤色光、もう１つは緑色光、残りの１つは青色光を発光し、このように、三つは１つの画素ユニットを構成し、時分割制御により駆動されて１つの画素の表示を実現する。
【００６７】
本開示の別の実施例は、スイッチング回路と共有回路を導通して、第１サブ画素回路と第２サブ画素回路を補償・駆動することを少なくとも含む、上記実施例に記載の画素回路の駆動方法を提供する。
具体的に、一例において、共有回路は、共有トランジスタを含み、それに対応して、画素回路の駆動方法は、スイッチング回路と共有トランジスタを導通し、受信されたデータ電圧で第１ノードと第２ノードをそれぞれ充電することと、第１ノードと第２ノード電圧で第１駆動トランジスタと第２駆動トランジスタをそれぞれ制御し、第１発光素子と第２発光素子をそれぞれ駆動して発光させることとを含む。
【００６８】
以下、図６に示される実施例の画素回路を例として、該駆動方法の一例を説明するが、当業者にとっては、図２−図５に示される実施例を変更することで、対応した駆動方法のタイミング制御等を実現できることが自明であり、本開示の例では、具体的な実施例の駆動方法に限らない。
図８の左側に、図６に示される実施例の画素回路の一具体例が示されており、第１発光素子ＬＥ１と第２発光素子ＬＥ２はそれぞれ、第１有機発光ダイオードＯＬＥＤ１と第２有機発光ダイオードＯＬＥＤ２であり、図８の右側に、対応した駆動タイミングが示されており、図面において、ＥＭ１、ＥＭ２、Ｓｃａｎ１、Ｓｃａｎ２はいずれも、画素回路のうち対応した制御線又は走査線に印加された制御信号又は走査信号を示し、Ｖｄａｔａはデータラインに印加されたデータ電圧を示す。
【００６９】
上記画素回路の駆動方法は、リセット段階、第１サブ画素充電補償段階、第２サブ画素充電補償段階、発光段階を含む。以下、図９−図１２を参照しながら、上記駆動方法の四つの段階について説明し、なお、符号「○」は、対応したトランジスタが導通されたこと、符号「×」は、対応したトランジスタが遮断されたことを示し、この２種の符号のいずれかが付されないトランジスタに対しては、対応した信号又はレベルに応じてその状態が判断される。また、図中の矢印方向は電流方向を代表する。
【００７０】
（１）リセット段階
図９は、上記例示的な画素回路のリセット段階、すなわち、タイミング図における段階１を示す。このとき、ＥＭ１信号は低レベル、ＥＭ２信号は高レベル、Ｓｃａｎ１信号は高レベル、Ｓｃａｎ２信号は低レベルであるため、リセットトランジスタＴ３は導通状態、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５は遮断状態、スイッチング回路トランジスタＴ１は遮断状態、第１サブ画素スイッチングトランジスタＴ２は導通状態にある。従って、リセット電圧Ｖｉｎｔは第１ノードａと第２ノードｂに接続され、たとえばリセット電圧Ｖｉｎｔが接地し又は０Ｖ（ほかの低レベル信号であってもよい）であれば、第１ノードａと第２ノードｂの電位がＶｉｎｔになるまで充電され、それにより、対応した第１蓄積コンデンサＣ１と第２蓄積コンデンサＣ２は放電されて、第１ノードａと第２ノードｂの電位をＶｉｎｔにする。
また、図面には、このときのデータ信号Ｖｄａｔａが低レベルであることが示されているが、ほかのレベル又はフローティングであってもよい。スイッチング回路トランジスタＴ１が遮断状態にあるため、画素回路のほかの部分に影響を与えない。
【００７１】
（２）第１サブ画素充電補償段階
図１０は、上記例示的な画素回路の第１サブ画素充電補償段階、すなわちタイミング図における段階２を示す。このとき、ＥＭ１信号は高レベル、ＥＭ２信号は高レベル、Ｓｃａｎ１信号は低レベル、Ｓｃａｎ２信号は低レベルであるため、リセットトランジスタＴ３は遮断状態、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５は遮断状態、スイッチング回路トランジスタＴ１は導通状態、第１サブ画素スイッチングトランジスタＴ２は導通状態にある。さらに、第１ノードａと第２ノードｂの電位がＶｉｎｔ（低レベル）であるため、共有トランジスタＮ１、第１駆動トランジスタＮ２及び第２駆動トランジスタＮ３も、該段階の初期に導通状態にあるが、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５が遮断状態にあるため、第１発光素子ＬＥ１と第２発光素子ＬＥ２は発光しない。
【００７２】
図面には、このときのデータ電圧Ｖｄａｔａが第１データ電圧Ｖ１（すなわちＶｄａｔａ＝Ｖ１）であることが示される。該第１データ電圧Ｖ１は、第１サブ画素回路Ｐ１に用いられるグレースケール電圧であり、共有トランジスタＮ１を介して、第１ノードａと第２ノードｂを電圧がＶ１＋Ｖｔｈ１になるまで充電し、ただし、Ｖｔｈ１は共有トランジスタＮ１の閾値電圧である。共有トランジスタＮ１はＰ型トランジスタであるため、その閾値電圧Ｖｔｈ１が通常負である。それによって、第１サブ画素充電補償段階は完成する。
【００７３】
（３）第２サブ画素充電補償段階
図１１は、上記例示的な画素回路の第２サブ画素充電補償段階、すなわちタイミング図における段階３を示す。このとき、ＥＭ１信号は高レベル、ＥＭ２信号は高レベル、Ｓｃａｎ１信号は低レベル、Ｓｃａｎ２信号は高レベルであるため、リセットトランジスタＴ３は遮断状態、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５は遮断状態、スイッチング回路トランジスタＴ１は導通状態、第１サブ画素スイッチングトランジスタＴ２は遮断状態にある。第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５が遮断状態にあるため、第１発光素子ＬＥ１と第２発光素子ＬＥ２は発光しない。
【００７４】
図面には、このときのデータラインにおけるデータ電圧Ｖｄａｔａが第２データ電圧Ｖ２（すなわちＶｄａｔａ＝Ｖ２）であることが示される。該電圧Ｖ２は、第２サブ画素回路Ｐ２に用いられるグレースケール電圧であり、たとえば、第２データ電圧Ｖ２＞第１データ電圧Ｖ１である。このとき、第１ノードａの電圧、すなわち共有トランジスタＮ１のゲートの電圧はＶ１＋Ｖｔｈ１＜Ｖ２＋Ｖｔｈ１であるため、共有トランジスタＮ１は導通状態にあり、第２データ電圧Ｖ２は、共有トランジスタＮ１を介して、第２ノードｂを電圧がＶ２＋Ｖｔｈ１になるまで充電又は放電する。さらに、第１サブ画素スイッチングトランジスタＴ２が遮断状態にあるため、このとき、第１ノードａは再充電されず、Ｖ１＋Ｖｔｈ１の状態に保持される。それによって、第２サブ画素充電補償段階は完成し、第１ノードａと第２ノードｂは、第１データ電圧Ｖ１と第２データ電圧Ｖ２に対応した異なる電位であってもよい。
【００７５】
（４）発光段階
図１２は、上記例示的な画素回路の第１サブ画素回路と第２サブ画素回路の発光段階、すなわちタイミング図における段階４を示す。このとき、ＥＭ１信号は高レベル、ＥＭ２信号は低レベル、Ｓｃａｎ１信号は高レベル、Ｓｃａｎ２信号は高レベルであるため、リセットトランジスタＴ３は遮断状態、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５は導通状態、スイッチング回路トランジスタＴ１は遮断状態、第１サブ画素スイッチングトランジスタＴ２は遮断状態にある。さらに、第１ノードａと第２ノードｂのそれぞれの電位がＶ１＋Ｖｔｈ１とＶ２＋Ｖｔｈ２であるため、第１駆動トランジスタＮ２と第２駆動トランジスタＮ３は、この段階において、グレースケールに対応した導通状態にあり、同時に、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５は導通状態にあるため、第１発光素子ＬＥ１と第２発光素子ＬＥ２のそれぞれの陽極端子と陰極端子は高圧Ｖｄｄと低圧Ｖｓｓに接続され、それにより、第１駆動トランジスタＮ２と第２駆動トランジスタＮ３を流れる電流の作用により発光する。
【００７６】
具体的に、第１サブ画素回路では、第１駆動トランジスタＮ２は作動段階で飽和状態にあるように設計され、それによって、第１発光素子ＬＥ１を流れる電流ＩＬＥ１の値は以下となる。
ＩＬＥ１  ＝  Ｋ（Ｖｇｓ−Ｖｔｈ２）２
＝  Ｋ［（Ｖ１＋Ｖｔｈ１）−Ｖｄｄ−Ｖｔｈ２）］２
≒  Ｋ（Ｖ１−Ｖｄｄ）２
上記の式において、Ｖｔｈ１とＶｔｈ２はそれぞれ、共有トランジスタＮ１と第１駆動トランジスタＮ２の閾値電圧であり、且つＶｔｈ１≒Ｖｔｈ２である。最終的にＩＬＥ１≒Ｋ（Ｖ１−Ｖｄｄ）２となるため、第１発光素子ＬＥ１を流れる電流が第１駆動トランジスタＮ２の閾値電圧によらずに、該サブ画素回路の発光のグレースケールを制御するデータ電圧Ｖｄａｔａ（このとき、第１データ電圧Ｖ１である）のみに関連し、それにより、第１サブ画素回路に対する補償を実現し、プロセス及び長期間の操作による駆動トランジスタの閾値電圧（Ｖｔｈ）のドリフト問題を解決し、ドリフト問題による作動電流ＩＬＥ１への影響を解消し、第１発光素子の正常な動作を確保できる。
【００７７】
同様に、Ｖｔｈ１≒Ｖｔｈ３であり、第２駆動トランジスタＮ３を流れる電流ＩＬＥ１の計算結果がＩＬＥ１≒Ｋ（Ｖ２−Ｖｄｄ）２であるため、第２発光素子ＬＥ２を流れる電流が、第２駆動トランジスタＮ３の閾値電圧によらず、該サブ画素回路の発光のグレースケールを制御するデータ電圧Ｖｄａｔａ（このとき、第２データ電圧Ｖ２である）のみに関連し、それにより、第２サブ画素回路に対する補償を実現し、プロセス及び長期間の操作による駆動トランジスタの閾値電圧（Ｖｔｈ）のドリフト問題を解決し、ドリフトによる作動電流ＩＬＥ２への影響を解消し、第２発光素子の正常な動作を確保できる。
【００７８】
さらに、前記のとおり、本開示の実施例によれば、同一補償回路を用いて２つのサブ画素の補償、駆動をすることが可能であり、このような形態で、補償回路の占用面積を減少させ、サブ画素自体の大きさ及びサブ画素間の間隔を大幅に減少させ、より高い画質及びより高い画素密度（ＰＰＩ）を実現できる。
たとえば、本実施例の一例において、２つのサブ画素が同一画面を表示しようとする場合、走査信号Ｓｃａｎ２は常に低レベル信号として保持すればよく、この場合、第１サブ画素スイッチングトランジスタＴ２は常に導通状態にあり、第１サブ画素回路における第１ノードａと第２サブ画素回路における第２ノードｂは同等な状態にあり、それによって、第１発光素子ＬＥ１と第２発光素子ＬＥ２は、同一グレースケール画面を表示する。
【００７９】
上記例に対応して、別の例において、図６に比べ、該例示的な画素回路は第１サブ画素スイッチングトランジスタＴ２を含まず、この場合、第１サブ画素回路における第１ノードａと第２サブ画素回路における第２ノードｂは同等な状態にあり、いずれも直接共有トランジスタＮ１の出力端子に電気的に接続され、同時にデータ電圧で充電されることができ、それによって、第１発光素子ＬＥ１と第２発光素子ＬＥ２は同一グレースケール画面を表示する。
【００８０】
上記例に基づき、たとえば図２、図３、図４、図５及び図７の画素回路に用いられる操作方法及びタイミングが得られる。たとえば、図５に示される実施例では、リセット回路が設置されていないため、リセット段階がなくなる。新たな１フレームの画面を表示するとき、第１サブ画素回路における第１ノードａは、その前に充電された電圧の一部を保留するため、共有トランジスタＮ１はまだ導通状態にあり、第１ノードａに対しデータを改めて書き込められる。
【００８１】
図１３は、本開示の別の実施例に係るディスプレイパネルを示す模式的なブロック図である。該ディスプレイパネルは、複数の画素ユニット８から構成されるアレイを含み、各画素ユニット８は、少なくとも２つのサブ画素、たとえば２つのサブ画素又は３つのサブ画素等を含む。たとえば、各画素ユニットは、上記画素回路を含み、且つ該画素ユニットの少なくとも２つのサブ画素は、それぞれ画素回路の第１サブ画素回路と第２サブ画素回路に対応する。又は、２つの隣接する画素ユニットは、上記画素回路を共用し、一方の画素ユニットの１つのサブ画素が画素回路の第１サブ画素回路に対応し、他方の画素ユニットの１つのサブ画素が画素回路の第２サブ画素回路に対応する。
【００８２】
該ディスプレイパネルはさらに、データ駆動回路６とゲート駆動回路７を含んでもよい。データ駆動回路６はそれぞれデータ信号を提供し、ゲート駆動回路７は走査信号（たとえば信号Ｓｃａｎ１〜Ｓｃａｎ３）とゲート信号を提供し、さらに各種の制御信号（たとえば信号Ｅｍ１〜Ｅｍ２）を提供する。データ駆動回路６は、データライン６１を介して、画素ユニット８に電気的に接続され、ゲート駆動回路７は、ゲートライン７１を介して、画素ユニット８に電気的に接続される。データ駆動回路６とゲート駆動回路７は半導体チップとして実現可能である。
【００８３】
該ディスプレイパネルはさらに、たとえばタイミングコントローラ、信号復号回路、電圧変換回路等ほかの部材を含んでもよく、これら部材は、たとえば既知の通常の部材を使用すればよいため、ここで詳細な説明を省略する。
ディスプレイパネルの各サブ画素ユニットの発光素子がＯＬＥＤである場合、該ディスプレイパネルはＡＭＯＬＥＤディスプレイパネルであってもよい。
たとえば、該ＡＭＯＬＥＤは、シリコンＯＬＥＤ表示パネルであってもよく、たとえばバーチャルリアリティ（ＶＲ）又はオーグメンテッドリアリティ（ＡＲ）表示プラットフォームに利用できる。さらに、該シリコンＯＬＥＤ表示パネルは、ＣＭＯＳプロセスにより駆動回路を製造でき、駆動と表示を集積させるとともに、極高ＰＰＩの表示要件を満たすことができる。
【００８４】
具体的に、たとえば、一例において、各画素ユニット８は上記いずれかの実施例に係る画素回路を含み、該画素ユニット８の少なくとも２つのサブ画素はそれぞれ第１サブ画素回路と第２サブ画素回路に対応し、或いは、更に第３サブ画素回路に対応する。
【００８５】
又は、別の例において、一方の画素ユニット８の１つのサブ画素はたとえば上記図４−図６の実施例（第１サブ画素スイッチングトランジスタＴ２を含む実施例）に係る画素回路の第１サブ画素回路に対応し、他方の隣接する画素電圧８の１つのサブ画素はたとえば上記図４−図６の実施例に係る画素回路の第２サブ画素回路に対応する。該例示では、第１サブ画素スイッチングトランジスタＴ２を制御することによって、ディスプレイパネルの解像度を必要に応じて変えることができる。たとえば、第１サブ画素回路と第２サブ画素回路が同一色の光を発光する場合、第１サブ画素スイッチングトランジスタＴ２が所定期間（たとえば連続したマルチフレーム）に常に導通状態にあると、第１サブ画素回路と第２サブ画素回路は、同一グレースケールの画面を表示することに用いられる。それにより、上記隣接する２つの画素ユニット８は、視覚的に合併され１つの画素ユニットとなり、表示パネルの解像度が従来の半分になり、このように、高解像度から低解像度へ変更される。
【００８６】
ディスプレイパネルの解像度を必要に応じて変更させる場合、ディスプレイパネルの表示領域又は所定領域を肉眼観察領域と非観察領域に分けることで、解像度を差別化させる。たとえば、本実施例に係るディスプレイパネルはさらに視標追跡装置（たとえば、画像センサ、プロセッサ、メモリ等を含む）を含んでもよい。視標追跡技術（ｅｙｅ  ｔｒａｃｋｉｎｇ）を利用して肉眼が観察したディスプレイパネルの位置を判断し、肉眼が観察した位置の所在する領域を高解像度で表示し、それ以外の非肉眼観察領域を低解像度で表示する。肉眼観察領域と非肉眼観察領域を区別して異なる解像度で表示することにより、ユーザーの視覚的エクスペリエンスを損なわずに、ディスプレイパネルの消費電力を効果的に低減できる。この場合、たとえば異なる領域は、同一又は異なる駆動ユニットに制御され、異なるタイミング要件を実現できる。
【００８７】
以上は本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するものではなく、本開示の保護範囲は添付した特許請求の範囲により限定される。
本願は、２０１７年５月１２日に出願した中国特許出願第２０１７１０３３６１５７．５号の優先権を主張し、ここで、上記中国特許出願に開示された全内容が本願の一部として援用される。
【符号の説明】
【００８８】
６  データ駆動回路
７  ゲート駆動回路
８  複数の画素ユニット
８  画素ユニット
６１  データライン
７１  ゲートライン
【図１Ａ】
2020519912.tif 000003
【図１Ｂ】
2020519912.tif 000004
【図２】
2020519912.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2020519912.tif 000009
【図７】
2020519912.tif 000010
【図８】
2020519912.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2020519912.tif 000016
【国際調査報告】
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2020519912.tif 000018
2020519912.tif 000019
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