(57)【要約】本発明は、導電性トレースを形成するため、基板（１）上に導電性材料からなる導電層（４）を塗布する工程（１０１）と、導電性トレースを覆うため、導電層（４）上に絶縁材料からなる絶縁層（６）を直接塗布する工程（１０２）と、導電層（４）上に少なくとも１つの接触域（８）を形成するため、導電層（４）を部分的に露出させ、絶縁層（６）をパターニングする工程（１０３）であって、絶縁層（６）をパターニングするためのマスクにより、少なくとも１つの接触域（８）における、絶縁材料（６）が残存する領域（９）が画定される工程と、接触域（８ａ）が隆起するよう、領域（９）に残存する絶縁材料を被覆するため、少なくとも１つの接触域（８）において絶縁層（６）上に上層導電層（１３）を部分的に直接塗布する工程（１０４）と、を備える電極、好ましくは埋込型電極アレイの製造方法に関する。本発明は、電極アレイ、より好ましくは埋込型電極アレイに更に関する。【選択図】    図２ｆ
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【特許請求の範囲】
【請求項１】
電極、好ましくは埋込型電極アレイを製造する方法（１００）であって、
導電性トレース（１６、１６’、１６”）を形成するため、基板（１、２）上に導電性材料からなる導電層（４、４’、４”）を塗布する工程（１０１）と、
前記導電性トレース（１６、１６’、１６”）を覆うため、前記導電層（４、４’、４”）上に絶縁材料からなる絶縁層（６）を直接塗布する工程（１０２）と、
前記導電層（４、４’、４”）上に少なくとも１つの接触域（８、８’、８”）を形成するため、前記導電層（４）を部分的に露出させ、前記絶縁層（６）をパターニングする工程（１０３）であって、前記絶縁層（６）をパターニングするためのマスクにより、前記少なくとも１つの接触域（８、８’、８”）における、前記絶縁材料（６）が残存する領域（９、９’、９”）が画定される工程と、
前記接触域（８ａ、８ａ’、８ａ”）が隆起するよう、前記領域（９、９’、９”）に残存する前記絶縁材料を被覆するため、前記少なくとも１つの接触域（８、８’、８”）において前記絶縁層（６）上に上層導電層（１３）を部分的に直接塗布する工程（１０４）と、を備える方法。
【請求項２】
前記絶縁層（６）をパターニングする工程（１０３）は、
前記少なくとも１つの接触域（８、８’、８”）に残存する前記絶縁材料を、好ましくはフォトレジスト材料（５）で被覆することと、
前記フォトレジスト材料（５）で被覆されない前記絶縁層（６）の領域の厚さ（ｄ１）を減少させることと、を含む請求項１に記載の方法（１００）。
【請求項３】
前記上層導電層（１３）を部分的に塗布する工程（１０４）は、ステンシルマスク（１１）の各開口部（１２、１２’、１２”）を通して行われる請求項１又は２に記載の方法（１００）。
【請求項４】
前記絶縁層（６）をパターニングする工程（１０３）の前に、
前記絶縁層（６）上に第２の導電層（４、４’、４”）を直接塗布し、
前記第２の導電層（４、４’、４”）上に第２の絶縁層（６）を直接塗布する請求項１〜３のいずれか一項に記載の方法（１００）。
【請求項５】
前記絶縁層をパターニングする工程（１０３）の前に、前記第２の導電層（４、４’、４”）の塗布、及び、前記第２の絶縁層（６）の塗布が、少なくとも１回、好ましくは２回繰り返して行われる請求項４に記載の方法（１００）。
【請求項６】
前記絶縁層（６）をパターニングする工程（１０３）は、各導電層（４、４’、４”）上にそれぞれ少なくとも１つの接触域（８、８’、８”）が得られるように、各導電層（４、４’、４”）を部分的に露出させ、全ての絶縁層（６）を一度にパターニングすることを含み、
前記全ての絶縁層（６）をパターニングするための前記マスクにより、各導電層（４、４’、４”）の前記少なくとも１つの接触域（８、８’、８”）における、前記絶縁材料が残存する領域（９、９’、９”）が画定される請求項４又は５に記載の方法（１００）。
【請求項７】
前記上層導電層（１３）を部分的に塗布する工程（１００）は、各接触域（８ａ、８ａ’、８ａ”）が隆起するよう、前記領域（９、９’、９”）に残存する全ての絶縁材料を被覆するため、各接触域（８、８’、８”）において前記上層導電層（１３）を塗布することを含む請求項６に記載の方法（１００）。
【請求項８】
前記導電層（４、４’、４”）を塗布する工程（１０１）の前に、前記基板（１、２）上に下層絶縁層（３）を直接塗布する請求項１〜７のいずれか一項に記載の方法（１００）。
【請求項９】
前記導電層（４、４’、４”）を塗布する工程（１０１）は、パターン形成を含む請求項１〜８のいずれか一項に記載の方法（１００）。
【請求項１０】
前記電極を得るため、前記基板（１、２）が除去される請求項１〜９のいずれか一項に記載の方法（１００）。
【請求項１１】
電極、好ましくは電極アレイであって、
電気信号を伝達する少なくとも１つの導電性トレース（１６、１６’、１６”）を含む少なくとも１つの導電層（４、４’、４”）であって、絶縁材料で封止された少なくとも１つの導電層（４、４’、４”）と、
前記電気信号を神経組織に及び／又は神経組織から伝えるための少なくとも１つの接触域（８、８’、８”）であって、前記電極の主表面（１４）まで隆起するように被覆された絶縁材料の領域（９、９’、９”）を含む少なくとも１つの接触域（８ａ、８ａ’、８ａ”）と、
前記電気信号を外部処理ユニットに及び／又は外部処理ユニットから伝えるための少なくとも１つの接続域（１０、１０’、１０”）と、を備える電極。
【請求項１２】
前記少なくとも１つの導電層（４、４’、４”）は、前記絶縁材料からなる２つの層の間に封止された請求項１１に記載の電極。
【請求項１３】
隆起した前記少なくとも１つの接触域（８ａ、８ａ’、８ａ”）は、前記電極の前記主表面（１３）から距離（ｄ３）だけ突出した請求項１１又は１２に記載の電極。
【請求項１４】
前記電極は、少なくとも２つの導電性トレース（１６、１６’、１６”）を２つの異なる導電層（４、４’、４”）上に含み、
前記異なる導電層（４、４’、４”）は、前記絶縁材料からなる絶縁層（６）によりそれぞれ分離された請求項１１〜１３のいずれか一項に記載の電極。
【請求項１５】
前記少なくとも１つの導電性トレース（１６、１６’、１６”）は、白金、金、チタン、又は白金イリジウム合金からなり、
前記絶縁材料は、ポリイミド、ポリジメチルシロキサン、パリレン、又は液晶ポリマーである請求項１１〜１３のいずれか一項に記載の電極。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極、好ましくは埋込型電極アレイの製造方法に関し、電極、好ましくはマルチ電極アレイ（ＭＥＡ）としても知られる電極アレイ、より好ましくは埋込型電極アレイに更に関する。本発明の電極は「インプラント」又は「プローブ」とも称され、例えば、神経組織などの興奮性組織からの電気信号を測定及び／又は記録するために使用される。埋込型電極は、例えば、電気信号を用いて神経組織などの興奮性組織を刺激するためにも使用することができる。本発明の電極は、ｉｎ  ｖｉｔｒｏ用途及びｉｎ  ｖｉｖｏ用途の両方に使用可能であり、生体適合性である必要がある。
【背景技術】
【０００２】
ＭＥＡは、電極、接触板、接触シャンク、又は刺激要素とも呼ばれる複数の接触域を備える装置である。各接触域を通して、組織から又は組織へ電気信号が送受信される。したがって、ＭＥＡは本質的に、ニューロンなどの興奮性細胞を電子処理回路に接続する神経界面などの組織界面として機能する。一般に、ＭＥＡには、ｉｎ  ｖｉｖｏで使用される埋込型電極（アレイ）とｉｎ  ｖｉｔｒｏで使用される非埋込型電極（アレイ）の２つの主要な種類が存在する。以下、「埋込型電極」という用語は、ｉｎ  ｖｉｔｒｏ用途及びｉｎ  ｖｉｖｏ用途の両方を指す。
【０００３】
特に、ニューロンや筋肉細胞などの興奮性細胞は、励起時、その細胞膜を通してイオン電流を生成し、各細胞の内側と外側との間に電圧の変化を引き起こす。このような神経信号を記録する際、電極アレイ上の電極は、この電圧の変化を、イオンによって運ばれる環境（イオン電流）から電子によって運ばれる電流（電子電流）に変換して電極アレイの接触域から電気信号を得る。刺激時は、電極アレイの接触域が電子電流をイオン電流に変換し、刺激された（興奮性）細胞の膜上の電位依存性イオンチャネルに作用して、ニューロンや筋肉細胞の場合、細胞を脱分極させ、活動電位を誘発する。
【０００４】
記録される電気信号の大きさや形状、刺激信号の効率は、いくつかの要因に左右される。これらの要因の１つは、細胞が置かれた媒体の性質、例えば、媒体の導電率、静電容量、及び均質性である。他の影響因子は、細胞と電極アレイの接触域との接触の性質、例えば接触域の大きさや細胞までの距離である。他の影響因子は電極自体の性質、例えば、その形状、インピーダンス、及びノイズである。他の影響因子は、後続の（又は生成用）信号処理ユニット、例えば、そのゲイン、帯域幅、遮断周波数、データサンプリング特性である。
【０００５】
電極アレイの接触面積の増加を制限する主な要因は、ＭＥＡのサイズが小さく相互接続のためのスペースが限られることである。これらの相互接続はアレイの電極自体が利用可能な面積を制限する。他方で、更なる信号処理又は信号生成のために接触域を後続の処理ユニットと接触させる場合、組織の切断を小さく留めるという生理学的必要性を満たす必要がある。
【０００６】
Ｋｉｓｂａｎらによる「Ｍｉｃｒｏｐｒｏｂｅ  Ａｒｒａｙ  ｗｉｔｈ  Ｌｏｗ  Ｉｍｐｅｄａｎｃｅ  Ｅｌｅｃｔｒｏｄｅｓ  ａｎｄ  Ｈｉｇｈｌｙ  Ｆｌｅｘｉｂｌｅ  Ｐｏｌｙｉｍｉｄｅ  Ｃａｂｌｅｓ  ｆｏｒ  Ａｃｕｔｅ  Ｎｅｕｒａｌ  Ｒｅｃｏｒｄｉｎｇ」（第２９回ＩＥＥＥ医用生体工学年次国際会議、２００７年、１７５〜１７８頁）、Ｓｈａｈらによる「Ｉｍｐｒｏｖｅｄ  ｃｈｒｏｎｉｃ  ｎｅｕｒａｌ  ｓｔｉｍｕｌａｔｉｏｎ  ｕｓｉｎｇ  ｈｉｇｈ  ｓｕｒｆａｃｅ  ａｒｅａ  ｐｌａｔｉｎｕｍ  ｅｌｅｃｔｒｏｄｅｓ」（第３５回ＩＥＥＥ医用生体工学年次国際会議、２０１３年、１５４６〜１５４９頁）では、電極アレイに接触域が直線状に分布した、ケイ素系（Ｋｉｓｂａｎら）又はポリイミド系（Ｓｈａｈら）マイクロプローブが紹介されている。この埋込型電極アレイは白金（Ｐｔ）又は白金黒（Ｐｔ黒）からなる。白金黒（Ｐｔ黒）は、白金電極のコーティング材として使用される優れた触媒特性を有する白金の微細粉末である。電極アレイは、イミドモノマーのポリマーであるポリイミド（ＰＩ）を更に含む。電極アレイは平面形状であるため、電極アレイ内の接触域の数は非常に限られる。
【０００７】
Ａ．Ｂｅｎｄａｌｉらによる「Ｓｙｎｔｈｅｔｉｃ  ３Ｄ  ｄｉａｍｏｎｄ−ｂａｓｅｄ  ｅｌｅｃｔｒｏｄｅｓ  ｆｏｒ  ｆｌｅｘｉｂｌｅ  ｒｅｔｉｎａｌ  ｎｅｕｒｏｐｒｏｓｔｈｅｓｅｓ：  Ｍｏｄｅｌ，  ｐｒｏｄｕｃｔｉｏｎ  ａｎｄ  ｉｎ  ｖｉｖｏ  ｂｉｏｃｏｍｐａｔｉｂｉｌｉｔｙ」（Ｂｉｏｍａｔｅｒｉａｌｓ  ６７巻、２０１５年１０月、７３〜８３頁）は、三次元構造を用いてより高い空間分解能を実証するために、遠方接地の平面型又は三次元インプラントのモデリングを開示している。この三次元形状は、インプラント基材のネガティブモールドにより得られるが、この種の方法による多層成形は不可能である。したがって、これも電極アレイ内の接触域の数が非常に限られる。
【０００８】
電極アレイの密度を増加させるための有効な解決策は、異なる層上に配置された導電性トレースを有する電極アレイを製造することである。例えば２層システムでは、インプラントは、同じ幅の接続ケーブルに対して２倍量の接触域を有し得る。多層化により、下層の相互接続が他の相互接続の下、更には接触域の下を通過するように設計することが可能になる。密度が高いほど、より高い空間分解能が得られ、より効率的かつ標的を絞った刺激のため、また、より信頼性が高く正確な記録のため、より多数のチャネルを使用に可能となる。
【０００９】
Ｚ．Ｘｉａｎｇらによる「Ａ  ｆｌｅｘｉｂｌｅ  ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｄｅ  ｍｅｓｈ：  Ａｎ  ｅｎａｂｌｉｎｇ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｗｉｒｅｌｅｓｓ  ｂｒａｉｎ−ｃｏｍｐｕｔｅｒ  ｉｎｔｅｒｆａｃｅ  ｐｒｏｓｔｈｅｓｅｓ」（Ｍｉｃｒｏｓｙｓｔｅｍｓ＆Ｎａｎｏｅｎｇｉｎｅｅｒｉｎｇ  ２巻、２０１６年５月、１６０１２頁）及びＺ．Ｘｉａｎｇらによる「Ｐｒｏｇｒｅｓｓ  ｏｆ  Ｆｌｅｘｉｂｌｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  ｉｎ  Ｎｅｕｒａｌ  Ｉｎｔｅｒｆａｃｉｎｇ  −  Ａ  Ｓｅｌｆ−Ａｄａｐｔｉｖｅ  Ｎｏｎ−Ｉｎｖａｓｉｖｅ  Ｎｅｕｒａｌ  Ｒｉｂｂｏｎ  Ｅｌｅｃｔｒｏｄｅ  ｆｏｒ  Ｓｍａｌｌ  Ｎｅｒｖｅｓ  Ｒｅｃｏｒｄｉｎｇ」（Ａｄｖ．Ｍａｔｅｒ．２８巻２２号、２０１６年６月、４４７２〜４４７９頁）には、標準プローブの微細加工の完了後に成膜及び被覆されたエポキシ系ネガ型フォトレジスト（ＳＵ８）により作成される電極が記載されている。３Ｄ電極アレイの製造にこのようなフォトレジストを使用することは、多層システムにおいて、特定の層それぞれに対して接触域を成膜しパターニングする必要があることを意味する。膜厚及び露光量は層の深さにより異なる。また、異なる深さへの成膜は不均質になり得るため、ＳＵ８は後で剥離する危険性が常にある。したがって、このようなＭＥＡの製造は不正確で、コストがかかり、非常に高い材料努力を必要とする。
【００１０】
また、Ａ．Ｔｏｏｋｅｒらによる「Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  ｍｕｌｔｉ−ｌａｙｅｒ  ｍｅｔａｌ  ｎｅｕｒａｌ  ｐｒｏｂｅ  ｄｅｓｉｇｎ」（ＩＥＥＥ医用生体工学年次国際会議、２０１２年、５９９５〜５９９８頁）には、多層金属及びマルチサイトのポリマー系ＭＥＡの微細加工プロセスが記載されている。
【００１１】
既知の多層ＭＥＡは、導電性トレースを被覆しつつ組織に対する電気信号の送受信のために開口した導電層の絶縁封止を必要とするため、重大な欠点を有している。中間導電層が電極アレイの底部側に配置される場合、導電層における接触域の直径と上層の絶縁材料の封止厚さのアスペクト比はますます問題となる。また、組織の刺激／記録効率は、接触域と組織細胞との間の距離に大きく依存する。この距離は、封止・開口アスペクト比に大きく影響される。
【００１２】
米国特許出願公開第２０１６／０１２０４２３号明細書において、層状構造は、導電性材料層と絶縁材料層を含む。追加層の形成時又は形成後、導電性材料層ごとにアクセス領域が作られる。これにより製造プロセスの複雑さが増す。ＭＥＡの主表面には接触域が設けられ、貫通孔（ビア）により各導電性材料層との接触が行われる。各接触域及び貫通孔は電気メッキ又はインクジェット印刷により形成される。
【００１３】
多層構造を設ける全ての既知の技術は、貫通孔による異なる層を通った相互接続を含む。各貫通孔は、追加層ごとにエッチングされる。これらの貫通孔は電気メッキされることもある。これには多数の成膜材料と多数の製造工程が要される。更に、可撓性ポリイミドとの機械的整合性が低いことや、熱膨張が起こりやすいことが予想され、ＭＥＡの品質が著しく低下する。
【００１４】
したがって、より高密度の接触域（ひいては、より高空間分解能）を有する、神経組織を記録、計測、及び／又は刺激するための（埋込型）電極（アレイ）をより効率的に製造する必要がある。特に、製造工程及び材料努力を劇的に減少しながら、接触域と組織細胞との間の距離を劇的に減少することが保証されるべきである。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本出願の目的は、特には、製造工程数を劇的に減らし、また、刺激及び記録のための神経組織と接触域との間の距離を減らすことによって、上記の問題を解消する電極、好ましくは電極アレイ、及びその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
上記の問題は、独立請求項の特徴によって解決される。更なる有利な実施形態は、それぞれの従属請求項から導き出される。
【００１７】
本発明の一態様によると、電極、好ましくは埋込型電極アレイを製造する方法は、以下の工程を含む。第１の工程では、基板上に導電性材料からなる導電層を塗布して導電性トレースを形成する。第２の工程では、絶縁材料からなる絶縁層を導電層上に直接塗布して導電性トレースを覆う。第３の工程では、導電層を部分的に露出させて絶縁層をパターニングし、導電層上に少なくとも１つの接触域を形成する。絶縁層をパターニングするためのマスクにより、少なくとも１つの接触域において絶縁材料が残存する領域が画定される。第４の工程では、少なくとも１つの接触域における絶縁層上に上層導電層を部分的に直接塗布し、上記領域に残存する絶縁材料を被覆して接触域を隆起させる。
【００１８】
電極は、好ましくは、マルチ電極アレイ（ＭＥＡ）の一部である。この電極アレイは、導電層内の導電性トレースを介して送信される電気信号を用いて神経組織を記録、計測、及び／又は刺激するために使用される。神経組織や筋肉組織を刺激する場合は、この電気信号は処理ユニットから生成される。神経組織や筋肉組織を記録・計測する場合は、この電気信号は処理装置に提供される。このように、電極は、イオン電流と電子電流を変換するための手段である。
【００１９】
導電性材料の塗布は、スパッタリング法、好ましくは物理気相成長法（ＰＶＤ）、より好ましくはマグネトロンスパッタ堆積法、例えば、高出力インパルスマグネトロンスパッタリング（ＨＩＰＩＭＳ）によって行うことができる。非常に高い融点を有する材料は抵抗蒸発器内で蒸発させると問題を生じる可能性があるが、スパッタリングの重要な利点は、これらの材料を容易にスパッタリングできることである。スパッタ堆積層は、原料物質の組成に近い組成を有する。スパッタ層は、下層との優れた接着性を有し得る。その対象には多量の物質が含まれ、メンテナンスが不要であるため、この技術は超高真空用途に適している。スパッタ源は高温部品を含まず、ポリマー基材や酸素などの反応性ガスと適合性がある。蒸着はボトムアップで行われるが、スパッタリングはトップダウンで行うことができる。エピタキシャル成長などの高度処理が可能である。
【００２０】
導電性材料は、好ましくは、白金、チタン（Ｔｉ）、金（Ａｕ）、白金−イリジウム（Ｉｒ）、又はそれらの合金である。より好ましくは、適切な効率、低劣化性、低腐食性、高機械的堅牢性などの生体適合性、及び／又は基板や封止材として使用されるポリマー材料との良好な接着性を得るため、導電性材料は、チタン、窒化チタン、酸化イリジウム、白金黒材料などで被覆される。導電性材料は、埋め込み時に必要とされる弾性、頑強性、及び剛性を電極に提供する。また、導電性材料は、大きな信号劣化なしに電気信号を伝達する優れた特性を提供する。
【００２１】
基板は、製造時のキャリア材として使用することができる。基板上への導電層の配置は、導電層と基板との間に別の層が配置されてもよいことを意味する。
【００２２】
絶縁層を塗布する工程は、絶縁材料の薄層を下層の平坦面に均一に積層するよう、スピンコーティング又は印刷によって行うことができる。通常、少量の材料を中心に塗布し、遠心力で絶縁材料を広げるために基板を高速で回転させる。絶縁材料は、好ましくはポリイミド（ＰＩ）である。あるいは、一般にシリコーンと呼ばれるケイ素系有機ポリマーであるポリジメチルシロキサン（ＰＤＭＳ）が絶縁材料として使用される。あるいは、様々な化学蒸着ポリパラキシリレンポリマーのパリレンが絶縁材料として使用される。あるいは、芳香族ポリマーの一種である液晶ポリマー（ＬＣＰ）が絶縁材料として使用される。ポリイミド、パリレン、液晶ポリマー、及びポリジメチルシロキサンは非常に柔軟であるため、埋込型電極アレイに好適な材料である。
【００２３】
絶縁層をパターニングする工程は、シリコン（Ｓｉ）ハードマスクスパッタリング法によって行うことができる。したがって、絶縁層のパターニングは、Ｓｉドライエッチングプロセスと、それに続く、高い正確性を得られるＰＩドライエッチングプロセスによって行うことができる。下層の導電層は、エッチストップ層として働き、これにより製造工程が劇的に減少される。
【００２４】
以後、「パターニング」という用語は、フォトリソグラフィ法で既存の層を構造化するプロセスを指す。フォトリソグラフィは、基本的に、フォトレジストと呼ばれる感光性ポリマーを露光及び現像して平坦な層上に三次元レリーフ像を形成する現像法である。一般に、理想的なフォトレジスト像は、レジスト厚さを貫通する垂直壁を伴う、基板の平面内に設計又は意図されたパターンの正確な形状を有する。従って、最終的なレジストパターンは二元的であり、基板の一部はレジストで被覆され、他の部分は完全に被覆されない。レジストで被覆された基板の部分はエッチング、イオン注入、又は他のパターン転写機構から保護されるため、この二値パターンはパターン転写に必要である。典型的なフォトリソグラフィプロセスは、一般に、基板準備、フォトレジストスピンコート、プリベーク（ソフトベーク）、露光、ポストエクスポージャーベーク、現像、ポストベーク（ハードベーク）の順で行われる。レジストストリップ（除去）は、レジストパターンが下層に転写された後に実施されるリソグラフィプロセスの最後の操作である。一般に、この一連の工程は複数のツールが関連付けられた連続ユニットで実施される。
【００２５】
導電層の部分的な露出は、特に、絶縁層を部分的に除去することで少なくとも１つの接触域で導電層を露出させることを要する。絶縁層をパターニングするためのマスクは、絶縁材料が接触域の所定の領域、好ましくは接触域の中央部に残存する（除去されない）ように定められる。好ましくは、絶縁層を部分的に除去した後、絶縁材料のピラー（柱）が各接触域の内側の所定の領域に残存する。
【００２６】
各導電層は少なくとも１つの接触域を含む。好ましくは、各導電層内に複数の接触域を設け、電極アレイの密度、ひいては空間分解能を高めることができる。
【００２７】
絶縁材料のピラーの上及び周囲に部分的に上層導電層を塗布することによって、導電層は、層自体の接触域から電極アレイの主表面まで、又は、主表面より上方に隆起する。このように、残存する絶縁材料は上層によって被覆される。電極アレイの主表面とは、神経組織に面する電極アレイの外面である。
【００２８】
本発明の方法は、この層上の接触域が残存する絶縁材料の所定領域を有するため、導電性材料の材料努力を大幅に減少させることができる。残存する絶縁材料は導電性材料よりも安価な材料であるため、導電性材料の材料努力を減少し、製造コストを削減することができ、また、電極アレイの柔軟性を増大させことができる。
【００２９】
接触域を隆起させることで、神経組織と電極（アレイ）との間の距離が最小限に抑えられ、電極の信号伝送効率が大幅に向上する。したがって、全ての接触域が電極の主表面（絶縁層）まで隆起するか、あるいは主表面から突出可能となるよう三次元形状に製造されたマルチ電極アレイが提供される。
【００３０】
好ましい実施形態では、絶縁層をパターニングする工程は、少なくとも１つの接触域に残存する絶縁材料を、好ましくはフォトレジスト材料で被覆することと、フォトレジスト材料で被覆されない絶縁層の領域の厚さを減少させることを更に含む。これにより、電極の主表面、特に埋込型電極の絶縁材料より上方に隆起した接触域の突出部を定めることができる。隆起した接触域は絶縁材料より上方に配置され、突出部はそれぞれの厚さを減少することで調節可能である。これにより、突出した接触域を神経／筋肉組織に埋め込むことができ、組織における電極の信号伝送効率及び位置安定性が向上する。これはｉｎ  ｖｉｖｏ用途に極めて重要である。
【００３１】
好ましい実施形態では、上層導電層を部分的に塗布する工程は、ステンシルマスクの各開口部を通して行われる。このステンシルマスクは、電極上の最終的な接触パッドを精密に定め、上層導電層を正確に配置するために使用される。
【００３２】
好ましい実施形態では、絶縁層をパターニングする前に、絶縁層上に第２の導電層を直接塗布し、第２の導電層上に第２の絶縁層を直接塗布する。これにより、第２の導電性トレースの層を、第１の導電層とは異なる第２の層に形成することができる。このように、更なる導電層を追加することで、電極の多層構造を拡張することができる。これにより、電極アレイの総面積当たりの接触面積が増大し、及び／又は、高密度化が可能となり、電極アレイの空間分解能を向上することができる。
【００３３】
好ましい実施形態では、絶縁層をパターニングする工程の前に、第２の導電層の塗布、及び、第２の絶縁層の塗布が、少なくとも１回、好ましくは２回繰り返して行われる。これにより、少なくとも３層、好ましくは４層の導電性トレースを電極アレイに形成することができる。導電性材料は、絶縁層のパターニング時にエッチストップ層として働くことができる。絶縁層は一度に全てパターニングされるので、製造工程数が減少するという利点がある。
【００３４】
絶縁材料のパターニング工程は、全ての絶縁層及び全ての導電層が多層構造に塗布された後に一度に実施される。各接触域、好ましくは接触域の中央部に絶縁材料が残存する領域を画定する（ピラーを形成する）ことで、接触域にアクセスする完全な穴ではなくリングをエッチングすることで得られる接触域の絶縁材料を除去するパターニングにより、より単純かつ効率的に多層ＭＥＡを実現することが可能となる。白金は少なくともある程度酸素プラズマエッチングに対して不活性であるため、エッチストップ層として使用することができ、これにより、全体的な製造プロセスの工程数、特にフォトリソグラフィプロセスの工程数を減らすことができる。しかしながら、強力な酸素プラズマエッチングが長時間にわたる場合、白金の厚さが減少する可能性がある。これは、適用されるツール、出力、ガス流量、及び温度に依存する。
【００３５】
好ましい実施形態では、絶縁材料のパターニング工程は、各導電層上にそれぞれ少なくとも１つの接触域が得られるように、各導電層を部分的に露出させ、全ての絶縁層を一度にパターニングすることを含み、全ての絶縁層をパターニングするためのマスクにより、各導電層の少なくとも１つの接触域における、絶縁材料が残存する、すなわち除去されない領域（例えば、他の全ての絶縁層を通る各接触域のピラー）が画定される。
【００３６】
これにより、得られる多層電極アレイの全ての接触域を同じ高さまで隆起させることができ、接触域間の信号伝送差を減少することができる。
【００３７】
好ましい実施形態では、導電層を塗布する工程の前に、基板上に下層絶縁層を直接塗布する。これにより、製造工程で基板を除去する場合、導電性トレースが被覆される。
【００３８】
好ましい実施形態では、導電層を塗布する工程は、パターン形成を含む。これにより、導電性トレースの長さ・幅が定められ、トレースとＭＥＡの接触域との重複が回避される。
【００３９】
好ましい実施形態では、電極を得るため、基板が除去される。これは、アルミニウム−陽極溶解法によって達成することができる。
【００４０】
本発明の別の態様によると、電極、好ましくは電極アレイは、電気信号を伝達する少なくとも１つの導電性トレースを含む少なくとも１つの導電層を備える。この導電層は、絶縁材料で封止されている。また、埋込型電極アレイは、電気信号を神経組織に及び／又は神経組織から伝えるための少なくとも１つの接触域を更に備える。この接触域は、埋込型電極の主表面まで隆起するよう被覆された絶縁材料の領域、例えばピラーを含む。また、電極は、電気信号を外部処理ユニットに及び／又は外部処理ユニットから伝えるための少なくとも１つの接続域を更に備える。
【００４１】
好ましい実施形態では、少なくとも１つの導電層は、外部の影響又は組織を通る信号の伝送を確保するため、絶縁材料からなる２つの層の間に封止されている。
【００４２】
好ましい実施形態では、隆起した少なくとも１つの接触域は、電極の主表面から突出している。これにより、神経組織と接触域との間で信号をやり取りする効率が高まる。
【００４３】
好ましくは、電極アレイは、少なくとも２つの導電性トレースを２つの異なる導電層上に含み、異なる導電層は、絶縁材料の層によりそれぞれ分離されている。
【００４４】
好ましくは、少なくとも１つの導電性トレースは、白金、チタン、白金イリジウム、又は金からなる。トレースは、チタン、窒化チタン、酸化イリジウム、又は白金黒で被覆されていてもよい。
【００４５】
好ましくは、絶縁材料は、ポリイミド、パリレン、液晶ポリマー、及び／又はポリジメチルシロキサンからなる。
【００４６】
上記製造方法では、別途切断を必要とせず、電極アレイの外形をも決定する単一のドライエッチング工程で多層電極アレイを製造することができる。また、追加のフォトリソグラフィ工程やドライエッチング工程により、電極を封止層から同一の任意の高さ（突出距離）まで突出させることができる。
【００４７】
絶縁性ポリイミド材料からなる電極アレイの他の利点は、ドライエッチングプロセス後のポリイミドピラーの壁の空隙率により、より大きな表面積を電極部位で利用可能なことである。これは、この電極アレイが、平坦な電極と比べ、より良好な注入容量を有することができることを意味する。
【００４８】
更に、本発明の解決法では、ＭＥＡの上面に到達するために、開口部の全容積を充填するように電気メッキを実施する必要がなく、導電層と絶縁層との局所的な機械的不整合による問題が起こりにくい。電気メッキは高コストでより多くの成膜を必要とするため、電気メッキの回避により、製造コストを削減することができる。
【図面の簡単な説明】
【００４９】
以下、図面を参照して本発明の例示的な実施形態を説明するが、例示的な実施形態は本発明の範囲を限定するものではない。特に明記しない限り、異なる図面の同一の参照符号は、少なくとも同一機能の同一要素を示す。図面中の個々の要素は、要素の機能を説明するため拡大して示され得る。
【００５０】
【図１】本発明の電極の製造方法のフローの例示的な実施形態を示す。
【図２ａ】本発明の電極の製造方法の第１の例示的な実施形態を示す。
【図２ｂ】本発明の電極の製造方法の第１の例示的な実施形態を示す。
【図２ｃ】本発明の電極の製造方法の第１の例示的な実施形態を示す。
【図２ｄ】本発明の電極の製造方法の第１の例示的な実施形態を示す。
【図２ｅ】本発明の電極の製造方法の第１の例示的な実施形態を示す。
【図２ｆ】本発明の電極の製造方法の第１の例示的な実施形態を示す。
【図３ａ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図３ｂ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図３ｃ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図３ｄ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図３ｅ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図３ｆ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図３ｇ】本発明の電極の製造方法の第２の例示的な実施形態を示す。
【図４ａ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｂ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｃ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｄ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｅ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｆ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｇ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｈ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｉ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｊ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｋ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｌ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｍ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｎ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｏ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｐ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｑ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｒ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｓ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｔ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｕ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｖ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｗ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｘ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｙ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図４ｚ】本発明の多層電極アレイの製造方法の第１の例示的な実施形態を示す。
【図５ａ】本発明の多層電極アレイの製造方法の第２の例示的な実施形態を示す。
【図５ｂ】本発明の多層電極アレイの製造方法の第２の例示的な実施形態を示す。
【図５ｃ】本発明の多層電極アレイの製造方法の第２の例示的な実施形態を示す。
【図５ｄ】本発明の多層電極アレイの製造方法の第２の例示的な実施形態を示す。
【図５ｅ】本発明の多層電極アレイの製造方法の第２の例示的な実施形態を示す。
【図５ｆ】本発明の多層電極アレイの製造方法の第２の例示的な実施形態を示す。
【図６】本発明の埋込型電極アレイの第１の例示的な実施形態の側面図である。
【図７】図６の埋込型電極アレイの第１の例示的な実施形態の上面図である
【図８】本発明の埋込型電極アレイの第２の例示的な実施形態の側面図である。
【図９ａ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｂ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｃ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｄ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｅ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｆ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｇ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｈ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｉ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図９ｊ】本発明の電極アレイの製造に使用されるステンシルマスクを作製するための一実施形態を示す。
【図１０】本発明の埋込型電極アレイの第３の例示的な実施形態の上面図である。
【図１１】本発明の多層三次元電極アレイのインピーダンス分光法の応答特性の例を示す。
【図１２】従来技術による多層平面電極アレイのインピーダンス分光特性の例を示す。
【図１３】本発明の単層三次元電極アレイのインピーダンス分光特性の例を示す。
【図１４】従来技術による単層平面電極アレイのインピーダンス分光特性の例を示す。
【発明を実施するための形態】
【００５１】
図１は、本発明の電極の製造方法のフローの例示的な実施形態を示す。ステップ１０１において、導電性トレース１６を形成するため、基板１上に導電性材料からなる導電層４を塗布する。ステップ１０２において、導電性トレース１６（不図示）を覆うため、導電層４上に絶縁材料からなる絶縁層６を直接塗布する。
【００５２】
ステップ１０３において、絶縁材料が残存する領域９を有する接触域８を形成するため、導電層４を部分的に露出させ、絶縁層６をパターニングする。ステップ１０４において、上層導電層１３を接触域８に部分的に塗布する。
【００５３】
本発明では、絶縁材料は、電極を形成する接触域８の中央部に、例えば絶縁材料のピラーとして、領域９において保持される（残存する）。そのため、絶縁層６をパターニングするためのマスクは、完全な穴ではなくリングのみが除去されるように導電層４を露出させるために適合される。これにより、残りの絶縁材料を接触域に残留させることができる。ステップ１０４で上層を塗布することによって、残存する絶縁材料を導電性材料で被覆し、接触域を電極の主表面まで隆起させる。これにより、導電性材料を削減し、材料努力を大幅に減らすことができる。また、製造工程を省略することができる。これにより、非常に単純かつ効率的な方法で電極を得ることができる。これにより、隆起した接触域から組織までの距離が大幅に短縮され、信号劣化が防止される。
【００５４】
更に、隆起した接触域と組織との間の距離が短いと、刺激や記録に必要な電圧が少なくなる。したがって、電極材料の劣化を抑制し、加水分解が起こるリスクを減らすことができる。
【００５５】
図２ａ〜図２ｆは、本発明の電極の製造方法の第１の例示的な実施形態を示す。図２ａによると、基板１が提供される。基板１は、好ましくはシリコン（Ｓｉ）ウェハであり、図４を参照して説明されるように、更なる層で覆われていてもよい。基板１上には、導電層４が塗布される。この層４の配置は、図４を参照してより詳細に説明される。導電層の材料としては、例えば白金（Ｐｔ）又はチタン（Ｔｉ）が挙げられる。また、導電層４の材料として、金（Ａｕ）又は白金−イリジウム合金を用いてもよい。
【００５６】
図２ｂによると、導電層４はフォトレジスト層５によって被覆される。フォトレジスト層５は、フォトリソグラフィプロセスで、導電層４を構造化（パターニング）し、少なくとも１つの導電性トレース１６（不図示）を形成するために塗布することができる。
【００５７】
図２ｃでは、フォトレジスト層５は除去され、エッチングが行われ、導電層４がパターニングされている。また、パターニングされた導電層４上に絶縁層６が直接塗布される。絶縁層６は、好ましくはポリイミド（ＰＩ）材料又はポリジメチルシロキサンである。
【００５８】
図２ｄでは、シリコン（Ｓｉ）層７が絶縁層６上に直接塗布される。Ｓｉ層７は別のフォトリソグラフィプロセスでパターニングされる。パターニングされたＳｉ層７は、絶縁層６が除去される領域、また、絶縁層６が除去されない（すなわち残存する）領域を画定するためのマスクとして使用される。
【００５９】
図２ｅでは、導電層４を部分的に露出させることで、絶縁層６がパターニングされて、導電層４にアクセスできるよう導電層４上に少なくとも１つの接触域８が形成される。本発明では、接触域８全体は露出しない。そのため、導電層４にアクセスするための接触域８を形成するために完全な穴をエッチングする代わりに、接触域８の中央部に領域９が残る。したがって、このパターニング工程では、絶縁材料６の穴ではなくリングのみが除去される。領域９は、例えば接触域８の中央に位置する絶縁材料６のピラーである。また、図２ｅでは、ステンシルマスク１１が絶縁材料６上に置かれる。ステンシルマスク１１は、接触域８の上方に配置（整列）された開口部１２を有する。ステンシルマスク１１の製造は、本願の図９においてより詳細に説明される。
【００６０】
図２ｆでは、上層１３が絶縁材料６上に部分的に塗布され、接触域８の領域９に残存する絶縁材料を被覆（コート）する。上層１３は導電層４と電気的に接続する。その結果、接触域８が隆起し、隆起した接触域８ａが得られる。図２ｆによると、接触域８ａは電極の主表面１４に等しい高さまで隆起する。原則として、この工程で使用される材料は、層４と同じ材料とすることができる。あるいは、界面整合のため、窒化チタン、酸化イリジウム、白金黒、白金灰などの別の材料を使用することもできる。
【００６１】
図２ａ〜図２ｆによると、本発明の単層の埋込型電極の製造方法が示されている。最終工程（不図示）では、基板１を除去するか、別の絶縁層３と置き換えて、本発明の単層電極を得る。
【００６２】
図３ａ〜図３ｇは、本発明の電極の製造方法の第２の例示的な実施形態を示す。図３ａ〜図３ｄの製造工程は、図２ａ〜図２ｄに示す製造方法と同一であることに留意されたい。これらの製造方法に関する繰り返しの説明を避けるため、図３ａ〜図３ｄの説明については、それぞれ図２ａ〜図２ｄが参照される。
【００６３】
図２ｅに示される製造方法に対して、図３の製造方法は、残存する絶縁材料の領域９を別のフォトレジスト層５で被覆する工程を更に含む。図３ｅの絶縁層６は厚さｄ１を有する。
【００６４】
図３ｆによると、絶縁層６の厚さｄ１は、厚さｄ１よりも小さい厚さｄ２まで減少される。この膜厚減少は、領域９上のフォトレジスト層５により下層の絶縁材料６を膜厚減少から保護するパターニング工程によって達成することができる。この結果、被覆されていない層６の厚さはｄ２となり、被覆された領域９の厚さはｄ１となる。膜厚減少は、絶縁層６を除去するためのエッチングプロセスによって調節される。
【００６５】
図３ｆの製造工程は図２ｅの製造工程と同一であり、接触域８上に配置された開口部１２を有するステンシルマスク１１が置かれる。
【００６６】
図３ｇでは、図２ｆで既に説明されたように、接触域８を隆起させ、隆起した接触域８ａが得られるよう、領域９に残存する絶縁材料を被覆するため、上層導電層１３が塗布される。
【００６７】
図３ｇからわかるように、絶縁材料６の非被覆領域は、厚さｄ２まで減少し、領域９は、主表面１４から突出距離ｄ３だけ突出する。この突出距離ｄ３により、神経組織における電極の位置安定性が向上し、組織（不図示）と処理ユニット（不図示）との間の信号伝送が更に改善される。
【００６８】
図２（又は図３）に従って製造された単層三次元電極の電気的特性を図１３に示す。 従来の電極に対する改善を比較するため、従来の単層平面電極の電気的特性を図１４に示す。
【００６９】
図４ａ〜図４ｚは、本発明の電極アレイの製造方法の第１の例示的な実施形態を示す。図４の実施形態は、単なる例として好ましいプロセスパラメータを用いていることに留意されたい。以下の図面の説明おいて使用される材料、適用されるプロセス、及びプロセスパラメータはいずれも本発明の範囲を限定するものではない。
【００７０】
図４ａによると、基板は、Ｓｉウェハ１と、ＴｉＷ及びＡｌを含む更なる犠牲層２を含む。このＴｉＷ／Ａｌ層２は、好ましくはスパッタリング法、例えばマグネトロンスパッタリング法によって得られる。ＴｉＷ層２は２００ナノメートル（ｎｍ）の厚さを有し、Ａｌ層は１ミクロン（μｍ）の厚さを有する。
【００７１】
図４ｂでは、下層絶縁層３がＴｉＷ／Ａｌ層２上に直接塗布される。下層絶縁層３は好ましくは１０μｍの厚さｄ１を有する。下層絶縁層３はポリイミド層であり、好ましくはＰＩスピンコーティングによって塗布されるＰＩ２６１１材料である。１００℃で５分間、基板を脱水してもよい。ＰＩスピンコーティングは、１４００ｒｐｍで実施することができる。また、６５℃、５分間の第１の持続時間及び９５℃、５分間の第２の持続時間のソフトベークを行ってもよい。ソフトベークの後に、窒素雰囲気下、３００℃、１時間の第３の持続時間でのハードベークを行う。これに代わって、インクジェット印刷によって下層絶縁層３を得ることもできる。
【００７２】
図４ｃでは、導電層４が下層絶縁層３上に直接塗布される。導電層４は、２０ｎｍ厚のＴｉ層、１００ｎｍ厚のＰｔ層、及び１０ｎｍ厚のＴｉ層を含む。この導電層４は、スパッタリング法、好ましくはマグネトロンスパッタリングで得ることができる。希ガスであるアルゴン（Ａｒ）は基板と反応し得ないため、導電層の堆積前にＡｒエッチングを１０秒間施すことができるが、金属接着性を向上させるために洗浄や粗面化によりポリマー表面を準備してもよい。
【００７３】
図４ｄでは、フォトレジスト層５が導電層４上に直接塗布される。フォトレジスト層５は、例えば２μｍの厚さを有し、フォトレジスト材料ＡＺ９２２１を含んでもよい。直接描画露光量は平方センチメートル（ｃｍ２）あたり１２０ミリジュール（ｍＪ）である。フォトレジスト層５の現像及びリフロー処理を１１５℃で２分間行う。 
【００７４】
図４ｄのフォトリソグラフィプロセスの後、図４ｅに示すように、イオンビームエッチングプロセスを行ってもよい。イオンビームエッチングプロセスは、層４をパターニングするため、好ましくはその長さを短くし、導電性トレース１６、１６’、１６”（不図示）、また必要であれば意図する配線レイアウトに応じてパッドを第１の層４上に形成するために使用することができる。
【００７５】
図４ｅでは、２．５分、３０°の傾斜角度のＡｒイオンエッチングが使用される。印加電力は、１ｃｍ２当たり８００ミリアンペア（ｍＡ）、５００ボルト（Ｖ）である。図４ｆでは、フォトレジスト層５は、５００ワット（Ｗ）、３０秒間の酸素プラズマで除去される。その後、フォトレジスト剥離剤、好ましくはリムーバ１１６５が７０℃で２５分間使用される。
【００７６】
図４ｇでは、絶縁層６が層４上に直接塗布される。層６は５μｍの厚さｄ２を有し得る。層６はポリイミド層、好ましくは２２００ｒｐｍで別のＰＩスピンコーティングによって塗布されたＰＩ２６１１である。また、６５℃、５分間の第１の持続時間及び９５℃、５分間の第２の持続時間のソフトベークを行ってもよい。ソフトベークの後、３００℃、１時間の第３の持続時間でのハードベークが行われる。絶縁層６と下層絶縁層３により層４が封止される。以下、層６及び３は、１つの絶縁層６によって示される。
【００７７】
図４ｈでは、導電層４’が絶縁層６上に直接塗布される。層４’は、２０ｎｍ厚のＴｉ層、１００ｎｍ厚のＰｔ層、及び１０ｎｍ厚のＴｉ層を含む。導電層４’はスパッタリング法、好ましくはマグネトロンスパッタリングで得られる。したがって、金属堆積の前に、アルゴン（Ａｒ）エッチングを再び１０秒間行ってもよい。
【００７８】
図４ｉでは、別のフォトレジスト層５が層４’上に直接塗布される。フォトレジスト層５は、２μｍの厚さを有し、好ましくはフォトレジスト材料ＡＺ９２２１を含む。直接描画露光量は１２０ｍＪ／ｃｍ２である。フォトレジスト層５の現像及びリフロー処理は１１５℃で２分間行うことができる。
【００７９】
図４ｉのフォトリソグラフィプロセスの後、図４ｊに示すように、イオンビームエッチングプロセスを行う。イオンビームエッチングプロセスは、層４’をパターニングするため、好ましくはその長さを短くし、導電性トレース１６、１６’、１６”（不図示）、またパッドを第２の導電層４’上に形成するために使用される。図４ｊでは、２．５分、３０°の傾斜角度のＡｒイオンエッチングが使用される。印加電力は、８００ｍＡ／ｃｍ２、５００Ｖである。図４ｋでは、フォトレジスト層５は、５００Ｗ、３０秒間の酸素プラズマで除去される。その後、フォトレジスト剥離剤、好ましくはリムーバ１１６５が７０℃で２５分間使用される。
【００８０】
図４ｌでは、別の絶縁層６が層４’上に直接塗布される。この層６も５μｍの厚さｄ２を有する。また、層６はポリイミド層、好ましくは２２００ｒｐｍで別のＰＩスピンコーティングによって塗布されたＰＩ２６１１である。また、６５℃、５分間の第１の持続時間及び９５℃、５分間の第２の持続時間のソフトベークが行われる。ソフトベークの後、３００℃、１時間の第３の持続時間でのハードベークが行われる。絶縁層６と塗布された別の層６により、層４’が封止される。以下、層６とは、塗布された全ての絶縁層６を指す。
【００８１】
図４ｍでは、導電層４”が絶縁層６上に直接塗布される。層４”もまた、２０ｎｍ厚のＴｉ層、１００ｎｍ厚のＰｔ層、及び１０ｎｍ厚のＴｉ層を含む。導電層４”はスパッタリング法、好ましくはマグネトロンスパッタリングで得られる。したがって、金属堆積の前にアルゴン（Ａｒ）エッチングが再度１０秒間行われる。
【００８２】
図４ｎでは、別のフォトレジスト層５が層４”上に直接塗布される。フォトレジスト層５は、２μｍの厚さを有し、好ましくはフォトレジスト材料ＡＺ９２２１を含む。直接描画露光量は１２０ｍＪ／ｃｍ２である。フォトレジスト層５の現像及びリフロー処理は１１５℃で２分間行われる。
【００８３】
図４ｎのフォトリソグラフィプロセスの後、図４ｏに示すように、イオンビームエッチングプロセスを行う。イオンビームエッチングプロセスは、層４”をパターニングするため、好ましくはその長さを短くし、導電性トレース１６、１６’、１６”（不図示）、またパッドを第３の導電層４”上に形成するために使用される。図４ｏでは、２．５分、３０°の傾斜角度のＡｒイオンエッチングが使用される。印加電力は、８００ｍＡ／ｃｍ２、５００Ｖである。図４ｐでは、フォトレジスト層５は、５００Ｗ、３０秒間の酸素プラズマで除去される。その後、フォトレジスト剥離剤、好ましくはリムーバ１１６５が７０℃で２５分間使用される。
【００８４】
図４ｑでは、別の絶縁層６が層４”上に直接塗布される。この層６は１０μｍの厚さｄ１を有する。また、層６はポリイミド層、好ましくは１４００ｒｐｍで別のＰＩスピンコーティングによって塗布されたＰＩ２６１１である。また、６５℃、５分間の第１の持続時間及び９５℃、５分間の第２の持続時間のソフトベークが行われる。ソフトベークの後、３００℃、１時間の第３の持続時間でのハードベークが行われる。絶縁層６と塗布された別の層６により、層４”が封止される。以下、層６とは、塗布された全ての絶縁層６を指す。
【００８５】
図４ｒによると、Ｓｉハードマスク層７が絶縁層６上に直接塗布される。このＳｉ層７はスパッタリング、好ましくはマグネトロンスパッタリング法によって塗布される。Ｓｉ層７の厚さは１μｍである。
【００８６】
図４ｓによると、別のフォトレジスト層５がＳｉ層７上に直接塗布される。フォトレジスト層材料は、好ましくは、２μｍの膜厚を有するＡＺ９２２１である。ここで、下層との配置調整がなされる。図４ｔによると、ＳｉドライエッチングプロセスによりＳｉ層７がパターニングされる。
【００８７】
図４ｕでは、絶縁層６全体を一度にパターニングするＰＩ及びフォトレジストドライエッチングプロセスが行われる。このエッチングプロセスを絶縁層６の全体厚さに実行し、電極アレイを完全に成形する。好ましくは、誘導結合プラズマ（ＩＣＰ）エッチングプロセスが使用される。絶縁層６をパターニングすることで、絶縁層６を除去し、各導電層４、４’、４”において接触域８、８’、８”を露出させる。図４ｕでは、各接触域８、８’、８”において、絶縁材料が領域９、９’、９”に残存するように、適用されるＳｉハードマスク７が定められる。この結果、ピラー９、９’、９”が接触域８、８’、８”に残存する。この方法工程は、白金が酸素プラズマエッチングに対して不活性であり、このため白金がエッチストップ層として作用するため有利である。導電層４として使用できる金もエッチストップ層として作用し得るが、金はエッチストップ層としては白金ほど優れていないため、ここでは白金が好ましい。あるいは、Ａｕ層が損傷しないように他の技術、例えばＡｕ層上にＳｉ保護層を形成することもできる。
【００８８】
また、図４ｕには、接続域１０、１０’、１０”も示されている。層４、４’、４”は、各接続域１０、１０’、１０”と接触域８、８’、８”を電気的に接続している。これらの接続域１０、１０’、１０”は、導電層４、４’、４”を介して接触域８、８’、８”に送受信される電気信号を取得又は提供する外部プロセスユニット（不図示）と連絡するために使用される。
【００８９】
図４ｖでは、残存するＳｉ層７を除去するために別のＳｉドライエッチングプロセスが行われる。図４ｗでは、パターニングされた絶縁層６の上にステンシルマスク１１が置かれる。ステンシルマスク１１は開口部１２、１２’、１２”を有する。開口部１２、１２’、１２”は、接触域８、８’、８”と揃えられる。図示されるように、開口部１２、１２’、１２”は、電極アレイの接続域１０、１０’、１０”には配置されていない。しかしながら、接触性を向上するために、開口部１２、１２’、１２”を電極アレイの接続域１０、１０’、１０”に配置することもできる。
【００９０】
図４ｘでは、上層導電層１３が電極に塗布される。ステンシルマスク１１の開口部１２、１２’、１２”を通してのみ上層導電層１３が層状構造へ配置可能になるため、上層１３は、特に接触域８、８’、８”における残存領域９、９’、９”を被覆するように、接触域８、８’、８”に塗布される。上層１３は、ステンシルマスク１１を介してスパッタリング法、好ましくはマグネトロンスパッタリングによって塗布される。上層１３には１０秒間のＡｒエッチングが行われ、残存するピラー領域９、９’、９”が１５０ｎｍのＰｔ層によって被覆される。残存する絶縁材料が接触域８、８’、８”内に位置するため、上層１３を設けるのに使用される材料量が劇的に減少し、製造コストを減少することができる。
【００９１】
図４ｙでは、ステンシルマスク１１が除去される。上層１３は接触域８、８’、８”と直接接触するため、接触域８、８’、８”が電極アレイの主表面１４の高さまで上げられ、隆起した接触域８ａ、８ａ’、８ａ”が得られる。図４の電極アレイは、組織及び電極間の距離、ひいては信号伝送の損失を減少させる隆起した接触域８ａ、８ａ’、８ａ”を有する。
【００９２】
図４ｚでは、陽極溶解法によって基板１及びＴｉＷ／Ａｌ層２が除去される。すなわち、４時間〜８時間、０．８ボルトの電圧で塩化ナトリウム（ＮａＣｌ）溶液と白金対電極を使用する。最終的に、電極アレイをＮａＣｌ浴から取り出し、脱イオン水でリンスし、窒素ガンで乾燥させる。
【００９３】
本発明の埋込型電極は、垂直配列においてそれぞれ平面状に並んだ、刺激要素又は電極とも呼ばれる隆起した接触域８ａ、８ａ’、８ａ”を有する。これにより、神経組織と全接触域８ａ、８ａ’、８ａ”との間の距離を減少させることが可能となり、電気信号で組織を記録又は刺激する際の障害を減少させることができる。この多層構造を用いることで、より高密度でより高い空間分解能が得られる。
【００９４】
図４では、各導電層４に対して一つの接触域８、８ａが形成されているが、本発明はこれに限定されない。電極アレイの密度を高めるために、接触域８、８ａは複数であることが好ましい。
【００９５】
図５ａ〜図５ｆは、本発明の電極アレイの製造方法の第２の例示的な実施形態を示す。第２の実施形態は完全には示されていない。特に、電極アレイを製造するための第１の実施形態に関して説明した図４ａ〜図４ｕによるものと同じ工程は、繰り返しの説明を避けるため第２の実施形態に関しては示されていない。図５ａは図４ｖに対応し、上記で詳細に説明されている。
【００９６】
電極アレイを製造するための第１の実施形態による更なる工程に対して、電極アレイを製造するための第２の実施形態では、図５ｂにおいて別のフォトリソグラフィ工程が行われる。すなわち、フォトレジスト層５が、残存する絶縁材料６の各領域９、９’、９”（ピラー）上に塗布される。フォトレジスト層５は、８μｍの厚さを有する。フォトレジスト層５は、好ましくは２８００ｒｐｍで塗布されたＡＺ９２６０である。直接描画露光量は、好ましくは３２０ｍＪ／ｃｍ２である。
【００９７】
図５ｃでは、絶縁材料６の厚さを減少させるためにＰＩドライエッチングプロセスが行われる。好ましくは、厚さは５〜６μｍ減少される。フォトレジスト５を領域９、９’、９”上に塗布して使用することで、領域９、９’、９”（ピラー）の下の絶縁材料６の厚さは減少されない。これにより、図５ｃに示すように、ピラー９、９’、９”が主表面１４より上に突出距離ｄ３だけ突出する。このエッチングプロセスでは、突出距離ｄ３を図５ｂ〜図５ｃによる製造工程で調節し、電極アレイが使用される用途ごとに適用することができる。電極アレイの主表面は、神経組織（不図示）に面する電極アレイの外表面である。図５ｄでは、フォトレジスト層５は、好ましくはフォトレジスト剥離剤、例えばリムーバ１１６５を７０℃で１５分間使用することで除去される。
【００９８】
図５ｅ及び図５ｆに示す製造工程は、図４ｘ〜図４ｙに示す製造工程に対応する。繰り返しの説明を避けるため、以下では図５ｅ及び図５ｆの工程は説明されない。最終的に（図５では不図示）、図４ｚにおいて既に説明されたように、基板１及びＴｉ／Ａｌ層２が除去されて、本発明の電極アレイが得られる。
【００９９】
図５ａ〜図５ｆによる第２の実施形態は、隆起した接触域８ａ、８ａ’、８ａ”が主表面１４から突出距離ｄ３だけ突出している点で、図４ａ〜図４ｚによる第１の実施形態と異なる。この突出距離ｄ３により、電極アレイが神経組織内に配置された際の位置安定性を増大させると共に、神経組織（不図示）との間で電気信号を送受信する際の信号劣化を減少させることができる。これにより、より効率的な刺激及び記録が可能となる。
【０１００】
図６は、本発明の埋込型電極の第１の例示的な実施形態の側面図である。図６は、図４に示す製造工程に従って製造された埋込型電極であり得る。第１の実施形態は、導電性材料、好ましくは白金、チタン、白金イリジウム合金、又は金からなる３つの導電層４、４’、４”を含む。各層４、４’、４”はそれぞれ１つの接触域８、８’、８”を含む。接触域８、８’、８”は、図４を参照して説明したように、隆起した接触域８ａ、８ａ’、８ａ”が得られるよう隆起している。隆起した接触域８ａ、８ａ’、８ａ”は、主表面１４と同じ高さに位置する。そのため、電極アレイの主表面１４と神経組織（不図示）との間の距離は、隆起した各接触域８ａ、８ａ’、８ａ”に対するものと等しい。したがって、図６の第１の実施形態によれば、信号伝送を悪化させる主な要因、すなわち組織と電極との間の距離がなくなる。そのため、接触域８ａ、８ａ’、８ａ”の直径と絶縁層６の封止厚さのアスペクト比を無視することができ、神経組織の刺激／記録効率が接触域８ａ、８ａ’、８ａ”と神経組織との間の距離に左右されなくなる。上記距離は、もはや封止・開口アスペクト比に影響を受けない。
【０１０１】
図６には、接続域１０、１０’、１０”も示されている。各層４、４’、４”は少なくとも１つの接続域１０、１０’、１０”を含む。接続域１０、１０’、１０”は、層４、４’、４”を介して処理ユニット（不図示）との間で送受信される電気信号を供給するために使用される。本明細書ではこれ以上詳細には説明しないが、処理ユニットは電気信号を処理、生成するために使用される。接触域８ａ、８ａ’、８ａ”の数は、接続域１０、１０’、１０”の数に対応し、対応する接触域８ａ、８ａ’、８ａ”と接続域１０、１０’、１０”との間で電気信号が提供、取得される。図６では、接触域８ａ、８ａ’、８ａ”と接続域１０、１０’、１０”との間の長手方向の整列は、図示されているよりも大きい寸法をとれることが示されている。そのため、より埋め込みが容易になるように、また、神経組織を不必要に大きく切断するのを避けるために、ＭＥＡの長手方向の整列を拡張することができる。
【０１０２】
図７は、図６の埋込型電極アレイの第１の例示的な実施形態の上面図である。図７に見られように、残存する絶縁材料６のピラー９、９’、９”は点線で示され、隆起した接触域８ａ、８ａ’、８ａ”が得られるように上層１３によりピラー９、９’、９”が被覆された接触域８、８’、８”の隆起が表されている。このように隆起した接触域８ａ、８ａ’、８ａ”の直径は、非常に容易に調節可能である。
【０１０３】
図７において、埋込型電極アレイは、横手方向の整列が縦長手方向の整列よりも非常に短い。更に、必要に応じて埋め込みが容易に可能となるように、接触域８ａ、８ａ’、８ａ”が配置された電極アレイの部分は、接続域１０、１０’、１０”が配置された電極アレイの部分よりも横手方向の整列が短い。実際、接触域８ａ、８ａ’、８ａ”が配置された電極アレイの横手方向の整列は、この電極アレイを神経組織（不図示）に埋め込む際に必要なスペースを減らすために、接触域８ａ、８ａ’、８ａ”の外形寸法と絶縁材料６の小さな縁部に制限され得る。図７も、本発明の方法の可能性を示している。ここで、トレース１６は、接触域８ａとそれぞれのパッド１０を接続するように、各接触域８ａ’、８ａ”（電極）やその上のトレース１６’、１６”、パッド１０’、１０”の下を通すことが容易である。これにより、最下層のトレース１６は、最も離れた接触域８ａと最も離れたパッド１０を接続することができる。
【０１０４】
図８は、本発明の埋込型電極アレイの第２の例示的な実施形態の側面図である。図８は、図５に示す製造方法に従って製造された埋込型電極アレイを指し得る。図８では、電極アレイの断面図が示されている。図６と図８の違いは、電極アレイの主表面１４に対する隆起した接触域８ａ、８ａ’、８ａ”の突出距離ｄ３である。突出距離ｄ３は、図５ｂ〜図５ｃに示して説明したように、フォトリソグラフィプロセスを介して調節することができる。
【０１０５】
図４（又は図５）に従って製造できる２層三次元電極の電気特性を図１１に示す。従来の電極に対する改善を比較するため、従来の２層平面電極の電気的特性を図１２に示す。
【０１０６】
図９ａ〜図９ｊは、本発明の電極アレイを製造する、例えば、図４ｗ、図４ｘ、及び図５ｅに示すような製造工程に従って電極を製造する方法で使用されるステンシルマスク１１を作製するための例示的な実施形態を示す。
【０１０７】
図９ａでは、二酸化ケイ素（ＳｉＯ２）層１５を有するＳｉウェハ１が提供される。ＳｉＯ２層１５は、例えば１μｍの厚さを有しており、好ましくはＳｉ湿式酸化法によって熱成長する。図９ｂでは、フォトリソグラフィプロセスでフォトレジスト層５がＳｉＯ２層１５上に直接塗布される。好ましくは、ＡＺ９２２１フォトレジストが４２００ｒｐｍで塗布される。直接描画露光量は１２０ｍＪ／ｃｍ２である。
【０１０８】
図９ｃでは、ＳｉＯ２ドライエッチングプロセス、好ましくは誘導結合プラズマ（ＩＣＰ）エッチングプロセスにより、ＳｉＯ２層１５をパターニングする。図９ｄでは、フォトレジスト層５は、好ましくは、６００Ｗ、５分間の酸素プラズマエッチングプロセスによって除去される。図９ｅでは、更なるフォトレジスト層５を用いて更なるフォトリソグラフィプロセスが実行される。好ましくは、４μｍの厚さのＡＺ９２２１フォトレジストが１１００ｒｐｍで塗布される。直接描画露光量は１６０ｍＪ／ｃｍ２である。
【０１０９】
図９ｆでは、Ｓｉドライエッチングプロセス、好ましくは誘導結合プラズマ（ＩＣＰ）エッチングプロセスにより、ステンシルマスク１１に開口部１２が形成される。図９ｇによると、フォトレジスト層５は、好ましくは６００Ｗ、５分間の酸素プラズマエッチングによって除去される。
【０１１０】
図９ｈでは、Ｓｉドライエッチングプロセス、好ましくはＩＣＰエッチングが行われる。図９ｉでは、バッファードフッ酸中でＳｉＯ２ウェットエッチングによりＳｉＯ２層１５が除去される。図９ｊでは、ウェハの裏面研削を行い、開口部１２を有する最終ステンシルマスク１１を得る。
【０１１１】
図１０は、本発明の埋込型電極アレイの第３の例示的実施形態の上面図である。図１０では、電極アレイは、３つの異なる導電層４、４’、４”（不図示）において接続域１０、１０’、１０”に電気的に接続された９つの接触域８ａ、８ａ’、８ａ”を含む。図１０では、３つの接触域８ａが埋込型電極アレイの先端で導電層４（不図示）に配置されている（上面斜視図）。これらの接触域８ａを接続するために、各接触域８ａがそれぞれ最も近い位置にある対応する接続域１０に接続されるように導電性トレース１６（点線）が形成されており（上面斜視図）、導電性トレース１６が同程度の全長となる。更に、３つの接触域８ａ’が、接触域８ａ、８ａ’、８ａ”が配置されている電極アレイの部分（上面図）の中央部で導電層４’（不図示）に配置されている。これらの接触域８ａ’を接続するために、各接触域８ａ’がそれぞれ対応する接続域１０’と接続されるように導電性トレース１６’（破線）が形成されている。更に、３つの接触域８ａ”がそれぞれ対応する接続域１０”と最も近い導電層４”（不図示）に配置されている（上面斜視図）。これらの接触域８ａ”を接続するために、各接触域８ａ”が対応する接続域１０”と接続されるように導電性トレース１６”（実線）が形成されている。このように、全ての導電性トレース１６、１６’、１６”の全長（合計長さ）ができるだけ均等になっている。このように長さを均等化することで、各トレース１６、１６’、１６”の導電性材料による寄生効果（抵抗値、容量値、インダクタンス値など）がほぼ同じになる。したがって、接触域８ａ、８ａ’、８ａ”又は対応する接続域１０、１０’、１０”の位置に応じたトレース１６、１６’、１６”の寄生効果による各信号伝送の特性のバラツキを抑えることができる。そのため、異なる接触域８ａ、８ａ’、８ａ”又は対応する接続域１０、１０’、１０”からの信号は、ほぼ同じ寄生効果の影響を受ける。その結果、信号伝送の品質が更に向上し、接触域８ａ、８ａ’、８ａ”の位置による影響が低減される。
【０１１２】
接触域８ａ、８ａ’、８ａ”は隆起してポリイミド封止層６より上に少なくとも２μｍだけ主表面１４から突出している。
【０１１３】
別の実施形態（不図示）では、８つのＰｔ接触域８ａ、８ａ’が２つの異なる導電層４、４’上に分布する。４つの接触域８ａが第１の導電層４上に分布し、別の４つの接触域８ａ’が第２の導電層４’上に分布する。全ての接触域８ａ、８ａ’が、電極アレイの主表面１４と同じ高さまで隆起している。この実施形態は、従来のアレイと本発明の電極アレイの電気的特性を比較するために使用される。
【０１１４】
図１１は、本発明の２層三次元電極アレイのインピーダンス分光特性の例を示す。図１０の信号挙動から分かるように、１００Ｈｚ〜４ＭＨｚの周波数範囲において、上方の導電層（上層）４’のインピーダンス（及び位相）の挙動は、下方の導電層（下層）４のインピーダンス（及び位相）の挙動とほぼ同一である。したがって、層４及び４’の電気的特性はほぼ同一であり、ＭＥＡ上の接触域８ａ、８ａ’の位置による変化はないと結論付けることができる。更に、神経組織と電極アレイの主表面１４との間の距離が減少するため、記録信号対雑音比が増加し、刺激電圧及び電流が減少する可能性がある。したがって、上層４と下層４’で信号伝送挙動に差がなく、ｉｎ  ｖｉｖｏ用途に対する信号劣化が低減される。
【０１１５】
図１２は、図１１に示す特性と直接比較するため、従来技術による２層平面電極アレイのインピーダンス分光特性の例を示す。従来技術では、神経組織と個々の接触域との間の距離の値が異なるため、信号伝送の低下が生じている。ここで、接触域８の直径と絶縁層６の封止厚さのアスペクト比は、信号伝送の特性に大きな影響を及ぼすため、神経組織の刺激／記録効率は接触域８と神経組織との間の距離に依存する。封止・開口アスペクト比はこの距離に不利な影響を与える。
【０１１６】
図１３は、本発明の単層電極アレイのインピーダンス分光特性の例を示す。図１３の信号挙動から分かるように、１００Ｈｚ〜４ＭＨｚの監視周波数範囲において、導電層４の個々の接触域８ａのインピーダンス値（及び位相値）は、導電層４の他の接触域８ａと変わらない。したがって、神経組織と電極アレイの主表面１４との間の距離が短いため、接触域８ａ、８ａ’の実際の位置は処理ユニットと神経組織との間の信号伝達に影響を及ぼさない。
【０１１７】
図１４は、図１３に示す特性と直接比較するため、従来技術による単層電極アレイのインピーダンス分光特性の例を示す。従来技術では、神経組織と個々の接触域との間の距離の値が異なるため、信号伝送の低下が生じている。ここで、接触域８の直径と絶縁層６の封止厚さのアスペクト比は、信号伝送の特性に大きな影響を及ぼすため、神経組織の刺激／記録効率は接触域８と神経組織との間の距離に依存する。封止・開口アスペクト比はこの距離に不利な影響を与える。
【０１１８】
本発明の電極アレイに対して実施されたインピーダンス分光法は、標準的な単層の平面Ｐｔ電極に対するものと同様の挙動が得られることが示されている。したがって、本発明のＭＥＡ性能は、既知のＭＥＡ構造に匹敵するが、電極の密度及び神経組織との接触面挙動を著しく向上させることができる。
【０１１９】
また、本発明で提示された製造方法では、別途切断を必要とせず、電極アレイの外形をも決定する単一のドライエッチング工程で多層ＭＥＡを製造することができる。また、追加のフォトリソグラフィ工程やドライエッチング工程により、電極を封止層６から所望の突出距離ｄ３まで突出させることができる。
【０１２０】
被覆絶縁材料６に作製される電極アレイの他の利点は、ドライエッチング後のポリイミドの壁の空隙率による大きな表面積である。これは、この電極アレイが、平坦な電極と比べ、より良好な注入容量を有することができることを意味する。更に、本技術では、電気メッキが不要であり、導電層４と絶縁層６との局所的な機械的不整合による問題が生じにくい。電気メッキは、ＭＥＡの上面に到達するために、開口部の全容積を充填するのにより多くの材料を堆積させる必要があるため高価である。
【０１２１】
本明細書で説明、図示、及び／又は特許請求されている全ての実施形態の全ての特徴はそれぞれ組み合わせることができる。特定の図面に示される実施形態は、別の図面に示される実施形態の途中工程として適用され得る。更に、実施形態に示される工程の順序が変更できるという点で、実施形態における単一の工程は置き換え可能である。更に、一実施形態における単一の工程を他の実施形態の工程と置き換えてもよい。
【０１２２】
本発明の様々な実施形態を説明したが、これらは単なる例示にすぎず、本発明を限定する趣旨ではない。本明細書の開示に従って、本発明の範囲から逸脱することなく、開示された実施形態に多数の変更を加えることができる。したがって、本発明の広さ及び範囲は、上記の実施形態のいずれによっても限定されるべきではない。むしろ、本発明の範囲は、添付の特許請求の範囲及びその等価物により定められる。
【０１２３】
本発明の１つ又は複数の実施形態を例示及び説明したが、本明細書及び添付の図面を読み、理解すれば、等価の変更及び修正が可能なことは当業者にとって明白であろう。また、本発明の特定の特徴はいくつかの実装形態のうちの１つのみに関して開示されているが、このような特徴は、任意の又は特定の用途に所望され、有利なように、他の実装形態の１つ又は複数の他の特徴と組み合わせることができる。
【符号の説明】
【０１２４】
１      基板、Ｓｉウェハ
２      犠牲層、ＴｉＷ／Ａｌ
３      下層絶縁層、ポリイミド（ＰＩ）
４、４’、４”      導電層、Ｔｉ／Ｐｔ
５      フォトレジスト層
６      絶縁層、ＰＩ
７      ハードマスク、Ｓｉ層
８、８’、８”      導電層上の接触域
８ａ、８ａ’、８ａ”      導電層上の隆起した接触域
９、９’、９”      残存する絶縁材料の領域／ピラー
１０、１０’、１０”      接続域
１１      ステンシルマスク
１２、１２’、１２”      ステンシルマスクの開口部
１３      上層導電層、Ｔｉ／Ｐｔ
１４      埋込型電極の主表面（外面）
１５      酸化ケイ素層
１６、１６’、１６”      導電性トレース
１０１〜１０４      方法工程
ｄ１、ｄ２      層の厚さ
ｄ３      突出距離
【図１】
2020500660.tif 000003
【図２ａ】
2020500660.tif 000004
【図２ｂ】
2020500660.tif 000005
【図２ｃ】
2020500660.tif 000006
【図２ｄ】
2020500660.tif 000007
【図２ｅ】
2020500660.tif 000008
【図２ｆ】
2020500660.tif 000009
【図３ａ】
2020500660.tif 000010
【図３ｂ】
2020500660.tif 000011
【図３ｃ】
2020500660.tif 000012
【図３ｄ】
2020500660.tif 000013
【図３ｅ】
2020500660.tif 000014
【図３ｆ】
2020500660.tif 000015
【図３ｇ】
2020500660.tif 000016
【図４ａ】
2020500660.tif 000017
【図４ｂ】
2020500660.tif 000018
【図４ｃ】
2020500660.tif 000019
【図４ｄ】
2020500660.tif 000020
【図４ｅ】
2020500660.tif 000021
【図４ｆ】
2020500660.tif 000022
【図４ｇ】
2020500660.tif 000023
【図４ｈ】
2020500660.tif 000024
【図４ｉ】
2020500660.tif 000025
【図４ｊ】
2020500660.tif 000026
【図４ｋ】
2020500660.tif 000027
【図４ｌ】
2020500660.tif 000028
【図４ｍ】
2020500660.tif 000029
【図４ｎ】
2020500660.tif 000030
【図４ｏ】
2020500660.tif 000031
【図４ｐ】
2020500660.tif 000032
【図４ｑ】
2020500660.tif 000033
【図４ｒ】
2020500660.tif 000034
【図４ｓ】
2020500660.tif 000035
【図４ｔ】
2020500660.tif 000036
【図４ｕ】
2020500660.tif 000037
【図４ｖ】
2020500660.tif 000038
【図４ｗ】
2020500660.tif 000039
【図４ｘ】
2020500660.tif 000040
【図４ｙ】
2020500660.tif 000041
【図４ｚ】
2020500660.tif 000042
【図５ａ】
2020500660.tif 000043
【図５ｂ】
2020500660.tif 000044
【図５ｃ】
2020500660.tif 000045
【図５ｄ】
2020500660.tif 000046
【図５ｅ】
2020500660.tif 000047
【図５ｆ】
2020500660.tif 000048
【図６】
2020500660.tif 000049
【図７】
2020500660.tif 000050
【図８】
2020500660.tif 000051
【図９ａ】
2020500660.tif 000052
【図９ｂ】
2020500660.tif 000053
【図９ｃ】
2020500660.tif 000054
【図９ｄ】
2020500660.tif 000055
【図９ｅ】
2020500660.tif 000056
【図９ｆ】
2020500660.tif 000057
【図９ｇ】
2020500660.tif 000058
【図９ｈ】
2020500660.tif 000059
【図９ｉ】
2020500660.tif 000060
【図９ｊ】
2020500660.tif 000061
【図１０】
2020500660.tif 000062
【図１１】
2020500660.tif 000063
【図１２】
2020500660.tif 000064
【図１３】
2020500660.tif 000065
【図１４】
2020500660.tif 000066
【国際調査報告】
2020500660.tif 000067
2020500660.tif 000068