(57)【要約】【課題】ソース領域またはドレイン領域あるいはその両方とチャネル領域との間の直列抵抗を低減させる構造および方法を提供する。【解決手段】トランジスタの直列抵抗を低減させる方法は、半導体基板上に、半導体基板から絶縁された導電性ゲートを形成することと、基板内で、それぞれのソース領域またはドレイン領域あるいはその両方に隣接して、ソース拡張領域またはドレイン拡張領域あるいはその両方を形成することと、基板内にソース領域またはドレイン領域あるいはその両方を形成することと、を含む。ソース拡張領域またはドレイン拡張領域あるいはその両方は、第１のドーパントおよび第２のドーパントと合金化された材料から形成され、第１のドーパントがソース拡張領域またはドレイン拡張領域あるいはその両方を形成する材料の格子構造を増加させるように構成されている。【選択図】図１０
2020535632.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタの横方向の直列抵抗を低減させるための構造体であって、
半導体基板上に形成され、前記半導体基板から絶縁された導電性ゲートと、
前記基板内に形成されたソース領域またはドレイン領域あるいはその両方と、
前記基板内で、それぞれのソース領域またはドレイン領域あるいはその両方の真下に、前記それぞれのソース領域またはドレイン領域あるいはその両方に接触して形成されたソース拡張領域またはドレイン拡張領域あるいはその両方と、
を備え、
前記ソース拡張領域またはドレイン拡張領域あるいはその両方が、第１の元素および第２の元素と合金化された材料から形成され、前記第１の元素が前記ソース拡張領域またはドレイン拡張領域あるいはその両方を形成する前記材料の格子間隔を増加させるように構成され、前記第２の元素が前記ソース拡張領域またはドレイン拡張領域あるいはその両方の導電率を増加させるように構成されている、
構造体。
【請求項２】
前記ソース拡張領域またはドレイン拡張領域あるいはその両方を形成する前記材料がシリコン・ゲルマニウム（ＳｉＧｅ）である、請求項１に記載の構造体。
【請求項３】
前記第１の元素がスズ（Ｓｎ）であり、前記第２の元素がガリウム（Ｇａ）である、請求項２に記載の構造体。
【請求項４】
前記Ｓｎが、前記ソース拡張領域またはドレイン拡張領域あるいはその両方を形成する前記ＳｉＧｅ中での前記Ｇａの溶解度を高くすることを可能にする、請求項３に記載の構造体。
【請求項５】
前記Ｓｎが０．５〜１．５原子百分率（原子％）を有し、結果として２×１０１９ｃｍ−３〜１×１０２０ｃｍ−３のＧａ濃度をもたらす、請求項３に記載の構造体。
【請求項６】
前記Ｓｎが、７０％未満のＧｅを有するＳｉＧｅに追加されて、前記ＳｉＧｅが、Ｇａの濃度を高くすることを可能にするより高いパーセンテージのＧｅを有して現れるようにする、請求項５に記載の構造体。
【請求項７】
チャネル領域が、前記導電性ゲートの下で、前記ソース拡張領域またはドレイン拡張領域あるいはその両方の間に直接形成されている、請求項１に記載の構造体。
【請求項８】
前記ソース拡張領域またはドレイン拡張領域あるいはその両方がスペーサに直接接触するように、前記スペーサが前記導電性ゲートに隣接して形成されている、請求項７に記載の構造体。
【請求項９】
前記ソース領域またはドレイン領域あるいはその両方がボロン（Ｂ）および炭素（Ｃ）でドープされている、請求項１に記載の構造体。
【請求項１０】
トランジスタの横方向の直列抵抗を低減させる方法であって、
半導体基板上に、前記半導体基板から絶縁された導電性ゲートを形成することと、
前記基板内にソース拡張領域またはドレイン拡張領域あるいはその両方を形成することと、
前記基板内で、それぞれのソース拡張領域またはドレイン拡張領域あるいはその両方の真上に、前記それぞれのソース拡張領域またはドレイン拡張領域あるいはその両方に接触するソース領域またはドレイン領域あるいはその両方を形成ことと、
を含み、
前記ソース拡張領域またはドレイン拡張領域あるいはその両方が、第１のドーパントおよび第２のドーパントと合金化された材料から形成され、前記第１のドーパントが前記ソース拡張領域またはドレイン拡張領域あるいはその両方を形成する前記材料の格子構造を増加させるように構成されている、
方法。
【請求項１１】
前記ソース拡張領域またはドレイン拡張領域あるいはその両方を形成する前記材料がシリコン・ゲルマニウム（ＳｉＧｅ）である、請求項１０に記載の方法。
【請求項１２】
前記第１のドーパントがスズ（Ｓｎ）であり、前記第２のドーパントがガリウム（Ｇａ）である、請求項１１に記載の方法。
【請求項１３】
前記ＳｎおよびＧａがそれらの化学溶解度を超えて導入される、請求項１２に記載の方法。
【請求項１４】
前記ＳｎおよびＧａが３２０℃以上の温度で注入される、請求項１２に記載の方法。
【請求項１５】
前記Ｓｎが、前記ソース拡張領域またはドレイン拡張領域あるいはその両方を形成する前記ＳｉＧｅ中での前記Ｇａの溶解度を高くすることを可能にする、請求項１２に記載の方法。
【請求項１６】
前記Ｓｎが０．５〜１．５原子百分率（原子％）を有し、結果として２×１０１９ｃｍ−３〜１×１０２０ｃｍ−３のＧａ濃度をもたらす、請求項１２に記載の方法。
【請求項１７】
前記Ｓｎが、７０％未満のＧｅを有するＳｉＧｅに追加されて、前記ＳｉＧｅが、Ｇａの濃度を高くすることを可能にするより高いパーセンテージのＧｅを有して現れるようにする、請求項１６に記載の方法。
【請求項１８】
チャネル領域が、前記導電性ゲートの下で、前記ソース拡張領域またはドレイン拡張領域あるいはその両方の間に直接形成されている、請求項１０に記載の方法。
【請求項１９】
前記ソース拡張領域またはドレイン拡張領域あるいはその両方がスペーサに直接接触するように、前記スペーサが前記導電性ゲートに隣接して形成されている、請求項１８に記載の方法。
【請求項２０】
トランジスタの横方向の直列抵抗を低減させるための方法であって、
半導体基板上に、前記半導体基板から絶縁された導電性ゲートを形成することと、
前記基板内にソース拡張領域またはドレイン拡張領域あるいはその両方を形成することと、
前記導電性ゲートに隣接してスペーサを形成して、それにより前記ソース拡張領域またはドレイン拡張領域あるいはその両方が前記スペーサに直接接触するようにすることと、
前記基板内で、それぞれのソース拡張領域またはドレイン拡張領域あるいはその両方の真上に、前記それぞれのソース拡張領域またはドレイン拡張領域あるいはその両方に接触するソース領域またはドレイン領域あるいはその両方を形成ことと、
を含み、
前記ソース拡張領域またはドレイン拡張領域あるいはその両方が、スズ（Ｓｎ）およびガリウム（Ｇａ）と合金化されたシリコン・ゲルマニウム（ＳｉＧｅ）から形成され、前記Ｓｎが前記ＳｉＧｅの格子構造を増加させるように構成され、
前記ＳｎおよびＧａがそれらの化学溶解度を超えて導入される、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、より詳細には、ソース領域またはドレイン領域あるいはその両方とチャネル領域との間の直列抵抗を低減させることに関する。
【背景技術】
【０００２】
何十年もの間、トランジスタ構成要素の幾何学的なスケーリングにより、トランジスタ性能が向上し同時に高密度化が実現した。しかしながら、縮小されたトランジスタでは、ドーパントおよび接合の不正確な配置は、トランジスタ性能を制限する。拡散接合および緩やかなドーパント・プロファイルは、多くの場合、結果としてトランジスタのゲート制御を不十分にし、性能を低下させることになるため、幾何学的スケーリングによる恩恵を相殺する。トランジスタのゲート制御は、多くの場合、ドレイン誘起障壁低下（ＤＩＢＬ：Drain Induced Barrier Lowering）、または線形動作モードと飽和動作モードで測定されたトランジスタのしきい電圧の差の観点から測定される。ドーパント・プロファイルの急峻性、およびゲート・エッジに対するドーパントの配置は、トランジスタのＤＩＢＬおよび直列抵抗を直接制御する。ゲート・エッジ付近の電気的に活性なドーパントを高濃度にすることにより、トランジスタの直列抵抗は改善するが、ＤＩＢＬを劣化（増加）させる可能性がある。横方向ドーパント・プロファイルがより急峻なトランジスタにより、ＤＩＢＬを劣化させることなく、直列抵抗を改善することができる。本発明は、すべてのトランジスタ構造に適用されるが、電界効果トランジスタ（ＦＥＴ）のスケーリング問題に対する解決策を提供する新たな例示的な技術としてフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を使用する。ＦｉｎＦＥＴ構造は、少なくとも１つの半導体フィンのそれぞれの少なくとも２つの側面でゲート制御される少なくとも１つの狭い半導体フィンを含む。単一のゲートによって覆われた複数のフィンを有するＦｉｎＦＥＴデバイスは、そのようなマルチ・フィン・トランジスタのチャネル領域の幅および駆動電流を増加させるために開発されてきた。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ソース領域またはドレイン領域あるいはその両方とチャネル領域との間の直列抵抗を低減させる構造体および方法を提供する。
【課題を解決するための手段】
【０００４】
一実施形態によると、トランジスタの直列抵抗を低減させるための構造体が提供される。本構造体は、半導体基板上に形成され、半導体基板から絶縁された導電性ゲートと、基板内に形成されたソース領域またはドレイン領域あるいはその両方と、基板内で形成され、それぞれのソース領域またはドレイン領域あるいはその両方に隣接したソース拡張領域（extension region）またはドレイン拡張領域あるいはその両方と、を含む。ソース拡張領域またはドレイン拡張領域あるいはその両方は、第１のドーパントおよび第２のドーパントと合金化された材料から形成され、第１のドーパントがソース拡張領域またはドレイン拡張領域あるいはその両方を形成する材料の格子構造を増加させるように構成されている。
【０００５】
一実施形態によると、トランジスタの直列抵抗を低減させる方法が提供される。本方法は、半導体基板上に、半導体基板から絶縁された導電性ゲートを形成することと、基板内で、それぞれのソース領域またはドレイン領域あるいはその両方に隣接して、ソース拡張領域またはドレイン拡張領域あるいはその両方を形成することと、基板内にソース領域またはドレイン領域あるいはその両方を形成することと、を含む。ソース拡張領域またはドレイン拡張領域あるいはその両方は、第１のドーパントおよび第２のドーパントと合金化された材料から形成され、第１のドーパントがソース拡張領域またはドレイン拡張領域あるいはその両方を形成する材料の格子構造を増加させるように構成されている。
【０００６】
例示的な実施態様は、異なる主題を参照して説明されることに留意されたい。特に、一部の実施態様は、方法タイプの請求項を参照して説明されているが、他の実施態様は、装置タイプの請求項を参照して説明されている。しかしながら、当業者は、上記および以下の説明から、特に断りのない限り、あるタイプの主題に属する特徴の任意の組合せに加えて、異なる主題に関連する特徴間、特に、方法タイプの請求項の特徴と装置タイプの請求項の特徴との間の任意の組合せも、本明細書内で説明されていると見なされることを推測されるであろう。
【０００７】
これらおよび他の特徴ならびに利点は、添付の図面に関連して読まれるべき、それらの例示的な実施形態の以下の詳細な説明から明らかになるであろう。
【０００８】
本発明は、以下の図を参照して、好ましい実施形態の以下の説明で詳細を提供する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による、基板上に形成されたフィンの斜視図である。
【図２】本発明の実施形態による、軸線Ｂ−Ｂに沿った図１の断面図である。
【図３】本発明の実施形態による、軸線Ａ−Ａに沿った図１の断面図である。
【図４】本発明の実施形態による、図３の断面図であり、スズ（Ｓｎ）が拡張領域に導入されている。
【図５】本発明の実施形態による、図４の断面図であり、ガリウム（Ｇａ）が拡張領域に導入されている。
【図６】本発明の実施形態による、図５の断面図であり、ＳｎおよびＧａでドープされた拡張領域を示す。
【図７】本発明の実施形態による、図６の断面図であり、スペーサがゲート構造に隣接して形成されている。
【図８】本発明の実施形態による、図７の断面図であり、ソース領域またはドレイン領域あるいはその両方が、ドープされた拡張領域上に形成されている。
【図９】本発明の実施形態による、図８の断面図であり、レベル間誘電体（ＩＬＤ）がソース領域またはドレイン領域あるいはその両方の上に形成されている。
【図１０】本発明の実施形態による、図９の断面図であり、トレンチおよびビアが形成されている。
【図１１】本発明の別の実施形態による、図７の断面図であり、ドープされた拡張領域がリセスされている。
【図１２】本発明の実施形態による、図１１の断面図であり、ソース領域またはドレイン領域あるいはその両方が、ドープされた拡張領域上に形成され、ＩＬＤをソース領域またはドレイン領域あるいはその両方の上に堆積させ、トレンチ／ビアがさらに形成されている。
【図１３】本発明の実施形態による、軸線Ｂ−Ｂに沿ってとられた図１０および図１２の断面図である。
【図１４】ガリウム（Ｇａ）およびボロン（Ｂ）の分布のグラフである。
【発明を実施するための形態】
【００１０】
図面全体を通して、同一または同様の参照番号は、同一または同様の要素を表す。
【００１１】
本発明による実施形態は、トランジスタのソース領域またはドレイン領域あるいはその両方とチャネル領域との間の抵抗を低減させるための方法およびデバイスを提供する。ソース領域またはドレイン領域あるいはその両方の抵抗を最小限に抑えるために、拡張領域をドープしてその化学組成を変更する。一例において、拡張領域に少なくとも２つの元素をドープすることができる。そのような元素またはドーパントの追加により、拡張領域の格子構造が変更される。トランジスタは、例えば、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）または縦型電界効果トランジスタ（ＶＦＥＴ）またはトンネルＦＥＴまたはナノシートであってもよい。
【００１２】
本発明による実施形態は、約３２０℃以上の温度でトランジスタの拡張領域にガリウム（Ｇａ）およびスズ（Ｓｎ）を追加または導入または注入するための方法ならびにデバイスを提供する。注入は、例えば、ホット・イオン注入技法よって実施することができる。例えば、Ｓｎを追加することによって、ＳｉＧｅの格子構造が大きくなる。ＳｉＧｅにＳｎを追加することによって、Ｇａの溶解度を高めることができ、より多くのＧａ原子をＳｉＧｅ格子に収容することができる。したがって、Ｓｎは、ＳｉＧｅ中のＧａの溶解度を高くすることができる。Ｇａは、ｐ型ドーピングを提供し、ＳｉＧｅ：Ｇａ：Ｓｎは、ソース領域またはドレイン領域あるいはその両方のＳｉＧｅ：Ｂからの低抵抗リンク・アップ領域（link-up region）として機能する。さらに、Ｇａは、原子が大きいため、ボロン（Ｂ）よりも散乱が少ないため、トランジスタの拡張領域にＳｎを注入するのがより好ましい。
【００１３】
本発明による実施形態は、半導体基板上に形成され、半導体基板から絶縁された導電性ゲートと、基板内に形成されたソース領域またはドレイン領域あるいはその両方と、基板内に形成され、それぞれのソース領域またはドレイン領域あるいはその両方に隣接したソース拡張領域またはドレイン拡張領域あるいはその両方と、を含む構造体を提供することによって横方向抵抗を低減させるための方法およびデバイスを提供する。ソース拡張領域またはドレイン拡張領域あるいはその両方は、第１のドーパントおよび第２のドーパントが注入された材料から形成され、第１のドーパントがソース拡張領域またはドレイン拡張領域あるいはその両方を形成する材料の格子構造を増加させるように構成されている。第１のドーパントは、例えば、Ｓｎとすることができ、第２のドーパントは、例えば、Ｇａとすることができる。第１および第２のドーパントは、例えば、ホット・イオン注入技法によって注入することができる。フィン型トランジスタの拡張領域にＧａおよびＳｎの両方を注入することにより、フィン型トランジスタの横方向抵抗を低減させることができる。
【００１４】
使用することができる半導体材料の例には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム合金（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、炭化シリコン・ゲルマニウム（ＳｉＧｅＣ）、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族化合物半導体、あるいはその組合せが含まれる。ＩＩＩ−Ｖ族化合物半導体は、元素周期表のＩＩＩ族からの少なくとも１つの元素と、元素周期表のＶ族からの少なくとも１つの元素と、を含む材料である。ＩＩ−ＶＩ族化合物半導体は、元素周期表のＩＩ族からの少なくとも１つの元素と、元素周期表のＶＩ族からの少なくとも１つの元素と、を含む材料である。非限定的な一実施形態では、例えば、ｐＦＥＴ領域の拡張領域は、フィン型トランジスタの横方向抵抗を低減させることができるように、スズ（Ｓｎ）などの１つの元素およびガリウム（Ｇａ）などの別の元素を含む。
【００１５】
本発明は、所与の例示的なアーキテクチャに関して説明されるが、他のアーキテクチャ、構造、基板材料、およびプロセス特徴、ならびにステップまたはブロックあるいはその両方を本発明の範囲内で変更することができることを理解されたい。明瞭にするために、特定の特徴をすべての図に示すことができないことに留意されたい。これは、任意の特定の実施形態、または例示、または特許請求の範囲の限定として解釈されることを意図していない。
【００１６】
図１は、本発明による基板上に形成されたフィンの斜視図である。
【００１７】
半導体構造体５は、基板１０を含む。シャロー・トレンチ分離（ＳＴＩ）領域１２は、基板１０内に形成されている。フィンは、フィンが活性フィン領域１４およびサブ・フィン領域１３を含むように基板１０上に形成されている。サブ・フィン領域は、ＳＴＩ領域１２に隣接して形成されている。活性フィン領域１４は、基板１０を横切って長さ「Ｌ」だけ延在している。ゲート構造１６は、活性フィン領域１４の一部の上に形成されている。ゲート構造１６は、活性フィン領域１４に対して実質的に垂直に形成されている。ゲート構造１６は、基板１０上を長さ「Ｌ１」だけ延在している。
【００１８】
１つまたは複数の実施形態では、基板１０は、活性表面半導体層を備えた半導体または絶縁体とすることができる。基板１０は、結晶質、半結晶質、微結晶質、または非晶質とすることができる。
【００１９】
フィン１４は、約３ｎｍ〜約１００ｎｍ、好ましくは約４ｎｍ〜約２０ｎｍの幅を有することができる。好ましい実施形態では、フィン１４は、約５〜１２ｎｍの範囲の幅を有することができる。フィン１４は、約３ｎｍ〜約３００ｎｍ、好ましくは約１０ｎｍ〜約１００ｎｍの高さを有することができる。好ましい実施形態では、フィン１４は、約４０ｎｍ〜約８０ｎｍの範囲の高さを含むように製造することができる。一部の実施形態では、ハード・マスク層（図示せず）をエッチング・プロセスに組み込んで、フィン１４の形成中および後続の処理ステップ中にフィン１４を保護することができる。
【００２０】
ゲート１６は、ゲート・ファースト・プロセスおよびゲート・ラスト・プロセスを含む、当技術分野において公知の任意のプロセスを介して形成することができるゲート誘電体およびゲート導体を含むことができる。ゲート構造は、約４０ｎｍ〜約２００ｎｍ、好ましくは約５０ｎｍ〜約１５０ｎｍの高さを有することができる。
【００２１】
図２は、本発明による、軸線Ｂ−Ｂに沿った図１の断面図である。
【００２２】
軸線Ｂ−Ｂに沿った図１の断面図は、基板１０上に形成されたＳＴＩ領域１２、ならびにＳＴＩ領域１２間に形成されたサブ・フィン領域１３を示す。活性フィン領域１４は、サブ・フィン領域１３の上に形成され、ドープされていないか、またはトランジスタ型とは反対のドーパント、例えば、ｐＦＥＴに対してはリンもしくはヒ素（ｎ型）で軽く（１×１０１８ｃｍ−３）ドープされている。ゲート構造１６は、ＳＴＩ領域１２の上に、および活性フィン領域１４との共通平面上に示されている。拡張領域２２／２２’（他の図に示す）は、トランジスタと同じ型のドーパント（例えば、ｐＦＥＴに対しはホウ素）でドープされている。拡張領域のドーパントの濃度は、チャネル領域の反転自由電荷の濃度（２〜３×１０１９ｃｍ−３）よりも高いことが好ましく、２〜３倍高いことが好ましい。
【００２３】
図３は、本発明による、軸線Ａ−Ａに沿った図１の断面図である。
【００２４】
軸線Ａ−Ａに沿った図１の断面図は、サブ・フィン領域１３、サブ・フィン領域１３の上に形成された活性フィン領域１４、および活性フィン１４上に形成されたゲート構造１６を表す。例示的な一実施形態では、活性フィン１４は、シリコン・ゲルマニウム（ＳｉＧｅ）から形成することができる。
【００２５】
図４は、本発明による、図３の断面図であり、スズ（Ｓｎ）が角度注入により拡張領域に導入されている。
【００２６】
ゲート・エッジ付近のドーパント・プロファイルの急峻性（図１４のプロファイル４２対４４）を改善するために、高Ｚ（高原子質量または原子番号）のドーパント原子を使用して、その広がりおよび拡散を抑制する。ｐＦＥＴの場合、高Ｚのｐ型ドーパント原子とは、Ｇａ（Ｚ＝３１、Ｍ＝７０）またはＩｎ（Ｚ＝４９、Ｍ＝１１５）などの、Ｚが１３（ＡｌのＺ）よりも大きい原子を意味し、Ｇａが好ましい。ｎＦＥＴの場合、高Ｚのｎ型ドーパント原子とは、Ｓｂ（Ｚ＝５１、Ｍ＝１２２）などの、Ｚが３３（ＡｓのＺ）よりも大きい原子を意味する。
【００２７】
残念ながら、「高Ｚ」ドーパント原子は、基礎となるＩＶ族半導体、具体的にはＳｉ（Ｚ＝１４）などのより小さなＺを有する半導体中での化学溶解度が低いという欠点がある。例として、Ｓｉ中でのＧａの最大化学固体溶解度（solid solubility）は３×１０１９ｃｍ−３であるが、Ｇｅ中では、４×１０２０ｃｍ−３である。ＳｉＧｅは、ＳｉとＧｅとの間のＧａ化学溶解度を有する。フィン／チャネル材料がＳｉ、またはＧｅの％が低い（＜３０％）ＳｉＧｅである場合、Ｇａの比較的低い溶解度は、正孔の濃度（活性ドーパント濃度）がドーパントの化学溶解度を超えず、反転電荷濃度の２〜３倍の所望のレベルよりも低いため、拡張ドーパントとしてのＧａの効果的使用を制限する。さらに、そのような半導体中の化学溶解度を超えるＧａ原子は、後続の熱ステップ中に析出し、金属Ｇａの介在物（inclusion）がフィン本体内に望ましくなく取り込まれる原因となる。アンチモン（Ｓｂ）は、シリコン（Ｓｉ）中で約５×１０１９ｃｍ−３の化学溶解度を有する。その溶解度は、Ｓｉ結晶格子間隔を拡大することで最初は増加するが、純粋なゲルマニウム中では約１×１０１９ｃｍ−３に低下する。したがって、ｎＦＥＴのフィン／チャネル材料がＳｉである場合、Ｓｂ拡張ドーピングは、拡張領域のＳｉ格子間隔をわずかに増加させることで恩恵を受ける。あるいは、ｎＦＥＴのフィン／チャネル材料がＧｅ、またはＧｅの％が高い（＞７０％）ＳｉＧｅである場合、Ｓｂ拡張ドーピングは、拡張領域のＳｉＧｅ格子間隔をわずかに減少させることで恩恵を受ける。
【００２８】
「高Ｚ」ドーパント溶解度の制限を克服するために、拡張領域は、チャネルまたはソース・ドレインあるいはその両方の材料とは異なる格子間隔を有する半導体から作られる。ｐＦＥＴの一例では、拡張領域は、Ｇｅ含有量を増加させることによって、Ｇｅをスズと合金化することによって、またはその両方によって、チャネルよりも格子間隔が大きな半導体から作る必要がある。Ｇｅ、またはＧｅの％が高い（＞７０％）ＳｉＧｅ  ｎＦＥＴの場合、Ｇｅ含有量を減らす、または炭素と合金化する、あるいはその両方を行うことによって格子間隔を減少させる必要がある。Ｇｅ含有量を増加させる、またはスズと合金化する、あるいはその両方を行うことにより、格子間隔が減少する。Ｓｉベースのフィン構造ｎＦＥＴの場合、拡張領域は、例えばスズ（Ｓｎ）と合金化することによって、格子間隔をより大きくした半導体から作る必要がある。例えば、ＳｉＧｅ格子間隔を拡大させる目的で、Ｓｉ０．７５Ｇｅ０．２５に１原子％のスズを追加することは、５原子％のＧｅを追加することとほぼ同等であり、言いかえれば、格子間隔がＳｉ０．７Ｇｅ０．３と同等になるため、スズ合金化は、魅力的である。しかしながら、ＳｉＧｅ中のＳｎの溶解度も数原子百分率だけ制限される。例として、Ｓｉ中のＳｎの最大化学固体溶解度は、約６×１０１９ｃｍ−３または１原子％であるが、Ｇｅ中では、５×１０２０ｃｍ−３または３原子％である。ＳｉＧｅは、ＳｉとＧｅとの間のＳｎ化学溶解度を有する。Ｓｎの濃度がＳｉＧｅ中でその最大化学溶解度を超える準安定な均質のＳｉＧｅＳｎ合金は、イオン注入および低温エピタキシャル成長などの様々な非平衡プロセスによって作成することができるが、高温では安定でなく、Ｓｎ濃度がその最大化学溶解度を下回る安定したＳｉＧｅＳｎ合金と金属スズ介在物または析出物に分解する。すべての高温ポスト形成アニールの期間を短くし、最大化学溶解度を上回るスズの量を制限することにより、Ｓｎの濃度がＳｉＧｅ中でその最大化学溶解度の２倍未満である、より大きな格子間隔を有する適度に準安定なＳｉＧｅＳｎ化合物を維持することができる。
【００２９】
様々な実施形態において、第１のドーパント１８は、角度注入１５により拡張領域１４に注入される。ドーパントは、例えば、スズ（Ｓｎ）とすることができる。このドーパントの目的は、拡張領域１４の格子間隔を増加させて、電気的に活性な「高Ｚ」ドーパントの化学溶解度を増加させることである。結果として生じる拡張領域１４の好ましいＳｎ含有量は、約０．５〜約１．５原子百分率（原子％）であり、結果として、Ｇａ溶解度が約２×１０１９ｃｍ−３〜約１×１０２０ｃｍ−３に増加する。Ｓｎ注入のドーズ量、エネルギー、ならびにチルト角およびツイスト角は、結果として生じる拡張領域１４のＳｎ濃度が約５×１０１９ｃｍ−３〜約１．５×１０２０ｃｍ−３または約０．５原子％〜約１．５原子％となるように選択される。好ましい実施形態では、Ｓｎ注入のドーズ量は、約３×１０１４ｃｍ−２〜約２×１０１５ｃｍ−２であり、Ｓｎ注入のエネルギーは、約１ｋｅＶ〜約７ｋｅＶであり、Ｓｎ注入のチルト角は、約３度〜約１０度であり、ツイスト角は、注入がフィンに垂直にフィンの両側から行われるように選択される。
【００３０】
図５は、本発明による、図４の断面図であり、ガリウム（Ｇａ）が角度注入１５により拡張領域に導入されている。
【００３１】
様々な実施形態では、第２のドーパント２０が拡張領域に注入される。ドーパントは、例えば、ガリウム（Ｇａ）とすることができる。Ｇａ注入のドーズ量、エネルギー、ならびにチルト角およびツイスト角は、結果として生じる拡張領域１４のＧａ濃度が約２×１０１９ｃｍ−３〜約１×１０２０ｃｍ−３となるように選択される。好ましい実施形態では、Ｇａ注入のドーズ量は、約１×１０１４ｃｍ−２〜約１×１０１５ｃｍ−２であり、Ｇａ注入のエネルギーは、約０．５ｋｅＶ〜約７ｋｅＶであり、Ｇａ注入のチルト角は、約３度〜約１０度であり、ツイスト角は、注入がフィンに垂直にその両側から行われるように選択される。
【００３２】
第１および第２のドーパント１８、２０は、例えば、約３２０℃以上の基板温度で、ホット・イオン注入技法によって注入することができる。注入プロセス中に基板温度を上げる目的は、「高Ｚ」イオンをその構造に注入することにより結晶質フィン構造が完全にアモルファス化するのを回避することである。したがって、注入プロセス中の基板温度は、注入されるイオンのサイズに基づいて選択され、より大きなイオンはより高い温度を必要とする。好ましい実施形態では、Ｓｎ注入中の基板温度は、約４５０℃以上であるが、Ｇａ注入中は、約３２０℃以上である。注入プロセスは、典型的には、一部のトランジスタ（例えば、ｎＦＥＴ）に対してはイオン注入をブロックし、他のトランジスタ（例えば、ｐＦＥＴ）に対してはイオン注入を可能にするブロック・マスクを用いて行われる。ブロック・マスクの材料は、注入プロセス中に、選択された基板温度に耐えることができる可能性がある。好ましい実施形態では、ブロック・マスクの材料は、約４５０℃の処理が可能な高温安定スピン・オン有機ポリマーであり、両方の注入は、約４５０℃の基板温度で行われる。任意選択で、ＳｎおよびＧａの注入後にアニールを行い、生成された準安定合金の均質性を維持しながら、導入された格子欠陥を修復することができる。一例において、アニールは、約数ミリ秒続くことができ、約１２００℃のピーク温度を有する。
【００３３】
図６は、本発明による、ＳｎおよびＧａがドープされた拡張領域を示す図５の断面図である。
【００３４】
様々な実施形態では、拡張領域は、ドープされた拡張領域２２に変換される。小さなノンドープ活性フィン領域１４’がゲート構造１６の真下に残る。上記したように、拡張領域は、ＳｎおよびＧａでドープされる。したがって、一例では、拡張領域２２は、ＳｎおよびＧａの両方を含む。
【００３５】
図７は、本発明による、図６の断面図であり、スペーサがゲート構造に隣接して形成されている。
【００３６】
様々な実施形態では、スペーサ２４は、ゲート構造１６に隣接して形成される。スペーサ２４は、ゲート構造１６の頂面１７まで延在する。スペーサ２４の底部は、ドープされた拡張領域２２の一部と接触する。
【００３７】
スペーサ２４は、例えば、窒化ケイ素、ＳｉＢＣＮ、ＳｉＣＯＮ、酸化ケイ素、酸窒化ケイ素、またはそれらの組合せで作ることができ、ゲート１６上に共形の窒化ケイ素層を堆積させ、エッチングして水平面から不用な材料を除去することを含む当技術分野で知られている任意の方法によって形成することができる。スペーサ２４は、約１ｎｍ〜約１０ｎｍの厚さを有することができる。一部の実施形態では、スペーサ２４は、約１ｎｍ〜約５ｎｍの厚さを有することができる。任意選択で、注入１８、２０は、スペーサ２４を形成した後に、または共形のスペーサ・ライナを形成した後に行うことができる。
【００３８】
図８は、本発明による、図７の断面図であり、ソース領域またはドレイン領域あるいはその両方がドープされた拡張領域上に形成されている。
【００３９】
様々な実施態様において、ソース領域またはドレイン領域あるいはその両方２６は、スペーサ２４に隣接して、ドープされた拡張領域２２上に形成されている。一例において、ソース領域またはドレイン領域あるいはその両方は、ボロン（Ｂ）でドープされたシリコン・ゲルマニウム（ＳｉＧｅ）を含むことができる。別の実施形態では、ソース領域またはドレイン領域あるいはその両方は、ボロン（Ｂ）および炭素（Ｃ）でドープされたシリコン・ゲルマニウム（ＳｉＧｅ）を含むことができる。炭素濃度は、２原子百分率（原子％）未満とすることができる。炭素をソース領域またはドレイン領域あるいはその両方に追加する目的（拡張領域２２には追加しない）は、Ｇａの拡散を妨げる自己格子間原子を阻止することである。ソース領域またはドレイン領域あるいはその両方２６は、拡張領域２２の上面全体と接触または係合することができる。ソース領域またはドレイン領域あるいはその両方２６は、スペーサ２４の側壁の一部にのみ接触している。
【００４０】
図９は、本発明による、図８の断面図であり、レベル間誘電体（ＩＬＤ）がソース領域またはドレイン領域あるいはその両方の上に形成されている。
【００４１】
様々な実施態様では、ソース領域またはドレイン領域あるいはその両方２６の上に、ならびにゲート構造１６およびスペーサ２４の露出部分の上にＩＬＤ２８を堆積させる。
【００４２】
ＩＬＤ２８は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯＨ、およびＳｉＣＨ化合物などのシリコン含有材料、Ｓｉの一部またはすべてがＧｅで置換された上記のシリコン含有材料、炭素ドープ酸化物、無機酸化物、無機ポリマー、ハイブリッド・ポリマー、ポリアミドまたはＳｉＬＫ（商標）などの有機ポリマー、他の炭素含有材料、スピン・オン・ガラスおよびシルセスキオキサン・ベースの材料などの有機無機材料、ならびにアモルファス水素化炭素（α−Ｃ：Ｈ）としても知られているダイヤモンド様炭素（ＤＬＣ）を含む群から選択することができる。
【００４３】
図１０は、本発明による、図９の断面図であり、トレンチおよびビアが形成されている。
【００４４】
様々な実施態様において、トレンチ３０は、ソース領域またはドレイン領域あるいはその両方２６の頂面２５まで延在するＩＬＤ２８内に形成されている。ビア３２もトレンチ３０の上に形成することができる。
【００４５】
図１１は、本発明の別の実施態様による、図７の断面図であり、ドープされた拡張領域がリセスされている。
【００４６】
様々な実施態様において、スペーサ２４がゲート構造１６に隣接して形成された後、ドープされた拡張領域２２は、ドープされた拡張領域２２’にリセスまたはエッチングされ得る。ドープされた拡張領域２２は、反応性イオン・エッチング（ＲＩＥ）によってリセスすることができる。
【００４７】
図１２は、本発明による、図１１の断面図であり、ソース領域またはドレイン領域あるいはその両方がドープされた拡張領域の隣に形成され、ＩＬＤをソース領域またはドレイン領域あるいはその両方の上に堆積させ、トレンチ／ビアがさらに形成されている。
【００４８】
様々な実施態様において、ソース領域またはドレイン領域あるいはその両方２６’は、リセスされ、ドープされた拡張領域２２’の隣に形成され、ＩＬＤ２８をソース領域またはドレイン領域あるいはその両方２６’の上に堆積させる。続いて、トレンチ３０およびビア３２が、トレンチ３０がソース領域またはドレイン領域あるいはその両方２６’の頂面２５’まで延在するように、さらに形成される。
【００４９】
リセスされ、ドープされた拡張領域２２’は、ゲート構造１６の真下のノンドープ活性フィン領域１４’の頂面の下に距離「Ｘ」だけ延在する。リセスされ、ドープされた拡張領域２２’は、サブ・フィン領域１３上に残る。言いかえれば、サブ・フィン領域１３の頂面は、露出しない。さらに、ノンドープ活性フィン領域１４’の側壁は、露出しない。
【００５０】
図１３は、本発明による、軸線Ｂ−Ｂに沿ってとられた図１０および図１２の断面図である。
【００５１】
様々な実施態様において、完成した構造体の断面図は、活性フィン領域１４’、ゲート構造１６、ならびにトレンチ３０およびビア３２を示す。スペーサ２４は、ゲート構造１６に隣接して示されている。活性フィン領域１４’は、サブ・フィン領域１３の真上に示されている。
【００５２】
図１４は、ガリウム（Ｇａ）およびボロン（Ｂ）の分布のグラフを示す。
【００５３】
様々な実施形態において、グラフ４０は、Ｇａのキャリア濃度プロファイル４２およびＢのキャリア濃度プロファイル４４を表している。Ｂの分布は、低濃度における比較的長い化学プロファイル・テールによって示されているが、Ｇａの分布は、比較的急峻な化学プロファイルによって示されている。ボロン原子は小さく、したがって、長距離散乱し、または散らばる。この散乱は、結果として、活性フィン領域１４’に隣接するドープされた拡張領域２２の長いプロファイル・テールとなり、例えば、改善されたＤＩＢＬに対して明らかなようにゲート制御が不十分になる。ガリウム原子は、（ボロン原子と比べて）より大きな原子であり、長距離散乱したり、散らばったりすることがない。この非散乱は、例えば、改善されたＤＩＢＬに対して明らかなように、ドープされた拡張領域２２における急峻なプロファイルおよび改善されたゲート制御として表される。
【００５４】
異なる格子間隔を備えた半導体材料から拡張領域を作製すると、トランジスタ・チャネルへの入口で伝導帯または価電子帯あるいはその両方の望ましくない不連続（disruption）（段差）が生じる可能性がある。この不連続により、荷電キャリア（電子または正孔）が散乱し、チャネル入口で大きな抵抗が生じる。これらの望ましくないキャリア散乱効果を最小限に抑えるために、拡張ドーピングは、異なる格子間隔を備えた拡張材料の境界を越えて数ｎｍチャネル内に延在するように行われる。隣接するチャネル材料の拡張ドーピングは、後続の熱ステップにおける析出を防ぐために、わずかに低いレベルで行うことができる。例えば、隣接するチャネル材料は、有利には溶解限度以下でドープすることができるが、異なる格子間隔を備える拡張領域は、２〜４倍高いレベルでドープすることができる。別の言い方をすれば、チャネル内への拡張ドーパント・プロファイルは、合金材料、例えばスズ（Ｓｎ）のプロファイルを完全に含むか、または拡張ドーパント・プロファイルの急峻性が合金元素よりも小さい。チャネル入口のキャリア散乱効果を低減させるために、合金元素のプロファイルを、伝導帯／価電子帯の不連続が急峻にならないように比較的なだらかにすることができる。例えば、スズの急峻性は、２ｎｍ／ｄｅｃａｄｅとすることができ、一方、Ｇａの急峻性は、３ｎｍ／ｄｅｃａｄｅとすることができる。
【００５５】
本発明は、所与の例示的なアーキテクチャに関して説明されているが、他のアーキテクチャ、構造、基板材料、およびプロセス特徴、ならびにステップまたはブロックあるいはその両方を本発明の範囲内で変更することができることを理解されたい。
【００５６】
また、層、領域または基板などの要素が別の要素の「上に」または「上方に」あるという場合、その要素は、他の要素のすぐ上にあってもよく、あるいは介在する要素が存在してもよいことを理解されるであろう。対照的に、要素が別の要素の「すぐ上に」または「すぐ上方に」あるという場合は、介在する要素は存在しない。また、要素が別の要素に「接続されている」または「結合されている」という場合、その要素は、他の要素に直接接続されても、または結合されてもよく、あるいは介在する要素が存在してもよいことを理解されるであろう。対照的に、要素が別の要素に「直接接続されている」または「直接結合されている」という場合は、介在する要素は存在しない。
【００５７】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的なハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブ）に記憶することができる集積回路チップの設計を含むことができる。設計者がチップまたはチップを製造するために使用するフォトリソグラフ・マスクを製造しない場合、設計者は、結果として得られる設計を物理的なメカニズムによって（例えば、設計を記憶する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを介して）そのようなエンティティに直接または間接的に送ってもよい。次いで、記憶された設計は、フォトリソグラフ・マスクを製造するために適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、このフォーマットには、ウェーハ上に形成される問題となっているチップ設計の複数のコピーが含まれる。フォトリソグラフ・マスクは、エッチングまたはその他の方法で処理されるウェーハ（またはその上の層あるいはその両方）の領域を画成するために利用される。
【００５８】
本明細書に記載されるような方法は、集積回路チップの製造において使用することができる。結果として得られる集積回路チップは、製造者によって、ベア・ダイとして生のウェーハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェーハとして）、またはパッケージされた形態で分配されてもよい。後者の場合、チップは、シングルチップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリードを有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。次いで、いずれの場合も、チップは、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せとともに集積化される。最終製品は、玩具および他のローエンドの用途からディスプレイ、キーボードまたは他の入力装置を有する高度なコンピュータ製品および中央処理装置に至るまでの、集積回路チップを含むあらゆる製品になり得る。
【００５９】
材料化合物は、列挙された元素、例えば、ＳｉＧｅに関して説明されることも理解されたい。これらの化合物は、化合物内に異なる割合の元素を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１−ｘを含み、ここでｘは１以下などである。加えて、他の元素が化合物に含まれてもよく、それでもなお、本実施形態に従って機能する。追加の元素を有する化合物は、本明細書では合金と呼ばれる。
【００６０】
本明細書における本発明の「一実施形態」または「ある実施形態」ならびにそれらの他の変形形態への言及は、その実施形態に関連して記載される特定の特徴、構造、特性などが本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現われる「一実施形態において」または「ある実施形態において」という熟語の出現は、その他の変形形態と同様に、必ずしもすべて同一の実施形態を指すとは限らない。
【００６１】
以下の「／」、「〜または・・あるいはその両方」、ならびに「のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、ならびに「ＡおよびＢのうちの少なくとも１つ」の場合、最初に列記された選択肢（Ａ）のみの選択、または２番目に列記された選択肢（Ｂ）のみの選択、あるいは両方の選択肢（ＡおよびＢ）の選択を包含することが意図されていることを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣあるいはその組合せ」ならびに「Ａ、ＢおよびＣのうちの少なくとも１つ」の場合、そのような熟語は、最初に列記された選択肢（Ａ）のみの選択、または２番目に列記された選択肢（Ｂ）のみの選択、または３番目に列記された選択肢（Ｃ）のみの選択、または最初および２番目に列記された選択肢（ＡおよびＢ）のみの選択、または最初および３番目に列記された選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に列記された選択肢（ＢおよびＣ）のみの選択、または３つの選択肢すべて（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、この技術および関連技術の当業者には容易に明らかなように、列記されている多くの項目について拡張することができる。
【００６２】
本明細書で使用された術語は、特定の実施形態のみを説明するためのものであり、例示的な実施形態を限定することは意図されていない。本明細書で使用されるように、単数形「ある（a）」、「１つの（an）」、および「その（the）」は、文脈上そうでないと明白に示さない限り、複数形を同様に含むことが意図されている。用語「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組合せは、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはその組合せの存在もしくは追加を排除するものではないことをさらに理解されよう。
【００６３】
本明細書では説明を容易にするために、「真下に」、「下に」、「下方」、「上方」、「上部」などの空間的に相対的な用語を使用して、ある要素または特徴の別の要素または特徴に対する関係を図に示すように説明することができる。空間的に相対的な用語は、図に表された向きに加えて、使用または動作においてデバイスの異なる向きを包含することが意図されていることを理解されよう。例えば、図のデバイスがひっくり返された場合、他の要素または特徴の「下に」または「真下に」として記載された要素は、他の要素または特徴の「上方に」配向される。したがって、用語「下に」は、上方におよび下にの両方の向きを包含することができる。デバイスは、その他の方法で配向させる（９０度または他の向きに回転させる）ことができ、本明細書で使用される空間的に相対的な記述子を、それに応じて解釈することができる。加えて、層が２つの層の「間にある」として言及される場合、その層が２つの層の間の唯一の層であっても、あるいは１つまたは複数の介在層が存在することもできるということも理解されよう。
【００６４】
本明細書では、第１、第２などの用語を使用して、様々な要素を説明することがあるが、これらの要素は、これらの用語によって限定されるべきではないことを理解されよう。これらの用語は、単に、ある要素と別の要素を区別するために使用される。したがって、以下で論じる第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ぶことができる。
【００６５】
ソース領域またはドレイン領域あるいはその両方とチャネル領域との間の直列抵抗を低減させるための方法およびシステムの好ましい実施態様（これらは、例示であって、限定することは意図されていない）を説明したが、上記の教示に照らして当業者が変更および変形を行うことができることに留意されたい。したがって、添付の特許請求の範囲によって概説されるような本発明の範囲内にある、記載された特定の実施形態に変更を行うことができることを理解されたい。
【図１】
2020535632.tif 000003
【図２】
2020535632.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020535632.tif 000009
【図８】
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【図９】
2020535632.tif 000011
【図１０】
2020535632.tif 000012
【図１１】
2020535632.tif 000013
【図１２】
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【図１３】
2020535632.tif 000015
【図１４】
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【国際調査報告】
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