(57)【要約】  １つの実施形態は、光変調装置のためのドライバコントローラを提供する。ドライバコントローラは、それぞれが、光変調装置の液晶構造の画素の目標位相応答に対応する複数のバイナリシーケンスを格納するルックアップテーブル（ＬＵＴ）であって、少なくとも１つのバイナリシーケンスは、それぞれが、ｎを１からＮの範囲のインデックスとし、Ｎが目標位相応答の数を表わすとすると、ｎ＝Ｎ−１．．．１に対しては、ｎ個の先行する「０」に後続の「１」を加えて生成されるパターンの第１セットと、それぞれが、ｘを後続の「１」の数ｎとすると、ｎ＝１からＮ−２に対しては、パターン｛０１ｘ｝として生成されるパターンの第２セットを備えている複数のバイナリ値のパターンの中から少なくとも１つのバイナリ値のパターンを含んでいるルックアップテーブル（ＬＵＴ）を含んでいる。ドライバコントローラはまた、少なくとも１つの画素に対してＮ個の目標位相応答を有するデータを受信し、データの目標位相応答に一致するＬＵＴのバイナリシーケンスを決定し、また、バイナリシーケンスの第１バイナリ値に対応する第１電圧レベルを、画素の電極に印加させ、バイナリシーケンスの第２バイナリ値に対応する第２電圧レベルを、画素の記電極に印加させる画素電極制御回路も含んでいる。
2020519920.tif 000002
【特許請求の範囲】
【請求項１】
光変調装置のためのドライバコントローラであって、
それぞれが、前記光変調装置の液晶構造の画素の目標位相応答に対応する複数のバイナリシーケンスを格納するルックアップテーブル（ＬＵＴ）であって、
少なくとも１つのバイナリシーケンスは、
それぞれが、ｎを１からＮの範囲のインデックスとし、Ｎが目標位相応答の数を表わすとすると、ｎ＝Ｎ−１．．．１に対しては、ｎ個の先行する「０」に後続の「１」を加えて生成されるパターンの第１セットと、
それぞれが、ｘを後続の「１」の数ｎとすると、ｎ＝１からＮ−２に対しては、パターン｛０１ｘ｝として生成されるパターンの第２セットと、
を備えている複数のバイナリ値のパターンの中から少なくとも１つのバイナリ値のパターンを含んでいるルックアップテーブル（ＬＵＴ）と、
少なくとも１つの画素に対してＮ個の目標位相応答を有するデータを受信し、前記データの目標位相応答に一致する前記ＬＵＴのバイナリシーケンスを決定し、また、バイナリシーケンスの第１バイナリ値に対応する第１電圧レベルを、前記画素の電極に印加させ、バイナリシーケンスの第２バイナリ値に対応する第２電圧レベルを、前記画素の前記電極に印加させる画素電極制御回路と、
を備えることを特徴とするドライバコントローラ。
【請求項２】
前記少なくとも１つのバイナリシーケンスは、前記複数のパターンの中の少なくとも１つのパターンをサンプル空間上で繰り返すこととして表わされ、
前記サンプル空間は、各シーケンスに対して使用されるサンプルの最大数を定義する、請求項１に記載のドライバコントローラ。
【請求項３】
前記バイナリ値のパターンはまた、サンプル空間上で「０」を繰り返すパターンと、サンプル空間上で「１」を繰り返すパターンも含んでおり、
前記サンプル空間は、各シーケンスに対して使用されるサンプルの前記最大数を定義する、請求項１に記載のドライバコントローラ。
【請求項４】
前記ＬＵＴの各バイナリシーケンスはデューティサイクルに対応し、
前記ＬＵＴは、近似的に線形に分布されたデューティサイクルの範囲を表わすバイナリシーケンスの範囲を備えている、請求項１に記載のドライバコントローラ。
【請求項５】
少なくとも１つのシーケンスは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間にバイナリ「０」の最大数を有するバイナリ値を有している、請求項４に記載のドライバコントローラ。
【請求項６】
少なくとも１つのシーケンスは、５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間にバイナリ「１」の最大数を有するバイナリ値を有している、請求項４に記載のドライバコントローラ。
【請求項７】
少なくとも１つのバイナリシーケンスは、第１および第２デューティサイクルの補間により生成され、前記少なくとも１つのバイナリシーケンスは、前記第１デューティサイクルと関連付けられている第１パターンと、前記第２デューティサイクルと関連付けられている第２パターンをサンプル空間上で交互にすることで形成されて、近似的に線形に分布されたデューティサイクルを生成し、
前記サンプル空間は、各シーケンスに対して使用されるサンプルの前記最大数を定義する、請求項４に記載のドライバコントローラ。
【請求項８】
前記パターンのそれぞれは固有シーケンスを形成し、各シーケンスは、固有デューティサイクルと位相応答を表わし、
各シーケンスは、テストされて各シーケンスに対する実際の位相応答を生成し、目標位相応答と比較され、
少なくとも１つのバイナリシーケンスは、前記目標位相応答に最も近い第１および第２位相応答に対応する第１および第２デューティサイクルの補間により生成され、前記少なくとも１つのバイナリシーケンスは、前記第１デューティサイクルと関連付けられている第１パターンと、前記第２デューティサイクルと関連付けられている第２パターンをサンプル空間上で交互にすることで形成されて、前記目標位相応答に近似的に一致するシーケンスを生成する、請求項１に記載のドライバコントローラ。
【請求項９】
前記複数のバイナリシーケンスは、近似的に線形に分布された位相応答の範囲を表わしている、請求項１に記載のドライバコントローラ。
【請求項１０】
前記データは画像データを備え、前記目標位相応答は、前記画像データのビット深度レベルを表わしている、請求項１に記載のドライバコントローラ。
【請求項１１】
光変調装置の画素を制御するためのバイナリシーケンスのテーブルを生成するための方法であって、
それぞれが、ｎを１からＮの範囲のインデックスとし、Ｎが目標位相応答の数を表わすとすると、ｎ＝Ｎ−１．．．１に対しては、ｎ個の先行する「０」に後続の「１」を加えて生成されるパターンの第１セットを生成することと、
それぞれが、ｘを後続の「１」の数ｎとすると、ｎ＝１からＮ−２に対しては、パターン｛０１ｘ｝として生成されるパターンの第２セットを生成することと、
前記パターンの第１セットと、前記パターンの第２セットの中から、線形に分布されたデューティサイクルに一致するパターンを決定し、そのサンプルを、各シーケンスに対して使用されるサンプルの最大数として定義されるサンプル空間上で繰り返すことと、
前記パターンの第１セットと、前記パターンの第２セットの中から、線形に分布されたデューティサイクルに最も一致する第１パターンと、前記線形に分布されたデューティサイクルに二番目に一致する第２パターンを決定し、前記第１デューティサイクルと前記第２デューティサイクルを補間し、前記第１および第２パターンを前記サンプル空間上で繰り返すことと、を備えていることを特徴とする方法。
【請求項１２】
前記バイナリ値のパターンはまた、前記サンプル空間上で「０」を繰り返すパターンと、前記サンプル空間上で「１」を繰り返すパターンも含んでいる、請求項１１に記載の方法。
【請求項１３】
前記ＬＵＴの各バイナリシーケンスはデューティサイクルに対応し、
前記ＬＵＴは、近似的に線形に分布されたデューティサイクルの範囲を表わすバイナリシーケンスの範囲を備えている、請求項１３に記載の方法。
【請求項１４】
少なくとも１つのシーケンスは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間にバイナリ「０」の最大数を有するバイナリ値を有している、請求項１３に記載の方法。
【請求項１５】
少なくとも１つのシーケンスは、５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間にバイナリ「１」の最大数を有するバイナリ値を有している、請求項１３に記載の方法。
【請求項１６】
前記パターンのそれぞれは固有シーケンスを形成し、各シーケンスは、固有デューティサイクルと位相応答を表わし、
各シーケンスは、テストされて各シーケンスに対する実際の位相応答を生成し、目標位相応答と比較され、
少なくとも１つのバイナリシーケンスは、前記目標位相応答に最も近い第１および第２位相応答に対応する第１および第２デューティサイクルの補間により生成され、前記少なくとも１つのバイナリシーケンスは、前記第１デューティサイクルと関連付けられている第１パターンと、前記第２デューティサイクルと関連付けられている第２パターンをサンプル空間上で交互にすることで形成されて、前記目標位相応答に近似的に一致するシーケンスを生成する、請求項１１に記載の方法。
【請求項１７】
前記複数のバイナリシーケンスは、近似的に線形に分布された位相応答の範囲を表わしている、請求項１１に記載の方法。
【請求項１８】
光変調システムであって、
それぞれが個々に制御可能な液晶画素のアレイを有する光変調装置と、
前記光変調装置を制御するためのドライバコントローラを備え、前記ドライバコントローラは、
それぞれが、前記光変調装置の画素の目標位相応答に対応する複数のバイナリシーケンスを格納するルックアップテーブル（ＬＵＴ）であって、
少なくとも１つのバイナリシーケンスは、それぞれが、ｎを１からＮの範囲のインデックスとし、Ｎが目標位相応答の数を表わすとすると、ｎ＝Ｎ−１．．．１に対しては、ｎ個の先行する「０」に後続の「１」を加えて生成されるパターンの第１セットと、それぞれが、ｘを後続の「１」の数ｎとすると、ｎ＝１からＮ−２に対しては、パターン｛０１ｘ｝として生成されるパターンの第２セットを備えている複数のバイナリ値のパターンの中から少なくとも１つのバイナリ値のパターンを含んでいるルックアップテーブル（ＬＵＴ）と、
少なくとも１つの画素に対してＮ個の目標位相応答を有するデータを受信し、前記データの目標位相応答に一致する前記ＬＵＴのバイナリシーケンスを決定し、また、バイナリシーケンスの第１バイナリ値に対応する第１電圧レベルを、前記画素の電極に印加させ、バイナリシーケンスの第２バイナリ値に対応する第２電圧レベルを、前記画素の前記電極に印加させる画素電極制御回路と、を備えることを特徴とする光変調システム。
【請求項１９】
前記少なくとも１つのバイナリシーケンスは、前記複数のパターンの中の少なくとも１つのパターンをサンプル空間上で繰り返すこととして表わされ、
前記サンプル空間は、各シーケンスに対して使用されるサンプルの最大数を定義する、請求項１８に記載のシステム。
【請求項２０】
前記バイナリ値のパターンはまた、サンプル空間上で「０」を繰り返すパターンと、サンプル空間上で「１」を繰り返すパターンも含んでおり、
前記サンプル空間は、各シーケンスに対して使用されるサンプルの前記最大数を定義する、請求項１８に記載のシステム。
【請求項２１】
前記ＬＵＴの各バイナリシーケンスはデューティサイクルに対応し、
前記ＬＵＴは、近似的に線形に分布されたデューティサイクルの範囲を表わすバイナリシーケンスの範囲を備えている、請求項１８に記載のシステム。
【請求項２２】
少なくとも１つのシーケンスは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間にバイナリ「０」の最大数を有するバイナリ値を有している、請求項２１に記載のシステム。
【請求項２３】
少なくとも１つのシーケンスは、５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間にバイナリ「１」の最大数を有するバイナリ値を有している、請求項２１に記載のシステム。
【請求項２４】
少なくとも１つのバイナリシーケンスは、第１および第２デューティサイクルの補間により生成され、前記少なくとも１つのバイナリシーケンスは、前記第１デューティサイクルと関連付けられている第１パターンと、前記第２デューティサイクルと関連付けられている第２パターンをサンプル空間上で交互にすることで形成されて、近似的に線形に分布されたデューティサイクルを生成し、
前記サンプル空間は、各シーケンスに対して使用されるサンプルの前記最大数を定義する、請求項２１に記載のシステム。
【請求項２５】
前記パターンのそれぞれは固有シーケンスを形成し、各シーケンスは、固有デューティサイクルと位相応答を表わし、
各シーケンスは、テストされて各シーケンスに対する実際の位相応答を生成し、目標位相応答と比較され、
少なくとも１つのバイナリシーケンスは、前記目標位相応答に最も近い第１および第２位相応答に対応する第１および第２デューティサイクルの補間により生成され、前記少なくとも１つのバイナリシーケンスは、前記第１デューティサイクルと関連付けられている第１パターンと、前記第２デューティサイクルと関連付けられている第２パターンをサンプル空間上で交互にすることで形成されて、前記目標位相応答に近似的に一致するシーケンスを生成する、請求項１８に記載のシステム。
【請求項２６】
前記複数のバイナリシーケンスは、近似的に線形に分布された位相応答の範囲を表わしている、請求項１８に記載のシステム。
【請求項２７】
前記データは画像データを備え、前記目標位相応答は、前記画像データのビット深度レベルを表わしている、請求項１８に記載のシステム。
【請求項２８】
前記光変調装置は、空間光変調（ＳＬＭ）回路を備えている、請求項１８に記載のシステム。
【請求項２９】
前記光変調装置は、液晶オンシリコン（ＬＣｏＳ）回路を備えている、請求項１８に記載のシステム。
【請求項３０】
命令を格納した非一時的機械読取り可能記憶媒体であって、前記命令は１つ以上のプロセッサにより実行されると、前記１つ以上のプロセッサに、
それぞれが、ｎを１からＮの範囲のインデックスとし、Ｎが目標位相応答の数を表わすとすると、ｎ＝Ｎ−１．．．１に対しては、ｎ個の先行する「０」に後続の「１」を加えて生成されるパターンの第１セットを生成させ、
それぞれが、ｘを後続の「１」の数ｎとすると、ｎ＝１からＮ−２に対しては、パターン｛０１ｘ｝として生成されるパターンの第２セットを生成させ、
前記パターンの第１セットと、前記パターンの第２セットの中から、線形に分布されたデューティサイクルに一致するパターンを決定させ、そのサンプルを、各シーケンスに対して使用されるサンプルの最大数として定義されるサンプル空間上で繰り返えさせ、
前記パターンの第１セットと、前記パターンの第２セットの中から、線形に分布されたデューティサイクルに最も一致する第１パターンと、前記線形に分布されたデューティサイクルに二番目に一致する第２パターンを決定させ、前記第１デューティサイクルと前記第２デューティサイクルを補間させ、前記第１および第２パターンを前記サンプル空間上で繰り返えさせることを特徴とする非一時的機械読取り可能記憶媒体。
【請求項３１】
前記バイナリ値のパターンはまた、前記サンプル空間上で「０」を繰り返すパターンと、前記サンプル空間上で「１」を繰り返すパターンも含んでいる、請求項３０に記載の非一時的機械読取り可能記憶媒体。
【請求項３２】
前記ＬＵＴの各バイナリシーケンスはデューティサイクルに対応し、
前記ＬＵＴは、近似的に線形に分布されたデューティサイクルの範囲を表わすバイナリシーケンスの範囲を備えている、請求項３０に記載の非一時的機械読取り可能記憶媒体。
【請求項３３】
少なくとも１つのシーケンスは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間にバイナリ「０」の最大数を有するバイナリ値を有している、請求項３２に記載の非一時的機械読取り可能記憶媒体。
【請求項３４】
少なくとも１つのシーケンスは、５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間にバイナリ「１」の最大数を有するバイナリ値を有している、請求項３２に記載の非一時的機械読取り可能記憶媒体。
【請求項３５】
前記パターンのそれぞれは固有シーケンスを形成し、各シーケンスは、固有デューティサイクルと位相応答を表わし、
各シーケンスは、テストされて各シーケンスに対する実際の位相応答を生成し、目標位相応答と比較され、
少なくとも１つのバイナリシーケンスは、前記目標位相応答に最も近い第１および第２位相応答に対応する第１および第２デューティサイクルの補間により生成され、前記少なくとも１つのバイナリシーケンスは、前記第１デューティサイクルと関連付けられている第１パターンと、前記第２デューティサイクルと関連付けられている第２パターンをサンプル空間上で交互にすることで形成されて、前記目標位相応答に近似的に一致するシーケンスを生成する、請求項３０に記載の非一時的機械読取り可能記憶媒体。
【請求項３６】
前記複数のバイナリシーケンスは、近似的に線形に分布された位相応答の範囲を表わしている、請求項３０に記載の非一時的機械読取り可能記憶媒体。
【請求項３７】
表示回路の画素を駆動するためのシーケンスのルックアップテーブルを生成する方法であって、
それぞれが、サンプル空間上で配置された複数のバイナリ値を有し、それぞれが、デューティサイクルに対応する、複数のバイナリシーケンスを生成することと、
各シーケンスを、前記サンプル空間上の前記画素に適用することにより、各シーケンスの位相応答および／またはリップル誤差を測定することと、
所与のシーケンスの位相応答が、目標位相応答の定義された許容範囲内かどうかを決定することと、
所与のシーケンスの位相応答が、前記定義された許容範囲外かどうかを決定し、前記目標位相応答に最も近い２つのデューティサイクルを補間して、前記目標位相応答の前記定義された許容範囲内の位相応答を生成するシーケンスを生成することを備えていることを特徴とする方法。
【請求項３８】
少なくとも１つのシーケンスは、「０」の最大数を有するバイナリパターンを含むパターンを備えており、
前記パターンは、前記サンプル空間上で繰り返される、請求項３７に記載の方法。
【請求項３９】
少なくとも１つのシーケンスは、「１」の最大数を有するバイナリパターンを含むパターンを備えており、
前記パターンは、前記サンプル空間上で繰り返される、請求項３７に記載の方法。
【請求項４０】
各シーケンスが、分布された目標デューティサイクルの範囲に一致しているかどうかを決定し、
分布された目標デューティサイクルに最も一致する第１パターンと、前記分布された目標デューティサイクルに二番目に一致する第２パターンを決定し、前記第１デューティサイクルと前記第２デューティサイクルを補間し、前記第１および第２パターンを前記サンプル空間上で繰り返すことを更に備えている、請求項３７に記載の方法。
【請求項４１】
前記バイナリ値のパターンはまた、前記サンプル空間上で「０」を繰り返すパターンと、前記サンプル空間上で「１」を繰り返すパターンも含んでいる、請求項３７に記載の方法。
【請求項４２】
前記ＬＵＴの各バイナリシーケンスはデューティサイクルに対応し、
前記ＬＵＴは、近似的に線形に分布されたデューティサイクルの範囲を表わすバイナリシーケンスの範囲を備えている、請求項３７に記載の方法。
【請求項４３】
少なくとも１つのシーケンスは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間にバイナリ「０」の最大数を有するバイナリ値を有している、請求項３７に記載の方法。
【請求項４４】
少なくとも１つのシーケンスは、５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間にバイナリ「１」の最大数を有するバイナリ値を有している、請求項３７に記載の方法。
【請求項４５】
表示回路の少なくとも１つの画素を駆動するためのシーケンスのルックアップテーブルを生成する方法であって、
それぞれが、駆動時間の期間に対して配置された複数のバイナリ値を有し、対応するデューティサイクルと目標位相応答を有する、複数のバイナリシーケンスを生成することと、
前記複数のバイナリシーケンスのそれぞれを、前記駆動時間の期間上の前記少なくとも１つの画素に適用することと、
前記複数のバイナリシーケンスのそれぞれを、前記少なくとも１つの画素に適用した後に、前記少なくとも１つの画素からの位相応答を測定して、位相応答データを生成することと、
前記複数のバイナリシーケンスのそれぞれに対して、前記生成された複数のシーケンスのそれぞれと関連付けられている前記目標位相応答の量に最も近い第１測定位相応答と、前記生成された複数のシーケンスのそれぞれと関連付けられている前記目標位相応答の前記量に二番目に近い第２測定位相応答を識別して、少なくとも２つの識別された位相応答を生成することと、
前記位相応答データおよび前記目標位相応答に基づいて、補間されたバイナリシーケンスを生成すること、を備えていることを特徴とする方法。
【請求項４６】
前記測定された位相応答のそれぞれは、前記測定された位相応答を生成した前記バイナリシーケンスと関連付けられている前記デューティサイクルと関連付けられており、補間されたバイナリシーケンスを生成する前記ステップは、
前記少なくとも２つの識別された位相応答と関連付けられているデューティサイクル量間のデューティサイクル差を計算することと、
前記第１測定位相応答と前記第２測定位相応答の位相量間の位相応答差を計算することと、
前記デューティサイクル差と前記位相応答差に基づいて、傾斜データを生成すること、を備えている、請求項４５に記載の方法。
【請求項４７】
前記補間されたバイナリシーケンスは、補間されたデューティサイクルから導出され、前記デューティサイクルを補間する前記ステップは、
前記第１測定位相応答と関連付けられている前記デューティサイクルを識別することと、
前記目標位相応答と前記第１測定位相応答の間の差を計算して、新しい目標位相応答データを生成することと、
前記傾斜データに前記新しい目標応答データを乗算して、傾斜が考慮された位相応答データを生成することと、
前記傾斜が考慮された位相応答データを、前記第１測定位相応答と関連付けられている前記識別されたデューティサイクルに追加すること、を備えている、請求項４６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１７年５月８日に出願された、米国暫定出願番号６２／５０３，３０１号の利益を主張するものであり、その開示全体は、ここに参考文献として組み込まれる。
【０００２】
本開示は、変調装置のための駆動技術に関し、特には、電磁放射変調装置のためのデジタル駆動技術に関する。
【背景技術】
【０００３】
液晶ディスプレイは、小さな設置面積を必要とする装置、例えば、ミニプロジェクタ、ヘッド搭載ディスプレイ、およびスマートグラスにおいてしばしば利用される。液晶ディスプレイは、例えば、駆動回路により制御される画素要素を含んでいる。駆動回路は、アナログでもデジタルであってもよく、それぞれの駆動方法はそれぞれ利点を有している。
【図面の簡単な説明】
【０００４】
請求の範囲に記載されている主題の特徴と利点は、付随する図面を参照して考察されるべき、主題との一貫性を有する実施形態の下記の詳細な記述から明確になろう。
【０００５】
【図１】本開示の種々の実施形態に係る光変調システムのブロック図を例示している。
【図２】本開示の種々の実施形態に係るルックアップテーブル生成ロジックのブロック図を例示している。
【図２Ａ】本開示の一つの実施形態に係る例としてのルックアップテーブルを例示している。
【図３】本開示の種々の実施形態に係る、複数のバイナリシーケンスを有する第１ルックアップテーブルを生成するフローチャートである。
【図４】本開示の種々の実施形態に係る、テストおよびルックアップテーブル生成操作のフローチャートである。
【図５】本開示の種々の実施形態に係る、光変調装置に対するデジタル制御操作のフローチャートである。
【０００６】
下記の発明を実施するための形態は、例としての実施形態を参照して始まるが、その多くの代替、修正、および変形は、当業者には明確であろう。
【発明を実施するための形態】
【０００７】
一般的に、この開示は、変調装置のためのデジタル画素制御技術に関する。１つの例としての変調装置は、画素のアレイを含む光変調装置を含んでいる。ここにおいて開示されるデジタル画素制御技術は、複数のバイナリシーケンスのルックアップテーブル（ＬＵＴ）を生成することを含んでいる。バイナリシーケンスは、画素を制御するために使用され、各バイナリシーケンスは、画素の目標位相応答を生成する。各バイナリシーケンスは、サンプル空間の長さに亘って定義される。サンプル空間は一般的には、例えば、所与の操作に対する、バイナリシーケンスが画素に適用される時間期間（ｔｉｍｅ  ｐｅｒｉｏｄ）、例えば、フレームレート時間期間として定義される。従って、各シーケンスは、各シーケンスにおける「１」の数が固有であること意味している（そして、例えば、高デジタル電圧が、サンプル空間上で画素に適用される回数を表わしている）固有デューティサイクルに変化できる。サンプル空間全体で見れば、各固有シーケンスは、画素のパルス周波数変調（ＰＦＭ）制御操作を生成する。
【０００８】
有利なことであり、また、画素をデジタル電圧で駆動することに関連するリップル誤差を削減するために、各バイナリシーケンスは、サンプル空間上で、全体のサンプル空間よりも短くてよい各パターンを繰り返すことで形成される。パターンは下記のように生成できる。１）５０％以下のデューティサイクルに対しては、各パターンは、「０」の最大数、または電圧が画素を駆動しない、または低電圧が画素を駆動する最大回数を有し、２）５０％を超えるデューティサイクルに対しては、各パターンは、「１」の最大数、または電圧または高電圧が画素を駆動する最大回数を有し、それにより、画素に加えられる所望の平均電圧が達成され、このようにして、所望の位相応答が達成される。これらの原則に従ってパターンを生成し、シーケンスを、パターンを繰り返すこととして形成することは、例えば、所与のデューティサイクルにおいて平均安定電圧レベルおよび最低リップル誤差を提供する画素制御電圧を生成する。
【０００９】
上述したように、各シーケンス（パターンを繰り返すことにより構成される）は、固有デューティサイクルを表わしている。シーケンスは、例えば、０％のデューティサイクルから１００％のデューティサイクルまでの線形に分布された目標デューティサイクルのような、分布された目標デューティサイクルの範囲を有する第１ＬＵＴを生成するように生成できる。目標デューティサイクルに一致するデューティサイクルに対応するシーケンスは、第１ＬＵＴに含めるために選択できる。目標デューティサイクルを正確には生成しない幾つかのシーケンスがあり得る。一致しないシーケンスに対しては、デューティサイクル補間技術がここにおいては提供され、目標デューティサイクルを上回るおよび目標デューティサイクル下回る２つのデューティサイクルが選択され、この２つの最も近いデューティサイクルを補間することにより、目標デューティサイクルにより近く一致する新しいデューティサイクルが生成される。２つの最も近いデューティサイクルを補間することは一般的に、第１デューティサイクルからパターンを選択し、第２デューティサイクルからパターンを選択し、これらのパターンをサンプル空間上で連結することを意味し、このようにして、目標デューティサイクルに一致（または近く一致）する、対応するデューティサイクルを有する新しいシーケンスを形成する。第１ＬＵＴは、新しいデューティサイクルに対応する新しいシーケンスで更新できる。このプロセスは、所望の位相応答に対応する各デューティサイクルに対してビットシーケンスがあるようになるまで繰り返される。
【００１０】
幾つかのアプリケーション、例えば、ビデオ生成に対しては、ビデオフレームの各画素は、典型的にはビット深度レベルとして知られている目標位相応答レベルを含んでいる（例えば、４ビットビデオフレームは、２＾４＝１６の線形に分布された位相応答レベルを符号化する）。分布されたデューティサイクルに一致または近く一致するシーケンスを含む第１ＬＵＴが生成されると、各シーケンスを、画素位相応答および／またはリップル誤差に対してテストできる。選択されたシーケンスの位相応答が目標位相応答に一致（または定義された許容範囲内で近く一致）する場合は、そのシーケンスは、最終ＬＵＴにおいて選択できる。デューティサイクルは、位相応答におおよそにしか対応できないため、所与のテストシーケンスは、許容範囲を超える位相および／またはリップル誤差を生成し得る。これらの場合に対して、ここにおいては、デューティサイクル補間技術が提供され、目標位相応答を上回るおよび目標位相応答を下回る２つの位相応答（およびそれらの対応するデューティサイクル）が選択され、この２つの最も近いデューティサイクルを補間することにより、目標位相応答により近く一致する新しいデューティサイクルと位相応答が生成される。２つの最も近いデューティサイクルを補間することは一般的に、第１デューティサイクルからパターンを選択し、第２デューティサイクルからパターンを選択し、これらのパターンをサンプル空間上で連結することを意味し、このようにして、目標デューティサイクルに一致（または近く一致）する対応するデューティサイクルを有する新しいシーケンスを形成し、このようにして、目標位相応答を形成する。最終的なＬＵＴは、新しいデューティサイクルに対応する新しいシーケンスで更新できる。
【００１１】
最終的なＬＵＴは一般的に、ビット深度レベルの数と等しい数のシーケンスを含んでいる。操作において、入力データが構文解析されて、各画素に対する目標レベルを決定するときに、対応するシーケンスが最終ＬＵＴから選択されて、その画素はサンプル空間上で、安定したデジタル電圧で駆動される。
【００１２】
図１は、本開示の種々の実施形態に係る電磁放射変調システム１００、例えば光変調システムのブロック図を例示している。システム１００は一般的に、変調装置１１２を制御して、投影タイプのディスプレイの場合は、入力データ１０２(例えば、画像データ）に基づいて投影画像１１６を生成するように一般的に構成されているドライバ回路１０４を含んでいる。変調装置１１２は、例えば、空間光モジュレータ（ＳＬＭ）回路を含むことができる。ＳＬＭは、例えば、コンパウンドフォトニクス（Ｃｏｍｐｏｕｎｄ  Ｐｈｏｔｏｎｉｃｓ）により提供されるような、液晶オンシリコン（ＬＣｏＳ）ディスプレイ回路１１４を含むことができる。ＳＬＭ回路（例えば、ＬＣｏＳ回路１１４）は、所与のアプリケーションに対して要求されるものに依存して、位相タイプおよび／または振幅タイプを含むことができる。本開示の電磁放射変調システム１００に対するアプリケーションは一般的に、例えば、ヘッドアップディスプレイ（ＨＵＤ）用のホログラフィ、拡張現実（ＡＲ）または仮想現実（ＶＲ）等用のヘッド搭載ディスプレイ（ＨＭＤ）、３Ｄ印刷、高速通信における波長選択、科学的アプリケーション（例えば、分光測定法、レーザピンセット、フェムト秒パルス生成、レンズ収差補正、ビームステアリング、干渉計使用法など）のような目標アプリケーションを含むことができる。もちろん、これらのアプリケーションは、例としてのみ提供され、本開示の制限としてではない。図１には示されてないが、知られているように、ＳＬＭ回路（例えば、ＬＣｏＳ回路１１４）は一般的に、半導体材料上に形成された電極を介して、個々にアドレス指定可能な（制御可能な）画素要素（各画素は、液晶材料または物質から形成されている）のアレイ（Ｘ−Ｙ）を含むことができる。本開示の実施形態においては、画素の制御は、遅延（つまり、画素を通して伝搬する電磁放射（例えば、光）（例えば、透過および／または反射伝搬）の位相）を制御することを含むことができ、このようにして、例えば、投影画像１１６の性質を制御できる。変調装置１１２は一般的に、電磁放射（例えば、レーザ光）を受信して、所望の結果を生成するために、電磁放射の位相シフトを引き起こすように構成できる。データ１０２は、例えば、１つ以上のビット（つまり、ビット深度）により表わされる、例えば、位相変調データを含む変調データを有する画像フレームを含むことができる。所与の画像のビット深度は一般的に、多数の変調状態、例えば、画像データの各画素に対する目標位相応答を提供する。ここにおいて記述されるように、目標位相応答の数は、画像フレームに関連するレベル数に対応し、バイナリ形式で表現でき、例えば、４ビット画像データは２＾４＝１６レベルを有する。
【００１３】
ＬＣｏＳ位相変調回路１１４用の従来のドライバ回路は一般的に、アナログ制御装置として分類され、各画素は、アナログ電圧で制御され、電圧の大きさは、画素の位相を制御する。しかし、アナログ制御は典型的には、ディスプレイ回路（例えば、ＳＬＭ回路）が、相対的に大きい画素（そして、そのため、より大きい表面積）を有して、より大きな画素電極スペースを収容することを要求する。これは、制御電圧は、所与の時間期間（例えば、フレームレート）において安定して保持されなければならず、そのため、統合コンデンサが、要求される時間期間において制御電圧を保持するために使用されるため、典型的に要求される。従って、本開示のドライバ回路１０４は一般的に、各個々の画素を、デジタル電圧信号で駆動するように構成され、それにより、より大きな画素に対する必要性を削減または削除し、フリッカ（位相リップル）を削減または削除する。本開示のドライバ回路１０４は、複数のバイナリシーケンス（つまり、１ビット以上のシーケンス）を有する少なくとも１つのルックアップテーブル（ＬＵＴ）１０８を含み、各バイナリシーケンスは、所与の画素を、目標デューティサイクルで、および該画素の目標位相応答のために駆動するように定義されている。幾つかの実施形態においては、ＬＵＴ１０８を、ＳＬＭ装置アレイの各画素に対して生成できる。他の実施形態においては、単一のＬＵＴ１０８を、アレイの画素のすべて、またはそのうちの幾つかに対して使用できる。ＬＵＴ１０８のバイナリシーケンスの数は、画像データ１０２のレベル数に基づくことができる。ドライバ回路１０４はまた、変調装置１１２（例えば、ＬＣｏＳ回路１１４）の各画素を、ＬＵＴ１０８からのバイナリシーケンスに基づいて、低デジタル電圧（例えば、低電圧レール１１３を介して）または高デジタル電圧（例えば、高電圧レール１１１を介して）でアドレス指定するように一般的に構成されている画素電極制御ロジック１１０も含んでいる。もちろん、ドライバ回路１０４はまた、例えば、フレームバッファメモリ／キャッシュ、タイミング回路、垂直／水平走査線回路、プロセッサ回路などを含む他の知られている、および／または、所有権下にある回路、および／または、ロジック構造も含むことができるということは理解されるべきである。
【００１４】
ドライバ回路１０４はまた、ＬＵＴ１０８の複数のバイナリシーケンスを生成するように一般的に構成されているＬＵＴ生成ロジック１０６も含むこと、および／または、利用することができる。幾つかの実施形態においては、ＬＵＴ生成ロジック１０６は、ドライバ回路１０４と統合すること、および／または、ドライバ回路１０４の一部として形成することができる。そのような実施形態は、例えば、システム１００の実行時間の間に、ＬＵＴ１０８の較正および再較正を可能にできる。他の実施形態においては、ＬＵＴ生成ロジック１０６は、別個の装置として、または装置またはソフトウェアのセットとして（つまり、ドライバ回路１０４に統合されないで）提供できる。そのような実施形態は、ドライバ回路１０４の全体のサイズと複雑性を削減できる。有利なように、本開示のＬＵＴ１０８のバイナリシーケンスは、平均位相誤差（例えば、目標位相応答と実際の応答との間の不整合に起因する誤差）および位相リップル誤差を削減するように配置され、従来の方法よりも、より小さな画素サイズを有する変調装置を駆動できる能力を可能にする。システム１００に関連するＬＵＴ生成ロジック１０６を、下記により詳細に記述する。
【００１５】
図２は、本開示の種々の実施形態に係るＬＵＴ生成ロジック１０６’のブロック図を例示している。上記に記したように、ＬＵＴ生成ロジック１０６’は、変調装置１１２（例えば、ＬＣｏＳ回路１１４）の各画素に対して使用できるＬＵＴ１０８を生成するように一般的に構成されている。ＬＵＴ１０８は複数のバイナリシーケンスを含み、各シーケンスは、画素と関連付けられている液晶の目標位相応答に対応している。図１のシステム１００に引き続いて参照すると、ＬＵＴ生成ロジック１０６’は、本開示の少なくとも１つの実施形態においては、最小パルス幅２０３およびサンプル空間時間期間２０５に基づいて、所与の時間期間の間に使用できるサンプル（バイナリ値）の数を決定するように一般的に構成されているサンプル決定ロジック２０２を含んでいる。この実施形態においては、サンプル決定ロジック２０２は、所与のサンプル空間上でのサンプル数を、サンプル数＝（サンプル空間時間期間／最小パルス幅）として決定できる。最小パルス幅２０３は、例えば、サンプルにより定義されるバイナリパルスを生成する画素電極制御ロジック１１０（または、他の回路）の制限に基づくことができる。言い換えれば、最小パルス幅２０３は一般的に、どのくらい速く画素電極制御ロジック１１０がパルスを生成可能かに設定できる。幾つかの実施形態においては、パルス幅は、６０マイクロ秒のオーダであってよい。サンプル数は、最も近い整数に切り捨てることができ、如何なる余りも無視できる。サンプル空間時間期間２０８は、所与の操作と関連付けられている時間期間、例えば、フレームレート時間期間を表わしている。ここにおいて使用されているように、「サンプル」はバイナリ値、つまり、ロジック１またはロジック０である。シーケンスにおけるバイナリ「０」は、画素の電極に低電圧１１３（例えば、基準電圧）が加えられるようにすることができ、一方、シーケンスにおけるバイナリ「１」は、画素の電極に高電圧１１１（例えば、デジタルＯＮ電圧）が加えられるようにすることができる。少なくとも１つの実施形態においては、サンプル時間はすべて等しい（つまり、各サンプルは、同じ、または近似的に同じパルス幅を有する）。
【００１６】
この実施形態のＬＵＴ生成ロジック１０６’はまた、固有バイナリパターンのスーパー（上位）セット（ここにおいては、「ＳＥＴ  Ａ」と称される）を生成するように一般的に構成されているパターン生成ロジック２０４も含んでいる。シーケンスは、サンプル空間上で繰り返される固有パターンとして定義される。各シーケンスは、固有デューティサイクルに対応している。幾つかの実施形態においては、パターン生成ロジック２０４は、０％のデューティサイクルを表わしている、サンプル空間上で「０」を繰り返す初期パターンを生成するように構成されている。幾つかの実施形態においては、０％のデューティサイクルを表わしている、サンプル空間におけるすべて「０」の場合は、例えば、入力データ１０２の０％レベル（例えば、最小）に応答して、画素電極制御ロジック１１０により生成できる。
【００１７】
パターンの第１セットは、レベル数Ｎ２０７に基づいて生成でき、下記のように生成できる。
【００１８】
Ｎレベルに対して、ｎ＝Ｎ−１．．．１のときは、ｎ個の先行する０の後に１個の１が続く。言い換えると、このパターンの第１セットは、最終サンプルスポットにおいて、すべての先行する「０」に後続の「１」を加えたものを有しており、「０」のランレングスは、各後続のパターンに対して減少される。各それぞれのパターンは、固有のそれぞれのシーケンスを生成するために、サンプル空間上で繰り返すことができる。
【００１９】
このプロセスは、０１パターンに到達するまで続けることができる。０１パターンは５０％のデューティサイクルを表わし、０１パターンは、このシーケンスを定義するためにサンプル空間上で繰り返すことができる。
【００２０】
パターンの第２セットもまた、レベル数Ｎ２０７に基づいて生成でき、下記のように生成できる。
【００２１】
ｎ＝１からＮ−２に対しては、０１ｘであり、ここでｘはｎ個の後続する１である。言い換えれば、パターンの第２セットのパターンは、前のシーケンスのそれぞれに、後続する「１」を追加することで生成でき、各それぞれのパターンは、固有のそれぞれのシーケンスを生成するためにサンプル空間上で繰り返すことができる。最後のパターンは、サンプル空間上で繰り返される「１」として生成できる（１００％のデューティサイクルを表わしている）。幾つかの実施形態においては、１００％のデューティサイクルを表わしている、サンプル空間におけるすべて「１」の場合は、例えば、入力データ１０２の１００％（例えば、最大）レベルに応答して、画素電極制御ロジック１１０により生成できる。
【００２２】
上記のように生成されたパターンに対して、幾つかの実施形態においては、各固有シーケンスが生成され、各シーケンスが固有デューティサイクルを表わすことを確実にするために、各シーケンスが、サンプル空間上で、固有の数の「１」を有することを確実にする。従って、サンプル空間上での「１」の数が同じであるということでＳＥＴ  Ａから除外される上記のように生成されるシーケンスもあり得る。
【００２３】
サンプル空間は、パターンを整数回繰り返すことを許可できないので、パターン生成ロジック２０４は、サンプル空間全体を近似的に「消費」するために、繰り返すパターンの最後に、１つ以上の空白（例えば「０」）を挿入するように構成できる。他の実施形態においては、パターンは、サンプル空間全体を消費するために、切断して、繰り返すシーケンスの最後に挿入できる。非制限的な例により理解を支援するために、図２Ａでは、パターン生成ロジック２０４により生成できる例としてのＳＥＴ  Ａ２５０を例示している。この例に対しては、サンプル決定ロジック２０２は、サンプル空間２５４は１００サンプルの長さであると決定し、８段階の入力レベルがあるとする（Ｎ＝８）。初期パターン２５６は、サンプル空間２５４上ですべて「０」を有しているパターンであり、このパターンは、ＳＥＴ  Ａから除外できる。パターンの第１セット２５８は、２から８の標識を付けられたパターンを含んでいる。第２パターン２６０は、パターン｛００００  ０００１｝を含み、このパターンは、サンプル空間２５４上で１２回繰り返すことができてシーケンスを定義し、このパターンの最後の４ビットは切断され、最後のパターンの最後に追加されて、サンプル空間を完成する。このパターンはＮサンプルの長さであり、この例においてはＮ＝８である。パターンの第１セットの残りのパターンは、各後続するパターンに対して、先行するゼロを取り除くことにより生成できる。８番目のパターン２６２は５０％のデューティサイクルを表わし、サンプル空間２５４上の繰り返し｛０１｝パターンを含んでいる。
【００２４】
パターンの第２セット２６４は、９から１４の標識を付けられたパターンを含んでいる。９番目のパターン２６６はパターン｛０１１｝を含み、このパターンは、３３回繰り返すことができ、サンプル空間２５４上で切断できる。このパターンは３サンプルの長さであり、この例においてはＮ＝８である。各後続するパターンに、後続する「１」を追加することにより残りのパターンを生成し、このようにして、パターンの第２セット２６４に対するシーケンスを生成する。最後のパターン２６８（パターン１５）は、サンプル空間２５４上ですべて「１」を有するパターンである。上記のようにして生成されるパターンの総数は、入力レベル数Ｎ２０７のほぼ倍である。各固有シーケンスは、サンプル空間上で各それぞれのパターンを繰り返すことにより（および必要に応じて、切断および／または空白にすることで）生成できる。
【００２５】
ここにおいて、発明者は、パターンの第１および第２セットに対して、上記で定義したようにパターンを生成することで、最小位相リップルを有するそれぞれのシーケンスという結果になることを決定した。これは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間のバイナリ「０」の数を最大にし、５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間のバイナリ「１」の数を最大にすることで、結果としてのシーケンスはサンプル空間上で最大の安定性を有し、その結果、所与のデューティサイクルに対して、最小の可能なリップル誤差ということになるからである。
【００２６】
再び図２を参照すると、バイナリパターンのスーパーセットＳＥＴ  Ａが決定されると、この実施形態のＬＵＴ生成ロジック１０６’はまた、ＳＥＴ  Ａにおける各バイナリパターンの対応するデューティサイクルの近似を決定し、それらのバイナリシーケンスを、線形に分布されたデューティサイクルのセットに一致または近似させるように一般的に構成されているパターン選択ロジック２０６も含む。線形に分布されたデューティサイクルは、入力レベル数ｎ（２０７）に基づくことができる。入力レベル数Ｎは、入力データ１０２のビット深度、例えば、画像データのビット深度に対応することができる。例えば、入力データ１０２は３ビット画像を備えることができ、これは、画像データは、各画素に対して線形に分布された位相応答の８レベルを含んでいることを意味する（例えば、１２．５％の位相変化増分における０から２πの範囲の位相応答）。デューティサイクルは、おおよそ位相応答に対応できるので、ＳＥＴ  Ａにおける各バイナリシーケンスの対応するデューティサイクルを近似することは、線形に分布された位相応答におおよそ対応するＳＥＴ  Ａからのシーケンスの選択を可能にできる。
【００２７】
図２Ａを再び参照すると、列２６２は、各対応するシーケンス２７０に対する推定されたデューティサイクルを例示している。列２７０における各デューティサイクルは、下記のようにして生成できる。
（シーケンスにおける「１」の数／サンプル空間を定義するサンプルの総数）
【００２８】
この例に対する入力レベル数ｎ（２０７）は８レベル、線形に分布された目標デューティサイクルのセットは｛１２．５％、２５％、３７．５％、５０％、６２．５％、７５％、８７．５％、１００％｝のセットと仮定する。この例においては、列２７０における円で囲まれた値により示されているように、この線形に分布された目標デューティサイクルのセットにおける値と正確に一致している４つのデューティサイクルがある。これら４つのデューティサイクルは、シーケンス｛６、８、１０｝に対応している。しかし、１２．５％、３７．５％、６２．５％および８７．５％は、正確な一致を有しておらず、そのため、下記に記述するように、新しい補間された目標デューティサイクル値に一致するデューティサイクルという結果になるシーケンスを生成することができる。
【００２９】
図２を再び参照すると、ＬＵＴ生成ロジック１０６’はまた、目標デューティサイクルを、より近く近似するためにデューティサイクルを補間するように一般的に構成されている補間ロジック２０８も含むことができる。１つの実施形態においては、補間ロジック２０８は、２つの最も近く一致しているデューティサイクルを使用して、線形にデューティサイクルを補間するように構成でき、この２つの最も近く一致しているデューティサイクルは、目標デューティサイクルを上回るデューティサイクルと、目標デューティサイクルを下回るデューティサイクルとして選択される。図２Ａの例を継続すると、３７．５％の一致していない値に最も近いシーケンスは、シーケンス７（３３％）とシーケンス８（５０％）である。補間ロジック２０８は、これら２つのシーケンスを、サンプル空間上で、シーケンス７の１つ以上のパターンと、シーケンス８の１つ以上のパターンを交互にすることで補間できる。
【００３０】
２つの最も近いパターンを備えているシーケンスは、２つの最も良好なパターンの１つを連続的に追加し、中間デューティサイクルを測定し、そして、デューティサイクルを増大または減少するように調整するために、２つのパターンの適切なより良好な方を追加することにより生成される。シーケンスを構築するためには、使用される最初のパターンは第１（最も一致している）パターンである。
【００３１】
中間シーケンス部分は、下記により与えられるデューティサイクルを有している。
中間デューティサイクル＝１の総数／パターンにおけるサンプル総数
【００３２】
この結果としての新しい中間シーケンスデューティサイクルは、目標デューティサイクルと比較される。中間シーケンスデューティサイクルが目標デューティサイクルより低い場合は、他のパターンが次に中間シーケンスに追加されて新しい中間シーケンスを形成し、これを、シーケンス全体が定義されるまで続ける。例えば、目標デューティサイクルが５１％の場合、生成される新しいシーケンスにおいて使用される第１パターンは０１であり、５０％のデューティサイクルを有している。次に、６６％のデューティサイクルを有する０１１のパターンが使用され、３／５＝６０％の中間デューティサイクルを有する０１０１１の中間シーケンスという結果になる。これは、目標の５１％よりも高いので、次に追加されるパターンは０１であり、４／７＝５７．１％の新しい中間デューティサイクルを有する、０１０１１０１の中間パターンという結果になる。このプロセスは、サンプル空間が満杯になるまで繰り返され、最小の位相リップルと、よりはるかに正確な平均位相を有する新しいシーケンスという結果になる。
【００３３】
新しいシーケンスデューティサイクル＝（（ｕ*（第１パターンの１の総数）＋（ｖ*（第２パターンの１の総数））／（サンプル空間）で、ここにおいて、ｕおよびｖは、目標デューティサイクルを達成するためにパターンを繰り返すべき回数を示している重み付けファクタである。
【００３４】
目標デューティサイクルの範囲に一致または近似的に一致するシーケンスが得られると、シーケンスのセットはＳＥＴ  Ｂ２１０として格納でき、ＳＥＴ  Ｂ２１０のシーケンスのそれぞれは、下記に記述するように、位相応答および／またはリップル誤差に対してテストできる。ここにおいて使用されているように、「近似的に」、「近似の」、「一致する」、「最も一致する」およびこの性質の他の関連する用語は、所定の許容範囲内（例えば、５％以内、工学および／または操作パラメータ許容範囲内、など）および／またはある他の実体または操作パラメータに関連するものとして定義できる。
【００３５】
デューティサイクルは、液晶画素の位相応答におおよそにしか相関することができないので、ＬＵＴ生成ロジック１０６’はまた、ＳＥＴ  Ｂの各シーケンスに応答して、変調装置１１２（例えば、ＬＣｏＳ回路１１４）の少なくとも１つの画素の位相応答をテストするように一般的に構成されているテストロジック２１２も含むことができる。加えて、テストロジック２１２は、画素の性能および位相精度に悪影響を与え得るリップル（例えば、平均リップル、ピーク間リップルなど）のような他の操作パラメータをテストするように構成できる。各画素の位相応答に対してテストするために、テストロジック２１２は、位相応答を測定するために採用できる、センサ、位相検出器、オシロスコープなどのような種々のテスト装置、および／または他の従来の、および／またはカスタムツールおよび／または装置を含み、および／または、それらの支援を引き出すように構成できる。テストロジック２１２は、ＳＥＴ  Ｂにおけるバイナリシーケンスに応答して、画素からフィードバック情報を受信するように構成されている位相検出ロジック２１４を含むことができる。画素の位相応答は、例えば、振幅変調応答技術、ベッセル第１次（Ｊ１）関数回折アンラッピング技術など、および／または他の既知の、および／または、カスタム位相応答決定技術を使用して決定できる。
【００３６】
理想的には、各画素に対する位相応答は、入力レベル数Ｎ（２０７）上で、例えば、０〜２πの位相の範囲上などで線形に分布されている。例えば、８段階の入力レベルに対しては、位相範囲上では、位相応答は１２．５％の増分である。しかし、上記に記したように、ＳＥＴ  Ｂにおけるバイナリシーケンスにより表わされるデューティサイクルは、線形に分布された位相応答に一致しないこともあり得る。従って、幾つかの実施の形態においては、補間ロジック２０８を、それぞれのバイナリシーケンス（および／またはそのパターン）に対して２つ以上のデューティサイクルを補間するために使用でき、そして、位相目標をより近く近似するために、対応する新しいバイナリシーケンスを生成できる。上記のように、補間ロジックは、ＳＥＴ  Ａからのパターンにおいて補間でき、このようにして生成された各新シーケンスの位相応答を測定できる。
【００３７】
一般的に、位相応答に対する補間は、下記により与えられる。
新しい目標デューティサイクル＝最も近い一致のデューティサイクル＋傾き＊（目標位相−最も近い一致の位相）
ここにおいて、傾き＝（最も近い一致のデューティサイクル−二番目に近い一致のデューティサイクル）／（最も近い一致の位相−二番目に近い一致の位相）であり、新しい目標デューティサイクルにより、そのデューティサイクルに対応するシーケンスを上記のように生成できる。
【００３８】
位相応答に加えて、テストロジック２１２はまた、シーケンスに応答して、画素の位相リップルを測定するように一般的に構成されている位相リップル検出ロジック２１６も含むことができる。位相リップルは、最大位相リップル、ピーク間位相リップル、平均位相リップル、平均範囲位相リップル、ＲＭＳ位相リップルなどとして測定でき、一般的に、光変調回路１１２の精度および／または操作に影響を与え得る誤差を表わしている。位相リップルは、下記のようにして測定できる。第０（ＡＭ）または第１次（ＰＭ）回折の波形を、デジタルオシロスコープに取り付けられているフォトダイオードで捕捉し、位相アンラップアルゴリズムを適用して、回折波形を位相波形に変換して、ピーク間位相リップル（位相「フリッカ」とも称されることもある）を、波形における最大および最小位相間の差を決定して見出すことで測定し（ノイズフィルタまたは他のノイズ緩和を、捕捉された波形の所与の信号対ノイズ比に対して適切に適用することができる）、そして平均２乗位相リップル（または「フリッカ」）の平方根（ＲＭＳ）を、平均位相からの平均２乗位相波形偏差の平方根として測定する。
【００３９】
位相リップルは、絶対平均位相誤差（線形位相プロファイルからの偏差）と比較できる。幾つかの実施形態においては、正確な位相応答を有することはそれほど重要ではなく、位相リップルを削減することの方がより重要であり得る。そのような実施形態においては、単一のバイナリパターンから構築されるシーケンスを使用でき、位相リップルを最小にするための、より高いレベルの絶対平均位相誤差という結果になる。
【００４０】
テストロジック２１２は、アレイにおける各画素に対して、ＳＥＴ  Ｂの各バイナリシーケンスの位相応答および／または位相リップルを継続してテストでき、または画素の定義された、および／または、ランダムなサブセットをテストできる。ＳＥＴ  Ｂの各バイナリシーケンスをテストし、必要に応じて補間により更新すると、バイナリシーケンスの更新された集合ＳＥＴ  Ｃ２１８を生成できる。ＳＥＴ  Ｃ２１８は、図１のＬＵＴ１０８に対応する。
【００４１】
ＳＥＴ  Ｃ２１８のシーケンスの上述した記述は、デューティサイクルと位相応答の線形分布に基づいている。他の分布方式、例えば、指数分布、対数分布、重み付け分布などの利点を利用できる幾つかの操作環境があり得る。従って、ＬＵＴ生成ロジック１０６’はまた、線形に分布（または、近似的に線形に分布）されているのではなく、他の分布方式に従って分布されているシーケンスを生成するようにも構成できる。
【００４２】
図３は、本開示の種々の実施形態に係る、複数のバイナリシーケンスを有する第１ＬＵＴを生成するフローチャート３００である。特に、フローチャート３００は、線形に分布されたデューティサイクルの範囲に一致および／または近似的に一致する複数のバイナリシーケンスを有する第１ＬＵＴを生成するフローチャートを例示している。この実施形態の操作は、所与の操作環境のサンプル空間を決定すること３０２を含んでいる。上記の例においては、サンプル空間は画像またはビデオフレームを含むことができるが、他の実施形態においては、サンプル空間は、例えば、分光測定法、レーザピンセット、フェムト秒パルス生成、レンズ収差補正、ビームステアリング、干渉計使用法、医療撮像（ＭＲＩ置換）等のための３Ｄ撮像、故障解析などと関連付けられている他の操作パラメータに関連させることができる。一般的に、サンプル空間は、多数のバイナリサンプルが発生し得る時間期間を定義する。典型的には、制御入力信号はデジタルビデオ（または静止画像であり、しばしば繰り返しビデオフレームとして表現される）。
【００４３】
操作はまた、サンプル空間上で最大バイナリシーケンス長を決定すること３０４も含むことができる。操作３０４はまた、バイナリシーケンスのバイナリ値に対する最小パルス幅を決定することも含むことができる。最小パルス幅は、例えば、サンプル空間の長さおよび／または操作パラメータおよび／またはパルス生成回路の制限などに基づくことができる。この実施形態の操作はまた、複数の固有バイナリパターンを生成すること３０６も含むことができる。操作はまた、各バイナリパターンのデューティサイクルを推定すること３０８も含むことができる。各バイナリパターンのデューティサイクルは、そのパターンにおけるサンプルの総数で割ったパターンにおける「１」の数として推定できる。この実施形態の操作はまた、複数の目標デューティサイクルの中の各目標デューティサイクルに対して、所与のパターンのデューティサイクルが、目標デューティサイクルに一致しているかどうかを決定すること３１０も含むことができる。複数の目標デューティサイクルは、線形に分布された目標デューティサイクルであってよく、入力データの特性、例えば、画像データに関連付けられている位相レベルの数に基づいて定義できる。一般的な事として、線形に分布された複数の目標デューティサイクルは、０％から１００％の範囲に及ぶことができる。所与のパターンのデューティサイクルが、目標デューティサイクルに一致する場合３１２、そのパターンは選択でき、そのパターンをサンプル空間上で繰り返すことにより、対応するシーケンスを、選択したパターンから生成すること３１４ができる。所与のパターンが、サンプル空間上で繰り返されるとき、サンプル空間全体を消費しない場合、そのパターンを切断して最後のパターンの最後に挿入でき、および／または、空白期間を、サンプル空間を完成するために最後のパターンの最後に追加できる。生成されたシーケンスは、第１ＬＵＴに追加すること３１４ができる。パターンと目標デューティサイクルが一致しない場合３１２、この実施形態の操作はまた、サンプル空間上で、最も近く一致するデューティサイクルを、次に近く一致するデューティサイクルで補間して新しいデューティサイクルを生成すること３１６も含むことができる。新しいデューティサイクルが、目標デューティサイクルに一致、または近く一致する場合、操作はまた、新しいデューティサイクルに対応するシーケンスを生成すること３１８と、第１ＬＵＴを新しいシーケンスで更新すること３１８も含むことができる。
【００４４】
図４は、本開示の種々の実施形態に係る、テストおよびＬＵＴ生成操作のフローチャート４００である。特に、フローチャート４００は、アレイの各画素を、第１ＬＵＴのシーケンスでテストして、各シーケンスの位相応答を決定することを例示している。この実施形態の操作は、各画素に対して、実際の位相応答および／または第１ＬＵＴにおける各シーケンスの位相リップルをテストすること４０２を含むことができる。テストする操作は、１つ以上のテストルーチンを呼び出すこと４０３を含むことができる。操作はまた、複数の目標位相応答の中の各目標位相応答に対して、目標位相応答と実際の位相応答が一致（または、近似的に一致）するかどうかを決定すること４０４も含むことができる。一致する場合４０６、一致する位相応答を生成したシーケンスは、ＬＵＴの一部として選択される４０８。実際の位相応答が、目標位相応答に一致しない場合４０６、この実施形態の操作はまた、サンプル空間上で、最も近く一致するデューティサイクルを、次に近く一致するデューティサイクルで補間して、新しいデューティサイクルを生成すること４１０と、新しいデューティサイクルに対応する新しいシーケンスを生成すること４１２も含むことができる。新しいシーケンスはテストすること（４０２で）ができ、目標位相応答に一致する場合、ＬＵＴは、新しいシーケンスで更新すること４１４ができる。ＬＵＴは、Ｎ個のシーケンスを含むことができ、ここでＮは、入力データと関連付けられているレベル数である。
【００４５】
図５は、光変調装置に対するデジタル制御操作のフローチャート５００である。特に、フローチャート５００は、バイナリシーケンスを使用して光変調装置を制御することを例示している。この実施形態の操作は、入力データを受信すること５０２と、入力データを構文解析して、光変調装置の少なくとも１つの画素の目標位相応答を決定すること５０４を含んでいる。操作はまた、少なくとも１つの画素に対して、入力データにより示される目標位相応答と一致するバイナリシーケンスを決定すること５０６も含むことができる。ここにおいて記述される実施形態においては、バイナリシーケンスは、ルックアップテーブルＬＵＴに格納すること５０７ができる。操作はまた、サンプル空間時間期間上で、少なくとも１つの画素に、一致するシーケンスを適用すること５０８も含むこともできる。
【００４６】
図３、４、および５のフローチャートは、種々の実施形態に係る操作を例示しているが、図３、４、および５に示されている操作のすべてが、他の実施形態に対して必要であるわけではないということを理解すべきである。加えて、ここにおいて、本開示の他の実施形態においては、図３、４、および／または５に示される操作および／またはここにおいて記述される他の操作を、何れの図においても具体的に示されていない方法で組み合わせることができ、そのような実施形態は、図３、４、および５に例示されているものよりも、より少ない、またはより多い操作を含むことができるということは十分に考えられる。そのため、１つの図面において正確に示されていない特徴および／または操作に対する請求項は、本開示の範囲および内容内であると見なされる。
【００４７】
従って、本開示は、画素サイズを増大させる必要なく位相リップルを最小化するデジタル制御技術を提供する。ここにおいて記述されているように、バイナリシーケンスは、５０％以下のデューティサイクルに対しては、各バイナリ「１」の間のバイナリ「０」の数を最大にし、各「１」のインスタンスの間の「０」の数を最大化する５０％を超えるデューティサイクルに対しては、各バイナリ「０」の間のバイナリ「１」の数を最大にすることにより、位相リップルを最小化するように最適化される。加えて、ここにおいて記述されている補間技術は、目標位相応答により近く一致および／または位相リップルを削減するバイナリシーケンスを有利に生成できる。
【００４８】
ここにおいて開示される技術の実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはそのような実現方法の組み合わせにおいて実現できる。開示の実施形態は、少なくとも１つのプロセッサ、ストレージシステム（揮発性および不揮発性メモリおよび／またはストレージ要素を含む）、少なくとも１つの入力装置、および少なくとも１つの出力装置を備えているプログラマブルシステム上で実行されるコンピュータプログラムまたはプログラムコードとして実現できる。
【００４９】
ここにおいて、何れの実施形態においても使用されているように、用語「ロジック」は、上記の操作の何れをも行うように構成されているアプリケーション、ソフトウェア、ファームウェアおよび／または回路であるということができる。ソフトウェアは、非一時的コンピュータ読取り可能記憶媒体上に記録されたソフトウェアパッケージ、コード、命令、命令セット、および／またはデータとして具現化できる。ファームウェアは、メモリ装置において、ハード的に符号化された（例えば、不揮発性とされた）コード、命令または命令セット、および／またはデータとして具現化できる。
【００５０】
ここにおいて、何れの実施形態においても使用されているように、「回路」は、例えば、単独で、または何れかの組み合わせで、プログラマブル回路により実行される命令を格納している、ハード的にワイヤで接続された回路、プログラマブル回路、状態マシン回路、ロジック、および／または、ファームウェアを含むことができる。回路は、集積回路チップのような集積回路、システムオンチップ（ＳｏＣ）などとして具現化できる。幾つかの実施形態においては、回路は、少なくとも部分的には、ここにおいて記述される機能に対応するコードおよび／または命令セット（例えば、ソフトウェア、ファームウェアなど）を実行し、それにより汎用プロセッサを特別用途向け処理環境に変換して、ここにおいて記述される操作の１つ以上を行う、少なくとも１つのプロセッサにより形成できる。幾つかの実施形態においては、ドライバ制御回路１０４および／または光変調装置１１２および／または他のシステムの種々の構成要素および回路は、システムオンチップ（ＳｏＣ）アーキテクチャにおいて組み合わせることができる。
【００５１】
ここにおいて記述される操作の実施形態は、１つ以上のプロセッサにより実行されると、少なくとも部分的には方法を行う命令を格納したコンピュータ読取り可能格納装置において実現できる。プロセッサは、例えば、処理ユニットおよび／またはプログラマブル回路を含むことができる。格納装置は、例えば、フロッピディスク、光ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、書換え可能コンパクトディスク（ＣＤ−ＲＷ）、および光磁気ディスクを含むディスクの何れのタイプのディスク、リードオンリメモリ（ＲＯＭ）、ダイナミックおよびスタティックＲＡＭのようなランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気または光カードのような半導体装置、または、電子命令の格納に適している格納装置の何れのタイプのような、有形、非一時的格納装置の何れのタイプも含む機械読取り可能格納装置を含むことができる。
【００５２】
ここにおいて採用された用語と表現は、制限的でなく記述の用語として使用され、そのような用語と表現の使用において、示され且つ記述された特徴（またはその一部）の何れの等価物を排除する趣旨はなく、種々の修正が、請求項の範囲内で可能であることは認識されよう。従って、請求項は、そのような等価物をすべてカバーするように意図されている。
【００５３】
種々の特徴、態様、および実施形態をここにおいて記述してきた。特徴、態様、および実施形態は、この技術における技量を有する者には理解されるように、互いに組み合わせることができ、同時に変形および修正が可能である。従って、本開示は、そのような組合せ、変形、および修正も含むと考えられるべきである。
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成30年9月22日(2018.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表示回路の少なくとも１つの画素を駆動するためのシーケンスのルックアップテーブルを生成する方法であって、
それぞれが、駆動時間の期間に対して配置された複数のバイナリ値を有し、対応するデューティサイクルと目標位相応答を有する、複数のバイナリシーケンスを生成することと、
前記複数のバイナリシーケンスのそれぞれを、前記駆動時間の期間上の前記少なくとも１つの画素に適用することと、
前記複数のバイナリシーケンスのそれぞれを、前記少なくとも１つの画素に適用した後に、前記少なくとも１つの画素からの位相応答を測定して、位相応答データを生成することと、
前記複数のバイナリシーケンスのそれぞれに対して、前記生成された複数のシーケンスのそれぞれと関連付けられている前記目標位相応答の量に最も近い第１測定位相応答と、前記生成された複数のシーケンスのそれぞれと関連付けられている前記目標位相応答の前記量に二番目に近い第２測定位相応答を識別して、少なくとも２つの識別された位相応答を生成することと、
前記位相応答データおよび前記目標位相応答に基づいて、補間されたバイナリシーケンスを生成することと、
を備えていることを特徴とする方法。
【請求項２】
前記測定された位相応答のそれぞれは、前記測定された位相応答を生成した前記バイナリシーケンスと関連付けられている前記デューティサイクルと関連付けられており、補間されたバイナリシーケンスを生成する前記ステップは、
前記少なくとも２つの識別された位相応答と関連付けられているデューティサイクル量間のデューティサイクル差を計算することと、
前記第１測定位相応答と前記第２測定位相応答の位相量間の位相応答差を計算することと、
前記デューティサイクル差と前記位相応答差に基づいて、傾斜データを生成することと、
を備えている、請求項１に記載の方法。
【請求項３】
前記補間されたバイナリシーケンスは、補間されたデューティサイクルから導出され、前記デューティサイクルを補間する前記ステップは、
前記第１測定位相応答と関連付けられている前記デューティサイクルを識別することと、
前記目標位相応答と前記第１測定位相応答の間の差を計算して、新しい目標位相応答データを生成することと、
前記傾斜データに前記新しい目標応答データを乗算して、傾斜が考慮された位相応答データを生成することと、
前記傾斜が考慮された位相応答データを、前記第１測定位相応答と関連付けられている前記識別されたデューティサイクルに追加することと、
を備えている、請求項２に記載の方法。
【国際調査報告】
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2020519920.tif 000010