(57)【要約】画素回路、画素回路の駆動方法及び表示装置が提供される。当該画素回路（１０）は、駆動回路（１００）と、データ書き込み回路（２００）と、第１リセット回路（４００）と、第１発光制御回路（５００）と、発光素子（６００）とを含む。駆動回路（１００）は、制御端（１１０）と、第１端（１２０）と、第２端（１３０）とを含み、第１端（１２０）及び第２端（１３０）に流れて発光素子（６００）の発光を駆動するための駆動電流を制御するように構成され、データ書き込み回路（２００）は、走査信号（ＧＡＴＥ）に応答してデータ信号（ＤＡＴＡ）を駆動回路（１００）の制御端（１１０）に書き込むように構成され、第１発光制御回路（５００）は、第１発光制御信号（ＥＭ１）に応答して第１電圧（ＶＤＤ）を駆動回路（１００）の第１端（１２０）に印加するように構成され、第１リセット回路（４００）は、第１リセット信号（ＲＳＴ１）に応答してリセット電圧（ＶＩＮＴ）を駆動回路（１００）の制御端（１１０）に印加するように構成され、リセット電圧（ＶＩＮＴ）と第１電圧（ＶＤＤ）とが共に印加される時に駆動回路（１００）が固定バイアス状態になる。
2020536264.tif 000002
【特許請求の範囲】
【請求項１】
画素回路であって、
駆動回路と、データ書き込み回路と、第１リセット回路と、第１発光制御回路と、発光素子とを含み、
前記駆動回路は、制御端と、第１端と、第２端とを含み、前記第１端及び前記第２端に流れて前記発光素子の発光を駆動するための駆動電流を制御するように構成され、
前記データ書き込み回路は、走査信号に応答してデータ信号を前記駆動回路の制御端に書き込むように構成され、
前記第１発光制御回路は、第１発光制御信号に応答して第１電圧を前記駆動回路の第１端に印加するように構成され、
前記第１リセット回路は、第１リセット信号に応答してリセット電圧を前記駆動回路の制御端に印加するように構成され、
前記リセット電圧と前記第１電圧とが共に印加される時に前記駆動回路が固定バイアス状態になることを特徴とする画素回路。
【請求項２】
前記第１リセット信号と前記第１発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号であることを特徴とする請求項１に記載の画素回路。
【請求項３】
前記駆動回路は、第１トランジスタを含み、
前記第１トランジスタのゲート電極は、前記駆動回路の制御端として第１ノードに接続され、前記第１トランジスタの第１電極は、前記駆動回路の第１端として第２ノードに接続され、前記第１トランジスタの第２電極は、前記駆動回路の第２端として第３ノードに接続され、
前記第１トランジスタは、前記リセット電圧と前記第１電圧とが共に印加される時に前記固定バイアス状態になることを特徴とする請求項１又は２に記載の画素回路。
【請求項４】
前記データ書き込み回路は、第２トランジスタを含み、
前記第２トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信するように構成され、前記第２トランジスタの第１電極は、データ信号端に接続されて前記データ信号を受信するように構成され、前記第２トランジスタの第２電極は、前記第２ノードに接続されることを特徴とする請求項３に記載の画素回路。
【請求項５】
書き込まれる前記データ信号を記憶し且つ前記走査信号に応答して前記駆動回路に対して補償を行うように構成される補償回路を更に含むことを特徴とする請求項３に記載の画素回路。
【請求項６】
前記補償回路は、第３トランジスタと、蓄積コンデンサとを含み、
前記第３トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信するように構成され、前記第３トランジスタの第１電極は、前記第３ノードに接続され、前記第３トランジスタの第２電極は、前記蓄積コンデンサの第１電極に接続され、前記蓄積コンデンサの第２電極は、第１電圧端に接続されるように構成されることを特徴とする請求項５に記載の画素回路。
【請求項７】
前記第１リセット回路は、第４トランジスタを含み、
前記第４トランジスタのゲート電極は、第１リセット制御端に接続されて前記第１リセット信号を受信するように構成され、前記第４トランジスタの第１電極は、前記第１ノードに接続され、前記第４トランジスタの第２電極は、リセット電圧端に接続されて前記リセット電圧を受信するように構成されることを特徴とする請求項３乃至６のいずれか一項に記載の画素回路。
【請求項８】
前記第１発光制御回路は、第５トランジスタを含み、
前記第５トランジスタのゲート電極は、第１発光制御端に接続されて前記第１発光制御信号を受信するように構成され、前記第５トランジスタの第１電極は、第１電圧端に接続されて前記第１電圧を受信するように構成され、前記第５トランジスタの第２電極は、前記第２ノードに接続されることを特徴とする請求項３、４、５、７のいずれか一項に記載の画素回路。
【請求項９】
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路を更に含むことを特徴とする請求項１又は２に記載の画素回路。
【請求項１０】
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路を更に含むことを特徴とする請求項３乃至６のいずれか一項に記載の画素回路。
【請求項１１】
前記第２発光制御回路は、第６トランジスタを含み、
前記第６トランジスタのゲート電極は、第２発光制御端に接続されて前記第２発光制御信号を受信するように構成され、前記第６トランジスタの第１電極は、前記第３ノードに接続され、前記第６トランジスタの第２電極は、第４ノードに接続され、
前記発光素子の第１電極は、前記第４ノードに接続するように構成され、前記発光素子の第２電極は、第２電圧端に接続されて第２電圧を受信するように構成されることを特徴とする請求項１０に記載の画素回路。
【請求項１２】
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端に印加するように構成される第２リセット回路を更に含むことを特徴とする請求項１１に記載の画素回路。
【請求項１３】
前記第２リセット回路は、第７トランジスタを含み、
前記第７トランジスタのゲート電極は、第２リセット制御端に接続されて前記第２リセット信号を受信するように構成され、前記第７トランジスタの第１電極は、前記第４ノードに接続され、前記第７トランジスタの第２電極は、リセット電圧端に接続されて前記リセット電圧を受信するように構成されることを特徴とする請求項１２に記載の画素回路。
【請求項１４】
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端に印加するように構成される第２リセット回路を更に含むことを特徴とする請求項１乃至１０のいずれか一項に記載の画素回路。
【請求項１５】
前記第１発光制御信号と前記第２発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号であることを特徴とする請求項９乃至１３のいずれか一項に記載の画素回路。
【請求項１６】
表示装置であって、
アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ信号線と、複数本の発光制御線とを含み、
前記画素ユニットの各々は、請求項１に記載の画素回路を含み、
Ｎ（１より大きい整数）行目の走査信号線は、Ｎ行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、
Ｍ（０より大きい整数）列目のデータ信号線は、Ｍ列目の画素回路におけるデータ書き込み回路に接続されて前記データ信号を提供し、
Ｎ−１行目の走査信号線は、Ｎ行目の画素回路における第１リセット回路に接続され、前記Ｎ−１行目の走査信号線に入力される走査信号は、前記第１リセット信号として前記第１リセット回路に提供され、
Ｎ＋１行目の発光制御線は、Ｎ行目の画素回路における第１発光制御回路に接続されて前記第１発光制御信号を提供することを特徴とする表示装置。
【請求項１７】
前記画素回路は、
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路と、
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端及び前記補償回路に印加するように構成される第２リセット回路とを更に含み、
Ｎ行目の発光制御線は、Ｎ行目の画素回路における第２発光制御回路に接続されて前記第２発光制御信号を提供し、
Ｎ＋１行目の走査信号線は、Ｎ行目の画素回路における第２リセット回路に接続され、前記Ｎ＋１行目の走査信号線に入力される走査信号は、前記第２リセット信号として前記第２リセット回路に提供されることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
表示装置であって、
アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ信号線と、複数本のリセット制御線と、複数本の発光制御線とを含み、
前記画素ユニットの各々は、請求項１に記載の画素回路を含み、
Ｎ（０より大きい整数）行目の走査信号線は、Ｎ行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、
Ｍ（０より大きい整数）列目のデータ信号線は、Ｍ列目の画素回路におけるデータ書き込み回路に接続されて前記データ信号を提供し、
Ｎ行目のリセット制御線は、Ｎ行目の画素回路における第１リセット回路に接続されて前記第１リセット信号を提供し、
Ｎ＋１行目の発光制御線は、Ｎ行目の画素回路における第１発光制御回路に接続されて前記第１発光制御信号を提供することを特徴とする表示装置。
【請求項１９】
前記画素回路は、
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路と、
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端及び前記補償回路に印加するように構成される第２リセット回路とを更に含み、
Ｎ行目の発光制御線は、Ｎ行目の画素回路における第２発光制御回路に接続されて前記第２発光制御信号を提供し、
Ｎ＋１行目のリセット制御線は、Ｎ行目の画素回路における第２リセット回路に接続されて前記第２リセット信号を提供することを特徴とする請求項１８に記載の表示装置。
【請求項２０】
請求項１に記載の画素回路の駆動方法であって、
前記第１リセット信号を入力して、前記第１リセット回路をオンし、前記リセット電圧を前記駆動回路の制御端に印加し、前記第１発光制御信号を入力して、前記第１発光制御回路をオンし、前記第１電圧を前記駆動回路の第１端に印加して、前記駆動回路が前記固定バイアス状態になるようにする初期化段階を含むことを特徴とする画素回路の駆動方法。
【請求項２１】
請求項１２に記載の画素回路の駆動方法であって、
前記第１リセット信号を入力して、前記第１リセット回路をオンし、前記リセット電圧を前記駆動回路の制御端に印加し、前記第１発光制御信号を入力して、前記第１発光制御回路をオンし、前記第１電圧を前記駆動回路の第１端に印加して、前記駆動回路が前記固定バイアス状態になるようにする初期化段階と、
前記走査信号及び前記データ信号を入力して、前記データ書き込み回路、前記駆動回路及び前記補償回路をオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路に対して補償を行うデータ書き込み及び補償段階と、
前記第２発光制御信号及び前記第２リセット信号を入力して、前記第２発光制御回路及び前記第２リセット回路をオンし、前記駆動回路、前記補償回路及び前記発光素子をリセットするリセット段階と、
前記第１発光制御信号及び前記第２発光制御信号を入力して、前記第１発光制御回路、第２発光制御回路及び前記駆動回路をオンし、前記第２発光制御回路が前記駆動電流を前記発光素子に印加して前記発光素子を発光させる発光段階とを含むことを特徴とする画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１７年９月３０日に中国特許庁に提出された中国特許出願２０１７１０９１７３９８．９の優先権を主張し、その全ての内容が援用により本出願に取り込まれて本出願の一部とされる。
【０００２】
本発明は、画素回路、画素回路の駆動方法及び表示装置に関する。
【背景技術】
【０００３】
有機発光ダイオード(Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、ＯＬＥＤ)表示装置は、広い視野角、高いコントラスト、速い応答速度、及び無機発光表示部品より高い発光輝度、より低い駆動電圧等の強みを有するため、人々から大きな注目を集めている。上記の特徴によって、有機発光ダイオード（ＯＬＥＤ）は、携帯電話、ディスプレイ、ノートパソコン、デジタルカメラ、器具及び計器等の表示機能付きの装置に適用されることができる。
【０００４】
ＯＬＥＤ表示装置における画素回路は、通常、マトリックス駆動方式を用いるが、各々の画素ユニットの中にスイッチ素子が導入されるか否かによって、アクティブマトリクス（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ、ＡＭ）駆動とパッシブマトリックス（Ｐａｓｓｉｖｅ  Ｍａｔｒｉｘ、ＰＭ）駆動とに分かれる。ＰＭＯＬＥＤは、工程が簡単で、原価が低いが、クロストーク、高い消費電力、短い寿命等の欠点があるため、高解像度及び大型サイズの表示の要求を満たすことができない。これに対して、ＡＭＯＬＥＤは、各々の画素の画素回路に１組の薄膜トランジスタ及び蓄積コンデンサが集積されており、薄膜トランジスタ及び蓄積コンデンサに対する駆動制御を通じてＯＬＥＤに流れる電流に対する制御を実現することで、ＯＬＥＤが必要によって発光するようにする。ＰＭＯＬＥＤに比べ、ＡＭＯＬＥＤは所要の駆動電流が小さく、消費電力が低く、寿命がより長いため、高解像度及び多階調の大型サイズの表示要求を満たすことができる。それとともに、ＡＭＯＬＥＤは、視野角、色再現、消費電力及び応答時間等の面で明らかな優位点を持ち、高情報コンテンツ、高解像度の表示装置に適用される。
【発明の概要】
【０００５】
本発明の少なくとも一つの実施例は、画素回路を提供する。前記画素回路は、駆動回路と、データ書き込み回路と、第１リセット回路と、第１発光制御回路と、発光素子とを含む。前記駆動回路は、制御端と、第１端と、第２端とを含み、前記第１端及び前記第２端に流れて前記発光素子の発光を駆動するための駆動電流を制御するように構成され、前記データ書き込み回路は、走査信号に応答してデータ信号を前記駆動回路の制御端に書き込むように構成され、前記第１発光制御回路は、第１発光制御信号に応答して第１電圧を前記駆動回路の第１端に印加するように構成され、前記第１リセット回路は、第１リセット信号に応答してリセット電圧を前記駆動回路の制御端に印加するように構成され、前記リセット電圧と前記第１電圧とが共に印加される時に前記駆動回路が固定バイアス状態になる。
【０００６】
例えば、本発明の一実施例に係る画素回路において、前記第１リセット信号と前記第１発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号である。
【０００７】
例えば、本発明の一実施例に係る画素回路において、前記駆動回路は、第１トランジスタを含み、前記第１トランジスタのゲート電極は、前記駆動回路の制御端として第１ノードに接続され、前記第１トランジスタの第１電極は、前記駆動回路の第１端として第２ノードに接続され、前記第１トランジスタの第２電極は、前記駆動回路の第２端として第３ノードに接続され、前記第１トランジスタは、前記リセット電圧と前記第１電圧とが共に印加される時に前記固定バイアス状態にある。
【０００８】
例えば、本発明の一実施例に係る画素回路において、前記データ書き込み回路は、第２トランジスタを含み、前記第２トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信するように構成され、前記第２トランジスタの第１電極は、データ信号端に接続されて前記データ信号を受信するように構成され、前記第２トランジスタの第２電極は、前記第２ノードに接続される。
【０００９】
例えば、本発明の一実施例に係る画素回路は、書き込まれる前記データ信号を記憶し且つ前記走査信号に応答して前記駆動回路に対して補償を行うように構成される補償回路を更に含む。
【００１０】
例えば、本発明の一実施例に係る画素回路において、前記補償回路は、第３トランジスタと、蓄積コンデンサとを含み、前記第３トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信するように構成され、前記第３トランジスタの第１電極は、前記第３ノードに接続され、前記第３トランジスタの第２電極は、前記蓄積コンデンサの第１電極に接続され、前記蓄積コンデンサの第２電極は、第１電圧端に接続されるように構成される。
【００１１】
例えば、本発明の一実施例に係る画素回路において、前記第１リセット回路は、第４トランジスタを含み、前記第４トランジスタのゲート電極は、第１リセット制御端に接続されて前記第１リセット信号を受信するように構成され、前記第４トランジスタの第１電極は第１ノードに接続され、前記第４トランジスタの第２電極は、リセット電圧端に接続されて前記リセット電圧を受信するように構成される。
【００１２】
例えば、本発明の一実施例に係る画素回路において、前記第１発光制御回路は、第５トランジスタを含み、前記第５トランジスタのゲート電極は、第１発光制御端に接続されて前記第１発光制御信号を受信するように構成され、前記第５トランジスタの第１電極は、第１電圧端に接続されて前記第１電圧を受信するように構成され、前記第５トランジスタの第２電極は、前記第２ノードに接続される。
【００１３】
例えば、本発明の一実施例に係る画素回路は、前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路を更に含む。
【００１４】
例えば、本発明の一実施例に係る画素回路において、前記第２発光制御回路は、第６トランジスタを含み、前記第６トランジスタのゲート電極は、第２発光制御端に接続されて前記第２発光制御信号を受信するように構成され、前記第６トランジスタの第１電極は、前記第３ノードに接続され、前記第６トランジスタの第２電極は第４ノードに接続され、前記発光素子の第１電極は、前記第４ノードに接続するように構成され、前記発光素子の第２電極は、第２電圧端に接続されて第２電圧を受信するように構成される。
【００１５】
例えば、本発明の一実施例に係る画素回路は、前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端に印加するように構成される第２リセット回路を更に含む。
【００１６】
例えば、本発明の一実施例に係る画素回路において、前記第２リセット回路は、第７トランジスタを含み、前記第７トランジスタのゲート電極は、第２リセット制御端に接続されて前記第２リセット信号を受信するように構成され、前記第７トランジスタの第１電極は、前記第４ノードに接続され、前記第７トランジスタの第２電極は、リセット電圧端に接続されて前記リセット電圧を受信するように構成される。
【００１７】
例えば、本発明の一実施例に係る画素回路において、前記第１発光制御信号と前記第２発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号である。
【００１８】
本発明の少なくとも一つの実施例は、表示装置を更に提供する。前記表示装置は、アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ信号線と、複数本の発光制御線とを含み、前記画素ユニットの各々は、本発明の実施例に係る画素回路を含む。Ｎ（１より大きい整数）行目の走査信号線は、Ｎ行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、Ｍ（０より大きい整数）列目のデータ信号線はＭ列目の画素回路におけるデータ書き込み回路に接続されて前記データ信号を提供し、Ｎ−１行目の走査信号線は、Ｎ行目の画素回路における第１リセット回路に接続され、前記Ｎ−１行目の走査信号線に入力される走査信号は、前記第１リセット信号として前記第１リセット回路に提供され、Ｎ＋１行目の発光制御線は、Ｎ行目の画素回路における第１発光制御回路に接続されて前記第１発光制御信号を提供する。
【００１９】
例えば、本発明の一実施例に係る表示装置において、前記画素回路は、第２発光制御信号に応答して前記駆動電流を前記発光素子に印加し、前記第２発光制御信号は、前記第１発光制御信号と異なるように構成される第２発光制御回路と、前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端及び前記補償回路に印加するように構成される第２リセット回路とを更に含む。Ｎ行目の発光制御線は、Ｎ行目の画素回路における第２発光制御回路に接続されて前記第２発光制御信号を提供し、Ｎ＋１行目の走査信号線は、Ｎ行目の画素回路における第２リセット回路に接続され、前記Ｎ＋１行目の走査信号線に入力される走査信号は、前記第２リセット信号として前記第２リセット回路に提供される。
【００２０】
本発明の少なくとも一つの実施例は、表示装置を更に提供する。前記表示装置は、アレイ状の分布を呈する複数の画素ユニットと複数本の走査信号線と、複数本のデータ信号線と、複数本のリセット制御線と、複数の発光制御線とを含み、前記画素ユニットの各々は、本発明の実施例に係る画素回路を含む。Ｎ行目の走査信号線は、Ｎ（１より大きい整数）行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、Ｍ（０より大きい整数）列目のデータ信号線はＭ列目の画素回路におけるデータ書き込み回路に接続されて前記データ信号を提供し、Ｎ行目のリセット制御線は、Ｎ行目の画素回路における第１リセット回路に接続されて前記第１リセット信号を提供し、Ｎ＋１行目の発光制御線は、Ｎ行目の画素回路における第１発光制御回路に接続されて前記第１発光制御信号を提供する。
【００２１】
例えば、本発明の一実施例に係る表示装置において、前記画素回路は、第２発光制御信号に応答して前記駆動電流を前記発光素子に印加し、前記第２発光制御信号は、前記第１発光制御信号と異なるように構成される第２発光制御回路と、前記第１リセット信号と異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端及び前記補償回路に印加するように構成される第２リセット回路とを更に含む。Ｎ行目の発光制御線は、Ｎ行目の画素回路における第２発光制御回路に接続されて前記第２発光制御信号を提供し、Ｎ＋１行目のリセット制御線は、Ｎ行目の画素回路における第２リセット回路に接続されて前記第２リセット信号を提供する。
【００２２】
本発明の少なくとも一つの実施例は、画素回路の駆動方法を更に提供する。前記画素回路の駆動方法は、前記第１リセット信号を入力して、前記第１リセット回路をオンし、前記リセット電圧を前記駆動回路の制御端に印加し、前記第１発光制御信号を入力して、前記第１発光制御回路をオンし、前記第１電圧を前記駆動回路の第１端に印加して、前記駆動回路が前記固定バイアス状態になるようにする初期化段階を含む。
【００２３】
本発明の少なくとも一つの実施例は、画素回路の駆動方法を更に提供する。前記画素回路の駆動方法は、前記第１リセット信号を入力して、前記第１リセット回路をオンし、前記リセット電圧を前記駆動回路の制御端に印加し、前記第１発光制御信号を入力して、前記第１発光制御回路をオンし、前記第１電圧を前記駆動回路の第１端に印加して、前記駆動回路が前記固定バイアス状態になるようにする初期化段階と、前記走査信号及び前記データ信号を入力して、前記データ書き込み回路、前記駆動回路及び前記補償回路をオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路に対して補償を行うデータ書き込み及び補償段階と、前記第２発光制御信号及び前記第２リセット信号を入力して、前記第２発光制御回路及び前記第２リセット回路をオンし、前記駆動回路、前記補償回路及び前記発光素子をリセットするリセット段階と、前記第１発光制御信号及び前記第２発光制御信号を入力して、前記第１発光制御回路、第２発光制御回路及び前記駆動回路をオンし、前記第２発光制御回路が前記駆動電流を前記発光素子に印加して前記発光素子を発光させる発光段階とを含む。
【図面の簡単な説明】
【００２４】
本発明の実施例の技術方案をより明らかに説明するために、以下では、実施例の図面を簡単に紹介することにする。以下の記述における図面は単に本発明の幾つかの実施例に関するものであり、本発明に対する限定ではないことは自明である。
【００２５】
【図１Ａ】一表示装置が表示する画像１の概略図である。
【図１Ｂ】一表示装置が表示しようとする画像２の概略図である。
【図１Ｃ】一表示装置が実際に表示する画像２の概略図である。
【図２】本発明の一実施例に係る画素回路の概略的ブロック図である。
【図３】図２に示す画素回路の一具現例の回路図である。
【図４】図３に示す画素回路作動に対応する信号シーケンス図である。
【図５】図３に示す画素回路の図４における四つの信号シーケンス段階に対応する回路概略図である。
【図６】図３に示す画素回路の図４における四つの信号シーケンス段階に対応する回路概略図である。
【図７】図３に示す画素回路の図４における四つの信号シーケンス段階に対応する回路概略図である。
【図８】図３に示す画素回路の図４における四つの信号シーケンス段階に対応する回路概略図である。
【図９】本発明の一実施例に係る別の画素回路の回路図である。
【図１０】本発明の一実施例に係る表示装置の概略図である。
【図１１】本発明の一実施例に係る別の表示装置の概略図である。
【発明を実施するための形態】
【００２６】
本発明の実施例の目的、技術方案及び利点をより明らかにするために、以下では、本発明の実施例の図面を結び付けて本発明の実施例の技術方案を明瞭且つ完全に記述することにする。記述される実施例は本発明の一部の実施例であり、全部の実施例ではないことは自明である。記述される本発明の実施例に基づいて、本技術分野における通常の知識を有する者により創造的労働をしないという前提で得られる他の実施例は全て本発明の保護範囲に属する。
【００２７】
別途に定義されない限り、本発明で使用される技術用語又は科学用語は、本発明の所属する分野における通常の知識を有する者により理解される通常の意味であるべきである。本発明で使用される「第１」、「第２」及び類似した語句はいかなる順序、数量又は重要性も表さず、単に異なる構成部分を区別するために用いられる。同様に、「一つ」、「一」又は「当該」等の類似した語句も数量的な限定を表すものではなく、少なくとも一つの存在を表す。「含む」又は「包含」等の類似した語句は、当該単語の前に現れた素子又は物件が当該単語の後に現れた列挙された素子又は物件及びその均等物を包含することを意味するものであり、他の素子又は物件を排除するものではない。「接続」又は「互いに接続」等の類似した語句は必ずしも物理的又は機械的接続に限定されるものではなく、直接又は間接的な電気的接続を含み得る。「上」、「下」、「左」、「右」等は相対位置関係を表すためのみに用いられ、記述対象の絶対位置が変更された後、当該相対位置関係もそれに応じて変更され得る。
【００２８】
駆動トランジスタのヒステリシス効果によって、一つの表示装置が同一画像を一定時間表示した後、現在表示画像から次の画像に切り替える時、もとの画像が部分的に残留して次の画像に浮かんで現われ、しばらく経ってから残像が消えるが、このような現象を短期残像と称する。ヒステリシス効果は、主に正孔の中に残留する可動イオンによる閾値電圧（Ｖｔｈ）ドリフトによって引き起こされる。異なる画面の切り替え時に、その初期化段階のＶＧＳ（駆動トランジスタのゲート電極とソース電極の間の電圧差）は異なり得るので、駆動トランジスタの異なる程度の閾値電圧ドリフトを引き起こし得、短期残像を引き起こす。
【００２９】
例えば、図１Ａは一表示装置が表示する画像１の概略図であり、図１Ｂは当該表示装置が表示しようとする画像２の概略図であり、図１Ｃは当該表示装置が実際に表示する画像２の概略図である。当該表示装置が画像１、例えば図１Ａに示すような黒白のチェスボード画像を一定時間表示した後、表示装置が表示する画像が新しい画像２、例えば図１Ｂに示すようなグレースケールが４８である画像に切り替えられる時、図１Ａに示すチェスボード画像が依然として部分的に残留し、実際表示される画像は図１Ｃに示す通りである。
【００３０】
本発明の少なくとも一つの実施例は、画素回路を提供する。当該画素回路は、駆動回路と、データ書き込み回路と、第１リセット回路と、第１発光制御回路と、発光素子とを含む。駆動回路は、制御端と、第１端と、第２端とを含み、第１端及び第２端に流れて発光素子の発光を駆動するための駆動電流を制御するように構成され、データ書き込み回路は、走査信号に応答してデータ信号を駆動回路の制御端に書き込むように構成され、第１発光制御回路は、第１発光制御信号に応答して第１電圧を駆動回路の第１端に印加するように構成され、第１リセット回路は、第１リセット信号に応答してリセット電圧を駆動回路の制御端に印加するように構成され、前記リセット電圧と前記第１電圧とが共に印加される時に前記駆動回路が固定バイアス状態になる。本発明の実施例は、上記の画素回路に対応する駆動方法及び表示装置を更に提供する。
【００３１】
本発明の実施例に係る画素回路、画素回路の駆動方法及び表示装置は、駆動トランジスタが初期化段階でＶＧＳが固定バイアスであるオン状態になってから、例えばデータ書き込み及び補償段階に入り始めるようにすることができ、ヒステリシス効果によって引き起こされ得る短期残像の問題点を改善することができる。
【００３２】
本発明の一実施例は、画素回路１０を提供する。当該画素回路１０は、例えばＯＬＥＤ表示装置のサブ画素に用いられる。図２に示すように、当該画素回路１０は、駆動回路１００と、データ書き込み回路２００と、補償回路３００と、第１リセット回路４００と、第１発光制御回路５００と、発光素子６００とを含む。
【００３３】
例えば、駆動回路１００は、制御端１１０と、第１端１２０と、第２端１３０とを含み、且つデータ書き込み回路２００、補償回路３００、第１リセット回路４００及び第１発光制御回路５００に接続され、第１端１２０及び第２端１３０に流れて発光素子６００の発光を駆動するための駆動電流を制御するように構成される。例えば、発光段階で、駆動回路１００は発光素子６００に駆動電流を提供して発光素子６００を発光し且つ必要な「グレースケール」に従って発光するように駆動することができる。例えば、発光素子６００はＯＬＥＤを用いても良く、本発明の実施例はこれを含むがこれに限らない。
【００３４】
例えば、データ書き込み回路２００は、駆動回路１００及び第１発光制御回路５００に接続され、走査信号ＧＡＴＥに応答してデータ信号ＤＡＴＡを駆動回路１００の制御端１１０に書き込むように構成される。例えば、データ書き込み及び補償段階で、データ書き込み回路２００は走査信号ＧＡＴＥに応答してオンされて、データ信号ＤＡＴＡを駆動回路１００の制御端１１０に書き込み、補償回路３００に記憶して、例えば、発光段階の時に当該データ信号ＤＡＴＡに基づいて発光素子６００の発光を駆動させる駆動電流を生成する。
【００３５】
例えば、補償回路３００は駆動回路１００及び第１リセット回路４００に接続され、書き込まれるデータ信号ＤＡＴＡを記憶し、走査信号ＧＡＴＥに応答して駆動回路１００に対して補償を行うように構成される。例えば、補償回路３００が蓄積コンデンサを含む場合において、データ書き込み及び補償段階で、補償回路３００は走査信号ＧＡＴＥに応答してオンされて、データ書き込み回路２００により書き込まれるデータ信号ＤＡＴＡを蓄積コンデンサに記憶することができる。例えば、同時にデータ書き込み及び補償段階で、補償回路３００は駆動回路１００の制御端１１０と第２端１３０とを電気的に接続させて、駆動回路１００の閾値電圧の関連情報もそれに応じて蓄積コンデンサに記憶されるようにし、これにより、発光段階で、記憶されたデータ信号ＤＡＴＡ及び閾値電圧を含むデータを利用して駆動回路１００を制御して、駆動回路１００が補償を得るようにすることができる。
【００３６】
例えば、第１発光制御回路５００は駆動回路１００及びデータ書き込み回路２００に接続され、第１発光制御信号ＥＭ１に応答して第１電圧ＶＤＤを駆動回路１００の第１端１２０に印加するように構成される。例えば、初期化段階で、第１発光制御回路５００は、第１発光制御信号ＥＭ１に応答してオンされて、第１電圧ＶＤＤを駆動回路１００の第１端１２０に印加することができる。また例えば、発光段階でも、第１発光制御回路５００は第１発光制御信号ＥＭ１に応答してオンされて、第１電圧ＶＤＤを駆動回路１００の第１端１２０に印加することができる。駆動回路１００が導通される時、その第２端１３０の電位もＶＤＤであることは容易に理解できる。そして、駆動回路１００はこの第１電圧ＶＤＤを発光素子６００に印加して駆動電圧を提供し、発光素子の発光を駆動させる。例えば、第１電圧ＶＤＤは、例えば高電圧のような駆動電圧であっても良い。
【００３７】
例えば、第１リセット回路４００は駆動回路１００及び補償回路３００に接続され、第１リセット信号ＲＳＴ１に応答してリセット電圧ＶＩＮＴを駆動回路１００の制御端１１０に印加するように構成される。例えば、初期化段階で、第１リセット回路４００は第１リセット信号ＲＳＴ１に応答してオンされて、リセット電圧ＶＩＮＴを駆動回路の制御端１１０に印加し、リセット電圧ＶＩＮＴと第１電圧ＶＤＤとが共に印加される時に駆動回路１００が、例えば固定バイアスのオン状態のような固定バイアス状態になるようにすることができる。
【００３８】
駆動回路１００が駆動トランジスタに具現される場合において、例えば、駆動トランジスタのゲート電極は駆動回路１００の制御端とされても良く、第１電極（例えば、ソース電極）は駆動回路１００の第１端とされても良く、第２電極（例えば、ドレイン電極）は駆動回路１００の第２端とされても良い。
【００３９】
例えば、第１リセット信号ＲＳＴ１と第１発光制御信号ＥＭ１とは、少なくとも一部の時間帯内で同時にオン信号である。例えば、上記の画素回路１０が初期化段階時に第１リセット信号ＲＳＴ１と第１発光制御信号ＥＭ１とを同時にオン信号にすることができ、リセット電圧ＶＩＮＴを駆動トランジスタのゲート電極に印加することができる。それとともに、第１電圧ＶＤＤを駆動トランジスタのソース電極に印加し、駆動トランジスタのゲート電極及びソース電極の電圧ＶＧＳが｜ＶＧＳ｜＞｜Ｖｔｈ｜（Ｖｔｈは駆動トランジスタの閾値電圧であり、例えば、駆動トランジスタがＰ型トランジスタである場合、Ｖｔｈは負値である）を満たすようにし、駆動トランジスタをＶＧＳが固定バイアスであるオン状態にすることができる。このような構成方式により、一つ前のフレームのデータ信号ＤＡＴＡがブラック状態であるかホワイト状態信号であるかを問わず、駆動トランジスタはいずれの場合でも固定バイアスのオン状態から、例えばデータ書き込み及び補償段階に入り始めることを実現でき、上記の画素回路を用いる表示装置におけるヒステリシス効果によって引き起こされ得る短期残像の問題点を改善することができる。
【００４０】
例えば、図２に示すように、本発明の別の実施例において、画素回路１０は第２発光制御回路７００を更に含んでも良い。第２発光制御回路７００は、駆動回路１００、補償回路３００及び発光素子６００に接続され、第２発光制御信号ＥＭ２に応答して駆動電流を発光素子６００に印加するように構成される。
【００４１】
例えば、発光段階で、第２発光制御回路７００は、第２発光制御信号ＥＭ２に応答してオンされて、駆動回路１００は第２発光制御回路７００を介して駆動電流を発光素子６００に印加して発光素子６００を発光させることができる。非発光段階では、第２発光制御回路７００は第２発光制御信号ＥＭ２に応答してオフされて、発光素子６００が発光するのを回避し、相応する表示装置のコントラストを提供することができる。
【００４２】
また例えば、幾つかの例において、リセット段階で、第２発光制御回路７００は第２発光制御信号ＥＭ２に応答してオンされて、他のリセット回路と結合し駆動回路１００及び発光素子６００に対してリセット操作を行うこともできる。
【００４３】
例えば、第２発光制御信号ＥＭ２は第１発光制御信号ＥＭ１と異なり、例えば、両者は異なる信号出力端に接続されても良い。上記のように、例えば、リセット段階で、第２発光制御信号ＥＭ２を単独的にオン信号にしても良い。例えば、第１発光制御信号と第２発光制御信号とが少なくとも一部の時間帯内で同時にオン信号であり、例えば、発光段階で、第１発光制御信号ＥＭ１と第２発光制御信号ＥＭ２とを同時にオン信号にして、発光素子６００が発光するようにしても良い。
【００４４】
説明すべきことは、本発明の実施例に記載の第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２は、異なる二つのシーケンスを区別するための異なる発光制御信号である。例えば、一表示装置において、画素回路１０がアレイ状の配置される場合、第１発光制御信号ＥＭ１は、本行の画素回路１０における第１発光制御回路５００を制御する制御信号であっても良い。それとともに、第１発光制御信号ＥＭ１は、さらに、次行の画素回路１０における第２発光制御回路７００を制御する。同様に、第２発光制御信号ＥＭ２は本行の画素回路１０における第２発光制御回路７００を制御する制御信号である。それとともに、第２発光制御信号ＥＭ２は、さらに、前行の画素回路１０における第１発光制御回路５００を制御する。
【００４５】
例えば、図２に示すように、本発明の別の実施例において、画素回路１０は第２リセット回路８００を更に含んでも良い。第２リセット回路８００は、第２発光制御回路７００及び発光素子６００に接続され、第２リセット信号ＲＳＴ２に応答してリセット電圧（例えば、同じくＶＩＮＴである）を駆動回路１００の第２端１３０に印加するように構成される。
【００４６】
例えば、リセット段階で、第２リセット回路８００は、第２リセット信号ＲＳＴ２に応答してオンされても良い。上記のように、この段階で、第２発光制御回路７００も同時にオンされて、リセット電圧ＶＩＮＴを駆動回路１００の第２端１３０に印加して、リセット操作を実現することができる。
【００４７】
例えば、第２リセット信号ＲＳＴ２は第１リセット信号ＲＳＴ１と異なり、両者は異なる信号出力端に接続されても良い。例えば、第１リセット信号ＲＳＴ１と第２リセット信号ＲＳＴ２とは二つの異なるリセット制御線により提供されるようにそれぞれ構成されても良い。また例えば、一表示装置において、画素回路１０がアレイ状に配置される場合、第１リセット信号ＲＳＴ１は前行の走査信号線により提供されても良く、第２リセット信号ＲＳＴ２は次行の走査信号線により提供されても良い。
【００４８】
例えば、図２に示す画素回路１０は、図３に示す画素回路構造に具現されても良い。図３に示すように、当該画素回路１０は、第１乃至第７トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７と、蓄積コンデンサＣ１と、発光素子Ｄ１とを含む。例えば、第１トランジスタＴ１は駆動トランジスタとして用いられ、他の第２乃至第７トランジスタはスイッチングトランジスタとして用いられる。例えば、発光素子Ｄ１はＯＬＥＤを用いても良く、本発明の実施例はこれを含むがこれに限らない。以下の各実施例は、いずれもＯＬＥＤの場合を例として説明し、これ以上繰り返し説明しないことにする。当該ＯＬＥＤは、例えば、トップエミッション型、ボトムエミッション型等の各種のタイプであっても良く、赤色光、緑色光、青色光又は白色光等を発しても良く、本発明の実施例はこれに対して限定しないことにする。
【００４９】
例えば、図３に示すように、より詳細には、駆動回路１００は第１トランジスタＴ１に具現されても良い。第１トランジスタＴ１のゲート電極は駆動回路１００の制御端１１０として第１ノードＮ１に接続され、第１トランジスタＴ１の第１電極は駆動回路１００の第１端１２０として第２ノードＮ２に接続され、第１トランジスタＴ１の第２電極は駆動回路１００の第２端１３０として第３ノードＮ３に接続される。例えば、第１トランジスタＴ１は、リセット電圧ＶＩＮＴと第１電圧ＶＤＤとが共に印加される時に固定バイアス状態になり、例えば、固定バイアスのオン状態にある。
【００５０】
データ書き込み回路２００は、第２トランジスタＴ２に具現されても良い。第２トランジスタＴ２のゲート電極は、走査信号端に接続されて走査信号ＧＡＴＥを受信するように構成され、第２トランジスタＴ２の第１電極は、データ信号端に接続されてデータ信号ＤＡＴＡを受信するように構成され、第２トランジスタＴ２の第２電極は第２ノードＮ２に接続される。
【００５１】
補償回路３００は、第３トランジスタＴ３と、蓄積コンデンサＣ１とを含むように具現されても良い。第３トランジスタＴ３のゲート電極は、走査信号端に接続されて走査信号ＧＡＴＥを受信するように構成され、第３トランジスタＴ３の第１電極は第３ノードＮ３に接続され、第３トランジスタＴ３の第２電極は蓄積コンデンサＣ１の第１電極（第１ノードＮ１）に接続され、蓄積コンデンサＣ１の第２電極は、第１電圧端に接続されて第１電圧ＶＤＤを受信するように構成される。
【００５２】
第１リセット回路４００は、第４トランジスタＴ４に具現されても良い。第４トランジスタのゲート電極は、第１リセット制御端に接続されて第１リセット信号ＲＳＴ１を受信するように構成され、第４トランジスタの第１電極は第１ノードに接続され、第４トランジスタの第２電極は、リセット電圧端に接続されてリセット電圧ＶＩＮＴを受信するように構成される。
【００５３】
第１発光制御回路５００は、第５トランジスタＴ５に具現されても良い。第５トランジスタＴ５のゲート電極は、第１発光制御端に接続されて第１発光制御信号ＥＭ１を受信するように構成され、第５トランジスタＴ５の第１電極は、第１電圧端に接続されて第１電圧ＶＤＤを受信するように構成され、第５トランジスタＴ５の第２電極は第２ノードＮ２に接続される。
【００５４】
第２発光制御回路７００は、第６トランジスタＴ６に具現されても良い。第６トランジスタＴ６のゲート電極は、第２発光制御端に接続されて第２発光制御信号ＥＭ２を受信するように構成され、第６トランジスタＴ６の第１電極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２電極は第４ノードＮ４に接続される。
【００５５】
発光素子Ｄ１の第１電極（陽極）は、第４ノードＮ４に接続されるように構成され、発光素子Ｄ１の第２電極（陰極）は、第２電圧端に接続されて第２電圧ＶＳＳを受信するように構成される。例えば、第２電圧端は接地されても良く、即ち、ＶＳＳは０Ｖであっても良い。
【００５６】
第２リセット回路８００は、第７トランジスタＴ７に具現されても良い。第７トランジスタＴ７のゲート電極は、第２リセット制御端に接続されて第２リセット信号ＲＳＴ２を受信するように構成され、第７トランジスタの第１電極は第４ノードＮ４に接続され、第７トランジスタの第２電極は、リセット電圧端に接続されてリセット電圧ＶＩＮＴを受信するように構成される。例えば、リセット電圧ＶＩＮＴは０Ｖ（他のローレベル等であっても良い）であっても良い。
【００５７】
説明すべきことは、本発明の実施例で用いられるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は特性の同じ他のスイッチング素子であっても良く、本発明の実施例は、いずれも薄膜トランジスタの場合を例として説明する。ここで用いられるトランジスタのソース電極とドレイン電極とは構造的に対称であってもよいため、そのソース電極とドレイン電極とは構造的に差違がなくても良い。本発明の実施例において、トランジスタのゲート電極以外の二つの電極を区別するために、直接そのうちの一つの電極を第１電極と記述し、もう一つの電極を第２電極と記述した。
【００５８】
また、説明すべきことは、図３に示す画素回路１０におけるトランジスタはいずれもＰ型トランジスタの場合を例として説明され、この場合、第１電極はソース電極であっても良く、第２電極はドレイン電極であっても良い。図３に示すように、当該画素回路１０における発光素子Ｄ１の陰極は第２電圧端に接続されて第２電圧ＶＳＳを受信する。例えば、一表示装置において、図３に示す画素回路１０がアレイ状に配置される場合、発光素子Ｄ１の陰極は同一電圧端に電気的に接続されても良く、即ち、共通陰極接続方式を用いる。
【００５９】
本発明の実施例は、図３における構成方式を含むがこれに限らない。例えば、図９に示すように、本発明の別の実施例において、画素回路１０におけるトランジスタはいずれもＮ型トランジスタを用いても良い。この場合、第１電極はドレイン電極であっても良く、第２電極はソース電極であっても良い。図９に示す実施例において、当該画素回路１０における発光素子Ｄ１の陽極は第１電圧端に接続されて第１電圧ＶＤＤを受信する。例えば、一表示装置において、図９に示す画素回路１０がアレイ状に配置される場合、発光素子Ｄ１の陽極は同一電圧端（例えば、共通電圧端）に電気的に接続されても良く、即ち、共通陽極接続方式を用いる。本実施例における他のトランジスタの接続関係に関しては、図９に示すものを参考すれば良く、ここでは繰り返し説明しないことにする。
【００６０】
また例えば、本発明の実施例に係る画素回路におけるトランジスタは、Ｐ型トランジスタ及びＮ型トランジスタを混合して用いても良く、同時に選定タイプのトランジスタのポート極性を本発明の実施例における相応するトランジスタのポート極性に合わせて接続しさえすれば良い。
【００６１】
以下、図４に示す信号シーケンス図を結び付けて図３に示す画素回路１０の作動原理を説明することにする。図４に示すように、四つの段階が含まれるが、それぞれ初期化段階１、データ書き込み及び補償段階２、リセット段階３、発光段階４である。図４に各々の段階における各信号のシーケンス波形を示している。
【００６２】
説明すべきことは、図５は図３に示す画素回路１０が初期化段階１にある時の概略図であり、図６は図３に示す画素回路１０がデータ書き込み及び補償段階２にある時の概略図であり、図７は図３に示す画素回路１０がリセット段階３にある時の概略図であり、図８は図３に示す画素回路１０が発光段階４にある時の概略図である。また、図５乃至図８において破線で表示されるトランジスタはいずれも対応段階内で遮断状態にあることを表す。図５乃至図８に示すトランジスタはいずれもＰ型トランジスタの場合を例とし、即ち、各トランジスタのゲート電極はローレベルが印加される時に導通され、ハイレベルが印加される時に遮断される。
【００６３】
初期化段階１で、第１リセット信号ＲＳＴ１を入力して、第１リセット回路４００をオンし、リセット電圧ＶＩＮＴを駆動回路１００の制御端１１０に印加し、第１発光制御信号ＥＭ１を入力して、第１発光制御回路５００をオンし、第１電圧ＶＤＤを駆動回路１００の第１端１２０に印加する。
【００６４】
図４及び図５に示すように、初期化段階１で、第４トランジスタＴ４は第１リセット信号ＲＳＴ１のローレベルにより導通され、第５トランジスタＴ５は第１発光制御信号ＥＭ１のローレベルにより導通される。それとともに、第２トランジスタＴ２、第３トランジスタＴ３、第６トランジスタＴ６及び第７トランジスタＴ７は、それぞれ印加されるハイレベル信号により遮断される。
【００６５】
初期化段階１で、第４トランジスタＴ４は導通されるため、リセット電圧ＶＩＮＴ（ローレベル信号、例えば、接地されるか又は他のローレベル信号であっても良い）を第１トランジスタＴ１のゲート電極に印加することができる。それとともに、第５トランジスタＴ５は導通されるため、第１電圧ＶＤＤ（ハイレベル信号）を第１トランジスタＴ１のソース電極に印加することができる。これにより、この段階では、第１トランジスタＴ１のゲート電極とソース電極の電圧差ＶＧＳが｜ＶＧＳ｜＞｜Ｖｔｈ｜（Ｖｔｈは第１トランジスタＴ１の閾値電圧であり、例えば、第１トランジスタＴ１がＰ型トランジスタである場合、Ｖｔｈは負値である）を満たすようにし、第１トランジスタＴ１が、ＶＧＳが固定バイアスであるオン状態になるようにする。このような構成方式により、一つ前のフレームのデータ信号ＤＡＴＡがブラック状態信号であるかホワイト状態信号であるかを問わず、第１トランジスタＴ１はいずれの場合でも固定バイアスのオン状態からデータ書き込み及び補償段階２に入り始めることを実現でき、従って画素回路１０を用いる表示装置におけるヒステリシス効果によって引き起こされ得る短期残像の問題点を改善することができる。
【００６６】
データ書き込み及び補償段階２で、走査信号ＧＡＴＥ及びデータ信号ＤＡＴＡを入力して、データ書き込み回路２００、駆動回路１００及び補償回路３００をオンし、データ書き込み回路２００はデータ信号ＤＡＴＡを駆動回路１００に書き込み、補償回路３００は駆動回路１００に対して補償を行う。
【００６７】
図４及び図６に示すように、データ書き込み及び補償段階２で、第２トランジスタＴ２及び第３トランジスタＴ３は走査信号ＧＡＴＥのローレベルにより導通される。それとともに、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７は、それぞれ印加されるハイレベル信号により遮断される。
【００６８】
図６に示すように、データ書き込み及び補償段階２で、データ信号ＤＡＴＡは第２トランジスタＴ２、第１トランジスタＴ１及び第３トランジスタＴ３を経由した後、第１ノードＮ１に対して充電（即ち、蓄積コンデンサＣ１に対して充電）を行い、即ち、第１ノードＮ１の電位は大きくなる。容易に理解できることは、第２ノードＮ２の電位はＶｄａｔａに維持され、それとともに、第１トランジスタＴ１の自体特性によって、第１ノードＮ１の電位がＶｄａｔａ＋Ｖｔｈまで増大される時、第１トランジスタＴ１は遮断され、充電過程が終了する。説明すべきことは、Ｖｄａｔａはデータ信号ＤＡＴＡの電圧値を表し、Ｖｔｈは第１トランジスタの閾値電圧を表す。本実施例において、第１トランジスタＴ１はＰ型トランジスタである場合を例として説明したので、ここでの閾値電圧Ｖｔｈは負値であっても良い。
【００６９】
データ書き込み及び補償段階２を経た後、第１ノードＮ１及び第３ノードＮ３の電位はいずれもＶｄａｔａ＋Ｖｔｈであり、即ち、データ信号ＤＡＴＡ及び閾値電圧Ｖｔｈ付きの電圧情報を蓄積コンデンサＣ１に記憶して、後続的に発光段階でグレースケール表示データの提供及び第１トランジスタＴ１自体の閾値電圧に対する補償に用いられる。
【００７０】
リセット段階３で、第２発光制御信号ＥＭ２及び第２リセット信号ＲＳＴ２を入力して、第２発光制御回路７００及び第２リセット回路８００をオンし、駆動回路１００、補償回路３００及び発光素子６００をリセットする。
【００７１】
図４及び図７に示すように、リセット段階３で、第６トランジスタＴ６は第２発光制御信号ＥＭ２のローレベルにより導通され、第７トランジスタＴ７は第２リセット信号ＲＳＴ２のローレベルにより導通される。それとともに、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５は、それぞれ印加されるハイレベルにより遮断される。
【００７２】
図７に示すように、リセット段階３で、リセット電圧ＶＩＮＴはローレベル信号（例えば、接地されるか又は他のローレベル信号であっても良い）であるため、第１トランジスタＴ１のドレイン電極は第６トランジスタＴ６及び第７トランジスタＴ７を経由して放電され、第３ノードＮ３及び第４ノードＮ４の電位を同時にリセットする。
【００７３】
リセット段階３で、第１トランジスタＴ１のドレイン電極がリセットされ、ドレイン電極電位の不確定性が原因で上記の画素回路を用いる表示装置の表示効果を影響することがなく、第１トランジスタＴ１のドレイン電極を固定された電位に維持させることができる。それとともに、第４ノードＮ４もリセットされ、即ち、ＯＬＥＤをリセットし、ＯＬＥＤが発光段階４以前にブラック状態に現れて発光しないようにし、上記の画素回路１０を用いる表示装置のコントラスト等の表示効果を改善することができる。
【００７４】
発光段階４で、第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を入力して、第１発光制御回路５００、第２発光制御回路７００及び駆動回路１００をオンし、第２発光制御回路７００は駆動電流を発光素子６００に印加して発光素子６００を発光させる。
【００７５】
図４及び図８に示すように、発光段階４で、第５トランジスタＴ５は第１発光制御信号ＥＭ１のローレベルにより導通され、第６トランジスタＴ６は第２発光制御信号ＥＭ２のローレベルにより導通され、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及び第７トランジスタＴ７は、それぞれ印加されるハイレベルにより遮断される。それとともに、第１ノードＮ１の電位はＶｄａｔａ＋Ｖｔｈであり、第２ノードＮ２の電位はＶＤＤであるため、この段階で、第１トランジスタＴ１も導通状態に維持される。
【００７６】
図８に示すように、発光段階４で、発光素子Ｄ１の陽極及び陰極はそれぞれ第１電圧ＶＤＤ（高電圧）及び第２電圧ＶＳＳ（低電圧）が印加され、第１トランジスタＴ１に流れる駆動電流の作用により発光する。
【００７７】
具体的に、発光素子Ｄ１に流れる駆動電流ＩＤ１の値は下記の式に基づいて得ることができる。
ＩＤ１  ＝  Ｋ（ＶＧＳ−Ｖｔｈ）２
＝  Ｋ［（Ｖｄａｔａ＋Ｖｔｈ−ＶＤＤ）−Ｖｔｈ］２
＝  Ｋ（Ｖｄａｔａ−ＶＤＤ）２
【００７８】
上記の式において、Ｖｔｈは第１トランジスタＴ１の閾値電圧を表し、ＶＧＳは第１トランジスタＴ１のゲート電極とソース電極の間の電圧差を表し、Ｋは一常数値である。上記の式から分かるように、発光素子Ｄ１に流れる駆動電流ＩＤ１はこれ以上第１トランジスタＴ１の閾値電圧Ｖｔｈと関係なく、当該画素回路の発光グレースケールを制御するデータ信号ＤＡＴＡの電圧Ｖｄａｔａのみと関係がある。これにより、当該画素回路に対する補償を実現でき、駆動トランジスタ（本発明の実施例では、第１トランジスタＴ１）における工程製造過程及び長い時間にわたる操作によって引き起こされる閾値電圧ドリフトを解決し、その駆動電流ＩＤ１への影響を解消し、従って表示効果を改善することができる。
【００７９】
本発明の少なくとも一実施例は、表示装置１を更に提供する。図１０に示すように、当該表示装置１は、アレイ状の分布を呈する複数の画素ユニット４０と、複数本の走査信号線と、複数本のデータ信号線と、複数本の発光制御線とを含む。説明すべきことは、図１０では、一部の画素ユニット４０、走査信号線、データ信号線及び発光制御線のみが示され、本発明の実施例はこれを含むがこれに限らない。例えば、ＧＮ−１はＮ−１行目の走査信号線を表し、ＧＮはＮ行目の走査信号線を表し、ＧＮ＋１はＮ＋１行目の走査信号線を表し、ＥＮ−１はＮ−１行目の発光制御線を表し、ＥＮはＮ行目の発光制御線を表し、ＥＮ＋１はＮ＋１行目の発光制御線を表し、ＤＭはＭ列目のデータ信号線を表し、ＤＭ＋１はＭ＋１列目のデータ信号線を表す。ここで、Ｎは、例えば１より大きい整数であり、Ｍは、例えば０より大きい整数である。
【００８０】
例えば、各々の画素ユニット４０は上記の実施例に係るいずれの画素回路１０を含んでも良く、例えば、図３に示す画素回路１０を含む。
【００８１】
例えば、Ｎ行目の走査信号線ＧＮはＮ行目の画素回路１０におけるデータ書き込み回路及び補償回路に接続されて走査信号ＧＡＴＥを提供し、Ｍ列目のデータ信号線ＤＭはＭ列目の画素回路１０におけるデータ書き込み回路に接続されてデータ信号ＤＡＴＡを提供し、Ｎ−１行目の走査信号線ＧＮ−１はＮ行目の画素回路１０における第１リセット回路に接続され、Ｎ−１行目の走査信号線ＧＮ−１に入力される走査信号は第１リセット信号ＲＳＴ１として第１リセット回路に提供され、Ｎ＋１行目の発光制御線ＥＮ＋１はＮ行目の画素回路１０における第１発光制御回路に接続されて第１発光制御信号ＥＭ１を提供する。
【００８２】
例えば、画素回路１０が第２発光制御回路と第２リセット回路とを含む場合において、Ｎ行目の発光制御線ＥＮはＮ行目の画素回路１０における第２発光制御回路に接続されて第２発光制御信号ＥＭ２を提供し、Ｎ＋１行目の走査信号線ＧＮ＋１はＮ行目の画素回路１０における第２リセット回路に接続され、Ｎ＋１行目の走査信号線ＧＮ＋１に入力される走査信号は第２リセット信号ＲＳＴ２として第２リセット回路に提供される。
【００８３】
上記のように、本実施例に係る表示装置１において、各々の行の画素回路１０は本行の走査信号線に接続される以外、隣接する前行の走査信号線にも接続され、前行の走査信号線に提供される走査信号ＧＡＴＥを本行画素回路の第１リセット信号ＲＳＴ１とする。それとともに、各々の行の画素回路１０は隣接する次行の走査信号線にも接続され、次行の走査信号線に提供される走査信号ＧＡＴＥを本行画素回路の第２リセット信号ＲＳＴ２とする。
【００８４】
それとともに、各々の行の画素回路１０は本行の発光制御線に接続される以外、隣接する次行の発光制御線にも接続され、次行の発光制御線に提供される信号を本行画素回路の第１発光制御信号ＥＭ１とする。
【００８５】
本実施例に係る表示装置１は、上記の構成方式により開発レイアウトを簡素化できる。他の技術効果に関しては、本発明の実施例に係る画素回路の技術効果を参考すれば良く、ここでは繰り返し説明しないことにする。
【００８６】
本発明の別の実施例は、表示装置１を更に提供する。図１１に示すように、本実施例に係る表示装置１が図１０に示す表示装置と異なる点は、複数本のリセット制御線（ＲＮ−１、ＲＮ、ＲＮ＋１等）を更に含むことにある。図１１では、一部のリセット制御線のみが示され、本発明の実施例はこれを含むがこれに限らない。例えば、ＲＮ−１はＮ−１行目のリセット制御線を表し、ＲＮはＮ行目のリセット制御線を表し、ＲＮ＋１はＮ＋１行目のリセット制御線を表す。本実施例に係る表示装置１において、各々の行の画素回路１０における第１リセット信号ＲＳＴ１及び第２リセット信号ＲＳＴ２はこれ以上隣接する行の走査信号線により提供されず、リセット制御線により提供される。
【００８７】
例えば、図１１に示すように、本実施例において、各々の行の画素回路１０は本行の走査信号線のみに接続され、これ以上隣接する行の走査信号線に接続されない。それとともに、各々の行の画素回路１０は二つのリセット制御線に接続され、例えば、Ｎ−１行目のリセット制御線ＲＮ−１はＮ−１行目の画素回路１０における第１リセット回路に接続されて第１リセット信号ＲＳＴ１を提供し、Ｎ行目のリセット制御線ＲＮはＮ−１行目の画素回路１０における第２リセット回路に接続されて第２リセット信号ＲＳＴ２を提供する。同様に、Ｎ行目のリセット制御線ＲＮはＮ行目の画素回路１０における第１リセット回路に接続されて第１リセット信号ＲＳＴ１を提供し、Ｎ＋１行目のリセット制御線ＲＮ＋１はＮ行目の画素回路１０における第２リセット回路に接続されて第２リセット信号ＲＳＴ２を提供する。即ち、各々の行の画素回路１０はいずれも本行並びに次行のリセット制御線に接続される。
【００８８】
本実施例における他の部分及び技術効果に関しては、図１０に係る実施例における相応する記述を参考すれば良く、ここでは繰り返し説明しないことにする。
【００８９】
説明すべきことは、図１０及び図１１に示す表示装置１は、複数本の第１電圧線と、複数本のリセット電圧線とを更に含んで、それぞれ第１電圧ＶＤＤ及びリセット電圧ＶＩＮＴを提供しても良い（不図示）。
【００９０】
例えば、図１０及び図１１に示すように、当該表示装置１は、走査駆動回路２０と、データ駆動回路３０とを更に含んでも良い。
【００９１】
例えば、データ駆動回路３０は複数本のデータ信号線（ＤＭ、ＤＭ＋１等）に接続されて、データ信号ＤＡＴＡを提供しても良い。それとともに、さらに、複数本の第１電圧線（不図示）及び複数本のリセット電圧線（不図示）に接続されてそれぞれ第１電圧ＶＤＤ及びリセット電圧ＶＩＮＴを提供しても良い。
【００９２】
例えば、走査駆動回路２０は複数本の走査信号線（ＧＮ−１、ＧＮ、ＧＮ＋１等）に接続されて走査信号ＧＡＴＥを提供し、また、複数本の発光制御線（ＥＮ−１、ＥＮ、ＥＮ＋１等）に接続されて発光制御信号を提供しても良い。表示装置１が複数本のリセット制御線を含む場合において（図１１に示す如く）、走査駆動回路２０は、さらに、複数本のリセット制御線（ＲＮ−１、ＲＮ、ＲＮ＋１等）に接続されてリセット信号を提供しても良い。
【００９３】
例えば、走査駆動回路２０及びデータ駆動回路３０は、半導体チップに具現されても良い。当該表示装置１は、例えば、シーケンスコントローラ、信号復号化回路、電圧変換回路等の他の部材を更に含んでも良く、これらの部材は、例えば既存の通常の部材を用いても良く、ここでは詳述しないことにする。
【００９４】
例えば、本発明の実施例に係る表示装置１は、電子ペーパ、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能付きのいずれの製品又は部材であっても良い。
【００９５】
本発明の少なくとも一つの実施例は、駆動方法を更に提供する。前記駆動方法は、本発明の実施例に係る画素回路１０及び当該画素回路１０を用いる表示装置１を駆動するために用いられても良い。例えば、当該駆動方法は、以下の操作を含む。
【００９６】
初期化段階で、第１リセット信号ＲＳＴ１を入力して、第１リセット回路４００をオンし、リセット電圧ＶＩＮＴを駆動回路１００の制御端１１０に印加し、第１発光制御信号ＥＭ１を入力して、第１発光制御回路５００をオンし、第１電圧ＶＤＤを駆動回路１００の第１端１２０に印加して、駆動回路１００が固定バイアス状態になるようにし、例えば、固定バイアスのオン状態になるようにする。
【００９７】
データ書き込み及び補償段階で、走査信号ＧＡＴＥ及びデータ信号ＤＡＴＡを入力して、データ書き込み回路２００、駆動回路１００及び補償回路３００をオンし、データ書き込み回路２００はデータ信号ＤＡＴＡを駆動回路１００に書き込み、補償回路３００は駆動回路１００に対して補償を行う。
【００９８】
リセット段階で、第２発光制御信号ＥＭ２及び第２リセット信号ＲＳＴ２を入力して、第２発光制御回路７００及び第２リセット回路８００をオンし、駆動回路１００、補償回路３００及び発光素子６００をリセットする。
【００９９】
発光段階で、第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を入力して、第１発光制御回路５００、第２発光制御回路７００及び駆動回路１００をオンし、第２発光制御回路７００は駆動電流を発光素子６００に印加して、発光素子６００を発光させる。
【０１００】
説明すべきことは、当該駆動方法の詳細な記述に関しては、本発明の実施例における画素回路１０の作動原理に対する記述を参考すれば良く、ここでは繰り返し説明しないことにする。
【０１０１】
本発明の実施例に係る駆動方法は、ヒステリシス効果によって引き起こされ得る短期残像の問題点を改善することができる。
【０１０２】
上記のものは単に本発明の具体的な実施形態であり、本発明の保護範囲はこれらに限らず、本発明の保護範囲は特許請求の範囲の保護範囲を基準にするべきである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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