(57)【要約】  例示の回路（２００）において、第１のインダクタ（２０５）が第１のノードと第２のノード（２９０）との間に結合される。第１のＰＦＥＴ（２１５）が、第２のノードに結合されるソース端子と、第３のノード（２７５）に結合されるドレイン端子とを有する。第２のＰＦＥＴ（２２０）が、接地電圧電位（２８５）に結合されるソース端子と、第２のノードに結合されるドレイン端子とを有する。第３のＰＦＥＴ（２２５）が、第４のノード（２９４）に結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。第４のＰＦＥＴ（２３０）が、接地電圧電位に結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。ＮＦＥＴ（２４５）が、第５のノード（２９６）に結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。第２のインダクタ（２４０）が第４のノードと第５のノードとの間に結合される。
2020536481.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
第１のノードに結合するように構成される第１の端子と、第２のノードに結合するように構成される第２の端子とを有する第１のインダクタ、
前記第２のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する第１のｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（ＰＦＥＴ）、
接地電圧電位に結合されるソース端子と、前記第２のノードに結合されるドレイン端子とを有する第２のＰＦＥＴ、
第４のノードに結合されるソース端子と、前記第３のノードに結合されるドレイン端子とを有する第３のＰＦＥＴ、
前記接地電圧電位に結合されるソース端子と、前記第４のノードに結合されるドレイン端子とを有する第４のＰＦＥＴ、
第５のノードに結合されるソース端子と、前記第３のノードに結合されるドレイン端子とを有するｎ型ＭＯＳＦＥＴ（ＮＦＥＴ）、
前記第４のノードに結合するように構成される第１の端子と、前記第５のノードに結合するように構成される第２の端子とを有する第２のインダクタ、及び、
前記第１のＰＦＥＴのゲート端子と、前記第２のＰＦＥＴのゲート端子と、前記第３のＰＦＥＴのゲート端子と、前記第４のＰＦＥＴのゲート端子と、前記ＮＦＥＴのゲート端子とに結合されるコントローラ、
を含む、回路。
【請求項２】
請求項１に記載の回路であって、
前記第１のノードと第６のノードとの間に結合するように構成される第１のレジスタ、
前記第６のノードと前記接地電圧電位との間に結合するように構成される第１のキャパシタ、
前記第３のノードと前記接地電圧電位との間に結合するように構成される第２のキャパシタ、
前記第３のノードと前記接地電圧電位との間に結合するように構成される第３のキャパシタ、及び、
前記第５のノードと第７のノードとの間に結合するように構成される第２のレジスタ、
を更に含む、回路。
【請求項３】
請求項２に記載の回路であって、前記第６のノードに結合されるソース端子と、第８のノードに結合されるドレイン端子と、前記コントローラに結合されるゲート端子とを更に含む、回路。
【請求項４】
請求項２に記載の回路であって、前記第２のキャパシタと前記第３のキャパシタとの間に結合するように構成され、前記コントローラに結合されるゲート端子を有する第５のＰＦＥＴを更に含む、回路。
【請求項５】
請求項２に記載の回路であって、前記第７のノードと前記接地電圧電位との間に結合するように構成されるバッテリを更に含む、回路。
【請求項６】
請求項１に記載の回路であって、前記コントローラが、前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、及び前記ＮＦＥＴを、
充電動作モードの間、前記第１のノードを前記第４のノード及び前記第５のノードに結合するように、及び、
放電動作モードの間、前記第５のノードを前記第４のノードに結合するように、
制御するように構成される、
回路。
【請求項７】
請求項１に記載の回路であって、前記コントローラが、前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、及び前記ＮＦＥＴを、
オンザゴー動作モードの間、前記第５のノードを前記第１のノードに結合するように、及び、
ターボ動作モードの間、前記第１のノード及び前記第５のノードを前記第４のノードに結合するように、
制御するように構成される、
回路。
【請求項８】
請求項１に記載の回路であって、前記コントローラが、前記第３のノードに電力を供給する無停電電源として動作するように、前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、及び前記ＮＦＥＴを制御するように構成される、回路。
【請求項９】
システムであって、
回路、負荷、及びバッテリを含み、
前記回路が、
第１のノードと第２のノードとの間に結合するように構成される第１のレジスタ、
前記第２のノードと第３のノードとの間に結合される第１のインダクタ、
前記第３のノードに結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する、第１のｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（ＰＦＥＴ）、
接地電圧電位に結合されるソース端子と、前記第３のノードに結合されるドレイン端子とを有する、第２のＰＦＥＴ、
第５のノードに結合されるソース端子と、前記第４のノードに結合されるドレイン端子とを有する、第３のＰＦＥＴ、
前記接地電圧電位に結合されるソース端子と、前記第５のノードに結合されるドレイン端子とを有する、第４のＰＦＥＴ、
第６のノードに結合されるソース端子と、前記第４のノードに結合されるドレイン端子とを有する、ｎ型ＭＯＳＦＥＴ（ＮＦＥＴ）、
前記第５のノードに結合するように構成される第１の端子と、前記第６のノードに結合するように構成される第２の端子とを有する、第２のインダクタ、及び、
前記第１のＰＦＥＴのゲート端子と、前記第２のＰＦＥＴのゲート端子と、前記第３のＰＦＥＴのゲート端子と、前記第４のＰＦＥＴのゲート端子と、前記ＮＦＥＴのゲート端子とに結合される、コントローラ、
を含み、
前記負荷が、前記第４のノードに結合するように構成され、
前記バッテリが、前記第６のノードと前記接地電圧電位との間に結合するように構成される、
システム。
【請求項１０】
請求項９に記載のシステムであって、
前記第１のノードと前記接地電圧電位との間に結合するように構成される第１のキャパシタ、
前記第４のノードと前記接地電圧電位との間に結合するように構成される第２のキャパシタ、
前記第４のノードと前記接地電圧電位との間に結合するように構成される第３のキャパシタ、及び、
前記第６のノードと前記バッテリとの間に結合するように構成される第２のレジスタ、
を更に含む、システム。
【請求項１１】
請求項９に記載のシステムであって、前記負荷に結合されるソース端子と、前記第４のノードに結合されるドレイン端子と、前記コントローラに結合されるゲート端子とを有する第５のＰＦＥＴを更に含む、システム。
【請求項１２】
請求項１１に記載のシステムであって、前記第１のノードに結合されるソース端子と、第７のノードに結合されるドレイン端子と、前記コントローラに結合されるゲート端子とを有する第６のＰＦＥＴを更に含む、システム。
【請求項１３】
請求項９に記載のシステムであって、前記第１のノードに結合されるソース端子と、第７のノードに結合されるドレイン端子と、前記コントローラに結合されるゲート端子とを有する第６のＰＦＥＴを更に含む、システム。
【請求項１４】
請求項９に記載のシステムであって、複数の動作モードのうちの１つで前記コントローラを動作させるように、前記コントローラが、複数の前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、及び前記ＮＦＥＴを制御するように構成され、前記複数の動作モードが、充電動作モード、放電動作モード、オンザゴー動作モード、ターボ動作モード、及び無停電電源動作モードを含む、システム。
【請求項１５】
請求項９に記載のシステムであって、前記コントローラが、前記第１のノードにおいて受け取られる入力電圧と前記バッテリの電圧との間の関係に従って、前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、及び前記ＮＦＥＴを制御するように構成される、システム。
【請求項１６】
回路であって、
第１のノードに結合するように構成される第１の端子と、第２のノードに結合するように構成される第２の端子とを有する、第１のインダクタ、
前記第２のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する、第１のｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（ＰＦＥＴ）、
接地電圧電位に結合されるソース端子と、前記第２のノードに結合されるドレイン端子とを有する、第２のＰＦＥＴ、
第４のノードに結合されるソース端子と、前記第３のノードに結合されるドレイン端子とを有する、第３のＰＦＥＴ、
前記接地電圧電位に結合されるソース端子と、前記第４のノードに結合されるドレイン端子とを有する、第４のＰＦＥＴ、
第５のノードに結合されるソース端子と、前記第３のノードに結合されるドレイン端子とを有する、第５のＰＦＥＴ、
第６のノードに結合されるソース端子と、前記第４のノードに結合されるドレイン端子とを有する、ｎ型ＭＯＳＦＥＴ（ＮＦＥＴ）、
前記第４のノードに結合するように構成される第１の端子と、前記第６のノードに結合するように構成される第２の端子とを有する、第２のインダクタ、及び、
前記第１のＰＦＥＴのゲート端子と、前記第２のＰＦＥＴのゲート端子と、前記第３のＰＦＥＴのゲート端子と、前記第４のＰＦＥＴのゲート端子と、前記第５のＰＦＥＴのゲート端子と、前記ＮＦＥＴのゲート端子とに結合される、コントローラ、
を含む、回路。
【請求項１７】
請求項１６に記載の回路であって、
前記第１のノードと第７のノードとの間に結合するように構成される第１のレジスタ、
前記第７のノードと前記接地電圧電位との間に結合するように構成される第１のキャパシタ、
前記第３のノードと前記接地電圧電位との間に結合するように構成される第２のキャパシタ、
前記第５のノードと前記接地電圧電位との間に結合するように構成される第３のキャパシタ、及び、
前記第６のノードと第８のノードとの間に結合するように構成される第２のレジスタ、
を更に含む、回路。
【請求項１８】
請求項１７に記載の回路であって、前記第８のノードと前記接地電圧電位との間に結合するように構成されるバッテリを更に含む、回路。
【請求項１９】
請求項１８に記載の回路であって、前記コントローラが、前記第１のノードにおいて受け取られる入力電圧とバッテリの電圧との間の関係に従って、前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、前記第５のＰＦＥＴ、及び前記ＮＦＥＴを制御するように構成される、回路。
【請求項２０】
請求項１６に記載の回路であって、複数の動作モードのうちの１つで前記コントローラを動作させるように、前記コントローラが、前記第１のＰＦＥＴ、前記第２のＰＦＥＴ、前記第３のＰＦＥＴ、前記第４のＰＦＥＴ、前記第５のＰＦＥＴ、及び前記ＮＦＥＴを制御するように構成され、前記複数の動作モードが、充電動作モード、放電動作モード、オンザゴー動作モード、ターボ動作モード、及び無停電電源動作モードを含む、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、電力管理回路に関する。
【発明の概要】
【０００２】
少なくとも１つの例において、回路が第１のインダクタを含み、第１のインダクタは、第１のノードに結合するように構成される第１の端子と、第２のノードに結合するように構成される第２の端子とを有する。回路は更に、第１のｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（ＰＦＥＴ）を含み、第１のｐ型ＰＦＥＴは、第２のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路は第２のＰＦＥＴを更に含み、第２のＰＦＥＴは、接地電圧電位に結合されるソース端子と、第２のノードに結合されるドレイン端子とを有する。回路は第３のＰＦＥＴを更に含み、第３のＰＦＥＴは、第４のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路は第４のＰＦＥＴを更に含み、第４のＰＦＥＴは、接地電圧電位に結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。回路はｎ型ＭＯＳＦＥＴ（ＮＦＥＴ）を更に含み、ＮＦＥＴは、第５のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路は第２のインダクタを更に含み、第２のインダクタは、第４のノードに結合するように構成される第１の端子と、第５のノードに結合するように構成される第２の端子とを有する。回路はコントローラを更に含み、コントローラは、第１のＰＦＥＴのゲート端子、第２のＰＦＥＴのゲート端子、第３のＰＦＥＴのゲート端子、第４のＰＦＥＴのゲート端子、及びＮＦＥＴのゲート端子に結合される。
【０００３】
少なくとも１つの例において、システムが、回路、負荷、及びパッテリを含む。回路は、第１のノードと第２のノードとの間に結合するように構成される第１のレジスタ、及び、第２のノードと第３のノードとの間に結合される第１のインダクタを含む。回路は第１のＰＦＥＴを更に含み、第１のＰＦＥＴは、第３のノードに結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。回路は第２のＰＦＥＴを更に含み、第２のＰＦＥＴは、接地電圧電位に結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路は第３のＰＦＥＴを更に含み、第３のＰＦＥＴは、第５のノードに結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。回路は第４のＰＦＥＴを更に含み、第４のＰＦＥＴは、接地電圧電位に結合されるソース端子と、第５のノードに結合されるドレイン端子とを有する。回路はＮＦＥＴを更に含み、ＮＦＥＴは、第６のノードに結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。回路は第２のインダクタを更に含み、第２のインダクタは、第５のノードに結合するように構成される第１の端子と、第６のノードに結合するように構成される第２の端子とを有する。回路はコントローラを更に含み、コントローラは、第１のＰＦＥＴのゲート端子、第２のＰＦＥＴのゲート端子、第３のＰＦＥＴのゲート端子、第４のＰＦＥＴのゲート端子、及びＮＦＥＴのゲート端子に結合される。少なくとも１つの例において、負荷は第４のノードに結合するように構成される。少なくとも１つの例において、バッテリは、第６のノードと接地電圧電位との間に結合するように構成される。
【０００４】
少なくとも１つの例において、回路が第１のインダクタを含み、第１のインダクタは、第１のノードに結合するように構成される第１の端子と、第２のノードに結合するように構成される第２の端子とを有する。回路は第１のＰＦＥＴを更に含み、第１のＰＦＥＴは、第２のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路は第２のＰＦＥＴを更に含み、第２のＰＦＥＴは、接地電圧電位に結合されるソース端子と、第２のノードに結合されるドレイン端子とを有する。回路は第３のＰＦＥＴを更に含み、第３のＰＦＥＴは、第４のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路は第４のＰＦＥＴを更に含み、第４のＰＦＥＴは、接地電圧電位に結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。回路は、第５のＰＦＥＴを更に含み、第５のＰＦＥＴは、第５のノードに結合されるソース端子と、第３のノードに結合されるドレイン端子とを有する。回路はＮＦＥＴを更に含み、ＮＦＥＴは、第６のノードに結合されるソース端子と、第４のノードに結合されるドレイン端子とを有する。回路は第２のインダクタを更に含み、第２のインダクタは、第４のノードに結合するように構成される第１の端子と、第６のノードに結合するように構成される第２の端子とを有する。回路はコントローラを更に含み、コントローラは、第１のＰＦＥＴのゲート端子、第２のＰＦＥＴのゲート端子、第３のＰＦＥＴのゲート端子、第４のＰＦＥＴのゲート端子、第５のＰＦＥＴのゲート端子、及びＮＦＥＴのゲート端子に結合される。
【図面の簡単な説明】
【０００５】
【図１】様々な例に従った例示のシステムのブロック図である。
【０００６】
【図２】様々な例に従った例示の回路の概略図である。
【０００７】
【図３】様々な例に従った例示の回路の概略図である。
【０００８】
【図４】様々な例に従った例示の回路の概略図である。
【０００９】
【図５】様々な例に従った例示の信号のタイミング図である。
【００１０】
【図６Ａ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｂ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｃ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｄ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｅ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｆ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｇ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【図６Ｈ】様々な例に従った少なくとも１つの回路を介する電流パスを示す。
【００１１】
【図７】様々な例に従った例示の回路の概略図である。
【００１２】
【図８】様々な例に従った例示の回路特性の表を示す。
【発明を実施するための形態】
【００１３】
電力管理回路を設計する際の設計考慮事項の一つは、回路の出力において回路が電力を供給する際の効率である。しばしば、回路のクリティカルパス（例えば、回路の出力へエネルギーが流れる際に介するパス）における各構成要素は、回路の出力において利用可能な電力を低減させる関連損失を有する。電力管理回路において広く普及しており、それらの動作に欠かせないこうした構成要素の一例において、スイッチ（例えば、トランジスタ）は、スイッチによって切り替えられる信号（例えば、スイッチの１つの端子からスイッチの別の端子へ通る信号）の電圧を低減させる、スイッチング損失及び／又は導通損失を有する。結果として、電力管理回路のクリティカルパスにおけるスイッチが多いほど、それらのスイッチの動作に起因して失われる電力が多くなり、電力管理回路の効率が低下する。
【００１４】
或る回路アーキテクチャは、特定の使用事例に対して、他の回路アーキテクチャよりも最適な特徴を提供する。例えば、電力管理回路への入力電圧（Ｖｉｎ）がバッテリの電圧（Ｖｂａｔ）より大きいとき、バッテリ及び負荷に結合される電力管理回路において、直接電力パスシステムが効率的に動作し得る。例えば、直接電力パスシステムが、電力管理回路の出力電圧（Ｖｏｕｔ）を提供する端子に、Ｖｉｎを直接提供するようにする。しかしながら、ＶｉｎがＶｂａｔより小さいとき、多くの場合、直接電力パスシステムは、Ｖｏｕｔを提供する端子にＶｉｎを直接提供することが不可能である。したがって、直接電力パスシステムは、制限された動作可能電圧レンジを有し得る。同様に、降圧ブーストシステムは、広い動作可能電圧レンジを有し得るが、ＶｉｎがＶｂａｔより大きいときなど、その動作可能電圧レンジの一部について非効率的に動作し得る。各回路アーキテクチャは、個別に、利点及び欠点を提供する。２つの個別の回路アーキテクチャを組み合わせることによって、より多くの使用事例についてより効率的に実行する回路が可能であり得るが、そのように実行すると問題が生じる。特に、２つの回路アーキテクチャは、各々が関連損失を伴う複数のスイッチを各々含む全機能回路であり、組み合わされたとき、電力管理回路のクリティカルパス内に付加的なスイッチを追加し、電力管理回路の動作の効率に悪影響を及ぼす。
【００１５】
少なくともいくつかの態様が、回路のクリティカルパス内に最小数のスイッチを含みながら、直接電力パス機能及び降圧ブースト機能の両方を含む回路を提供する。いくつかの例において、回路は、動的降圧ブースト及び電力パス管理回路などの電力管理回路として実装される。少なくともいくつかの例において、回路は複数のスイッチを含み、そのうちの少なくともいくつかは、直接電力パス機能と降圧ブースト機能との間で共有される。また、様々な例において、回路は、複数の動作モードを含み、これらは、例えば、電力がＶｉｎ端子からＶｏｕｔ端子へ提供される、電力がＶｂａｔ端子からＶｏｕｔ端子へ提供される、電力がＶｉｎ端子及びＶｂａｔ端子からＶｏｕｔ端子へ提供される、電力がＶｉｎ端子からＶｏｕｔ端子及びＶｂａｔ端子へ提供される、及び／又は、電力がＶｂａｔ端子からＶｉｎ端子へ提供される、などである。少なくともいくつかの例において、Ｖｉｎ端子とＶｏｕｔ端子との間のパスが３つ未満のスイッチを含む、Ｖｂａｔ端子とＶｏｕｔ端子との間のパスが３つ未満のスイッチを含む、及び／又は、Ｖｉｎ端子とＶｂａｔ端子との間のパスが３つ未満のスイッチを含む。
【００１６】
図１は、例示のシステム１００のブロック図を示す。いくつかの例において、システム１００は、消費者（又は、専門家／エンタープライズ）電子デバイスにおける回路要素の少なくとも一部を表す。少なくとも１つの例において、システム１００は、ラップトップ（又は、ノートブック、ネットブックなど）、スマートフォン、タブレット、又は上記デバイスのうちの任意の２つ又はそれ以上の機能性を有するハイブリッドデバイスにおける、回路要素の少なくとも一部を表す。いくつかの例示のアーキテクチャにおいて、システム１００は、Ｖｉｎ端子１０５、コントローラ１１０、直接電力パス回路１１５、降圧ブースト回路１２０（例えば、降圧ブースト狭出力電圧直流（ＤＣ）（ＮＶＤＣ）回路など）、Ｖｂａｔ端子１２５、及び、Ｖｏｕｔ端子１３０を含む。少なくともいくつかの例において、直接電力パス回路１１５及び降圧ブースト回路１２０は、少なくともいくつかの構成要素を共有して、システム１００の構成要素数及びフットプリントが最小限になるようにする。いくつかの例において、システム１００は更に、負荷１３５を含むか又は（例えば、Ｖｏｕｔ端子１３０において）負荷１３５に結合するように構成される。更に他の例において、システム１００は更に、バッテリ１４０を含むか又は（例えば、Ｖｂａｔ端子１２５において）バッテリ１４０に結合するように構成される。
【００１７】
Ｖｉｎ端子１０５は、いくつかの例においてシステム１００の入力端子である。例えば、システム１００が電子デバイスにおいて実装されるとき、Ｖｉｎ端子１０５はシステム１００の充電端子である。少なくともいくつかの例において、Ｖｉｎ端子は、ユニバーサルシリアルバス（ＵＳＢ）タイプＣ（ＵＳＢ−Ｃ）端子（例えば、ＵＳＢ−Ｃレセプタクル）である。Ｖｏｕｔ端子１３０は、いくつかの例において、負荷１３５に電力を供給するために負荷１３５に結合するように構成される。例えば、システム１００が電子デバイスにおいて実装されるとき、負荷１３５は、動作を制御するか或いは機能又は電子デバイスを実装するように構成される、複数の回路（図示せず）を含む。
【００１８】
システム１００の動作の例において、コントローラ１１０は、Ｖｉｎ端子１０５、Ｖｂａｔ端子１２５、及び／又はＶｏｕｔ端子１３０の間で、例えば、負荷１３５に電力供給するため、バッテリ１４０を充電するため、及び／又は、Ｖｉｎ端子１０５に結合される外部デバイス（図示せず）に電力供給又は充電するための、エネルギーの流れを制御する。コントローラ１１０は、いくつかの例において、スイッチのそれぞれの端子間でエネルギーを導通させるように又は導通させないように、一つ又は複数のスイッチ（図示せず）を制御することによって、エネルギーの流れを制御する。１つの例において、コントローラ１１０は、Ｖｉｎ端子１０５とＶｂａｔ端子１２５との間でエネルギーを導通させるように一つ又は複数のスイッチを制御しながら、Ｖｉｎ端子１０５とＶｏｕｔ端子１３０との間でエネルギーを導通させるように一つ又は複数のスイッチも制御し、そのうちの少なくともいくつかは同じスイッチであり得る。別の例において、コントローラ１１０は、Ｖｉｎ端子１０５とＶｏｕｔ端子１３０との間でエネルギーを導通させるように一つ又は複数のスイッチを制御しながら、Ｖｂａｔ端子１２５とＶｏｕｔ端子１３０との間でエネルギーを導通させるように一つ又は複数のスイッチも制御し、そのうちの少なくともいくつかは同じスイッチであり得る。別の例において、コントローラ１１０は、Ｖｂａｔ端子１２５とＶｏｕｔ端子１３０との間でエネルギーを導通させるように一つ又は複数のスイッチを制御し、いくつかの例では、Ｖｏｕｔ端子１３０への送達に先立ち、Ｖｂａｔ端子１２５に存在する信号の値をブーストさせるようにインダクタを介する。別の例において、コントローラ１１０は、Ｖｂａｔ端子１２５とＶｉｎ端子１０５との間でエネルギーを導通させるように一つ又は複数のスイッチを制御する。
【００１９】
図２は、例示の回路２００の概略図を示す。いくつかの例において、回路２００は、例えば前述の図１のシステム１００のコントローラ１１０としての実装に適した、電力管理回路である。いくつかの例において、回路２００は、インダクタ２０５、キャパシタ２１０、レジスタ２１２、ｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（ＰＦＥＴ）２１５、ＰＦＥＴ２２０、ＰＦＥＴ２２５、ＰＦＥＴ２３０、キャパシタ２３５、インダクタ２４０、ｎ型ＭＯＳＦＥＴ（ＮＦＥＴ）２４５、レジスタ２５０、キャパシタ２５５、及び／又は、チャージャコントローラ２６０、並びに、信号Ｖｉｎが存在するＶｉｎ端子２６５、信号Ｖｂａｔが存在するＶｂａｔ端子２７０、及び信号Ｖｏｕｔが存在するＶｏｕｔ端子２７５を、含むか又はこれらに結合するように構成される。いくつかの例において、回路２００は更に、バッテリ２８０を含むか、又はバッテリ２８０に結合するように構成される。少なくとも１つの例において、チャージャコントローラ２６０は、一つ又は複数の入力信号を監視すること、及び、一つ又は複数の入力信号のうちの少なくともいくつかの値に従って行われる決定に基づいて一つ又は複数の出力信号を生成することに適した、プロセッサ又はマイクロプロセッサである。他の例において、チャージャコントローラ２６０は、前述のような信号の監視及び生成を行うことに適した、任意のアナログ、デジタル、又はミックスドシグナル回路である。また、本明細書では或るデバイスがＰＦＥＴ又はＮＦＥＴとして説明されるが、いくつかの例において、デバイスは実質的に同様の機能の別のデバイスで置き換えられ（例えば、ＰＦＥＴをＮＦＥＴに、ＮＦＥＴをＰＦＥＴに、ＰＦＥＴ又はＮＦＥＴのいずれかをバイポーラ接合トランジスタ（ＢＪＴ）で置き換えるなど）、その範囲は本明細書では限定されない。例えば、高電力スイッチングコンバータなどの或る高電力適用例において、ＰＦＥＴデバイスをＮＦＥＴデバイスで置き換えることが望ましい場合がある。
【００２０】
回路２００の例示のアーキテクチャにおいて、キャパシタ２１０はＶｉｎ端子２６５と接地電圧電位２８５との間に結合される。レジスタ２１２は、Ｖｉｎ端子２６５とインダクタ２０５の第１の端子との間に結合され、インダクタ２０５の第２の端子がノード２９０に結合される。ＰＦＥＴ２１５のソース端子がノード２９０に結合され、ＰＦＥＴ２１５のドレイン端子がＶｏｕｔ端子２７５に結合される。ＰＦＥＴ２２０のソース端子が接地電圧電位２８５に結合され、ＰＦＥＴ２２０のドレイン端子がノード２９０に結合される。キャパシタ２３５は、Ｖｏｕｔ端子２７５と接地電圧電位２８５との間に結合される。ＰＦＥＴ２２５のソース端子がノード２９４に結合され、ＰＦＥＴ２２５のドレイン端子がＶｏｕｔ端子２７５に結合される。ＰＦＥＴ２３０のソース端子が接地電圧電位２８５に結合され、ＰＦＥＴ２３０のドレイン端子がノード２９４に結合される。インダクタ２４０は、ノード２９４とノード２９６との間に結合される。ＮＦＥＴ２４５のソース端子がＶｏｕｔ端子２７５に結合され、ＮＦＥＴ２４５のドレイン端子がノード２９６に結合される。レジスタ２５０は、ノード２９６とＶｂａｔ端子２７０との間に結合される。キャパシタ２５５は、Ｖｏｕｔ端子２７５と接地電圧電位２８５との間に結合される。少なくともいくつかの例において、バッテリ２８０は、Ｖｂａｔ端子２７０と接地電圧電位２８５との間に結合される。また、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、及びＮＦＥＴ２４５のそれぞれのゲート端子に結合される。
【００２１】
回路２００の動作の一例において、チャージャコントローラ２６０は、複数の動作モードのうちの１つで回路２００を動作させるように、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、及び／又はＮＦＥＴ２４５を制御する。例えば、充電動作モードの間、チャージャコントローラ２６０は、Ｖｉｎ端子２６５から、Ｖｏｕｔ端子２７５（例えば、Ｖｏｕｔ端子２７５に結合されるデバイス（図示せず）に電力供給するため）及びＶｂａｔ端子２７０（例えば、バッテリ２８０を充電するため）の両方にエネルギーを提供するように、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、及び／又はＮＦＥＴ２４５を制御する。チャージャコントローラ２６０は、いくつかの例において、受信した制御信号（Ｃｔｒｌ）（図示せず）に少なくとも部分的に基づいて、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、及び／又はＮＦＥＴ２４５を制御する。Ｃｔｒｌは、いくつかの例において、Ｖｂａｔの値に対するＶｉｎの値を示す。例えば、Ｃｔｒｌは、ＶｉｎがＶｂａｔより大きいか又は小さいかどうかを示す。Ｃｔｒｌは、いくつかの例において、回路２００の外部にあるが回路２００に結合されるデバイス又は構成要素から、チャージャコントローラ２６０によって受け取られる。他の例において、Ｃｔｒｌは、回路２００内の構成要素（図示せず）から、チャージャコントローラ２６０によって受け取られる。更に他の例において、Ｃｔｒｌは、チャージャコントローラ２６０とＶｉｎ端子２６５及びＶｂａｔ端子２７０の各々との間の結合（図示せず）に基づいて、チャージャコントローラ２６０によって決定される。いくつかの例において、チャージャコントローラ２６０は更に、回路２００に対する動作モード（例えば、下記で説明する動作モードのうちの１つなど）を特定する付加的な受信又は生成された信号（図示せず）に基づいて、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、及び／又はＮＦＥＴ２４５を制御する。
【００２２】
充電動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びＮＦＥＴ２４５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように、（例えば、それらそれぞれのゲート端子に提供される信号の値に少なくとも部分的に基づいて）制御する。充電動作モードの間にＶｉｎがＶｂａｔより小さいとき、回路２００内に２つの電流パスが形成される。第１の電流パスは、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２１５を通過し、Ｖｉｎ端子２６５からＶｏｕｔ端子２７５へ電力を供給する。第２の電流パスは、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、ＮＦＥＴ２４５、及びレジスタ２５０を交互に通過し、Ｖｉｎ端子２６５からＶｂａｔ端子２７０へ、又はＶｉｎ端子２６５からレジスタ２１２、インダクタ２０５、及びＰＦＥＴ２２０を介して接地電圧電位２８５へ、電力を供給する。
【００２３】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、キャパシタ２３５、及びキャパシタ２５５がブーストコンバータを形成するように選択されるデューティサイクルにおいて、ＰＦＥＴ２１５及びＰＦＥＴ２２０を選択的に活性化及び非活性化するように（例えば、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させるように、及び、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させないように）制御する。例えば、ＰＦＥＴ２１５が非活性化状態であり、そのソース端子とドレイン端子との間でエネルギーが導通していないとき、及び、ＰＦＥＴ２２０が活性化状態であり、そのソース端子とドレイン端子との間でエネルギーが導通しているとき、インダクタ２０５は充電しており（例えば、エネルギーを蓄えており）、キャパシタ２３５及びキャパシタ２５５に事前に蓄えられたエネルギーは、Ｖｂａｔ端子２７０及びＶｏｕｔ端子２７５に放電される。ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５はＶｂａｔ端子２７０及びＶｏｕｔ端子２７５に放電し、またキャパシタ２３５及びキャパシタ２５５を少なくとも部分的に再充電する。チャージャコントローラ２６０によってＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｉｎの値が、Ｖｂａｔ端子２７０及びＶｏｕｔ端子２７５に提供される前に増大（例えば、ブースト）される。
【００２４】
充電動作モードの間に、ＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２５、及びＰＦＥＴ２３０を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。充電動作モードの間に、ＶｉｎがＶｂａｔより大きいとき、回路２００内に２つの電流パスが形成される。第１の電流パスは、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２１５を通過し、Ｖｉｎ端子２６５からＶｏｕｔ端子２７５へ電力を供給する。第２の電流パスは、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２５、インダクタ２４０、及びレジスタ２５０を交互に通過し、Ｖｉｎ端子２６５からＶｂａｔ端子２７０へ、又は、ＰＦＥＴ２３０、インダクタ２４０、及びレジスタ２５０を介してＶｂａｔ端子２７０へ、電力を供給する。
【００２５】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２４０、ＰＦＥＴ２２５、及びＰＦＥＴ２３０が降圧コンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するように（例えば、そのソース端子とドレイン端子との間でエネルギーを導通させるように、及び、そのソース端子とドレイン端子との間でエネルギーを導通させないように）ＰＦＥＴ２２５及びＰＦＥＴ２３０を制御する。例えば、ＰＦＥＴ２２５が活性化状態でありＰＦＥＴ２３０が非活性化状態であるとき、インダクタ２４０は充電しており、Ｖｂａｔ端子２７０に電力は供給されない。ＰＦＥＴ２２５が非活性化状態でありＰＦＥＴ２３０が活性化状態であるとき、インダクタ２０５はＶｂａｔ端子２７０に放電する。チャージャコントローラ２６０によってＰＦＥＴ２２５及びＰＦＥＴ２３０の制御のために選択されるデューティサイクル、並びにインダクタ２４０のインダクタンス値に基づいて、Ｖｉｎの値が、Ｖｂａｔ端子２７０に提供される前に低減（例えば、降圧）される。
【００２６】
放電動作モードの間（例えば、Ｖｉｎ端子２６５においてＶｉｎが回路２００によって受け取られないとき）、チャージャコントローラ２６０は、ＮＦＥＴ２４５のソース端子とドレイン端子との間でエネルギーを導通させるように、ＮＦＥＴ２４５を制御する。放電動作モードの間、回路２００内に１つの電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０からレジスタ２５０及びＮＦＥＴ２４５を介してＶｏｕｔ端子２７５に通る。
【００２７】
Ｏｎ−Ｔｈｅ−Ｇｏ（ＯＴＧ）動作モードの間に、ＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びＮＦＥＴ２４５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように、（例えば、それらそれぞれのゲート端子に提供される信号の値に少なくとも部分的に基づいて）制御する。ＯＴＧ動作モードの間に、ＶｉｎがＶｂａｔより小さいとき、Ｖｂａｔ端子２７０からＶｉｎ端子２６５への電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、ＮＦＥＴ２４５、ＰＦＥＴ２１５、インダクタ２０５、及びレジスタ２１２を介して、又は、ＰＦＥＴ２２０、インダクタ２０５、及びレジスタ２１２を介して、Ｖｉｎ端子２６５へ、交互に通る。
【００２８】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、及びＰＦＥＴ２２０が降圧コンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するようにＰＦＥＴ２１５及びＰＦＥＴ２２０を制御する。例えば、ＰＦＥＴ２１５が活性化状態であり、そのソース端子とドレイン端子との間でエネルギーを導通しているとき、インダクタ２０５は充電している。ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５は充電しており、電力はＶｂａｔ端子２７０からＶｉｎ端子２６５へ供給されない。ＰＦＥＴ２１５が非活性化状態でありＰＦＥＴ２２０が活性化状態であるとき、インダクタ２０５はＶｉｎ端子２６５へ放電する。チャージャコントローラ２６０によるＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｉｎ端子２６５へ提供される前に低減される。
【００２９】
ＯＴＧ動作モードの間に、ＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びＰＦＥＴ２２５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＯＴＧ動作モードの間に、ＶｉｎがＶｂａｔより大きいとき、Ｖｂａｔ端子２７０からＶｉｎ端子２６５に電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、ＰＦＥＴ２２５、ＰＦＥＴ２１５、インダクタ２０５、及びレジスタ２１２を介して通る。
【００３０】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びキャパシタ２１０がブーストコンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を制御する。例えば、ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５は充電しており、事前にキャパシタ２１０に蓄えられたエネルギーはＶｉｎ端子２６５に放電される。ＰＦＥＴ２１５が非活性化状態でありＰＦＥＴ２２０が活性化状態であるとき、インダクタ２０５はＶｉｎ端子２６５に放電し、またキャパシタ２１０を少なくとも部分的に再充電する。チャージャコントローラ２６０によるＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｉｎ端子２６５へ提供される前に増大される。
【００３１】
ターボ動作モード（時には、ハイブリッド動作モード又はターボブーストモードとも呼ばれる）の間、Ｖｏｕｔ端子２７５に結合される負荷（図示せず）による要求が、Ｖｉｎによって満たされ得る要求よりも大きく、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２５、及びＰＦＥＴ２３０を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ターボ動作モードの間、回路２００内に２つの電流パスが形成される。第１の電流パスは、Ｖｉｎ端子２６５から、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２１５を介してＶｏｕｔ端子２７５へ通る。第２の電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、及びＰＦＥＴ２２５を介してＶｏｕｔ端子２７５へ、或いは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、及びＰＦＥＴ２３０を介して接地電圧電位２８５へ、交互に通る。
【００３２】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２４０、ＰＦＥＴ２２５、ＰＦＥＴ２３０、キャパシタ２３５、及びキャパシタ２５５がブーストコンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するようにＰＦＥＴ２２５及びＰＦＥＴ２３０を制御する。例えば、ＰＦＥＴ２２５が非活性化状態でありＰＦＥＴ２３０が活性化状態であるとき、インダクタ２４０は充電しており、いくつかの例において、キャパシタ２３５及びキャパシタ２５５に事前に蓄えられたエネルギーは、Ｖｏｕｔ端子２７５に放電される。ＰＦＥＴ２２５が活性化状態でありＰＦＥＴ２３０が非活性化状態であるとき、インダクタ２４０はＶｏｕｔ端子２７５に放電し、またいくつかの例では、キャパシタ２３５及びキャパシタ２５５を少なくとも部分的に再充電する。チャージャコントローラ２６０によってＰＦＥＴ２２５及びＰＦＥＴ２３０の制御のために選択されるデューティサイクル、並びにインダクタ２４０のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｏｕｔ端子２７５に提供される前に増大される。
【００３３】
無停電電源（ＵＰＳ）動作モードの間、Ｖｂａｔは、ＶｉｎによってＶｏｕｔ端子２７５に供給される電力を補足し、Ｖｉｎ端子２６５に電力を供給する。ＵＰＳ動作モードの間に、Ｖｉｎが事前設定値より小さいとき、ＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、又は、Ｖｉｎ端子２６５においてＶｉｎがもはや受け取られていない旨をチャージャコントローラ２６０が検出したとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びＮＦＥＴ２４５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより小さいとき、ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さいとき及び放電動作モードの間と実質的に同じ２つの電力パスが回路２００内に形成され、その詳細は本明細書では繰り返し説明しない。
【００３４】
図３は、例示の回路３００の概略図を示す。いくつかの例において、回路３００は、例えば前述の図１のシステム１００のコントローラ１１０のような実装に適した、電力管理回路である。また、いくつかの例において、回路３００の少なくともいくつかの要素は、形態及び／又は機能において、図２の回路２００の要素と実質的に同様であり、図３では回路２００の要素が参照される。いくつかの例において、回路３００は回路２００の要素及びＰＦＥＴ３０５を含む。少なくともいくつかの例において、回路３００を形成するために回路２００のアーキテクチャにＰＦＥＴ３０５を加えることで、例えば、過電流、過電圧、又は、Ｖｏｕｔ端子２７５に結合される負荷（図示せず）における電気的短絡からＶｉｎ端子２６５を保護するために、少なくとも、回路３００によってＶｉｎ端子２６５からＶｏｕｔ端子２７５に搬送される突入電流の量を制御すること、及び／又は、Ｖｏｕｔ端子２７５をＶｉｎ端子２６５から切断するための機構を提供することを含む、拡張された機能が提供される。
【００３５】
回路３００の例示のアーキテクチャにおいて、ＰＦＥＴ３０５のソース端子がノード３１０に結合され、ＰＦＥＴ３０５のドレイン端子がＶｉｎ端子２６５に結合される。キャパシタ２１０は、ノード３１０と接地電圧電位２８５との間に結合される。レジスタ２１２は、ノード３１０とインダクタ２０５の第１の端子との間に結合され、インダクタ２０５の第２の端子がノード２９０に結合される。ＰＦＥＴ２１５のソース端子がノード２９０に結合され、ＰＦＥＴ２１５のドレイン端子がＶｏｕｔ端子２７５に結合される。ＰＦＥＴ２２０のソース端子が接地電圧電位２８５に結合され、ＰＦＥＴ２２０のドレイン端子がノード２９０に結合される。キャパシタ２３５は、Ｖｏｕｔ端子２７５と接地電圧電位２８５との間に結合される。ＰＦＥＴ２２５のソース端子がノード２９４に結合され、ＰＦＥＴ２２５のドレイン端子がＶｏｕｔ端子２７５に結合される。ＰＦＥＴ２３０のソース端子が接地電圧電位２８５に結合され、ＰＦＥＴ２３０のドレイン端子がノード２９４に結合される。インダクタ２４０は、ノード２９４とノード２９６との間に結合される。ＮＦＥＴ２４５のソース端子がＶｏｕｔ端子２７５に結合され、ＮＦＥＴ２４５のドレイン端子がノード２９６に結合される。レジスタ２５０は、ノード２９６とＶｂａｔ端子２７０との間に結合される。キャパシタ２５５は、Ｖｏｕｔ端子２７５と接地電圧電位２８５との間に結合される。少なくともいくつかの例において、バッテリ２８０は、Ｖｂａｔ端子２７０と接地電圧電位２８５との間に結合される。また、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及びＰＦＥＴ３０５の各々のゲート端子に結合される。
【００３６】
回路３００の動作の一例において、チャージャコントローラ２６０は、複数の動作モードのうちの１つにおいて回路２００を動作させるように、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ３０５を制御する。例えば、充電動作モードの間、チャージャコントローラ２６０は、Ｖｉｎ端子２６５から、Ｖｏｕｔ端子２７５（例えば、Ｖｏｕｔ端子２７５に結合されるデバイス（図示せず）に電力供給するため）及びＶｂａｔ端子２７０（例えば、バッテリ２８０を充電するため）の両方にエネルギーを供給するように、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ３０５を制御する。チャージャコントローラ２６０は、いくつかの例において、Ｃｔｒｌ（図示せず）に少なくとも部分的に基づいて、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ３０５を制御する。Ｃｔｒｌは、いくつかの例において、Ｖｂａｔの値に対するＶｉｎの値を示す。例えば、Ｃｔｒｌは、ＶｉｎがＶｂａｔより大きいか又は小さいかどうかを示す。Ｃｔｒｌは、いくつかの例において、回路２００の外部にあるが回路２００に結合されるデバイス又は構成要素から、チャージャコントローラ２６０によって受け取られる。他の例において、Ｃｔｒｌは、回路２００内の構成要素（図示せず）から、チャージャコントローラ２６０によって受け取られる。更に他の例において、Ｃｔｒｌは、チャージャコントローラ２６０とＶｉｎ端子２６５及びＶｂａｔ端子２７０の各々との間の結合（図示せず）に基づいて、チャージャコントローラ２６０によって決定される。いくつかの例において、チャージャコントローラ２６０は更に、回路３００に対する動作モード（例えば、下記で説明する動作モードのうちの１つなど）を特定する付加的な受信又は生成された信号（図示せず）に基づいて、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ３０５を制御する。
【００３７】
充電動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＮＦＥＴ２４５、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。充電動作モードの間にＶｉｎがＶｂａｔより小さいとき、回路３００内に２つの電流パスが形成される。第１の電流パスは、ＰＦＥＴ３０５、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２１５を通過し、Ｖｉｎ端子２６５からＶｏｕｔ端子２７５へ電力を供給する。第２の電流パスは、ＰＦＥＴ３０５、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、ＮＦＥＴ２４５、及びレジスタ２５０を交互に通過し、Ｖｉｎ端子２６５からＶｂａｔ端子２７０へ、又はＶｉｎ端子２６５からＰＦＥＴ３０５、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２２０を介して接地電圧電位２８５へ、電力を供給する。
【００３８】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、キャパシタ２３５、及びキャパシタ２５５がブーストコンバータを形成するように選択されるデューティサイクルにおいて選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を（例えば、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させるように、及び、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させないように）制御する。例えば、ＰＦＥＴ２１５が非活性化状態であり、そのソース端子とドレイン端子との間でエネルギーが導通していないとき、及び、ＰＦＥＴ２２０が活性化状態であり、そのソース端子とドレイン端子との間でエネルギーが導通しているとき、インダクタ２０５は充電しており（例えば、エネルギーを蓄えており）、キャパシタ２３５及びキャパシタ２５５に事前に蓄えられたエネルギーは、Ｖｂａｔ端子２７０及びＶｏｕｔ端子２７５に放電される。ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５はＶｂａｔ端子２７０及びＶｏｕｔ端子２７５に放電し、またキャパシタ２３５及びキャパシタ２５５を少なくとも部分的に再充電する。チャージャコントローラ２６０によってＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｉｎの値が、Ｖｂａｔ端子２７０及びＶｏｕｔ端子２７５に提供される前に増大（例えば、ブースト）される。
【００３９】
充電動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。充電動作モードの間にＶｉｎがＶｂａｔより大きいとき、回路３００内に２つの電流パスが形成される。第１の電流パスは、ＰＦＥＴ３０５、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２１５を通過し、Ｖｉｎ端子２６５からＶｏｕｔ端子２７５へ電力を供給する。第２の電流パスは、ＰＦＥＴ３０５、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２５、インダクタ２４０、及びレジスタ２５０を交互に通過し、Ｖｉｎ端子２６５からＶｂａｔ端子２７０へ、又は、ＰＦＥＴ２３０、インダクタ２４０、及びレジスタ２５０を介してＶｂａｔ端子２７０へ、電力を供給する。
【００４０】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２４０、ＰＦＥＴ２２５、及びＰＦＥＴ２３０が降圧コンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するようにＰＦＥＴ２２５及びＰＦＥＴ２３０を（例えば、そのソース端子とドレイン端子との間でエネルギーを導通させるように、及び、そのソース端子とドレイン端子との間でエネルギーを導通させないように）制御する。例えば、ＰＦＥＴ２２５が活性化状態でありＰＦＥＴ２３０が非活性化状態であるとき、インダクタ２４０は充電しており、Ｖｂａｔ端子２７０に電力は供給されない。ＰＦＥＴ２２５が非活性化状態でありＰＦＥＴ２３０が活性化状態であるとき、インダクタ２０５はＶｂａｔ端子２７０に放電する。チャージャコントローラ２６０によってＰＦＥＴ２２５及びＰＦＥＴ２３０の制御のために選択されるデューティサイクル、並びにインダクタ２４０のインダクタンス値に基づいて、Ｖｉｎの値が、Ｖｂａｔ端子２７０に提供される前に低減（例えば、降圧）される。
【００４１】
放電動作モードの間（例えば、Ｖｉｎ端子２６５においてＶｉｎが回路２００によって受け取られないとき）、チャージャコントローラ２６０は、ＮＦＥＴ２４５をそのソース端子とドレイン端子との間でエネルギーを導通させるように制御する。放電動作モードの間、回路３００内に１つの電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０からレジスタ２５０及びＮＦＥＴ２４５を介してＶｏｕｔ端子２７５へ通る。
【００４２】
ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＮＦＥＴ２４５、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さいとき、Ｖｂａｔ端子２７０からＶｉｎ端子２６５に電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、ＮＦＥＴ２４５、ＰＦＥＴ２１５、インダクタ２０５、及びレジスタ２１２を介して、又は、ＰＦＥＴ２２０、インダクタ２０５、レジスタ２１２、及びＰＦＥＴ３０５を介して、Ｖｉｎ端子２６５へ、交互に通る。
【００４３】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、及びＰＦＥＴ２２０が降圧コンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を制御する。例えば、ＰＦＥＴ２１５が活性化状態であり、そのソース端子とドレイン端子との間でエネルギーを導通しているとき、インダクタ２０５は充電している。ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５は充電しており、電力はＶｂａｔ端子２７０からＶｉｎ端子２６５へ供給されない。ＰＦＥＴ２１５が非活性化状態でありＰＦＥＴ２２０が活性化状態であるとき、インダクタ２０５はＶｉｎ端子２６５へ放電する。チャージャコントローラ２６０によるＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｉｎ端子２６５へ提供される前に低減される。
【００４４】
ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２２５、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きいとき、Ｖｂａｔ端子２７０からＶｉｎ端子２６５へ電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、ＰＦＥＴ２２５、ＰＦＥＴ２１５、インダクタ２０５、レジスタ２１２、及びＰＦＥＴ３０５を介して通る。
【００４５】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びキャパシタ２１０がブーストコンバータを形成するように選択されるデューティサイクルにおいて選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を制御する。例えば、ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５は充電しており、事前にキャパシタ２１０に蓄えられたエネルギーはＶｉｎ端子２６５に放電される。ＰＦＥＴ２１５が非活性化状態でありＰＦＥＴ２２０が活性化状態であるとき、インダクタ２０５はＶｉｎ端子２６５に放電し、またキャパシタ２１０を少なくとも部分的に再充電する。チャージャコントローラ２６０によるＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｉｎ端子２６５へ提供される前に増大される。
【００４６】
ターボ動作モードの間、Ｖｏｕｔ端子２７５に結合される負荷（図示せず）による要求が、Ｖｉｎによって満たされ得る要求よりも大きく、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ターボ動作モードの間、回路３００内に２つの電流パスが形成される。第１の電流パスは、Ｖｉｎ端子２６５から、ＰＦＥＴ３０５、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２１５を介してＶｏｕｔ端子２７５へ通る。第２の電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、及びＰＦＥＴ２２５を介してＶｏｕｔ端子２７５へ、或いは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、及びＰＦＥＴ２３０を介して接地電圧電位２８５へ、交互に通る。
【００４７】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２４０、ＰＦＥＴ２２５、ＰＦＥＴ２３０、キャパシタ２３５、及びキャパシタ２５５がブーストコンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するようにＰＦＥＴ２２５及びＰＦＥＴ２３０を制御する。例えば、ＰＦＥＴ２２５が非活性化状態でありＰＦＥＴ２３０が活性化状態であるとき、インダクタ２４０は充電しており、いくつかの例において、キャパシタ２３５及びキャパシタ２５５に事前に蓄えられたエネルギーは、Ｖｏｕｔ端子２７５に放電される。ＰＦＥＴ２２５が活性化状態でありＰＦＥＴ２３０が非活性化状態であるとき、インダクタ２４０はＶｏｕｔ端子２７５に放電し、また、いくつかの例では、キャパシタ２３５及びキャパシタ２５５を少なくとも部分的に再充電する。チャージャコントローラ２６０によってＰＦＥＴ２２５及びＰＦＥＴ２３０の制御のために選択されるデューティサイクル、並びにインダクタ２４０のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｏｕｔ端子２７５に提供される前に増大される。
【００４８】
ＵＰＳ動作モードの間、Ｖｂａｔは、ＶｉｎによってＶｏｕｔ端子２７５に供給される電力を補足し、Ｖｉｎ端子２６５に電力を供給する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＮＦＥＴ２４５、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより小さいとき、ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さいとき、及び放電動作モードの間と実質的に同じ、２つの電力パスが回路３００内に形成され、その詳細は本明細書では繰り返し説明しない。
【００４９】
ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２２５、及びＰＦＥＴ３０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより大きいとき、ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きいとき、及びターボ動作モードの間にＶｉｎがＶｂａｔより大きいときと実質的に同じ、２つの電力パスが回路３００内に形成され、その詳細は本明細書では繰り返し説明しない。
【００５０】
図４は、例示の回路４００の概略図を示す。いくつかの例において、回路４００は、例えば、前述の図１のシステム１００のコントローラ１１０のような実装に適した、電力管理回路である。また、いくつかの例において、回路４００の少なくともいくつかの要素は、形態及び／又は機能において、図２の回路２００の要素と実質的に同様であり、図４では回路２００の要素が参照される。いくつかの例において、回路４００は、回路２００の要素及びＰＦＥＴ４０５を含む。少なくともいくつかの例において、回路４００を形成するために回路２００のアーキテクチャにＰＦＥＴ４０５を加えることで、例えば、過電流、過電圧、又は、Ｖｏｕｔ端子２７５に結合される負荷（図示せず）における電気的短絡からＶｉｎ端子２６５を保護するために、少なくとも、回路４００によってＶｉｎ端子２６５からＶｏｕｔ端子２７５に搬送される突入電流の量を制御すること、及び／又は、Ｖｏｕｔ端子２７５をＶｉｎ端子２６５から切断するための機構を提供することを含む、拡張された機能が提供される。また、いくつかの例において、ＰＦＥＴ４０５は、例えば、Ｖｂａｔ端子２７０がＶｉｎ端子２６５及びＶｏｕｔ端子２７５に結合され、Ｖｏｕｔ端子２７５への送達前ではないがＶｉｎ端子２６５への送達の前にＶｂａｔがブーストされるとき、ノード４１０に存在する信号がＶｏｕｔより高い値（例えば、電圧）を有し得るように、ノード４１０からのＶｏｕｔ端子２７５の選択可能な隔離を提供する。図示されていないが、いくつかの例において、回路４００は、図３の回路３００に関連して図示及び説明されるようなＰＦＥＴ３０５を更に含む。
【００５１】
回路４００の例示のアーキテクチャにおいて、キャパシタ２１０は、Ｖｉｎ端子２６５と接地電圧電位２８５との間に結合される。レジスタ２１２は、Ｖｉｎ端子２６５とインダクタ２０５の第１の端子との間に結合され、インダクタ２０５の第２の端子がノード２９０に結合される。ＰＦＥＴ２１５のソース端子がノード２９０に結合され、ＰＦＥＴ２１５のドレイン端子がノード４１０に結合される。ＰＦＥＴ２２０のソース端子が接地電圧電位２８５に結合され、ＰＦＥＴ２２０のドレイン端子がノード２９０に結合される。キャパシタ２３５は、ノード４１０と接地電圧電位２８５との間に結合される。ＰＦＥＴ２２５のソース端子がノード２９４に結合され、ＰＦＥＴ２２５のドレイン端子がノード４１０に結合される。ＰＦＥＴ２３０のソース端子が接地電圧電位２８５に結合され、ＰＦＥＴ２３０のドレイン端子がノード２９４に結合される。インダクタ２４０は、ノード２９４とノード２９６との間に結合される。ＮＦＥＴ２４５のソース端子がＶｏｕｔ端子２７５に結合され、ＮＦＥＴ２４５のドレイン端子がノード２９６に結合される。レジスタ２５０は、ノード２９６とＶｂａｔ端子２７０との間に結合される。ＰＦＥＴ４０５のソース端子がＶｏｕｔ端子２７５に結合され、ＰＦＥＴ４０５のドレイン端子がノード４１０に結合される。キャパシタ２５５は、Ｖｏｕｔ端子２７５と接地電圧電位２８５との間に結合される。少なくともいくつかの例において、バッテリ２８０は、Ｖｂａｔ端子２７０と接地電圧電位２８５との間に結合される。また、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及びＰＦＥＴ４０５のそれぞれのゲート端子に結合される。
【００５２】
回路４００の動作の一例において、チャージャコントローラ２６０は、複数の動作モードのうちの１つにおいて回路４００を動作させるように、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ４０５を制御する。例えば、充電動作モードの間、チャージャコントローラ２６０は、Ｖｉｎ端子２６５から、Ｖｏｕｔ端子２７５（例えば、Ｖｏｕｔ端子２７５に結合されるデバイス（図示せず）に電力供給するため）とＶｂａｔ端子２７０（例えば、バッテリ２８０を充電するため）との両方へエネルギーを供給するように、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ４０５を制御する。チャージャコントローラ２６０は、いくつかの例において、Ｃｔｒｌ（図示せず）に少なくとも部分的に基づいて、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ４０５を制御する。Ｃｔｒｌは、いくつかの例において、Ｖｂａｔの値に対するＶｉｎの値を示す。例えば、Ｃｔｒｌは、ＶｉｎがＶｂａｔより大きいか又は小さいかどうかを示す。Ｃｔｒｌは、いくつかの例において、回路４００の外部にあるが回路４００に結合されるデバイス又は構成要素から、チャージャコントローラ２６０によって受け取られる。他の例において、Ｃｔｒｌは、回路４００内の構成要素（図示せず）から、チャージャコントローラ２６０によって受け取られる。更に他の例において、Ｃｔｒｌは、チャージャコントローラ２６０とＶｉｎ端子２６５及びＶｂａｔ端子２７０の各々との間の結合（図示せず）に基づいて、チャージャコントローラ２６０によって決定される。いくつかの例において、チャージャコントローラ２６０は更に、回路４００に対する動作モード（例えば、下記で説明する動作モードのうちの１つなど）を特定する、付加的な受信又は生成された信号（図示せず）に基づいて、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２３０、ＮＦＥＴ２４５、及び／又はＰＦＥＴ４０５を制御する。
【００５３】
充電動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＮＦＥＴ２４５、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。充電動作モードの間にＶｉｎがＶｂａｔより小さいとき、回路４００内に２つの電流パスが形成される。第１の電流パスは、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、及びＰＦＥＴ４０５を通過し、Ｖｉｎ端子２６５からＶｏｕｔ端子２７５へ電力を供給する。第２の電流パスは、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ４０５、ＮＦＥＴ２４５、及びレジスタ２５０を交互に通過し、Ｖｉｎ端子２６５からＶｂａｔ端子２７０へ、又はＶｉｎ端子２６５から、レジスタ２１２、インダクタ２０５、及びＰＦＥＴ２２０を介して接地電圧電位２８５へ、電力を供給する。
【００５４】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、キャパシタ２３５、及びキャパシタ２５５が（ＰＦＥＴ４０５が依然として活性であるとき）ブーストコンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を（例えば、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させるように、及び、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させないように）制御する。例えば、ＰＦＥＴ２１５が非活性化状態であり、そのソース端子とドレイン端子との間でエネルギーが導通していないとき、及び、ＰＦＥＴ２２０が活性化状態であり、そのソース端子とドレイン端子との間でエネルギーが導通しているとき、インダクタ２０５は充電しており（例えば、エネルギーを蓄えており）、キャパシタ２３５及びキャパシタ２５５に事前に蓄えられたエネルギーは、Ｖｂａｔ端子２７０及びＶｏｕｔ端子２７５に放電される。ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５はＶｂａｔ端子２７０及びＶｏｕｔ端子２７５に放電し、また、キャパシタ２３５及びキャパシタ２５５を少なくとも部分的に再充電する。チャージャコントローラ２６０によってＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｉｎの値が、Ｖｂａｔ端子２７０及びＶｏｕｔ端子２７５に提供される前に増大（例えば、ブースト）される。
【００５５】
充電動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。充電動作モードの間にＶｉｎがＶｂａｔより大きいとき、回路４００内に２つの電流パスが形成される。第１の電流パスは、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、及びＰＦＥＴ４０５を通過し、Ｖｉｎ端子２６５からＶｏｕｔ端子２７５へ電力を供給する。第２の電流パスは、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２５、インダクタ２４０、及びレジスタ２５０を交互に通過し、Ｖｉｎ端子２６５からＶｂａｔ端子２７０へ、又は、ＰＦＥＴ２３０、インダクタ２４０、及びレジスタ２５０を介してＶｂａｔ端子２７０へ、電力を供給する。
【００５６】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２４０、ＰＦＥＴ２２５、及びＰＦＥＴ２３０が降圧コンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するように（例えば、そのソース端子とドレイン端子との間でエネルギーを導通させるように、及び、そのソース端子とドレイン端子との間でエネルギーを導通させないように）、ＰＦＥＴ２２５及びＰＦＥＴ２３０を制御する。例えば、ＰＦＥＴ２２５が活性化状態でありＰＦＥＴ２３０が非活性化状態であるとき、インダクタ２４０は充電しており、Ｖｂａｔ端子２７０に電力は供給されない。ＰＦＥＴ２２５が非活性化状態でありＰＦＥＴ２３０が活性化状態であるとき、インダクタ２０５はＶｂａｔ端子２７０に放電する。チャージャコントローラ２６０によってＰＦＥＴ２２５及びＰＦＥＴ２３０の制御のために選択されるデューティサイクル、並びにインダクタ２４０のインダクタンス値に基づいて、Ｖｉｎの値が、Ｖｂａｔ端子２７０に提供される前に低減（例えば、降圧）される。
【００５７】
放電動作モードの間（例えば、Ｖｉｎ端子２６５においてＶｉｎが回路４００によって受け取られないとき）、チャージャコントローラ２６０は、ＮＦＥＴ２４５のソース端子とドレイン端子との間でエネルギーを導通させるように、ＮＦＥＴ２４５を制御する。放電動作モードの間、回路４００内に１つの電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０からレジスタ２５０及びＮＦＥＴ２４５を介してＶｏｕｔ端子２７５へ通る。
【００５８】
ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＮＦＥＴ２４５、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さいとき、Ｖｂａｔ端子２７０からＶｉｎ端子２６５へ電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、ＮＦＥＴ２４５、ＰＦＥＴ４０５、ＰＦＥＴ２１５、インダクタ２０５、及びレジスタ２１２を介して、又は、ＰＦＥＴ２２０、インダクタ２０５、及びレジスタ２１２を介して、Ｖｉｎ端子２６５へ、交互に通る。
【００５９】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、及びＰＦＥＴ２２０が降圧コンバータを形成するように選択されるデューティサイクルにおいて選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を制御する。例えば、ＰＦＥＴ２１５が活性化状態であり、そのソース端子とドレイン端子との間でエネルギーを導通しているとき、インダクタ２０５は充電している。ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５は充電しており、電力はＶｂａｔ端子２７０からＶｉｎ端子２６５へ供給されない。ＰＦＥＴ２１５が非活性化状態でありＰＦＥＴ２２０が活性化状態であるとき、インダクタ２０５はＶｉｎ端子２６５へ放電する。チャージャコントローラ２６０によるＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｉｎ端子２６５へ提供される前に低減される。
【００６０】
ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びＰＦＥＴ２２５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きいとき、Ｖｂａｔ端子２７０からＶｉｎ端子２６５へ電流パスが形成される。電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、ＰＦＥＴ２２５、ＰＦＥＴ２１５、インダクタ２０５、及びレジスタ２１２を介してＶｉｎ端子２６５へ通る。
【００６１】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、及びキャパシタ２１０がブーストコンバータを形成するように選択されるデューティサイクルにおいて選択的に活性化及び非活性化するように、ＰＦＥＴ２１５及びＰＦＥＴ２２０を制御する。例えば、ＰＦＥＴ２１５が活性化状態でありＰＦＥＴ２２０が非活性化状態であるとき、インダクタ２０５は充電しており、事前にキャパシタ２１０に蓄えられたエネルギーはＶｉｎ端子２６５に放電される。ＰＦＥＴ２１５が非活性化状態でありＰＦＥＴ２２０が活性化状態であるとき、インダクタ２０５はＶｉｎ端子２６５に放電し、またキャパシタ２１０を少なくとも部分的に再充電する。チャージャコントローラ２６０によるＰＦＥＴ２１５及びＰＦＥＴ２２０の制御のために選択されるデューティサイクル、並びにインダクタ２０５のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｉｎ端子２６５へ提供される前に増大される。
【００６２】
バッテリ節約動作モードにおいて、チャージャコントローラ２６０は、Ｖｂａｔ端子２７０からインダクタ２４０及びＰＦＥＴ２２５を介してノード４１０へ電流パスを確立するために、ＰＦＥＴ２１５、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。例えば、チャージャコントローラ２６０は、ノード４１０内へ流れるエネルギーが、Ｖｉｎ端子２６５又はＶｏｕｔ端子２７５へ通ることなくキャパシタ２３５を充電するように、ＰＦＥＴ２１５及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させないように制御する。いくつかの例において、キャパシタ２３５を充電することで、回路４００の動作の間、バースト要件（例えば、Ｖｏｕｔ端子２７５に結合される負荷（図示せず）からの要求における急激なスパイク）を満たすためにキャパシタ２３５を使用できるようになる。いくつかの例において、ＰＦＥＴ２１５は、バッテリ節約動作モードの間、回路４００の所望の機能に基づいて、ノード４１０をＶｉｎ端子２６５に結合するために活性化又は非活性化され得る。少なくとも１つの例において、バッテリ節約動作モードの間、回路４００の動作は、ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さいときの回路４００の動作と実質的に同様に成される。
【００６３】
ターボ動作モードの間、Ｖｏｕｔ端子２７５に結合される負荷（図示せず）による要求が、Ｖｉｎによって満たされ得る要求より大きく、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ターボ動作モードの間、回路４００内に２つの電流パスが形成される。第１の電流パスは、Ｖｉｎ端子２６５から、レジスタ２１２、インダクタ２０５、ＰＦＥＴ２１５、及びＰＦＥＴ４０５を介してＶｏｕｔ端子２７５へ通る。第２の電流パスは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、及びＰＦＥＴ２２５を介してＶｏｕｔ端子２７５へ、或いは、Ｖｂａｔ端子２７０から、レジスタ２５０、インダクタ２４０、及びＰＦＥＴ２３０を介して接地電圧電位２８５へ、交互に通る。
【００６４】
少なくともいくつかの例において、チャージャコントローラ２６０は、インダクタ２４０、ＰＦＥＴ２２５、ＰＦＥＴ２３０、キャパシタ２３５、及びキャパシタ２５５がブーストコンバータを形成するように選択されるデューティサイクルにおいて、選択的に活性化及び非活性化するように、ＰＦＥＴ２２５及びＰＦＥＴ２３０を制御する。例えば、ＰＦＥＴ２２５が非活性化状態でありＰＦＥＴ２３０が活性化状態であるとき、インダクタ２４０は充電しており、いくつかの例において、キャパシタ２３５及びキャパシタ２５５に事前に蓄えられたエネルギーは、Ｖｏｕｔ端子２７５に放電される。ＰＦＥＴ２２５が活性化状態でありＰＦＥＴ２３０が非活性化状態であるとき、インダクタ２４０はＶｏｕｔ端子２７５に放電し、また、いくつかの例では、キャパシタ２３５及びキャパシタ２５５を少なくとも部分的に再充電する。チャージャコントローラ２６０によってＰＦＥＴ２２５及びＰＦＥＴ２３０の制御のために選択されるデューティサイクル、並びにインダクタ２４０のインダクタンス値に基づいて、Ｖｂａｔの値が、Ｖｏｕｔ端子２７５に提供される前に増大される。
【００６５】
ＵＰＳ動作モードの間、Ｖｂａｔは、ＶｉｎによってＶｏｕｔ端子２７５に供給される電力を補足し、Ｖｉｎ端子２６５に電力を供給する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＮＦＥＴ２４５、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより小さいとき、ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより小さいとき及び放電動作モードの間と実質的に同じ、２つの電力パスが回路４００内に形成され、その詳細は本明細書では繰り返し説明しない。
【００６６】
ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ２６０に示すとき、チャージャコントローラ２６０は、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＰＦＥＴ４０５を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間にＶｉｎがＶｂａｔより大きいとき、ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きいとき及びターボ動作モードの間にＶｉｎがＶｂａｔより大きいときと実質的に同じ、２つの電力パスが回路４００内に形成され、その詳細は本明細書では繰り返し説明しない。
【００６７】
図５は、例示の信号のタイミング図５００を示す。図５００は、図４を参照して上述した、回路４００の少なくとも１つの例示のアーキテクチャ及び動作の例である。図５００は、ＰＦＥＴ２３０制御信号、ＰＦＥＴ２２５制御信号、ＰＦＥＴ２２０制御信号、ＰＦＥＴ２１５制御信号、ＮＦＥＴ２４５制御信号、及びＰＦＥＴ４０５制御信号を図示する。いくつかの例において、制御信号の各々は、活性状態（対応するトランジスタが活性化状態であり、導通している）又は非活性状態（対応するトランジスタが非活性化状態であり、導通していない）のいずれかである。いくつかの例において、制御信号の各々は、チャージャコントローラ２６０によって生成され、制御信号を介して制御下にあるそれぞれのトランジスタのゲート端子に提供される。図５００は更に、Ｖｉｎ、Ｖｂａｔ、及びＣｈａｒｇｅ  Ｓｔａｔｕｓ信号を図示する。Ｃｈａｒｇｅ  Ｓｔａｔｕｓ信号は、いくつかの例において、図４のバッテリ２８０が充電中であるかどうかを示す。Ｃｈａｒｇｅ  Ｓｔａｔｕｓ信号は、いくつかの例において、チャージャコントローラ２６０によって生成及び出力される一つ又は複数の制御信号（例えば、ＰＦＥＴ２３０制御信号、ＰＦＥＴ２２５制御信号、ＰＦＥＴ２２０制御信号、ＰＦＥＴ２１５制御信号、ＮＦＥＴ２４５制御信号、及び／又はＰＦＥＴ４０５制御信号など）の状態に少なくとも部分的に基づいて、チャージャコントローラ２６０によって生成される。
【００６８】
図４に関して上述したような図５００の水平軸に沿って示されるように、回路４００の各動作モードは、チャージャコントローラ２６０によって生成される制御信号の固有の組み合わせに対応する。いくつかの例において、ＰＦＥＴ４０５制御信号を省くことによって、図５００は回路２００の動作を表す。また、いくつかの例において、図３の説明に従ってＰＦＥＴ４０５制御信号を改変することによって、図５００は回路３００の動作を表し、ＰＦＥＴ４０５を定常の活性状態で維持することによって、図５００は回路２００の動作を表す。
【００６９】
図５００において図示されるように、回路４００は、ＰＦＥＴ４０５、ＰＦＥＴ２１５、ＰＦＥＴ２２０、ＰＦＥＴ２２５、ＰＦＥＴ２３０、及びＮＦＥＴ２４５に提供される制御信号、並びに、Ｖｂａｔの値に関したＶｉｎの値に基づいて、複数の動作モードで動作するように構成される。各動作モードについて、回路４００内に一つ又は複数の電流パスが形成される。例えば、回路４００において、ＶｉｎがＶｂａｔより大きくターボブーストモードが活性化状態であるとき、図６Ａに示されるような電流パスが形成される。回路４００において、ＶｉｎがＶｂａｔより大きくターボブーストモードが活性化状態でないとき、少なくとも１つの例において、図６Ｂに示されるような電流パスが形成される。同様に、ＶｉｎがＶｂａｔにほぼ等しく（降圧ブースト領域にある間の動作の間など）、回路４００が充電モードにあるとき、少なくとも１つの例において、図６Ｃに示されるような電流パスが形成される。ＶｉｎがＶｂａｔより小さく、回路４００が充電モードにあるとき、少なくとも１つの例において、図６Ｄに示されるような電流パスが形成される。回路４００の放電モードにある間に、ＶｂａｔがＶｉｎより大きいとき、少なくとも１つの例において、図６Ｅに示されるような電流パスが形成される。ＶｂａｔがＶｉｎにほぼ等しく（降圧ブースト領域にある間の動作の間など）、回路４００が放電モードにあるとき、少なくとも１つの例において、図６Ｆに示されるような電流パスが形成される。ＶｂａｔがＶｉｎより小さく、回路４００が放電モードにあるとき、少なくとも１つの例において、図６Ｇに示されるような電流パスが形成される。回路４００がＶｂａｔ端子２７０からＶｏｕｔ端子２７５へ放電されているとき、少なくとも１つの例において、図６Ｈに示されるような電流パスが形成される。
【００７０】
図７は、例示の回路７００の概略図を示す。いくつかの例において、回路７００は、例えば、前述の図１のシステム１００のコントローラ１１０としての実装に適した、電力管理回路である。いくつかの例において、回路７００は、インダクタ７０４、キャパシタ７０６、レジスタ７０７、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、ＰＦＥＴ７２４、キャパシタ７２８、レジスタ７２６、及び／又はチャージャコントローラ７３０、並びに、信号Ｖｉｎが存在するＶｉｎ端子７３８、信号Ｖｂａｔが存在するノード７３６、及び信号Ｖｏｕｔが存在するＶｏｕｔ端子７４０を含むか又はこれらに結合するように構成される。いくつかの例において、回路２００は更に、バッテリ７３２を含むか、又はバッテリ７３２に結合するように構成される。少なくとも１つの例において、チャージャコントローラ７３０は、一つ又は複数の入力信号を監視すること、及び、一つ又は複数の入力信号のうちの少なくともいくつかの値に従って行われる決定に基づいて一つ又は複数の出力信号を生成することに適した、プロセッサ又はマイクロプロセッサである。他の例において、チャージャコントローラ７３０は、前述のような信号の監視及び生成を行うことに適した、任意のアナログ、デジタル、又はミックスドシグナル回路である。また、本明細書では或るデバイスがＰＦＥＴとして説明されるが、いくつかの例において、デバイスは、実質的に同様の機能の別のデバイスで置き換えられ（例えば、ＰＦＥＴをＮＦＥＴに、ＰＦＥＴ又はＮＦＥＴのいずれかをバイポーラ接合トランジスタ（ＢＪＴ）で置き換えるなど）、その範囲は本明細書では限定されない。例えば、高電力スイッチングコンバータなどの或る高電力適用例において、ＰＦＥＴデバイスをＮＦＥＴデバイスで置き換えることが望ましい場合がある。
【００７１】
回路７００の例示のアーキテクチャにおいて、キャパシタ７０６はＶｉｎ端子７３８と接地電圧電位７３４との間に結合される。レジスタ７０７は、Ｖｉｎ端子２６５とＶｂａｔ端子７５０との間に結合される。ＰＦＥＴ７０８のドレイン端子がＶｂａｔ端子７５０に結合され、ＰＦＥＴ７０８のソース端子がノード７４２に結合される。ＰＦＥＴ７１０のドレイン端子がノード７４２に結合され、ＰＦＥＴ７１０のソース端子が接地電圧電位７３４に結合される。ＰＦＥＴ７１２のドレイン端子がＶｂａｔ端子７５０に結合され、ＰＦＥＴ７１２のソース端子がノード７４４に結合される。ＰＦＥＴ７１４のソース端子がノード７４４に結合され、ＰＦＥＴ７１４のドレイン端子がＶｏｕｔ端子７４０に結合される。ＰＦＥＴ７１６のドレイン端子がＶｏｕｔ端子７４０に結合され、ＰＦＥＴ７１６のソース端子がノード７４６に結合される。ＰＦＥＴ７１８のドレイン端子がノード７４６に結合され、ＰＦＥＴ７１８のソース端子が接地電圧電位７３４に結合される。インダクタ７０２は、ノード７４２とノード７４６との間に結合される。ＰＦＥＴ７２０のドレイン端子ノード７４６に結合され、ＰＦＥＴ７２０のソース端子がノード７４８に結合される。ＰＦＥＴ７２２のソース端子がノード７４８に結合され、ＰＦＥＴ７２２のドレイン端子がノード７３６に結合される。ＰＦＥＴ７２４のドレイン端子がＶｏｕｔ端子７４０に結合され、ＰＦＥＴ７２４のソース端子がノード７３６に結合される。キャパシタ７２８は、Ｖｏｕｔ端子７４０と接地電圧電位７３４との間に結合される。レジスタ７２６は、ノード７３６とＶｂａｔ端子７５０との間に結合される。少なくともいくつかの例において、バッテリ７３２は、Ｖｂａｔ端子７５０と接地電圧電位７３４との間に結合される。また、チャージャコントローラ７３０は、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及びＰＦＥＴ７２４の各々のゲート端子に、ノード７４４に、並びにノード７４８に結合される。
【００７２】
回路７００の動作の一例において、チャージャコントローラ７３０は、複数の動作モードのうちの１つで回路７００を動作させるように、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及び／又はＰＦＥＴ７２４を制御する。例えば、充電動作モードの間、チャージャコントローラ７３０は、Ｖｉｎ端子７３８から、Ｖｏｕｔ端子７４０（例えば、Ｖｏｕｔ端子７４０に結合されるデバイス（図示せず）に電力供給するため）及びＶｂａｔ端子７５０（例えば、バッテリ７３２を充電するため）の両方へエネルギーを供給するように、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及び／又はＰＦＥＴ７２４を制御する。チャージャコントローラ７３０は、いくつかの例において、Ｃｔｒｌ（図示せず）に少なくとも部分的に基づいて、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及び／又はＰＦＥＴ７２４を制御する。Ｃｔｒｌは、いくつかの例において、Ｖｂａｔの値に対するＶｉｎの値を示す。例えば、Ｃｔｒｌは、ＶｉｎがＶｂａｔより大きいか又は小さいかどうかを示す。Ｃｔｒｌは、いくつかの例において、回路７００の外部にあるが回路７００に結合されるデバイス又は構成要素から、チャージャコントローラ７３０によって受け取られる。他の例において、Ｃｔｒｌは、回路７００内の構成要素（図示せず）から、チャージャコントローラ７３０によって受け取られる。更に他の例において、Ｃｔｒｌは、チャージャコントローラ７３０とＶｉｎ端子７３８及びＶｂａｔ端子７５０の各々との間の結合（図示せず）に基づいて、チャージャコントローラ７３０によって決定される。いくつかの例において、チャージャコントローラ７３０は更に、回路７００に対する動作モード（例えば、下記で説明する動作モードのうちの１つなど）を特定する、付加的な受信又は生成された信号（図示せず）に基づいて、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及び／又はＰＦＥＴ７２４を制御する。
【００７３】
充電動作モードの間に、ＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、チャージャコントローラ７３０は、Ｖｉｎ端子７３８とＶｏｕｔ端子７４０との間にパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１６、及びＰＦＥＴ７１８を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように（例えば、それらそれぞれのゲート端子に提供される信号の値に少なくとも部分的に基づいて）制御する。別の例において、ＶｉｎがＶｂａｔより小さいとき、チャージャコントローラ７３０は、Ｖｉｎ端子７３８とＶｂａｔ端子７５０との間にパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、及びＰＦＥＴ７２２を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように（例えば、それらそれぞれのゲート端子に提供される信号の値に少なくとも部分的に基づいて）制御する。
【００７４】
充電動作モードの間に、ＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、一例において、チャージャコントローラ７３０は、Ｖｉｎ端子７３８とＶｏｕｔ端子７４０との間にパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１６、及びＰＦＥＴ７１８を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。別の例において、ＶｉｎがＶｂａｔより大きいとき、チャージャコントローラ７３０は、Ｖｉｎ端子７３８とＶｂａｔ端子７５０との間にパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１６、ＰＦＥＴ７２０、及びＰＦＥＴ７２２を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように（例えば、それらそれぞれのゲート端子に提供される信号の値に少なくとも部分的に基づいて）制御する。
【００７５】
放電動作モードの間（例えば、Ｖｉｎ端子７３８においてＶｉｎが回路７００によって受け取られないとき）、チャージャコントローラ７３０は、ＰＦＥＴ７２４のソース端子とドレイン端子との間でエネルギーを導通させるように、ＰＦＥＴ７２４を制御する。放電動作モードの間、１つの電流パスが形成され、Ｖｂａｔ端子７５０からレジスタ７２６及びＰＦＥＴ７２４を介してＶｏｕｔ端子７４０へ通る。
【００７６】
ＯＴＧ動作モードの間にＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、又は、一例において、バッテリ保持動作モードにあるとき、チャージャコントローラ７３０は、Ｖｂａｔ端子７５０からＶｉｎ端子７３８へパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１６、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及びＰＦＥＴ７２４を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。別の例において、ＶｉｎがＶｂａｔより小さいとき、チャージャコントローラ７３０は、Ｖｂａｔ端子７５０からＶｉｎ端子７３８へパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及びＰＦＥＴ７２４を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。
【００７７】
ターボ動作モード（時には、ハイブリッド動作モード又はターボブーストモードとも呼ばれる）の間、Ｖｏｕｔ端子７４０に結合される負荷（図示せず）による要求が、Ｖｉｎによって満たされ得る要求より大きく、チャージャコントローラ７３０は、回路７００内に２つのパスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７２０、ＰＦＥＴ７２２、及びＰＦＥＴ７２４を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。第１の電流パスは、Ｖｉｎ端子７３８からＶｏｕｔ端子７４０へ通り、第２の電流パスは、Ｖｂａｔ端子７５０からＶｏｕｔ端子７４０へ通る。
【００７８】
ＵＰＳ動作モードの間、Ｖｂａｔは、ＶｉｎによってＶｏｕｔ端子７４０に供給される電力を補足し、Ｖｉｎ端子７３８に電力を供給する。ＵＰＳ動作モードの間、及びＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、チャージャコントローラ７３０は、Ｖｂａｔ端子７５０とＶｉｎ端子７３８との間に電流パスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１６、ＰＦＥＴ７１８、ＰＦＥＴ７２０、及びＰＦＥＴ７２２を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間、及びＶｉｎがＶｂａｔより小さい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、チャージャコントローラ７３０はまた、Ｖｂａｔ端子７５０とＶｏｕｔ端子７４０との間に電流パスを形成するために、ＰＦＥＴ７２４のソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ようにＰＦＥＴ７２４を制御する。ＵＰＳ動作モードの間、及びＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、チャージャコントローラ７３０は、Ｖｂａｔ端子７５０とＶｉｎ端子７３８との間に電流パスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１６、ＰＦＥＴ７２０、及びＰＦＥＴ７２２を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。ＵＰＳ動作モードの間、及びＶｉｎがＶｂａｔより大きい旨をＣｔｒｌがチャージャコントローラ７３０に示すとき、チャージャコントローラ７３０は、Ｖｂａｔ端子７５０とＶｏｕｔ端子７４０との間に電流パスを形成するために、ＰＦＥＴ７０８、ＰＦＥＴ７１０、ＰＦＥＴ７１２、ＰＦＥＴ７１４、ＰＦＥＴ７１６、ＰＦＥＴ７２０、及びＰＦＥＴ７２２を、それらのそれぞれのソース端子とドレイン端子との間でエネルギーを導通させる（又は導通させない）ように制御する。
【００７９】
図８は、例示の回路特徴の表８００を示す。少なくともいくつかの例において、表８００は、典型的な回路実装（本明細書では図示せず）の特徴を、本明細書で開示する回路２００、回路３００、回路４００、及び回路７００と比較する。例えば、表８００は、所与の動作モードについて、それぞれの回路２００、回路３００、回路４００、及び回路７００の電流パスにおける電力構成要素（例えば、スイッチ及び／又はインダクタなど）の数を比較する。図８に示されるように、回路２００、回路３００、及び回路４００は、各々、少なくともいくつかの動作モードについて少なくともいくつかの電流パスにおけるトランジスタ数の減少を提供し、それによって、それぞれの回路２００、回路３００、及び／又は回路４００の動作効率を向上させる。
【００８０】
本明細書では、「結合する」という用語は、間接的又は直接的な有線又は無線の接続のいずれかを意味する。したがって、第１のデバイス、要素、又は構成要素が第２のデバイス、要素、又は構成要素に結合する場合、こうした結合は、直接結合を介するものであり得るか、或いは、他のデバイス、要素、又は構成要素、及び接続を介した間接結合を介するものであり得る。同様に、第１の構成要素又は位置と第２の構成要素又は位置との間で結合されるデバイス、要素、又は構成要素は、直接接続を介するものであり得るか、或いは他のデバイス、要素、又は構成要素及び／又は結合を介する間接接続を介するものであり得る。或るタスク又は機能を行う「ように構成される」デバイスは、その機能を行うために製造業者によって製造時に構成され（例えば、プログラム及び／又はハードワイヤードされ）得る、並びに／或いは、機能及び／又は他の付加的又は代替の機能を行うために製造後にユーザによって構成可能（又は、再構成可能）であり得る。こういった構成することは、デバイスのファームウェア及び／又はソフトウェアのプログラミングを介するもの、ハードウェア構成要素の構造及び／又はレイアウト及びデバイスの相互接続を介するもの、又は、それらの組み合わせであり得る。また、或る構成要素を含むものとして本明細書で説明される回路又はデバイスが、代わりに、説明される回路又はデバイスを形成するためにそれらの構成要素に結合するように構成され得る。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（レジスタ、キャパシタ、及び／又はインダクタなど）、及び／又は一つ又は複数のソース（電圧及び／又は電流源など）を含むものとして本明細書で説明される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含み得、また、製造時又は製造後のいずれかに、エンドユーザ及び／又は第三者などによって説明される構造を形成するために、受動要素及び／又はソースのうちの少なくともいくつかに結合するように構成され得る。
【００８１】
或る構成要素は、本明細書では特定のプロセス技術（例えば、電界効果トランジスタ（ＦＥＴ）、ＭＯＳＦＥＴ、ｎ型、ｐ型など）であるものとして説明されるが、それらの構成要素は、他のプロセス技術の構成要素と交換可能であり（例えば、ＦＥＴ及び／又はＭＯＳＦＥＴをバイポーラ接合トランジスタ（ＢＪＴ）で置き換える、ｎ型をｐ型で置き換える又はその逆にするなど）、置換された構成要素を含む回路が、構成要素の置換前に利用可能であった機能と少なくとも部分的に同様の所望の機能を達成するように再構成され得る。また、本明細書において、「接地電圧電位」という語句は、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は、本説明の教示に適用可能であるか又は適する任意の他の形態の接地接続を含む。本明細書で特に指示のない限り、値に先行する「約」、「およそ」、又は「実質的に」という用語は、示された値の＋／−１０パーセントを意味する。
【００８２】
特許請求の範囲内で、説明された実施形態における改変が可能であり、他の実施形態も可能である。
【図１】
2020536481.tif 000003
【図２】
2020536481.tif 000004
【図３】
2020536481.tif 000005
【図４】
2020536481.tif 000006
【図５】
2020536481.tif 000007
【図６Ａ】
2020536481.tif 000008
【図６Ｂ】
2020536481.tif 000009
【図６Ｃ】
2020536481.tif 000010
【図６Ｄ】
2020536481.tif 000011
【図６Ｅ】
2020536481.tif 000012
【図６Ｆ】
2020536481.tif 000013
【図６Ｇ】
2020536481.tif 000014
【図６Ｈ】
2020536481.tif 000015
【図７】
2020536481.tif 000016
【図８】
2020536481.tif 000017
【国際調査報告】
2020536481.tif 000018