(57)【要約】  電界効果トランジスタ（ＦＥＴ）構造は、半導体と、第１の電極構造と、第２の電極構造と、第１の電極構造と第２の電極構造との間の上記半導体内でのキャリアの流れを制御する第３の電極構造と、上記半導体の上に配置され、第１の電極構造、第２の電極構造、及び第３の電極構造の間を横方向に延在する誘電体構造と、該誘電体構造に入り込み、上記半導体の上方の所定の有限距離で終端する第４の電極構造であり、当該第４の電極構造の下方の上記半導体内の電界を制御するための第４の電極構造と、を有する。
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【特許請求の範囲】
【請求項１】
半導体と、
第１の電極構造と、
第２の電極構造と、
前記第１の電極構造と前記第２の電極構造との間の前記半導体内でのキャリアの流れを制御する第３の電極構造と、
前記半導体の上に配置され、前記第１の電極構造、前記第２の電極構造、及び前記第３の電極構造の間を横方向に延在する誘電体構造と、
前記誘電体構造に入り込み、前記半導体の上方の所定の有限距離で終端する第４の電極構造と、
を有するトランジスタ構造体。
【請求項２】
前記第４の電極構造はフィールドプレート構造である、請求項１に記載のトランジスタ構造体。
【請求項３】
前記フィールドプレート構造は前記第１の電極構造に接続されている、請求項２に記載のトランジスタ構造体。
【請求項４】
前記第４の電極構造は前記第１の電極構造に接続されている、請求項１に記載のトランジスタ構造体。
【請求項５】
前記第１の電極構造及び前記第４の電極構造は、互いに電気的に絶縁されている、請求項１に記載のトランジスタ構造体。
【請求項６】
前記第１の電極構造、前記第２の電極構造、及び前記第４の電極構造は、互いに電気的に絶縁されている、請求項１に記載のトランジスタ構造体。
【請求項７】
前記第１の電極構造及び前記第２の電極構造は、前記半導体とオーミックコンタクトしている、請求項１に記載のトランジスタ構造体。
【請求項８】
前記第１の電極構造及び前記第２の電極構造は、前記半導体とオーミックコンタクトしている、請求項５に記載のトランジスタ構造体。
【請求項９】
前記第１の電極構造及び前記第２の電極構造は、前記半導体とオーミックコンタクトしている、請求項６に記載のトランジスタ構造体。
【請求項１０】
半導体と、
前記半導体とオーミックコンタクトしたソース電極構造及びドレイン電極構造と、
前記ソース電極構造と前記ドレイン電極構造との間の前記半導体内でのキャリアの流れを制御するゲート電極構造であり、前記半導体と接触したゲート電極構造と、
前記半導体の上に配置され、前記ゲート電極構造、前記ソース電極構造、及び前記ドレイン電極構造の間を横方向に延在する誘電体構造と、
前記ソース電極構造に電気的に接続されたフィールドプレートであり、縦方向に前記誘電体構造に入り込み、前記半導体の上方の所定の有限距離で終端したフィールドプレートと、
を有する電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１１】
半導体と、
前記半導体とオーミックコンタクトしたソース電極構造及びドレイン電極構造と、
前記ソース電極構造と前記ドレイン電極構造との間の前記半導体内でのキャリアの流れを制御するゲート電極構造であり、前記半導体と接触したゲート電極構造と、
前記半導体の上に配置され、前記ゲート電極構造と前記ドレイン電極構造との間を横方向に延在する誘電体構造と、
前記ソース電極構造に電気的に接続されたフィールドプレートであり、縦方向に前記誘電体構造に入り込み、前記半導体の上方の所定の有限距離で終端したフィールドプレートと、
を有する電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１２】
電界効果トランジスタ（ＦＥＴ）構造体であって、
半導体と、
上側の電気相互接続部と、前記半導体とオーミックコンタクトした下側のオーミックコンタクト部と、を各々が有するソース電極構造及びドレイン電極構造であり、前記上側の電気相互接続部が、縦方向に当該ＦＥＴ構造体の上面から前記下側のオーミックコンタクト部まで通っている、ソース電極構造及びドレイン電極構造と、
上側の電気相互接続部と、前記半導体と接触した下側のコンタクト部とを有した、前記ソース電極構造と前記ドレイン電極構造との間の前記半導体内でのキャリアの流れを制御するゲート電極構造であり、当該ゲート電極構造の前記上側の電気相互接続部が、縦方向に当該ＦＥＴ構造体の上面内に前記下側のコンタクト部まで通っている、ゲート電極構造と、
前記半導体の上に配置され、前記ゲート電極構造と前記ドレイン電極構造との間を横方向に延在する誘電体構造と、
前記ソース電極構造の前記上側の電気相互接続部に電気的に接続され、縦方向に前記誘電体構造に入り込み、前記半導体から所定の有限距離で終端したフィールドプレートと、
を有する電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１３】
電界効果トランジスタ（ＦＥＴ）構造体であって、
半導体と、
前記半導体の上に配置された第１の誘電体構造と、
前記第１の誘電体構造上に配置された第２の誘電体構造と、
上側の電気相互接続部と、前記半導体とオーミックコンタクトした下側のオーミックコンタクト部と、を各々が有するソース電極及びドレイン電極であり、前記下側のオーミックコンタクト部が、縦方向に前記第１の誘電体構造を貫いて前記半導体まで通っており、前記上側の電気相互接続部が、縦方向に前記第２の誘電体構造の中に前記下側のオーミックコンタクト部まで通っている、ソース電極及びドレイン電極と、
上側の電気相互接続部と、前記半導体と接触した下部とを有した、前記ソース電極と前記ドレイン電極との間の前記半導体内でのキャリアの流れを制御するゲート電極であり、該上側の電気相互接続部が、縦方向に前記第２の誘電体構造の中に該下部まで通っており、前記第２の誘電体構造の一部が当該ゲート電極と前記ドレイン電極との間を横方向に延在している、ゲート電極と、
前記ソース電極及び前記ドレイン電極の前記上側の電気相互接続部並びに前記ゲート電極の前記上側の電気相互接続部に平行なフィールドプレートであり、当該フィールドプレートは、前記ドレイン電極の前記上側の電気相互接続部と前記ゲート電極の前記上側の電気相互接続部との間に配置され、当該フィールドプレートは、前記ソース電極の前記上側の電気相互接続部に電気的に接続された上側の電気相互接続部を有し、当該フィールドプレートの前記上側の電気相互接続部は、縦方向に当該ＦＥＴ構造体の上面から前記第２の誘電体構造に入り込んで、当該フィールドプレートの下部で終端し、当該フィールドプレートの前記下部は、前記半導体から所定の有限の距離に配置されている、フィールドプレートと、
を有する電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１４】
前記第１の誘電体構造はエッチング停止層を有し、前記フィールドプレートの前記下部は前記エッチング停止層で終端している、請求項１３に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１５】
前記第１の誘電体構造はエッチング停止層を有し、前記フィールドプレートの前記下部は前記第１の誘電体構造の上面で終端している、請求項１３に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１６】
前記第２の誘電体構造はエッチング停止層を有し、前記フィールドプレートの前記下部は前記第２の誘電体構造内で終端している、請求項１３に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１７】
前記ソース電極及び前記ドレイン電極の前記上側の電気相互接続部、並びに前記ゲート電極の前記上側の電気相互接続部は、銅ダマシン構造である、請求項１３に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１８】
前記フィールドプレート、前記ソース電極及び前記ドレイン電極の前記上側の電気相互接続部、並びに前記ゲート電極の前記上側の電気相互接続部は、銅ダマシン構造である、請求項１３に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項１９】
前記フィールドプレートの前記上側の電気相互接続部は、相互接続構造を介して前記ソース電極の前記上側の電気相互接続部に電気的に接続され、前記相互接続構造は銅ダマシン構造である、請求項１４に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項２０】
前記フィールドプレートの前記下部は、前記第１の誘電体構造の層の上方に配置された金属層上で終端している、請求項１３に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項２１】
前記フィールドプレートの前記上側の電気相互接続部は、相互接続構造を介して前記ソース電極の前記上側の電気相互接続部に電気的に接続され、前記相互接続構造は銅ダマシン構造である、請求項２０に記載の電界効果トランジスタ（ＦＥＴ）構造体。
【請求項２２】
前記第１の電極構造、前記第２の電極構造、前記第３の電極構造、及び前記第４の電極構造は、互いに電気的に絶縁されている、請求項１に記載のトランジスタ構造体。
【請求項２３】
前記第１の電極構造はソース電極構造であり、前記第２の電極構造はドレイン電極構造であり、前記第４の電極構造は、前記第４の電極構造の下方の前記半導体内の電界を制御するための電極構造である、請求項２２に記載のトランジスタ構造体。
【請求項２４】
前記第１の電極構造、前記第２の電極構造、前記第３の電極構造は、互いに電気的に絶縁され、前記第４の電極構造は、前記第１の電極構造に接続されている、請求項１に記載のトランジスタ構造体。
【請求項２５】
前記第４の電極構造は、前記第４の電極構造の下方の前記半導体内の電界を制御するための電極構造である、請求項２４に記載のトランジスタ構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、概して、電界効果トランジスタ（ＦＥＴ）に関し、より具体的には、そのようなＦＥＴの電極構造に関する。
【背景技術】
【０００２】
技術的に知られているように、無線周波数（ＲＦ）用途又はパワーエレクトロニクス用途で使用される横型電界効果トランジスタ（ＦＥＴ）は、ゲート電極のドレインエッジにおけるピーク電界を低下させて、より高いブレークダウン能力を可能にするとともに電界誘起トラッピングについて緩和し、それによって高電力性能の劣化を回避するために、フィールドプレートを利用している。フィールドプレートを有するそのような１つのＩＩＩ−Ｖ族（ここではＡｌＧａＮ）ＦＥＴが、図１Ａに記載されており、２０１１年２月２２日に発行されたＷｕなどの米国特許第７，８９３，５００号（特許文献１）を参照されたい。リフトオフ処理を用いるＩＩＩ−Ｖ族ファウンドリでは、フィールドプレートは、ゲートトップ形成後に堆積された誘電体スペーサ層の上に堆積される。ここで、ソース及びドレインは、ＩＩＩ−Ｖ族ＡｌＧａＮバリア層とオーミックコンタクトし、ＦＥＴのゲート電極は、バリア層とショットキーコンタクトし、ソースとドレインとの間のチャネルを通るキャリアの流れを制御するために使用される。上記特許文献１に記載されるように、バリア層上に第１の絶縁又は誘電パッシベーションが堆積され、該パッシベーションは、ソースとゲートとの間を延在する第１の部分を有するとともに、第２の部分が、ドレインとゲートとの間を延在する。このパッシベーション層を覆って、及びゲートを覆って、スペーサ層が配置される。しかし、留意されたいことには、スペーサ層の厚さが、ゲートの頂部からのフィールドプレートの部分の距離を決定するとともに、パッシベーション層の第２の部分の厚さと組み合わさって、ゲートとドレインとの間の領域におけるバリア層の表面とフィールドプレートとの間の距離に寄与する。従って、フィールドプレートの設計及び実装は、スペーサ層の堆積／厚さによって、及び第２のスペーサ層を形成した後にリフトオフ処理を用いてフィールドプレートを形成するＩＩＩ−Ｖ族ファウンドリのトランジスタゲート処理に固有の全体的な３次元（３Ｄ）表面トポロジーによって更に制約される。また、２０１１年３月２９日に発行されたＷｕなどの米国特許第７，９１５，６４４号（特許文献２）も参照されたく、それでは、図１Ｂに示すように、単一のスペーサ層が使用されるが、ここでも、フィールドプレート設計は、堆積された誘電体層の厚さ及びゲートの３Ｄ構造によってなおも制約される。３Ｄゲートトポロジーを覆ってスペーサ層を堆積させるアプローチによって課されるフィールドプレート配置の制約に加えて、留意されたいことには、この方法によって処理されるフィールドプレートはまた、フィールドプレートメタルが３Ｄゲートトポロジーの上を通り過ぎるところでの金属のクラック形成及び薄化に悩まされ得る。
【０００３】
図１Ｃを参照するに、２０１６年４月５日に発行されたＫｕｄｙｍｏｖなどの米国特許第９，３０６，０１４号（特許文献３）を参照して、ソース接続されたフィールドプレートの他の例が示されており、ここでは、ゲートプロセスに続いて製造される金属層として水平に配置される１つ以上の金属層として、バックエンドオブライン（ＢＥＯＬ）処理中に、例えばシリコンファウンドリで使用されるようなサブトラクティブ処理を用いて、ソース接続されたフィールドプレートを形成しており、フィールドプレートとキャリアチャネルとの間に配置された層間誘電体材料の厚さと、ゲートと相互作用するフィールドプレートの長さとが、ゲートのエッジにおける電界プロファイルを決定する。このアプローチは、高歩留まりのプレーナシリコン（Ｓｉ）のようなプロセスを利用するが、ゲートの電界プロファイルの調整設計において、本質的に、その下に堆積された平面状の誘電体層各々の厚さによって制約される。さらに、このアプローチは、本質的に、ＧＨｚ周波数の高周波ＲＦ  ＨＥＭＴ及び集積回路に典型的に使用される小さいソース−ドレイン距離に対して最適なブレークダウン及び性能のために電界を調整する能力がいっそう限られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７８９３５００号明細書
【特許文献２】米国特許第７９１５６４４号明細書
【特許文献３】米国特許第９３０６０１４号明細書
【発明の概要】
【０００５】
本開示によれば、トランジスタ構造が提供され、当該トランジスタ構造は、半導体と、第１の電極構造と、第２の電極構造と、上記第１の電極構造と上記第２の電極構造との間の上記半導体内でのキャリアの流れを制御する第３の電極構造と、上記半導体の上に配置され、上記第１の電極構造、上記第２の電極構造、及び上記第３の電極構造の間を横方向に延在する誘電体構造と、上記誘電体構造に入り込み、上記半導体の上方の所定の有限距離で終端する第４の電極構造と、を有する。
【０００６】
一実施形態において、上記フィールドプレート構造は上記第１の電極構造に接続されている。
【０００７】
一実施形態において、上記第４の電極構造はフィールドプレート構造である。
【０００８】
一実施形態において、上記第１の電極構造及び上記フィールドプレート構造は、同じ電位にある。
【０００９】
一実施形態において、上記第１の電極構造、上記第２の電極構造、上記第３の電極構造、及び上記第４の電極構造は、別々の電極構造である。
【００１０】
一実施形態において、上記第１の電極構造はソース電極構造であり、上記第２の電極構造はドレイン電極構造であり、上記第４の電極構造は、上記第４の電極構造の下方の上記半導体の領域内の電界を制御するための電極構造である。
【００１１】
一実施形態において、上記第１の電極構造、上記第２の電極構造、上記第３の電極構造、及び上記第４の電極構造は、互いに電気的に絶縁されている。
【００１２】
一実施形態において、上記第１の電極構造及び上記第２の電極構造は、上記半導体とオーミックコンタクトしている。
【００１３】
一実施形態において、電界効果トランジスタ（ＦＥＴ）構造が提供され、当該ＦＥＴ構造は、半導体と、上記半導体とオーミックコンタクトしたソース電極構造及びドレイン電極構造と、上記ソース電極構造と上記ドレイン電極構造との間の上記半導体内でのキャリアの流れを制御するゲート電極構造であり、上記半導体と接触したゲート電極構造と、上記半導体の上に配置され、上記ゲート電極構造、上記ソース電極構造、及び上記ドレイン電極構造の間を横方向に延在する誘電体構造と、上記ソース電極構造に電気的に接続されたフィールドプレートであり、縦方向に上記誘電体構造に入り込み、上記半導体の上方の所定の有限距離で終端したフィールドプレートと、を有する。
【００１４】
一実施形態において、電界効果トランジスタ（ＦＥＴ）構造が提供され、当該ＦＥＴ構造は、半導体と、上側の電気相互接続部と、上記半導体とオーミックコンタクトした下側のオーミックコンタクト部と、を各々が有するソース電極構造及びドレイン電極構造であり、上記上側の電気相互接続部が、縦方向に当該ＦＥＴ構造の上面から上記下側のオーミックコンタクト部まで通っている、ソース電極構造及びドレイン電極構造と、上側の電気相互接続部と、上記半導体と接触した下側のコンタクト部とを有した、上記ソース電極構造と上記ドレイン電極構造との間の上記半導体内でのキャリアの流れを制御するゲート電極構造であり、当該ゲート電極構造の上記上側の電気相互接続部が、縦方向に当該ＦＥＴ構造内に上記下側のコンタクト部まで通っている、ゲート電極構造と、上記半導体の上に配置され、上記ゲート電極構造と上記ドレイン電極構造との間を横方向に延在する誘電体構造と、上記ソース電極構造の上記上側の電気相互接続部に電気的に接続され、縦方向に上記誘電体構造に入り込み、上記半導体から所定の有限距離で終端したフィールドプレートと、を有する。
【００１５】
一実施形態において、電界効果トランジスタ（ＦＥＴ）構造が提供され、当該ＦＥＴ構造は、半導体と、上記半導体の上に配置された第１の誘電体構造と、上記第１の誘電体構造上に配置された第２の誘電体構造と、上側の電気相互接続部と、上記半導体とオーミックコンタクトした下側のオーミックコンタクト部と、を各々が有するソース電極及びドレイン電極であり、上記下側のオーミックコンタクト部が、縦方向に上記第１の誘電体構造を貫いて上記半導体まで通っており、上記上側の電気相互接続部が、縦方向に上記第２の誘電体構造の中に上記下側のオーミックコンタクト部まで通っている、ソース電極及びドレイン電極と、上側の電気相互接続部と、上記半導体と接触した下部とを有した、上記ソース電極と上記ドレイン電極との間の上記半導体内でのキャリアの流れを制御するゲート電極であり、該上側の電気相互接続部が、縦方向に上記第２の誘電体構造の中に該下部まで通っており、上記第１の誘電体構造の一部及び上記第２の誘電体構造の一部が当該ゲート電極と上記ドレイン電極との間を横方向に延在している、ゲート電極と、上記ソース電極及び上記ドレイン電極の上記上側の電気相互接続部並びに上記ゲート電極の上記上側の電気相互接続部に平行なフィールドプレートであり、当該フィールドプレートは、上記ドレイン電極の上記上側の電気相互接続部と上記ゲート電極の上記上側の電気相互接続部との間に配置され、当該フィールドプレートは、上記ソース電極の上記上側の電気相互接続部に電気的に接続された上側の電気相互接続部を有し、当該フィールドプレートの上記上側の電気相互接続部は、縦方向に当該ＦＥＴ構造の上面から上記第２の誘電体構造に入り込んで、当該フィールドプレートの下部で終端し、当該フィールドプレートの上記下部は、上記半導体から所定の有限の距離に配置されている、フィールドプレートと、を有する。
【００１６】
一実施形態において、上記第１の誘電体構造はエッチング停止層を有し、上記フィールドプレートの上記下部は上記エッチング停止層で終端している。
【００１７】
一実施形態において、上記第１の誘電体構造はエッチング停止層を有し、上記フィールドプレートの上記下部は上記第１の誘電体構造で終端している。
【００１８】
一実施形態において、上記第１の誘電体構造はエッチング停止層を有し、上記フィールドプレートの上記下部は上記第２の誘電体構造内で終端している。
【００１９】
一実施形態において、上記ソース電極及び上記ドレイン電極の上記上側の電気相互接続部、並びに上記ゲート電極の上記上側の電気相互接続部は、銅ダマシン構造である。
【００２０】
一実施形態において、上記フィールドプレートの上記上側の電気相互接続部は、相互接続構造を介して上記ソース電極の上記上側の電気相互接続部に電気的に接続され、上記相互接続構造は銅ダマシン構造である。
【００２１】
このような構成では、フィールドプレートが、縦方向に誘電体構造に入り込み、ＦＥＴの半導体の表面から半導体の上方に所定の有限の制御可能な距離で終端し、故に、その設計が、堆積される誘電体層構造の厚さから切り離される。
【００２２】
本開示の１つ以上の実施形態の細部が、添付の図面及び以下の記載にて説明される。本開示のその他の特徴、目的及び利点が、これらの記載及び図面並びに請求項から明らかになる。
【図面の簡単な説明】
【００２３】
【図１Ａ】図１Ａ、１Ｂ、及び１Ｃは、従来技術に従ったフィールドプレート構造を有するＦＥＴの概略断面図である、
【図１Ｂ】図１Ａ、１Ｂ、及び１Ｃは、従来技術に従ったフィールドプレート構造を有するＦＥＴの概略断面図である、
【図１Ｃ】図１Ａ、１Ｂ、及び１Ｃは、従来技術に従ったフィールドプレート構造を有するＦＥＴの概略断面図である、
【図２Ａ】開示に従ったソース接続されたフィールドプレートを有するＦＥＴの概略平面図である、
【図２Ｂ】開示に従った図２ＡのＦＥＴの概略断面図であり、この断面は図２Ａの直線２Ｂ−２Ｂに沿ってとられている。
【図２Ｃ】開示に従った図２ＡのＦＥＴの概略断面図であり、この断面は図２Ａの直線２Ｃ−２Ｃに沿ってとられている。
【図３Ａ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｂ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｃ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｄ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｅ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｆ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｇ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｈ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｉ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｊ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｋ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｌ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｍ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｎ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｏ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｐ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｑ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｒ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｓ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図３Ｔ】図３Ａ−３Ｔは、開示に従った、図２Ａ及び２ＢのＦＥＴの、その製造における様々な段階での概略断面図である。
【図４Ａ】開示に従った図２Ａ及び２ＢのＦＥＴで使用される複数のソース及びドレイン電極構造の一例の概略断面図である。
【図４Ｂ】開示の他の一実施形態に従った図２Ａ及び２ＢのＦＥＴで使用される複数のソース及びドレイン電極構造の一例の概略断面図である。
【図５Ａ】開示に従った図２Ａ及び２ＢのＦＥＴで使用される複数のゲート電極構造の一例の概略断面図である。
【図５Ｂ】開示の他の一実施形態に従った図２Ａ及び２ＢのＦＥＴで使用される複数のゲート電極構造の一例の概略断面図である。
【図６Ａ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図６Ｂ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図６Ｃ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図６Ｄ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図６Ｅ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図６Ｆ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図６Ｇ】図６Ａ−６Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図７】開示の他の一実施形態に従ったＦＥＴの概略断面図である。
【図８】開示の他の一実施形態に従ったＦＥＴの概略平面図である。
【図９Ａ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図９Ｂ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図９Ｃ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図９Ｄ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図９Ｅ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図９Ｆ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図９Ｇ】図９Ａ−９Ｇは、図２Ａ及び２ＢのＦＥＴのショットキーゲートメタル層を形成する方法の、その製造における様々な段階での概略断面図である。
【図１０Ａ】図１０Ａ及び１０Ｂは、図２Ａ及び２ＢのＦＥＴのオーミックコンタクト構造を形成することを理解するのに有用な図である。
【図１０Ｂ】図１０Ａ及び１０Ｂは、図２Ａ及び２ＢのＦＥＴのオーミックコンタクト構造を形成することを理解するのに有用な図である。
【図１１Ａ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１１Ｂ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１１Ｃ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１１Ｄ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１１Ｅ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１１Ｆ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１１Ｇ】図１１Ａ−１１Ｇは、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略断面図である。
【図１２Ａ】図１２Ａ及び１２Ａ１は、開示に従った半導体構造を形成するのに使用される別の低温アニールプロセスを理解するのに有用な一対の概略断面図である。
【図１２Ａ１】図１２Ａ及び１２Ａ１は、開示に従った半導体構造を形成するのに使用される別の低温アニールプロセスを理解するのに有用な一対の概略断面図である。
【図１３Ａ】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図である。
【図１３Ａ１】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ａ１は、図１３Ａの直線１３Ａ’−１３Ａ’に沿ってとられた断面図である。
【図１３Ｂ】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図である。
【図１３Ｂ１】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ｂ１は、図１３Ｂの直線１３Ｂ’−１３Ｂ’に沿ってとられた断面図である。
【図１３Ｃ】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図である。
【図１３Ｃ１】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ｃ１は、図１３Ｃの直線１３Ｃ’−１３Ｃ’に沿ってとられた断面図である。
【図１３Ｄ】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図である。
【図１３Ｄ１】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ｄ１は、図１３Ｄの直線１３Ｄ’−１３Ｄ’に沿ってとられた断面図である。
【図１３Ｄ２】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ｄ２は、図１３Ｄの直線１３Ｄ”−１３Ｄ”に沿ってとられた断面図である。
【図１３Ｄ３】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ｄ３は、図１３Ｄの直線１３Ｄ’’’−１３Ｄ’’’に沿ってとられた断面図である。
【図１３Ｅ】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図である。
【図１３Ｅ１】図１３Ａ−１３Ｅ１は、開示の他の一実施形態に従った、ＦＥＴの、その製造における様々な段階での概略的な平面図及び断面図であり、図１３Ｅ１は、図１３Ｅの直線１３Ｅ’−１３Ｅ’に沿ってとられた断面図である。
【００２４】
様々な図中の似通った参照符号は同様の要素を指し示している。
【発明を実施するための形態】
【００２５】
次に図２Ａ及び２Ｂを参照するに、ここではＨＥＭＴであるマルチゲート電界効果トランジスタ（ＦＥＴ）１２が中に形成された半導体構造１０が示されている。ＦＥＴ１２は、ここでは例えば２つである複数の、金を含まない（金フリーの）、フィンガー状のゲート電極構造１４１、１４２を含んでいる。半導体構造１０は、この例では半導体メサ１１を持った、詳細に後述する誘電体基板３２を含み、該半導体メサ１１は、該半導体メサ１１上に、詳細に後述する半導体層３６を有する。より具体的には、ゲート電極構造１４１、１４２が、半導体メサ１１の半導体層３６上に配置され、ゲート−ゲートパッドインターコネクト１７（図２Ｃ）を介して、半導体メサ１１を外れて基板３２上に配置された金フリーのゲートパッド１６に相互接続され、金フリーのフィンガー状のドレイン電極構造２０が、図示のように、半導体メサ１１上にそれにオーミックコンタクトして配置され、且つ、半導体メサ１１を外れて基板３２上にあるドレインパッド２１に接続され、ここでは例えば２つである複数の金フリーのソース電極構造２２１、２２２が、導電ビア２６を介して、基板３２の裏面上の、ＦＥＴ１２のソースパッド２５として機能するグランドプレーン導体２４（図２Ｂ）に接続され、そして、ここでは例えばソース接続されたフィールドプレートである一対のフィールドプレート２３１、２３２が、それぞれ、図示のように、ゲート電極構造１４１とドレイン電極構造２０との間、及びゲート電極構造１４２とドレイン電極構造２０との間に配置される。なお、ゲート電極構造１４１、１４２は、半導体メサ１１を通ってのソース電極構造２２１、２２２とドレイン電極構造２０との間でのキャリアの流れを制御し、ゲートパッド１６、ドレインパッド２１及びソースパッド２５は、誘電体基板３２によって電気的に絶縁される。留意されたいことには、図１Ａのエッチングされたメサ構造によって提供される電気絶縁は、同じマスクされた層の（エッチングに代わる）ここでは例えば窒素であるイオン注入によって提供されることもできる。これは、プレーナ構造をもたらすことになる。
【００２６】
フィールドプレート２３１、２３２は、構造１０の上面から縦方向に下方に（Ｚ軸に沿って）、後述する層５０、５６、及び５８を有する第１の誘電体構造４９内に所定の深さまで延在する。フィールドプレート２３１、２３２は、フィールドプレートインターコネクト２７１、２７２を介してそれぞれソース電極構造２２１、２２２の上部に接続された上端２９Ｕと、半導体層３６から所定の距離Ｐだけ離隔された下端２９Ｌとを持ち、ここで、Ｐは、誘電体構造３１の上面から下端２９Ｌまでの間の所定の距離（Ｐ１）と、誘電体構造３１の厚さとの和であり、該構造３１は、図示のように、所定の厚さ（Ｐ２）を持つここでは窒化シリコンＳｉＮｘである誘電体層４８と、所定の厚さ（Ｐ３）を持つここではＳｉＮｘである誘電体層４４と、所定の厚さ（Ｐ４）を持つここではＳｉＮｘである誘電体層３８とを有する。故に、Ｐ＝Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４である。フィールドプレート２３１、２３２は、フィールドプレート２３１、２３２の底部の下方の半導体層３６内の領域Ｒにおける電界を制御する。誘電体構造４９は、ここでは例えば二酸化シリコン（ＳｉＯ２）である上部誘電体層５８と、ここでは例えば窒化シリコン（ＳｉＮｘ）である中間誘電体層５６と、ここでは例えば二酸化シリコン（ＳｉＯ２）である下部誘電体層５０とを有する。フィールドプレート２３１、２３２は、図示のように、ＦＥＴ１２構造１０のＸ−Ｙ平面内のＸ軸に沿って横方向に離間される。なお、ソース電極構造２２１、２２２、ドレイン電極構造２０、ゲート電極構造１４１、１４２、及びフィールドプレート２３１、２３２は、図示のように、Ｙ軸に沿って互いに平行であるとともに、Ｚ軸に沿って伸びて延ばされる。理解されるべきことには、ゲート電極、ソース電極、及びドレイン電極の数は、図示されたものよりも多数又は少数であってもよく、いずれにしても、ゲート電極構造１４１、１４２の各々が、ドレイン電極構造２０のうちの対応する１つとソース電極構造２２１、２２２のうちの対応する１つとの間に配置されて、ドレイン電極構造２０とソース電極構造２２１、２２２のうちの対応するものとの間でのＦＥＴ１２におけるキャリアの流れを制御する。図３Ａ−図３Ｔに関して更に詳細に説明するように、構造１０の前側又は頂部側は、マルチゲートＦＥＴ１２を形成するようにシリコンファウンドリにて処理される。
【００２７】
より具体的には、引き続き図２Ａ及び２Ｂを参照するに、半導体構造１０は、ここでは例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、又はシリコン・オン・インシュレータ（ＳＯＩ）である基板３２を含む。基板３２の上部上のここでは窒化ガリウム（ＧａＮ）であるＩＩＩ族窒化物層３４の層が、基板３２の上面を覆っておよそ２−５ミクロンの厚さを持ち、ＩＩＩ族窒化物層３４の上面上のここでは窒化アルミニウムガリウム（Ａｌ（ｘ）Ｇａ（１−ｘ）Ｎ、ただし、ｘは０＜ｘ≦１）であるＩＩＩ族窒化物半導体層３６が、例えば、およそ５０−３００オングストロームの厚さを持つ（図２Ｂ）。理解されるべきことには、層３４（図２Ｂ）は、ここではＧａＮバッファ構造であり、これはまた、図示されていない核形成層及び歪み解放層を含む。従来のシリコン（Ｓｉ）ファウンドリ適合（サブトラクティブ）リソグラフィエッチング処理技術を用いてＩＩＩ族窒化物半導体層３４及びＩＩＩ族窒化物半導体層３６の一部を除去して、半導体メサ１１を形成する。
【００２８】
更により具体的には、ソース電極構造２２１、２２２、及びドレイン電極構造２０は、それぞれ、層３６とオーミックコンタクトした下側の電気コンタクト構造４２１、４２２、及び４２３と、ここでは、より詳細に後述する拡散バリア層５４ａ内に配置された銅層５４ｂを有する銅ダマシン構造５４１、５４２、及び５４３である上側の電極構造５４１、５４２、及び５４３とを有する（ここでは上側電極構造５４１である上側電極構造５４１、５４２、及び５４３のうちの例示的な１つについて図示（図２Ｂ、３Ｄ２）している）。ゲート電極構造１４１、１４２は、半導体層３６とショットキーコンタクトした下側のショットキーコンタクト構造１４ＧＣと、上側の電極構造５４４、５４５を有し、ここでは、上側電極構造５４４、５４５は、ソース電極構造２２１、ドレイン電極構造２０、及びソース電極構造２２２それぞれの上側電極構造５４１、５４３、５４２に使用されるのと同じ銅ダマシン構造である。フィールドプレート２３１、２３２は各々、ここでは、ソース電極構造２２１、ドレイン電極構造２０、ソース電極構造２２２、及びゲート電極構造１４１、１４２に使用されるのと同じ銅ダマシン電極構造５４１Ｌ、５４３Ｌ、５４２Ｌ、及び５４４、５４５である。なお、ソース電極２２１、２２２、ドレイン電極２０、及びゲート電極１４１、１４２の上側電極構造５４１、５４２、５４３、及び５４４、５４５は、図示のように、後述する誘電体層３８、４４、４８、５０、５６、及び５８によって互いに電気的に絶縁される。さらに留意されたいことには、相互接続部材２７１、２７２も、ソース電極構造２２１、２２２、ドレイン電極構造２０、及びゲート電極構造１４１、１４２に使用されるのと同じ銅ダマシン電極構造である。これまた留意されたいことには、フィールドプレート２３１、２３２の各々は、縦方向に（導電ビアとしてＺ軸に沿って）誘電体層５８、５６を貫いて層５０の中まで部分的に入り込んで誘電体層４８の上面から所定の距離Ｐ１で終端し、それにより、上述のようにＩＩＩ族窒化物半導体層３６の上面からの所定の距離Ｐで終端する。なお、フィールドプレート下端２９Ｌは、上述のように、誘電体層３８、４４、及び４８の厚さに、開口５３の下且つ層４８の上に位置する誘電体層５０の残存したエッチングされていない部分の厚さを足し合わせたものだけ、縦方向に半導体層３６から離隔されるとともに、図示のように、ゲート電極構造１４１、１４２及びドレイン電極構造２０から横方向に離間され、且つそれらから誘電的に絶縁される。所定の距離Ｐの値は、典型的に、最適なＦＥＴブレークダウン、分散、及び利得特性を得るための実験及び試験とデバイスレベルシミュレーションとの混ぜ合わせによって決定される。
【００２９】
次に図３Ａ−３Ｔを参照して、構造１０を形成するプロセスを説明する。従って、先ず図３Ａを参照するに、（図３Ａに示す基板３２のＸ−Ｙ平面（図２Ａ）内に置かれた）前側又は頂部側の面又は表面が、図３Ｂに示すように、ここでは例えば窒化シリコンＳｉＮｘであるパッシベーション層３８で被覆され、パッシベーション層３８は、ここでは例えば、０ｎｍから１５０ｎｍの範囲内の所定の厚さ（Ｐ４）を持つ。層３８を、従来からのシリコンファウンドリ適合（サブトラクティブ）リソグラフィエッチング処理技術を用いて処理することで、図３Ｃに示すように、層３８の選択された部分を貫く窓又は開口４０１−４０３が形成されて、下に位置するＡｌＧａＮ半導体層３６の部分を露出させ、そこは、図３Ｄに示すように電気コンタクト構造４２１−４２３（図２Ｂ）が形成されるところである。
【００３０】
より具体的には、図３Ｄに示すように、電気コンタクト構造４２１−４２３（図２Ｂ）は、構成において同じであり、ここでは電気コンタクト構造４２１であるそれらのうちの例示的な１つについて、より詳細に図４Ａに示す。電気コンタクト構造４２１は、（Ａ）チタン（Ｔｉ）又はタンタル（Ｔａ）の底部層４２ａと、層４２ａ上の例えばアルミニウム又はＳｉドープされたアルミニウム（Ａｌ１−ｘＳｉｘ）の層４２ｂ（ここで、Ｓｉドーピングｘは典型的に≦０．０５）と、例えばタンタル（Ｔａ）又はここでは例えば窒化チタン（ＴｉＮ）である金属窒化物である層４２ｃと、を有する金フリーのオーミックコンタクト構造４２ＯＣ、並びに、（Ｂ）オーミックコンタクト構造４２ＯＣ上に配置された、ここでは例えばニッケル又はモリブデン又は白金である金フリーの導電性エッチング停止層４２ＥＳを含む。なお、エッチング停止層は、特定のエッチャントで、該エッチャントが当該エッチング停止層に到達するまで被エッチング材料をエッチングする速さの半分未満（≦１／２）の速さでエッチングされる。層４２ａ、４２ｂ、４２ｃ及び４２ＥＳは、図３Ｄに示す構造の表面を覆って配置されるとともに開口４０１−４０３中に配置される。堆積後に、従来からのシリコン（Ｓｉ）ファウンドリ適合サブトラクティブパターニング（リソグラフィ及びエッチング）技術を用いて、オーミックコンタクト構造４２ＯＣの層４２ａ、４２ｂ、及び４２ｃが形成される（特に、塩素系のドライエッチングケミストリを用いてオーミックコンタクト構造４２ＯＣがドライエッチングされる）。そして、後述するアニールプロセスの間に、ここではＡｌＧａＮ層であるＩＩＩ族窒化物半導体層３６とオーミックコンタクトした電気コンタクト構造４２１−４２３が形成される。ここで、電気コンタクト構造４２１−４２３は例えば６０ｎｍよりも厚い。
【００３１】
より具体的には、オーミックコンタクト構造４２ＯＣの各々は、三金属スタックであり、（ａ）Ｔｉ又はＴａの底部層４２ａ（これは、層４２ａを堆積させるのに先立つ層３６内への塩素プラズマ系ドライエッチングによって、構造４２１−４２３のためにＩＩＩ族窒化物半導体層３６の上面部分内にリセス化されてもよい）と、（ｂ）ここでは例えばアルミニウム又はＳｉドープされたアルミニウムＡｌ１−ｘＳｉｘ層４２ｂ（ただし、ｘは１未満であり、ここでは、ｘは典型的に≦０．０５）であるアルミニウムベースの層４２ｂと、（ｃ）アルミニウムベースの層４２ｂ上の、例えば、タンタル又はここでは例えば窒化チタン（ＴｉＮ）である金属窒化物の層４２ｃである頂部金属層４２ｃとを含む。層４２ａ及び層４２ｃの典型的な厚さは５−３０ｎｍであり、層４２ｂは、オーミックコンタクト３層構造４２ＯＣスタックに関して選択される金属層に依存して、５０−３５０ｎｍの範囲とすることができる。
【００３２】
より具体的には、最適なコンタクトモルフォロジーを維持するため、及び汚染制御のために、半導体オーミックコンタクトを形成するためのオーミックコンタクト構造４２ＯＣのアニールは、アルミニウムの融点（≦６６０℃）よりも低く保たれる。このような低温アニールは、典型的に、定常状態温度にて窒素雰囲気中で５分より長く（≧５）かかる。より具体的には、ここでは例えばＴｉ又はＴａ層４２ａである金属−半導体オーミックコンタクト構造４２ＯＣの第１の金属要素が、ここでは例えばＡｌｘＧａ１−ｘＮ層３６であるＩＩＩ族窒化物の表面上に直接堆積され、又は該表面と接触して配置され、そして、オーミックコンタクト構造４２ＯＣのオーミックコンタクト形成アニール（ここでは、オーミックアニールとしても参照される）において、周囲温度から定常状態アニール温度への温度ランプ中に、ＩＩＩ族窒化物材料インタフェース層３６内のＶ族元素である窒素と反応することによって金属窒化物を形成する。なお、線形の温度ランプが使用されるとき、温度ランプは典型的に≦１５℃／秒であるが、階段状の温度ランププロファイル、及び階段状と線形との混合ランププロファイルも、金属窒化物の形成において第１の金属層４２ａのＩＩＩ族窒化物表面層３６との相互作用を最適化するために使用され得る。次に、ここでは例えばアルミニウム層４２ｂである第２の、より低抵抗の金属が、≧５分にわたる≦６６０℃での定常状態アニールプロセスの間に、第１の金属（ここでは層４２ａ）、形成された金属窒化物、及びＩＩＩ族窒化物材料（ここでは層３６）の中に拡散し、非常に低抵抗のオーミックコンタクトを実現する。最後に、オーミックコンタクトを形成する金属−半導体オーミックコンタクト構造４２ＯＣの、ここでは層４２ａ及び４２ｂの金属である第１及び第２の金属と、ＩＩＩ族窒化物材料層３６との間の、≦６００℃の温度での相互作用の量を最大化するために、これら２つの層（ここでは層４２ａ及び４２ｂ）の上にこれら２つのうちの上側の層（ここでは層４２ｂ）と接触して配置される第３の金属層（ここでは層４２ｃである金属窒化物又は金属）との混ざり合いを防止する必要がある。
【００３３】
オーミックコンタクト構造４２ＯＣの最初の２つの層（ここでは層４２ａ及び４２ｂ）の第３の層（ここでは層４２ｃ）との混ざり合いの防止は、幾つかのやり方で遂行されることができる。それは、第１及び第２の金属（層４２ａ及び４２ｂ）の二層スタックとしてオーミックコンタクト構造４２ＯＣを堆積させ、オーミックコンタクト構造４２ＯＣをアニールし、その後に、第３の金属堆積（ここでは層４２ｃ）に先立って、酸化した界面の除去（酸化した界面のドライエッチング、ウェットエッチング、又はその場（ｉｎ−ｓｉｔｕ）ドライスパッタ除去による）を行うことによって遂行されてもよいし、あるいは、オーミックコンタクト構造４２ＯＣのオーミックアニールの前にオーミックコンタクト構造４２ＯＣの３つの金属層４２ａ、４２ｂ、及び４２ｃの全てが堆積される場合に、オーミックコンタクト構造４２ＯＣとＩＩＩ族窒化物半導体層３６との間に低温（≦６６０℃）オーミックコンタクトを形成するために、以下の２つの方法のうちの１つを使用してもよい。第１の方法（プレアニール及びポストアニールのオーミックコンタクト構造について、それぞれ、図１０Ａ及び１０Ｂに示される）では、オーミックコンタクト構造４２ＯＣの金属窒化物層（例えばＴｉＮ又はＴａＮなどであり、ここでは層４２ｃ）が、第２のアルミニウム層（４２ｂ）と接触して配置されて、≦６６０℃でのアニール中に層４２ｂと混ざり合うことに抵抗するとともに、金属層４２ａがＩＩＩ族窒化物層３６及び金属層４２ｂと合金化されて、層４２ａとＩＩＩ族窒化物層３６との間に金属窒化物中間層が形成され（なお、アニール後に幾らかの合金化されていない層４２ａの部分が存在してもよく、金属窒化物中間層は不連続であってもよい）、ポストアニールオーミックコンタクト構造４２ＯＣを形成する。第２の方法（図示せず）では、オーミックコンタクト構造４２ＯＣ堆積プロセス又はオーミックコンタクト構造４２ＯＣのオーミックアニールにおいて堆積装置又はアニール装置で使用されるガス中に存在する、又は意図的には導入されないガス中に存在する、のいずれかである酸素との反応によって、薄い（〜１−１０ｎｍ厚の）部分的に酸化された第２の金属（ここではアルミニウム層４２ｂ）若しくは第３の金属（ここではＴａ、ＴｉＮ、又はＴａＮ層４２ｃ）、又はこれらの組み合わせが形成される。この部分的に酸化された金属中間層は、第２の金属層（ここではアルミニウム層４２ｂ）と第３の金属又は金属窒化物層（ここでは、Ｔａ、ＴｉＮ、又はＴａＮ層４２ｃ）との間に形成されて、又は≦６６０℃でのアニール中に混ざり合いに抵抗する第２のアルミニウム層（４２ｂ）と接触して形成されて、ポストアニールオーミックコンタクト構造４２ＯＣを形成する。別の言い方をすれば、第２の方法では、金属堆積プロセス及び／又はアニールプロセス中の酸化物中間層の形成によって、アニール中に第３の金属層４２ｃ（金属窒化物又は金属）が層４２ｂと混ざり合うことが防止され、この酸化物中間層は、層４２ｂと層４２ｃとの間に形成され、金属層４２ａが、ＩＩＩ族窒化物層３６及び金属層４２ｂと合金化され、層４２ａとＩＩＩ族窒化物層３６との間に金属窒化物中間層が形成される（なお、アニール後に幾らかの合金化されていない層４２ａの部分が存在してもよい）。従って、一実施形態（図１２Ａ及び１２Ａ１）において、電気コンタクト構造金属堆積プロセス及び／又はオーミックアニールプロセス中に、オーミックコンタクト構造４２ＯＣの第２の金属と第３の金属との間に、部分的に酸化された中間層ＩＬｂを形成することによって、混ざり合いが防止される。第１の方法（図１０Ａ及び１０Ｂ）では、層４２ｃとして金属又は金属窒化物の層を形成することによって、混ざり合いが防止される。
【００３４】
上述のようなオーミックコンタクト構造に少量のシリコンドーパントを添加することによって、金属−半導体オーミックコンタクト抵抗に対する更なる最適化も達成し得る。シリコンは、例えば電子ビーム蒸着及びスパッタリングなどの複数の方法によって付与され得る。シリコンは、（シリコンスパッタリングターゲットのスパッタリングによって、若しくは電子ビーム蒸着によって）オーミックコンタクト構造４２ＯＣ内の別個の層として堆積されることができ、又は、複数の純ターゲット（ここでは例えばシリコンとアルミニウム）を同時スパッタリングすることによりシリコンを別の層内に混ぜることによって、又は、Ｓｉドープされたターゲット（ここでは例えばＳｉドープされたアルミニウムＡｌ１−ｘＳｉｘ層４２ｂ、ただし、Ｓｉドーピングｘは典型的に≦０．０５）をスパッタリングすることによって付与されることができる。
【００３５】
従って、低温でのオーミックコンタクト形成アニールは、以下のようにまとめられ得る：周囲温度から定常状態温度までのアニールプロセスの温度ランプ段階中に、オーミックコンタクト構造４２ＯＣのここでは層４２ａである第１の金属で金属窒化物を形成し；電気コンタクト構造のここでは層４２ｂである第２の金属が、第１の金属内に、そしてここでは層３６であるＩＩＩ族窒化物半導体層の上面へと拡散して、ＩＩＩ族窒化物層３６とオーミックコンタクト構造４２ＯＣとの界面に形成されるオーミックコンタクトの抵抗を低くし；ＩＩＩ族窒化物半導体層３６と接触した第１の金属と、オーミックコンタクト層４２ｂの第２の金属とが、オーミックアニールプロセス中にオーミックコンタクト層４２ｃの第３の金属（又は金属窒化物）と混ざり合うことが防止され；そして、第１の金属及び第２の金属及び第３の金属（金属窒化物又は金属）が、オーミックコンタクト形成アニールプロセスの間、それらの融点よりも低く維持される。最初の２つの金属（層４２ａ及び４２ｂ）の第３の金属（層４２ｃ）との混ざり合いの防止は、間接的に、低温での最初の２つの金属のＩＩＩ族窒化物界面との相互作用を促進させ、それにより、コンタクト抵抗を低くすることを支援する。上述のアニールプロセスの後、図３Ｄに示すように、層４２ｃ上に、ここでは例えばニッケル、モリブデン又は白金である導電性のエッチング停止層４２ＥＳが配置される。
【００３６】
次に図３Ｅを参照するに、図３Ｄに示した構造の表面が、図示のように、ここではやはりＳｉＮｘである誘電体層４４で被覆され、誘電体層４４は、ここでは例えば０ｎｍから１５０ｎｍの範囲内の厚さである所定の厚さ（Ｐ３）を持つ。
【００３７】
次に図３Ｆを参照するに、ここではＡｌＧａＮ層であるＩＩＩ族窒化物半導体層３６とショットキーコンタクトして、フィンガー状の、ガンマ形状のゲート電極１４１、１４２が形成されることになるＩＩＩ族窒化物半導体層３６の部分を露出させるように、従来からのシリコン（Ｓｉ）ファウンドリ適合（サブトラクティブ）リソグラフィ及びエッチング処理技術を用いて、図示のように、層４４及び３８の中に開口又は窓４６が形成される。
【００３８】
次に図３Ｇを参照するに、シリコン（Ｓｉ）ファウンドリ適合リソグラフィ及びエッチングプロセスを用いて、図示のように、フィンガー状のゲート電極構造１４１−１４２（図２Ａ及び２Ｂ）のショットキーコンタクト構造１４ＧＣ部分が、開口又は窓４６を貫いて形成される。より具体的には、ゲート電極構造１４１−１４２の各々は構成において同じであり、ここではゲート電極構造１４１であるそれらのうちの例示的な１つについて、詳細に図５Ａに示す。ゲート電極構造１４１は、（Ａ）ＡｌＧａＮ半導体層３６とショットキーコンタクトした、ここでは、例えば、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、ニッケル／窒化タンタル（Ｎｉ／ＴａＮ）、ニッケル／タンタル（Ｎｉ／Ｔａ）、ニッケル／タンタル／窒化タンタル（Ｎｉ／Ｔａ／ＴａＮ）、ニッケル／モリブデン（Ｎｉ／Ｍｏ）、窒化チタン／タングステン（ＴｉＮ／Ｗ）、又はドープされたシリサイドといった、単一の材料又は複数の材料であるゲートメタル層１４ａを有するゲート電気コンタクト構造１４ＧＣと、（Ｂ）図３Ｊ−３Ｍに関して説明するここでは銅ダマシン電極コンタクトである金フリーの電極コンタクトとを含む。ここでは、ＩＩＩ族窒化物半導体層３６とショットキーコンタクトを形成するショットキーコンタクトメタルであるゲートメタル層１４ａは、従来からのシリコン（Ｓｉ）ファウンドリ適合サブトラクティブパターニング技術を用いて形成され、なお、ゲート電気コンタクト構造１４ＧＣは、図５Ａに示すように、ゲートメタル層１４ａとＩＩＩ族窒化物半導体層３６との間に配置された、例えば酸化アルミニウム（Ａｌ２Ｏ３）といった、薄い（典型的に、〜２−１０ｎｍ）誘電体層１４ｂを有して、メタル絶縁ゲートＨＥＭＴ（ＭＩＳＨＥＭＴ）を形成してもよい。留意すべきことには、ゲートメタル層１４ａは、図示のようにＴ字形状であってもよいし、又は、隣接するドレイン電極構造の方向を向いたオーバーハング部１５を持った、ゲート接続されたフィールドプレート構造を形成するように、図５Ｂに示すように、ガンマ形状（Γ形状）であってもよい。
【００３９】
なお、ショットキーゲートメタル層１４ａをなす金属又は金属窒化物のドライエッチングは、典型的に、塩素系（例えば、Ｎｉ及びＴｉＮをエッチングするため）若しくはフッ素系（例えば、Ｍｏ、ＴｉＮ、Ｗ、Ｔａ、及びＴａＮをエッチングするため）又はこれらの組み合わせ（例えば、ＴｉＮ、Ｗ、Ｔａ、及びＴａＮをエッチングするため）とし得る。しかしながら、ショットキーゲートメタル層１４ａにＮｉが使用されるとき、それは、揮発性のエッチング副生成物の欠如のために、ドライエッチングすることがかなり困難であり得る。従って、ここでは例えば塩素（Ｃｌ２）とアルゴン（Ａｒ）ガスとの混合物であるニッケルドライエッチングは、主として物理的なエッチング（スパッタリング）であり、化学ベースのエッチングではない。物理優位なドライエッチングは、下に位置する層に対して乏しいエッチング選択性を持つので、ショットキー層１４ａを含めＮｉをドライエッチングすることは、ここでは例えばショットキーゲートメタル層１４ａ内のＮｉの厚さとパッシベーション層３８内の誘電体の厚さとがほぼ同じときである一部の状況において、パッシベーション層３８内への許容できないオーバーエッチングを生じさせ得る。そのような場合、パッシベーション層３８とショットキーゲートメタル層１４ａのオーバーハング部１５との間に、ここでは例えば二酸化シリコン（ＳｉＯ２）である犠牲誘電体層（図示せず）を堆積させる必要があり得る。
【００４０】
Ｎｉで構成されるショットキーゲートメタル層１４ａをエッチングする別の一方法は、存在する場合に、頂部金属（ここでは例えば、ＴａＮ、Ｔａ、Ｍｏ、又はこれらの組み合わせ）のためのドライエッチングと、Ｎｉ層のためのウェットエッチング（ここでは例えば、ＨＦ、Ｈ３ＰＯ４、ＨＮＯ３、若しくはＨ２ＳＯ４系、又はこれらの組み合わせ）とを使用するものである。ショットキーメタル層１４ａのＮｉウェットエッチャントを、それが頂部金属層（使用される場合、以下の図９Ａ−９Ｇの説明においてのように、底部ショットキーメタル層が１４ａ’になり、頂部ショットキー層が１４ａ”になる）に対して高度に選択的であるように選択することが重要である。また、マスクされたショットキーゲートメタル層１４ａ機構の下のニッケルの意図せぬ除去（ここではアンダーカットとしても参照される）は、このプロセスから得られるゲート寸法が再現性あるように、及び意図した通りにゲートが機能するように、最小化されるべきである。結果として、ショットキーメタル層１４ａによってマスクされるフィーチャサイズのトータル幅が縮小するにつれて、アンダーカットを最小化するよう、ショットキーゲートメタル層１４ａ内のニッケル層の厚さも小さくなる。ショットキーゲートメタル１４ａによって画成される１ミクロン未満（≦１μｍ）のフィーチャサイズについて、ショットキーコンタクトゲートメタル層１４ａの堆積されるＮｉの厚さは、ここでは例えば、≦１００ｎｍとなり得る。
【００４１】
ゲート電極構造１４１及び１４２の形成を、図９Ａ−９Ｈに関連して、より詳細に示す。従って、図９Ａに示すように、ここでもＳｉＮｘである誘電体層４４を形成し、そして、図９Ｂに示すように、層４４及び３８内に開口又は窓４６を形成した後に、図３Ｅ及び３Ｆに関連して上述したように、ここでは例えばＮｉ又はＴｉＮである第１のゲートメタル又はショットキーコンタクトメタル層１４’ａが、図９Ｃに示すように、誘電体層４４を覆って、及び窓４６を通してＡｌＧａＮ層３６の露出部上に堆積される。次に、図９Ｃに示すように、第１のゲートメタル又はショットキーコンタクト層を覆って、ここでは例えばＴａＮ、Ｔａ、Ｍｏ、又はＷである第２のゲートメタル層１４”ａが堆積される。
【００４２】
次に、図９Ｄに示すように、窓４６と揃えられて、第２のゲートコンタクトメタル１４”ａの表面の一部を覆って、フォトレジスト又はハードマスクのいずれか４５が形成される。図９Ｅに示すように、該マスクによって露出された第２のゲートコンタクトメタル１４”の部分が、ドライエッチングを用いて除去される。次に、図９Ｆに示すように、同じマスク４５を用い、ドライ又はウェットエッチングを使用して、第１のゲートコンタクト又はショットキーコンタクトメタル１４’ａの露出部が除去される。次いで、図９Ｇに示すようにマスク４５が除去される。
【００４３】
ゲート電極１４１−１４２のショットキーコンタクト構造１４ＧＣを形成した後、図３Ｇに示した構造を覆って、図３Ｈに示すように、ここでは例えば２ｎｍから１５０ｎｍの範囲内の厚さである所定の厚さ（Ｐ２）を持った、ここではＳｉＮｘである誘電体層４８が形成され、続いて、図３Ｉに示すように、ここではＳｉＯ２である誘電体層５０が形成される。層５０の上面が、マスクされるとともに、層５０を貫いて層４８の上部内まで開口５１（図３Ｊ）を形成するように処理されて、ショットキーコンタクト構造１４ＧＣの上面が露出される。ここでは、エッチャントは、フッ素系ドライエッチングであり、ショットキーコンタクト構造１４ＧＣに使用される金属及び／又は金属窒化物に応じて、ショットキーコンタクト構造１４ＧＣの層１４ａ（図５Ａ）の上面にて又は該上面内で停止する。
【００４４】
層５０の上面が、再びマスクされるとともに、層５０の上部を貫く開口５３（図３Ｋ）を形成するように処理される。より具体的には、ここでは、エッチャントは、フッ素系ドライエッチングであり、図３Ｋに示すように、誘電体層４８の上面から所定の距離Ｐ１で停止するような時間にされ、それにより、ＩＩＩ族窒化物半導体層３６の上面から所定の距離Ｐで終端する。
【００４５】
層５０の上面が、再びマスクされるとともに、層５０を貫く開口５５（図３Ｌ）を形成するようになおも処理される。より具体的には、ここでは、エッチャントは、フッ素系ドライエッチングであり、図３Ｌに示すようにエッチング停止層４２ＥＳにて停止する。
【００４６】
次に、ダマシン電気相互接続構造セクション５４１、５４２、及び５４３の下側の銅ダマシン電気相互接続構造セクション５４１Ｌ、５４２Ｌ、５４３Ｌ（図２Ｂ、３Ｍ）が、図３Ｍに示すように、ゲート電極構造１４１及び１４２と共に、及びフィールドプレート２３１及び２３２の下側セクション２９Ｌと共に、ビア５１、５３、及び５５内に同時に形成される。ダマシン構造の各々は、構成において同じであり、図３Ｍに示すように、ここでは例えばタンタル若しくは窒化タンタル又はこれらの組み合わせである密着層兼銅拡散バリア層５４ａで底面及び側面を覆われた銅の上部層５４ｂを含む。
【００４７】
これらダマシン構造は、先ず、図示せぬ薄い金属シード層（典型的に、Ｔａ／Ｃｕ、Ｔａ／ＴａＮ、又はＴａＮ／Ｃｕであり、≦１０００オングストローム）をスパッタリングし、続いて、その層を使用して、誘電体層５０内に形成されたトレンチ（ビア５１、５３、及び５５）（図３Ｌ）内への銅めっきを支援することによって形成される。なお、シード層はまた、銅拡散バリアとしても、及び誘電体層５０への密着層としても機能する。次いで、トレンチの余分な銅オーバーフィルが化学機械研磨（ＣＭＰ）で除去され、それが、図３Ｍに示すように、トレンチ内に配置された金属のみを残し、平坦化された表面を形成することによって、金属インターコネクトを画成する。
【００４８】
次に、平坦化された表面を覆って、図３Ｎに示すように、ここではＳｉＮｘである誘電体層５５、及びそれに続くここではＳｉＯ２である誘電体層５８が形成される。
【００４９】
次に、リソグラフィエッチング処理を用いて、ここではフッ素系ドライエッチングを用いて、ダマシン電気相互接続構造セクション５４１Ｌ、５４２Ｌ、５４３Ｌと、フィールドプレート２３１及び２３２のダマシン下側セクション２９Ｌと、の上に置かれた誘電体層５８の選択された部分を貫いて、開口６０が形成される。なお、このエッチングは、図３Ｏに示すように、エッチング停止層として機能する誘電体層５６で停止する。
【００５０】
次に、リソグラフィによる時限式エッチング処理を用いて、ここではフッ素系ドライエッチングを用いて、図３Ｐに示すように、誘電体層５８の上側の選択された部分が除去されて、誘電体層５８のこれら選択部分に凹部（リセス）６２が形成される。
【００５１】
次に、図３Ｍに関連して説明したように形成されたものと同様のやり方で、図３Ｑに示すように、開口６０及び凹部６２の中にダマシン構造が形成される。これらの構造のうちの１つは、ソース電極２２１（図２Ｂ）をフィールドプレート２３１に電気的に相互接続するフィールドプレート−ソースインターコネクト２７１（図２Ｂ）であり、これらの構造のうちの別の１つは、ソース電極２２２（図２Ｂ）をフィールドプレート２３２に電気的に相互接続するフィールドプレート−ソースインターコネクト２７２（図２Ｂ）であり、これらの構造のうちの別の１つは、図２Ｂに示したドレイン電極構造２０の電気相互接続構造セクション５４３Ｌであり、そして、これらの構造のうちの別の１つは、ゲート−ゲートパッドインターコネクト１７（図２Ｃ）である。
【００５２】
前面処理の完了後、次いで図３Ｒを参照するに、裏面処理が開始する。より具体的には、ウエハは、図示せぬ一時的なキャリア上にフェイスダウンで取り付けられ、次いで、ウエハが、ここでは例えば５０ミクロン又は１００ミクロンまで薄化される。この構造の露出された底面が、電極コンタクト５４１及び５４２の下方の基板３２の底面の一部を露出させるようにマスクされる。次に、それら露出された部分内に、ここでは例えば六フッ化硫黄（ＳＦ６）であるフッ素系ドライエッチングを用いて、ＳｉＣ又はＳｉ基板３２の底部からエッチングすることによって、ビアホール７０が形成される。
【００５３】
次に、ここではＧａＮ層３４で停止するフッ素系ドライエッチングであるリソグラフィエッチングを用いて、図３Ｓに示すように、薄化された基板３２の裏面を通じてビア７０がエッチングされ、ＧａＮ層３４がエッチング停止層として機能する。
【００５４】
次に、リソグラフィエッチング処理を用いて、図３Ｔに示すように、ビア７０が、電気コンタクト構造４２１及び４２２のエッチング停止層４２ＥＳ（図４Ａ）まで、ＩＩＩ族窒化物層３４及び３６と、電気コンタクト構造４２１及び４２２のオーミックコンタクト構造４２ＯＣ（４２ａ、４２ｂ、４２ｃ）（図４Ａ）とを貫いて延長され、エッチャントは、塩素系ドライエッチングであり、ここでは例えば、三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）との組み合わせである。
【００５５】
次に、図２Ｂを参照するにと、図３Ｔの構造の底面は、図示のように、ここでは銅を有した、グランドプレーン導体２４と、基板３２の底面及びビアホール７０内にある導電ビア２６とを有する。ここで、例えば、層２８ｂは、（図２Ｂに示すように）ここでは例えばタンタル若しくは窒化タンタル又はこれらの組み合わせである密着層兼銅拡散バリア層２８ａを備えた銅である。理解されるべきことには、導電ビア２６及びグランドプレーン２４は、ここでは例えば、金（Ａｕ）層２８ｂとチタン（Ｔｉ）又はチタン／白金（Ｔｉ／Ｐｔ）層２８ａである代わりの金属を有することができる。この場合、裏面処理は、金が汚染問題も示さない領域で行われることになる。
【００５６】
従って、ここで、図３Ｒ−３Ｔ及び図２Ｂに関連して上述した実施形態では、前面処理及び裏面ウエハ薄化の後に、裏面ビアホール７０が、導電性エッチング停止層４２ＥＳ上で終端する二段階エッチングプロセスを有する化学的なドライエッチングを用いて形成される。ビアホールエッチングプロセスの第１段階では、例えば六フッ化硫黄（ＳＦ６）といったフッ素系ドライエッチングを用いて、ＳｉＣ又はＳｉ基板層３２の底面の露出部にビアホールが形成される。このフッ素系エッチングは、例えば窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）などのＩＩＩ族窒化物層３４上で選択的に停止する。第２段階では、ビアホール７０内で露出されたＩＩＩ族窒化物層の底面が、例えば三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）の組み合わせといった、塩素系ドライエッチングにさらされる。前述のように、この塩素系エッチングは、ビア７０を電気コンタクト構造４２１及び４２２（図４Ａ）に接続する。
【００５７】
次に図６Ａ−６Ｇを参照するに、他の一実施形態を形成するプロセスが示されている。ここでは、図３Ｆに示した構造を完成させた後、図４Ａにおいてのようにゲートコンタクト１４ＧＣのみを形成することに代えて、図６Ａに示すように、ゲートコンタクト１４ＧＣの形成と同時に、誘電体層４４の表面の一部上にも金属層８０が形成される。金属層８０は、ここでは、ゲートコンタクト１４ＧＣに使用されるのと同じ材料であり、フィールドプレート２３１及び２３２が置かれることになる層４４の位置に形成される。
【００５８】
次に、この構造の表面が誘電体層４８で覆われ（図６Ｂ）、続いて、図３Ｉに関連して上述したように、及び図６Ｃに示すように、誘電体層５０で覆われる。次いで、図６Ｃに示すように、層５０が平坦化される。
【００５９】
次に、リソグラフィエッチングプロセスを用いて、ゲートコンタクト１４ＧＣの上及び金属層８０の上で、平坦化された層５０を貫いて開口８２が形成され、ここで、エッチャントはフッ素系ドライエッチングであり、ここでは例えばＳｉＮｘである誘電体層４８がエッチング停止層としての役割を果たす。そして続いて、誘電体層４８が、フッ素系ドライエッチングプロセスで除去され、それにより、図６Ｄに示すように、金属層８０及びゲートコンタクト１４ＧＣが露出される。金属層８０及びゲートコンタクト１４ＧＣの１つ以上の層がエッチング停止層としても機能し得る。
【００６０】
次に、リソグラフィエッチングプロセスを用いて、下側電気コンタクト構造４２１、４２３、及び４２２の上の平坦化された層５０を貫いて開口８４が形成され、ここで、エッチャントはフッ素系ドライエッチングであり、ここでは例えばＳｉＮｘである誘電体層４８がエッチング停止層としての役割を果たす。そして続いて、誘電体層４８が、フッ素系ドライエッチングプロセスで除去され、それにより、図６Ｅに示すように、電気コンタクト構造４２１−４２３が露出される。電気コンタクト構造４２１−４２３の１つ以上の金属層がエッチング停止層としても機能し得る。
【００６１】
このプロセスは、図３Ｍ−３Ｔに関連して上述したように続き、続いて、図６Ｆに示す構造を形成するためのグランドプレーン導体２４の形成が行われる。なお、ここでは、フィールドプレート２３１、２３２が、縦方向に下に（Ｚ軸に沿って）構造１０の上面から誘電体層５０を貫いて延び、所定の距離Ｐ’だけ半導体層３６から離隔された金属層８０によって提供される下端２９Ｌを有する。ここで、Ｐ’は、図６Ｇに示すように、ここではＳｉＮｘである誘電体層４４の厚さ（Ｐ３）と、ここではＳｉＮｘである誘電体層３８の厚さ（Ｐ４）との和である。
【００６２】
次に図７を参照するに、他の一実施形態が示されている。ここでは、図３Ｋに関連して上述したような時限式エッチングを使用する代わりに、エッチャントが、エッチング停止層として作用するＳｉＮｘ層４８まで進むことが許される。なお、ここでは、フィールドプレート２３１、２３２が、縦方向に下に（Ｚ軸に沿って）構造１０の上面から誘電体層５０を貫いて延び、所定の距離Ｐ”だけ半導体層３６から離隔された下端を有する。ここで、Ｐ”は、図示のように、ここではＳｉＮｘである誘電体層４８の厚さ（Ｐ２）と、ここではＳｉＮｘである誘電体層４４の厚さ（Ｐ３）と、ここではＳｉＮｘである誘電体層３８の厚さ（Ｐ４）との和である。
【００６３】
次に図８を参照するに、ここでは、フィールドプレート−ソースインターコネクト２７１’及び２７２’が、図示のように半導体メサ１１から外れており、これは、図２Ａ、２Ｂ及び３Ａ−３Ｔに関連して上述したような時限式エッチングプロセス、又は図６Ａ−６Ｇに記載したような金属層８０の使用、又は図７におけるＳｉＮｘ層４８の使用、のいずれかを用いて形成されてもよい。
【００６４】
より具体的には、図８は、開示の他の一実施形態に従ったＦＥＴの概略平面図である。ここでは、ソース電極構造２２１及び２２２へのフィールドプレートインターコネクト２７１’及び２７２’が、半導体メサ１１から外れて形成され、断面図は、図３Ｍ、６Ｆ、又は１１Ｆに示されるものと同じである。
【００６５】
次に図１１Ａ−１１Ｇを参照するに、開示の他の一実施形態に従ったＦＥＴの、その製造における様々な段階での概略断面図が示されている。ここでは、図１１Ｇに示すように、フィールドプレート２３１、２３２の下端２３Ｌが、図示のように、誘電体構造４９’の二酸化シリコン層５８’内に形成される。フィールドプレート２３１、２３２の下端２３Ｌのこの位置は、フィールドプレート２３１、２３２の深さを、図１１Ｇに示すように、ＩＩＩ族窒化物半導体層３６から所定の距離Ｐ’’’に置くものである。
【００６６】
従って、図３Ｈに示した構造を形成した後に、その構造を覆って、図１１Ａに示すように、ここでは例えば５ｎｍ−７００ｎｍの厚さを持つ二酸化シリコンの層５０’が堆積される。次に、堆積された層５０’を覆って、図１１Ｂに示すように、ここでは選択された所定の距離Ｐ’’’（図１１Ｇ）に従った厚さを持つ窒化シリコン（ＳｉＮｘ）エッチング停止層５６’が形成される。
【００６７】
次に、図１１Ｃに示すように、層５６’を覆って二酸化シリコンの層５８’が堆積される。次に、図示のようにゲートコンタクト１４ＧＣを露出させるように、リソグラフィエッチング処理を用いて、二酸化シリコン層５８’、窒化シリコンエッチング停止層５６’、二酸化シリコン層５０’を貫いて開口９６が形成され、ここで、フッ素系ドライエッチングを用いて二酸化シリコン層５０’及び５８’をエッチングし、フッ素系ドライエッチングを用いてＳｉＮｘエッチング停止層５６’をエッチングすることで、図３Ｊに関連して上述したようにゲートコンタクト１４ＧＣが露出されて、図１１Ｃに示す構造が生成される。
【００６８】
次に、図１１Ｄに示すように、フィールドプレート２３１、２３２が形成されることになるところで、二酸化シリコン層５８’を貫いてＳｉＮｘエッチング停止層５６’まで、開口９８が形成され、より具体的には、ここではフッ素系ドライエッチングを用いるリソグラフィエッチング技術を使用して形成される。
【００６９】
次に、図１１Ｅに示すように、リソグラフィエッチング処理を用いて、二酸化シリコン層５８’、ＳｉＮｘエッチング停止層５６’、及び二酸化シリコン層５０’を貫いて、開口１００が形成され、ここで、フッ素系ドライエッチングを用いて二酸化シリコン層５０’及び５８’をエッチングし、フッ素系ドライエッチングを用いてＳｉＮｘエッチング停止層５６’をエッチングすることで、図３Ｌに関連して上述したようにソース及びドレイン電気コンタクト構造４２１、４２２、及び４２３が露出され、続いて、図１１Ｆに示すように、銅ダマシン電気相互接続構造５４１Ｌ−５４３Ｌ、５４４、５４５、及び２９Ｌの形成が行われる。
【００７０】
次に、図３Ｍ−３Ｔに関連して上述したようにして、ソース電極構造２２１及び２２２、ドレイン電極構造２０、フィールドプレート構造２３１、２３２、並びにフィールドプレートインターコネクト２７１、２７２が処理されて、図１１Ｇに示す構造が形成される。
【００７１】
次に、図１３Ａ−１３Ｅ及び図１３Ａ１−１３Ｅ１と図１３Ｄ２とを参照するに、開示の他の一実施形態が示されている。ここでは、フィールドプレート構造２３１、２３２が、ソース電極構造２２１、２２２に接続されるのではなく、図示のように、フィールドプレートインターコネクト２７＿ＩＣ（図１３Ｃ）を介して独立したフィールドプレートパッド２７に接続される。故に、フィールドプレート構造２３１、２３２の対（ペア）が、ソース電極構造２２１、２２２、又はドレイン電極構造２０、又はゲート電極構造１４１、１４２のいずれかに印加される電圧とは独立した電圧源に接続され得る。従って、例えば、フィールドプレート構造２３１、２３２がソースに接続される代わりに、それらは、フローティングであってもよいし（他の電極に電気的に接続されない）、ゲート構造１４１、１４２、ドレイン電極構造２０、又はソース電極構造２２１、２２２に印加される電圧以外の電圧値に電気的に接続されてもよい。
【００７２】
より具体的には、ここでは、フィールドプレートインターコネクト構造２７＿ＩＣが、半導体メサ１１から外れてではあるが、拡散バリア内に銅層を配置する上述のタイプの銅ダマシン構造として、フィールドプレート構造２３１及び２３２並びにフィールドプレートパッド２７と同時に（並行して）形成される。従って、フィールドプレートインターコネクト構造２７＿ＩＣは、半導体層３６からフィールドプレート構造２３１及び２３２の底部と同じ所定の深さＰで、層５０内に形成される。
【００７３】
上述のプロセスを用いて図１３Ａ及び１３Ａ１に示した構造を形成した後、図１３Ｂ及び１３Ｂ１に示すように、基板３２全体の上で、誘電体構造、ここでは例えば、窒化シリコン（ＳｉＮｘ）エッチング停止層５６の頂面上の二酸化シリコン（ＳｉＯ２）層５８、が形成される。なお、この誘電体構造（窒化シリコン（ＳｉＮｘ）エッチング停止層５６の頂面上の二酸化シリコン（ＳｉＯ２）層５８）は、図示のように、フィールドプレートパッド２７、フィールドプレートインターコネクト構造２７＿ＩＣ、ゲートパッド１６、及び半導体メサ１１全体を覆って形成される。
【００７４】
次に、図１３Ｃ及び図１３Ｃ１を参照するに、誘電体構造（窒化シリコン（ＳｉＮｘ）エッチング停止層５６の頂面上の二酸化シリコン（ＳｉＯ２）層５８）のうち、（Ｚ軸（図１３Ｃ１）に沿って縦方向に）以下のものの上の部分を貫いて開口が形成され、すなわち、（Ａ）ドレイン電極２０を露出させるよう、ドレイン電極構造２０の上の部分、（Ｂ）ゲートパッド１６を露出させるよう、ゲートパッド１６の上の部分、及び（Ｃ）フィールドプレートパッド２７を露出させるよう、フィールドプレートパッド２７の上の部分、を貫いて開口が形成される。これらの開口を通して、露出されたドレイン電極２０、ゲートパッド１６、及びフィールドプレートパッド２７上に銅ダマシン構造９２が形成され、ドレイン電極２０上のダマシン構造９２は、後述するドレイン電極クロスオーバ９９（図１３Ｄ、１３Ｄ１、及び１３Ｄ２）の底部を提供する。なお、ドレイン電極２０上のダマシン構造９２がドレイン電極クロスオーバ９９の底部を提供するだけでなく、ゲートパッド１６上及びフィールドプレートパッド２７上のダマシン構造９２が、ドレインクロスオーバ９９の底部が形成されるのと同じ高さまでフィールドプレートパッド２７及びゲートパッド１６の高さを築き上げる。
【００７５】
次に、図１３Ｄ、１３Ｄ１、１３Ｄ２、及び１３Ｄ３を参照するに、構造全体を覆って、第２の誘電体構造（窒化シリコン（ＳｉＮｘ）エッチング停止層９３の頂面上の二酸化シリコン（ＳｉＯ２）層９４）が形成され、次いで、（Ａ）ドレイン電極２０上のダマシン構造９２及びドレインクロスオーバ９９の底部、（Ｂ）ゲートパッド１６の上のダマシン構造９２、及び（Ｃ）フィールドプレートパッド２７の上のダマシン構造９２、を露出されるように、第２の誘電体構造の層９４及び９３の一部を貫いて開口が形成される。そして、これらの開口を通して、ダマシン構造９７ａ、９７ｂ、及び９７ｃが、それぞれ、（Ａ）ドレイン電極２０上のダマシン構造９２上に形成され、それによりクロスオーバ９９を完成させ（クロスオーバ９９は、図１３Ｄ２に示すように、フィールドプレートインターコネクト２７＿ＩＣとクロスオーバするが、誘電体構造９０によってフィールドプレートインターコネクト２７＿ＩＣから電気的に絶縁される）、（Ｂ）ゲートパッド１６の上のダマシン構造９２上に形成され、及び（Ｃ）フィールドプレートパッド２７の上のダマシン構造９２上に形成される。図１３Ｄの構造の一部の簡略化した概略図が、図１３Ｄ２に示されている。
【００７６】
前面処理の完了後、例えば図３Ｒとそれに続く図に関連して上述したようにして、裏面処理が開始する。完成したＦＥＴが、図１３Ｅ及び１３Ｅ１に示されている。
【００７７】
なお、上述のように、ゲート電極構造１４１、１４２は、半導体層３４を通じての、ソース電極構造２２１、２２２とドレイン電極構造２０との間でのキャリアの流れを制御する（ソース電極構造２２１、２２２は、基板３２の底面のグランドプレーン導体２４によって電気的に接続され、グランドプレーン導体２４は、図２Ｂに関連して上述したように、ソースパッド２５として機能する）。これまた留意されたいことには、基板３２は、ソースパッド２５、ゲートパッド１６、及びドレインパッド２１の間の電気絶縁を提供する。これまた留意されたいことには、上述のように、フィールドプレートインターコネクト２７＿ＩＣとクロスオーバするものであるドレインクロスオーバ９９の第２のダマシン構造９７ａは、誘電体構造５８によってフィールドプレートインターコネクト２７＿ＩＣから電気的に絶縁される。従って、ゲートパッド１６、ドレインパッド２１、ソースパッド２５、及びフィールドプレートパッド２７（及び故に、半導体層３４及び３８の上にあり、フィールドプレート２３１及び２３２の下方の半導体層３４及び３８内の領域における電界を制御するフィールドプレート２３１及び２３２）は、全てが別々の独立した電圧を供給され得る。
【００７８】
なお、上でＰ、Ｐ”、及びＰ’’’として参照した、フィールドプレートの底部と半導体との間の所定の距離は、例えば、シミュレーションによって決定され、最適なデバイス性能を提供するように調整される。同様に、図１３Ａ及び１３Ｂのフィールドプレートパッド２７に印加される電圧は、例えば、シミュレーションによって決定され、最適なデバイス性能を提供するように調整される。
【００７９】
理解されるはずのことには、開示に従ったトランジスタ構造体は、半導体と、第１の電極構造と、第２の電極構造と、前記第１の電極構造と前記第２の電極構造との間の前記半導体内でのキャリアの流れを制御する第３の電極構造と、前記半導体の上に配置され、前記第１の電極構造、前記第２の電極構造、及び前記第３の電極構造の間を横方向に延在する誘電体構造と、前記誘電体構造に入り込み、前記半導体の上方の所定の有限距離で終端する第４の電極構造と、を含む。当該トランジスタ構造体は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：前記第４の電極構造はフィールドプレート構造である；前記フィールドプレート構造は前記第１の電極構造に接続されている；前記第１の電極構造及び前記第４の電極構造は、互いに電気的に絶縁されている；前記第１の電極構造、前記第２の電極構造、及び前記第４の電極構造は、互いに電気的に絶縁されている；前記第１の電極構造及び前記第２の電極構造は、前記半導体とオーミックコンタクトしている；前記第１の電極構造、前記第２の電極構造、前記第３の電極構造、及び前記第４の電極構造は、互いに電気的に絶縁されている；前記第１の電極構造、前記第２の電極構造、前記第３の電極構造は、互いに電気的に絶縁され、前記第４の電極構造は、前記第１の電極構造に接続されている；前記第１の電極構造はソース電極構造であり、前記第２の電極構造はドレイン電極構造であり、前記第４の電極構造は、前記第４の電極構造の下方の前記半導体内の電界を制御するための電極構造である；又は、前記第４の電極構造は、前記第４の電極構造の下方の前記半導体内の電界を制御するための電極構造である。
【００８０】
これまた理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）構造体は、半導体と、前記半導体とオーミックコンタクトしたソース電極構造及びドレイン電極構造と、前記ソース電極構造と前記ドレイン電極構造との間の前記半導体内でのキャリアの流れを制御するゲート電極構造であり、前記半導体と接触したゲート電極構造と、前記半導体の上に配置され、前記ゲート電極構造、前記ソース電極構造、及び前記ドレイン電極構造の間を横方向に延在する誘電体構造と、前記ソース電極構造に電気的に接続されたフィールドプレートであり、縦方向に前記誘電体構造に入り込み、前記半導体の上方の所定の有限距離で終端したフィールドプレートと、を含む。
【００８１】
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）構造体は、半導体と、前記半導体とオーミックコンタクトしたソース電極構造及びドレイン電極構造と、前記ソース電極構造と前記ドレイン電極構造との間の前記半導体内でのキャリアの流れを制御するゲート電極構造であり、前記半導体と接触したゲート電極構造と、前記半導体の上に配置され、前記ゲート電極構造と前記ドレイン電極構造との間を横方向に延在する誘電体構造と、前記ソース電極構造に電気的に接続されたフィールドプレートであり、縦方向に前記誘電体構造に入り込み、前記半導体の上方の所定の有限距離で終端したフィールドプレートと、を含む。
【００８２】
これまた理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）構造体は、半導体と、上側の電気相互接続部と、前記半導体とオーミックコンタクトした下側のオーミックコンタクト部と、を各々が有するソース電極構造及びドレイン電極構造であり、前記上側の電気相互接続部が、縦方向に当該ＦＥＴ構造体の上面から前記下側のオーミックコンタクト部まで通っている、ソース電極構造及びドレイン電極構造と、上側の電気相互接続部と、前記半導体と接触した下側のコンタクト部とを有した、前記ソース電極構造と前記ドレイン電極構造との間の前記半導体内でのキャリアの流れを制御するゲート電極構造であり、当該ゲート電極構造の前記上側の電気相互接続部が、縦方向に当該ＦＥＴ構造体の上面内に前記下側のコンタクト部まで通っている、ゲート電極構造と、前記半導体の上に配置され、前記ゲート電極構造と前記ドレイン電極構造との間を横方向に延在する誘電体構造と、前記ソース電極構造の前記上側の電気相互接続部に電気的に接続され、縦方向に前記誘電体構造に入り込み、前記半導体から所定の有限距離で終端したフィールドプレートと、を含む。
【００８３】
これまた理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）構造体は、半導体と、前記半導体の上に配置された第１の誘電体構造と、前記第１の誘電体構造上に配置された第２の誘電体構造と、上側の電気相互接続部と、前記半導体とオーミックコンタクトした下側のオーミックコンタクト部と、を各々が有するソース電極及びドレイン電極であり、前記下側のオーミックコンタクト部が、縦方向に前記第１の誘電体構造を貫いて前記半導体まで通っており、前記上側の電気相互接続部が、縦方向に前記第２の誘電体構造の中に前記下側のオーミックコンタクト部まで通っている、ソース電極及びドレイン電極と、上側の電気相互接続部と、前記半導体と接触した下部とを有した、前記ソース電極と前記ドレイン電極との間の前記半導体内でのキャリアの流れを制御するゲート電極であり、該上側の電気相互接続部が、縦方向に前記第２の誘電体構造の中に該下部まで通っており、前記第２の誘電体構造の一部が当該ゲート電極と前記ドレイン電極との間を横方向に延在している、ゲート電極と、前記ソース電極及び前記ドレイン電極の前記上側の電気相互接続部並びに前記ゲート電極の前記上側の電気相互接続部に平行なフィールドプレートであり、当該フィールドプレートは、前記ドレイン電極の前記上側の電気相互接続部と前記ゲート電極の前記上側の電気相互接続部との間に配置され、当該フィールドプレートは、前記ソース電極の前記上側の電気相互接続部に電気的に接続された上側の電気相互接続部を有し、当該フィールドプレートの前記上側の電気相互接続部は、縦方向に当該ＦＥＴ構造体の上面から前記第２の誘電体構造に入り込んで、当該フィールドプレートの下部で終端し、当該フィールドプレートの前記下部は、前記半導体から所定の有限の距離に配置されている、フィールドプレートと、を含む。当該電界効果トランジスタ（ＦＥＴ）構造体は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：；前記第１の誘電体構造はエッチング停止層を有し、前記フィールドプレートの前記下部は前記エッチング停止層で終端している；前記第１の誘電体構造はエッチング停止層を有し、前記フィールドプレートの前記下部は前記第１の誘電体構造の上面で終端している；前記第２の誘電体構造はエッチング停止層を有し、前記フィールドプレートの前記下部は前記第２の誘電体構造内で終端している；前記ソース電極及び前記ドレイン電極の前記上側の電気相互接続部、並びに前記ゲート電極の前記上側の電気相互接続部は、銅ダマシン構造である；前記フィールドプレート、前記ソース電極及び前記ドレイン電極の前記上側の電気相互接続部、並びに前記ゲート電極の前記上側の電気相互接続部は、銅ダマシン構造である；前記フィールドプレートの前記上側の電気相互接続部は、相互接続構造を介して前記ソース電極の前記上側の電気相互接続部に電気的に接続され、前記相互接続構造は銅ダマシン構造である；前記フィールドプレートの前記下部は、前記第１の誘電体構造の層の上方に配置された金属層上で終端している；前記フィールドプレートの前記上側の電気相互接続部は、相互接続構造を介して前記ソース電極の前記上側の電気相互接続部に電気的に接続され、前記相互接続構造は銅ダマシン構造である；又は、前記第１の電極構造はソース電極構造であり、前記第２の電極構造はドレイン電極構造であり、前記第４の電極構造は、前記第４の電極構造の下方の前記半導体内の電界を制御するための電極構造である。
【００８４】
本開示の多数の実施形態を説明してきた。そうとはいえ、理解されることには、開示の精神及び範囲から逸脱することなく様々な変更がなされ得る。例えば、図２Ａ及び２Ｂに示したＦＥＴ構造１２は、図４Ａの電気コンタクト構造４２１に示したオーミックコンタクト構造４２ＯＣ上に配置された、ここでは例えばニッケル又はモリブデン又は白金である導電性エッチング停止層４２ＥＳなしで、電気コンタクト構造４２１−４２３（図３Ｄ）が製造されるように、製造されてもよい。導電性エッチング停止層４２ＥＳなしで製造される電気コンタクト構造４２１−４２３（図２Ｂ）の一例を図４Ｂに示す。また、ここでは例えばＳｉＮｘである誘電体エッチング停止層４８及び５６’は、電極構造電気コンタクト構造（４２１、４２３、及び４２２）及びゲートコンタクト１４ＧＣへの電気相互接続構造（５４１Ｌ−５４３Ｌ、１４１、１４２）及びフィールドプレート構造（２９Ｌ）の形成中に、単一のエッチング工程にて又は（図の多くで示したように）順次のエッチングにて除去されることができる。ここでは例えばＳｉＮｘであるエッチング停止層４８及び５６’が電気相互接続構造の形成中の単一のエッチング工程で除去される場合には、フィールドプレート構造の底部（２９Ｌ）は、（図１１Ｆに示されるような５６’の代わりに）層５０’内で終端することになる。従って、その他の実施形態も以下の請求項の範囲内にある。
【図１Ａ】
2020535648.tif 000003
【図１Ｂ】
2020535648.tif 000004
【図１Ｃ】
2020535648.tif 000005
【図２Ａ】
2020535648.tif 000006
【図２Ｂ】
2020535648.tif 000007
【図２Ｃ】
2020535648.tif 000008
【図３Ａ】
2020535648.tif 000009
【図３Ｂ】
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【図３Ｃ】
2020535648.tif 000011
【図３Ｄ】
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【図３Ｅ】
2020535648.tif 000013
【図３Ｆ】
2020535648.tif 000014
【図３Ｇ】
2020535648.tif 000015
【図３Ｈ】
2020535648.tif 000016
【図３Ｉ】
2020535648.tif 000017
【図３Ｊ】
2020535648.tif 000018
【図３Ｋ】
2020535648.tif 000019
【図３Ｌ】
2020535648.tif 000020
【図３Ｍ】
2020535648.tif 000021
【図３Ｎ】
2020535648.tif 000022
【図３Ｏ】
2020535648.tif 000023
【図３Ｐ】
2020535648.tif 000024
【図３Ｑ】
2020535648.tif 000025
【図３Ｒ】
2020535648.tif 000026
【図３Ｓ】
2020535648.tif 000027
【図３Ｔ】
2020535648.tif 000028
【図４Ａ】
2020535648.tif 000029
【図４Ｂ】
2020535648.tif 000030
【図５Ａ】
2020535648.tif 000031
【図５Ｂ】
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【図６Ａ】
2020535648.tif 000033
【図６Ｂ】
2020535648.tif 000034
【図６Ｃ】
2020535648.tif 000035
【図６Ｄ】
2020535648.tif 000036
【図６Ｅ】
2020535648.tif 000037
【図６Ｆ】
2020535648.tif 000038
【図６Ｇ】
2020535648.tif 000039
【図７】
2020535648.tif 000040
【図８】
2020535648.tif 000041
【図９Ａ】
2020535648.tif 000042
【図９Ｂ】
2020535648.tif 000043
【図９Ｃ】
2020535648.tif 000044
【図９Ｄ】
2020535648.tif 000045
【図９Ｅ】
2020535648.tif 000046
【図９Ｆ】
2020535648.tif 000047
【図９Ｇ】
2020535648.tif 000048
【図１０Ａ】
2020535648.tif 000049
【図１０Ｂ】
2020535648.tif 000050
【図１１Ａ】
2020535648.tif 000051
【図１１Ｂ】
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【図１１Ｃ】
2020535648.tif 000053
【図１１Ｄ】
2020535648.tif 000054
【図１１Ｅ】
2020535648.tif 000055
【図１１Ｆ】
2020535648.tif 000056
【図１１Ｇ】
2020535648.tif 000057
【図１２Ａ】
2020535648.tif 000058
【図１２Ａ１】
2020535648.tif 000059
【図１３Ａ】
2020535648.tif 000060
【図１３Ａ１】
2020535648.tif 000061
【図１３Ｂ】
2020535648.tif 000062
【図１３Ｂ１】
2020535648.tif 000063
【図１３Ｃ】
2020535648.tif 000064
【図１３Ｃ１】
2020535648.tif 000065
【図１３Ｄ】
2020535648.tif 000066
【図１３Ｄ１】
2020535648.tif 000067
【図１３Ｄ２】
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【図１３Ｄ３】
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【図１３Ｅ】
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【図１３Ｅ１】
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【国際調査報告】
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2020535648.tif 000073