(57)【要約】  半導体装置は、一つ又は複数の下部ｎ型層、一つ又は複数の中間ｐ型層、一つ又は複数の中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、一つ又は複数の中間ｐ型層とｎ型変調ドープ量子井戸構造との間において形成された少なくとも一つのスペーサ層、及び一つ又は複数の上部ｐ型層を含む層構造から形成された複数のＶＣＳＥＬ装置（又は、一つのＶＣＳＥＬ装置）を含む。アニーリング済みの酸素注入領域が、少なくとも一つのスペーサ層内において、垂直方向に配設され、且つ、アニーリング済みのｎ型イオン注入領域が、一つ又は複数の上部ｐ型層内において、垂直方向に配設されている。両方のイオン注入領域は、電流の注ぎ込み及び絶縁のために、複数のＶＣＳＥＬ装置を取り囲むことが可能であり、且つ、それらの間において連続的な方式で横方向に延在することができる。更には、下部ｎ型層用の組み込まれた電子電荷Ｑｎとの関係における中間ｐ型層用の組み込まれた正孔電荷Ｑｐは、一つ又は複数のＶＣＳＥＬ装置のダイオード様の電流−電圧特性のために構成することができる。
2020508588.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
少なくとも一つの下部ｎ型層、前記少なくとも一つの下部ｎ型層の上方において形成された少なくとも一つの中間ｐ型層、前記少なくとも一つの中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、前記少なくとも一つの中間ｐ型層と前記ｎ型変調ドープ量子井戸構造との間において形成された少なくとも一つのスペーサ層、及び前記ｎ型変調ドープ量子井戸構造の上方において形成された少なくとも一つの上部ｐ型層を含む層構造から形成されている複数の垂直共振器面発光レーザ（ＶＣＳＥＬ）装置と、
前記少なくとも一つのスペーサ層内において、前記層構造内において垂直方向に配設された、且つ、前記複数のＶＣＳＥＬ装置を取り囲むと共にそれらの間において連続的な方式で横方向に延在するように構成された、アニーリング済みの酸素注入領域と、
前記少なくとも一つの上部ｐ型層内において、前記層構造内において垂直方向に配設された、且つ、前記アニーリング済みの酸素注入領域の上部に位置するように、且つ、前記複数のＶＣＳＥＬ装置を取り囲むと共にそれらの間において連続的な方式で横方向に延在するように、構成された、アニーリング済みのｎ型イオン注入領域と、
を具備する半導体装置。
【請求項２】
前記少なくとも一つの中間ｐ型層は、組み込まれた正孔電荷Ｑｐを有し、前記少なくとも一つの下部ｎ型層は、組み込まれた電子電荷Ｑｎを有し、且つ、前記組み込まれた電子電荷Ｑｎとの関係における前記組み込まれた正孔電荷Ｑｐは、前記複数のＶＣＳＥＬ装置のダイオード電流−電圧特性のために構成されている、請求項１に記載の半導体装置。
【請求項３】
前記組み込まれた正孔電荷Ｑｐは、前記少なくとも一つの中間ｐ型層のｐ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定され、且つ、
前記電子電荷Ｑｎは、前記少なくとも一つの下部ｎ型層のｎ型ドーパンド濃度及び厚さのうちの少なくとも一つによって決定される、
請求項２に記載の半導体装置。
【請求項４】
前記アニーリング済みの酸素注入領域及び前記アニーリング済みのｎ型イオン注入領域の両方は、８００℃超の温度において一緒にアニーリングされている、請求項１に記載の半導体装置。
【請求項５】
前記複数のＶＣＳＥＬ装置に電気的に結合された共通アノード及び共通カソードを更に具備し、
前記共通アノードは、前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方の上部に位置している、
請求項１に記載の半導体装置。
【請求項６】
前記共通アノードは、前記少なくとも一つの上部ｐ型層に接触し、
前記共通カソードは、前記少なくとも一つの下部ｎ型層に接触し、
前記ｎ型変調ドープ量子井戸構造は、少なくとも一つの量子井戸からオフセットされたｎ型電荷シートを含み、且つ、前記ｎ型変調ドープ量子井戸構造は、前記複数のＶＣＳＥＬ装置用の個々の活性光領域を定義している、
請求項５に記載の半導体装置。
【請求項７】
前記複数のＶＣＳＥＬ装置は、個々の活性光領域を有し、
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方は、電流を閉じ込めると共に前記複数のＶＣＳＥＬ装置の前記個々の活性光領域に注ぎ込むように構成されている、
請求項１に記載の半導体装置。
【請求項８】
前記アニーリング済みの酸素注入領域及び前記アニーリング済みのｎ型イオン注入領域の両方は、前記複数のＶＣＳＥＬ装置の間の絶縁エッチングを回避しつつ、前記複数のＶＣＳＥＬ装置の間の電流隔離と、前記複数のＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化と、を提供している、請求項１に記載の半導体装置。
【請求項９】
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方は、共通注入マスクを使用することにより、定義されている、請求項１に記載の半導体装置。
【請求項１０】
前記複数の層は、基材上において形成され、
前記複数の層は、前記少なくとも一つの下部ｎ型層の下方において、前記基材上において形成された複数の下部ミラー層を含み、前記下部ミラー層は、前記複数のＶＣＳＥＬ装置用の共振空洞を定義している、
請求項１に記載の半導体装置。
【請求項１１】
前記下部ミラー層は、ヒ化アルミニウムを具備し、前記ヒ化アルミニウムは、前記ヒ化アルミニウムを酸化アルミニウムに変換する酸化に晒される、請求項１０に記載の半導体装置。
【請求項１２】
前記複数のＶＣＳＥＬ装置用の前記共振空洞は、堆積によって形成された複数の上部ミラー層によって更に定義されている、請求項１０に記載の半導体装置。
【請求項１３】
前記複数の層は、前記複数のＶＣＳＥＬ装置用の個々のアパーチャを定義するべく使用される前記上部ｐ型層の上方において形成された少なくとも一つのアンドープスペーサ層を含む、請求項１に記載の半導体装置。
【請求項１４】
共通アノードを形成する金属のみならず、前記上部ｐ型層の上方において形成された前記少なくとも一つのアンドープスペーサ層は、いずれも、前記複数のＶＣＳＥＬ装置用の前記個々のアパーチャを定義するエッチング動作の一部分としてエッチングによって除去される、請求項１３に記載の半導体装置。
【請求項１５】
前記複数のＶＣＳＥＬ装置のアパーチャの間の横方向間隔は、３μｍ以下（恐らくは、１μｍ未満）である、請求項１に記載の半導体装置。
【請求項１６】
前記複数のＶＣＳＥＬ装置は、連続波（ＣＷ）動作を有するコヒーレントなシングルモード出力を生成するモード結合を経験する、請求項１に記載の半導体装置。
【請求項１７】
前記コヒーレントなシングルモード出力は、ドミナントなシングルローブのファーフィールドパターンを有する、請求項１６に記載の半導体装置。
【請求項１８】
前記複数のＶＣＳＥＬ装置と一体的に形成された電子回路を更に具備する、請求項１に記載の半導体装置。
【請求項１９】
前記電子回路は、ｎチャネルＨＦＥＴ装置、反転型のＰ型ＦＥＴ装置、及びｐチャネルＨＦＥＴ装置のうちの少なくとも一つを具備する、請求項１８に記載の半導体装置。
【請求項２０】
半導体装置であって、
少なくとも一つの下部ｎ型層、前記少なくとも一つの下部ｎ型層の上方において形成された少なくとも一つの中間ｐ型層、前記少なくとも一つの中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、前記少なくとも一つの中間ｐ型層と前記ｎ型変調ドープ量子井戸構造との間において形成された少なくとも一つのスペーサ層、及び前記ｎ型変調ドープ量子井戸構造の上方において形成された少なくとも一つの上部ｐ型層を含む層構造から形成された少なくとも一つの垂直共振器面発光レーザ（ＶＣＳＥＬ）装置と、
前記少なくとも一つのスペーサ層内において、前記層構造内において垂直方向に配設された、且つ、前記ＶＣＳＥＬ装置を取り囲むように構成された、アニーリング済みの酸素注入領域と、
前記少なくとも一つの上部ｐ型層内において、前記層構造内において垂直方向に配設された、且つ、前記アニーリング済みの酸素注入領域の上部に位置するように、且つ、前記ＶＣＳＥＬ装置を取り囲むように、構成された、アニーリング済みのｎ型イオン注入領域と、
を具備し、
前記少なくとも一つの中間ｐ型層は、組み込まれた正孔電荷Ｑｐを有し、前記少なくとも一つの下部ｎ型層は、組み込まれた電子電荷Ｑｎを有し、且つ、前記組み込まれた電子電荷Ｑｎとの関係における前記組み込まれた正孔電荷Ｑｐは、前記ＶＣＳＥＬ装置のダイオード電流−電圧特性のために構成されている、半導体装置。
【請求項２１】
前記組み込まれた正孔電荷Ｑｐは、前記少なくとも一つの中間ｐ型層のｐ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定され、
前記組み込まれた電子電荷Ｑｎは、前記少なくとも一つの下部ｎ型層のｎ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定される、
請求項２０に記載の半導体装置。
【請求項２２】
前記アニーリング済みの酸素注入領域及び前記アニーリング済みのｎ型イオン注入領域の両方は、８００℃超の温度において一緒にアニーリングされている、請求項２０に記載の半導体装置。
【請求項２３】
前記ＶＣＳＥＬ装置に電気的に結合されたアノード及びカソードを更に具備し、
前記アノードは、前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方の上部に位置する、
請求項２０に記載の半導体装置。
【請求項２４】
前記アノードは、前記少なくとも一つの上部ｐ型層に接触し、
前記カソードは、前記少なくとも一つの下部ｎ型層に接触し、
前記ｎ型変調ドープ量子井戸構造は、少なくとも一つの量子井戸からオフセットされたｎ型電荷シートを含み、且つ、前記ｎ型変調ドープ量子井戸構造は、前記ＶＣＳＥＬ装置用の活性光領域を定義している、
請求項２３に記載の半導体装置。
【請求項２５】
前記ＶＣＳＥＬ装置は、活性光領域を有し、
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方は、電流を閉じ込めると共に前記ＶＣＳＥＬ装置の前記活性光領域に注ぎ込むように構成されている、
請求項２０に記載の半導体装置。
【請求項２６】
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域は、共通注入マスクを使用することにより、定義されている、請求項２０に記載の半導体装置。
【請求項２７】
前記複数の層は、基材上において形成されている、請求項２０に記載の半導体装置。
【請求項２８】
前記複数の層は、前記少なくとも一つの下部ｎ型層の下方において、前記基材上において形成された複数の下部ミラー層を含み、前記下部ミラー層は、前記ＶＣＳＥＬ装置用の共振空洞を定義している、請求項２７に記載の半導体装置。
【請求項２９】
前記下部ミラー層は、ヒ化アルミニウムを具備し、前記ヒ化アルミニウムは、前記ヒ化アルミニウムを酸化アルミニウムに変換する酸化に晒される、請求項２８に記載の半導体装置。
【請求項３０】
前記ＶＣＳＥＬ装置の前記共振空洞は、堆積によって形成された複数の上部ミラー層によって更に定義されている、請求項２８に記載の半導体装置。
【請求項３１】
前記複数の層は、前記ＶＣＳＥＬ装置用のアパーチャを定義するべく使用される前記上部ｐ型層の上方において形成された少なくとも一つのアンドープスペーサ層を含む、請求項２０に記載の半導体装置。
【請求項３２】
アノードを形成する金属のみならず、前記上部ｐ型層の上方において形成された少なくとも一つのアンドープスペーサ層は、いずれも、前記ＶＣＳＥＬ装置用の前記アパーチャを定義するエッチング動作の一部分として、エッチングによって除去されている、請求項３１に記載の半導体装置。
【請求項３３】
前記ＶＣＳＥＬ装置は、連続波（ＣＷ）動作を有するコヒーレントなシングルモード出力を生成する、請求項２０に記載の半導体装置。
【請求項３４】
前記ＶＣＳＥＬ装置と一体的に形成された電子回路を更に具備する、請求項２０に記載の半導体装置。
【請求項３５】
前記電子回路は、ｎチャネルＨＦＥＴ装置、反転型のＰ型ＦＥＴ装置、及びｐチャネルＨＦＥＴ装置のうちの少なくとも一つを具備する、請求項３４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical-Cavity Surface-Emitting Laser）装置を実装した半導体集積回路のみならず、このような集積回路の製造方法にも関する。
【背景技術】
【０００２】
垂直共振器面発光レーザ、即ち、ＶＣＳＥＬ、は、ウエハから個々のチップをクリービングすることによって形成された表面から放出する従来のエッジ発光半導体レーザ（又、面内レーザ）とは異なり、上部表面からの垂直方向のレーザビームの放出を有する半導体集積回路のタイプである。
【０００３】
ＶＣＳＥＬ装置のアレイを実装した集積回路については、実証が完了している。例えば、Shi 他による「“Single-Mode Vertical-Cavity Surface-Emitting Laser Array with High Power and Narrow Far-Field Divergence Angle,” IEEE Photonics journal, Vol. 5, No. 6, December 2013」は、６×６個のＶＣＳＥＬ装置を実装した８５０ｎｍのＶＣＳＥＬアレイについて記述している。このようなＶＣＳＥＬアレイは、シングルローブ（スポット）出力と、ファーフィールドにおける小さな発散角と、を有する大きな出力パワーを提供しており、且つ、光検出及び測距（ＬＩＤＡＲ：LIght Detecting And Ranging）システム、自由空間光インターコネクト、及びその他のものなどの、いくつかの用途において、非常に望ましい。
【０００４】
このようなＶＣＳＥＬアレイに使用されているエピタキシャル層構造は、通常、上部ｐ型コンタクトと下部ｎ型コンタクトとの間に配置された一つ又は複数の量子井戸を実現する活性光領域を含む。（亜鉛などの）ｎ型種の拡散又はイオン注入により、上部ｐ型コンタクトに隣接した状態において電流閉じ込め領域が形成されている。電流は、上部ｐ型コンタクトから、電流閉じ込め領域内に、且つ、これを通じて、電流閉じ込め領域の下方において且つ量子井戸活性光領域の上方において形成された酸化物閉じ込めアパーチャまで導かれている。酸化物閉じ込めアパーチャは、電流閉じ込めを提供しており、且つ、電流閉じ込め領域は、導波路クラッドと、ＶＣＳＥＬによって生成された光の垂直伝播モードをサポートする光学閉じ込めと、を提供している。酸化物閉じ込めアパーチャは、通常、エピタキシャル層構造にする局所的な損傷をもたらす横方向酸化又は陽子の注入により、形成されている。それぞれのＶＣＳＥＬ装置上の横方向酸化手順を可能にするべく、ＶＣＳＥＬ装置の間における絶縁エッチングが必要とされている。エピタキシャル層構造は、ｐ型コンタクトからｎ型コンタクトへの一方の方向における電流の流れに対しては、小さな抵抗値を有すると共に、ｎ型コンタクトからｐ型コンタクトへの他方の方向においては、大きな抵抗値を有する、主にｐ型コンタクトからｎ型コンタクトへの一つの方向において伝導する（非対称コンダクタンスの）２端子半導体レーザダイオードとしての動作をサポートしている。
【０００５】
更には、ＶＣＳＥＬアレイのエピタキシャル層構造は、集積回路の一部分としての、高性能トランジスタなどの、その他の電子装置の効率的な統合を許容してはいない。その代わりに、トランジスタ装置は、通常、別個の且つ個別の集積回路により、実装されている。
【発明の概要】
【０００６】
この概要は、詳細な説明において更に後述される概念の一選択を紹介するべく、提供されている。この概要は、特許請求されている主題の主要な又は必須の特徴を識別することを意図したものではなく、且つ、特許請求されている主題の範囲の限定における支援として使用されることを意図したものでもない。
【０００７】
いくつかの例によれば、少なくとも一つの下部ｎ型層、少なくとも一つの下部ｎ型層の上方において形成された少なくとも一つの中間ｐ型層、少なくとも一つの中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、少なくとも一つの中間ｐ型層とｎ型変調ドープ量子井戸構造との間に形成された少なくとも一つのスペーサ層、及びｎ型変調ドープ量子井戸構造の上方において形成された少なくとも一つの上部ｐ型層を含む層構造から形成された複数の垂直共振器面発光レーザ（ＶＣＳＥＬ）装置を含む半導体装置が提供されている。複数の垂直共振器面発光レーザ（ＶＣＳＥＬ）装置は、二次元アレイにおいて構成することができる。複数の垂直共振器面発光レーザ（ＶＣＳＥＬ）装置は、複数のＶＣＳＥＬ装置を取り囲むと共にそれらの間において連続した方式で横方向に延在するアニーリング済みの酸素注入領域を有することができる。アニーリング済みの酸素注入領域は、８００℃超の温度においてアニーリングされている。半導体装置は、複数のＶＣＳＥＬ装置に電気的に結合された共通アノード及び共通カソードを更に含むことができる。共通アノードは、アニーリング済みの酸素注入領域の上部に位置することができる。共通アノードは、少なくとも一つの上部ｐ型層に接触することができる。共通カソードは、少なくとも一つの下部ｎ型層に接触することができる。ｎ型変調ドープ量子井戸構造は、少なくとも一つの量子井戸からオフセットされたｎ型電荷シートを含み、且つ、ｎ型変調ドープ量子井戸構造は、複数のＶＣＳＥＬ装置用の個々の活性光領域を定義することができる。アニーリング済みの酸素注入領域は、少なくとも一つのスペーサ層内において、層構造内において垂直方向に配設することができる。
【０００８】
更には、複数のＶＣＳＥＬ装置は、個々の活性光領域を有することが可能であり、且つ、アニーリング済みの酸素注入領域は、電流を閉じ込めると共に複数のＶＣＳＥＬ装置の個々の活性光領域に注ぎ込む高抵抗値領域を提供することができる。又、アニーリング済みの酸素注入領域は、複数のＶＣＳＥＬ装置の間の絶縁エッチングを回避しつつ、複数のＶＣＳＥＬの間の電流絶縁を提供することもできる。又、アニーリング済みの酸素注入領域は、複数のＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化を提供することもできる。
【０００９】
半導体装置は、アニーリング済みの酸素注入領域の上部に位置し、且つ、複数のＶＣＳＥＬ装置を取り囲むと共にそれらの間において連続的な方式で横方向に延在する、アニーリング済みのｎ型イオン注入を更に含むことができる。アニーリング済みのｎ型イオン注入及びアニーリング済みの酸素注入領域は、共通注入マスクを使用することにより、定義することができる。アニーリング済みのｎ型イオン注入領域は、電流を閉じ込めると共に複数のＶＣＳＥＬ装置の個々の活性光領域に注ぎ込むことができる。又、アニーリング済みのｎ型イオン注入領域は、複数のＶＣＳＥＬ装置の間における絶縁エッチングを回避しつつ、複数のＶＣＳＥＬ装置の間における電流絶縁を提供することもできる。又、アニーリング済みのｎ型イオン注入領域は、複数のＶＣＳＥＬ装置の垂直共振空洞内における横方向閉じ込めを支援する屈折率の変化を提供することもできる。アニーリング済みのｎ型イオン注入領域は、少なくとも一つの上部ｐ型層内において（且つ、恐らくは、一つ又は複数の上部ｐ型層の下方において、上述のその他の層内において）、層構造内において垂直方向に配設することができる。
【００１０】
実施形態においては、少なくとも一つの中間ｐ型層は、少なくとも一つの中間ｐ型層のｐ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定される、組み込まれた正孔電荷Ｑｐを有する。少なくとも一つの下部ｎ型層は、少なくとも一つの下部ｎ型層のｎ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定される、組み込まれた電子電荷Ｑｎを有する。組み込まれた電子電荷Ｑｎとの関係における組み込まれた正孔電荷Ｑｐは、複数のＶＣＳＥＬ装置のダイオード様の電流−電圧特性のために構成することができる。
【００１１】
複数の層は、基材上において形成することができる。複数の層は、少なくとも一つの下部ｎ型層の下方において、基材上において形成された複数の下部ミラー層を含むことが可能であり、この場合に、下部ミラー層は、複数のＶＣＳＥＬ装置の共振空洞を定義している。下部ミラー層は、ヒ化アルミニウム（ＡｌＡｓ）から形成することが可能であり、ヒ化アルミニウムは、ヒ化アルミニウム（ＡｌＡｓ）を酸化アルミニウム（ＡｌｘＯｙ）に変換する酸化に晒される。堆積によって形成された複数の上部ミラー層により、複数のＶＣＳＥＬ装置用の共振空洞を更に定義することができる。
【００１２】
実施形態においては、複数の層は、複数のＶＣＳＥＬ装置用の個々のアパーチャを定義するべく使用される、上部ｐ型層の上方において形成された、少なくとも一つのアンドープスペーサ層を含むことができる。複数のＶＣＳＥＬ装置用の個々のアパーチャを定義するエッチング動作の一部として、共通アノードを形成している金属のみならず、上部ｐ型層の上方において形成されている少なくとも一つのアンドープスペーサ層をもエッチングによって除去することができる。
【００１３】
実施形態においては、複数のＶＣＳＥＬ装置のアパーチャの間の横方向間隔は、３μｍ以下であってよい（且つ、恐らくは、１μｍ以下であってよい）。更には、複数のＶＣＳＥＬ装置は、連続波（ＣＷ：Cotinuous Wave）動作を有するコヒーレントなシングルモード出力を生成するモード結合を経験することができる。コヒーレントなシングルモード出力は、ドミナントなシングルローブのファーフィールドパターンを有することができる。
【００１４】
別の例においては、ＶＣＳＥＬ装置を取り囲んでいるアニーリング済みの酸素注入領域を有する少なくとも一つの垂直共振器面発光レーザ（ＶＣＳＥＬ）装置を含む半導体装置が提供されている。アニーリング済みの酸素注入領域は、８００℃超の温度においてアニーリングされている。半導体装置は、ＶＣＳＥＬ装置に電気的に結合されたアノード及びカソードを更に含むことができる。アノードは、アニーリング済みの酸素注入領域の上部に位置することができる。
【００１５】
更には、ＶＣＳＥＬ装置は、活性光領域を有することが可能であり、且つ、アニーリング済みの酸素注入領域は、電流を閉じ込めると共にＶＣＳＥＬ装置の活性光領域に注ぎ込む高抵抗値領域を提供することができる。又、アニーリング済みの酸素注入領域は、ＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化を提供することもできる。
【００１６】
半導体装置は、アニーリング済みの酸素注入領域の上部に位置すると共にＶＣＳＥＬ装置を取り囲むアニーリング済みのｎ型イオン注入を更に含むことができる。アニーリング済みのｎ型イオン注入及びアニーリング済みの酸素注入領域は、共通注入マスクを使用することにより、定義することができる。アニーリング済みのｎ型イオン注入領域は、電流を閉じ込めると共にＶＣＳＥＬ装置の活性光領域に注ぎ込むことができる。又、アニーリング済みのｎ型イオン注入領域は、ＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化を提供することもできる。
【００１７】
実施形態においては、ＶＣＳＥＬ装置は、少なくとも一つの下部ｎ型層、少なくとも一つの下部ｎ型層の上方において形成された少なくとも一つの中間ｐ型層、少なくとも一つの中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、少なくとも一つの中間ｐ型層とｎ型変調ドープ量子井戸構造との間に形成された少なくとも一つのスペーサ層、及びｎ型変調ドープ量子井戸構造の上方において形成された少なくとも一つの上部ｐ型層を含む層構造から形成することができる。アノードは、少なくとも一つの上部ｐ型層に接触することができる。カソードは、少なくとも一つの下部ｎ型層に接触することができる。ｎ型変調ドープ量子井戸構造は、少なくとも一つの量子井戸からオフセットされたｎ型電荷シートを含み、且つ、ｎ型変調ドープ量子井戸構造は、ＶＣＳＥＬ装置用の活性光領域を定義することができる。アニーリング済みの酸素注入領域は、少なくとも一つのスペーサ層内において、層構造内において垂直方向に配設することができる。アニーリング済みのｎ型イオン注入領域は、少なくとも一つの上部ｐ型層内において（且つ、恐らくは、一つ又は複数の上部ｐ型層の下方において、本明細書において記述されているその他の層内において）、層構造内において垂直方向に配設することができる。
【００１８】
実施形態においては、少なくとも一つの中間ｐ型層は、少なくとも一つの中間ｐ型層のｐ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定される、組み込まれた正孔電荷Ｑｐを有する。少なくとも一つの下部ｎ型層は、少なくとも一つの下部ｎ型層のｎ型ドーパント濃度及び厚さの少なくとも一つによって決定される、組み込まれた電子電荷Ｑｎを有する。組み込まれた電子電荷Ｑｎとの関係における組み込まれた正孔電荷Ｑｐは、ＶＣＳＥＬ装置のダイオード様の電流−電圧特性のために構成することができる。
【００１９】
複数の層は、基材上において形成することができる。複数の層は、少なくとも一つの下部ｎ型層の下方において基材上において形成された複数の下部ミラー層を含むことが可能であり、この場合に、下部ミラー層は、ＶＣＳＥＬ装置用の共振空洞を定義している。下部ミラー層は、ヒ化アルミニウム（ＡｌＡｓ）から形成することが可能であり、ヒ化アルミニウムは、ヒ化アルミニウム（ＡｌＡｓ）を酸化アルミニウム（ＡｌｘＯｙ）に変換する酸化に晒される。ＶＣＳＥＬ装置用の共振空洞は、堆積によって形成された複数の上部ミラー層により、更に定義することができる。
【００２０】
実施形態においては、複数の層は、ＶＣＳＥＬ装置用のアパーチャを定義するべく使用される、上部ｐ型層の上方において形成された、少なくとも一つのアンドープスペーサ層を含むことができる。ＶＣＳＥＬ装置用のアパーチャを定義するエッチング動作の一部として、アノードを形成している金属のみならず、上部ｐ型層の上方において形成されている少なくとも一つのアンドープスペーサ層をエッチングによって除去することができる。
【００２１】
実施形態においては、ＶＣＳＥＬ装置は、連続波（ＣＷ）動作を有するコヒーレントなシングルモード出力を生成することができる。
【００２２】
実施形態においては、（ｎチャネルＨＦＥＴ装置、反転型のＰ型ＦＥＴ装置、及びｐチャネルＨＦＥＴ装置のうちの少なくとも一つなどの）電子回路を複数のＶＣＳＥＬ装置又は一つのＶＣＳＥＬ装置と共に一体的に形成することができる。
【図面の簡単な説明】
【００２３】
【図１】本開示の集積回路装置を実装するべく使用され得る例示用の層構造の概略図である。
【００２４】
【図２Ａ】図１の層構造用の例示用のエネルギー帯域図である。
【００２５】
【図２Ｂ】図１の層構造から実現されるＶＣＳＥＬアレイのＶＣＳＥＬ装置のフォワードバイアス動作点を示す電流−電圧図であり、これは、浮遊する又はゼロの印加ゲート電圧を有する従来の３端子スイッチングサイリスタの電流−電圧特性をも示す。
【００２６】
【図２Ｃ】図１の層構造から実現されるＶＣＳＥＬアレイの個々のＶＣＳＥＬ装置の概略図であり、ダイオード様の電流−電圧特性のための個々のＶＣＳＥＬ装置の構成について記述する注記を有する。
【００２７】
【図３Ａ】図１の層構造から実現されるＶＣＳＥＬ装置の二次元アレイを含む集積回路の平面概略図である。
【００２８】
【図３Ｂ】図１の層構造から実現されるＶＣＳＥＬ装置のアレイを含む、図３Ａの集積回路の概略断面図である。
【００２９】
【図３Ｃ】図３Ａ及び図３Ｂの集積回路のＶＣＳＥＬ装置のアレイから放出される光の例示用のファーフィールドパターンを示すグラフである。
【００３０】
【図３Ｄ】集積回路のＶＣＳＥＬ装置の間の間隔を表すピッチパラメータを示す、図３Ａ及び図３Ｂの集積回路の平面概略図である。
【００３１】
【図４】８５０ｎｍの特性波長において光を放出するＶＣＳＥＬ装置のアレイを含む集積回路を実装するべく使用され得る例示用の層構造を示す表である。
【００３２】
【図５Ａ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【図５Ｂ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【図５Ｃ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【図５Ｄ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【図５Ｅ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【図５Ｆ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【図５Ｇ】図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄの集積回路に類似した集積回路において実現されるＶＣＳＥＬ装置の二次元アレイを形成するための例示用の製造動作を図４の層構造との関連において示す概略部分断面図である。
【００３３】
【図６】８５０ｎｍの特性波長において光を放出するＶＣＳＥＬ装置のアレイを含む集積回路を実装するべく使用され得る別の例示用の層構造を示す表である。
【００３４】
【図７】８５０ｎｍの特性波長において光を放出するＶＣＳＥＬ装置のアレイを含む集積回路を実装するべく使用され得る更に別の例示用の層構造を示す表である。
【００３５】
【図８】９８０ｎｍの特性波長において光を放出するＶＣＳＥＬ装置のアレイを含む集積回路を実装するべく使用され得る例示用の層構造を示す表である。
【００３６】
【図９】９８０ｎｍの特性波長において光を放出するＶＣＳＥＬ装置のアレイを含む集積回路を実装するべく使用され得る別の例示用の層構造を示す表である。
【００３７】
【図１０】９８０ｎｍの特性波長において光を放出するＶＣＳＥＬ装置のアレイを含む集積回路を実装するべく使用され得る更に別の例示用の層構造を示す表である。
【００３８】
【図１１】電子回路と共に統合されたＶＣＳＥＬ装置のアレイを含むモノリシックな集積回路の概略図である。
【００３９】
【図１２】図１１の集積回路の概略断面図であり、本明細書において記述されているＶＣＳＥＬ装置のアレイと共に一体的に形成され得るｎチャネルＨＦＥＴ装置を示す。
【００４０】
【図１３】図１１の集積回路の概略断面図であり、本明細書において記述されているＶＣＳＥＬ装置のアレイと共に一体的に形成され得るｐ型ＦＥＴ装置を示す。
【００４１】
【図１４Ａ】図１の層構造から実現される単一のＶＣＳＥＬ装置を含む集積回路の平面概略図である。
【００４２】
【図１４Ｂ】図１の層構造から実現される単一のＶＣＳＥＬ装置を含む、図１４Ａの集積回路の概略断面図である。
【発明を実施するための形態】
【００４３】
まず、図１を参照すれば、本開示の装置構造は、基材１０１上において形成された下部ミラー層１０３を含む。下部ミラー装置１０３は、通常、分布ブラッグ反射器（ＤＢＲ：Distributed Bragg Reflector）ミラーを形成するべく、異なる屈折率を有する半導体又は誘電体材料のペアを堆積させることにより、形成されている。異なる屈折率を有する二つの材料が接合部を形成するべく一緒に配置された際に、光は、接合部において反射されることになる。一つのこのような境界において反射される光の量は、小さい。但し、それぞれの層が４分の１波長（λ／４）の光学的厚さを有する状態において、複数の接合部／層ペアが周期的に積層された場合には、境界のそれぞれからの反射は、同位相で加算され、これにより、特定の中心波長λＣにおいて大量の反射光（例えば、大きな反射係数）が生成されることになる。下部ミラー装置１０３上に堆積されているのは、（本明細書において記述されているように、二次元アレイにおいて構成することができる）複数のＶＣＳＥＬ装置のみならず、モノリシックな集積回路の一部としてのトランジスタ装置をも実現するのに適した能動型装置構造である。
【００４４】
能動型装置構造は、下部ミラー層１０３の上方において形成された一つ又は複数の下部ｎ＋形オームコンタクト層１０５を含む。一つ又は複数のｐ型層１０７が、一つ又は複数のｎ＋型オームコンタクト層１０５の上方において形成されている。一つ又は複数のアンドープスペーサ層１０９が、一つ又は複数のｐ型層１０７の上方において形成されている。ｎ型変調ドープ量子井戸（ＱＷ）構造１１１が、一つ又は複数のアンドープスペーサ層１０９の上方において形成されている。ｎ型変調ドープＱＷ構造１１１は、一つ又は複数の量子井戸（ＱＷ）の上方において形成された薄いｎ＋ドープ電荷シートを含み、これらの間には、アンドープスペーサ層が存在している。一つ又は複数のアンドープスペーサ層１１３が、ｎ型変調ドープＱＷ構造１１１の上方において形成されている。一つ又は複数のｐ型層１１５が、一つ又は複数のアンドープスペーサ層１１３の上方において形成されている。一つ又は複数のｐ＋型ドープオームコンタクト層１１７が、一つ又は複数のｐ型クラッド層１１５の上方において形成されている。そして、図示のように、一つ又は複数のアンドープスペーサ層１１９が、一つ又は複数のｐ＋型オームコンタクト層１１７の上方において形成されている。
【００４５】
一つ又は複数の下部ｎ＋型オームコンタクト層１０５、一つ又は複数の中間ｐ型層１０７、中間ｎ型変調ドープＱＷ構造１１１、及び上部ｐ型層１１７、１１９を包含するエピタキシャル層構造は、本明細書において記述されるように、複数のＶＣＳＥＬ装置を定義するべく、使用することができる。
【００４６】
更には、一つ又は複数のｐ型層１１５、１１７から形成されたｐ型ゲート領域を有するｎ型変調ドープＱＷ構造１１１は、本明細書において記述されているように、ｎチャネルＨＦＥＴトランジスタを定義するべく、使用することができる。ｎ型変調ドープＱＷ構造１１１の下方の一つ又は複数のアンドープスペーサ層１０９は、ｎチャネルＨＦＥＴトランジスタのバックゲート（或いは、コレクタ）を定義するべく、使用することができる。
【００４７】
更には、一つ又は複数のｐ型層１０７の下方において一つ又は複数の下部ｎ＋型オームコンタクト層１０５から形成されたｎ型ゲートは、本明細書において記述されているように、反転型のｐ型ＦＥＴトランジスタを定義するべく、使用することができる。一つ又は複数のｐ型層１０７の上方の一つ又は複数のアンドープスペーサ層１０９は、反転型のｐ型ＦＥＴトランジスタのバックゲート（或いは、コレクタ）を定義するべく、使用することができる。
【００４８】
一つ又は複数の下部ｎ＋型オームコンタクト層１０５は、ＶＣＳＥＬ装置の下部カソード金属用の自身に対するオーム接点の形成を可能にしており、且つ、反転型のｐ型ＦＥＴトランジスタの下部ゲート領域の一部として電気的に機能することもできる。一つ又は複数の中間ｐ型層は、反転型のｐ型ＦＥＴトランジスタのチャネルの一部分として電気的に機能することができる。
【００４９】
一つ又は複数のアンドープスペーサ層１０９は、ｎチャネルＨＦＥＴ用のバックゲート（コレクタ）領域のみならず、反転型のｐ型ＦＥＴ用のバックゲート（コレクタ）領域として電気的に機能することができる。
【００５０】
ｎ型変調ドープＱＷ構造１１１は、一つ又は複数のスペーサ層１０９上において形成されている。ｎ型変調ドープＱＷ構造１１１は、一つ又は複数のアンドープスペーサ層によって一つ又は複数の量子井戸（ＱＷ）からオフセットされた薄いｎ＋型電荷シートを含む。ｎ＋型電荷シートは、ｎ型変調ドープＱＷ構造１１１の一つ又は複数のアンドープスペーサ層の上方において最後に形成されている。ｎ型変調ドープＱＷ構造１１１は、ＶＣＳＥＬ装置の活性光領域として機能することができる。又、ｎ型変調ドープＱＷ構造１１１は、ｎチャネルＨＦＥＴ装置のチャネルの一部分として電気的に機能することもできる。
【００５１】
一つ又は複数のｐ型層１１５及び一つ又は複数の上部ｐ＋型オームコンタクト層１１７は、ＶＣＳＥＬ装置の層構造用の上部ｐ型領域を形成しており、且つ、ｎチャネルＨＦＥＴ用のゲート領域の一部分として電気的に機能することもできる。
【００５２】
図２Ａは、図１の層構造の例示用のエネルギー帯域図である。（一つ又は複数の下部ｎ＋型オームコンタクト層１０５のｎ型ドーパント濃度及び／又は厚さによって決定される）一つ又は複数の下部ｎ＋型オームコンタクト層１０５の組み込まれた電子電荷Ｑｎとの関係における（一つ又は複数の中間ｐ型層１０７のｐ型ドーパント濃度及び／又は厚さによって決定される）一つ又は複数の中間ｐ型層１０７の組み込まれた正孔電荷Ｑｐは、個々のＶＣＳＥＬ装置が、図２Ｂに示されているように、ダイオード様の電流−電圧特性を有するフォワードバイアスモード（フォワードバイアスされた動作）において２端子装置として動作し得るように、構成することができることに留意されたい。具体的には、閾値電圧Ｖｔ超である、共通アノードと共通カソードとの間におけるフォワードバイアス電圧の印加は、電流が、共通アノードと共通カソードとの間のそれぞれの個々のダイオード様のＶＣＳＥＬ装置を通じて垂直方向に流れるようにすることになる。（図２Ｂにおいて、負荷ラインによって概略的に示されている）フォワードバイアス動作状態が、閾値電圧Ｖｔを上回る共通アノードと共通カソードとの間のフォワードバイアス電圧を印加すると共に、レージング閾値電流ＩＴＨを上回る電流が、共通アノードと共通カソードとの間のそれぞれの個々のダイオード様のＶＣＳＥＬ装置を通じて垂直方向に流れるようにするべく、構成されている際には、個々のダイオード様のＶＣＳＥＬ装置は、個々のダイオード様のＶＣＳＥＬ装置の上部アパーチャから放出される放射（光）を生成する。ダイオード様の電流−電圧特性を有するこのようなフォワードバイアス動作は、図２Ｂにおいて示されている、ゼロの又は浮遊する印加ゲート電圧を有する従来の３端子サイリスタ装置において見出される、電圧Ｖｓ及びＶｈにおけるサイリスタのスイッチング及び保持動作を回避する。このようなサイリスタのスイッチング動作は、存在している場合に、異なるサイリスタＶＣＳＥＬ装置のスイッチング電圧及び電流のわずかな変動に起因して、勝者がすべてを得る、という望ましくない状況を結果的にもたらし得るであろう。具体的には、そのＯＮ状態にスイッチングする第一サイリスタＶＣＳＥＬ装置が、恐らくは、利用可能な電流のすべてを引き出す可能性があり、且つ、従って、他方のサイリスタＶＣＳＥＬ装置が、ＯＮ状態にスイッチングし、且つ、サイリスタＶＣＳＥＬ装置の光出力に寄与することを妨げる可能性があろう。
【００５３】
論理的な観点においては、フォワードバイアス動作におけるそれぞれの２端子ＶＣＳＥＬ装置に跨る電圧降下は、図２Ｃにおいて示されているＪ１及びＪ２接合部の間のアンドープスペーサ領域Ｄを有する二つの接合部Ｊ１及びＪ２に跨る電圧の合計である。Ｊ１接合部は、上部ｐ型領域（層１１７、１１５）と中間ｎ型変調ドープＱＷ構造１１１との間の接合部である。Ｊ２は、一つ又は複数の中間ｐ型層１０７と一つ又は複数の下部ｎ＋型オームコンタクト層１０５との間の接合部である。Ｄ領域は、一つ又は複数のアンドープスペーサ層１０９である。フォワードバイアス動作の場合には、Ｊ２接合部は、スイッチング電圧Ｖｓにおいて、非伝導ＯＦＦ状態から伝導ＯＮ状態に、且つ、保持電圧Ｖｈにおいては、伝導ＯＮ状態から非伝導ＯＦＦ状態に、遷移する。Ｊ２接合部の一つ又は複数の中間ｐ型層１０７は、一つ又は複数の中間ｐ型層１０７のｐ型ドーパント濃度及び／又は厚さによって決定される、組み込まれた正孔電荷Ｑｐを有する。Ｊ２接合部の一つ又は複数の下部ｎ＋型オームコンタクト層１０５は、一つ又は複数の下部ｎ型オームコンタクト層１０５のｎ型ドーパント濃度及び／又は厚さによって決定される、組み込まれた電子電荷Ｑｎを有する。Ｊ２接合部の組み込まれた電子電荷Ｑｎとの関係における組み込まれた正孔電荷Ｑｐは、スイッチング電圧Ｖｓが、ＶＣＳＥＬ装置のダイオード様の電流−電圧特性について保持電圧Ｖｈに等しくなるように、構成することができる。本質的に、スイッチング電圧Ｖｓ及び保持電圧Ｖｈは、ＶＣＳＥＬ装置が、（例えば、１．５ボルト以下であり得る）予め定義された合計フォワードバイアス又は閾値電圧Ｖｔに晒された際に、ダイオードとしてＯＮ状態になるように、（図２Ｂにおいて「Ｖｓ／Ｖｈ」というラベルが付与された）単一の電圧に折り畳まれる。ＯＮ状態においては、ＶＣＳＥＬ装置は、図２Ｃにおいて示されているように、アノードからカソードに電流を伝導する。
【００５４】
（図２Ｂにおいて負荷ラインによって概略的に示されている）フォワードバイアス動作条件が、レージング閾値電流ＩＴＨを上回る電流が、共通アノードと共通カソードとの間のそれぞれの個々のダイオード様のＶＣＳＥＬ装置を通じて垂直方向に流れるようにするべく構成されている際には、個々のダイオード様のＶＣＳＥＬ装置は、個々のダイオード様のＶＣＳＥＬ装置の上部アパーチャから放出される放射（光）を生成する。更には、（例えば、１．５ボルト以下であり得る）アノードとカソードとの間の閾値電圧Ｖｔを下回る印加電圧に晒された際には、ＶＣＳＥＬ装置は、ＯＦＦ状態において動作することになり、この場合には、アノードからカソードへの電流伝導が、ほとんど又はまったく存在していない。このＯＦＦ状態においては、個々のダイオード様のＶＣＳＥＬ装置は、放射（光）を生成することがなく、且つ、個々のダイオード様のＶＣＳＥＬ装置の上部アパーチャからなんらの放射（光）をも放出することがない。
【００５５】
図３Ａ及び図３Ｂは、図１のエピタキシャル層構造から形成されたＶＣＳＥＬ装置の二次元アレイを含む集積回路を示している。図３Ａにおいて最良に示されているように、九つのＶＣＳＥＬ装置は、３×３の線形二次元アレイ（列と行）においてレイアウトされている。九つのＶＣＳＥＬ装置用の共通アノードを実現する、パターン化された上部金属層３０１が、九つのＶＣＳＥＬ装置のそれぞれのものごとに、アパーチャ３０３を取り囲んでいる。アパーチャ３０３は、ＶＣＳＥＬ装置の共振空洞内において伝播する光が、集積回路からの放出のために、それから離脱することを許容している。パターン化された上部金属層３０１は、図３Ｂにおいて示されているように、一つ又は複数の上部ｐ＋型オームコンタクト層１１７上において形成されている。九つのＶＣＳＥＬ装置は、九つのＶＣＳＥＬ装置用のアパーチャ３０３の下方において配設されたｎ型変調ドープＱＷ構造１１１によって形成された個々の活性光領域を有する。
【００５６】
又、パターン化された上部金属層３０１は、図３Ｂにおいて最良に示されているように、アレイの九つのＶＣＳＥＬ装置を取り囲むと共にこれらの間において連続的な方式で（即ち、中断を伴うことなしに）横方向に延在するＮ型イオン注入領域３０５及び酸素イオン注入領域３０７の上部に位置している。一実施形態においては、酸素イオン注入領域３０７は、図示のように、一つ又は複数のアンドープスペーサ層１０９の少なくとも一部分を通じて垂直方向に延在するように、形成することができる。Ｎ型イオン注入領域３０５は、図示のように、一つ又は複数のｐ型層１１５の少なくとも一部分を通じて、一つ又は複数のアンドープスペーサ層１１３を完全に通じて、且つ、ｎ型変調ドープＱＷ構造１１１の少なくとも一部分を通じて、垂直方向に延在するように、酸素イオン注入領域３０７の上方において形成することができる。この結果、Ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、九つのＶＣＳＥＬ装置の個々の活性光領域の上方及び下方において形成されている。Ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、（例えば、８００℃以上の温度における）高温の熱アニーリング動作に晒され、これにより、これらのイオン注入領域３０５、３０７は、活性化され、且つ、アニーリングされる。Ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、周知のように、層構造内においてガウス方式で分散させることが可能であり、これについては、簡潔性を目的として、図示されていない。
【００５７】
活性化された且つアニーリングされたＮ型イオン注入領域３０５は、矢印３０９によってグラフィカルに描かれているフォワードバイアス動作の際に、上部金属アノード３０１から九つのＶＣＳＥＬ装置の活性光領域内に流れる正孔電流を閉じ込めると共に注ぎ込む（濃縮する）Ｐ−Ｎ接合部ポテンシャル障壁を提供している。
【００５８】
アニーリングの結果として、イオン注入領域３０７の酸素は、深い電子トラップを生成する化学反応を経験する。深い電子トラップは、放出が無視可能であると共に電子キャプチャ断面が正孔キャプチャ断面よりも格段に大きいものである。従って、このトラップは、伝導帯域から自由電子を除去する。但し、これは、価電子帯域から正孔を除去せず、且つ、従って、これは、（正孔電流ではなく）電子電流のみを閉じ込めるように機能する。この結果、活性化された且つアニーリングされた酸素イオン注入領域３０７は、矢印３１１によってグラフィカルに描かれているフォワードバイアス動作の際に、一つ又は複数の中間ｐ型層１０７及び一つ又は複数の下部ｎ＋型オームコンタクト層１０５のＪ２接合部から九つのＶＣＳＥＬ装置の活性光領域内に流れる電子電流を閉じ込めると共に注ぎ込む（濃縮する）高抵抗値の電流遮断障壁を提供している。又、電子電流は、フォワードバイアス動作の際に、活性光領域から九つのＶＣＳＥＬ装置の一つ又は複数の中間ｐ型層１０７及び一つ又は複数の下部ｎ＋型オームコンタクト層１０５のＪ２接合部に後方に流れ得る。又、正孔電流も、フォワードバイアス動作の際に、活性光領域から後方に、九つのＶＣＳＥＬ装置のｎ型変調ドープ構造の薄いｎ＋型電荷シートと上部ｐ＋型領域とのＪ１接合部に流れ得る。又、活性化された且つアニーリングされた注入領域３０５、３０７は、図３Ｂにおいて最良に示されているように、下部ミラー層１０３と上部ミラー層３１３との間において定義されている九つのＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化をも提供している。
【００５９】
九つのＶＣＳＥＬ装置用の２パート共通カソードを実現しているパターン化された下部金属層３１５が、図示のように、九つのＶＣＳＥＬ装置の反対側において、一つ又は複数の下部ｎ＋型オームコンタクト層１０５上において形成されている。フォワードバイアス駆動電圧Ｖｆが、例えば、図３Ａに示されているように、金属層及び対応するビアコンタクトホールにより、共通アノード３１０及び２パート共通カード３１５に跨って印加されている。フォワードバイアス駆動電圧Ｖｆは、アレイの九つのダイオード様のＶＣＳＥＬ装置を（例えば、１．５ボルト超のフォワードバイアスによって）ＯＮ状態に切り替えるように、構成されている。このＯＮ状態においては、アレイのそれぞれのＶＣＳＥＬ装置は、電流を共通アノードから共通カソードに伝導し、この結果、電流が個々のＶＣＳＥＬ装置の活性光領域に注入される。個々のＶＣＳＥＬ装置の活性光領域に注入された電子及び正孔電流は、九つのＶＣＳＥＬ装置の垂直方向の共振空洞内において共振すると共に九つのＶＣＳＥＬ装置のアパーチャ３０３から放出される光（光子）の励起放出を生成する。いくつかの実施形態においては、九つのＶＣＳＥＬ装置のアパーチャ３０３から放出される光の光学出力は、フォワードバイアス駆動電圧Ｖｆの大きさを制御することにより、制御することができる。
【００６０】
その他の構成においては、駆動電圧Ｖｆは、（例えば、０ボルト又は１．５ボルト未満のその他の電圧のバイアスによって）アレイのダイオード様のＶＣＳＥＬ装置のすべてをＯＦＦ状態に切り替えるように、構成することができる。このＯＦＦ状態においては、アレイのそれぞれのＶＣＳＥＬ装置は、電流を共通アノードから共通カソードに伝導せず、且つ、九つのＶＣＳＥＬ装置は、九つのＶＣＳＥＬ装置の垂直共振空洞内において光（光子）の励起放出を生成せず、且つ、九つのＶＣＳＥＬ装置のアパーチャ３０３からの光の放出を生成することもない。
【００６１】
アレイのダイオード様のＶＣＳＥＬ装置は、フォワードバイアス駆動電圧Ｖｆの印加下において、アレイのＶＣＳＥＬ装置が、図３Ｃに示されているように、ドミナントなシングルローブのファーフィールドパターンを有する連続波（ＣＷ）動作を有するコヒーレントなシングルモード出力を生成するモード結合を経験するように、近接して離隔した構成において、レイアウトすることができる。ドミナントなシングルローブのファーフィールドパターンは、図３Ｃの例示用のファーフィールドパターンにおいて示されているように、２０°未満の狭い発散角θを有することができる。
【００６２】
ＶＣＳＥＬ装置の垂直構造は、ＶＣＳＥＬ装置を取り囲むと共にこれらの間において連続的な方式で（即ち、中断を伴うことなしに）横方向に延在し、且つ、ＶＣＳＥＬ装置の間の絶縁エッチングを回避する、ｎ型注入領域３０５及び酸素イオン注入領域３０７によって隔離されていることに留意されたい。この特徴は、図３Ｄに示されているように、ピッチパラメータ「ｐ」によって付与されるＶＣＳＥＬ装置のアパーチャの間の横方向の離隔が、３μｍの、且つ、恐らくは、小さくは、１μｍ以下の、値に低減されることを許容している。この特徴は、ニアフィールドモード結合及びシングルローブファーフィールドパターンのみならず、放出された光の光学出力をも、改善している。又、これは、所与のチップエリアにおける多数のＶＣＳＥＬ装置の集積をも許容しており、これは、ＶＣＳＥＬアレイの放出される光の光学出力を改善するべく、使用することが可能であり、且つ、これにより、複数のＶＣＳＥＬアレイ回路を同一の基材上において集積する際に、製造費用／ＶＣＳＥＬアレイを引き下げることができる。
【００６３】
更には、活性化された且つアニーリングされた酸素イオン注入領域３０７は、中間ｐ型領域及び下部ｎ＋型領域のＪ２接合部からＶＣＳＥＬ装置の活性光領域への電子電流を閉じ込めると共に注ぎ込む（濃縮する）ように、機能することが可能であり、これは、ＶＣＳＥＬ装置の活性領域内における光の励起放出の生成を支援する。又、活性化された且つアニーリングされた酸素イオン注入領域３０７は、下部ミラー層と上部ミラー層との間において定義されているＶＣＳＥＬ装置の垂直共振空洞内の光の横方向閉じ込めを支援し得る屈折率の変化を提供することもできる。
【００６４】
図４は、図１の能動型装置構造を実現するべくＩＩＩ−Ｖ族材料を利用した例示用の層構造を示している。図４の層構造は、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路の一部として、８５０ｎｍ光を放出するＶＣＳＥＬ装置のアレイを形成するべく、使用することができる。図４の層構造は、例えば、既知の分子ビームエピタキシ（ＭＢＥ：Molecular Beam Epitaxy）又は金属−有機化学蒸着（ＭＯＣＶＤ：Metal-Opganic Chemical Vapor Deposition）技法を使用することにより、製造することができる。
【００６５】
まず、ヒ化アルミニウム（ＡｌＡｓ）の半導体層４０３及びヒ化アルミニウムガリウム（Ａｌｘ１Ｇａ（１−ｘ１）Ａｓ、ここで、パラメータｘ１は、好ましくは、１５％である）の合金の半導体層４０５が、下部ミラー層を形成するべく、順番に、半絶縁性ヒ化ガリウム（ＧａＡｓ）基材１０１上において、（好ましくは、少なくとも５つのペアだけ）交互に堆積される。ＡｌＡｓ層４０３の数は、下部ミラー層の最後の層が４０７として示されているように、好ましくは、常に、ＡｌＧａＡｓ層４０５の数よりも一つだけ大きくなっている。好適な実施形態においては、ＡｌＡＳ層４０３は、下部ＤＢＲミラーが設計されている中心波長において形成されることになるように化合物ＡｌｘＯｙを生成するべく、製造の際に、高温蒸気酸化に晒されている。この中心波長は、ＶＣＳＥＬ装置の望ましい共振波長が高反射率に晒されるように、選択されている。一実施形態においては、下部ミラー層内の層４０３及び４０５の厚さは、ＧａＡｓ及びＡｌｘＯｙの最終的な光学的厚さが、この例においては、８５０ｎｍの中心波長λＣの４分の１波長に対応するように、選択することができる。或いは、この代わりに、下部ミラーは、設計された波長の４分の１に対応する厚さを有するＧａＡｓ及びＡｌＡｓの交互に変化する層により、形成することもできる（図８、図９、図１０）。このケースにおいては、酸化は、不要である。但し、効率的な光学レージングに必要とされる反射率を実現するべく、（２７．５個のペアなどの代表的な数を有する）相対的に多くの層ペアが必要とされる。層４０３、４０５、及び４０７は、上述のように、図１の下部ミラー層１０３に対応している。ＧａＡｓ基材４０１は、上述のように、図１の基材１０１に対応している。
【００６６】
最後のＡｌＡｓ層４０７上において堆積されているのは、ヒ化アルミニウムガリウム（Ａｌｘ２Ｇａ（１−Ｘ２）Ａｓ、この場合に、パラメータｘ２は、好ましくは、５％である）のアンドープ合金のバッファ層４０９によって始まっている能動型装置構造である。層４０９は、２００Åに近い厚さを有する。層４０９上において堆積されているのは、二つのｎ＋ドープ層４１１及び４１３である。層４１１は、ヒ化アルミニウムガリウム（Ａｌｘ２Ｇａ（１−ｘ２）Ａｓ、この場合に、パラメータＸ２は、好ましくは、５％である）のｎ＋ドープ合金である。層４１１は、２４４６Åに近い厚さを有し、且つ、最大バルクｎ型ドーピング濃度において、ｎ＋ドーピングされており、これは、この例においては、３．５×１０１８ｃｍ−３というｎ型ドーピング濃度である。層４１３は、ヒ化アルミニウムガリウム（Ａｌｘ３Ｇａ（１−ｘ３）Ａｓ、この場合に、パラメータｘ３は、好ましくは、３０％である）のｎ＋ドープ合金である。層４１３は、１０００Åに近い厚さを有し、且つ、最大バルクｎ型ドーピング濃度においてｎ＋ドーピングされており、これは、この例においては、３．５×１０１８ｃｍ−３というｎ型ドーピング濃度である。ｎ＋ドープＡｌＧａＡｓ層４１１及び４１３は、反転型のｐ型ＦＥＴのゲート領域及びＶＣＳＥＬ装置の層構造の下部ｎ型領域の一部分として電気的に機能することができる。ｎ＋ドープＡｌＧａＡｓ層４１１及び４１３は、本明細書において記述されているように、ＶＣＳＥＬ装置の共通カソードを定義する金属化のみならず、反転型のｐ型ＦＥＴの下部ゲートを定義する金属化を含む、装置金属化用の低抵抗値オームコンタクトを提供することができる。ｎ＋ドープＡｌＧａＡｓ層４１１及び４１３は、上述のように、図１の一つ又は複数の下部ｎ＋型オームコンタクト層１０５に対応している。
【００６７】
層４１３上において堆積されているのは、ヒ化アルミニウムガリウム（Ａｌｘ４Ｇａ（１−ｘ４）Ａｓ、この場合に、パラメータｘ４は、好ましくは、２０％である）のｐ型ドープ合金の層４１５である。層４１５は、５００Åに近い厚さと、１．０×１０１８ｃｍ−３という通常のｐ型ドーピング濃度と、を有する。ｐ型層４１５は、反転型のｐ型ＦＥＴのチャネル領域及びＶＣＳＥＬ装置の層構造の中間ｐ型領域の一部分として電気的に機能することができる。又、ｐ型層４１５は、ＶＣＳＥＬ装置の動作の際にＶＣＳＥＬ装置の活性光領域（ｎ型変調ドープＱＷ構造１１１）のＱＷに流れる正孔の供給源を提供することもできる。ｐ型層４１５は、上述のように、図１の一つ又は複数の中間ｐ型層１０７に対応している。
【００６８】
層構造のＪ２接合部の中間ｐ型層４１５は、中間ｐ型層４１５のｐ型ドーパント濃度及び／又は厚さによって決定される、組み込まれた正孔電荷Ｑｐを有し、且つ、層構造のＪ２接合部のｎ＋ドープＡｌＧａＡｓ層４１１及び４１３は、ｎ＋ドープＡｌＧａＡｓ層４１１及び４１３のｎ型ドーパント濃度及び／又は厚さによって決定される、組み込まれた電子電荷Ｑｎを有することに留意されたい。Ｊ２接合部の組み込まれた電子電荷Ｑｎとの関係におけるＪ２接合部の組み込まれた正孔電荷Ｑｐは、スイッチング電圧Ｖｓが、ＶＣＳＥＬ装置のダイオード様の電流−電圧特性について保持電圧Ｖｈに等しくなるように、構成することができる。一つ又は複数のこれらの層のドーピング濃度及び厚さは、恐らくは、この条件を充足するべく、チューニングすることができる。この条件が層構造の設計によって充足されていることを検証するべく、試験を実行することができる。
【００６９】
後続の層４１５は、ヒ化アルミニウムガリウム（Ａｌｘ４Ｇａ（１−ｘ４）Ａｓ、この場合に、パラメータｘ４は、好ましくは、２０％である）の合金から形成されたアンドープスペーサ層４１７である。スペーサ層４１７は、３８４１Åという代表的な厚さを有する。スペーサ層４１７は、反転型のｐ型ＦＥＴのバックゲート（コレクタ）領域の一部のみならず、ｎチャネルＨＦＥＴのバックゲート（コレクタ）の一部、として電気的に機能することができる。スペーサ層４１７は、上述のように、図１の一つ又は複数のアンドープスペーサ層１０９に対応している。
【００７０】
後続のスペーサ層４１７は、アンドープＡｌＧａＡｓ障壁層４１９であり、これには、アンドープＧａＡｓ量子井戸層４２１が後続している。アンドープＡｌＧａＡｓ障壁層４１９は、ヒ化アルミニウムガリウム（Ａｌｘ４Ｇａ（１−ｘ４）Ａｓ、この場合に、パラメータｘ４は、好ましくは、２０％である）の合金から形成され、且つ、１００Åという代表的な厚さを有する。ＧａＡｓ量子井戸層４２１は、９０Åという代表的な厚さを有する。アンドープＡｌＧａＡｓ障壁層４１９及びＧａＡＳ量子井戸層４２１は、ｎ型変調ドープ量子井戸の（二つ以上の量子井戸などの）いくつかの量子井戸について反復することができる。又、単一の量子井戸構造を使用することもできる。次は、３０Åという代表的な厚さを有するヒ化アルミニウムガリウム（Ａｌｘ５Ｇａ（１−ｘ５）Ａｓ、この場合に、パラメータｘ５は、好ましくは、３０％である）の合金から形成されたアンドープスペーサ層４２３である。次は、ヒ化アルミニウムガリウム（Ａｌｘ５Ｇａ（１−ｘ５）Ａｓ、この場合に、パラメータｘ５は、好ましくは、３０％である）の合金から形成された薄いｎ＋型電荷シート４２５である。電荷シート４２５は、最大バルクｎ型ドーピング濃度においてｎ＋ドーピングされており、これは、この例においては、３．５×１０１８ｃｍ−３というｎ型ドーピング濃度である。電荷シート４２５は、８０Åという代表的な厚さを有する。電荷シート４２５は、ｎ型変調ドープ量子井戸構造１１１用のｎ型変調ドーピングの薄い層として機能している。又、電荷シート４２５は、ｎチャネルＨＦＥＴのゲート領域の入力静電容量を定義する、コンデンサの下部プレート（層４４１、４３９、４３７、４３５、４３３、４３１、４２９、４２７、４２５）層をも形成している。層４２５〜４１９は、上述の図１のｎ型変調ドープＱＷ構造１１１に対応している。ｎ型変調ドープＱＷ構造１１１は、個々のＶＣＳＥＬ装置の活性光領域として機能することができる。電荷シート４２５は、ＶＣＳＥＬ装置の動作の際にＶＣＳＥＬ装置のｎ型変調ドープＱＷ構造１１１１の一つ又は複数の量子井戸（ＱＷ）に流れる電子の供給源を提供することができる。又、ｎ型変調ドープＱＷ構造１１１は、ｎチャネルＨＦＥＴ装置のチャネルの一部分として電気的に機能することもできる。
【００７１】
次は、ヒ化アルミニウムガリウム（Ａｌｘ５Ｇａ（１−ｘ５）Ａｓ、この場合に、パラメータｘ５は、好ましくは、３０％である）の合金から形成されたアンドープスペーサ層４２７である。層４２７は、３００Åという代表的な厚さを有する。スペーサ層４２７は、ｎチャネルＨＦＥＴのゲート領域の入力静電容量を定義するコンデンサの下部プレート（電荷シート４２５）と上部プレート（層４２９）との間のスペーサ層を形成している。アンドープＡｌＧａＡｓ層４２７は、上述のように、図１の一つ又は複数のアンドープスペーサ層１１３に対応している。
【００７２】
次は、約９２Åという合計厚さを有すると共にｐ＋型ドーピングによってドーピングされた二つの層（４２９、４３１）である。第一層４２９は、ヒ化アルミニウムガリウム（Ａｌｘ５Ｇａ（１−ｘ５）Ａｓ、この場合に、パラメータｘ５は、好ましくは、３０％である）の合金である。第一層４２９は、７×１０１８ｃｍ−３という代表的なｐ型ドーピング濃度によってｐ＋ドーピングされており、且つ、８０Åという代表的な厚さを有する。層４２９は、ｎチャネルＨＦＥＴのゲート領域の入力静電容量を定義するコンデンサの上部プレートを形成している。第二層４３１は、７×１０１８ｃｍ−３という代表的なｐ型ドーピング濃度によってｐ＋ドーピングされており、且つ、１２Åという代表的な厚さを有するＧａＡｓである。層４３１は、層４２９からＡｌＡｓ層４３３への遷移を提供している。層４３１は、層４２９のＡｌＧａＡｓ及びＡｌＡｓ層４３３の成長の間の温度変化を許容することができる。次は、約６００Åという合計厚さを有すると共に７×１０１８ｃｍ−３というｐ型ドーピング濃度によってドーピングされたヒ化アルミニウム（ＡｌＡｓ）の層４３３である。次は、約５４５Åという合計厚さを有すると共にｐ＋型ドーピングによってドーピングされた二つの層（４３５、４３７）である。第一層４３５は、７×１０１８ｃｍ−３という代表的なｐ型ドーピング濃度によってｐ＋ドーピングされると共に１２Åという代表的な厚さを有するＧａＡｓである。層４３５は、層４３３から層４３７への遷移を提供している。層４３５は、ＡｌＡｓ層４３３及び層４３７のＡｌＧａＡｓの成長の間の温度変化を許容することができる。層４３７は、ヒ化アルミニウムガリウム（Ａｌｘ６Ｇａ（１−ｘ６）Ａｓ、この場合に、パラメータｘ６は、好ましくは、５％である）の合金である。層４３７は、７×１０１８ｃｍ−３という代表的なｐ型ドーピング濃度によってｐ＋ドーピングされており、且つ、５３３Åという代表的な厚さを有する。層４２９、４３１、４３３、４３５、４３７は、上述のように、図１の一つ又は複数のｐ型層１１５に対応している。
【００７３】
次は、約６００Åという合計厚さを有すると共に１×１０２０ｃｍ−３というｐ＋型ドーピングによってドーピングされた二つの層（４３９、４４１）である。層４３９は、ヒ化アルミニウムガリウム（Ａｌｘ６Ｇａ（１−ｘ６）Ａｓ、この場合に、パラメータｘ６は、好ましくは、５％である）の合金である。層４３９は、１×１０２０ｃｍ−３という代表的なｐ型ドーピング濃度によってｐ＋ドーピングされており、且つ、４００Åという代表的な厚さを有する。層４４１は、１×１０２０ｃｍ−３という代表的なｐ型ドーピング濃度によってｐ＋ドーピングされると共に２００Åという代表的な厚さを有するＧａＡｓである。ｐ＋ドープ層４３９、４４１は、上述の図１の一つ又は複数の上部ｐ＋型オームコンタクト層１１７に対応している。
【００７４】
次は、約４００Åという合計厚さを有する二つのアンドープ層（４４３、４４５）である。層４４３は、ヒ化アルミニウムガリウム（Ａｌｘ６Ｇａ（１−ｘ６）Ａｓ、この場合に、パラメータｘ６は、好ましくは、５％である）の合金であり、且つ、３００Åという代表的な厚さを有する。層４４５は、ＧａＡｓであり、且つ、１００Åという代表的な厚さを有する。アンドープ層４４３、４４５は、本明細書において記述されているように、ＶＣＳＥＬのアパーチャ３０３を形成するべく、使用することができる。層４４３、４４５は、上述の図１の一つ又は複数のアンドープスペーサ層１１９に対応している。
【００７５】
半導体ミラー層は、上部半導体ミラー層とアンドープスペーサ層４４５との間のインタフェースにより、上部において境界が画定されると共に、アンドープバッファ層４０９と下部ミラー層４０７との間のインタフェースにより、下部において境界が画定された、共振空洞を定義するべく、アンドープスペーサ層４４５上において堆積させることができる。
【００７６】
図４の実施形態においては、層４４５〜４２３の厚さ及び屈折率は、８５０ｎｍにおける放出の望ましい中心波長λＣにマッチング又は対応した、この共振空洞の上部部分用の有効光路長を提供していることに留意されたい。更に詳しくは、層４４５〜４２３の厚さ及び屈折率は、８５０ｎｍにおける放出の望ましい中心波長λＣに等しい、或いは、λＣ／２に等しい、この共振空洞の上部部分用の有効光路長を提供することができる。更には、層４２１〜４０９の厚さ及び屈折率は、２超（整数Ｎ＊８５０ｎｍにおける放出の望ましい中心波長）の比率に対応する、共振空洞の下部部分用の有効光路長を提供している。更に詳しくは、層４２１〜４０９の厚さ及び屈折率は、（Ｎ＊λＣ）／２に等しい、この共振空洞の下部部分用の有効光路長を提供している。
【００７７】
又、層構造の層の厚さ及び屈折率は、ｎ型変調ドープ量子井戸構造１１１の一つ又は複数の量子井戸においてアンチノードを提供するように構成され得ることにも留意されたい。これは、利得の極大化を支援することができる。更には、共振器の上部における吸収を局所化するべく、共振器の上部における一つ又は複数の層の厚さを極小化することも可能であり、且つ、恐らくは、相対的に大きなバンドギャップにわずかにシフトさせることもできる。
【００７８】
図５Ａ〜図５Ｇは、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路（ＩＣ）内において実現されたＶＣＳＥＬ装置の二次元アレイを形成するべく、図４のエピタキシャル層構造との関連において例示用の製造工程を示す概略部分断面図である。
【００７９】
製造工程は、図５Ａに示されているように、ＶＣＳＥＬ装置のアパーチャのために、上部アンドープスペーサ層４４５、４４３内においてアパーチャメサ３０３ｂを形成することにより、始まっている。このようなアパーチャメサ３０３ｂは、半導体層構造上において窒化物マスク層５０１を堆積させることにより、形成される。フォトレジスト（図示されてはいない）が、堆積され、且つ、パターン化される。パターン化されたフォトレジストは、アパーチャメサ３０３ｂを定義するエッチングマスクとして機能する。上部ｐ＋型オームコンタクト層（ｐ＋オームコンタクト層４４１）において平坦な表面を露出させるべく、フォトレジストエッチングマスクを使用することにより、エッチング動作が、窒化物マスク層５０１を通じて、且つ、上部アンドープスペーサ層４４５、４４３を通じて下方に半導体構造内に、実行される。アパーチャメサ３０３ｂは、図示のように、半導体層構造内において形成された上部表面から上部ｐ＋型オームコンタクト層（ｐ＋オームコンタクト層４４１）における平坦な表面まで延在している側壁３０３ａを有する。
【００８０】
又、パターン化されたフォトレジストは、注入マスクとしても機能することができる。結果的に得られるＮ型イオン注入領域３０５及び酸素イオン注入領域３０８が、図５Ａにおいて最良に示されているように、ＶＣＳＥＬ装置を取り囲むと共に、これらの間において連続的な方式で（即ち、中断を伴うことなしに）横方向に延在するように、フォトレジスト注入マスクを使用することにより、酸素イオンと、次いで、ｎ型ドーパントイオン（例えば、ＳｉＦイオン）と、が、半導体層構造に注入される。酸素イオン注入領域３０７の酸素イオンは、中間アンドープＡｌＧａＡｓスペーサ層４１７において又はこの近傍においてセンタリングされた深さまで、注入されている。Ｎ型イオン注入領域３０５のｎ型ドーパンドイオン（例えば、ＳｉＦイオン）は、ｐ＋型ＡｌＡｓ層４３３において又はこの近傍においてセンタリングされた深さまで、注入されている。Ｎ型イオン注入領域３０５は、図示のように、アンドープＡｌＧａＡｓスペーサ層４２７を通じて、且つ、層４２４〜４１９のｎ型変調ドープＱＷ構造の少なくとも一部分を通じて、完全に垂直方向に延在するように、酸素イオン注入領域３０７の上方において形成されている。ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、周知のように、層構造内において、ガウス方式で分散させることが可能であり、これについては、簡潔性を目的として、図示されていない。次いで、フォトレジストマスクを除去することが可能であり、これにより、図５Ａに示されているように、アパーチャメサ３０３ｂをカバーするパターン化された窒化物マスク層５０１が後に残されることになる。
【００８１】
次に、窒化物マスク層５１０がアパーチャメサ３０３ｂをカバーしている状態において、図５Ｂに示されているように、上部ｐ＋オームコンタクト層（ｐ＋オームコンタクト層４４１）、アパーチャ側壁３０３ａ、及びアパーチャメサ３０３ｂをカバーする窒化物マスク層５１０における平坦な表面上において形成されるように、金属の層３０１が、結果的に得られる構造上において堆積される。一実施形態においては、金属層３０１は、タングステン（Ｗ）から、或いは、タングステン（９５％）とインジウム（５％）の組合せから、形成することができる。タングステン（Ｗ）及びインジウム（Ｉｎ）の金属層３０１は、タングステン及びインジウムの同時スパッタリング又はその他の適切な手段により、形成することができる。
【００８２】
次に、図５Ｃに示されているように、下部ｎ＋型オームコンタクト層（ｎ＋ドープＡｌＧａＡｓ層４１３）における平坦な表面が形成される。このステップにおいては、フォトレジストが、堆積され、且つ、パターン化される。パターン化されたフォトレジスト（図示されていない）は、下部ｎ＋型オームコンタクト層（ｎ＋ドープＡｌＧａＡｓ層４１３）における平坦な表面のみならず、このような平坦な表面に結び付く側壁をも定義するべく、上部アノード金属層３０１及び半導体層構造をエッチングによって除去するためのエッチングマスクとして機能している。次いで、パターン化されたフォトレジストエッチングマスクは、除去することができる。
【００８３】
次に、以前に注入されたイオン注入領域を活性化させるべく、熱アニーリングプロセスが実行される。この動作においては、図５Ｄに示されているように、構造をカバーする窒化物のキャップ層（ＲＴＡ窒化物層と呼称される）が堆積される。以前に注入されたイオン注入領域（例えば、本明細書において記述されるように、イオン注入された領域３０５、３０７）を活性化させると共にアニーリングするべく、高速熱アニーリング（ＲＴＡ：Rapid Thermal Anneal）プロセスが構造上において実行される。一実施形態においては、ＲＴＡプロセスは、１５秒にわたって、８５０℃において、実行される。活性化された且つアニーリングされたＮ型イオン注入領域３０５は、本明細書において記述されているように、フォワードバイアス動作の際に、上部金属アノード３０１からＶＣＳＥＬ装置の活性光領域内に流れる正孔電流を閉じ込めると共に注ぎ込む（濃縮する）Ｐ−Ｎ接合部ポテンシャル障壁を提供している。
【００８４】
熱アニーリングプロセスの結果として、イオン注入領域３０７の酸素は、深い電子トラップを生成する化学反応を経験する。深い電子トラップは、放出が無視可能であると共に電子キャプチャ断面が正孔キャプチャ断面よりも格段に大きいものである。従って、トラップは、伝導帯域から自由電子を除去する。但し、これは、価電子帯域から正孔を除去せず、且つ、従って、これは、（正孔電流ではなく）電子電流のみを閉じ込めるように機能する。この結果、活性化された且つアニーリングされた酸素イオン注入領域３０７は、本明細書において記述されるように、フォワードバイアス動作の際に、一つ又は複数の中間ｐ型層（ｐ型層４１５）及び下部ｎ＋オームコンタクト層（ｎ＋ドープＡｌＧａＡｓ層４１３）のＪ２接合部からＶＣＳＥＬ装置の活性光領域内に流れる電子電流を閉じ込めると共に注ぎ込む（濃縮する）高抵抗値の電流遮断障壁を提供している。又、電子電流は、フォワードバイアス動作の際に、ＶＣＳＥＬ装置の活性光領域から一つ又は複数の中間ｐ型層及び一つ又は複数の下部ｎ＋型オームコンタクト層のＪ２接合部に後方に流れ得る。又、正孔電流も、フォワードバイアス動作の際に、活性光領域からＶＣＳＥＬ装置のｎ型変調ドープ構造のｎ＋型電荷シートと上部ｐ＋型領域のＪ１接合部に後方に流れ得る。又、活性化された且つアニーリングされた注入領域３０５、３０７は、本明細書において記述されているように、下部ミラー層と上部ミラー層との間において定義された、ＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化をも提供している。
【００８５】
酸素イオン注入領域３０７は、８００℃超の温度においてアニーリングされており、これは、すべての損傷を除去するように機能することに留意されたい。これは、酸素イオン注入領域３０７の周囲に沿った表面状態及びトラッピング中心を除去し、且つ、高抵抗値用のメカニズムを提供している。これは、８００℃未満の相対的に低いアニーリング温度を伴う酸素の損傷タイプの注入とは、明確に異なっている。８００℃超の相対的に高いアニーリング温度は、Ｃｒ＋原子が半絶縁性ＧａＡｓ基材の生成において実行するのとちょうど同じように、材料を半絶縁状態に変換する。従って、高温アニーリングの後に、注入境界においては、高抵抗値を目的として、表面状態のみならず、損傷に起因したすべての再結合サイトが除去されている。
【００８６】
次に、図５Ｅに示されているように、共通２パート下部カソード用の（金などの）金属の層５１３が、下部ｎ＋型オームコンタクト層（ｎ＋ドープＡｌＧａＡｓ層４１３）において、平坦な表面上において堆積され、且つ、パターン化される。金属５１３のパターン化においては、リフトオフ又はその他の適切な金属化技法を使用することができる。
【００８７】
次に、図５Ｅに示されているように、基材の近傍まで、下方にエッチングする任意選択の絶縁エッチング動作が実行される。これは、ＩＣのすべての装置について使用することができる。この動作は、層構造の一部分として形成される下部ミラー層が、酸化を伴うことなしに、適切なＤＢＲミラーとして機能するケースにおいて、有用である。
【００８８】
次に、図５Ｆにおいて示されているように、アパーチャメサ３０３ｂを露出させるアパーチャウィンドウを形成するべく、ＲＴＡ窒化物層、上部金属層３０１、並びに、アパーチャメサ３０３ｂをカバーしている窒化物マスク５０１がエッチングされる。このステップにおいては、フォトレジストが、堆積され、且つ、パターン化される。パターン化されたフォトレジストは、アパーチャメサ３０３ｂを露出させるアパーチャウィンドウを形成するべく、アパーチャメサ３０３ｂをカバーしている累積層（ＲＴＡ窒化物層、上部金属層３０１、及び窒化物マスク５０１）をパターン化するためのエッチングマスクとして機能する。次いで、パターン化されたフォトレジストエッチングマスクは、除去することができる。
【００８９】
アパーチャウィンドウのエッチング工程においては、任意選択により、図５Ｆにおいて示されているように、基材の近傍まで下方にエッチングする絶縁エッチングを実行することができる。これは、ＩＣのすべての装置について使用することができる。絶縁エッチングによって露出される下部ミラー層（層４０３、４０５、４０７）は、酸化に晒すことができる。この工程は、層構造の一部として形成される下部ミラー層が、適切なＤＢＲミラーとしては機能しないケースにおいて、有用である。一実施形態においては、絶縁エッチングによって露出したＡｌＡｓの下部ミラー層４０３及び４０７は、蒸気雰囲気に晒されており、この結果、ヒ化アルミニウム（ＡｌＡｓ）は、酸化アルミニウム（ＡｌｘＯｙ）に変換され、これが、下部ＤＶＲミラーを形成している。以前の処理において露出した、ＡｌＡｓ下部ミラー層の上方の任意のＡｌＡｓ層は、蒸気雰囲気からの酸素が、このようなＡｌＡｓ層に到達しないように、且つ、これと反応しないように、一つ又は複数の窒化物層により、保護することができることに留意されたい。
【００９０】
次に、図５Ｇにおいて示されているように、上部ミラー層３１３を堆積することができる。一例においては、上部ミラー層３１３は、ＳｉＯ２とＳｉ、Ｔ１Ｏ２、ＧａＡｓ、又はＧａＮなどの高屈折率材料の交互に変化する層を有する。上部ミラー層３１３は、図示のように、上部ミラー層３１３が、露出したアパーチャメサ３０３ｂをカバーするように、開放したアパーチャウィンドウ内において形成することができる。アパーチャメサ３０３ｂ及びその上部において堆積された上部ミラー層３１３は、ＶＣＳＥＬ装置の共振空洞内において伝播する光が、集積回路からの放出のために、それから離脱することを許容するアパーチャ３０３を形成するように、構成し得ることに留意されたい。
【００９１】
適宜、更なる工程を実行し得る。このような更なる工程は、半導体技術分野において周知のように、絶縁層（誘電体）、金属レベル及びビア、並びに、チップからパッケージへの接続のための接合サイトの形成を伴い得る。
【００９２】
図６は、図１の能動型装置構造を実現するべく、III−Ｖ族材料を利用した別の例示用の層構造を示している。図６の層構造は、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路の一部分として、８５０ｎｍ光を放出するＶＣＳＥＬ装置のアレイを定義するべく、使用することができる。図６の層構造は、例えば、既知の分子ビームエピタキシ（ＭＢＥ）又は金属−有機化学蒸着（ＭＯＣＶＤ）技法を使用することにより、製造することができる。
【００９３】
図６の層構造は、図４の層構造に類似しているが、図４の層構造のＧａＡｓ量子井戸用の代替肢として、ｎ型変調ドープＱＷ構造の量子井戸のために、ヒ化インジウムガリウム（Ｉｎｘ１ＧＡ（１−ｘ１）Ａｓ、この場合に、パラメータｘ１は、好ましくは、５％である）の合金を使用していることに留意されたい。
【００９４】
又、図６の実施形態においては、層６４５〜６２３の厚さ及び個々の屈折率は、８５０ｎｍにおける放出の望ましい中心波長λＣにマッチング又は対応したＶＣＳＥＬ装置の共振空洞の上部部分用の有効光路長を提供していることに留意されたい。換言すれば、層６４５〜６２３の厚さ及び屈折率は、８５０ｎｍにおける放出の望ましい中心波長λＣに等しい共振空洞の上部部分用の有効光路長を提供している。更には、層６２１〜６０９の厚さ及び屈折率は、２超（整数Ｎ＊８５０ｎｍにおける放出の望ましい中心波長）の比率に対応するＶＣＳＥＬ装置の共振空洞の下部部分用の有効光路長をも提供している。換言すれば、層６２１〜６０９の厚さ及び屈折率は、（Ｎ＋λＣ）／２に等しい共振空洞の下部部分用の有効光路長を提供している。
【００９５】
又、上述の図５Ａ〜図５Ｇの例示用の製造工程は、図６のエピタキシャル層構造を利用した集積回路（ＩＣ）内において実現されるＶＣＳＥＬ装置のアレイを形成するべく、使用することもできることに留意されたい。
【００９６】
図７は、図１の能動型装置構造を実現するべく、III−Ｖ族材料を利用した更に別の例示用の層構造を示している。図７の層構造は、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路の一部として、８５０ｎｍ光を放出するＶＣＳＥＬ装置のアレイを定義するべく、使用することができる。図７の層構造は、例えば、既知の分子ビームエピタキシ（ＭＢＥ）又は金属−有機化学蒸着（ＭＯＣＶＤ）技法を使用することにより、製造することができる。
【００９７】
図７の実施形態においては、ＶＣＳＥＬ装置の共振空洞の下部部分用の層は、図４の層構造に類似しているが、ＶＣＳＥＬ装置の共振空洞の上部部分用の層は、これらの層の厚さ及び屈折率が、８５０ｎｍにおける放出の望ましい中心波長λＣの半分にマッチング又は対応したＶＣＳＥＬ装置の共振空洞の上部部分用の有効光路長を提供するように、変更されていることに留意されたい。換言すれば、層７４５〜２２３の厚さ及び屈折率は、８５０ｎｍにおける放出の望ましい中心波長λＣの半分に等しい共振空洞の上部部分用の有効光路長を提供している。図４の実施形態と同様に、層７２１〜７０９の厚さ及び屈折率は、２超（整数Ｎ＊８５０ｎｍの放出の望ましい中心波長）の比率に対応したＶＣＳＥＬ装置の共振空洞の下部部分用の有効光路長を提供している。換言すれば、層７２１〜７０９の厚さ及び屈折率は、（Ｎ＊λＣ）／２に等しい共振空洞の下部部分用の有効光路長を提供している。
【００９８】
又、上述の図５Ａ〜図５Ｇの例示用の製造工程は、図７のエピタキシャル層構造を利用した集積回路（ＩＣ）内において実現されるＶＣＳＥＬ装置のアレイを形成するべく、使用することもできることに留意されたい。
【００９９】
図８は、図１の能動型装置構造を実現するべく、III−Ｖ族材料を利用した別の例示用の層構造を示している。図８の層構造は、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路の一部分として、９８０ｎｍ光を放出するＶＣＳＥＬ装置のアレイを定義するべく、使用することができる。図８の層構造は、例えば、既知の分子ビームエピタキシ（ＭＢＥ）又は金属−有機化学蒸着（ＭＯＣＶＤ）技法を使用することにより、製造することができる。
【０１００】
図８の層構造は、図６の層構造に類似しているが、ｎ型変調ドープＱＷ構造の一部分として、ＧａＡｓ障壁層と共に、量子井戸としてのヒ化インジウムガリウム（Ｉｎｘ１Ｇａ（１−ｘ１）Ａｓ、この場合に、パラメータｘ１は、好ましくは２０％である）の合金を使用していることに留意されたい。
【０１０１】
又、図８の実施形態においては、下部ミラーは、９８０ｎｍの望ましい波長の４分の１に対応する有効光路長を提供する厚さ及び屈折率を有するＧａＡｓ及びＡｌＡｓの交互に変化する層（具体的には、２７．５個の層ペア）によって形成されていることに留意されたい。このケースにおいては、ＧａＡｓ及びＡｌＡｓの交互に変化する層の酸化は、不要である。その他の実施形態においては、下部ミラーは、本明細書において記述されているように、（５．５個の層ペアなどの）ＧａＡｓ及びＡｌＡｓの交互に変化する層を成長させ、且つ、このような層の酸化を実行することにより、形成することができる。
【０１０２】
又、図８の実施形態においては、層９４５〜９２３ａの厚さ及び屈折率は、９８０ｎｍにおける放出の望ましい中心波長λＣにマッチング又は対応したＶＣＳＥＬ装置の共振空洞の上部部分用の有効光路長を提供していることに留意されたい。換言すれば、層９４５〜９２３ａの厚さ及び屈折率は、９８０ｎｍにおける放出の望ましい中心波長λＣに等しい共振空洞の上部部分用の有効光路長を提供している。更には、層９２１〜９１１の厚さ及び屈折率は、２超（整数Ｎ＊９８０ｎｍにおける放出の望ましい中心波長）の比率に対応したＶＣＳＥＬ装置の共振空洞の下部部分用の有効光路長を提供している。換言すれば、層９２１〜９１１の厚さ及び屈折率は、（Ｎ＊λＣ）／２に等しい共振空洞の下部部分用の有効光路長を提供している。
【０１０３】
又、上述のように、図５Ａ〜図５Ｇの例示用の製造工程は、図８のエピタキシャル層構造を利用した集積回路（ＩＣ）内において実現されるＶＣＳＥＬ装置のアレイを形成するべく、使用することもできることに留意されたい。
【０１０４】
図９は、図１の能動型装置構造を実現するべく、III−Ｖ族材料を利用した更に別の例示用の層構造を示している。図９の層構造は、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路の一部分として、９８０ｎｍ光を放出するＶＣＳＥＬ装置のアレイを定義するべく、使用することができる。図９の層構造は、例えば、既知の分子ビームエピタキシ（ＭＢＥ）又は金属−有機化学蒸着（ＭＯＣＶＤ）技法を使用することにより、製造することができる。
【０１０５】
図９の実施形態においては、ＶＣＳＥＬ装置の共振空洞の下部部分用の層は、図８の層構造に類似しているが、ＶＣＳＥＬ装置の共振空洞の上部部分用の層は、これらの層の厚さ及び屈折率が、９８０ｎｍにおける放出の望ましい中心波長λＣの半分にマッチング又は対応したＶＣＳＥＬ装置の共振空洞の上部部分用の有効光路長を提供するように、変更されていることに留意されたい。換言すれば、層９４５〜９２３ａの厚さ及び屈折率は、９８０ｎｍにおける放出の望ましい中心波長λＣの半分に等しい共振空洞の上部部分用の有効光路長を提供している。図８の実施形態と同様に、層９２１〜９１１の厚さ及び屈折率は、２超（整数Ｎ＊９８０ｎｍにおける放出の望ましい中心波長）の比率に対応したＶＣＳＥＬ装置の共振空洞の下部部分用の有効光路長を提供している。換言すれば、層９２１〜９１１の厚さ及び屈折率は、（Ｎ＊λＣ）／２に等しい共振空洞の下部部分用の有効光路長を提供している。
【０１０６】
又、図９の実施形態においては、下部ミラーは、９８０ｎｍの望ましい波長の４分の１に対応する有効光路長を提供する厚さ及び屈折率を有するＧａＡｓ及びＡｌＡｓの交互に変化する層（具体的には、２７．５個の層ペア）により、形成されていることに留意されたい。このケースにおいては、ＧａＡｓ及びＡｌＡｓの交互に変化する層の酸化は、不要である。その他の実施形態においては、下部ミラーは、本明細書において記述されているように、（５．５個の層ペアなどの）ＧａＡｓ及びＡｌＡｓの交互に変化する層を成長させ、且つ、このような層の酸化を実行することにより、形成することができる。
【０１０７】
又、上述の図５Ａ〜図５Ｇの例示用の製造工程は、図９のエピタキシャル層構造を利用した集積回路（ＩＣ）内において実現されるＶＣＳＥＬ装置のアレイを形成するべく、使用することもできることに留意されたい。
【０１０８】
図１０は、図１の能動型装置構造を実現するべく、III−Ｖ族材料を利用した別の例示用の層構造を示している。図１０の層構造は、図３Ａ〜図３Ｄとの関係において上述した集積回路に類似した集積回路の一部分として、９８０ｎｍ光を放出するＶＣＳＥＬ装置のアレイを定義するべく、使用することができる。図１０の層構造は、例えば、既知の分子ビームエピタキシ（ＭＢＥ）又は金属−有機化学蒸着（ＭＯＣＶＤ）技法を使用することにより、製造することができる。
【０１０９】
図１０の実施形態においては、ＶＣＳＥＬ装置の共振空洞の上部部分用の層は、図８の層構造に類似しているが、中間ｐ型層８１５を代替するアンドープスペーサ層１０１４及び反転型のｐ型変調ドープＱＷ構造（層１０１５ａ〜層１０１５ｆ）を有することに留意されたい。反転型のｐ型変調ドープＱＷ構造は、アンドープスペーサ層１０１５ｂにより、ＧａＡｓ障壁層１０１５ｃ／１０１５ｅを有する一つ又は複数のＩｎＧａＡｓ量子井戸１０１５ｄからオフセットされた薄いｐ＋電荷シート（層１０１５ａ）を含む。
【０１１０】
又、図１０の実施形態においては、下部ミラーは、９８０ｎｍの望ましい波長の４分の１に対応する有効光路長を提供する厚さ及び屈折率を有するＧａＡｓ及びＡｌＡｓの交互に変化する層（具体的には、２７．５個の層ペア）によって形成されていることに留意されたい。このケースにおいては、ＧａＡｓ及びＡｌＡｓの交互に変化する層の酸化は、不要である。その他の実施形態においては、下部ミラーは、本明細書において記述されているように、（５．５個の層ペアなどの）ＧａＡｓ及びＡｌＡｓの交互に変化する層を成長させ、且つ、このような層の酸化を実行することにより、形成することができる。
【０１１１】
又、図１０の実施形態においては、層１０４５〜１０２３ａの厚さ及び屈折率は、９８０ｎｍにおける放出の望ましい中心波長λＣにマッチング又は対応したＶＣＳＥＬ装置の共振空洞の上部部分用の有効光路長を提供していることに留意されたい。換言すれば、層１０４５〜１０２３ａの厚さ及び屈折率は、９８０ｎｍの放出の望ましい中心波長λＣに等しい共振空洞の上部部分用の有効光路長を提供している。更には、層１０２１〜１００９の厚さ及び屈折率は、２超（整数Ｎ＊９８０ｎｍにおける放出の望ましい中心波長）の比率に対応したＶＣＳＥＬ装置の共振空洞の下部部分用の有効光路長を提供している。換言すれば、層１０２１〜１００９の厚さ及び屈折率は、（Ｎ＊λＣ）／２に等しい共振空洞の下部部分用の有効光路長を提供している。
【０１１２】
又、上述の図５Ａ〜図５Ｇの例示用の製造工程は、図１０のエピタキシャル層構造を利用した集積回路（ＩＣ）内において実現されるＶＣＳＥＬ装置のアレイを形成するべく、使用することもできることに留意されたい。
【０１１３】
又、本明細書において記述されている半導体層構造は、図１１において示されているように、モノリシックな集積回路の一部分として、ＶＣＳＥＬ装置のアレイとの間における電子回路の統合を提供することもできる。電子回路は、必要に応じて、フォワードバイアス動作において動作するようにアレイのＶＣＳＥＬ装置をＯＮ状態に切り替える、或いは、アレイのＶＣＳＥＬ装置をＯＦＦ状態に切り替える、ための必要な電気信号の提供などの、様々な機能を提供することができる。
【０１１４】
一実施形態においては、図１１の電子回路は、図１２に示されているように、一つ又は複数のｎチャネルＨＦＥＴ装置を含むことができる。ｎチャネルＨＦＥＴ装置の場合には、ゲート領域（一つ又は複数のｐ＋型オームコンタクト層１１７及び一つ又は複数のｐ型層１１５又はその一部分を包含し得る）は、図示のように、ゲート領域の上部に位置する層をエッチングによって除去することにより、露出され、且つ、（「ゲート金属」というラベルが付与された）ｎチャネルＨＦＥＴ装置のゲート端子電極用の金属が、ゲート領域上において形成される。ｐ型層１１５の一部分としてＡｌＡｓ材料を内蔵する小さなサイズのｎチャネルＨＦＥＴ装置の場合には、ＡｌＡｓ材料は、ＡｌＡｓ材料下において低減された厚さのゲート領域を定義するべく、ｐ型層１１５の各部分を露出させる選択的ウェットエッチング工程用のエッチングストップとして使用することができる。（「ソース金属」というラベルが付与された）ｎチャネルＨＦＥＴ装置のソース端子電極用の金属及び（「ドレイン金属」というラベルが付与された）ドレイン端子電極用の金属は、図示のように、中間ｎ型変調ドープＱＷ構造１１１内において実現された一つ又は複数のＱＷチャネルの反対側端部又は側部に、ｎ型イオン注入コンタクト領域を介して、動作自在に結合されている。（図示されてはいない）一つ又は複数の端子電極を中間ｐ型層１０７に動作自在に結合することが可能であり、且つ、ｎチャネルＨＦＥＴ装置用のバックゲート（コレクタ）端子電極として使用することができる。
【０１１５】
一実施形態においては、図１１の電子回路は、一つ又は複数のｐチャネルＨＦＥＴ装置を含むことができる。ｐチャネルＨＦＥＴ装置の場合には、コレクタ（バックゲート）領域の上部に位置する層をエッチングによって除去することにより、バックゲート（コレクタ）領域（一つ又は複数の中間スペーサ層１０９）を露出させる。浅いｎ＋型イオン注入コンタクト領域をバックゲート（コレクタ）領域に注入することができる。バックゲート（コレクタ）端子電極は、ｐチャネルＨＦＥＴ装置のバックゲート（コレクタ）領域上において形成することができる。ｐチャネルＨＦＥＴ装置のソース端子電極及びドレイン端子電極が、反転型のｐ型変調ドープＱＷ構造内において実現された一つ又は複数のＱＷチャネルの反対側端部又は側部に、ｐ型イオン注入コンタクト領域を介して、動作自在に結合される。このような反転型のｐ型変調ドープＱＷ構造の一例については、図１０との関係において、上述した。ゲート領域の上部に位置する層をエッチングによって除去することにより、ｐチャネルＨＦＥＴ装置のゲート領域（一つ又は複数の下部ｎ＋型オームコンタクト層１０５）を露出させる。ゲート電極が、ｐチャネルＨＦＥＴ装置用の一つ又は複数の下部ｎ＋型オームコンタクト層１０５上において形成される。
【０１１６】
ｎチャネルＨＦＥＴ装置及びｐチャネルＨＦＥＴ装置は、電界効果トランジスタであり、この場合に、電流は、いずれかの端部又は側部において接点を有するＱＷチャネルを通じて二次元ガスとして流れることに留意されたい。基本的なトランジスタ動作は、ＱＷチャネルに対して垂直の変調された電界によるＱＷチャネルコンダクタンスの変調である。変調された電界は、ソース電圧との関係におけるゲート電圧の関数として反転層（即ち、ｎチャネルＨＦＥＴの場合の二次元電子ガス又はｐチャネルＨＦＥＴの場合の二次元正孔ガス）を制御することにより、ＱＷチャネルコンダクタンスを変調する。
【０１１７】
ｎチャネルＨＦＥＴ装置の場合には、ＱＷチャネルコンダクタンスは、ゲート及びソース領域のＰ／Ｎ接合部が最小ゲート伝導によってフォワードバイアスされ、且つ、電子ガスの反転層が、ソース端子電極とドレイン端子電極との間のｎ型変調ドープＱＷ構造のＱＷチャネル内において生成される、電圧において、ゲート端子電極及びソース端子電極をバイアスすることにより、ＯＮ状態に切り替えられる。この構成においては、ソース端子電極は、電子キャリアがｎ型変調ドープＱＷ構造のＱＷチャネルに進入する端子電極であり、ドレイン端子電極は、電子キャリアが装置を離脱する端子電極であり、且つ、ゲート端子電極は、装置用の制御端子である。
【０１１８】
ｐチャネルＨＦＥＴ装置は、電流方向及び電圧極性が、ｎチャネルＨＦＥＴ装置のものとの関係において逆転された状態において、ｎチャネルＨＦＥＴ装置に類似した方式で動作する。ｐチャネルＨＦＥＴ装置の場合には、ＱＷチャネルコンダクタンスは、ソース及びゲート領域のＰ／Ｎ接合部が最小ゲート伝導によってフォワードバイアスされ、且つ、正孔ガスの反転層が、ソース端子電極とドレイン端子電極との間のｐ型変調ドープＱＷ構造のＱＷチャネル内において生成される、電圧において、ゲート端子電極及びソース端子電極をバイアスすることにより、ＯＮ状態に切り替えられる。この構成においては、ソース端子電極は、正孔キャリアがｐ型変調ドープＱＷ構造のＱＷチャネルに進入する端子であり、ドレイン端子電極は、正孔キャリアが装置を離脱する端子であり、且つ、ゲート端子電極は、装置用の制御端子である。
【０１１９】
更に別の実施形態においては、図１１の電子回路は、図１３に示されているように、反転型のｐ型電界効果トランジスタ（ｐ型ＦＥＴ）を含むことができる。反転型のｐ型ＦＥＴ装置の場合には、バックゲート（コレクタ）領域の上部に位置する層をエッチングによって除去することにより、バックゲート（コレクタ）領域（一つ又は複数の中間スペーサ層１０９）を露出させることができる。（図示されてはいない）浅いｐ＋型イオン注入コンタクト領域をバックゲート（コレクタ）領域に注入することができる。バックゲート（コレクタ）端子電極用の金属（図示されていない）を反転型のｐ型ＦＥＴ装置のバックゲート（コレクタ）領域上において形成することができる。（「ソース金属」というラベルが付与された）反転型のｐ型ＦＥＴ装置のソース端子電極用の金属及び（「ドレイン金属」というラベルが付与された）ドレイン端子電極用の金属が、図示のように、一つ又は複数の中間ｐ型層１０７内において形成された一つ又は複数のチャネルの反対側端部又は側部に、ｐ型イオン注入コンタクト領域を介して、動作自在に結合される。反転型のｐ型ＦＥＴ装置のゲート領域（一つ又は複数の下部ｎ＋型オームコンタクト層１０５））は、このチャネルの下部に位置し、且つ、ゲート領域の上部に位置する層をエッチングによって除去することにより、露出される。（「下部ゲート金属」というラベルが付与された）ゲート電極用の金属が、図示のように、反転型のｐチャネルＨＦＥＴ装置用の一つ又は複数の下部ｎ＋型オームコンタクト層１０５上において形成される。
【０１２０】
反転型のｐ型ＦＥＴ装置は、電界効果トランジスタであり、この場合に、電流は、いずれかの端部又は側部において接点を有する一つ又は複数の中間ｐ型層１０７内において形成されたチャネルを通じて流れている。基本的なトランジスタ動作は、チャネルに対して垂直の変調された電界によるチャネルコンダクタンスの変調である。変調された電界は、ソース電圧との関係にいてゲート電圧の関数として正孔の反転層を制御することにより、チャネルコンダクタンスを変調している。具体的には、チャネルコンダクタンスは、ソース及びゲート領域のＰ／Ｎ接合部が最小ゲート伝導によってフォワードバイアスされ、且つ、正孔の反転層が、ソース端子電極とドレイン端子電極との間の一つ又は複数の中間ｐ型層１０７内において形成されたチャネル内において生成される、電圧において、ゲート端子電極及びソース端子電極をバイアスすることにより、ＯＮ状態に切り替えられる。この構成においては、ソース端子電極は、正孔キャリアがチャネルに進入する端子であり、ドレイン端子電極は、正孔キャリアが装置を離脱する端子であり、且つ、ゲート端子電極は、装置用の制御端子である。
【０１２１】
又、本出願の装置構造は、ｎ型変調ドープ量子井戸反転チャネルベース領域（ｎチャネルベースＢＩＣＦＥＴ）又はｐ型変調ドープ量子井戸反転チャネルベース領域（ｐチャネルベースＢＩＣＦＥＴ）を有するバイポーラ反転チャネル電界効果トランジスタ（ＢＩＣＦＥＴ：Bipolar Inversion Channel Field-Effect Transistor）を実現するように、構成することもできる。
【０１２２】
図１４Ａ及び図１４Ｂは、図１のエピタキシャル層構造から形成された単一のＶＣＳＥＬ装置を含む集積回路を示している。図１４Ａにおいて最良に示されているように、ＶＣＳＥＬ装置用のアノード端子を実現する、パターン化された上部金属層３０１は、アパーチャ３０３を取り囲んでいる。アパーチャ３０３は、ＶＣＳＥＬ装置の共振空洞内において伝播している光が、集積回路からの放出のために、それから離脱することを許容している。パターン化された上部金属層３０１が、図１４Ｂにおいて示されているように、一つ又は複数の上部ｐ＋型オームコンタクト層１１７上において形成されている。ＶＣＳＥＬ装置は、ＶＣＳＥＬ装置のアパーチャ３０３の下方において配設されたｎ型変調ドープＱＷ構造１１１によって形成された活性光領域を有する。
【０１２３】
又、パターン化された上部金属層３０１は、図１４Ｂにおいて最良に示されているように、ＶＣＳＥＬ装置を取り囲むＮ型イオン注入領域３０５及び酸素イオン注入領域３０７の上部に位置している。一実施形態においては、酸素イオン注入領域３０７は、図示のように、一つ又は複数のアンドープスペーサ層１０９の少なくとも一部分を通じて垂直方向に延在するように、形成することができる。Ｎ型イオン注入領域３０５は、図示のように、一つ又は複数のｐ型層１１５の少なくとも一部分を通じて、一つ又は複数のアンドープスペーサ層１１３を完全に通じて、且つ、ｎ型変調ドープＱＷ構造１１１の少なくとも一部分を通じて、垂直方向に延在するように、酸素イオン注入領域３０７の上方において形成することができる。この結果、Ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、ＶＣＳＥＬ装置の個々の活性領域の上方及び下方において形成されている。Ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、（例えば、８００℃以上の温度における）高温の熱アニーリング工程に晒され、これにより、これらのイオン注入領域３０５、３０７は、活性化され、且つ、アニーリングされる。Ｎ型イオン注入領域３０５及び酸素イオン注入領域３０７は、周知のように、層構造内において、ガウス方式で分散させることが可能であり、これについては、簡潔性を目的として、図示されていない。
【０１２４】
活性化された且つアニーリングされたＮ型イオン注入領域３０５は、矢印３０９によってグラフィカルに描かれているフォワードバイアス動作の際に、上部金属アノード３０１からＶＣＳＥＬ装置の活性光領域内に流れる正孔電流を閉じ込めると共に注ぎ込む（濃縮する）Ｐ−Ｎ接合部ポテンシャル障壁を提供している。
【０１２５】
熱アニーリング工程の結果として、イオン注入領域３０７の酸素は、深い電子トラップを生成する化学反応を経験する。深い電子トラップは、放出が無視可能であると共に電子キャプチャ断面が正孔キャプチャ断面よりも格段に大きいものである。従って、このトラップは、伝導帯域から自由電子を除去する。但し、これは、価電子帯域から正孔を除去せず、且つ、従って、これは、（正孔電流ではなく）電子電流のみを閉じ込めるように機能する。この結果、活性化された且つアニーリングされた酸素イオン注入領域３０７は、矢印３１１によってグラフィカルに描かれているフォワードバイアス動作の際に、一つ又は複数の中間ｐ型層１０７及び一つ又は複数の下部ｎ＋型オームコンタクト層１０７のＪ２接合部からＶＣＳＥＬ装置の活性光領域内に流れる電子電流を閉じ込めると共に注ぎ込む（濃縮する）高抵抗値の電流遮断障壁を提供している。又、電子電流は、フォワードバイアス動作の際に、活性光領域からＶＣＳＥＬ装置の一つ又は複数の中間ｐ型層１０７及び一つ又は複数の下部ｎ＋型オームコンタクト層１０５のＪ２接合部に後方に流れ得る。又、正孔電流も、フォワードバイアス動作の際に、活性光領域からＶＣＳＥＬ装置のｎ型変調ドープ構造のｎ＋型電荷シート及び上部ｐ＋型領域のＪ１接合部に後方に流れ得る。又、活性化された且つアニーリングされた注入領域３０５、３０７は、図１４Ｂにおいて最良に示されているように、下部ミラー装置１０３と上部ミラー層３１３との間において定義されているＶＣＳＥＬ装置の垂直共振空洞内の光の横方向閉じ込めを支援する屈折率の変化をも提供している。
【０１２６】
ＶＣＳＥＬ装置用の２パートカソード端子を実現する、パターン化された下部金属層３１５は、図示のように、ＶＣＳＥＬ装置の反対側側部上において、一つ又は複数の下部ｎ＋型オームコンタクト層１０５上において形成されている。フォワードバイアス駆動電圧Ｖｆが、例えば、図１４Ａに示されているように、金属層及び対応するビアコンタクトホールにより、アノード３１０及び２パート共通カソード３１５に跨って印加されている。フォワードバイアス駆動電圧Ｖｆは、（例えば、１．５ボルト超のフォワードバイアスにより）ダイオード様のＶＣＳＥＬ装置をＯＮ状態に切り替えるように、構成されている。このＯＮ状態においては、ＶＣＳＥＬ装置は、アノードからカソードに電流を伝導し、これにより、ＶＣＳＥＬ装置の活性光領域に電流が注入される。ＶＣＳＥＬ装置の活性光領域に注入された電子及び正孔電流は、ＶＣＳＥＬ装置の垂直共振空洞内において共振すると共にＶＣＳＥＬ装置のアパーチャ３０３から放出される光（光子）の励起放出を生成する。いくつかの実施形態においては、ＶＣＳＥＬ装置のアパーチャ３０３から放出される光の光学出力は、フォワードバイアス駆動電圧Ｖｆの大きさを制御することにより、制御することができる。
【０１２７】
その他の構成においては、駆動電圧Ｖｆは、（例えば、ゼロボルト又は１．５ボルト未満のその他の電圧のバイアスにより）ダイオード様のＶＣＳＥＬ装置をＯＦＦ状態に切り替えるように、構成することができる。このＯＦＦ状態においては、ＶＣＳＥＬ装置は、電流をアノードからカソードに伝導せず、且つ、ＶＣＳＥＬ装置は、ＶＣＳＥＬ装置の垂直共振空洞内において光（光子）の励起放出を生成せず、且つ、ＶＣＳＥＬ装置のアパーチャ３０３からの光の放出を生成しない。
【０１２８】
ダイオード様のＶＣＳＥＬ装置は、フォワードバイアス駆動電圧Ｖｆの印加下において、ＶＣＳＥＬ装置が、連続波（ＣＷ）動作を有するシングルモード出力を生成するように、構成することができる。
【０１２９】
活性化された且つアニーリングされた酸素イオン注入領域３０７は、中間ｐ型領域及び下部ｎ＋型領域のＪ２接合部からＶＣＳＥＬ装置の活性光領域への電子電流を閉じ込めると共に注ぎ込む（濃縮する）ように、機能することが可能であり、これにより、ＶＣＳＥＬ装置の活性領域内における光の励起放出の生成が支援されることに留意されたい。又、活性化された且つアニーリングされた酸素イオン注入領域３０７は、下部ミラー層と上部ミラー層との間において定義されているＶＣＳＥＬ装置の垂直共振空洞内の光の横方向閉じ込めを支援し得る屈折率の変化を提供することもできる。
【０１３０】
更には、本明細書において記述されている半導体層構造は、モノリシックな集積回路の一部分としての、ＶＣＳＥＬ装置との間の電子回路の統合を提供することもできる。電子回路は、必要に応じて、フォワードバイアス動作において動作するようにＶＣＳＥＬ装置をＯＮ状態に切り替えるべく、或いは、ＶＣＳＥＬ装置をＯＦＦ状態に切り替えるべく、必要な電気信号を提供するなどの、様々な機能を提供することができる。このような集積電子回路は、図１２のｎチャネルＦＩＦＥＴ装置、図１３の反転型のｐ型電界効果トランジスタ（ｐ型ＦＥＴ）、又はその他のトランジスタ装置を含むことができる。
【０１３１】
変形
代替実施形態においては、本明細書において記述されているアレイのＶＣＳＥＬ装置は、円形、半円形、又は六角形のエリアを充填する、非線形構成などの、その他の二次元構成において、レイアウトすることができる。
【０１３２】
更にその他の実施形態においては、層構造の望ましい部分を露出させる（クエン酸及びＢＵＦ中における選択的ウェットエッチングなどの）選択的エッチング動作を促進するべく、（ＡｌＡｓエッチングストップ層などの）エッチングストップ層を本明細書において記述されている層構造に内蔵することができる。例えば、薄いＡｌＡｓエッチングストップ層をｎチャネルＨＦＥＴ装置のソース及びドレイン金属が堆積されることが望ましい垂直方向位置において層構造内に統合することができる。別の例においては、薄いＡｌＡｓエッチング停止層は、反転型のｐ型ＦＥＴ装置のバックゲート（コレクタ）に対する接点が堆積されることが望ましい垂直方向位置において層構造内に統合することができる。これは、反転型のｐ型ＦＥＴ装置のバックゲート（コレクタ）領域用のメサの高さを確立することになり、且つ、反転型のｐ型ＦＥＴ装置の短チャネル効果を制御することになる。メサの高さは、反転型のｐ型ＦＥＴ装置のチャネル長の３×を超えるべきではない。従って、このエッチングストップは、短チャネル装置の場合に、有用であり得る。これらのＡｌＡｓエッチングストップ層には、２００〜５００Å以内まで、ドライエッチングにより、接近することができる。次いで、ＡｌＡｓエッチング停止層に到達し、且つ、これにおいて停止するべく、クエン酸中におけるウェットエッチングを使用することができる。次いで、露出したＡｌＡｓエッチングストップ層の残りの部分をＢＨＦによって除去することができる。
【０１３３】
以上、本明細書においては、相補型の変調ドープ量子井戸構造を利用して光電子集積回路を形成する方法のいくつかの実施形態について記述及び図示した。本発明は、当技術分野が許容するほどに、その範囲が広く、且つ、本明細書も、同様に参照されるべく意図されていることから、以上において本発明の特定の実施形態について記述したが、本発明は、これらに限定されるべく、意図されてはいない。従って、特定のIII−Ｖ族材料系及びヘテロ構造が開示されているが、その他のIII−Ｖ材料系及びヘテロ構造が、本明細書において記述されている光電子集積回路を実現するべく、使用され得ることを理解されたい。従って、当業者は、特許請求されているその精神及び範囲を逸脱することなしに、提供されている本発明に対して、更にその他の変更が実施され得ることを理解するであろう。
【図１】
2020508588.tif 000003
【図２Ａ】
2020508588.tif 000004
【図２Ｂ】
2020508588.tif 000005
【図２Ｃ】
2020508588.tif 000006
【図３Ａ】
2020508588.tif 000007
【図３Ｂ】
2020508588.tif 000008
【図３Ｃ】
2020508588.tif 000009
【図３Ｄ】
2020508588.tif 000010
【図４】
2020508588.tif 000011
【図５Ａ】
2020508588.tif 000012
【図５Ｂ】
2020508588.tif 000013
【図５Ｃ】
2020508588.tif 000014
【図５Ｄ】
2020508588.tif 000015
【図５Ｅ】
2020508588.tif 000016
【図５Ｆ】
2020508588.tif 000017
【図５Ｇ】
2020508588.tif 000018
【図６】
2020508588.tif 000019
【図７】
2020508588.tif 000020
【図８】
2020508588.tif 000021
【図９】
2020508588.tif 000022
【図１０】
2020508588.tif 000023
【図１１】
2020508588.tif 000024
【図１２】
2020508588.tif 000025
【図１３】
2020508588.tif 000026
【図１４Ａ】
2020508588.tif 000027
【図１４Ｂ】
2020508588.tif 000028
【手続補正書】
【提出日】令和1年10月28日(2019.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置であって、
二次元アレイに配列された複数の垂直共振器面発光レーザ（ＶＣＳＥＬ）装置であって、前記複数のＶＣＳＥＬ装置は、少なくとも一つの下部ｎ型層、前記少なくとも一つの下部ｎ型層の上方において形成された少なくとも一つの中間ｐ型層、前記少なくとも一つの中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、前記少なくとも一つの中間ｐ型層と前記ｎ型変調ドープ量子井戸構造との間において形成された少なくとも一つのスペーサ層、及び前記ｎ型変調ドープ量子井戸構造の上方において形成された少なくとも一つの上部ｐ型層を含む層構造から形成されている、複数の垂直共振器面発光レーザ（ＶＣＳＥＬ）装置と、
前記少なくとも一つのスペーサ層内において、前記層構造内において垂直方向に配設された、且つ、前記複数のＶＣＳＥＬ装置を取り囲むと共にそれらの間において連続的な方式で横方向に延在するように構成された、アニーリング済みの酸素注入領域と、
前記少なくとも一つの上部ｐ型層内において、前記層構造内において垂直方向に配設された、且つ、前記アニーリング済みの酸素注入領域の上部に位置するように、且つ、前記複数のＶＣＳＥＬ装置を取り囲むと共にそれらの間において連続的な方式で横方向に延在するように、構成された、アニーリング済みのｎ型イオン注入領域と、
前記少なくとも一つの上部ｐ型層と接触する共通アノードと、
前記少なくとも一つの下部ｎ型層と接触する共通カソードと、
を具備し、
前記少なくとも一つの中間ｐ型層は、組み込まれた正孔電荷Ｑｐを有し、前記少なくとも一つの下部ｎ型層は、組み込まれた電子電荷Ｑｎを有し、且つ、前記組み込まれた電子電荷Ｑｎとの関係における前記組み込まれた正孔電荷Ｑｐは、前記共通アノードと前記共通カソードとに印加される電圧に基づいて、前記複数のＶＣＳＥＬ装置のダイオード電流−電圧特性のために構成されている、半導体装置。
【請求項２】
前記組み込まれた正孔電荷Ｑｐは、前記少なくとも一つの中間ｐ型層のｐ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定され、且つ、
前記電子電荷Ｑｎは、前記少なくとも一つの下部ｎ型層のｎ型ドーパンド濃度及び厚さのうちの少なくとも一つによって決定される、
請求項１に記載の半導体装置。
【請求項３】
前記アニーリング済みの酸素注入領域及び前記アニーリング済みのｎ型イオン注入領域の両方は、８００℃超の温度において一緒にアニーリングされている、請求項１に記載の半導体装置。
【請求項４】
前記共通アノードは、前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方の上部に位置している、請求項１に記載の半導体装置。
【請求項５】
前記ｎ型変調ドープ量子井戸構造は、少なくとも一つの量子井戸からオフセットされたｎ型電荷シートを含み、且つ、前記ｎ型変調ドープ量子井戸構造は、前記複数のＶＣＳＥＬ装置用の個々の活性光領域を定義している、請求項１に記載の半導体装置。
【請求項６】
前記複数のＶＣＳＥＬ装置は、個々の活性光領域を有し、
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方は、電流を閉じ込めると共に前記複数のＶＣＳＥＬ装置の前記個々の活性光領域に注ぎ込むように構成されている、
請求項１に記載の半導体装置。
【請求項７】
前記アニーリング済みの酸素注入領域及び前記アニーリング済みのｎ型イオン注入領域の両方は、前記複数のＶＣＳＥＬ装置の間の絶縁エッチングを回避しつつ、前記複数のＶＣＳＥＬ装置の間の電流隔離と、前記複数のＶＣＳＥＬ装置の垂直共振空洞内における光の横方向閉じ込めを支援する屈折率の変化と、を提供している、請求項１に記載の半導体装置。
【請求項８】
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方は、共通注入マスクを使用することにより、定義されている、請求項１に記載の半導体装置。
【請求項９】
前記複数の層は、基材上において形成され、
前記複数の層は、前記少なくとも一つの下部ｎ型層の下方において、前記基材上において形成された複数の下部ミラー層を含み、前記下部ミラー層は、前記複数のＶＣＳＥＬ装置用の共振空洞を定義している、
請求項１に記載の半導体装置。
【請求項１０】
前記下部ミラー層は、ヒ化アルミニウムを具備し、前記ヒ化アルミニウムは、前記ヒ化アルミニウムを酸化アルミニウムに変換する酸化に晒される、請求項９に記載の半導体装置。
【請求項１１】
前記複数のＶＣＳＥＬ装置用の前記共振空洞は、堆積によって形成された複数の上部ミラー層によって更に定義されている、請求項９に記載の半導体装置。
【請求項１２】
前記複数の層は、前記複数のＶＣＳＥＬ装置用の個々のアパーチャを定義するべく使用される前記上部ｐ型層の上方において形成された少なくとも一つのアンドープスペーサ層を含む、請求項１に記載の半導体装置。
【請求項１３】
前記共通アノードを形成する金属のみならず、前記上部ｐ型層の上方において形成された前記少なくとも一つのアンドープスペーサ層は、いずれも、前記複数のＶＣＳＥＬ装置用の前記個々のアパーチャを定義するエッチング動作の一部分としてエッチングによって除去される、請求項１２に記載の半導体装置。
【請求項１４】
前記複数のＶＣＳＥＬ装置のアパーチャの間の横方向間隔は、３μｍ以下（恐らくは、１μｍ未満）である、請求項１に記載の半導体装置。
【請求項１５】
前記複数のＶＣＳＥＬ装置は、連続波（ＣＷ）動作を有するコヒーレントなシングルモード出力を生成するモード結合を経験する、請求項１に記載の半導体装置。
【請求項１６】
前記コヒーレントなシングルモード出力は、ドミナントなシングルローブのファーフィールドパターンを有する、請求項１５に記載の半導体装置。
【請求項１７】
前記複数のＶＣＳＥＬ装置と一体的に形成された電子回路を更に具備する、請求項１に記載の半導体装置。
【請求項１８】
前記電子回路は、ｎチャネルＨＦＥＴ装置、反転型のＰ型ＦＥＴ装置、及びｐチャネルＨＦＥＴ装置のうちの少なくとも一つを具備する、請求項１７に記載の半導体装置。
【請求項１９】
半導体装置であって、
少なくとも一つの下部ｎ型層、前記少なくとも一つの下部ｎ型層の上方において形成された少なくとも一つの中間ｐ型層、前記少なくとも一つの中間ｐ型層の上方において形成されたｎ型変調ドープ量子井戸構造、前記少なくとも一つの中間ｐ型層と前記ｎ型変調ドープ量子井戸構造との間において形成された少なくとも一つのスペーサ層、及び前記ｎ型変調ドープ量子井戸構造の上方において形成された少なくとも一つの上部ｐ型層を含む層構造から形成された少なくとも一つの垂直共振器面発光レーザ（ＶＣＳＥＬ）装置と、
前記少なくとも一つのスペーサ層内において、前記層構造内において垂直方向に配設された、且つ、前記ＶＣＳＥＬ装置を取り囲むように構成された、アニーリング済みの酸素注入領域と、
前記少なくとも一つの上部ｐ型層内において、前記層構造内において垂直方向に配設された、且つ、前記アニーリング済みの酸素注入領域の上部に位置するように、且つ、前記ＶＣＳＥＬ装置を取り囲むように、構成された、アニーリング済みのｎ型イオン注入領域と、
前記少なくとも一つの上部ｐ型層と接触するアノードと、
前記少なくとも一つの下部ｎ型層と接触するカソードと、
を具備し、
前記少なくとも一つの中間ｐ型層は、組み込まれた正孔電荷Ｑｐを有し、前記少なくとも一つの下部ｎ型層は、組み込まれた電子電荷Ｑｎを有し、且つ、前記組み込まれた電子電荷Ｑｎとの関係における前記組み込まれた正孔電荷Ｑｐは、前記アノードと前記カソードとに印加される電圧に基づいて、前記ＶＣＳＥＬ装置のダイオード電流−電圧特性のために構成されている、半導体装置。
【請求項２０】
前記組み込まれた正孔電荷Ｑｐは、前記少なくとも一つの中間ｐ型層のｐ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定され、
前記組み込まれた電子電荷Ｑｎは、前記少なくとも一つの下部ｎ型層のｎ型ドーパント濃度及び厚さのうちの少なくとも一つによって決定される、
請求項１９に記載の半導体装置。
【請求項２１】
前記アニーリング済みの酸素注入領域及び前記アニーリング済みのｎ型イオン注入領域の両方は、８００℃超の温度において一緒にアニーリングされている、請求項１９に記載の半導体装置。
【請求項２２】
前記アノードは、前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方の上部に位置する、
請求項２０に記載の半導体装置。
【請求項２３】
前記ｎ型変調ドープ量子井戸構造は、少なくとも一つの量子井戸からオフセットされたｎ型電荷シートを含み、且つ、前記ｎ型変調ドープ量子井戸構造は、前記ＶＣＳＥＬ装置用の活性光領域を定義している、
請求項１９に記載の半導体装置。
【請求項２４】
前記ＶＣＳＥＬ装置は、活性光領域を有し、
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域の両方は、電流を閉じ込めると共に前記ＶＣＳＥＬ装置の前記活性光領域に注ぎ込むように構成されている、
請求項１９に記載の半導体装置。
【請求項２５】
前記アニーリング済みのｎ型イオン注入領域及び前記アニーリング済みの酸素注入領域は、共通注入マスクを使用することにより、定義されている、請求項１９に記載の半導体装置。
【請求項２６】
前記複数の層は、基材上において形成されている、請求項１９に記載の半導体装置。
【請求項２７】
前記複数の層は、前記少なくとも一つの下部ｎ型層の下方において、前記基材上において形成された複数の下部ミラー層を含み、前記下部ミラー層は、前記ＶＣＳＥＬ装置用の共振空洞を定義している、請求項２６に記載の半導体装置。
【請求項２８】
前記下部ミラー層は、ヒ化アルミニウムを具備し、前記ヒ化アルミニウムは、前記ヒ化アルミニウムを酸化アルミニウムに変換する酸化に晒される、請求項２７に記載の半導体装置。
【請求項２９】
前記ＶＣＳＥＬ装置の前記共振空洞は、堆積によって形成された複数の上部ミラー層によって更に定義されている、請求項２７に記載の半導体装置。
【請求項３０】
前記複数の層は、前記ＶＣＳＥＬ装置用のアパーチャを定義するべく使用される前記上部ｐ型層の上方において形成された少なくとも一つのアンドープスペーサ層を含む、請求項１９に記載の半導体装置。
【請求項３１】
アノードを形成する金属のみならず、前記上部ｐ型層の上方において形成された少なくとも一つのアンドープスペーサ層は、いずれも、前記ＶＣＳＥＬ装置用の前記アパーチャを定義するエッチング動作の一部分として、エッチングによって除去されている、請求項３０に記載の半導体装置。
【請求項３２】
前記ＶＣＳＥＬ装置は、連続波（ＣＷ）動作を有するコヒーレントなシングルモード出力を生成する、請求項１９に記載の半導体装置。
【請求項３３】
前記ＶＣＳＥＬ装置と一体的に形成された電子回路を更に具備する、請求項１９に記載の半導体装置。
【請求項３４】
前記電子回路は、ｎチャネルＨＦＥＴ装置、反転型のＰ型ＦＥＴ装置、及びｐチャネルＨＦＥＴ装置のうちの少なくとも一つを具備する、請求項３３に記載の半導体装置。
【国際調査報告】
2020508588.tif 000029