(57)【要約】  例示的なフォトダイオードエミュレータ回路（２０２）は、第１の電流源回路（Ｍ１、Ｍ２、Ｉｒｅｆ）と、互いに結合され、第１の電流源回路の出力に結合されたソースを有する、第１および第２のトランジスタ（Ｍ４、Ｍ５）であって、第２のトランジスタのドレインが第１のノード（Ｎ２）に結合された、第１および第２のトランジスタ（Ｍ４、Ｍ５）と、第１のトランジスタのドレインとレプリカ負荷回路（３０２）との間に結合された第３のトランジスタ（Ｍ７）と、第１のノードに結合された第２の電流源回路（Ｍ３、Ｍ６）と、第１のノードと電気接地との間に結合されたキャパシタ（Ｃ１）と、第１のノードに結合されたソース、および出力電流を供給するドレインを有する、第４のトランジスタ（Ｍ８）とを含む。【選択図】図３
2020515843.tif 000002
【特許請求の範囲】
【請求項１】
第１の電流源回路と、
互いに結合され、第１の電流源回路の出力に結合されたソースを有する、第１および第２のトランジスタであって、第２のトランジスタのドレインが第１のノードに結合された、第１および第２のトランジスタと、
前記第１のトランジスタのドレインとレプリカ負荷回路との間に結合された第３のトランジスタと、
前記第１のノードに結合された第２の電流源回路と、
前記第１のノードと電気接地との間に結合されたキャパシタと、
前記第１のノードに結合されたソース、および出力電流を供給するドレインを有する、第４のトランジスタと
を備える、フォトダイオードエミュレータ回路。
【請求項２】
前記第１のトランジスタのゲートが第１の論理信号を受信し、前記第２のトランジスタのゲートが第２の論理信号を受信し、前記第１および第２の論理信号が互いの論理補数である、請求項１に記載のフォトダイオードエミュレータ回路。
【請求項３】
前記第４のトランジスタのゲートが第３の論理信号を受信する、請求項２に記載のフォトダイオードエミュレータ回路。
【請求項４】
前記第３のトランジスタのゲートが前記電気接地に結合される、請求項１から３のいずれか一項に記載のフォトダイオードエミュレータ回路。
【請求項５】
前記第１の電流源回路が、
第２のノードにおいて互いに結合されたゲートを有する第５および第６のトランジスタであって、前記第５および第６のトランジスタのソースが供給電圧に結合され、前記第６のトランジスタのドレインが前記第１の電流源回路の前記出力であり、前記第５のトランジスタのドレインが前記第２のノードに結合された、第５および第６のトランジスタと、
前記第２のノードと前記電気接地との間に結合された電流源と
を備える、請求項１から４のいずれか一項に記載のフォトダイオードエミュレータ回路。
【請求項６】
前記第２の電流源、
前記供給電圧に結合されたソース、前記第２のノードに結合されたゲート、およびドレインを有する、第７のトランジスタと、
前記第７のトランジスタの前記ドレインに結合されたソース、前記電気接地に結合されたゲート、および前記第１のノードに結合されたドレインを有する、第８のトランジスタと
を備える、請求項５に記載のフォトダイオードエミュレータ回路。
【請求項７】
互いの論理補数である第１および第２の論理信号を生成するよう構成されたデータ生成器と、
フォトダイオードエミュレータ回路と
を備え、前記フォトダイオードエミュレータ回路は、
第１の電流源回路と、
互いに結合され、第１の電流源回路の出力に結合されたソースを有する第１および第２のトランジスタであって、前記第２のトランジスタのドレインが第１のノードに結合され、前記第１および第２のトランジスタのゲートがそれぞれ前記第１および第２の論理信号を受信する、第１および第２のトランジスタと、
前記第１のトランジスタのドレインとレプリカ負荷回路との間に結合された第３のトランジスタと、
前記第１のノードに結合された第２の電流源回路と、
前記第１のノードと電気接地との間に結合されたキャパシタと、
前記第１のノードに結合されたソース、および出力電流を供給するドレインを有する、第４のトランジスタと
を備える、受信機中の試験回路。
【請求項８】
前記第１のトランジスタのゲートが第１の論理信号を受信し、前記第２のトランジスタのゲートが第２の論理信号を受信し、前記第１および第２の論理信号が互いの論理補数である、請求項７に記載の試験回路。
【請求項９】
前記第４のトランジスタのゲートが第３の論理信号を受信する、請求項８に記載の試験回路。
【請求項１０】
前記第３のトランジスタのゲートが前記電気接地に結合された、請求項７から９のいずれか一項に記載の試験回路。
【請求項１１】
前記第１の電流源回路が、
第２のノードにおいて互いに結合されたゲートを有する第５および第６のトランジスタであって、前記第５および第６のトランジスタのソースが供給電圧に結合され、前記第６のトランジスタのドレインが前記第１の電流源回路の前記出力であり、前記第５のトランジスタのドレインが前記第２のノードに結合された、第５および第６のトランジスタと、
前記第２のノードと前記電気接地との間に結合された電流源と
を備える、請求項７から１０のいずれか一項に記載の試験回路。
【請求項１２】
前記第２の電流源回路が、
前記供給電圧に結合されたソース、前記第２のノードに結合されたゲート、およびドレインを有する、第７のトランジスタと、
前記第７のトランジスタの前記ドレインに結合されたソース、前記電気接地に結合されたゲート、および前記第１のノードに結合されたドレインを有する、第８のトランジスタと
を備える、請求項１１に記載の試験回路。
【請求項１３】
前記データ生成器が、
電流モード論理（ＣＭＬ）バッファと、
前記ＣＭＬバッファの出力に結合された、同相および直交（ＩＱ）補正回路と、
前記ＩＯ補正回路の出力に結合された、ＣＭＬ−相補型金属酸化物半導体（ＣＭＯＳ）回路と、
前記ＣＭＬ−ＣＭＯＳ回路の出力に結合されたデューティサイクルひずみ（ＤＣＤ）補正回路と、
前記ＤＣＤ補正回路の出力に結合された複数のクロック分周器と、
前記複数のクロック分周器の第１の出力に結合された疑似ランダム２進数列生成器（ＰＲＢＳ）と、
前記ＰＲＢＳ生成器の出力と、前記複数のクロック分周器の少なくとも追加の出力と、前記ＤＣＤ補正回路の前記出力とに結合されたシリアライザ回路であって、シリアライザが前記第１および第２の論理信号を出力する、シリアライザ回路と
を備える、請求項７から１２のいずれか一項に記載の試験回路。
【請求項１４】
受信機の入力においてフォトダイオードをエミュレートする方法であって、
前記受信機の前記入力にフォトダイオードエミュレータ回路を結合することと、
前記フォトダイオードエミュレータ回路中の差動トランジスタ対の差動入力を差動データ信号で駆動することであって、前記差動トランジスタ対が、前記受信機に結合された出力ノードに出力電流を供給する、差動トランジスタ対の差動入力を差動データ信号で駆動することと、
前記差動トランジスタ対に第１の電流を供給するように前記フォトダイオードエミュレータ回路の第１の電流源を制御することと、
前記出力ノードに第２の電流を供給するように前記フォトダイオードエミュレータ回路の第２の電流源を制御することと、
前記出力ノードと電気接地との間に結合されたキャパシタのキャパシタンスを調整することと
を含む、フォトダイオードをエミュレートする方法。
【請求項１５】
前記駆動するステップが、
疑似ランダム２進数列に基づいて第１の信号を生成することと、
前記差動データ信号を生成するために前記第１の信号を直列化することと
を含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は、一般に、電子回路に関し、特に、光受信機の電気的な試験に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）を設計することは包括的な自己試験を伴う。そのような自己試験は、光電子集積を有するＩＣにとってより重要になる。光受信機は、フォトダイオード（ＰＤ）と集積される前に電気的に試験されるべきである。光受信機を電気的に試験する以前の技法は、データアイの開口の調整を可能にするだけである。そのような技法は、異なるフォトダイオードキャパシタンスの効果および／または光送信機レーザー出力を変更する効果のエミュレーションを可能にしない。
【発明の概要】
【０００３】
一例では、フォトダイオードエミュレータ回路は、第１の電流源回路と、互いに結合され、第１の電流源回路の出力に結合されたソースを有する、第１および第２のトランジスタであって、第２のトランジスタのドレインが第１のノードに結合された、第１および第２のトランジスタと、第１のトランジスタのドレインとレプリカ負荷回路との間に結合された第３のトランジスタと、第１のノードに結合された第２の電流源回路と、第１のノードと電気接地との間に結合されたキャパシタと、第１のノードに結合されたソース、および出力電流を供給するドレインを有する、第４のトランジスタとを含む。
【０００４】
いくつかの実施形態では、第１のトランジスタのゲートは第１の論理信号を受信し得、第２のトランジスタのゲートは第２の論理信号を受信し得、第１および第２の論理信号は互いの論理補数であり得る。
【０００５】
いくつかの実施形態では、第４のトランジスタのゲートは第３の論理信号を受信し得る。
【０００６】
いくつかの実施形態では、第３のトランジスタのゲートは電気接地に結合され得る。
【０００７】
いくつかの実施形態では、第１の電流源回路は、第２のノードにおいて互いに結合されたゲートを有する第５および第６のトランジスタを含み得る。第５および第６のトランジスタのソースは供給電圧に結合され得る。第６のトランジスタのドレインは第１の電流源回路の出力であり得、第５のトランジスタのドレインは第２のノードに結合され得る。電流源が第２のノードと電気接地との間に結合され得る。
【０００８】
いくつかの実施形態では、第２の電流源は、供給電圧に結合されたソース、第２のノードに結合されたゲート、およびドレインを有する第７のトランジスタを含み得る。第８のトランジスタは、第７のトランジスタのドレインに結合されたソース、電気接地に結合されたゲート、および第１のノードに結合されたドレインを有し得る。
【０００９】
別の例では、受信機中の試験回路は、互いの論理補数である第１および第２の論理信号を生成するよう構成されたデータ生成器と、フォトダイオードエミュレータ回路とを含む。フォトダイオードエミュレータ回路は、第１の電流源回路と、互いに結合され、第１の電流源回路の出力に結合されたソースを有する第１および第２のトランジスタであって、第２のトランジスタのドレインが第１のノードに結合され、第１および第２のトランジスタのゲートがそれぞれ第１および第２の論理信号を受信する、第１および第２のトランジスタと、第１のトランジスタのドレインとレプリカ負荷回路との間に結合された第３のトランジスタと、第１のノードに結合された第２の電流源回路と、第１のノードと電気接地との間に結合されたキャパシタと、第１のノードに結合されたソース、および出力電流を供給するドレインを有する、第４のトランジスタとを含む。
【００１０】
いくつかの実施形態では、第１のトランジスタのゲートは第１の論理信号を受信し得、第２のトランジスタのゲートは第２の論理信号を受信し得、第１および第２の論理信号は互いの論理補数であり得る。
【００１１】
いくつかの実施形態では、第４のトランジスタのゲートは第３の論理信号を受信し得る。
【００１２】
いくつかの実施形態では、第３のトランジスタのゲートは電気接地に結合され得る。
【００１３】
いくつかの実施形態では、第１の電流源回路は、第２のノードにおいて互いに結合されたゲートを有する第５および第６のトランジスタを含み得る。第５および第６のトランジスタのソースは供給電圧に結合され得る。第６のトランジスタのドレインは第１の電流源回路の出力であり得、第５のトランジスタのドレインは第２のノードに結合され得る。電流源が第２のノードと電気接地との間に結合され得る。
【００１４】
いくつかの実施形態では、第２の電流源は、供給電圧に結合されたソース、第２のノードに結合されたゲート、およびドレインを有する第７のトランジスタを含み得る。第８のトランジスタは、第７のトランジスタのドレインに結合されたソース、電気接地に結合されたゲート、および第１のノードに結合されたドレインを有し得る。
【００１５】
別の例では、受信機の入力においてフォトダイオードをエミュレートする方法は、受信機の入力にフォトダイオードエミュレータ回路を結合することと、フォトダイオードエミュレータ回路中の差動トランジスタ対の差動入力を差動データ信号で駆動することであって、差動トランジスタ対が、受信機に結合された出力ノードに出力電流を供給する、差動トランジスタ対の差動入力を差動データ信号で駆動することと、差動トランジスタ対に第１の電流を供給するようにフォトダイオードエミュレータ回路の第１の電流源を制御することと、出力ノードに第２の電流を供給するようにフォトダイオードエミュレータ回路の第２の電流源を制御することと、出力ノードと電気接地との間に結合されたキャパシタのキャパシタンスを調整することとを含む。
【００１６】
いくつかの実施形態では、駆動するステップは、疑似ランダム２進数列に基づいて第１の信号を生成することと、差動データ信号を生成するために第１の信号を直列化することとを含み得る。
【００１７】
いくつかの実施形態では、第１の電流は、受信機の出力においてデータアイの開口を制御するように制御され得る。
【００１８】
いくつかの実施形態では、第２の電流は、出力ノードに供給される平均電流を制御するように制御され得る。
【００１９】
いくつかの実施形態では、キャパシタンスは、受信機の出力においてデータアイの傾きを制御するように調整され得る。
【００２０】
いくつかの実施形態では、出力ノードは受信機のトランスインピーダンス増幅器（ＴＩＡ）に結合され得る。
【００２１】
いくつかの実施形態では、第１の電流は、光送信機の光変調振幅（ＯＭＡ）をエミュレートするように制御され得、第２の電流は、受信機の出力においてデータアイの平均の大きさを制御するように制御され得、キャパシタンスは、フォトダイオードの帯域幅をエミュレートするように調整され得る。
【００２２】
これらおよび他の様態は、以下の詳細な説明を参照すれば理解され得る。
【００２３】
上記に記載された特徴が詳細に理解され得るように、上記で手短に要約した、より詳細な説明は、例示的な実装形態を参照することによって得られ得、それらの実装形態のうちのいくつかは添付の図面に示されている。しかしながら、添付の図面は一般的な例示的な実装形態のみを示し、したがってそれの範囲を限定するものではないことに留意されたい。
【図面の簡単な説明】
【００２４】
【図１】一例による集積回路を示すブロック図である。
【図２】図１の受信機内の試験回路を示すブロック図である。
【図３】一例によるフォトダイオードエミュレータ回路を示す概略図である。
【図４】一例によるデータ生成器を示すブロック図である。
【図５】一例によるアイダイアグラムのプロットである。
【図６】一例による受信機の入力においてフォトダイオードをエミュレートする方法を示す流れ図である。
【図７】図１の受信機が使用され得る例示的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示すブロック図である。
【発明を実施するための形態】
【００２５】
理解を促進するために、可能な場合、図に共通する同一の要素を示すために、同一の参照番号が使用されている。１つの例の要素が他の例に有利に組み込まれ得ることが企図される。
【００２６】
以下で図を参照しながら様々な特徴について説明する。図は一定の縮尺で描かれていることもあり、描かれていないこともあり、同様の構造または機能の要素は図全体にわたって同様の参照番号によって表されていることに留意されたい。図は、特徴の説明を助けるものにすぎないことに留意されたい。それらの図は、請求される発明の網羅的な説明でも、請求される発明の範囲を限定するものでもない。さらに、示されている例は、示されているすべての態様または利点を有する必要はない。特定の例に関して説明する態様または利点は、必ずしもその例に限定されず、そのように示されていない場合または明示的に説明されていない場合でも、他のいかなる例においても実施され得る。
【００２７】
図１は、一例による集積回路１００を示すブロック図である。ＩＣ１００は受信機１０２とバックエンド回路１０６とを含む。受信機１２６は、トランシーバの一部（たとえば、シリアライザ／デシリアライザの一部）であり得る。通信システムを形成するために、受信機１０２は、電気媒体１０７（たとえば、プリント回路板（ＰＣＢ）トレース、ビア、ケーブル、コネクタ、減結合キャパシタなど）を介してソース回路に結合され得る。光通信システムでは、ソース回路はフォトダイオード１０８であり、フォトダイオード１０８は光媒体１１２（たとえば、光ファイバーなど）を介して光送信機１１０に結合される。
【００２８】
一例では、受信機１０２は試験回路１０４を含む。試験回路１０４は、フォトダイオード１０８をエミュレートし、受信機１０２の試験データパターン自己試験を生成するように設定される。試験回路１０４は、フォトダイオード１０８との集積前に受信機１０２を電気的に試験するために使用される。したがって、受信機１０２は、フォトダイオード１０８および光送信機１１０の不在下で自己試験を実装し得る。バックエンド回路１０６は、受信機１０２の出力を受信するように設定される。受信機１０２の自己試験中に、バックエンド回路１０６は、予想される出力に対して受信機の出力を検証し得る。あるいは、バックエンド回路１０６は、受信機１０２の出力を受信し、（ＩＣ１００中またはＩＣ１００の外部にあり得る）別の回路またはシステムに転送することができ、その別の回路またはシステムは、受信機出力を予想される出力と比較することができる。
【００２９】
図２は、受信機１０２内の試験回路１０４を示すブロック図である。試験回路１０４はフォトダイオードエミュレータ回路２０２とデータ生成器２０４とを含む。フォトダイオードエミュレータ回路２０２の入力はデータ生成器２０４の出力に結合される。フォトダイオードエミュレータ回路２０２の出力は受信機１０２のトランスインピーダンス増幅器（ＴＩＡ）２０６に結合される。ＴＩＡ２０６の出力は、スライサ回路構成、等化器回路構成など、受信機１０２の他のダウンストリーム回路構成（図示せず）に結合される。データ生成器２０４の入力は、受信機１０２中のクロックソース２０８の出力（たとえば、位相ロックループ（ＰＬＬ）回路など）に結合される。一例では、フォトダイオードエミュレータ回路２０２の別の入力は制御回路２１０の出力に結合される。制御回路２１０は、それの態様を制御するための１つまたは複数の制御信号（たとえば、フォトダイオードエミュレータ回路２０２をオンまたはオフにするためのイネーブル信号）をフォトダイオードエミュレータ回路２０２に与えることができる。
【００３０】
図３は、一例によるフォトダイオードエミュレータ回路２０２を示す概略図である。フォトダイオードエミュレータ回路２０２は、トランジスタＭ１．．．Ｍ８と、電流源Ｉｒｅｆと、キャパシタＣ１と、レプリカＴＩＡ３０２とを含む。トランジスタＭ１．．．Ｍ８は、（ＰＭＯＳトランジスタとも呼ばれる）Ｐ型金属酸化物ＦＥＴ（ＭＯＳＦＥＴ）など、Ｐチャネル電界効果トランジスタ（ＦＥＴ）である。
【００３１】
トランジスタＭ１およびＭ２はゲート結合トランジスタ対を形成する。トランジスタＭ１およびＭ２のソースは供給電圧（ａｖｔｔ）に結合される。トランジスタＭ１のドレインは電流源Ｉｒｅｆに結合される。電流源ＩｒｅｆはトランジスタＭ１と電気接地との間に結合される。トランジスタＭ１およびＭ２のゲートはノードＮ１に結合される。トランジスタＭ１のドレインもノードＮ１に結合される。
【００３２】
トランジスタＭ４およびＭ５は（差動トランジスタ対とも呼ばれる）ソース結合トランジスタ対を形成する。トランジスタＭ４およびＭ５のソースはトランジスタＭ２のドレインに結合される。トランジスタＭ４のドレインはトランジスタＭ７のソースに結合される。トランジスタＭ７のドレインはレプリカＴＩＡ３０２に結合される。トランジスタＭ７のゲートは電気接地に結合される。トランジスタＭ５のドレインはノードＮ２に結合される。トランジスタＭ４のゲートは信号Ｄを受信し、トランジスタＭ５のゲートは、信号Ｄの論理補数である信号Ｄｂを受信する。信号Ｄ、Ｄｂは、以下でさらに説明するように、データ生成器２０４によって生成される。
【００３３】
トランジスタＭ３のソースは供給電圧ａｖｔｔに結合される。トランジスタＭ３のゲートはノードＮ１に結合される。トランジスタＭ３のドレインはトランジスタＭ６のソースに結合される。トランジスタＭ６のゲートは電気接地に結合される。トランジスタＭ６のドレインはノードＮ２に結合される。
【００３４】
トランジスタＭ８のソースはノードＮ２に結合される。トランジスタＭ８のゲートはイネーブル信号（Ｅｎ）を受信する。トランジスタＭ８のドレインはＴＩＡ２０６に結合される。キャパシタＣ１はノードＮ２と電気接地との間に結合される。
【００３５】
動作に際して、トランジスタＭ１およびＭ２ならびに電流源Ｉｒｅｆは、集合的に、差動トランジスタ対Ｍ４、Ｍ５をバイアスするための電流ＩＯを提供する定電流源を形成する。一般に、（ＩＯ／Ｉｒｅｆ）＝［（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）］であり、ここで、Ｗ１およびＬ１は、それぞれ、トランジスタＭ１の幅およびチャネル長であり、ならびに、Ｗ２およびＬ２は、それぞれ、トランジスタＭ２の幅およびチャネル長である。一例では、トランジスタＭ１およびＭ２のチャネル長は同じまたは実質的に同じである。したがって、電流ＩＯは、電流Ｉｒｅｆ×トランジスタＭ２の幅とトランジスタＭ１の幅との比に等しい。電流ＩＯは、トランジスタＭ２の有効幅を変動させることによって変動し得る。一例では、トランジスタＭ２は、可変幅トランジスタを実装するために選択的に並列に結合される複数のトランジスタを使用して実装され得る。トランジスタＭ２の有効幅は制御回路２１０によって制御され得る。
【００３６】
信号ＤおよびＤｂは差動トランジスタ対Ｍ４、Ｍ５への差動入力を形成する。差動トランジスタ対Ｍ４、Ｍ５は、信号Ｄ、Ｄｂの状態に応じて、電流ＩＯを（Ｍ４と、Ｍ７と、レプリカＴＩＡ３０２とを備える）左の分岐、または（トランジスタＭ５と、トランジスタＭ８と、ＴＩＡ２０６とを備える）右の分岐のいずれかにそらすスイッチとして機能する。差動トランジスタ対Ｍ４、Ｍ５は、Ｍ１と、Ｍ２と、Ｉｒｅｆとによって形成される定電流源から定電流ＩＯを引き出す。
【００３７】
トランジスタＭ３およびＭ６は、電流ＩＤＣを供給する電流源を形成する。トランジスタＭ２と同様に、トランジスタＭ３は、可変幅トランジスタを実装するために選択的に並列に結合される複数のトランジスタを使用して実装され得る。トランジスタＭ３の有効幅は、ＩＤＣの値を制御するための制御回路２１０によって制御され得る。
【００３８】
トランジスタＭ８は、信号ＥＮの状態に基づいてスイッチとして機能する。信号ＥＮが論理低である場合、トランジスタＭ８はオンになり、信号ＥＮが論理高である場合、トランジスタＭ８はオフになる。したがって、トランジスタＭ８は、トランジスタＭ５によって供給される電流と電流ＩＤＣとの和をゲート制御する。トランジスタＭ８は、フォトダイオードエミュレータ回路２０２の結果として、ＴＩＡ２０６に余分の容量性負荷がないことを保証する。（固定または可変キャパシタンスであり得る）キャパシタＣ１は、フォトダイオードのキャパシタンスをエミュレートするためにノードＮ２に追加される。
【００３９】
トランジスタＭ７はダミースイッチとして機能する。レプリカＴＩＡ回路３０２は、ＴＩＡ２０６と同じまたは実質的に同じである負荷を与える。トランジスタＭ７およびレプリカＴＩＡ回路３０２は右の分岐に対して負荷対称性を与える。データ信号ＤおよびＤｂは、以下で説明するように生成される。
【００４０】
図５は、一例によるアイダイアグラム５００のプロットである。プロットにおいて、水平軸は時間を表し、垂直軸は、ＴＩＡ２０６に供給される電流を表す。自己試験動作を実行するとき、制御回路２１０は、データアイの開口５０２を調整するために電流ＩＯを制御することができる。これにより光送信機の光変調振幅（ＯＭＡ）をエミュレートする。制御回路２１０は、平均電流を調整するために、すなわち、（図５に平均の大きさ５０４によって示されるように）アイ開口を同じに保ちながらデータアイを上または下に移動するために、電流ＩＤＣを制御することができる。これにより光送信機のレーザー出力をエミュレートする。最後に、制御回路２１０は、容量性負荷を調整し、データアイの傾き５０６を変更し、シンボル間干渉（ＩＳＩ）を増加または減少させるために、キャパシタＣ１を制御することができる。これにより、フォトダイオードの帯域幅制限をエミュレートする。
【００４１】
図６は、一例による、受信機の入力においてフォトダイオードをエミュレートする方法６００を示す流れ図である。方法６００はステップ６０２において開始し、フォトダイオードエミュレータ回路２０２は受信機１０２の入力に（たとえば、ＴＩＡ２０６の入力に）結合される。ステップ６０４において、データ生成器２０４は、差動データ信号Ｄ、Ｄｂで差動トランジスタ対Ｍ４、Ｍ５を駆動する。差動トランジスタ対Ｍ４、Ｍ５は、ノードＮ２に出力電流（たとえば、実質的に０の電流とＩＯとの間で交番する時変電流）を供給する。
【００４２】
ステップ６０６において、制御回路２１０は、差動トランジスタ対Ｍ４、Ｍ５に電流ＩＯを供給するように、Ｍ１とＭ２とＩｒｅｆとによって形成される電流源を制御する。上記で説明したように、電流ＩＯを制御することにより受信機１０２の出力においてデータアイの開口５０２を制御する。これにより光送信機のＯＭＡをエミュレートする。上記で説明したように、制御回路２１０は、トランジスタＭ２を実装するいくつかの並列トランジスタを選択的に制御することによってトランジスタＭ２の有効幅を制御することによって電流ＩＯを制御することができる。
【００４３】
ステップ６０８において、制御回路２１０は、出力ノードＮ２に電流ＩＤＣを供給するように、トランジスタＭ３およびＭ６によって形成される電流源を制御する。上記で説明したように、制御回路２１０は、トランジスタＭ３を実装するいくつかの並列トランジスタを選択的に制御することによってトランジスタＭ３の有効幅を制御することによって電流ＩＤＣを制御することができる。上記で説明したように、電流ＩＤＣを制御することにより、ノードＮ２に供給される平均電流を制御する。これによりデータアイの平均の大きさ５０４を制御する。
【００４４】
ステップ６１０において、制御回路２１０はキャパシタＣ１のキャパシタンスを調整する。上記で説明したように、キャパシタＣ１を制御することは、データアイの傾き５０６を制御し、フォトダイオードの帯域幅をエミュレートするために使用される。
【００４５】
図４は、一例によるデータ生成器２０４を示すブロック図である。データ生成器２０４は、電流モード論理（ＣＭＬ）バッファ４０２と、同相および直交（ＩＱ）補正回路（「ＩＱ補正４０４」）と、ＣＭＬ−相補型金属酸化物半導体（ＣＭＯＳ）変換器４０６と、デューティサイクルひずみ（ＤＣＤ）補正回路（「ＤＣＤ補正４０８」）と、クロック分周器４１０と、疑似ランダム２進数列（ＰＲＢＳ）生成器４１２と、少なくとも１つのシリアライザ回路４１３とを含む。この例では、シリアライザ回路４１３は、１２８：１６シリアライザ４１４と、１６：４シリアライザ４１６と、４：１シリアライザ４１８とを含む。
【００４６】
ＣＭＬバッファ４０２の入力は、クロック信号の４つのクロック位相（たとえば、０度、９０度、１８０度、および２７０度クロック位相）を受信する。クロック信号は、クロック生成器（たとえば、ＰＬＬ）の電流モード論理によって与えられる。ＣＭＬバッファ４０２の出力はＩＱ補正回路４０４の入力に結合される。ＩＱ補正回路４０４の出力はＣＭＬ−ＣＭＯＳ変換器４０６の入力に結合される。ＣＭＬ−ＣＭＯＳ変換器４０６の出力はＤＣＤ補正回路４０８に結合される。ＤＣＤ補正回路４０８の出力はクロック分周器４１０の入力に結合される。クロック分周器４１０の出力は、それぞれ、ＰＲＢＳ生成器４１２、１２８：１６シリアライザ４１４、１６：４シリアライザ４１６に結合される。ＤＣＤ補正回路４０８の出力はまた４：１シリアライザ４１８の入力に結合される。ＰＲＢＳ生成器４１２の出力は１２８：１６シリアライザ４１４の入力に結合される。１２８：１６シリアライザ４１４の出力は１６：４シリアライザ４１６の入力に結合される。１６：４シリアライザ４１６の出力は４：１シリアライザ４１８の入力に結合される。４：１シリアライザ４１８は出力として信号ＤおよびＤｂを与える。信号ＤおよびＤｂは、図３に示されたフォトダイオードエミュレータ回路２０２の差動トランジスタ対Ｍ４、Ｍ５に差動入力を与える。ＣＭＬバッファ４０２、ＩＱ補正回路４０４、ＣＭＬ−ＣＭＯＳ変換器４０６、およびＤＣＤ補正回路４０８は、そのような機能を実行するための当技術分野でよく知られている回路を使用して実装され得る。
【００４７】
動作に際して、ＣＭＬバッファ４０２は４相クロック信号をバッファする。ＩＱ補正回路４０４は、ＣＭＬバッファ４０２によって出力されたクロック信号の位相誤差を補正する。ＣＭＬ−ＣＭＯＳ変換器４０６はＣＭＬベースクロック信号をＣＭＯＳベースクロック信号に変換する。ＤＣＤ補正回路４０８は、ＣＭＬ−ＣＭＯＳ変換器４０６によって出力されたクロック信号中のデューティサイクルエラーを補正する。４：１シリアライザ４１８は、ＤＣＤ補正回路４０８によって出力されたクロック信号に基づいて動作する。ＰＲＢＳ生成器４１２、１２８：１６シリアライザ４１４、および１６：４シリアライザ４１６は、ＤＣＤ補正回路４０８によって出力されたクロック信号のそれぞれの分割されたバージョンに基づいて動作する。ＰＲＢＳ生成器４１２は出力として疑似ランダム２進数列を生成する。シリアライザ４１３はＰＲＢＳ生成器４１２の並列出力を直列出力Ｄに変換する。信号Ｄｂは信号Ｄの論理補数である。
【００４８】
ＰＲＢＳ生成器４１２は、入力クロック信号よりも１２８倍遅い周波数で動作する。この例では、ＰＲＢＳ生成器４１２の出力は３つの段を使用して直列化される。最初の２つの段のためのクロック信号は、入力クロック信号の周波数を適切に分割することによって生成される。入力クロック信号は直列化の最終段によって直接使用される。
【００４９】
上記で説明した受信機１０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または同様のタイプのプログラマブル回路など、集積回路内に実装され得る。図７は、マルチギガビットトランシーバ（「ＭＧＴ」）１、設定可能論理ブロック（「ＣＬＢ」）２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３、入出力ブロック（「ＩＯＢ」）４、設定およびクロック論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５、デジタル信号処理ブロック（「ＤＳＰ」）６、専用入出力ブロック（「Ｉ／Ｏ」）７（たとえば、設定ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ−デジタル変換器、システム監視論理などの他のプログラマブル論理８を含む、多数の異なるプログラマブルタイルを含む、ＦＰＧＡ７００のアーキテクチャを示す。いくつかのＦＰＧＡはまた、専用プロセッサブロック（「ＰＲＯＣ」）１０を含む。ＦＰＧＡ７００は、（たとえば、ＭＧＴ１内にまたはスタンドアロン回路として）上記で説明した受信機１０２の１つまたは複数のインスタンスを含むことができる。
【００５０】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、図７の上部に含まれる例によって示されるように、同じタイル内のプログラマブル論理要素の入力および出力端子２０への接続を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）１１を含むことができる。各プログラマブル相互接続要素１１はまた、同じタイルまたは他のタイル中の隣接するプログラマブル相互接続要素の相互接続セグメント２２への接続を含むことができる。各プログラマブル相互接続要素１１はまた、論理ブロック（図示せず）間の一般的ルーティングリソースの相互接続セグメント２４への接続を含むことができる。一般的ルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント２４）のトラックを備える論理ブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的ルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント２４）は１つまたは複数の論理ブロックにわたることができる。一般的ルーティングリソースと一緒に取られるプログラマブル相互接続要素１１は、図示されたＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実装する。
【００５１】
例示的な実装形態では、ＣＬＢ２は、ユーザ論理プラス単一プログラマブル相互接続要素（「ＩＮＴ」）１１を実装するようにプログラムされ得る設定可能論理要素（「ＣＬＥ」）１２を含むことができる。ＢＲＡＭ３は、１つまたは複数のプログラマブル相互接続要素に加えてＢＲＡＭ論理要素（「ＢＲＬ」）１３を含むことができる。一般に、タイル中に含まれる相互接続要素の数はタイルの高さに依存する。図示の例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば、４つ）も使用され得る。ＤＳＰタイル６は、適切な数のプログラマブル相互接続要素に加えてＤＳＰ論理要素（「ＤＳＰＬ」）１４を含むことができる。ＩＯＢ４は、たとえば、プログラマブル相互接続要素１１の１つのインスタンスに加えて入出力論理要素（「ＩＯＬ」）１５の２つのインスタンスを含むことができる。当業者には明らかであるように、たとえば、Ｉ／Ｏ論理要素１５に接続された実際のＩ／Ｏパッドは、一般に、入出力論理要素１５の領域に限定されない。
【００５２】
図示の例では、（図７に示された）ダイの中心に近い水平領域が、設定、クロック、および他の制御論理のために使用される。この水平領域またはカラムから延びる垂直カラム９は、クロックと設定信号とをＦＰＧＡの幅にわたって分散するために使用される。
【００５３】
図７に示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する正規の柱状構造を中断させる追加の論理ブロックを含む。追加の論理ブロックはプログラマブルブロックおよび／または専用論理であり得る。たとえば、プロセッサブロック１０はＣＬＢおよびＢＲＡＭのいくつかのカラムにわたる。プロセッサブロック１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺機器などの完全なプログラマブル処理システムにわたる様々な構成要素であり得る。
【００５４】
図７は、例示的なＦＰＧＡアーキテクチャのみを示すためのものであることに留意されたい。たとえば、列中の論理ブロックの数、列の相対幅、列の数および順序、列中に含まれる論理ブロックのタイプ、論理ブロックの相対的サイズ、図７の上部に含まれる相互接続／論理実装は例にすぎない。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実装を促進するために、一般に、ＣＬＢが現れるところはどこでも、ＣＬＢの２つ以上の隣接する列が含まれるが、隣接するＣＬＢ列の数はＦＰＧＡの全体的サイズとともに変動する。
【００５５】
上記は特定の例を対象としているが、他のおよびさらなる例は、それの基本的範囲から逸脱することなく考案され得、それの範囲は以下の特許請求の範囲によって決定される。
【図１】
2020515843.tif 000003
【図２】
2020515843.tif 000004
【図３】
2020515843.tif 000005
【図４】
2020515843.tif 000006
【図５】
2020515843.tif 000007
【図６】
2020515843.tif 000008
【図７】
2020515843.tif 000009
【手続補正書】
【提出日】平成31年1月29日(2019.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電流源回路と、
互いに接続され、第１の電流源回路の出力に接続されたソースを有する、第１および第２のトランジスタであって、第２のトランジスタのドレインが第１のノードに接続された、第１および第２のトランジスタと、
前記第１のトランジスタのドレインとレプリカ負荷回路との間に接続された第３のトランジスタと、
前記第１のノードに接続された第２の電流源回路と、
前記第１のノードと電気接地との間に接続されたキャパシタと、
前記第１のノードに接続されたソース、および出力電流を供給するドレインを有する、第４のトランジスタと
を備え、
前記第１のトランジスタのゲートが第１の論理信号を受信し、前記第２のトランジスタのゲートが第２の論理信号を受信し、前記第１および第２の論理信号が互いの論理補数である、フォトダイオードエミュレータ回路。
【請求項２】
前記第４のトランジスタのゲートが第３の論理信号を受信する、請求項１に記載のフォトダイオードエミュレータ回路。
【請求項３】
前記第３のトランジスタのゲートが前記電気接地に接続された、請求項１または２に記載のフォトダイオードエミュレータ回路。
【請求項４】
前記第１の電流源回路が、
第２のノードにおいて互いに接続されたゲートを有する第５および第６のトランジスタであって、前記第５および第６のトランジスタのソースが供給電圧に接続され、前記第６のトランジスタのドレインが前記第１の電流源回路の前記出力であり、前記第５のトランジスタのドレインが前記第２のノードに接続された、第５および第６のトランジスタと、
前記第２のノードと前記電気接地との間に接続された電流源と
を備える、請求項１から３のいずれか一項に記載のフォトダイオードエミュレータ回路。
【請求項５】
前記第２の電流源、
前記供給電圧に接続されたソース、前記第２のノードに接続されたゲート、およびドレインを有する、第７のトランジスタと、
前記第７のトランジスタの前記ドレインに接続されたソース、前記電気接地に接続されたゲート、および前記第１のノードに接続されたドレインを有する、第８のトランジスタと
を備える、請求項４に記載のフォトダイオードエミュレータ回路。
【請求項６】
互いの論理補数である第１および第２の論理信号を生成するよう構成されたデータ生成器と、
フォトダイオードエミュレータ回路と
を備え、前記フォトダイオードエミュレータ回路は、
第１の電流源回路と、
互いに接続され、前記第１の電流源回路の出力に接続されたソースを有する第１および第２のトランジスタであって、前記第２のトランジスタのドレインが第１のノードに接続され、前記第１および第２のトランジスタのゲートがそれぞれ前記第１および第２の論理信号を受信する、第１および第２のトランジスタと、
前記第１のトランジスタのドレインとレプリカ負荷回路との間に接続された第３のトランジスタと、
前記第１のノードに接続された第２の電流源回路と、
前記第１のノードと電気接地との間に接続されたキャパシタと、
前記第１のノードに接続されたソース、および出力電流を供給するドレインを有する、第４のトランジスタと
を備え、
前記第１のトランジスタのゲートが第１の論理信号を受信し、前記第２のトランジスタのゲートが第２の論理信号を受信し、前記第１および第２の論理信号が互いの論理補数である、受信機中の試験回路。
【請求項７】
前記第４のトランジスタのゲートが第３の論理信号を受信する、請求項６に記載の試験回路。
【請求項８】
前記第３のトランジスタのゲートが前記電気接地に接続された、請求項６から７のいずれか一項に記載の試験回路。
【請求項９】
前記第１の電流源回路が、
第２のノードにおいて互いに接続されたゲートを有する第５および第６のトランジスタであって、前記第５および第６のトランジスタのソースが供給電圧に接続され、前記第６のトランジスタのドレインが前記第１の電流源回路の前記出力であり、前記第５のトランジスタのドレインが前記第２のノードに接続された、第５および第６のトランジスタと、
前記第２のノードと前記電気接地との間に接続された電流源と
を備える、請求項６から８のいずれか一項に記載の試験回路。
【請求項１０】
前記第２の電流源が、
前記供給電圧に接続されたソース、前記第２のノードに接続されたゲート、およびドレインを有する、第７のトランジスタと、
前記第７のトランジスタの前記ドレインに接続されたソース、前記電気接地に接続されたゲート、および前記第１のノードに接続されたドレインを有する、第８のトランジスタと
を備える、請求項９に記載の試験回路。
【請求項１１】
前記データ生成器が、
電流モード論理（ＣＭＬ）バッファと、
前記ＣＭＬバッファの出力に接続された、同相および直交（ＩＱ）補正回路と、
前記ＩＯ補正回路の出力に接続された、ＣＭＬ−相補型金属酸化物半導体（ＣＭＯＳ）回路と、
前記ＣＭＬ−ＣＭＯＳ回路の出力に接続されたデューティサイクルひずみ（ＤＣＤ）補正回路と、
前記ＤＣＤ補正回路の出力に接続された複数のクロック分周器と、
前記複数のクロック分周器の第１の出力に接続された疑似ランダム２進数列生成器（ＰＲＢＳ）と、
前記ＰＲＢＳ生成器の出力と、前記複数のクロック分周器の少なくとも追加の出力と、前記ＤＣＤ補正回路の前記出力とに接続されたシリアライザ回路であって、シリアライザが前記第１および第２の論理信号を出力する、シリアライザ回路と
を備える、請求項６から１０のいずれか一項に記載の試験回路。
【請求項１２】
受信機の入力においてフォトダイオードをエミュレートする方法であって、
前記受信機の前記入力にフォトダイオードエミュレータ回路を結合することと、
前記フォトダイオードエミュレータ回路中の差動トランジスタ対の差動入力を差動データ信号で駆動することであって、前記差動トランジスタ対が、前記受信機に接続された出力ノードに出力電流を供給する、差動トランジスタ対の差動入力を差動データ信号で駆動することと、
前記差動トランジスタ対に第１の電流を供給するように前記フォトダイオードエミュレータ回路の第１の電流源を制御することと、
前記出力ノードに第２の電流を供給するように前記フォトダイオードエミュレータ回路の第２の電流源を制御することと、
前記出力ノードと電気接地との間に接続されたキャパシタのキャパシタンスを調整することと
を含む、フォトダイオードをエミュレートする方法。
【請求項１３】
前記駆動するステップが、
疑似ランダム２進数列に基づいて第１の信号を生成することと、
前記差動データ信号を生成するために前記第１の信号を直列化することと
を含む、請求項１４に記載の方法。
【国際調査報告】
2020515843.tif 000010
2020515843.tif 000011