(57)【要約】  シフトレジスター回路、アレイ基板行駆動回路及び表示装置を提供する。前記シフトレジスター回路は、シフトレジスターユニット（10）を備える。シフトレジスターユニット（10）は、プルアップノード（PU）、プルダウンノード（PD）及びタッチ電位制御回路（11）を備える。タッチ電位制御回路（11）は、タッチ電位制御端（EN）、シフトレジスターユニット（10）の出力端（OUT_N）、プルアップノード（PU）、プルダウンノード（PD）及び低レベル出力端にそれぞれ接続される。タッチ電位制御回路（11）は、タッチ段階で、タッチ電位制御端（EN）の制御下でシフトレジスターユニット（10）の出力端（OUT_N）、プルアップノード（PU）及びプルダウンノード（PD）がいずれも低レベル出力端に接続されるように制御する。
2020509396.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスターユニットを備えるシフトレジスター回路であって、前記シフトレジスターユニットの出力端はゲート駆動信号ラインに接続され、前記シフトレジスターユニットはプルアップノード、プルダウンノード、プルアップノード制御回路、プルダウンノード制御回路及び出力回路を備え、前記プルアップノード制御回路は前記プルアップノードに接続され、前記プルダウンノード制御回路は、前記プルアップノード及び前記プルダウンノードにそれぞれ接続され、前記出力回路は、前記プルアップノード、前記プルダウンノード及び前記シフトレジスターユニットの出力端にそれぞれ接続され、
前記シフトレジスター回路は、
タッチ電位制御端、前記シフトレジスターユニットの出力端、前記プルアップノード、前記プルダウンノード及び低レベル出力端にそれぞれ接続され、タッチ段階で、前記タッチ電位制御端の制御下で前記プルアップノード及び前記プルダウンノードがいずれも前記低レベル出力端に接続されるように制御するタッチ電位制御回路をさらに備える、
シフトレジスター回路。
【請求項２】
前記タッチ電位制御回路は、さらに、タッチ段階で、前記タッチ電位制御端の制御下で前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する
請求項1に記載のシフトレジスター回路。
【請求項３】
前記タッチ電位制御回路は、
第１極は前記タッチ電位制御端に接続され、第２極は前記低レベル出力端に接続され、第３極は前記シフトレジスターユニットの出力端に接続されるように配置される第１のタッチ電位制御トランジスタと、
第１極は前記タッチ電位制御端に接続され、第２極は前記低レベル出力端に接続され、第３極は前記プルアップノードに接続されるように配置される第２のタッチ電位制御トランジスタと、
第１極は前記タッチ電位制御端に接続され、第２極は前記プルダウンノードに接続され、第３極は前記低レベル出力端に接続されるように配置される第３のタッチ電位制御トランジスタと
を備える、請求項1または2に記載のシフトレジスター回路。
【請求項４】
前記第１のタッチ電位制御トランジスタ、前記第２のタッチ電位制御トランジスタ、前記第３のタッチ電位制御トランジスタはいずれもn型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で高レベルを出力し、かつ、表示段階で低レベルを出力する
請求項3に記載のシフトレジスター回路。
【請求項５】
前記第１のタッチ電位制御トランジスタ、前記第２のタッチ電位制御トランジスタ、前記第３のタッチ電位制御トランジスタはいずれもp型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で低レベルを出力し、かつ、表示段階で高レベルを出力する
請求項3に記載のシフトレジスター回路。
【請求項６】
前記プルアップノード制御回路は、第１のプルアップノード制御サブ回路及び第２のプルアップノード制御サブ回路を備え、
前記第１のプルアップノード制御サブ回路は、第１の走査制御端、第２の走査制御端、第１の走査レベル端、第２の走査レベル端及び前記プルアップノードにそれぞれ接続され、
前記第２のプルアップノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される
請求項1ないし5のいずれか一項に記載のシフトレジスター回路。
【請求項７】
前記出力回路は、さらに第１のクロック信号出力端及び前記低レベル出力端にそれぞれ接続され、
前記プルダウンノード制御回路は、第１のプルダウンノード制御サブ回路及び第２のプルダウンノード制御サブ回路を備え、
前記第１のプルダウンノード制御サブ回路は、前記第１の走査レベル端、前記第２の走査レベル端、第２のクロック信号出力端、第３のクロック信号出力端、高レベル出力端、前記プルダウンノード及びプルダウン制御ノードにそれぞれ接続され、
前記第２のプルダウンノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される
請求項6に記載のシフトレジスター回路。
【請求項８】
前記出力回路は、前記プルアップノードの電位が高レベルである場合前記シフトレジスターユニットの出力端が前記第１のクロック信号出力端に接続され、前記プルダウンノードの電位が高レベルである場合前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御し、
前記第２のプルダウンノード制御サブ回路は、前記プルアップノードの電位が高レベルである時、前記プルダウンノードが前記低レベル出力端に接続されるように制御し、
前記第２のプルアップノード制御サブ回路は、前記プルダウンノードの電位が高レベルである時、前記プルアップノードが前記低レベル出力端に接続されるように制御する
請求項7に記載のシフトレジスター回路。
【請求項９】
前記第１のプルダウンノード制御サブ回路は、
第１極は前記第１の走査レベル端に接続され、第２極は前記第２のクロック信号出力端に接続され、第２極は前記プルダウン制御ノードに接続されるように配置される第１のプルダウンノード制御トランジスタと、
第１極は前記第２の走査レベル端に接続され、第２極は前記プルダウン制御ノードに接続され、第３極は前記第３のクロック信号出力端に接続されるように配置される第２のプルダウンノード制御トランジスタと、
第１極は前記プルダウン制御ノードに接続され、第２極は前記高レベル出力端に接続され、第３極は前記プルダウンノードに接続されるように配置される第３のプルダウンノード制御トランジスタと
を備える、請求項7に記載のシフトレジスター回路。
【請求項１０】
前記第２のプルダウンノード制御サブ回路は、第４のプルダウンノード制御トランジスタ及びプルダウンノード制御キャパシタを備え、
前記第４のプルダウンノード制御トランジスタの第１極は前記プルアップノードに接続され、第２極は前記プルダウンノードに接続され、第３極は前記低レベル出力端に接続され、
前記プルダウンノード制御キャパシタの第１端は前記低レベル出力端に接続され、第２端は前記プルダウンノードに接続される
請求項9に記載のシフトレジスター回路。
【請求項１１】
前記出力回路は、
第１極は前記高レベル出力端に接続され、第２極は前記プルアップノードに接続されるように配置される第１のプルアップトランジスタと、 
第１極は前記第１のプルアップトランジスタの第３極に接続され、第２極は前記シフトレジスターユニットの出力端に接続され、第３極は前記第１のクロック信号出力端に接続されるように配置される第２のプルアップトランジスタと、
第１極は前記プルダウンノードに接続され、第２極は前記低レベル出力端に接続され、第３極は前記シフトレジスターユニットの出力端に接続されるように配置されるプルダウントランジスタと
を備える、請求項7に記載のシフトレジスター回路。
【請求項１２】
正方向で走査する場合には、前記第１の走査制御端は入力端となり、前記第２の走査制御端はリセット端となり、前記第１の走査レベル端は高レベル出力端となり、前記第２の走査レベル端は低レベル出力端となり、逆方向で走査する場合には、前記第１の走査制御端はリセット端となり、前記第２の走査レベル端は入力端となり、前記第１の走査レベル端は低レベル出力端となり、前記第２の走査レベル端は高レベル出力端となり、
前記第１のプルアップノード制御サブ回路は、入力段階で、入力端の制御下で前記プルアップノードの電位が高レベルとなり、かつリセット段階で、リセット端の制御下で前記プルアップノードの電位が低レベルとなるように制御する
請求項6に記載のシフトレジスター回路。
【請求項１３】
前記第１のプルアップノード制御サブ回路は、
第１極は前記第１の走査制御端に接続され、第２極は前記第１の走査レベル端に接続され、第３極は前記プルアップノードに接続されるように配置される第１の走査トランジスタと、
第１極は前記第２の走査制御端に接続され、第２極は前記プルアップノードに接続され、第３極は前記第２の走査レベル端に接続されるように配置される第２の走査トランジスタと
を備える、請求項12に記載のシフトレジスター回路。
【請求項１４】
前記第２のプルアップノード制御サブ回路は、プルアップノード制御トランジスタを備え、
前記プルアップノード制御トランジスタの第１極は前記プルダウンノードに接続され、第２極は前記低レベル出力端に接続され、第３極は前記プルアップノードに接続される
請求項6に記載のシフトレジスター回路。
【請求項１５】
前記プルアップノード及び前記シフトレジスターユニットの出力端にそれぞれ接続されるように配置される充放電回路をさらに備える
請求項1に記載のシフトレジスター回路。
【請求項１６】
前記充放電回路は蓄積キャパシタを備え、前記蓄積キャパシタの第１端は前記プルアップノードに接続され、第２端は前記シフトレジスターユニットの出力端に接続される
請求項15に記載のシフトレジスター回路。
【請求項１７】
複数のカスケードされた請求項１ないし16のいずれか一項に記載のシフトレジスター回路を備えるGOA回路。
【請求項１８】
請求項17に記載のGOA回路を備える表示装置。
【請求項１９】
請求項18に記載の表示装置の駆動方法であって、
タッチ段階で、前記タッチ電位制御回路は、前記タッチ電位制御端の制御下で、前記プルアップノード及び前記プルダウンノードがいずれも前記低レベル出力端に接続されるように制御すること
を含む、駆動方法。
【請求項２０】
タッチ段階で、前記タッチ電位制御回路は、前記タッチ電位制御端の制御下で、さらに、前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する
請求項19に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願との相互引用
本出願は、2017年1月22日に中国で出願した中国特許出願No.201720080616.3の優先権を主張し、その内容は援用により全てここに含めておく。
【０００２】
本開示は表示駆動技術分野に関し、特に、シフトレジスター回路、GOA回路及び表示装置並びにその駆動方法に関する。
【背景技術】
【０００３】
携帯及びパネルコンピューターに用いられる液晶スクリーンはタッチ機能を集積しており、中小サイズのパネル設計の人気のある方式になっている。中小サイズの液晶スクリーンのゲート駆動回路は、通常、GOA（Gate On Array、アレイ基板行駆動、つまり、ゲート駆動回路をアレイ基板上で製作する）方式を採用するが、タッチ段階でGOA回路からゲート駆動信号を出力するとタッチ機能の実現へ深刻な干渉が発生し、タッチの感度を低減し、タッチ機能の無効を引き起こしてしまう。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示は、関連技術において、タッチ段階でゲート信号出力端の信号を強制的にプルダウンさせる方式をよく使用するが、この時GOA回路はまだ稼動状態にあり、GOA回路及び表示パネルの全体的な消費電力が増加してしまう問題を解決するシフトレジスター回路、GOA回路及び表示装置を提供することを主な目的とする。
【０００５】
上記目的を達成するために、本開示実施例は、シフトレジスターユニットを備えるシフトレジスター回路を提供する。前記シフトレジスターユニットの出力端はゲート駆動信号ラインに接続される。前記シフトレジスターユニットは、プルアップノード、プルダウンノード、プルアップノード制御回路、プルダウンノード制御回路及び出力回路を備える。前記プルアップノード制御回路は前記プルアップノードに接続され、前記プルダウンノード制御回路は、前記プルアップノード及び前記プルダウンノードにそれぞれ接続され、前記出力回路は、前記プルアップノード、前記プルダウンノード及び前記シフトレジスターユニットの出力端にそれぞれ接続される。ここで、前記シフトレジスター回路は、タッチ電位制御端、前記シフトレジスターユニットの出力端、前記プルアップノード、前記プルダウンノード及び低レベル出力端にそれぞれ接続され、タッチ段階で前記タッチ電位制御端の制御下で前記プルアップノード及び前記プルダウンノードがいずれも前記低レベル出力端に接続されるように制御するタッチ電位制御回路をさらに備える。
【０００６】
実施する時、前記タッチ電位制御回路は、タッチ段階で、前記タッチ電位制御端の制御下で、さらに前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する。
【０００７】
実施する時、前記タッチ電位制御回路は、
第１極は前記タッチ電位制御端に接続され、第２極は前記低レベル出力端に接続され、第３極は前記シフトレジスターユニットの出力端に接続されるように配置される第１のタッチ電位制御トランジスタと、
第１極は前記タッチ電位制御端に接続され、第２極は前記低レベル出力端に接続され、第３極は前記プルアップノードに接続されるように配置される第２のタッチ電位制御トランジスタと、
第１極は前記タッチ電位制御端に接続され、第２極は前記プルダウンノードに接続され、第３極は前記低レベル出力端に接続されるように配置される第３のタッチ電位制御トランジスタと
を備える。
【０００８】
実施する時、前記第１のタッチ電位制御トランジスタ、前記第２のタッチ電位制御トランジスタ、前記第３のタッチ電位制御トランジスタはいずれもn型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で高レベルを出力し、かつ、表示段階で低レベルを出力する。
【０００９】
実施する時、前記第１のタッチ電位制御トランジスタ、前記第２のタッチ電位制御トランジスタ、前記第３のタッチ電位制御トランジスタはいずれもp型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で低レベルを出力し、かつ、表示段階で高レベルを出力する。
【００１０】
実施する時、前記プルアップノード制御回路は、第１のプルアップノード制御サブ回路と第２のプルアップノード制御サブ回路を備える。ここで、前記第１のプルアップノード制御サブ回路は、第１の走査制御端、第２の走査制御端、第１の走査レベル端、第２の走査レベル端及び前記プルアップノードにそれぞれ接続され、前記第２のプルアップノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される。
【００１１】
実施する時、前記出力回路は、さらに、第１のクロック信号出力端及び前記低レベル出力端にそれぞれ接続される。前記プルダウンノード制御回路は、第１のプルダウンノード制御サブ回路と第２のプルダウンノード制御サブ回路を備える。前記第１のプルダウンノード制御サブ回路は、前記第１の走査レベル端、前記第２の走査レベル端、第２のクロック信号出力端、第３のクロック信号出力端、高レベル出力端、前記プルダウンノード及びプルダウン制御ノードにそれぞれ接続され、前記第２のプルダウンノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される。
【００１２】
実施する時、前記出力回路は、前記プルアップノードの電位が高レベルである場合、前記シフトレジスターユニットの出力端が前記第１のクロック信号出力端に接続され、前記プルダウンノードの電位が高レベルである場合、前記シフトレジスターユニットの出力端を前記低レベル出力端に接続されるように制御する。前記第２のプルダウンノード制御サブ回路は、前記プルアップノードの電位が高レベルである時、前記プルダウンノードが前記低レベル出力端に接続されるように制御する。前記第２のプルアップノード制御サブ回路は、前記プルダウンノードの電位が高レベルである時、前記プルアップノードが前記低レベル出力端に接続されるように制御する。
【００１３】
実施する時、前記第１のプルダウンノード制御サブ回路は、第１極は前記第１の走査レベル端に接続され、第２極は前記第２のクロック信号出力端に接続され、第２極は前記プルダウン制御ノードに接続されるように配置される第１のプルダウンノード制御トランジスタと、第１極は前記第２の走査レベル端に接続され、第２極は前記プルダウン制御ノードに接続され、第３極は前記第３のクロック信号出力端に接続されるように配置される第２のプルダウンノード制御トランジスタと、第１極は前記プルダウン制御ノードに接続され、第２極は前記高レベル出力端に接続され、第３極は前記プルダウンノードに接続されるように配置される第３のプルダウンノード制御トランジスタと、を備える。
【００１４】
実施する時、前記第２のプルダウンノード制御サブ回路は、第４のプルダウンノード制御トランジスタとプルダウンノード制御キャパシタを備える。前記第４のプルダウンノード制御トランジスタの第１極は前記プルアップノードに接続され、第２極は前記プルダウンノードに接続され、第３極は前記低レベル出力端に接続され、前記プルダウンノード制御キャパシタの第１端は前記低レベル出力端に接続され、第２端は前記プルダウンノードに接続される。
【００１５】
実施する時、前記出力回路は、第１極は前記高レベル出力端に接続され、第２極は前記プルアップノードに接続されるように配置される第１のプルアップトランジスタと、第１極は前記第１のプルアップトランジスタの第３極に接続され、第２極は前記シフトレジスターユニットの出力端に接続され、第３極は前記第１のクロック信号出力端に接続されるように配置される第２のプルアップトランジスタと、第１極は前記プルダウンノードに接続され、第２極は前記低レベル出力端に接続され、第３極は前記シフトレジスターユニットの出力端に接続されるように配置されるプルダウントランジスタと、を備える。
【００１６】
実施する時、正方向で走査する場合には、前記第１の走査制御端は入力端となり、前記第２の走査制御端はリセット端となり、前記第１の走査レベル端は高レベル出力端となり、前記第２の走査レベル端は低レベル出力端となる。逆方向で走査する場合には、前記第１の走査制御端はリセット端となり、前記第２の走査レベル端は入力端となり、前記第１の走査レベル端は低レベル出力端となり、前記第２の走査レベル端は高レベル出力端となる。前記第１のプルアップノード制御サブ回路は、入力段階で、入力端の制御下で、前記プルアップノードの電位が高レベルとなり、またリセット段階で、リセット端の制御下で、前記プルアップノードの電位が低レベルとなるように制御する。
【００１７】
実施する時、前記第１のプルアップノード制御サブ回路は、第１極は前記第１の走査制御端に接続され、第２極は前記第１の走査レベル端に接続され、第３極は前記プルアップノードに接続されるように配置される第１の走査トランジスタと、第１極は前記第２の走査制御端に接続され、第２極は前記プルアップノードに接続され、第３極は前記第２の走査レベル端に接続されるように配置される第２の走査トランジスタと、を備える。
【００１８】
実施する時、前記第２のプルアップノード制御サブ回路は、プルアップノード制御トランジスタを備える。前記プルアップノード制御トランジスタの第１極は前記プルダウンノードに接続され、第２極は前記低レベル出力端に接続され、第３極は前記プルアップノードに接続される。
【００１９】
実施する時、前記シフトレジスター回路は、さらに、充放電回路を備える。前記充放電回路は、前記プルアップノード及び前記シフトレジスターユニットの出力端にそれぞれ接続される。
【００２０】
実施する時、前記充放電回路は、蓄積キャパシタを備える。前記蓄積キャパシタの第１端は前記プルアップノードに接続され、第２端は前記シフトレジスターユニットの出力端に接続される。
【００２１】
本開示は、複数のカスケードされた上記シフトレジスター回路を備えるGOA回路をさらに提供する。
【００２２】
本開示は、上記ゲート駆動回路を備える表示装置をさらに提供する。
【００２３】
本開示は、タッチ段階では、前記タッチ電位制御回路は、前記タッチ電位制御端の制御で、前記プルアップノード及び前記プルダウンノードがいずれも前記低レベル出力端に接続されるように制御することを含む、表示装置の駆動方法をさらに提供する。
【００２４】
実施する時、タッチ段階では、前記タッチ電位制御回路は、前記タッチ電位制御端の制御下で、さらに、前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する。
【図面の簡単な説明】
【００２５】
【図１】図1は、本開示実施例に係るシフトレジスターユニットの構成図である。
【図２】図2は、本開示の他の実施例に係るシフトレジスターユニットの構成図である。
【図３】図3は、本開示のまた他の実施例に係るシフトレジスターユニットの構成図である。
【図４】図4は、本開示に係るシフトレジスターユニットの具体実施例の回路図である。
【図５】図5は、本開示の図4に示すシフトレジスターユニットの具体実施例の稼動シーケンス図である。
【発明を実施するための形態】
【００２６】
以下、本開示実施例の図面を参照しながら、本開示実施例の技術案を明確かつ完全に記述する。もちろん、記述される実施例は本開示の一部の実施例に過ぎず、全ての実施例ではない。本開示の実施例に基づいて、当業者にとって創造的な労働を必要しないことを前提に得られる全ての他の実施例は、全て本開示の保護の範囲に入る。
【００２７】
本開示の全ての実施例に採用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又はその他の同じ特性のデバイスであってもよい。本開示実施例において、ゲートを第１極と称する。トランジスタのゲート以外の二つの極を区別するために、その他の二つの極をそれぞれ第２極、第３極と称する。実際に操作する時、前記第２極はドレインで、前記第３極はソースであってもよく、或いは、前記第２極はソースで、前記第３極はドレインであってもよい。
【００２８】
図1に示すように、本開示実施例によるシフトレジスター回路は、シフトレジスターユニット10を備える。前記シフトレジスターユニット10の出力端OUT_Nはゲート駆動信号ラインに接続される。前記シフトレジスターユニットは、プルアップノードPU、プルダウンノードPD、充放電回路、プルアップノード制御回路、プルダウンノード制御回路及び出力回路を備える。前記プルアップノード制御回路は前記プルアップノードPUに接続され、前記プルダウンノード制御回路は、前記プルアップノードPU及び前記プルダウンノードPDにそれぞれ接続され、前記充放電回路は、前記プルアップノードPU及び前記シフトレジスターユニットの出力端OUT_Nにそれぞれ接続され、前記出力回路は、前記プルアップノードPU、前記プルダウンノードPD及び前記シフトレジスターユニットの出力端OUT_Nにそれぞれ接続される。
【００２９】
前記シフトレジスター回路は、さらに、タッチ電位制御回路11を備える。タッチ電位制御回路11は、タッチ電位制御端EN、前記シフトレジスターユニット10の出力端OUT_N、前記プルアップノードPU、前記プルダウンノードPD及び低レベルVGLを出力する低レベル出力端にそれぞれ接続される。タッチ電位制御回路11は、タッチ段階で、前記タッチ電位制御端ENの制御下で、前記シフトレジスターユニット10の出力端OUT_N、前記プルアップノードPU及び前記プルダウンノードPDのいずれも前記低レベルVGLを出力する低レベル出力端に接続するように制御する。
【００３０】
本開示実施例によるシフトレジスターユニットは、タッチ電位制御回路11を採用してタッチ段階でシフトレジスターユニット10の出力端OUT_Nが出力するゲート駆動信号、プルアップノードPUの電位及びプルダウンノードPDの電位を全て低レベルにプルダウンすることにより、GOA回路がゲート駆動信号を出力しないようにすることだけではなく、シフトレジスターユニットが稼動状態にならないようにして、GOA回路及び表示パネルの全体的な消費電力を低減し、タッチの精度を向上する。
【００３１】
タッチの精度を向上するために、タッチ段階でゲート駆動信号は低レベルに保持する必要があり、すなわち、タッチ段階でシフトレジスター回路はロック状態にあり、つまりプルアップノード電位と、プルダウンノード電位はプルダウン状態にあり、ゲート駆動回路（前記ゲート駆動回路は多段シフトレジスター回路を備える）及び表示パネルの全体的な消費電力を低減する。
【００３２】
図2に示すように、前記シフトレジスターユニット10は、プルアップノードPU、プルダウンノードPD、充放電回路21、プルアップノード制御回路22、プルダウンノード制御回路23及び出力回路24を備える。
【００３３】
前記プルアップノード制御回路22は、前記プルアップノードPUに接続される。
【００３４】
前記プルダウンノード制御回路23は、前記プルアップノードPU及び前記プルダウンノードPDにそれぞれ接続される。
【００３５】
前記充放電回路21は、前記プルアップノードPU及び前記シフトレジスターユニットの出力端OUT_Nにそれぞれ接続される。
【００３６】
前記出力回路24は、前記プルアップノードPU、前記プルダウンノードPD及び前記シフトレジスターユニットの出力端OUT_Nにそれぞれ接続される。
【００３７】
具体的には、前記タッチ電位制御回路は、第１のタッチ電位制御トランジスタ、第２のタッチ電位制御トランジスタ及び第３のタッチ電位制御トランジスタを備えることができる。
【００３８】
ここで、第１のタッチ電位制御トランジスタの第１極は前記タッチ電位制御端に接続され、第２極は前記低レベル出力端に接続され、第３極は前記シフトレジスターユニットの出力端に接続される。
【００３９】
第２のタッチ電位制御トランジスタの第１極は前記タッチ電位制御端に接続され、第２極は前記低レベル出力端に接続され、第３極は前記プルアップノードに接続される。
【００４０】
第３のタッチ電位制御トランジスタの第１極は前記タッチ電位制御端に接続され、第２極は前記プルダウンノードに接続され、第３極は前記低レベル出力端に接続される。
【００４１】
具体的に実施する時、前記第１のタッチ電位制御トランジスタ、前記第２のタッチ電位制御トランジスタ及び前記第３のタッチ電位制御トランジスタはいずれもn型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で高レベルを出力し、かつ、表示段階で低レベルを出力する。あるいは、前記第１のタッチ電位制御トランジスタ、前記第２のタッチ電位制御トランジスタ及び前記第３のタッチ電位制御トランジスタはいずれもp型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で低レベルを出力し、かつ、表示段階で高レベルを出力する。
【００４２】
実際に操作する時、前記第１極はゲートであり、前記第２極はソースであり、前記第３極はドレインであってもよい。あるいは、前記第１極はゲートであり、前記第２極はドレインであり、前記第３極はソースであってもよい。
【００４３】
図3に示すように、本開示実施例によるシフトレジスターユニットにおいて、前記タッチ電位制御回路は、第１のタッチ電位制御トランジスタMTC1、第２のタッチ電位制御トランジスタMTC2及び第３のタッチ電位制御トランジスタMTC3を備えることができる。
【００４４】
ここで、第１のタッチ電位制御トランジスタMTC1のゲートは前記タッチ電位制御端ENに接続され、ソースは前記低レベルVGLを出力する低レベル出力端に接続され、ドレインは前記シフトレジスターユニット10の出力端OUT_Nに接続される。
【００４５】
第２のタッチ電位制御トランジスタMTC2のゲートは前記タッチ電位制御端ENに接続され、ソースは前記低レベルVGLを出力する低レベル出力端に接続され、ドレインは前記プルアップノードPUに接続される。
【００４６】
第３のタッチ電位制御トランジスタMTC3のゲートは前記タッチ電位制御端ENに接続され、ソースは前記プルダウンノードPDに接続され、ドレインは前記低レベルVGLを出力する低レベル出力端に接続される。
【００４７】
実際に操作する時、タッチ段階で、ENが高レベルを出力することで、MTC1、MTC2及びMTC3はいずれもオンとなり、OUT_N、PU及びPDはいずれも低レベルVGLになる。
【００４８】
具体的には、出力回路は、さらに、前記プルアップノード、前記プルダウンノード、第１のクロック信号出力端、低レベル出力端及び前記シフトレジスターユニットの出力端にそれぞれ接続される。
【００４９】
前記充放電回路の第１端は前記プルアップノードに接続され、前記充放電回路の第２端は前記シフトレジスターユニットの出力端に接続される。
【００５０】
前記プルアップノード制御回路は、第１のプルアップノード制御サブ回路及び第２のプルアップノード制御サブ回路を備える。前記プルダウンノード制御回路は、第１のプルダウンノード制御サブ回路及び第２のプルダウンノード制御サブ回路を備える。
【００５１】
前記第１のプルアップノード制御サブ回路は、第１の走査制御端、第２の走査制御端、第１の走査レベル端、第２の走査レベル端及び前記プルアップノードにそれぞれ接続される。
【００５２】
前記第２のプルアップノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される。
【００５３】
第１のプルダウンノード制御サブ回路は、前記第１の走査レベル端、前記第２の走査レベル端、第２のクロック信号出力端、第３のクロック信号出力端、高レベルを出力する高レベル出力端、前記プルダウンノード及びプルダウン制御ノードにそれぞれ接続され、正方向で走査する場合前記第１の走査レベル端の制御下で前記プルダウン制御ノードが前記第２のクロック信号出力端に接続されるように制御するとともに、前記第２のクロック信号出力端が高レベルを出力する時前記プルダウンノードが前記高レベル出力端に接続されるように制御する。また、逆方向で走査する場合前記第２の走査レベル端の制御下で前記プルダウン制御ノードが前記第３のクロック信号出力端に接続されるように制御するとともに、前記第３のクロック信号出力端が高レベルを出力する時前記プルダウンノードが前記高レベル出力端に接続されるように制御する。
【００５４】
前記第２のプルダウンノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される。
【００５５】
具体的には、前記第１のプルダウンノード制御サブ回路は、
第１極は前記第１の走査レベル端に接続され、第２極は前記第２のクロック信号出力端に接続され、第３極は前記プルダウン制御ノードに接続されるように配置される第１のプルダウンノード制御トランジスタと、
第１極は前記第２の走査レベル端に接続され、第２極は前記プルダウン制御ノードに接続され、第３極は前記第３のクロック信号出力端に接続されるように配置される第２のプルダウンノード制御トランジスタと、
第１極は前記プルダウン制御ノードに接続され、第２極は前記高レベル出力端に接続され、第３極は前記プルダウンノードに接続されるように配置される第３のプルダウンノード制御トランジスタと
を備えることができる。
【００５６】
具体的に実施する時、正方向で走査する時、前記第１の走査制御端は入力端となり、前記第２の走査制御端はリセット端となり、前記第１の走査レベル端は高レベル出力端となり、前記第２の走査レベル端は低レベル出力端となる。逆方向で走査する時、前記第１の走査制御端はリセット端となり、前記第２の走査レベル端は入力端となり、前記第１の走査レベル端は低レベル出力端となり、前記第２の走査レベル端は高レベル出力端となる。
【００５７】
前記第１のプルアップノード制御サブ回路は、入力段階で、入力端の制御下で前記プルアップノードの電位が高レベルとなり、リセット段階で、リセット端の制御下で前記プルアップノードの電位が低レベルとなるように制御する。
【００５８】
具体的には、前記第１のプルアップノード制御サブ回路は、
第１極は前記第１の走査制御端に接続され、第２極は前記第１の走査レベル端に接続され、第３極は前記プルアップノードに接続されるように配置される第１の走査トランジスタと、
第１極は前記第２の走査制御端に接続され、第２極は前記プルアップノードに接続され、第３極は前記第２の走査レベル端に接続されるように配置される第２の走査トランジスタと
を備えることができる。
【００５９】
具体的には、前記出力回路は、前記プルアップノードの電位が高レベルである時、前記シフトレジスターユニットの出力端が前記第１のクロック信号出力端に接続されるように制御するとともに、前記プルダウンノードの電位が高レベルである時、前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する。
【００６０】
前記第２のプルダウンノード制御サブ回路は、前記プルアップノードの電位が高レベルである時、前記プルダウンノードが前記低レベル出力端に接続されるように制御する。
【００６１】
前記第２のプルアップノード制御サブ回路は、前記プルダウンノードの電位が高レベルである時、前記プルアップノードが前記低レベル出力端に接続されるように制御する。
【００６２】
具体的には、前記出力回路は、
第１極は前記高レベル出力端に接続され、第２極は前記プルアップノードに接続されるように配置される第１のプルアップトランジスタと、
第１極は前記第１のプルアップトランジスタの第３極に接続され、第２極は前記シフトレジスターユニットの出力端に接続され、第３極は前記第１のクロック信号出力端に接続されるように配置される第２のプルアップトランジスタと、
第１極は前記プルダウンノードに接続され、第２極は前記低レベル出力端に接続され、第３極は前記シフトレジスターユニットの出力端に接続されるように配置されるプルダウントランジスタと
を備えることができる。
【００６３】
前記第２のプルダウンノード制御回路は、
第１極は前記プルアップノードに接続され、第２極は前記プルダウンノードに接続され、第３極は前記低レベル出力端に接続されるように配置される第４のプルダウンノード制御トランジスタと、
第１端は前記低レベル出力端に接続され、第２端は前記プルダウンノードに接続されるように配置されるプルダウンノード制御キャパシタと
を備えることができる。
【００６４】
前記第２のプルアップノード制御サブ回路は、第１極は前記プルダウンノードに接続され、第２極は前記低レベル出力端に接続され、第３極は前記プルアップノードに接続されるように配置されるプルアップノード制御トランジスタを備えることができる。
【００６５】
前記充放電回路は、第１端は前記プルアップノードに接続され、第２端は前記シフトレジスターユニットの出力端に接続されるように配置される蓄積キャパシタを備えることができる。
【００６６】
以下、一具体実施例により本開示に係るシフトレジスター回路を説明する。
【００６７】
図2及び図4に示すように、本開示に係る前記シフトレジスター回路の一具体実施例は、シフトレジスターユニット10及びタッチ電位制御回路11を備える。
【００６８】
ここで、前記タッチ電位制御回路11は、第１のタッチ電位制御トランジスタMTC1、第２のタッチ電位制御トランジスタMTC2及び第３のタッチ電位制御トランジスタMTC3を備える。
【００６９】
第１のタッチ電位制御トランジスタMTC1のゲートはタッチ電位制御端ENに接続され、ソースは低レベルVGLを出力する低レベル出力端に接続され、ドレインは前記シフトレジスターユニットの出力端OUT_Nに接続される。
【００７０】
第２のタッチ電位制御トランジスタMTC2のゲートは前記タッチ電位制御端ENに接続され、ソースは前記低レベルVGLを出力する低レベル出力端に接続され、ドレインは前記プルアップノードPUに接続される。
【００７１】
第３のタッチ電位制御トランジスタMTC3のゲートは前記タッチ電位制御端ENに接続され、ソースは前記プルダウンノードPDに接続され、ドレインは前記低レベルVGLを出力する低レベル出力端に接続される。
【００７２】
図2及び図4に示すように、前記シフトレジスターユニット10は、プルアップノードPU、プルダウンノードPD、充放電回路21、プルアップノード制御回路22、プルダウンノード制御回路23及び出力回路24を備える。ここで、プルアップノード制御回路22は、第１のプルアップノード制御サブ回路221及び第２のプルアップノード制御サブ回路223を備える。プルダウンノード制御回路23は、第１のプルダウンノード制御サブ回路231及び第２のプルダウンノード制御サブ回路233を備える。
【００７３】
図4に示すように、前記第１のプルダウンノード制御サブ回路231は、第１のプルダウンノード制御トランジスタMDC1、第２のプルダウンノード制御トランジスタMDC2及び第３のプルダウンノード制御トランジスタMDC3を備える。
【００７４】
第１のプルダウンノード制御トランジスタMDC1のゲートは第１の走査レベル端CNに接続され、ソースは第２のクロック信号出力端CK2に接続され、ドレインはプルダウン制御ノードPDCNに接続される。
【００７５】
第２のプルダウンノード制御トランジスタMDC2のゲートは第２の走査レベル端CNBに接続され、ソースは前記プルダウン制御ノードPDCNに接続され、ドレインは第３のクロック信号出力端CK3に接続される。
【００７６】
第３のプルダウンノード制御トランジスタMDC3のゲートは前記プルダウン制御ノードPDCNに接続され、ソースは高レベルVGHを出力する高レベル出力端に接続され、ドレインは前記プルダウンノードPDに接続される。
【００７７】
前記第１のプルアップノード制御サブ回路221は、第１の走査トランジスタMS1及び第２の走査トランジスタMS2を備える。
【００７８】
第１の走査トランジスタMS1のゲートは入力端OUT_N-1に接続され、ソースは前記第１の走査レベル端CNに接続され、ドレインは前記プルアップノードPUに接続される。
【００７９】
第２の走査トランジスタMS2のゲートはリセット端OUT_N+1に接続され、ソースは前記プルアップノードPUに接続され、ドレインは前記第２の走査レベル端CNBに接続される。
【００８０】
前記出力回路24は、第１のプルアップトランジスタMU1、第２のプルアップトランジスタMU2及びプルダウントランジスタMDを備える。
【００８１】
第１のプルアップトランジスタMU1のゲートは高レベルVGHを出力する高レベル出力端に接続され、ソースは前記プルアップノードPUに接続される。
【００８２】
第２のプルアップトランジスタMU2のゲートは前記第１のプルアップトランジスタMU1のドレインに接続され、ソースは前記シフトレジスターユニットの出力端OUT_Nに接続され、ドレインは第１のクロック信号出力端CK1に接続される。
【００８３】
プルダウントランジスタMDのゲートは前記プルダウンノードPDに接続され、ソースは低レベルVGLを出力する低レベル出力端に接続され、ドレインは前記シフトレジスターユニットの出力端OUT_Nに接続される。
【００８４】
前記第２のプルダウンノード制御サブ回路233は、第４のプルダウンノード制御トランジスタMDC4及びプルダウンノード制御キャパシタCdcを備える。第４のプルダウンノード制御トランジスタMDC4のゲートは前記プルアップノードPUに接続され、ソースは前記プルダウンノードPDに接続され、ドレインは低レベルVGLを出力する低レベル出力端に接続される。
【００８５】
プルダウンノード制御キャパシタCdcの第１端は、低レベルVGLを出力する低レベル出力端に接続され、第２端は前記プルダウンノードPDに接続される。
【００８６】
前記第２のプルアップノード制御サブ回路223は、プルアップノード制御トランジスタMUCを備える。プルアップノード制御トランジスタMUCのゲートは前記プルダウンノードPDに接続され、ソースは低レベルVGLを出力する低レベル出力端に接続され、ドレインは前記プルアップノードPUに接続される。
【００８７】
前記充放電回路21は、蓄積キャパシタCsを備える。蓄積キャパシタCsの第１端は前記プルアップノードPUに接続され、第２端は前記シフトレジスターユニットの出力端OUT_Nに接続される。
【００８８】
本開示の図4に示すシフトレジスター回路の具体実施例において、CNは高レベルを出力し、CNBは低レベルを出力する。
【００８９】
図5は、本開示の図4に示すシフトレジスター回路の具体実施例の稼動シーケンス図である。図5に示すように、第１段階T1、すなわち入力段階では、OUT_N-1は高レベルを出力し、MS1はオンとなり、PUの電位が上がって、MD4はオンとなり、PDの電位はプルダウンされ、Csへ充電する。
【００９０】
第２段階T2、すなわち出力段階では、MS1はオフとなり、Csのブートストラップ（bootstrap）効果により、PUの電位は継続して上がって、MU2はオンとなり、OUT_Nは高レベルを出力し、PDの電位はやはりプルダウン状態にある。
【００９１】
第３段階T3、すなわちリセット段階では、MS2はオンとなり、PUの電位はプルダウンされ、CK2が高レベルを出力するため、PDCNの電位は高レベルとなり、MDC3はオンとなり、PDの電位はプルアップされ、MDC4及びMDは共にオンとなり、PUの電位及びOUT_Nが出力したゲート駆動信号はプルダウンされ、Cdcへ充電する。
【００９２】
第４段階T4、すなわちタッチ段階では、ENは高レベルを出力し、MTC1、MTC2及びMTC3はいずれもオンとなり、OUT_Nから出力したゲート駆動信号、PUの電位及びPDの電位はいずれもプルダウンされ、タッチの感度を増加することだけではなく、表示パネルの消費電力を低減する。
【００９３】
本開示実施例に係るGOA回路は、複数のカスケードされた上記シフトレジスター回路を備える。
【００９４】
本開示実施例に係る表示装置は、上記ゲート駆動回路を備える。
【００９５】
上記は本開示の選択可能な実施方式である。当業者にとって、本開示に係る前記原理を逸脱しないことを前提として、いくつかの改善及び変更を加えることができ、これらの改善及び変更は本開示の保護範囲と見なすべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2020509396.tif 000010
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