(57)【要約】【課題】改良された垂直フィン形状を有する垂直輸送フィン電界効果トランジスタおよびその形成方法を提供する。【解決手段】フィンの上部において、底部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）であって、基板と、基板上の垂直フィンであって、垂直フィンは、垂直フィンの基部において、垂直フィンの上部における断面積よりも大きな断面積を有し、垂直フィンの上部における断面積は、垂直フィンの基部における断面積の約１０％から約７５％の範囲にある、垂直フィンと、基部と垂直フィンの上部との間の中央ゲート領域とを含む。【選択図】図７
2020508566.tif 000002
【特許請求の範囲】
【請求項１】
フィンの上部において、底部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）であって、
基板と、
前記基板上の垂直フィンであって、前記垂直フィンは、前記垂直フィンの基部において、前記垂直フィンの上部における断面積よりも大きな断面積を有し、前記垂直フィンの前記上部における前記断面積は、前記垂直フィンの前記基部における前記断面積の１０％から７５％の範囲にある、垂直フィンと、
前記垂直フィンの前記基部と前記上部との間の中央ゲート領域とを備えた、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）。
【請求項２】
前記垂直フィンは、厚さによって分離された２つの側壁と、長さによって分離された２つの端部壁とを含み、前記端部壁は、前記垂直フィンの前記基部から、前記基板の表面と角度θ１を形成する前記垂直フィンの前記上部に向かってテーパ状である、請求項１に記載のＶＴＦＥＴ。
【請求項３】
前記中央ゲート領域は、前記垂直フィン上に形成されたゲート構造を備え、前記ゲート構造は、前記垂直フィンの前記２つの端部壁および２つの側壁の周りを包み込む、請求項２に記載のＶＴＦＥＴ。
【請求項４】
前記垂直フィンは、前記垂直フィンの前記上部に、前記垂直フィンの上面における断面積を低減させる少なくとも１つのノッチを含む、請求項１に記載のＶＴＦＥＴ。
【請求項５】
前記少なくとも１つのノッチ内に、誘電体プラグをさらに備えた、請求項４に記載のＶＴＦＥＴ。
【請求項６】
前記垂直フィンの前記上部における前記断面積は、前記フィンの前記基部における前記断面積の２０％から４５％の範囲にある、請求項１に記載のＶＴＦＥＴ。
【請求項７】
前記垂直フィンにおける１つまたは複数のノッチは、１つまたは複数のノッチのない前記垂直フィンの前記上部における前記断面積と比較して、前記垂直フィンの前記上部における前記断面積を、４０％から７０％低減させる、請求項６に記載のＶＴＦＥＴ。
【請求項８】
前記中央ゲート領域によって囲まれた完全に空乏化されたチャネルをさらに備えた、請求項７に記載のＶＴＦＥＴ。
【請求項９】
前記垂直フィンの前記底部における底部ソース／ドレインと、前記フィンの前記上部の少なくとも一部における上部ソース／ドレインとを形成する、前記基板におけるドープ領域をさらに備えた、請求項８に記載のＶＴＦＥＴ。
【請求項１０】
ソースが前記垂直フィンの前記底部にあり、ドレインが前記垂直フィンの前記上部にあり、前記フィンの前記上部におけるより小さな断面積は、低減されたドレイン−チャネル・キャパシタンスを提供する、請求項９に記載のＶＴＦＥＴ。
【請求項１１】
垂直フィンの上部において、前記垂直フィンの基部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）であって、
基板と、
底部ソースを形成する、前記基板におけるドープ領域と、
厚さによって分離された２つの側壁と、前記底部ソース上の長さによって分離された２つの端部壁とを有する垂直フィンであって、前記端部壁は、前記底部ソースに隣接する前記垂直フィンの前記基部から、前記基部の反対側で、前記垂直フィンの高さによって分離された前記垂直フィンの前記上部に向かってテーパ状である、垂直フィンとを備えた、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）。
【請求項１２】
前記フィンの前記上部における前記断面積を低減させる、前記フィンの前記上部における少なくとも１つのノッチをさらに備えた、請求項１１に記載のＶＴＦＥＴ。
【請求項１３】
前記少なくとも１つのノッチは、傾斜した側壁と平坦な底部とを有する、請求項１２に記載のＶＴＦＥＴ。
【請求項１４】
前記垂直フィン上に形成されたゲート構造をさらに備え、前記ゲート構造は、前記フィンの前記２つの端部壁および２つの側壁を包み込み、誘電体材料は、前記少なくとも１つのノッチの少なくとも一部を充填する、請求項１３に記載のＶＴＦＥＴ。
【請求項１５】
フィンの上部において、前記フィンの基部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）を形成する方法であって、
基板上に垂直フィンを形成することであって、前記垂直フィンは、厚さによって分離された２つの側壁と、長さによって分離された２つの端部壁とを有する、形成することと、
前記フィンの前記上部における前記断面積が、前記垂直フィンの前記基部における前記断面積の１０％から７５％の範囲となるように、少なくとも前記端部壁をテーパ状にするために、前記フィンをエッチングすることとを含む、方法。
【請求項１６】
前記垂直フィンの上面における前記断面積をさらに低減させるために、前記垂直フィンの上部部分に１つまたは複数のノッチを形成することをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記１つまたは複数のノッチは、平坦な底部を有する、請求項１６に記載の方法。
【請求項１８】
前記２つの側壁と前記２つの端部壁とを包み込み、チャネル長さを画定するゲート構造を、前記フィンの少なくとも一部上に形成することをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記１つまたは複数のノッチに誘電体材料を形成することをさらに含む、請求項１６に記載の方法。
【請求項２０】
前記誘電体材料は、低ｋ誘電体材料である、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、製造プロセス、ならびに、低減された上部ソース／ドレイン・キャパシタンス、および低減された底部ソース／ドレイン抵抗を有する集積回路デバイス構造に関し、より詳細には、より小さなチャネル−上部ドレイン間接触面積、およびより大きなチャネル−底部ソース間接触面積を有する垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、典型的には、ソース、チャネル、およびドレインを有し、電流は、ソースからドレインへ流れ、ＦＥＴは、チャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ（ＦＥＴ）は、様々な異なる構造を有することができ、たとえば、ＦＥＴは、基板材料自体に形成されたソース、チャネル、およびドレインを用いて製造され、電流は、水平に（すなわち、基板の平面内を）流れ、ＦｉｎＦＥＴは、チャネルが基板から外側に延びるように形成されているが、電流も、ソースからドレインに水平に流れる。ＦｉｎＦＥＴのためのチャネルは、基板の平面内に単一のゲートを有するＭＯＳＦＥＴと比較して、一般にフィン上にゲートを有するフィンと呼ばれる薄い略長方形のシリコン（Ｓｉ）の直立スラブとすることができる。ソースおよびドレインのドーピングに応じて、ｎ型ＦＥＴまたはｐ型ＦＥＴが形成され得る。
【０００３】
ＦＥＴの例は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を含むことができる。２つのＦＥＴを結合して、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成することもでき、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとがともに結合される。
【０００４】
デバイスの寸法がますます減少するにつれて、個々の構成要素および電気接点を形成することはより困難になる。したがって、より小型のデバイス構成要素を形成することによって生じるスケーリング問題を克服しながら、従来のＦＥＴ構造のプラスの側面を保持するアプローチが必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、当技術分野において、前述の問題に対処する必要がある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、フィンの上部において、底部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）であって、基板と、基板上の垂直フィンであって、垂直フィンは、垂直フィンの基部において、垂直フィンの上部における断面積よりも大きな断面積を有し、垂直フィンの上部における断面積は、垂直フィンの基部における断面積の約１０％から約７５％の範囲にある、垂直フィンと、基部と垂直フィンの上部との間の中央ゲート領域とを含む、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）が提供される。
【０００７】
本発明の別の実施形態によれば、フィンの上部において、底部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）であって、基板と、底部ソースを形成する、基板におけるドープ領域と、厚さによって分離された２つの側壁と、底部ソース上の長さによって分離された２つの端部壁とを有する垂直フィンであって、端部壁は、底部ソースに隣接する垂直フィンの基部から、基部の反対側で、垂直フィンの高さによって分離された垂直フィンの上部へテーパ状となる、垂直フィンとを含む、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）が提供される。
【０００８】
本発明のさらに別の実施形態によれば、フィンの上部において、フィンの基部におけるよりも、より小さな断面積を有する、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）を形成する方法であって、基板上に垂直フィンを形成することであって、垂直フィンは、厚さによって分離された２つの側壁と、長さによって分離された２つの端部壁とを有する、形成することと、フィンの上部における断面積が、垂直フィンの基部における断面積の約１０％から約７５％の範囲となるように、少なくとも端部壁をテーパ状にするために、フィンをエッチングすることとを含む方法が提供される。
【０００９】
これらおよび他の特徴および利点は、添付の図面に関連して読まれるべき、その例示的な実施形態の以下の詳細な記載から明らかになるであろう。
【００１０】
以下の記載は、以下の図面を参照しながら、好ましい実施形態の詳細を提供するであろう。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による、基板を図示する側断面図である。
【図２】本発明の実施形態による、基板の表面上に形成されたフィン・テンプレート層、およびフィン・テンプレート層上に形成されたフィン・マスク層を図示する側断面図である。
【図３】本発明の実施形態による、パターン化されたフィン・テンプレート層上のパターン化されたフィン・マスク層を図示する側断面図である。
【図４】本発明の実施形態による、基板上に形成された垂直フィンを、垂直フィン上のフィン・テンプレートおよびフィン・マスク・セグメントとともに図示する側断面図である。
【図５】本発明の実施形態による、フィン・マスク・セグメントの除去後、垂直フィンおよびフィン・テンプレート上に形成されたスペーサ層を図示する側断面図である。
【図６】本発明の実施形態による、垂直フィンおよびフィン・テンプレート上のスペーサ層の一部の除去後、底部スペーサ、垂直フィン、およびフィン・テンプレート上に形成されたゲート誘電体層を図示する側断面図である。
【図７】本発明の実施形態による、ゲート誘電体層上の作業機能層を図示する側断面図である。
【図８】本発明の実施形態による、作業機能層上のゲート充填層を図示する側断面図である。
【図９】本発明の実施形態による、高さ低減ゲート充填層を有するゲート構造を図示する側断面図である。
【図１０】本発明の実施形態による、垂直フィン上に形成されたゲート構造と、ゲート構造の露出部分上に形成された上部スペーサとを図示する側断面図である。
【図１１】本発明の実施形態による、フィン・テンプレートの除去後、露出した上面を有する垂直フィンを図示する側断面図である。
【図１２】本発明の実施形態による、垂直フィン上に形成された上部ソース／ドレインを図示する側断面図である。
【図１３】本発明の実施形態による、上面の方向に内向きにテーパ状をなす、傾斜した端部壁および側壁、ならびに垂直フィン上のゲート構造および上部スペーサを有する例示的な垂直フィンの正投影切欠図である。
【図１４】本発明の実施形態による、一連のマスク領域を形成するようにパターン化された複数のフィン・テンプレート・セグメントのおのおのにおける複数のフィン・マスク・セグメントを図示する側断面図である。
【図１５】本発明の実施形態による、フィン・テンプレート・セグメントとフィン・マスク・セグメントとが間隙によって分離された基板上に形成された垂直フィン、および垂直フィンの上側部分に形成されたノッチを図示する側断面図である。
【図１６】本発明の実施形態による、フィン・マスク・セグメントの除去後、垂直フィン上、フィン・テンプレート上、ならびに、間隙およびノッチ内に形成されたスペーサ層を図示する側断面図である。
【図１７】本発明の実施形態による、垂直フィンおよびフィン・テンプレート上のスペーサ層の一部の除去後、底部スペーサ、垂直フィン、およびフィン・テンプレート上に形成されたゲート誘電体層を図示する側断面図である。
【図１８】本発明の実施形態による、ゲート誘電体層上の作業機能層を図示する側断面図である。
【図１９】本発明の実施形態による、作業機能層上のゲート充填層を図示する側断面図である。
【図２０】本発明の実施形態による、高さ低減ゲート充填層を有するゲート構造を図示する側断面図である。
【図２１】本発明の実施形態による、垂直フィン上に形成されたゲート構造、およびゲート構造の露出部分上に形成された上部スペーサを図示する側断面図である。
【図２２】本発明の実施形態による、フィン・テンプレートの除去後、露出した上面および誘電体プラグを有する垂直フィンを図示する側断面図である。
【図２３】本発明の実施形態による、垂直フィン上に形成された上部ソース／ドレインを図示する側断面図である。
【図２４】本発明の実施形態による、誘電体プラグの除去によって形成されたボイド・スペース、およびボイド・スペースを横切って垂直フィン上に形成された上部ソース／ドレインを図示する側断面図である。
【図２５】本発明の実施形態による、傾斜した端部壁および側壁と、垂直フィンの上側部分および上面に形成されたノッチとを有する例示的な垂直フィンの正投影切欠図である。
【図２６】本原理の実施形態による、低減されたドレイン・キャパシタンスおよび低減されたソース抵抗を有するＶＴＦＥＴを形成する方法を例示するブロック／フロー図である。
【発明を実施するための形態】
【００１２】
本発明の原理および実施形態は、一般に、改良された形状を有する垂直フィンを形成することに関し、上部ソース／ドレインと直接接触するように意図された垂直フィンの上面の面積は、垂直フィンが、改良されていない形状とともに有している表面積と比較して低減される。
【００１３】
本開示の原理および実施形態また一般に、ソース−チャネル間抵抗における増加を回避しながら、チャネル−ドレイン間キャパシタンスを低減するチャネル形状を有する垂直輸送電界効果トランジスタ（ＶＴＦＥＴ）に関する。垂直輸送電界効果トランジスタ（ＶＴＦＥＴ）は、底部ソースから垂直フィンによって形成されたチャネルを通って上部ドレインに垂直に流れる電流を有することができる。垂直トランジスタは、底部ソース／ドレインおよび上部ソース／ドレインに形成される大きな界面のために、高いキャパシタンスを有することがある。このキャパシタンスは、デバイス速度の低下およびより高い回路／チップ電力使用量をもたらし得る。ＶＴＦＥＴチャネルと上部ドレインとの間の界面における接触面積を低減させると、低減されたキャパシタンスを提供することができ、これによってデバイス速度（たとえば、スイッチング速度）を増加させることができることが認識されている。それに加えて、ＶＴＦＥＴ底部ソースとチャネルとの間の接触面を維持または増加させることによって、低減された抵抗を提供することができ、これによってデバイス駆動電流を増加させることができることが認識されている。より大きなソース−チャネル間接触面積と、より小さなチャネル−ドレイン間接触面積との組合せは、より増加された駆動電流を有する、より速いＶＴＦＥＴを提供することができる。ドレイン・サイズを縮小すると、ドレイン誘導障壁低下（ＤＩＢＬ）も低減し得る。これは、オフ状態電流を低下させ得る、またはサブしきいスイング値を低下させ得る、あるいはその両方を低下させ得る。ＯＦＦ状態電流に対するＯＮ状態電流の比、Ｉｏｎ／Ｉｏｆｆもまた向上し得る。
【００１４】
本発明が適用され得る例示的なアプリケーション／用途としては、垂直輸送ＦｉｎＦＥＴデバイスを利用するロジック（たとえば、ＮＡＮＤ、ＮＯＲ、ＸＯＲなど）およびメモリ・デバイス（たとえば、ＳＲＡＭ、ＤＲＡＭなど）が挙げられるが、これらに限定されない。
【００１５】
様々な実施形態において、材料および層は、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、分子線エピタキシ（ＭＢＥ）、またはこれらの様々な改良のいずれか、たとえば、プラズマ化学気相成長法（ＰＥＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、電子ビーム物理気相成長法（ＥＢ−ＰＶＤ）、およびプラズマ増強原子層堆積（ＰＥＡＬＤ）によって堆積され得る。堆積は、エピタキシャル・プロセスまたはヘテロ・エピタキシャル・プロセスであり得、堆積された材料は、結晶質であり得る。様々な実施形態において、層の形成は１つまたは複数の堆積プロセスによってなされ得、たとえば、コンフォーマル層が、第１のプロセス（たとえば、サーマルＡＬＤ、ＰＥＡＬＤなど）によって形成され得、充填が、第２のプロセス（たとえば、ＣＶＤ、電着、ＰＶＤなど）によって形成され得る。
【００１６】
本発明は、所与の例示的なアーキテクチャに関して記載されるが、しかしながら、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップは、本発明の範囲内で変更され得ることを理解されたい。
【００１７】
明確にするために、特定の特徴がすべての図において図示されている訳ではないことに留意されたい。これは、特定の実施形態、または例示、または特許請求の範囲の限定として解釈されることは意図されていない。
【００１８】
ソース／ドレイン突起、層、領域などへの言及は、特定のデバイス特徴が、たとえばソースまたはドレインとしての構成要素への具体的な言及によって、そうではないと明示的に示されている場合を除き、ソースまたはドレインとして実施され得ることを示すことが意図されている。それに加えて、アクティブ・デバイスに対するソースおよびドレインの役割は、場合によっては逆にすることができ、そのため、以前に示されたドレインが代わりにソースとなり得たり、逆もまた同様であり得る。したがって、ソース／ドレインへの言及は、その用語の最も広い妥当な範囲を包含することが意図される。
【００１９】
同じ数字が同じまたは類似の要素を表し、最初に図１を示している図面を参照して、本発明の実施形態による基板の側断面図が図示される。
【００２０】
１つまたは複数の実施形態において、基板１１０は、活性表面半導体層を有する半導体または絶縁体であり得る。基板は、他の層に構造的支持を提供するキャリア層を含むことができる。基板は、結晶質、半結晶質、微結晶質、または非晶質領域を含むことができる。基板は、たとえば、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）のように、実質的に（すなわち、汚染物質を除いて）単一の元素（たとえば、シリコン）であり得るか、主に単一の元素からなる（すなわち、ドーピングあり）か、または、基板は、たとえば、Ａｌ２Ｏ３、ＳｉＯ２、ＧａＡｓ、ＳｉＣ、またはＳｉＧｅのような化合物を含むことができる。基板はまた、多数の材料層、たとえば、絶縁体上シリコン基板（ＳＯＩ）、絶縁体上ゲルマニウム基板（ＧｅＯＩ）、または絶縁体上シリコン・ゲルマニウム基板（ＳＧＯＩ）のような絶縁体上半導体基板（ＳｅＯＩ）を有することができる。基板は、高ｋ酸化物、または窒化物、あるいはその両方を含む、基板を形成する他の層を有することもできる。基板はまた、以前に製造された他のデバイスおよび特徴を含み得る。
【００２１】
１つまたは複数の実施形態において、基板１１０は、シリコン・ウェハとすることができる。様々な実施形態において、基板は、単結晶シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、またはＩＩＩ−Ｖ族半導体（たとえば、ＧａＡｓ）ウェハであり得るか、または単結晶シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、またはＩＩＩ−Ｖ族半導体（たとえば、ＧａＡｓ）表面／活性層を有することができる。
【００２２】
様々な実施形態において、基板１１０は、１つまたは複数の垂直フィンを形成するための材料を提供することができ、垂直フィンは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）のチャネルを形成することができ、ＦｉｎＦＥＴは、垂直輸送ＦｉｎＦＥＴであり得る。１つまたは複数の垂直フィン１１１を形成するための材料を提供する、基板１１０の一部であり得る歪み表面活性層を形成するために、たとえば、単結晶シリコン表面上のシリコン−ゲルマニウム層のように、基板表面またはキャリア層の材料とは異なる材料層が、表面に形成され得る。
【００２３】
図２は、本発明の実施形態による、基板の表面上に形成されたフィン・テンプレート層、およびフィン・テンプレート層上に形成されたフィン・マスク層を図示する側断面図である。
【００２４】
１つまたは複数の実施形態において、フィン・テンプレート層１２０は、基板１１０の表面の少なくとも一部上に形成され得る。様々な実施形態において、フィン・テンプレート層１２０は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱成長、またはこれらの組合せによって基板表面上に形成することができ、フィン・テンプレート層１２０は、基板上にブランケット堆積され得る。
【００２５】
１つまたは複数の実施形態において、フィン・テンプレート層１２０は、約２０ｎｍから約７０ｎｍの範囲、または約２０ｎｍから約５０ｎｍの範囲、または約５０ｎｍから約７０ｎｍの範囲、または約３０ｎｍから約６０ｎｍの範囲の厚さを有することができ、フィン・テンプレート層１２０の厚さは、その後に形成されるソース／ドレイン突起の高さを画定することができる。他の厚さも考えられ得る。
【００２６】
様々な実施形態において、フィン・テンプレート層１２０は、垂直フィン・パターンの基板１１０への転写中に基板をマスクするためのハード・マスク層とすることができる。フィン・テンプレート層１２０は、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、窒化ホウ素シリコン（ＳｉＢＮ）、炭化シリコン（ＳｉＣ）、炭化ホウ素シリコン（ＳｉＢＣ）、炭窒化ホウ素シリコン（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）、窒化チタン（ＴｉＮ）、またはこれらの組合せであり得、フィン・テンプレート層１２０は、１つまたは複数の層を含み得る。フィン・テンプレート層１２０はまた、エッチング停止層としても機能することができ、フィン・テンプレート層１２０は、他の層に対して選択的にエッチングされ得る。
【００２７】
１つまたは複数の実施形態において、フィン・マスク層１３０をフィン・テンプレート層１２０上に形成することができ、フィン・マスク層１３０は、フィン・テンプレート層１２０をマスキングするためのハード・マスク層またはソフト・マスク層であり得る。１つまたは複数の実施形態において、フィン・マスク層１３０は、リソグラフィ・レジスト材料（たとえば、フォト・レジスト材料、電子ビーム・レジスト材料など）であり得る。
【００２８】
１つまたは複数の実施形態において、フィン・マスク層１３０は、たとえば、ポリ（メチル・メタクリレート）（ＰＭＭＡ）またはＳＵ−８のようなポジ型またはネガ型レジスト材料、あるいは、たとえば、水素シルセスキオキサン（ＨＳＱ）のような電子ビーム（ｅビーム）硬化材料であり得る。
【００２９】
１つまたは複数の実施形態において、フィン・マスク層１３０は、スピン・オン・プロセスによってフィン・テンプレート層１２０上に形成され得る。
【００３０】
図３は、本発明の実施形態による、パターン化されたフィン・テンプレート層上のパターン化されたフィン・マスク層を図示する側断面図である。
【００３１】
１つまたは複数の実施形態において、フィン・マスク層１３０がパターン化および現像されて、フィン・テンプレート層１２０上にフィン・マスク・セグメント１３１が形成され、フィン・マスク・セグメント１３１は、フィン・テンプレート層１２０の一部を覆い、フィン・テンプレート層の他の部分を露出させる。フィン・マスク層１３０は、当該技術分野で知られているプロセスを使用してパターン化および現像され得る。複数のフィン・マスク・セグメント１３１は、フィン・テンプレート層１２０上にフィン・パターンを形成することができる。
【００３２】
１つまたは複数の実施形態において、フィン・マスク・セグメント１３１によって形成されたフィン・パターンは、フィン・テンプレート層１２０の露出部分を除去することによって、フィン・テンプレート層１２０へ転写され得る。様々な実施形態において、指向性の反応性イオン・エッチング（ＲＩＥ）によって、フィン・テンプレート層１２０の一部を除去して、１つまたは複数のフィン・マスク・セグメント１３１のおのおの下側にフィン・テンプレート１２１を形成することができる。フィン・テンプレート層１２０の一部を除去することにより、フィン・マスク・セグメント１３１およびフィン・テンプレート１２１のおのおのの間に、下に存在する基板１１０または表面／活性層の一部を露出させることができる。フィン・マスク・セグメント１３１およびフィン・テンプレート１２１の横方向寸法は、垂直フィンの上面の横方向寸法を画定することができる。
【００３３】
図４は、本発明の実施形態による、基板上に形成された垂直フィンを、垂直フィン上のフィン・テンプレートおよびフィン・マスク・セグメントとともに図示する側断面図である。
【００３４】
１つまたは複数の実施形態において、１つまたは複数の垂直フィン１１１を基板１１０または表面活性層上に形成することができ、垂直フィン１１１は、フィン・マスク・セグメント１３１およびフィン・テンプレート１２１の間、またはその周囲、あるいはその両方における基板１１０の一部を除去することによって形成され得る。１つまたは複数の垂直フィン１１１は、たとえば、フィン・マスク・セグメント１３１およびフィン・テンプレート１２１によって覆われていない基板１１０または表面活性層の一部を除去する反応性イオン・エッチング（ＲＩＥ）のような指向性エッチングによって形成され得る。基板材料を除去することにより、垂直フィンの基部１１２においてより長い長さおよび幅を有し、垂直フィン１１１の上面１１３においてより短い長さおよびより狭い幅を有するテーパ形状を有するか、または、直線形状（すなわち、実質的に均一幅）を有する垂直フィン１１１を形成することができ、テーパ形状は、エッチング・プロセス（たとえば、反応物、または処理パラメータ、あるいはその両方の制御）の態様として生成することができる。
【００３５】
１つまたは複数の実施形態において、フィン・テンプレート１２１の底面と接触している垂直フィン１１１の上面１１３の表面積Ａｔｓは、垂直フィンに隣接する基板表面９９の平面における垂直フィンの基部１１２の断面積Ａｂｃｒよりも小さくなり得る（Ａｔｓ＜Ａｂｃｒ）。上面１１３と基部１１２は平行であり得る。垂直フィン１１１は、厚さによって分離された２つの側壁と、長さによって分離された２つの端部壁とを含み、端部壁は、フィンの基部からフィンの上部に向かってテーパ状となり、垂直フィン１１１の端部壁１１４は、端部壁１１４と基板表面との間に鈍角θ１を形成することができる。
【００３６】
様々な実施形態において、垂直フィンの上部における面積は、上面が均一ではない、または容易に決定されない場合、断面積Ａｔｃｒとして測定され得る。ＡｔｓまたはＡｔｃｒ、およびＡｂｃｒの測定値は、基板表面からの垂直フィンの延在の方向に対して垂直な平面内にあり得る。様々な実施形態において、垂直フィンの基部１１２の断面積Ａｂｃｒの平面と、断面積Ａｔｃｒの平面とは平行であり、垂直フィン１１１の高さ以下の距離で分離されている。基部１１２からの断面積Ａｔｃｒの平面の高さは、高さにおけるさらなる増加が、平坦で均一な上面を有していない垂直フィンの断面積における以前の安定な減少と比較して、断面積における加速的な減少をもたらす（たとえば、ゼロの負の微分（一定の勾配）と比較された負の二次微分（曲面））距離においてであり得る。様々な実施形態において、基部１１２からの断面積Ａｔｃｒの平面の高さは、基部１１２から垂直フィン１１１の最高点までの垂直距離の少なくとも９５％であり得る。
【００３７】
基板１１０は、底部ソース／ドレイン領域を形成するために、垂直フィン１１１の下側にドープ領域１１９を有し得る。ドープ領域１１９は、垂直フィン１１１の下側に、その場で、または、別の場で形成され得る。様々な実施形態において、ドープ領域は、ｎドープまたはｐドープであり得る。ドープ領域は、イオン注入によって形成され、底部ソース／ドレインを形成するためにアニールされ得る。垂直フィン１１１は、ドープ領域と反対のドーピング・タイプ（たとえば、ｎドープまたはｐドープ）を有するようにドープされ得るか、または垂直フィン１１１は、完全に空乏化されたチャネルを形成するための真性半導体であり得る。垂直フィン１１１は、その場でまたは別の場でドープされ得る。
【００３８】
図５は、本発明の実施形態による、フィン・マスク・セグメントの除去後、垂直フィンおよびフィン・テンプレート上に形成されたスペーサ層を図示する側断面図である。
【００３９】
１つまたは複数の実施形態において、フィン・マスク・セグメント１３１は、当該技術分野で知られているプロセス、たとえばアッシング、剥離、化学機械研磨などを使用して除去され得る。フィン・マスク・セグメント１３１を除去して、フィン・テンプレート１２１の上面を露出させることができる。
【００４０】
１つまたは複数の実施形態において、底部スペーサ層１４０を、フィン・テンプレート１２１、垂直フィン１１１、および基板１１０の露出面上に形成することができ、底部スペーサ層１４０は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、高密度プラズマ（ＨＤＰ）、ガスクラスタイオンビーム（ＧＣＩＢ）、エンハンスト高アスペクト比プロセス（ｅＨＡＲＰ）、またはこれらの組合せによってブランケット堆積され得るか、あるいは、ＡＬＤ、ＰＥＡＬＤ、パルス・プラズマＣＶＤ、またはこれらの組合せによってコンフォーマル堆積され得る。
【００４１】
１つまたは複数の実施形態において、底部スペーサ層１４０は、窒化シリコン（ＳｉＮ）、炭素ドープ窒化シリコン（ＳｉＣＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化ホウ素シリコン（ＳｉＢＣＮ）、オキシ炭窒化シリコン（ＳｉＯＣＮ）、またはこれらの組合せであり得る。窒化シリコンは、化学量論的窒化シリコン（Ｓｉ３Ｎ４）および他の化学量論比のシリコンおよび窒素を含み得る。
【００４２】
１つまたは複数の実施形態において、底部スペーサ層１４０は、約１ｎｍから約２５ｎｍの範囲、または約１ｎｍから約１０ｎｍの範囲、または約１ｎｍから約５ｎｍの厚さを有することができるが、他の厚さも考えられる。水平面上のスペーサ層１４０の厚さは、傾斜面または垂直面上の厚さより大きくてもよい。
【００４３】
図６は、本発明の実施形態による、垂直フィンおよびフィン・テンプレート上のスペーサ層の一部の除去後、底部スペーサ、垂直フィン、およびフィン・テンプレート上に形成されたゲート誘電体層を図示する側断面図である。
【００４４】
１つまたは複数の実施形態において、スペーサ層１４０の一部は、垂直フィン１１１およびフィン・テンプレート１２１から除去することができる一方、スペーサ層１４０の一部は、基板表面９９上に残り、１つまたは複数の底部スペーサ１４１を形成する。様々な実施形態において、スペーサ層１４０の一部は、等方性エッチング（たとえば、湿式エッチング、乾式プラズマ・エッチングなど）を用いて除去することができ、スペーサ層１４０のより薄い部分は、垂直フィン１１１の端部壁および側壁を露出させるために除去され得る一方、スペーサ層１４０の一部は、基板表面９９上に残る。等方性エッチングを実行する前に、フィン・テンプレート１２１の上面上のスペーサ層１４０の一部は、有機平坦化層（ＯＰＬ）および化学機械研磨（ＣＭＰ）を使用することによって除去され得る。ＯＰＬは、ＣＭＰ後に除去され得る。
【００４５】
１つまたは複数の実施形態において、ゲート誘電体層１５０は、フィン・テンプレート１２１、垂直フィン１１１、および基板１１０の露出面上に形成することができ、ゲート誘電体層１５０は、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、またはこれらの組合せによって、コンフォーマル堆積され得る。ゲート誘電体層１５０は、垂直フィン１１１の端部壁および側壁に形成され、ゲート誘電体層は、垂直フィンの４つの側面の周りに連続層を形成することができる。
【００４６】
１つまたは複数の実施形態において、ゲート誘電体層１５０は、たとえば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、高Ｋ誘電体、またはこれら材料の適切な組合せのような絶縁誘電体層であり得る。
【００４７】
様々な実施形態において、ゲート誘電体層１５０は、酸化ハフニウム（たとえば、ＨｆＯ２）、酸化ハフニウム・シリコン（たとえば、ＨｆＳｉＯ４）、酸窒化ハフニウム・シリコン（ＨｆｗＳｉｘＯｙＮｚ）、酸化ランタン（たとえば、Ｌａ２Ｏ３）、酸化ランタン・アルミニウム（たとえば、ＬａＡｌＯ３）、酸化ジルコニウム（たとえば、ＺｒＯ２）、酸化ジルコニウム・シリコン（たとえば、ＺｒＳｉＯ４）、酸窒化ジルコニウム・シリコン（ＺｒｗＳｉｘＯｙＮｚ）、酸化タンタル（たとえば、ＴａＯ２、Ｔａ２Ｏ５）、酸化チタン（たとえば、ＴｉＯ２）、チタン酸バリウム・ストロンチウム（たとえば、ＢａＴｉＯ３−ＳｒＴｉＯ３）、チタン酸バリウム（たとえば、ＢａＴｉＯ３）、チタン酸ストロンチウム（たとえば、ＳｒＴｉＯ３）、酸化イットリウム（たとえば、Ｙ２Ｏ３）、酸化アルミニウム（たとえば、Ａｌ２Ｏ３）、酸化鉛スカンジウム・タンタル（Ｐｂ（ＳｃｘＴａ１−ｘ）Ｏ３）、および鉛ニオブ酸亜鉛（たとえば、ＰｂＺｎ１／３Ｎｂ２／３Ｏ３）のような遷移金属酸化物を含み得るが、これらに限定されない高Ｋ誘電体材料であり得る。高Ｋ材料はさらに、ランタン、またはアルミニウム、あるいはその両方などのドーパントを含むことができる。高Ｋ化合物の化学量論は変化することができる。
【００４８】
１つまたは複数の実施形態において、ゲート誘電体層１５０は、約１ｎｍから約１１ｎｍの範囲の厚さを有することができるか、または約２ｎｍから約８ｎｍの範囲の厚さを有することができる。
【００４９】
図７は、本発明の実施形態による、ゲート誘電体層上の作業機能層を図示する側断面図である。
【００５０】
１つまたは複数の実施形態において、作業機能層１６０は、ゲート誘電体層１５０の露出面上に形成され得、作業機能層１６０は、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、またはこれらの組合せによってコンフォーマル堆積され得る。
【００５１】
１つまたは複数の実施形態において、作業機能層１６０は、ゲート誘電体層１５０上に形成され得、作業機能層１６０およびゲート誘電体層１５０は、ゲート構造の一部として、１つまたは複数の垂直フィン１１１のおのおのの少なくとも一部を囲むことができる。作業機能層１６０は、ゲート電極の電気的特性を調節するために、ゲート誘電体層１５０上に形成され得る。様々な実施形態において、作業機能層１６０はオプションであり得る。
【００５２】
様々な実施形態において、作業機能層１６０は、窒化チタン（ＴｉＮ）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウム・シリコン（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル・シリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）を含むがこれらに限定されない導電性窒化物、炭化チタン（ＴｉＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）を含むがこれらに限定されない導電性炭化物、またはこれらの組合せであり得る。作業機能層１６０は、多層の作業機能材料を含むことができ、たとえば、作業機能層は、ＴｉＮ／ＴｉＣスタックとすることができる。
【００５３】
様々な実施形態において、作業機能層１６０は、約１ｎｍから約１１ｎｍの範囲の厚さを有することができるか、または約２ｎｍから約８ｎｍの範囲の厚さを有することができる。
【００５４】
図８は、本発明の実施形態による、作業機能層上のゲート充填層を図示する側断面図である。
【００５５】
１つまたは複数の実施形態において、ゲート充填層１７０は、ゲート誘電体層１５０上、または存在する場合には作業機能層１６０上、あるいはその両方の上に形成され得、ゲート充填層１７０は、垂直フィン１１１間のスペースを充填することができる。ゲート充填層１７０、ゲート誘電体層１５０、およびオプションの作業機能層１６０は、１つまたは複数の垂直フィン１１１上にゲート構造を形成することができ、ゲート充填層１７０および作業機能層１６０は、導電性ゲート電極を形成することができる。フィン上に形成されたゲート構造は、チャネルを形成する垂直フィンの少なくとも一部を覆うために、各垂直フィン１１１の２つの端部壁および２つの側壁を包み込むことができる。ゲート構造は、底部スペーサ１４１上で、垂直フィンの中央部分周囲にあり得る。
【００５６】
様々な実施形態において、ゲート充填層１７０は、ｐドープ・ポリ・シリコン（ｐ−Ｓｉ）、ｎドープ・ポリ・シリコン（ｎ−Ｓｉ）、導電性金属とすることができ、この金属は、タングステン（Ｗ）またはコバルト（Ｃｏ）、または導電性炭素材料（たとえば、カーボン・ナノチューブ、グラフェンなど）、またはこれらの任意の適切な組合せであり得る。ゲート充填層１７０は、ｐＦＥＴを形成するための高濃度ｐドープ・ポリ・シリコン、またはｎＦＥＴを形成するための高濃度ｎドープ・ポリ・シリコンとすることができる。
【００５７】
１つまたは複数の実施形態において、ゲート充填層１７０をブランケット堆積し、化学機械研磨（ＣＭＰ）を使用して、ゲート誘電体層１５０、または存在する場合には作業機能層１６０、あるいはその両方の上面の上側を延びるゲート充填層材料を除去することができ、ＣＭＰは、滑らかで平坦な表面を提供することができる。
【００５８】
図９は、本発明の実施形態による、高さ低減ゲート充填層を有するゲート構造を図示する側断面図である。
【００５９】
１つまたは複数の実施形態において、ゲート充填層１７０と、存在する場合には作業機能層１６０とは、後に続く上部スペーサ層を形成するためのスペースを提供するために窪められ得る。様々な実施形態において、ゲート充填層１７０、ゲート誘電体層１５０、または作業機能層１６０、あるいはその組合せのおのおのは、選択的エッチング（たとえば、ＲＩＥ）を使用して部分的に除去され得る。ゲート充填層１７０、ゲート誘電体層１５０、または作業機能層１６０、あるいはその組合せは、フィン・テンプレート１２１と同じまたはそれ以下の深さまで低減することができ、垂直フィン１１１の上面に上部ソース／ドレインを形成するためのスペースが提供される。ゲート電極の高さは、垂直輸送電界効果トランジスタ内のチャネルの長さを決定することができる。様々な実施形態において、ゲート構造は、垂直フィン１１１の基部と垂直フィンの上部との間に中央ゲート領域を形成するために、垂直フィン１１１の中央部分を包み込むことができる。様々な実施形態において、ゲート構造１７５は、垂直フィン高さの中央の１／３から４／５、または垂直フィン高さの中央の約１／３から約２／３を覆うことができ、ゲート構造およびフィン高さは、ＶＴＦＥＴデバイスの実効ゲート長を決定することができる。
【００６０】
図１０は、本発明の実施形態による、垂直フィン上に形成されたゲート構造と、ゲート構造の露出部分上に形成された上部スペーサとを図示する側断面図である。
【００６１】
１つまたは複数の実施形態において、上部スペーサ層１８０は、ゲート構造のゲート充填層１７０、ゲート誘電体層１５０、または作業機能層１６０、あるいはその組合せの上に形成することができ、上部スペーサ層１８０は、たとえば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤなどによってブランケット堆積され得る。様々な実施形態において、上部スペーサ層１８０の高さは、たとえば、ＣＭＰ、またはＲＩＥ、あるいはその両方によって、フィン・テンプレート１２１の底面と同じまたはそれ以下まで低減され得る。
【００６２】
１つまたは複数の実施形態において、上部スペーサ層１８０は、底部スペーサ層１４０またはこれらの多数の層のために使用されるものと同じ材料とすることができる。様々な実施形態において、上部スペーサ層１８０を、底部スペーサ１４１よりも厚くし、低減されたチャネル−ドレイン・キャパシタンスを提供することができる。
【００６３】
１つまたは複数の実施形態において、上部スペーサ層１８０、フィン・テンプレート１２１、およびゲート誘電体層１５０上に、層間誘電体（ＩＬＤ）層１９０を形成することができる。ＩＬＤ層１９０は、酸化シリコン（ＳｉＯ）、流動性酸化物、ポリマー材料、低ｋ誘電体、またはこれらの組合せとすることができる。低ｋ誘電体材料は、フッ化物ドープ酸化シリコン（たとえば、フッ化物ドープ・ガラス）、炭素ドープ酸化シリコン、多孔質酸化シリコン、スピン・オン・シリコン・ベースのポリマー材料（たとえば、テトラエチル・オルトシリケート（ＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、およびメチルシルセスキオキサン（ＭＳＱ））、またはこれらの組合せを含むことができるが、これらに限定されない。
【００６４】
図１１は、本発明の実施形態による、フィン・テンプレートの除去後、露出した上面を有する垂直フィンを図示する側断面図である。
【００６５】
１つまたは複数の実施形態において、フィン・テンプレート１２１を露出させるために、層間誘電体（ＩＬＤ）層１９０の一部が除去され得、フィン・テンプレート１２１の上側を延びるＩＬＤ層は、ＣＭＰを使用して除去され得る。
【００６６】
１つまたは複数の実施形態において、垂直フィン１１１の上面を露出させるために、たとえば、選択的エッチング（たとえば、ＲＩＥ、湿式エッチングなど）を使用することによって、露出したフィン・テンプレート１２１が除去され得る。垂直フィンは、上面に所定の結晶面／方位を有する単結晶材料とすることができる。
【００６７】
図１２は、本発明の実施形態による、垂直フィン上に形成された上部ソース／ドレインを図示する側断面図である。
【００６８】
１つまたは複数の実施形態において、上部ソース／ドレイン２００は、垂直フィン１１１上に形成され得、上部ソース／ドレイン２００は、垂直フィンの単結晶表面上に、エピタキシャル成長プロセスによって形成され得る。上部ソース／ドレイン２００は、ｎ型またはｐ型のＦｉｎＦＥＴデバイスを形成するために適切にドープされ得る。
【００６９】
様々な実施形態において、ソースは垂直フィン１１１の底部にあり、ドレインはフィンの上部にあり、その結果、垂直フィン１１１の上部におけるより小さな表面または断面積は、低減されたドレイン−チャネル・キャパシタンスを提供する。上部ソース／ドレイン２００は、上部ドレインとすることができ、上部ドレインと垂直フィンの表面との間の、低減された接触面積は、垂直フィンの上部および底部において、直線状の側壁および同じ断面積を有する垂直フィン１１１と比較して、低減されたキャパシタンスを提供し得る。完全に空乏化されたチャネルは、底部ソースと上部ドレインとの間にあり、中央ゲート領域によって囲まれ得る。
【００７０】
図１３は、本発明の実施形態による、上面の方向に内向きにテーパ状をなす、傾斜した端部壁および側壁、ならびに垂直フィン上のゲート構造および上部スペーサを有する例示的な垂直フィンの正投影切欠図である。
【００７１】
１つまたは複数の実施形態において、垂直フィン１１１と上部ドレイン２００との間の接触面積は、より小さな切頭上部部分で終端する１つまたは複数のテーパ状の側面または端部壁を有する垂直フィンを形成することによって低減され得る。垂直フィンと上部ドレインとの間の接触面積もまた、ＶＴＦＥＴチャネルと上部ドレインとの間の界面において垂直フィンの一部を除去することによって低減され得る。様々な実施形態において、上面の一部を含む垂直フィン１１１の一部を、所定の深さまで除去して、上部ドレイン２００とＶＴＦＥＴチャネルの上面との間の接触面積を低減し、これによって、チャネル−ドレイン界面におけるキャパシタンスを低減させることができる。上部スペーサ１８０は、導電性ゲート電極を上部ドレイン２００から電気的に絶縁するために、ゲート構造１７５のゲート充填層１７０上に形成することができる。上部スペーサ１８０は、垂直フィン１１１の一部上にあり得る。底部スペーサ１４１は、ゲート構造１７５を、底部ソースを形成することができる垂直フィンの下側のドープ領域１１９を含む基板１１０から、物理的に分離し、電気的に絶縁することができる。ゲート誘電体層１５０は、底部スペーサおよび垂直フィン１１１の一部上に形成することができる。ゲート誘電体層１５０上に作業機能層１６０を形成することができる。ゲート構造は、垂直フィン１１１のテーパ状の端部壁および側壁上に存在することができ、ゲート充填層の厚さは、垂直フィンの基部から上部に向かって増加する。
【００７２】
図１４は、本発明の実施形態による、一連のマスク領域を形成するようにパターン化された複数のフィン・テンプレート・セグメントのおのおのにおける複数のフィン・マスク・セグメントを図示する側断面図である。
【００７３】
１つまたは複数の実施形態において、単一の垂直フィン１１１を形成するようにあらかじめ決定された基板の一部上に一連のマスク領域を形成するために、フィン・マスク層１３０およびフィン・テンプレート層１２０が、基板１１０上にパターン化され得る。複数のフィン・マスク・セグメント１３１およびフィン・テンプレート・セグメント１２１は、垂直フィン１１１を形成するように意図された基板の表面上に、１つの連続したフィン・マスク・セグメント１３１およびフィン・テンプレート・セグメント１２１の代わりに形成され得る。フィン・マスク・セグメント１３１およびフィン・テンプレート・セグメント１２１は、上面の面積Ａｔｓ、または上部断面積Ａｔｃｒを低減させるノッチを形成するために除去される基板／垂直フィンの部分を画定する、所定の幅Ｗ１および所定の間隔Ｓ１を有することができる。様々な実施形態において、Ｗ１およびＳ１は、同じ距離でも異なる距離でもよい。様々な実施形態において、各フィン・マスク・セグメント１３１およびフィン・テンプレート・セグメント１２１は、基板の同じ部分上の他のフィン・マスク・セグメント１３１およびフィン・テンプレート・セグメント１２１とは異なる幅を有することができる。フィン・テンプレート・セグメント１２１間の間隔もまた異なり得る。
【００７４】
図１５は、本発明の実施形態による、フィン・テンプレート・セグメントとフィン・マスク・セグメントとが間隙によって分離された基板上に形成された垂直フィン、および垂直フィンの上側部分に形成されたノッチを図示する側断面図である。
【００７５】
１つまたは複数の実施形態において、垂直フィン１１１は、複数のフィン・マスク・セグメント１３１およびフィン・テンプレート１２１の間、またはこれらの周囲、あるいはその両方の、基板１１０の一部を除去することによって形成され得、指向性エッチング、たとえば、反応性イオン・エッチング（ＲＩＥ）は、フィン・マスク・セグメント１３１およびフィン・テンプレート１２１によって覆われていない基板１１０または表面活性層の露出部分を除去することができる。基板材料を除去すると、基部１１２において長さおよび幅が大きくなり、上面１１３において長さが短く、幅が狭くなるテーパ形状の垂直フィン１１１と、フィン・テンプレート・セグメントとフィン・マスク・セグメントとの間の間隙の底部におけるノッチとを形成することができる。角度θ１、θ２は、エッチング・プロセスによって制御することができる。
【００７６】
所定の間隔Ｓ１は、垂直フィン１１１に形成されたノッチ２１０の深さＤ１に影響を及ぼす可能性があり、端部壁またはノッチ２１０の形成は、フィン・テンプレート１２１間の所定の間隔Ｓ１に依存し得る。ノッチの深さＤ１は、狭い間隔が、形成されたノッチ２１０の深さを低減させるフィン・テンプレート１２１間の間隔Ｓ１と、ノッチ２１０を形成するために使用されるエッチング・プロセスのパラメータとに依存し得る。
【００７７】
１つまたは複数の実施形態において、ノッチ２１０は、垂直フィンの高さの１／２未満の深さＤ１まで、または垂直フィンの高さの１／３未満の深さまで、または上部スペーサ１８０の厚さにほぼ等しい深さまで、フィン・テンプレート１２１間の垂直フィン１１１内に形成することができる。
【００７８】
１つまたは複数の実施形態において、フィン・テンプレート１２１の底面と接触している垂直フィン１１１の上面１１３の表面積Ａｔｓ、または上部断面積Ａｔｃｒは、垂直フィンに隣接する基板表面９９の平面における垂直フィンの基部１１２の断面積Ａｂｃｒよりも小さくなり得る（ＡｔｓまたはＡｔｃｒ＜Ａｂｃｒ）。１つまたは複数のノッチ２１０の存在はさらに、上面１１３近傍で測定される上面１１３の表面積Ａｔｓ、または上部断面積Ａｔｃｒを低減させることができる。フィンの上部における表面積Ａｔｓまたは断面積Ａｔｃｒは、フィンの基部１１２における断面積Ａｂｃｒの約１０％から約７５％の範囲内、または、フィンの基部１１２における断面積Ａｂｃｒの約１０％から約６０％の範囲内、または、フィンの基部１１２における断面積Ａｂｃｒの約２０％から約４５％の範囲内であり得る。垂直フィン１１１の構成および形状は、フィンの基部１１２における断面積Ａｂｃｒに対する上面１１３の表面積Ａｔｓ、または上部断面積Ａｔｃｒにおける減少を決定することができる。
【００７９】
１つまたは複数の実施形態において、ノッチ２１０は傾斜壁２１５を有することができ、ノッチの底面２１８との壁の角度θ２は、ノッチ２１０を形成するために使用されるエッチング・プロセスのパラメータによって決定され得る。様々な実施形態において、ノッチ２１０は、エッチング・プロセスにより、実質的に平坦な底面２１８を有することができる。
【００８０】
図１６は、本発明の実施形態による、フィン・マスク・セグメントの除去後、垂直フィン上、フィン・テンプレート上、ならびに、間隙およびノッチ内に形成されたスペーサ層を図示する側断面図である。
【００８１】
１つまたは複数の実施形態において、フィン・マスク・セグメント１３１は、たとえば、アッシング、剥離、化学機械研磨などのように、当該技術分野で知られているプロセスを使用して除去され得る。フィン・マスク・セグメント１３１を除去すると、フィン・テンプレート１２１の上面を露出させることができる。
【００８２】
１つまたは複数の実施形態において、スペーサ層１４０は、フィン・テンプレート１２１、垂直フィン１１１、および基板１１０の露出面上に形成され得、スペーサ層は、フィン・テンプレート１２１およびフィン・マスク・セグメント１３１間の間隙２０５、および垂直フィン１１１の上部部分におけるノッチ２１０をも充填することができる。スペーサ層１４０は、指向性のブランケット堆積によって形成され得、スペーサ層の厚さは、基板表面９９と平行な表面上において、より大きく、基板表面９９に対して角度のある、または垂直な表面上において、より薄い。スペーサ層１４０は、１つまたは複数のノッチ２１０および間隙２０５内に誘電体プラグ２２０を形成することができる。
【００８３】
様々な実施形態において、フィン・テンプレート１２１の上面の上側を延びるスペーサ層１４０の一部は、たとえばＣＭＰまたはエッチングによって除去され得る。スペーサ層１４０は、絶縁誘電体材料とすることができ、スペーサ層１４０は、酸化シリコン（ＳｉＯ）、高ｋ誘電体、または低ｋ誘電体材料とすることができる。
【００８４】
様々な実施形態において、ノッチ２１０は、誘電体プラグ２２０を形成するために、誘電体材料で充填され得る。様々な実施形態において、誘電体プラグ２２０は、チャネル、ゲート構造、および上部ドレインの間のキャパシタンスを低減するために低ｋ材料で充填される。
【００８５】
図１７は、本発明の実施形態による、垂直フィンおよびフィン・テンプレート上のスペーサ層の一部の除去後、底部スペーサ、垂直フィン、およびフィン・テンプレート上に形成されたゲート誘電体層を図示する側断面図である。
【００８６】
１つまたは複数の実施形態において、スペーサ層１４０の一部は、垂直フィン１１１、フィン・テンプレート１２１、および間隙２０５の上側部分から除去され得る一方、スペーサ層１４０の一部は、基板表面９９上に残り、１つまたは複数の底部スペーサ１４１を形成し、ノッチ２１０内に誘電体プラグ２２０を形成する。様々な実施形態において、スペーサ層１４０の一部は、等方性エッチング（たとえば、湿式エッチング、乾式プラズマ・エッチングなど）を用いて除去され得、スペーサ層１４０のより薄い部分は、垂直フィン１１１の端部壁および側壁を露出させるために除去され得る一方、スペーサ層１４０の一部は、基板表面９９上、および間隙およびノッチ２１０内に残る。等方性エッチングを実行する前に、フィン・テンプレート１２１の上面上のスペーサ層１４０の一部は、化学機械研磨によって除去され得る。
【００８７】
１つまたは複数の実施形態において、ゲート誘電体層１５０は、フィン・テンプレート１２１、垂直フィン１１１、および底部スペーサ１４１の露出面上に形成され得、ゲート誘電体層１５０は、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、またはこれらの組合せによってコンフォーマル堆積され得る。ゲート誘電体層１５０は、誘電体プラグ２２０の露出面上に形成され得る。
【００８８】
１つまたは複数の実施形態において、ゲート誘電体層１５０は、たとえば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、高ｋ誘電体、またはこれら材料の適切な組合せのような絶縁誘電体層であり得る。
【００８９】
図１８は、本発明の実施形態による、ゲート誘電体層上の作業機能層を図示する側断面図である。
【００９０】
１つまたは複数の実施形態において、作業機能層１６０は、ゲート誘電体層１５０の露出面上に形成され得、作業機能層１６０は、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、またはこれらの組合せによってコンフォーマル堆積され得る。
【００９１】
１つまたは複数の実施形態において、作業機能層１６０は、ゲート誘電体層１５０上に形成され得、作業機能層１６０およびゲート誘電体層１５０は、１つまたは複数の垂直フィン１１１のおのおのの少なくとも一部を、ゲート構造の一部として囲むことができる。作業機能層１６０およびゲート誘電体層１５０はまた、垂直フィン１１１の上側部分において誘電体プラグ２２０の対向面上に存在し得る。
【００９２】
図１９は、本発明の実施形態による、作業機能層上のゲート充填層を図示する側断面図である。
【００９３】
１つまたは複数の実施形態において、ゲート充填層１７０は、ゲート誘電体層１５０上、または存在する場合には作業機能層１６０上、あるいはその両方の上に形成され得、ゲート充填層１７０は、垂直フィン１１１間のスペースを充填することができる。ゲート充填層１７０、ゲート誘電体層１５０、およびオプションの作業機能層１６０は、１つまたは複数の垂直フィン１１１上にゲート構造を形成することができ、ゲート充填層１７０および作業機能層１６０は、導電性ゲート電極を形成することができる。垂直フィン１１１上に形成されたゲート構造は、チャネルを形成する垂直フィンの少なくとも一部を覆うために、各垂直フィン１１１の２つの端部壁および２つの側壁を包み込むことができる。
【００９４】
図２０は、本発明の実施形態による、高さ低減ゲート充填層を有するゲート構造を図示する側断面図である。
【００９５】
１つまたは複数の実施形態において、ゲート充填層１７０と、存在する場合、作業機能層１６０とは、後続の上部スペーサ層を形成するためのスペースを提供するために窪められ得る。様々な実施形態において、ゲート充填層１７０、ゲート誘電体層１５０、または作業機能層１６０、あるいはその組合せのおのおのは、選択的エッチング（たとえば、ＲＩＥ）を用いて部分的に除去され得る。ゲート充填層１７０、ゲート誘電体層１５０、または作業機能層１６０、あるいはその組合せは、垂直フィン１１１の上面上に、上部スペーサおよび上部ソース／ドレインの形成のためのスペースを提供するために、フィン・テンプレート１２１と同じまたはそれ以下の深さまで低減され得る。ゲート電極の高さは、垂直輸送電界効果トランジスタ（ＶＴＦＥＴ）内のチャネルの長さを決定することができる。様々な実施形態において、ゲート構造は、垂直フィン１１１の中央部分を包み込むことができる。ゲート構造は、誘電体プラグ２２０の少なくとも一部を覆うことができ、ノッチ２１０は、ゲート充填層１７０およびゲート構造の上面の下側の深さＤ１まで形成されている。ゲート構造によって囲まれたＶＴＦＥＴチャネル内の誘電体プラグ２２０の存在は、チャネルの電気的特性を変化させることができる。
【００９６】
図２１は、本発明の実施形態による、垂直フィン上に形成されたゲート構造、およびゲート構造の露出部分上に形成された上部スペーサを図示する側断面図である。
【００９７】
１つまたは複数の実施形態において、上部スペーサ層１８０は、ゲート構造のゲート充填層１７０、ゲート誘電体層１５０、または作業機能層１６０、あるいはその組合せの上に形成することができ、上部スペーサ層１８０は、たとえば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤなどによってブランケット堆積され得る。様々な実施形態において、上部スペーサ層１８０の高さは、たとえば、ＣＭＰ、またはＲＩＥ、あるいはその両方によって、フィン・テンプレート１２１の底面と同じまたはそれ以下に低減され得る。上部スペーサ層１８０の上面は、垂直フィン１１１の上面と同じ高さであり得る。
【００９８】
１つまたは複数の実施形態において、上部スペーサ層１８０は、窒化シリコン（ＳｉＮ）、炭素ドープ窒化シリコン（ＳｉＣＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化ホウ素シリコン（ＳｉＢＣＮ）、オキシ炭窒化シリコン（ＳｉＯＣＮ）、またはこれらの組合せとすることができる。窒化シリコンは、化学量論的窒化シリコン（Ｓｉ３Ｎ４）および他の化学量論比のシリコンおよび窒素を含むことができる。
【００９９】
１つまたは複数の実施形態において、上部スペーサ層１８０は、同じ材料であるか、または底部スペーサ層１４０のために使用されるか、異なる材料、あるいはこれらの複数の層であり得る。
【０１００】
１つまたは複数の実施形態において、層間誘電体（ＩＬＤ）層１９０は、上部スペーサ層１８０、フィン・テンプレート１２１、およびゲート誘電体層１５０上に形成され得る。ＩＬＤ層１９０は、酸化シリコン（ＳｉＯ）、流動性酸化物、ポリマー材料、低ｋ誘電体、またはこれらの組合せであり得る。低ｋ誘電体材料は、フッ化物ドープ酸化シリコン（たとえば、フッ化物ドープ・ガラス）、炭素ドープ酸化シリコン、多孔質酸化シリコン、スピン・オン・シリコン・ベースのポリマー材料（たとえば、テトラエチル・オルトシリケート（ＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、およびメチルシルセスキオキサン（ＭＳＱ））、またはこれらの組合せを含むことができるが、これらに限定されない。
【０１０１】
図２２は、本発明の実施形態による、フィン・テンプレートの除去後、露出した上面および誘電体プラグを有する垂直フィンを図示する側断面図である。
【０１０２】
１つまたは複数の実施形態において、フィン・テンプレート１２１を露出させるために層間誘電体（ＩＬＤ）層１９０の一部を除去することができ、フィン・テンプレート１２１の上側を延びるＩＬＤ層は、ＣＭＰを使用して除去され得る。
【０１０３】
１つまたは複数の実施形態において、たとえば選択的エッチング（たとえば、ＲＩＥ、湿式エッチングなど）を使用して、垂直フィン１１１の上面を、誘電体プラグ２２０の反対側に露出させることによって、露出したフィン・テンプレート１２１を除去することができる。垂直フィン１１１は、上面に所定の結晶方位を有する単結晶材料とすることができる。
【０１０４】
１つまたは複数の実施形態において、間隙２０５内に以前に存在していた誘電体プラグ２２０の上側部分は、選択的な指向性エッチング（たとえば、ＲＩＥ）によって除去されて、誘電体プラグ２２０の高さを、垂直フィン１１１の上面の高さまで低減させることができる。
【０１０５】
図２３は、本発明の実施形態による、垂直フィン上に形成された上部ソース／ドレインを図示する側断面図である。
【０１０６】
１つまたは複数の実施形態において、上部ソース／ドレイン２００は、垂直フィン１１１の上面１１３の露出部分上に形成され得、上部ソース／ドレイン２００は、垂直フィンの単結晶表面上にエピタキシャル成長プロセスによって形成され得る。上部ソース／ドレイン２００は、ｎ型またはｐ型のＦｉｎＦＥＴデバイスを形成するために適切にドープされ得る。
【０１０７】
様々な実施形態において、上部ソース／ドレイン２００は、誘電体プラグ２２０上に形成され得、上部ソース／ドレイン２００は、垂直フィン１１１の露出面部分間の距離に及ぶ。
【０１０８】
図２４は、本発明の実施形態による、誘電体プラグの除去によって形成されたボイド・スペース、およびボイド・スペースを横切って垂直フィン上に形成された上部ソース／ドレインを図示する側断面図である。
【０１０９】
１つまたは複数の実施形態において、誘電体プラグ２２０を、等方性エッチング（たとえば、湿式エッチング）を使用して選択的に除去して、チャネルと上部ドレイン２００との間の垂直フィン１１１内にボイド・スペース２２２を形成し得、空気は、誘電体プラグ２２０を形成する材料の誘電率と比較して、低い誘電率（すなわち、ｋ＝１）を有するので、ボイド・スペース２２２は、チャネル−ドレイン・キャパシタンスを低減させる。
【０１１０】
図２５は、本発明の実施形態による、傾斜した端部壁および側壁と、垂直フィンの上側部分および上面に形成されたノッチとを有する例示的な垂直フィンの正投影切欠図である。
【０１１１】
１つまたは複数の実施形態において、基板１１０上の垂直フィン１１１は、（長軸を形成する）長さＬ１を備えた基部１１２と、Ｌ２＜Ｌ１である長さＬ２、（短軸を形成する）幅、および基板１１０の表面９９における垂直フィン１１１の上面１１３からフィンの基部１１２までの高さを備えた上面１２４とを有し得る。側壁の縁部は、垂直フィン１１１の基部１１２から上面１１３に内向きにテーパ状をなし、傾斜した端部壁と接合する台形の側壁を形成している。端部壁は、基板表面９９に対してチャネル角度θ１を形成することができ、θ１は、ソースからドレインへの傾斜の程度を記述する角度であり得る。チャネル角度θ１は、鈍角（すなわち、＞９０°）であり得る。傾斜の角度θ１は、端部壁のおのおのに対して同じでも異なっていてもよい。ノッチ２１０は、平坦または尖った底部を有することができる。
【０１１２】
様々な実施形態において、垂直フィン１１１は、幅（すなわち、厚さ）で分離された２つの側壁１１４と、長さで分離された２つの端部壁１１６とを有し得、端部壁の縁部は、垂直フィン１１１の基部１１２から上面１１３に内向きにテーパ状をなし、傾斜した側壁１１４と接合する台形の端部壁を形成する。
【０１１３】
様々な実施形態において、端部壁１１６および側壁１１４は両方ともに内向きにテーパ状をなし、ピラミッド型の垂直フィン１１１を形成し得、垂直フィン１１１の基部１１２と、基板１１０との境界における断面積は、垂直フィンの上部と上部ドレインとの境界における断面積よりも大きい。端部壁１１６、または側壁１１４、あるいはその両方は、基板表面９９に対して垂直ではないこともあり得る。
【０１１４】
１つまたは複数の実施形態において、垂直フィン１１１の一部を、上面１１３に沿った一部から除去して、ノッチ２１０を形成することができる。ノッチ２１０は、上面１１３から垂直フィン１１１の基部１１２に向かって下方に延びることができ、ノッチ２１０は、上面１１３からの幅および深さを有することができる。様々な実施形態において、ノッチ２１０は、垂直フィン１１１の幅に及ぶが、基板１１０の表面９９までは延びておらず、代わりに、ノッチ２１０は垂直フィン１１１の基部１１２の上側で終了する。ノッチ２１０の最低点は、垂直フィン１１１の高さの中点より上側であり得る。様々な実施形態において、ノッチ２１０は、垂直フィン１１１の上面１１３にエッチングされたＶ字形または切頭Ｖ字形を有し得る。
【０１１５】
ノッチ２１０は、基板の高さまで貫通することなく、長方形状、楔形状、切頭楔形状、半円筒形状、Ｄ形状、またはＶＴＦＥＴチャネルの上部ドレインと上面との間の接触面積を低減するために適切な他の任意の形状であり得る。ノッチ２１０が平坦な側壁を有する場合、側壁は、互いに、または、ノッチ２１０の平坦な底面２１８と角度θ２を形成し得る。
【０１１６】
１つまたは複数の実施形態において、複数のノッチ２１０が、垂直フィン１１１に形成され得、ノッチ２１０は、隣接するノッチ２１０間の距離が互いに等距離であり、端部壁１１６と接する上面１１３の縁部となるように、上面１１３に沿って対称に、または、隣接するノッチ２１０間の距離が互いに非等距離であり、または端部壁１１６と接する上面１１３の縁部となるように、あるいはその両方となるように、上面１１３に沿って非対称に配置され得る。ノッチ２１０は、垂直フィン１１１の短軸（すなわち、幅）とほぼ平行に（たとえば、±２°、±１°、または±０．５°）に整列され得る。
【０１１７】
様々な実施形態において、フィンの上部における断面積は、断面積の約１０％から約７５％、またはフィンの基部における断面積の約１０％から約６０％、またはフィンの基部における断面積の約１５％から約５０％、またはフィンの基部における断面積の約２０％から約４５％の範囲にあり、総断面積または表面積は、ノッチ２１０によって分離された２つ以上の面積（たとえば、Ａ１、Ａ２、Ａ３など）の合計であり得る。
【０１１８】
１つまたは複数の実施形態において、垂直フィン１１１は、垂直フィンの基部において断面積Ａｂｃｒを、垂直フィンの上面１１３において断面積Ａｔｓを有することができ、断面積Ａｔｓは、介在するノッチ２１０によって分離された垂直フィンの上部における各個別の面積についての断面積の合計、Ａ１＋Ａ２＋Ａ３＋Ａｎなどであり得る。垂直フィンの基部１１２における断面積Ａｂｃｒは、フィンの上面における断面積Ａｔｓよりも大きくなり得る（Ａｂｃｒ＞Ａｔｓ）。したがって、Ａ１、Ａ２、Ａ３などの合計は、垂直フィン１１１の基部における断面積Ａｂｃｒの約１０％から約７５％、または約１０％から約６０％であり得る。垂直フィンの１つまたは複数のノッチは、１つまたは複数のノッチのない垂直フィンの上部における断面積と比較して、垂直フィンの上部における表面積を約４０％から約７０％低減させることができる。
【０１１９】
垂直輸送ＦｉｎＦＥＴ構造の非限定的な例では、垂直フィンは、傾斜した端部壁と、垂直フィンの上部から除去されてノッチを形成する複数の楔形状部分とを有するチャネルを形成することができる。
【０１２０】
図２６は、本原理の実施形態による、低減されたドレイン・キャパシタンスおよび低減されたソース抵抗を有するＶＴＦＥＴを形成する方法を例示するブロック／フロー図である。
【０１２１】
ＶＴＦＥＴは、垂直フィンの上部において、垂直フィンの基部よりも、小さな断面積を提供する方法５００によって製造され得る。
【０１２２】
ブロック５１０では、ドーパントが、ＶＴＦＥＴデバイスが製造され得る少なくとも基板の領域に導入され得る。ドーパントを基板に導入して、垂直フィンデバイス用の底部ソースを形成することができ、ここで、ドープ領域が形成され、アニールされて、ドーパントを活性化し、底部ソースを形成することができる。様々な実施形態において、ドレインは、ＶＴＦＥＴデバイス用の基板には形成されない。
【０１２３】
様々な実施形態において、底部ソースは、たとえば、イオン注入またはドーパントの基板への熱拡散によって、その場でまたは別の場でドープされ得る。ソースのドーパントはアニールによって活性化され得る。気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、注入ドーピング、液相ドーピング、固相ドーピング、またはこれらの組合せを含むがこれらに限定されない、他の適切なドーピング技術も使用され得る。
【０１２４】
ブロック５２０では、１つまたは複数の垂直フィンが、基板上に形成され得、垂直フィンは、側壁画像転写（ＳＩＴ）プロセス、たとえば、自己整合二重パターニング（ＳＡＤＰ）、または自己整列四重パターニング（ＳＡＱＰ）によって形成され得る。活性半導体層は、基板上に所定の厚さまでエピタキシャル成長され得、ソースは、活性層の下に埋め込まれ得る。ハード・マスク層であり得るフィン・テンプレート層が、活性層の上に形成され得る。マンドレル層が、フィン・テンプレート層上に形成され得、マンドレル層は、ダミー・マンドレルを形成するために、たとえば、アモルファス・シリコンまたはシリコン−ゲルマニウムとすることができる。マンドレル・テンプレート層が、マンドレル層上に形成され得、マンドレル・テンプレート層は、ハード・マスク層とすることができる。ソフト・マスク層をマンドレル・テンプレート層上に形成することができ、ソフト・マスク層をパターン化および現像して、マンドレル・テンプレート層の一部を露出させるマンドレル・パターンを形成することができる。マンドレル・パターンは、異方性指向性エッチング、たとえば、乾式プラズマ・エッチングまたは反応性イオン・エッチング（ＲＩＥ）によって、ソフト・マスク層からマンドレル・テンプレート層およびマンドレル層に転写され、１つまたは複数のダミー・マンドレルを形成することができる。スペーサは、たとえば、ブランケットまたはコンフォーマル堆積およびエッチバックによって、マンドレルの側壁に形成され得る。スペーサは、フィン・テンプレートを形成するためにフィン・テンプレート層へ、およびＲＩＥによって複数の垂直フィンを形成するために活性層へ転写され得る、フィン・パターンを形成することができる。
【０１２５】
１つまたは複数の実施形態において、スペーサ、またはフィン・テンプレート、あるいはその両方を使用したＲＩＥによる垂直フィンの形成は、当該技術分野で知られているようにエッチング・プロセスを調節、または制御、あるいはその両方を行うことによって、テーパ形状または垂直形状を提供することができる。
【０１２６】
ブロック５３０では、ブロック５２０において垂直形状を提供された垂直フィンをさらにエッチングして、テーパ形状を提供することができ、エッチング・プロセスは、当該技術分野で知られているように、所定のテーパ角度を達成するように選択または調節され得る。
【０１２７】
ブロック５４０では、垂直フィンを適切にマスクし、ノッチを垂直フィンの上部部分に形成することができる。ノッチは、垂直フィンの露出部分を所定の深さ、寸法、および形状までエッチング除去することによって形成され得る。
【０１２８】
ブロック５５０では、誘電体材料を基板および垂直フィン上に形成して、ＶＴＦＥＴデバイス用の底部スペーサを形成することができる。誘電体材料は、基板の上方にブランケット堆積され得、誘電体プラグを形成するためにノッチの少なくとも一部を充填し得る。
【０１２９】
ブロック５６０では、ゲート誘電体層を、底部スペーサ、および垂直フィンの側壁および端部壁上に堆積することによって、垂直フィン上にゲート構造を形成することができる。導電性ゲート電極を、ゲート誘電体上に形成することができ、ゲート電極は、作業機能層、またはゲート充填物、あるいはその両方を含み得る。ゲート充填層は、金属とすることができ、作業機能層は、導電性金属窒化物、金属炭化物、またはこれらの組合せとすることができる。
【０１３０】
ゲート誘電体層およびゲート電極は、垂直フィンにおける１つまたは複数のノッチの少なくとも一部を充填し得る。
【０１３１】
ブロック５７０では、上部スペーサを形成するために、ゲート構造および垂直フィン上に誘電性充填材が形成され得る。
【０１３２】
１つまたは複数の実施形態において、基板１１０内に形成された底部ソース、底部ソースの上側の基板上に形成された垂直フィン１１１を有する垂直輸送ＦＥＴが製造され得、ゲート接触が、垂直フィン１１１上のゲート構造１７５に電気的に結合され得、上部ドレイン２００は、垂直フィン１１１の上面１１３の少なくとも一部の上に存在し得る。
【０１３３】
１つまたは複数の実施形態において、垂直フィン１１１は、垂直輸送フィン電界効果トランジスタ（ＶＴＦＥＴ）用のチャネルを形成することができ、電流は、基板１１０内に底部ソース１１９を形成するドープ領域から、チャネルを形成する垂直フィン１１１を通って、上部ドレイン２００へと垂直に流れる。ゲート構造１７５は、垂直フィンの側壁１１４、または端部壁１１６、あるいはその両方の１つまたは複数上に形成することができ、ゲート構造１７５は、ＶＴＦＥＴのチャネルを流れる電流を制御するように構成された、垂直フィンの基部と垂直フィンの上部との間に、中央ゲート領域を形成することができる。
【０１３４】
１つまたは複数の実施形態において、ゲート構造１７５は、垂直フィン１１１の少なくとも一部の上にゲート誘電体層１５０、およびゲート誘電体層の少なくとも一部の上に導電性ゲート電極を含むことができ、ゲート誘電体層は、ゲート電極をＶＴＦＥＴチャネルから電気的に絶縁する。導電性ゲート電極は、作業機能層１６０およびゲート充填層１７０を含み得、作業機能層は、ゲート誘電体層の少なくとも一部の上に存在することができ、ゲート充填層は、作業機能層の少なくとも一部の上に存在することができ、作業機能層１６０は、ゲート誘電体層とゲート充填層との間に存在し得る。
【０１３５】
本明細書において「１つの実施形態」または「実施形態」、ならびにこれらの他の変形に対する言及は、実施形態に関連して記載された特定の特徴、構造、特性などが、少なくとも１つの実施形態に含まれることを意味する。したがって、「１つの実施形態において」または「実施形態において」という句の出現、および本明細書を通して様々な場所に現れる他の任意の変形は、必ずしもすべてが同じ実施形態を指すものではない。
【０１３６】
層、領域、または基板などの要素が、別の要素の「上」または「上方」にあると称される場合、これは他の要素上に直接存在することができるか、または介在要素も存在することができることも理解されよう。対照的に、ある要素が別の要素「の上に直接」または「の上方に直接」あると称される場合、介在要素は存在しない。要素が別の要素に「接続」または「結合」されていると称される場合、これは他の要素に直接接続または結合され得るか、または介在要素が存在し得ることも理解されるであろう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在要素は存在しない。
【０１３７】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブ）に記憶され得る、集積回路チップのための設計を含むことができる。設計者が、チップ、または、チップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合、設計者は、物理的手段によって（たとえば、設計を記憶する記憶媒体のコピーを提供することによって）または電子的に（たとえばインターネットを通じて）得られる設計を、そのようなエンティティへ、直接的または間接的に送信することができる。記憶された設計は、その後、フォトリソグラフィ・マスクの製造に適したフォーマット（たとえば、ＧＤＳＩＩ）に変換される。これは通常、ウェハ上に形成されるべき、問題となっているチップ設計の多数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたは他の方法で処理されるウェハ（またはその上の層、あるいはその両方）の面積を画定するために利用される。
【０１３８】
本明細書に記載の方法は、集積回路チップの製造において使用され得る。結果として得られる集積回路チップは、生のウェハ形態において（すなわち、パッケージされていない多数のチップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージ形態で、製造業者によって配布され得る。後者の場合、チップは、単一のチップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに固定されたリード線を有するプラスチック・キャリアなど）または、マルチチップ・パッケージ（表面相互接続と埋め込み相互接続とのいずれかまたは両方を有するセラミック・キャリアなど）に搭載される。いずれの場合も、チップは、その後、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他の低価格な用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品までの範囲にわたる集積回路チップを含む任意の製品であり得る。
【０１３９】
材料化合物は、列挙された元素、たとえばＳｉＧｅに関して記載されることも理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含み、たとえば、ＳｉＧｅは、ＳｉｘＧｅ１−ｘを含み、ここでｘは１以下である、などである。それに加えて、他の元素は、化合物に含まれ得、それでも本原理にしたがって機能することができる。追加の元素を有する化合物は、本明細書では合金と呼ばれる。
【０１４０】
たとえば、「Ａ／Ｂ」、「Ａ、またはＢ、あるいはその両方」、および「ＡおよびＢのうちの少なくとも１つ」の場合、以下の「／」、「または、あるいはその両方」、および「のうちの少なくとも１つ」のいずれかの使用は、１番目に列挙されたオプション（Ａ）のみの選択、または、２番目に列挙されたオプション（Ｂ）のみの選択、または、両方のオプション（ＡおよびＢ）の選択を包含することが意図されていることが認識されるべきである。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、そのような表現は、１番目に列挙されたオプション（Ａ）のみの選択、または、２番目に列挙されたオプション（Ｂ）のみの選択、または、３番目に列挙されたオプション（Ｃ）のみの選択、または、１番目および２番目に列挙されたオプション（ＡおよびＢ）のみの選択、または、１番目および３番目に列挙されたオプション（ＡおよびＣ）のみの選択、または、２番目および３番目に列挙されたオプション（ＢおよびＣ）のみの選択、または、３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、この技術分野および関連する技術分野における通常の熟練者によって容易に明らかになるように、列挙された多くの項目に関して拡張され得る。
【０１４１】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、例示的な実施形態を限定することは意図されていない。本明細書で使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組合せといった用語は、本明細書で使用されるとき、記述された特徴、完全体、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を特定するが、１つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、またはこれらのグループ、あるいはその組合せの存在または追加を排除しない。
【０１４２】
「真下」、「下側」、「下にある」、「上側」、「上にある」などの空間的相対的な用語は、説明を容易にするために本明細書で使用され、図面において例示されたような別の要素または特徴に対する１つの要素または特徴の関係が説明され得る。空間的相対的な用語は、図面において描写された方位に加えて、使用または動作中のデバイスの異なる方位を包含することが意図される。たとえば、図面におけるデバイスが反転されると、他の要素または特徴の「下側」または「真下」のように記載された要素は、他の要素または特徴の「上側」に向けられるだろう。したがって、「下側」という用語は、上側および下側の両方の方位を包含することができる。デバイスは、他の方位へ向けられ（９０°または他の方位へ回転され）ることができ、本明細書で使用される空間的相対的な記述は、これに応じて解釈され得る。それに加えて、層が２つの層の「間に」存在すると称される場合、これは２つの層の間の唯一の層であり得るか、または１つまたは複数の介在層が存在し得ることも理解されるであろう。
【０１４３】
本明細書では第１、第２などの用語を使用して様々な要素を記述することができるが、これらの要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。したがって、以下で論じられる第１の要素は、本概念の範囲から逸脱することなく第２の要素と称され得る。
【０１４４】
（例示的であり限定的ではないと意図されている）デバイスおよび方法の好ましい実施形態を記載してきたが、上記の教示に照らして当業者によって改良および変更がなされ得ることに留意されたい。したがって、添付の特許請求の範囲によって概説されるような本発明の範囲内にある、開示された特定の実施形態において変更がなされ得ることが理解されるべきである。特許法によって要求される詳細および特殊性とともに、本発明の態様をこのように記載したが、特許請求され、特許証によって保護されることが望まれることが、添付の特許請求の範囲に記載されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
2020508566.tif 000029
2020508566.tif 000030