(57)【要約】画素のアレイであって、各画素が、ＣＨＥＭＦＥＴセンサと、シグマ・デルタＡＤＣとを備える。【選択図】図１
2020500317.tif 000002
【特許請求の範囲】
【請求項１】
画素のアレイであって、各画素が、
ＣＨＥＭＦＥＴセンサと、
シグマ・デルタＡＤＣと、
を備える、画素のアレイ。
【請求項２】
請求項１に記載の画素のアレイにおいて、前記ＣＨＭＥＦＥＴセンサがＩＳＦＥＴセンサである、画素のアレイ。
【請求項３】
請求項１または２に記載の画素のアレイにおいて、前記シグマ・デルタＡＤＣがシングル・エンド型一次シグマ・デルタＡＤＣである、画素のアレイ。
【請求項４】
請求項１〜３のいずれか一項記載の画素のアレイにおいて、各画素が、更に、バイアス制御手段を備える、アレイ。
【請求項５】
請求項１〜４のいずれか一項記載のアレイにおいて、各画素のエリアが、１００μｍ×１００μｍの領域を有する、アレイ。
【請求項６】
請求項１〜５のいずれか一項記載のアレイにおいて、前記アレイが、４００画素の領域を含む(comprise in)、アレイ。
【請求項７】
請求項１〜６のいずれか一項記載のアレイにおいて、各画素が、更に、当該画素からのデータの流れを制御するように構成されたスイッチを備える、アレイ。
【請求項８】
チップであって、
請求項２〜７のいずれか一項記載の画素のアレイと、
クロック発生回路であって、
ＩＳＦＥＴ信号をサンプリングするための、前記アレイにおける前記画素の全てに共通である第１クロック信号と、
前記信号の変換のために、前記アレイにわたって順次供給される第２クロック信号と、
を形成する、クロック発生回路と、
を備える、チップ。
【請求項９】
請求項８に記載のチップであって、更に、各画素内において前記ＩＳＦＥＴおよびＡＤＣを、必要とされるときにのみ、オンに切り替えることを可能にする制御信号を画素毎に形成する、チップ。
【請求項１０】
デバイスであって、各々生物学的または化学的物質を受けるように構成されたウェルのアレイを備え、前記ウェルのアレイが、請求項８または９に記載のチップ上に設けられる、デバイス。
【請求項１１】
請求項１０に記載のデバイスにおいて、各ウェルが１つよりも多い画素を覆う、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体に基づくデバイス、具体的には、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ：Ion-Sensing Field Effect Transistors）を使用した、電解質溶液における化学的および生物学的反応の検出の改良、またはそれに関係する改良に関する。
【従来技術】
【０００２】
化学的および生物学的反応を検出するために画素のアレイを設けることは周知である。このようなアレイにおいて使用されるセンサは、半導体デバイスであり、このＩＳＦＥＴデバイスの使用に対して、大量の関心が寄せられ研究が行われてきた。ＩＳＦＥＴは、電解質溶液の水素イオン濃度即ちｐＨを測定するために用いることができる。ＩＳＦＥＴが普及したのは、従来の層補型金属酸化物半導体（ＣＭＯＳ）技術の範囲内で製作することができ、大型のｐＨセンサのアレイが、高分解能のデータ取得回路と共に得られるからである。
【０００３】
これらの反応を測定および記録するためには、アレイを画素の列に分割し、この列毎にアナログ／ディジタル変換器（ＡＤＣ）を設けることがよく知られている。これは、列並列アーキテクチャとして知られており、長年にわたって産業に大きく貢献してきた。列毎に１つのＡＤＣを設けることによって、ハードウェア要件が下がる。何故なら、ＡＤＣは、１つの列、または複数の列内部にある画素の各々をサンプリングするように構成され、これによって、ときの経過と共に各画素からの出力を順次積み上げるからである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が提起することは、この背景とは反対である。本発明によれば、各画素がＣＨＥＭＦＥＴセンサとＡＤＣとを備える画素のアレイを提供する。ＣＨＥＭＦＥＴセンサはＩＳＦＥＴセンサであってもよい。
【課題を解決するための手段】
【０００５】
各画素内部にＡＤＣを設けることによって、本技術分野における現状を形成する列並列アーキテクチャによって規定される(dictate)ように、アナログ／ディジタル変換をその画素の外側で行うのではなく、その画素自体の内部で行うことが可能になる。
【０００６】
各画素内部にＡＤＣを設けることによって、アレイの内部にあるＩＳＦＥＴの全てによって生成されるアナログ信号の同時サンプリング、およびこのアナログ信号のディジタル信号への変換が可能になり、ディジタル信号を各画素から出力することができる。
【０００７】
各画素内部にＡＤＣを設けることが意味するのは、センサ・アレイの外側にＡＤＣのための空間をチップ上に割り当てる必要がないということである。各画素内部にＡＤＣを設けることによって、列並列アーキテクチャと比較して、チップ上の空間を事実上解放する。
【０００８】
画素内部にＡＤＣを設けることの更に他の利点は、アレイが完全にスケーラブルになることである。
ＡＤＣは、シグマ・デルタＡＤＣ、ＳＡＲ  ＡＤＣ、シングル・スロープＡＤＣ(Single-slope ADC)、デュアル・スロープＡＤＣ(dual-slope ADC)、ＦＬＡＳＨ  ＡＤＣ、またはパイプライン状ＡＤＣ、あるいは以上で述べたアーキテクチャの組み合わせであってもよい。ＡＤＣは、差動型でもシングル・エンド型でもよい。シグマ・デルタＡＤＣが有利であると言えるのは、これが他のＡＤＣよりも高い分解能を提供するからである。また、シグマ・デルタＡＤＣが有利であるのは、これがオーバーサンプリングＡＤＣであり、このサンプリングがいわゆる「ナイキスト」周波数よりもはるかに高い周波数で行われるからである。「ナイキスト」周波数とは、対象信号帯域幅の周波数の２倍の周波数である。このように高い周波数の技術的効果は、ＡＤＣサンプリングよりも前のノイズが事実上折り返され(folded down)、サンプリング後には０Ｈｚからサンプリング周波数の半分までの周波数範囲に収まることである。このノイズは、信号と共に、次にロー・パス・デシメーション・フィルタを通過する。このフィルタは、対象の信号帯域幅のカットオフ周波数を有し、したがって、このフィルタはノイズの殆ど全てを除去する。
【０００９】
これは、もっと低い、ナイキスト周波数に等しいサンプリング周波数でノイズが折り返すだけの他の種類のＡＤＣとは、対照的である。この結果、ノイズの全ては信号内部に保持されることになる。
【００１０】
シグマ・デルタＡＤＣは、シングル・エンド型一次シグマ・デルタＡＤＣでもよく、これは入手可能な最小のアーキテクチャが得られるという利点があり、したがって、本発明を可能な限り最小限の面積内で実装することを可能にする。１ビット一次シグマ・デルタＡＤＣは、特に、画素内に組み込むのに向いている。何故なら、このようなＡＤＣの動作を容易にするために要求されるのは、増幅器、比較器、サンプル・キャパシタ、および積分キャパシタで全てであるからである。１ビット一次シグマ・デルタＡＤＣは、トランジスタ、抵抗器、またはキャパシタというような、精度の高いアナログ素子を全く必要としない。必要とされる素子は、他のＡＤＣよりも小さなシリコン・フットプリントを占有する。その結果、他の種類のＡＤＣを収容するために必要とされる画素サイズと比較すると、画素サイズが縮小する。したがって、画素密度が高くなり、これによって一定面積内により多くの画素が設けられる。
【００１１】
代わりに、シグマ・デルタＡＤＣは、二次、三次、四次、五次、または六次シグマ・デルタＡＤＣであってもよい。
各画素は、更に、その画素における電流量を制御するために、バイアス制御手段(bias control)も備えてもよい。画素の外側ではなく、画素内部にバイアス制御手段を設けるのは、ノイズ制御を目的とするためである。何故なら、バイアス制御手段を画素内部に配置することによって、ノイズが画素から画素にバイアス制御手段を介して伝搬するのを防止するからである。
【００１２】
各画素のエリアは、１００μｍ×１００μｍ、または５０μｍ×５０μｍ、または２５μｍ×２５μｍ、または１０μｍ×１０μｍ、あるいは２．５μｍ×２．５μｍの領域でさえも有することができる。画素は正方形であってもよく、または矩形であってもよい。画素の充填密度を高くするためには、六角形の画素を使用してもよい。
【００１３】
アレイは多くの画素を備えることができる。４０００画素、６００万、または１億画素の領域さえも可能である。例えば、アレイは、４０×９６画素、または２５６×１６０画素であってもよい。画素は各々ＡＤＣを含むので、これらは完全にスケーラブルであり、したがって、アレイが使用される用途に応じて、実際上あらゆるサイズのアレイにでも形成することができる。
【００１４】
各画素は、更に、その画素から各画素が位置する列へのデータの流れを制御するように構成されたスイッチを備えてもよい。
更に、本発明によれば、チップを提供する。このチップは、先に論じた画素のアレイと、クロック発生回路(clocking arrangement)とを備える。クロック発生回路は、ＩＳＦＥＴ信号をサンプリングするための、アレイ内にある画素の全てに共通な第１クロック信号と、信号の変換のために、アレイにわたって順次供給される第２クロック信号とを含む。
【００１５】
画素の全てに共通の第１クロック信号を供給することによって、画素の各々においてアナログＩＳＦＥＴ信号の同時サンプリングが可能になる。
このチップは、更に、画素毎に制御信号を形成するように構成されてもよく、これらの信号は、各画素内にあるＩＳＦＥＴおよびＡＤＣを、要求されたときにだけ、オンに切り替えることを可能にする。これによって、アレイを動作させるために必要とされる電力の著しい低減、およびその結果として、アレイ内における望ましくない熱に関して効率の向上が得られる。
【００１６】
更に本発明によれば、デバイスを提供する。このデバイスは、各々、生物学的または化学的物質を受けるように構成されたウェルのアレイを備え、このウェルのアレイは、先に論じたようなチップの上方に設けられる。
【００１７】
この構成では、この技術分野における技術的現状を形成する列並列アーキテクチャに対して、全ての画素からのＩＳＦＥＴ信号の同時サンプリングを可能にするという著しい利点が得られる。反応を起こすことができる生物学的または化学的物質をウェルが収容するとき、ＩＳＦＥＴ信号の全てを同時にサンプリングすることによって、ウェル内で行われる反応が全て、サンプルが取り込まれるのと同じ時点となることが確保される。したがって、サンプルの全てが同時に取り込まれたときに、サンプル時間の差を参酌する必要がなくなる。
【００１８】
一旦ＩＳＦＥＴの全てのサンプリングが同時に行われたなら、信号のディジタル形態への変換をずらすこともできる。ずらした場合、画素アレイ全体を同時にサンプリングしつつも、アレイのピーク電流消費を最小限に抑える。
【図面の簡単な説明】
【００１９】
これより、例示としてのみ、添付図面を参照しながら、本発明について更に詳しくそして更に特定的に説明する。
【図１】図１は、画素のブロック図を示す。
【図２】図２は、例示的な４つの画素からの制御信号およびデータ出力の接続(connectivity)を示す。
【図３】図３は、画素タイミング図である。
【図４】図４は、ＲＶＡＬＩＤのタイミング図である。
【図５】図５は、シグマ・デルタＡＤＣのブロック図である。
【発明を実施するための形態】
【００２０】
図１は、一辺を１００μｍとした１つの正方形画素１０を示す画素のブロック図である。画素１０は、ＩＳＦＥＴ１２を内蔵し、ＩＳＦＥＴ１２はシグマ・デルタＡＤＣ１４に直接接続されている。シグマ・デルタＡＤＣ１４は、ＡＤＣ基準電圧ＶＲＥＦが供給され、ＩＳＦＥＴ１２からのアナログ信号のディジタル・ビットストリームへの変換を実行するように構成されている。
【００２１】
また、画素１０は、バイアス制御手段１６も含む。バイアス制御手段１６は、画素１０の外側からバイアス電流ＩＢを受け取る。バイアス電流ｌＢは、０．１μＡから１００μＡの範囲内、例えば、２μＡであり、ＩＳＦＥＴ１２およびシグマ・デルタＡＤＣ１４のバイアス制御を行うために使用される。
【００２２】
また、画素１０は、画素１０からのデータ出力Ｏを制御するように構成されたスイッチ１８も含む。スイッチ１８がアクティブ化されると、データ出力Ｏをシグマ・デルタＡＤＣ１４から、画素１０の外側に設けられた列ラインに接続する。
【００２３】
図２は、４つの画素１０から成る例示的な１組に対する制御信号およびデータ出力の接続(connectivity)を示す。明確化の理由のために、バイアス制御は省略されている。画素１０には、各々、行および列番号が割り当てられる。各列ｎ、ｎ＋１、ｎ＋２等における画素１０全てのデータ出力は接続されている。各画素行には、ｍ、ｍ＋１、ｍ＋２等と付番されている。スイッチト・キャパシタ方式で実装したシングル・エンド型一次シグマ・デルタ変調器が、ＡＤＣとして使用されている。ＩＳＦＥＴ１２は、ソース・フォロワＮＭＯＳフローティング・ゲート・トランジスタであり、そのバルクがそのソースに結ばれている。添付図面には示されない代替実施形態では、シングル・エンド型一次シグマ・デルタ変調器は、連続時間指定で設けられる。
【００２４】
図示する実施形態では、画素１０の主制御信号は、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＰＩＸ＿ＲＳＥＬ、ＳＤ＿ＲＳＥＬ、およびＲＶＡＬＩＤである。ＣＬＫ１は、ＩＳＦＥＴ１２の全てからの出力をサンプリングするために使用され、一方ＣＬＫ２およびＣＬＫ３はＡＤＣ変換を行うために使用される。ＰＩＸ＿ＲＳＥＬおよびＳＤ＿ＲＳＥＬは、それぞれ、ＩＳＦＥＴ１２およびシグマ・デルタＡＤＣ１４の行イネーブル信号である。ＳＤ  ＡＤＣ１４からのデータは、列単位に構成され、対応するＲＶＡＬＩＤ信号によって制御される。ＲＶＡＬＩＤ信号は、各行上でデータが有効であるときを示す。電力消費を低減するために、画素１０は必要とされるときにのみオンに切り替えられる。
【００２５】
シグマ・デルタＡＤＣ１４を各画素１０に一体化することの１つの利点は、画素アレイ１００全体を同時にサンプリングすることができ、したがってフレーム捕獲毎に同時に全てのＩＳＦＥＴ１２の出力を捕獲できることである。これは、データを処理することに関すると非常に有用な特徴である。何故なら、列並列アーキテクチャが使用されアレイが行毎にサンプリングされるときにおけるサンプルの捕獲時間差を参酌する必要がないからである。図２に示すアレイ全体の同時サンプリングを達成するために、ＣＬＫ１を全ての画素に対して共通にする必要がある。しかしながら、ＣＬＫ２およびＣＬＫ３は、ＡＤＣ変換を行うときにのみ使用されるので、ピーク電流消費を低減するために、全ての画素１０間でこれらをずらすことができる。
【００２６】
図３は、制御信号のタイミング図である。ＩＳＦＥＴ１２は、ＣＬＫ１＜３９：０＞によって全て同時にサンプリングされる。その後、ＣＬＫ２＜３９：０＞およびＣＬＫ３＜３９：０＞によって、アナログ／ディジタル変換がずらされて行われる。ＣＬＫ２＜ｍ＞とＣＬＫ３＜ｍ＞との間の唯一の相違は、ＣＬＫ３＜ｍ＞の立ち下がりエッジが、ＣＬＫ２＜ｍ＞の立ち下がりエッジよりも僅かに前に生ずることである（簡略化のために、図３にはＣＬＫ３＜０＞のみを示す）。オーバーサンプリング期間内に４０行全てをずらすには時間が足りないので、ＣＬＫ２およびＣＬＫ３のパターンは、８行毎に繰り返される。
【００２７】
電力消費を低減するために、画素１０内部のＩＳＦＥＴ１２およびＡＤＣ１４のブロックは、必要とされるときにのみオンに切り替えられる。これは、対応するＰＩＸ＿ＲＳＥＬおよびＳＤ＿ＲＳＥＬ信号を、それぞれ、ＣＬＫ１およびＣＬＫ２に先立ってオンに切り替えることによって行われる。
【００２８】
図４を参照すると、列毎に１本のデータ・ピンだけしかないので、ＲＶＡＬＩＤは、画素アレイの各行のビット・ストリームを出力ピンにラッチするために使用される。画素毎のデータは、ＲＶＡＬＩＤが高にセットされたときにのみ有効になる。ＲＶＡＬＩＤ＿ＳＴＡＲＴが、新たなフレームの開始を示すために使用される。２ＲＶＡＬＩＤ＿ＳＴＡＲＴパルス以内に収集される全てのデータは、同じフレームに属する。
【００２９】
全ての行に対するＲＶＡＬＩＤ信号がＬＯＷであるとき、列データ・ラインは、プル・ダウン抵抗器によってディジタル接地（ＧＮＤＤ）に引き下げられる(pull to)。こうして、ディジタル・コントローラへの入力が中間電圧に浮遊するのを防止する。
【００３０】
シングル・エンド型一次シグマ・デルタＡＤＣのブロック図を図５に示す。このＡＤＣは、スイッチト・キャパシタ・ネットワークに基づき、３０ｋＨｚのオーバーサンプリング周波数(oversampled frequency)において動作する。オーバーサンプリング比（ＯＳＲ）を５１２と仮定すると、ダウンサンプリングされたサンプリング・レートは、したがって５８．６Ｈｚ未満となり、復元される最大信号帯域幅はその半分以下となる。対象の信号帯域のカットオフ周波数を有するロー・パス・デシメーション・フィルタとの組み合わせにより、サンプリング前にあるノイズが折り返され、ロー・パス・デシメーション・フィルタによって効果的に排除される結果になる。
【００３１】
図５から明白なように、画素１０に入る信号数を減らすために、負の基準電圧をアナログ接地（ＧＮＤＡ）に設定する。正の基準電圧ＶＲＥＦＰおよび共通モード基準電圧ＶＣＭの双方は、アレイ１００における画素１０の行を跨ぐノイズ結合を低減するために、各画素１０内でバッファされる。
【００３２】
更に、本発明は、一例として様々な実施形態を参照しながら説明したが、開示した実施形態に限定されるのではないこと、そして添付する特許請求の範囲に定められる発明の範囲から逸脱することなく、代替実施形態も構成できる(construct)ことは、当業者には認められよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2020500317.tif 000009
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