(57)【要約】【要約書】  或る電力コンバータシステム（２００）において、回路要素（２４０）が、インダクタに対する電力の印加を制御するため、ＰＷＭサイクルの間、第１及び第２のＰＷＭ信号を生成する。回路要素（２１０）が、ＡＣ成分及びＤＣ成分を有するエラー信号を生成する。エラー信号は、インダクタに印加される又はインダクタによってつくられる電力の表示に応答して生成される。回路要素（２３０）が、エラー信号に応答してフィードバック制御信号を生成する。第１及び第２のＰＷＭ信号は、フィードバック制御信号に応答して制御される。
2020508632.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
パルス幅変調（ＰＷＭ）サイクルの間、インダクタに対する電力の印加を制御するための第１のＰＷＭ信号を生成するように配され、前記ＰＷＭサイクルの間、前記第１のＰＷＭ信号と重なる第２のＰＷＭ信号を生成するように配されるＰＷＭ論理回路であって、前記第２のＰＷＭ信号が前記第１のＰＷＭ信号の前にアサートされる、前記ＰＷＭ論理回路、
前記インダクタに関連する電力の表示に応答して、及び、前記第２のＰＷＭ信号に応答して、エラー制御信号を生成するように配されるループ回路要素、及び、
前記エラー信号を比較することに応答してフィードバック制御信号を生成するように配されるコンパレータ、
を含み、
前記第１のＰＷＭ信号の幅が、前記フィードバック制御信号に応答して選択的に制御される、
回路。
【請求項２】
請求項１に記載の回路であって、前記ＰＷＭ論理回路が、固定周波数クロック信号に応答して各ＰＷＭサイクルを生成するように配される、回路。
【請求項３】
請求項２に記載の回路であって、前記第２のＰＷＭ信号の幅が、前記フィードバック制御信号に応答して選択的に制御される、回路。
【請求項４】
請求項１に記載の回路であって、前記エラー制御信号の一つが、前記インダクタの電圧応答をエミュレートするために鋸歯波形の平均電圧に応答して前記ループ回路要素によって生成されるスロープ補償信号であり、前記スロープ補償信号が、ＲＣ（レジスタ−コンデンサ）時定数に応答して決定されるスロープを含み、前記スロープ補償信号が、前記第２のＰＷＭ信号に応答してリセットされる、回路。
【請求項５】
請求項１に記載の回路であって、前記ループ回路要素が、前記インダクタによってつくられる出力電圧の表示をハイパスフィルタすることに応答してＡＣ成分エラー信号を生成するように配される電圧ループ回路を含む、回路。
【請求項６】
請求項５に記載の回路であって、前記ループ回路要素が、前記インダクタによってつくられる出力電圧の表示を積分することに応答してＤＣ成分エラー信号を生成するように配される電圧ループ回路を含み、前記ＤＣ成分エラー信号が、前記ＤＣ成分エラー信号を生成するための差動差分増幅器（ＤＤＡ）のゲインを制御する、回路。
【請求項７】
請求項４に記載の回路であって、前記ループ回路要素が、前記インダクタに結合するための入力電圧の表示に応答してＡＣ成分エラー信号を生成するように配されるランプループ回路を含む、回路。
【請求項８】
請求項７に記載の回路であって、前記ランプループ回路の前記ＡＣ成分エラー信号が、前記第２のＰＷＭ信号に応答してエミュレーションコンデンサを充電及び放電することによって生成され、前記エミュレーションコンデンサが、前記インダクタに結合するための前記入力電圧への前記インダクタのランプ応答をエミュレートするように配される、回路。
【請求項９】
請求項７に記載の回路であって、前記ランプループ回路が、前記ランプループ回路の前記ＡＣ成分エラー信号をローパスフィルタすることに応答して生成されるスロープを周期的にサンプリングすることに応答して、ＤＣ成分エラー信号を生成するように配される、回路。
【請求項１０】
請求項１に記載の回路であって、前記ループ回路要素が、前記インダクタによってつくられる出力電圧の表示をハイパスフィルタすることに応答してＡＣ成分エラー信号を生成するように、及び、前記インダクタによってつくられる出力電圧の表示を積分することに応答してＤＣ成分エラー信号を生成するように配される電圧ループ回路を含む、回路。
【請求項１１】
請求項１０に記載の回路であって、前記ループ回路要素が、前記インダクタに結合するための入力電圧の表示に応答してＡＣ成分エラー信号を生成するように、及び、ランプループ回路の前記ＡＣ成分エラー信号をローパスフィルタすることに応答して生成されるスロープを周期的にサンプリングすることに応答してＤＣ成分エラー信号を生成するように配される、ランプループ回路を含む、回路。
【請求項１２】
請求項１１に記載の回路であって、前記コンパレータが、前記電圧ループ回路の前記ＡＣ成分エラー信号に応答して、前記電圧ループ回路の前記ＤＣ成分エラー信号に応答して、前記ランプループ回路の前記ＡＣ成分エラー信号に応答して、及び、前記ランプループ回路の前記ＤＣ成分エラー信号に応答して、前記フィードバック制御信号を生成するように配される、回路。
【請求項１３】
請求項１２に記載の回路であって、
前記第１のＰＷＭ信号に応答して、前記インダクタに電力を結合するように配されるスイッチング回路をさらに含み、
前記スイッチング回路が、前記インダクタの入力端子を前記インダクタに結合するための前記入力電圧に結合するための上側トランジスタと、前記インダクタの前記入力端子を接地電圧に結合するための下側トランジスタとを含む、
回路。
【請求項１４】
請求項１３に記載の回路であって、前記コンパレータが、前記下側トランジスタのソース及びドレイン間でつくられる電圧に応答して前記フィードバック制御信号を生成するように配される、回路。
【請求項１５】
システムであって、
基板、
前記基板上に配されるパルス幅変調（ＰＷＭ）論理回路であって、ＰＷＭサイクルの間、インダクタに対する電力の印加を制御するための第１のＰＷＭ信号を生成するため、及び、前記ＰＷＭサイクルの間、前記第１のＰＷＭ信号と重なる第２のＰＷＭ信号を生成するためのものであり、前記第２のＰＷＭ信号が前記第１のＰＷＭ信号の前にアサートされる、前記ＰＷＭ論理回路、
前記基板上に配され、前記インダクタに関連する電力の表示に応答してエラー制御信号を生成するためのループ回路要素、
前記基板上に配されるコンパレータであって、前記エラー信号を比較することに応答してフィードバック制御を生成するためのものであり、前記第１のＰＷＭ信号の幅及び前記第２のＰＷＭ信号の幅が、前記フィードバック制御信号に応答して選択的に制御される、前記コンパレータ、及び、
前記基板上に配されるスイッチング回路要素であって、前記第１のＰＷＭ信号がアサートされるとき、前記インダクタの入力端子を前記インダクタに結合するための入力電圧に結合するため、及び、前記ＰＷＭ信号がディアサートされるとき、前記インダクタの前記入力端子を接地電圧に結合するための、前記スイッチング回路要素、
を含む、システム。
【請求項１６】
請求項１５に記載のシステムであって、
前記ループ回路要素が、前記第２のＰＷＭ信号に応答して前記エラー制御信号を生成するように配され、
前記ループ回路要素が、前記インダクタによってつくられる出力電圧の表示をハイパスフィルタすることに応答してＡＣ成分エラー信号を生成するため、及び、前記インダクタによってつくられる出力電圧の表示を積分することに応答してＤＣ成分エラー信号を生成するために配される電圧ループ回路を含み、
前記ループ回路要素が、前記インダクタに結合するための入力電圧の表示に応答してＡＣ成分エラー信号を生成するため、及び、前記ランプループ回路の前記ＡＣ成分エラー信号をローパスフィルタすることに応答して生成されるスロープを周期的にサンプリングすることに応答してＤＣ成分エラー信号を生成するために配されるランプループ回路を含む、
システム。
【請求項１７】
請求項１６に記載のシステムであって、前記コンパレータが、前記電圧ループ回路の前記ＡＣ成分エラー信号に応答して、前記電圧ループ回路の前記ＤＣ成分エラー信号に応答して、前記ランプループ回路の前記ＡＣ成分エラー信号に応答して、前記ランプループ回路の前記ＤＣ成分エラー信号に応答して、及び、前記第１のＰＷＭ信号がディアサートされるとき前記スイッチング回路においてつくられる電圧に応答して、前記フィードバック制御信号を生成するように配される、システム。
【請求項１８】
方法であって、
ＰＷＭサイクルの間、インダクタに対する電力の印加を制御するための第１のＰＷＭ信号を生成すること、
前記ＰＷＭサイクルの間、第１のＰＷＭ信号と重なる第２のＰＷＭ信号を生成することであって、前記第２のＰＷＭ信号が前記第１のＰＷＭ信号の前にアサートされる、前記第２のＰＷＭ信号を生成すること、
前記インダクタに関連する電力の表示に応答してエラー制御信号を生成すること、及び、
前記エラー信号を比較することに応答して、フィードバック制御信号を生成すること、
を含み、
前記第１のＰＷＭ信号の幅及び前記第２のＰＷＭ信号の幅が、前記フィードバック制御信号に応答して選択的に制御される、
方法。
【請求項１９】
請求項１８に記載の方法であって、
前記第１のＰＷＭ信号がアサートされるとき、前記インダクタの入力端子を前記インダクタに結合するための入力電圧に結合すること、及び、前記第１のＰＷＭ信号がディアサートされるとき、前記インダクタの前記入力端子を接地電圧に結合すること、
を含む、方法。
【請求項２０】
請求項１８に記載の方法であって、前記エラー制御信号の一つ又は複数が、前記インダクタに関連する電力の表示のハイパスフィルタリングに応答して生成され、前記エラー制御信号の一つ又は複数が、前記インダクタに関連する電力の表示のローパスフィルタリングに応答して生成される、方法。
【発明の詳細な説明】
【背景技術】
【０００１】
電子デバイスが、より多様な応用例においてますます用いられており、そうした電子デバイスにとって、ますます広範囲の状況にわたり一層効率的及び効果的に動作するために、スイッチングタイプの電力供給が必要とされる。いくつかの電力供給のための制御回路要素は、広い安定範囲を有するように最適化される。しかし、広範囲の状況にわたって安定性を維持するために最適化された制御回路要素は、ＤＣ（直流電流）負荷における高速過渡現象に応答する能力が一層遅くなり得る。これに対し、高速過渡現象に応答するために最適化された電力供給のための制御回路要素は、一層低い安定性を有し得、高速過渡現象に応答するとき、比較的大量のＥＭＩを放出することがあり得る。
【発明の概要】
【０００２】
或る電力コンバータシステムにおいて、インダクタに対する電力の印加を制御するためのＰＷＭサイクルの間、回路要素が、第１及び第２のＰＷＭ信号を生成する。回路要素は、ＡＣ及びＤＣ成分を有するエラー信号を生成し、エラー信号は、インダクタに印加される又はインダクタによってつくられる電力の表示に応答して生成される。回路要素は、エラー信号に応答してフィードバック制御信号を生成する。第１及び第２のＰＷＭ信号は、フィードバック制御信号に応答して制御される。
【図面の簡単な説明】
【０００３】
【図１】本開示に従った直接増幅ランプトラッキング制御されたバックコンバータシステムの概略図である。
【０００４】
【図２】本開示に従った直接増幅ランプトラッキングコンバータの概略図である。
【０００５】
【図３】本開示に従った直接増幅ランプトラッキングのための積分器の概略図である。
【０００６】
【図４】本開示に従った直接増幅ランプトラッキングのための積分器の周波数応答のスペクトル図である。
【０００７】
【図５Ａ】本開示に従った直接増幅ランプトラッキングのためのゲイン及びレベルシフタの機能図である。
【０００８】
【図５Ｂ】本開示に従った直接増幅ランプトラッキングのための差動差分増幅器ベースのゲイン及びレベルシフタの概略図である。
【０００９】
【図５Ｃ】本開示に従った直接増幅ランプトラッキングのための相互コンダクタンスベースのゲイン及びレベルシフタの概略図である。
【００１０】
【図６Ａ】本開示に従った直接増幅ランプトラッキングのための過渡フィードフォワード回路の機能図である。
【００１１】
【図６Ｂ】本開示に従った直接増幅ランプトラッキングのための差動差分増幅器ベースの過渡フィードフォワード回路の概略図である。
【００１２】
【図６Ｃ】本開示に従った直接増幅ランプトラッキングのための相互コンダクタンスベースの過渡フィードフォワード回路の概略図である。
【００１３】
【図７】本開示に従った直接増幅ランプトラッキングのためのランプループ回路の機能図である。
【００１４】
【図８】本開示に従った直接増幅ランプトラッキングのためのスイッチング回路サンプルアンドホールド電流情報生成器の概略図である。
【００１５】
【図９】本開示に従った直接増幅ランプトラッキングのためのループコンパレータの概略図である。
【００１６】
【図１０】本開示に従った直接増幅ランプトラッキングのためのパルス幅変調論理回路の概略図である。
【００１７】
【図１１】本開示に従った直接増幅ランプトラッキングコンバータの定常状態動作における選択された波形の波形図である。
【００１８】
【図１２】本開示に従った直接増幅ランプトラッキングコンバータの合成された波形の波形図である。
【００１９】
【図１３】本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷に応答した、合成された波形の波形図である。
【００２０】
【図１４】本開示に従った直接増幅ランプトラッキングコンバータの減少した負荷に応答した、合成された波形の波形図である。
【００２１】
【図１５】本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷と、その後に続く減少した負荷に対する波形応答の波形図である。
【発明を実施するための形態】
【００２２】
例示の実施形態は、過渡現象に対して敏速に応答する一方で、比較的安定した動作を提供し、ＥＭＩ放出を最小化する。
【００２３】
ＤＣ−ＤＣ電力コンバータは、誘導性構成要素に対する入力電力の印加を制御し（例えば、スイッチオン及びオフし）、そのため、入力電力の電流より大きい電流が出力され得る。誘導性構成要素に対する入力電力の印加は、固定又は可変であり得るスイッチング周波数に従って切り替えられる。固定周波数コンバータには、（スイッチング周波数が固定されたままである）真の固定周波数コンバータ、及び、（過渡負荷状況に応答するためにスイッチング周波数が変更され得る）疑似固定周波数コンバータが含まれる。
【００２４】
ＤＣ−ＤＣ電力コンバータは、過渡負荷状況に応答するための補償回路を含み得る（例えば、ここで、応答は、印加された負荷が変化するとき、一定の出力電圧を維持するためのものである）。内部補償回路が、ＤＣ−ＤＣ電力コンバータのパッケージング内に完全に実装され得、一方、外部補償回路が外部構成要素を必要とする。
【００２５】
内部補償を備える固定周波数電力コンバータは、ピーク電流モード制御技法に従って動作し得る。しかし、内部補償を備える固定周波数電力コンバータは、高速過渡現象負荷状況に応答するのが比較的遅いことがある。外部補償構成要素（これは、サイズ、コスト、及び電力の考慮に起因して省かれることがある）がない場合、補償回路の安定性の範囲が、内部ループ補償及びスロープ補償回路が高速過渡現象（例えば、敏速に変化する）負荷状況に応答し得る速度が制限され得る。さらに、内部補償固定周波数電力コンバータは、大きな負荷電流の測定に関連する難しさが原因で、小さな負荷電流印加に制限されることがある。
【００２６】
疑似固定周波数コンバータは、フィードバックベースの位相ロックループ（ＰＬＬ）回路のコンスタントオン時間（又はヒステリシス）制御に従って動作し得る。また、疑似固定周波数コンバータは、内部補償及び／又は外部補償に従って動作し得る。内部補償疑似固定周波数コンバータは、スイッチング周波数を変化させることによって高速過渡現象負荷状況に応答し得る。しかし、スイッチング周波数を変化させることは、通常、電磁干渉（ＥＭＩ）の付加的な放出となり、これは、電気ノイズを増加させ得、信号対ノイズ比を悪化させ得る。広いループ帯域幅動作のために設計される補償回路において、スイッチング周波数を変化させることは、スイッチング周波数におけるジッタを誘発することがあり、これはＥＭＩの放出の一因となる。
【００２７】
ポータブルな応用例（例えば、ハンドヘルド又はオートモーティブ応用例）において、固定周波数電力コンバータのサイズ及び重さを低減するために、比較的高いスイッチング周波数が用いられる。しかし、固定周波数コンバータのスイッチング速度は、スイッチングノイズ及び構造上の制限によって制限され得る。例えば、高電流／低Ｒｄｓｏｎ（ドレインソース間オン抵抗）感知のためのノイズブランキング時間、ループコンパレータ応答時間、及び（例えば、入力電力を切り替えるための）ドライバ伝播遅延に起因してレイテンシが生じる。そのようなレイテンシは、コンバータが動作し得る全体的な周波数を制限する傾向がある。全体的な周波数の制限は、固定周波数コンバータのスイッチング周波数を、例えば、約３ＭＨｚより低く制限し得る。
【００２８】
対照的に、本願において説明される電力コンバータの固定周波数動作に対する直接増幅ランプトラッキング（directly amplified ramp tracking：ＤＡＲＴ）制御は、高速過渡現象負荷状況に応答するための真の固定周波数電力コンバータ動作を可能にする一方で、比較的高い負荷電流であっても内部補償制御に依拠する。説明されるＤＡＲＴ制御方法に従って動作する固定周波数電力コンバータは、例えば、約３又は４ＭＨｚより大きい高スイッチング周波数で動作し得る。
【００２９】
図１は、概して１００とした、本開示に従った例示の直接増幅ランプトラッキング制御されたバックコンバータシステムの概略図である。図１において、ＤＡＲＴコンバータ１１０は、バックコンバータシステム１００の動作を制御するための内部補償コントローラである。
【００３０】
動作において、ＤＡＲＴコンバータ１１０は、入力信号ＶＩＮから入力電力を受け取る。ＤＡＲＴコンバータ１１０は、入力信号ＶＩＮに応答して、及び、フィードバック電圧信号ＶＦＢに応答して、切り替えられた出力電力信号ＶＳＷを生成する。切り替えられた出力電力信号ＶＳＷは、生成される出力電圧Ｖｏｕｔをレギュレートするために配される。切り替えられた出力電力信号ＶＳＷは、コイルＬＯの第１の端子に結合される。コイルＬＯは、例えば、切り替えられた出力電力信号ＶＳＷの電圧を、コイルＬＯの第２の端子における第２の電圧に変換するためのインダクタである。
【００３１】
コイルＬＯの第２の端子における第２の電圧出力は、出力電圧Ｖｏｕｔを生成するために、コンデンサＣｏｕｔによってローパスフィルタされる。負荷Ｒｌｏａｄは、レギュレートされた出力電圧Ｖｏｕｔで電流ＩＯを受け取る。しかし、負荷Ｒｌｏａｄは、（例えば、高速過渡現象負荷状況を生成するときに）動的に変動し、これが、Ｖｏｕｔの電圧を変化させる。一連のＲｓ１及びＲｓ２によって形成される分圧器は、Ｖｏｕｔの電圧の変化の表示を提供するため信号ＶＦＢを（中央ノードにおいて）生成する。ＤＡＲＴコンバータ１１０内の（例えば、図２を参照して後述する）回路要素を制御するため、Ｖｏｕｔの電圧の変化の表示のスルーレートを増加させるために、任意選択のフィードフォワードコンデンサＣＦＦがＲｓ１と並列に結合され得る。
【００３２】
従って、ＤＡＲＴコンバータ１１０は、外部補償構成要素を備えて又は外部補償構成要素を備えずに動作し得、一つ（例えば、一つのみ）の（例えば、外部に生成されるフィードバック電圧ＶＦＢを結合するために用いられ、パッケージングコストを低減し得る）電圧レギュレーション制御ループ入力ピンを用いてＶｏｕｔの電圧をレギュレートし得る。必要とされる外部構成要素の数を低減することで、システムのコスト及び全体的なサイズが低減され得る。また、必要とされる外部構成要素の低減は、パッケージングされたＤＡＲＴコンバータ１１０の最終用途設計を簡略化し得る。
【００３３】
図２は、概して２００とした、本開示に従った例示の直接増幅ランプトラッキングコンバータの概略図である。図２において、（ＤＡＲＴコンバータ１１０に類似する）例示のＤＡＲＴコンバータ２００が、概して、電圧ループ２１０回路、ループコンパレータ２２０、ランプループ２３０回路、ＰＷＭ論理２４０回路、固定周波数オシレータ２５０、ドライバ２６０、スイッチング回路２７０、サンプル／ホールド２８０回路、及びＤＣ電流フィードバック表示生成器２９０を含むものとして説明される。ＤＡＲＴコンバータ２００の構成要素は、（例えば、２００と同じ広がりを持つ）単一基板上に形成され得る。代替として、コンバータ２００は、ＤＡＲＴコントローラ集積回路（ＩＣ）及び外部スイッチング回路２７０（すなわち、外部スイッチングトランジスタ）と共に実装され得、ＤＡＲＴコントローラＩＣは、スイッチング回路を駆動するためのドライバ出力端子を含む。
【００３４】
電圧ループ２１０回路及びランプループ２３０回路は、各々、（例えば、ループコンパレータ２２０の出力において提供される）フィードバック制御信号を内部に生成するため、制御信号のＡＣ（交流電流）びＤＣ（直流電流）成分を個別に最適化するために配される。制御信号は、（例えば、出力信号ＶＳＷを介して）外部インダクタのスイッチングを制御するために結合される。
【００３５】
例示の電圧ループ２１０回路は、ループコンパレータ２２０のフィードバック制御信号を生成するためのＤＣ成分制御信号及びＡＣ成分制御信号を生成するために、外部に生成されるＶＦＢ信号に応答する。電圧ループ２１０回路は、一層高いゲイン及び非常に遅いスルーレート制御信号（例えば、後述するＶＲＥＦ−ＩＮＴ及びＶｃｔｒｌ信号）を生成するために最適化されるＤＣ部を含む。また、電圧ループ２１０回路は、高スルーレート及び比較的制限されたゲイン制御信号（例えば、後述する電圧フィードフォワードＶＴＦＦ信号）を生成するためのＡＣ部を含む。
【００３６】
電圧ループ２１０回路は、過渡フィードフォワード２１２回路、ゲイン及びレベルシフタ２１４、並びに積分器２１６を含む。一般に、電圧ループ２１０回路は、ループコンバータ２２０への入力のための制御信号（例えば、ＶＴＦＦ、ＶＣＯＭ、及びＶｃｔｒｌ）を生成するため、フィードバック電圧信号ＶＦＢを電圧基準信号ＶＲＥＦと比較する。
【００３７】
過渡フィードフォワード２１２回路は、信号ＶＦＢ及びＶＲＥＦに応答して信号ＶＴＦＦ及びＶＣＯＭを生成する。過渡フィードフォワード２１２回路は、ＶＦＢ信号及びＶＲＥＦ信号間の高周波数差を示すための第１のエラー信号を生成するためＶＦＢをＶＲＥＦと比較する。第１のエラー信号は、５００パーセント近辺から１０００パーセント近辺の固定ゲインで増幅される。第１の増幅されたエラー信号は、ＶＴＦＦ信号を生成するためにハイパスフィルタされる。過渡フィードフォワードブロックは、即時の処理のために高周波数情報をループコンパレータ２００に敏速に提供することによって、高速過渡現象負荷状況に対するＤＡＲＴコンバータ２００の応答を改善する。過渡フィードフォワード２１２回路は、後述で図６Ａ、図６Ｂ、及び図６Ｃを参照してさらに説明される。
【００３８】
信号ＶＣＯＭはＤＣ電圧基準信号であり、ＤＣ電圧基準信号は、高アナログ電力レールと低アナログ電力レールとの間に電圧を生成するために分圧器によって生成され得る。生成された電圧が、高アナログ電力レールと低アナログ電力レールとの間の中間（例えば、それらの平均）にあるとき、信号ＶＣＯＭと比較して生成された信号のダイナミックレンジが最適化される。
【００３９】
積分器２１６は、ＶＦＢとＶＲＥＦとの差を積分し、信号ＶＲＥＦ−ＩＮＴを生成する。積分器２１６は、システム（例えば、システム１００）におけるＤＣ出力電圧エラーを（事実上なくすとは言わないまでも）低減するため、長い時定数に従って動作する。例えば、ＶＦＢ信号における降下が、入力レジスタ（例えば、５Ｍオーム）及びフィードバックコンデンサ（例えば、２０ｐＦ）に応答して決定される時定数に従って、信号ＶＲＥＦ−ＩＮＴを立ち上がらせる。
【００４０】
ゲイン及びレベルシフタ２１４は、ＶＦＢ及びＶＲＥＦ−ＩＮＴ信号に応答してＶｃｒｔｌ信号を生成する。ゲイン及びレベルシフタ２１４は、（例えば、ＶＦＢ電圧の減少に応答して増加する）第２のエラー信号を生成するために、ＶＦＢ及びＶＲＥＦ−ＩＮＴ信号間の差を感知する。第２のエラー信号は、５００パーセント近辺から１０００パーセント近辺の固定ゲインで増幅される。第２の増幅されたエラー信号は、出力のためのＶｃｒｔｌ信号を生成するために、固定共通電圧に基づいて正規化（例えば、レベルシフト）される。
【００４１】
ゲイン及びレベルシフタ２１４は、下記で図５Ａ、図５Ｂ、及び図５Ｃを参照してさらに説明される。
【００４２】
ランプループ２３０回路は、フィードバック制御信号を生成するため、ＤＣ成分制御信号及びＡＣ成分制御信号を生成するために、入力電圧ＶＩＮ信号に応答する。ランプループ２３０回路は、ループフィードバックの安定性を増大させるため、及び、スイッチングジッタを最小化するため、（ランプループ２３０の）第１のエラー信号を生成するためのＡＣ成分部分を含む。また、ランプループ２３０回路は、スロープ補償のための第２のエラー信号を生成するために最適化されるＤＣ成分部分を含む。第２のエラー信号は低ＤＣオフセットを含み、低ＤＣオフセットは、第２のエラー信号の積分の速度要件を低くする。
【００４３】
ランプループ２３０回路は、ランプ生成器２３２及びスロープ補償２３４回路を含む。ランプループ２３０回路は、ＶＩＮ及びＰＷＭＩＮＴに応答してランプ電圧信号ＶＲＡＭＰを生成する（信号ＶＲＡＭＰ及びＰＷＭＩＮＴは、例えば、図１１〜図１５を参照して後述する）。スロープ補償機能性は、ＰＷＭＩＮＴのデューティサイクルが５０パーセントより大きいときにも提供され得る。
【００４４】
ランプ生成器２３２は、電圧ＶＩＮに基づいてＶＳＬＯＰＥのランプスロープを変化させる（例えば、信号ＶＳＬＯＰＥは、図１１を参照して後述される）。電圧ＶＩＮは、切り替えられたインダクタに印加される電力の表示である。信号ＰＷＭＩＮＴがハイであるとき、信号ＶＲＡＭＰは、（立ち上がりエッジの間）ピーク振幅まで立ち上がる。信号ＰＷＭＩＮＴがローであるとき、信号ＶＲＡＭＰは、（立ち下がりエッジの間）立ち下がる。
【００４５】
スロープ補償２３４回路はＶＳＬＯＰＥ及びＶＳ／Ｈ信号を生成する。ＶＳＬＯＰＥ信号は、８０ｍＶ／μ秒近辺の立ち上がりスロープ及びほぼ垂直の立ち下がりスロープを有する鋸歯波形である。ＶＳ／Ｈ信号は、ＰＷＭ論理２４０回路によって生成されるＤＩＳＣＨＡＲＧＥ及びＳ／Ｈ信号に応答して生成される。図７を参照して後述されるように、ＶＲＡＭＰは、ＶＳＬＯＰＥを生成するためにローパスフィルタされ、ＶＳＬＯＰＥは、ＶＳ／Ｈ信号を生成するためのＳ／Ｈ信号に応答して各ＰＷＭサイクルにサンプリングされる。
【００４６】
ランプループ２３０回路（及び、ランプ生成器２３２及びスロープ補償２３４回路）は、下記の図７を参照してさらに説明される。
【００４７】
ループコンパレータ２２０は、各入力信号（例えば、各エラー信号）を結合し、ＰＷＭサイクルが終了されるべきときを示すためのフィードバック制御信号を生成する。ＰＷＭサイクルを終了させるための表示は、ループコンパレータ２２０に対する正入力の合計が、ループコンパレータ２２０に対する負入力の合計より高いとき、アサートされる。ループコンパレータ２２０の動作は、図９に関して後述される。
【００４８】
ＰＷＭ論理２４０回路は、ＰＷＭサイクルが終了されるべきときを示すためのフィードバック制御信号に応答する。ＰＷＭ論理２４０回路は、ＰＷＭＩＮＴ信号（ランプ生成器２３２を制御するための「内部」ＰＷＭ信号）を生成し、ＰＷＭＥＸＴ信号（ドライバ２６０を制御するための「外部」ＰＷＭ信号）を生成する。ＰＷＭＩＮＴ信号及びＰＷＭＥＸＴ信号は、（固定周波数オシレータ２５０によって生成される）システムクロックと、ループコンパレータ２２０によって出力されるＰＷＭサイクルを終了させるための表示（例えば、フィードバック制御信号）とに応答して生成される。ＰＷＭ論理２４０回路は、下記の図１０を参照してさらに説明される。
【００４９】
（例えば、固定周波数）オシレータ２５０は、（例えば、固定周波数）クロック信号を生成するために配される。ＰＷＭ論理２４０回路によって生成された制御信号は、クロック信号に対して同期される。オシレータ２５０の周波数を変化させることによって電気ノイズ（例えば、ＥＭＩ）が生成されるが、（例えば、クロック信号の周波数が変更され得るように）オシレータの動作周波数が変更され得る実装が考えられる。種々の例において、一層高いＥＭＩレベルが結果として生じ得るが、ＤＡＲＴコンバータが、外部及び／又は疑似固定周波数オシレータに応答して用いられ得る。
【００５０】
スイッチング回路２７０は、外部コイル（例えば、ノードＶＳＷに結合される、図１のコイルＬＯ）を励磁するためにハイサイドトランジスタを介して電流をソース（例えば、印加）するため、及び、外部コイルの電源を断つためにローサイドトランジスタを介して電流をソースするために、ＰＷＭＥＸＴ信号に応答する。動作の連続モードにおいて、コイルの電流は、ＰＷＭスイッチングサイクルのいかなるポイントでもゼロレベルに達しない。スイッチング回路２７０は、下記の図８を参照してさらに説明される。
【００５１】
スイッチング回路２７０のローサイドトランジスタを介してソースされる電流は、電流負荷（例えば、図１の電流ＩＯ）の表示を提供するために測定され得る。サンプル／ホールド２８０回路は、ノイズブランキング時間の間、下側トランジスタでつくられる電圧をサンプリングするように配される。サンプリングされた電圧は、下側トランジスタのＲｄｓｏｎ（ドレインソース間オン抵抗）に従って、下側トランジスタのドレイン‐ソースでつくられる電圧である。サンプル／ホールド回路は、各ＰＷＭスイッチングサイクルの間、サンプリングされた電圧を一定に保つように配される。ＤＣ電流フィードバック表示生成器２９０は、信号ＤＣＩ（直流電流表示）を生成するように配される。信号ＤＣＩは、（図９を参照して後述されるように）ＰＷＭサイクルを終了させるための表示を生成するため、ループコンパレータ２２０によって用いられ得る。
【００５２】
図３は、概して３００とした、本開示に従った直接増幅ランプトラッキングのための例示の積分器の概略図である。図３において、（積分器２１６に類似する）例示の積分器３００が、概して、差動差分増幅器３１０（ＡＭＰＥＲＲＯＲ）を含むものとして説明される。差動差分増幅器３１０は、第１のｇｍ（相互コンダクタンス）増幅器３１２及び第２のｇｍ増幅器３１４を含む。第１のｇｍ増幅器３１２及び第２のｇｍ増幅器３１４の出力は、合計され、ユニティゲインバッファ３１６（Ｘ１）によってバッファされる。バッファ３１６の出力は、差動差分増幅器３１２の出力信号ＶＲＥＦ−ＩＮＴである。
【００５３】
差動差分増幅器３１０は、積分器として配される４入力エラー増幅器として配される。第１のｇｍ増幅器３１２は、非反転入力Ｖ１及び反転入力Ｖ２を含む。第１のｇｍ増幅器３１２は、レジスタＲｉｎｔ（積分器レジスタ）及びコンデンサＣｉｎｔ（積分器コンデンサ）、並びに差動差分増幅器３１０の出力に応答して、フィードバック電圧ＶＦＢ及び基準電圧ＶＲＥＦの差を積分する。
【００５４】
第２のｇｍ増幅器３１４は、非反転入力Ｖ３及び反転入力Ｖ４を含む。第２のｇｍ増幅器３１４は、（バッファ３２０を介してノードＶ３に結合される）基準電圧ＶＲＥＦに応答して、及び、レジスタＲｋ１、Ｒｋ２、及びＲＤＣＭを含むフィードバックレジスタネットワークに応答して、積分のゲインを制御する。バッファ３２０は、Ｒｋ１及びＲｋ２の負荷からＶＲＥＦ信号を隔離する。レジスタＲＤＣＭは、選択信号ＤＣＭに応答して、レジスタＲｋ２と並列に選択的に結合される。選択信号ＤＣＭは、積分結果ＶＲＥＦ−ＩＮＴのゲインを低減させるためにフィードバック抵抗Ｒｋ２を低減させるため、不連続モード動作の間アサートされる。積分器３００のゲインの低減は、例えば、電力段がトライステート状態にされるときに生じる長期間の事象において、積分器３００の飽和防止を助ける。
【００５５】
ＤＣＭ関数が必要とされない種々の例において、レジスタＲｋ２が一定であり、積分器３００が固定ゲインを有するように、ＤＣＭ選択信号端子は取り除かれ得る。
【００５６】
差動差分増幅器３１０は、
Ｖ１−Ｖ２＝Ｖ４−Ｖ３      （１）
となるようなＶ１、Ｖ２、Ｖ３、及びＶ４入力を含み、Ｖ４について求めると、
Ｖ４＝２ＶＲＥＦ−Ｖ２      （２）
となる。
【００５７】
Ｖ２及びＶ４について求めると、それぞれ、
2020508632.tif 000003
2020508632.tif 000004
となる。
【００５８】
従って、積分器３００のＡＣ応答（例えば、変換関数）は、
2020508632.tif 000005
であり、ここで、
2020508632.tif 000006
であり、ｓはラプラス演算子である。
【００５９】
図４は、本開示に従った直接増幅ランプトラッキングのための積分器の周波数応答の例示のスペクトル図である。図４は、概して４００としたスペクトル図を示す。プロット４０２は、周波数（例えば、１ＧＨｚまでＤＣ）にわたるゲイン（例えば、ｄＢ単位）を示す。低周波数（例えば、１０Ｈｚ近辺）のゲインは、１５の値ｋに対して２３ｄＢ近辺から、５０の値ｋに対して３４ｄＢ近辺まで変動し、ここで、ｋは、積分器３００の出力レジスタＲｋ２対入力レジスタＲｋ１の比である。
【００６０】
積分器３００のＤＣゲインはｋの関数であり、ｋは、レジスタＲｋ１及びＲｋ２の値に従って決定される。ｋの値は、過度なゲインを伴わずに、システム損失をオフセットするための充分な（しかし過度でない）量のゲインを提供するように選択される（そうでない場合、メインのファスト制御ループとの干渉を増大させる恐れがある）。積分器変換関数の「ゼロ」が、ＤＡＲＴコントローラのフィードバックループの安定性の向上を助ける。
【００６１】
或るヒステリシス制御の（例えば、ＰＬＬ疑似固定周波数コンバータにおける）例において、積分器３００の「極」の位置は、フィードバックコントローラのファストループと干渉しないように、充分に低く選択される。積分器３００の極位置は、ミラー効果（例えば、出力に対する寄生静電容量入力）と関連する比較的小さな入力コンデンサＣｉｎｔに従って最小化される。極位置は、
2020508632.tif 000007
として表され得る。
【００６２】
図５Ａは、本開示に従った直接増幅ランプトラッキングのための例示のゲイン及びレベルシフタの機能図である。図５Ａは、概して５００とした、Ｖｃｔｒｌ信号生成器を示す。Ｖｃｔｒｌ信号生成器５００は、ゲイン及びレベルシフタ２１４に類似する。Ｖｃｔｒｌ信号生成器５００は、信号ＶＲＥＦ−ＩＮＴと信号ＶＦＢとの間の差（これは、例えば、エラー信号である）を決定するための減算器（ＳＵＢ）５０２を含む。ゲインバッファ５０４は、信号ＶＣＯＭの加算のため、減算器５０２の出力を正規化するように配される。信号ＶＣＯＭは、アナログ高電力レール（例えば、ＡＶＤＤ）とアナログ低電力レール（例えば、アナログ接地）との平均（例えば、「共通」）である一定の信号である。加算器５０６は、信号ＶＣＯＭをゲインバッファ５０４の正規化された出力に加算することに応答して、Ｖｃｔｒｌ信号を生成するように配される。
【００６３】
種々の例において、Ｖｃｔｒｌ信号生成器５００は、差動差分増幅器（例えば、図５ＢのＤＤＡ５１０を参照）又はｇｍ増幅器（例えば、相互コンダクタンス、例えば、図５Ｃのｇｍ増幅器５１０）であり得る。一般に、ＤＤＡは、低出力インピーダンス及び正確なゲイン制御を含むが、一層高いコストを要し、一層高いバイアス電流を消費する。対照的に、ｇｍ増幅器は、必要とする実装コストが一層低く、一層高い帯域幅を含むが、一層高い出力インピーダンスも含む。
【００６４】
Ｖｃｔｒｌ信号生成器５００は、ＤＡＲＴコンバータ１１０を制御するためのＶｃｔｒｌ信号を生成し、ＤＡＲＴコンバータ１１０は、バックコンバータシステム１００を制御する。バックコンバータシステム１００が、（例えば、更に、Ｖｃｔｒｌ信号の出力に負荷をかける）付加的な（例えば、内部）制御回路を含まないとき、Ｖｃｔｒｌ信号生成器は、低出力インピーダンスを必ずしも必要としない。そのような場合、一層低いコスト及び一層低い電力消費の理由で、ｇｍ増幅器の例が選択され得る。バックコンバータシステム１００が付加的な制御回路を含まないとき、一層低いコスト及び一層低い電力消費の理由で、ＤＤＡの例が選択され得る。
【００６５】
図５Ｂは、本開示に従った、直接増幅ランプトラッキングのための例示の差動差分増幅器ベースのゲイン及びレベルシフタの概略図である。図５Ｂは、概して５１０とした差動差分増幅器回路を示す。差動差分増幅器回路５１０は、Ｖｃｔｒｌ信号生成器５００のＤＤＡ実装の例である。差動差分増幅器回路５１０はＤＤＡ５１２を含み、ＤＤＡ５１２は、ｇｍ増幅器５１４及び５１６、コンデンサＣＴ、レジスタＲＴ、並びにバッファ５１８を含む。
【００６６】
バッファ５１８は、ＥＭＩベースノイズの注入を克服するための信号Ｖｃｔｒｌを充分に駆動するための低インピーダンス出力バッファである。信号Ｖｃｔｒｌは、第１のレジスタＲＮ１及び第２のレジスタＲＮ２を含むゲイン制御レジスタネットワークに結合される。レジスタベースのフィードバックは、正確なゲイン制御を保証することを助ける。コンデンサＣＴ及びレジスタＲＴは、フィードバックループアーキテクチャの安全性を保証することを助けるための補償を提供する。
【００６７】
ｇｍ増幅器５１４及び５１６は、大きな静止電流を引き出し得、比較的コストがかかる。ｇｍ増幅器５１４は、ＶＲＥＦ−ＩＮＴに結合される非反転入力、及び、ＶＦＢに結合される反転入力を含む。ｇｍ増幅器５１６は、ＶＣＯＭに結合される非反転入力、及び、Ｖｆｂｎに結合される反転入力を含む。
【００６８】
信号Ｖｆｂｎ（抵抗性ネットワーク「ｎ」フィードバック電圧）は、抵抗性ネットワーク、信号ＶＣＯＭ、及び信号Ｖｃｔｒｌに応答して、第１のレジスタＲＮ１と第２のレジスタＲＮ２との共通ノードにおいて生成される。ｇｍ増幅器５１４及び５１６の出力は、両方の出力のためＲＮ１及びＲＮ２によって形成されるフィードバックループが互いに等しいように共通に結合される。従って、
Ｖｆｂｎ−ＶＣ０Ｍ＝ＶＲＥＦ＿ＩＮＴ−ＶＦＢ      （８）
である。
【００６９】
また、Ｖｃｔｒｌは、
2020508632.tif 000008
として表され得る。
【００７０】
図５Ｃは、本開示に従った、直接増幅ランプトラッキングのための例示の相互コンダクタンスベースのゲイン及びレベルシフタの概略図である。図５Ｃは、概して５２０としたｇｍ増幅器回路を示し、ｇｍ増幅器回路は、ｇｍ増幅器５２２及びレジスタＲｇａｉｎを含む。ｇｍ増幅器５２０は、Ｖｃｔｒｌ信号生成器５００のｇｍ増幅器実装の例である。
【００７１】
差動差分増幅器回路５１０と比較して、ｇｍ増幅器５２０は、一層低いコストで一層低い静止電力消費を有して実装され得る。ｇｍ増幅器回路５２０のゲインは、ｇｍ増幅器５２２及びレジスタＲｇａｉｎによって決定される。相互コンダクタンス出力は、（例えば、固定）レジスタＲｇａｉｎにつくられる電圧であり、相互コンダクタンス出力は１／Ｒｇａｉｎに比例する。従って、出力信号Ｖｃｔｒｌに対する総ゲインは、レジスタＲｇａｉｎによって良好に制御され、
Ｖｃｔｒｌ＝Ｇｍ・Ｒｇａｉｎ・（ＶＲＥＦ＿ＩＮＴ−ＶＦＢ）＋ＶＣＯＭ      （１０）
として表され得る。
【００７２】
ｇｍ増幅器回路５２０出力インピーダンスは、レジスタＲｇａｉｎと並列のｇｍ増幅器５２２の出力インピーダンスである。従って、付加的な回路の入力によってロードされるときに信号Ｖｃｔｒｌの付加的な伝送路負荷をサポートするために、追加の出力バッファが用いられ得る。
【００７３】
図６Ａは、本開示に従った、直接増幅ランプトラッキングのための例示の過渡フィードフォワード回路の機能図である。図６Ａは、概して６００としたＶＴＦＦ（過渡フィードフォワード電圧）信号生成器を示す。ＶＴＦＦ信号生成器６００は、過渡フィードフォワード２１２回路に類似する。ＶＴＦＦ信号生成器６００は、信号ＶＦＢと信号ＶＲＥＦとの間の（例えば、ａである）差を決定するための減算器（ＳＵＢ）６０２を含む。
【００７４】
ゲインバッファ６０４は、コンデンサＣＨＰＦ及びレジスタＲＨＰＦによって行われるハイパスフィルタのため、減算器６０２の出力を緩衝するために配される。ゲインバッファ６０４出力は、コンデンサＣＨＰＦの第１の端子に結合され、コンデンサＣＨＰＦの第２の端子は、レジスタＲＨＰＦの第１の端子に結合される。レジスタＲＨＰＦの第２の端子は信号ＶＣＯＭに結合される。信号ＶＴＦＦは、コンデンサＣＨＰＦとレジスタＲＨＰＦとの間の共通ノードにおいてつくられる。
【００７５】
信号ＶＴＦＦは、
2020508632.tif 000009
として表され得る。
【００７６】
図６Ｂは、本開示に従った、直接増幅ランプトラッキングのための例示の差動差分増幅器ベースの過渡フィードフォワード回路の概略図である。図６Ｂは、概して６１０とした差動差分増幅器回路を示す。差動差分増幅器回路６１０は、ＶＴＦＦ信号生成器６００のＤＤＡ実装の例である。差動差分増幅器回路６１０はＤＤＡ６１２を含み、ＤＤＡ６１２は、ｇｍ増幅器６１４及び６１６、コンデンサＣＴ、レジスタＲＴ、並びにバッファ６１８を含む。
【００７７】
バッファ６１８は、ＥＭＩベースノイズの注入を克服するため、信号ＶＴＦＦを充分に駆動するための低インピーダンス出力バッファである。バッファ６１８は、コンデンサＣＨＰＦ及びレジスタＲＨＰＦによって行われるハイパスフィルタのため、ｇｍ増幅器６１４及び６１６（及び補償ネットワークコンデンサＣＴ及びレジスタＲＴ）の出力を緩衝するために配される。バッファ６１８出力は、コンデンサＣＨＰＦの第１の端子に結合され、コンデンサＣＨＰＦは、レジスタＲＨＰＦの第１の端子に結合される第２の端子を含む。レジスタＲＨＰＦの第２の端子は信号ＶＣＯＭに結合される。信号ＶＴＦＦは、コンデンサＣＨＰＦとレジスタＲＨＰＦとの間の共通ノードにおいてつくられる。
【００７８】
ｇｍ増幅器６１４及び６１６は、大きな静止電流を引き出し得、比較的コストがかかる。ｇｍ増幅器６１４は、ＶＦＢに結合される非反転入力、及び、ＶＲＥＦに結合される反転入力を含む。ｇｍ増幅器６１６は、ＶＣＯＭに結合される非反転入力、及び、レジスタＲｎ２とＲｎ１との間の共通ノード（Ｖｆｂｎ）に結合される反転入力を含む。
【００７９】
信号Ｖｆｂｎ（フィードバック電圧「ｎ」）は、抵抗性ネットワーク、信号ＶＣＯＭ、及び信号Ｖｆｂｎに応答して、第１のレジスタＲｎ１及び第２のレジスタＲｎ２の共通ノードにおいて生成される。ｇｍ増幅器６１４及び６１６の出力は、両方の出力のためＲｎ１及びＲｎ２によって形成されるフィードバックループが同じノードによって駆動されるように共通に結合される。従って、差動差分増幅器回路６１０のゲインは、
Ｒｎ１＝（ＧＡＩＮ−１）×Ｒｎ２      （１２）
として表され得る。
【００８０】
図６Ｃは、本開示に従った、直接増幅ランプトラッキングのための例示の相互コンダクタンスベースの過渡フィードフォワード回路の概略図である。図６Ｃは、概して６２０としたｇｍ増幅器回路を示し、ｇｍ増幅器回路は、ｇｍ増幅器６２２、レジスタＲｇａｉｎ、コンデンサＣＨＰＦ、及びレジスタＲＨＰＦを含む。ｇｍ増幅器６２０は、ＶＴＦＦ信号生成器６００のｇｍ増幅器実装の例である。
【００８１】
差動差分増幅器回路６１０と比較して、ｇｍ増幅器６２０は、一層低いコストで一層低い静止電力消費を有して実装され得る。ｇｍ増幅器回路６２０の変換関数は、ｇｍ増幅器６２２及びレジスタＲｇａｉｎのゲイン並びに（コンデンサＣＨＰＦ及びレジスタＲＨＰＦによって形成される）ハイパスフィルタによって決定される。従って、ｇｍ増幅器回路６２０の出力は、式１１に従って表され得る。
【００８２】
差動差分増幅器回路６１０及び／又はｇｍ増幅器回路６２０過渡フィードフォワード過渡ブロックは、ＶＦＢとＶＲＥＦとの間の過渡電圧変化を増幅（例えば、隔離及び拡大）するためのものである。増幅された過渡信号は、信号ＶＴＦＦを生成するために、（例えば、ＣＨＰＦ及びＲＨＰＦによって）ハイパスフィルタされる。信号ＶＴＦＦは、ループコンパレータ出力信号の生成のためループコンパレータ２２０によって信号ＶＣＯＭと比較される（ループコンパレータ２２０は、ＰＷＭ論理２４０回路、ランプループ２３０回路、及びループコンパレータ２２０それ自体を含むフィードバック制御ループの一部を形成する）。
【００８３】
また、或る同ゲインステージのＤＤＡの例において、ゲインバッファ５０４の出力は、差動差分増幅器回路６１０のコンデンサＣＨＰＦ及びレジスタＲＨＰＦによって形成されるハイパスフィルタを駆動するために用いられ得る。しかし、ハイパスフィルタの負荷効果が、信号Ｖｃｔｒｌに影響を及ぼし得る。
【００８４】
或る同ゲインステージのｇｍ増幅器例において、追加の分岐（例えば、電流ミラー）が、増幅器例６２０のコンデンサＣＨＰＦ及びレジスタＲＨＰＦによって形成されるハイパスフィルタに結合するための出力電流をソースし得る。追加の分岐のコストは比較的非常に低い。
【００８５】
図７は、本開示に従った、直接増幅ランプトラッキングのための例示のランプループ回路の機能図である。図７は、概して７００としたランプループ回路を示す。ランプループ回路７００（これは、ランプループ２３０回路に類似する）は、ランプ生成器７１０及びスロープ補償器７２０回路を含む。
【００８６】
ランプ生成器７１０は、レベルシフタ７１２及び７１４と、レジスタＲＲＡＭＰ及びＲＢＩＡＳ、並びにプログラム可能なコンデンサＣＲＡＭＰを含むＲＣネットワークと含む。ランプ生成器７１０は、タイミング信号ＰＷＭＩＮＴを受け取るように配される。タイミング信号ＰＷＭＩＮＴは、外部ＰＷＭ信号ＰＷＭＥＸＴの立ち上がりエッジの前に、８０ｎｓ近辺で生じる立ち上がりエッジによって特徴付けられる内部ＰＷＭ信号である（外部ＰＷＭ信号ＰＷＭＥＸＴは、スイッチング回路２７０に対する選択的なトグルのため、ドライバ２６０を制御するためのものである）。従って、第１のＰＷＭ信号（例えば、ＰＷＭＥＸＴ）及び第２のＰＷＭ信号（例えば、ＰＷＭＩＮＴ）が、（例えば、第１のＰＷＭ信号の少なくとも一部が、第２のＰＷＭ信号の一部と同時にアサートされるように）重複し得る。
【００８７】
ＰＷＭＩＮＴ信号の高部分は、レベルシフタ７１２によって最大ＶＤＤまでレベルシフトされ、レベルシフタ７１４によって最大ＶＩＮまでシフトアップされる。レベルシフトされたＰＷＭＩＮＴ信号は、ＲＣネットワークを駆動するように結合される。ＶＲＡＭＰ信号は、ＣＲＡＭＰの陽極板（例えば、端子）上に生成される。ＶＲＡＭＰのスルーレート（及びＶＳＬＯＰＥ信号のスルーレート）は、ＲＡＭＰ−ＡＤＪ（ランプ調節）信号の値に基づいてＣＲＡＭＰの静電容量を変化させることによって調節（例えば、微調整）され得る。ＲＡＭＰ−ＡＤＪ信号の値は、過渡応答性能を最適化するために、ピンストラッピング（pin-strapping）又はＰＭＢｕｓ（電力管理バス）コマンドを介して調節され得る。
【００８８】
スロープ補償器７２０回路は、平均ローパスフィルタ（ＬＰＦ）７２２と、バッファ７２４と、レジスタＲＳＬＯＰＥ及びプログラム可能なコンデンサＣＳＬＯＰＥを含むＲＣネットワークと、スロープコンデンサＣＳＬＯＰＥを放電するためのスイッチ７２６と、平均ＬＰＦ７２８とを含む。スロープ補償器７２０回路は、鋸歯波形ＶＳＬＯＰＥを生成する（信号ＶＳＬＯＰＥは、例えば、図１１を参照して後述される）。ＶＲＡＭＰ信号の立ち下がりエッジは、ＶＳＬＯＰＥの立ち上がりエッジのスロープと類似する及び／又は等しい（但し、極性が反対の）スロープを有する。
【００８９】
平均ＬＰＦ７２２及びバッファ７２４は、ＶＲＡＭＰ信号に応答して、（例えば、実際のＶｏｕｔ電圧に比例する）平均ＤＣ電圧を生成する。平均ＤＣ電圧は、スロープ補償器７２０の（ＲＳＬＯＰＥ及びＣＳＬＯＰＥを含む）ＲＣネットワークを駆動するためのものであり、ここで、スロープ補償電圧ＶＳＬＯＰＥは、ＲＳＬＯＰＥ及びＣＳＬＯＰＥの共通ノードにおいて生成される。スロープ補償電圧ＶＳＬＯＰＥのスロープは、ＲＣネットワークのＲＣ（レジスタ−コンデンサ）時定数に応答して決定される。信号ＶＳＬＯＰＥは、ループコンパレータ出力信号の生成のため、ループコンパレータ２２０の入力に結合される。
【００９０】
ＤＩＳＣＨＡＲＧＥ信号は、ゼロから１（論理状態）までのクロック信号変化に応答して、ＰＷＭ論理回路２４０によって生成される短パルスである。ＤＩＳＣＨＡＲＧＥ信号は、スロープコンデンサＣＳＬＯＰＥを放電するためにスイッチ７２６を閉じる（これが、ＶＳＬＯＰＥ信号の立ち上がりを終了させ、ＶＳＬＯＰＥ信号を、生成された平均ＤＣ電圧まで立ち下がらせる）。ＤＩＳＣＨＡＲＧＥ信号パルスが終了した（イナクティブ状態に遷移した）後、スロープコンデンサＣＳＬＯＰＥが平均ＤＣ電圧に基づいて再び充電し始めるように、スイッチ７２６が開かれる（これが、ＶＳＬＯＰＥ信号を再び立ち上がらせ、そのため鋸歯波形が生成される）。
【００９１】
Ｓ／Ｈ信号は、ゼロから１までのＰＷＭＩＮＴ信号変化に応答してＰＷＭ論理回路２４０によって生成される短パルスである。Ｓ／Ｈ信号は、ＰＷＭＩＮＴがイナクティブ状態に遷移するとき、スロープ補償信号ＶＳＬＯＰＥの（例えば、瞬時の）値に応答して、ホールドＤＣ電圧を生成するために、平均ＬＰＦ７２８をトリガする。ＶＳＬＯＰＥのホールドＤＣ電圧は、ＶＳＬＯＰＥ信号のＤＣオフセットの効果を低下させるために、ループコンパレータ２２０の入力に結合される。
【００９２】
ＰＷＭＩＮＴのデューティサイクルが５０％より高いとき、（例えば、フィードバック駆動される）コンバータ２００が安定することを保証するのを助けるために、スロープ補償は、ループコンパレータ出力信号の生成のためループコンパレータ２２０に入力される。信号ＶＲＡＭＰの平均は、
2020508632.tif 000010
として表され得、ここで、ＲＢＩＡＳ及びＲＲＡＭＰは、ランプ生成器７１０のＲＣネットワークのレジスタである。
【００９３】
ＲＲＡＭＰ及びＲＢＩＡＳを介する放電電流は、
2020508632.tif 000011
として表され得る。
【００９４】
立ち下がりスロープｍ２は、
2020508632.tif 000012
として表され得る。
【００９５】
ＰＷＭＩＮＴのデューティサイクルが５０％より高いとき、ループ安定性を保証するのを助けるため、立ち上がりスロープｍは、
2020508632.tif 000013
として表され得る。
【００９６】
スロープ補償が（例えば、システム１００の配置の前に）本質的に最適化され得るように、Ｖｏｕｔ、ＲＲＡＭＰ、及びＣＲＡＭＰは予め決定された値とし得る。ＤＡＲＴコンバータの本質的に最適化されたスロープ補償は、幾つかのピーク電流モード制御方法より効率的であり得る。
【００９７】
ピーク電流モード制御のため、スロープ補償は、配置の後、特定のインダクタの選択に起因して生じ得る最悪の状況を基準にして固定され得る。その結果、スロープ補償のための比較的大きなマージンが提供され、そのため、負荷過渡現象に対するシステム応答が、最適の応答時間から劣化する。
【００９８】
対照的に、ＶＲＡＭＰの立ち下がりスロープのスルーレートは予め決定され得る。従って、直接増幅ランプトラッキング制御されたコンバータスロープ補償設計は、比較的広い設計マージンを提供することなく最適化され得る。比較的広い設計マージンがあると、システム過渡応答に影響を及ぼし得る。
【００９９】
図８は、本開示に従った、直接増幅ランプトラッキングのための例示のスイッチング回路サンプルアンドホールド信号生成器の概略図である。図８において、例示のスイッチング回路サンプルアンドホールド信号生成器８００が、概して、スイッチング回路８１０（これはスイッチング回路２７０に類似する）、サンプル／ホールド８１２回路（これは、サンプル／ホールド２８０回路に類似する）、及びＤＣ電流フィードバック表示生成器８１４（これは、ＤＣ電流フィードバック表示生成器２９０回路に類似する）を含むものとして説明される。
【０１００】
二極周波数でのＱ値（例えば、品質係数）を減少させるために（ここで、１又はそれ以下のＱ値はループ安定性を増加させる）、小さなＤＣ電流フィードバックが、ループコンパレータ２２０によって駆動されるフィードバックループに付加される。電流情報は、バックコンバータの電力段から（例えば、スイッチング回路８１０のローサイドＦＥＴでつくられる電圧から）感知される。ローサイドＦＥＴでつくられる電圧は、（例えば、ローサイドＦＥＴがオンであるとき、外部インダクタを介して流れる）電流に比例する。
【０１０１】
ローサイドＦＥＴでつくられるこの電圧は、ノイズブランキング時間の後、サンプル／ホールド８１２回路によってサンプリング及びホールドされる。ＤＣ電流フィードバック表示生成器８１４は、サンプリング及びホールドされた（Ｓ／Ｈ）電圧からの電流情報を、スイッチング回路８１０の下側ＦＥＴを介して引き出された電流に比例する電流に変換するためのトランスインピーダンス増幅器である。ＤＣ電流（ＤＣＩ）フィードバック表示生成器８１４の出力（例えば、信号ＤＣＩ）は、フィードバック電流としてループコンパレータ２２０に結合される。
【０１０２】
ＶＲＡＭＰがインダクタ電流変化のＡＣ部をエミュレートするので、複素インピーダンスが存在する。例えば、二極ピークが、ＤＡＲＴのボードプロット分析に従って、ＬＣベースの変換関数に基づいて存在する。複素インピーダンスは、振幅及び位相の両方においてフィードバック信号の周波数依存となる。従って、位相角は二極近辺で減少する。トランスインピーダンス帯域幅が二極周波数近辺にあるとき、位相マージンは減少されることがある。適切な位相マージンを維持するために、比較的少量のＤＣ電流情報が、信号ＤＣＩを介して入力として、ループコンパレータ２２０に付加される。信号ＤＣＩは、Ｖｃｔｒｌレベルを調節するために、ループコンパレータ２２０によって処理される。従って、ＤＣＩ信号フィードバックを付加することが、二極周波数での位相マージンを改善し、（例えば、ＤＡＲＴ回路要素が、配置されたＤＡＲＴ回路のユーザによって選ばれるインダクタンスを有するインダクタに結合されるとき）ＤＡＲＴによって一層広い安定範囲を達成し得る。
【０１０３】
図９は、概して９００とした、本開示に従った直接増幅ランプトラッキングのための例示のループコンパレータの概略図である。図９において、例示のループコンパレータ９００（これは、ループコンパレータ２２０に類似し得る）が、概して、ＤＣＩフィードバック９１０回路、減算器（ＳＵＢ）９２０、９２２及び９２４、加算器９３０、並びに出力バッファ９４０を含むものとして説明される。
【０１０４】
ループコンパレータ９００は、入力信号ＶＴＦＦ（過渡フィードフォワード電圧）、ＶＣＯＭ（共通基準電圧）、ＶＲＡＭＰ、Ｖｃｔｒｌ、ＤＣＩ（負荷電流フィードバック情報）、ＶＳＬＯＰＥ、及びＶＳ／Ｈ（ＰＷＭＩＮＴ信号の立ち下がりエッジに応答してサンプリングされるスロープ補償信号ＶＳＬＯＰＥの一部）を比較するために配される。ＰＷＭＩＮＴ及びＰＷＭＥＸＴ信号の各々の立ち下がりエッジは、ループコンパレータ２２０によって、フィードバック制御信号出力に応答して開始される。従って、ループコンパレータ２２０は、フィードバックループベースの構成における入力信号の比較に基づいて、（例えば、外部コイルを駆動するための）ＰＷＭパルスを終了させる。
【０１０５】
例えば、減算器９２０は、ＶＣＯＭからＶＴＦＦ信号を減算するため、及び、加算器９３０の第１の入力との比較の（例えば、アナログ）結果を提供するために配される。ＤＣＩフィードバック回路９１０は、ＶＣＶＩ（電圧電流制御）信号を生成するため、Ｖｃｔｒｌ信号からＤＣＩ信号を減算するために配される。減算器９２２は、ＶＲＡＭＰからＶＣＶＩ信号を減算するため、及び、加算器９３０の第２の入力との比較の（例えば、アナログ）結果を提供するために配される。減算器９２４は、ＶＳＬＯＰＥからＶＳ／Ｈ信号を減算するため、及び、加算器９３０の第３の入力との比較の（例えば、アナログ）結果を提供するために配される。加算器９３０は、合成された出力信号を生成するため、第１、第２、及び第３の入力を加算するように配され、合成された出力信号は、ループコンパレータ出力を生成するためにバッファ９４０によって緩衝される。
【０１０６】
従って、正入力の合計Ｖｐｏｓ＝ＶＴＦＦ＋ＶＲＡＭＰ＋ＶＳＬＯＰＥは、負入力の合計Ｖｎｅｇ＝ＶＣＶＩ＋ＶＣＯＭ＋ＶＳ／Ｈと比較される。ＶｐｏｓがＶｎｅｇより大きくなるとき、ループコンパレータの出力はハイに遷移し、これが、ＰＷＭＩＮＴ及びＰＷＭＥＸＴのアサートを終了させる（例えば、ＰＷＭＩＮＴ及びＰＷＭＥＸＴ信号をローにさせる）。
【０１０７】
また、負荷電流フィードバック情報ＤＣＩは、ループコンパレータの６つのその他の入力の任意の一つと合成され得る。例えば、信号ＤＣＩは、ＶＣＯＭ及びＶｃｔｒｌ信号のいずれかと合成され得る。なぜなら、それらの変化率が比較的遅く、ソースインピーダンスが低いからである。従って、ＶＣＶＩとＶｃｔｒｌとの間の電圧差は、負荷電流フィードバック情報ＤＣＩに応答して負荷電流に比例して変化する。
【０１０８】
図１０は、概して１０００とした、本開示に従った直接増幅ランプトラッキングのための例示のパルス幅変調論理回路の概略図である。図１０において、例示のＰＷＭ論理１０００回路（これは、ＰＷＭ論理２４０回路に類似し得る）は、ラッチ１００２、ゲート１００４、立ち上がりエッジ遅延バッファ１００６、インバータ１００８、Ｓ／Ｈパルス生成器１０１０、及び放電パルス生成器１０１２を含む。一般に、ＰＷＭ論理１０００回路は、（ランプ生成器２３２を駆動するための）ＰＷＭＩＮＴ信号、（ドライバ２６０を駆動するための）ＰＷＭＥＸＴ信号、並びに（スロープ補償回路２３４を駆動するための）Ｓ／Ｈ及び放電信号を生成するためにループコンパレータ出力とシステムクロック信号とを受け取るように配される。
【０１０９】
（波形１０２０に示されるような）クロック信号１０２２は、各ＰＷＭサイクルにおいてＤＡＲＴを制御するためＤＡＲＴコンバータ２００の回路要素を同期させる。例えば、放電信号１０３０パルスは、クロック信号１０２２の立ち上がりエッジに応答して放電パルス生成器１０１２をトリガすることによって、クロックサイクル毎に生成される。
【０１１０】
ラッチ１００２は、クロック信号１０２２の立ち上がりエッジに応答してＰＷＭＩＮＴ信号１０２６をアサートする。ラッチ１００２は、ループコンパレータ信号１０２４の立ち上がりエッジに応答してＰＷＭＩＮＴ信号１０２６をディアサートする。ＰＷＭＩＮＴ信号１０２６は、ＶＲＡＭＰ信号のタイミングを制御する。例えば、ＶＲＡＭＰ信号は、ＰＷＭＩＮＴ信号１０２６がハイのときに立ち上がり、ＶＲＡＭＰ信号は、ＰＷＭＩＮＴ信号１０２６がローのときに立ち下がる（例えば、図１１の波形１１１４及び１１０８を参照）。
【０１１１】
ＰＷＭＥＸＴ信号１０２８は、ＰＷＭＩＮＴ信号１０２６に対する遅延した応答において生成される。例えば、ＰＷＭＩＮＴ信号１０２６は、立ち上がりエッジ遅延バッファ１００６に結合される。立ち上がりエッジ遅延バッファ１００６は、入力信号の立ち上がりエッジを、例えば８０ｎｓの間、遅延させるように配される。立ち上がりエッジ遅延バッファ１００６の出力は、ＰＷＭＩＮＴ信号１０２８を生成するために、ＰＷＭＩＮＴ信号１０２６と論理的にＡＮＤされる。従って、ＰＷＭＥＸＴ信号１０２８は、ＰＷＭＩＮＴ信号１０２８の立ち上がりエッジの後の（例えば、約８０ｎｓの）固定立ち上がりエッジ遅延時間１０３４の後、ハイに駆動される。また、ＰＷＭＥＸＴ信号１０２８は、ＰＷＭＩＮＴ信号１０２６の立ち下がりエッジと同時にローに駆動される。ＰＷＭＥＸＴ信号１０２８は、スイッチング回路２７０のスイッチノード電圧を駆動するためドライバ２６０に結合される。スイッチング回路２７０のスイッチノード電圧がハイに駆動されるとき、信号ＶＳＷのノードはハイに駆動される。
【０１１２】
Ｓ／Ｈ信号１０３２は、ＰＷＭＩＮＴ信号１０２６に応答して生成される。例えば、Ｓ／Ｈ信号１０３２はインバータ１００８に結合され、インバータ１００８は、Ｓ／Ｈパルス生成器１０１０に結合される。生成されたＳ／Ｈ信号１０３２は、狭パルス（約１０ｎｓ幅）を含み、これは、ＰＷＭＩＮＴ信号１０２６の立ち下がりエッジによってトリガされる。Ｓ／Ｈ信号１０３２は、ＰＷＭＩＮＴ信号１０２６の立ち下がりエッジに応答して、（例えば、スイッチ７２６を閉じることによって）スロープ補償鋸歯電圧のサンプリングを開始する。サンプリング及びホールドされた電圧は、ＶＳＬＯＰＥ信号のＤＣオフセットを低減するため、ループコンパレータ２２０入力に結合される。
【０１１３】
図１１は、概して１１００とした、本開示に従った直接増幅ランプトラッキングコンバータの定常状態動作における選択された波形の例示の波形図である。図１１において、波形１１００は、波形ＶＣＯＭ１１０２、ＶＴＦＦ１１０４、ＶＣＶＩ１１０６、ＶＲＡＭＰ１１０８、ＶＳ／Ｈ１１１０、ＶＳＬＯＰＥ１１１２、ＰＷＭＩＮＴ１１１４、及びＰＷＭＥＸＴ１１１６を含む。波形１１００は、例えば、定常状態において動作するＤＡＲＴコンバータ２００を示す。
【０１１４】
ループコンパレータ２２０の負荷過渡現象に対する応答が高められるようにＶＴＦＦ１１０４のＤＣ成分を除くために、信号ＶＣＯＭ１１０２及びＶＴＦＦ１１０４の第１のペアが、（例えば、ＶＴＦＦ１１０４からＶＣＯＭ１１０２を減算することによって）合成される。信号ＶＣＯＭ１１０２は、アナログ高電力レールとアナログ低電力レールとの平均として、（例えば、分圧器によって）生成される一定の信号であり、その平均は、ＶＣＯＭ１１０２と比較される信号のダイナミックレンジを最大化する。ＶＴＦＦ１１０４は、信号ＶＦＢの増幅されたＡＣ成分である（例えば、これは、図１の生成された出力電圧Ｖｏｕｔに応答して、一連のＲｓ１及びＲｓ２によって形成される分圧器によって生成される）。
【０１１５】
ＤＡＲＴコンバータ（例えば、１１０及び／又は２００）の定常状態動作の間、過渡変化はゼロであり、信号ＶＴＦＦ１１０４の値は、ＶＣＯＭ１１０２信号の値にほぼ等しい。例示された波形によって示されるように、ＶＴＦＦ１１０４は、比較的少量のＶｏｕｔリップルを含む。ＶＴＦＦ１１０４の平均電圧レベルは、ＶＣＯＭ１１０２の値に等しく、ＶＣＯＭ１１０２の値は、ＶＣＯＭを基準にして正規化されるその他のシステム信号からのオフセットを最小化する。
【０１１６】
フィードバックループの安定性を高めるため、信号ＶＣＶＩ１１０６及びＶＲＡＭＰ１１０８の第２のペアが合成される（例えば、ＶＣＶＩ１１０６がＶＲＡＭＰ１１０８から減算される）。定常状態動作の間、ＶＲＡＭＰ１１０８の平均電圧は、ＶＣＯＭ１１０２の電圧とほぼ同じである。ＶＲＡＭＰ１１０８の波形は、ＰＷＭＩＮＴ１１１４がハイのとき、一層高くランプする。ＶＲＡＭＰ１１０８のスロープは、ランプ生成器７１０のＶＩＮ及びレジスタＲＲＡＭＰ及びコンデンサＣＲＡＭＰに応答して決定される。ＶＲＡＭＰ１１０８振幅がＶＣＶＩ信号１１０６のレベルに達するとき、ＰＷＭＩＮＴ１１１４は、それに応じて（例えば、ループコンパレータ２２０の伝播遅延の後）ローに遷移する。ＰＷＭＩＮＴ１１１４信号がローに遷移した後、ＶＲＡＭＰ信号１１０８は、次のクロック信号の間、ＰＷＭＩＮＴ１１１４信号が再びアサートされるまで一層低くランプする。
【０１１７】
ＶＣＶＩ信号１１０６は、ＤＣ電流フィードバック信号ＤＣＩ（これは、例えば、ＤＣ電流フィードバック表示生成器２９０によって生成される）に応答して、及び、Ｖｃｔｒｌ信号（これは、例えば、ゲイン及びレベルシフタ２１４によって生成される）に応答して生成される。負荷電流が増加されるとき、信号ＤＣＩの増加が、信号ＶＣＶＩ１１０６のレベルを低減させる（例えば、Ｖｃｔｒｌ信号のレベルから下向きに移動する）。ＶＣＶＩ１１０６の低減に応答して、ＤＡＲＴフィードバックループは、（例えば、Ｖｃｔｒｌ信号が負荷電流の増加に応答して一層高くされるように）Ｖｃｔｒｌ信号を一層高くさせる。従って、信号ＶＣＶＩ１１０６は、ＶＲＡＭＰ１１０８のピークを交差し、Ｖｃｔｒｌ信号のレベルは、負荷電流における変化に応答して変動する。負荷電流がないとき、信号ＶＣＶＩ１１０６の電圧は、Ｖｃｔｒｌ信号の電圧とほぼ同じである。
【０１１８】
スロープ補償を提供するため、信号ＶＳ／Ｈ１１１０及びＶＳＬＯＰＥ１１１２の第３のペアが合成される（例えば、ＶＳ／Ｈ１１１０はループコンパレータ２２０によってＶＳＬＯＰＥ１１１２から減算される）。スロープ補償鋸歯波形ＶＳＬＯＰＥ１１１２は、スロープ補償をフィードバック制御ループに付加する。ＶＳ／Ｈ１１１０信号は、各ＰＷＭＩＮＴ立ち下がりエッジに応答してＶＳＬＯＰＥ１１１２の値をサンプリング及びホールドすることによって生成される。サンプリングされた電圧ＶＳ／Ｈ１１１０をＶＳＬＯＰＥ１１１２の（例えば、瞬時の）値から減算することが、積分（これは、フィードバック制御ループのダイナミックレンジを増加させる）の前に、フィードバック制御ループのＤＣオフセットを低減させる。
【０１１９】
上述のように、ＰＷＭＥＸＴ１１１６信号は、外部インダクタを切り替えるためのスイッチング回路（例えば、２７０）を制御する。（内部フィードバック制御ループを制御するための）ＰＷＭＩＮＴ１１１４信号は、ＰＷＭＥＸＴ１１１６信号より広い約８０ｎｓである（また、ＰＷＭＥＸＴ１１１６信号の約８０ｎｓ前に開始される）。８０ｎｓの遅延時間は、（例えば、外部インダクタが切り替えられる前に）フィードバック制御ループに応答するためにループコンパレータ２２０回路に時間を提供する。
【０１２０】
図１２は、概して１２００とした、本開示に従った直接増幅ランプトラッキングコンバータの合成された波形の例示の波形図である。図１２において、波形１２００は、合成された正入力波形（Ｖｐｏｓ）１２０４及び合成された負入力波形（Ｖｎｅｇ）１２０２を含む。例えば、正入力波形１２０４は、正の合計
Ｖｐｏｓ＝ＶＴＦＦ＋ＶＲＡＭＰ＋ＶＳＬＯＰＥ      （１７）
として表され得、負入力波形１２０２は、負の合計
Ｖｎｅｇ＝ＶＣＶＩ＋ＶＣ０Ｍ＋ＶＳ／Ｈ      （１８）
として表され得る。
【０１２１】
信号Ｖｐｏｓ１２０４がＶｎｅｇ１２０２より高いとき、ループコンパレータ２２０は、（例えば、ループコンパレータ２２０のレイテンシの後）ハイに遷移する。信号ＰＷＭＩＮＴ１２０６及びＰＷＭＥＸＴ１２０８の両方が（例えば、ループコンパレータ２２０の出力がハイ状態に遷移することに応答して）ローにされ、これが、外部インダクタが励磁されるＰＷＭサイクルの「オン時間」部分を終了させる。
【０１２２】
信号ＰＷＭＩＮＴ１２０６のアサートの開始時の放電パルス（例えば、１０１２参照）のアサートは、Ｖｐｏｓ１２０４信号を、最小Ｖｎｅｇ電圧１２１０を下回って下向きにする。放電パルスが終わった後、ＶＲＡＭＰ及びＶＳＬＯＰＥ信号は増加し、これが、Ｖｐｏｓ１２０４信号を、最小電圧１２１０を上回って上昇させる。Ｖｐｏｓ１２０４信号がＶｎｅｇ１２０２信号まで達すると、ループコンパレータ２２０は、ＰＷＭＩＮＴ信号１２０６及びＰＷＭＥＸＴ信号１２０８のアサートを終わらせるため、トリガされる。
【０１２３】
最小電圧１２１０から立ち上がってＶｎｅｇ１２０２信号に達するまでのＶｐｏｓ１２０４信号の立ち上がり時間は、ＰＷＭＥＸＴ信号１２０８の最小オン時間を決定する。ＰＷＭＥＸＴ信号１２０８の幅が比較的ゼロに近い（例えば、１０ナノ秒）ときでさえ、制御のための充分なマージンを提供するために、充分なＰＷＭＩＮＴ信号１２０６幅及びＶＲＡＭＰ振幅のヘッドルームがあることが、電圧及び時間のスケーリングの検査によって明らかである。従って、ＤＡＲＴ技法は、（例えば、幾つかのピーク電流モード制御の一層低い周波数制限と比較すると）非常に高いスイッチング周波数動作によく適している。
【０１２４】
図１３は、概して１３００とした、本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷に応答した合成された波形の例示の波形図である。図１３において、波形１３００は、Ｖｎｅｇ１３０２信号、Ｖｐｏｓ１３０４信号、ＰＷＭＩＮＴ信号１３１０、ＰＷＭＥＸＴ信号１３１２、及びＳＷ１３１４信号を含む。概して、図１３は、増加した負荷に対する例示のシステム応答を示す。
【０１２５】
負荷ステップアップ過渡現象の間、出力電圧Ｖｏｕｔは、増加した負荷によって引き込まれる電流の増加に基づいて下がる。低下された出力電圧Ｖｏｕｔに応答して、Ｖｎｅｇ１３０２信号（ループコンパレータ２２０の負入力の合計）は増加し、Ｖｐｏｓ１３０４信号（ループコンパレータ２２０の正入力の合計）のスロープは減少する。デューティサイクルのオンの割合は、出力電圧Ｖｏｕｔをターゲット電圧に向かって上昇させるために増加される。
【０１２６】
或る例示のシナリオにおいて、負荷ステップアップ過渡現象が１ｍｓの目盛り近辺で生じる。遅延バッファにより誘発される遅延（及び／又はクロック同期化ゲーティング）を伴わずに、ＤＡＲＴ制御ループは、負荷ステップアップ過渡現象に対する応答を敏速に開始する。例えば、Ｖｎｅｇ１３０２信号は、上向きに及び直近の電圧を超えて上昇し、一方、Ｖｐｏｓ１３０４信号のＶＴＦＦ電圧成分は、谷点１３０６を低下させ、Ｖｐｏｓ１３０４信号のスロープを変化させる。従って、デューティサイクルのオンの割合は、負荷ステップアップ過渡現象に応答して増加される。
【０１２７】
Ｖｎｅｇ１３０２信号が次のＰＷＭサイクルにおいて増加し続けるので、Ｖｐｏｓ１３０４信号のＶＴＦＦ電圧成分は、Ｖｐｏｓ１３０４信号の別の低下した谷点を誘発し、続いて起こるデューティサイクルは、出力電圧Ｖｏｕｔを増加させるために延長される。従って、デューティサイクルのオンの割合は、負荷ステップアップ過渡現象に応答して増加される。スイッチング信号ＳＷ１３１４は、（例えば、スイッチング回路ドライバ伝播レイテンシによって改変されるように）ＰＷＭＥＸＴ１３１２とタイミング（及びオンの割合）が類似する。
【０１２８】
図１４は、概して１４００とした、本開示に従った直接増幅ランプトラッキングコンバータの減少した負荷に応答した、合成された波形の例示の波形図である。図１４において、波形１４００は、Ｖｎｅｇ１４０２信号、Ｖｐｏｓ１４０４信号、ＰＷＭＩＮＴ信号１４０６、ＰＷＭＥＸＴ信号１４０８、及びＳＷ１４１０信号を含む。概して、図１４は、減少した負荷に対する例示のシステム応答を示す。
【０１２９】
負荷ステップダウン過渡現象の間、出力電圧Ｖｏｕｔは、減少した負荷によって引き出される電流の減少に基づいて上昇する。上昇した出力電圧Ｖｏｕｔに応答して、Ｖｎｅｇ１４０２信号（ループコンパレータ２２０の負入力の合計）は減少し、Ｖｐｏｓ１４０４信号（ループコンパレータ２２０の正入力の合計）のスロープは初期的に増加する。デューティサイクルのオンの割合は、出力電圧Ｖｏｕｔがターゲット電圧に向かって下がるのを助けるために（０パーセントにさえ）減少される。
【０１３０】
或る例示のシナリオにおいて、負荷ステップダウン過渡現象が１．５ｍｓの目盛り近辺で生じ、出力電圧Ｖｏｕｔが上昇する。遅延バッファにより誘発される遅延（及び／又はクロック同期化ゲーティング）を伴わずに、ＤＡＲＴ制御ループは出力電圧Ｖｏｕｔ上昇に応答する。例えば、Ｖｎｅｇ１４０２信号は立ち下がり、一方、Ｖｐｏｓ１４０４信号のＶＴＦＦ電圧成分は、Ｖｐｏｓ１４０４信号のスロープに対する変化に応じて上向きに上昇する。負荷ステップダウン過渡現象の大きさが比較的大きいので、Ｖｐｏｓ１４０４信号のＶＴＦＦ成分は比較的大きく、（例えば、通常、下向きの傾向がある）Ｖｐｏｓ１４０４信号の一部は、正のスロープに変更される。従って、デューティサイクルのオンの割合は、負荷ステップダウン過渡現象に応答して減少され、出力電圧Ｖｏｕｔはターゲット電圧に向かって低下される。
【０１３１】
負荷過渡現象解放が充分に大きいとき、ＰＷＭＥＸＴ信号１４０８及びＳＷ信号１４１０は、負荷ステップダウン過渡現象に対する最適の応答を提供するために省かれ得る。ＰＷＭＥＸＴ１４０８信号がアサートされないような場合（というのも、例えば、アサートされたＰＷＭＥＸＴ１４０８信号は、さもなければ最小ＰＷＭＥＸＴ幅要件を満たさない）、出力電圧Ｖｏｕｔがターゲット電圧に向かって低下されている連続する期間にわたってＤＡＲＴ制御ループが維持されるように、内部ＰＷＭＩＮＴ１４０６信号は依然として周期的にアサートされる。
【０１３２】
図１５は、概して１５００とした、本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷と、その後に続く減少した負荷とに対する波形応答の例示の波形図である。図１５において、波形１５００は、Ｖｏｕｔ１５０２信号、インダクタ電流１５０４、Ｖｃｔｒｌ信号１５０８、及びＶＣＶＩ信号１５１０を含む。概して、図１５は、増加した負荷及び減少した負荷に対する例示のシステム応答を示す。
【０１３３】
負荷電流が増加するとき、例えば、ターゲットとされる（例えば、レギュレートされた）電圧までＶｏｕｔ１５０２信号を回復するために充分なレベルにインダクタ電流１５０４が上昇するまでＶｏｕｔ１５０２信号が下がる。Ｖｏｕｔ１５０２信号の降下に応答して、Ｖｃｔｒｌ信号１５０８及びＶＣＶＩ信号１５１０は、ＰＷＭのオンの割合が増加するように上昇する（これが、インダクタ電流１５０４を増加させる）。負荷電流が０Ａから２０Ａまで変化するとき、インダクタ電流１５０４は同じ量の電流だけ変化する。ＤＣ電流フィードバック（ＤＣＩ）は、２０Ａの負荷電流増加に対し、Ｖｃｔｒｌ信号１５０８のレベルを、ＶＣＶＩ信号１５１０を約６０ｍＶ上回って上昇させる。
【０１３４】
負荷電流が減少するとき、例えば、ターゲットとされる（例えば、レギュレートされた）電圧までＶｏｕｔ１５０２信号を下げるために充分なレベルまでＰＷＭのオンの割合がインダクタ電流１５０４を減少させるまで、Ｖｏｕｔ１５０２信号が上昇する。ターゲットにされた電圧を上回ってＶｏｕｔ１５０２信号が上昇するとき、Ｖｃｔｒｌ信号１５０８及びＶＣＶＩ信号１５１０は、ＰＷＭオンの割合が減少するように下がる（これが、インダクタ電流１５０４を減少させる）。ターゲットにされた電圧を下回ってＶｏｕｔ１５０２信号が下がるとき、Ｖｃｔｒｌ信号１５０８及びＶＣＶＩ信号１５１０は、ＰＷＭオンの割合が増加するように上昇し（これが、インダクタ電流１５０４を増加させ）、ターゲットにされた電圧近辺でＶｏｕｔ１５０２信号がレギュレートされるように、Ｖｏｕｔ１５０２信号が上昇する。
【０１３５】
負荷電流が変化するとき、ＤＣＩ信号（これは、例えば、ＤＣ電流フィードバックループを形成するために用いられる）は、Ｖｃｔｒｌ信号１５０８の電圧レベルを変化させる。ＤＣＩ信号は、電力段二極のＱ値を減少させ、比較的大きな出力コンデンサ（例えば、バックコンバータシステム１００のコンデンサＣｏｕｔ）に関連する位相マージンを増加させる。
【０１３６】
１ｍｓの目盛りにおいて、制御電圧Ｖｃｔｒｌ１５０８及びＶＣＶＩ１５１０は、負荷セットアップ過渡現象に敏速に応答するために迅速に上昇する。負荷セットアップ過渡事象の後、制御電圧ＶＣＶＩは低負荷電流状況と同じレベルに戻り、一方、Ｖｃｔｒｌ信号１５０８は、Ｖｃｔｒｌ信号１５０８の低負荷電流状況レベルを約６０ｍＶ上回ったレベルに戻る。積分器２１６は、少なくとも６０ｍＶのシステムオフセットの電圧振幅に効率的に対応するように配される。従って、ＤＡＲＴの説明に従って配されるコンバータは、高負荷電流での高周波数動作（例えば、４０アンペア近辺より大きな電流で４ＭＨｚ近辺を上回る動作）に適している。
【０１３７】
これに対し、ピーク電流モード制御のための制御電圧は、同様の負荷電流に応答して約４００ｍＶ変化し得る。制御電圧の比較的大きな電圧振幅により、ピーク電流モードの間の内部補償を最適化するための一層大きな課題が生じる。
【０１３８】
特許請求の範囲内で、説明した実施形態における改変が可能であり、その他の実施形態が可能である。
【図１】
2020508632.tif 000014
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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