(57)【要約】  電子回路は、第１の差動入力及び第２の差動入力及び差動出力を備えた差動乗算回路と、以下を含む位相ロックループ（ＰＬＬ）回路と、を含み、位相ロックループ（ＰＬＬ）回路は、（１）差動乗算回路の差動出力に電気的に接続された第１の差動入力、第２の差動入力、及び出力を備えた平衡差動ミキサ回路、（２）平衡差動ミキサ回路の出力に電気的に接続された入力及び出力を有するループフィルタ、（３）ループフィルタの出力に電気的に接続された入力を有し、平衡差動ミキサ回路の第２の差動入力に電気的にフィードバックする出力を有する、電圧制御発振器（ＶＣＯ）回路、を含む。
2020515156.tif 000002
【特許請求の範囲】
【請求項１】
電子回路であって、
第１の差動入力及び第２の差動入力及び差動出力を備えた差動乗算回路、並びに
位相ロックループ（ＰＬＬ）回路であって、
前記差動乗算回路の前記差動出力に電気的に接続された第１の差動入力、第２の差動入力、及び出力を備えた平衡差動ミキサ回路と、
前記平衡差動ミキサ回路の前記出力に電気的に接続された入力及び出力を有するループフィルタと、
前記ループフィルタの前記出力に電気的に接続された入力を有し、且つ、前記平衡差動ミキサ回路の前記第２の差動入力に電気的にフィードバックする出力を備えた、電圧制御発振器（ＶＣＯ）回路と、を含む位相ロックループ（ＰＬＬ）回路、を含む電子回路。
【請求項２】
前記平衡差動ミキサ回路はギルバートミキサ回路を含む、請求項１に記載の電子回路。
【請求項３】
前記差動乗算回路は、二重平衡差動乗算回路である、請求項１に記載の電子回路。
【請求項４】
前記差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む三極管インターフェース回路を含む、請求項１に記載の電子回路。
【請求項５】
前記トランジスタはＭＯＳトランジスタである、請求項４に記載の電子回路。
【請求項６】
前記差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を含み、前記２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む、請求項１に記載の電子回路。
【請求項７】
前記２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する、請求項６に記載の電子回路。
【請求項８】
前記２つの三極管インターフェースの各々における前記トランジスタはＭＯＳトランジスタである、請求項６に記載の電子回路。
【請求項９】
前記ループフィルタはローパスフィルタである、請求項１に記載の電子回路。
【請求項１０】
前記ＰＬＬ回路は、前記平衡差動ミキサ回路の出力を前記ループフィルタの入力に接続する増幅器を更に含む、請求項９に記載の電子回路。
【請求項１１】
前記増幅器は、フォールデッドカスコード増幅器である、請求項１０に記載の電子回路。
【請求項１２】
前記ＰＬＬ回路は、前記ＶＣＯ回路の前記出力を前記平衡差動ミキサ回路の前記第２の差動入力に電気的に接続するバッファ回路を更に含む、請求項１に記載の電子回路。
【請求項１３】
前記平衡差動ミキサの前記第１の差動入力は、第１の入力線及び第２の入力線を有し、前記ＶＣＯ回路の前記出力は、差動出力であり、その第１の出力線は前記平衡差動ミキサの前記第１の差動入力の前記第１の入力線に電気的に接続され、第２の出力線は前記平衡差動ミキサの前記第１の差動入力の前記第２の入力線に電気的に接続される、請求項１に記載の電子回路。
【請求項１４】
前記差動乗算回路及び前記ＰＬＬ回路は、単一の集積回路チップ上に一緒に製造される、請求項１に記載の電子回路。
【請求項１５】
電子回路であって、
第１の差動入力、第２の差動入力、及び差動出力を備えた差動乗算回路、並びに
前記差動乗算回路の前記差動出力に接続された差動入力を有するフォールデッドカスコード増幅器、を含む電子回路。
【請求項１６】
前記フォールデッドカスコード増幅器は、バイアス電流を生成するための電流源部を含み、また、前記差動乗算回路及び前記フォールデッドカスコード増幅器は、互いに電気的に接続されて、その結果、前記電流源部によって生成された前記バイアス電流は、前記フォールデッドカスコード増幅器と前記差動乗算回路の両方によって共有される、請求項１５に記載の電子回路。
【請求項１７】
前記差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む三極管インターフェース回路を含む、請求項１６に記載の電子回路。
【請求項１８】
前記トランジスタはＭＯＳトランジスタである、請求項１７に記載の電子回路。
【請求項１９】
前記差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を含み、前記２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む、請求項１６に記載の電子回路。
【請求項２０】
２つの三極管インターフェース回路が、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する、請求項１９に記載の電子回路。
【請求項２１】
前記２つの三極管インターフェースの各々における前記トランジスタはＭＯＳトランジスタである、請求項１９に記載の電子回路。
【請求項２２】
前記差動乗算器の前記差動出力は第１の出力線及び第２の出力線を有し、前記電子回路は更に、
固定のバイアス電圧を受け取るための第１の入力線と、前記フォールデッドカスコード増幅器の前記出力に電気的に接続された第２の入力線とを有する差動入力を備えたフィードバック回路を含み、前記フィードバック回路は前記フォールデッドカスコード増幅器の前記差動入力の前記第１の入力線に電気的に接続された出力線も有し、また、動作中に前記フィードバック回路は前記カスコード増幅器の前記出力線上の出力電圧のＤＣ成分を固定のＤＣ値に保持する、請求項１８に記載の電子回路。
【請求項２３】
前記固定のＤＣ値は、前記フィードバック回路の前記差動入力の前記第１の入力線に印加された前記固定バイアス電圧によって決定される、請求項２２に記載の電子回路。
【請求項２４】
前記フィードバック回路は、差動増幅器と、前記差動増幅器の出力に電気的に接続されたローパスフィルタとを含み、前記差動増幅器は前記フィードバック回路の前記差動入力から入力信号を受け取るように配置される、請求項２２に記載の電子回路。
【請求項２５】
前記フィードバック回路は、第１のローパスフィルタ、第２のローパスフィルタ、及び、前記第１のローパスフィルタに電気的に接続された第１の出力線と前記第２のローパスフィルタに接続された第２の出力線とを有する差動出力を備えた差動増幅器を含み、前記差動増幅器は前記フィードバック回路の前記差動入力から入力信号を受け取るように配置され、前記第１のローパスフィルタの出力は、前記フォールデッドカスコード増幅器の前記差動入力の前記第１の入力線に電気的に接続され、前記第２のローパスフィルタの出力は、前記フォールデッドカスコード増幅器の前記差動入力の前記第２の入力線に電気的に接続される、請求項２２に記載の電子回路。
【請求項２６】
前記差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む三極管インターフェース回路を含む、請求項２２に記載の電子回路。
【請求項２７】
前記トランジスタはＭＯＳトランジスタである、請求項２６に記載の電子回路。
【請求項２８】
前記差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を含み、前記２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む、請求項２２に記載の電子回路。
【請求項２９】
前記２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する、請求項２８に記載の電子回路。
【請求項３０】
前記２つの三極管インターフェースの各々における前記トランジスタはＭＯＳトランジスタである、請求項２８に記載の電子回路。
【請求項３１】
前記差動乗算回路及び前記フォールデッドカスコード増幅器は、単一の集積回路チップ上に一緒に製造される、請求項１５に記載の電子回路。
【請求項３２】
電子回路であって、
第１の出力線及び第２の出力線を有する差動出力を備えた差動乗算回路、並びに
第１の入力線及び第２の入力線を有する差動入力を備え且つ出力を有する第１のフィードバック回路、を含み、
前記差動乗算回路は、
動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含み、且つ負荷側及びバイアス電流側を有する、第１の三極管インターフェース回路と、
動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含み、且つ負荷側及びバイアス電流側を有する、第２の三極管インターフェース回路であって、前記第１及び前記第２の三極管インターフェース回路は互いに電気的に接続される、第２の三極管インターフェース回路と、
前記第１及び前記第２の三極管インターフェース回路の前記負荷側に電気的に接続される差動負荷回路と、
前記第１及び前記第２の三極管インターフェース回路の前記バイアス電流側に電気的に接続されるバイアス電流源ユニットと、を含み、
前記第１のフィードバック回路の前記第１の入力線は、バイアス電圧を受け取るためのものであり、前記第１のフィードバック回路の前記第２の入力線は、前記差動乗算回路の前記第１の出力線に電気的に接続され、前記第１のフィードバック回路の前記出力は、前記差動乗算回路に電気的に接続される、電子回路。
【請求項３３】
前記第１及び前記第２の三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する、請求項３２に記載の電子回路。
【請求項３４】
前記第１の三極管インターフェースのトランジスタはＭＯＳトランジスタであり、前記第２の三極管インターフェースのトランジスタはＭＯＳトランジスタである、請求項３２に記載の電子回路。
【請求項３５】
前記第１のフィードバック回路の前記出力は、前記差動乗算回路の前記第１の出力線に電気的に接続される、請求項３２に記載の電子回路。
【請求項３６】
前記第１のフィードバック回路の前記出力は、前記第１の三極管インターフェース回路の前記電流側に電気的に接続される、請求項３２に記載の電子回路。
【請求項３７】
前記第１のフィードバック回路の前記出力は、前記第１及び前記第２の三極管インターフェース回路の両方の前記電流側に電気的に接続される、請求項３２に記載の電子回路。
【請求項３８】
第１の入力線及び第２の入力線を有する差動入力を備え、且つ出力を有する第２のフィードバック回路を更に含み、前記第２のフィードバック回路の前記第１の入力線は、バイアス電圧を受け取るためのものであり、前記第２のフィードバック回路の前記第２の入力線は、前記差動乗算回路の前記第２の出力線に電気的に接続され、前記第２のフィードバック回路の前記出力は、前記差動乗算回路に電気的に接続される、請求項３２に記載の電子回路。
【請求項３９】
前記第２のフィードバック回路の前記出力は、前記差動乗算回路の前記第２の出力線に電気的に接続される、請求項３８に記載の電子回路。
【請求項４０】
前記第２のフィードバック回路の前記出力は、前記第２の三極管インターフェース回路の前記電流側に電気的に接続される、請求項３８に記載の電子回路。
【請求項４１】
前記第２のフィードバック回路の前記出力は、前記第１及び前記第２の三極管インターフェース回路の両方の前記電流側に電気的に接続される、請求項３８に記載の電子回路。
【請求項４２】
前記第１のフィードバック回路は、前記バイアス電圧を受け取るための第１の入力線と、前記差動乗算回路の前記差動出力の前記第１の出力線に電気的に接続された第２の入力線と、を有する差動入力を備えた差動増幅器を含む、請求項３８に記載の電子回路。
【請求項４３】
前記第２のフィードバック回路は、前記バイアス電圧を受け取るための第１の入力線と、前記差動乗算回路の前記差動出力の前記第２の出力線に電気的に接続された第２の入力線と、を有する差動入力を備えた差動増幅器を含む、請求項４２に記載の電子回路。
【請求項４４】
電子回路であって、
差動乗算回路と、
差動ミキサ回路と、
前記差動乗算回路及び前記差動ミキサ回路にバイアス電流を供給するための電流源部と、を含み、
前記差動乗算回路及び前記差動ミキサ回路は、互いに電気的に積み重ねられ、その結果、前記電流源部によって前記差動乗算回路に供給された前記バイアス電流は、前記差動ミキサ回路に対してもバイアス電流として働く、電子回路。
【請求項４５】
前記差動乗算回路は、二重平衡差動乗算回路である、請求項４４に記載の電子回路。
【請求項４６】
前記差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む三極管インターフェース回路を含む、請求項４４に記載の電子回路。
【請求項４７】
トランジスタはＭＯＳトランジスタである、請求項４６に記載の電子回路。
【請求項４８】
前記差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を含み、前記２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタを含む、請求項４４に記載の電子回路。
【請求項４９】
前記２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する、請求項４８に記載の電子回路。
【請求項５０】
前記第１の三極管インターフェースのトランジスタはＭＯＳトランジスタであり、前記第２の三極管インターフェースのトランジスタはＭＯＳトランジスタである、請求項４８に記載の電子回路。
【請求項５１】
前記差動ミキサ回路は平衡差動ミキサ回路である、請求項４４に記載の電子回路。
【請求項５２】
前記差動ミキサ回路はギルバートミキサ回路を含む、請求項４４に記載の電子回路。
【請求項５３】
第１の差動入力及び第２の差動入力及び差動出力を備えた差動乗算回路と、以下によって形成される位相ロックループ（ＰＬＬ）回路と、を含む位相加算回路を初期化する方法であって、前記位相ロックループ（ＰＬＬ）回路は、（１）前記差動乗算回路の前記差動出力に電気的に接続された平衡差動ミキサ回路、（２）前記平衡差動ミキサ回路の前記出力に電気的に接続された入力を電気的に備えたフォールデッドカスコード増幅器、（３）前記フォールデッドカスコード増幅器の出力に電気的に接続されたループフィルタ、（４）前記ループフィルタの出力に電気的に接続され、且つ前記平衡差動ミキサ回路の前記第２の差動入力に電気的にフィードバックする出力を備えた、電圧制御発振器（ＶＣＯ）回路、によって形成され、前記方法は、
前記差動乗算器の前記第１の差動入力をアースに切り替え可能に接続するステップと、
前記ループフィルタへの入力を、前記フォールデッドカスコード増幅器の前記出力から、前記ＶＣＯの出力から得られる信号に切り替えるステップと、
前記差動乗算器の前記第１の差動入力がアースに接続され、且つ、前記ループフィルタへの前記入力が前記ＶＣＯの前記出力から得られる前記信号である間に、前記フォールデッドカスコード増幅器の前記出力を、前記ループフィルタの前記出力と比較するステップと、
前記フォールデッドカスコード増幅器の出力を前記ループフィルタの出力と比較する間に、前記フォールデッドカスコード増幅器の前記出力が前記ループフィルタの前記出力にほぼ等しくなるまで、前記フォールデッドカスコード増幅器の前記入力に漸増量の電流を徐々に増しながら導入するステップと、
前記フォールデッドカスコード増幅器の前記出力が前記ループフィルタの前記出力とほぼ等しいと判断すると、前記ループフィルタの入力を、前記ＶＣＯの出力から得られる前記信号から、前記フォールデッドカスコード増幅器の前記出力に切り替えるステップと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１７年３月２０日に出願された米国仮特許出願第６２／４７３，６８３号明細書の利益を主張するものであり、該出願はその全体が参照により本明細書に組み込まれる。
【０００２】
実施形態は一般的に、アナログ乗算器及び位相ロックループなどの信号位相を有して動作する回路に関する。
【背景技術】
【０００３】
長い電気的距離に渡って位相コヒーレント信号を分配するための一般的な方法が、２０１３年１０月８日に公開された、Ｍｉｈａｉ  Ｂａｎｕ及びＶｌａｄｉｍｉｒ  Ｐｒｏｄａｎｏｖによる「Ｍｅｔｈｏｄ  ａｎｄ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｕｌｔｉ−ｐｏｉｎｔ  Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｉｏｎ  ｗｉｔｈ  Ｐｈａｓｅ  Ｓｙｎｃｈｒｏｎｉｚｅｄ  Ｌｏｃａｌ  Ｃａｒｒｉｅｒｓ」と題された米国特許第８，５５３，８２６号明細書に記載されており、該特許の開示内容は、その全体が参照により本明細書に組み込まれる。この方法の１つの用途は、２０１３年１２月１７日に公開された、Ｍｉｈａｉ  Ｂａｎｕ、Ｙｉｐｉｎｇ  Ｆｅｎｇ、及びＶｌａｄｉｍｉｒ  Ｐｒｏｄａｎｏｖによる「Ｌｏｗ  Ｃｏｓｔ，  Ａｃｔｉｖｅ  Ａｎｔｅｎｎａ  Ａｒｒａｙｓ」と題された米国特許８，６１１，９５９号明細書に記載されたような、アクティブアレイにおける局部発振器（ＬＯ）信号の分配であり、該特許の開示内容は、その全体が参照により本明細書に組み込まれる。別の用途は、非常に大きなシリコンチップにおける高速クロック分配である。
【０００４】
米国特許第８，５５３，８２６号明細書の方法は、２つのツリー分配ネットワークと、「同期飛行時間」と呼ばれる固定のグローバルなネットワークパラメータを検出する「Ｓ−クライアント」と呼ばれる複数の回路と、を使用する。このパラメータに基づいて、Ｓ−クライアントは、実質的に位相コヒーレントな（実用的には同一の位相の）信号を生成する。これらのＳ−クライアントの品質は、システム全体の精度にとって重要である。言い換えると、Ｓ−クライアントによって生成される信号間の位相誤差を小さくするためには、Ｓ−クライアントは理想的なＳ−クライアントの近傍で動作しなくてはならない。正弦波信号（シングルトーン）を使用する場合、位相コヒーレント信号の生成は、二重ツリー分配ネットワークの枝を伝搬する２つの信号の位相を加算するという単純な動作になる。従って、位相加算器は単純なＳ−クライアント回路のクラスを形成する。
【０００５】
概念的には、位相処理の点では、位相加算回路は、理想的な単側波帯アナログ乗算器に等しい。単側波帯アナログ乗算器は、２つの入力部において２つのトーンを受け入れ、出力部において単一のトーンを生成する。出力トーンの位相は、入力トーンの位相の合計になる。これは、単純な三角法の結果である。２つの正弦波信号の乗算は、２つの項の合計に等しくなる。１つは加算された位相を有する項で、もう１つは減算された位相を有する項である。各項は、単側波帯アナログ乗算器を表し、両方の項の合計は、両側波帯アナログ乗算器を表す。
【０００６】
実際には、とりわけ、入力信号が高周波である場合には、理想的な特性又は理想に近い特性を有する単側波帯アナログ乗算器を実現することは難しい。第１に、通常、実際には存在する（高周波で強められた）非線形効果が、出力位相誤差を生じさせる望ましくないスプリアス信号を生成する。第２に、実用的なアナログ乗算器は全て、両側波帯アナログ乗算器であり、一方の側波帯を除去すると、更なる出力位相誤差が持ち込まれる傾向がある。従って、正弦波信号を用いた米国特許第８，５５３，８２６号明細書の技術の用途は、実際に実現することができる位相加算器の品質によって制限される。
【発明の概要】
【課題を解決するための手段】
【０００７】
フェーズドアレイは、表面領域に分散された複数のアンテナから構成される。複数のアンテナは、結合したユニットとして機能して、空間の異なる特定の領域との間で複数の通信チャネルを送信又は受信する。各アンテナは、これらの通信チャネルのうちの小さな一部に寄与する。フェーズドアレイの表面領域に渡って信号を送信又は受信する調整は、均一なタイミング基準を必要とする。通信チャネルの搬送波周波数の通常は多数の波長のＸ次元及びＹ次元を有する、表面領域に渡る均一なタイミング基準を提供することが、必要である。米国特許第８，５５３，８２６号明細書のツリー分配信号のネットワークに結合された位相加算器回路は、複数のアンテナの各々に対して基準積成分を生成することにより、この均一なタイミング基準を提供する。高周波で動作することができる高品質の位相加算器を構築するための２つの一般的な技法について説明する。第１の技法は、新たな単側波帯アナログ乗算器のクラスを生成し、第２の技法は、新たな位相ロックループのクラスを生成する。
【０００８】
フェーズアレイは、ツリー分配信号のネットワークに結合された複数の位相加算器回路を含み、このネットワークは、フェーズドアレイの領域のＸ次元及びＹ次元に渡って延在し一定である「同期飛行時間」と呼ばれる固定のグローバルネットワークパラメータを有する。ネットワークに結合し、且つこのグローバルネットワークパラメータを使用する、複数の位相加算器のいずれの各実例も、基準積成分を生成し、この基準積成分は、フェーズドアレイ内のネットワークに結合された残りの位相加算器全てによって生成される基準積成分のコピーと同じ位相及び周波数を実質的に有する。位相加算器によって生成された複数の基準積成分は、フェーズドアレイのアンテナの各々に対して均一なタイミング基準を提供する。
【０００９】
一般的に、一態様では、本発明は、第１の差動入力及び第２の差動入力及び差動出力を備えた差動乗算回路と、以下を含む位相ロックループ（ＰＬＬ）回路と、を含む電子回路を特徴とする。位相ロックループ（ＰＬＬ）回路は、（１）差動乗算回路の差動出力に電気的に接続された第１の差動入力、第２の差動入力、及び出力を備えた平衡差動ミキサ回路、（２）平衡差動ミキサ回路の出力に電気的に接続された入力及び出力を有するループフィルタ、（３）ループフィルタの出力に電気的に接続された入力を有し、平衡差動ミキサ回路の第２の差動入力に電気的にフィードバックする出力を有する、電圧制御発振器（ＶＣＯ）回路、を含む。
【００１０】
他の実施形態は、以下の特徴のうちの１つ又は複数を含む。平衡差動ミキサ回路は、ギルバートミキサ回路を含む。差動乗算回路は、二重平衡差動乗算回路である。差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む三極管インターフェース回路を使用する。より具体的には、差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を使用し、この２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む。２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する。ループフィルタは、ローパスフィルタである。ＰＬＬ回路は、平衡差動ミキサ回路の出力をループフィルタの入力に接続する増幅器を更に含み、また、ＶＣＯ回路の出力を平衡差動ミキサ回路の第２の差動入力に電気的に接続するバッファ回路を含む。増幅器は、フォールデッドカスコード増幅器である。平衡差動ミキサの差動入力は、第１の入力線及び第２の入力線を有し、ＶＣＯ回路の出力は、差動出力であり、その第１の出力線は平衡差動ミキサの第１の差動入力の第１の入力線に電気的に接続され、第２の出力線は平衡差動ミキサの第１の差動入力の第２の入力線に電気的に接続される。差動乗算回路及びＰＬＬ回路は、単一の集積回路チップ上に一緒に製造される。
【００１１】
一般的に、別の態様では、本発明は、第１の差動入力、第２の差動入力、及び差動出力を備えた差動乗算回路と、差動乗算回路の差動出力に接続された差動入力を有するフォールデッドカスコード増幅器と、を含む電子回路を特徴とする。
【００１２】
他の実施形態は、以下の特徴のうちの１つ又は複数を含む。フォールデッドカスコード増幅器は、バイアス電流を生成するための電流源部を含み、また、差動乗算回路及びフォールデッドカスコード増幅器は、互いに電気的に接続されて、その結果、電流源部によって生成されたバイアス電流は、フォールデッドカスコード増幅器と差動乗算回路の両方によって共有される。差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む三極管インターフェース回路を使用する。より具体的には、差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を含み、この２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む。２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する。
【００１３】
更に他の実施形態は、以下の特徴のうちの１つ又は複数を含む。差動乗算器の差動出力は、第１の出力線及び第２の出力線を有し、電子回路は更に、フィードバック回路を含み、その差動入力は、固定バイアス電圧を受け取るための第１の入力線と、フォールデッドカスコード増幅器の出力に電気的に接続された第２の入力線と、を有する。フィードバック回路は、フォールデッドカスコード増幅器の差動入力の第１の入力線に電気的に接続された出力線も有し、動作中、フィードバック回路は、カスコード増幅器の出力線上の出力電圧のＤＣ成分を、固定のＤＣ値に保持する。固定のＤＣ値は、フィードバック回路の差動入力の第１の入力線に印加された固定バイアス電圧によって決定される。フィードバック回路は、差動増幅器と、差動増幅器の出力に電気的に接続されたローパスフィルタとを含み、差動増幅器はフィードバック回路の差動入力から入力信号を受け取るように配置される。或いは、フィードバック回路は第１のローパスフィルタ、第２のローパスフィルタ、及び差動増幅器を含み、差動増幅器は、第１のローパスフィルタに電気的に接続された第１の出力線と、第２のローパスフィルタに接続された第２の出力線とを有する差動出力を備える。差動増幅器は、フィードバック回路の差動入力から入力信号を受け取るように配置され、第１のローパスフィルタの出力はフォールデッドカスコード増幅器の差動入力の第１の入力線に電気的に接続され、第２のローパスフィルタの出力はフォールデッドカスコード増幅器の差動入力の第２の入力線に電気的に接続される。差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む三極管インターフェース回路を含む。より具体的には、差動乗算回路は、互いに電気的に接続された２つの三極管インターフェース回路を含み、この２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む。２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する。差動乗算回路及びフォールデッドカスコード増幅器は、単一の集積回路チップ上に一緒に製造される。
【００１４】
一般的に、更に別の態様では、本発明は、第１の出力線及び第２の出力線を有する差動出力を備えた差動乗算回路と、第１の入力線及び第２の入力線を有する差動入力を備え且つ出力を有する第１のフィードバック回路と、を含む電子回路を特徴とする。差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含み、且つ負荷側とバイアス電流側とを有する第１の三極管インターフェース回路、及び動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含み、且つ負荷側とバイアス電流側とを有する第２の三極管インターフェース回路を含み、第１及び第２の三極管インターフェース回路は互いに電気的に接続される。差動乗算回路は、第１及び第２の三極管インターフェース回路の負荷側に電気的に接続された差動負荷回路と、第１及び第２の三極管インターフェース回路のバイアス電流側に電気的に接続されたバイアス電流源ユニットと、も含む。第１のフィードバック回路の第１の入力線は、バイアス電圧を受け取るためのものであり、第１のフィードバック回路の第２の入力線は、差動乗算回路の第１の出力線に電気的に接続され、第１のフィードバック回路の出力は、差動乗算回路に電気的に接続される。
【００１５】
他の実施形態は、以下の特徴のうちの１つ又は複数を含む。第１及び第２の三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する。第１のフィードバック回路の出力は、差動乗算回路の第１の出力線に電気的に接続される。或いは、第１のフィードバック回路の出力は、第１の三極管インターフェース回路の電流側に電気的に接続されるか、又は第１及び第２の三極管インターフェース回路の両方の電流側に電気的に接続される。電子回路は、第１の入力線及び第２の入力線を有する差動入力を備え、且つ出力を有する第２のフィードバック回路も含み、第２のフィードバック回路の第１の入力線は、バイアス電圧を受け取るためのものであり、第２のフィードバック回路の第２の入力線は、差動乗算回路の第２の出力線に電気的に接続され、第２のフィードバック回路の出力は、差動乗算回路に電気的に接続される。第２のフィードバック回路の出力は、差動乗算回路の第２の出力線に電気的に接続される。或いは、第２のフィードバック回路の出力は、第２の三極管インターフェース回路の電流側に電気的に接続されるか、又は第１及び第２の三極管インターフェース回路の両方の電流側に電気的に接続される。第１のフィードバック回路は、バイアス電圧を受け取るための第１の入力線と、差動乗算回路の差動出力の第１の出力線に電気的に接続された第２の入力線と、を有する差動入力を備えた差動増幅器を含む。第２のフィードバック回路は、バイアス電圧を受け取るための第１の入力線と、差動乗算回路の差動出力の第２の出力線に電気的に接続された第２の入力線と、を有する差動入力を備えた差動増幅器を含む。
【００１６】
一般的に、更に別の態様では、本発明は、差動乗算回路と、差動ミキサ回路と、差動乗算回路及び差動ミキサ回路にバイアス電流を供給するための電流源部と、を含む電子回路を特徴とする。差動乗算回路及び差動ミキサ回路は、互いに電気的に積み重ねられ、その結果、電流源部によって差動乗算回路に供給されたバイアス電流は、差動ミキサ回路に対してもバイアス電流として働く。差動乗算回路は、二重平衡差動乗算回路である。差動乗算回路は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む三極管インターフェース回路を含み、より具体的には、互いに電気的に接続された２つの三極管インターフェース回路を含み、２つの三極管インターフェース回路の各々は、動作中に三極管領域で動作するようにバイアスをかけられるトランジスタ（例えば、ＭＯＳトランジスタ）を含む。２つの三極管インターフェース回路は、互いに電気的に接続されて、二重平衡三極管インターフェース構成を形成する。差動ミキサ回路は平衡差動ミキサ回路であり、ギルバートミキサ回路を含む。
【００１７】
一般的に、別の態様では、本発明は、第１の差動入力及び第２の差動入力及び差動出力を備えた差動乗算回路と、以下によって形成される位相ロックループ（ＰＬＬ）回路と、を含む位相加算回路を初期化する方法を特徴とする。位相ロックループ（ＰＬＬ）回路は、（１）差動乗算回路の差動出力に電気的に接続された平衡差動ミキサ回路、（２）平衡差動ミキサ回路の出力に電気的に接続された入力を電気的に備えたフォールデッドカスコード増幅器、（３）フォールデッドカスコード増幅器の出力に電気的に接続されたループフィルタ、（４）ループフィルタの出力に電気的に接続され、且つ平衡差動ミキサ回路の第２の差動入力に電気的にフィードバックする出力を備えた、電圧制御発振器（ＶＣＯ）回路、によって形成される。この方法は、差動乗算器の第１の差動入力をアースに切り替え可能に接続するステップと、ループフィルタへの入力をフォールデッドカスコード増幅器の出力からＶＣＯの出力から得られた信号に切り換えるステップと、差動乗算器の第１の差動入力がアースに接続され、ループフィルタへの入力がＶＣＯの出力から得られた信号である間に、フォールデッドカスコード増幅器の出力をループフィルタの出力と比較するステップと、フォールデッドカスコード増幅器の出力をループフィルタの出力と比較する間に、フォールデッドカスコード増幅器の出力がループフィルタの出力とほぼ等しくなるまで、フォールデッドカスコード増幅器の入力に徐々に量が増える電流を徐々に導入するステップと、フォールデッドカスコード増幅器の出力がループフィルタの出力とほぼ等しいと判断すると、ＶＣＯの出力から得られた信号からフォールデッドカスコード増幅器の出力に、ループフィルタへの入力を切り換えるステップと、を含む。
【図面の簡単な説明】
【００１８】
【図１】米国特許第８，５５３，８２６号明細書に記載されたコヒーレント出力信号を有する分配ネットワークを示す。
【図２】図１のネットワークのＳ−クライアントとして使用される位相加算器のブロック図を示す。
【図３Ａ】それぞれ異なる周波数を有する２つのトーンを乗算する従来のアナログ乗算器と、このアナログ乗算器の非線形動作により生成される相互変調積の説明と、を示す。
【図３Ｂ】それぞれ同じ周波数を有する２つのトーンを乗算する従来のアナログ乗算器と、このアナログ乗算器の非線形動作により生成される相互変調積の説明と、を示す。
【図４Ａ】ＭＯＳトランジスタのＩ−Ｖ曲線を示しており、三極管領域及び飽和領域の伝達曲線を強調している。
【図４Ｂ】三極管領域で動作するように構成されたＭＯＳデバイスの一実施形態を示す。
【図４Ｃ】三極管領域で動作しながら乗算器として動作するように構成されたＭＯＳデバイスの一実施形態を示す。
【図４Ｄ】図４Ｃの三極管トランジスタの回路ブロック表現の一実施形態を示す。
【図４Ｅ】それぞれ同じ周波数を有する２つのトーンを乗算する理想的な乗算器の一実施形態と、この三極管乗算器の動作により生成される相互変調積の説明と、を示す。
【図５】相互変調積と共に、受動負荷及びバイポーラ接合トランジスタ（ＢＪＴ）を用いて形成される差動三極管乗算器の回路図の一実施形態を示す。
【図６】相互変調積と共に、受動負荷及びＭＯＳトランジスタを用いて形成される差動三極管乗算器の回路図の一実施形態を示す。
【図７】差動三極管乗算器のブロック図の一実施形態を示す。
【図８Ａ】漏れ成分を除去するように構成された差動三極管乗算器のブロック図の一実施形態を示す。
【図８Ｂ】図８Ａの相互変調積の漏れ成分の除去を示す。
【図９】相互変調積の漏れ成分を除去するように構成された差動三極管乗算器の回路図の一実施形態を示す。
【図１０Ａ】相互変調積の漏れ成分及びＤＣ成分を除去するように構成された差動三極管乗算器のブロック図の一実施形態を示す。
【図１０Ｂ】図１０Ａの出力に、相互変調積の基準積成分のみが残っていることを示す。
【図１１】相互変調積の漏れ成分及びＤＣ成分を除去するように構成された差動三極管乗算器の回路図の一実施形態を示す。
【図１２】相互変調積の漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成された差動三極管乗算器のブロック図の一実施形態を示す。
【図１３】漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成されたＡＣ結合、受動負荷、及び２つの三極管インターフェースを使用して、ＭＯＳトランジスタを用いて形成された三極管乗算器の回路図の一実施形態を示す。
【図１４】相互変調積の漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成された別の差動三極管乗算器のブロック図の一実施形態を示す。
【図１５】漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成されたＭＯＳトランジスタを用いて形成される図１４の回路図の一実施形態を示す。
【図１６】漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成されたＭＯＳトランジスタを用いて形成される図１４の回路図の別の実施形態を示す。
【図１７】差動出力の漏れ成分を除去するように構成されたフォールデッドカスコードに結合された２つの三極管インターフェースのブロック図の一実施形態を示す。
【図１８】差動出力の漏れ成分を除去するように構成されたフォールデッドカスコードの回路図の一実施形態を示す。
【図１９】漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成されたフィードバック及びフォールデッドカスコードの図の一実施形態を示す。
【図２０】漏れ成分を除去し、差動出力のＤＣレベルを調節するように構成されたフィードバック及びフォールデッドカスコードの図の別の実施形態を示す。
【図２１】能動負荷が相互変調積のＤＣ成分及び漏れ成分を除去する、ＢＪＴを用いて形成された差動三極管乗算器における差動三極管乗算器の回路図の一実施形態を示す。
【図２２】能動負荷が相互変調積のＤＣ成分及び漏れ成分を除去する、ＭＯＳトランジスタを用いて形成された差動三極管乗算器における差動三極管乗算器の回路図の一実施形態を示す。
【図２３】それぞれの周波数スペクトルと共に、２つの等しいトーンを乗算する三極管乗算器の一実施形態を示しており、結果として生じる周波数２倍のトーンは、周波数の２倍を有する第２のトーンと、ミキサで混合される。
【図２４Ａ】図２３のミキサが、全てのより高次の周波数成分を除去するために位相ロックループ（ＰＬＬ）を形成するのに使用されている様子を示す。
【図２４Ｂ】図２３のミキサが、全てのより高次の周波数成分を除去するためにバッファを備えた位相ロックループ（ＰＬＬ）を形成するのに使用されている様子を示す。
【図２５】図２３のミキサ及び乗算器を表す等価回路／ブロックモデルの一実施形態を示す。
【図２６】図２４ＡのＰＬＬ及び乗算器を表す増幅器を使用した等価回路／ブロックモデルの一実施形態を示す。
【図２７】図２４ＡのＰＬＬ及び乗算器を表すフォールデッドカスコードを使用した等価回路／ブロックモデルの一実施形態を示す。
【図２８】図２４Ｂのバッファを含むＰＬＬ及び乗算器を表すフォールデッドカスコードを使用した等価回路／ブロックモデルの一実施形態を示す。
【図２９】図２４Ｂのバッファを含むＰＬＬ及び乗算器を表すフォールデッドカスコードを使用した低電圧動作のための等価回路／ブロックモデルの一実施形態を示す。
【図３０Ａ】２ｆ０で動作する電圧制御発振器（ＶＣＯ）を含むＰＬＬに対してループ電圧を生成する準備をするための第１のスイッチ構成を示す。
【図３０Ｂ】決定されたループ電圧を乗算回路内部のＰＬＬに印加するための第２のスイッチ構成を示す。
【図３１Ａ】４ｆ０で動作する電圧制御発振器（ＶＣＯ）を含むＰＬＬに対してループ電圧を生成する準備をするための第１のスイッチ構成を示す。
【図３１Ｂ】決定されたループ電圧を乗算回路内部のＰＬＬに印加するための図３１Ａの第２のスイッチ構成を示す。
【図３２】図３１及び図３２のフィードバックループの一実施形態を示す。
【図３３】図３１及び図３２のフィードバックループの別の実施形態を示す。
【図３４】図３０及び図３１のループ電圧を調節する別の実施形態の流れ図を示す。
【図３５】図３０及び図３１のループ電圧を調節する更なる実施形態の流れ図を示す。
【発明を実施するための形態】
【００１９】
前出の図では、同様の要素及び同様の成分は、同様の参照符号で識別されることがある。
【００２０】
信号のコヒーレントな分配のための位相加算器の使用
図１は、米国特許第８，５５３，８２６号明細書に記載されている信号分配概念の一実施形態を示す。発電機１−１は、２つのツリー分配ネットワーク、分配ネットワーク１−２及び分配ネットワーク１−３を励起する。これら２つのツリー分配ネットワークは、Ｓ−クライアント１−４が位置するどの場所でも、発電機から両方のツリーネットワークを通って各Ｓ−クライアントに至る信号移動時間の合計が、同期飛行時間と呼ばれるネットワーク定数になるように、構築される。Ｓ−クライアントは同期飛行時間を検出し、位相が同期飛行時間の関数になるグローバルに位相コヒーレントな信号を生成する。
【００２１】
図１の発電機１−１によって生成される信号が非変調搬送波（周期信号）である場合、Ｓ−クライアントは、グローバルにコヒーレントな信号を生成するために、２つのツリー分配ネットワークから検出された局部信号の位相を加算するだけでよい。図２は、Ｓ−クライアント回路の実施態様を示す。位相加算器２−３は、第１の分配ツリーの枝２−１及び第２の分配ツリーの枝２−２上を進む信号の位相を加算する。出力信号２−４の位相は、ネットワークの一定の同期飛行時間に対応する定数になる。
【００２２】
図２の位相加算器２−３の実施態様は、２つのツリーネットワークを進む信号が単一トーン（正弦波）である場合には、概念的には単純である。この場合には、位相加算器は単側波帯アナログ乗算器とすることができる。
【００２３】
従来の高周波アナログ乗算器における位相誤差
トランジスタ及びダイオードなどの能動デバイスは、非線形デバイスである。これらの非線形デバイスを使用する従来のアナログ乗算器は、第１の入力信号が第２の入力信号と乗算されるときに、相互変調歪みを生成する。相互変調歪みは、これら２つの入力信号の各々の高次高調波、これらの入力信号の周波数間の和及び差、並びに、２つの入力信号の周波数間の和及び差の整数倍、を生成する。アナログ乗算器は通常、２つの入力信号の周波数の合計に対応する積成分を生成する。フィルタリング技術は、残りの成分の全てを除去しようと試みる。しかしながら、フィルタリングではそれらの成分の全てを除去することができないことがある。２つの入力周波数間の和及び差の整数倍のうちの幾つかは、所望の積成分に非常に近い、又は最悪の場合には、所望の積成分と重複する、結果として得られる周波数を有することがある。従来のアナログ乗算器により生成される相互変調歪みのこれらの成分は、所望の積成分に位相誤差を持ち込む。
【００２４】
積成分と重複する又は積成分と非常に近い相互変調成分は、スパーであり、積成分の品質を低下させる。フィルタにより、積成分に近いこれらの相互変調成分の一部を除去することができる。しかしながら、フィルタは非常に鋭い応答を必要とすることがあるので、高次フィルタが必要になり、これにより非常にコストが高くなる傾向がある。第２に、これらのフィルタはそれら自体の位相誤差を持ち込む。所望の積成分と重複する相互変調成分は、取り除くことができず、所望の積成分に位相誤差を持ち込む。従って、スパーを形成する相互変調歪みを低減又は削除する改善された線形特性を有するアナログ乗算器が、非常に望ましい。
【００２５】
別のタイプの乗算器は、単側波帯乗算器である。単側波帯乗算器は、イメージリジェクションを使用して２つの入力信号の周波数間の差の相互変調積を除去する。第１の入力信号は９０°位相シフトされ、第１のアナログ乗算器に結合される。第２の入力信号は第１のアナログ乗算器に結合される。これら２つの信号は、互いに乗算し合い、上側及び下側の側波帯を含む第１のアナログ乗算器の結果として得られる積は、加算ユニットと結合する。次いで、第１の入力信号は第２のアナログ乗算器に結合される。第２の信号は９０°位相シフトされ、第２のアナログ乗算器に結合される。これら２つの信号は、互いに乗算し合い、上側及び下側の側波帯を含む第２のアナログ乗算器の結果として得られる積は、加算ユニットと結合する。理想的な状況では、加算ユニットはこれらの成分を一緒に合成する。下側の側波帯は１８０°位相がずれており、互いに相殺し合い、一方、上側の側波帯成分は同相になり、一緒に加算され、結果を提供する。しかしながら、入力信号は有限の帯域幅を有し、位相シフトデバイスは、周波数の関数である有限の帯域幅に渡る伝達曲線を有する。この有限の帯域幅では、この有限の帯域幅に渡る単側波帯回路の挙動を一致させることは困難である。これにより、乗算された信号に位相誤差が持ち込まれる。
【００２６】
相互変調積
図３Ａは、ｆ１及びｆ２の２つの周波数トーンを混合して、出力ノード３−２において結果として生じる信号を生成する、従来のアナログ乗算器３−１を示す。通常、従来のアナログ乗算器は非線形領域で動作する。これらのアナログ乗算器におけるこれらのデバイスをバイアスすることにより、これらの２つの周波数トーンの乗算が、多数の相互変調積と共に所望の成分を生成するようになる。乗算成分のうちの１つは、２つの入力周波数トーンの合計である周波数トーン（ｆ１＋ｆ２）である。他の乗算成分は、２つの入力周波数トーンの差である周波数トーン（ｆ１−ｆ２）である。これらの成分に加えて、アナログ乗算器の出力において生成される多数の周波数トーンがある。これらの周波数トーンは、等式１によって示すように、２つの入力周波数トーンの高次高調波間の和及び差を含む。アナログ乗算器の非線形性のせいで、出力ノード３−２での信号には、各周波数のこれらの高次の項、及び等式１で提示されるような２つの入力周波数トーン間の様々な乗法因子の合計又は差、を含む周波数トーン成分が含まれる。所望の周波数トーン（ｆ１＋ｆ２）には、望ましくなく、所望の周波数トーンの品質を低下させる成分が付随している。
【数１】
2020515156.tif 000003
【００２７】
図３Ｂは、ｆ０及びｆ０の２つの等しい周波数トーンを混合して、出力ノード３−３において結果として生じる信号を生成する、従来のアナログ乗算器３−１を示す。前述のように、これらのアナログ乗算器は非線形領域で動作し、これらの２つの周波数トーンの乗算により、多数の相互変調積と共に所望の成分が生成される。従来のアナログ乗算器の非線形性は、非線形領域で動作する従来のアナログ乗算器内部のデバイスの動作に起因する。所望の乗算成分のうちの１つは、単純に２つの入力周波数トーンの合計である周波数トーン（ｆ０＋ｆ０＝２ｆ０）であり得る。別の結果として得られる成分は、２つの入力周波数トーン間の差（ｆ０−ｆ０＝０）であり、これは、この場合には、ｃｏｓ（θ１−θ２）のＤＣ電圧を有し、θ１及びθ２は、２つの入力周波数トーンの位相である。
【００２８】
これらの成分に加えて、アナログ乗算器の出力上で生成される多数の更なる周波数トーンがある。これらの周波数トーンには、等式２によって示すように、周波数トーンの倍数の和及び差から構成される多数の異なる周波数トーンが含まれる。アナログ乗算器の非線形性のせいで、出力ノード３−３での信号には、入力周波数トーンの各々の高次の項、並びに、等式２で提示されるような２つの入力周波数トーン間の様々な乗法因子の様々な他の合計及び差、を含む周波数トーン成分が含まれる。
【数２】
2020515156.tif 000004
【００２９】
所望の乗算成分は、Ｍ＝Ｎ＝１又はｆ０＋ｆ０＝２ｆ０の場合であり、従来のアナログ乗算器３−１によって生成される残りの成分の全ては望ましくない。アナログ乗算器によって生成されるＤＣ電圧ｆ０−ｆ０＝ｃｏｓ（θ１−θ２）は、等しい周波数トーンの各々の位相の関数である。また、｜Ｍ−Ｎ｜＝２である相互変調積及びＰ＝２は、スパーであり、低減するか又は除去する必要がある、というのも、それらは所望の２ｆ０周波数項と同じ周波数を有するからである。これらのスパーのうちの幾つかは、所望の積成分より１５ｄＢ下に位置することがあり、１０°程度の位相誤差を持ち込むことがある。線形領域で動作するアナログ乗算器は、これらの相互変調積の生成を大幅に最小化することができる。そのようなアナログ乗算器は、相互変調積の振幅及びスパーを除去又は大幅に低減することができる場合には特に、望ましいデバイスである。
【００３０】
三極管領域でのＭＯＳトランジスタ特性
線形特性を備えたアナログ乗算器は、２つの入力周波数信号間の和及び差の整数倍のうちの幾つかの大きさを減らすか、又は除去することができる。このアナログ乗算器は、スパーもともに大幅に低減又は除去することができる。そのような線形動作を備えたアナログ乗算器は、２つの入力周波数信号が互いに乗算し合うときに、より純粋な又はより理想的な積成分を提供する。本明細書で提示する位相加算回路の一実施形態は、従来の乗算器と比較した場合に、スパーの大きさを１５ｄＢから３０ｄＢまで下げ、位相誤差をそれぞれ１０°から１°未満まで下げる。
【００３１】
図４Ａは、ＭＯＳトランジスタのＩＶ（電流−電圧）特性４−１を示す。従来のアナログ乗算器は通常、飽和領域４−２でＭＯＳトランジスタを動作させる。飽和領域で動作するこれらのＭＯＳトランジスタの動作の非線形性は、等式１及び等式２で提示される相互変調積によって示されるように、明らかである。
【００３２】
しかしながら、三極管領域４−３は、実用上線形デバイスとして動作することができるトランジスタを提供する。三極管領域で動作するようにバイアスされたトランジスタは、実用上線形に動作するアナログ乗算器を生成する。図４Ｂは、三極管領域でのＭＯＳデバイスの動作を示すように構成されたＭＯＳデバイス４−４を示す。電圧ＶＱ、ＶＧ、及びＶＢは一定であり、トランジスタ４−４を三極管領域で動作するようにバイアスすると仮定する。ＭＯＳデバイス４−４を流れる電流は、等式３で示すように、ソース及びドレインに印加される２つの可変電圧ＶＤ及びＶＳの関数になる。なお、ＭＯＳトランジスタ４−４のゲート電圧が一定である場合、デバイス４−４を流れる電流は、次のように表わすことができる。
【数３】
2020515156.tif 000005
【００３３】
等式３の各関数は、等式４に示すように、テイラー級数展開として更に表すことができる。
【数４】
2020515156.tif 000006
但し、ａ０−ｎ＝ｆ（ＶＧ、ＶＱ、ＶＴ）であり、ＶＴ＝ｆ（ＶＢ、ＶＱ）である。
【００３４】
等式４を等式３に代入すると、以下が得られる。
【数５】
2020515156.tif 000007
【００３５】
ソース端子及びドレイン端子に印加される可変電圧に、（（ＶＤ＝Ｖ１）且つ（ＶＳ＝−Ｖ１））である差動成分を持たせ、これらの等価な値を等式５に代入すると、次のように簡単化される。
【数６】
2020515156.tif 000008
【００３６】
なお、等式６の偶数項は全て相殺されゼロになる。更に、３次の奇数成分は無視できる、というのも、ａ３はほぼゼロに等しいからである。更に、全てのより高次の奇数の係数は、ａ３よりも大幅に小さく、無視することができる。これらの項を除去し、ａ１＝ｋ（ＶＧ−ＶＴ）、但し、ｋはトランジスタを規定するパラメータのうちの１つ、を代入することにより、等式６は次のようになる。
【数７】
2020515156.tif 000009
ＶＧ及びＶＴは一定であると仮定されるので、ＭＯＳデバイス４−４は、三極管領域４−３で線形抵抗器として動作する。
【００３７】
図４Ｃは、等式８で提示するように、ＭＯＳトランジスタ４−４のゲートに印加される第２の可変信号電圧Ｖ２を持ち込む。
【数８】
2020515156.tif 000010
等式８を等式７に代入し単純化すると、等式９としてＭＯＳデバイス４−４を流れる電流が提供され、等式９は、基準積成分及び漏れ項の２つの部分から構成される。
【数９】
2020515156.tif 000011
第１項は、乗算積を表す２ｋＶ１Ｖ２という基準積成分である。第２項は、漏れ項２ｋＶ１（ＶＧ０−ＶＴ）であり、ＭＯＳデバイス４−４の漏れ成分を表す。
【００３８】
図４Ｄは、三極管領域で動作するアナログ乗算器として構成されたＭＯＳデバイス４−８の回路モデル表現を示す。乗算器４−７は、理想的な乗算に対応する２ｋＶ１Ｖ２という基準積成分を表す。増幅器Ａは、振幅２ｋ（ＶＧ０−ＶＴ）を有し、入力の一方Ｖ１を乗算して漏れ成分を形成する。加算器４−６は、理想的な基準積成分及び漏れ成分という２つの項を合成する。
【００３９】
図４Ｃで構成されるようなＭＯＳデバイス４−４は、三極管トランジスタであり、ＭＯＳデバイスの線形特性を利用してアナログ乗算器を生成する。ＤＣ電圧ＶＱ、ＶＢ、及びＶＧ０は、三極管領域でのトランジスタの動作にバイアスをかける。差動信号電圧Ｖ１及び−Ｖ１は、ソース／ドレイン端子と結合し、一方、第２の信号電圧Ｖ２はゲートと結合する。トランジスタが三極管領域でバイアスをかけられるときに、三極管トランジスタは、等式９で説明した電流を生成する。
【００４０】
図４Ｅは、三極管乗算器４−７においてトーンｆ０という２つの等しい周波数トーンを混合する基準積成分を示す。図４Ｅは、出力ノード４−９における相互変調成分の集合を提示する。三極管乗算器では、トランジスタは、ＭＯＳデバイスが線形動作を示す図４Ａの三極管領域４−３で動作する。三極管乗算器は、基準積成分として知られる２つの入力周波数トーンの単なる合計（ｆ０＋ｆ０＝２ｆ０）である周波数トーンを生成する。結果として得られる別の成分は、ＤＣ成分として知られる２つの入力周波数トーン間の差（ｆ０−ｆ０＝０）である。ＤＣ成分は、ｃｏｓ（θ１−θ２）と等しいＤＣ電圧を有し、θ１及びθ２は、２つの入力周波数トーンの位相である。偶数次の高調波成分（等式６を参照）は全てゼロに等しく、一方、３次及び奇数のより高次の成分の係数は実質的にゼロである。従って、図４Ｅの三極管乗算器４−７によって生成される高次成分は全て、実質的にゼロであるか、又は無視できる。従って、全体で、図４Ｄ及び図４Ｅを参照することにより、三極管トランジスタは３つの成分、即ち、２ｆ０にある積成分、ｆ０にある漏れ成分、及びＤＣ成分、を生成する。三極管トランジスタの要求される機能は、Ｎチャネル又はＰチャネルＭＯＳトランジスタのいずれかで実装することができる。開示した内容は例示的であり、特許請求の範囲を限定するものではなく例示するものとして解釈されるべきである。
【００４１】
三極管乗算器の実装
図５は、ＮチャネルＭＯＳトランジスタＭ６を使用した三極管トランジスタを含むＢｉＣＭＯＳ差動三極管乗算器を示す。トランジスタＭ１、Ｍ２、及びＭ３はＮチャネルＭＯＳトランジスタであり、トランジスタＭ４及びＭ６はＰチャネルＭＯＳトランジスタであり、トランジスタＱ１及びＱ２は、バイポーラ接合トランジスタ（ＢＪＴ）である。差動三極管乗算器は、ＶＤＤ及びＶＳＳの電源の間に２つの回路経路又は脚を含む。トランジスタＭ４は、ＶＤＤをＱ１のコレクタに結合し、トランジスタＭ２はＶＳＳをトランジスタＱ１のエミッタに結合し、差動三極管乗算器の第１の脚を形成する。トランジスタＭ５は、ＶＤＤをＱ２のコレクタに結合し、トランジスタＭ３はＶＳＳをトランジスタＱ２のエミッタに結合し、差動三極管乗算器の第２の脚を形成する。電流源ユニット５−９内部に位置するトランジスタＭ２及びＭ３は、電流Ｉｂｉａｓをそれぞれ第１の脚及び第２の脚に供給する電流源である。差動負荷回路５−１内に配置されたトランジスタＭ４及びＭ５は、それぞれ差動三極管乗算器の第１の脚及び第２の脚のための受動負荷を形成する。
【００４２】
三極管トランジスタＭ６は、トランジスタＱ１及びＱ２のエミッタにおいて差動増幅器の２つの脚と結合する。Ｍ６のゲートに結合されたノード５−５は信号電圧Ｖ２を受け取り、一方、三極管トランジスタＭ６のソース及びドレインは、それぞれＱ１及びＱ２バイポーラ接合トランジスタ（ＢＪＴ）のベース接合に結合されたノード５−３及び５−４を介して差動信号電圧Ｖ１を受け取る。それぞれのＢＪＴのベースに印加された差動信号電圧Ｖ１は、ＶＢＥ降下を経験する。差動信号電圧Ｖ１の各々は、この電圧降下によってダウンシフトされた後で、三極管トランジスタＭ６のソース及びドレインに印加される。三極管トランジスタＭ６は、信号電圧Ｖ２と、以降では特段の断りが無い限り、Ｖ１と呼ばれる「ＶＢＥシフトされた電圧Ｖ１」とを乗算する。３つのトランジスタ、この場合にはＱ１、Ｑ２、及びＭ６のトランジスタ構成は、三極管インターフェース５−２を形成する。トランジスタＱ１及びＱ２は、三極管トランジスタを差動三極管乗算器に接続する。三極管インターフェースは、乗算を行う回路ブロックを表し、負荷５−１と電流源５−９との間にある。ＤＣ電圧ＶＱ、ＶＧ、及びＶＢは、三極管領域での三極管トランジスタの動作にバイアスをかける。これらのＤＣ電圧を調節すると、回路全体の利得も制御される。
【００４３】
Ｖ１とＶ２との乗算により、図５に示すように、等式９によって表わされる電流Ｉが三極管トランジスタＭ６を通って流れるようになる。電流Ｉは、差動三極管乗算器の第１の脚においてバイアス電流Ｉｂｉａｓに加算され、一方、同じ電流Ｉは、差動三極管乗算器の他方の脚においてバイアス電流Ｉｂｉａｓから減算される。差動三極管乗算器の各脚は、差動負荷回路５−１に接続する。差動三極管乗算器は、差動負荷回路をまたがって脚５−６と５−７との間に差動出力信号電圧Ｖｄｉｆｆを生成する。
【００４４】
ダイオード接続されたＭＯＳトランジスタＭ１の電流Ｉｒｅｆは、バイアス電流Ｉｂｉａｓを調節する。電流源ユニット５−９内のトランジスタＭ２及びＭ３は、バイアス電流Ｉｂｉａｓを、差動三極管乗算器の脚にミラーリングする。トランジスタＭ１の物理的寸法と比べたトランジスタＭ２及びＭ３の物理的寸法のスケーリングにより、三極管乗算器回路の各脚内のＩｂｉａｓ電流が設定される。電流Ｉｒｅｆは、電流Ｉｂｉａｓを調節する。通常、差動三極管乗算器の各脚は同一の特性を有し、例えば、トランジスタＱ１はＱ２と同一であり、トランジスタＭ４はＭ５と同一である、等である。
【００４５】
差動負荷回路５−１は、２つの脚の間の抵抗分割器Ｒ１及びＲ２ネットワークによって決定されるコモンモード電圧を使用し、抵抗器間のこのコモンモード電圧を、差動負荷回路５−１内のＰチャネルデバイスＭ４及びＭ５の各ゲートに印加する。トランジスタＭ４及びＭ５のこの自己バイアスは、三極管乗算回路に安定した負荷を提供する。
【００４６】
ＶＱ又はＶＧのＤＣ電圧を調節すると、乗算器の利得が変化する。調節後のＶＱ又はＶＧの最終バイアス値は、トランジスタが三極管乗算器として動作するように、三極管トランジスタＭ６を三極管領域に設定するべきである。
【００４７】
回路の入力は、（５−８内の上部のスペクトルに図示するように）２つの信号電圧Ｖ１及びＶ２を受け取る。これら２つの信号電圧は両方ともｆ０の周波数で動作している。三極管乗算回路は、３つの成分、即ち、２ｆ０にある積成分、ｆ０にある漏れ成分、及びＤＣ成分、の出力スペクトル（５−８の下側のスペクトルで示される）を生成する。２ｆ０にある積成分は、入力においてｆ０で動作する２つの周波数トーン信号の乗算を提供する。ｆ０にある漏れ成分及びＤＣ成分は、所望の積成分を生成するときに、三極管乗算回路の出力スペクトルにおいて望ましくない。後の章で説明する回路技術により、ｆ０にある漏れ成分及びＤＣ成分を除去する。
【００４８】
三極管乗算回路内の三極管トランジスタは、従来のアナログ乗算器と比較すると、偶数次高調波を除去し、奇数次高調波を最小化する。三極管領域で動作するトランジスタは、より小さな大きさの相互変調項を生成するか、又はそれらの項の一部を完全に除去する。これにより、有利にも、三極管乗算回路が、従来のアナログ乗算器よりも低いノイズフロアを依然として維持しながら、従来のアナログ乗算器に勝るより大きな増幅を行うことが可能になる。三極管乗算回路は、よりクリーンな出力信号を提供しながら、Ｖｄｉｆｆでのより大きな振幅信号を提供する。三極管乗算回路と従来のアナログ乗算器との間の実効ノイズフロアの差は、１５ｄＢ程度であり得る。
【００４９】
図６は、ＭＯＳトランジスタＭ７及びＭ８がそれぞれＢＪＴトランジスタＱ１及びＱ２を置き換えている点を除いて、図５で提供されたものと同様の差動三極管乗算器を示す。トランジスタＭ７及びＭ８は、トランジスタＭ７及びＭ８の、ゲートからソースへの電圧（ＶＧＳ）によって、印加された入力信号電圧Ｖ１をシフトさせる。３つのトランジスタ、この場合にはＭ７、Ｍ８、及びＭ６のトランジスタ構成は、以前と同じ構成を有し、三極管インターフェース５−２を形成するものと依然とみなされる。当業者であれば、三極管インターフェースの本開示の代替的な構成が、ＢＪＴを（図示するように）ＭＯＳトランジスタで、又は電界効果トランジスタ（ＦＥＴ）、ショットキートランジスタ、ダーリントントランジスタ、絶縁ゲートバイポーラトランジスタ、接合型電界効果トランジスタなどの他の同等の半導体デバイスで置き換えることができることを、理解するであろう。しかしながら、三極管トランジスタＭ６は、ＭＯＳ特性を呈するデバイスであるべきである。
【００５０】
要求されるＮチャネルＭＯＳトランジスタＭ６の理想的な乗算は、三極管トランジスタの適切な代替実施形態として、ＰチャネルＭＯＳデバイスによって実装することができる。三極管乗算器としてＰチャネルを使用した回路の一実施形態では、三極管乗算回路内の三極管インターフェースの残りのコンポーネントを、それらの無料の値で置き換えることを必要とすることがある。
【００５１】
５−８内の上部のスペクトルで示されるように、それぞれ周波数ｆ０にある２つの等しい周波数トーン信号Ｖ１及びＶ２は、図６の回路の入力に印加される。三極管乗算器は、３つの成分、即ち、２ｆ０にある積成分、ｆ０にある漏れ成分、及びＤＣ成分、の出力スペクトル（５−８の下側のスペクトルで示される）を生成する。２ｆ０にある積成分は、ｆ０にある２つの周波数トーンの乗算を提供する。ｆ０にある漏れ成分及びＤＣ成分は、三極管乗算器においては望ましくない。後の章で説明するように、様々な回路技術の実施形態が、これらの成分を除去する。
【００５２】
図７は、図５及び図６に示した差動三極管乗算回路の両方のブロック図を示す。差動負荷回路５−１は、三極管インターフェース５−２をＶＤＤに結合する。電流源ユニット７−３は、三極管インターフェース５−２をＶＳＳに結合する。それぞれＩｂｉａｓの電流を供給する電流源シンボル７−１及び７−２は、図５及び図６に示した乗算器の電流源ユニット５−９内の電流源トランジスタＭ２及びＭ３を表す。これらの図は、５−１内のコモンモード差動負荷回路を示す。前述したコモンモード差動負荷回路を選択することは、例えば、抵抗又はリアクタンス部品を含む負荷として当技術分野で知られている他の適切な選択肢を除外しない。
【００５３】
ノード５−３及び５−４は差動入力を形成し、ノード５−３にはＡＣ信号＋Ｖ１が印加され、ノード５−４にはＡＣ信号−Ｖ１、即ち、ノード５−３に印加されたＡＣ信号とは１８０°位相がずれたＡＣ信号、が印加される。ノード５−５には別のＡＣ信号＋Ｖ２が印加される。三極管インターフェース５−２は、ノード５−５にある信号電圧Ｖ２と、ノード５−３及び５−４にそれぞれ印加された信号電圧Ｖ１とを乗算する。脚５−６は電流（Ｉｂｉａｓ＋Ｉ）を運び、一方、脚５−７は電流（Ｉｂｉａｓ−Ｉ）を運ぶ。ノード５−３及び５−４に印加される信号電圧Ｖ１の極性を反転すると、脚５−６を流れる電流が電流（Ｉｂｉａｓ−Ｉ）を運ぶようになり、一方、脚５−７が電流（Ｉｂｉａｓ＋Ｉ）を運ぶようになる。差動負荷回路と三極管インターフェースとの間に位置する２つの脚５−６と５−７との間に差動信号電圧Ｖｄｉｆｆが形成される。（注：ノード５−３及び５−４によって表わされる２つの入力は、ノード５−３によって表わされる第１の入力線及びノード５−４によって表わされる第２の入力線を備えた乗算回路の差動入力と呼ばれることもある。）
【００５４】
図５、図６、及び図７の差動三極管乗算器は、次に考察される「二重平衡」差動三極管乗算器と比較して「一重平衡」と呼ばれる。
【００５５】
漏れ成分の除去
三極管インターフェース５−２は、３つの成分、即ち、２ｆ０にある積成分、ｆ０にある漏れ成分、及びＤＣ成分、の出力スペクトルを生成する。２ｆ０にある積成分は、入力に印加されたｆ０にある２つの周波数トーンの乗算を提供する。ｆ０にある漏れ成分及びＤＣ成分は、所望する最終的な結果が２ｆ０の基準積成分である場合には、三極管乗算回路では望ましくない。図８Ａは、三極管乗算器のブロック図を示しており、ここでは、追加の三極管インターフェースを図７のブロック図に追加して、ｆ０にある漏れ成分を除去する。破線のブロックの内側に示すような、２つの三極管インターフェース５−２ａ及び５−２ｂ、並びに負荷回路に結合する２つの三極管インターフェースの脚を相互接続するネットワークの組み合わせは、二重平衡三極管インターフェース８−７を形成する。
【００５６】
なお、二重平衡三極管インターフェース構成とは、２つの三極管インターフェース回路が相互接続されて、その結果、それらの回路の出力は並列に接続され（即ち、ノード５−６はノード８−３に接続され、ノード５−７はノード８４に接続される）、一方、入力は逆の態様で接続される（即ち、ノード５−３ａはノード５−４ｂに接続され、ノード５−４ａはノード５−３ｂに接続される）、ことを意味する。また、三極管インターフェース回路５−２ａのノード５−５ａ及び三極管インターフェース回路５−２ｂのノード５−５ｂは、二重平衡三極管インターフェースへの差動入力を表し、ノード５−５ａに印加されるＡＣ信号はノード５−５ｂに印加されるＡＣ信号からは１８０°位相がずれている、即ち、＋Ｖ２対−Ｖ２である。
【００５７】
差動出力電圧Ｖｄｉｆｆは、第１の出力ノード８−１上の第１のＡＣ成分と、第２の出力ノード８−２上の第２のＡＣ成分と、コモンモードＤＣ電圧と、を含む。第１のＡＣ成分は、第２のＡＣ成分からは実質的に１８０°位相シフトされている。両方のＡＣ成分とも、実質的に同じＤＣ電圧を含んでいる。同様に、差動入力電圧Ｖ１は、第１の入力ノード５−３ａ上の第１のＡＣ成分と、第２の出力ノード５−４ａ上の第２のＡＣ成分と、コモンモードＤＣ電圧ＶＱと、を含む。第１のＡＣ成分は、第２のＡＣ成分からは実質的に１８０°位相シフトされている。両方のＡＣ成分とも、実質的に同じＤＣ電圧ＶＱを含んでいる。最後に、差動入力電圧Ｖ２は、第１の入力ノード５−５ａ上の第１のＡＣ成分と、第２の入力ノード５−５ｂ上の第２のＡＣ成分と、コモンモードＤＣ電圧ＶＧと、を含む。第１のＡＣ成分は、第２のＡＣ成分からは実質的に１８０°位相シフトされている。両方のＡＣ成分とも、実質的に同じＤＣ電圧ＶＧを含んでいる。
【００５８】
三極管インターフェース５−２ａは、ノード５−５ａにある正の信号電圧Ｖ２を、ノード５−３ａに印加された正の信号電圧Ｖ１と、ノード５−４ａに印加された負の信号電圧Ｖ１との両方と乗算する。等式９を使用すると、脚５−６は２ｋ（Ｖ１）（Ｖ２）＋２ｋ（Ｖ１）（ＶＧ０−ＶＴ）の電流を運ぶことが分かり、一方、脚５−７は２ｋ（−Ｖ１）（Ｖ２）＋２ｋ（−Ｖ１）（ＶＧ０−ＶＴ）の電流を運ぶ。第２の三極管インターフェース５−２ｂは、ノード５−５ｂにある負の信号電圧Ｖ２を、ノード５−３ｂに印加された負の信号電圧Ｖ１と、ノード５−４ｂに印加された正の信号電圧Ｖ１との両方と乗算する。脚８−３は２ｋ（−Ｖ１）（−Ｖ２）＋２ｋ（−Ｖ１）（ＶＧ０−ＶＴ）の電流を運び、一方、脚８−４は２ｋ（Ｖ１）（−Ｖ２）＋２ｋ（Ｖ１）（ＶＧ０−ＶＴ）の電流を運ぶ。脚５−６の電流は、脚８−３の電流と結合して、脚８−５の電流４ｋ（Ｖ１）（Ｖ２）を形成する。等式９は、漏れ成分は相殺され、一方、積成分は正の振幅で２倍になることを示す。脚５−７の電流は、脚８−４の電流と結合して、脚８−６の電流−４ｋ（Ｖ１）（Ｖ２）を形成する。等式９は、漏れ成分は相殺され、一方、積成分は負の振幅で２倍になることを示す。更に、ＤＣ成分の原因となる（ｆ０−ｆ０）にある２つの信号周波数トーンの乗算結果は、回路の２つの出力８−１及び８−２の各々に加算される。Ｖｄｉｆｆ出力は、８ｋＶ１Ｖ２の所望のピーク間差動信号に、各出力に印加される同じＤＣ成分を加えた信号を含む。ＤＣ成分は、Ｖ１とＶ２との間の位相差の関数である。
【００５９】
図８Ｂは、図８Ａの回路の入力及び出力スペクトル８−３を示す。上部の波形の入力スペクトルは、重複するｆ０の周波数トーンが両方の入力Ｖ１及びＶ２に印加されることを示す。下側の波形は、ｆ０にある漏れ電流は除去され（８−４）、ＤＣ成分は残ったままであることを示している。図８Ａの二重平衡差動三極管乗算器が図１のネットワークの位相加算器として使用される場合、二重平衡差動三極管乗算器が分配ツリーネットワークのある場所から分配ツリーネットワークの別の場所へ結合されるにつれて、ＤＣ成分は変化する。このＤＣ成分の変動により、２ｆ０にある基準積成分の抽出がより困難になる、というのも乗算結果のコモンモード電圧の変動が大きくなることがあるからである。
【００６０】
図９は、図８Ａのブロック図のコンポーネントを等価な回路図で置き換えたときの一実施形態を示す。差動負荷回路５−１は、２つの脚の間の抵抗分割器Ｒ１及びＲ２ネットワークによって決定されるコモンモード電圧を使用し、抵抗器間のこのコモンモード電圧を、差動負荷回路内のＰチャネルデバイスＭ４及びＭ５の各ゲートに印加する。トランジスタＭ４及びＭ５の自己バイアスは、二重平衡差動三極管乗算回路に安定した負荷を提供する。
【００６１】
三極管インターフェース（５−２ａ及び５−２ｂ）は両方とも、ＭＯＳトランジスタを使用して二重平衡三極管インターフェースの回路構成を形成する。例えば、三極管インターフェース５−２ａはＭＯＳトランジスタＭ７、Ｍ８及びＭ６を含み、一方、三極管インターフェース５−２ｂはＭＯＳトランジスタＭ１０、Ｍ１１、及びＭ９を含む。トランジスタＭ７及びＭ８は、トランジスタＭ７及びＭ８の、ゲートからソースへの電圧ＶＧＳによって、印加された入力信号電圧Ｖ１をトランジスタＭ６にシフトさせる。トランジスタＭ１０及びＭ１１は、トランジスタＭ１０及びＭ１１の、ゲートからソースへの電圧ＶＧＳによって、印加された入力信号電圧Ｖ１をトランジスタＭ９にシフトさせる。
【００６２】
ＤＣ成分の除去
図１０Ａは、二重平衡差動三極管乗算器によって生成されたＤＣ成分を除去する一実施形態を示しており、このＤＣ成分は、三極管乗算器が分配ツリーネットワーク２−１の信号に結合される位置の関数になる。
【００６３】
図１０Ａの三極管乗算器構成は、前述のように、ｆ０にある漏れ成分を除去する出力スペクトルを生成する。しかしながら、依然として２ｆ０にある所望の積成分にはＤＣ成分が付随している。ＤＣ成分を除去する一実施形態は、図１０Ａに示すように、三極管乗算器の出力ノードにＡＣ結合回路１０−１を配置することである。ハイパスＡＣ結合回路はＤＣ成分を除去しながら、２ｆ０にある所望の積成分を２つの出力ノード１０−２及び１０−３に通過させて、ノード１０−２及び１０−３において結果として得られる信号Ｖｄｉｆｆを供給する。
【００６４】
図１０Ｂは、図１０Ａの回路の入力及び出力スペクトル１０−４を示す。上部の波形の入力スペクトルは、２つの重複するｆ０の周波数トーンがＶ１及びＶ２に印加されることを示す。下側の波形は、前述のように二重平衡三極管インターフェースに起因した、ｆ０にある漏れ成分の除去８−４を示す。ＡＣ結合回路が、下側のスペクトルプロットの領域１０−５内に示すように、出力からＤＣ成分を除去する。２ｆ０にある積成分は、図１０Ａの出力ノード１０−２及び１０−３に見られる。
【００６５】
図１１は、結合コンデンサＣ１及びＣ２を使用して、ノード８−１及び８−２上のＤＣ成分ｃｏｓ（θ１−θ２）を遮断する、ＡＣ結合回路の一実施形態を示す。コンデンサＣ１は、ＡＣ成分をノード８−１からノード１１−２に結合する。コンデンサＣ２は、ＡＣ成分をノード８−２からノード１１−３に結合する。ノード１１−２及び１１−３は、２ｆ０にある所望の積成分を受け取る。差動増幅器１１−１は、ノード１２−２及び１１−３上の信号を増幅し、ノード１０−２及び１０−３において結果として得られる信号出力を生成する。シリコン基板上に製造された結合コンデンサＣ１及びＣ２の各々は、それぞれ関連する寄生コンデンサＣ３及びＣ４を有する。寄生コンデンサは、結合ＡＣ信号の一部を基板に漏出させる。結合コンデンサは、関連する寄生コンデンサと共に分圧器を形成し、２ｆ０にある所望の積成分の差動増幅器１１−１への伝達を低減させる。従って、この容量性結合ネットワークの効率は、結合コンデンサとその対応する寄生コンデンサとの比率に依存する。寄生容量が最小である結合ネットワークは、伝達の効率を高める。結合コンデンサの前述のＡＣ結合回路を選択することは、任意の他のリアクタンス部品、又はＡＣ成分を伝達するがＤＣ成分は遮断するように構成されたコンポーネントの組み合わせ、などの、当技術分野で知られている他の適切な選択肢を除外しない。
【００６６】
図１２は、周波数差成分ｃｏｓ（θ１−θ２）に起因するＤＣ成分を補償するための一実施形態のブロック図を示しており、このＤＣ成分は、三極管乗算器、即ち位相加算器の一実施形態、がどこで分配ツリーネットワークの信号と結合されるかに関する位置の関数として変化する。図１１で示したように結合コンデンサを使用してＤＣ成分を除去する代わりに、フィードバック技術により、各出力ノード上のＤＣ成分を調節して、ＤＣ成分を、所定の値Ｖｂｉａｓで一定に維持する。例えば、差動増幅器１２ａ−２、ローパスフィルタ１２−１ａ、及びＰチャネルトランジスタＭ１２で構成されるフィードバック回路は、出力８−１に接続される。差動増幅器１２−２ａは、基準電圧Ｖｂｉａｓを受け取り、出力８−１において信号をサンプリングする。差動増幅器の出力は、ローパスフィルタ１２−１ａでフィルタリングされ、ＰチャネルトランジスタＭ１２に印加される。トランジスタＭ１２は、出力ノード８−１において信号の電圧を調節する。このフィードバックループは、出力ノードの電圧のＤＣ成分を、固定の基準電圧Ｖｂｉａｓに維持する。
【００６７】
同様に、差動増幅器１２−２ｂは、同じ基準電圧Ｖｂｉａｓを受け取り、出力ノード８−２の信号をサンプリングする。差動増幅器の出力は、ローパスフィルタ１２−１ｂでフィルタリングされ、ＰチャネルトランジスタＭ１３に印加される。トランジスタＭ１３は、出力ノード８−２をＶＤＤに結合する。このフィードバックループは、出力ノード８−２の電圧をＶｂｉａｓに調節する。各出力ノード８−１及び８−２は、電圧Ｖｂｉａｓに設定されたＤＣ成分を有する。
【００６８】
ノード８−１と８−２との間の出力信号には、２ｆ０にある所望の積成分及びこのＤＣ成分が含まれる。ＤＣ成分は、三極管乗算器、即ち位相加算器のこの実施形態、が分配ツリーネットワークの信号に結合される場所に関わらず、一定である。位相加算器は分配ツリーネットワークに異なる位置で結合されるので、フィードバックループは、位置に関わりなく一定のままになるように、ＤＣ成分を調節する。フィードバックループ技術により、２ｆ０にある所望の積成分の抽出が可能になる、というのも、三極管乗算器が分配信号のネットワークに結合される場所に関わりなく、関連するＤＣ成分が一定のままであるからである。
【００６９】
図１３は、フィードバック技術を使用してＤＣ成分を調節する一実施形態を示す回路図で図１２のブロック図を置き換えたものである。差動負荷回路５−１は、電流ミラーＭ１５とＭ１６との間に結合された負荷素子１３−１を含む別の回路実施形態で置き換えられる。ダイオード接続トランジスタＭ１４は基準電流Ｉｒｅｆを供給し、ノードＡで生成された電圧は電流ミラーＭ１５及びＭ１６に印加される。抵抗器又は抵抗として構成されたトランジスタなどの負荷素子１３−１は、２つの出力ノード８−１及び８−２を結合する。
【００７０】
ノード８−１に結合されたフィードバックループの説明は、次の通りである。高利得差動増幅器１３−２ａは、出力ノード８−１及び基準電圧Ｖｂｉａｓに結合される。差動増幅器の出力は、Ｒ３及びＣ５によって形成されるローパスフィルタに結合される。ＰチャネルトランジスタＭ１２は、出力ノード８−１をＶＤＤに接続する。ローパスフィルタの出力はトランジスタＭ１２のゲートに結合され、また、出力８−１の電圧をＶｂｉａｓに調節するフィードバックループを形成する。ノード８−１での電圧がＶｂｉａｓを超える場合、差動増幅器の出力での電圧が増加する。ＲＣネットワークはこの信号をＭ１２のゲートに渡し、トランジスタＭ１２の導電率の低下を引き起こす。これにより、Ｍ１２の電流が減少し、ノード８−１の電圧が降下する。ノード８−１の電圧は、電圧Ｖｂｉａｓの電圧に近づく。同様に、ノード８−１の電圧がＶｂｉａｓを下回る場合、差動増幅器の出力での電圧は低下する。ＲＣネットワークはこの信号をＭ１２のゲートに渡し、トランジスタＭ１２の導電率の増加を引き起こす。これにより、Ｍ１２の電流が増加し、ノード８−１の電圧が上昇する。差動増幅器１３−２ａの利得が高い場合、ノード８−１の電圧は電圧Ｖｂｉａｓの電圧に近づく。実際には、ノード８−１の電圧は電圧Ｖｂｉａｓと一致する。
【００７１】
同様に、他方の出力ノード８−２については、高利得差動増幅器１３−２ｂが、他方の出力ノード８−２及び同じ基準電圧Ｖｂｉａｓに結合される。差動増幅器の出力は、Ｒ４及びＣ６によって形成されるローパスフィルタに結合される。ＰチャネルトランジスタＭ１３は、出力ノード８−２をＶＤＤに接続する。ローパスフィルタの出力はトランジスタＭ１３のゲートに結合され、また、ノード８−２の電圧が電圧Ｖｂｉａｓと一致するまで、出力ノード８−２の電圧をＶｂｉａｓに調節する第２のフィードバックループを形成する。
【００７２】
ノード８−１と８−２との間に形成された差動出力信号Ｖｄｉｆｆは、２ｆ０にある所望の積成分と、三極管乗算器が分配ツリーネットワークの信号と結合される場所に関わりなく一定であるＤＣ成分と、を含む。ＤＣ成分は、三極管乗算器が分配ツリーネットワークの信号に結合される場所に関わらず、フィードバックループのおかげで一定である。この特徴により、２ｆ０にある所望の積成分の抽出が可能になる、というのも、三極管乗算器、即ち位相加算器のこの実施形態、が分配信号のネットワークに結合される場所に関わりなく、関連するＤＣ成分が一定のままであるからである。
【００７３】
図１４は、回路の出力ノードにおいてＤＣ成分の電圧を調節するためのフィードバック技術の別の実施形態を示す。高利得差動増幅器１４−１ａは、出力ノード８−１及び基準電圧Ｖｂｉａｓに結合される。差動増幅器の出力は、ローパスフィルタ１４−２ａに印加される。ＮチャネルトランジスタＭ１８は、三極管インターフェース５−２ａの一方の脚に電流を供給する電流源７−１ａと並列に配置される。第２のＮチャネルトランジスタＭ１７は、三極管インターフェース５−２ａの別の脚に電流を供給する電流源７−２ａと並列に配置される。ローパスフィルタ１４−２ａは、トランジスタＭ１８及びＭ１７のゲートを駆動する。ローパスフィルタの出力はトランジスタＭ１８のゲートに結合され、また、出力８−１の電圧を調節する第１の自己フィードバックループを形成する。
【００７４】
同様に、他方の出力ノード８−２については、高利得差動増幅器１４−１ｂが、出力ノードのうちの一方８−２及び同じ基準電圧Ｖｂｉａｓに結合される。差動増幅器の出力は、ローパスフィルタ１４−２ｂに印加される。ＮチャネルトランジスタＭ２０は、電流源７−２ｂと並列に配置され、一方、別の及びチャネルトランジスタＭ１９は、三極管インターフェース５−２ｂに関連付けられた別の電流源７−１ｂと並列に配置される。ローパスフィルタ１４−２ｂは、トランジスタＭ１９及びＭ２０のゲートを駆動する。ローパスフィルタの出力はトランジスタＭ２０のゲートに結合され、また、出力ノード８−２の電圧を調節する第２の自己フィードバックループを形成する。
【００７５】
第１及び第２のフィードバックループは、クロスフィードバックループを介して互いに相互作用する。第１のフィードバックループでは、トランジスタＭ１７は、出力ノード８−２の電圧を制御する第２の自己フィードバックループに影響を及ぼす電流源７−２ａを増強する。同時に、第２のフィードバックループトランジスタＭ１９は、出力電圧８−１を制御する第１の自己フィードバックループに影響を及ぼす電流源７−１ｂを増強する。自己フィードバック及びクロスフィードバックループは、出力電圧並びにノード８−１及び８−２を最終的には安定化させ、ＤＣ電圧Ｖｂｉａｓで維持する。
【００７６】
ノード８−１と８−２との間の出力信号には、２ｆ０にある所望の積成分及び共通のＤＣ電圧が含まれる。ノード８−１及び８−２の共通電圧には、フィードバックループによって決定されるＶｂｉａｓのＤＣ成分が含まれる。ノード８−１及び８−２のＤＣ電圧は、三極管乗算器、即ち位相加算器のこの実施形態、が分配ツリーネットワークの信号に結合される場所に関わらず、一定である。２ｆ０にある所望の積成分は、ＤＣ成分が位置に関わらず一定である場合には、ノード８−１と８−２との間の出力信号から抽出することができる。図１５は、差動増幅器１４−１の差動負荷回路５−１、ローパスフィルタ１４−２、及び三極管インターフェース５−２のブロック図を、対応する回路図で置き換えたものである。
【００７７】
図１６は、図１５で説明したクロスフィードバックループを排除する一実施形態を示す。高利得差動増幅器１５−１ａは、出力ノードのうちの１つ８−１及び基準電圧Ｖｂｉａｓに結合される。Ｒ５及びＣ７を備えるローパスフィルタは、差動増幅器の出力を、２つのＮチャネルトランジスタＭ１８及びＭ１９のゲートに結合する。トランジスタＭ１８は、電流源７−１ａと並列に配置され、一方、トランジスタＭ１９は別の電流源７−１ｂと並列に配置される。トランジスタＭ１８及びＭ１９は両方とも、電流源７−１ａ及び７−１ｂへの電流を補う。これらの電流源は両方とも、負荷内の共通出力ノード８−１を共有する。この第１のフィードバックループは、出力８−１の電圧を調節して電圧Ｖｂｉａｓに一致させる。
【００７８】
同様に、他方の出力ノード８−２については、高利得差動増幅器１５−１ｂが、出力のうちの１つ８−２及び基準電圧Ｖｂｉａｓに結合される。Ｒ６及びＣ８を備えるローパスフィルタは、差動増幅器の出力を、２つのＮチャネルトランジスタＭ２０及びＭ１７のゲートに結合する。トランジスタＭ２０は、電流源７−２ｂと並列に配置され、一方、トランジスタＭ１７は別の電流源７−２ａと並列に配置される。トランジスタＭ２０及びＭ１７は両方とも、電流源７−２ｂ及び７−２ａの電流を補って、出力８−２の電圧を調節する第２のフィードバックループを形成する。フィードバックループのこの実施形態は、図１４及び図１５のクロスフィードバックループを除去する。
【００７９】
ノード８−１と８−２との間の出力信号は、２ｆ０にある所望の積成分と、三極管乗算器が分配ツリーネットワークの信号と結合される場所に関わりなく一定であるＤＣ成分と、を含む。２ｆ０にある所望の積成分は、ＤＣ成分が位置に関わらず一定である場合には、容易に抽出することができる。
【００８０】
図１７は、フォールデッドカスコード１７−１に結合された二重平衡三極管インターフェース８−７及び電流源ユニット７−３の図を示す。フォールデッドカスコードは、二重平衡三極管インターフェースに負荷を提供し、ノード１７−２及び１７−３における二重平衡三極管インターフェースからの信号を増幅する。増幅された信号は、フォールデッドカスコードの出力１７−４において利用可能になる。
【００８１】
図１８は、フォールデッドカスコード１７−１の回路図を示す。フォールデッドカスコードは、直列接続されたトランジスタの２つのスタックを含む。第１のスタックは、ＰチャネルトランジスタＭ２１及びＭ２２、並びにＮチャネルトランジスタＭ２３及びＭ２４から構成される。第２のスタックは、ＰチャネルトランジスタＭ２５及びＭ２６、並びにＮチャネルトランジスタＭ２７及びＭ２８から構成される。バイアスブロック（図示せず）が、電圧Ｖｄｃ１、Ｖｄｃ２、及びＶｄｃ３を提供する。ＰチャネルトランジスタＭ２２及びＭ２６は、電圧Ｖｄｃ２によってバイアスされるカスコードトランジスタである。ＰチャネルトランジスタＭ２１及びＭ２５は、二重平衡三極管インターフェース８−７並びに２つのスタック内の２つのＰチャネルトランジスタＭ２２及びＭ２６への電流源を提供する。Ｍ２１によって供給される電流は、２つの三極管インターフェース回路の左脚とフォールデッドカスコード増幅器の左脚（即ち、トランジスタＭ２２）との間で分割されるか、又は共有される。また、Ｍ２５によって供給される電流は、２つの三極管インターフェース回路の右脚とフォールデッドカスコード増幅器の右脚（即ち、トランジスタＭ２６）との間で分割されるか、又は共有される。Ｎチャネルトランジスタは、カスコード電流ミラーを形成する。ＮチャネルトランジスタＭ２３及びＭ２７は、電流ミラーのカスコードコンポーネントを形成する。電圧Ｖｄｃ１は、トランジスタＭ２３及びＭ２７をバイアスする。トランジスタＭ２４及びＭ２８は、第１のスタック内のＭ２２とＭ２３との間のノードを分岐させることによりバイアスされた、電流ミラーの残りの部分を形成する。二重平衡三極管インターフェースのノード１７−２及び１７−３を流れる電流は、それぞれ、トランジスタＭ２１及びＭ２２のソース／ドレインノードと、トランジスタＭ２５及びＭ２６のソース／ドレインノードに直接的に接続する。フォールデッドカスコードは、二重平衡三極管インターフェースに電流源を提供し、二重平衡三極管インターフェースによって引き起こされるノード１７−２及び１７−３を流れる電流の小さな変化に対して、出力１７−４においてレイル・ツー・レイル・スイングを生成する。フォールデッドカスコードは大きな利得、大きな出力インピーダンス、及び安定性を提供する。
【００８２】
図１９は、フィードバックを使用してフォールデッドカスコード１７−１の出力のＤＣ電圧を設定する一実施形態を示す。フォールデッドカスコードの出力ノード１７−４及び基準電圧Ｖｂｉａｓは両方とも、差動増幅器１９−１に結合される。ローパスフィルタ１９−２は、差動増幅器の出力をトランジスタＭ２９のゲートに結合する。Ｍ２９のドレインは、ノード１７−３に結合される。差動増幅器、ローパスフィルタ、Ｍ２９及びＭ２６は、フィードバックループを形成する。フィードバックループは、フォールデッドカスコードの出力を調節して基準電圧Ｖｂｉａｓに一致させる。
【００８３】
ノード１７−４の出力信号は、２ｆ０にある所望の積成分と、三極管乗算器が分配ツリーネットワークの信号と結合される場所に関わりなく一定であるＤＣ成分と、を含む。２ｆ０にある所望の積成分は、ノード１７−４のＤＣ成分のコモンモード電圧が位置に関わらず一定である場合には、容易に抽出することができる。
【００８４】
図２０は、フィードバックを使用してフォールデッドカスコード１７−１の出力の電圧を設定する別の実施形態を示す。フォールデッドカスコードの出力ノード１７−４及び基準電圧Ｖｂｉａｓは両方とも、差動出力２０−２を有する差動増幅器に結合される。ローパスフィルタ１９−２は、差動増幅器の第１の出力をトランジスタＭ２９のゲートに結合する。ローパスフィルタ２０−１は、差動増幅器の第２の出力をトランジスタＭ３０のゲートに結合する。Ｍ２９のドレインはリード線１７−３に結合され、一方、Ｍ３０のドレインはリード線１７−２に結合される。差動増幅器、ローパスフィルタ、Ｍ２９、第１のスタック、及びＭ２６は、フィードバックループを形成する。フィードバックループは、フォールデッドカスコードの出力を調節して基準電圧Ｖｂｉａｓに一致させる。
【００８５】
図１２〜図１６は、フィードバック技術を使用して、回路の出力ノードのコモンモード電圧を、Ｖｂｉａｓによって指定される基準電圧に維持する。これらの出力ノードの出力信号は、２ｆ０にある所望の積成分と、三極管乗算器が分配ツリーネットワークの信号に結合される場所に関わりなく、フィードバックのおかげで一定であるコモンモード電圧に対応するＤＣ成分と、を含む。出力ノード８−１及び８−２は、２ｆ０にある所望の差動積成分と、今はＶｂｉａｓに設定されているコモンモード電圧に対応するＤＣ成分と、の両方を含む。ＤＣ成分は、三極管乗算器が分配ツリーネットワークの信号に結合される場所に関わらず、一定である。２ｆ０にある所望の差動積成分は、差動信号のコモンモード電圧が一定のままであるノードから、容易に抽出することができる。
【００８６】
図１９〜図２０は、フィードバック技術を使用して、回路の出力ノードのＤＣ電圧を、Ｖｂｉａｓによって指定される基準電圧に維持する。この出力ノードの出力信号は、２ｆ０にある所望の積成分と、このＤＣ電圧に対応するＤＣ成分と、を含む。フィードバック技術は、三極管乗算器が分配ツリーネットワークの信号に結合される場所に関わらず、ＤＣ電圧を一定に維持する。出力ノード１７−４は、２ｆ０にある所望の積成分と、今はＶｂｉａｓの電圧に設定されているＤＣ成分と、の両方を含む。
【００８７】
タンク回路を用いた漏れ成分及びＤＣ成分の除去
前述のように、三極管インターフェース内の三極管インターフェース５−２は、３つの成分、即ち、基準積成分、漏れ成分、及びＤＣ成分を生成する。図２１は、三極管インターフェースの負荷として使用されるバンドパスフィルタ２１−１が、どのように漏れ成分とＤＣ成分の両方を同時に除去することができるかを示している。２つの三極管インターフェースを備える二重平衡三極管インターフェースを使用する代わりに、１つの三極管インターフェースのみが必要とされる。三極管インターフェースの各脚は、タンク回路に結合される。出力ノード２１−３は、Ｌ１及びＣ７によって形成されるタンク回路に結合される。出力ノード２１−４は、Ｌ２及びＣ８によって形成されるタンク回路に結合される。乗算器の出力ノード２１−３及び２１−４は、負荷を介して結合される。
【００８８】
２１−２のスペクトルプロットで示されるように、それぞれ周波数ｆ０にある、２１−８内の上部のスペクトルで示される、２つの等しい周波数トーン信号Ｖ１及びＶ２が、三極管インターフェース５−２の入力に印加される。三極管インターフェース５−２は、３つの項全て、即ち、２ｆ０にある積成分、ｆ０にある漏れ成分、及びＤＣ成分、を生成する。三極管インターフェースからのこれら３つの成分は、バンドパスフィルタ２１−１に結合される。この負荷内のタンク回路の各々は、２ｆ０の周波数にあわせて調整されている。従って、バンドパスフィルタは２ｆ０の周波数において高いインピーダンスを有し、ｆ０及びＤＣにおいては非常に低いインピーダンス成分を有する。ｆ０にある漏れ成分及びＤＣ成分は、フィルタ除去され、２ｆ０にある周波数成分のみが残る。２ｆ０にある積成分は、三極管インターフェースの入力に印加されたｆ０にある２つの周波数トーンの理想的な乗算を提供する。出力信号Ｖｄｉｆｆは、２１−２の下側のスペクトルプロットに示されるように、２ｆ０にある積成分のスペクトルのみを含む。なお、１０−５のＤＣ成分及びｆ０にある漏れ成分は、バンドパスフィルタによってフィルタ除去されている。図２２は、ＭＯＳデバイスのみで構成される三極管インターフェース５−２を示す。図２２の回路の出力信号Ｖｄｉｆｆは、図２１の２１−２の下側のスペクトルプロットに示されるように、基準積成分のスペクトルのみを含む。
【００８９】
ＰＬＬ位相加算回路
位相ロックループ及び三極管乗算器は一緒に、２ｆ０にある積成分を生成し、２ｆ０にある第２の直交積成分を生成することができる。図２３に示した回路２３−３の図は、回路の実施形態内の２つの位置でのスペクトルプロットを示す。三極管乗算器として構成される乗算器２３−１は、分配ツリーネットワークから結合された２つの信号を乗算する。結合される信号の各々は、周波数ｆ０を有し、ブロック２３−４内に示したスペクトルを生成する。このスペクトルは、前述のように三極管乗算器の３つの成分を含む。これらの成分は、ＤＣ成分、周波数ｆ０にある漏れ成分、及び周波数２ｆ０にある積成分を含む。ミキサ２３−２の第１の入力ノード２３−８は、２３−４に示す結果として得られる３つの成分を有するこのスペクトルを受け取る。
【００９０】
ミキサの第２の入力２３−７は、周波数２ｆ０にある周波数トーンを受け取る。ミキサ２３−２は、アナログ乗算器２３−１からのこれらの結果として得られる３つの成分と、周波数２ｆ０にある周波数トーンとを混合する。ブロック２３−５は、周波数の関数として、ミキサの出力２３−６における結果として得られる出力スペクトルを示す。その成分には、２ｆ０成分を生成する２ｆ０とＤＣとの混合、ｆ０成分及び３ｆ０成分を生成する２ｆ０とｆ０との混合、ＤＣ成分及び４ｆ０成分を生成する２ｆ０と２ｆ０との混合、が含まれる。
【００９１】
図２４Ａは、ミキサと位相ロックループ（ＰＬＬ）２４−１を合体させることにより、図２３に示す回路２３−３の実施形態を完成する。ＰＬＬは、既存のミキサ２３−２、ループフィルタ２４−２、及び、電圧制御発振器（ＶＣＯ）２４−４で形成されたループを含み、ＶＣＯの出力はミキサに結合される。ミキサ２３−２の出力２３−６は、ループフィルタ２４−２の入力と結合される。ループフィルタ２４−２の出力２４−３は、ＶＣＯ２４−４の入力に結合され、ＶＣＯの出力は、ミキサの第２の入力ノード２３−７に戻るように結合される。ＶＣＯは、２ｆ０にある周波数トーンを生成し、この周波数トーンをミキサの第２の入力に印加する。
【００９２】
ＰＬＬが含まれると、ミキサの出力ノード２３−６はスペクトル２４−５を生成する。このスペクトルは図２３に示したスペクトル２３−５に似ている。しかしながら、２４−５では、ループフィルタ２４−２はスペクトルにローパスフィルタマスク２４−６を適用する。ループフィルタのローパスフィルタ２４−６のおかげで、ノード２４−３のＤＣ成分は、ループフィルタの出力２４−３において残っている唯一の成分になる。ループフィルタは、２４−５のスペクトル内の、残りのより高い周波数成分、即ちｆ０、２ｆ０、３ｆ０、及び４ｆ０を除去する。ＶＣＯ２４−４は、ループフィルタからノード２４−３でＤＣ成分を受け取る。ＰＬＬの動作は、ミキサの第２の入力ノード２３−７に結合されたＶＣＯの出力において、２ｆ０にあるトーン周波数の位相を調節する。ＶＣＯのループは、乗算器２３−１によってミキサの第１の入力ノード２３−８に提供される２ｆ０の基準トーン周波数に、ＶＣＯ自体を調節する。ＰＬＬの位相調節のプロセスにおいて、ノード２３−７のＤＣ成分の大きさが減少する。ＤＣ成分の電圧の大きさが減少するにつれて、ＶＣＯの出力での２ｆ０にある周波数トーンは、ミキサの入力ノード２３−８に印加される信号の２ｆ０にある周波数トーンに対して直交（９０度の位相差）に近くなる。最終的には、ＰＬＬはＤＣ成分をゼロまで低減する。この時点で、ＶＣＯはロックする。ロックされたＶＣＯは、ミキサへの入力ノード２３−７において２ｆ０にある周波数トーンを生成し、この周波数トーンは、ミキサの第１の入力ノード２３−８に印加される２ｆ０にある周波数トーンから９０°だけ位相シフトされている（これは、回路の所望の出力信号も表す）。図２４Ａに示されたアナログ乗算器、ミキサ、及びＰＬＬの回路構成は、位相加算器の別の実施形態である。
【００９３】
能動アンテナアレイは、複数の位相加算器を必要とする。各位相加算器は、２ｆ０の周波数トーンにある基準積成分を生成する。能動アンテナアレイの各アンテナ素子は、２ｆ０の周波数トーンで動作する少なくとも１つの別個の基準積成分を必要とする。従って、能動アンテナアレイ内のアンテナの各実例は、位相加算器の対応する実例を必要とする。更に、各アンテナに印加される基準積成分の各実例は、アンテナアレイ内の他の全てのアンテナに印加される基準積成分の他の全ての実例と位相及び周波数が同期されている必要がある。複数の位相加算器のそれぞれは、異なる物理的位置で分配ツリーネットワークに結合される。分配ツリーネットワークの信号は、「同期飛行時間」と呼ばれる固定のグローバルネットワークパラメータを有する。このパラメータに基づいて、位相加算器は基準積成分を生成し、この基準積成分は、複数の位相加算器の残りのものによって生成される基準積成分の他の全ての実例に対して実質的に位相コヒーレントである（実用上、同一の位相である）。従って、任意の位置で分配ツリーネットワークの信号に結合されるいかなる位相加算器も、分配ツリーネットワークの信号に結合された位相加算器の他の全ての実例に対して位相コヒーレントである基準積成分を生成する。分配ツリーネットワークの信号は、能動アンテナアレイのアレイが占有する領域全体に渡る位相一貫性を保証する。能動アンテナアレイにおいて複数の位相加算器を使用することの更なる詳細については、２０１３年１２月１７日に公開された、Ｍｉｈａｉ  Ｂａｎｕ、Ｙｉｐｉｎｇ  Ｆｅｎｇ、及びＶｌａｄｉｍｉｒ  Ｐｒｏｄａｎｏｖによる「Ｌｏｗ  Ｃｏｓｔ，  Ａｃｔｉｖｅ  Ａｎｔｅｎｎａ  Ａｒｒａｙｓ」と題された米国特許第８，６１１，９５９号明細書を参照されたい。該特許の開示は、その全体が参照により本明細書に組み込まれる。
【００９４】
図２４Ｂは、ＰＬＬループがバッファ２４−８を含む位相加算器の一実施形態を示す。バッファは、ＰＬＬの性能に大きな影響を及ぼすことなく、より大きな負荷を駆動することができる。バッファ２４−８は、ミキサの第２の入力ノード２３−７に戻すように、２ｆ０の基準積成分を提供する。バッファは、出力リード線２４−９を介してより大きな負荷を駆動することができる。リード線２４−９の信号は、位相アレイの少なくとも１つのアンテナに、２ｆ０にある基準積成分を提供する。分配ツリーネットワークの異なる部分に結合された残りの位相加算器は、２ｆ０にある基準積成分の独自の信号を提供する。それぞれの位相加算器によって生成された２ｆ０の基準積成分の全ての実例は、フェーズドアレイ全体に渡ってグローバルに同相である。各アンテナに提示された２ｆ０のこのグローバルな基準積成分により、フェーズドアレイによって確立される通信チャネルの様々なビームを正確に操舵することが可能になる。
【００９５】
図２５は、アナログ乗算器２３−１及びミキサ２３−６を備える図２３に最初に示したモデルと、右側に示した対応する回路及びブロック均等物との並列比較を示す。アナログ乗算器２３−１の第１及び第２の入力は、分配ツリーネットワークから結合されたｆ０の周波数トーンに結合される。対応する回路実施態様は、分配ツリー信号のネットワークからｆ０の差動周波数トーンを受け取る二重平衡三極管インターフェース８−７を提示する。なお、二重平衡三極管乗算器８−７及びギルバートミキサ２５−３は、互いに電気的に積み重ねられ、その結果、電流源部によって乗算回路に供給されたバイアス電流は、ミキサ回路に対してもバイアス電流として働く。
【００９６】
アナログ乗算器２３−１は、乗算結果を生成する。二重平衡三極管インターフェース８−７は、図示するように２つの出力リード線上で対応する乗算結果を生成する。ミキサ２３−２の第１の入力は乗算結果を受け取り、ミキサの第２の入力は２ｆ０の周波数トーンを受け取り、出力２３−６は混合された信号結果を提供する。ミキサ２３−２の対応する回路は、乗算結果として、二重平衡三極管インターフェース８−７から乗算結果を受け取り、第２の入力として入力リード線２５−４及び２５−５上で２ｆ０の平衡二重周波数トーンを受け取る、二重平衡ギルバートミキサ２５−３である。二重平衡ギルバートミキサの差動出力２５−１及び２５−２は、混合された信号結果を提供する。
【００９７】
図２６は、二重平衡ギルバートミキサ２５−３で形成されたＰＬＬを使用した位相加算器を形成するのに必要なコンポーネントを説明する一実施形態を示す。ローパスフィルタ２６−１及び２６−２は、それぞれ二重平衡ギルバートミキサ２５−１及び２５−２の出力を任意選択的にフィルタリングする。これらのフィルタリングされた出力は、増幅器２６−３に結合される。増幅器は、ループフィルタ２６−４の入力に結合される。ループフィルタはＤＣ成分を通過させ、ｆ０成分とその高調波を除去する。ループフィルタの出力は、ＶＣＯ２４−４に結合される。２ｆ０で動作するＶＣＯの差動出力は、二重平衡ギルバートミキサ２５−３のゲートに結合される。この最終的な位相加算器回路は、図２４Ａで説明した回路と等価である。
【００９８】
理想的な２ｆ０乗算成分を含む二重平衡三極管インターフェースからのリード線２６−６及び２６−７上の乗算結果は、二重平衡ギルバートミキサ２５−３内で、ＶＣＯ２４−４からの２ｆ０出力信号２５−４及び２５−５と混合される。ＰＬＬの動作により、ＶＣＯの２ｆ０出力が、二重平衡三極管インターフェースによって生成されたリード線２６−６及び２６−７上の基準２ｆ０電流信号に直交してロックされるようになる。
【００９９】
図２７は、他のコンポーネントを使用して二重平衡ギルバートミキサ２５−３を備えたＰＬＬを形成する位相加算器の別の実施形態を示す。二重平衡ギルバートミキサ出力２５−１及び２５−２は、フォールデッドカスコード１７−１に結合される。フォールデッドカスコードの出力は、ループフィルタ２６−４によってＤＣフィルタ処理され、ＶＣＯ２４−４に印加される。
【０１００】
分配ツリーネットワークは、第１の方向に流れる差動基準積成分トーンｆ０を運ぶ第１の差動信号を結合し、第２の反対方向に周波数トーンｆ０を運ぶ第２の差動信号を乗算器に結合する。第１の差動信号２７−３及び２７−４は、トランジスタＭ７、Ｍ８、Ｍ１０、及びＭ１１に結合される。これらのトランジスタは、各三極管インターフェースのＩｂｉａｓ電流を切り換えた。第２の差動信号２７−１及び２７−２は、三極管トランジスタＭ６及びＭ９のゲートに結合される。これらのトランジスタは、三極管インターフェースの脚の間の電流Ｉを制御する。電流Ｉの大きさは通常、電流Ｉｂｉａｓの大きさよりも大幅に小さい。
【０１０１】
図２８は、ＰＬＬループ内に更なるコンポーネントが追加された図２７のブロック図を示す。更なるコンポーネントとは、差動バッファ２８−１である。差動バッファは、ＰＬＬループの一部であり、ＰＬＬの性能に影響を及ぼすことなく大きな負荷を駆動することができ、その他の点では動作は図２６と同様である。
【０１０２】
図２９は、位相加算器の一実施形態を示し、三極管インターフェースのトランジスタスタック及び二重平衡ギルバートミキサは、電源が低下した場合に追加の電圧供給余力を提供するために、分断される。二重平衡三極管インターフェースからの乗算結果は、電流ミラー２９−１に結合される。電流ミラーは電流源２９−２を制御し、Ｎチャネルトランジスタを使用して実装された二重平衡ギルバートミキサ２９−３に電流を供給する。ＰＬＬは、二重平衡ギルバートミキサ、フォールデッドカスコード１７−１、ループフィルタ２６−４、ＶＣＯ２４−４、及びバッファ２８−１というコンポーネントから構成される。
【０１０３】
なお、上述の回路の大部分が、単一の集積回路チップ上に製造されるのが好ましく、そうすると、デバイスの特性及び性能においてはるかに大きな均一性がより容易に達成可能になる。これには、例えば、図５〜７、図８Ａ、図９、図１０Ａ、図１１〜２１、図２４Ａ、図２４Ｂ、及び図２５〜２９によって示した回路が含まれる。
【０１０４】
実用上の欠陥に起因する位相誤差の除去
前の章で開示した位相加算回路を実際に実現するには、トランジスタの不整合、バイアス変動、温度変動、望ましくない信号結合等に起因する、無視できない出力位相誤差がある場合がある。言い換えると、実際に実現する出力位相は、誤差値の分だけ２つの入力位相の理想的な合計とは異なることになる。次に、これらの実際の位相誤差を低減又は除去する技術について説明する。これらの技術は、較正方法とも呼ばれる。
【０１０５】
図２４Ａ及び図２４ＢのようなＰＬＬベースの位相加算回路の場合、出力位相誤差の主な原因は、回路全体に渡る望ましくないＤＣオフセットの発生である。例えば、非線形デバイスであるトランジスタを通って伝搬する任意の信号は、ＤＣスパーを生成することがあり、このＤＣスパーは、ＰＬＬループフィルタがＤＣを通過させるので、位相加算器の出力において、且つＶＣＯの入力において、潜在的に結局は様々な機構を通ることになり得る。ロックされている場合、ＰＬＬはＶＣＯの入力における合計ＤＣ信号をゼロに駆動する。ＶＣＯの入力におけるこの合計ＤＣ信号は、所望のＤＣ信号と全てのＤＣ誤差の合計から構成されるので、ＰＬＬがロックされている場合、所望の信号は、全てのＤＣ誤差の合計のマイナスと等しくなる。これにより、実現される位相加算器の出力であるＶＣＯの出力において、位相誤差が生成される。
【０１０６】
上述した位相誤差を最小限に抑えるか又は除去するための方法は、ＶＣＯの入力におけるＤＣ誤差を較正することである。これは、三極管トランジスタのゲート（図８Ａの端子５−５ａ及び５−５ｂ）に接続する、位相加算器の入力をまず切断することにより、行うことができる。これにより、ＶＣＯの入力においてＤＣ成分を加算する所望の位相がゼロになる、というのも、三極管インターフェース（図８Ａの５−２ａ及び５−２ｂ）によって信号が生成されないからである。ＶＣＯの入力において残っている唯一のＤＣ成分は、全てのＤＣ誤差の合計である。なお、三極管トランジスタのゲート接続のみを切断することは、位相加算回路に対する最小限の侵襲行為であり、回路内のＤＣ誤差生成機構の大部分を含めて、位相加算器の全ての他のコンポーネント接続及び信号を損なうことなく残す。三極管トランジスタのゲート接続を切断することと並行して、ＶＣＯの入力がＰＬＬループによって強制的にゼロにならないように、ＰＬＬループを切断しなくてはならない。次に、ＤＣ誤差を監視し（例えば、設定値と比較し）、追加の回路を用いてＤＣ誤差を較正することができる。この較正が行われた後、三極管トランジスタのゲート接続及びＰＬＬループは、元の構成へと再接続される。次に、ＰＬＬロック支援メカニズムを追加して、この概念の実施態様について提示する。
【０１０７】
図３０Ａは、位相加算器を較正するのに使用される較正回路の一実施形態を示す。図２７に示した位相加算回路は、例えば、この較正回路を使用して、位相加算器内の主ＰＬＬを較正することができる。図３０Ａ及び図２７を並べて比較すると、これらの回路の各々の中の共通のコンポーネントがハイライトされる。例えば、図３０Ａのアナログ乗算器２３−１及びミキサ２３−２の回路図は、それぞれ図２７では対応する点線のボックス２３−１及び２３−２内に示される。図２７では、フォールデッドカスコード１７−１、ループフィルタ２６−４、ＶＣＯ２４−４、及び二重平衡ギルバートミキサ２３−２のコンポーネントは、「主ＰＬＬループ」を形成する。なお、図３０Ａでは、（バッファ２８−１は無視して）同じ列挙されたコンポーネントが、「主ＰＬＬループ」を形成するが、スイッチＳＷ１の位置により、現在はループは開いている。
【０１０８】
スイッチＳＷ１は、「初期化ＰＬＬループ」と呼ばれる異なるＰＬＬループを形成するように設定される。このループは、「主ＰＬＬループ」と共通のコンポーネント、即ち、ループフィルタ２６−４及びＶＣＯ２４−４（及びバッファ２８−１）を含む。しかしながら、「初期化ＰＬＬループ」は、２分割器３０−２並びに位相及び周波数検出器３０−３という新しい回路コンポーネントを使用して、「初期化ＰＬＬループ」を完成させる。新たに形成された「初期化ＰＬＬループ」は、位相周波数検出器３０−３、ループフィルタ２６−４、ＶＣＯ２４−４、バッファ２８−１、及び２分割器３０−２を含む。「初期化ＰＬＬループ」は、ＶＣＯ２４−４の動作周波数を、分配ツリーネットワークの信号から結合されたｆ０周波数トーンの２倍の周波数に設定する。ｆ０周波数は、位相周波数検出器３０−３の基準積成分として働く。位相周波数検出器３０−３は、分配ツリーネットワークからの基準積成分ｆ０を、３０−２において２で除算した後のＶＣＯ２４−４の周波数と比較する。「初期化ＰＬＬループ」は、ＶＣＯを周波数２ｆ０で動作させるループフィルタ２６−４の出力におけるＤＣ制御電圧３０−１６を生成するように落ち着く。ＳＷ１が「主ＰＬＬループ」を生成するように切り替えられる前に、フォールデッドカスコード１７−１の出力におけるＤＣ電圧を、ループフィルタ２６−４の出力における「初期化ＰＬＬループ」のＤＣ制御電圧と一致させる必要がある。スイッチＳＷ２は、フォールデッドカスコードの出力におけるＤＣ電圧を初期化する。
【０１０９】
スイッチＳＷ２は、ＤＣ電圧ＧＮＤをアナログ乗算器２３−１の一方の入力に結合して、このタスクを行う。アナログ乗算器が、定数（０Ｖ）と、アナログ乗算器の第２の入力に結合された任意の他の信号とを乗算する場合、アナログ乗算器のＡＣ出力３０−１１はゼロになる。図２７では、スイッチＳＷ２（図示せず）が信号線２７−１及び２７−２を切断して、トランジスタＭ６及びＭ９のゲートをＧＮＤに接続する。一方、図２７では、アナログ乗算器２３−１のトランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１の残りのゲートは、相互接続２７−３及び２７−４を介して、分配ツリーネットワークの信号からの基準ｆ０周波数トーンに結合されたままである。これら４つのトランジスタの過渡的動作は、印加された基準ｆ０周波数トーン信号によって駆動され、一方、トランジスタＭ６及びＭ９はオフになる。二重平衡三極管インターフェースの出力信号（２６−６及び２６−７）は、二重平衡ギルバートミキサ２３−２の入力のうちの１つに結合される。二重平衡ギルバートミキサの他方の入力は、線２５−４及び２５−５を介してＶＣＯに結合される。図３０Ａに戻ると、対応する回路構成は、ミキサ２３−２の入力のうちの１つに結合されたアナログ乗算器の出力３０−１１と、（リード線３０−１２及びバッファ２８−１を介して）ミキサ２３−２の第２の入力に結合されたＶＣＯの出力と、である。
【０１１０】
図３０Ａでは、ミキサの出力３０−１３は、フォールデッドカスコード１７−１から電流を引き出す。フォールデッドカスコードは、非常に鋭い伝達曲線を有する非常に大きな利得を持つ。フォールデッドカスコードの出力３０−１４のＤＣ電圧は、集積回路の製造に起因してトランジスタに課されるプロセス変動に加えて、ミキサ２３−２から受け取った信号に依存する。フォールデッドカスコードの出力におけるＤＣ電圧の不確実性を補償するために、フォールデッドカスコード１７−１、及びローパスフィルタ３０−４、比較器３０−５、ステートマシン３０−６、電流調節ブロック３０−７、及び加算器３０−８を含む「フィードバックループ」が形成される。フォールデッドカスコードの出力３０−１４のＤＣ電圧を、「初期化ＰＬＬループ」内のＶＣＯで生成されたループフィルタ電圧のＤＣ制御電圧３０−１６と一致するように設定することが望ましい。
【０１１１】
フィードバックループ内の比較器３０−５は、ループフィルタのＤＣ制御電圧３０−１６と、ローパスフィルタ３０−４を介したフォールデッドカスコードの出力３０−１４でのＤＣ出力電圧とを比較する。比較器３０−５はこれら２つの入力信号を比較し、結果として得られる信号を順次ステートマシン３０−６に印加する。順次ステートマシンは、比較器の結果に基づいて出力を生成する。ステートマシンからの出力３０−１５は、電流調節器３０−７の電流を小さな増分ステップで調節する。加算器３０−８は、この小さな増分電流を、フォールデッドカスコード１７−１がミキサ２３−２から調達する既存の電流と結合させる。小さな増分電流は、フォールデッドカスコードの出力３０−１４でのＤＣ動作点を変化させ、比較器３０−５の入力に印加される信号間の差を低減させる。順次ステートマシンは再度結果を比較し、必要であれば別の小さな増分ステップを行う。このプロセスは、比較器に印加された入力間の差がゼロに近づくまで続けられる。一旦比較器が、差がゼロを通り越してマイナスになったと判断すると、ステートマシンは動作を停止し、電流調節器３０−７のデジタル状態をメモリ（図示せず）に記憶する。次いで、記憶された結果は、電流調節器３０−７に継続的に適用され、その結果、３０−１４での出力電圧が、ループフィルタ２６−４の出力３０−１６での電圧と実質的に一致する。
【０１１２】
一旦、ＶＣＯが分配ツリーネットワークの信号のうちの１つの周波数の２倍で動作し、且つフォールデッドカスコードの出力３０−１４におけるＤＣ電圧がループフィルタの出力３０−１６におけるループ電圧と一致すると、スイッチＳＷ１及びＳＷ２は、図３０Ｂに示すように反対の位置に切り換わる。この新たなスイッチ位置は、「初期化ＰＬＬループ」のループを切断し、「主ＰＬＬループ」を形成する。
【０１１３】
「主ＰＬＬループ」は、カスコード１７−１の出力電圧３０−１４がループフィルタ２６−４の入力に結合された後で形成される。更に、ＳＷ２が状態を変化させたので、アナログ乗算器２３−１は３つの成分、即ち、２ｆ０にある積成分、ｆ０にある漏れ成分、及びＤＣ成分を生成し、これらの信号をリード線３０−１１を介してミキサに印加する。ミキサ２３−２は、ノード３０−１３に混合積を生成する。これらには、ＤＣ成分及び２ｆ０成分を生成する２ｆ０  Ｘ  ＤＣの混合、ｆ０成分及び３ｆ０成分を生成する２ｆ０  Ｘ  ｆ０の混合、並びに、別のＤＣ成分及び４ｆ０成分を生成する２ｆ０  Ｘ  ２ｆ０の混合、が含まれる。「主ＰＬＬループ」の設計は、一旦このＰＬＬループが形成されると「主ＰＬＬループ」がロックされることを保証するロック範囲を有する。ループフィルタ２６−４の出力３０−１６におけるＤＣ成分は、「主ＰＬＬループ」のフィードバック作用を通じて減少する。ＤＣ成分がゼロまで減少するにつれ、ミキサ２３−２の入力に印加された２ｆ０信号間の位相差は９０°に近づき、ＶＣＯの周波数を、アナログ乗算器２３−１の出力における２ｆ０の基準積成分トーンに直交して位相ロックする。較正ステップにより、位相加算器の全ての実例の周波数がグローバルに同一になり、フェーズドアレイのシステム全体の中で位相ロックされることが確実になる。
【０１１４】
図３１Ａは、２ｆ０  ＶＣＯ２４−４を４ｆ０  ＶＣＯ３１−３で置き換えることにより、図３０Ａに示した回路の別の実施形態を提示する。４ｆ０にある周波数は、２分割器３１−１で分割されて、２ｆ０で動作し９０°だけ離れているＩ及びＱ周波数を生成する。Ｉ及びＱ信号の各々は、それぞれバッファ２８−１及び３１−２によってバッファされる。その他の点では、図３１Ａの回路の動作は、図３０Ａの回路の動作を反映している。図３１Ｂは、スイッチＳＷ１及びＳＷ２が接続性を変更した後の主ＰＬＬループの形成を示している。この回路は、ＶＣＯが４ｆ０の周波数で位相ロックし、２ｆ０の周波数で動作するＩ及びＱ信号を生成するという点を除いて、図３０Ｂで示した回路と同様に動作する。
【０１１５】
図３２は、電流調節ブロック３２−１ａ及び３２−１ｂの各々がデジタルトランジスタアレイで置き換えられていることを示す。ステートマシン３０−６は、デジタルトランジスタアレイのトランジスタのゲートに印加されるデジタル重みを調節する。デジタル重みを調節すると、デジタルアレイを流れる電流が変化する。これらの電流は、フォールデッドカスコード１７−１を流れる電流を調節し、フォールデッドカスコードの出力電圧を変化させる。比較器３０−５は、入力の電圧差を比較し、結果をステートマシンに送る。ステートマシン３０−６は、比較器から受け取った情報に応じてデジタルトランジスタアレイに徐々に増加的に変更を加えるために、連続した逐次ステップになる。このプロセスは、比較器の入力の差がゼロに近づき、その後極性が切り替わるまで連続的に続く。ステートマシンは、逐次比較を停止し、デジタル重みをメモリ（図示せず）に記憶する。図３３は、デジタルトランジスタアレイを電流調節ブロック３２−１ａ及び３２−１ｂで置き換えたものである。
【０１１６】
図３４は、ＶＣＯの周波数を初期化し、分配ツリーネットワークの信号から結合された基準積成分ｆ０に位相ロックするための、コンピュータ又はプロセッサ実施アルゴリズムの流れ図を示す。ステップ３４−１では、第１のＰＬＬ内のＶＣＯに結合されたループフィルタが、ＶＣＯの周波数を、分配ツリーネットワーク（ＤＴＮ）の複数の信号のうちの１つにロックし、位相周波数検出器に結合する。第１のＰＬＬのループは、分割器、位相周波数検出器、ループフィルタ、及びＶＣＯを含む。分配ツリーネットワークの信号は、周波数ｆ０を有する。ＶＣＯは、ｆ０の整数倍の周波数で動作することができる。
【０１１７】
ステップ３４−２では、第１のＰＬＬのループフィルタのＤＣ電圧出力を、フィードバックループ内の比較器の第１の入力に結合する。フィードバックループは、比較器、ステートマシン、電流調節器、フォールデッドカスコード、及びローパスフィルタを含む。ステートマシンは、順序機械である。デジタル動作は、ステートマシンがシーケンス動作を停止しない限り、クロックサイクル毎に１回、決定動作を行う。
【０１１８】
ステップ３４−３では、複数のＤＴＮ信号のうちの１つをアナログ乗算器内のＤＣ電圧と乗算してゼロの結果を生成する。スイッチは、ＤＣ電圧をアナログ乗算器に結合する。理想的には、アナログ乗算器は三極管乗算器であるが、他のタイプのアナログ乗算器を使用することもできる。アナログ乗算器の他の入力は、ｆ０にあるＤＴＮ信号のうちの１つのネットワークに結合される。
【０１１９】
ステップ３４−４では、ミキサが、アナログ乗算器の出力からの信号を、第１のＰＬＬ内のＶＣＯによって生成された周波数と混合する。ミキサは、混合信号を生成する。ミキサは、二重平衡ギルバートミキサとすることができるが、他のミキサ構成も可能である。第１のＰＬＬのＶＣＯ出力信号は、二重平衡ギルバートミキサに結合される。任意選択的に、バッファは、容量駆動特性を向上させるために、ＶＣＯ出力信号をバッファする。
【０１２０】
ステップ３４−５では、混合信号を、フォールデッドカスコードを介して比較器の第２の入力に結合する。フォールデッドカスコードは、ミキサに電流源を供給し、ミキサから到来する信号に基づいて出力信号を生成する。ローパスフィルタは出力信号をフィルタリングし、出力信号を比較器の第２の入力に結合する。
【０１２１】
ステップ３４−６では、フィードバックループに持ち込まれる電流により、第２の入力が比較器の第１の入力での電圧と実質的に一致するまで、第２の入力を調節する。フィードバックループは、順番に動作するステートマシンを含む。一旦比較器が２つの入力を受け取ると、ステートマシンは比較器の比較結果を受け取り、比較器への入力間の差を低減するように、ミキサとフォールデッドカスコードとの間のノードに流れる電流を調節する方法を決定する。ステートマシンによって制御される、デジタル方式で重みづけされたトランジスタアレイが、電流調節を提供する。アレイは、並列に配置されたトランジスタを含み、各トランジスタは１Ｘ、２Ｘ、４Ｘ等のデジタル的にスケーリングされた幅を有する。ステートマシンにより、トランジスタがアレイの全体的な幅を調節できるようになる。ステートマシンのシーケンスは、各クロックサイクルを一ステップずつ実行し、１つの最小トランジスタ幅の分だけ、トランジスタアレイ全体の幅を増やすか又は減らす。各ステップにより、フォールデッドカスコードの出力での電圧が変化し、その結果、比較器の入力に印加された差が減少する。順次プロセスでは、アレイのトランジスタ幅は、クロックサイクル毎に調節される。一旦比較器に印加される電圧入力が極性を反転させると、ステートマシンは順次プロセスを停止する。ステートマシンによって決定されたデジタルの重みは、メモリに記憶される。メモリはこのデジタルの重みを保持し、このデジタルの重みを、通常動作中にトランジスタアレイに適用する。
【０１２２】
ステップ３４−７では、スイッチがＤＣ電圧を置き換え、アナログ乗算器の入力を複数のＤＴＮ信号のうちの別の信号と結合する。アナログ乗算器は、分配ツリーネットワークから結合された信号のうちの２つを乗算する。これらの分配ツリー信号は、これらのアナログ乗算器が分配ツリーネットワークに結合される場所の異なる実例に渡って１つの定数である、同期飛行時間を有する。この態様により、これらのアナログ乗算器がグローバルに位相コヒーレントな信号を生成することが可能になる。アナログ乗算器の結果には、グローバルに位相コヒーレントな信号が埋め込まれている。ミキサへの入力のうちの１つは、このアナログ乗算器の結果を受け取る。
【０１２３】
ステップ３４−８及び３４−９では、第１のＰＬＬのループが、ループフィルタへの入力において切断される。スイッチが、フォールデッドカスコードの出力をループフィルタの入力に結合する。この切り替えプロセスは、ループフィルタ、ＶＣＯ、バッファ、ミキサ、及びフォールデッドカスコードを含む第２のＰＬＬループも形成する。フォールデッドカスコードの出力での電圧はループフィルタの出力での電圧と実質的に一致するので、それらを結合することにより、第２のＰＬＬの過渡的動作が最小限に抑えられる。これにより、新たに形成された第２のＰＬＬが、そのロック範囲内で適切に動作できるようになる。
【０１２４】
ステップ３４−１０では、第２のＰＬＬは、ＶＣＯの２ｆ０周波数を、アナログ乗算器によって生成された乗算成分の２ｆ０成分と位相ロックさせる。ミキサは、これら２つの周波数を比較し、フォールデッドカスコードの出力におけるＤＣ電圧成分を低減させる。ＤＣ電圧成分がゼロに低減されると、第２のＰＬＬは位相ロックされる。
【０１２５】
図３５は、ＶＣＯを分配ツリーネットワークの信号にロックするためのコンピュータ又はプロセッサ実施アルゴリズムの別の流れ図を示す。３５−１では、第１のＰＬＬは、複数のＤＴＮ信号のうちの１つに周波数ロックされる。第１のＰＬＬは、ループフィルタ及びＶＣＯを含むループのセグメントを含む。ループのこのセグメントは、バッファも含むことができる。第１のＰＬＬの残りのコンポーネントは、分割器及び位相周波数検出器である。
【０１２６】
ステップ３５−２では、ＶＣＯ内のループフィルタの出力電圧は、比較器の第１の入力に結合される。比較器は、ステートマシン、電流調節器、フォールデッドカスコード、及びローパスフィルタを含むフィードバックループの一部である。
【０１２７】
ステップ３５−３では、アナログ乗算器を使用して分配ツリーネットワークの信号のうちの１つをＤＣ電圧と乗算して、アナログ乗算器の出力において実質的にゼロの乗算信号を生成する。第１のスイッチは、ＤＣ電圧をアナログ乗算器に接続させる。
【０１２８】
ステップ３５−４では、ミキサはゼロの乗算信号を、第１のＰＬＬのループのセグメント内にあるＶＣＯから得られた出力信号と混合する。ミキサは、乗算信号をＶＣＯ信号と混合することにより、混合信号を生成する。
【０１２９】
ステップ３５−５では、混合信号は、フォールデッドカスコードを含むフィードバックループのセグメントを介して、比較器の第２の入力と結合する。ローパスフィルタは、フォールデッドカスコードの出力での電圧をフィルタリングした後で、比較器の第２の入力に印加する。
【０１３０】
ステップ３５−６では、フォールデッドカスコードを通る電流を調節して、フォールデッドカスコードの出力でのＤＣ電圧を変更する。順次ステートマシンは、電流調節により、ＤＣ電圧を徐々に増えるように変化させる。漸増的な電流調節の度に、比較器の入力における電圧差が減少する。ステートマシンは、デジタル制御されるトランジスタアレイに適用されるデジタル重みを変更する順次プロセスを継続する。トランジスタアレイは、フォールデッドカスコードの出力におけるＤＣ電圧を調節する。ステートマシンにより決定されるデジタル重みにより、比較器の入力間の差が低減される。しかしながら、一旦比較器の入力間のこの差がゼロより小さくなると、ステートマシンはオフになる。トランジスタアレイへのデジタル制御の状態は、メモリに記憶される。メモリ内のデジタル計量は、通常動作中にトランジスタアレイのサイズを決定する。
【０１３１】
ステップ３５−７では、アナログ乗算器の入力におけるスイッチがＤＣ電圧を切断し、複数のＤＴＮ信号のうちの別の信号をアナログ乗算器に印加する。次いで、アナログ乗算器は、ＶＣＯ信号の周波数と同一の周波数成分を含む乗算信号を生成する。
【０１３２】
ステップ３５−８では、第２のスイッチが第１のＰＬＬ内のループのセグメントへの入力を切断する。第２のスイッチは、この入力を、フォールデッドカスコードを含むセグメントの出力に結合する。この新たな接続により、ループフィルタ、ＶＣＯ、存在することがあるバッファ、ミキサ、及びフォールデッドカスコードを含む第２のＰＬＬが生成される。
【０１３３】
ステップ３５−９では、第２のＰＬＬはＶＣＯを、ミキサに印加される乗算信号に位相ロックする。ＶＣＯが位相ロックされると、フォールデッドカスコードの出力におけるＤＣ成分が減少する。一旦ＤＣ成分がゼロ電圧に達すると、ＶＣＯは、ＶＣＯと同じ周波数を有する乗算信号内の基準積成分に直交位相ロックされる。ＶＣＯの周波数は、ＶＣＯと同じ周波数を有する乗算信号内の成分から９０°の空間シフトで動作する。
【０１３４】
他の実施形態が、以降の特許請求の範囲内にある。例えば、ネットワーク及びポータブルシステムは、時分割多元接続（ＴＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、符号分割多元接続（ＣＤＭＡ）、直交周波数分割多重（ＯＦＤＭ）、超広帯域（ＵＷＢ）、Ｗｉ−Ｆｉ、ＷｉＧｉｇ、Ｂｌｕｅｔｏｏｔｈ（登録商標）等の通信技術を使用することにより、無線で情報を交換することができる。通信ネットワークには、電話ネットワーク、ＩＰ（インターネットプロトコル）ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、アドホックネットワーク、ローカルルーター、及び更に他のポータブルシステムを含めることができる。「コンピュータ」とは、単一のマシン若しくはプロセッサ、又は複数の相互作用するマシン若しくはプロセッサ（単一の場所にあるか、又は互いに離れた複数の場所にある）であり得る。複数の相互作用するマシン又はコンピュータを構成できる１つ又は複数のプロセッサは、これらのデジタルの又はアナログの制御信号を生成する。コンピュータ可読媒体はコンピュータプログラムで符号化することができ、その結果、１つ又は複数のプロセッサでそのプログラムを実行すると、位相及び振幅を調節する方法のうちの１つ又は複数を実行することができる。特許請求される半導体基板は、シリコン、ゲルマニウム、ガリウムヒ素、ＩＩＩ−Ｖ族半導体等の半導体を使用して実装することができる。チップと呼ばれるパッケージ化されたユニットは、これらの半導体基板を含み、フェーズドアレイのシステム内の回路基板に搭載される。半導体基板上に形成される回路は、ＣＭＯＳ又はＢｉＣＭＯＳ製造の技術を使用することができる。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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