(57)【要約】  本発明は、電気施設、特に核施設を制御するためのプログラマブル論理回路(10)に関し、プログラマブル論理回路は、-  2つの別個のタイプの機能ブロックが少なくとも1つの別個の機能を実行するのに適した、複数のタイプの機能ブロック(FB1、FBi、FBN)と、-  実行されるべき機能ブロックの少なくとも1つのシーケンス(46)を受信するのに適した少なくとも1つの処理モジュールと、-  少なくとも前記シーケンス(46)を記憶するように構成された少なくとも1つの内部メモリ(38)とを備える演算ユニット(14)を備える。  本発明によれば、プログラマブル論理回路(10)は、各タイプの単一の機能ブロックと、複数回呼び出されるのに適した所与の機能ブロックと、呼び出された機能ブロックを前記シーケンス(46)に従って順次実行するように構成された実行モジュール(22)とを備える。
2020515130.tif 000002
【特許請求の範囲】
【請求項１】
電気施設、特に核施設を制御するためのプログラマブル論理回路(10)であって、
-  2つの別個のタイプの機能ブロックが少なくとも1つの別個の機能を実行するのに適した、複数のタイプの機能ブロック(FB1、FBi、FBN)と、
-  実行されるべき機能ブロックの少なくとも1つのシーケンス(46)を受信するのに適した少なくとも1つの処理モジュールと、
-  少なくとも前記シーケンス(46)を記憶するように構成された少なくとも1つの内部メモリ(38)と
を含む演算ユニット(14)を備えるプログラマブル論理回路(10)において、
前記プログラマブル論理回路が、各タイプの単一の機能ブロックと、複数回呼び出されるのに適した所与の機能ブロックと、前記呼び出された機能ブロックを前記シーケンス(46)に従って順次実行するように構成された実行モジュール(22)とを備えることを特徴とする、プログラマブル論理回路(10)。
【請求項２】
前記プログラマブル論理回路(10)が、FPGAタイプである、請求項1に記載のプログラマブル論理回路(10)。
【請求項３】
前記実行モジュール(22)が、有限状態機械である、請求項1または2に記載のプログラマブル論理回路(10)。
【請求項４】
前記演算ユニット(14)が、複数(64)の並行処理可能な浮動小数点演算ユニット(FPU)をさらに備える、請求項1から3のいずれか一項に記載のプログラマブル論理回路(10)。
【請求項５】
少なくとも1つの処理モジュールが、前記シーケンスと、コンピュータ構成ファイルのグループに属する少なくとも1つの他のコンピュータファイルとを含むコンピュータ構成ファイルの前記グループに対応するアプリケーションプログラム(34)を受信するのに適しており、前記グループが、
-  前記メモリ(38)内のアドレスを前記プログラマブル論理回路(PM)の少なくとも1つの入力/出力信号と関連付ける表に対応する、前記メモリ(38)の構成ファイル(36)と、
-  パラメータを使用して少なくとも1つの機能を実行するのに適した機能ブロックのパラメータの値を有するファイル(40)と、
-  各機能ブロックについて、この機能ブロックの1つまたは複数の入力に割り振られた前記メモリの1つまたは複数の前記アドレスを列挙するファイル(42)と、
-  各機能ブロックについて、この機能ブロックの1つまたは複数の出力に割り振られた前記メモリの1つまたは複数の前記アドレスを列挙するファイル(44)と
を含む、請求項1から4のいずれか一項に記載のプログラマブル論理回路(PM)。
【請求項６】
前記パラメータ値が、実行されるべき機能ブロックの前記シーケンスの関数としてそれらのファイル(40)内に順序付けられる、請求項5に記載のプログラマブル論理回路(PM)。
【請求項７】
前記メモリ(38)が、バイナリデータおよびアナログデータそれぞれに専用の少なくとも2つのデータ記憶領域(48、50)を含む、請求項1から6のいずれか一項に記載のプログラマブル論理回路(PM)。
【請求項８】
各記憶領域(48、50)が、
-  前記プログラマブル論理回路(10)の入力データに専用の少なくとも1つの副領域(52、58)と、
-  前記プログラマブル論理回路(10)の出力データに専用の少なくとも1つの副領域(56、62)と、
-  前記シーケンス(46)の実行の間に取得される一時的データに専用の少なくとも1つの副領域(54、60)と
の少なくとも3つの専用の副領域を含む、請求項7に記載のプログラマブル論理回路(PM)。
【請求項９】
前記入力データに専用の前記副領域(52、58)または前記出力データに専用の前記副領域(56、62)が、同期フリップフロップレジスタである、請求項8に記載のプログラマブル論理回路(PM)。
【請求項１０】
電気施設、特に核施設を制御するための制御デバイスであって、前記制御デバイスが、請求項1から9のいずれか一項に記載の少なくとも1つのプログラマブル論理回路(10)を備えることを特徴とする、電気施設を制御するための制御デバイス。
【請求項１１】
前記制御デバイスが、請求項1から9のいずれか一項に記載の複数のプログラマブル論理回路(10)を備える、請求項10に記載の電気施設を制御するための制御デバイス。
【請求項１２】
前記制御デバイスが、
-  少なくとも1つの電力モジュール(84)と、
-  別個の入力データを獲得すること専用の1つまたはいくつかのモジュール(86)、別個の出力データを発行すること専用の1つまたはいくつかのモジュール(88)、および1つまたはいくつかのサービスメンテナンス診断モジュール(68)のうちの補助モジュールと、
-  前記プログラマブル論理回路(10)を前記補助モジュール(86、88、68)にリンクさせるように構成された通信バス(70)と
をさらに備える、請求項10または11に記載の電気施設を制御するための制御デバイス。
【請求項１３】
前記通信バス(70)が、各送信方向内の各プログラマブル論理回路(10)の前記入力データおよび前記出力データそれぞれに専用の4つのマルチポイント低電圧差動信号(M-LVDS)リンクを備える、請求項12に記載の電気施設を制御するための制御デバイス。
【請求項１４】
前記複数のプログラマブル論理回路(10)をリンクさせるように構成された光ファイバー通信ネットワーク(92)を備える、請求項11から13のいずれか一項に記載の電気施設を制御するための制御デバイス。
【請求項１５】
前記複数のプログラマブル論理回路(10)のうちのマスタープログラマブル論理回路(10a)が、クロックに接続されるのに適しており、前記光ファイバー通信ネットワーク(92)によって前記複数のプログラマブル論理回路(10)のうちの他のプログラマブル論理回路を同期させるように構成される、請求項11から14のいずれか一項に記載の電気施設を制御するための制御デバイス。
【請求項１６】
前記マスタープログラマブル論理回路(10a)が、前記通信バス(70)によって前記補助モジュールを同期させるようにも構成される、請求項15に記載の電気施設を制御するための制御デバイス。
【請求項１７】
前記複数のプログラマブル論理回路(10、10a、10b)が、同じラック(82)内に収容される、請求項11から16のいずれか一項に記載の電気施設を制御するための制御デバイス。
【請求項１８】
前記複数のプログラマブル論理回路のうちの前記プログラマブル論理回路(10、10a、10b)が、少なくとも2つの別個のラック(90A、90B、90C)内に分離される、請求項11から17のいずれか一項に記載の電気施設を制御するための制御デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気施設、特に核施設を制御するためのプログラマブル論理回路に関し、プログラマブル論理回路は、
-  2つの別個のタイプの機能ブロックが少なくとも1つの別個の機能を実行するのに適している、複数のタイプの機能ブロックと、
-  実行されるべき機能ブロックの少なくとも1つのシーケンスを受信するのに適した少なくとも1つの処理モジュールと、
-  少なくとも前記シーケンスを記憶するように構成された少なくとも1つの内部メモリとを備える演算ユニットを備える。
【０００２】
さらに、本発明は、電気施設、特に核施設を制御するための制御デバイスにも関し、制御デバイスは、少なくとも1つのそのようなプログラマブル論理回路を備える。
【０００３】
加えて、本発明は、電気施設を制御するための前述の制御デバイスによって少なくとも部分的に実装される、電気施設を制御するための方法にも関する。
【背景技術】
【０００４】
2つのFPGA(フィールドプログラマブルゲートアレイ)プログラマブル論理回路を備える電子ボードに基づいて、電気施設を制御するためのシステムが、文献EP2,988,420A1によって知られている。
【０００５】
第1のFPGAは、マスターとしての役割を果たし、核施設の所与の制御コマンドアプリケーションに対するこのタイプのブロックのインスタンスの数と同数の同じタイプ、たとえば「AND」タイプの機能ブロックを含む、機能ブロックのセットを含む。第2のFPGAは、第1のFPGAの入力と出力とにポイントツーポイントで接続され、第1のFPGAの機能ブロックの物理接続マトリックスとしての役割を果たす。
【０００６】
考察された制御コマンドアプリケーションの各々の修正時に、または制御コマンドアプリケーションの変更の場合に、VHDL(超高速集積回路(VHSIC)ハードウェア記述言語(HDL))またはVerilogにおける再プログラミングと、機能ブロックを互いに接続する第2のFPGAの再認定(requalification)とが必要である。
【０００７】
実際、核施設制御コマンドの文脈では、各FPGA設計は、複雑な開発および検証プロセスを使用することによって非常に注意深く認定されなければならない。
【０００８】
たとえば、ハードウェア記述言語、VHDLまたはVerilogにおける再プログラミングに対するそのようなステップは、オペレータがこの言語に精通しており、再認定が検証の時間と努力とを必要とすることを要求する。
【０００９】
これらの欠点を埋め合わせるために、文献EP3,107,212A1内で、核施設の所与の制御コマンドアプリケーションの結果を取得するために、いくつかの連続サイクルに従って並列に実行される機能ブロックのセットを同様に含むFPGAの実装形態に基づいて、解決策が記述される。この解決策によれば、FPGA回路は、このタイプのブロックのインスタンスの数と少なくとも同数の同じタイプの機能ブロックを含む。さらに、この文献では、データ伝達体(data conveyor)は、バイナリおよびアナログの値を機能ブロック間で伝わらせることを可能にし、各機能ブロックは、それらがそれらの入力および出力のデータを伝達体から抽出すること、および伝達体に送ることをそれぞれ可能にする特定のアーキテクチャを有する。
【００１０】
しかしながら、この解決策は、同じタイプであり、かつ核施設制御コマンドシステムの設計の間に獲得される経験から経験的に定義される、多数の機能ブロックを必要とする。さらに、アプリケーションに関連する結果を取得するために必要ないくつかの連続サイクルの間の機能ブロックの並列実行は、各機能ブロック間および各サイクル間を伝わるデータの決定性(determinism)を保証するために、特に時間遅延を使用する同期の実装を必要とする。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】EP2,988,420A1
【特許文献２】EP3,107,212A1
【発明の概要】
【発明が解決しようとする課題】
【００１２】
それゆえ、本発明の目的は、実装される論理リソースの数を低減しながら、かつ、核施設の制御デバイスなどの安全デバイスのために必要な決定性の安全性実証要求をより簡単に満足しながら、制御コマンドアプリケーション変更の場合にVHDLにおける再プログラミングまたは処理モジュールの再認定が回避されるプログラマブル論理回路の実装に基づいて、核施設の制御コマンドに対する代替解決策を提案することである。
【課題を解決するための手段】
【００１３】
その目的のために、本発明は、前述のタイプのプログラマブル論理回路に関し、プログラマブル論理回路は、各タイプの単一の機能ブロックと、複数回呼び出されるのに適した所与の機能ブロックと、呼び出された機能ブロックを前記シーケンスに従って順次実行するように構成された実行モジュールとを含む。
【００１４】
次いで、本発明によるプログラマブル論理回路は、論理リソースの数、それゆえプログラマブル論理回路のサイズおよびエネルギー消費を顕著に低減することを可能にする一方で、単一のサイクル(ある時間に対応するサイクルであって、その時間の間にプログラマブル論理回路の入力データがメモリ内に固定されて次のサイクルの間にのみ再評価されることになる)の間にそれらの実行のシーケンス(すなわち、順序)に従って呼び出された機能ブロックを順次実行することによって制御コマンドアプリケーションの決定性を保証する。言い換えれば、本発明によれば、シーケンス内に列挙される一連の機能ブロックの実行に対応する単一のサイクルは、所与の制御コマンドアプリケーションの結果を取得する必要がある。
【００１５】
本発明の他の有利な態様によれば、プログラマブル論理回路は、単独で、またはすべての技術的に可能な組合せに従って考察される、以下の特徴のうちの1つまたはいくつかを含む。
-  プログラマブル論理回路はFPGAタイプである。
-  実行モジュールは有限状態機械である。
-  演算ユニットは複数の並列処理可能な浮動小数点演算ユニットをさらに備える。
-  少なくとも1つの処理モジュールは、前記シーケンスと、
-  メモリ内のアドレスをプログラマブル論理回路の少なくとも1つの入力/出力信号と関連付ける表に対応する、メモリの構成ファイル、
-  パラメータを使用して少なくとも1つの機能を実行するのに適した機能ブロックのパラメータの値を有するファイル、
-  各機能ブロックについて、この機能ブロックの1つまたは複数の入力に割り振られたメモリの1つまたは複数のアドレスを列挙するファイル、および
-  各機能ブロックについて、この機能ブロックの1つまたは複数の出力に割り振られたメモリの1つまたは複数のアドレスを列挙するファイルを含むグループに属する少なくとも1つのコンピュータファイルとを含む、コンピュータ構成ファイルのグループに対応するアプリケーションプログラムを受信するのに適している。
-  パラメータ値は、実行されるべき機能ブロックの前記シーケンスの関数としてそれらのファイル内に順序付けられる。
-  メモリは、バイナリデータおよびアナログデータそれぞれに専用の少なくとも2つのデータ記憶領域を含む。
-  各記憶領域は、
-  プログラマブル論理回路の入力データに専用の少なくとも1つの副領域と、
-  プログラマブル論理回路の出力データに専用の少なくとも1つの副領域と、
-  前記シーケンスの実行の間に取得される一時的データに専用の少なくとも1つの副領域と
の少なくとも3つの専用の副領域を含む。
-  入力データに専用の副領域または出力データに専用の副領域は、同期フリップフロップレジスタである。
【００１６】
本発明は、上記で定義された制御デバイスにも関する。
【００１７】
本発明の他の有利な態様によれば、制御デバイスは、単独で、またはすべての技術的に可能な組合せに従って考察された、以下の特徴のうちの1つまたはいくつかを含む。
-  制御デバイスは上述のタイプの複数のプログラマブル論理回路を備える。
-  制御デバイスは、
-  少なくとも1つの電力モジュールと、
-  別個の入力データを獲得すること専用の1つまたはいくつかのモジュール、別個の出力データを発行すること専用の1つまたはいくつかのモジュール、および1つまたはいくつかのサービスメンテナンス診断モジュールのうちの補助モジュールと、
-  プログラマブル論理回路を補助モジュールにリンクさせるように構成された通信バスと
をさらに含む。
-  通信バスは、各送信方向内の各プログラマブル論理回路の入力データおよび出力データそれぞれに専用の4つのマルチポイント低電圧差動信号(M-LVDS:multipoint-low voltage differential signaling)リンクを備える。
-  制御デバイスは、複数のプログラマブル論理回路をリンクさせるように構成された光ファイバー通信ネットワークを含む。
-  複数のプログラマブル論理回路のうちの各マスタープログラマブル論理回路が、クロックに接続されるのに適しており、光ファイバー通信ネットワークによって複数のプログラマブル論理回路のうちの他のプログラマブル論理回路を同期させるように構成される制御デバイス。
-  マスタープログラマブル論理回路は、通信バスによって補助モジュールを同期させるようにも構成される制御デバイス。
-  複数のプログラマブル論理回路が同じラック内に収容される制御デバイス。
-  複数のプログラマブル論理回路のうちのプログラマブル論理回路が、少なくとも2つの別個のラック内に分離される制御デバイス。
【００１８】
本発明はまた、少なくとも部分的に、演算ユニットを備えるプログラマブル論理回路を備える電気施設の制御デバイスによって実装された電気施設の制御方法に関し、演算ユニットは、
-  2つの別個のタイプの機能ブロックは少なくとも1つの異なる機能を実行するのに適している、複数のタイプの機能ブロックと、
-  実行されるべき機能ブロックの少なくとも1つのシーケンスを受信するのに適した少なくとも1つの処理モジュールと、
-  少なくとも前記シーケンスを記憶するように構成された少なくとも1つの内部メモリとを含み、
プログラマブル論理回路は、複数回呼び出されるのに適した、各タイプの単一の機能ブロックを含み、かつ、呼び出された機能ブロックを前記シーケンスに従って順次実行するように構成された実行モジュールとを含む。
本方法は、少なくとも、
-  実行されるべき機能ブロックの少なくとも1つのシーケンスの受信と、
-  呼び出された機能ブロックを前記シーケンスに従って順次実行することと
を含む。
【００１９】
本発明の他の有利な態様によれば、制御方法は、単独で、またはすべての技術的に可能な組合せに従って考察された、以下の特徴のうちの1つのまたはいくつかを含む。
-  本方法の実装は、いくつかの別個のエンティティ、すなわち、メンテナンス計画のアプリケーションプログラム生成器、ならびに少なくとも1つのサービスメンテナンス診断モジュールと前述のタイプの少なくとも1つのプログラマブル論理回路とを備える前述のタイプの制御デバイスにわたって分配される。
-  本方法は、
-  プログラマブル論理回路の機能ブロックをプログラムするステップと、
-  プログラムされたとおりに各機能ブロックによって実装され得る機能の特性を記述するライブラリファイルを展開して、前記ライブラリファイルをアプリケーションプログラム生成器のメモリ内に記憶するステップと、
-  アプリケーションプログラム生成器に接続されたグラフィックパブリッシャーを使用して電気施設の制御コマンドアプリケーションを示す機能チャートを展開するステップと、
-  機能チャートのデータをアプリケーションプログラム生成器を介して、実行されるべき機能ブロックの少なくとも1つのシーケンスに変換するステップであって、シーケンスの各機能ブロックが、前にプログラムされてライブラリファイル内に索引を付けられた機能ブロックに従って機能を実装する、ステップと、
-  アプリケーションプログラム生成器をサービスメンテナンス診断モジュールを介して電気施設の制御デバイスに接続するステップと、
-  少なくとも、実行されるべき機能ブロックのシーケンスを制御デバイスにロードするステップと
をさらに含む。
-  ライブラリファイルは、プログラムされた機能ブロックの各々について、
-  そのタイプと、
-  実装するのに適した少なくとも1つの機能についての記述と、
-  所定のハードウェア記述言語コードに対応する識別子と、
-  入力の数および/またはタイプと、
-  出力の数および/またはタイプと、
-  使用するのに適したパラメータの数および/またはタイプとを含む。
【００２０】
本発明のこれらの特徴および利点は、単に非限定的な例として提供され、添付の図面を参照しながら行われる以下の説明を読めば、明らかになるであろう。
【図面の簡単な説明】
【００２１】
【図１】本発明によるプログラマブル論理回路の概略図である。
【図２】実行されるべき例示的な制御コマンドアプリケーションを示す図である。
【図３】本発明によるプログラマブル論理回路の、サービスメンテナンス診断モジュールへの接続の概略図である。
【図４】図1のプログラマブル論理回路を一実施形態に従って含む、本発明による制御デバイスの概略図である。
【図５】図1に示す複数のプログラマブル論理回路を備える制御デバイスの変形例を示す図である。
【図６】図1に示す複数のプログラマブル論理回路を備える別の制御デバイスの別の変形例を示す図である。
【発明を実施するための形態】
【００２２】
図1では、プログラマブル論理回路10は処理モジュール(PM)である。より具体的には、プログラマブル論理回路10は、フィールドプログラマブルゲートアレイ(FPGA)などの電子構造の形態で作製される。
【００２３】
そのようなFPGA10は、入力信号を制御するためのモジュール12と、演算ユニット14(OPU)と、出力信号を制御するためのモジュール16とを備える。
【００２４】
演算ユニット14は、複数のN個のタイプの別個の機能ブロックFB1,...FBi,...,FBN 18を含み、Nは整数であり、機能ブロックタイプインデックスは1とNとの間にある。
【００２５】
2つの別個の機能ブロックタイプは、少なくとも1つの別個の機能を実行するのに適している。「機能」は、FPGAによって実装されるのに適した機能を指す。
【００２６】
本発明によれば、演算ユニットは、各タイプの単一の機能ブロックを含む。
【００２７】
各機能ブロックはまた、プログラマブル論理回路の設計の間に最終的に(once and for all)認定され、本発明により、その後、制御コマンドアプリケーションの変更/修正の場合に、いずれの再認定も必要とすることなく、制御コマンドアプリケーションの間に実行されるために単に呼び出される。
【００２８】
各ブロックのインスタンスは、必要ならば、演算ユニット14の実行モジュール22の専用内部メモリ空間20をさらに有してもよく、1つの実行サイクルから次の実行サイクルまで持続する値を記憶することを可能にする。
【００２９】
本発明による、FPGAによって実装されるのに適した機能のセットは、それゆえ、VHDLにおいて最終的に実装される(すなわち、予備のステップに従ってプログラムされる)。それらの特性は、たとえば、本発明によるプログラマブル論理回路10から隔たった別個のメンテナンスユニット76(図3に示す)の構成データの自動生成器110の、図示されていないメモリ内に記憶されたライブラリファイル100内に列挙されて記憶される。
【００３０】
言い換えれば、ライブラリファイル100は、プログラムされたとおりに各機能ブロックによって実装され得る機能の特性を記述する。
【００３１】
たとえば、そのようなライブラリファイル100は、各機能ブロックについて、
-  そのタイプと、
-  実装するのに適した少なくとも1つの機能についての記述と、
-  所定の任意のコードに対応する識別子と、
-  入力の数および/またはタイプと、
-  出力の数および/またはタイプと、
-  使用するのに適したパラメータの数および/またはタイプとを含む。
【００３２】
そのようなライブラリファイル100は、事前に展開されて、メンテナンスユニット76の自動構成データ生成器によって使用され、機能図120のセットをアプリケーションプログラム34に変換することを自動的に可能にする。
【００３３】
図2は、実行されるべき例示的な制御コマンドアプリケーションの機能チャート120を示す。そのようなアプリケーションは、原子炉の4つの別個の点における限界温度検出に対応する。
【００３４】
そのようなアプリケーションは、VHDLまたはVerilogのハードウェア記述言語における特定の知識を必要とすることなく、アプリケーションプログラム34の自動生成器110に接続されたグラフィックパブリッシャーからオペレータによって生成される。
【００３５】
アプリケーションプログラム34自動生成器110は、そのような機能チャート120からのデータをアプリケーションプログラム34自動生成器110によって、実行されるべき機能ブロックの少なくとも1つのシーケンス46に変換するのに適しており、シーケンスの各機能ブロックは、前にプログラムされてライブラリファイル100内に索引を付けられた機能ブロックに従って機能を実装する。
【００３６】
4つのタイプ24、26、28、30の別個の機能ブロックは、そのような制御コマンドアプリケーション、すなわち機能ブロック間の因果関係を示す有向リンクによって図上で接続される4つのタイプLIN、THR、VOTERおよびANDの実装のために必要である。
【００３７】
より具体的には、オペレータは、制御コマンドアプリケーション、すなわち、たとえば原子炉の異なる測定点に対応するE1、E2、E3およびE4の入力および信号の数を図上で定義する。
【００３８】
この制御コマンドアプリケーションによれば、点Ei(i=1〜4)の電気信号は、次にそれぞれ、タイプLINの機能ブロックを使用して、物理データ、ここでは温度に変換され得る。
【００３９】
次いで、タイプLINの機能ブロック24の出力において取得された温度は、この温度しきい値、すなわちたとえば100℃をパラメータとして有するタイプTHRの機能ブロック26を使用して温度しきい値と比較される。
【００４０】
目標の制御コマンドアプリケーションは、次に、各入力点に関連付けられた4つの信号に適用される機能ブロック28 VOTERによって実装される投票機能を含む。投票機能は、たとえば、温度しきい値に対する比較を、4つの比較のうちの少なくとも2つが同じ結果を有するときに、確認するかまたは無効にする(すなわち、バイナリの結果)ことができる2/4投票機能である。
【００４１】
最後に、目標の制御コマンドアプリケーションは、AND機能ブロック30を使用して、押しボタン32の起動(オペレータによって手動で作動させ得る)が結果を阻止することを考慮に入れることができる。言い換えれば、AND機能結果30は、押しボタン32およびVOTER機能ブロック28の出力信号にそれぞれ対応する2つのバイナリ入力を受信し、押しボタン32が作動されなかった場合にVOTER機能ブロックのバイナリ結果33を、および作動された場合に反対のバイナリ結果33を、出力として配信する。
【００４２】
したがって、この制御コマンドアプリケーションの例に対して、自動生成器110によって使用されるライブラリファイル100は、たとえば、下表の形態をとる。
【００４３】
【表１】
2020515130.tif 000003
【００４４】
図1に関連して、機能ブロックFB1は、たとえばタイプLINであり、コード0x01がFPGAボード上のFB1に割り振られ、機能ブロックFBi=5はタイプTHRであり、コード0x02がFBi=5に割り振られ、機能ブロックFBi=12はタイプVOTERであり、コード0x03がFBi=12に割り振られ、機能ブロックFBi=18はタイプANDであり、コード0x04がFBi=18に割り振られる。
【００４５】
図2に示す図および上記で説明したライブラリファイル100から、アプリケーションプログラム34を形成する構成コンピュータファイルのセットが、自動的に生成される。
【００４６】
そのようなアプリケーションプログラム34は、特に、
-  メモリ内のアドレスをプログラマブル論理回路10の少なくとも1つの入力/出力信号と関連付ける表に対応する演算ユニット14のメモリ38の構成ファイル36と、
-  パラメータを使用して少なくとも1つの機能を実行するのに適した機能ブロックのパラメータ値のファイル40と、
-  各機能ブロックについて、この機能ブロックの1つまたはいくつかの入力に割り振られたメモリの1つまたは複数のアドレスを列挙するファイル42と、
-  各機能ブロックについて、この機能ブロックの1つまたはいくつかの出力に割り振られたメモリの1つまたは複数のアドレスを列挙するファイル44と、
-  実行されるべき機能ブロックのシーケンス46とを含む。
【００４７】
演算ユニット14のメモリ38は、バイナリデータ(2つの別個のビット上に符号化されたブーリアン)およびアナログデータ(たとえば32ビット上に含まれる浮動小数点数)それぞれに専用のデータを記憶するために少なくとも2つの空間48および50を含む。図示されていない一変形例では、演算ユニット14のメモリ38は、ファイル40のパラメータの値に専用のデータ記憶空間をさらに含む。
【００４８】
バイナリデータ記憶空間48は、少なくとも3つの副空間、すなわちプログラマブル論理回路10のバイナリ入力データに専用の第1の副空間52、シーケンス46の実行の間に取得される一時的バイナリデータに専用の第2の副空間54、プログラマブル論理回路のバイナリ出力データに専用の第3の副空間56に優先付けられる。
【００４９】
同様に、アナログデータ記憶空間50は、少なくとも3つの副空間、すなわちプログラマブル論理回路10のアナログ入力データに専用の第1の副空間58、シーケンス46の実行の間に取得される一時的アナログデータに専用の第2の副空間60、プログラマブル論理回路のアナログ出力データに専用の第3の副空間62に優先付けられる。
【００５０】
メモリ38の構成ファイル36は、(たとえば、図2に示す制御コマンドアプリケーションに対応する)制御コマンドアプリケーションの単一の実行サイクルの間に、演算ユニット14の実行モジュール22によって読み出されるように構成される。
【００５１】
シーケンス46の実行の間に、実行モジュール22は、メモリ38内の、値が記憶されている構成ファイル36内で、アプリケーションの入力および出力の値を全体として読み出す。
【００５２】
言い換えれば、構成ファイル36は、プログラマブル論理回路10の入力および出力におけるメモリアドレスの異なるメモリ副空間(すなわち、レジスタ)内の割振り表である。
【００５３】
図2に示す制御コマンドアプリケーションの例によれば、点E1〜E4それぞれの温度測定を表す電気信号に対応する4つのアナログ値ina_E1、ina_E2、ina_E3およびina_E4と、押しボタン32の起動/停止(activation/deactivation)を表すバイナリ値inb_P1とを有する、5つの入力値が存在する。
【００５４】
出力値outb_ACTは、機能ブロックのシーケンス46に従って機能ブロックを実行した後に配信される。
【００５５】
したがって、図2に示すこの例示的な制御コマンドアプリケーションに対して、構成ファイル36は、たとえば以下の表の形態をとる。
【００５６】
【表２】
2020515130.tif 000004
【００５７】
本発明によれば、実行されるべき機能ブロックのシーケンス46は、所望の制御コマンドアプリケーションを実行するために演算ユニット14の実行モジュール22によって順次実行されるべき機能ブロックのインスタンス化の順序を、図の因果関係から列挙するコンピュータファイルである。
【００５８】
シーケンス46は、たとえば、下記のシーケンス表(sequenced table)の形態で示されるコンピュータファイルである。
【００５９】
【表３】
2020515130.tif 000005
【００６０】
言い換えれば、本発明によれば、単一の機能ブロックFB(そのコードは前に説明されたライブラリファイル内に示される)は、上記のシーケンス46のコンピュータファイル内に示される一連の機能ブロックの連続的インスタンスに従って一度に実行される。
【００６１】
そのような連続的実行は、各機能ブロックの出力データは、インスタンスにわたって次の機能ブロックの入力において記憶および/または再注入されるので、制御コマンドアプリケーションの実行の決定性を保証する。
【００６２】
従来技術によれば、図2に示す制御コマンドアプリケーションを実行するために、FPGAは、タイプLINの4つの機能ブロック、タイプTHRの4つの機能ブロック、タイプVOTERの1つの機能ブロック、およびタイプANDの1つの機能ブロック、または合計約10個の別個の機能ブロックを含むことが必要である。
【００６３】
対照的に、本発明によれば、各タイプの単一の機能ブロックが必要であり、実行されるべき制御コマンドアプリケーションに従って必要な回数だけ「呼び出される」。したがって、図2の例示的なアプリケーションに関連して、そのようなアプリケーションを実行するために必要な機能ブロックの数は、10から4に低減され、そのことで、FPGAのサイズの低減(すなわち、コンパクトさの最適化)および/または他の制御コマンドアプリケーションに対して呼び出し可能な機能ブロックをFPGA内への統合の実現が可能になる。
【００６４】
言い換えれば、本発明によるプログラマブル論理回路のハードウェアインプリント(たとえば、VHDLインプリント)は、ユニークで永続的であり、認定された機能ブロックは、1つの制御コマンドアプリケーションから別の制御コマンドアプリケーションに再使用されるのに適している。本発明によれば、アプリケーションプログラム34のみが、制御コマンドアプリケーションごとに異なっており、同じ機能ブロックが、たとえば、第1の制御コマンドアプリケーションに対する第1のインスタンス内、および第1の制御コマンドアプリケーションとは異なる第2の制御コマンドアプリケーションに対する最後のインスタンス内で呼び出される。
【００６５】
機能ブロックのパラメータ値のコンピュータファイル40は、シーケンス46を実行する間に必要なパラメータの値を含み、これらのパラメータ値は、機能ブロックのシーケンス46の実行を考慮に入れて順序付けられる。
【００６６】
パラメータ値のコンピュータファイル40は、たとえば、以下のシーケンス表の形態で示される。
【００６７】
【表４】
2020515130.tif 000006
【００６８】
言い換えれば、図2に示す例示的な制御コマンドアプリケーションに対して、タイプTHRの同じ機能ブロックFBi=5が、同じパラメータ値、すなわち100℃の温度で4回インスタンス化される。
【００６９】
他の例示的な制御コマンドアプリケーションによれば、異なるパラメータ値が、タイプTHRの機能ブロックFBi=5の異なるインスタンスに関連付けられるのに適している。したがって、ハードウェアインプリント(たとえば、VHDLインプリント)を修正することなく、およびその結果、プログラマブル回路を再認定することなく、本発明は、制御コマンドシステムの耐用期間の間に同じ機能ブロックをパラメータ変更すること、または1つのアプリケーションから別のアプリケーションにパラメータ変更することを可能にする。プログラマブル回路の動作の進化は、それゆえ、より容易になる。
【００７０】
さらに、前に示したように、アプリケーションプログラム34はまた、一方で、この機能ブロックの1つまたはいくつかの入力オペランドに割り振られたメモリ38の1つまたは複数のアドレス、および他方で、この機能ブロックの1つまたはいくつかの出力オペランドに割り振られたメモリの1つまたは複数のアドレスを、各機能ブロックについてそれぞれ列挙する2つのコンピュータファイル42および44を含む。
【００７１】
図2に示すアプリケーションに関連して、これらの2つのコンピュータファイル42および44は、たとえば、それぞれ下記の形態をとる。
【００７２】
【表５】
2020515130.tif 000007
【００７３】
次いで、実行モジュール22は有限状態機械として動作し、各機能ブロックインスタンスについて、アプリケーションプログラム34のファイル42および44内に示されるメモリアドレスにおける入力および出力の値を自動的に分配および/または記憶する。
【００７４】
ポインタは、実行モジュール22が、各機能ブロックインスタンスについて、ファイル42および44内で読み出される入力および出力の値のアドレスの開始位置を決定することを可能にする。各機能ブロックインスタンスの実行の終わりにおいて、後者は、読み出された入力値の数のおよび生成された出力値の数の関数としてポインタを更新し、実行モジュール22が次のブロックインスタンスについてファイル42および44内で読み出されるアドレスを決定することを可能にする。
【００７５】
言い換えれば、アプリケーションプログラム34のコンピュータファイルは、実行モジュール22が、いずれのリンクも異なる機能ブロック間で物理的に生成されることなく連続的実行を実装するために、それらのすべてを並行して考慮に入れるように構成されるような相乗効果を有する。
【００７６】
したがって、図2に示す例示的な制御コマンドアプリケーションに関連して、実行モジュール22は、シーケンス46を読み出して、どれが実行されるべき第1の機能ブロックであるかを決定するように構成される。
【００７７】
この第1のブロックは、タイプLINの機能ブロックFB1であり、次いで、実行モジュール22は、各機能ブロックの入力データに関連付けられたコンピュータファイル42に従って、メモリ38の入力アナログデータに専用の副空間58のアドレス0x0001において記憶されているina_E1のアナログ値を入力としてFB1に分配するように構成される。
【００７８】
次いで、タイプLINの機能ブロックFB1が実行され、出力として配信されるwa_a1のアナログ値が、各機能ブロックの出力データに関連付けられたコンピュータファイル44に従って一時的アナログデータに専用のメモリ副領域60のアドレス0x0800において記憶される。
【００７９】
次いで、実行モジュール22は、シーケンス46を読み出して、どれが実行されるべき第2の機能ブロックであるかを決定するように構成される。この第2のブロックは、タイプTHRの機能ブロックFBi=5であり、コード0x02がFPGAボード上のFBi=5に割り振られる。次いで、実行モジュール22は、アドレス0x0800において記憶されているwa_a1の値ならびにアナログパラメータの値のパイル上の次の値であるパラメータの値100.0を、入力としてFBi=5に分配するように構成される。
【００８０】
次いで、タイプTHRの機能ブロックFB5が実行され、出力として配信されるwb_b1のバイナリ値が、一時的バイナリデータに専用の副領域54のアドレス0x0804において実行モジュール22によって書き込まれて記憶される。
【００８１】
次に、シーケンス46に従って、実行されるべき第3の機能ブロックは、再びタイプLINの機能ブロックFB1である。タイプLINのこの同じ機能ブロックFB1のこの第2のインスタンスの間に、実行モジュール22は、次いで、メモリ38の入力アナログデータに専用の副領域58のアドレス0x0005において記憶されているina_E2のアナログ値を、入力としてFB1に分配するように構成される。
【００８２】
次いで、タイプLINの機能ブロックFB1が二度目に実行され、出力として配信されるwa_a2のアナログ値が、一時的アナログデータに専用のメモリ副領域60のアドレス0x0805において記憶され、全シーケンス46が完全に実行されるまで(すなわち、停止コード0x00が実行モジュール22によって読み出されるまで)同様に行われる。
【００８３】
したがって、本発明によれば、単一の機能ブロックは、所与の時点に一度に実行される。
【００８４】
図1に示す例によれば、演算ユニット14は、複数のM個の並行処理可能な浮動小数点演算ユニット(FPU)64をさらに備え、Mは整数である。
【００８５】
そのようなユニットは、たとえば、平方根または対数の計算を実施するのに適しており、限界熱流束/DNBR(核沸騰限界比)比と呼ばれる、沸騰危機の出現に対する熱流束と原子炉炉心内の実際の熱流束との間の比の決定など、機能ブロックの実行の間に必要な複雑な計算の実施のために並列処理される。浮動小数点演算ユニットのそのようなプールは、演算ユニット14の機能ブロックのすべてに対して共有され、後者が複雑なアナログ計算を実施するように構成されるときに、機能ブロックの計算能力を加速させることを可能にする。プログラマブル論理回路10の拡張性は、それに応じて増加する。
【００８６】
演算ユニット14はまた、構成ファイル36内で索引を付けられ、全体として制御コマンドアプリケーションに関連付けられた、入力データina_E1、ina_E2、ina_E3、ina_E4ならびに出力データinb_P1およびoutb_ACTをそれぞれ受信および再送信するのに適した入力/出力インターフェース66を含む。
【００８７】
インターフェース66は、入力信号の制御モジュール12に接続された内部構成バス(ICB)を介してアプリケーションプログラム34を受信するため、および出力信号の制御モジュール16に制御データおよび診断データをこの同じデータバスを介して送るために適している。
【００８８】
入力信号の制御モジュール12および出力信号の制御モジュール16は、演算ユニット14の外部にあり、プログラマブル論理回路10の外部の装置および/または回路と通信するのに適している。
【００８９】
この入力信号制御モジュール12およびこの出力信号制御モジュール16はそれぞれ、図示されていないアナログデータおよびバイナリデータそれぞれに専用の1つまたはいくつかのメモリ領域を含む有限状態機械である。
【００９０】
これらの専用のメモリ領域の間で、いくつかのメモリ領域は、通信ネットワークと交換された入力データおよび出力データの制御に専用であり、プログラマブル論理回路10の動作サイクルの観点で非同期的に送られた/送信されたデータを受信/送信するのに適している。その目的のために、特にネットワークデータに専用のこれらのメモリ領域は、前のサイクルの間に受信/送信されたネットワークデータが現在のサイクルの間に演算ユニット14によって使用されながら、現在のサイクルの間に受信/送信されたネットワークデータを記憶するために、同期フリップフロップレジスタである。それゆえ、プログラマブル論理回路10は、これらのデータを通信ネットワークを介して送る/受信することを可能にする、一定数の光ファイバーコネクタを有する。
【００９１】
モジュール12および16は、特に、図3に示すサービスメンテナンス診断(SMD)モジュール68との通信を提供するように構成される。
【００９２】
そのようなサービスメンテナンス診断モジュール68は、特に、プログラマブル論理回路10上で周期的メンテナンス試験を起動するため、または本発明によるプログラマブル論理回路10を処理データのサービスメンテナンス診断モジュール68に移行させるために、実行されるべきアプリケーションに関連付けられたアプリケーションプログラム34をプログラマブル論理回路10上にロードすることを可能にするか、または機能ブロックパラメータを変更する(たとえば、温度しきい値を100℃から120℃に変更する)。プログラマブル論理回路10とサービスメンテナンス診断モジュール68との間のこれらのデータ交換は、プログラマブル論理回路10およびサービスメンテナンス診断モジュール68それぞれを含むハウジングのバックプレーンバスに接続されたバス70などのリンクを使用して保証される。
【００９３】
サービスメンテナンス診断モジュール68はまた、プログラマブル論理回路72、たとえばFPGAと、マイクロプロセッサ74とを備え、かつ、イーサネット（登録商標）タイプのリンク78と、他の電気施設制御デバイスとの通信に適したスイッチ80とを使用して、たとえば自動生成器110を備えるメンテナンスユニット76と、安全な手順に従って通信するのに適しており、制御デバイスは、前に説明した本発明による少なくとも1つのプログラマブル論理回路10を備える。
【００９４】
メンテナンスユニット76は、たとえば、プログラマブル論理回路10が実装されている電気的核施設(nuclear electrical facility)から離れている。このメンテナンスユニット76の中で、メンテナンスオペレータは、電気的核施設内に、たとえば図2に示す機能チャート120の形態で実装される制御コマンドアプリケーションを実行するためにグラフィックパブリッシャーを使用する(VHDLまたはVerilogの前の知識は不要である)。前に示したように、機能チャート120は、次に、アプリケーションプログラム34が、プログラマブル論理回路10の認定された構成に影響を与えることなく実行されることを保証するためにライブラリファイル100を使用する自動生成器110によって、アプリケーションプログラム34に変換される。アプリケーションプログラム34は、次に、サービスメンテナンス診断モジュール68を介してプログラマブル論理回路10内にロードされる。
【００９５】
そのような制御デバイス81の3つのアーキテクチャの変形例は、それぞれ、図4〜図6に示される。
【００９６】
図4では、制御デバイス81は、「モノ」プログラマブル論理回路10である。言い換えれば、制御デバイス81は、たとえばサイズ6U(Uはラックの高さの単位である)のハウジングを形成するラック82を備え、その中に、単一のプログラマブル論理回路10が統合されている。ラック82は、電力モジュール84および補助モジュール、すなわち別個の入力データの獲得に専用の1つまたはいくつかのモジュール86、別個の出力データの発行に専用の1つまたはいくつかのモジュール88および前に説明した1つまたはいくつかのサービスメンテナンス診断モジュール68をさらに備えるのに適している。さらに、プログラマブル論理回路10は、通信ネットワークへの接続を、たとえば光ファイバーを使用して可能にするコネクタ(たとえば、図示されていない7つのコネクタ)を備える。
【００９７】
アプリケーションプログラム34自動生成器110の制御デバイス81への接続は、そのような接続が確立されると、実行されるべき機能ブロックのシーケンス46を制御デバイス81にロードするように特に構成されたサービスメンテナンス診断モジュール68を介して確立され得る。
【００９８】
ラック82内で、プログラマブル論理回路10はマスターであり、たとえば50MHzで動作し、プログラマブル論理回路10のバイナリおよびアナログの入力データとバイナリおよびアナログの出力データそれぞれに専用のマルチポイント低電圧差動信号(M-LVDS)を非限定的な例として使用して、バス70を介して補助モジュール86、88および68との通信を制御する。有利には、各タイプのデータ(入力または出力)は、バイナリデータおよびアナログデータに対して独立した送信リンクを有する。このシナリオでは、それゆえ、4つの低電圧差動送信リンクが存在する。
【００９９】
図示されていない多くの実施形態の変形例は、それゆえ、本発明の範囲を超えることなく実装され得ることになる。たとえば、入力データの獲得に専用のモジュール86および出力データの発行に専用のモジュール88は、すでに知られている「GPIO」(汎用入出力)タイプの同じ電子ボード上に収容され得ることになる。
【０１００】
電力モジュール84は、電力安定化電源をラック82の他のモジュールに配信し、同様に、ハウジング82の各モジュールに電力提供するために、たとえば直流24ボルトから5ボルトへの電圧変換を実施するように構成される。
【０１０１】
図5および図6は、図1に示す複数のプログラマブル論理回路10を備える制御デバイス81の2つの変形例を示す。
【０１０２】
そのような「マルチ」プログラマブル論理回路10アーキテクチャは、制御デバイス当たりのネットワークインターフェースの数を増加させること、冗長性規則を与える安全性制御のために少なくとも2つのプログラマブル論理回路10内の制御コマンド動作を二重化すること、またはハウジング82内のモジュール間ルーティングを最適化することを可能にする。
【０１０３】
そのような「マルチ」プログラマブル論理回路10アーキテクチャでは、複数のプログラマブル論理回路10が同期化され、この同期化は、クロックに接続されたプログラマブル論理回路10の中からのマスター論理回路10aによって行われる。
【０１０４】
マスタープログラマブル論理回路10aは、次のサイクル(同じ制御コマンドアプリケーションの新しい反復)の入力/出力データを各サイクルごとに同期させてリフレッシュさせるために、サイクル(たとえば、2msの持続時間を有するサイクル)の始端および/または終端における同期パルスと、他の別個の入力データに専用のモジュール86、別個の出力データに専用のモジュール88に向けた、または他のプログラマブル論理回路10に対するステータス要求とを、図1に示す信号の制御モジュール12を介して放出するのに特に適している。その結果、通信ネットワークを介する交換とは違って、同じ複数のプログラマブル論理回路内のこれらのデータ交換は、同期モード上で行われる。
【０１０５】
したがって、複数のプログラマブル論理回路10のすべては、同じサイクル内で同時に動作するように構成される。
【０１０６】
そのような「マルチ」プログラマブル論理回路10アーキテクチャの2つの非限定的な変形例が、例として図5および図6に示されている。
【０１０７】
図5では、マスタープログラマブル論理回路10aと2つの他のプログラマブル論理回路10とを含む3つのプログラマブル論理回路が同じラック82内に収容され、プログラマブル論理回路10および10aは、互いと、およびラック82の補助モジュール86、88、68と同期して通信するのに適している。図5に示す実施形態では、プログラマブル論理回路10aおよび10は、光ファイバー92によって同期して互いと通信し、コネクタは、特に、「マルチ」回路アーキテクチャ内のこのプログラマブル論理回路間通信に専用である。さらに、マスタープログラマブル論理回路10aは、バス70を使用してラック82の補助モジュール86、88、68と同期して通信する。
【０１０８】
図6では、「マルチ」プログラマブル論理回路10aおよび10ならびに「マルチ」ラック90A、90B、90C制御デバイス81アーキテクチャが示されている。このマルチ回路およびマルチラックアーキテクチャによれば、各ラック90A、90B、90Cは、図4(モノ回路)または図5(マルチ回路)で説明した配列に対応する。
【０１０９】
各ラックは、補助モジュール86、88、68をさらに備え得る。
【０１１０】
好ましくは、ラック90Aのうちの1つは「マスター」であり、マルチ回路およびマルチラック制御デバイス81のプログラマブル論理回路10のすべてに対するマスタープログラマブル論理回路10aを備え、バス70Aを介してそのハウジングの補助モジュール86、88、68の同期化を確実にする。
【０１１１】
制御デバイス81のプログラマブル論理回路10は、1つのラックから他のラックにおよび同じラック内で、光ファイバー92によって同期して通信するのに適している。
【０１１２】
マスターラック90Aの各「スレーブ」ラック90B、90Cは、そのプログラマブル論理回路10の中に、ラックのバス70B、70Cによってそのラックの補助モジュール86、88、68を同期化するための同期化プログラマブル論理回路10bを備える。
【０１１３】
図5および図6の実施形態では、本発明の範囲に対する限定となることなく、制御デバイス81が備えるプログラマブル論理回路10の数またはラックの数とは無関係に、制御デバイス81ごとに1つのサービスメンテナンス診断モジュール68が実装される。
【０１１４】
図5および図6の実施形態では、本発明の範囲に対する限定となることなく、マスタープログラマブル論理回路10aおよび同期化プログラマブル論理回路10bだけが、それらのそれぞれのバス70A、70B、70Cによってそれらのそれぞれのラック90A、90B、90Cの補助モジュール86、88、68に接続される。ラックの他のプログラマブル論理回路10は、マスタープログラマブル論理回路10aまたは同期化プログラマブル論理回路10bおよび光ファイバーネットワーク92それぞれによって、それらのラックの補助モジュール86、88、68に接続される。この構成では、有利には、バス70A、70B、70Cは、たとえば50MHzで各送信方向において動作する、4つのマルチポイント低電圧差動信号(M-LVDS)リンクを備える。
【０１１５】
図示されていない別の実施形態では、バス70A、70B、70Cは、各プログラマブル論理回路10がバス70A、70B、70Cを介してそのラックの補助モジュール86、88、68に接続されることを可能にするように寸法を決めることができる。
【符号の説明】
【０１１６】
10  プログラマブル論理回路
10a  マスタープログラマブル論理回路
10b  同期化プログラマブル論理回路
12  制御モジュール
14  演算ユニット
16  制御モジュール
18  機能ブロック
20  内部メモリ空間
22  実行モジュール
24  タイプLINの機能ブロック
26  タイプTHRの機能ブロック
28  タイプVOTERの機能ブロック
30  タイプANDの機能ブロック
32  押しボタン
33  VOTER機能ブロックのバイナリ結果
34  アプリケーションプログラム
36  構成ファイル
38  メモリ
40  ファイル
42  ファイル
44  ファイル
46  シーケンス
48  記憶領域
50  記憶領域
52  副領域
54  副領域
56  副領域
58  副領域
60  副領域
62  副領域
64  浮動小数点演算ユニット(FPU)
66  入力/出力インターフェース
68  サービスメンテナンス診断(SMD)モジュール
70  バス
70A  バス
70B  バス
70C  バス
72  プログラマブル論理回路
74  マイクロプロセッサ
76  メンテナンスユニット
78  リンク
80  スイッチ
81  制御デバイス
82  ラック
84  電力モジュール
86  補助モジュール
88  補助モジュール
90A  マスターラック
90B  スレーブラック
90C  スレーブラック
92  光ファイバー
100  ライブラリファイル
110  自動生成器
120  機能チャート
【図１】
2020515130.tif 000008
【図２】
2020515130.tif 000009
【図３】
2020515130.tif 000010
【図４】
2020515130.tif 000011
【図５】
2020515130.tif 000012
【図６】
2020515130.tif 000013
【手続補正書】
【提出日】令和1年11月8日(2019.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気施設を制御するためのプログラマブル論理回路(10)であって、
-  2つの別個のタイプの機能ブロックが少なくとも1つの別個の機能を実行するのに適した、複数のタイプの機能ブロック(FB1、FBi、FBN)と、
-  実行されるべき機能ブロックの少なくとも1つのシーケンス(46)を受信するのに適した少なくとも1つの処理モジュールと、
-  少なくとも前記シーケンス(46)を記憶するように構成された少なくとも1つの内部メモリ(38)と
を含む演算ユニット(14)を備えるプログラマブル論理回路(10)において、
前記プログラマブル論理回路が、各タイプの単一の機能ブロックと、複数回呼び出されるのに適した所与の機能ブロックと、前記呼び出された機能ブロックを前記シーケンス(46)に従って順次実行するように構成された実行モジュール(22)とを備えることを特徴とする、プログラマブル論理回路(10)。
【請求項２】
前記プログラマブル論理回路(10)が、FPGAタイプである、請求項1に記載のプログラマブル論理回路(10)。
【請求項３】
前記実行モジュール(22)が、有限状態機械である、請求項1または2に記載のプログラマブル論理回路(10)。
【請求項４】
前記演算ユニット(14)が、複数(64)の並行処理可能な浮動小数点演算ユニット(FPU)をさらに備える、請求項1から3のいずれか一項に記載のプログラマブル論理回路(10)。
【請求項５】
少なくとも1つの処理モジュールが、前記シーケンスと、コンピュータ構成ファイルのグループに属する少なくとも1つの他のコンピュータファイルとを含むコンピュータ構成ファイルの前記グループに対応するアプリケーションプログラム(34)を受信するのに適しており、前記グループが、
-  前記メモリ(38)内のアドレスを前記プログラマブル論理回路(PM)の少なくとも1つの入力/出力信号と関連付ける表に対応する、前記メモリ(38)の構成ファイル(36)と、
-  パラメータを使用して少なくとも1つの機能を実行するのに適した機能ブロックのパラメータの値を有するファイル(40)と、
-  各機能ブロックについて、この機能ブロックの1つまたは複数の入力に割り振られた前記メモリの1つまたは複数の前記アドレスを列挙するファイル(42)と、
-  各機能ブロックについて、この機能ブロックの1つまたは複数の出力に割り振られた前記メモリの1つまたは複数の前記アドレスを列挙するファイル(44)と
を含む、請求項1から4のいずれか一項に記載のプログラマブル論理回路(PM)。
【請求項６】
前記パラメータ値が、実行されるべき機能ブロックの前記シーケンスの関数としてそれらのファイル(40)内に順序付けられる、請求項5に記載のプログラマブル論理回路(PM)。
【請求項７】
前記メモリ(38)が、バイナリデータおよびアナログデータそれぞれに専用の少なくとも2つのデータ記憶領域(48、50)を含む、請求項1から6のいずれか一項に記載のプログラマブル論理回路(PM)。
【請求項８】
各記憶領域(48、50)が、
-  前記プログラマブル論理回路(10)の入力データに専用の少なくとも1つの副領域(52、58)と、
-  前記プログラマブル論理回路(10)の出力データに専用の少なくとも1つの副領域(56、62)と、
-  前記シーケンス(46)の実行の間に取得される一時的データに専用の少なくとも1つの副領域(54、60)と
の少なくとも3つの専用の副領域を含む、請求項7に記載のプログラマブル論理回路(PM)。
【請求項９】
前記入力データに専用の前記副領域(52、58)または前記出力データに専用の前記副領域(56、62)が、同期フリップフロップレジスタである、請求項8に記載のプログラマブル論理回路(PM)。
【請求項１０】
電気施設を制御するための制御デバイスであって、前記制御デバイスが、請求項1から9のいずれか一項に記載の少なくとも1つのプログラマブル論理回路(10)を備えることを特徴とする、電気施設を制御するための制御デバイス。
【請求項１１】
前記制御デバイスが、請求項1から9のいずれか一項に記載の複数のプログラマブル論理回路(10)を備える、請求項10に記載の制御デバイス。
【請求項１２】
前記制御デバイスが、
-  少なくとも1つの電力モジュール(84)と、
-  別個の入力データを獲得すること専用の1つまたはいくつかのモジュール(86)、別個の出力データを発行すること専用の1つまたはいくつかのモジュール(88)、および1つまたはいくつかのサービスメンテナンス診断モジュール(68)のうちの補助モジュールと、
-  前記プログラマブル論理回路(10)を前記補助モジュール(86、88、68)にリンクさせるように構成された通信バス(70)と
をさらに備える、請求項10または11に記載の制御デバイス。
【請求項１３】
前記通信バス(70)が、各送信方向内の各プログラマブル論理回路(10)の前記入力データおよび前記出力データそれぞれに専用の4つのマルチポイント低電圧差動信号(M-LVDS)リンクを備える、請求項12に記載の制御デバイス。
【請求項１４】
前記複数のプログラマブル論理回路(10)をリンクさせるように構成された光ファイバー通信ネットワーク(92)を備える、請求項11から13のいずれか一項に記載の制御デバイス。
【請求項１５】
前記複数のプログラマブル論理回路(10)のうちのマスタープログラマブル論理回路(10a)が、クロックに接続されるのに適しており、前記光ファイバー通信ネットワーク(92)によって前記複数のプログラマブル論理回路(10)のうちの他のプログラマブル論理回路を同期させるように構成される、請求項14に記載の制御デバイス。
【請求項１６】
前記マスタープログラマブル論理回路(10a)が、通信バス(70)によって補助モジュールを同期させるようにも構成される、請求項15に記載の制御デバイス。
【請求項１７】
前記複数のプログラマブル論理回路(10、10a、10b)が、同じラック(82)内に収容される、請求項11に記載の制御デバイス。
【請求項１８】
前記複数のプログラマブル論理回路のうちの前記プログラマブル論理回路(10、10a、10b)が、少なくとも2つの別個のラック(90A、90B、90C)内に分離される、請求項11に記載の制御デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の他の有利な態様によれば、制御デバイスは、単独で、またはすべての技術的に可能な組合せに従って考察された、以下の特徴のうちの1つまたはいくつかを含む。
-  制御デバイスは上述のタイプの複数のプログラマブル論理回路を備える。
-  制御デバイスは、
-  少なくとも1つの電力モジュールと、
-  別個の入力データを獲得すること専用の1つまたはいくつかのモジュール、別個の出力データを発行すること専用の1つまたはいくつかのモジュール、および1つまたはいくつかのサービスメンテナンス診断モジュールのうちの補助モジュールと、
-  プログラマブル論理回路を補助モジュールにリンクさせるように構成された通信バスと
をさらに含む。
-  通信バスは、各送信方向内の各プログラマブル論理回路の入力データおよび出力データそれぞれに専用の4つのマルチポイント低電圧差動信号(M-LVDS:multipoint-low voltage differential signaling)リンクを備える。
-  制御デバイスは、複数のプログラマブル論理回路をリンクさせるように構成された光ファイバー通信ネットワークを含む。
-  複数のプログラマブル論理回路のうちの各マスタープログラマブル論理回路が、クロックに接続されるのに適しており、光ファイバー通信ネットワークによって複数のプログラマブル論理回路のうちの他のプログラマブル論理回路を同期させるように構成される。
-  マスタープログラマブル論理回路は、通信バスによって補助モジュールを同期させるようにも構成される。
-  複数のプログラマブル論理回路が同じラック内に収容される。
-  複数のプログラマブル論理回路のうちのプログラマブル論理回路が、少なくとも2つの別個のラック内に分離される。
【国際調査報告】
2020515130.tif 000014
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