(57)【要約】半導体装置及びその製造方法が提供される。半導体装置は、電荷捕獲層とブロック誘電体を含む不揮発性メモリ（ＮＶＭ）トランジスタと、第一の厚さを有する第一のゲート誘電体を含む第一の種類の電界効果トランジスタ（ＦＥＴ）と、第二の厚さを有する第二のゲート誘電体を含む第二の種類のＦＥＴと、第三の厚さを有する第三のゲート誘電体を含む第三の種類のＦＥＴと、を有していてよい。幾つかの実施形態において、第一、第二、及び第三のゲート誘電体は、高誘電率（ｈｉｇｈ−Ｋ）誘電体層を含み、第一の厚さは第二の厚さより厚く、第二の厚さは第三の厚さより厚い。他の実施形態も記載されている。
2020536394.tif 000002
【特許請求の範囲】
【請求項１】
電荷捕獲層とブロック誘電体を含む不揮発性メモリ（ＮＶＭ）トランジスタと、
第一の厚さを有する第一のゲート誘電体を含む第一の種類の電界効果トランジスタ（ＦＥＴ）と、
第二の厚さを有する第二のゲート誘電体を含む第二の種類のＦＥＴと、
第三の厚さを有する第三のゲート誘電体を含む第三の種類のＦＥＴと、
を含む半導体装置において、
前記第一、第二、及び第三のゲート誘電体の各々は、高誘電率（ｈｉｇｈ−Ｋ）誘電体層を含み、前記第一の厚さは前記第二の厚さより大きく、前記第二の厚さは前記第三の厚さより大きい半導体装置。
【請求項２】
前記第一の種類の前記ＦＥＴは、高電圧ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）（ＨＶ＿ＭＯＳ）トランジスタであり、
前記第二の種類の前記ＦＥＴは、入力／出力ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）（Ｉ／Ｏ＿ＭＯＳ）トランジスタであり、
前記第三の種類の前記ＦＥＴは、低電圧ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）（ＬＶ＿ＭＯＳ）トランジスタである、
請求項１に記載の半導体装置。
【請求項３】
前記ＮＶＭトランジスタの前記ブロック誘電体は、ブロック酸化物を覆うように配置された前記ｈｉｇｈ−Ｋ誘電体層を含む、請求項１に記載の半導体装置。
【請求項４】
多層メタルゲートが前記ＮＶＭトランジスタの前記ブロック誘電体を覆うように配置され、前記多層メタルゲートはゲート金属層の上に配置された厚い金属層を含む、請求項３に記載の半導体装置。
【請求項５】
前記ＮＶＭトランジスタは第一の領域内に配置され、前記第一、第二、及び第三の種類の前記ＦＥＴは第二の領域内に配置され、前記第一及び第二の領域はどちらも１つの単一半導体ダイ内に配置される、請求項１に記載の半導体装置。
【請求項６】
前記第一、第二、及び第三のゲート誘電体は、前記ｈｉｇｈ−Ｋ誘電体層の下に配置された、それぞれ第一、第二、及び第三のゲート酸化物をさらに含み、前記第一のゲート酸化物は前記第二のゲート酸化物より厚く、前記第二のゲート酸化物は前記第三のゲート酸化物より厚い、請求項１に記載の半導体装置。
【請求項７】
前記第一の種類の前記ＦＥＴがｎチャネル型であるとき、その中の前記ゲート金属層は低仕事関数金属を含み、
前記第二の種類の前記ＦＥＴがｎチャネル型であるとき、その中の前記ゲート金属層は低仕事関数金属を含み、
前記第三の種類の前記ＦＥＴがｎチャネル型であるとき、その中の前記ゲート金属層は低仕事関数金属を含み、
前記低仕事関数金属はチタン、ランタン、アルミニウム、及びその化合物又は合金のうちの少なくとも１つを含む、
請求項６に記載の半導体装置。
【請求項８】
前記第一の種類の前記ＦＥＴがｐチャネル型であるとき、その中の前記ゲート金属層は高仕事関数金属を含み、
前記第二の種類の前記ＦＥＴがｐチャネル型であるとき、その中の前記ゲート金属層は高仕事関数金属を含み、
前記第三の種類の前記ＦＥＴがｐチャネル型であるとき、その中の前記ゲート金属層は高仕事関数金属を含み、
前記高仕事関数金属はアルミニウム、チタン、及びその化合物又は合金のうちの少なくとも１つを含む、
請求項６に記載の半導体装置。
【請求項９】
多層メタルゲートは前記第一、第二、及び第三のゲート誘電体の各々を覆うように配置され、前記多層メタルゲートは、ゲート金属層の上に配置される厚い金属層を含む、請求項１に記載の半導体装置。
【請求項１０】
前記ＮＶＭトランジスタはｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−窒化物−酸化物−半導体）（ＭＯＮＯＳ）トランジスタであり、
前記ＭＯＮＯＳトランジスタがｐチャネル型であるとき、その中の前記ゲート金属層は高仕事関数金属を含み、前記高仕事関数金属はアルミニウム、チタン、及びその化合物又は合金のうちの少なくとも１つを含み、前記ＭＯＮＯＳトランジスタがｎチャネル型であるとき、その中の前記ゲート金属層は低仕事関数金属を含み、前記低仕事関数金属は、チタン、ランタン、アルミニウム、及びその化合物又は合金のうちの少なくとも１つを含む、
請求項９に記載の半導体装置。
【請求項１１】
前記ＮＶＭトランジスタはｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−窒化物−酸化物−半導体）（ＭＯＮＯＳ）トランジスタであり、
前記ＭＯＮＯＳトランジスタがｎチャネル型であるとき、その中の前記ゲート金属層は高仕事関数金属を含み、前記高仕事関数金属はアルミニウム、チタン、及びその化合物又は合金のうちの少なくとも１つを含む、
請求項９に記載の半導体装置。
【請求項１２】
前記ＨＶ＿ＭＯＳトランジスタ内の前記第一のゲート誘電体の前記第一の厚さは１１０Å〜１６０Åの近似範囲であり、前記ＨＶ＿ＭＯＳトランジスタは、前記ＮＶＭトランジスタのプログラム又は消去動作のために４．５Ｖ〜１２Ｖの電圧範囲で動作するように構成される、請求項２に記載の半導体装置。
【請求項１３】
前記電荷捕獲層は、酸素含有量の多い第一の電荷捕獲層と、前記第一の電荷捕獲層の上に配置され、前記第一の電荷捕獲層と比較してシリコン含有量が多く、酸素含有量の少ない第二の電荷捕獲層と、を含み、前記第二の電荷捕獲層は前記電気捕獲層内の捕獲電荷の大部分を含む、請求項１に記載の半導体装置。
【請求項１４】
前記ＮＶＭトランジスタは、前記ブロック誘電体を覆うように配置されたポリシリコンゲートをさらに含む、請求項１に記載の半導体装置。
【請求項１５】
単一半導体ダイ内に配置される基板と、
前記基板の第一の領域内に形成される複数の不揮発性メモリ（ＮＶＭ）トランジスタと、
前記基板の第二の領域内に形成された複数のｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）（ＭＯＳ）トランジスタであって、高電圧（ＨＶ）ＭＯＳトランジスタと、入力／出力（Ｉ／Ｏ）ＭＯＳトランジスタと、低電圧（ＬＶ）ＭＯＳトランジスタと、を含み、前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタのゲート誘電体層は、相互に明確に異なる厚さを有し、各々がゲート酸化物を覆う第一の高誘電率（ｈｉｇｈ−Ｋ）誘電体層を含み、第一のゲート金属層は前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタの前記ゲート誘電体層を覆うように配置される複数のＭＯＳトランジスタと、
を含むメモリ装置。
【請求項１６】
前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタの前記第一のゲート金属層は、前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタがｎチャネル型であるとき、低仕事関数金属を含む、請求項１５に記載のメモリ装置。
【請求項１７】
前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタの前記第一のゲート金属層は、前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタがｐチャネル型であるとき、高仕事関数金属を含む、請求項１５に記載のメモリ装置。
【請求項１８】
前記ＨＶＭトランジスタは第二のｈｉｇｈ−Ｋ誘電体層を覆うように配置された第二の金属層を含み、前記第二の金属層は、前記ＮＶＭトランジスタがｐチャネル型であるときに高仕事関数金属を含み、前記第二の金属層は、前記ＮＶＭトランジスタがｎチャネル型であるとき、低仕事関数金属を含む、請求項１５に記載のメモリ装置。
【請求項１９】
前記ＮＶＭトランジスタは、第二のｈｉｇｈ−Ｋ誘電体層を覆うように配置された第二のゲート金属層を含み、前記第二の金属層は、前記ＮＶＭトランジスタがｎチャネル型であるときに高仕事関数金属を含む、請求項１５に記載のメモリ装置。
【請求項２０】
１つの単一半導体ダイ内に配置されたシステム・オン・チップ（ＳＯＣ）装置と、複数の論理装置と、埋込み不揮発性メモリ（ＮＶＭ）装置と、を含むシステムにおいて、
前記埋込みＮＶＭ装置は複数のｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−窒化物−酸化物−半導体）（ＭＯＮＯＳ）トランジスタを含み、少なくとも１つのＭＯＮＯＳトランジスタは、第一の高誘電率（ｈｉｇｈ−Ｋ）誘電体層を覆うような第一のメタルゲート層を含み、
前記ＳＯＣ装置と前記複数の論理装置は、高電圧（ＨＶ）ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）（ＭＯＳ）トランジスタ、入力／出力（Ｉ／Ｏ）ＭＯＳトランジスタ、及び低電圧（ＬＶ）ＭＯＳトランジスタを含み、前記ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタの各々のゲート誘電体は第二のｈｉｇｈ−Ｋ誘電体層を含み、前記ＨＶ  ＭＯＳトランジスタの前記ゲート誘電体は前記Ｉ／Ｏ  ＭＯＳトランジスタの前記ゲート誘電体より厚く、前記Ｉ／Ｏ  ＭＯＳトランジスタの前記ゲート誘電体は前記ＬＶ  ＭＯＳトランジスタの前記ゲート誘電体より厚いシステム。
【請求項２１】
前記少なくとも１つのＭＯＮＯＳトランジスタはｎチャネル型であり、前記第一のゲート金属層は高仕事関数金属を含む、請求項２０に記載の半導体システム。
【請求項２２】
前記ＨＶ  ＭＯＳトランジスタの前記ゲート誘電体は、１１０Å〜１６０Åの近似範囲の厚さを有し、前記ＨＶ  ＭＯＳトランジスタは、前記埋込みＮＶＭ装置のプログラム／消去動作のために４．５Ｖ〜１２Ｖの近似範囲で動作するように構成され、
前記Ｉ／Ｏ  ＭＯＳトランジスタの前記ゲート誘電体は、３０Å〜７０Åの近似範囲の厚さを有し、１．６Ｖ〜３．６Ｖの近似範囲で動作するように構成される、
請求項２０に記載の半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権
本願は２０１７年１１月２１日に出願された米国仮特許出願第１５／８２０，１３８号の国際出願であり、２０１７年１０月４日に出願された米国仮特許出願第６２／５６８，２３０号の特許法第１１９条（ｅ）に基づく優先権と利益を主張し、これらすべての全体を参照により本願に援用する。
【０００２】
本開示は一般に半導体装置に関し、より詳しくは、既存の相補型金属酸化物半導体（ＣＭＯＳ）ファウンドリロジック技術に埋め込まれ、又は一体形成された、ｈｉｇｈ−Ｋ又はｈｉ−Ｋ誘電体とメタルゲートを有する電荷捕獲ゲートスタックを含むメモリセルとその製造方法に関する。
【背景技術】
【０００３】
システム・オン・チップをはじめとする多くの用途にとって、ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）電界効果トランジスタ（ＭＯＳＦＥＴ又はＭＯＳ）に基づく論理装置及びインタフェース回路と不揮発性メモリ（ＮＶＭ）トランジスタを１つの集積回路パッケージ、１つのチップ、又は１つの基板上に統合することが望ましいかもしれない。この統合は、幾つかの実施形態において、ＭＯＳトランジスタとＮＶＭトランジスタ双方の製造プロセスに重大な影響を与える可能性がある。ＭＯＳトランジスタは典型的に、標準又は基本の相補型金属酸化物半導体（ＣＭＯＳ）プロセスフローを使って製造され、これには導電体、半導体、及び誘電体材料の形成とパターニングが含まれる。これらの材料の組成のほか、処理用試薬の組成及び濃度、このようなＣＭＯＳプロセスフローで使用される温度は、結果として得られるＭＯＳトランジスタが適正に機能するのを確実にするために、各作業について厳格に制御される。
【０００４】
不揮発性メモリ装置はＮＶＭトランジスタ、例えばｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ（シリコン−酸化物−窒化物−酸化物−シリコン）又はｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（半導体−酸化物−窒化物−酸化物−半導体）（ＳＯＮＯＳ）型トランジスタ等を含み、これは蓄積又は捕獲された電荷がＮＶＭトランジスタの閾値電圧を変化させて情報を論理「１」又は「０」として記憶する電荷捕獲ゲートスタックを含む。電気捕獲ゲートスタック形成には、２つの誘電体又は酸化物層間に配置される窒化物又は酸窒化物電荷捕獲層の形成が含まれているかもしれない。電荷捕獲ゲートスタックは典型的に、基本ＣＭＯＳプロセスフローのそれらと大きく異なる材料及びプロセスを使って製造され、これはＭＯＳトランジスタの製造に悪影響を与えたり、それによって受けたりするかもしれない。特に、ＭＯＳトランジスタのゲート酸化物又は誘電体により、それ以前に形成された電荷捕獲ゲートスタックの性能は、電荷捕獲層の厚さ又は組成が変わることから大きく低下するかもしれない。それに加えて、この統合はまた、基本ＣＭＯＳプロセスフローにも影響を与える可能性があり、一般に、実質的な数のマスクセットとプロセスステップが必要となるため、装置の製造コストが増大し、加工装置の歩留まりが低下するかもしれない。
【０００５】
それに加えて、統合された製造プロセスはＮＶＭトランジスタの上側、すなわちブロック誘電体の厚さを制御して、例えば所望の閾値電圧Ｖｔｓ及び／又は等価酸化物厚（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）等の要求事項を満たすと同時に、ＭＯＳトランジスタのゲート酸化物厚の（物理的又は電気的）標的を満たすことが、特にこれらのＭＯＳトランジスタが高電圧（ＨＶ）又は入力／出力（Ｉ／Ｏ）トランジスタである場合に可能であることが重要かもしれない。
【０００６】
例えば２８ｎｍ及びそれ以上へのテクノロジノードの小型化に伴い、ｈｉｇｈ−Ｋメタルゲート（ＨＫＭＧ）スタックの重要さが高まっている。ＨＫＭＧスタックは、二酸化シリコン又は酸窒化シリコン層に加えて、又はその代わりに薄いｈｉｇｈ−Ｋ誘電体を、及びポリシリコンゲートの代わりにメタルゲートを使って切り替わる。様々な利点の中で、ＨＫＭＧスタックは、ＭＯＳトランジスタのリークと性能及びＳＯＮＯＳトランジスタのデータ保持を改善するかもしれない。したがって、ＳＯＮＯＳをＨＫＭＧ  ＣＭＯＳプロセスフローに組み込む必要がある。メタルゲートをＳＯＮＯＳトランジスタに導入することにより、装置はｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−窒化物−酸化物−半導体）（ＭＯＮＯＳ）に変化する。本特許文献全体を通して、２つの用語、すなわちＳＯＮＯＳとＭＯＮＯＳは互換的に使用されると理解されたい。
【０００７】
本開示は、添付の図面の各図において、限定ではなく例として示されている。
【図面の簡単な説明】
【０００８】
【図１】図２Ｌに示される中間メモリセルの埋込みＳＯＮＯＳ型ＮＶＭトランジスタとＭＯＳトランジスタを含むメモリセル又はアレイの製造方法の実施形態を示すフローチャートである。
【図２】図２Ａ−２Ｌは、図１の方法によるメモリセルの製造中のメモリセルの一部の断面図を示す代表的な図である。
【図３】図２Ｌに示される中間メモリセルの埋込みＳＯＮＯＳ型ＮＶＭトランジスタとＭＯＳトランジスタを含むメモリセルの製造方法の他の実施形態を示すフローチャートである。
【図４】図４Ａ−４Ｄは、図３の方法によるメモリセルの製造中のメモリセルの一部の断面図を示す代表的な図である。
【図５】図２Ｌに示される中間メモリセルの埋込みＳＯＮＯＳ型ＮＶＭトランジスタとＭＯＳトランジスタを含むメモリセルの製造方法の他の実施形態を示すフローチャートである。
【図６】図６Ａ−６Ｅは、図５の方法によるメモリセルの製造中のメモリセルの一部の断面図を示す代表的な図である。
【図７】埋込みＳＯＮＯＳ型ＮＶＭトランジスタとＭＯＳトランジスタを含むメモリセル又はアレイを製造するための、図１、３、及び５の実施形態のその後のステップの実施形態を示すフローチャートである。
【図８】図８Ａ−８Ｉは、図７の方法によるメモリセルの製造中のメモリセルの一部の断面図を示す代表的な図である。図８Ｊは、図１、３、５、及び７の方法により製造される埋込みＳＯＮＯＳ型ＮＶＭトランジスタとＭＯＳトランジスタを含む完成後のメモリセルの一部の断面図を示す代表的な図である。
【図９】図２Ａ〜２Ｌ及び８Ａ〜８Ｉにおいて製造された埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭ装置８００の１つの実施形態を示す代表的なブロック図である。
【発明を実施するための形態】
【０００９】
以下の説明は、主題の幾つかの実施形態をよく理解できるようにするために、具体的なシステム、構成要素、方法その他の例等、数多くの具体的な詳細事項を示している。しかしながら、当業者にとっては、少なくとも幾つかの実施形態はこれらの具体的な詳細事項がなくても実施できることが明らかであろう。また別の場合には、よく知られた構成要素又は方法については、本明細書に記載の技術を不必要に曖昧にしないために、詳細には説明せず、単純なブロック図で表している。それゆえ、以下に述べる具体的な詳細事項は例にすぎない。特定の実装はこれらの例示的な詳細事項とは異なっていてもよく、それでも依然として主題の主旨と範囲内に含めることができる。
【００１０】
埋込み不揮発性メモリ（ＮＶＭ）トランジスタとｈｉｇｈ−Ｋメタルゲート（ＨＫＭＧ）スタックを有するｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）（ＭＯＳ）トランジスタを含むメモリセルの実施形態とその製造方法を、本明細書において図面を参照しながら説明する。しかしながら、特定の実施形態は、これらの具体的な詳細事項のうちの１つ又は複数がなくても、又は関連技術におけるその他の既知の方法、材料及び装置と組み合わせても実施されてよい。以下の説明の中で、具体的な材料、寸法、濃度、及びプロセスパラメータ等、数多くの具体的な詳細事項が、主題を完全に理解できるようにするために提供されている。また別の場合には、よく知られた半導体の設計及び製造技術については、主題を不必要に曖昧にしないために特に詳しく説明していない。説明文中の「ある実施形態」、「１つの実施形態」、「ある例示的な実施形態」、「幾つかの実施形態」、及び「各種の実施形態」への言及は、その実施形態（複数の場合もある）に関して説明した特定の特徴、構造、又は特性が主題の少なくとも１つの実施形態の中に含まれることを意味している。さらに、「ある実施形態」、「１つの実施形態」、「ある例示的な実施形態」、「幾つかの実施形態」、及び「各種の実施形態」という語句が説明文中の様々な箇所で使用されていても、必ずしもすべてが同じ実施形態を指すとはかぎらない。
【００１１】
説明文には、詳細な説明の一部である添付の図面の参照が含まれる。図面は、例示的な実施形態による説明を示す。これらの実施形態は、本明細書中では「例」と呼ばれることもあり、当業者が本明細書に記載されている特許請求の対象の主題の実施形態を実施できるのに十分に詳しく説明される。特許請求されている主題の範囲と主旨から逸脱することなく、実施形態を組み合わせてよく、他の実施形態を利用してもよく、又は構造的、論理的、電気的変更を加えてもよい。本明細書に記載の実施形態は主題の範囲を限定しようとするものではなく、当業者が主題を実施、製造、及び／又は使用できるようにするためのものであると理解すべきである。
【００１２】
「上方」、「下方」、「間」、及び「上」という用語は、本明細書で使用されるかぎり、１つの層の他の層に関する相対位置を指す。そのため、例えば、他の層の上又は下に堆積又は配置された１つの層は、この、他の層と直接接触していても、１つ又は複数の介在層を有していてもよい。さらに、複数の層間に堆積又は配置された１つの層は、複数の層と直接接触していても、１つ又は複数の介在層を有していてもよい。それに対して、第二の層の「上の」第一の層は、この第二の層と接触している。それに加えて、１つの層の他の層に関する相対位置は、基板の絶対的な向きを考えずに、動作が開始基板に関して薄膜を堆積、変更、及び除去することを想定して提供される。
【００１３】
ＮＶＭトランジスタには、Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ（シリコン−酸化物−窒化物−酸化物−シリコン）（ＳＯＮＯＳ）、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ（金属−酸化物−窒化物−酸化物−シリコン）（ＭＯＮＯＳ）、又はフローティングゲート技術に関して実装されるメモリトランジスタ又はデバイスが含まれていてよい。トリプルゲート及び／又はｈｉｇｈ−Ｋメタルゲート（ＨＫＭＧ）を含んでいてよいＮＶＭトランジスタを１つ又は複数のＭＯＳトランジスタを製造するための標準又は基本ＣＭＯＳプロセスフローの中に統合する、又は埋め込むための方法の実施形態を、以下に図１〜８Ｉを参照しながら詳しく説明する。図１、３、５、及び７は、メモリセル又はアレイを製造するための、各種の段階における方法又はプロセスフロー及び代替的な方法の実施形態を示すフローチャートである。図２Ａ〜２Ｌ、４Ａ〜４Ｄ、６Ａ〜６Ｅ、及び８Ａ〜８Ｉは、それぞれ、図１、３、５、及び７の方法によるメモリセルの製造中のメモリセルの一部の断面図を示すブロック図である。図８Ｊは、完成後のメモリセル又はアレイの実施形態の一部の断面図を示す代表的な図である。
【００１４】
主題の概要：
１つの実施形態によれば、本明細書で開示する半導体装置は、電荷捕獲層とブロック誘電体を含む不揮発性メモリ（ＮＶＭ）トランジスタと、第一の厚さを有する第一のゲート誘電体を含む第一の種類の電界効果トランジスタ（ＦＥＴ）と、第二の厚さを有する第二のゲート誘電体を含む第二の種類のＦＥＴと、第三の厚さを有する第三のゲート誘電体を含む第三の種類のＦＥＴと、を含んでいてよい。１つの実施形態において、第一、第二、及び第三のゲート誘電体の各々は、高誘電率の（ｈｉｇｈ−Ｋ）誘電体層を含んでいてよい。第一の厚さは第二の厚さより厚く、第二の厚さは第三の厚さより厚い。
【００１５】
１つの実施形態において、第一の種類のＦＥＴは高電圧金属酸化物半導体（ＨＶ＿ＭＯＳ）トランジスタであってよく、第二の種類のＦＥＴは、入力／出力金属酸化物半導体（Ｉ／Ｏ＿ＭＯＳ）トランジスタであってよく、第三の種類のＦＥＴは、低電圧金属酸化物半導体（ＬＶ＿ＭＯＳ）トランジスタであってよい。
【００１６】
１つの実施形態において、ＮＶＭトランジスタのブロック誘電体は、ブロック酸化物を覆うように配置されたｈｉｇｈ−Ｋ誘電体層を含んでいてよい。
【００１７】
１つの実施形態において、ＮＶＭトランジスタは第一の領域に、第一、第二、及び第三の種類のＦＥＴは第二の領域に配置されてよく、第一及び第二の領域はどちらも１つの単一半導体ダイの中に配置される。
【００１８】
１つの実施形態において、第一、第二、及び第三のゲート誘電体は、ｈｉｇｈ−Ｋ誘電体層の下に配置された、それぞれ第一、第二、及び第三のゲート酸化物をさらに含んでいてよく、第一のゲート酸化物は第二のゲート酸化物より厚く、第二のゲート酸化物は第三のゲート酸化物より厚い。
【００１９】
１つの実施形態において、多層メタルゲートは第一、第二、及び第三のゲート誘電体の各々を覆うように配置されてよく、多層メタルゲートはゲート金属層の上に配置された厚い金属層を含んでいてよい。
【００２０】
１つの実施形態において、多層メタルゲートは、ＮＶＭトランジスタのブロック誘電体を覆うように配置されてよく、多層メタルゲートは、ゲート金属層の上に配置された厚い金属層を含んでいてよい。他の実施形態において、ＮＶＭトランジスタは、ブロック誘電体を覆うように配置されたポリシリコンゲートを有していてよい。
【００２１】
特定の実施形態において、第一、第二、又は第三の種類のＦＥＴがｎチャネル型である場合、その中のゲート金属層は低仕事関数金属を含んでいてよい。低仕事関数金属には、チタン、ランタン、アルミニウム、及びその化合物又は合金のうちの少なくとも１つが含まれる。
【００２２】
特定の実施形態において、第一、第二、第三の種類のＦＥＴがｐチャネル型である場合、その中のゲート金属層は高仕事関数金属を含んでいてよい。高仕事関数金属には、アルミニウム、チタン、及びその化合物又は合金のうちの少なくとも１つが含まれる。
【００２３】
幾つかの実施形態において、ＮＶＭトランジスタはｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−窒化物−酸化物−半導体）（ＭＯＮＯＳ）トランジスタである。ＭＯＮＯＳトランジスタがｎチャネル型である場合、その中のゲート金属層は高仕事関数金属を含んでいてよい。高仕事関数金属には、アルミニウム、チタン、及びその化合物又は合金のうちの少なくとも１つが含まれる。他の実施形態において、ＭＯＮＯＳトランジスタがｎチャネル型である場合、その中のゲート金属層は低仕事関数金属を含んでいてよい。他の実施形態において、ＭＯＮＯＳトランジスタがｐチャネル型である場合、その中のゲート金属層は高仕事関数金属を含んでいてよい。
【００２４】
１つの実施形態において、ＨＶ＿ＭＯＳトランジスタの第一のゲート誘電体の第一の厚さは１００Å〜１６０Åの近似範囲内であり、ＨＶ＿ＭＯＳトランジスタは、ＮＶＭトランジスタの少なくともプログラム又は消去動作のために４．５Ｖ〜１２Ｖの電圧範囲で動作するように構成される。
【００２５】
１つの実施形態において、電荷獲得層は、酸素が豊富な第一の電荷捕獲層と、第一の（下）電荷捕獲層の上に配置される、第一の電荷捕獲層に関してシリコンが豊富で酸素が少ない第二の（上側）電荷獲得層と、第一及び第二の電荷捕獲層間に配置されるトンネリング防止層と、を有していてよい。第二の電荷捕獲層は、電荷捕獲層の中の捕獲電荷の大部分を有していてよい。
【００２６】
他の実施形態によれば、本明細書で開示するメモリ装置は、１つの半導体ダイの中に配置された基板と、基板の第一の領域に形成された複数の不揮発性メモリ（ＮＶＭ）トランジスタと、基板の第二の領域に形成された複数の金属酸化物半導体（ＭＯＳ）トランジスタと、を有していてよい。複数のＭＯＳトランジスタは高電圧（ＨＶ）ＭＯＳトランジスタと、入力／出力（Ｉ／Ｏ）ＭＯＳトランジスタと、低電圧（ＬＶ）ＭＯＳトランジスタを含んでいてよく、ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタのゲート誘電体層は各々、相互に明確に異なる厚さを有していてよく、各々は、ゲート酸化物を覆うように第一の高誘電率（ｈｉｇｈ−Ｋ）誘電体層を含んでいてよい。幾つかの実施形態において、第一のゲート金属層は、ＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタの第一のゲート誘電体層を覆うように配置されてよい。
【００２７】
主題の他の実施形態によれば、本明細書で開示されるシステムは、１つの単一半導体ダイ内に配置されたシステム・オン・チップ（ＳＯＣ）装置、複数の論理装置、及び埋込み不揮発性メモリ（ＮＶＭ）装置を含んでいてよい。１つの実施形態において、埋込みＮＶＭ装置は、複数のｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−窒化物−酸化物−半導体）（ＭＯＮＯＳ）トランジスタを含んでいてよく、その中の少なくとも１つのＭＯＮＯＳトランジスタは、第一の高誘電率（ｈｉｇｈ−Ｋ）誘電体層を覆う第一のメタルゲート層を含み、ＳＯＣ装置と複数の論理装置は、高電圧（ＨＶ）金属酸化物半導体（ＭＯＳ）トランジスタ、入力／出力（Ｉ／Ｏ）ＭＯＳトランジスタと、低電圧（ＬＶ）ＭＯＳトランジスタを含んでいてよく、その中でＨＶ  ＭＯＳ、Ｉ／Ｏ  ＭＯＳ、及びＬＶ  ＭＯＳトランジスタの各々のゲート誘電体は第二のｈｉｇｈ−Ｋ誘電体層を含み、ＨＶ  ＭＯＳトランジスタのゲート誘電体はＩ／Ｏ  ＭＯＳトランジスタのゲート誘電体より厚く、Ｉ／Ｏ  ＭＯＳトランジスタのゲート誘電体はＬＶ  ＭＯＳトランジスタのゲート誘電体より厚い。
【００２８】
ＳＯＣ、マイクロプロセッサ、スマートカード用等の用途の幾つかの実施形態において、ＮＶＭトランジスタは、Ｉ／Ｏ若しくはＨＶ＿ＭＯＳトランジスタを含むＭＯＳトランジスタ又は電界効果トランジスタ（ＦＥＴ）の中に埋め込まれ、それには、厚いゲート酸化物、酸窒化物、又は誘電体が必要となる。例えば、１つの実施形態において、ＭＯＳトランジスタの１つはＨＶトランジスタであってよく、それゆえ、最大１００Å〜２００Åのだいたいの厚さを有する厚いゲート酸化物が必要である。幾つかのプロセスフローでは、ＨＶ＿ＭＯＳゲート酸化物とＮＶＭブロック酸化物は同時に形成される。ＨＶ＿ＭＯＳゲート酸化物はその必要な厚さまで形成され／成長させられるかもしれないが、ＮＶＭトランジスタのブロック、すなわち上側酸化物は、ＨＶ−ＭＯＳトランジスタのゲート酸化物の酸化中に同じ環境にさらされるため、厚くなりすぎるかもしれない。その結果、ＮＶＭトランジスタはＥＯＴ及びプログラム／消去Ｖｔｓの要求事項を満たさないかもしれない。
【００２９】
本開示では、単層又は二層窒化物を備えるＯｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ（酸化物−窒化物−酸化物）（ＯＮＯ）又はＯＮＯＮＯ電荷捕獲スタックを、そのＨＶ及びＩ／Ｏ装置のためのＨＫＭＧ及び／又は厚いゲート酸化物を含むＣＭＯＳプロセスの中に埋め込むプロセスを紹介し、説明する。幾つかの実施形態において、上記のＯＮＯスタック形成シーケンスはＣＭＯＳプロセスフローには適当でないかもしれず、これは特にＨＶ又はＩ／Ｏ＿ＭＯＳトランジスタの幾つかのための厚いゲート酸化物層の製造を含むＨＫＭＧプロセスフローが含まれる場合に当てはまる。このようなプロセスフローにおいて、ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）又はラジカル酸化プロセスは、ＮＶＭトランジスタの上側、すなわちブロック酸化物層とＨＶ又はＩ／Ｏ＿ＭＯＳトランジスタのためのゲート酸化物層の両方のゲート酸化にとって理想的ではないかもしれない。ＨＶ又はＩ／Ｏ＿ＭＯＳトランジスタのゲート酸化物の標的厚さを達成するために、ＯＮＯスタック上に成長させられる上側酸化物は、ＩＳＳＧプロセスに長時間さらされすぎるかもしれず、最終的に厚くなりすぎるかもしれない。代替的に、ＨＶ又はＩ／Ｏ＿ＭＯＳトランジスタのゲート酸化物は、炉内プロセス又はラピッドサーマル酸化（ＲＴＯ）プロセスの何れかにより成長させられるかもしれない。これらの実施形態において、炉内プロセス又はＲＴＯプロセスにより、シャロートレンチアイソレーション（ＳＴＩ）誘電体等の絶縁構造からの水分がＯＮＯ薄膜へと拡散させて、ＮＶＭトランジスタの重要なトンネル酸化物層の厚さ又は厚さの均一性が変化するかもしれない。その結果、ＮＶＭトランジスタの閾値電圧が劣化するかもしれない。さらに、炉内及びＲＴＯプロセスは一般に、非常に高温（最高約１１００℃）で行われる。高温により、ＯＮＯスタックの窒化物層の捕獲密度が変化するかもしれず、これもＮＶＭトランジスタの閾値電圧を劣化させるかもしれない。それに加えて、ｈｉｇｈ−Ｋ誘電体層がＮＶＭトランジスタの上側酸化物又は酸窒化物を覆うように、又はその一部として追加されると、より厚くなった厚さによりＮＶＭトランジスタの性能が低下するかもしれない。
【００３０】
上記及びその他の問題に対処するために、本明細書で開示する実施形態は、ＳＯＮＯＳ又はＭＯＮＯＳ等のＮＶＭトランジスタの保持性能を高めるかもしれないプロセスを含む。ＳＯＮＯＳ又はＭＯＳトランジスタの少なくとも１つは、ｈｉｇｈ−Ｋ誘電体層とメタルゲートを含んでいてよい。Ｔｒｉｐｌｅ  Ｇａｔｅ  Ｏｘｉｄｅ方式を導入するが、これによってＳＯＮＯＳのプログラミング／消去のために高電圧を使用でき、ひいては、ＳＯＮＯＳメモリセルの寿命が到来した時点（ＥＯＬ＝Ｅｎｄ−ｏｆ−Ｌｉｆｅ）での検出閾値電圧（Ｖｔ）範囲を拡大に拡張できる。同時に、開示されている実施形態はまた、広く使用されている１．６Ｖ〜３．６ＶのＩ／Ｏ電圧にＩ／Ｏ＿ＭＯＳトランジスタで対応できる。
【００３１】
さらに、本明細書において描写されている実施形態は、ＮＶＭトランジスタのＯＮＯスタックが、ＨＫＭＧプロセスフロー及び埋込みシステム内のＨＶ及び／又はＩ／Ｏ＿ＭＯＳトランジスタの厚いゲート層酸化によるＯＮＯスタック性能の低下を生じさせることなく、厚さ及び信頼性の必要事項を確実に満たすような製造プロセスにも関していてよい。
【００３２】
図１及び図２Ａに関して、プロセスはウェハ又は基板２０４の中に複数の絶縁構造又はシャロートレンチアイソレーション（ＳＴＩ）２０２を形成することから始まる（ステップ１０２）。絶縁構造２０２は、形成中のメモリセルを、基板２０４の隣接エリア（図示せず）内に形成されたメモリセルから絶縁する。任意選択により、また追加的に、絶縁構造２０２は、基板２０４の第一の領域２０６に形成中のＮＶＭトランジスタを、第二の領域２０８中に形成中の、ＨＶ＿ＭＯＳ、Ｉ／Ｏ＿ＭＯＳ、及びＬＶ＿ＭＯＳを含むＭＯＳトランジスタの１つ又は複数から絶縁するために含められてもよい。図２Ａに示されるように、絶縁構造２０２がＨＶ＿ＭＯＳ、Ｉ／Ｏ＿ＭＯＳ、及びＬＶ＿ＭＯＳを相互に絶縁するために形成されてよい。１つの実施形態において、絶縁構造２０２は、酸化物又は窒化物等の誘電体材料を含んでいてよく、また、何れの好都合な技術により形成されてもよく、これにはＳＴＩ又はｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ（ＬＯＣＯＳ）が含まれるが、これらに限定されない。基板２０４は、半導体装置製造に適した何れかの単結晶材料からなるバルク基板であっても、又は基板上に形成される適当な材料の上側エピタキシャル層を含んでいてもよい。１つの実施形態において、基板２０４に適した材料には、シリコン、ゲルマニウム、シリコン−ゲルマニウム、又はＩＩＩ−Ｖ族化合物半導体材料が含まれるが、これらに限定されない。幾つかの実施形態において、第一の領域２０６にはＬＶ＿ＭＯＳトランジスタ２１２等のＭＯＳトランジスタがあってよい。これは、特定のＮＶＭメモリアレイがＭＯＳトランジスタ、例えば２トランジスタ構造の（２Ｔ）メモリアレイを含んでいてよいからである。
【００３３】
任意選択により、幾つかの実施形態において、図２Ａに最もよく示されているように、パッド酸化物２０９が基板２０４の第一の領域２０６と第二の領域２０８の両方の表面２１６上に形成されてよい。１つの実施形態において、パッド酸化物２０９は、厚さ約１０ナノメートル（ｎｍ）〜約２０ｎｍの厚さ又はその他の厚さを有する二酸化シリコン（ＳｉＯ２）であってよく、熱酸化プロセス若しくはｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）プロセス又は当業界で知られているその他の酸化又は堆積プロセスにより成長させられてよい。パッド酸化物２０９は、幾つかの実施形態では必要でないか、又は形成されなくてよいと理解されたい。
【００３４】
図１及び図２Ｂに関して、次に、ドーパントがパッド酸化物２０９（ある場合）を通じて基板２０４内へと注入され、その中にＮＶＭトランジスタ及び／又はＭＯＳトランジスタが形成されてよいウェル及びＭＯＳトランジスタのためのチャネルが形成される（ステップ１０４）。システム設計によって、第一の領域２０６と第二の領域２０８の間に配置される絶縁構造２０２はあってもなくてもよい。当業者であれば、絶縁構造２０２は必要に応じて基板２０４内のどこに形成されてもよく、図に示されるものに限定されるものではないことがわかるであろう。注入されるドーパントは、何れの種類及び濃度であってよく、ＮＶＭトランジスタ及び／又はＭＯＳトランジスタのためのウェル又はディープウェルを形成するため、及びＭＯＳトランジスタ用チャネルを形成するのに必要なエネルギーを含め、何れのエネルギーで注入されてもよい。例えば図２Ｂに示される１つの特定の実施形態において、適切なイオン種のドーパントが注入されて第二の領域２０８内のＬＶ＿ＭＯＳトランジスタ２１２の上にディープＮウェル２１０が形成され、その中にＰ型又はＰチャネルトランジスタが形成されてよい。他の実施形態において、ウェル又はディープウェルはまた、ＮＶＭトランジスタ２２６及び／又はＨＶ＿ＭＯＳトランジスタ２１４のため、及び／又はＩ／Ｏ＿ＭＯＳトランジスタ２１５のために形成されてもよい。ディープＮウェル２１０等のウェルは、基板２０４の表面２１６の上にフォトレジスト層等のマスク層を堆積してパターニングし、適切なイオン種を適切なエネルギーで適切な濃度により注入することによって形成されてもよいことがさらにわかるであろう。第一の領域２０６及び／又は第二の領域２０８内にＰ型及び／又はＮ型トランジスタの両方があってもよいことがわかるであろう。図２Ｂ及びその他の図面に示されるＮＶＭトランジスタ２２６、ＨＶ＿ＭＯＳ  ２１４、Ｉ／Ｏ＿ＭＯＳ  ２１５、及びＬＶ＿ＭＯＳ  ２１２の位置、数、及び種類は、単に例示を目的としており、限定として解釈すべきではない。
【００３５】
１つの実施形態において、ＨＶ、Ｉ／Ｏ、及びＬＶ＿ＭＯＳトランジスタ２１４、２１５、２１２のうちの１つ又は複数のためのチャネル２１８は、基板２０４の第二の領域２０８の中に形成されてもよい。ＨＶ、Ｉ／Ｏ、及びＬＶ＿ＭＯＳトランジスタ２１４、２１５、２１２のチャネル２１８は、同時に形成されてもされなくてもよいことがわかるであろう。ウェルのための注入と同様に、チャネル２１８は、基板２０４の表面２１６の上にフォトレジスト層等のマスク層を堆積してパターニングし、適切なイオン種を適切なエネルギーで適切な濃度により注入することによって形成されてもよい。１つの実施形態において、例えば、ＢＦ２が約１０キロ電子ボルト（ｋｅＶ）〜約１００ｋｅＶのエネルギーで、約１ｅ１２ｃｍ−２〜約１ｅ１４ｃｍ−２の注入量で注入されて、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタが形成されてよい。Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタも同様に、ヒ素（Ａｓ）又はリン（Ｐ）イオンを何れかの適当な注入量とエネルギーで注入することにより形成されてもよい。注入はまた、ＭＯＳトランジスタ２１４、２１２、２１５の３つすべてのチャネル２１８を同時に、又は別のタイミングで、ＭＯＳトランジスタ２１４、２１２、２１５のためのチャネル２１８のうちの１つをマスクするためのパターンフォトレジスト層を含む、標準的なリソグラフィ技術を使って同時に形成するためにも使用されてよいことがわかるであろう。
【００３６】
次に、図１及び図２Ｃ及び２Ｄに関して、パターントンネルマスク２２０がパッド酸化物２０９層の上に、又はそれを覆うように形成され、適切な種類、エネルギー、及び濃度のイオン（矢印２２２により表される）がトンネルマスク２２０の窓又は開口を通じて注入されて、第一の領域２０６にＮＶＭトランジスタ２２６用のチャネル２２４が形成され、少なくとも第二の領域２０８内のトンネルマスク２２０及びパッド酸化物２０９層が除去される（ステップ１０６）。トンネルマスク２２０としては、フォトレジスト層か、パターニングされた窒化物又は窒化シリコン層から形成されたハードマスクが含まれていてよい。第一の領域２０６内に複数のＮＶＭトランジスタ２２６が存在する実施形態において、複数のチャネル２２４は同時に、個別に、又はグループごとに形成されてもよい。
【００３７】
１つの実施形態において、ＮＶＭトランジスタ２２６用のチャネル２２４は、ＮチャネルＮＶＭトランジスタ２２６を形成するために、インジウム（Ｉｎ）が約５０キロ電子ボルト（ｋｅＶ）〜約５００ｋｅＶのエネルギーで約５ｅ１１ｃｍ−２〜約１ｅ１３ｃｍ−２の注入量により注入されたディープインジウムドープチャネルであってよい。１つの実施形態において、インジウムを注入してＮＶＭトランジスタ２２６のチャネル２２４を形成することにより、ＶＴのシグマからの完成したＮＶＭトランジスタの閾値電圧（ＶＴ）は、約１５０ミリボルト（ｍＶ）から約７０〜８０ｍＶへと改善される。任意選択により、又は追加的に、シャロードープチャネルには、チャネル２２４においてヒ素が約２０ｋｅＶのエネルギーと約５ｅ１１ｃｍ−２〜約１ｅ１３ｃｍ−２の注入量で注入される。代替的に、ＢＦ２が注入されてＮチャネルＮＶＭトランジスタが形成されてよく、又はヒ素若しくはリンが注入されてＰチャネルＮＶＭトランジスタが形成されてよい。１つの代替的な実施形態において、ＮＶＭトランジスタ２２６用のチャネル２２４はまた、ＭＯＳトランジスタ２１４、２１２、２１５のチャネル２１８と同時に形成されてもよい。幾つかの実施形態において、ＮチャネルＮＶＭトランジスタ及びＰチャネルＮＶＭトランジスタのチャネル２２４は同時にも、別々にも形成されてよい。
【００３８】
１つの実施形態において、図２Ｄに示されているように、トンネルマスク２２０の窓若しくは開口の中の、又は少なくとも第一の領域２０６のほとんどにおけるパッド酸化物２０９、例えば表面活性剤を含む１０：１緩衝酸化物エッチング（ＢＯＥ：ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈ）を用いたウェット洗浄プロセスで除去されてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、パッドエッチング、又は他の同様のフッ化水素系ウェットエッチング用の化学を用いて行うことができる。その後、又は同時に、フォトレジスト材料を含むトンネルマスク２２０は、酸素プラズマを使ってアッシング又は剥離されてよい。代替的に、ハードトンネルマスク２２０は、当業界で知られているウェット又はドライエッチングプロセスを使って除去されてよい。
【００３９】
図１及び図２Ｅ〜２Ｆに関して、第一の領域２０６における基板２０４の表面２１６は洗浄又は予備洗浄され、ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ（酸化物−窒化物−酸化物）、すなわちＯＮＯ層又はｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ（酸化物−窒化物−酸化物−窒化物−酸化物）、すなわちＯＮＯＮＯ層等の複数の誘電体層が形成又は堆積される（ステップ１０８）。その後、マスクは誘電体層の上に、又はそれを覆うように形成され、誘電体層がエッチングされて、第一の領域２０６にＮＶゲートスタック２３６が形成される（ステップ１１０）。予備洗浄は、ウェット又はドライプロセスであってよい。１つの実施形態において、これはＨＦ又はｓｔａｎｄａｒｄ  ｃｌｅａｎ（ＳＣ１）及び（ＳＣ２）を用いたウェットプロセスであってよく、基板２０４の材料に対して高選択的である。１つの実施形態において、ＳＣ１は典型的に、水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）の１：１：５溶液を使って、３０℃〜８０℃で約１０分間行われる。他の実施形態において、ＳＣ２は、ＨＣｌとＨ２Ｏ２とＨ２Ｏの１：１：１０溶液に約３０℃〜８０℃で短時間浸漬することである。
【００４０】
図２Ｅに関して、誘電体又はＮＶゲートスタックの堆積は、トンネル誘電体２２８を少なくとも基板２０４の第一の領域２０６内のＮＶＭトランジスタ２２６のチャネル２２４を覆うように形成されることから始まり、ＭＯＳトランジスタ２１２、２１４、２１５が形成される基板２０４の第二の領域２０８へと広がってよい。トンネル誘電体２２８は何れの材料であってもよく、電荷キャリアが印加されるゲートバイアスを受けて上にある電荷捕獲層の中にトンネリングし、その一方でＮＶＭトランジスタ２２６がバイアスされていないときにはリークに対する適当なバリアを保持することができるようにするのに適した何れの厚さを有していてもよい。特定の実施形態において、トンネル誘電体２２８は、二酸化シリコン、酸窒化シリコン、又はその組合せであってよく、熱酸化プロセスにより、ＩＳＳＧ又はラジカル酸化を用いて成長させられてよい。
【００４１】
１つの実施形態において、二酸化シリコントンネル誘電体２２８は、熱酸化プロセスにおいて熱的に成長させられてよい。例えば、二酸化シリコンの層は、酸素（Ｏ２）ガス等の酸素含有ガス又は雰囲気中の７００℃〜８００℃でのドライ酸化を使って成長させられてよい。熱酸化プロセスは、ほぼ２０〜１５０分の範囲の持続時間にわたって実行され、基板の露出面の酸化と消耗により、約１．０ナノメートル（ｎｍ）〜約３．０ｎｍの比較的均一な厚さを有するトンネル誘電体２２８の成長が可能となる。このような範囲は単に例示のためであり、限定的とするものではないことがわかるであろう。
【００４２】
他の実施形態において、二酸化シリコントンネル誘電体２２８は、水素（Ｈ２）及び酸素（Ｏ２）ガスを処理チャンバ内に相互に約１：１の比で流入させることを含むラジカル酸化プロセスで成長させられてよく、プラズマの形成等の点火イベントは発生せず、これはそうでなければ典型的に、Ｈ２及びＯ２を熱分解して蒸気にするために使用される。その代わりに、Ｈ２とＯ２はほぼ約９００℃〜約１１００℃の範囲の温度、ほぼ約０．５  Ｔｏｒｒ〜約１０  Ｔｏｒｒの範囲の圧力で反応させられ、ＯＨラジカル、ＨＯ２ラジカル、又はＯジラジカル等のラジカルを基板の表面に形成する。ラジカル酸化プロセスは、ほぼ約１〜約１０分間の近似範囲の持続時間にわたり実行されて、基板の露出面の酸化と消耗により、約１．０ナノメートル（ｎｍ）〜約４．０ｎｍの厚さを有するトンネル誘電体２２８を成長させる。図２Ｅ及びそれ以降の図面において、トンネル誘電体２２８の厚さは明瞭にするために誇張されているかもしれないと理解されたい。１つの実施形態において、ラジカル酸化プロセスで成長したトンネル誘電体２２８は、ウェット酸化技術により形成されたトンネル誘電体より高密度であり、且つ、たとえ厚さが薄くても実質的に少ないｃｍ３当たりの水素原子で構成されていてもよい。特定の実施形態において、ラジカル酸化プロセスは、製造施設が必要とするかもしれないスループット（基板／時間）の要求事項に影響を与えることなく、複数の基板を処理して高品質のトンネル誘電体２２８を提供できるバッチ処理チャンバ又は炉の中で行われる。
【００４３】
他の実施形態において、トンネル誘電体層２２８は、化学気相成長法（ＣＶＤ）又は原子堆積法（ＡＬＤ）により堆積され、誘電層からなり、これには二酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸窒化ハフニウム、酸化ハフニウムジルコニウム、及び酸化ランタンが含まれていてよいが、これらに限定されない。また他の実施形態において、トンネル誘電体２２８は、二酸化シリコン又はシリコン酸窒化物等の、ただしこれらに限定されない下層と、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、ハフニウム酸窒化物、酸化ハフニウムジルコニウム、及び酸化ランタンを含んでいてよいがこれらに限定されない材料の上層を含む２層誘電体領域であってよい。
【００４４】
再び図２Ｅに関して、電荷捕獲層はトンネル誘電体２２８の上に、又はそれを覆うように形成される。一般に、図２Ｆに最もよく示されているように、電荷捕獲層は多層電荷捕獲層２３０であってよく、これは少なくとも、トンネル誘電体２２８に物理的により近い下側、又は第一の電荷捕獲層２３０ａと、第一の電荷捕獲層より酸素含有量の少ない、多層電荷捕獲層２３０の中に分散される捕獲電荷の大部分を含む上側、又は第二の電荷捕獲層２３０ｂを含む複数の層を含む。
【００４５】
多層電荷捕獲層２３０の第一の電荷捕獲層２３０ａは、窒化シリコン（Ｓｉ３Ｎ４）、シリコン含有量の多い窒化シリコン、又はシリコン酸窒化物（ＳｉＯｘＮｙ（ＨＯ））層を含んでいてよい。例えば、第一の電荷捕獲層２３０ａは、厚さ約２．０ｎｍ〜約６．０ｎｍの間の、シリコン含有量が多く、酸素含有量の多い酸窒化物層を提供するように調整された比と流速のジクロロシラン（ＤＣＳ）／アンモニア（ＮＨ３）と酸化窒素（Ｎ２Ｏ）／ＮＨ３ガス混合物を使用するＣＶＤプロセスにより形成された酸窒化シリコン層を含んでいてよい。
【００４６】
その後、多層電荷捕獲層２３０の第二の電荷捕獲層２３０ｂが、直接又は間接に第一の電荷捕獲層２３０ａを覆うように形成される。１つの実施形態において、第二の電荷捕獲層２３０ｂは、窒化シリコン及び酸窒化シリコン層を含んでいてよく、これは、第一の電荷捕獲層２３０ａのそれとは異なる酸素、窒素、及び／又はシリコンの化学量論比を有する。第二の電荷捕獲層２３０ｂは、厚さ約２．０ｎｍ〜約８．０ｎｍの酸窒化シリコン層を含んでいてよく、シリコン含有量が多く、酸素含有量が少ない酸窒化物層を提供するように調整された比と流速のＤＣＳ／ＮＨ３とＮ２Ｏ／ＮＨ３ガス混合物を含む処理ガスを使用するＣＶＤプロセスにより形成又は堆積されてよい。１つの代替的な実施形態において、第一及び第二の電荷捕獲層２３０ａ及び２３０ｂの酸素、窒素、及び／又はシリコンの化学量論組成は、相互に同じ、又はほぼ等しくてもよい。
【００４７】
他の実施形態において、第一及び第二の電荷捕獲層２３０ａ及び２３０ｂ間に形成された薄い誘電体及び／又は酸化物層２３０ｃがあってもよく、これによって多層電荷捕獲層２３０かＮＯＮスタックとなる。幾つかの実施形態において、多層電荷捕獲層２３０はスプリット電荷捕獲層であり、第一の（下側）及び第二の（上側）電荷捕獲層２３０ａ及び２３０ｂを分離する薄い中央酸化物層２３０ｃをさらに含む。中央酸化物層２３０ｃにより、プログラミング中に第二の電荷捕獲層２３０ｂの境界において、第一の電荷捕獲層２３０ａの中へのトンネリングから電荷が蓄積する可能性が実質的に低下し、その結果、従来のメモリ装置よりリーク電流が少なくなる。１つの実施形態において、中央の酸化物層２３０ｃは、熱又はラジカル酸化を使って第一の電荷捕獲層２３０ａの選択された深さまで酸化することによって形成されてよい。ラジカル酸化は、例えば単一基板用ツールを使って１０００〜１１００℃の温度で、又はバッチリアクタツールを使って８００〜９００℃で行われてよい。Ｈ２及びＯ２ガスの混合物は、約１：１の比で、単一基板用ツールを使う場合は１０〜１５  Ｔｏｒｒ、又はバッチプロセスの場合は３００〜５００  Ｔｏｒｒの圧力で、単一基板用ツールを使う場合は１〜２分、又はバッチプロセスを使用する場合は３０分〜１時間の時間にわたって処理チャンバに導入されてよい。幾つかの実施形態において、ラジカル酸化プロセスは、プラズマの形成等の点火イベントを発生させず、これはそうでなければ典型的に、Ｈ２及びＯ２を熱分解して蒸気を形成するために使用される。その代わりに、Ｈ２及びＯ２は、第一の電荷捕獲層２３０ａの表面で反応させられ、ＯＨラジカル、ＨＯ２ラジカル、又はＯジラジカル等のラジカルを形成し、中央の酸化物層２３０ｃを形成する。
【００４８】
本明細書で使用されるかぎり、「酸素含有量の多い」及び「シリコン含有量の多い」という用語は、化学量論的な窒化シリコン、すなわち、（Ｓｉ３Ｎ４）の組成を有し、屈折率（ＲＩ）が約２．０である、当業界で一般的に使用されている「窒化物」に関している。それゆえ、「酸素含有量の多い」酸窒化シリコンとは、化学量論的な窒化シリコンから、シリコン及び酸素の重量％がより高いほう（すなわち、窒素の減少）にシフトする。酸素含有量の多い酸窒化シリコン薄膜はしたがって、より二酸化シリコンに近く、ＲＩは純粋な二酸化シリコンの１．４５  ＲＩに向かって低下する。同様に、本明細書において、「シリコン含有量の多い」と説明される薄膜は、化学量論的な窒化シリコンから、「酸素含有量の多い」薄膜よりシリコンの重量％がより高く、酸素がより少ないほうにシフトする。シリコン含有量の多い酸窒化シリコン薄膜はしたがって、シリコンにより近く、ＲＩは純粋なシリコンの３．５  ＲＩに向かって上昇する。
【００４９】
再び図２Ｅに関して、複数の誘電体層は、電荷捕獲層２３０又は第二の電荷捕獲層２３０ｂの上に、又はそれを覆うように形成されたキャップ層２３２をさらに含む。図のような幾つかの実施形態において、キャップ層２３２は多層キャップ層であり、電荷捕獲層２３０を覆う下側の、又は第一のキャップ層２３２ａと、第一のキャップ層２３２ａを覆う第二のキャップ層２３２ｂを含む。
【００５０】
１つの実施形態において、第一のキャップ層２３２ａは、低温化学気相成長法（ＬＰＣＶＤ）熱酸化プロセスを使って堆積された厚さ２．０ｎｍ〜４．０ｎｍの、酸化シリコン（ＳｉＯ２）等の高温酸化物（ＨＴＯ）を含んでいてよい。例えば、酸化プロセスは、約５０ｍＴ〜約１０００ｍＴの圧力の堆積チャンバ内で、基板２０４を、シラン、クロロシラン、又はジクロロシラン等のシリコン発生源と、Ｏ２又はＮ２Ｏ等の酸素含有ガスに約１０分〜約１２０分の期間にわたってさらし、その一方で基板を約９００℃〜約１０００℃の温度に保持することを含んでいてよい。幾つかの実施形態において、酸化プロセスは第二の電荷捕獲層２３０ｂを形成するために使用したものと同じ処理チャンバ内で、第二の電荷捕獲層２３０ｂの形成直後にその場で実行される。
【００５１】
１つの実施形態において、第二のキャップ層２３２ｂは、厚さ２．０ｎｍ〜４．０ｎｍの、Ｎ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３ガス混合物を使用するＣＶＤプロセスにより形成された窒化シリコン、シリコン含有量の多い窒化シリコン、又はシリコン含有量の多い酸窒化シリコン層を含んでいてよい。
【００５２】
幾つかの実施形態において、第一及び第二のキャップ層２３２ａ及び２３２ｂはどちらも、Ｎ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３ガス混合物を使用するＣＶＤプロセスにより形成された窒化シリコン、シリコン含有量の多い窒化シリコン、又はシリコン含有量の多い酸窒化シリコン層を含んでいてよい。第一及び第二のキャップ層２３２ａ及びｂは、同じ化学量論を有していても、有していなくてもよい。
【００５３】
依然として図１及び２Ｅに関して、犠牲酸化物層２３４がキャップ層２３２の上に、又はそれを覆うように形成される。１つの実施形態において、犠牲酸化物層２３４は、熱酸化プロセス又はラジカル酸化により成長させられた、厚さ約２．０ｎｍ〜４．０ｎｍの高温酸化物（ＨＴＯ）層を含んでいてよい。他の実施形態において、犠牲酸化物層２３４は、低圧化学気相成長（ＬＰＣＶＤ）チャンバ内で化学気相成長プロセスにより形成又は堆積されてよい。例えば、犠牲酸化物層２３４は、二酸化シリコン（ＳｉＯ２）犠牲酸化物層２３４を提供するように調整された比と流速の、シラン又はＤＣＳと、Ｏ２又はＮ２Ｏ等の酸素含有ガスとのガス混合物を含む処理ガスを使ったＣＶＤプロセスにより堆積されてよい。
【００５４】
次に、依然として図１及び２Ｅに関して、パターンマスク層２８０が犠牲酸化物層２３４の上に、又はそれを覆うように形成され、図２Ｆに関して、犠牲酸化物層２３４、キャップ層２３２、及び電荷捕獲層２３０と、第一の領域２０６の外に配置されたトンネル誘電体層２２８がエッチング又はパターニングされて、ＮＶゲートスタック２３６が形成される。１つの実施形態において、ＮＶゲートスタック２３６は、第一の領域２０６の中のＮＶＭトランジスタ２２６のチャネル２２４を実質的に覆うように配置されてよい。エッチング又はパターニングプロセスは、基板２０４の第二の領域２０８からＮＶゲートスタック２３６の様々な誘電体層をさらに除去してよい（ステップ１１０）。パターンマスク層２８０は、標準的なリソグラフィ技術を使ってパターニングされたフォトレジスト層を含んでいてよく、第二の領域２０８のＮＶゲートスタック２３６層は、トンネル誘電体２２８又はパッド酸化物２０９の表面上で停止するための１つ又は複数の別々のステップを含むドライエッチングプロセスを使ってエッチング又は除去されてよい。１つの実施形態において、エッチングは、等方性コンポーネントを導入することにより、ＳＴＩ  ２０２ディボット内のＮＶゲートスタックの誘電体層を除去し、最低約４５Åのパッド酸化物２０９が残っているときに第二の領域２０８内で停止されるように構成されてよい。
【００５５】
図１、２Ｆ、及び２Ｇに関して、犠牲酸化物層２３４と、多層キャップ層２３２の中の第二のキャップ層２３２ｂの上側部分又は実質的に全部が、高選択的洗浄プロセスにおいてＮＶゲートスタック２３６から除去される（ステップ１１２）。この洗浄プロセスはさらにすべての酸素、例えばトンネル誘電体２２８及び／又はパッド酸化物２０９内の、第一の領域２０６においてＮＶゲートスタック２３６を越えて残っている、及び第二の領域２０８内の酸素をさらに除去し、基板２０４をＨＶゲート酸化物２５２層の成長に備えて整える。１つの代替的な実施形態において、パッド酸化物２０９は完全には、又は全く除去されなくてもよい（図２Ｇの破線）。１つの例示的な実施例において、犠牲酸化物層２３４と第二のキャップ層２３２ｂは、表面活性剤を含む１０：１の緩衝酸化物エッチング（ＢＯＥ）を使用するウェット洗浄プロセスで除去されてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、パッドエッチング、又は他の何れかの同様なフッ化水素系ウェットエッチング用の化学を使って行うことができる。
【００５６】
次に、図１及び図２Ｈに関して、ＨＶゲート酸化物２５２層は、直接又は間接に基板２０４上に形成される（ステップ１１４）。１つの実施形態において、図２Ｇに最もよく示されているように、プロセスは、パッド酸化物２０９がパッド酸化物予備洗浄プロセス中に完全に又は部分的に除去されることから始まる。パッド酸化物２０９が部分的又は完全に除去された後、ＨＶゲート酸化物２５２層は、ドライラピッドサーマル酸化（ＲＴＯ）プロセス、従来の、若しくは炉内酸化プロセス、化学気相成長法（ＣＶＤ）、又は当業界で知られているその他の非ラジカル酸化物形成プロセス、或いはその組合せにより形成される。１つの実施形態において、ウェット炉内酸化が推奨されるかもしれず、これについては後の項で説明する。
【００５７】
１つの実施形態において、例として、酸化プロセスはバッチ又は枚葉処理チャンバ内で、プラズマ等の点火イベントを伴って、又は伴わずに行われるドライＲＴＯから始まる。例えば、装置にはラピッドサーマル酸化プロセスが行われ、これは酸素（Ｏ２）ガスを処理チャンバに流すことが含まれる。Ｏ２ガスは、ほぼ１０００〜１１００℃の範囲の温度及びほぼ０．５〜５  Ｔｏｒｒの範囲の圧力で反応させられ、ＨＶゲート酸化物２５２層が形成される。１つの実施形態において、ＨＶゲート酸化物２５２層は、ウェハ２０４の表面２１６の少なくとも一部の上にシリコンウェハ２０４を酸化させることにより成長させられてよい。１つの代替的な実施形態において、ＲＴＯプロセスは、非ラジカル酸化プロセスであるラピッド分子酸化に置き換えられてよい。しかしながら、１つの実施形態において、ＨＶゲート酸化物２５２層は、ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）等のウェットラピッドラジカル酸化プロセスにより形成されなくてもよく、これは、このようなラジカル酸化プロセスはＮＶゲートスタック２２６の第一の領域２０６内のキャップ層２３２ａ及び／又は２３２ｂと第二の電荷捕獲層２３０ｂに影響を与え、又はこれらを酸化するかもしれないからである。代替的な実施形態において、ＲＴＯ又は従来の炉内酸化プロセスは、酸化物が成長又は堆積されて、ＨＶゲート酸化物２５２層が第二の領域２０８に形成されるものであるかぎり、化学気相成長法（ＣＶＤ）等のプロセス又は、プラズマ等の点火イベントを伴う、又は伴わないバッチ又は枚葉処理チャンバ内で行われる他の非ラジカル酸化プロセスに置き換えられてもよい。１つの実施形態において、ＨＶゲート酸化物２５２層の形成における動作パラメータを制御することにより、ＨＶゲート酸化物２５２層の標的厚さを実現してよい。パラメータとしては、ＲＴＯ、炉内酸化、及びＣＶＤプロセスの持続時間、温度、圧力、反応剤等が含まれていてよい。後の項で説明するように、ＨＶゲート酸化物２５２層の少なくとも一部は、完成後の装置の中に、ＨＶ＿ＭＯＳトランジスタ２１４のＨＶゲート酸化物２５２として残る。１つの実施形態において、比較的高い動作電圧に耐えるために、ＨＶゲート酸化物２５２層の所望の厚さは、ほぼ１００Å〜２００Å、又はその他の厚さを標的としてよい。このような範囲は例示にすぎず、限定的なものではないと理解されたい。１つの実施形態において、ＨＶゲート酸化物２５２層は、図２Ｈに示されるプロセスの中で、所望の厚さより厚く形成されてよい。余分なＨＶゲート酸化物２５２層は、後のプロセスで除去されて、ＨＶ＿ＭＯＳトランジスタ２１４のＨＶゲート酸化物２５２の所望の、又は最終的な厚さが実現されてよい。前述のように、ＨＶゲート酸化物２５２層を形成するプロセスは、第一の領域２０６内のＮＶゲートスタック２３６にほとんど、又は実質的に全く影響を与えないかもしれない。
【００５８】
再び、図２Ｈに関して、ＨＶゲート酸化物２５２層が形成された後、パターンマスク層２５４は第一の領域２０６内の少なくともＮＶゲートスタック２３６及び、第二の領域２０８内のＨＶ＿ＭＯＳ  ２１４のチャネル２１８上のＨＶゲート酸化物２５２層の上に、又はそれを覆うように形成されてよい（ステップ１１６）。パターンマスク層２５４は、標準的なリソグラフィ技術、ハードマスク層、又は当業界で知られているその他の技術を使ってパターニングされたフォトレジスト層を含んでいてよい。
【００５９】
次に、図１及び２Ｉに関して、少なくとも基板２０４の第二の領域２０８内のＩ／Ｏ＿ＭＯＳ  ２１５及びＬＶ＿ＭＯＳ  ２１２のチャネル２１８を覆うＨＶゲート酸化物２５２層が除去される（ステップ１１６）。酸化エッチングステップの後、Ｉ／Ｏ＿ＭＯＳ  ２１５及びＬＶ＿ＭＯＳ  ２１２のエリア内の基板表面２１６は露出するかもしれない。１つの例示的な実施形態において、ＨＶゲート酸化物２５２層は、表面活性剤を含む１０：１緩衝酸化物エッチング（ＢＯＥ）を使用するウェット洗浄プロセスで除去されてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、又は他の何れかの同様のフッ化水素系ウェットエッチング用の化学を使って実行できる。１つの代替的な実施形態において、ＨＶゲート酸化物２５２層は、プラズマエッチングプロセスを使って除去されてよい。
【００６０】
次に、図１及び２Ｊに関して、酸化プロセスが行われて、多層キャップ層２３２の第二のキャップ層２３２ｂ及び／又は第一のキャップ層２３２ａの残りの部分及び、任意選択により、第二の電荷捕獲層２３０ｂの一部を酸化して、第二の電荷捕獲層２３０ｂを覆うブロック酸化物層２６０が形成される（ステップ１１８）。１つの実施形態において、酸化プロセスは、第一のキャップ層２３２ａ又は、第二のキャップ層２３２ｂの残りの部分又は、任意選択により第二の電荷捕獲層２３０ｂの一部を酸化又は消耗して、第一の領域内にブロック酸化物層２６０を形成し、それと同時に、Ｉ／Ｏ＿ＭＯＳ  ２１５及びＬＶ＿ＭＯＳ  ２１２のチャネル２１８を覆う基板表面２１６の少なくとも一部を酸化して、第二の領域内にＩ／Ｏゲート酸化物２５６層を形成するようになされている。１つの実施形態において、酸化プロセスはまた、ＨＶ＿ＭＯＳ  ２１４のチャネル２１８に、又はその周囲に酸化物の層を成長させて、ＨＶゲート酸化物２５２’層の厚さを増大させてもよい。酸化プロセスには、ｉｎ−ｓｉｔｕ−ｓｔｅａｍ−ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）、又はプラズマ等の点火イベントを伴う、又は伴わないバッチ又は単一基板処理チャンバ内で行われるその他のラジカル酸化プロセスが含まれていてもよい。例えば、１つの実施形態において、ブロック酸化物層２６０及びＩ／Ｏゲート酸化物２５６層は、水素（Ｈ２）及び酸素（Ｏ２）ガスを処理チャンバ内に相互に約１：１で、又はＩＳＳＧの場合は１０：１の比で処理チャンバ内に流すことを含むラジカル酸化プロセスで成長させられてよく、これは、プラズマの形成等、添加イベントを伴わず、これはそうでなければ典型的にＨ２及びＯ２を熱分解して蒸気を形成するために使用される。その代わりに、Ｈ２及びＯ２は、ほぼ７００〜８００℃、又はＩＳＳＧの場合は８００〜１１００℃の範囲の温度で、ほぼ０．５〜５  Ｔｏｒｒ、又はＩＳＳＧの場合は０．５〜１５  Ｔｏｒｒの範囲の圧力で反応させられ、ＯＨラジカル、ＨＯ２ラジカル、又はＯジラジカルのラジカル等のラジカルを残りの第二のキャップ層２３２ｂ又は第一のキャップ層２３２ａの表面に形成する。ラジカル酸化プロセスは、ほぼ１０〜１５分の範囲の持続時間にわたって実行されてよく、それによって、多層キャップ層２３２の酸化と消耗によるブロック酸化物２６０層及び、任意選択により厚さ約３ｎｍ〜約４．５ｎｍの第二の電荷捕獲層２３０ｂの一部、及び厚さ約３ｎｍ〜約７ｎｍのＩ／Ｏゲート酸化物２５６層の成長を実現してよい。１つの実施形態において、Ｉ／Ｏゲート酸化物２５６層の動作パラメータを制御することにより、Ｉ／Ｏゲート酸化物２５６層の標的厚さを実現してよい。パラメータには、ＩＳＳＧ又は他のラジカル酸化プロセスの持続時間、温度、圧力、反応剤等が含まれていてよい。後の項で説明するように、少なくともＩ／Ｏゲート酸化物２５６層の一部は、完成後の装置の中に、Ｉ／Ｏ＿ＭＯＳトランジスタ２１５のＩ／Ｏゲート酸化物２５６として残る。１つの実施形態において、比較的高い動作電圧に耐えるために、Ｉ／Ｏゲート酸化物２５２層の所望の厚さは、ほぼ３０Å〜７０Å、又はその他の厚さを標的としてよい。このような範囲は例��すぎず、限定的ではないと理解されたい。１つの実施形態において、Ｉ／Ｏゲート酸化物２５６層は、図２Ｊにおいて説明されるプロセスの中で、所望の厚さより厚く形成されてよい。余分なＩ／Ｏゲート酸化物２５６層は後のプロセスで除去されて、Ｉ／Ｏ＿ＭＯＳトランジスタ２１５のＩ／Ｏゲート酸化物２５６の所望の、又は最終の厚さが実現されてよい。
【００６１】
再び図２Ｊに関して、Ｉ／Ｏゲート酸化物２５６層が形成された後、パターンマスク層２５８が少なくとも第一の領域２０６内のＮＶゲートスタック２３６、ＨＶ＿ＭＯＳ  ２１４のチャネル２１８の上のＨＶゲート酸化物２５２’、及び第二の領域２０８内のＩ／Ｏ＿ＭＯＳ  ２１５のチャネル２１８の上のＩ／Ｏゲート酸化物２５６層の上に、又はそれを覆うように形成されてよい（ステップ１２０）。パターンマスク層２５８は、標準的なリソグラフィ技術、ハードマスク層、又は当業界で知られているその他の技術を使ってパターニングされたフォトレジスト層を含んでいてよい。
【００６２】
次に、図１及び２Ｋに関して、少なくとも基板２０４の第二の領域２０８内のＬＶ＿ＭＯＳ  ２１２のチャネル２１８を覆うＩ／Ｏゲート酸化物２５６層が除去される（ステップ１２０）。酸化物エッチングステップの後、ＬＶ＿ＭＯＳ  ２１２のエリアの基板表面２１６が露出してよい。１つの例示的な実施形態において、Ｉ／Ｏゲート酸化物２５６層は、表面活性剤を含む１０：１緩衝酸化物エッチング（ＢＯＥ）を使用するウェット洗浄プロセスで除去されてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、又は他の何れかの同様のフッ化水素系ウェットエッチング用の化学を使って実行できる。１つの代替的な実施形態において、Ｉ／Ｏゲート酸化物２５６層は、基板表面２１６上で停止する１つ又は複数の分離ステップを含むドライエッチングプロセスを使ってエッチング又は除去されてよい。
【００６３】
次に、図１及び２Ｌに関して、酸化プロセスが行われてＬＶゲート酸化物２６２層が形成される（ステップ１２２）。１つの実施形態において、ＬＶゲート酸化物２６２層は、前述のように、ＩＳＳＧプロセス等のラジカル酸化プロセスにより形成されてよい。ＬＶゲート酸化物２６２層は、ＩＳＳＧにより形成されると、厚さ約５Å〜約１０Åの薄いＬＶゲート酸化物２６２層がＬＶ＿ＭＯＳ  ２１２のエリアに、又はその周囲に形成されてよい。同じラジカル酸化プロセスにより、Ｉ／Ｏ＿ＭＯＳ  ２１５のエリアの、又はその周囲のＩ／Ｏゲート酸化物２５６’層、ＨＶ＿ＭＯＳ  ２１４のエリアの、又はその周囲のＨＶゲート酸化物２５２’’層、及びＮＶゲートスタック２３６のブロック酸化物２６０’層の厚さを増大させてよい。１つの実施形態において、ＬＶゲート酸化物２６２層の形成における動作パラメータを制御することにより、ＬＶゲート酸化物２６２層の標的厚さを実現してよい。パラメータには、ＩＳＳＧ又はその他のラジカル酸化プロセスの持続時間、温度、圧力、反応剤等が含まれていてよい。後の項で説明するように、ＬＶゲート酸化物２６２層の少なくとも一部は、完成後の装置の中にＬＶ＿ＭＯＳトランジスタ２１２のＬＶゲート酸化物２６２として残る。
【００６４】
１つの代替的な実施形態において、ＬＶゲート酸化物２６２層は、ＲＴＯ又は従来の炉内酸化により形成されてよい。このような場合、ＮＶゲートスタック２３６のブロック酸化物２６０層の厚さは影響を受けないかもしれない。幾つかの実施形態において、薄い高誘電率、すなわちｈｉｇｈ−ｋ誘電体材料を二酸化シリコンの代わりに使用できる。ｈｉｇｈ−ｋ誘電体材料には、例えば原子堆積法（ＡＬＤ）、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、又はプラズマ励起ＣＶＤ（ＰＥＣＶＤ）プロセスにより堆積される酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、酸窒化ハフニウム、酸化ハフニウムジルコニウム、及び酸化ランタンが含まれていてよいが、これらに限定されない。
【００６５】
幾つかの実施形態において、ＬＶゲート酸化物２６２層を形成することはまた、基板２０４に窒化雰囲気を提供することによる窒素含有量の多い酸化シリコン薄膜の形成も含んでいてよい。「窒素含有量の多い」という用語は、ピーク窒素濃度がほぼ０．５〜３．５原子パーセント（ａｔ％）又はそれより高いことを意味すると理解されてよい。それに加えて、「窒化雰囲気」という用語は、窒素含有量の多い酸化シリコン薄膜の形成を提供する雰囲気を意味すると理解されてよい。幾つかの実施形態において、窒化雰囲気を基板２０４に提供することは、亜酸化窒素（Ｎ２Ｏ）を第一の温度でトーチ領域に導入することを含んでいてよい。代替的に、この第一の温度は、窒化雰囲気を形成する発熱反応を促進するのに十分に高くなるように選択されてよい。その後、形成された雰囲気がチャンバ間の流体連結を通じて処理チャンバ内のシリコンウェハへと向けられる。１つの実施形態において、窒素含有量の多い酸化物薄膜はまた、Ｉ／Ｏゲート酸化物２５６’層、ＨＶゲート酸化物２５２’’層、及び／又はブロック酸化物２６０’層の中にも形成されてよく、それは、ステップ１２２中にこれらもまた「窒化雰囲気」にさらされるからである。窒素含有量の多い、又は窒化された酸化シリコン薄膜は、その後の製造プロセス中にボロン等のドーパントの拡散に対するバリアを提供してよい。したがって、窒素含有量の多い酸化シリコンゲート誘電体を使って形成されるトランジスタの閾値電圧低下が軽減されるかもしれない。追加的に、このような窒化された酸化シリコン薄膜は、改善されたホットキャリア抵抗と誘電体の完全性を有しているかもしれない。
【００６６】
製造のこの段階で、図２Ｌに最もよく示されるようなトリプルゲートの実施形態が形成され、その中で、各々が明確に異なる厚さを有するＮＶＭゲートスタック２３６のブロック酸化物２６０層のほか、ＨＶ＿ＭＯＳ  ２１４、Ｉ／Ｏ＿ＭＯＳ  ２１５、ＬＶ＿ＭＯＳの上側誘電体層（ゲート酸化物２５２’’、２５６’、及び２６２）が形成される。１つの実施形態において、ＨＶゲート酸化物２５２’’はＩ／Ｏゲート酸化物２５６’より厚く、Ｉ／Ｏゲート酸化物２５６’はＬＶゲート酸化物２６２より厚い。製造プロセスは、図７において説明されるｈｉｇｈ−Ｋ誘電体形成及びメタルゲート形成（ＨＫＭＧプロセスフロー）へと進んでよい。
【００６７】
図３は、図２Ｌに最もよく示されているような、埋込みＳＯＮＯＳ型ＮＶＭ装置を製造するための第一の代替的な実施形態３００を説明するフローチャートである。図３に関して、製造プロセスは図１及び２Ａ〜２Ｅ（ステップ１０２〜１０８）で説明した実施形態と同様に始まる。前述のように、トンネル誘電体２２８層、第一及び第二の電荷捕獲層２３０ａ及び２３０ｂ、第一及び第二のキャップ層２３２ａ及び２３２ｂ、犠牲酸化物層２３４は、基板２０４の第一及び第二の領域２０６及び２０８において基板２０４を覆うように逐次的に形成される。図３及び４Ａに関して、犠牲窒化物層４０２は犠牲酸化物層２３４を覆うように形成される（ステップ３０２）。１つの実施形態において、犠牲窒化物層４０２は、Ｎ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３ガス混合物を使用するＣＶＤやＰＶＤ等の従来のプロセスによって、約５０Å〜２００Åの厚さを実現するように形成される。
【００６８】
依然として図４に関して、パターンマスク層４０４が犠牲窒化物層４０２の上に、又はそれを覆うように形成され、図４Ｂに関して、犠牲窒化物層４０２、犠牲酸化物層２３４、多層キャップ層２３２、及び多層電荷捕捉層２３０、及びトンネル誘電体層２２８がエッチング又はパターニングされてＮＶゲートスタック２３６が形成される。１つの実施形態において、ＮＶゲートスタック２３６は、少なくとも第一の領域２０６内のＮＶＭトランジスタ２２６のチャネル２２４を覆うように配置される。エッチング又はパターニングプロセスは、基板２０４の第二の領域２０８からＮＶゲートスタック２３６の各種の誘電体層をさらに除去してよい（ステップ３０４）。パターンマスク層４０４は、標準的なリソグラフィ技術を使ってパターニングされたフォトレジスト層を含んでいてよく、第二の領域２０８のＮＶゲートスタック２３６層は、トンネル誘電体２２８又はパッド酸化物２０９の表面上で停止するための１つ又は複数の別々のステップを含むドライエッチングプロセスを使ってエッチング又は除去されてよい。
【００６９】
図３及び４Ｂに関して、洗浄プロセスが行われてすべての酸素、例えばトンネル誘電体２２８及び／又はパッド酸化物２０９内の、第一の領域２０６においてＮＶゲートスタック２３６を越えて残っている、及び第二の領域２０８内の酸素を除去し、基板２０４をＨＶゲート酸化物の成長に備えて整える。１つの代替的な実施形態において、パッド酸化物１０９は完全には、又は全く除去されない（図４Ｂにおいて破線で示されている）。１つの例示的な実施例において、残りのトンネル誘電体２２８及び／又はパッド酸化物２０９は、表面活性剤を含む１０：１の緩衝酸化物エッチング（ＢＯＥ）を使用するウェット洗浄プロセスで除去されてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、パッドエッチング、又は他の何れかの同様なフッ化水素系ウェットエッチング用の化学を使って行うことができる。
【００７０】
次に、図３及び図４Ｃに関して、ＨＶゲート酸化物２５２層は、直接又は間接に基板２０４上に形成される（ステップ３０６）。１つの実施形態において、図４Ｃに最もよく示されているように、プロセスは、パッド酸化物２０９がパッド酸化物予備洗浄プロセス中に完全に又は部分的に除去されることから始まる。パッド酸化物２０９が部分的又は完全に除去された後、ＨＶゲート酸化物２５２層は、ラピッドサーマルドライ酸化（ＲＴＯ）プロセス、従来の、若しくは炉内酸化プロセス、化学気相成長法（ＣＶＤ）、又は当業界で知られているその他の非ラジカル酸化物形成プロセス、或いはその組合せにより形成される。１つの実施形態において、ＨＶゲート酸化物２５２層は、約１００Å〜２００Åの厚さに成長させられてよい。１つの実施形態において、予備洗浄プロセス後に残っているパッド酸化物２０９は、その後に成長させられるＨＶゲート酸化物２５２層の一部となってよい。
【００７１】
比較的厚いＨＶゲート酸化物２５２層を成長させるための酸化プロセス（ＲＴＯ又は炉内酸化）には長い時間がかかるかもしれないと理解されたい。長時間の酸化プロセス中に、ＮＶゲートスタック２３６のトンネル誘電体２２８内の酸化物成長を生じさせるかもしれない。その結果、トンネル誘電体２２８は予想外に厚い構造を有するかもしれず、これは最終的なＮＶＭトランジスタ２２６の動作に悪影響を与えるかもしれない。１つの実施形態において、ＮＶＭトランジスタ２２６の電気的性能、例えばトンネリングによるプログラミング／消去が劣化するかもしれない。比較的長時間のＨＶゲート酸化物２５２層の成長に伴う他の潜在的な問題は、ＳＴＩｓ  ２０２内の水分がＮＶゲートスタック２３６の下にも入り込み、トンネル誘電体２２８の厚さを増大させるかもしれないことである。これらのメカニズムはどちらも、トンネル誘電体２２８の厚さを大きく増大させることにつながるかもしれず、その結果、プログラミング／消去中の電子／正孔のトンネリング及び、最終的なＮＶＭトランジスタ２０６のプログラム／消去Ｖｔｓ及びＶｔ範囲が劣化する。ＮＶゲートスタック２３６の上に配置される比較的厚い犠牲窒化物４０２（５０Å〜２００Å）は、トンネル誘電体２２８の中又はその周囲のＨ２Ｏ等の酸化種の浸食を最小限にし、又は排除し、それゆえ、最終的なＮＶＭトランジスタ２２６の電気特性のあらゆる劣化を防止するのに役立つかもしれない。
【００７２】
次に、図３及び４Ｄに関して、ＨＶゲート酸化物２５２層が所望の厚さまで成長させられた後、犠牲窒化物４０２がＮＶゲートスタック２３６から除去される（ステップ３０８）。１つの実施形態において、犠牲窒化物４０２は、高温リン酸を使用するウェットエッチングにより除去されてよい。犠牲窒化物４０２のエッチングは、酸化物に対してきわめて選択的であり、ＮＶゲートスタック２３６及びＨＶゲート酸化物２５２層から非常に少量の酸化物を除去するかもしれない。
【００７３】
次に、製造プロセスは続いて、図４Ｄ又は図２Ｇに最もよく示されているように、犠牲酸化物２３４と少なくとも第二のキャップ層２３２ｂの上側部分を除去することへと進んでよい（ステップ１１２）。その後、製造プロセスは、図１に示されるように一連のステップ１１６〜１２２を辿り、図２Ｌの埋込みＳＯＮＯＳ型ＮＶＭ装置のトリプルゲートの実施形態を完成させてよい。
【００７４】
図５は、図２Ｌに最もよく示されているような、埋込みＳＯＮＯＳ型ＮＶＭ装置を製造するための第二の代替的な実施形態５００を説明するフローチャートである。図５に関して、製造プロセスは図１及び２Ａ〜２Ｂ（ステップ１０２〜１０４）で説明した実施形態と同様に始まる。この実施形態の主な違いは、ＨＶゲート酸化物２５２層がＮＶゲートスタック２３６の誘電体層の形成の前に形成されることである。
【００７５】
次に、図５及び図６Ａに関して、ＨＶゲート酸化物２５２層が直接又は間接に基板２０４上に形成される（ステップ６０２）。１つの実施形態において、図６Ａに最もよく示されているように、プロセスは、パッド酸化物２０９がパッド酸化物の事前洗浄プロセス中に完全に除去されたときに開始する。パッド酸化物の予備洗浄は、例えば、表面活性剤を含む１０：１の緩衝酸化物エッチング（ＢＯＥ）を使用するウェット洗浄プロセスを含んでいてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、パッドエッチング、又は他の何れかの同様なフッ化水素系ウェットエッチング用の化学を使って行うことができる。パッド酸化物２０９が除去された後、ＨＶゲート酸化物２５２層はラピッドサーマルドライ酸化（ＲＴＯ）プロセス、従来の、又は炉内酸化プロセス、ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）等のラピッドラジカルウェット酸化プロセス、化学気相成長法（ＣＶＤ）、若しくは当業界で知られているその他の酸化物形成プロセス、又はその組合せにより形成されてよい。１つの実施形態において、ＮＶゲートスタック２３８はまだ形成されていないため、ＩＳＳＧ等のラジカル酸化プロセスが採用されてもよく、これは、それによって図１のステップ１１４又は図３のステップ３０６でＮＶゲートスタック２３６の中の窒化物が酸化されないからである。
【００７６】
１つの実施形態において、例えば、酸化プロセスは、ドライＲＴＯがバッチ又は単一基板処理チャンバ内で、プラズマ等の点火イベントを伴って、又は伴わずに行われることから始まる。例えば、装置には、酸素（Ｏ２）ガスを処理チャンバ内に流すことを含むラピッドサーマル酸化プロセスが行われる。Ｏ２ガスは、ほぼ１０００〜１１００℃の範囲の温度と、ほぼ０．５〜５  Ｔｏｒｒの範囲の圧力で反応させられて、ＨＶゲート酸化物２５２層を形成する。１つの実施形態において、ＨＶゲート酸化物２５２層は、基板２０４の表面２１６の少なくとも一部の上に、シリコン基板２０４を酸化することにより成長させられる。１つの代替的な実施形態において、ＲＴＯプロセスは、非ラジカル酸化プロゼスであるラピッド分子酸化（ドライ又はウェット）に置き換えられてよい。他の実施形態において、ＨＶゲート酸化物２５２層は、ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）等のウェットラピッドラジカル酸化プロセスにより形成される。ウェットラピッドラジカル酸化は、バッチ又は単一基板処理チャンバ内で、プラズマ等の点火イベントを伴って、又は伴わずに実行されてよい。例えば、１つの実施形態において、ＨＶゲート酸化物２５２層は、水素（Ｈ２）及び酸素（Ｏ２）ガスを処理チャンバ内に相互に約１：１の比で流すことを含むウェットラジカル酸化プロセスで成長させられてよく、これは、プラズマの形成等の点火イベントを伴わず、これはそうでなければ典型的に、Ｈ２及びＯ２を熱分解して蒸気を形成するために使用される。その代わりに、Ｈ２及びＯ２は、ほぼ１０００〜１１００℃の範囲の温度と、ほぼ０．５〜１０  Ｔｏｒｒの範囲の圧力で反応させられて、ＯＨラジカル、ＨＯ２ラジカル、又はＯジラジカルのラジカル等のラジカルを形成する。酸化プロセスは、ＩＳＳＧプロセスを使用した単一基板の場合はほぼ５〜１０分の範囲又は、バッチ炉内処理では３０〜１２０分の持続時間にわたって実行され、ＨＶゲート酸化物２５２層が成長させられる。その期間中、ＨＶゲート酸化物２５２層は、第一及び第二の領域２０６及び２０８の両方に成長させられる。代替的な実施形態において、ウェットラピッドラジカル酸化は、酸化物が成長又は堆積されて、ＨＶゲート酸化物２５２層を形成するかぎり、化学気相成長法（ＣＶＤ）等のプロセス又は、プラズマ等の点火イベントを伴って、又は伴わずにバッチ又は単一基板処理チャンバ内で実行されるその他のラジカル酸化プロセス等のプロセスに置き換えられてもよい。１つの実施形態において、ＨＶゲート酸化物２５２層の形成における動作パラメータを制御することにより、ＨＶゲート酸化物２５２層の標的厚さが実現されてよい。パラメータとしては、ＲＴＯ、ＩＳＳＧ、炉内酸化、及びＣＶＤプロセスの持続時間、温度、圧力、反応剤等が含まれていてよい。後の項で説明するように、ＨＶゲート酸化物２５２層の少なくとも一部は、完成後の装置の中に、ＨＶ＿ＭＯＳトランジスタ２１４のＨＶゲート酸化物２５２として残る。１つの実施形態において、比較的高い動作電圧に耐えるために、ＨＶゲート酸化物２５２層の所望の厚さは、ほぼ１００Å〜２００Å、又はその他の厚さを標的としてよい。このよ���な範囲は例示にすぎず、限定的なものではないと理解されたい。１つの実施形態において、ＨＶゲート酸化物２５２層は、図６Ａに示されるプロセスの中で、所望の厚さより厚くも、薄くも形成されてよい。余分な、又は不十分なＨＶゲート酸化物２５２層は、後のプロセスで除去又は追加されて、ＨＶ＿ＭＯＳトランジスタ２１４のＨＶゲート酸化物２５２の所望の、又は最終的な厚さが実現されてよい。
【００７７】
代替的に、ＨＶゲート酸化物２５２層は、パッド酸化物２０９と基板２０４の少なくとも下側部分に隣接して形成されてよい。図２Ｄに最もよく示されているように、前述のように、パッド酸化物２０９はパッド酸化物事前洗浄プロセス中に完全には除去されない。１つの実施形態において、パッド酸化物予備洗浄プロセスは省略される。他の実施形態において、パッド酸化物予備洗浄プロセスは実行されるが、パッド酸化物２０９の全部を除去するわけではない。すると、ＨＶゲート酸化物２５２層は上述のプロセス中に、少なくともパッド酸化物２０９の残り又は下層の上に形成されてよい。どちらの実施形態においても、残りのパッド酸化物２０９は完成後のＨＶゲート酸化物２５２層の一部となる。１つの実施形態において、パッド酸化物予備洗浄プロセス及びゲート酸化物形成プロセスの動作パラメータは、ＨＶゲート酸化物２５２層の合同の厚さを実現するように構成されてよい。前述のように、ＨＶゲート酸化物２５２層の合同の厚さは、所望の、又は最終的なゲートの厚さより大きくても小さくてもよく、余分なＨＶゲート酸化物２５２層は後の工程で除去又は追加されてよい。１つの実施形態において、パッド酸化物２０９とＨＶゲート酸化物２５２層は別々に個別に形成されるため、これらは化学的に、化学量論的組成と比において、及び／又は物理的に異なっていてよい。さらに、組み合わされた構造におけるパッド酸化物２０９と後に成長／堆積されるＨＶゲート酸化物２５２層との間に界面（図示せず）があってよい。
【００７８】
次に、図５及び６Ｃに関して、パターントンネルマスク２２０がＨＶゲート酸化物２５２層の上に、又はそれを覆うように形成され、適当なエネルギー及び濃度のイオン（矢印２２２により表される）がトンネルマスク２２０の窓又は開口を通じて注入されて、第一の領域２０６のＮＶＭトランジスタ２２６のためのチャネル２２４が形成され、少なくとも窓の中のトンネルマスク２２０及びＨＶゲート酸化物２５２層が除去される（ステップ６０４）。トンネルマスク２２０には、フォトレジスト層又は、パターニングされた窒化物若しくは窒化シリコン層から形成されたハードマスクが含まれていてよい。複数のＮＶＭトランジスタ２２６が第一の領域２０６の中にある実施形態において、複数のチャネル２２４は同時に形成されてよい。
【００７９】
１つの実施形態において、ＮＶＭトランジスタ２２６のためのチャネル２２４は、約５０キロ電子ボルト（ｋｅＶ）〜約５００ｋｅＶのエネルギーで約５ｅ１１ｃｍ−２〜約１ｅ１３ｃｍ−２の注入量のインジウム（Ｉｎ）が注入されたディープインジウムドープチャネルであってよい。１つの実施形態において、インジウムを注入してＮＶＭトランジスタ２２６のチャネル２２４を形成することにより、ＶＴのシグマからの完成したＮＶＭトランジスタの閾値電圧（ＶＴ）の均一性が約１５０ミリボルト（ｍＶ）から約７０〜８０ｍＶに改善される。任意選択により、又は追加的に、シャロードープチャネルには、チャネル２２４において、ヒ素が約２０ｋｅＶのエネルギーで約５ｅ１１ｃｍ−２〜約１ｅ１３ｃｍ−２の注入量により注入される。代替的に、ＢＦ２が注入されてＮチャネルＮＶＭトランジスタが形成されてよく、又はヒ素若しくはリンが注入されてＰチャネルＮＶＭトランジスタが形成される。１つの代替的な実施形態において、ＮＶＭトランジスタ２２６のためのチャネルはまた、ＭＯＳトランジスタ２１２、２１４、２１５のチャネル２１８と同時に形成されてもよい。幾つかの実施形態において、ＮチャネルＮＶＭトランジスタ及びＰチャネルＮＶＭトランジスタのチャネル２２４は同時にも、別々にも形成されてよい。
【００８０】
１つの実施形態において、図６Ｄに示されるように、トンネルマスク２２０の窓又は開口内のＨＶゲート酸化物２５２層は、例えば表面活性剤を含む１０：１緩衝酸化物エッチング（ＢＯＥ）を使用するウェット洗浄プロセスで除去されてよい。代替的に、ウェット洗浄プロセスは、２０：１  ＢＯＥウェットエッチング、５０：１フッ化水素（ＨＦ）ウェットエッチング、パッドエッチング、又は他の何れかの同様なフッ化水素系ウェットエッチング用の化学を使って実行できる。その後、又は同時に、フォトレジスト材料を含むトンネルマスク２２０は、酸素プラズマを使ってアッシング又は剥離されてよい。代替的に、ハードトンネルマスク２２０は、ウェット又はドライエッチングプロセスを使って除去されてよい。
【００８１】
次に、図１及び図６Ｄに関して、ウェハ２０４の表面２１６は洗浄又は予備洗浄され、複数の誘電体層が形成又は堆積され、マスクが誘電体層の上に、又はそれを覆うように形成され、誘電体層がエッチングされて第一の領域２０６内にＮＶゲートスタック２３６が形成される（ステップ１０８）。予備洗浄は、ウェット又はドライプロセスであってよい。１つの実施形態において、それはＨＦ又はｓｔａｎｄａｒｄ  ｃｌｅａｎｓ（ＳＣ１）及び（ＳＣ２）を用いるウェットプロセスであってよく、ウェハ２０４の材料に対して高選択的である。１つの実施形態において、ＳＣ１は典型的に、３０℃〜８０℃の水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）の１：１：５溶液を使って約１０分間行われる。他の実施形態において、ＳＣ２は、約３０℃〜８０℃のＨＣｌとＨ２Ｏ２とＨ２Ｏの１：１：１０溶液に短時間浸漬することである。
【００８２】
次に、図６Ｄに関して、トンネル誘電体２２８を含む複数の誘導体層、多層電荷捕獲層２３０、多層キャップ層２３２、犠牲酸化物２３４は、第一及び第二の領域２０６及び２０８内に配置されてよい（ステップ１０８）。図６Ｄと図２Ｅの実施形態の違いの１つは、第二の領域２０８内のパッド酸化物２０９の代わりに、トンネル誘電体２２８がＨＶゲート酸化物２５２層の上に形成されることである。
【００８３】
次に、図６Ｄ及び６Ｅに関して、マスク２８０が誘電体層の上に、又はそれを覆うように形成されてよく、その後、誘電体層はエッチングされて、ＮＶゲートスタック２３６が第一の領域２０６内に形成されてよい（ステップ１１０’）。プロセスステップは、図１のステップ１１０と非常に似ている。主な違いの１つは、パターニングステップが、パッド酸化物２０９ではなく、少なくとも第二の領域２０８内にすでに形成されていたＨＶゲート酸化物２５２層の上面で停止してよいことである。１つの実施形態において、ＨＶゲート酸化物２５２層は、図８Ｊに示されるように、最終的なＨＶ＿ＭＯＳトランジスタ２１４のＨＶゲート酸化物２５２の少なくとも一部となる。
【００８４】
次に、製造プロセスは続いて、図２Ｇに最もよく示されているように、犠牲酸化物２３４と少なくとも第二のキャップ層２３２ｂの上側部分とを除去することへと進んでよい（ステップ１１２）。その後、製造プロセスは、図１に示されるように一連のステップ１１６〜１２２を辿り、図２Ｌの埋込みＳＯＮＯＳ型ＮＶＭ装置のトリプルゲートの実施形態を完成させてよい。
【００８５】
図７は、埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセル又はアレイの製造を継続するための、図１、３、及び５の実施形態の後のステップの実施形態を示すフローチャートである。他の要素の中で、製造ステップ７０２〜７２０は、ＮＶＭ装置８００のＮＶＭトランジスタ２２６及び／又はＭＯＳトランジスタ２１４、２１５、及び２１２のためのｈｉｇｈ−Ｋ誘電体層及びメタルゲートの形成を説明している。図１、３、及び５において開示される実施形態は、図２Ｌに最もよく示されている、トリプルゲート構造（ＭＯＳトランジスタ）を有する埋込みＮＶＭトランジスタの実施形態をもたらす製造方法の幾つかである。図７及び８Ａ〜８Ｊにおいて開示される実施形態は、図２Ｌに示されるものと同じ又は同様の構造に適用可能であり、図１、３、及び５において開示される製造方法に限定されないことを理解されたい。
【００８６】
図７及び８Ａに関して、高い誘電率、すなわちｈｉｇｈ−Ｋ誘電体材料又は層８０２は、第一の領域２０６及び第二の領域２０８において、ＮＶＭトランジスタ２０６のＮＶゲートスタック２３６の上に、又はそれを覆うように形成又は堆積される（ステップ７０２）。１つの実施形態において、堆積ステップは、ＮＶＭトランジスタ２２６内の多層ブロック誘電体、ＭＯＳトランジスタ２１４、２１５、及び２１２内の多層ゲート誘電体を同時に形成してもよい。１つの実施形態において、多層ブロック誘電体は、ＮＶＭトランジスタ２０６内にｈｉｇｈ−Ｋ誘電体層８０２とブロック酸化物層２６０’とを含んでいてよい。多層ゲート誘電体は、ＨＶ＿ＭＯＳトランジスタ２１４、Ｉ／Ｏ＿ＭＯＳトランジスタ２１５、及びＬＶ＿ＭＯＳトランジスタ２１２内のそれぞれｈｉｇｈ−ｋ誘電体層８０２及びゲート酸化物２５２’’、２５６’、及び２６２を含んでいてよい。ｈｉｇｈ−Ｋ誘電体層８０２は、例えば原子層堆積法（ＡＬＤ）、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）又はプラズマ励起ＣＶＤ（ＰＥＣＶＤ）プロセスにより、約３．０ｎｍ〜約８．０ｎｍの物理的厚さ又はその他の厚さに堆積された酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、酸窒化ハフニウム、酸化ハフニウムジルコニウム、及び酸化ランタンを含んでいてよいが、これらに限定されない。
【００８７】
ｈｉｇｈ−Ｋ誘電体層８０２は、ＮＶＭトランジスタ２２６の多層ブロック誘電体の全体的な厚さを増大させるかもしれない（ブロック酸化物２６０’層プラスｈｉｇｈ−Ｋ誘電体層８０２）ことがわかるであろう。幾つかの実施形態において、物理的及び／又は電気的な厚さの増大は、ＮＶＭトランジスタ２２６の性能に悪影響を与えるか、又は劣化させるかもしれない。１つの実施形態において、多層ブロック誘電体の厚さを動作範囲、例えば約３ｎｍ〜４．５ｎｍに減らす必要があるかもしれない。図２Ｉ及びそれに対応する説明に最もよく示されているように、ブロック酸化物２６０層は主として、Ｉ／Ｏ＿ＭＯＳ  ２１５のＩ／Ｏゲート酸化物２５６と同時に形成されてよい。関連するＩＳＳＧ又はラジカル酸化プロセスの動作パラメータの詳細は変更するのが難しいかもしれず、これは、Ｉ／Ｏゲート酸化物２５６が約５ｎｍ〜約７ｎｍの標的厚さ又はその他の厚さに到達する必要があるかもしれず、また、それがＣＭＯＳ基本プロセスの一部であるからである。その代わりに、１つの実施形態において、キャップ層２３２、特に第一のキャップ層２３２ａの化学量論を調整して、ＩＳＳＧプロセス中のキャップ層２３２の酸化速度を抑制又は低下させることのほうがより実現可能であるかもしれない。１つの実施形態において、図２Ｊにおいて説明されている動作の詳細を変更することなく、第一のキャップ層２３２ａと、おそらく第二のキャップ層２３２ｂの酸素濃度は、ＩＳＳＧ又はラジカル酸化プロセス後にブロック酸化物２６０層の厚さが減少するように低下されてよい。１つの実施形態において、キャップ層２３２は純粋な窒化物層であってよく、酸素含有量は約０％であってよい。幾つかの任意選択的な実施形態において、ステップ７０２の前に、ブロック酸化物２６０’層、ＨＶゲート酸化物２５２’’層、Ｉ／Ｏゲート酸化物２５６’層、又はＬＶゲート酸化物２６２層に対して１つ又は複数のエッチング又はウェット洗浄プロセスを実行して、それぞれの所望のゲート誘電体（ゲート酸化物層プラスｈｉｇｈ−Ｋ誘電体層８０２）の厚さを実現してもよい。
【００８８】
１つの代替的実施形態において、ｈｉｇｈ−Ｋメタルゲートの代わりにポリシリコンゲートが望ましい場合、ｈｉｇｈ−Ｋ誘電体層８０２がＮＶＭトランジスタ２２６のＮＶスタック２３６を覆うように堆積され、その後除去される。第一及び第二の領域２０６及び２０８の中でｈｉｇｈ−Ｋメタルゲートが形成されることになるトランジスタは、ｈｉｇｈ−Ｋ誘電体層８０２の除去中にマスク（図８Ａでは図示せず）により保護されてよい。
【００８９】
図７及び８Ｂに関して、ポリシリコン又はポリゲート層８０３が第一及び第二の領域２０６及び２０８内両方の基板２０４の実質的に表面全体及び、その上に形成されるすべての層と構造の上に堆積又は形成される（ステップ７０４）。１つの実施形態において、ポリシリコンゲート層８０３は、化学気相成長法（ＣＶＤ）により、約３０ｎｍ〜約１００ｎｍの厚さ、又はその他の適当な厚さまで形成されてよい。他の実施形態において、ポリシリコンゲート層８０３は、当業界で知られている他の堆積方法又は製造方法により形成されてもよい。１つの代替的な実施形態において、ポリゲート層８０３の堆積の前に、窒化チタンの薄い層（この図では図示されない）がｈｉｇｈ−Ｋ誘電体層８０２の上に堆積され、ポリゲート層８０３は窒化チタンの薄い層を覆うように堆積されてよい。窒化チタンの堆積は任意選択によるものであり、その後のポリゲート層のパターニング又は除去を容易にするかもしれない。
【００９０】
ｈｉｇｈ−Ｋ誘電体層８０２がＮＶＭトランジスタ２２６のＮＶスタック２３６を覆うように堆積されるが、その後除去される上記の代替的な実施形態において、その代わりにポリシリコン層８０３がＮＶＭトランジスタ２２６のブロック誘電体層２０６’の上に堆積されてよい。
【００９１】
図７及び８Ｃに関して、標準的なリソグラフィ技術を使って形成されたパターンフォトレジストマスク（図示せず）とポリシリコンゲート層８０３は、ｈｉｇｈ−Ｋ誘電体層８０２の表面上で停止するようにエッチングされ、それによってＮＶＭトランジスタ２２６及びＭＯＳトランジスタ２１４、２１５、及び２１２のダミー又は犠牲ポリシリコンゲート８０４が形成される（ステップ７０６）。１つの実施形態において、ポリシリコンゲート層８０３は、標準的なポリシリコンエッチング化学、例えばその下にあるｈｉｇｈ−Ｋ誘電体層８０２に対して高選択的であるＣＨＦ３又はＣ２Ｈ２又はＨＢｒ／Ｏ２を使ってエッチングされてよい。１つ実施形態において、第一の領域２０６内の２つ以上のＮＶＭトランジスタと、第二の領域２０８内のＭＯＳトランジスタ２１２、２１４、及び２１５とがある場合、複数のダミーポリシリコンゲート８０４が同時に形成されてよい。１つの代替的な実施形態において、ポリシリコンゲート層８０３は、ｈｉｇｈ−Ｋ誘電体層８０２が存在しない場合、ブロック酸化物２６０’層の表面上で停止するようにエッチングされてよい。他の代替的な実施形態では、ポリシリコンゲート層８０３は、前述の窒化チタンの薄い層（ある場合）の表面上で停止するようにエッチングされてよい。
【００９２】
依然として図８Ｃに関して、第一のスペーサ層が堆積され、エッチングされて、ＭＯＳトランジスタ２１２、２１５、２１４及びＮＶＭトランジスタ２２６のダミー又は犠牲ポリシリコンゲート８０４の付近に第一の側壁スペーサ又はオフセットスペーサ８０８が形成される（ステップ７０６）。１つの実施形態において、第一のスペーサは、本明細書に記載の何れかの既知のＣＶＤ技術を使って約１０ｎｍ〜約３０ｎｍの厚さに堆積された酸化シリコン又は窒化シリコンを含んでいてよい。
【００９３】
続いて、１つ又は複数の低濃度不純物ドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ−ｄｏｐｅｄ  ｄｒａｉｎ）エクステンションが、ＭＯＳトランジスタ２１２、２１４、２１５のうちの１つ又は複数の第一の側壁スペーサ８０８に隣接して、その下まで注入されてよい（ステップ７０６）。１つの実施形態において、ＭＯＳ  ＬＤＤは適当なエネルギーの適当なイオン種を適当な濃度まで注入することによって形成される。例えば、Ｐ型ＬＶ＿ＭＯＳトランジスタ２１２、又は第二の領域２０８内のその他の何れかのＰ型ＭＯＳトランジスタのドレインエクステンションは、選択されたトランジスタがそこから露出するフォトレジストマスクを形成し、約１０〜約１００キロ電子ボルト（ｋｅＶ）のエネルギーで約１ｅ１２ｃｍ−２〜約５ｅ１４ｃｍ−２の注入量のボロンイオン（ＢＦ２）を、フォトレジストマスク（図示せず）を通じて注入することによって形成されてもよい。任意選択により、Ｐ型ＬＶ＿ＭＯＳトランジスタ２１２又はその他のＰ型ＭＯＳトランジスタのためのポケット又はハロインプラント（図示せず）が、２０〜７０キロ電子ボルト（ＫｅＶ）のエネルギーで２ｅ１２ｃｍ−２〜約５ｅ１２ｃｍ−２の注入量のヒ素又はリンを、同じフォトレジストマスクを通じて注入することによって形成されてよい。同様に、Ｎ型Ｉ／Ｏ＿ＭＯＳトランジスタ２１５及びＨＶ＿ＭＯＳトランジスタ２１４等のＮ型トランジスタのＭＯＳ  ＬＤＤは、約１０〜約１００キロ電子ボルト（ｋｅＶ）のエネルギーで約１ｅ１２ｍ−２〜約５ｅ１４ｃｍ−２の注入量のヒ素又はリンを、同じく適当なパターンフォトレジストマスクを通じて注入することによって形成されてもよい。Ｎ型ＭＯＳトランジスタのためのハロ又はポケットインプラントもまた、５〜約５０キロ電子ボルトのエネルギーで１ｅ１２ｃｍ−２〜５ｅ１２ｃｍ−２の注入量のボロン（ＢＦ２）を使って、このマスクを通じて行われてよい。
【００９４】
図８Ｄに関して、前述のように、ポリシリコンエッチング（ステップ７０６）はｈｉｇｈ−Ｋ誘電体層８０２で停止されてよい。図８Ｄに最もよく示されているように、基板を覆うようにｈｉｇｈ−Ｋ誘電体層８０２が残っているかもしれず、特にＮＶＭトランジスタのソース／ドレイン領域からＯＮＯ及びｈｉｇｈ−Ｋ誘電体層８０２を除去することが必要である。ＯＮＯの堆積とパターニング（ステップ１０８及び１１０）の後、ＯＮＯ層は第二の領域２０８から除去される。しかしながら、第一の領域２０６の中の、特にＮＶＭトランジスタ２２６間にＯＮＯ層が残っているかもしれない。ｈｉｇｈ−Ｋ誘電体層８０２の堆積（ステップ７０２）、ポリシリコンゲート層８０３の堆積（ステップ７０４）、及びダミーポリシリコンゲート８０４のパターニング（ステップ７０６）の後、少なくともＮＶＭトランジスタ２２６のソース／ドレインエリア内にｈｉｇｈ−Ｋ誘電体及びＯＮＯ材料が依然として残っているかもしれない。１つの実施形態において、ＮＶＭトランジスタ２２６間に残っているこれらの薄膜を除去し、低エネルギーＮＶＭ  ＬＤＤインプラント（次のステップ７０６）が必要な深さに到達できるようにする必要がある。そうでなければ、幾つかの実施形態において、接合部は不十分なドーピングによって浅すぎるかもしれず、それによってＮＶＭトランジスタ２２６の性能が劣化する。
【００９５】
１つの実施形態において、少なくとも第一の領域２０６内に残っているｈｉｇｈ−Ｋ誘電体層８０２及びＯＮＯ薄膜は、次のステップ７０８において、ＮＶＭ  ＬＤＤインプラント８２０のために使用されるものと同じフォトレジストマスク（図示せず）を使って除去されてよい。図８Ｅに最もよく示されているように、第一のスペーサ８０８がスペーサ層の堆積及びエッチングにより形成された後に、ＮＶＭ  ＬＤＤマスクがセットアップされ、インプラントのためにＮＶＭトランジスタ２２６を開放するために使用される。ＮＶＭ  ＬＤＤインプラントプロセスの前に、ドライ又はウェットエッチングが行われて、残っているｈｉｇｈ−Ｋ誘電体層８０２及び残っているＯＮＯ薄膜が除去されてよい。エッチングは、ＮＶＭトランジスタ２２６のトンネル酸化物２２８において、又は基板表面２１６に完全に到達して停止されてよい。幾つかの実施形態において、ドライ又はウェットエッチングを使って、第二の領域２０８内のＮＶＭトランジスタ２２６を越えて残っているｈｉｇｈ−Ｋ誘電体層８０２又はＯＮＯ薄膜のすべてを除去してもよい。
【００９６】
１つの実施形態において、ＮＶＭ  ＬＤＤマスク（図示せず）が基板２０４上に形成され、低濃度不純物ドレインエクステンション（８１１）が、ＮＶＭトランジスタ２０６の付近に注入され、ＮＶＭトランジスタ２２６のゲートスタック２３６の下のチャネル領域２２４の中へと部分的に延びるＳＯＮＯＳポケット又はハロインプラントが注入される。ＮＶＭトランジスタ２２６のためのＮＶＭ  ＬＤＤインプラント８１１及び第一の側壁スペーサ８０８は、ＭＯＳ  ＬＤＤインプラント及び第一の側壁スペーサ８０８に関して上述したものと実質的に同じ技術を用いて形成されてよい。例えば、１つの実施形態において、ＮＶＭ  ＬＤＤインプラント８１１は、例えば約５〜約２５キロ電子ボルト（ｋｅＶ）のエネルギーで約５ｅ１２ｃｍ−２〜約２ｅ１４ｃｍ−２の注入量のヒ素又はリンの傾斜注入により形成されてもよい。任意選択により、ポケット又はハロインプラントは、１０〜３０キロ電子ボルトのエネルギーで１ｅ１２ｃｍ−２〜３ｅ１２ｃｍ−２の注入量の（ＢＦ２）を注入することにより形成されてもよい。
【００９７】
図７及び８Ｆに関して、第二のスペーサ層が堆積及びエッチングされて、ＮＶＭトランジスタ２２６及びＭＯＳトランジスタ２１２、２１４、及び２１５の第一の側壁スペーサ８０８の付近に第二の側壁スペーサ８１０が形成される（ステップ７１０）。
【００９８】
次に、ソース及びドレインインプラントが行われて、すべてのトランジスタのためのソース及びドレイン領域８３０が形成され、シリサイドプロセスが行われる（ステップ７１０）。１つの実施形態において、ハードマスク（ＨＭ）が形成され、Ｐ型ＬＶ＿ＭＯＳ  ２１２等のＰ型トランジスタのＳ／Ｄ領域だけを露出させるようにパターニングされてよく、シリコンゲルマニウム（ＳｉＧｅ）層８１３が堆積及びエッチングされ、ハードマスクが除去されて、Ｐ型ＬＶ＿ＭＯＳ  ２１２又は、第一及び第二の領域内の他のＰ型トランジスタのＳ／Ｄ領域の上に起歪層が形成される。図のように、シリサイド領域８１２は、露出したソース及びドレイン領域８３０上に形成されてよい。任意選択により、シリサイド領域８１２はまた、第一及び第二の領域２０６及び２０８内の１つ又は複数のダミーポリシリコンゲート８０４の上に形成されてよい。シリサイドプロセスは、当業界で一般的に行われているものの何れであってもよく、これには典型的に事前洗浄エッチング、コバルト又はニッケルメタル堆積、アニーリング、及び湿潤剥離が含まれる。１つの実施形態において、ラピッドサーマルアニーリング（ＲＴＡ）は、シリサイド形成プロセスの前にＳ／Ｄ領域で行われてよい。１つの実施形態において、シリサイドプロセスの前に、洗浄プロセスが行われて、基板表面２１６上で、第一及び第二の領域２０６及び２０８に形成されたトランジスタを越えて残っているトンネル酸化物層２２８及び／又はパッド酸化物層２０９のすべてが除去されてよい。
【００９９】
図７及び８Ｇに関して、方法は、応力誘導ライナ又は層８１４、例えば応力誘導窒化物層を形成するステップと、実質的に基板２０４の表面２１６の全体並びにその上に形成されるすべての層及び構造の上に階層間誘電体（ＩＬＤ：：ｉｎｔｅｒｌｅｖｅｌ  ｄｉｅｌｅｃｔｒｉｃ）層８１６を堆積させるステップと、をさらに含み、ＩＬＤ層８１６は、例えば化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）プロセスを使って平坦化される（ステップ７１２）。応力誘導層８１４は、プラズマ励起化学気相成長法（ＰＥＣＶＤ）を使って形成された圧縮若しくは引張窒化物層、又はビスターシャリブチルアミノシラン（ＢＴＢＡＳ）窒化物層を含んでいてよく、化学気相成長法を含む何れかの既知の技術を使って約３０ｎｍ〜約７０ｎｍの厚さ又はその他の厚さまで堆積され、又は成長させられる。ＩＬＤ層８１６は例えば、前述のように何れかの既知のＣＶＤ技術を使って、約０．５μｍ〜約１．０μｍの厚さ又はその他の厚さまで堆積又は成長させられた酸化シリコンを含んでいてよい。
【０１００】
次に、図８Ｈに関して、化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ）プロセスが実行されて、第一の領域２０６内のＮＶＭトランジスタ２２６及び第二の領域２０８内のＭＯＳトランジスタ２１２、２１４、及び２１５の中のダミーポリシリコンゲート８０４を露出してよい。図８Ｈにおいて最もよく示されているように、１回のＣＭＰプロセスが実行されて、標的のダミーポリシリコンゲート８０４のすべてが露出する。高さの違いの可能性により、ＣＭＰプロセスステップの後に残っているダミーポリゲート８０４の厚さはトランジスタによって異なるかもしれない。他の実施形態においては、様々なトランジスタの高さの違いの可能性により、標的のダミーポリシリコンゲート８０４のすべてが露出するように複数回のＣＭＰプロセスが用いられてもよい。
【０１０１】
図１及び８Ｉに関して、ダミーポリシリコンゲート８０４が除去される（ステップ７１４）。１つの実施形態において、ダミーポリシリコンゲート８０４は、ｈｉｇｈ−Ｋ誘電体層８０２、ＩＬＤ層８１６、応力誘導ライナ８１４、第一及び第二の側壁スペーサ８０８及び８１０の材料に対して高選択的である、当業界で知られている標準的なポリシリコンエッチング方法を使って除去されてよい。代替的な実施形態において、ＮＶＭトランジスタ２２６及び／又はＭＯＳトランジスタ２１２、２１４、及び２１５内の１つ又は複数のダミーポリシリコンゲート８０４は、ポリシリコンゲートがメタルゲートより好まれる場合においては、除去されなくてもよい。その代わりに、薄い窒化チタンが存在する実施形態において、ポリシリコンエッチングは薄い窒化チタン層（図示せず）で停止してよい。
【０１０２】
依然として図８Ｉに関して、多層メタルゲートの金属層８１８が形成される（ステップ７１６）。１つの実施形態において、多層メタルゲートは除去されたダミーポリシリコンゲート８０４に代わってよい。１つの実施形態において、第一の、又はＰ＋金属層８１８ａ（高仕事関数金属）が基板２０４の実質的に表面全体及びその上に形成されたすべての層と構造の上に堆積され、パターンフォトレジストマスク（図示せず）が標準的なリソグラフィ技術を使って形成され、Ｐ＋金属層がエッチングされて、第一の、又はＰ＋金属層が第一の領域２０６内のＮ型ＮＶＭトランジスタ及び第二の領域２０８内のＮ型ＭＯＳトランジスタ２１２、２１４、及び２１５から除去され、ｈｉｇｈ−Ｋ誘電体層８０２の表面で停止され、それによってすべてのＰ型ＮＶＭトランジスタ及びＰ型ＭＯＳトランジスタ、例えば図８ＩにおけるＰ型ＬＶ＿ＭＯＳトランジスタ２１２のための高仕事関数ゲート８１８ａが形成される。Ｐ＋金属層８１８ａとしては、約２０ｎｍ〜約１００ｎｍの厚さ又はその他の厚さに物理又は化学気相成長法を使って堆積されたアルミニウム、チタン、又はその化合物若しくは合金が含まれていてよい。１つの実施形態において、Ｐ＋金属層８１８ａは、それ以前はダミーポリシリコンゲート８０４により占められていた開口のｈｉｇｈ−Ｋ誘電体層８０２を覆うように、及び任意選択により側壁上に形成されてよい。その後、Ｎ型ＭＯＳトランジスタの上に形成されたＰ＋金属層８１８ａが除去されてよい。次に、第二の、又はＮ＋金属層８１８ｂ（低仕事関数）がそれ以前に形成されたＰ＋金属層８１８ａを含む基板２０４の実質的に表面全体に、例えばＰ型ＬＶ＿ＭＯＳ  ２１２の周囲に堆積される。その後、パターンフォトレジストマスク（図示せず）が形成され、Ｎ＋金属層８１８ｂがエッチングされて、第一及び第二の領域２０６及び２０８内のすべてのＮ型トランジスタ、例えば図８Ｉに最もよく示されているように、Ｎ型ＮＶＭトランジスタ２２６、ＨＶ＿ＭＯＳトランジスタ２１４、及びＩ／Ｏ＿ＭＯＳトランジスタ２１５のための非高、すなわち低仕事関数メタルゲート８１８ｂが形成される。１つの実施形態において、Ｎ＋金属層８１８ｂは、それ以前はダミーポリシリコンゲート８０４により占められていた開口のｈｉｇｈ−Ｋ誘電体層８０２を覆うように、及び任意選択により側壁上に形成されてよい。Ｎ＋金属層８１８ｂとしては、約２０ｎｍ〜約１００ｎｍの厚さ又はその他の厚さに物理又は化学気相成長法を使って堆積されたチタン、ランタン、アルミニウム、又はその化合物若しくは合金が含まれていてよい。一般に、何れのＮ型トランジスタも、Ｎ＋金属層８１８ｂ等の低仕事関数金属層を、また、何れのＰ型トランジスタも、Ｐ＋金属層８１８ａ等の高仕事関数金属層を、それぞれのｈｉｇｈ−Ｋ誘電体層８０２を覆うように含んでいてよい。１つの代替的な実施形態において、Ｎ型ＮＶＭトランジスタ２２６は、その代わりにＰ＋金属層８１８ａ等の高仕事関数金属層を含んでいてよい。Ｎ型ＮＶＭトランジスタ２２６の中に高仕事関数金属層を含めることにより、それが消去飽和を回避するかもしれないため、装置の消去性能を改善するかもしれない。薄い窒化チタン層が���在する実施形態おいて、Ｐ＋又はＮ＋金属層８１８ａ又は８１８ｂが薄い窒化チタン層を覆うように堆積されてよい。窒化チタン層は非常に薄いため、それは完成後のメタルゲートの特性にさほど影響を与えないかもしれない。他の実施形態において、Ｐ＋金属層８１８ａ及びＮ＋金属層８１８ｂを形成し、パターニングする順序は逆であってもよい。１つの代替的な実施形態において、Ｐ＋又はＮ＋金属層８１８ａ又は８１８ｂを形成する前に、窒化タンタルの層が窒化チタンの薄層（ある場合）を覆うように堆積される。窒化チタンの薄層と窒化タンタルは、下側バリア金属層を形成する。前述のように、Ｐ＋又はＮ＋金属層８１８ａ又は８１８ｂとｈｉｇｈ−Ｋ誘電体層８０２との間に設けられる下側バリア金属層は任意選択による。
【０１０３】
依然として図８Ｉに関して、厚いゲート金属層が堆積され、エッチングされ、その後、１回のＣＭＰプロセス又は複数回のＣＭＰプロセスを使って平坦化されて厚いメタルゲート８２０が形成され、ＮＶＭトランジスタ２２６及びＭＯＳトランジスタ２１２、２１４、及び２１５のすべてのための多層メタルゲートの形成が完了する（ステップ７１８）。１つの実施形態において、厚いゲート金属層は、そのそれぞれのＰ＋金属層８１８ａ又はＮ＋金属層８１８ｂを覆う、アルミニウム、チタン、窒化チタン、タングステン、又はその化合物若しくは合金のコンフォーマル層を含んでいてよい。厚いゲート金属層８２０は、約０．１μｍ〜約０．５μｍの厚さ又はその他の厚さに、物理若しくは化学気相成長法、又は当業界で知られているその他の堆積法を使って堆積されてよい。各種のトランジスタの高さ及びＣＭＰプロセスステップが異なる可能性により、完成後の厚いメタルゲート８２０に違いがあるかもしれない。１つの実施形態において、ＮＶＭトランジスタ２２６は金属−酸化物−窒化物−酸化物−半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＭＯＮＯＳ）トランジスタとも呼ばれてよく、これは多層メタルゲート（第一又は第二の金属層８１８ａ又は８１８ｂと厚いゲート金属層８２０）の存在による。ＳＯＮＯＳとＭＯＮＯＳは本特許文献全体を通じて互換的に使用されると理解されたい。任意選択により、金属研磨プロセスが適用されて、ＮＶＭトランジスタ２２６並びにＭＯＳトランジスタ２１２、２１４、及び２１６の厚いゲート金属層８２０の上面が平らにされ、すなわち平坦化されてよい。１つの代替的な実施形態において、厚いゲート金属層８２０を形成する前に、窒化チタンとチタンを含む上側バリア金属層（この図では図示せず）がＰ＋又はＮ＋金属層８１８ａ又は８１８ｂを覆うように形成されてよい。１つの実施形態において、上側バリア金属層は任意選択による。
【０１０４】
次に、標準又は基本ＣＭＯＳプロセスフローは、実質的にフロントエンド装置製造の完了（ステップ７２０）へと続き、図８Ｊに示される構造が得られる。１つの実施形態において、第二のＩＬＤ層８２２が堆積されてよく、コンタクト（図示せず）がＮＶＭトランジスタ及びＭＯＳトランジスタのすべてのためのソース／ドレイン領域及びゲートに形成される。第二のＩＬＤ層８２２は例えば、約０．５μｍ〜約１μｍの厚さ又はその他の厚さに前述のような何れかの既知のＣＶＤを使って堆積され、又は成長させられた酸化シリコン又は窒化シリコンを含んでいてよい。コンタクト（図示せず）は、パターンフォトレジストマスクを第二のＩＬＤ層８１６の上に形成し、前述のような標準的酸化物エッチングプロセスの何れかを使ってシリサイド８１２上で停止することによって第二のＩＬＤ層８２２をエッチングすることにより形成されてよい。任意選択により、第二のＩＬＤ層８２２は、データ保持力を増大させ、及び／又はプログラミング時間と効率を改善するための、ＮＶＭトランジスタ２２６上の応力誘導窒化物層等の応力誘導層又は構造であってよい。特に、ＮＶＭトランジスタ２２６の電荷捕獲層２３０の中に応力を誘導することにより、その中に形成された捕獲電荷のエネルギーレベルが変化し、それによって電荷捕獲層の電荷保持力が増大する。それに加えて、基板のうちＮＶＭトランジスタ２２６のチャネル２２４が形成される領域の付近の、及び好ましくはそれを取り囲む基板２０４の表面２１６の中又は上に応力誘導構造８２２を形成することによって、バンドギャップが縮小され、歪みの種類によっては、キャリア移動度が増大する。例えば、基板２０４の結晶格子内の原子間距離が引き伸ばされる引張歪は電子移動度を増大させ、Ｎ型トランジスタはより高速となる。これらの距離が短縮される圧縮歪は、正孔の移動度を増大させることによって、Ｐ型トランジスタ内に同様の効果を生じさせる。これらの歪から生じる要素、すなわちバンドギャップの短縮とキャリア移動度の増大はどちらも、その結果、ＮＶＭトランジスタ２２６のプログラミングをより高速且つより効率的にする。
【０１０５】
歪誘導構造８２２は、高アスペクト比プロセス（ＨＡＲＰ（商標））酸化プロセスを使って形成されたｐｒｅ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ（ＰＭＤ）層、プラズマ励起化学気相成長法（ＰＥＣＶＤ）を使って形成された圧縮若しくは引張窒化物層、又はビスターシャリブチルアミノシラン（ＢＴＢＡＳ）窒化物層を含んでいてよい。
【０１０６】
図８Ｊに示されるような特定の実施形態において、応力誘導構造８２２はまた、ＭＯＳトランジスタ（ＨＶ、Ｉ／Ｏ、又はＬＶ＿ＭＯＳ）のうちの１つ又は複数の上に形成されてもよく、それによってＭＯＳトランジスタ２１２、２１４、２１５のチャネル２１８内に歪が誘導される。
【０１０７】
図８Ｊは、図１〜８Ｉの方法により製造された埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭトランジスタ及びＭＯＳトランジスタを含む完成後のＮＶＭ装置８００の一部の断面図を示すブロック図である。図８Ｊにおいて最もよく示されているように、ＮＶＭ装置８００は、１つのＮ型ＮＶＭトランジスタ２２６、１つのＮ型ＨＶ＿ＭＯＳトランジスタ２１４、１つのＮ型Ｉ／Ｏ＿ＭＯＳトランジスタ２１５、及び１つのＰ型ＬＶ＿ＭＯＳトランジスタを含む。ＮＶＭ装置８００は、Ｐ型及びＮ型両方の複数のＮＶＭトランジスタ及びＭＯＳトランジスタを有していてもよいと理解されたく、示されている図面は例示の目的のためにすぎず、限定と解釈すべきではない。
【０１０８】
図８Ｊは、完成後の埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭ装置８００の一部を示しており、これは１つ又は複数のＭＯＮＯＳトランジスタ又はＮＶＭトランジスタ２２６、ＨＶ＿ＭＯＳトランジスタ２１４、Ｉ／Ｏ＿ＭＯＳトランジスタ２１５、及びＬＶ＿ＭＯＳトランジスタ２１２を含み、これらはすべて単一半導体ダイ又は単一基板２０４内に形成される。１つの実施形態において、多層ブロック誘電体（ブロック酸化物２６０’及びｈｉｇｈ−Ｋ誘電体層８０２）は約４０Å〜４５Åの厚さを有していてよい。前述のように、ブロック酸化物２６０’の最終厚さは、ステップ１１８の二重酸化プロセス（図２Ｋに示される）により、おそらくはその後のステップ１２２のＬＶゲート酸化物形成（図２Ｊに示される）、及びその後の何れかの洗浄プロセスにより実現される。前述のように、ｈｉｇｈ−Ｋ誘電体層８０２によっても、多層ブロック誘電体の物理的又は電気的厚さが増大するかもしれない。
【０１０９】
１つの実施形態において、ＨＶ＿ＭＯＳ  ２１４は、比較的厚いＨＶゲート誘電体層（ＨＶゲート酸化物２５２’’プラスｈｉｇｈ−Ｋ誘電体層８０２）が必要かもしれず、その合同の厚さは約１１０Å〜１６０Åであるかもしれない。１つの実施形態において、ＨＶゲート酸化物２５２’’の最終的な厚さは、ステップ１１４内のＲＴＯ又は炉内酸化プロセス（図２Ｈに示される）により実現されてよい。その後、ＨＶゲート酸化物２５２’’の厚さは、おそらくステップ１１８の二重酸化プロセス（図２Ｋに示される）によって、及びその後のステップ１２２のＬＶゲート酸化物形成（図２Ｊに示される）によってさらに増大し、ウェット洗浄プロセスにより変更されるかもしれない。前述のように、ＨＶゲート酸化物２５２’’プラスｈｉｇｈ−Ｋ誘電体層８０２は、特にＮＶＭトランジスタ２２６のプログラミング及び消去中に、高い動作電圧に耐えるのに十分な厚さでなければならず、これは４．５Ｖ〜１２Ｖの範囲内であってよい。１つの実施形態において、Ｉ／Ｏゲート誘電体層（Ｉ／Ｏゲート酸化物２５６’プラスｈｉｇｈ−Ｋ誘電体層８０２）は、おそらく１．６Ｖ〜３．６Ｖの範囲のＩ／Ｏ電圧で動作するために、約３０Å〜７０Åの厚さを含んでいてよい。前述のように、Ｉ／Ｏゲート酸化物２５６’の最終的な厚さは、ステップ１１８の二重酸化プロセス（図２Ｋに示される）により、おそらくはその後のステップ１２２のＬＶゲート酸化物形成（図２Ｊに示される）、及び洗浄プロセスにより実現される。１つの実施形態において、ＬＶゲート誘電体層（ＬＶゲート酸化物２６２プラスｈｉｇｈ−Ｋ誘電体層８０２）は、０．８Ｖ〜１．４Ｖの動作範囲内の様々な動作のために約１８Å〜２６Åの合同の厚さを有していてよい。１つの実施形態において、ｈｉｇｈ−Ｋ誘電体層８０２によって、それぞれＭＯＳトランジスタ２１４、２１５、及び２１２の多層ゲート誘電体の物理的又は電気的厚さが増大するかもしれない。一般に、ＨＶゲート誘電体層はＩ／Ｏゲート誘電体層より厚く、Ｉ／Ｏゲート誘電体層はＬＶゲート誘電体層より厚い。
【０１１０】
１つの実施形態において、窒素含有量の多い酸化物薄膜（図８Ｊには図示せず）はまた、ＬＶゲート酸化物２６２、Ｉ／Ｏゲート酸化物２５６’、ＨＶゲート酸化物２５２’’、及び／又はブロック誘電体２６０’の中にも、これらがＬＶゲート酸化物形成（ステップ１２２）中に「窒化雰囲気」にさらされるかもしれないため、形成されるかもしれない。窒素含有量の多い酸化物薄膜は、基板表面２１６又はブロック誘電体２６０’の底部の付近に配置されるかもしれない。
【０１１１】
１つの実施形態において、多層メタルゲート（第一又は第二のゲート金属層８１８ａ又は８１８ｂ及び厚いゲート金属層８２０）が幾つか又は全部のＮＶＭトランジスタ２２６及びＭＯＳトランジスタ２１２、２１４、及び２１５内に含められてよい。幾つかの実施形態において、ＮＶＭトランジスタ２２６及びＭＯＳトランジスタ２１２、２１４、及び２１５のうちの少なくとも１つは、その代わりにポリシリコンゲートを含んでいてもよい。１つの実施形態において、ポリシリコンゲートは、ダミーポリシリコンゲート８０４のエッチングによる除去と多層メタルゲートへの置換が行われないときに実現されてよい。
【０１１２】
図９は、図１〜８Ｉのように製造された埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭ装置８００を説明する代表的なブロック図である。１つの実施形態において、埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭ装置８００は、単一半導体ダイ又は基板９００内に形成される。半導体ダイ又は基板９００は少なくとも、ＮＶＭトランジスタ２２６のための第一の領域２０６と、ＭＯＳトランジスタ２１２、２１４、２１５のための第二の領域２０８とに分割される。幾つかの実施形態において、幾つかのＮＶＭメモリアレイは通常のＭＯＳトランジスタを含んでいてよいため、第一の領域２０６内にＭＯＳトランジスタがあってよい。例えば、２トランジスタ（２Ｔ−メモリゲート／選択ゲート）構成のメモリアレイである。第二の領域２０８は、ＨＶ＿ＭＯＳエリア９０２、Ｉ／Ｏ＿ＭＯＳエリア９０４、及びＬＶ＿ＭＯＳエリア９０６にさらに分割されてよい。１つの実施形態において、第二の領域２０８内に、システム・オン・チップ（ＳＯＣ）装置、例えばマイクロコントローラ、タッチスクリーンコントローラ、及びスマートカード、論理装置、マイクロプロセッサ、又はその他の半導体系の装置があってよい。埋込みＳＯＮＯＳ又はＭＯＮＯＳ型ＮＶＭ装置８００は、プロセッサ、電源回路等のその他の装置を含んでいてよいと理解されたい。各種の実施形態において、第一及び第二の領域２０６及び２０８は重複していてもよく、ＨＶ＿ＭＯＳエリア９０２、Ｉ／Ｏ＿ＭＯＳエリア９０４、及びＬＶ＿ＭＯＳエリア９０６は重複していてもよい。図９に示される実施形態は例にすぎず、第一の領域２０６及びＨＶ＿ＭＯＳエリア９０２、Ｉ／Ｏ＿ＭＯＳエリア９０４、及びＬＶ＿ＭＯＳエリア９０６は単一基板９００の何れのエリア内にあってもよく、様々な異なる領域に作られてもよいことが理解される。
【０１１３】
１つの実施形態において、ＨＶ＿ＭＯＳ  ２１４には、第一の領域内のＮＶＭトランジスタをプログラム及び／又は消去するために、４．５Ｖ〜１２Ｖの範囲の高電圧が提供されるかもしれない。Ｉ／Ｏ＿ＭＯＳはＩ／Ｏインタフェースに連結されて、１．６Ｖ〜３．６Ｖの範囲内の動作電圧が提供されるかもしれない。ＬＶ＿ＭＯＳ  ２１２には、様々な動作及び接続のために０．８Ｖ〜１．４Ｖの範囲の動作電圧が提供されるかもしれない。
【０１１４】
「開示の要約」は、読者が技術的開示の実施形態の１つ又は複数の性質を素早く確認できるようにする要約書を求める米国特許法規則１．７２（ｂ）項に適合するために提供される。これは、特許請求の範囲の範囲又は意味を解釈又は限定するために使用されないとの理解の上で提出される。さらに、上述の「発明を実施するための形態」においては、開示を合理的にするために、各種の特徴が１つの実施形態の中にまとめられていることがわかる。この開示方法は、特許請求される実施形態には各請求項の中に明記されているもの以上の特徴が必要であるとの意図を反映しているとは解釈されないものとする。むしろ、以下の特許請求項に表されているように、発明の主旨は、１つの開示された実施形態の全特徴の一部にも存在する。それゆえ、下記の特許請求の範囲は、「発明を実施するための形態」の中に組み込まれるものとし、各請求項は別々の実施形態として独立する。
【０１１５】
説明文中の１つの実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）又はある実施形態（ａ  ｅｍｂｏｄｉｍｅｎｔ）への言及は、その実施形態に関して説明されている特定の特徴、構造、又は特性が回路又は方法の少なくとも１つの実施形態に含まれることを意味している。本明細書中の様々な箇所に１つの実施形態という語句が使用されていても、必ずしもすべてが同じ実施形態を指すとはかぎらない。
【０１１６】
以上の本明細書中、主題はその具体的な例示的な実施形態に関して説明されている。しかしながら、付属の特許請求の範囲に記されている本発明のより広い主旨と範囲から逸脱することなく、そこに各種の改変や変更を加えてよいことは明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的とみなされるものとする。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ−６Ｂ】
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【図６−１】
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【図６−２】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図９】
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【国際調査報告】
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