(57)【要約】  本明細書で説明される技術は、異なる位相を有するＡＣ信号をナノポアセンサチップ内のナノポアセルの異なるグループに印加することができる。ナノポアセルの第１のグループが、暗期間にあり、有用なデータを取得するために、アナログデジタル変換器（ＡＤＣ）によってサンプリングされない、または最小限にサンプリングされる場合、ナノポアセルの第２のグループは、明期間にあり、この期間の間、ナノポアセルの第２のグループからの出力信号は、アナログデジタル変換器によってサンプリングされる。ＡＤＣの参照レベル設定は、ＡＤＣのダイナミックレンジを十分に生かすために、印加されたＡＣ信号に基づいて動的に変更される。【選択図】図８
2020520446.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個のグループに分かれた第１のセルのセットであって、Ｎが２以上の整数であり、各セルが、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号を前記セルに提供するように構成されるセル電極を有する、第１のセルのセット、および、
少なくともＮ個の回路であって、前記少なくともＮ個の回路の各回路が、別々に構成可能なＡＣ信号を前記Ｎ個のグループの１つまたは複数のセルのそれぞれのグループの１つまたは複数のセル電極に提供するように構成される、少なくともＮ個の回路、
を備える、核酸配列決定のためのセンサチップ。
【請求項２】
前記第１のセルのセットの各セルが、第２の信号を前記セルに提供するように構成される共通電極を含み、前記共通電極が、前記第１のセルのセットの２つ以上のセルによって共有される、請求項１に記載のセンサチップ。
【請求項３】
前記第１のセルのセットの各セルが、前記セル電極と前記共通電極との間に位置決めされたナノポアをさらに含み、前記ナノポアが、ヌクレオチドに結合されたタグを受け取り、前記セル電極と前記共通電極との間で可変抵抗器として機能するように構成される、請求項２に記載のセンサチップ。
【請求項４】
前記第１のセルのセットの各セルが、前記セル電極に接続された積分コンデンサを含み、
前記少なくともＮ個の回路の各回路が、前記Ｎ個のグループからの１つまたは複数のセルのそれぞれのグループの前記積分コンデンサを前記ＡＣ信号により事前充電するように構成される、請求項２に記載のセンサチップ。
【請求項５】
１つまたは複数のセルのグループの前記事前充電された積分コンデンサが、前記第２の信号によって充電または放電されるように構成される、請求項４に記載のセンサチップ。
【請求項６】
前記第１のセルのセットに接続されたサンプリング回路をさらに備え、
前記Ｎ個の回路が、異なるＡＣ信号を前記Ｎ個のグループに提供するように構成され、
前記サンプリング回路が、前記Ｎ個のグループに提供される前記ＡＣ信号に基づいて、前記Ｎ個のグループの１つまたは複数のセルの１つまたは複数のグループからの電圧信号を選択的にサンプリングするように構成される、請求項２に記載のセンサチップ。
【請求項７】
前記Ｎ個の回路が、異なる位相を有するＡＣ信号を前記Ｎ個のグループ内の１つまたは複数のセルの異なるグループに提供するように構成される、請求項１に記載のセンサチップ。
【請求項８】
Ｎ個のグループに分かれた第２のセルのセットをさらに備え、前記第２のセルのセットの各セルが、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号を前記セルに提供するように構成されるセル電極を有し、
前記少なくともＮ個の回路の各回路が、別々に構成可能なＡＣ信号を、前記第１のセルのセットの前記Ｎ個のグループのそれぞれのグループの１つまたは複数のセル電極、および前記第２のセルのセットの前記Ｎ個のグループのそれぞれのグループの１つまたは複数のセル電極に提供するように構成される、請求項１に記載のセンサチップ。
【請求項９】
２つ以上の流体チャネルをさらに備え、異なる流体チャネル内のセルが、前記Ｎ個のグループの異なるグループに分けられる、請求項１に記載のセンサチップ。
【請求項１０】
前記少なくともＮ個の回路の各回路が、スイッチを含み、前記スイッチが、セル電極を２つの電圧レベルに交互に接続するように構成され、
各スイッチが、ＡＣ制御信号によって制御される、請求項１に記載のセンサチップ。
【請求項１１】
前記第１のセルのセットの各セルが、スイッチを含み、前記スイッチが、セル電極を２つの電圧レベルに交互に接続するように構成され、
各スイッチが、ＡＣ制御信号によって制御され、
前記少なくともＮ個の回路の各回路が、前記それぞれのグループ内の前記１つまたは複数のセルの１つまたは複数のスイッチを含み、
前記それぞれのグループ内の前記１つまたは複数のセルの前記１つまたは複数のスイッチが、同じＡＣ制御信号を受信する、請求項１に記載のセンサチップ。
【請求項１２】
セルのセットを備える核酸配列決定のためのセンサチップであって、前記セルのセットの各セルが、
ヌクレオチドに接続されたタグを受け取るように構成されるナノポア、
前記ナノポアが中に存在する膜であって、回路内では前記膜がコンデンサとして、前記ナノポアが抵抗器として作用する、前記膜、
前記セルの第１の端において前記回路に電気的に接続された第１の電極、
前記セルの第２の端において前記回路に接続され、前記セルのセットの２つ以上のセルによって共有される第２の電極、および、
制御回路、を備え、
前記制御回路が、
前記コンデンサを事前充填するために前記第１の電極を通じて第１のＡＣ信号を印加し、前記事前充電されたコンデンサを前記ナノポアを介して充電または放電するために前記第２の電極を通じて第２の信号を印加するように構成される、
核酸配列決定のためのセンサチップ。
【請求項１３】
核酸配列決定のためのセンサチップであって、
Ｎ個のグループに分かれた第１のセルのセットであって、Ｎが２以上の整数であり、各セルが、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号を前記セルに提供するように構成されるセル電極を有する、第１のセルのセット、
前記第１のセルのセットに接続され、前記第１のセルのセットからの出力信号を変換するように構成されるアナログデジタル変換器（ＡＤＣ）、および、
制御回路、を備え、
前記制御回路が、
第１のＡＣ信号を前記Ｎ個のセルグループの第１のセルグループに印加し、
第２のＡＣ信号を前記Ｎ個のセルグループの第２のセルグループに印加し、
前記第１のＡＣ信号の第１の部分の間、前記ＡＤＣに、前記第１のセルグループからの出力信号を変換させ、前記第２のセルグループからの出力信号を変換させないようにするように構成され、前記第１のＡＣ信号および前記第２のＡＣ信号が異なる位相を有する、核酸配列決定のためのセンサチップ。
【請求項１４】
セルのセットを含むセンサチップを使用して核酸配列決定する方法であって、
第１のＡＣ信号を前記セルのセットの第１のセルグループに印加するステップ、
第２のＡＣ信号を前記セルのセットの第２のセルグループに印加するステップであって、前記第１のＡＣ信号および前記第２のＡＣ信号が異なる位相を有する、前記ステップ、
前記第１のＡＣ信号の第１の部分の間、アナログデジタル変換器（ＡＤＣ）を使用して、前記第１のセルグループからの出力信号をサンプリングし、前記第２のセルグループからの出力信号をサンプリングしないステップ、および、
前記第１のＡＣ信号の第２の部分の間、前記ＡＤＣを使用して、前記第２のセルグループからの出力信号をサンプリングし、前記第１のセルグループからの前記出力信号をサンプリングしないステップ、を含む、前記方法。
【請求項１５】
請求項１４に記載の方法の動作を実施するようにコンピュータシステムを制御するための複数の命令を格納するコンピュータ可読媒体を備えるコンピュータ製品。
【発明の詳細な説明】
【背景技術】
【０００１】
[0001]内径が１ナノメートル程度のポアサイズを有するナノポア膜装置は、迅速なヌクレオチド配列決定において見込みを示してきた。電圧信号が導電性流体に浸漬されたナノポアを横断して印加されるとき、電界は、イオンを、ナノポアを通り導電性流体内を移動させ得る。ナノポアを通る導電性流体内でのイオンの移動は、わずかなイオン電流をもたらし得る。印加電圧は、分子をさらに移動させ、ナノポア内へ、ナノポアを通り、またはナノポアの外に、配列させ得る。イオン電流（または対応する電圧）のレベルは、ナノポアおよびナノポア内に移動された個々の分子の、サイズおよび化学的構造に依存する。
【０００２】
[0002]ナノポアを通り移動するＤＮＡ分子（または配列決定されることになる他の核酸分子）の代替として、分子（例えば、ＤＮＡ鎖に加えられたヌクレオチド）は、個々のサイズおよび／または構造の個々のタグを含み得る。ナノポアを含む回路内のイオン電流または電圧（例えば、積分コンデンサでの）は、分子に対応するナノポアの抵抗の測定方法として測定され得て、それによりナノポア内の個々の分子、および核酸の特定の位置の特定のヌクレオチドの検出が可能になる。
【０００３】
[0003]ナノポアベースの配列決定センサチップは、並行ＤＮＡ配列決定のためのアレイとして構成される大量のセンサセルを組み込み得る。例えば、ナノポアベースの配列決定センサチップは、１００，０００以上のＤＮＡ分子を並行して配列決定するための二次元アレイ内に配置される１００，０００以上のセルを含み得る。測定に障害を来すことなくこれほど多くのセルをセンサチップ内に収めるのは困難である場合がある。そのようなセンサチップ上で回路を効率的に動作させることもまた困難である場合がある。
【発明の概要】
【０００４】
[0004]本明細書で説明される技術は、異なる位相を有するＡＣ信号を、ナノポアセンサチップ内の同じデータサンプリング回路によってサーブされるナノポアセルの異なるグループに印加することに関する。ＡＣ信号の異なる位相に起因して、特定の時間期間の間、ナノポアセルの第１のグループが、暗期間にあり得、有用なデータを取得するために、データサンプル回路（例えば、アナログデジタル変換器（ＡＤＣ））によってサンプリングされない、または最小限にサンプリングされる一方で、ナノポアセルの第２のグループは、明期間にあり得、ナノポアセルの第２のグループからの出力信号は、アナログデジタル変換器によってサンプリングされ得る。ＡＤＣの参照レベル設定は、ＡＤＣのダイナミックレンジを十分に生かすために、印加されたＡＣ信号に基づいて動的に変更され得る。本明細書で説明される技術は、定期的に変化するＤＣバイアスを使用するシステムにも適用され得、このシステムもまた、電極が再充電される「暗」期間を有し得る。
【０００５】
[0005]１つの実施形態によると、核酸（例えば、ＤＮＡ）配列決定のためのセンサチップは、Ｎ個のグループに分かれた第１のセルのセットを含み、Ｎは２以上の整数である。各セルは、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号をセルに提供するように構成されるセル電極を含む。核酸配列決定のためのセンサチップはまた、少なくともＮ個の回路を含み、少なくともＮ個の回路の各回路が、別々に構成可能なＡＣ信号をＮ個のセルグループのセルのそれぞれのグループの１つまたは複数のセル電極に提供するように構成される。
【０００６】
[0006]別の実施形態によると、核酸配列決定のためのセンサチップは、セルのセットを含む。セルのセットの各セルは、ヌクレオチドに接続されたタグを受け取るように構成されるナノポアと、ナノポアが中に存在する膜であって、回路内では膜がコンデンサとして、ナノポアが抵抗器として作用する、膜と、セル第１の端において回路に電気的に接続された第１の電極と、セルの第２の端において回路に接続され、セルのセットの２つ以上のセルによって共有される第２の電極とを含み得る。センサチップはまた、コンデンサを事前充填するために第１の電極を通じて第１のＡＣ信号を印加し、事前充電されたコンデンサをナノポアを介して充電または放電するために第２の電極を通じて第２の信号を印加するように構成される制御回路を含む。
【０００７】
[0007]別の実施形態によると、セルのセットを含むセンサチップを使用して核酸配列決定する方法は、第１のＡＣ信号をセルのセットの第１のセルグループに印加するステップと、第２のＡＣ信号をセルのセットの第２のセルグループに印加するステップとを含み得、第１のＡＣ信号および第２のＡＣ信号は、異なる位相を有する。本方法はまた、第１のＡＣ信号の第１の部分の間、アナログデジタル変換器（ＡＤＣ）を使用して、第１のセルグループからの出力信号をサンプリングし、第２のセルグループからの出力信号をサンプリングしないステップを含み得る。本方法は、第１のＡＣ信号の第２の部分の間、ＡＤＣを使用して、第２のセルグループからの出力信号をサンプリングし、第１のセルグループからの出力信号をサンプリングしないステップをさらに含み得る。
【０００８】
[0008]本発明のこれらの実施形態および他の実施形態は、以下に詳細に説明される。例えば、他の実施形態は、本明細書に説明される方法と関連付けられたシステム、デバイス、およびコンピュータ可読媒体に向けられる。
【０００９】
[0009]言い換えると、本発明は、核酸配列決定のためのセンサチップを提供し、本センサチップは、Ｎ個のグループに分かれた第１のセルのセットであって、Ｎが２以上の整数であり、各セルが、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号をセルに提供するように構成されるセル電極を有する、第１のセルのセットと、少なくともＮ個の回路であって、少なくともＮ個の回路の各回路が、別々に構成可能なＡＣ信号をＮ個のグループの１つまたは複数のセルのそれぞれのグループの１つまたは複数のセル電極に提供するように構成される、少なくともＮ個の回路と、を備える。
【００１０】
第１のセルのセットの各セルは、第２の信号をセルに提供するように構成される共通電極を含み得、共通電極が、第１のセルのセットの２つ以上のセルによって共有される。第１のセルのセットの各セルは、セル電極と共通電極との間に位置決めされたナノポアをさらに含み得、ナノポアは、ヌクレオチドに接続されたタグを受け取り、セル電極と共通電極との間で可変抵抗器として機能するように構成される。第１のセルのセットの各セルは、セル電極に接続された積分コンデンサをさらに含み得、少なくともＮ個の回路の各回路は、Ｎ個のグループからの１つまたは複数のセルのそれぞれのグループの積分コンデンサをＡＣ信号により事前充電するように構成され得る。この場合、１つまたは複数のセルのグループの事前充電された積分コンデンサは、第２の信号によって充電または放電されるように構成され得る。
【００１１】
センサチップはまた、第１のセルのセットに接続されたサンプリング回路をさらに備え得、Ｎ個の回路が、異なるＡＣ信号をＮ個のグループに提供するように構成され、サンプリング回路が、Ｎ個のグループに提供されるＡＣ信号に基づいて、Ｎ個のグループの１つまたは複数のセルの１つまたは複数のグループからの電圧信号を選択的にサンプリングするように構成される。第１の時間期間の間、Ｎ個のグループの１つまたは複数のセルの第１のグループの１つまたは複数のセル電極に提供されるＡＣ信号の電圧レベルは、１つまたは複数のセルの第１のグループの共通電極に提供される第２の信号の電圧レベルよりも高くてもよく、Ｎ個のグループの１つまたは複数のセルの第２のグループの１つまたは複数のセル電極に提供されるＡＣ信号の電圧レベルは、１つまたは複数のセルの第２のグループの共通電極に提供される第２の信号の電圧レベルよりも低くてもよく、サンプリング回路は、１つまたは複数のセルの第１のグループまたは１つまたは複数のセルの第２のグループのいずれかからの電圧信号をサンプリングするが、両方はサンプリングしないように構成され得る。第２の時間期間の間、Ｎ個のグループの１つまたは複数のセルの第１のグループの１つまたは複数のセル電極に提供されるＡＣ信号の電圧レベルは、１つまたは複数のセルの第１のグループの共通電極に提供される第２の信号の電圧レベルよりも高くてもよく、Ｎ個のグループの１つまたは複数のセルの第２のグループの１つまたは複数のセル電極に提供されるＡＣ信号の電圧レベルは、１つまたは複数のセルの第２のグループの共通電極に提供される第２の信号の電圧レベルよりも高くてもよく、サンプリング回路は、第１のサンプリング速度で、１つまたは複数のセルの第１のグループからの電圧信号をサンプリングするが、１つまたは複数のセルの第２のグループをサンプリングしないこと、第１のサンプリング速度で、１つまたは複数のセルの第２のグループからの電圧信号をサンプリングするが、１つまたは複数のセルの第１のグループをサンプリングしないこと、および、第２のサンプリング速度で、１つまたは複数のセルの第１のグループからの電圧信号をサンプリングし、第３のサンプリング速度で、１つまたは複数のセルの第２のグループからの電圧信号をサンプリングすることのうちの１つを実施するように構成され得、第２および第３のサンプリング速度は、第１のサンプリング速度よりも低い。サンプリング回路はまた、アナログデジタル変換器（ＡＤＣ）を含み得、サンプリング回路は、Ｎ個のグループに提供される異なるＡＣ信号に基づいて、ＡＤＣのための参照レベル設定を動的に変更するように構成され得る。
【００１２】
センサチップのＡＣ信号は、矩形波であり得、５０％以下のデューティサイクルを有し得る。第２の信号は、ＡＣ信号の周波数よりも低い周波数を有する第２のＡＣ信号であり得るか、またはＤＣ信号であり得る。Ｎ個の回路は、異なる位相を有するＡＣ信号をＮ個のグループ内の１つまたは複数のセルの異なるグループに提供するように構成され得る。
【００１３】
センサチップは、Ｎ個のグループに分かれた第２のセルのセットをさらに備え得、第２のセルのセットの各セルが、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号をセルに提供するように構成されるセル電極を有し、少なくともＮ個の回路の各回路が、別々に構成可能なＡＣ信号を、第１のセルのセットのＮ個のグループのそれぞれのグループの１つまたは複数のセル電極、および第２のセルのセットのＮ個のグループのそれぞれのグループの１つまたは複数のセル電極に提供するように構成される。加えて、センサチップは、第１のセルのセットに接続され、第１のセルのセットのＮ個のグループの１つまたは複数のグループからの電圧信号を選択的にサンプリングするように構成される、第１のサンプリング回路と、第２のセルのセットに接続され、第２のセルのセットのＮ個のグループの１つまたは複数のグループからの電圧信号を選択的にサンプリングするように構成される、第２のサンプリング回路とをさらに備え得る。
【００１４】
センサチップはまた、２つ以上の流体チャネルをさらに備え得、異なる流体チャネル内のセルが、Ｎ個のグループの異なるグループに分けられる。少なくともＮ個の回路の各回路は、スイッチを含み得、スイッチは、セル電極を２つの電圧レベルに交互に接続するように構成され、各スイッチがＡＣ制御信号によって制御される。Ｎ個のグループの各々は、少なくとも１つのセルを含み得る。
【００１５】
第１のセルのセットの各セルは、スイッチを含み得、スイッチは、セル電極を２つの電圧レベルに交互に接続するように構成され、各スイッチがＡＣ制御信号によって制御され、少なくともＮ個の回路の各回路は、それぞれのグループ内の１つまたは複数のセルの１つまたは複数のスイッチを含み、それぞれのグループ内の１つまたは複数のセルの１つまたは複数のスイッチは、同じＡＣ制御信号を受信する。
【００１６】
本発明はまた、セルのセットを備える核酸配列決定のためのセンサチップを提供し、セルのセットの各セルは、ヌクレオチドに接続されたタグを受け取るように構成されるナノポアと、ナノポアが中に存在する膜であって、回路内では膜がコンデンサとして、ナノポアが抵抗器として作用する、膜と、セルの第１の端において回路に電気的に接続された第１の電極と、セルの第２の端において回路に接続され、セルのセットの２つ以上のセルによって共有される第２の電極と、コンデンサを事前充電するために第１の電極を通じて第１のＡＣ信号を印加し、事前充電されたコンデンサをナノポアを介して充電または放電するために第２の電極を通じて第２の信号を印加するように構成される、制御回路と、を備える。
【００１７】
この場合、各セルの第１の電極は、セルのセット内の他のセルの第１の電極から独立していてもよい。セルのセットの各セルは、積分コンデンサをさらに備え得、制御回路は、積分コンデンサを事前充填するために第１の電極を通じて第１のＡＣ信号を印加し、事前充電された積分コンデンサをナノポアを介して充電または放電するために第２の電極を通じて第２の信号を印加するようにさらに構成され得る。第２の信号は、ＤＣ信号、または第１のＡＣ信号の周波数よりも低い周波数を有する第２のＡＣ信号であり得る。セルのセットは、アナログデジタル変換器に接続され得る。セルのセットの各セルは、スイッチをさらに備え得、スイッチは、第１の電極を、第１のＡＣ信号を第１の電極に印加するための２つの電圧レベルに交互に接続するようにＡＣ制御信号によって制御されるように構成される。
【００１８】
本発明はまた、Ｎ個のグループに分かれた第１のセルのセットであって、Ｎが２以上の整数であり、各セルが、核酸分子のヌクレオチドを特徴づけるためにＡＣ信号をセルに提供するように構成されるセル電極を有する、第１のセルのセットと、第１のセルのセットに接続され、第１のセルのセットからの出力信号を変換するように構成されるアナログデジタル変換器（ＡＤＣ）と、第１のＡＣ信号をＮ個のセルグループの第１のセルグループに印加し、第２のＡＣ信号をＮ個のセルグループの第２のセルグループに印加し、第１のＡＣ信号の第１の部分の間、ＡＤＣに、第１のセルグループからの出力信号を変換させ、第２のセルグループからの出力信号を変換させないようにするように構成される制御回路であって、第１のＡＣ信号および第２のＡＣ信号が異なる位相を有する、制御回路と、を備える、核酸配列決定のためのセンサチップを提供する。
【００１９】
本発明はまた、セルのセットを含むセンサチップを使用して核酸配列決定する方法を提供し、本方法は、第１のＡＣ信号をセルのセットの第１のセルグループに印加するステップと、第２のＡＣ信号をセルのセットの第２のセルグループに印加するステップであって、第１のＡＣ信号および第２のＡＣ信号が異なる位相を有する、ステップと、第１のＡＣ信号の第１の部分の間、アナログデジタル変換器（ＡＤＣ）を使用して、第１のセルグループからの出力信号をサンプリングし、第２のセルグループからの出力信号をサンプリングしないステップと、第１のＡＣ信号の第２の部分の間、ＡＤＣを使用して、第２のセルグループからの出力信号をサンプリングし、第１のセルグループからの出力信号をサンプリングしないステップと、を含む。
【００２０】
第１のＡＣ信号をセルのセットの第１のセルグループに印加するステップは、第１のＡＣ信号を第１のセルグループの各セルのセル電極に印加することを含み得、第２のＡＣ信号をセルのセットの第２のセルグループに印加するステップは、第２のＡＣ信号を第２のセルグループの各セルのセル電極に印加することを含み得る。
【００２１】
本方法は、共通信号をセルのセットによって共有される共通電極に印加するステップをさらに含み得、共通信号は、ＤＣ信号、または第１のＡＣ信号の周波数および第２のＡＣ信号の周波数よりも低い周波数を有する第３のＡＣ信号である。また、本方法は、第１のＡＣ信号の第３の部分の間、ＡＤＣを使用して、第２のセルグループおよび第１のセルグループの両方からの出力信号をサンプリングするステップをさらに含み得る。また、第１のＡＣ信号および第２のＡＣ信号に基づいたＡＤＣのための参照レベル設定は、変更され得る。
【００２２】
本発明はまた、上に記載の方法のいずれかの動作を実施するようにコンピュータシステムを制御するための複数の命令を格納するコンピュータ可読媒体を備えるコンピュータ製品を提供する。
【００２３】
本方法はさらに、開示されたコンピュータ製品と、コンピュータ可読媒体に格納された命令を実行するための１つまたは複数のプロセッサとを備えるシステムを提供する。
【図面の簡単な説明】
【００２４】
【図１】[0010]ナノポアセルのアレイを備えるナノポアセンサチップの一実施形態の上面図である。
【図２】[0011]ポリヌクレオチドまたはポリペプチドを特徴づけるために使用され得る、ナノポアセンサチップ内のナノポアセルの一実施形態である。
【図３】[0012]ナノポアベースの、合成による配列決定（ナノ−ＳＢＳ）技術を用いてヌクレオチド配列決定を実行するナノポアセルの一実施形態である。
【図４】[0013]ナノポアセル内の電気回路の一実施形態である。
【図５】[0014]ＡＣサイクルの明期間および暗期間中のナノポアセルから取得されたデータポイントの例である。
【図６】[0015]例となるナノポアセンサチップ内のナノポアセルのアレイの断面図である。
【図７】[0016]ナノポアセルの二次元アレイを含む例となるナノポアセルアレイの上面図である。
【図８】[0017]ナノポアセルの二次元アレイを含む例となるナノポアセルアレイの模式図である。
【図９】[0018]ナノポアセルアレイのカラム内のナノポアセルから取得されたデータサンプルの例である。
【図１０】[0019]本開示のある態様による、ナノポアセルの二次元アレイを含む例となるナノポアセルアレイの模式図である。
【図１１】[0020]本開示のある態様による、ナノポアセルアレイのための制御信号の例である。
【図１２】[0021]本開示のある態様による、ナノポアセルアレイのカラム内のナノポアセルから取得されたデータサンプルの例である。
【図１３】[0022]本開示のある態様による、ナノポアセルアレイのための制御信号の例である。
【図１４Ａ】[0023]図１４Ａは、本開示のある態様による、ナノポアセンサチップ内のＡＤＣのための固定の参照レベルを示す図である。
【図１４Ｂ】[0024]図１４Ｂは、本開示のある態様による、ナノポアセンサチップ内のＡＤＣのための可変の参照レベルを例証する図である。
【図１５】[0025]本開示のある態様による、セルのセットを含むセンタを使用して核酸配列決定する例となる方法を例証するフローチャートである。
【図１６】[0026]本開示のある態様によるシステムおよび方法と共に使用可能な一例のコンピュータシステムのブロック図である。
【発明を実施するための形態】
【００２５】
定義
[0027]「核酸」は、デオキシリボヌクレオチドまたはリボヌクレオチド、および一本または二本鎖の何れかの形態の、その重合体を指し得る。この用語は、合成の、自然発生的、非自然発生的であり、参照核酸と同様の結合特性を有し、参照ヌクレオチドと同様の挙動で代謝する、周知のヌクレオチドの類似物または修飾された主鎖の残基または連鎖を含む核酸を包含し得る。そのような類似物の例は、それだけには限らないが、ホスホロチオエート、ホスホルアミダイト、メチルホスホン酸塩、キラルメチルホスホン酸塩、２−Ｏ−メチルリボヌクレオチド、ペプチド核酸（ＰＮＡｓ）を含み得る。用語、核酸は、遺伝子、ｃＤＮＡ、ｍＲＮＡ、オリゴヌクレオチド、およびポリヌクレオチドと交換可能に用いられ得る。
【００２６】
[0028]用語「鋳型」は、ＤＮＡ合成のためのＤＮＡヌクレオチドの相補的鎖へ複製される一本鎖核酸分子を示し得る。場合によっては、鋳型は、ｍＲＮＡの合成中に複製されるＤＮＡの配列を示し得る。
【００２７】
[0029]用語「プライマ」は、ＤＮＡ合成の開始点を提供する短い核酸配列を示し得る。ＤＮＡポリメラーゼなどのＤＮＡ合成を触媒する酵素は、新らたなヌクレオチドをＤＮＡ複製用プライマに加え得る。
【００２８】
[0030]本明細書で用いられるとき、用語「カラム」は、通常、サンプリングおよび変換回路を共有するナノポアセルアレイ内のナノポアセルを指し得る。カラム内のナノポアセルは、ナノポアセンサチップ上のカラム内に物理的に作製される場合とそうでない場合とがある。
【００２９】
[0031]本明細書で用いられるとき、用語「明期間」は、通常、タグ付けされたヌクレオチドのタグが、ＡＣ信号を通して印加される電界によってナノポア内に押し込まれる期間を指す。用語「暗期間」は、通常、タグ付けされたヌクレオチドのタグが、ＡＣ信号を通して印加される電界によってナノポア外に押し出される期間を指す。ＡＣサイクルは、明期間および暗期間を含み得る。異なる実施形態では、ナノポアセルを明期間（または暗期間）内に入れるためにナノポアセルに印加される電圧信号の極性は、異なり得る。
【００３０】
[0032]本明細書に開示される技術は、ナノポアベースの核酸配列決定、より具体的には、大量の並行配列決定ナノポアセルを含むナノポアベースの配列決定センサチップによってデータサンプリング速度を増加させることに関する。
【００３１】
[0033]ナノポアベースの、合成による配列決定（ナノ−ＳＢＳ）においては、より高いサンプリング速度が一般的には所望されるが、それは、例えば、サンプリング速度が高いほど、より短い持続時間を有する事象の観察を可能にし、これにより塩基分類の精度を向上させることができるためである。そのような事象の例は、ナノポアに簡潔に入る非結合ヌクレオチドタグ（ヌクレオチドは、簡潔に結合されるが触媒作用を及ぼされない）、および素早く触媒作用を及ぼされるヌクレオチド（おそらくは、次の位置で触媒作用を及ぼされる同じヌクレオチドが後に続く）を含み得る。しかしながら、例えば、アナログデジタル変換器の限られたサンプリングおよび変換速度、ならびに／またはバス、データ記憶デバイス、もしくはデータ処理回路の限られた帯域幅に起因して、可能性のあるサンプリング速度に対する上限が存在する。
【００３２】
[0034]ＡＣ信号は、ナノポアセルのアレイを含むナノポアセンサチップの寿命を改善するためにＮａｎｏ−ＳＢＳにおいて使用され得る。例えば、ナノポアセンサチップ内の各ナノポアセルの作用電極には一定レベルが印加され得、万能なＡＣ信号が、ナノポアセルの共有対電極に印加され得る。この例では、各ナノポアセルは、実質的に同じ位相でＡＣサイクルを経る。各ＡＣサイクルは、明期間（タグは、ヌクレオチドを識別するためのナノポア内に押し入れられ得る）、およびデューティサイクルが低くてもよい暗期間を含み得る（すなわち、暗期間は明期間よりもはるかに長くてもよい）。したがって、ナノポアセンサチップのすべてのナノポアセルは、ほぼ同じ時に明期間または暗期間にあることになる。
【００３３】
[0035]明期間の間、カラム内のナノポアセルと関連付けられたデータサンプリングおよび変換回路は、タグおよび結果的に組み込まれているヌクレオチドを識別することの一環として、カラム内の各ナノポアセルからの出力電圧信号を連続的にサンプリングして変換することができる。ＡＣ信号は、結合ヌクレオチドタグを明期間にあるナノポア内へ引き込み（通し）、それゆえに測定信号は、どのタグ（したがって、どのヌクレオチド）が現在結合されているかに関する情報を提供する。暗期間の間（任意のヌクレオチドタグがナノポアの外に押し出される）、ナノポア内の任意のヌクレオチドタグに関する情報は、獲得不可能であり、したがって、セルからの出力電圧信号は、ほとんどまたは全く必要がない。さらに、暗期間の間、セルからの出力電圧信号は、いずれにせよ依然としてサンプリングされて変換され得るか、またはデータサンプリングおよび変換回路は、アイドルであり得る。したがって、データサンプリングおよび変換回路の帯域幅のかなりの部分は、少なくとも暗期間の間は有用なデータを取得するために利用されないことがある。
【００３４】
[0036]さらに、高いセル密度を有するナノポアセンサチップでは、単一のサンプリングおよび変換回路が、複数のセルにサービスし得る。したがって、各セルは、サンプリングおよび変換回路のフルサンプリング速度よりもはるかに低い速度でサンプリングされ得る。
【００３５】
[0037]本明細書に開示される技術は、カラム内の一部のナノポアセルが暗期間にあるとき、同じカラム内の一部の他のナノポアセルが明期間にあるように、異なる位相を有するＡＣ信号をカラム内の異なるナノポアセルに印加することによって、上の問題を解決する。例えば、カラム内のナノポアセルは、２つ以上のグループに分けられ得る。一定の電圧レベルが、すべてのナノポアセルの対電極に印加され得、ナノポアセルの各グループ内のナノポアセルの作用電極に印加されるＡＣ信号の位相は、異なる値によって遅延され得る。
【００３６】
[0038]このようにして、任意の所与の時間において、データサンプリングおよび変換回路は、暗期間が、例えば、正規化目的のためだけに、最小限にサンプリングされる状態で、明期間にあるカラム内のナノポアセルの部分からの出力電圧信号をサンプリングして変換し得る。そのようなものとして、回路が任意の所与の時間においてはより少ないセルにサービスしているため、データサンプリングおよび変換は、明期間の間は各ナノポアセルに対してより高い速度で実施され得る。さらには、暗期間が最小限にのみサンプリングされるため、暗期間が不必要に高い速度でサンプリングされる場合とは対照的に、取得されるデータのすべてまたはほぼすべてが有用である。このようにして、実施形態は、任意の時間期間においてサンプリングおよび変換回路によってサービスされるセルの数を低減し、それゆえに、より高速のデータサンプリングおよび変換回路を使用せずともセルあたりのサンプリング速度を増加させることができる。
【００３７】
Ｉ．ナノポアベースの配列決定チップ
[0039]図１は、ナノポアセル１５０のアレイ１４０を備えるナノポアセンサチップ１００の一実施形態の上面図である。各ナノポアセル１５０は、ナノポアセンサチップ１００のシリコン基板上に集積化された制御回路を備える。いくつかの実施形態では、側壁１３６は、アレイ１４０に含まれ、ナノポアセル１５０のグループを分離し得て、その結果、各グループは、特徴づけのための異なるサンプルを受け取り得る。各ナノポアセルは、核酸を配列決定するために用いられ得る。いくつかの実施形態では、ナノポアセンサチップ１００は、カバープレート１３０を備え得る。いくつかの実施形態では、ナノポアセンサチップ１００は、コンピュータプロセッサなどの他の回路とインタフェースする複数のピン１１０も備え得る。
【００３８】
[0040]いくつかの実施形態では、ナノポアセンサチップ１００は、例えばマルチチップモジュール（ＭＣＭ）またはシステムインパッケージ（ＳｉＰ）などのように同一のパッケージ内に複数チップを含み得る。チップは、例えば、メモリ、プロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、データコンバータ、高速Ｉ／Ｏインタフェースなどを含み得る。
【００３９】
[0041]いくつかの実施形態では、ナノポアセンサチップ１００は、例えば、脂質懸濁液または他の膜構造化懸濁液、分析物溶液、および／または他の液体、懸濁液、または固体を送達するためのピペット、ロボットアーム、コンピュータプロセッサ、ならびに／あるいはメモリなどの分析物送達メカニズムを含む、本明細書で開示されるプロセスの多様な実施形態を実行する（例えば、自動的に実行する）ための多様な構成要素を含み得るナノチップワークステーション１２０に接続され（例えば、ドッキングされ）得る。複数のポリヌクレオチドが、ナノポアセル１５０のアレイ１４０上で検出され得る。いくつかの実施形態では、各々のナノポアセル１５０は、個別にアドレス可能であり得る。
【００４０】
ＩＩ．ナノポア配列決定セル
[0042]ナノポアセンサチップ１００内のナノポアセル１５０は、多数の異なる方法で実施され得る。例えば、いくつかの実施形態では、異なるサイズおよび／または化学的構造のタグが、配列決定されるために、核酸分子内の異なるヌクレオチドに取り付けられ得る。いくつかの実施形態では、配列決定されることになる核酸分子の鋳型への相補鎖が、別の仕方で重合体がタグ付けされたヌクレオチドを鋳型とハイブリッド形成することによって、合成され得る。いくつかの実施態様では、核酸分子および取り付けられたタグは、両方ともナノポアを通り移動し、ナノポアを通過するイオン電流が、ヌクレオチドに取り付けられたタグの個々のサイズおよび／または構造によって、ナノポア内に存在するヌクレオチドを示し得る。いくつかの実施態様では、タグだけが、ナノポア内へ移動し得る。ナノポア内で異なるタグを検出するために、多数の異なる方法も存在し得る。
【００４１】
Ａ．ナノポア配列決定セル構造
[0043]図２は、ポリヌクレオチドまたはポリペプチドを特徴づけるために使用され得る、図１のナノポアセンサチップ１００内のナノポアセル１５０のような、ナノポアセンサチップ内の一例のナノポアセル２００の一実施形態を示す。ナノポアセル２００は、誘電体層２０１および２０４から形成されたウェル２０５と、ウェル２０５を覆って形成された脂質二重層２１４と、脂質二重層２１４上の、脂質二重層２１４によってウェル２０５から分離された試料室２１５とを、含み得る。ウェル２０５は、ある体積の電解質２０６を収容し得て、試料室２１５は、例えば、可溶性タンパク質ナノポア膜貫通分子複合体（ＰＮＴＭＣ）などのナノポア、および対象の分析物（例えば、配列決定されることになる核酸分子）を収容するバルク電解質２０８を保持し得る。
【００４２】
[0044]ナノポアセル２００は、ウェル２０５の底部に作用電極２０２と、試料室２１５内に配置された対電極２１０とを含み得る。信号源２２８は、電圧信号を作用電極２０２と対電極２１０との間に印加し得る。単一のナノポア（例えば、ＰＮＴＭＣ）が、電圧信号による電気穿孔法プロセスによって脂質二重層２１４内へと挿入され、それにより脂質二重層２１４内のナノポア２１６を形成し得る。アレイ内の個々の膜（例えば、脂質二重層２１４または他の膜構造）は、化学的にも電気的にも互いに接続されていないこともある。それゆえ、アレイ内の各ナノポアセルは、独立した配列決定機械であり、対象の分析物に対して作用し、そうでなければ不透過性の脂質二重層を介してイオン電流を調節するナノポアに関連付けられる、単一のポリマー分子に固有のデータを生成する。
【００４３】
[0045]図２に示すように、ナノポアセル２００は、シリコン基板などの基板２３０上に形成され得る。誘電体層２０１は、基板２３０上に形成され得る。誘電体層２０１を形成するために用いられる誘電体材料は、例えば、ガラス、酸化物、窒化物、その他を含み得る。電気的刺激を制御し、ナノポアセル２００から検出されるデータを処理する電気回路２２２は、基板２３０上および／または誘電体層２０１内部に形成され得る。例えば、複数のパタニングされた金属層（例えば、金属１〜金属６）が、誘電体層２０１内に形成され、複数の能動デバイス（例えば、トランジスタ）が、基板２３０上に製造され得る。いくつかの実施形態では、信号源２２８は、電気回路２２２の一部に含まれる。電気回路２２２は、例えば、増幅器、積算器、アナログデジタル変換器、ノイズフィルタ、フィードバック制御ロジック、および／または多様な他の構成要素を含み得る。電気回路２２２は、メモリ２２６に接続されたプロセッサ２２４にさらに接続され得て、ここでプロセッサ２２４は、アレイ内に配列されている重合体分子の配列を決定するために、配列決定データを分析することができる。
【００４４】
[0046]作用電極２０２は、誘電体層２０１上に形成され、ウェル２０５の底部の少なくとも一部を形成し得る。いくつかの実施形態では、作用電極２０２は、金属電極である。非ファラデー性伝導のために、作用電極２０２は、腐食および酸化に耐性を示す、例えば、白金、金、チタン窒化物、およびグラファイトなどの金属または他の材料で形成され得る。例えば、作用電極２０２は、電気めっきを用いた白金電極であってもよい。別の実施例では、作用電極２０２は、チタン窒化物（ＴｉＮ）作用電極であってもよい。作用電極２０２は、多孔質であってもよく、それによりその表面積および結果として生じる作用電極２０２に付随するキャパシタンスを増大させ得る。ナノポアセルの作用電極は、別のナノポアセルの作用電極から独立していることもあることから、作用電極は、本開示内でセル電極と呼ばれ得る。
【００４５】
[0047]誘電体層２０４は、誘電体層２０１上に形成され得る。誘電体層２０４は、ウェル２０５を囲む壁を形成する。誘電体層２０４を形成するために用いられる誘電体材料は、例えば、ガラス、酸化物、シリコン一窒化物（ＳｉＮ）、ポリイミド、または他の適切な疎水性の絶縁材料を含み得る。誘電体層２０４の上面は、シラン処理され得る。シラン処理は、誘電体層２０４の上面の上に疎水性層２２０を形成し得る。いくつかの実施形態では、撥水性層２２０は、約１．５ナノメートル（ｎｍ）の厚さを有する。
【００４６】
[0048]誘電体層壁２０４によって形成されるウェル２０５は、作用電極２０２の上の電解質２０６の体積を含む。電解質２０６の体積は、緩衝性を有し、以下の、塩化リチウム（ＬｉＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化カリウム（ＫＣｌ）、グルタミン酸リチウム、グルタミン酸ナトリウム、グルタミン酸カリウム、酢酸リチウム、酢酸ナトリウム、酢酸カリウム、塩化カルシウム（ＣａＣｌ２）、塩化ストロンチウム（ＳｒＣｌ２）、塩化マンガン（ＭｎＣｌ２）、および塩化マグネシウム（ＭｇＣｌ２）、のうちの１つまたは複数を含み得る。いくつかの実施形態では、電解質２０６の体積は、約３マイクロメートル（μｍ）の厚さを有する。
【００４７】
[0049]図２にも示すように、膜は、誘電体層２０４の上面に形成され、ウェル２０５全体に及ぶ。いくつかの実施形態では、膜は、疎水性層２２０の上面に形成された脂質単一層２１８を含み得る。膜がウェル２０５の開口に達したとき、脂質単一層２０８は、ウェル２０５の開口全体に及ぶ脂質二重層２１４に遷移し得る。脂質二重層は、例えば、ジフィタノイル−ホスファチジルコリン（ＤＰｈＰＣ）、１，２−ジフィタノイル−ｓｎ−グリセロ−３−ホスホコリン、１，２−ジ−Ｏ−フィタニル−ｓｎ−グリセロ−３−ホスホコリン（ＤｏＰｈＰＣ）、パルミトイル−オレオイル−ホスファチジルコリン（ＰＯＰＣ）、ジオレオイル−ホスファチジル−メチルエステル（ＤＯＰＭＥ）、ジパルミトイルホスファチジルコリン（ＤＰＰＣ）、ホスファチジルコリン、ホスファチジルエタノールアミン、ホスファチジルセリン、ホスファチジン酸、ホスファチジルイノシトール、ホスファチジルグリセロール、スフィンゴミエリン、１，２−ジ−Ｏ−フィタニル−ｓｎ−グリセロール、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−３５０］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−５５０］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−７５０］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−１０００］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−２０００］、１，２−ジオレオイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−ラクトシル、ＧＭ１ガングリオシド、リゾホスファチジルコリン（ＬＰＣ）またはその任意の組合せから選択されるリン脂質を含み、またはそれらから構成され得る。
【００４８】
[0050]示したように脂質二重層２１４には、例えば、単一のＰＮＴＭＣによって形成された単一のナノポア２１６が埋め込まれる。上述のように、ナノポア２１６は、単一のＰＮＴＭＣを脂質二重層２１４内に電気穿孔法によって挿入することによって、形成され得る。ナノポア２１６は、対象の分析物および／または小さなイオン（例えば、Ｎａ＋、Ｋ＋、Ｃａ２＋、Ｃｌ−）の少なくとも一部分を脂質二重層２１４の両側間を通過させるのに十分に大きくてもよい。
【００４９】
[0051]試料室２１５は、脂質二重層２１４を覆っており、特徴づける対象の分析物の溶液を保持し得る。溶液は、バルク電解質２０８を含み、最適なイオン濃度への緩衝性を有し、ナノポア２１６を開口状態に維持するために最適なｐＨに維持された水性溶液であり得る。ナノポア２１６は、脂質二重層２１４を横切り、バルク電解質２０８から作用電極２０２へのイオン流のための唯一の経路を提供する。ナノポア（例えば、ＰＮＴＭＣ）および対象の分析物に加えて、バルク電解質２０８は、塩化リチウム（ＬｉＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化カリウム（ＫＣｌ）、グルタミン酸リチウム、グルタミン酸ナトリウム、グルタミン酸カリウム、酢酸リチウム、酢酸ナトリウム、酢酸カリウム、塩化カルシウム（ＣａＣｌ２）、塩化ストロンチウム（ＳｒＣｌ２）、塩化マンガン（ＭｎＣｌ２）、および塩化マグネシウム（ＭｇＣｌ２）、のうちの１つまたは複数をさらに含み得る。
【００５０】
[0052]対電極（ＣＥ）２１０は、電気化学的電位センサであり得る。いくつかの実施形態では、対電極２１０は、複数ナノポアセル間で共有され、それゆえ、共通電極とも称され得る。いくつかの場合では、共通の電位および共通電極は、全てのナノポアセルに対して、または少なくとも個々のグループ内の全てのナノポアセルに対して共通であり得る。共通電極は、共通の電位を、ナノポア２１６と接触するバルク電解質２０８に印加するように構成可能である。対電極２１０および作用電極２０２は、脂質二重層２１４を横断する電気的刺激（例えば、電圧バイアス）を供給するための信号源２２８に接続され、脂質二重層２１４の電気的特性（例えば、抵抗、電気容量、およびイオン電流）を検知のために用いられ得る。いくつかの実施形態では、ナノポアセル２００は、参照電極２１２も含み得る。
【００５１】
[0053]いくつかの実施形態では、多様なチェックが、較正の一部としてナノポアセルの作成中に実施され得る。ナノポアセルが作成された後、さらなる較正ステップが、例えば、所望されるように（例えば、セル中に１ナノポア）実行しているナノポアセルを識別するために、実行されてもよい。そのような較正チェックは、物理的チェック、電圧較正、開放流路較正、および単一のナノポアを有するセルの識別を含み得る。
【００５２】
Ｂ．ナノポア配列決定セルの信号検出
[0054]ナノポアセンサチップ１００内のナノポアセル１５０などのナノポアセンサチップ内のナノポアセルは、合成による単分子ナノポアベースの配列決定（ナノ−ＳＢＳ）技術を用いる並行配列決定を可能にし得る。
【００５３】
[0055]図３は、ナノ−ＳＢＳ技術を用いてヌクレオチド配列決定を実行するナノポアセル３００の一実施形態を示す。ナノ−ＳＢＳ技術では、配列決定されることになる鋳型３３２（例えば、ヌクレオチド酸分子または別の対象の分析物）およびプライマは、ナノポアセル３００の試料室内のバルク電解質３０８内に導入され得る。例として、鋳型３３２は、円形状または直線状であり得る。核酸プライマは、４つの別の仕方で重合体がタグ付けされたヌクレオチド３３８が付加され得る、鋳型３３２の一部にハイブリッド形成され得る。
【００５４】
[0056]いくつかの実施形態では、酵素（例えば、ＤＮＡポリメラーゼなどのポリメラーゼ３３４）が、鋳型３３２への相補鎖を合成するのに用いるナノポア３１６に関連付けられ得る。例えば、ポリメラーゼ３３４は、ナノポア３１６に共有結合していてもよい。ポリメラーゼ３３４は、ヌクレオチド３３８のプライマ上への、一本鎖核酸分子を鋳型として用いる取り込みを触媒する。ヌクレオチド３３８は、４つの異なるタイプＡ、Ｔ、ＧまたはＣのうちの１つであるヌクレオチドを伴うタグ種（「タグ」）を含み得る。タグ付けされたヌクレオチドが、ポリメラーゼ３３４と正しく複合体を形成するとき、タグは、電気的な力、例えば、脂質二重層３１４および／またはナノポア３１６を横断して印加される電圧により生成される電界の存在下で生成される力によってナノポア内に引き込まれ（装填され）得る。タグの尾部は、ナノポア３１６の筒内に位置決めされ得る。ナノポア３１６の筒内に保たれるタグは、タグの別個の化学的な構造および／またはサイズにより、固有のイオン遮断信号３４０を生成し、それにより、タグが取り付けられた付加された塩基を、電子的に同定する。
【００５５】
[0057]本明細書で用いられるとき、「装填された」または「充填された」タグは、認識可能な長さの時間、例えば、０．１ミリ秒（ｍｓ）から１００００ｍｓの間、ナノポア内に位置決めされる、および／または、ナノポア内または近くに留まるタグでもよい。いくつかの場合では、タグは、ヌクレオチドから放出される前に、ナノポア内に装填される。いくつかの例では、装填されたタグが、ヌクレオチド組み込み事象の際に放出された後にナノポアを通過する（および／またはナノポアにより検出される）確率が適度に高く、例えば９０％から９９％である。
【００５６】
[0058]いくつかの実施形態では、ポリメラーゼ３３４がナノポア３１６に接続される前に、ナノポア３１６のコンダクタンスは、例えば約３００ピコジーメンス（３００ｐＳ）のように高いことがあり得る。タグがナノポア内に装填されるとき、固有のコンダクタンス信号（例えば、信号３４０）は、タグの別個の化学構造および／またはサイズにより生成される。例えば、ナノポアのコンダクタンスは、約６０ｐＳ、８０ｐＳ、１００ｐＳまたは１２０ｐＳであり、それぞれは、タグ付けされたヌクレオチドの４つのタイプのうちの１つに対応する。ポリメラーゼは、次に異性化およびリン酸基転移反応を経て、ヌクレオチドを成長している核酸分子内に組み込み、タグ分子を放出する。
【００５７】
[0059]いくつかの場合では、タグ付けされたヌクレオチドのいくつかは、核酸分子（鋳型）の目下の位置（相補的塩基）と一致し得ない。核酸分子と塩基対合されていないタグ付けされたヌクレオチドも、ナノポアを通過し得る。これらの対合されていないヌクレオチドは、典型的には、正しく対合されたヌクレオチドがポリメラーゼと結合したままである時間スケールより短い時間スケール内で、ポリメラーゼによって拒絶される。対合されていないヌクレオチドに結合されたタグは、ナノポアを迅速に通過し、短期間（例えば、１０ｍｓ未満）の間検出され得て、一方、対合したヌクレオチドに結合されたタグは、ナノポア内に装填され、長期間（例えば、少なくとも１０ｍｓ）の間検出され得る。それゆえ、対合されていないヌクレオチドは、ヌクレオチドがナノポア内で検出される時間に少なくとも部分的に基づいて、下流のプロセッサによって識別され得る。
【００５８】
[0060]装填された（充填された）タグを含むナノポアのコンダクタンス（または等価的に抵抗）が、ナノポアを通過する電流を介して測定され得て、タグ種の識別、それによる目下の位置にあるヌクレオチドを提供する。いくつかの実施形態では、直流（ＤＣ）信号が、ナノポアセルに印加され得る（例えば、タグがナノポアを通って移動する方向が反転しないように）。しかし、直流を用いた長期間のナノポアセンサの運転は、電極の組成を変化させ得て、ナノポア全体のイオン濃度を不平衡にさせ、ナノポアセルの寿命に影響し得る他の望ましくない効果を有し得る。交流（ＡＣ）波形を印加することは、電界移動を低減し、これらの望ましくない効果を回避し、下記のある一定の利点を有し得る。タグ付けされたヌクレオチドを利用する本明細書で説明される核酸配列決定方法は、印加されるＡＣ電圧に完全に共存可能であり、それゆえＡＣ波形が、これらの利点を達成するために用いられ得る。
【００５９】
[0061]ＡＣ検出サイクルの間に電極を再充電する能力は、犠牲電極、電流通過反応で分子特性を変化させる電極（例えば、銀を含む電極）、または電流通過反応で分子特性を変化させる電極が使用されるとき、有益であり得る。電極は、直流信号が使用されるとき、検出サイクル中に消耗し得る。再充電は、電極が小さいとき（例えば、平方ミリメートル当たり少なくとも５００の電極を有する電極アレイに供給するために十分に小さいとき）問題になり得る、電極が完全に枯渇するなどの消耗限界に到達することを防止し得る。電極寿命は、場合によっては、電極幅と共に進み、少なくとも部分的に、それに依存する。
【００６０】
[0062]ナノポアを通過するイオン電流を測定する好適な状態は、当技術分野で知られており、例が本明細書で提供される。測定は、膜および細孔を横断して印加される電圧により実行され得る。いくつかの実施形態では、電圧は、−４００ｍＶ〜＋４００ｍＶの範囲にあり得る。用いられる電圧は、−４００ｍＶ、−３００ｍＶ、−２００ｍＶ、−１５０ｍＶ、−１００ｍＶ、−５０ｍＶ、−２０ｍＶ、および０ｍＶから選択される下限と、＋１０ｍＶ、＋２０ｍＶ、＋５０ｍＶ、＋１００ｍＶ、＋１５０ｍＶ、＋２００ｍＶ、＋３００ｍＶ、および＋４００ｍＶから別々に選択される上限とを有する範囲にあることが好ましい。用いられる電圧は、１００ｍＶ〜２４０ｍＶの範囲にあることがさらに好ましく、１６０ｍＶ〜２４０ｍＶの範囲にあることが最も好ましい。増大された印加電位を用いたナノポアによって異なるヌクレオチド間の識別能力を増大させることが可能である。ＡＣ波形およびタグ付けされたヌクレオチドを用いた核酸の配列決定は、その全体が引用することにより本明細書に組み込まれる、２０１３年１１月６日に提出された「Ｎｕｃｌｅｉｃ  Ａｃｉｄ  Ｓｅｑｕｅｎｃｉｎｇ  Ｕｓｉｎｇ  Ｔａｇｓ（タグを用いた核酸配列決定）」という名称の米国特許公開第ＵＳ２０１４／０１３４６１６で説明されている。米国２０１４／０１３４６１６で説明されたタグ付けされたヌクレオチドに加えて、配列決定は、例えば、５つの一般的な核酸塩基、アデニン、シトシン、グアニン、ウラシル、およびチミンの（Ｓ）−グリセロール・ヌクレオシド・三リン酸塩（ｇＮＴＰｓ）などの糖または非環式の部分を欠く、ヌクレオチド類似物を用いて実行され得る（Ｈｏｒｈｏｔａら、Ｏｒｇａｎｉｃ  Ｌｅｔｔｅｒｓ、８：５３４５−５３４７［２００６］）。
【００６１】
Ｃ．ナノポア配列決定セルの電気回路
[0063]図４は、ナノポアセル２００などのナノポアセル内の電気回路４００（図２の電気回路２２２の一部分を含み得る）の一実施形態を示す。上述のように、いくつかの実施形態では、電気回路４００は、ナノポアセンサチップ内の複数のナノポアセルまたは全てのナノポアセル間で共有され得、それゆえ、共通電極とも称され得る対電極２１０を含む。共通電極は、電圧源ＶＬＩＱ４２０に接続することによって、共通の電位を、ナノポアセル内の脂質二重層（例えば、脂質二重層２１４）と接触するバルク電解質（例えば、バルク電解質２０８）に印加するように構成されることが可能である。いくつかの実施形態では、ＡＣ非ファラデー性モードが、電圧ＶＬＩＱをＡＣ信号（例えば、方形波）で変調するために利用され、それをナノポアセル内で脂質二重層に接触するバルク電解質に印加し得る。いくつかの実施形態では、ＶＬＩＱは、±２００〜２５０ｍＶの大きさおよび例えば２５〜４００Ｈｚの周波数を有する方形波である。対電極２１０と脂質二重層（例えば、脂質二重層２１４）との間のバルク電解質は、例えば１００μＦ以上などの大きなコンデンサ（図示せず）によってモデル化され得る。
【００６２】
[0064]図４は、作用電極（例えば、作用電極２０２）および脂質二重層（例えば、脂質二重層２１４）の電気特性を表す電気モデル４２２も示す。電気モデル４２２は、脂質二重層に関連付けられたキャパシタンスをモデル化するコンデンサ４２６（ＣＢｉｌａｙｅｒ）と、ナノポア内の個々のタグの存在に基づいて変化し得る、ナノポアに関連付けられた可変抵抗をモデル化する抵抗器４２８（ＲＰＯＲＥ）とを含む。電気モデル４２２は、２重層キャパシタンス（ＣＤｏｕｂｌｅ  Ｌａｙｅｒ）を有し、作用電極２０２およびウェル２０５の電気特性を表すコンデンサ４２４も含む。作用電極２０２は、他のナノポアセル内の作用電極から独立した別個の電位を印加するように構成され得る。
【００６３】
[0065]パスデバイス４０６は、脂質二重層および作用電極を電気回路４００から接続または切断するために使用され得るスイッチである。パスデバイス４０６は、電圧刺激がナノポアセル内の脂質二重層を横断して印加されることを有効化または無効化するために、メモリビットによって制御され得る。脂質が、脂質二重層を形成するために堆積される前では、２つの電極間のインピーダンスは、セルのウェルが封止されていないため、非常に低く、それゆえパスデバイス４０６は、短絡状態を回避するために開路に維持され得る。パスデバイス４０６は、脂質溶媒がナノポアセルに堆積されてナノポアセルのウェルを封止した後、閉じられ得る。
【００６４】
[0066]回路４００は、オンチップ積分コンデンサ４０８（ｎｃａｐ）をさらに含み得る。積分コンデンサ４０８は、リセット信号４０３を使用しスイッチ４０１を閉じ、その結果、積分コンデンサ４０８が電圧源ＶＰＲＥ４０５に接続されることによって、事前充電され得る。いくつかの実施形態では、電圧源ＶＰＲＥ４０５は、例えば、９００ｍＶの大きさの固定の正電圧を提供する。スイッチ４０１が閉じられているとき、積分コンデンサ４０８は、電圧源ＶＰＲＥ４０５の正電圧レベルまで事前充電され得る。
【００６５】
[0067]積分コンデンサ４０８が事前充電された後、リセット信号４０３が使用されスイッチ４０１が開路され、その結果、積分コンデンサ４０８は、電圧源ＶＰＲＥ４０５から切断される。この時点では、電圧源ＶＬＩＱのレベルにより、対電極２１０の電位は、作用電極２０２（および積分コンデンサ４０８）の電位より高いレベルにあるか、その反対でもあり得る。例えば、電圧源ＶＬＩＱからの方形波の正位相の間（例えば、ＡＣ電圧源信号サイクルの明または暗期間）、対電極２１０の電位は、作用電極２０２の電位より高いレベルにある。電圧源ＶＬＩＱからの方形波の負位相の間（例えば、ＡＣ電圧源信号サイクルの暗または明期間）、対電極２１０の電位は、作用電極２０２の電位より低いレベルにある。したがって、いくつかの実施形態では、積分コンデンサ４０８は、対電極２１０と作用電極２０２との間の電位差により、明期間の間に電圧源ＶＰＲＥ４０５の事前充電された電圧レベルからさらに高いレベルまで充電され、暗期間中により低いレベルに放電され得る。他の実施形態では、充電および放電は、それぞれ暗期間および明期間に発生し得る。
【００６６】
[0068]積分コンデンサ４０８は、１ｋＨｚ、５ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、またはそれを超え得る、アナログデジタル変換器（ＡＤＣ）４１０のサンプリング速度による固定された期間に、充電または放電され得る。例えば、１ｋＨｚのサンプリング速度で、積分コンデンサ４０８は、約１ｍｓの期間中、充電／放電し、次に、電圧レベルがサンプリングされ、積分期間の終わりにＡＤＣ４１０によって変換され得る。個々の電圧レベルは、ナノポア内の個々のタグ種に対応し、それゆえ、鋳型上の目下の位置でのヌクレオチドに対応し得る。
【００６７】
[0069]ＡＤＣ４１０によるサンプリングされた後、積分コンデンサ４０８は、リセット信号４０３を使用しスイッチ４０１を閉じ、その結果、積分コンデンサ４０８が電圧源ＶＰＲＥ４０５に再接続されることによって、再び事前充電され得る。積分コンデンサ４０８を事前充電するステップと、積分コンデンサ４０８が充電または放電する一定の期間待機するステップと、積分コンデンサの電圧レベルをＡＤＣ４１０によってサンプリングおよび変換するステップとが、配列決定プロセスの間中サイクルで繰り返され得る。
【００６８】
[0070]デジタルプロセッサ４３０は、例えば、正規化、データバッファリング、データフィルタリング、データ圧縮、データ削減、イベント抽出、またはナノポアセルアレイからのＡＤＣ出力データを多様なデータフレームへのアセンブリングなどのために、ＡＤＣ出力データを処理し得る。いくつかの実施形態では、デジタルプロセッサ４３０は、塩基判定などのさらに下流の処理を実行し得る。デジタルプロセッサ４３０は、ハードウェア（例えば、ＧＰＵ、ＦＰＧＡ、ＡＳＩＣなどの内部の）またはハードウェアとソフトウェアとの組合せとして実装され得る。
【００６９】
[0071]したがって、ナノポアを横断して印加される電圧信号は、ナノポアの個々の状態を検出するために用いられ得る。ナノポアの可能な状態の１つは、タグが取り付けられたポリホスフェートがナノポアの筒に存在しない場合、開放チャネル状態である。ナノポアの別の４つの可能な状態は、タグが取り付けられたポリホスフェートヌクレオチドの４つの異なるタイプ（Ａ、Ｔ、ＧまたはＣ）のうちの１つがナノポアの筒内に保持されるときの状態に各々対応する。ナノポアのさらに別の可能な状態は、脂質二重層が断裂するときである。
【００７０】
[0072]積分コンデンサ４０８での電圧レベルが、固定された期間後に測定されるとき、ナノポアの異なる状態は、異なる電圧レベルの測定値をもたらし得る。これは、積分コンデンサ４０８（すなわち、時間に対する積分コンデンサ４０８の電圧のグラフの傾きの程度）での電圧減衰率（放電による減少または充電による増大）が、ナノポアの抵抗（例えば、抵抗器ＲＰＯＲＥ４２８の抵抗）に依存するからである。より詳しくは、異なる状態のナノポアに関連付けられた抵抗が、分子（タグ）の別個の化学構造に起因して異なるので、異なる対応する電圧減衰率は、観察され得るようになり、ナノポアの異なる状態を識別するために用いられ得る。電圧減衰曲線は、ＲＣ時定数τ＝ＲＣを有する指数関数曲線であり得て、ここで、Ｒは、ナノポアに関連付けられた抵抗（すなわち、ＲＰＯＲＥ４２８）であり、Ｃは、Ｒに並列の膜に関連付けられたキャパシタンス（すなわち、コンデンサ４２６（ＣＢｉｌａｙｅｒ））である。ナノポアセルの時定数は、例えば、約２００〜５００ｍｓであり得る。減衰曲線は、二重層の詳細な実施により、指数関数曲線に正確に一致し得ないが、減衰曲線は、指数関数曲線に類似し、単調であり得て、それゆえ、タグの検出を可能にする。
【００７１】
[0073]いくつかの実施形態では、開放チャネル状態にあるナノポアに関連付けられた抵抗は、１００Ｍｏｈｍ〜２０Ｇｏｈｍまでの範囲内にあり得る。いくつかの実施形態では、タグが、ナノポアの筒内部に存在する状態にあるナノポアに関連付けられた抵抗は、２００ＭＯｈｍ〜４０ＧＯｈｍまでの範囲内にあり得る。他の実施形態では、積分コンデンサ４０８は、ＡＤＣ４１０へ導く電圧が、電気モデル４２２内の電圧減衰によりやはり変化することになるため、省略され得る。
【００７２】
[0074]積分コンデンサ４０８での電圧の減衰率は、異なる方法で決定され得る。上で説明したように、電圧減衰率は、一定の時間間隔の間の電圧減衰を測定することによって決定され得る。例えば、積分コンデンサ４０８での電圧は、最初に時間ｔ１でＡＤＣ４１０により測定され、次に、電圧は、時間ｔ２でＡＤＣ４１０により再び測定される。時間曲線に対する積分コンデンサ４０８での電圧の傾きがより急であるとき、電圧差はより大きく、電圧曲線の傾きがより緩やかなとき、電圧差はより小さい。このように、電圧差は、積分コンデンサ４０８での電圧の減衰率を、ゆえに、ナノポアセルの状態を決定するための測定基準として用いられ得る。
【００７３】
[0075]他の実施形態では、電圧減衰率は、選択された電圧減衰量のために必要な持続時間を測定することによって決定され得る。例えば、電圧が第１の電圧レベルＶ１から第２の電圧レベルＶ２に降下または増大するのに必要な時間が測定され得る。時間に対する電圧曲線の傾きがより急であるとき、必要な時間はより少なく、時間に対する電圧曲線の傾きがより緩やかなとき、必要な時間はより大きい。このように、必要な測定時間は、積分コンデンサｎｃａｐ４０８での電圧の減衰率を、ゆえに、ナノポアセルの状態を決定するための測定基準として用いられ得る。当業者には、例えば、電流測定技術を含む、ナノポアの抵抗を測定するために必要とされ得る多様な回路を理解されよう。
【００７４】
[0076]いくつかの実施形態では、電気回路４００は、オンチップに、パスデバイス（例えば、パスデバイス４０６）および追加のコンデンサ（例えば、積分コンデンサ４０８（ｎｃａｐ））を含まないことがあり、それによりナノポアベースの配列決定チップのサイズの削減を支援する。膜（脂質二重層）の薄い性質のため、膜に関連付けられたキャパシタンス（例えば、コンデンサ４２６（ＣＤｉｌａｙｅｒ））のみで、追加のオンチップのキャパシタンスを必要とすることなく必要なＲＣ時定数を生み出すのに十分とすることができる。それゆえ、コンデンサ４２６は、積分コンデンサとして使用され得て、電圧信号ＶＰＲＥによって事前充電され、続いて、電圧信号ＶＬＩＱによって放電または充電され得る。そうでなければ電気回路内にオンチップで作製される追加のコンデンサおよびパスデバイスをなくすことにより、ナノポア配列決定チップ内の単一のナノポアセルのフットプリントを著しく減少させることができ、それにより、（例えば、ナノポア配列決定チップ内の数百万ものセルを有する）ますます多くのセルを含むためにナノポア配列決定チップを拡大することが容易になる。
【００７５】
Ｄ．ナノポアセル内でのデータサンプリング
[0077]核酸の配列決定を実行するために、積分コンデンサ（例えば、積分コンデンサ４０８（ｎｃａｐ））またはコンデンサ４２６（ＣＢｉｌａｙｅｒ）の電圧レベルは、タグ付けされたヌクレオチドが核酸に加えられている間に、ＡＤＣ（例えば、ＡＤＣ４１０）によってサンプリングされ変換され得る。ヌクレオチドのタグは、例えば、ＶＬＩＱがＶＰＲＥより低いような印加電圧のとき、対電極および作用電極を介して印加される、ナノポアを横断する電界によって、ナノポアの筒内へと押し入れられ得る。
【００７６】
１．充填
[0078]充填事象は、タグ付けされたヌクレオチドが、鋳型（例えば、核酸断片）に取り付けられ、タグがナノポアの筒の内外に進むときにあたる。これは、充填事象の間に複数回発生し得る。タグが、ナノポアの筒内にあるとき、ナノポアの抵抗は、より高く、より低い電流がナノポアを通り流れ得る。
【００７７】
[0079]配列決定の間、タグは、いくつかのＡＣサイクル状態でナノポア内に存在しないことがあり（開放チャネル状態と呼ぶ）、この場合電流は、ナノポアのより低い抵抗のために、最も高い。タグがナノポアの筒内へ引き込まれるとき、ナノポアは、明モードである。タグがナノポアの筒外へと押し出されるとき、ナノポアは、暗モードである。
【００７８】
２．明および暗期間
[0080]ＡＣサイクルの間、積分コンデンサでの電圧は、ＡＤＣによって複数回サンプリングされ得る。例えば、ある実施形態では、ＡＣ電圧信号が、システム全体に、例えば、約１００Ｈｚで印加され、ＡＤＣの取得速度は、セルあたり約２０００Ｈｚであり得る。このように、ＡＣサイクル（ＡＣ波形のサイクル）毎に取得される約２０のデータポイント（電圧測定値）が存在し得る。ＡＣ波形の１サイクルに対応するデータポイントは、１セットと呼ばれ得る。ＡＣサイクル毎のデータポイントの１セット内には、例えば、明モード（期間）に対応し得る、ＶＬＩＱがＶＰＲＥより低いときキャプチャされるサブセットが存在し得て、このときタグは、ナノポアの筒内へと押し込まれる。別のサブセットは、暗モード（期間）に対応し得て、このときタグは、例えば、ＶＬＩＱがＶＰＲＥより高いとき、印加される電界によってナノポアの筒外へと押し出される。
【００７９】
３．測定電圧
[0081]データポイント毎に、スイッチ４０１が開路のとき、積分コンデンサ（例えば、積分コンデンサ４０８（ｎｃａｐ）またはコンデンサ４２６（ＣＢｉｌａｙｅｒ））における電圧は、例えば、ＶＬＩＱがＶＰＲＥより高いとき、ＶＰＲＥからＶＬＩＱに増大し、ＶＬＩＱがＶＰＲＥより低いとき、ＶＰＲＥからＶＬＩＱに減少するように、ＶＬＩＱによる充電／放電の結果として減衰する挙動で変化していく。最終的な電圧値は、ＶＬＩＱから作用電極の電荷だけずれる。積分コンデンサでの電圧レベルの変化率は、ナノポアを含み、結果としてナノポア内の分子（例えば、タグ付けされたヌクレオチドのタグ）を含み得る、二重層の抵抗の値によって支配され得る。電圧レベルは、スイッチ４０１が開路した後の所定時間に測定され得る。
【００８０】
[0082]スイッチ４０１は、データ収集速度で動作し得る。スイッチ４０１は、通常、ＡＤＣによる測定の直後の２回のデータ取得間の比較的短時間、閉路され得る。スイッチは、複数データポイントがサイクル毎に収集されることを可能にする。スイッチ４０１が開路のままのとき、積分コンデンサでの電圧レベルおよび、それゆえ、ＡＤＣの出力値は、完全に減衰し、そこに留まり得る。そのような複数の測定は、固定されたＡＤＣ（例えば、平均化され得る、より多数の測定による８ビットから１４ビット）を用いたより高い分解能を可能にさせ得る。複数の測定は、ナノポア内に充填される分子に関する動態情報をさらに提供し得る。時間の情報により、どれだけの長さで充填が発生するかの決定を可能にさせ得る。これは、核酸鎖に加えられる複数のヌクレオチドが配列決定されつつあるか否かを判定することを支援することにも用いられ得る。
【００８１】
[0083]図５は、ＡＣサイクルの明期間および暗期間中のナノポアセルから取得されたデータポイントの例を示す。図５では、データポイントでの変化は、図解目的用に強調されている。作用電極または積分コンデンサに印加される電圧（ＶＰＲＥ）は、例えば、９００ｍＶなどの一定のレベルにある。ナノポアセルの対電極に印加される電圧信号５１０（ＶＬＩＱ）は、方形波として示されるＡＣ信号であり、このときデューティサイクルは、５０％以下、例えば約４０％のような任意の好適な値であり得る。
【００８２】
[0084]明期間５２０の間、対電極に印加される電圧信号５１０（ＶＬＩＱ）は、作用電極に印加される電圧ＶＰＲＥより低く、その結果、タグは、作用電極および対電極に印加される、異なる電圧レベルに起因する電界によって、ナノポアの筒内に押し込まれ得る（例えば、タグ上の電荷および／またはイオンの流れにより）。スイッチ４０１が開路のとき、ＡＤＣの前のノードでの（例えば、積分コンデンサでの）電圧は、減少していく。電圧データポイントが取得された後（例えば、指定された期間の後）、スイッチ４０１は、閉路され得て、測定ノードでの電圧は、ＶＰＲＥへと再び戻るように増大していく。プロセスは、複数の電圧データポイントを測定するために繰り返され得る。このようにして、複数のデータポイントは、明期間の間に取得され得る。
【００８３】
[0085]図５に示すように、ＶＬＩＱ信号の符号の変化の後の明期間内の第１のデータポイント５２２（第１のポイントデルタ（ＦＰＤ）とも呼ばれる）は、後続のデータポイント５２４よりも低いことがあり得る。これは、ナノポア内にタグが存在しないからであり（開流路）、それゆえ、それは低抵抗および高放電率を有するためであり得る。いくつかの例では、第１のデータポイント５２２は、図５に示すようなＶＬＩＱレベルを超え得る。これは、信号をオンチップコンデンサに接続する二重層のキャパシタンスに起因し得る。データポイント５２４は、充填事象が発生した、すなわち、タグがナノポアの筒内に押し込まれた後取得され得て、この場合ナノポアの抵抗、およびそれゆえの積分コンデンサの放電速度は、ナノポアの筒内に押し込まれるタグの個々のタイプに依存する。データポイント５２４は、以下で説明するように、ＣＤｏｕｂｌｅ  Ｌａｙｅｒ４２４で生成される電荷により、測定毎にわずかに減少し得る。
【００８４】
[0086]暗期間５３０の間、対電極に印加される電圧信号５１０（ＶＬＩＱ）は、作用電極に印加される電圧ＶＰＲＥより高く、その結果、何れのタグも、ナノポアの筒外に押し出され得る。スイッチ４０１が開路のとき、測定ノードでの電圧は、電圧信号５１０（ＶＬＩＱ）の電圧レベルがＶＰＲＥより高いので、増大する。電圧データポイントが取得された後（例えば、指定された期間の後）、スイッチ４０１は、閉路され得て、測定ノードでの電圧は、ＶＰＲＥへと再び戻るように減少していく。プロセスは、複数の電圧データポイントを測定するために繰り返され得る。このように、複数のデータポイントは、第１のポイントデルタ５３２および後続のデータポイント５３４を含む暗期間の間に取得され得る。上述のように、暗期間の間に、何れのヌクレオチドタグもナノポアの外に押し出され、それゆえ、任意のヌクレオチドタグに関する最小限度の情報が取得され、さらに正規化に用いられる。したがって、暗期間の間のセルからの出力電圧信号は、ほとんどまたは全く必要がない場合がある。
【００８５】
[0087]図５は、明期間５４０の間、対電極に印加される電圧信号５１０（ＶＬＩＱ）は、作用電極に印加される電圧ＶＰＲＥより低いにもかかわらず、充填事象が発生しない（開経路）ことも示す。したがって、ナノポアの抵抗は低く、積分コンデンサの放電速度は高い。結果的に、第１のデータポイント５４２および後続のデータポイント５４４を含む、取得されたデータポイントは、低電圧レベルを示す。
【００８６】
[0088]明または暗期間の間に測定される電圧は、ナノポアの一定の抵抗（例えば、１つのタグがナノポア内にある間に所与のＡＣサイクルの明モードの間に形成される）の測定毎にほぼ同一であると期待され得るが、このことは、電荷が２重層コンデンサ４２４（ＣＤｏｕｂｌｅ  Ｌａｙｅｒ）で生成する場合であり得ない。この電荷生成は、ナノポアセルの時定数をより長くさせる結果をもたらし得る。結果的に、電圧レベルは移動し、それにより測定値がサイクル内のデータポイント毎に減少するという結果をもたらし得る。このように、サイクル内で、データポイントは、図５に示すように、ある程度データポイントから別のデータポイントへ変化し得る。
【００８７】
４．塩基決定
[0089]ナノポアセンサチップの有効なナノポアセル毎に、生成モードが、核酸を配列決定するために実行され得る。配列決定中に取得されるＡＤＣ出力データは、より高い精度を提供するために、正規化され得る。正規化は、サイクル形状およびベースラインシフトなどの偏位効果を引き起こし得る。正規化の後、実施形態は、充填された経路の電圧のクラスタを決定し得て、ここで各クラスタは、異なるタグ種、およびそれゆえの異なるヌクレオチドに対応する。クラスタは、所与のヌクレオチドに対応する所与の電圧の確率を算出するために使用され得る。別の例として、クラスタは、異なるヌクレオチド（塩基）間での差別化のための分離電圧を決定するために用いられ得る。
【００８８】
[0090]配列決定処理に関するさらなる詳細は、例えば、「Ｎａｎｏｐｏｒｅ−Ｂａｓｅｄ  Ｓｅｑｕｅｎｃｉｎｇ  Ｗｉｔｈ  Ｖａｒｙｉｎｇ  Ｖｏｌｔａｇｅ  Ｓｔｉｍｕｌｕｓ（電圧刺激を変化させるナノポアベースの配列決定）」という名称の米国特許公開第２０１６／０１７８５７７、「Ｎａｎｏｐｏｒｅ−Ｂａｓｅｄ  Ｓｅｑｕｅｎｃｉｎｇ  Ｗｉｔｈ  Ｖａｒｙｉｎｇ  Ｖｏｌｔａｇｅ  Ｓｔｉｍｕｌｕｓ（電圧刺激を変化させるナノポアベースの配列決定）」という名称の米国特許公開第２０１６／０１７８５５４、「Ｎｏｎ−Ｄｅｓｔｒｕｃｔｉｖｅ  Ｂｉｌａｙｅｒ  Ｍｏｎｉｔｏｒｉｎｇ  Ｕｓｉｎｇ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｏｆ  Ｂｉｌａｙｅｒ  Ｒｅｓｐｏｎｓｅ  Ｔｏ  Ｅｌｅｃｔｒｉｃａｌ  Ｓｔｉｍｕｌｕｓ（電気的刺激に応答した二重層の測定を用いた非破壊二重層モニタリング）」という名称の米国特許出願第１５／０８５，７００、および「Ｅｌｅｃｔｒｉｃａｌ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｏｆ  Ｂｉｌａｙｅｒ  Ｆｏｒｍａｔｉｏｎ（二重層形成の電気的促進）」という名称の米国特許出願第１５／０８５，７１３の中で見つけることができる。
【００８９】
ＩＩＩ．ナノポアセルアレイ
[0091]配列決定ナノポアセルがナノポアセンサチップ上に配置されるとき、多くの核酸分子は並行して配列決定され得る。各セルは、いくつかの専用回路（例えば、積分コンデンサ）を有し得るが、いくつかの回路、例えば、ＡＤＣ、信号源、電極、または制御回路を共有することもできる。
【００９０】
[0092]図６は、図１に示されるＡ−Ａ線に沿って見たナノポアセンサチップ１４０内のナノポアセル１５０のアレイなどの、例となるナノポアセンサチップ内のナノポアセルのアレイ６００の断面図である。図６は、ナノポアセルのアレイ６００の行またはカラム内の複数のナノポアセルを示す。図２に関して上に説明されるように、各ナノポアセルは、ナノポアセンサチップのシリコン基板６３０および／または誘電体層６０１上に集積化された電気回路６２２を含む。各ナノポアセルは、誘電体層６０１および６０４によって形成されるそれぞれのウェル６０５、ならびにウェル６０５の底部に作用電極６０２を含む。ウェル６０５は、電解質の体積６０６を保持することができる。脂質二重層６１４は、誘電体層６０４上に形成され、各ウェル６０５を覆い得る。脂質二重層６１４は、各ウェル６０５の上部にナノポア６１６を含む。脂質二重層６１４の上部の試料室６１５は、分析されるべき分子、重合体がタグ付けされたヌクレオチド、または上に説明されるようなプライマを含み得るバルク電解質６０８を保持するように構成され得る。分析されるべき分子６７０は、例えば、ポリメラーゼと分子６７０との間の相互作用によって、ナノポア６１６上にドッキングされ得る）。いくつかの実施形態では、側壁６３６（図１に示される側壁１３６など）が、ナノポアセルのグループを分離するためにアレイ６００に含まれ得て、その結果、各グループは、特徴づけのための異なるサンプルを受け取り得る。いくつかの実施形態では、ナノポアセンサチップは、試料室６１５を囲むカバープレート６３０を含み得る。
【００９１】
[0093]異なるナノポアセルからの対電極６１０は、試料室６１５内に配置され得、共通ＶＬＩＱをナノポアセルに印加するための電圧源６２８に接続され得る。異なるナノポアセルのための対電極６１０は、共通電極を形成するために互いに物理的に接続され得る。異なるナノポアセルの作用電極６０２は、共通電圧源に接続され得るか、または異なる電圧源に独立して接続され得る。いくつかの実施形態では、異なるナノポアセルの電気回路６２２は、バス６６０に接続され得、異なるナノポアセルの積分コンデンサ上の電圧レベルは、以下に詳細に説明されるように異なるナノポアセルを連続して選択することによって、バス６６０を通じて連続的に読み出され得る。
【００９２】
[0094]図７は、ナノポアセル７０８の二次元アレイを含む、例となるナノポアセルアレイ７００の上面図である。ナノポアセルアレイ７００は、数千または数百万ものナノポアセルを含み得る。例えば、１つの実施形態では、ナノポアセルアレイ７００は、５１２の線および５１２のカラム内に配置された５１２×５１２のナノポアセルを含み得る。いくつかの実施形態では、ナノポアセルアレイ７００は、異なるバンク７０６にグループ分けされ得、各バンクが、ナノポアセルアレイ７００内のナノポアセルのサブセットを含み得る。いくつかの実施形態では、ナノポアセルアレイ７００の各カラム内のナノポアセルは、一緒にグループ化され得、各カラム内のナノポアセルの積分コンデンサにおける電圧レベルは、ＡＤＣ７１２によってサンプリングされて変換され得る。カラム内のナノポアセルは、ナノポアセンサチップの全体の面積および電力消費を低減するために、同じＡＤＣを共有し得る。
【００９３】
[0095]行ドライバおよび事前充電回路７１８は、１つまたは複数の行内のナノポアセルを選択的に事前充電するために使用され得る（例えば、図４のスイッチ４０１を閉じて、行選択線（またはワード線）７１４を使用して１つまたは複数の行内のナノポアセルをＶＰＲＥに接続することによって）。行ドライバおよび事前充電回路７１８はまた、行選択線（すなわち、ワード線）７１４を使用して各行を連続的に選択するために使用され得る。選択された行上のナノポアセルの積分コンデンサは、対応するカラム線７１６に接続され得る（例えば、オンチップ積分コンデンサ４０８（ｎｃａｐ）とＡＤＣ４１０と間のスイッチ（図示せず）を通じて、またはオンチップ積分コンデンサ４０８（ｎｃａｐ）が使用されない場合には、パスデバイス４０６を通じて）。選択された行上のナノポアセルからの電圧信号は、任意選択的に、対応するカラム増幅器７２０によって処理され（例えば、検知されて増幅され）、対応するＡＤＣ７１２によってデジタル出力に変換され得る。いくつかの実施形態では、複数のカラムが、同じカラム増幅器およびＡＤＣによってサーブされ得る。
【００９４】
[0096]図８は、ナノポアセル８０２の二次元アレイを含む、例となるナノポアセルアレイ８００の模式図である。ナノポアセルアレイ８００は、ナノポアセンサチップのすべてのナノポアセルを含み得るか、またはナノポアセンサチップのナノポアセルのサブセット（例えば、バンク）のみを含み得る。各ナノポアセル８０２の作用電極は、電圧源（例えば、図４のＶＰＲＥ）（図示せず）に接続され得、各ナノポアセル８０２の対電極は、共通信号ＶＬＩＱに接続され得る。ナノポアセルアレイ８００は、複数のカラム線８２０を含み、各カラム線８２０が、同じカラム内のナノポアセル８０２に接続され、かつＡＤＣ８４０に接続される。ナノポアセルアレイ８００は、Ｍ行のナノポアセル８０２を含み、Ｍ行の各々は、行選択線８１０−０から８１０−Ｍ−１によって選択可能である。
【００９５】
[0097]配列決定プロセスの間、各ナノポアセル８０２の積分コンデンサは、まず、作用電極に印加される電圧源ＶＰＲＥによって事前充電され得（例えば、図４に示されるようなスイッチ４０１を通じて）、共通信号ＶＬＩＱは、上に説明されるように、ナノポアセル８０２の対電極に印加され得る。ナノポアセル８０２上の積分コンデンサが充電／放電された後、Ｍ行の各々が連続的に選択され得て、行上のナノポアセルの積分コンデンサを対応するカラム線および対応するＡＤＣに接続する。積分コンデンサは、寄生コンデンサを通じて接続することを防ぐためにバッファされ得る。あるカラムのためのＡＤＣ８４０は、こうして、カラム内のナノポアセルの積分コンデンサの電圧レベルを連続してサンプリングして変換し得る。
【００９６】
[0098]このようにして、データサンプルの１つのセットは、それぞれの事前充電および充電／放電動作後にナノポアセルアレイのカラム内のナノポアセルから取得され得る。複数の事前充電および充電／放電動作が、ＡＣサイクルの明および暗期間において実施されるとき、データサンプルの複数のセットが取得され得、データサンプルの各セットが、カラム内のナノポアセルの各々からの１つのデータサンプルを含む。
【００９７】
[0099]図９は、ＡＣサイクルの間の、ナノポアセルアレイ８００などのナノポアセルアレイのカラム内のナノポアセルから取得されたデータサンプルの例を例証する。図９では、横軸は、配列決定プロセスの間の時間を表す。図９は、ＡＣサイクルの明期間の時間ＴＢの間、合計でＫ個のサンプルが、カラムにサーブするＡＤＣによって各ナノポアセルから取得され得ることを示す。
【００９８】
[0100]図８に関して上に説明されるように、ナノポアセルアレイのカラムは、各々が異なる行上にあるＭ個のナノポアセルを含み得る。ＡＤＣは、行０内のナノポアセルについての１つのデータサンプル、行１内のナノポアセルについての１つのデータサンプル、（中略）、および行Ｍ−１内のナノポアセルについての１つのデータサンプルを取得し得る。各ＡＤＣ取得は、ナノポアセルの電極に印加されるＡＣ信号よりもはるかに高速であるクロック信号によって制御され得る。カラム内の各ナノポアセルが一度サンプリングされると、カラム内のナノポアセルは、再び、電圧源ＶＰＲＥによって事前充電され、共通信号ＶＬＩＱによって充電／放電され得る。その後、第２のデータサンプルが、カラム内のＭ個のナノポアセルの各々から連続的にまたはパイプライン内で取得され得る。配列決定プロセスは、明期間の間、カラム内のＭ個のナノポアセルの各々からＫ個のサンプルを取得するために繰り返され得る。その結果、合計でＭ×Ｋ個のサンプルが、明期間の時間ＴＢの間、各カラム内のＭ個のナノポアセルから取得され得る。したがって、ＡＤＣのサンプル速度は、明期間の時間ＴＢの間にＭ×Ｋ個のサンプルを取得するために、少なくともＭ×Ｋ／ＴＢであり得る。データサンプルは、暗期間の間、同様の様式で取得され得る。
【００９９】
ＩＶ．フェーズドナノポアセルアレイ
[0101]上に論じられるように、例えばアナログデジタル変換器の限られたサンプリングおよび変換速度、ならびに／またはバス、データ記憶デバイス、もしくはデータ処理回路の限られた帯域幅に起因して、可能性のあるサンプリング速度に対する上限が存在する。カラム内のすべてのナノポアセルが共通ＶＬＩＱ信号によって制御されるとき、ほぼすべての有用なデータが、共通明期間の間に取得される一方、暗期間の間、有用なデータは、ほとんどまたは全く取得されないことがある。したがって、データサンプリングおよび変換回路の帯域幅のかなりの部分は、少なくとも暗期間の間は有用なデータを取得するために利用されないことがある。
【０１００】
[0102]本明細書に開示される技術は、異なる位相を有するＡＣ信号をカラム内の異なるナノポアセルに印加することによって、上の問題を解決し、サンプリングおよび変換回路のセルあたりの効果的なサンプリング速度を増加させる。その結果、一部のナノポアセルが暗期間にあるとき、一部の他のナノポアセルは明期間にあり、共有サンプリングおよび変換回路によってサンプリングされている。例えば、いくつかの実施形態では、カラム内のナノポアセルは、２つ以上のグループに分けられ得る。共通ＶＬＩＱが、すべてのナノポアセルの対電極に印加され得、ナノポアセルの各グループ内のナノポアセルの作用電極に印加されるＡＣ信号ＶＰＲＥの位相が、異なる値によって遅延され得る。このようにして、任意の所与の時間において、データサンプリングおよび変換回路は、暗期間が、例えば、正規化目的のためだけに、最小限にサンプリングされる状態で、明期間にあるカラム内のナノポアセルの部分からの出力電圧信号をサンプリングして変換し得る。そのようなものとして、データサンプリングおよび変換は、明期間にある各ナノポアセルに対してより高い速度で実施され得る。さらには、暗期間が最小限にのみサンプリングされるため、暗期間が不必要に高い速度でサンプリングされる場合とは対照的に、取得されるデータのすべてまたはほぼすべてが有用である。
【０１０１】
Ａ．アーキテクチャ
[0103]図１０は、本開示のある態様による、ナノポアセル１００２の二次元アレイを含む、例となるナノポアセルアレイ１０００の模式図である。図８のナノポアセルアレイ８００と同様に、ナノポアセルアレイ１０００は、ナノポアセンサチップのすべてのナノポアセルを含み得るか、またはナノポアセンサチップのナノポアセルのサブセットのみを含み得る。ナノポアセルアレイ１０００は、複数のカラム線１０２０を含み、各カラム線１０２０が、同じカラム内のナノポアセル１００２に接続され、かつＡＤＣ１０４０に接続される。ナノポアセルアレイ１０００は、Ｍ行のナノポアセル１００２を含み、Ｍ行の各々は、行選択線１０１０によって選択可能である。ナノポアセルアレイ１０００内のナノポアセル１００２は、Ｎ個のグループに分けられ得、Ｎは、２からカラム内のナノポアセルの総数の間の任意の数であり得る。１つの実施形態では、ナノポアセルアレイ１０００は、Ｎ個のグループの各グループがＭ／Ｎ行内にナノポアセルを含み得るように分けられ得る。他の実施形態では、ナノポアセルアレイ１０００内のナノポアセル１００２は、異なる様式でＮ個のグループに分けられ得る。例えば、一部のグループは、一部の他のグループよりも多くのナノポアセルを有し得る。いくつかの実施形態では、ナノポアセルは１行おきに同じグループ内にあり得る。いくつかの実施形態では、ナノポアセルは行の対ごとに交代で同じグループ内にあり得る。いくつかの実施形態では、グループ内のナノポアセルは、同じ領域内にあり得る。いくつかの実施形態では、グループ内のナノポアセルは、同じ領域内にないことがあり、他のグループ内のナノポアセルによって分離され得る。
【０１０２】
[0104]ナノポアセルアレイ１０００内の各ナノポアセル１００２の対電極は、一定の電圧レベルであり得る共通信号ＶＬＩＱ（図示せず）に接続され得る。Ｎ個のグループの各グループ内のナノポアセル１００２の作用電極は、共通信号ＶＰＲＥ（１０３０）に接続され得、Ｎ個のグループのための信号ＶＰＲＥ（すなわち、ＶＰＲＥ１、ＶＰＲＥ２、（中略）、ＶＰＲＥＮ）は、Ｎ個のグループに独立して印加され得、互いに異なる位相にあり得る。例えば、Ｎ個のグループのための信号ＶＰＲＥは、同じ信号源からのものであり得るが、遅延線またはゲートによって異なって遅延され得る。遅延は、以下の図１１に例証されるように、サンプリングが主に明期間の間であることを可能にする。このようにして、より高い粒度での制御は、ナノポアセルのより多くのグループが異なるＶＰＲＥ信号を受信することにより達成され得る。グループ化は、同じＶＰＲＥ信号をグループ内のナノポアセルに印加することによって電気的に行われるため、グループ化は、ナノポアセルの作用電極がサブグループレベルまたはセルレベルにおいて独立してアドレス可能であるときには、スケーラブルかつ動的に構成可能であり得る。
【０１０３】
[0105]いくつかの実装形態では、各ナノポアセルは、スイッチを含み得る。スイッチは、図４のスイッチ４０１、例えば、スイッチ４０１の上流、またはスイッチ４０１と並列に接続され得るが、協調制御信号を伴う。スイッチは、ナノポアセルの作用電極（および電圧信号ＶＰＲＥ４０５）を高電圧レベルまたは低電圧レベルに選択的に接続し得る。例えば、スイッチは、作用電極が、ＡＣ制御信号のサイクルのある部分の間は高電圧レベルに接続され得、サイクルの別の部分の間は低電圧レベルに接続され得るように、方形波または矩形波信号などのＡＣ制御信号によって制御され得る。いくつかの実施形態では、スイッチは、逆制御信号によって制御される２つのスイッチを使用して実装され得、この場合、一方のスイッチは、作用電極を高電圧レベルに接続するように構成され得、もう一方のスイッチは、作用電極を低電圧レベルに接続するように構成され得る。ＡＣ制御信号は、デジタルクロック信号などのデジタル信号であり得る。高電圧レベルは、共通信号ＶＬＩＱよりも高くてもよく、低電圧レベルは、共通信号ＶＬＩＱよりも低くてもよい。そのようなものとして、ＡＣ  ＶＰＲＥ信号は、ナノポアセルに効果的に印加され得る。異なるＶＰＲＥ信号は、異なるデジタルＡＣ制御信号（例えば、異なる位相遅延を有する）をナノポアセルに印加することによって、異なるナノポアセルに印加され得る。いくつかのナノポアセルは、ナノポアセルのＮ個のグループのグループを形成するために、同じ位相を有するデジタルＡＣ制御信号を受信し得る。このようにして、グループは、１つまたは複数のナノポアセルを含み得、ナノポアセルのグループ化は、より柔軟かつ動的であり得る。例えば、グループ化は、ナノポアセルに印加されるデジタルＡＣ制御信号を変更することによって動的に変更され得、同じ付近にないナノポアセルが、グループを形成し得る。
【０１０４】
[0106]いくつかの実装形態では、ナノポアセンサチップは、ナノポアセンサチップのナノポアセルの上に２つ以上の異なる流体チャネルを含み得る。ナノポアセンサチップ内のナノポアセルは、それらが入っている流体チャネルに基づいてグループ化され得る。例えば、異なる流体チャネル内のナノポアセルは、異なるグループに割り当てられ得る。いくつかの実装形態では、２つ以上の流体チャネル内のナノポアセルが、一緒にグループ化され得る。異なるＡＣ信号ＶＬＩＱは、次いで、異なるグループ内のナノポアセルの対電極を駆動するために使用され得る。例えば、異なるグループ内のナノポアセルの対電極を駆動するためのＡＣ信号は、異なる位相または遅延を有し得る。ＶＬＩＱ信号の異なる位相の結果として、異なるグループ内のナノポアセルは、異なる時に明期間にあり得、したがって異なるグループ内のナノポアセルの出力は、共有サンプリング回路によって異なる時にサンプリングされ得る。
【０１０５】
Ｂ．異なる位相を有する異なるセルグループのＡＣ信号
[0107]図１１は、本開示のある態様による、ナノポアセルアレイ１０００などのナノポアセルアレイのための例となるＡＣ信号（ＶＰＲＥ）を例証する。Ｍ行を有するナノポアセルアレイ１０００内のナノポアセルは、Ｎ個のグループに分けられ得る。図１１は、複数のグラフを含み、各グラフは、Ｎ個のグループのセルグループに印加されるＡＣ信号および対応するサンプル点を示す。図１１の横軸は、配列決定プロセスの間の時間を表す。
【０１０６】
[0108]図１１に示されるように、ナノポアセルアレイ１０００内の各ナノポアセルの対電極は、一定の電圧レベルであり得る共通信号ＶＬＩＱに接続され得る。Ｎ個のグループの各グループ内のナノポアセルの作用電極は、信号ＶＰＲＥに接続され得、Ｎ個のグループのための信号ＶＰＲＥ（すなわち、ＶＰＲＥ１、ＶＰＲＥ２、（中略）、ＶＰＲＥＮ）は、互いと異なる位相にあり得る。
【０１０７】
[0109]いくつかの実施形態では、Ｎ個のグループのための信号ＶＰＲＥは各々、明期間にほぼ等しい時間期間によって他から徐々に遅延され得る。図１１に示される例では、Ｎ  ＶＰＲＥ信号は、高電圧レベルと低電圧レベルとの間でトグルする矩形ＡＣ信号である。ＶＰＲＥ信号は、１つのグループ内のナノポアセルが明期間にあるとき（例えば、ＶＬＩＱがＶＰＲＥよりも低いとき）、他のグループ内のナノポアセルが暗期間にあるように、互いから遅延される。
【０１０８】
[0110]例えば、グループ１内のナノポアセルでは、明期間の間、信号ＶＰＲＥ１は、一定のＶＬＩＱよりも高いことがある高電圧レベルにあり得、ＶＰＲＥ１によって制御されるグループ１内の各ナノポアセル内の積分コンデンサは、まず、ＶＰＲＥ１の高電圧レベルに事前充電され得る。次いで、積分コンデンサは、ＶＰＲＥ１から切断され、ナノポアを通じて低レベル信号ＶＬＩＱによって放電され得る。放電の速度は、ナノポアの抵抗に依存し、このナノポアの抵抗は、異なる構造およびサイズのタグが上に説明されるようにナノポアの筒内へ押し込まれるときに変化し得る。積分コンデンサの電圧レベルは、積分コンデンサが選択された時間期間の間放電された後、サンプリングおよび変換回路（例えば、ＡＤＣ）によって測定され得る。１つまたは複数のサンプルは、明期間の間にこの様式でナノポアセルから取得され得る。
【０１０９】
[0111]ＶＰＲＥ１によって制御されるグループ１内のナノポアセルが幅ＴＢの明期間にあるとき、信号ＶＰＲＥ２からＶＰＲＥＮによって制御されるグループ２−Ｎ内のナノポアセルは、それぞれ、暗期間にあり得る。この時間期間ＴＢの間、ＭではなくＭ／Ｎ個の、カラム内のナノポアセルが１つのＡＤＣによってサーブされ得る。したがって、時間期間ＴＢの間、各ナノポアセルについてＫ個のサンプルを取得するために、（Ｍ×Ｋ／ＴＢ）／Ｎのサンプリング速度を有するＡＤＣが使用され得る。言い換えると、Ｍ×Ｋ／ＴＢのサンプリング速度を有するＡＤＣは、時間期間ＴＢの間、各ナノポアセルについてＫ×Ｎ（Ｋではなく）個のサンプルを取得することができる可能性がある。したがって、各ナノポアセルは、より速い速度でサンプリングされ得（例えば、Ｎ倍速い）、それゆえに、より短い持続時間を有する事象を検出し得る。
【０１１０】
[0112]信号ＶＰＲＥ１が低電圧レベルにトグルした後、グループ１内のナノポアセルは、暗期間に入り得る。暗期間の間、信号ＶＰＲＥ１は、一定のＶＬＩＱレベルよりも低い可能性がある低電圧レベルにあり得、ヌクレオチドと関連付けられたタグは、ナノポアの外へ押し出され得る。様々な実施形態では、暗期間の間データサンプルは取得されないことがあるか、または暗期間の終わり（もしくは始まり）における１つもしくは複数のデータサンプルが、各ＡＣサイクル内で、例えば、正規化の目的のために、取得され得る。暗期間におけるサンプリングをさらに制限するために、一部の暗期間のみが、例えば、８暗期間ごとなど、ｎ暗期間ごとにサンプリングされ得る。暗期間においてデータサンプルを取得するために、ＶＰＲＥ１によって制御されるグループ１内の各ナノポアセル内の積分コンデンサは、まず、ＶＰＲＥ１の低電圧レベルに事前充電され得る。次いで、積分コンデンサは、ＶＰＲＥ１から切断され、ナノポアを通じて信号ＶＬＩＱによって充電され得る。充電速度は、上に説明されるようなナノポアの抵抗に依存する。
【０１１１】
[0113]信号ＶＰＲＥ１が低電圧レベルへトグルした後、信号ＶＰＲＥ２は、信号ＶＰＲＥ２によって制御されるグループ２内のナノポアセルが、明期間に入り得るように、低電圧レベルから高電圧レベルへトグルし得、グループ２内のナノポアセルからのデータサンプルは、共有サンプリングおよび変換回路によって取得され得る。上に説明されるように、複数のデータサンプルが、明期間の間、グループ２内の各ナノポアセルについて取得され得、グループ２内の各ナノポアセルからの１つまたは複数のデータサンプルは、正規化の目的のために、１つまたは複数のＡＣサイクルの間、暗期間の終わりに取得され得る。
【０１１２】
[0114]グループ３〜Ｎの各々におけるナノポアセルは、連続して明期間に入り得、各グループ内のナノポアセルの各々からの複数のデータサンプルは、上に説明される様式で共有サンプリングおよび変換回路によって取得され得る。グループＮからのナノポアセルが明期間から暗期間に入った後、グループ１からのナノポアセルは、配列決定データサンプリングのための新しいＡＣサイクルにおいて再び明期間に入り得る。
【０１１３】
[0115]図１２は、本開示のある態様による、ナノポアセルアレイ１０００などのナノポアセルアレイのカラム内のナノポアセルから取得された例となるデータサンプルを例証する。図１２の横軸は、配列決定プロセスの間の時間を表す。図内の灰色のボックスは、行選択事象を示す。ナノポアセルアレイのカラムは、各々が異なる行上にあるＭ個のナノポアセルを含む。Ｍ個のナノポアセルは、Ｎ個の異なるグループに分けられ、各グループ内にＭ／Ｎ個のナノポアセルを有する。ＶＰＲＥ１の影響下にあるグループ１内のナノポアセル（行０からＭ／Ｎ−１内のナノポアセル）が、明期間ＴＢにあるとき、信号ＶＰＲＥ２〜ＶＰＲＥＮによって制御されるグループ２〜Ｎのナノポアセルは、それぞれ、暗期間にあり得る。したがって、明期間ＴＢの間、行０〜Ｍ／Ｎ−１内のナノポアセルからの出力のみが、カラムにサーブするＡＤＣによって取得され得る。
【０１１４】
[0116]グループ１内のナノポアセルの各々は、高レベルの信号ＶＰＲＥ１に事前充電され、ナノポアを通じて信号ＶＬＩＱによって放電され得る。選択された放電時間の後、ＡＤＣは、行０内のナノポアセルについての１つのデータサンプル、行１内のナノポアセルについての１つのデータサンプル、（中略）、行Ｍ／Ｎ−１内のナノポアセルについて１つのデータサンプルを取得し得る。グループ１に属するカラム内の各セルが一度サンプリングされると、グループ１内のナノポアセルの各々は、高レベルの信号ＶＰＲＥ１に再び事前充電され、ナノポアを通じて信号ＶＬＩＱによって放電され得る。選択された放電時間の後、ＡＤＣは、行０内のナノポアセルについての第２のデータサンプル、行１内のナノポアセルについての第２のデータサンプル、（中略）、および行Ｍ／Ｎ−１内のナノポアセルについての第２のデータサンプルを取得し得る。配列決定プロセスは、明期間の間、グループ１内のＭ／Ｎ個のナノポアセルの各々から複数のサンプルを取得するために繰り返され得る。したがって、Ｍ×Ｋ／ＴＢのサンプリング速度を有するＡＤＣでは、図９に例証される明期間ＴＢの間ナノポアセルの各々から取得されるＫ個のサンプルと比較して、合計でΝ×Κ個のサンプルが、明期間ＴＢの間、グループ１内のＭ／Ｎ個のセルの各々から取得され得る。したがって、ナノポアセルアレイ８００内のナノポアセルと比較して、ナノポアセルアレイ１０００内の各ナノポアセルは、より速いサンプリングおよび変換回路を使用することなくＮ倍速く測定され得、それゆえに、より短い持続時間を有する事象を検出することができる。
【０１１５】
[0117]同様に、グループ２内の（またはグループ３からＮのいずれかの）ナノポアセルが明期間にあり、他のグループ内のナノポアセルが暗期間にあるとき、合計でΝ×Κ個のサンプルが、明期間ＴＢの間、グループ２内の（またはグループ３からＮのいずれかの）Ｍ／Ｎ個のセルの各々から取得され得る。
【０１１６】
[0118]このようにして、データサンプリングおよび変換回路は、データサンプリングおよび変換回路の全体的な速度が変わらないとしても、所与の時間におけるカラム内のナノポアセルの一部分にのみサーブすることによって、より高いサンプリング速度でナノポアセルの部分内の各ナノポアセルからの出力信号をサンプリングして変換することができる。したがって、より短い持続時間を有する事象が検出され得る。
【０１１７】
[0119]加えて、または代替的に、ＡＣ制御信号（例えば、ＶＰＲＥ）の周波数は、明期間の間に取得されるサンプルの数を増大することを伴って、または伴わずに、増大され得る。その結果、一定数のユニット（例えば、塩基）を用いて重合体分子を配列決定することにかかる時間期間は、より短いＡＣサイクルが理由で、より短くなり得る。加えて、効果的なサンプリング速度は、より短いＡＣサイクルを有する各ナノポアセルではより高くなることから、より短い持続時間を有する事象が検出され得る。
【０１１８】
[0120]図１１および図１２は、ナノポアセルの異なるグループのための異なるＶＰＲＥ信号の明期間同士が重複しないことが実施形態を例証する。そのような実施形態は、各ＡＣ制御信号の明期間が、グループの数Ｎによって分割されるＡＣサイクルの期間より短いとき、すなわち、ＡＣ制御信号のデューティサイクルが１／Ｎを超えないときに起こり得る。例えば、ナノポアセルアレイ内のナノポアセルが２つのグループに分けられ、ＡＣ制御信号のデューティサイクルが５０％を超えない、すなわち、明期間が暗期間に等しいかそれよりも短いとき、ナノポアセルの２つのグループのＶＰＲＥ信号の明期間同士の重複は発生しないことがある。図１１および図１２内の異なるグループのためのＶＰＲＥ信号は、いくつかの同様のプロパティ（例えば、同じ電圧レベル、デューティサイクル、およびサイクル時間）を有して示され、異なる遅延によって同じ信号源から派生され得るが、各ナノポアセルの作用電極が他のナノポアセルの作用電極とは独立していてもよいことから、異なるグループのためのＶＰＲＥ信号は、互いと独立していてもよい。したがって、ＶＰＲＥ信号は、異なる電圧レベル、デューティサイクル、サイクル時間、および位相を有し得る。
【０１１９】
[0121]上に説明されるように、いくつかの実装形態では、各ナノポアセルは、ナノポアセルの作用電極（およびＶＰＲＥ）を高電圧レベルおよび低電圧レベルに交互に接続するようにＡＣ制御信号によって制御され得るスイッチを含み得る。高電圧レベルは、共通信号ＶＬＩＱよりも高くてもよく、低電圧レベルは、共通信号ＶＬＩＱよりも低くてもよい。したがって、異なる位相を有するＶＰＲＥ信号は、スイッチのために異なる位相を有するデジタルＡＣ制御信号を使用して、ナノポアセルの異なるグループの、または異なる別個のナノポアセルの作用電極に効果的に印加され得る。
【０１２０】
[0122]上に説明されるように、いくつかの実装形態では、ナノポアセンサチップ内のナノポアセルは、それらが入っている流体チャネルに基づいてグループ化され得、図１１に関して説明されるように各グループのために異なるＡＣ信号ＶＰＲＥを使用するのではなく、異なるＡＣ信号ＶＬＩＱが、異なるグループ内のナノポアセルの対電極を駆動するために使用され得る。そのような実装形態では、異なるグループのためのＶＬＩＱ信号は、ＶＰＲＥ信号が図１１において構成されるやり方と同様に、異なって遅延され得る。異なるグループ内のナノポアセルの出力は、ナノポアセルが図１２に関して説明されるようにサンプリングされるやり方と同様のやり方で、共有サンプリング回路（例えば、ＡＤＣ）によって異なる時にサンプリングされ得る。
【０１２１】
Ｃ．適応および選択的サンプリング
[0123]いくつかの実装形態では、ＶＰＲＥ信号は、ナノポアセルの異なるグループに印加される異なるＶＰＲＥ信号の明期間同士に重複期間が存在し得るように構成され得る。そのような実装形態では、データサンプリングおよび変換回路または制御回路は、異なるＡＣサイクル内の各重複期間の間ナノポアセルのグループがサンプリングされて変換されることになる出力電圧信号を決定するように構成され得る。
【０１２２】
[0124]図１３は、本開示のある態様による、ナノポアセルアレイ１０００などのナノポアセルアレイのための例となる制御信号（ＶＰＲＥ）を示す。図１３の横軸は、配列決定プロセスの間の時間を表す。図１３に示されるように、ナノポアセルアレイ１０００内の各ナノポアセルの対電極は、一定の電圧レベルであり得る共通信号ＶＬＩＱに接続され得る。Ｎ個のグループの各グループ内のナノポアセルの作用電極は、信号ＶＰＲＥに接続され得、Ｎ個のグループのための信号ＶＰＲＥ（すなわち、ＶＰＲＥ１、ＶＰＲＥ２、（中略）、ＶＰＲＥＮ）は、互いと異なる位相にある。例えば、信号ＶＰＲＥのデューティサイクルが１／Ｎを超える場合、Ｎ個のグループのための信号ＶＰＲＥのうちの１つまたは複数は各々、明期間よりも短い時間期間によって他から徐々に遅延され得る。その結果、ナノポアセルの異なるグループに印加される異なるＶＰＲＥ信号の明期間同士に重複期間が存在し得る。そのような実装形態の利点は、５０％よりも高い明期間を有するデューティサイクルが使用され得ること、またはセルが２つを超えるグループに分割され、異なる位相を有する２つを超える信号によって制御され得ることである。
【０１２３】
[0125]非重複明期間の間、明期間にあるナノポアセルアレイ１０００のグループ内の各ナノポアセルは、図８に示されるナノポアセルよりも高い速度でサンプリングされ得る（図１１および図１２に関して上に説明されるように）。いくつかの場合では、重複期間の間、データサンプリングおよび変換回路または制御回路は、サンプリングされるべきナノポアセルのグループを動的に決定し得る一方、重複明期間にあるナノポアセルの他のグループからの出力信号を無視する。いくつかの場合では、重複間隔の間、明期間にある異なるグループ内のナノポアセルのサンプリング速度は、１つを超えるグループからのナノポアセルが明期間にあるために、低減され得る。例えば、いくつかの場合では、明期間にある異なるグループ内のナノポアセルのサンプリング速度は、等しいが、１つのグループのみが明期間にあるときのサンプリング速度に対して低減された速度にあり得る。他の場合では、明期間にある異なるグループ内のナノポアセルのサンプリング速度は、低減されかつ異なった速度にあり得る。
【０１２４】
Ｄ．利点
[0126]本開示に説明される技術は、共通制御信号をすべてのナノポアセルに印加するのではなく、個々のセルレベルで、またはグループレベルでなど、より高い粒度でナノポアセルを制御することを可能にする。そのようなものとして、明期間にあるセルの数は、経時的により一定であり得、明期間にある各セルのためのサンプリングおよび変換速度は、利用可能なリソースが任意の所与の時間においてより効率的に利用され得るために、データサンプリングおよび変換回路の全体的な速度を変更することなく、増大され得る。
【０１２５】
[0127]上に説明されるように、短い持続時間を有する事象を検出するために各ナノポアセルのための効果的なサンプリング速度を増加させ、配列決定時間を低減することに加えて、他の利点が、本明細書に開示される技術を使用して達成され得る。例えば、データサンプリングおよび変換回路の帯域幅は、配列決定に有用であるデータサンプルを取得するために任意の所与の時間において十分に生かされ得る。それゆえに、より高い密度またはより大きい数のセルを有するナノポアセンサチップが可能になり得る。加えて、または代替的に、暗期間にあるセルから取得されるサンプリングされるデータの低減により、ナノポアセンサチップから輸送され、後続の記憶または処理回路によって処理されるべきデータの量は低減され得、これにより、より低い性能（例えば、速度または帯域幅）または容量（例えば、メモリ空間またはデータチャネル）を有する回路が使用され得ることから、配列決定システムの費用を低減し得る。
【０１２６】
[0128]さらに、同じ時間の間、一部のナノポアセルが暗期間にある一方、一部の他のナノポアセルが明期間にあることから、および共通ＶＬＩＱがセルの対電極に印加される（またはそれらによって共有される）ことから、対電極上の総電流は、任意の所与の時間において少なくとも部分的に低減され得る。これは、暗期間にあるセルからの電流と明期間にあるセルからの電流との反対極性によって引き起こされ、対電極内へ流れる電子および電極から流れ出る電子は、対電極上の正味電流を低減させ得る。さらには、ＶＰＲＥ信号のＡＣ性が理由で、対電極および各セルのための作用電極上の電流もまた経時的に平衡され得る。
【０１２７】
[0129]いくつかの実装形態では、一定の電圧レベルであるのではなく、対電極に印加されるＶＬＩＱ信号もまたＡＣ信号であり得るが、作用電極に印加されるＶＰＲＥ信号よりも低い周波数にあり得る。このようにして、所与の時間において、暗期間にあるセルからの電流と明期間にあるセルからの電流との間に任意の不均衡が存在する場合でさえ（例えば、デューティサイクルが５０％とは異なり、暗期間にあるナノポアセルのいくつかのグループが、明期間にあるナノポアセルのいくつかのグループとは異なり得るため）、対電極上の全体的な電流は、経時的に平衡され得る。そのようなものとして、対電極上での電圧降下、それゆえに出力電圧のシフトは、低減され得る。
【０１２８】
Ｖ．ＡＤＣ入力レンジ制御
[0130]多くの場合において、測定されるべき積分コンデンサ（例えば、積分コンデンサ４０８（ｎｃａｐ））上の電圧レベルは、特定のより小さい範囲内に密集し得る。したがって、ＡＤＣの入力レンジが固定される場合には、ＡＤＣのダイナミックレンジは、十分に生かされない場合がある。ＡＤＣのダイナミックレンジを十分に生かすために、ＡＤＣの入力レンジは、測定されるべき予測電圧レベルに基づいてＡＤＣの参照レベルを適応的に変更することによって、動的に変更され得る。
【０１２９】
[0131]ＡＤＣにおいて、ＡＤＣのフルスケール入力レンジおよび共通モード電圧は、正の参照レベル（ＶＲＥＦＰ）および負の参照レベル（ＶＲＥＦＮ）など、ＡＤＣの参照レベルに依存し得る。共通モード電圧は、ＶＲＥＦＰおよびＶＲＥＦＮの平均であり得る。ＡＤＣによってサンプリングされるべき信号がＶＲＥＦＮに近い電圧レベルにあるとき、ＡＤＣの入力は、ゼロスケールに近くなり得、すなわち、ＡＤＣの出力は、可能性のある最も低い値に近い値を表し得る。正確な出力コードは、例えば、ストレートバイナリ、オフセットバイナリ、２の補数などを含み得る、ＡＤＣの符号化方式に依存し得る。
【０１３０】
[0132]ＡＤＣによってサンプリングされるべき信号がＶＲＥＦＰに近い電圧レベルにあるとき、ＡＤＣの入力は、フルスケール近くにあり得、ＡＤＣの出力は、可能性のある最も高い値に近い値を表し得る。ＡＤＣのダイナミックレンジを十分に生かすため（すなわち、ＡＤＣが分解することができる信号振幅の範囲）、入力信号レベルは、特定のより小さい範囲内に密集されるのではなく、ＶＲＥＦＰとＶＲＥＦＮとの間により完全に分散されることが望ましい。８ビットＡＤＣでは、入力信号レベルが０Ｖ〜１Ｖの間である場合、ＶＲＥＦＰは、１Ｖに設定され得、ＶＲＥＦＮは、０Ｖに設定され得、またＡＤＣは、約４ｍＶよりも大きい差を有する２つの信号レベルを区別することができてもよい。入力信号レベルが０．２５Ｖ〜０．５Ｖの間である場合、ＶＲＥＦＰは、０．５Ｖに設定され得、ＶＲＥＦＮは、０．２５Ｖに設定され得、またＡＤＣは、約１ｍＶよりも大きい差を有する２つの信号レベルを区別することができてもよい。
【０１３１】
[0133]しかしながら、図１１または図１３に示されるように、いくつかの場合では、ＡＤＣによってサンプリングされるべき積分コンデンサの電圧レベルは、ＶＰＲＥ信号の低電圧レベルと高電圧レベルとの間のフルレンジ内に分散されないことがある。したがって、ＡＤＣの固定の参照レベル（ＶＲＥＦＰおよびＶＲＥＦＮ）では、出力コードが、可能性のあるすべてのコード（例えば、８ビットＡＤＣのための２５６の異なるコード）の一部分のみを含み得るため、または言い換えると、信号レベルが、ＡＤＣの可能性のある最大解像度で分解されないことがあるために、ＡＤＣのダイナミックレンジは、十分に生かされないことがある。
【０１３２】
[0134]図１４Ａは、ナノポアセンサチップ内のＡＤＣのための固定の参照レベルを示す。図１４Ａに示されるように、ＡＤＣによってサンプリングされるべき積分コンデンサの電圧レベル１４３０は、ＶＰＲＥの低電圧レベル１４１０またはＶＰＲＥの高電圧レベル１４２０に近くてもよい。したがって、これらすべての電圧レベルをＡＤＣの入力レンジ内に含めるために、ＡＤＣのためのＶＲＥＦＰは、フルスケール入力近くの飽和（例えば、オーバーシュートによって引き起こされる）および／またはゆがみを回避するために、ＶＰＲＥの高電圧レベル１４２０をわずかに上回るレベルに設定され得る。ＡＤＣのためのＶＲＥＦＮは、ＶＰＲＥの低電圧レベル１４１０をわずかに下回るレベルに設定され得る。しかしながら、積分コンデンサの電圧レベルは、入力レンジの中間部分（模様付領域１４４０として示される）の範囲に入らない。したがって、ＡＤＣのフルスケール入力レンジの中間レンジは、全く使用されないことがあり、ＡＤＣのダイナミックレンジは十分に生かされないことがある。ＡＤＣのダイナミックレンジを十分に生かすために、ＡＤＣの参照レベルは、ＡＤＣの入力レンジが模様付領域１４４０を含まないように動的に変更され得る。
【０１３３】
[0135]図１４Ｂは、ナノポアセンサチップ内のＡＤＣのための可変の参照レベルを示す。参照レベルは、参照レベルＶＲＥＦＰおよびＶＲＥＦＮを含み、これらがＡＤＣのフルスケール入力レンジおよび共通モード電圧を決定する。参照レベルＶＲＥＦＰおよびＶＲＥＦＮは、ナノポアセルを明および暗期間に入らせるＶＰＲＥ信号により変化し得る。したがって、ＡＤＣのフルスケール入力レンジおよび／または共通モードは、明および暗期間の間、異なり得る。この様式では、ナノポアセルの出力電圧信号は、ＡＤＣのフルスケール入力レンジの特定の狭い範囲内にのみ分散されるのではなく、ＡＤＣのフルスケール入力レンジ内により良好に適合し得る。
【０１３４】
[0136]例えば、図１４Ｂに示されるように、暗期間においてデータサンプル１４３０を取得するために、ＶＲＥＦＰは、ＶＬＩＱを下回るレベル１４５０に設定され得る。ＡＤＣの入力レンジ（斜線領域として示される）が、ＶＬＩＱを下回りかつレベル１４５０と１４６０との間の領域のみを含むが、積分コンデンサの電圧レベルが範囲内に入らないレベル１４５０を上回る領域を含まないように、ＶＲＥＦＮは、ＶＰＲＥの低電圧レベル１４５５を下回るレベル１４６０に設定され得る。明期間においてデータサンプルを取得するため、ＶＲＥＦＰは、ＶＰＲＥの高電圧レベル１４７５を上回るレベル１４７０に設定され得、ＶＲＥＦＮは、ＶＬＩＱを上回るレベル１４８０に設定され得る。したがって、ＡＤＣの入力レンジ（斜線領域として示される）は、ＶＬＩＱを上回りかつレベル１４７０と１４８０との間の領域のみを含み得るが、積分コンデンサの電圧レベルが範囲内に入らないレベル１４８０を下回る領域を含まない。同じ参照設定が、あるグループの暗期間１４９０の間、使用され得、このときデータサンプルは、そのグループ内のナノポアセルから取得されず、データサンプルは、明期間にある他のグループ内のナノポアセルから取得される。
【０１３５】
[0137]このようにして、ＡＤＣの入力レンジ（および共通モード入力）は、積分コンデンサの電圧レベルが入り得る範囲のみを含むように動的に変更され得る。したがって、入力レンジ内の電圧レベルは、ＡＤＣの可能性のある最大解像度で分解され得る。
ＶＩ．セルあたりのサンプリング速度を増加させる方法の例
【０１３６】
[0138]図１５は、本開示のある態様による、セルのセットを含むセンサを使用して核酸配列決定する方法の例を例証するフローチャート１５００である。フローチャート１５００によって例証される方法は、異なる位相を有するＡＣ信号をナノポアセンサチップ内のナノポアセルの異なるグループに印加することができる。その結果、一部のナノポアセルが暗期間にあるとき、一部の他のナノポアセルは、明期間にあり、共有サンプリングおよび変換回路によってサンプリングされている。したがって、本方法は、任意の時点においてサンプリングおよび変換回路によってサービスされるセルの数を低減し、それゆえに、より高速のデータサンプリングおよび変換回路を使用せずにセルあたりのサンプリング速度を増加させることができる。
【０１３７】
[0139]ブロック１５１０において、図６の回路６２２などの第１の回路は、第１のＡＣ信号をナノポアセンサチップ内のセルのセットの第１のセルグループに印加し得る。図１０に関して上に説明されるように、ナノポアセンサチップ内のセルのセットは、複数のグループに分けられ得、各グループは、他のグループから独立しており、ＡＣ信号をナノポアセルの第１のグループに印加するための対応する回路を有し得る。ＡＣ信号は、矩形波であり得、選択されたデューティサイクルを有し得る。ＡＣ信号は、グループ内の各ナノポアセルの作用電極、例えば、図４内のナノポアセル４００の作用電極４０２または図６内の作用電極６０２に印加され得る。
【０１３８】
[0140]ブロック１５２０において、第２の回路は、第２のＡＣ信号をセルのセットの第２のセルグループに印加し得る。いくつかの実施形態では、第１のＡＣ信号および第２のＡＣ信号は、異なる位相を有し得、異なる遅延によって同じ信号源から派生され得る。いくつかの実施形態では、第１のＡＣ信号および第２のＡＣ信号はまた、振幅、デューティサイクル、または周波数のうちの少なくとも１つにおいて異なり得る。
【０１３９】
[0141]ブロック１５３０において、第１のＡＣ信号の第１の部分の間、第１のセルグループは、明期間にあり得、アナログデジタル変換器は、第１のセルグループからの出力信号をサンプリングし得る。同じ時間期間の間、第２のセルグループは、第１のＡＣ信号と第２のＡＣ信号との間の位相差に起因して暗期間にあり得、第２のセルグループからの出力信号は、アナログデジタル変換器によってサンプリングされなくてもよい。したがって、第１のＡＣ信号の第１の部分の間、アナログデジタル変換器は、第１のセルグループのみにサーブし得る。
【０１４０】
[0142]ブロック１５４０において、第１のＡＣ信号の第２の部分の間、第１のセルグループは、暗期間にあり得、アナログデジタル変換器は、第１のセルグループからの出力信号をサンプリングしなくてもよい。同じ時間期間の間、第２のセルグループは、明期間にあり得、第２のセルグループからの出力信号は、アナログデジタル変換器によってサンプリングされ得る。したがって、第１のＡＣ信号の第２の部分の間、アナログデジタル変換器は、第２のセルグループのみにサーブし得る。図１１に示されるようないくつかの実施形態では、第１のセルグループの明期間と第２のセルグループの明期間との間に重複が存在しないことがある。図１３に示されるような他の実施形態では、第１のセルグループの明期間および第２のセルグループの明期間は、部分的に重複し得、異なる方式が、図１３に関して上に説明されるように、２つのセルグループからの出力信号がアナログデジタル変換器によってどのようにサンプリングされ得るかを決定するために使用され得る。
【０１４１】
[0143]図１５はデータ処理を連続プロセスとして説明しているが、動作の多くは、並行または同時に実施され得ることに留意されたい。加えて、動作の順序は並べ替えられてもよい。動作は、図に含まれない追加のステップを有してもよい。いくつかの動作は、任意選択的であり得、それゆえに、様々な実施形態においては省略され得る。１つのブロックにおいて説明されるいくつかの動作は、別のブロックにおける動作と一緒に実施されてもよい。例えば、いくつかの動作は、並行して実施されてもよい。さらには、本方法の実施形態は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、またはそれらの任意の組み合わせで実装され得る。
【０１４２】
ＶＩＩ．コンピュータシステム
[0144]本明細書で説明したコンピュータシステムの任意のものは、任意の適切な数のサブシステムを利用し得る。そのようなサブシステムの例は、図１６のコンピュータシステム１０内で示した。いくつかの実施形態では、コンピュータシステムは、単一のコンピュータ装置を含み、ここでサブシステムは、コンピュータ装置の構成要素であり得る。他の実施形態では、コンピュータシステムは、各々がサブシステムであり、内部に構成要素を有する、複数のコンピュータ装置を含み得る。コンピュータシステムは、デスクトップおよびラップトップコンピュータ、タブレット、携帯電話、ならびに他の携帯機器を含み得る。
【０１４３】
[0145]図１６で示したサブシステムは、システムバス７５を介して相互接続されている。プリンタ７４、キーボード７８、記憶デバイス７９、ディスプレイアダプタ８２に接続されているモニタ７６、およびその他などの付加的なサブシステムを示す。Ｉ／Ｏ制御装置７１に接続された外付けおよび入出力（Ｉ／Ｏ）デバイスは、入出力（Ｉ／Ｏ）ポート７７（例えば、ＵＳＢ、Ｆｉｒｅ  Ｗｉｒｅ（登録商標））などの当技術分野で知られている任意の数の手段によって、コンピュータシステムに接続され得る。例えば、Ｉ／Ｏポート７７または外部インタフェース８１（例えば、イーサネット（登録商標）、Ｗｉ−Ｆｉ、など）は、コンピュータシステム１０をインターネットなどの広域ネットワーク、マウス入力装置、またはスキャナに接続するために用いられ得る。システムバス７５を介した相互接続により、サブシステム間での情報交換を可能にするだけでなく、セントラルプロセッサ７３が、各サブシステムと通信すること、システムメモリ７２または記憶デバイス７９（例えば、ハードドライブまたは光ディスクなどの固定ディスク）からの複数の命令実行を制御することを可能にする。システムメモリ７２および／または記憶デバイス７９は、コンピュータ可読媒体を含み得る。別のサブシステムは、カメラ、マイクロフォン、加速度計、その他などのデータ収集デバイス８５である。本明細書で説明したデータの任意のものは、ある構成要素から別の構成要素へ出力され得て、ユーザに出力され得る。
【０１４４】
[0146]コンピュータシステムは、例えば、外部インタフェース８１によって、内部インタフェースによって、または１つの構成要素から別の構成要素へ接続され得るおよび取り外され得るリムーバル記憶デバイスを介して、共に接続される、複数の同一の構成要素またはサブシステムを含み得る。いくつかの実施形態では、コンピュータシステム、サブシステム、または装置は、ネットワークを通して通信し得る。そのような事例では、あるコンピュータは、クライアント、別のコンピュータは、サーバと考えることができ、ここで各々は、同一のコンピュータシステムの一部であり得る。クライアントおよびサーバは、各々複数のシステム、サブシステム、または構成要素を含み得る。
【０１４５】
[0147]実施形態の態様は、ハードウェア（例えば、特定用途向け集積回路またはフィールドプログラマブルゲートアレイ）を用いて、および／またはモジュラーまたは統合された様式の一般にプログラム可能なプロセッサを伴う、コンピュータソフトウェアを用いて、制御ロジックの形態で実施され得る。本明細書で使用されるとき、プロセッサは、同一の集積チップ上のシングルコアプロセッサ、マルチコアプロセッサ、または単一の回路基板上のマルチプロセシングユニット、あるいはネットワーク接続されたプロセッサを含む。本開示および本明細書で提供された教示に基づいて、ハードウェアならびにハードウェアおよびソフトウェアの組合せを用いて、本発明の実施形態を実施するための他の方法および／または方法が、当業者には、知られ、かつ理解されよう。
【０１４６】
[0148]本出願で説明されるソフトウェアの構成要素または機能の任意のものは、例えばＪａｖａ（登録商標）、Ｃ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ−Ｃ、Ｓｗｉｆｔなどの任意の好適なコンピュータ言語、または例えば、従来のまたはオブジェクト指向の技術を用いたＰｅｒｌもしくはＰｙｔｈｏｎなどのスクリプト言語を用いてプロセッサによって実行されるソフトウェアコードとして実装され得る。ソフトウェアコードは、一連の命令または指令として、保存および／または伝送用の、コンピュータ可読媒体上に格納され得る。好適な非一時的コンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ハードドライブ、フロッピーディスクなどの磁気媒体、コンパクトディスク（ＣＤ）もしくはＤＶＤ（デジタル多用途ディスク）などの光学的媒体、またはフラッシュメモリ、などを含み得る。コンピュータ可読媒体は、そのような記憶または伝送デバイスの任意の組合せであり得る。
【０１４７】
[0149]そのようなプログラムは、さらにエンコードされ、インターネットを含む、多様なプロトコルに従う有線、光学、および／または無線ネットワークを介した伝送に適応された、搬送波信号を用いて伝送され得る。そのように、コンピュータ可読媒体は、そのようなプログラムを用いてエンコードされたデータ信号を使用して作成され得る。プログラムコードを用いてエンコードされたコンピュータ可読媒体は、互換性のあるデバイスを用いて包装され得て、または別個に他のデバイスから供給され得る（例えば、インターネットでのダウンロード）。任意のそのようなコンピュータ可読媒体は、個々のコンピュータ製品（例えば、ハードドライブ、ＣＤ、または完全なコンピュータシステム）上にまたは内部に備えられ得て、また、システムまたはネットワーク内部の異なるコンピュータ製品上にまたは内部に存在し得る。コンピュータシステムは、本明細書で説明した成果の任意のものをユーザに提供するための、モニタ、プリンタ、または他の好適なディスプレイを含み得る。
【０１４８】
[0150]本明細書で説明した方法の任意のものは、ステップを実行するように構成され得る１つまたは複数のプロセッサを含むコンピュータシステムを用いて、全体的にまたは部分的に実行され得る。したがって、各ステップまたはステップの各グループを実行する異なる構成要素を潜在的に有する、本明細書で説明した方法の任意のもののステップを、実行するように構成されたコンピュータシステムに、実施形態は、向けられ得る。番号を付されたステップが提示されたが、本明細書の方法のステップは、同時にまたは異なる順序で実行され得る。さらに、これらのステップの部分は、他の方法からの他のステップの部分と共に用いられ得る。また、ステップの全てまたは部分は、任意選択的であり得る。さらに、任意の方法の任意のステップは、モジュール、ユニット、回路、またはこれらのステップを実行するための他の手段を用いて、実行され得る。
【０１４９】
[0151]個々の実施形態の個別の詳細が、本発明の実施形態の技術概念および範囲から逸脱することのなく、任意の好適な方法で組み合わされ得る。しかし、本発明の他の実施形態は、各々の個別の態様に関する特定の実施形態に、またはこれらの個別の態様の特定の組合せに、向けられ得る。
【０１５０】
[0152]本発明の例示の実施形態の上述の説明は、図解および説明の目的で提示されてきた。網羅的であること、または本発明を、説明されたそのものの形式に限定することを意図するものではなく、多数の変形例および変形形態が、上述の教示に照らして、可能である。
【０１５１】
[0153]列挙の「ａ」、「ａｎ」、または「ｔｈｅ」は、具体的にそうでないことに示さない限り、「１つまたは複数」を意味することを意図する。「ｏｒ」のを使用法は、具体的にそうでないことに示さない限り、「排他的論理和」でなく、「包含的論理和」を意味することを意図する。「第１の」構成要素への言及は、第２の構成要素がもたらされることを必ずしも必要としない。さらに「第１の」または「第２の」構成要素への言及は、明確に規定されない限り、言及された構成要素を特定の位置に限定しない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【国際調査報告】
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