(57)【要約】  半導体デバイスは、少なくとも１つのセルを備え、前記セルの構造では、Ｎ型基材と少なくとも１つのＰ型半導体領域と少なくとも１つのＮ型キャリア障壁領域と少なくとも１つのＰ型電界遮蔽領域とを備え、Ｎ型基材の一側には、少なくとも１つの第１溝部単位と少なくとも１つの第２溝部単位とを備え、Ｎ型基材の他側には、少なくとも１つのＰ型半導体領域が設けられ、ここで、Ｐ型半導体領域は陽極領域と呼ばれる。本発明の目的は、半導体デバイスを提供することであり、当該半導体デバイスは新型のセル構造を有し、大きな安全動作領域、短絡耐性、寄生サイリスタなどの動作を抑制すること、低ゲートーコレクタ電荷（ＱＧＣ）で最大ｄｖ／ｄｔ耐性を得ること、エミッタ側のコンダクタンス変調を大きくして、より大きな電流密度と非常に低いオン電圧降下を得ること、小さなターンオフ損失、比較的に低い製造プロセスの複雑さ、を実現することができる。【選択図】図１
2020532143.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、少なくとも１つのセルを備え、前記セルの構造は、
Ｎ型基材と、少なくとも１つのＮ型キャリア障壁領域と、少なくとも１つのＰ型電界遮蔽領域とを備え、
前記Ｎ型基材に一側には、少なくとも１つの第１溝部単位と少なくとも１つの第２溝部単位とが設けられ、
前記Ｎ型基材の他側には、少なくとも１つのＰ型半導体領域が設けられ、ここで、前記Ｐ型半導体領域は陽極領域であり、
前記Ｎ型キャリア障壁領域のドーピング濃度は、前記Ｎ型基材のドーピング濃度よりも高く、
前記Ｎ型キャリア障壁領域には、前記第１溝部単位と直接接続する面が設けられ、前記Ｎ型キャリア障壁領域には、前記第２溝部単位と直接接続する面がさらに設けられ、前記Ｐ型電界遮蔽領域には、前記第２溝部単位と直接接続する面が設けられ、
前記第１溝部単位に、ゲート領域が設けられ、前記ゲート領域と半導体材料との間は、第１媒質を設けることで分離され、前記第２溝部単位に、カソード領域が設けられ、前記カソード領域と半導体材料との間は、第２媒質を設けることで分離され、
前記半導体デバイスは、少なくとも１つの第１電極と、少なくとも１つの第２電極とを備え、
前記Ｐ型半導体領域には、前記第１電極と直接接触する面が設けられ、
前記カソード領域は、前記第２電極と接続され、
少なくとも１つの前記ゲート領域と前記第２電極との間は、第３媒質を設けることで分離され、前記ゲート領域は、半導体デバイスの第３電極である、ことを特徴とする半導体デバイス。
【請求項２】
前記第１溝部単位の幅は前記第２溝部単位の幅と同じ、または、前記第１溝部単位は第２溝部単位の幅と異なり、
前記第１溝部単位の深さは、前記第２溝部単位の深さと同じまたは浅い、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記Ｎ型基材の一側に、少なくとも１つの浮遊Ｐ型半導体領域が設けられ、前記浮遊Ｐ型半導体領域と前記第２電極との間は、第４媒質を設けることで分離される、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記Ｐ型半導体領域と前記Ｎ型基材との間に、第１Ｎ型半導体領域が設けられ、前記Ｎ型半導体領域は、フィールドストップ領域である、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記Ｎ型基材は、第２Ｎ型半導体領域を介して、前記第１電極と接続される、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項６】
前記セルは、２つ以上の前記第１溝部単位を備え、少なくとも１つの第１ゲートまたは第２ゲートは、前記第２電極に接続される、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項７】
前記セルは、２つ以上の第２溝部単位を備え、少なくとも２つの前記Ｐ型電界遮蔽領域が接続している、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記半導体デバイスは、ＭＯＳ制御のバイポーラトランジスタであり、前記第１溝部単位と前記第２溝部単位との間に、Ｐ型ソース領域が設けられ、
前記Ｐ型ソース領域は、前記第１溝部単位に隣接する一側に、少なくとも１つのＮ型電子ソース領域が設けられ、
少なくとも前記Ｐ型ソース領域の一部と、前記Ｎ型電子ソース領域の一部とは、前記第２電極と接続され、
前記第１溝部単位、前記Ｎ型キャリア障壁領域、Ｐ型ソース領域、および前記Ｎ型電子ソース領域は、ＭＯＳ構造を構成する、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項９】
前記半導体デバイスは、ＭＯＳ制御のサイリスタである、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】
前記半導体デバイスは、ダイオードである、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項１１】
前記半導体デバイスは、ショックレーダイオードである、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項１２】
前記半導体デバイスは、ゲートターンオフサイリスタである、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項１３】
Ｎ型とＰ型とが互いに交換できる、ことを特徴とする請求項１〜請求項１２のいずれか一つに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の技術領域に属し、特に半導体デバイスに関する。
【背景技術】
【０００２】
周知のように、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴと略称する）は、絶縁ゲート電解効果トランジスタ（ＭＯＳ）とバイポーラトランジスタ（ＢＪＴ）とで構成された複合完全制御型電圧駆動式電力用半導体素子である。高入力インピーダンス、低い駆動電力、簡単な駆動回路、早いスイッチ速度、または低い電圧降下などの優れる点があるため、家庭用電化製品、鉄道輸送、スマートグリッド、航空宇宙、電気自動車、新エネルギー機器などの分野で非常に幅広く応用されており、電力変換と輸送のコアコンポーネントである。
【０００３】
パワーエレクトロニクス技術のコアデバイスとして、ＩＧＢＴは定格状態で動作するだけでなく、過電圧、過電流、高電圧および電流変化率（ｄｖ／ｄｔ、ｄｉ／ｄｔ）などの電力システムに頻繁に発生する極端な条件にも耐える必要がある。したがって、電気回路システムにとって、ＩＧＢＴの安定性および信頼性は特に重要である。
【０００４】
ＩＧＢＴの故障には、様々な原因があるが、その主な原因は、安全な作業領域（Ｓａｆｅ  Ｏｐｅｒａｔｉｎｇ  Ａｒｅａ、ＳＯＡと略称する）を超えることである。故障のメカニズムは、（１）寄生サイリスタのラッチアップ（Ｌａｔｃｈ−ｕｐ）に起因する故障と、（２）高電圧および大電流下でのデバイスの自己発熱に起因する最大ジャンクションによる故障と、（３）ゲートーコレクタ容量（ＣＧＣ）により、高ｄｖ／ｄｔの条件の下でのゲート障害、または酸化物層の破壊をもたらす過剰なゲート電位による故障と、（４）電気回路の寄生電界により、高ｄｖ／ｄｔの条件の下でのデバイスが実際に受ける電圧が最大電圧許容値を超え、結果として故障になること、などに起因する。
【０００５】
従って、上述した原因による信頼性への影響を低減または完全に回避することができる新たなデバイス構造を提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、上述した問題を解決できる半導体デバイスを提供することである。前記半導体デバイスは、新型のセル構造を有することで、（１）大きな安全動作領域、（２）短絡耐性、（３）寄生サイリスタなどの動作を抑制する、（４）低ゲートーコレクタ電荷（ＱＧＣ）で最大ｄｖ／ｄｔ耐性を得る、（５）エミッタ側のコンダクタンス変調を大きくして、より大きな電流密度と非常に低いオン電圧降下を得る、（６）小さなターンオフ損失、（７）比較的に低い製造プロセスの複雑さ、を実現することができる。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明は、以下の手段を採用している。
【０００８】
半導体デバイスであって、少なくとも１つのセルを備え、前記セルの構造は、
Ｎ型基材と、少なくとも１つのＮ型キャリア障壁領域と、少なくとも１つのＰ型電界遮蔽領域とを備え、
前記Ｎ型基材に一側には、少なくとも１つの第１溝部単位と少なくとも１つの第２溝部単位とが設けられ、
前記Ｎ型基材の他側には、少なくとも１つのＰ型半導体領域が設けられ、ここで、前記Ｐ型半導体領域は陽極領域であり、
前記Ｎ型キャリア障壁領域のドーピング濃度は、前記Ｎ型基材のドーピング濃度よりも高く、
前記Ｎ型キャリア障壁領域には、前記第１溝部単位と直接接続する面が設けられ、前記Ｎ型キャリア障壁領域には、前記第２溝部単位と直接接続する面がさらに設けられ、前記Ｐ型電界遮蔽領域には、前記第２溝部単位と直接接続する面が設けられ、
前記第１溝部単位に、ゲート領域が設けられ、前記ゲート領域と半導体材料との間は、第１媒質を設けることで分離され、前記第２溝部単位に、カソード領域が設けられ、前記カソード領域と半導体材料との間は、第２媒質を設けることで分離され、
前記半導体デバイスは、少なくとも１つの第１電極と、少なくとも１つの第２電極とを備え、
前記Ｐ型半導体領域には、前記第１電極と直接接触する面が設けられ、
前記カソード領域は、前記第２電極と接続され、
少なくとも１つの前記ゲート領域と前記第２電極との間は、第３媒質を設けることで分離され、前記ゲート領域は、半導体デバイスの第３電極である、半導体デバイスを提供する。
【０００９】
好ましくは、前記第１溝部単位の幅は前記第２溝部単位の幅と同じ、または、前記第１溝部単位は第２溝部単位の幅と異なり、前記第１溝部単位の深さは、前記第２溝部単位の深さと同じまたは浅い。
【００１０】
好ましくは、前記Ｎ型基材の一側に、少なくとも１つの浮遊Ｐ型半導体領域が設けられ、前記浮遊Ｐ型半導体領域と前記第２電極との間は、第４媒質を設けることで分離される。
【００１１】
好ましくは、前記Ｐ型半導体領域と前記Ｎ型基材との間に、第１Ｎ型半導体領域が設けられ、前記Ｎ型半導体領域は、フィールドストップ領域である。
【００１２】
好ましくは、前記Ｎ型基材は、第２Ｎ型半導体領域を介して、前記第１電極と接続される。
【００１３】
好ましくは、前記セルは、２つ以上の前記第１溝部単位を備え、少なくとも１つの第１ゲートまたは第２ゲートは、前記第２電極に接続される。
【００１４】
好ましくは、前記セルは、２つ以上の第２溝部単位を備え、少なくとも２つの前記Ｐ型電界遮蔽領域が接続している。
【００１５】
好ましくは、前記半導体デバイスは、ＭＯＳ制御のバイポーラトランジスタであり、前記第１溝部単位と前記第２溝部単位との間に、Ｐ型ソース領域が設けられ、  前記Ｐ型ソース領域は、前記第１溝部単位に隣接する一側に、少なくとも１つのＮ型電子ソース領域が設けられ、少なくとも前記Ｐ型ソース領域の一部と、前記Ｎ型電子ソース領域の一部とは、前記第２電極と接続され、前記第１溝部単位、前記Ｎ型キャリア障壁領域、Ｐ型ソース領域、および前記Ｎ型電子ソース領域は、ＭＯＳ構造を構成する。
【００１６】
好ましくは、前記半導体デバイスはＭＯＳ制御のサイリスタである。
【００１７】
好ましくは、前記半導体デバイスはダイオードである。
【００１８】
好ましくは、前記半導体デバイスはショックレーダイオードである。
【００１９】
好ましくは、前記半導体デバイスはゲートターンオフサイリスタである。
【００２０】
好ましくは、Ｎ型とＰ型とが互いに交換できる。
【００２１】
本発明の目的は、上述した問題を解決できる半導体デバイスを提供することである。前記半導体デバイスは、新型のセル構造を有することで、（１）大きな安全動作領域、（２）短絡耐性、（３）寄生サイリスタなどの動作を抑制する、（４）低ゲートーコレクタ電荷（ＱＧＣ）で最大ｄｖ／ｄｔ耐性を得る、（５）エミッタ側のコンダクタンス変調を大きくして、より大きな電流密度と非常に低いオン電圧降下を得る、（６）小さなターンオフ損失、（７）比較的に低い製造プロセスの複雑さ、を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明のある実施形態を示す図である。
【図２】本発明のある実施形態を示す図である。
【図３】本発明のある実施形態を示す図である。
【図４】本発明のある実施形態を示す図である。
【図５】本発明のある実施形態を示す図である。
【図６】本発明のある実施形態を示す図である。
【図７】本発明のある実施形態を示す図である。
【図８】本発明のある実施形態を示す図である。
【図９】本発明のある実施形態を示す図である。
【図１０】本発明のある実施形態を示す図である。
【図１１】本発明のある実施形態を示す図である。
【図１２】本発明のある実施形態を示す図である。
【図１３】本発明のある実施形態を示す図である。
【図１４】本発明のある実施形態を示す図である。
【図１５】本発明のある実施形態を示す図である。
【図１６】本発明のある実施形態を示す図である。
【図１７】本発明のある実施形態を示す図である。
【符号の説明】
【００２３】
Ｎ型基材００１、Ｐ型半導体領域００２、第１Ｎ型半導体領域００３、第２Ｎ型半導体領域００４、Ｎ型キャリア障壁領域０１０、ゲート領域０１１、第１媒質０１２、第３媒質０１５、第４媒質０１６、第１ゲート０１７、第２ゲート０２１、Ｐ型電界遮蔽領域１０１、カソード領域１１１、第２媒質１１２、第１Ｐ型領域１１３、Ｐ型ソース領域２０２、浮遊Ｐ型半導体領域２０３、Ｐ型領域２０５、Ｎ型領域２０７、第３Ｎ型半導体領域３０２、Ｎ型電子ソース領域３０３、第１電極５０２、第２電極５００、導電体６００、第１溝部単位７００、第２溝部単位８００。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら、具体な実施形態を例示して、本発明の技術内容を説明する。
【００２５】
実施形態１
本発明のＭＯＳ制御のバイポーラトランジスタ（ＭＣＢＴ）は、複数のセル単位で構成され、図１は、１つのセルの構造断面図である。当該セル構造は、Ｎ型基材００１を基材とし、Ｎ基材００１の一側に、陽極領域と呼ばれるＰ型半導体領域００２が設けられ、Ｎ基材００１の他側に、少なくとも１つの第１溝部単位７００と少なくとも１つの第２溝部単位８００が設けられている。第１溝部単位７００の深さは、第２溝部単位８００の深さよりも小さい。第１溝部単位７００の底部には、Ｎ基材００１のドーピング濃度よりも高いＮ型キャリア障壁領域０１０を有し、前記Ｎ型キャリア障壁領域０１０が少数キャリア（ｍｉｎｏｒｉｔｙ  ｃａｒｒｉｅｒ）障壁領域と呼ばれる。第２溝部単位８００の底部には、Ｐ型電界遮蔽領域１０１が設けられる。第１溝部単位７００内に、ゲート領域０１１が設けられ、ゲート領域０１１とＮ基材００１との間は、第１媒質０１２を設けることで分離されている。第２溝部単位８００内に、陰極領域１１１が設けられ、カソード領域１１１とＮ基材００１との間は、第２媒質１１２を設けることで分離されている。前記Ｎ型キャリア障壁領域０１０の一側は、前記第２溝部単位８００の第２媒質１１２と接触している。第１溝部単位７００と第２溝部単位８００との間に、Ｐ型ソース領域２０２が設けられ、Ｐ型ソース領域２０２の第１溝部単位７００の一側に隣接するように、Ｎ型電子ソース領域３０３が設けられている。第１溝部単位７００と第２溝部単位８００との外側に、浮遊Ｐ型半導体領域２０３が設けられている。金属材料で構成された第１電極５０２は、前記Ｐ型半導体領域００２を覆って前記ＭＣＢＴのコレクタを形成する。金属材料で構成された第２電極５００は、少なくとも一部のカソード領域１１１、少なくとも一部のＰ型ソース領域２０２、および少なくとも一部のＮ型電子ソース領域３０３を覆って前記ＭＣＢＴのエミッタを形成する。前記ゲート領域０１１は、前記ＭＣＢＴのゲートである。前記ゲート領域０１１と第２電極５００との間は、第３媒質０１５を設けることで分離され、前記浮遊Ｐ型半導体領域２０３と第２電極５００との間は、第４媒質０１６を設けることで分離されている。
【００２６】
さらに、第１溝部単位７００、Ｎ型キャリア障壁領域０１０、Ｐ型ソース領域２０２、およびＮ型電子ソース領域３０３で、Ｎ−ＭＯＳ構造を構成する。Ｎ型電子ソース領域３０３は、当該Ｎ−ＭＯＳの電子のソース領域であり、Ｎ型キャリア障壁領域０１０は、当該Ｎ−ＭＯＳの電子のドレイン領域である。
【００２７】
さらに、第２溝部単位８００、Ｐ型ソース領域２０２、Ｎ型キャリア障壁領域０１０、およびＰ型電界遮蔽領域１０１は、Ｐ−ＭＯＳ構造を形成する。前記Ｐ型電界遮蔽領域１０１は、当該Ｐ−ＭＯＳの正孔のソース領域であり、前記Ｐ型ソース領域２０２は、当該Ｐ−ＭＯＳの正孔のソース領域である。
【００２８】
さらに、Ｐ型半導体領域００２、Ｎ型基材００１、およびＰ型電界遮蔽領域１０１は、ＰＮＰバイポーラトランジスタを形成する。Ｐ型半導体領域００２は、当該ＰＮＰトランジスタの少数キャリアのエミッター電極であり、Ｐ型電界遮蔽領域１０１は、当該ＰＮＰトランジスタの少数キャリアのコレクタ領域であり、Ｎ型基材００１は、当該ＰＮＰトランジスタのベース領域である。
【００２９】
以下、図１に示された実施形態における、本発明のＭＯＳ制御のトランジスタ（ＭＣＢＴ）の主な電気的特性を説明する。
【００３０】
（第１の特性）
本実施形態によって提供されるＭＣＢＴは、非常に低いオン電圧降下ＶＯＮを有する。前記ＭＣＢＴの第１電極５０２と第２電極５００との間の電圧ＶＣＥが０よりも大きく、且つゲート領域０１１と第２電極５００との間の電圧ＶＧＥが前記Ｎ−ＭＯＳの閾値電圧ＶＴＨＮを超える場合、電子は、Ｎ型電子ソース領域３０３からＰ型ソース領域２０２、Ｎ型キャリア障壁領域０１０、Ｎ型基材００１を順に流れ、Ｐ型半導体領域００２に到達する。同時に、正孔は、Ｐ型半導体領域００２から、Ｎ型基材００１に流れ、Ｐ型電界遮蔽領域１０１に到達する。なお、Ｎ型基材００１と、ドーピング濃度の比較的に高いＮ型キャリア障壁領域０１０との間に、濃度差によるビルトイン電位が形成され、ビルトイン電位は、Ｎ型基材００１の正孔の障壁となり、正孔のＰ型ソース領域２０２への流れを阻碍し、Ｎ型基材００１内の正孔濃度をＮ型キャリア障壁領域０１０の近くで大幅に増加させ、デバイスの電流密度が大幅に増加する。一方で、同じ電流密度では、ＭＣＢＴのオン電圧降下ＶＯＮがＩＧＢＴのオン電圧降下ＶＯＮよりも低くなる。
【００３１】
（第２の特性）
本実施形態によって提供されるＭＣＢＴは、非常に高いラッチアップ（Ｌａｔｃｈ−ｕｐ）能力を有する。実際の用途では、パワー半導体デバイスは、高電圧および大電流などの極端な状況で動作刷る場合がよくある。この時、多數の正孔がＰ型半導体領域００２からＮ型基材００１に注入され、且つＰ型電界遮蔽領域１０１に到達する。正電荷の正孔は、Ｐ型電界遮蔽領域１０１に入るので、当該領域の電圧が上昇する。Ｐ型電界遮蔽領域１０１の電位がある程度に上昇すると、前記Ｐ−ＭＯＳがオンになり、第２溝部単位８００に隣接する側の壁に正孔のチャネルが形成され、この際、Ｎ型基材００１内の多數の正孔は、当該チャネルに沿ってＰ型ソース領域２０２に到達し、最終に、ＭＣＢＴのエミッタ第２電極５００に到達する。通常のＩＧＢＴ、ＭＣＴなどのデバイスと異なるのは、当該正孔チャネルは前記Ｎ−ＭＯＳの電子チャネルから分離されており、正孔がＰ型ソース領域２０２においてＮ型電子ソース領域３０３の底部を流れない。これにより、寄生トランジスタがオンになることを防ぎ、ラッチアップ（Ｌａｔｃｈ−ｕｐ）の発生を効果的に抑制することができる。
【００３２】
（第３の特性）
本実施形態によって提供されるＭＣＢＴは、比較的に小さなゲートーコレクタ容量（ＣＧＣ）を有する。ＣＧＣの大きさは、セル面積に対するＰ型電界遮蔽領域１０１の面積の比率に関係している。Ｐ型電界遮蔽領域１０１がコレクタ第１電極５０２およびＮ型基材００１からの電界を遮蔽するため、Ｐ型電界遮蔽領域１０１の面積がセル面積の大きな比率を占めると、コレクタ電位の変化によって、Ｐ型電界遮蔽領域１０１内の電荷量の変化を引き起こし、少数の電力線がゲート領域０１１に到達する。そのため、ゲート領域０１１内の電荷はコレクタの電位の変化の影響を受けにくく、ゲートーコレクタ容量（ＣＧＣ）が減少する。
【００３３】
（第４の特性）
本実施形態によって提供されるＭＣＢＴは、より高い降伏電圧を実現することができる。降伏電圧の大きさは、セル面積に対するＰ型電界遮蔽領域１０１の面積の比率に関係している。ブロッキング状態では、部分的に消耗されたＰ型電界遮蔽領域１０１内のイオン化アクセプターによって生成された負電荷は、消耗されたＮ型基材００１内のイオン化ドナーから生成された正電荷を吸収するので、第１溝部単位７００と第２溝部単位８００との底部にある媒質層の周囲の電界は、容易に集中されないため、高阻止電圧を得ることができる。
【００３４】
（第５の特性）
本実施形態によって提供されるＭＣＢＴは、良好な短絡耐性を有する。実用では、パワー半導体デバイスは、短絡状態で動作する場合があり、高電圧および大電流下では、デバイスが自己発熱して生じた温度が最大接合温度を超え、故障が発生することがある。一定のゲート電圧下では、デバイスの短絡耐性と飽和コレクタ電流とが直接関係する。実施形態１のセルでは、第１溝部単位７００と第２溝部単位８００の以外に、浮遊Ｐ型半導体領域２０３が設けられ、当該浮遊Ｐ型半導体領域２０３が占めるセルの面積比を調整することにより、適切な良好な飽和コレクタ電流が得られ、優れる短絡耐性を得ることができる。
【００３５】
（第６の特性）
本実施形態によって提供されるＭＣＢＴは、比較的に小さいターンオフ損失を有する。通常のＩＧＢＴは、ターンオフ過程においてアノードにキャリアが注入し続けるため、電流の裾引き減少が生じる。ターンオフ過程では、電力損失の大部分は、裾引き電流により形成され、且つ当該裾引き電流の大きさはアノードにキャリアの注入効率の増加につれて増大する。本発明によって提供されるＭＣＢＴは、Ｎ型キャリア障壁領域０１０側に正孔濃度を大幅に増加させたので、同じオン電圧降下の下で、アノードの正孔注入効率は大幅に低下することによって、総電流に対する電子電流の比率（電子電流／総電流）が増加し、裾引き電流が減少するため、より小さいターンオフ損失を得ることができる。
【００３６】
実施形態１に説明された半導体は、シリコン（Ｓｉ）材料または炭化シリコン（ＳｉＣ）材料で構成され、前記ゲート領域０１１と前記カソード領域１１１とは、金属材料またはポリシリコン材料で構成され、前記第１媒質０１２、第２媒質１１２、第３媒質０１５および第４媒質０１６は、二酸化ケイ素または他の絶縁材料で構成される。
【００３７】
実施形態２
上述した実施形態では、Ｎ型基材００１は非パンチスルー型（Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）であり、すなわち、コレクタとエミッタとの間に最高電圧が印加されたときに、Ｎ型基材領域００１は完全に消耗しない。実施形態２では、パンチスルー型（Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）または電場遮断型（Ｆｉｅｌｄ  Ｓｔｏｐ）のセルが提供されており、構造は図２に示されている。Ｐ型半導体領域００２と隣接する側には、第１Ｎ型半導体領域００３が設けられ、前記第１Ｎ型半導体領域００３はフィールドストップ領域００３と呼ばれ、フィールドストップ領域００３のドーピング濃度は、Ｎ型基材００１のドーピング濃度よりも高い。つまり、コレクタとエミッタとの間に最高電圧が印加サれると、電場がフィールドストップ領域００３内で遮断され、且つフィールドストップ領域００３が完全に消耗しない。実施形態２の電場遮断型構造では、実施形態１よりもＮ型基材００１の厚さを薄くすることができる。
【００３８】
Ｎ型基材００１の厚さが薄くなるため、実施形態２は、実施形態１よりも小さいオン電圧降下（Ｖｏｎ）を得ることができる。また、Ｎ型基材００１内のキャリアの総量はＮ型基材００１の厚さに対して正比例であり、Ｎ型基材００１の厚さを減らすと、キャリア総量も減少する。一定の電流下では、デバイスは、オン状態からオフ状態に、またはオフオフ状態からオン状態に切り替えるのに必要な時間が短くなるため、実施形態２は、実施形態１よりも小さいスイッチング損失を得ることができる。
【００３９】
実施形態３
実施形態３は、逆導通型（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｏｎ）セルを提供しており、その構造は図３に示されている。Ｐ型半導体領域００２に隣接する側に、第２Ｎ型半導体領域００４が設けられ、  Ｐ型半導体領域００２と第２Ｎ型半導体領域００４とは、第１電極５０２と直接接触しており、アノード短絡（Ａｎｏｄｅ  Ｓｈｏｒｔ）構造を形成する。
【００４０】
Ｐ型ソース領域２０２、Ｎ型キャリア障壁領域０１０、Ｎ型基材００１、および第２Ｎ型半導電体領域００４は、Ｐ−Ｎ−Ｎダイオードを形成し、エミッタ第２電極５００の電位がコレクタ第１電極５０２の電位よりも高い場合、当該Ｐ−Ｎ−Ｎダイオード正偏、この時、電流がエミッタ第２電極５００よりコレクタ第１電極５０２に流れて逆導通を形成する。
【００４１】
また、アノード短絡により、アノード注入効率が低下するため、実施形態３は、実施形態１より小さなターンオフ損失を得ることができる。
【００４２】
図４は、図３の構造に基づいてフィールドストップ領域００３をさらに備えたセル構造を示す図である。これによって、図４に示す構造は、図２および図３で説明した２つの電気的特性を有し、ここでは詳細を省略する。
【００４３】
特に明記しない限り、以下の実施形態では、非パンチスルー（Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）構造を例として説明するが、本発明の保護の範囲を限定しない。以下の実施形態は、パンチスルー型（Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）、フィールドストップ型（Ｆｉｅｌｄ  Ｓｔｏｐ）、またはアノード短絡型（Ａｎｏｄｅ  Ｓｈｏｒｔ）の構造にも適用可能である。
【００４４】
実施形態４
実施形態４のＭＣＢＴにおける１つのセル構造は、複数の第１溝部単位７００を有する。図５は、２つの第１溝部単位７００を有するセル構造の構造図を示している。複数の第１溝部単位７００は、有効チャネル幅を増大させ、電流密度をさらに増大させることができる。
【００４５】
図５に示す２つの第１溝部単位７００の底部は、１つのＮ型キャリア障壁領域０１０を共有し、図６に示す２つの第１溝部単位７００の底部には、それぞれのＮ型キャリア障壁領域０１０を有し、且つ、２つのＮ型キャリア障壁領域０１０と接触している。
【００４６】
実施形態５
図７に示すように、実施形態５のＭＣＢＴにおける１つのセル構造は、複数の第１溝部単位７００を有し、Ｎ型電子ソース領域３０３が第１溝部単位７００の片側に位置される。飽和コレクタ電流は、Ｎ−ＭＯＳの有効電子チャネルの幅に正比例するため、図５に示す構造に対して、図７で提供された実施形態のＮ−ＭＯＳの有効電子チャネルの幅は、図５の半分である。したがって、図７で提供された実施形態の飽和コレクタ電流は、図５の半分であり、デバイスの耐短絡時間を改善しやすい。
【００４７】
実施形態６
図８に示すように、実施形態６のＭＣＢＴにおける１つのセル構造は、複数の第１溝部単位（７００）を有し、一部の第１溝部単位７００の第１ゲート０１７は、エミッタ第２電極５００と接触している。
【００４８】
図８に示すセル構造は、図１のセル構造よりも強いラッチアップ（Ｌａｔｃｈ−ｕｐ）能力を有する。高電圧および大電流下では、多數の正孔がＰ型半導体領域００２よりＮ型基材００１に注入され且つＰ型電界遮蔽領域１０１に到達する。正電荷の正孔がＰ型電界遮蔽領域１０１に入ることで当該領域の電圧が増大する。Ｐ型電界遮蔽領域１０１の電位がある程度に増大すると、Ｐ型電界遮蔽領域１０１、第２溝部単位８００、Ｐ型ソース領域２０２、およびＮ型キャリア障壁領域０１０が形成したＰ−ＭＯＳはオンになり、第２溝部単位８００に隣接する側壁では、正孔のチャネルが形成される。この時、Ｎ型基材００１内の大量の正孔は、当該チャネルを通じて、Ｐ型ソース領域２０２に到達し、最後に、ＭＣＢＴのエミッタ第２電極５００に到達する。図１に示すセル構造と異なるのは、当該正孔チャネルと前記Ｎ−ＭＯＳの電池チャネルとが完全に分離されていることであり、ラッチアップ（Ｌａｔｃｈ−ｕｐ）の発生はほぼ完全に抑制されることができる。
【００４９】
実施形態７
図９に示すように、実施形態７のＭＣＢＴにおける１つのセル構造では、複数の第２溝部単位８００を備えっている。図９の右側の２つの第２溝部単位８００の間に第１溝部単位７００およびＮ型キャリア障壁領域０１０はなく、且つＰ型電界遮蔽領域１０１、第２溝部単位８００、Ｐ型領域２０５、および右側の２つの第２溝部単位８００に囲まれたＮ型基材００１の一部で、ＰーＭＯＳ２が形成される。Ｎ型基材領域００１の一部は、当該ＰーＭＯＳ２のソース領域にある。Ｎ型基材００１のドーパント量がＮ型キャリア障壁領域０１０のドーパント量よりも小さいため、Ｐ−ＭＯＳ２はより小さな閾値電圧を有する。
【００５０】
図９に示すセル構造は、図１に示す構造よりも強いラッチアップ（Ｌａｔｃｈ−ｕｐ）を有する。これは、正孔がＰ型半導体領域００２よりＮ型基材００１に注入され且つＰ型電界遮蔽領域１０１に到達すると、正孔電流のほとんどがより小さい閾値電圧のＰ−ＭＯＳ２を流れ、最終的に、Ｐ型領域２０５を通過してエミッタ第２電極５００に到達する、これによって、正孔チャネルはと前記Ｎ−ＭＯＳの電池チャネルから完全に分離され、タッチアップ（Ｌａｔｃｈ−ｕｐ）の発生はほぼ完全に抑制されることができる。
【００５１】
また、Ｐ−ＭＯＳ２により、Ｐ型電界遮蔽領域１０１の電位がクランプされる（例えば、Ｐ−ＭＯＳ２の閾値電圧が３Ｖであり、高電圧および大電流下でＰ型電界遮蔽領域１０１の電位が１０Ｖ以内にクランプされることができる）ので、第２媒質１１２の媒質層が破壊されるリスクを効果的に低減し、デバイスの信頼性を向上させることができる。
【００５２】
実施形態８
実施形態８のＭＣＢＴにおける１つのセル構造は、複数の第１溝部単位７００を有し、且つ複数の第２溝部単位８００を有し、一部の第１溝部単位７００のゲート領域０１１とエミッタ第２電極５００とが第３媒質０１５により分離され、一部の第１溝部単位７００の第２ゲート０２１とエミッタ第２電極５００とが接続されている（図１０を参照）。Ｐ型電界遮蔽領域１０１、第２溝部単位８００、Ｐ型領域２０５、および右側の２つの第２溝部単位８００に囲まれたＮ型キャリア障壁領域０１０は、Ｐ−ＭＯＳ２を形成する。Ｐ−ＭＯＳ２の閾値電圧は、Ｎ型キャリア障壁領域０１０の第２溝部単位８００の近傍にある濃度で決定されるので、図１０に示すＰ−ＭＯＳ２の閾値電圧は設計に応じて調整することができる。
【００５３】
実施形態９
上述した実施形態の第２溝部単位８００は、図１１に示すように、第１Ｐ型領域１１３に囲まれても良い。当該第１Ｐ型領域１１３のドープイオンと、Ｎ型キャリア障壁領域０１０の第２溝部単位８００の近傍にあるドープイオンとが補償されるので、調整可能なＰ−ＭＯＳの閾値電圧が得られる。
【００５４】
実施形態１０
実施形態９に基づいて、実施形態１０のＭＣＢＴにおける１つのセル構造は、複数の第１溝部単位７００を有し、同時に、複数の第２溝部単位８００を有する。一部の第１溝部単位７００のゲート領域０１１とエミッタ第２電極５００とは、第３媒質０１５を設けることによって分離され、一部の第１溝部単位７００の第２ゲート０２１とエミッタ第２電極５００とが接続されている（図１２を参照）。また、第２溝部単位８００の周囲は、第１Ｐ型領域１１３に囲まれる。図１２に示す実施形態でのＮ−ＭＯＳの有効電子チャネル幅は、図１１に示す形態の半分であるため、図１２に示す実施形態の飽和コレクタ電流は、図１１の半分であり、デバイスの短絡耐性を改善させることができる。
【００５５】
実施形態１１
図１３に示すように、実施形態１１は、ＭＣＢＴの他種のセル構造を提供している。図１に示す構造と異なるのは、隣接する２つの前記Ｐ型電界遮蔽領域１０１が接触している。
【００５６】
第１溝部単位７００で形成されたＮ−ＭＯＳおよびＰ型半導体領域００２、Ｎ型基材００１、Ｐ型電界遮蔽領域１０１、並びにＮ型キャリア障壁領域０１０により、ＭＯＳと直列されたＰＮＰＮのショックレーダイオード（Ｓｈｏｃｋｌｅｙ  Ｄｉｏｄｅ）の構造を形成する。当該構造におけるＰ型電界遮蔽領域１０１およびＮ型キャリア障壁領域０１０が正孔の障壁を形成するので、図１に示すセルのオン電圧よりも低いオン電圧を得ることができる。
【００５７】
実施形態１２
実施形態１１が提供したＭＯＳと直列されたＰＮＰＮのショックレーダイオードは、オンに追加のトリガーを必要とするため、実施形態１２は、図１４に示すように、図１と図１３に示すセル構造を組み合わせた構造を提供している。図１４では、左側の２つの第２溝部単位８００の底部のＰ型電界遮蔽領域１０１が互いに直接接触せず、右側の２つの第２溝部単位８００の底部のＰ型電界遮蔽領域１０１が接触している。
【００５８】
実施形態１２に示されたセルは、図１に示すセルの速いスイッチングの利点を有するだけでなく、図１３に示すセルのより低いオン電圧のの利点も有する。
【００５９】
実施形態１３
図１５に示すように、実施形態１３は、本発明に基づいて、ダイオード（Ｄｉｏｄｅ）のセル構造を提供する。図１に示す構造と異なるのは、前記第１溝部単位７００のゲート領域０１１とエミッタ第２電極５００とが接触し、Ｎ型基材００１は、エミッタ第２電極５００に連接する側に、第３Ｎ型半導体領域３０２が設けられ、当該第３Ｎ型半導体領域３０２とエミッタ第２電極５００とが接続されている。Ｐ型半導体領域００２、Ｎ型基材００１、Ｎ型キャリア障壁領域０１０、および第３Ｎ型半導体領域３０２は、ＰＮダイオードを形成する。
【００６０】
実施形態１４
図１６に示すように、実施形態１４は、本発明の実施形態１１に基づいて、ショックレーダイオード（Ｓｈｏｃｋｌｅｙ  Ｄｉｏｄｅ）のセル構造を提供する。図１３に示す構造と異なるのは、前記第１溝部単位７００のゲート領域０１１とエミッタ第２電極５００とが接触し、且つ、Ｎ型領域２０７と第１溝部単位７００と接触している。また、Ｐ型半導体領域００２、Ｎ型基材００１、Ｐ型電界遮蔽領域１０１、Ｎ型キャリア障壁領域０１０、およびＮ型領域２０７は、ＰＮＰＮダイオード構造を形成する。
【００６１】
実施形態１５
図１７に示すように、実施形態１５は、本発明の実施形態１４に基づいて、ゲートターンオフサイリスタ（Ｇａｔｅ  Ｔｕｒｎ−ｏｆｆ  Ｔｈｙｒｉｓｔｏｒ、ＧＴＯ）のセル構造を提供する。図１６に示す構造と異なるのは、前記第２溝部単位８００と第２電極５００とが直接接触する面を有せず、且つ、導電体６００と浮遊Ｐ型半導体領域２０３とが直接接触する。前記導電体６００は、当該ＧＴＯのゲートとなる。第２電極５００に対して導電体６００の電圧を制御することにより、当該ＧＴＯをオンおよびオフに制御することができる。
【００６２】
なお、上述したＮ型とＰ型は交換することができ、対応する電子と正孔も交換することができるが、交換後も本発明の原理が適用可能である。
【００６３】
以上、具体な実施形態を参照して本発明の技術的原理を説明した。これらの説明は、本発明の原理を理解するためのものであり、本願特許請求の範囲を限定するものではない。ここでの説明に基づいて、当業者は創造的な作業なしに他の実施形態を想到できると考えられ、これらの実施形態も本発明の特許請求の範囲に含まれている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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