(57)【要約】自己選択型メモリ・セルは、加えられる電圧の極性に基づいて閾値電圧を変化させるメモリ材料で、構成され得る。そのようなメモリ・セルは、メモリ・アレイにおける導電ピラーと電極面との交点に形成され得る。誘電材料が、メモリ・セルのメモリ材料と、対応する電極面との間に形成され得る。この誘電材料は、メモリ材料と電極面を構成する材料との間での有害な相互作用を回避するバリアを形成し得る。いくつかの場合に、誘電材料は、また、第２の誘電バリアを形成するために、メモリ材料と導電ピラーとの間に位置決めされる場合もある。この第２の誘電バリアによって、メモリ・アレイの対称性を増大させることができ、すなわち、メモリ材料と電極円筒との間の、又は、メモリ材料と導電ピラーとの間の、有害な相互作用を回避し得る。
2020532121.tif 000002
【特許請求の範囲】
【請求項１】
第１の組の面と第２の組の面とを含む面の積層体と、
前記面の積層体を通過して配置された導電ピラーと、
前記導電ピラーを少なくとも部分的に包囲するカルコゲナイド合金材料と、
前記カルコゲナイド合金材料を少なくとも部分的に包囲する誘電材料と
を含むメモリ・デバイス。
【請求項２】
前記導電ピラーを少なくとも部分的に包囲する電極材料をさらに含む、請求項１に記載のメモリ・デバイス。
【請求項３】
前記電極材料と前記カルコゲナイド合金材料との間に位置決めされた第２の誘電材料をさらに含んでおり、前記第２の誘電材料は、前記電極材料を少なくとも部分的に包囲し、前記カルコゲナイド合金材料は、前記第２の誘電材料を少なくとも部分的に包囲する、請求項２に記載のメモリ・デバイス。
【請求項４】
前記カルコゲナイド合金材料は、前記電極材料と接している、請求項２に記載のメモリ・デバイス。
【請求項５】
前記導電ピラーと前記カルコゲナイド合金材料との間に位置決めされた第２の誘電材料をさらに含んでおり、前記第２の誘電材料は、前記導電ピラーを少なくとも部分的に包囲する、請求項１に記載のメモリ・デバイス。
【請求項６】
前記第１の組の面は第１の材料を含み、前記第２の組の面は前記第１の材料と異なる第２の材料を含む、請求項１に記載のメモリ・デバイス。
【請求項７】
前記第１の材料は、導電材料を含み、前記第２の材料は、誘電材料を含む、請求項６に記載のメモリ・デバイス。
【請求項８】
前記第１の組の面は、前記第２の組の面と交互に配置されている、請求項６に記載のメモリ・デバイス。
【請求項９】
前記誘電材料は、前記第１の組の面と前記第２の組の面とに接している、請求項１に記載のメモリ・デバイス。
【請求項１０】
メモリ・デバイスを形成する方法であって、
第２の材料の第２の組の面と交互配置されており前記第２の材料と異なる第１の材料の第１の組の面を含む面の積層体を通過する開口を形成するステップと、
前記開口の内部において、前記開口によって露出された前記第１及び第２の組の面の部分と接するように、誘電材料を形成するステップと、
前記誘電材料と接するようにカルコゲナイド合金材料を形成するステップと
を含む、方法。
【請求項１１】
前記第１の組の面のうちの１つと前記第２の組の面のうちの１つとの交代する面を形成することによって前記面の積層体を形成するステップをさらに含み、前記第１の材料は導電材料を含み、前記第２の材料は絶縁材料を含む、請求項１０に記載の方法。
【請求項１２】
前記第１の組の面における前記第１の材料を、前記第１の材料よりも導電率の高い導電材料で置き換えるステップをさらに含む、請求項１０に記載の方法。
【請求項１３】
前記第１の材料を置き換えるステップは、
前記第１の組の面を除去するステップと、
前記除去された第１の組の面によって残された空洞に、前記導電材料を含む第３の組の面を形成するステップと
を含む、請求項１２に記載の方法。
【請求項１４】
前記面の積層体を通過する溝を形成するステップと、
前記第１の組の面における前記第１の材料を第３の材料で置き換えることにより、前記溝を前記第３の材料で充填するステップと、
をさらに含む、請求項１０に記載の方法。
【請求項１５】
前記溝における前記第３の材料の少なくとも一部を誘電材料で置き換えるステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記カルコゲナイド合金材料と接し、前記カルコゲナイド合金材料と少なくとも部分的に重なり合うように、第２の誘電材料を形成するステップをさらに含む、請求項１０に記載の方法。
【請求項１７】
前記第２の誘電材料と接し、前記第２の誘電材料と少なくとも部分的に重なり合うように、電極材料を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第２の誘電材料と接するように導電ピラーを形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記カルコゲナイド合金材料と接し、前記カルコゲナイド合金材料と少なくとも部分的に重なり合うように、電極材料を形成するステップと、
前記電極材料と接するように導電ピラーを形成するステップと
をさらに含む、請求項１０に記載の方法。
【請求項２０】
前記開口は、前記第１の組の面及び前記第２の組の面と交差する、請求項１０に記載の方法。
【請求項２１】
第１の導電面と第２の面とを含むメモリ積層体と、
前記第１の導電面と前記第２の面とを通過し、前記第１の導電面と前記第２の面とに接するように配置された誘電バリアと、
前記誘電バリアと接するカルコゲナイド合金材料と
を含むメモリ・デバイス。
【請求項２２】
前記カルコゲナイド合金材料と接する電極材料と、
前記電極材料と接する導電ピラーと
をさらに含む、請求項２１に記載のメモリ・デバイス。
【請求項２３】
前記誘電バリアと前記カルコゲナイド合金材料と前記電極材料とが、同心の円筒を構成する、請求項２２に記載のメモリ・デバイス。
【請求項２４】
前記カルコゲナイド合金材料と接する第２の誘電バリアをさらに含む、請求項２１に記載のメモリ・デバイス。
【請求項２５】
前記第２の誘電バリアと接する導電ピラーをさらに含む、請求項２４に記載のメモリ・デバイス。
【請求項２６】
前記第２の誘電バリアと接する電極材料と、
前記電極材料と接する導電ピラーと
をさらに含む、請求項２４に記載のメモリ・デバイス。
【請求項２７】
前記第１の導電面と前記第２の面とは水平面を含み、前記誘電バリアは前記第１の導電面と前記第２の面とを垂直方向に通過するように配置される、請求項２１に記載のメモリ・デバイス。
【請求項２８】
前記誘電バリアが、前記カルコゲナイド合金材料を、前記第１の導電面と前記第２の面とから分離する、請求項２７に記載のメモリ・デバイス。
【請求項２９】
前記第２の面は誘電材料を含む、請求項２１に記載のメモリ・デバイス。
【請求項３０】
前記第１の導電面は前記第２の面の上側と接しており、前記メモリ・デバイスは、
前記第２の面の下側と接する第２の導電面をさらに含む、請求項２１に記載のメモリ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
［クロスリファレンス］
本特許出願は、２０１７年８月２５日に出願された「Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｉｔｈ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂａｒｒｉｅｒ」という名称を有する、Ｆｒａｔｉｎ他による米国特許出願第１５／６８７，０３８号の優先権を主張し、それは、本出願の譲受人に譲渡され、参照により組み込まれる。
【背景技術】
【０００２】
以下は、広くは、自己選択型メモリ・セルに関し、より詳しくは、三次元（３Ｄ）マルチ・プレーン・メモリに関する。
【０００３】
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなど、様々な電子デバイスに情報を記憶するために、広く用いられている。情報は、メモリ・デバイスのメモリ・セルの中に、異なる状態をプログラムすることによって記憶される。たとえば、バイナリ・デバイスは、多くの場合にロジック「１」又はロジック「０」で表される２つの状態を有する。他のシステムでは、２つより多くの状態が記憶されることもあり得る。記憶された情報にアクセスするためには、メモリ・デバイスのコンポーネントが、メモリ・セルにおいて記憶されている状態を、読み出す又は検知することができる。情報を記憶するためには、電子デバイスのコンポーネントが、メモリ・セルに、状態を書き込む又はプログラムすることができる。
【０００４】
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ（登録商標））、リード・オンリ・メモリ（ＲＯＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）、自己選択型メモリ、及びその他を含む、複数のタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性又は不揮発性であり得る。たとえばフラッシュ・メモリなどの不揮発性メモリは、外部電源が存在しなくても、長期間にわたって、それらの記憶された論理状態を維持できる。たとえばＤＲＡＭなどの揮発性メモリ・デバイスは、外部電源によって周期的にリフレッシュされない限り、時間経過と共に、それらの記憶された状態を失うことになり得る。メモリ・デバイスを向上させることには、それ以外の指標の中でもとりわけ、メモリ・セルの密度を増加させる、読み出し／書き込み速度を高速化する、信頼性を向上させる、データ保持を増加させる、電力消費を減少させる、又は製造コストを低下させることが、含まれる。
【図面の簡単な説明】
【０００５】
【図１】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイの図解である。
【図２Ａ】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイの平面図である。
【図２Ｂ】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイの断面図である。
【図３】本開示の様々な実施形態による、本開示の例による特徴と動作とをサポートする誘電バリアを備えた自己選択型メモリ・セルの閾値電圧の電圧プロットの図解である。
【図４】本開示の様々な実施形態による、本開示の例による特徴と動作とをサポートする誘電バリアを備えた自己選択型メモリ・セルをプログラムするのに用いられる書き込み電圧の電圧プロットの図解である。
【図５】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイの図解である。
【図６Ａ】本開示の様々な実施形態による、第１の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図６Ｂ】本開示の様々な実施形態による、第１の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図７Ａ】本開示の様々な実施形態による、第２の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図７Ｂ】本開示の様々な実施形態による、第２の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図７Ｃ】本開示の様々な実施形態による、第２の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図７Ｄ】本開示の様々な実施形態による、第２の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図７Ｅ】本開示の様々な実施形態による、第２の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図７Ｆ】本開示の様々な実施形態による、第２の製造プロセスにおける様々なステップの間のメモリ・アレイの図解である。
【図８】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイの図解である。
【図９】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイの図解である。
【図１０】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルをサポートするデバイスのブロック図である。
【図１１】本開示の様々な実施形態による、誘電バリアを備えた自己選択型メモリ・セルのための形成方法を図解するフローチャートである。
【発明を実施するための形態】
【０００６】
メモリ・デバイスは、単に情報を記憶するだけでなくセルへのアクセスを容易にもする１つ又は複数の自己選択型メモリ・セルを含むことがあり得る。自己選択型セルは、カルコゲナイドを含むメモリ・セルであり得る。カルコゲナイドは、いくつかの場合に、セルにアクセスするのに用いられる電圧の極性に基づいて、異なる閾値電圧を示し得る。カルコゲナイドを用いることで、自己選択型メモリ・セルが可能になり、メモリ・アレイのアーキテクチャの複雑性を低下させることができるが、カルコゲナイドは、メモリ・アレイにおける他の材料と非互換的であったり、又は、より低い互換性を有したりすることがあり得る。たとえば、カルコゲナイドは、接触しているアレイにおける１つ又は複数の導電性材料と、化学的に又は電気的に、相互作用を生じ得る。これらの相互作用は、メモリ・セルに記憶されている論理状態を、又はメモリ・アレイの特性若しくは動作を、変更することがあり得る。そのような変更は、メモリ・アレイの性能に対して負の影響を及ぼすか若しくはメモリ・アレイにおいてカルコゲナイドと共に用いられる可能性のある材料のタイプを限定し得るか、又は、その両方を生じさせ得る。
【０００７】
本明細書で説明されている技法によると、メモリ・アレイは、メモリ・アレイにおける自己選択型セルと他の導電材料との間に誘電バリアを含み得る。誘電バリアは、カルコゲナイドを導電材料から物理的に分離し得るために、導電材料とカルコゲナイドとの間の有害な相互作用を回避できる。誘電バリアは、有害な相互作用を回避しながら、導電材料とカルコゲナイドとの間の電流の流れを許容するのに充分な程度に薄い誘電材料の膜であり得るのであるが、それにより、他の代替物よりも優れた効果を提供し得る。
【０００８】
誘電バリアを備えた自己選択型メモリ・セルを含むメモリ・アレイは、２つの異なるタイプの製造プロセスのうちの少なくとも一方を用いて、形成され得る。第１のタイプのプロセスでは、メモリ・アレイは、面の積層体を作成するために、誘電面と電極面との交代する面（たとえば、層）によって、形成される。自己選択型メモリ・セルと、関連する誘電バリアとは、次に、面の積層体の内部に形成される。第２のタイプのプロセスでは、メモリ・アレイは、面の積層体を作成するために、誘電面とプレースホルダ面との交代する面によって、形成される。プレースホルダ面は、ウェット・エッチングなどの除去プロセスを許容する材料で構成され得る。面の積層体の内部に自己選択型セルと誘電バリアとを形成した後で、プレースホルダ面における材料は、電極面を形成するために、導電材料と置き換えられる。
【０００９】
以上で紹介された特徴及び技法は、メモリ・アレイのコンテキストにおいて、後で、さらに説明される。そして、特定の実施例が、自己選択型セルと１つ又は複数の誘電バリアとを含む３次元の多面メモリ・アレイについて、説明される。本開示のこれらの及びそれ以外の特徴は、さらに、そのようなアレイからの読み出し又はそのようなアレイへの書き込みに関する装置図、システム図、及びフローチャートによって例証され、及びそれらを参照して説明される。
【００１０】
図１は、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイ１００を図解している。メモリ・アレイ１００は、自己選択型メモリ・セル（これは、自己選択型メモリ構造又はコンポーネントとも称され得る）を含むメモリ・デバイスの一部であり得る。自己選択型メモリ・セルは、選択コンポーネント及びメモリ素子として機能し得るのであるが、それによって、メモリ・アレイ１００のアーキテクチャが単純化され得る。メモリ・アレイ１００のアーキテクチャは、３次元（３Ｄ）多面アーキテクチャ又は３Ｄ垂直交点メモリと称され得る。３Ｄ垂直交点アーキテクチャとは、メモリ・セルがそれぞれの電極面と導電ピラーとの交点に位置しているアーキテクチャを指し得る。３Ｄ多面アーキテクチャを参照して説明されるが、本明細書で説明される自己選択型メモリ・セルと誘電バリアとは、様々な他のタイプのメモリ・アーキテクチャでも用いられるのであって、これらに限定されることはないが、たとえば、メモリ・セルがアクセス線の交点に位置している２次元（２Ｄ）交点アレイなどの交点アーキテクチャを含む。
【００１１】
メモリ・アレイ１００における自己選択型メモリ構造を用いることにより、他のメモリ・アーキテクチャと比較して、比較的高密度のデータ・ストレージを提供することができ、製造コストを低下させ得る。たとえば、ＤＲＡＭは、それぞれのメモリ・セルのためにトランジスタを選択コンポーネントとして用い得るが、それにより、自己選択型メモリ・セルを用いるアーキテクチャと比べると、より大きなメモリ・セルの面積を有し得る。自己選択型メモリ・セルは、その面積がコンパクトであることにより、他のアーキテクチャと比較して、メモリ・アレイ１００が、より高いメモリ・セル密度を特徴とすることが可能となり得る。メモリ・アレイ１００の単純化されたアーキテクチャは、また、より少ない材料、層、及び／又は構造を要求することになるため、製造の間の処理ステップを削減することができる。
【００１２】
メモリ・アレイ１００は、１つ又は複数の電極面１１０を含み得る。電極面１１０は、また、本明細書では、いくつかの実施形態では、導電層とも称され得る。電極面１１０は、本明細書では誘電層又は誘電面と称され得る誘電材料の面によって、分離され得る。電極面１１０と誘電面とは、ｘ−ｙ平面に延長し得るのであって、ｚ方向の垂直方向に厚さを有し得る。交代する電極面１１０と誘電面とは、積層体と称され得る。メモリ・カラム１３５は、（たとえば、ｚ方向と垂直の第１の方向に）積層体を通過して延長するように、積層体における開口１４０に配置され得る。いくつかの実施形態では、メモリ・カラム１３５は、導電ピラー１２０、電極円筒１３０、メモリ材料１１５、又はそれらの組合せを含み得る。同心の円筒として示されているが、電極円筒１３０とメモリ材料１１５とは、任意の形状及び幾何学的配置、関係、及び向きを有する要素であり得る。同様に、導電ピラー１２０は、任意の形状の要素又は材料であり得る。
【００１３】
メモリ・セル１０５は、メモリ材料１１５の内部に形成され得る。いくつかの実施形態では、メモリ・セル１０５は、１つ又は複数の材料（たとえば、電極面１１０、導電ピラー１２０）がメモリ材料１１５と交差するように、形成され得る。論理状態（たとえば、論理「０」又は論理「１」）がメモリ・セル１０５に書き込まれ得るが、メモリ・セル１０５は、その論理状態を記憶し得る。いくつかの実施形態では、論理状態は、データの１つ又は複数のビットに対応し得る。いくつかの実施例では、メモリ・セル１０５は、アクセス動作（たとえば、読み出し、書き込み）の間に構造的な変化を受ける（又は、その電気的性質を変化させる）カルコゲナイド材料を含み得る。たとえば、カルコゲナイドの閾値電圧は、プログラム・パルスの極性（たとえば、カルコゲナイドに印加された電圧の極性）に基づいて、変化し得る。このように、メモリ材料１１５がカルコゲナイドを含むときには、メモリ・セル１０５に異なる極性の電圧を印加することによって、異なる論理状態が記憶され得る。論理状態は、メモリ・セル１０５に固定された極性の電圧を印加することによって、メモリ・セル１０５から読み出され得る。電圧は、電圧を対応する導電ピラー１２０と電極面１１０とに印加することによって、メモリ・セル１０５に印加され得る。
【００１４】
いくつかの実施形態では、メモリ・セル１０５は、メモリ・カラム１３５に沿って、（たとえば、垂直方向に）位置合わせされ得る。いくつかの実施形態では、メモリ・セル１０５は、１つ又は複数の関連する電極面１１０と同じ面において、位置合わせされ得る。他の実施形態では、全体のメモリ・セル１０５又はメモリ・セル１０５の一部が、電極面１１０の面において、位置合わせされ得る。メモリ・セル１０５は、電極面１１０の厚さと等しい又はそれと異なる（たとえば、より大きい、より小さい）厚さを有し得る。いくつかの場合には、メモリ・セル１０５の一部は、電極面１１０の面の上方に及び／又は下方に延長し得る。
【００１５】
いくつかの実施形態では、メモリ材料１１５は、メモリ・セル１０５を形成するために、電極面１１０と同じ面に、選択的に堆積され得る（たとえば、メモリ材料１１５は、誘電面を通過して延長することはできない）。この実施形態の態様は、メモリ・カラム１２５として、示されている。メモリ・カラム１２５を用いて示されているように、メモリ材料１１５は、メモリ・カラム１３５の全長に延長することはできない（たとえば、メモリ材料１１５は、メモリ・カラム１３５の長さよりも短い長さに部分的に延長し得る）。
【００１６】
メモリ・セル１０５の面積は、電極面１１０と交差するメモリ材料１１５の面積として、定義され得る（たとえば、面積は、メモリ・セル１０５の円周と電極面１１０の厚さとの積として定義され得る）。このように、メモリ・セル１０５の面積は、メモリ・セル１０５の外側表面の面積であり得る。メモリ・セル１０５をプログラムするのに用いられる電流は、メモリ・セルの面積の関数である（たとえば、このプログラミング電流は、メモリ・セル１０５の面積に比例し得る、又は、その関数であり得る）。このように、より小さな面積を有するメモリ・セルは、より小さなプログラミング電流を要求し得るのであって、これが、メモリ・アレイ１００の電力消費を減少させ得る。
【００１７】
いくつかの実施形態では、導電ピラー１２０と電極面１１０とは、アレイを作成するために、異なる方向に向けられ得る（たとえば、相互に実質的に直角に）。導電ピラー１２０と電極面１１０とは、アクセス線と結合され得るが、このアクセス線は、導電線であり得る。追加的に又はその代わりに、導電ピラー１２０と電極面１１０−ａとは、アクセス線として機能する場合があり得る（たとえば、導電ピラー１２０はビット線（ＢＬ）として機能し、電極面１１０はワード線（ＷＬ）として機能し得る）。いくつかの実施形態（図示せず）では、電極面１１０は、その幅が単一の導電ピラー１２０を与え得る複数の電極線にパターニングされる場合があり得る（たとえば、それぞれの電極線が、１次元の複数の導電ピラー１２０を与え得る）。
【００１８】
一般的に、１つのメモリ・セル１０５が、導電ピラー１２０と電極面１１０との交点に配置され得る。この交点は、メモリ・セル１０５のアドレスと称され得る。目的であるメモリ・セル１０５は、付勢された導電ピラー１２０と電極面１１０との交点に位置するメモリ・セル１０５であり得るのであって、すなわち、導電ピラー１２０と電極面１１０とは、それらの交点のメモリ・セル１０５を読み出す又はそのメモリ・セル１０５に書き込むために、付勢され得る。同じ導電ピラー１２０又は電極面１１０と電子的通信関係にある他のメモリ・セル１０５は、目的ではないメモリ・セル１０５と称され得る。
【００１９】
メモリ・セル１０５へのアクセスは、ロー・デコーダとカラム・デコーダとを通じて、制御され得る。たとえば、ロー・デコーダは、メモリ・コントローラからロー・アドレスを受け取り、受け取られたロー・アドレスに基づいて、適切な電極面１１０を付勢し得る。同様に、カラム・デコーダは、メモリ・コントローラからカラム・アドレスを受け取り、適切な導電ピラー１２０を付勢し得る。このように、読み出し及び書き込みなどの動作は、導電ピラー１２０と電極面１１０とを付勢又は選択することによって、メモリ・セル１０５上で実行され得るのであるが、これには、電圧又は電流をそれぞれの導電ピラー１２０及び／又は電極面１１０に印加することが含まれ得る。書き込み動作の間には、論理状態が、メモリ・セル１０５に記憶され得る。読み出し動作の間には、メモリ・セル１０５に記憶されている論理状態が、判断され得る。たとえば、メモリ・セル１０５は、メモリ・セル１０５の記憶されている状態を判断するセンス・コンポーネント（たとえば、センス増幅器）によって、感知される信号を出力し得る。センス・コンポーネントは、基準信号とメモリ・セル１０５から出力された信号との間の差を検出して増幅するために、様々なトランジスタ又は増幅器を含み得る。
【００２０】
メモリ・アレイ１００における構造は、様々な材料から構成され得る。たとえば、導電ピラー１２０と、電極円筒１３０と、電極面１１０とは、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電ドープされた（conductively-doped）半導体、又は、他の導電材料、合金、若しくは化合物など、導電材料で構成され得る。電極面１１０の材料は、電極円筒１３０と同じ材料又は異なる材料で構成され得る。メモリ材料１１５は、カルコゲナイド材料（たとえば、カルコゲナイド・ガラス）であり得る。たとえば、メモリ材料１１５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、シリコン（Ｓｉ）、テルル（Ｔｅ）、及びゲルマニウム（Ｇｅ）のドープされた又はドープされていない合金であり得る。
【００２１】
上述されたように、電極面１１０のための材料は、抵抗率の低い（又は、導電率の高い）材料であり得るが、これによって、電流の流れが容易になり得る。しかし、抵抗率の低い材料（又は、導電率の高い）材料は、メモリ材料１１５におけるカルコゲナイドとの間で、好ましくない相互作用を生じ得る。たとえば、金属は、カルコゲナイドとの間で、電子レベル又は原子レベルで、関連するメモリ・セル１０５の動作を損なう態様の相互作用を生じ得る。抵抗率が高い／導電率が低い材料はカルコゲナイドとの間で、より小さな相互作用しか生じないが、電極面１１０においてそのような材料を用いると、電流の流れを損なうことがあり得るのであって、これは、メモリ・アレイ１００の性能に、マイナスの影響を及ぼし得る。さらに、高い抵抗率を有する材料（たとえば、炭素）で構成された電極面１１０は、強いグローバル抵抗を有し得るのであり、これは、メモリ・アレイ１００の密度や、電極面１１０の厚さを制限し、他の関連する問題を生じさせる可能性があり得る。
【００２２】
本明細書で説明されている技法によると、抵抗率の低い（たとえば、導電率の高い）材料が、電極面１１０とメモリ材料１１５との間に誘電バリア１４５を配置することによって、好ましくないカルコゲナイドとの相互作用を生じさせることなく、電極面１１０のために用いられ得る。誘電バリア１４５は、それが電極面１１０をメモリ材料１１５から物理的に分離させるように、位置決めされ得る。誘電バリア１４５は、電極面１１０とメモリ材料１１５との間の好ましくない相互作用を防止する絶縁すなわち誘電材料で構成され得る。しかし、誘電バリア１４５は、好ましくない相互作用を回避するのと同時にメモリ・セル１０５の動作が依然としてオン状態となるように、電流を流す厚さ（たとえば、充分に薄い）を有し得る。誘電バリア１４５と共に１つのメモリ・カラム１２５だけが示されているが、任意の個数のメモリ・カラム１２５が、誘電バリア１４５を含み得る。
【００２３】
電極面１１０のために抵抗率の低い材料を用いることが可能であれば、電極面１１０のグローバル抵抗値を低下させることができ、これが、メモリ・アレイにおけるより高いセル密度を可能にし得る。たとえば、それぞれの電極面１１０の厚さを、又は電極面１１０の間の間隔を、減少させることによって、アレイの中に、より多くの電極面１１０を（したがって、メモリ・セル１０５を）適合させることが可能になる。メモリ・セルのためのプログラミング電流はメモリ・セル１０５の面積と正比例関係にあるので、電極面１１０の厚さを減少させれば、メモリ・アレイ１００の電力消費を減少させるという追加的な効果が生じ得る。電極面１１０のために抵抗率の低い材料を用いることは、また、電極面１１０における電流の分布を向上させ得るのであって、これにより、より多くの個数の導電ピラー１２０が同じ電極面１１０を共有することが可能になる（それにより、アレイのセル密度が上昇する）。
【００２４】
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶されている論理状態を劣化させる又は破壊する場合があり、元の論理状態をメモリ・セルに戻すために、再書き込み又はリフレッシュ動作が実行され得る。ＤＲＡＭでは、たとえば、論理記憶コンポーネント（たとえば、コンデンサ）が、センス動作の間に部分的に又は完全に放電され、記憶されている論理状態を破壊することがあり得る。そのため、論理状態が、センス動作の後で、再書き込みされ得る。しかし、自己選択型メモリのような不揮発性メモでは、メモリ・セル１０５にアクセスすることで論理状態が破壊されることはなく、したがって、メモリ・セル１０５は、アクセスの後でも再書き込みを要求することがない場合がある。
【００２５】
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、それらが外部電源によって周期的にリフレッシュされない限り、時間経過に伴い、それらの記憶されている状態を失い得る。たとえば、充電されたコンデンサは、漏れ電流により、時間経過に伴い、放電されることになり、結果的に、記憶されていた情報の損失が生じることがあり得る。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高く、たとえば、ＤＲＡＭの場合には、毎秒数十回というリフレッシュ動作が行われ、これは、結果的に、相当の電力消費を生じさせ得る。メモリ・アレイがますます大規模化すると、電力消費の増大は、メモリ・アレイの配置又は動作を禁止する可能性があり（たとえば、電力供給、熱発生、材料上の制約など）、特に、バッテリなど有限の電源に依存するモバイル・デバイスの場合に、そうである。後で論じられるように、不揮発性の自己選択型セルは、他のメモリ・アーキテクチャと比較して結果的に優れた性能を示す有利な特性を有し得る。たとえば、自己選択型メモリ・セルは、ＤＲＡＭに匹敵する読み出し／書き込み速度を提供するが、不揮発性であり、より大きなセル密度を許容し得る。
【００２６】
メモリ・コントローラは、たとえばロー・デコーダ、カラム・デコーダ、及びセンス・コンポーネントなどの様々なコンポーネントを通じて、メモリ・セル１０５の動作（読み出し、書き込み、再書き込み、リフレッシュ、放電など）を制御することができる。いくつかの場合には、ロー・デコーダ、カラム・デコーダ、及びセンス・コンポーネントのうちの１つ又は複数が、メモリ・コントローラと同じ位置に配置されることもあり得る。メモリ・コントローラは、所望の電極面１１０と導電ピラー１２０とを付勢するために、ロー及びカラム・アドレス信号を生成し得る。メモリ・コントローラは、また、メモリ・アレイ１００を含むメモリ・デバイスの動作の間に用いられる様々な電圧又は電流を生成し制御することもできる。
【００２７】
図２Ａは、１つ又は複数の誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイ２００の平面図を示している。メモリ・アレイ２００は、図１を参照して説明されたメモリ・アレイ１００の一例であり得る。メモリ・アレイ２００は、メモリ・カラム１３５−ａ、電極面１１０−ａ、及び誘電面（平面図には、図示されていない）を含み得る。電極面１１０−ａと誘電面とは、ｘ−ｙ平面に存在し得る。メモリ・カラム１３５−ａは、導電ピラー１２０−ａを含み得るが、この導電ピラー１２０−ａは、電極円筒１３０−ａによって少なくとも部分的に包囲され得る（たとえば、電極材料が、導電ピラー１２０−ａを少なくとも部分的に包囲し得る）。電極円筒１３０−ａは、メモリ材料１１５−ａによって少なくとも部分的に包囲され得るが、メモリ材料１１５−ａは、電極円筒１３０−ａに接し得る。いくつかの場合には、誘電バリア１４５−ａが、メモリ材料１１５−ａを、包囲している面（たとえば、電極面１１０−ａ）から分離し得る。誘電バリア１４５−ａは、メモリ材料１１５−ａと包囲している面を構成する材料との間の有害な相互作用を減少させ得る。
【００２８】
メモリ・カラム１３５−ａは、（たとえば、垂直方向に、非直交方向に）電極面１１０−ａ及び誘電面と交差し得る（たとえば、メモリ・カラム１３５−ａは、ｚ方向にページの内部の方向に延長し得る）。図２Ａに示された平面図は、電極面１１０−ａの遠景からのものである。誘電面の遠景から示されている平面図は、電極面が誘電面（図示せず）で置き換えられ得ることを除いて、同様であり得る。
【００２９】
メモリ・カラム１３５−ａは、グリッド状及び／又はそれ以外のアレイ・パターンで配列され得る。いくつかの実施形態では、導電ピラー１２０−ａは、メモリ・アクセス線（たとえば、ワード線及びビット線）と結合され得る。たとえば、導電ピラー１２０−ａはビット線と結合され、電極面１１０−ａはワード線と結合され得る。このように、それぞれの電極面１１０−ａはそれぞれのワード線と結合し、それぞれの導電ピラー１２０−ａはそれぞれのビット線と結合し得る。メモリのアクセス線をメモリ・アレイ２００に結合する他の構成も、用いられ得る。アクセス線は、電圧を、メモリ・アレイ２００におけるメモリ・セルに印加するのに用いられ得る。
【００３０】
図２Ｂは、メモリ・アレイ２００の断面図を示している。図２Ｂに示されている図は、ｙ方向から見たメモリ・アレイ２００の図である。メモリ・アレイ２００における対称性により、（たとえば、電極面１１０−ａがＷＬの内部にパターニングされていない限り）メモリ・アレイ２００をｘ方向から見たときにも、同様の図が見られることになる。上述されたように、メモリ・カラム１３５−ａは、ｚ方向に、電極面１１０−ａと誘電面２１５との積層体を通過して、延長し得る。電極面１１０−ａ（たとえば、第１の組の面）と誘電面２１５（たとえば、第２の組の面）とは、それらが交代するパターンを形成する（たとえば、電極面１１０−ａは誘電面２１５によって分離され、誘電面２１５は電極面１１０−ａによって分離され得る）ように、交互に配列され得る。このように、一対の隣接する電極面１１０−ａは、誘電面２１５によって物理的に分離され得るし、一対の隣接する誘電面２１５は、電極面１１０−ａによって物理的に分離され得る。電極面１１０−ａと誘電面２１５とは、相互に対し、平行であり得る。６つの電極面１１０−ａと７つの誘電面２１５とを用いて示されているが、メモリ・アレイ２００は、任意の個数の異なる面を含み得るのであって、電極面及び／又は誘電面を含む又は含まない場合があり得る。
【００３１】
メモリ・カラム１３５−ａは、導電ピラー１２０−ａとメモリ材料１１５−ａとを含み得る。メモリ・カラム１３５−ａは、また、導電ピラー１２０−ａとメモリ材料１１５−ａとの間に電極円筒（断面図には示されていない）も含み得る。メモリ・セル１０５−ａは、メモリ材料１１５−ａにおいて、それぞれの導電ピラー１２０−ａと電極面１１０−ａとの交点に形成し得る。メモリ材料１１５−ａが、円筒の形状であるときには、メモリ・セル１０５−ａは、リング状であり得る。メモリ・セル１０５−ａの厚さは、電極面１１０−ａの厚さと同様であり得るが、それよりも大きい又は小さい場合もあり得る。連続する電極面１１０−ａの間の距離により、メモリ・セル１０５−ａが相互に干渉することを回避することができる。メモリ・セル１０５−ａは、また、メモリ構造、自己選択型メモリ構造、メモリ素子、メモリ記憶素子、又は自己選択型メモリ記憶素子と称されることもある。
【００３２】
メモリ・セル１０５−ａを形成するメモリ材料１１５−ａは、論理状態を表す可変で構成可能な閾値電圧を有する材料を含み得る。したがって、メモリ・セル１０５−ａに印加される電圧は、結果的に、メモリ・セル１０５−ａの閾値電圧に応じて、異なる電流を生じさせ得るのであり、この結果的な電流の大きさは、メモリ・セル１０５−ａによって記憶される論理状態を決定するのに用いられ得る。いくつかの場合には、メモリ材料１１５−ａは、電極面１１０−ａを構成する材料と互換性を有しないことがあり得る。たとえば、メモリ材料１１５−ａと電極面の材料との間で、メモリ・アレイ２００の動作を混乱させる態様の相互作用が生じる場合があり得る（たとえば、電子又は原子が、一方の材料から他方の材料へ拡散し、それによって、対応するメモリ・セル１０５−ａに記憶されている論理状態が損なわれることがあり得る）。
【００３３】
本明細書で説明されている技法によると、メモリ材料１１５−ａは、本明細書では誘電バリア１４５−ａと称され得る誘電材料によって、電極面１１０−ａから分離させることができる。誘電バリア１４５−ａは、電流が選択されたセルを通過して流れることを依然として許容しながら（たとえば、選択された電極面１１０−ａと導電ピラー１２０−ａとの間を、そして、メモリ材料１１５−ａを通過して）、電極面１１０−ａとメモリ材料１１５−ａとの間の相互作用を回避し得る。誘電材料は、電極面１１０−ａの間の不適切な電気的通信（たとえば、短絡）を回避又は最小化し得る。誘電材料は、また、ウェット・エッチングなどの材料除去プロセスに抵抗し得る（たとえば、誘電材料は、高い選択特性を有し得る）。誘電バリア１４５−ａを形成するのに用いることが可能な誘電材料の例には、アルミナ、酸化アルミニウム、酸化シリコン、窒化シリコン、及び酸化ジルコニウムが含まれる。いくつかの場合には、誘電材料は、誘電面２１５を構成する材料と同一なこともあり得る。
【００３４】
メモリ・セル１０５−ａをプログラムするためには、異なる極性のプログラミング・パルスが、セル１０５−ａに印加され得る。たとえば、論理「１」状態をプログラムするには、第１の極性が印加され、論理「０」状態をプログラムするには、第２の極性が印加され得る。第１の極性と第２の極性とは、反対の極性であり得る。メモリ・セル１０５−ａを読み出すためには、メモリ・セル１０５に電圧が印加され、結果的に生じる電流すなわち電流が流れ始める閾値電圧が、論理「１」又は論理「０」状態を表し得る。出力される又はメモリ・セル１０５−ａと関連する信号（たとえば、電流又は閾値電圧）を検出するには、センス・コンポーネント（たとえば、センス増幅器）を、用いることができる。この信号は、メモリ・セル１０５−ａによって記憶されている論理状態を決定するために、基準信号と比較され得る。
【００３５】
いくつかの例では、メモリ・セル１０５−ａは、メモリ・セル１０５−ａへのアクセスを制御する２端子閾値スイッチング型デバイスとして、機能し得る。たとえば、閾値電圧より下では、メモリ・セル１０５−ａは、「オフ」であり、電流を、ほとんど又はまったく導通させない。閾値電圧より上では、メモリ・セル１０５−ａは、「オン」であり、電流を及び／又は閾値電流より上の電流を、導通させる。特定のパルス極性を用いた読み出し及び書き込みの結果として、異なる閾値電圧が生じるのであるが、そのような異なる閾値電圧によって、メモリ・セル１０５−ａが、選択コンポーネントとメモリ素子との両方として機能することが可能になり得る。このために、複雑性が緩和されたアーキテクチャを有するメモリ・アレイを用いることが、容易になり得る。
【００３６】
図３は、本開示の実施例による、特徴と動作とをサポートする誘電バリアを備えた自己選択型メモリ・セルの、閾値電圧の電圧プロット３００を図解している。電圧プロット３００は、異なる論理状態のための、メモリ・セルの閾値電圧（ＶＴＨ）の絶対値を示す。たとえば、閾値電圧ＶＴＨ１は、第２の論理状態（たとえば、論理「１」を指し得る論理状態１）を記憶するときの、メモリ・セルの閾値電圧であり得る。そして、閾値電圧ＶＴＨ０は、第１の論理状態（たとえば、論理「０」を指し得る論理状態２）を記憶するときの、メモリ・セルの閾値電圧であり得る。これらの閾値電圧は、読み出し動作のためにアクセスされるときのメモリ・セルの閾値電圧であり得る（たとえば、これらの閾値電圧は、読み出しの間にセンス・コンポーネントによって測定又は感知される閾値電圧であり得る）。読み出し動作の間にメモリ・セルに印加される電圧は、本明細書では、読み出し電圧と、書き込み動作の間にメモリ・セルに印加される電圧は、本明細書では、書き込み電圧と称され得る。書き込み及び読み出し電圧は、関連するメモリ・セルにある電圧差が生じるようにするために、メモリ・セルの導電円筒と電極面とに電圧を印加することによって、印加され得る。
【００３７】
メモリ・セルの閾値電圧は、書き込み電圧の極性に対する読み出し電圧の極性に基づいて、変動し得る。たとえば、書き込み電圧と読み出し電圧とが同じ極性を有するとき（たとえば、書き込み電圧と読み出し電圧とが共に正である又は共に負であるとき）には、その結果として、ＶＴＨ１が生じ得るし、書き込み電圧と読み出し電圧とが反対の極性を有するとき（たとえば、一方の電圧が負であり、他方の電圧が正であるとき）には、その結果として、ＶＴＨ０が生じ得る。正の極性は、本明細書で、順方向極性と称され、負の極性は、本明細書で、逆方向極性と称され得る。したがって、メモリ・セルが順方向極性で書き込まれ、順方向極性で読み出されるとき、又は、メモリ・セルが逆方向極性で書き込まれ、逆方向極性で読み出されるときには、結果的に、ＶＴＨ１が生じ得る。そして、メモリ・セルが順方向極性で書き込まれ、逆方向極性で読み出されるとき、又は、メモリ・セルが逆方向極性で書き込まれ、順逆方向極性で読み出されるときには、結果的に、ＶＴＨ０が生じ得る。このように、書き込み電圧の極性を変動させ、それぞれの読み出し動作のために同じ読み出し電圧極性を用いることによって、異なる論理状態をメモリ・セルに記憶させることが、可能になる。いくつかの場合には、メモリ・セルに印加される読み出し電圧は、ＶＴＨ１とＶＴＨ０との間の中間的な電圧である場合もあり得る。
【００３８】
閾値電圧ＶＴＨ０と閾値ＶＴＨ１との間の差は、電圧ウィンドウ３０５と称されることがある。電圧ウィンドウ３０５は、メモリ・セルの面積と、逆比例し得る（たとえば、より小さな面積のメモリ・セルは、より大きな面積のメモリ・セルと比較して、より大きな電圧ウィンドウを有し得る）。既に論じられたように、誘電バリアを備えたメモリ・アレイは、誘電バリアを備えていないメモリ・アレイよりも、抵抗値が低い及び／又は厚さが薄い電極面１１０で、動作し得る。メモリ・セルのための電圧ウィンドウ３０５はメモリ・セル１０５の面積と逆比例関係にあるため、電極面１１０の厚さを薄くすることは、メモリ・セル１０５のための電圧ウィンドウ３０５を増加させるという追加的な利点を有し得るのであって、これにより、メモリ・セル１０５の信頼性を高めることができる。
【００３９】
いくつかの場合には、電圧が、アクセス動作の目的ではないメモリ・セル（たとえば、アドレス指定されていないメモリ・セル）に印加されることがあり得る。たとえば、禁止電圧を、目的であるメモリ・セルと電極面を共有するメモリ・セルに、印加することができる。この禁止電圧は、目的であるメモリ・セルが動作のためにアクセスされるときに、目的ではないメモリ・セルが経験する混乱を、減少させることができる。
【００４０】
図４は、本開示の実施例による、特徴と動作とをサポートする誘電バリアを備えた自己選択型メモリ・セルをプログラムするのに用いられる書き込み電圧の電圧プロット４００を図解している。電圧プロット４００は、異なる論理状態をメモリ・セルに書き込むのに用いられる書き込み電圧（ＶＷ）の値を示す。たとえば、第１の極性（たとえば、正の極性）を有する第１の書き込み電圧ＶＷ１が、メモリ・セルに第１の論理状態（論理状態１であり、これは、論理「１」を示し得る）を記憶するのに用いられ得る。そして、反対の極性（たとえば、負の極性）を有する第２の書き込み電圧ＶＷ０が、メモリ・セルに第２の論理状態（たとえば、論理状態２であり、これは、論理「０」を示し得る）を記憶するのに用いられ得る。書き込み電圧ＶＷ１及びＶＷ０は、同じ大きさを有する場合、又は、異なる大きさを有する場合があり得る。書き込み電圧の大きさは、閾値電圧ＶＴＨ０及びＶＴＨ１の大きな方よりも大きく、又は、それと等しく、選択される場合があり得る。書き込み電圧（及び読み出し電圧）は、パルスとして、印加され得る（たとえば、書き込み電圧は、ｒナノ秒の継続時間を有する書き込みパルスとして印加され得るし、読み出し電圧は、ｔナノ秒の継続時間を有する読み出しパルスとして印加され得る）。いくつかの場合には、書き込みパルスと読み出しパルスとの継続時間は、同一である。
【００４１】
書き込み電圧は、第１の電圧をメモリ・セルの導電ピラーに、第２の電圧をメモリ・セルの電極面に提供することによって、印加され得る。２つの電圧の差は、メモリ・セルに印加された電圧である。書き込み電圧は、正の極性又は負の極性を有し得る。たとえば、書き込み電圧ＶＷ１は、正の極性を有し得る（たとえば、書き込み電圧ＶＷ１は＋ＶＰであり得るが、これは、ＶＰを導電円筒に、０Ｖを電極面に印加する、又は、０Ｖを導電ピラーに、−ＶＰを電極面に印加する、などによって、実現され得る）。そして、書き込み電圧ＶＷ０は、負の極性を有し得る（たとえば、書き込み電圧ＶＷ０は−ＶＰであり得るが、これは、−ＶＰを導電ピラーに、０Ｖを電極面に印加する、又は、０Ｖを導電ピラーに、ＶＰを電極面に印加する、などによって、実現され得る）。読み出し電圧の極性は、それぞれの読み出し動作に対して、同一であり得る（たとえば、読み出し電圧は、それぞれの読み出し動作に対して＋ＶＲ、又は、それぞれの読み出し動作に対して−ＶＲであり得る）。
【００４２】
図５は、誘電バリアを備えた自己選択型メモリ構造をサポートするメモリ・アレイ５００を図解している。メモリ・アレイ５００は、第１の組の面又はそれ以外の構造であり得る電極面１１０−ｂと、第２の組の面又はそれ以外の構造であり得る誘電面２１５−ａとを含み得る。電極面１１０−ｂは、導電面（たとえば、層）を形成し得るし、誘電面２１５−ａは、絶縁面（たとえば、層）を形成し得る。電極面１１０−ｂは、交代するパターンで誘電面２１５−ａと交互に配置され得るのであるが、これは、メモリ積層体、積層体、又は面の積層体と称される。積層体は、少なくとも、第１の導電面（たとえば、電極面１１０−ｂ）と、第２の面（たとえば、誘電材料で構成された誘電面２１５−ａ）とを含み得る。電極面１１０−ｂは導電材料で、誘電面２１５−ａは誘電すなわち絶縁材料で、構成され得る（よって、第１の組の面は第１の材料で、第２の組の面は第１の材料とは異なる第２の材料で構成され得る）。
【００４３】
メモリ・カラム１３５−ｂは、電極面１１０−ｂと誘電面２１５−ａとに接しそれらと交差するように、積層体の少なくとも一部を通過するように配置され得る。導電ピラー１２０−ｂは、メモリ・カラム１３５−ｂの中心にあり、その全長に及び得る。よって、導電ピラー１２０−ｂは、また、積層体の少なくとも一部を通過するように配置され得る。電極円筒１３０−ｂは、電極材料を含み得るが、導電ピラー１２０−ｂと接するように、導電ピラー１２０−ｂを少なくとも部分的に包囲し得る（たとえば、電極材料は、導電ピラー１２０−ｂの周囲に円周として巻き付く、又は、導電ピラー１２０−ｂをカプセル封止し得る）。同様に、カルコゲナイド合金５０５が、カルコゲナイド合金材料を含み得るが、電極円筒１３０−ｂと接するように、電極円筒１３０−ｂを包囲する（たとえば、カルコゲナイド合金材料は、電極円筒１３０−ｂの周囲に円周として巻く付く、又は、電極円筒１３０−ｂをカプセル封止し得る）。このように、電極円筒１３０−ｂの電極材料は、カルコゲナイド合金５０５のカルコゲナイド合金材料と接し得る。電極円筒１３０−ｂの電極材料は、また、導電ピラー１２０−ｂとも接し得る）。カルコゲナイド合金５０５は、導電ピラー１２０−ｂとは接していないが、導電ピラー１２０−ｂを少なくとも部分的には包囲し得る。カルコゲナイド合金５０５は、図１、２Ａ、及び２Ｂを参照して論じられたメモリ材料１１５の例であり得る。円筒として示されているが、電極円筒１３０−ｂは、任意の形状でかまわない。
【００４４】
誘電バリア１４５−ｂは、カルコゲナイド合金５０５を、電極面１１０−ｂと誘電面２１５−ａとから分離し得る。たとえば、誘電バリア１４５−ｂは、カルコゲナイド合金５０５を少なくとも部分的に包囲し得る（たとえば、誘電材料は、カルコゲナイド合金５０５が誘電バリア１４５−ｂと接するように、カルコゲナイド合金５０５を円周として包囲し得る）。このように、誘電バリア１４５−ｂは、少なくとも１つの電極面１１０−ｂ（たとえば、第１の導電面）と少なくとも１つの誘電面２１５−ａ（たとえば、第２の面）とを通過してそれらと接するように、配置され得る。誘電バリア１４５−ｂは、カルコゲナイド合金５０５のカルコゲナイド合金材料を、少なくとも１つの電極面１１０−ｂ（たとえば、第１の面）と少なくとも１つの誘電面２１５−ａ（たとえば、第２の面）とから分離し得る。いくつかの場合には、誘電バリア１４５−ｂとカルコゲナイド合金５０５と電極円筒１３０−ｂとは、同心の円筒である。
【００４５】
いくつかの実施形態では、誘電バリア１４５−ｂが、積層体におけるカルコゲナイド合金５０５と面との両方と接している場合があり得る。いくつかの場合では、たとえば、カルコゲナイド合金５０５が、同じ面において、電極面１１０ｂとして選択的に配置されているときには（図１のメモリ・カラム１２５に示されているように）、誘電バリア１４５−ｂも、また、同じ面において、電極面１１０−ｂとして、選択的に配置され得る。こうして、そのような場合に、誘電バリア１４５−ｂは、カルコゲナイド合金５０５と電極面１１０−ｂとに対しては半径方向に接した状態であり得るが、誘電面２１５−ａとはそうではない。配置の技法とは関係なく、誘電バリア１４５−ｂは、カルコゲナイド合金５０５と電極面１１０−ｂとの間の相互作用が回避されるように、カルコゲナイド合金５０５と電極面１１０−ｂとを物理的に分離し得るのであって、それにより、メモリ・アレイ５００の動作を改善することができる。
【００４６】
図６Ａは、第１の製造プロセスにおけるあるステップの間のメモリ・アレイ６００−ａを図解している。メモリ・アレイ６００−ａは、図１、２Ａ、２Ｂ及び５それぞれに関して説明されたメモリ・アレイ１００、２００、又は５００の例であり得る。メモリ・アレイ６００−ａは、導電材料と誘電材料との交代する層を堆積することによって、形成され得る。導電材料は、電極面１１０−ｃ（たとえば、水平面）を形成するように配置され得るし、誘電材料は、誘電面２１５−ｂ（たとえば、水平面）を形成するように配置され得る。こうして、第１の電極面１１０−ｃ（たとえば、第１の導電面）は、誘電面２１５−ｂ（第２の面）の上側と接し得るし、第２の電極面１１０−ｃ（たとえば、第２の導電面）は、誘電面２１５−ｂの下側と接し得る。同様に、第１の誘電面２１５−ｂは、電極面１１０−ｃの上側と接し得るし、第２の誘電面２１５−ｂは、電極面１１０−ｃの下側と接し得る。電極面１１０−ｃは、金属又はポリシリコンなどの導電材料で形成され得るし、誘電面２１５−ｂは、酸化物又はそれ以外の絶縁材料で形成され得る。電極面１１０−ｃと誘電面２１５−ｂとは、薄膜の層として形成され得る。
【００４７】
電極面１１０−ｃと誘電面２１５−ｂとの交代する層が積層体６１０として形成された後で、開口６０５が、（たとえば、エッチング、ミリングなどによって）積層体６１０を通過するように形成され得る。開口６０５は、電極面１１０−ｃと誘電面２１５−ｂとに交差するように、形成され得る。たとえば、電極面１１０−ｃと誘電面２１５−ｂとがｘ−ｙ平面に延長する場合には、開口６０５は、断面図で見られるように、ｚ方向に延長する。このようにして、開口６０５は、電極面１１０−ｃと誘電面２１５−ｂとの一部又は部分を露出させ得る。開口６０５のフットプリントは、円形又はいずれかの他の形状であり得る。開口６０５のフットプリントが円形であるときには、開口６０５は、積層体６１０に円筒状の穴を形成し得る。平面図で見られるように、開口６０５は、メモリ・アレイ６００−ａが完成したときに、異なる開口６０５におけるメモリ・セルの動作が相互に干渉を生じないように、相互から、ある距離だけ分離され得る。
【００４８】
本明細書で説明されているメモリ・アレイ６００−ａ及びそれ以外のメモリ・アレイの材料、構造、又は開口を形成するには、様々な技法が用いられ得る。これらの技法は、たとえば、他の薄膜成長技法に加え、化学蒸着（ＣＶＤ）、金属−有機化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタリング蒸着、原子層蒸着（ＡＬＤ）、分子ビーム・エピタキシ（ＭＢＥ）を含み得る。いくつかの技法を用いて、メモリ・アレイ６００−ａから材料を除去し得るのであるが、たとえば、それらの技法には、化学エッチング（「ウェット・エッチング」とも称される）、プラズマ・エッチング（「ドライ・エッチング」とも称される）、又は化学的機械的平坦化が含まれ得る。
【００４９】
図６Ｂは、第１の製造プロセスにおける様々なステップの間のメモリ・アレイ６００−ｂを図解している。メモリ・アレイ６００−ｂは、第１の製造プロセスにおける以後のステップの間のメモリ・アレイ６００−ａの例であり得る。メモリ・アレイ６００−ｂは、メモリ・アレイ６００−ａの開口６０５の内部に材料を堆積させる（deposit）ことによって、形成され得る。たとえば、誘電材料が、開口６０５によって露出された積層体の一部と接する（たとえば、重なり合う、被覆する）ように（たとえば、誘電材料が、電極面１１０−ｃ（第１の組の面）と誘電面２１５−ｂ（第２の組の面）とに接するように）、開口６０５の内部に、堆積又は形成され得る。誘電材料は、誘電バリア１４５−ｃを形成し得る（たとえば、誘電バリア１４５−ｃは、電極面１１０−ｃと誘電面２１５−ｂとを垂直方向に通過し、それらと接するように、配置され得る）。いくつかの場合には、誘電バリア１４５−ｃは、開口６０５によって露出された電極面１１０−ｃと誘電面２１５−ｂとの少なくとも一部と接する外部表面を備えた中空構造（たとえば、円筒）を形成し得る。
【００５０】
いくつかの実施形態では、誘電バリア１４５−ｃの厚さは、ナノメートルの尺度（たとえば、０．５と１０ナノメートルとの間）であり得る。誘電バリア１４５−ｃは、カルコゲナイド合金５０５−ａと電極円筒１３０−ｃとの間の相互作用が回避されるのに充分な程度であり、しかし、電流が誘電バリア１４５−ｃを流れるのに充分な程度の厚さを有し得る。いくつかの場合には、誘電材料は、開口６０５を充填するように、堆積され得る。そのような場合には、新たな開口が、別の材料が誘電バリア１４５−ｃの内部に堆積されることが可能であるように、誘電材料に形成され得る。誘電バリア１４５−ｃは、いくつかの実施形態では、アルミナ、酸化アルミニウム、酸化シリコン、窒化シリコン、酸化ジルコニウム、又はそれらの組合せを含み得る。
【００５１】
誘電バリア１４５−ｃが形成された後で、カルコゲナイド合金材料が、誘電バリア１４５−ｃと接する（たとえば、コーティングする又はオーバラップする）ように、開口の内部に堆積され得る。カルコゲナイド合金材料は、カルコゲナイド合金５０５−ａを形成し得るのであるが、これは、誘電バリア１４５−ｃによって、電極面１１０−ｃと誘電面２１５−ｂとから物理的に分離され得る。誘電バリア１４５−ｃは、カルコゲナイド合金５０５−ａと電極面１１０−ｃとの間の相互作用を回避し得る。いくつかの場合には、カルコゲナイド合金５０５−ａは、誘電バリア１４５−ｃの内部表面と接する外部表面を備えた中空の円筒を形成し得る。いくつかの場合には、カルコゲナイド合金材料は、誘電バリア１４５−ｃにおける開口を少なくとも部分的に充填するように、堆積され得る。そのような場合には、カルコゲナイド合金５０５−ａを形成するために、新たな開口が、カルコゲナイド材料に形成され得る。
【００５２】
カルコゲナイド合金５０５−ａが形成された後で、電極材料が、カルコゲナイド合金５０５−ｃと接する（たとえば、コーティングする又はオーバラップする）ように、カルコゲナイド合金５０５−ａにおける開口の内部に堆積され得る。電極材料は、電極円筒１３０−ｃを形成し得る。電極円筒１３０−ｃの外部表面は、カルコゲナイド合金５０５−ａの内部表面と接し得る。いくつかの場合には、電極材料は、カルコゲナイド合金５０５−ａにおける開口を充填するように、堆積され得る。そのような場合には、新たな開口が、異なる材料が電極円筒１３０−ｃの内部に堆積され得るように、電極材料に形成され得る。いくつかの場合には、電極材料は、電極面１１０−ｃを形成するのと同じ材料である。
【００５３】
電極円筒１３０−ｃが形成された後で、導電材料が、電極円筒１３０−ｃにおける開口の内部に堆積され得る。導電材料は、電極円筒１３０−ｃの電極材料と接し（たとえば、コーティング、オーバラップ）、導電ピラー１２０−ｃを形成し得る。導電ピラー１２０−ｃは、電極円筒１３０−ｃの内部表面と接する外部表面を備えた、固体のカラムであり得る。導電ピラー１２０−ｃと電極円筒１３０−ｃとカルコゲナイド合金５０５−ａと誘電バリア１４５−ｃとが、メモリ・カラム１３５−ｃを形成し得る。
【００５４】
いくつかの場合には、メモリ・カラム１３５−ｃは、図６Ｂに示されているのとは異なる順序で材料を堆積することによって、形成され得る。材料を堆積する順序は変動し得るが、最終的なメモリ・カラム１３５−ｃは、導電ピラー１２０−ｃとカルコゲナイド合金５０５−ａと誘電バリア１４５−ｄとを含み得る（いくつかの実施形態では、オプションとして、電極円筒１３０−ｃも含み得る）。いくつかの場合には、メモリ・カラム１３５−ｃは、カルコゲナイド合金５０５−ａの内部表面と接する外部表面を備えた第２の誘電バリアを含み得る。
【００５５】
図７Ａは、第２の製造プロセスにおけるあるステップの間のメモリ・アレイ７００−ａを図解している。メモリ・アレイ７００−ａは、図１、２Ａ、２Ｂ、５、６Ａ、及び６Ｂそれぞれに関して説明されたメモリ・アレイ１００、２００、５００、又は６００の例であり得る。メモリ・アレイ７００−ａは、プレースホルダ材料と誘電材料との交代する層を堆積することによって、形成され得る。プレースホルダ材料は、誘電材料と互換的であり、ウェット・エッチングなどの除去プロセスを許容する材料（たとえば、ポリシリコン、窒化シリコンなど）であり得る。いくつかの場合には、プレースホルダ材料は、電極円筒を形成するのに用いられるのと同じ材料（たとえば、炭素又はシリコン）である。
【００５６】
プレースホルダ材料は、水平方向のプレースホルダ面７０５を形成するように堆積され得るし、誘電材料は、プレースホルダ面７０５と交互配置される水平方向の誘電面２１５−ｃを形成するように、堆積され得る。プレースホルダ面７０５と誘電面２１５−ｃとの交代する層が積層体６１０−ａとして形成された後で、１つ又は複数の開口６０５−ａが、（たとえば、エッチング、ミリングなどによって）積層体６１０−ａを通過するように形成され得る（たとえば、開口６０５−ａは、垂直方向の穴を形成し得る）。それぞれの開口６０５−ａは、プレースホルダ面７０５及び誘電面２１５−ｃと交差するように、形成され得る。開口６０５−ａは、プレースホルダ面７０５と誘電面２１５−ｃとの一部又は部分を露出させ得る。
【００５７】
図７Ｂは、第２の製造プロセスにおけるあるステップの間のメモリ・アレイ７００−ｂを図解している。メモリ・アレイ７００−ｂは、第２の製造プロセスにおける以後のステップの間のメモリ・アレイ７００−ａの例であり得る。メモリ・アレイ７００−ｂは、図６Ｂに関して説明されたように、メモリ・アレイ７００−ａの開口６０５−ａの内部に材料を堆積することによって、形成され得る。たとえば、メモリ・アレイ７００−ｂは、電極円筒１３０−ｄとカルコゲナイド合金５０５−ｂと誘電バリア１４５−ｄとによって包囲された導電ピラー１２０−ｄを含むメモリ・カラム１３５−ｄを含み得る。
【００５８】
図７Ｃは、第２の製造プロセスにおけるあるステップの間のメモリ・アレイ７００−ｃを図解している。たとえば、メモリ・アレイ７００−ｃは、第２の製造プロセスにおける以後のステップの間のメモリ・アレイ７００−ｂの例であり得る。メモリ・アレイ７００−ｃは、積層体６１０−ａを通過する溝７１０（又は、「シャント」）を形成することによって、形成され得る。溝７１０は、積層体６１０−ａにおける面を垂直方向に通過するように延長し得る（たとえば、溝７１０は、ｚ方向に延長し得る）。溝７１０は、また、平面図に見られるように、ｘ方向及びｙ方向にも延長し得る。このように、溝７１０は、幅と長さと深さとを有し得る。溝７１０は、プレースホルダ面におけるプレースホルダ材料が異なる材料と置き換えられることが可能なように、プレースホルダ面７０５へのアクセスを提供し得る。いくつかの場合には、溝７１０は、メモリ・アレイ７００−ｃのエッジに存在し得る。いくつかの場合には、複数の溝７１０が、プレースホルダ面７０５へのアクセスを提供するのに用いられ得る。矩形のフットプリントを用いて示されているが、溝７１０は、任意の形状のフットプリントを有し得る。
【００５９】
図７Ｄは、第２の製造プロセスにおけるあるステップの間のメモリ・アレイ７００−ｄを図解している。たとえば、メモリ・アレイ７００−ｄは、第２の製造プロセスにおける以後のステップの間のメモリ・アレイ７００−ｃの例であり得る。メモリ・アレイ７００−ｄは、空洞７１５を形成するために、プレースホルダ面７０５からプレースホルダ材料を除去する（たとえば、ウェット・エッチング又はドライ・エッチングによって）ことによって、形成され得る。このように、プレースホルダ面７０５は、積層体６１０−ａから除去され得る。空洞７１５は、プレースホルダ面７０５と同じ形状を有し得る。誘電バリア１４５−ｄにおける誘電材料は、プレースホルダ材料が除去された後に誘電バリア１４５−ｄが完全な状態であるように、除去プロセスに耐えることができる。
【００６０】
図７Ｅは、第２の製造プロセスにおけるあるステップの間のメモリ・アレイ７００−ｅを図解している。たとえば、メモリ・アレイ７００−ｅは、第２の製造プロセスにおける以後のステップの間のメモリ・アレイ７００−ｄの例であり得る。メモリ・アレイ７００−ｅは、空洞７１５が導電材料で少なくとも部分的に充填されるように、空洞７１５に導電材料を堆積することによって（たとえば、コンフォーマル堆積による）、形成され得る。導電材料が、電極面１１０−ｄを形成し得る。このように、電極面１１０−ｄが、プレースホルダ材料を導電材料（たとえば、プレースホルダ材料よりも導電率が高い材料）で置き換えることにより、除去されたプレースホルダ面７０５によって残された空洞７１５に形成され得る。いくつかの場合には、導電材料が、溝７１０の一部又は全部を充填する。たとえば、導電材料は、空洞領域７２０を形成するために、溝７１０を少なくとも部分的に裏打ちするのであるが、これが、以後に導電材料を（たとえば、ウェット・エッチングによって）除去する際に助けとなり得る。
【００６１】
電極面１１０−ｄが相互に短絡することを回避するために、溝７１０は、電極面１１０−ｄが相互に分離されるように、異なる材料（たとえば、誘電面２１５−ｃを構成する誘電材料又は別の絶縁材料）を用いて、少なくとも部分的に充填され得る。いくつかの場合には、この絶縁材料は、溝７１０の全体がこの絶縁材料で充填されるように、堆積され得る。これらの場合に、メモリ・アレイ７００−ａの最終的な形態は、電極面１１０−ｄにおける導電材料とは異なる材料で充填された溝７１０を含み得る。このように、痕跡を有する（vestigial）又は残存する構造が、メモリ・アレイ７００−ｅに残され得る。他の場合には、絶縁材料が、溝７１０の一部だけが絶縁材料で充填されるように、堆積され得る。たとえば、絶縁材料は、溝７１０の１つ若しくは複数の部分に、形成又は堆積され得る。こうして、溝７１０における導電材料の少なくとも一部が、誘電材料によって置き換えられ得る。
【００６２】
図７Ｆは、第２の製造プロセスの後の、メモリ・アレイ７００−ｆを図解している。メモリ・アレイ７００−ｆは、溝７１０における材料の一部又は全部が電極面１１０−ｄにおける材料とは異なる材料で充填された後の、メモリ・アレイ７００−ｅの例であり得る。このように、メモリ・アレイ７００−ｆは、残存構造７２５を含み得るが。これは、絶縁材料で構成され得る。断面図及び平面図に示されているように、残存構造７２５は、誘電面２１５−ｃとは異なる材料で構成され得る。他の例では、残存構造７２５は、誘電面２１５−ｃを構成するのと同じ材料で作られ得る。
【００６３】
第１のプロセスによって形成されたメモリ・アレイと同様に、メモリ・アレイ７００−ｆは、いくつかのメモリ・カラム１３５−ｄを含む。それぞれのメモリ・カラム１３５−ｄは、電極円筒１３０−ｄによって少なくとも部分的に包囲された導電ピラー１２０−ｄを含み得る。電極円筒１３０−ｄは、カルコゲナイド合金５０５−ｂによって少なくとも部分的に包囲され得るが、カルコゲナイド合金５０５−ｂは、誘電バリア１４５−ｄによって少なくとも部分的に包囲され得る。誘電バリア１４５−ｄは、カルコゲナイド合金５０５−ｂを、電極面１１０−ｄ（そして、いくつかの場合には、誘電面２１５−ｃ）から、孤立させ得る。
【００６４】
図８は、誘電バリアを備えた自己選択型メモリ・セルをサポートするメモリ・アレイ８００を、図解している。メモリ・アレイ８００は、電極面１１０−ｅと、誘電面２１５−ｄと、メモリ・カラム１３５−ｅとを有し得る。メモリ・アレイ８００は、１つではなく２つの誘電バリア１４５−ｅを含み得る。たとえば、メモリ・アレイ８００は、第１の誘電バリア１４５−ｅ−１と、第２の誘電バリア１４５−ｅ−２とを有し得る。メモリ・カラム１３５−ｅは、電極シリンダ１３０−ｅと接触している導電ピラー１２０−ｅを含み得る（たとえば、導電ピラー１２０−ｅが、電極シリンダ１３０−ｅにおける電極材料と接触し得る）。電極シリンダ１３０−ｅは、第２の誘電バリア１４５−ｅ−２によって、少なくとも部分的に包囲され得る（たとえば、電極シリンダ１３０−ｅの電極材料が、第２の誘電バリア１４５−ｅ−２と接触状態にあり得る）。第２の誘電バリア１４５−ｅ−２は、電極シリンダ１３０−ｅと接触状態にあり得るのであって、電極シリンダ１３０−ｅを、カルコゲナイド合金５０５−ｃから分離すなわち絶縁し得る。カルコゲナイド合金５０５−ｃは、第２の誘電バリア１４５−ｅ−２を、少なくとも部分的に包囲し得るのであって、いくつかの場合には、それと接触状態にあり得る（たとえば、第２の誘電バリア１４５−ｅ−２は、カルコゲナイド合金５０５−ｃのカルコゲナイド材料と接触状態にあり得る）。このように、第２の誘電バリア１４５−ｅ−２は、電極シリンダ１３０−ｅの電極材料とカルコゲナイド合金５０５−ｃのカルコゲナイド材料との間に位置決めされ得る（たとえば、第２の誘電バリア１４５−ｅ−２の誘電材料は、電極シリンダ１３０−ｅの電極材料を、少なくとも部分的に包囲し得る）。
【００６５】
カルコゲナイド合金５０５−ｃは、第１の誘電バリア１４５−ｅ−１によって、少なくとも部分的に包囲され得る。第１の誘電バリア１４５−ｅ−１は、カルコゲナイド合金５０５−ｃと接触状態にあり得るのであって、カルコゲナイド合金５０５−ｃを、電極面１１０−ｅから（そして、いくつかの場合には、誘電面２１５−ｄからも）分離すなわち絶縁し得る。いくつかの実施形態では、複数の誘電バリア１４５−ｅが、少なくともいくつかの共通する特性又は性質を含む場合があり得る。一例として、複数の誘電バリア１４５−ｅは、同一の又は異なる材料で作られ得る。別の例として、複数の誘電バリア１４５−ｅは、同一の又は異なる厚さを有することがあり得る。カルコゲナイド合金５０５−ｃを２つの誘電バリア１４５−ｅの間に位置決めすることにより、メモリ・カラム１３５−ｅの対称性を増加させる場合があり、それによって、メモリ・アレイ８００の動作及び／又は予測可能性が改善され得る。追加的な誘電バリア（たとえば、第２の誘電バリア１４５−ｅ−２）は、他にも利点がある中で、カルコゲナイド合金５０５−ｃと電極シリンダ１３０−ｅとの間の相互作用を減少させ得る。
【００６６】
メモリ・アレイ８００は、図６Ａ及び６Ｂを参照して説明された第１の製造プロセスを用いて、又は、図７Ａから７Ｆを参照して説明された第２の製造プロセスを用いて、形成され得る。第２の誘電バリア１４５−ｅ−２の形成は、誘電材料がカルコゲナイド合金５０５−ｃと少なくとも部分的に重なり合うように、カルコゲナイド合金５０５−ｃと接触するように誘電材料を形成することを含み得る。そのような場合、電極シリンダ１３０−ｅは、電極材料が誘電材料と少なくとも部分的に重なり合うように、第２の誘電材料と接触して電極材料を形成することによって形成され得る。
【００６７】
図９は、本開示の実施例による特徴と動作とをサポートするメモリ・アレイ９００を図解している。メモリ・アレイ９００は、電極面１１０−ｆと、誘電面２１５−ｅと、メモリ・カラム１３５−ｆとを有し得る。メモリ・アレイ８００は、１つではなく２つの誘電バリア１４５−ｆを含み得る。たとえば、メモリ・アレイ８００は、第１の誘電バリア１４５−ｆ−１と、第２の誘電バリア１４５−ｆ−２とを有し得る。メモリ・カラム１３５−ｆは、導電ピラー１２０−ｆを含み得る。導電ピラー１２０−ｆは、第２の誘電バリア１４５−ｆ−２と接触状態にあることがあり得るし、第２の誘電バリア１４５−ｆ−２によって、少なくとも部分的に包囲され得る（たとえば、第２の誘電バリア１４５−ｆ−２の誘電材料は、導電ピラー１２０−ｆとカルコゲナイド合金５０５−ｄのカルコゲナイド合金材料との間に、位置決めされ得る）。第２の誘電バリア１４５−ｆ−２は、カルコゲナイド合金５０５−ｄと接触状態にある場合があり、カルコゲナイド合金５０５−ｄを導電ピラー１２０−ｆから分離すなわち絶縁することができる。第２の誘電バリア１４５−ｆ−２は、カルコゲナイド合金５０５−ｄと導電ピラー１２０−ｆとの間の相互作用を減少させ、メモリ・カラム１３５−ｆの対称性を増加させることができる。
【００６８】
カルコゲナイド合金５０５−ｄは、第１の誘電バリア１４５−ｆ−１と、接触状態にあり得るのであるが、第１の誘電バリア１４５−ｆ−１によって、少なくとも部分的に包囲され得る。第１の誘電バリア１４５−ｆ−１は、カルコゲナイド合金５０５−ｄを、電極面１１０−ｆから（そして、いくつかの場合には、誘電面２１５−ｅからも）分離すなわち絶縁し得る。第１の誘電バリア１４５−ｆ−１は、第２の誘電バリア１４５−ｆ−２と、同一の材料で又は異なる材料とすることができる。第１の誘電バリア１４５−ｆ−１は、第２の誘電バリア１４５−ｆ−２と、同一の厚さで又は異なる厚さであり得る。いくつかの場合には、第２の誘電バリア１４５−ｆ−２の厚さは、メモリ・アレイ８００における電極シリンダ１３０−ｅの厚さ未満であり得る。そのような場合には、メモリ・カラム１３５−ｆの直径は、メモリ・カラム１３５−ｅの直径未満であり得るが、それによって、（メモリ・アレイ８００又はメモリ・アレイ５００と比較して）よりコンパクトなメモリ・アレイ９００が可能になり得る。
【００６９】
メモリ・アレイ９００は、図６Ａ及び６Ｂを参照して説明された第１の製造プロセスを用いて、又は、図７Ａから７Ｆを参照して説明された第２の製造プロセスを用いて、形成され得る。第２の誘電バリア１４５−ｆ−２の形成は、誘電材料が導電ピラー１２０−ｆを少なくとも部分的に包囲するように、導電ピラー１２０−ｆと接触するように誘電材料を形成することを含み得る。いくつかの場合には、導電ピラー１２０−ｆは、誘電材料における開口に、配置され得る。
【００７０】
図１０は、誘電バリアを備えた自己選択型メモリ・セルをサポートするデバイス１０００のブロック図を示す。デバイス１０００は、メモリ・アレイ１０１０とメモリ・コントローラ１０１５とを含み得る。メモリ・アレイ１０１０は、図１、２、５、６Ａ、６Ｂ、７Ａから７Ｆ、８、及び９それぞれを参照して説明されたメモリ・アレイ１００、２００、５００、６００、７００、８００、又は９００の例であり得る。デバイス１０００のコンポーネントは、相互に電子的通信関係にあり、メモリ・アレイ１０１０の動作を容易にする機能を実行し得る。
【００７１】
メモリ・コントローラ１０１５は、バイアス・コンポーネント１０５０とタイミング・コンポーネント１０５５とを含み得るのであって、図３及び４に記載されているように、メモリ・アレイ１０１０を動作させ得る。メモリ・コントローラ１０１５は、ワード線１０２０と電子的通信関係にあり得るが、ワード線１０２０は、電極面１１０と結合され得る。メモリ・コントローラ１０１５は、また、ビット線１０２５とも電子的通信関係にあり得るが、ビット線１０２５は、導電ピラー１２０と結合され得る。メモリ・コントローラ１０１５は、また、センス・コンポーネント１０３５と基準コンポーネント１０３０とも電子的通信関係にあり得る。いくつかの場合に、基準コンポーネント１０３０とセンス・コンポーネント１０３５とラッチ１０４５とは、メモリ・コントローラ１０１５のコンポーネントでもあり得る。
【００７２】
メモリ・コントローラ１０１５は、メモリ・アレイ１０１０の様々なコンポーネントに電圧（たとえば、正又は負の電圧）を印加することによって、それらの様々なコンポーネントを付勢するように、構成され得る。たとえば、バイアス・コンポーネント１０５０は、上述されたように、電極面１１０又は導電ピラー１２０に電圧を印加するように構成され得る。たとえば、バイアス・コンポーネント１０５０は、図３及び４に記載されているように、書き込み電圧又は読み出し電圧を生成するために、電極面１１０と導電ピラー１２０とに電圧を印加し得る。いくつかの場合には、メモリ・コントローラ１０１５は、図１を参照して説明されたように、ロー・デコーダ、カラム・デコーダ、又はそれら両方を含み得る。これによって、メモリ・コントローラ１０１５が、１つ又は複数のメモリ・セル１０５にアクセスすることが可能になり得る。バイアス・コンポーネント１０５０は、また、センス・コンポーネント１０３５に対して基準信号を生成するために、電圧を基準コンポーネント１０３０にも供給し得る。それに加えて、バイアス・コンポーネント１０５０は、センス・コンポーネント１０３５の動作のために電圧を供給し得る。
【００７３】
いくつかの場合には、メモリ・コントローラ１０１５は、タイミング・コンポーネント１０５５を用いて、その動作を実行し得る。たとえば、タイミング・コンポーネント１０５５は、本明細書において論じられている読み出し及び書き込みなどのメモリ機能を実行するために、メモリ・アレイ１０１０の様々なコンポーネントへの電圧印加のタイミングを制御することができる。いくつかの場合には、タイミング・コンポーネント１０５５は、バイアス・コンポーネント１０５０の動作を制御し得る。たとえば、タイミング・コンポーネント１０５５は、バイアス・コンポーネント１０５０によって生成される書き込みパルスと読み出しパルスとの継続時間を制御できる。
【００７４】
基準コンポーネント１０３０は、センス・コンポーネント１０３５のための基準信号を生成するために、様々なコンポーネントを含み得る。基準信号は、電圧又は電流であり得る。基準コンポーネント１０３０は、基準信号を生じるように特に構成された回路を含み得る。センス・コンポーネント１０３５は、（ビット線１０２５を通じた）メモリ・アレイ１０１０からの信号を、基準コンポーネント１０３０からの基準信号と比較し得る。論理状態を決定すると、センス・コンポーネント１０３５は、ラッチ１０４５に出力を記憶し得るが、ラッチ１０４５において、それは、デバイス１０００の動作に従って用いられ得る。
【００７５】
図１１は、誘電バリアを備えた自己選択型メモリ構造のための形成方法１１００を図解するフローチャートを示す。この形成方法１１００は、図１〜９を参照して説明されたメモリ・アレイを製造するために、実現され得る。この形成方法は、図６Ａから６Ｂ及び７Ａから７Ｆを参照して説明された形成方法の一部であり得るし、又は、その態様を含み得る。形成方法１１００によって形成されたメモリ・アレイは、図１及び１０を参照して説明されたように、メモリ・コントローラによって動作され得る。
【００７６】
１１０５では、この方法は、面の積層体を通過する開口を形成することを含み得る。面の積層体は、第２の材料（たとえば、絶縁材料）の第２の組の面と交互配置されており第２の材料とは異なる第１の材料（たとえば、導電材料）の第１の組の面を含み得る。開口は、第１の組の面及び第２の組の面と交差し得る。第１のプロセスが用いられるときには、図６Ａを参照して説明されているように、第１の組の面が電極面であり、第２の組の面が誘電面であり得る。第２のプロセスが用いられるときには、図７Ａを参照して説明されているように、第１の組の面が（プレースホルダ材料で構成された）プレースホルダ面であり、第２の組の面が誘電面であり得る。どちらのプロセスが用いられるかとは関係なく、第１の組の面と第２の組の面の一部とが、開口によって露出され得る。面の積層体が、第１の組の面と第２の組の面との交代する面を形成することによって、形成され得る。
【００７７】
ブロック１１１０では、この方法は、開口の内部に誘電材料を形成することを含み得る。誘電材料は、開口によって露出された第１及び第２の組の面の一部と接するように、形成され得る。誘電材料は、図６Ａから６Ｂ、７Ａから７Ｆ、８、及び９を参照して説明されたように、誘電バリアを形成し得る。
【００７８】
ブロック１１１５では、この方法は、誘電材料と接するカルコゲナイド合金材料を形成することを含み得る。カルコゲナイド合金材料は、図６Ａから６Ｂ、７Ａから７Ｆ、８、及び９を参照して説明されたように、カルコゲナイド合金を形成し得る。したがって、カルコゲナイド合金材料は、第１の組の面と第２の組の面とから、誘電材料によって、物理的に分離され得る。
【００７９】
いくつかの場合には、この方法は、第１の組の面を、第１の材料よりも導電率の高い導電材料で置き換えるステップを含み得る。たとえば、この方法は、第１の組の面を除去するステップと、除去された第１の組の面によって残された空洞に、導電材料で構成された第３の組の面を形成するステップとを含み得る。
【００８０】
いくつかの場合には、この方法は、面の積層体を通過する溝を形成するステップを含み得る。そのような場合、この方法は、また、第１の組の面における第１の材料を第３の材料で置き換えるステップも、含み得る。この置き換えは、溝を第３の材料で充填し得る。この方法は、また、溝における第３の材料の少なくとも一部を誘電材料で置き換えるステップも含み得る。
【００８１】
いくつかの場合に、この方法は、カルコゲナイド合金材料と接するように、第２の誘電材料を形成するステップを含み得る。第２の誘電材料は、カルコゲナイド合金材料と少なくとも部分的に重なり合うように、形成され得る。そのような場合に、この方法は、また、電極材料を、その電極材料が第２の誘電材料と少なくとも部分的に重なり合うように、第２の誘電材料と接して形成するステップも、含み得る。あるいは、この方法は、第２の誘電材料と接するように導電ピラーを形成するステップを含み得る。
【００８２】
いくつかの場合には、この方法は、電極材料を、その電極材料がカルコゲナイド合金材料と少なくとも部分的に重なり合うように、カルコゲナイド合金材料と接して形成するステップを含み得る。この方法は、また、電極材料と接するように、導電ピラーを形成するステップを含み得る。
【００８３】
いくつかの場合には、方法１１００は、装置によって、少なくとも部分的に実行され得る。この装置は、第２の材料の第２の組の面と交互配置されており第２の材料と異なる第１の材料の第１の組の面を含む面の積層体を通過する開口を形成する手段と、開口の内部において、開口によって露出された第１及び第２の組の面の部分と接するように、誘電材料を形成する手段と、誘電材料と接するようにカルコゲナイド合金材料を形成する手段とを含み得る。いくつかの場合には、開口は、第１の組の面及び第２の組の面と交差し得る。
【００８４】
この装置は、第１の組の面のうちの１つと第２の組の面のうちの１つとの交代する面を形成することによって面の積層体を形成する手段をさらに含み得るのであって、第１の材料は導電材料を含み、第２の材料は絶縁材料を含む。
【００８５】
この装置は、第１の組の面における第１の材料を、第１の材料よりも導電率の高い導電材料で置き換える手段をさらに含み得る。第１の組の面における第１の材料を置き換える手段は、第１の組の面を除去する手段と、除去された第１の組の面によって残された空洞に、導電材料を含む第３の組の面を形成する手段とを含み得る。
【００８６】
この装置は、面の積層体を通過する溝を形成する手段と、第１の組の面における第１の材料を第３の材料で置き換えることにより、溝を第３の材料で充填する手段とをさらに含み得る。この装置は、溝における第３の材料の少なくとも一部を誘電材料で置き換える手段をさらに含み得る。
【００８７】
この装置は、カルコゲナイド合金材料と接し、カルコゲナイド合金材料と少なくとも部分的に重なり合うように、第２の誘電材料を形成する手段をさらに含み得る。この装置は、第２の誘電材料と接し、第２の誘電材料と少なくとも部分的に重なり合うように、電極材料を形成する手段をさらに含み得る。この装置は、第２の誘電材料と接するように導電ピラーを形成する手段をさらに含み得る。
【００８８】
この装置は、カルコゲナイド合金材料と接し、カルコゲナイド合金材料と少なくとも部分的に重なり合うように、電極材料を形成する手段と、電極材料と接するように導電ピラーを形成する手段とをさらに含み得る。
【００８９】
上述された方法は可能な実装を説明していること、動作とステップとは再編成され得る又は修正され得ること、そして、他の実装も可能であることが留意されるべきである。さらに、これらの方法のうちの２つ又はそれより多くからの態様が組み合わされる場合もあり得る。
【００９０】
本明細書で説明されている情報と信号とは、様々な異なる技術と技法とのうちのいずれかを用いて、表すことができる。たとえば、上記の説明の全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光学粒子、又はそれらのいずれかの組合せによって、表すことができる。いくつかの図面で、信号を単一の信号として図解している場合があるが、しかし、その信号は複数の信号のバスを表す場合があり得るし、そのバスは様々なビット幅を有し得る、ということが、当業者には理解されるだろう。
【００９１】
「電子的通信」及び「結合された」という用語は、コンポーネントの間での電子の流れをサポートするそれらのコンポーネントの間における関係を意味する。これは、コンポーネントの間の直接的接続を含み得るし、又は、中間的なコンポーネントを含む場合もあり得る。電子的通信状態にある又は相互に結合されているコンポーネントは、（たとえば、通電状態の回路のように）電子若しくは信号をアクティブに交換している場合があり得るし、又は、（たとえば、通電状態にない回路のように）電子若しくは信号をアクティブに交換していないが、いったん回路が通電状態になれば、電子若しくは信号を交換するように構成され動作可能になり得る。例を示すと、スイッチ（たとえば、トランジスタ）を経由して物理的に接続されている２つのコンポーネントは、スイッチの状態（すなわち、開なのか閉なのか）とは関係なく、電子的通信状態にあるか、又は結合されている場合がある。
【００９２】
「孤立させる（isolate）」又は「孤立している（isolated）」という語は、構造の間の物理的関係であってそれらの構造が相互に接していない場合を指すのであるが、それらの構造の間に別の構造又は材料が存在する場合に、それらの構造は孤立している。相互に孤立している２つの構造の間でも、電流又は電荷は、依然として流れることができる。
【００９３】
本明細書で論じられているアレイは、メモリ・アレイ１００を含め、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成され得る。いくつかの場合には、この基板は、半導体ウエハである。他の場合には、この基板は、シリコン・オン・グラス（ＳＯＧ）若しくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であり得るし、又は、別の基板上の半導体材料のエピタキシャル層でもあり得る。基板又は基板の部分領域の導電率は、これらに限定されないが、リン、ホウ素、又はヒ素を含む様々な化学種を用いたドーピングを通じて、制御され得る。ドーピングは、基板の初期形成又は成長の間に、イオン注入によって又はいずれかの他のドーピング手段によって、実行され得る。
【００９４】
カルコゲナイド材料とは、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）の元素のうちの少なくとも１つを含む材料又は合金（たとえば、ドープされた又はドープされていない合金）であり得る。カルコゲナイド材料及び合金は、これらには限定されないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、又は、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得る。本明細書で用いられているハイフンで連結された化学的組成の表記法は、特定の化合物又は合金に含まれる元素を示しており、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−Ｔｅは、ｘ及びｙが、いずれかの正の整数を表すとして、ＧｅｘＴｅｙを含むことがあり得る。可変抵抗材料の他の例としては、たとえば、遷移金属、アルカリ土類金属、及び／又は希土類金属などの、２つ又はそれより多くの金属を含む、二元金属酸化物（binary  metal  oxide）材料又は混合原子価酸化物（mixed  valence  oxide）が含まれ得る。実施形態は、メモリ・セルのメモリ素子と関連する特定の可変抵抗材料又は複数の可変抵抗材料には限定されない。たとえば、可変抵抗材料の他の例が、メモリ素子を形成するのに用いられる場合があるし、そのような例としては、カルコゲナイド材料、巨大磁気抵抗材料、又はポリマ・ベースの材料などが含まれ得る。
【００９５】
添付の図面に関連して本明細書で示されている説明は、例示的な構成を論じているのであって、実現され得る又は特許請求の範囲に属するすべての例を、表すものではない。本明細書で用いられる「例示的」という用語は、「例、場合、又は例証として機能する」ということを意味しており、「好ましい」又は「他の例より有利である」という意味ではない。詳細な説明は、説明された技術の理解を提供する目的での特定の詳細を含む。しかし、これらの技術は、これらの特定の詳細がなくても実現され得る。いくつかの場合には、記載されている例の概念を不明瞭にすることを回避するために、よく知られている構造とデバイスとが、ブロック図の形式で示されている。
【００９６】
添付の図面において、類似のコンポーネント又は特徴は、同じ参照符号を有し得る。さらに、同じタイプの様々なコンポーネントは、ダッシュと複数の類似のコンポーネントの間で区別するための第２の符号とを参照符号の後に追加することにより、区別できる。本明細書で第１の参照符号だけが用いられている場合には、その記載は、第２の参照符号とは関係なく、同じ第１の参照符号を有する類似のコンポーネントのいずれにも、適用可能である。
【００９７】
本明細書に記載されている情報及び信号は、様々な異なる技術及び技法のうちのいずれかを用いて、表すことができる。たとえば、上記の記載の全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場又は磁性粒子、光場又は光学粒子、又はそれらのいずれかの組合せによって表され得る。
【００９８】
本明細書における開示との関連で説明されている様々な例証のためのブロックとモジュールとは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくは他のプログラマブル論理デバイス、ディスクリート・ゲート若しくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、若しくは、本明細書で説明されている機能を実行するように設計されたそれらのいずれかの組合せを用いて、実現され得る、又は、実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、あるいは、そのプロセッサが、いずれかの従来型プロセッサ、コントローラ、マイクロコントローラ、又はステート・マシンでもあり得る。プロセッサは、また、コンピューティング・デバイスの組合せ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと協働する１つ又は複数のマイクロプロセッサ、又はいずれかの他のそのような構成）として、実現されることもあり得る。
【００９９】
本明細書に記述されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらのいずれかの組合せとして、実現され得る。プロセッサによって実行されるソフトウェアとして実現される場合には、それらの機能は、１つ若しくは複数の命令若しくはコードとして、コンピュータ可読媒体上に記憶されることがあり得るし、又は、コンピュータ可読媒体を介して伝送されることもあり得る。他の実施例及び実装も、本開示と添付の特許請求の範囲とに属する。たとえば、ソフトウェアの性質に起因して、上述された機能が、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組合せを用いて、実現される場合もあり得る。また、機能を実現する特徴が、様々な複数の位置に物理的に配置される場合があり得るが、それは、機能のいくつかの部分が複数の異なる物理的位置で実現されるように分散されている場合を含む。また、本明細書で用いられているように、そしてそれには特許請求の範囲も含まれるが、項目のリスト（たとえば、「少なくとも１つ」又は「１つ若しくは複数」などの成句が前置されている項目のリスト）で用いられる「又は（ｏｒ）」は、包括的なリストを意味するのであって、たとえば、Ａ、Ｂ又はＣのうちの少なくとも１つ、というリストは、Ａ、Ｂ若しくはＣ、若しくは、ＡＢ、ＡＣ若しくはＢＣ、又は、ＡＢＣ（すなわち、Ａ、Ｂ及びＣ）を意味する。また、本明細書で用いられる「基づく」という用語は、条件の閉じた集合を指すものとして、解釈されてはならない。たとえば、「条件Ａに基づく」として記載されている例示的なステップが、本開示の範囲から逸脱することなく、条件Ａと条件Ｂとの両方に基づく場合もあり得る。別言すると、本明細書で用いられている「基づく」という用語は、「少なくとも部分的には基づく」という用語と同じように解釈されなければならない。
【０１００】
コンピュータ可読媒体とは、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にするいずれかの媒体を含めて、非一時的なコンピュータ記憶媒体と通信媒体との両方を含む。非一時的な記憶媒体とは、汎用又は専用コンピュータによるアクセスが可能な、いずれかの利用可能な媒体であり得る。例示であって、限定ではないが、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電子的に消去可能なプログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭ若しくは他の光学ディスク・ストレージ、磁気ディスク記憶媒体若しくは他の磁気記憶デバイス、又は、命令若しくはデータ構造の形式で所望のプログラム・コード手段を伝送する若しくは記憶するのに使用可能であって、汎用若しくは専用コンピュータ若しくは汎用若しくは専用プロセッサによるアクセスが可能な、いずれかの他の非一時的な媒体を、含み得る。また、どの接続でも、コンピュータ可読媒体と、適切に称される。たとえば、ソフトウェアが、ウェブサイト、サーバ、又は他のリモート・ソースから、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、又は赤外線、ラジオ波、及びマイクロ波などのワイヤレス技術を用いて、伝送される場合には、それらの同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、又は赤外線、ラジオ波、及びマイクロ波などのワイヤレス技術が、媒体の定義に含まれる。本明細書で用いられるディスク（disk）とディスク（disc）とは、ＣＤ、レーザ・ディスク（disc）、光ディスク（disc）、デジタル・バーサタイル・ディスク（ＤＶＤ）（disc）、フロッピ・ディスク（disk）、及びブルーレイ・ディスク（disc）を含むのであるが、通常、ディスク（disk）は、データを磁気的に再生し、他方で、ディスク（disc）は、レーザを用いて、光学的にデータを再生する。上記の組合せは、また、コンピュータ可読媒体の範囲に含まれる。
【０１０１】
本明細書における説明は、当業者が本開示を製造する又は用いることを可能にするために、提供されている。本開示に対する様々な修正は、当業者には容易に明らかであろうし、本明細書で定義されている一般原理は、本開示の範囲から逸脱することなく、他の変形例に適用される場合があり得る。したがって、本開示には、本明細書で説明されている例及び設計に限定されることなく、本明細書に開示されている原理及び新規の特徴と一貫性を有する最も広い範囲が与えられるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
2020532121.tif 000009
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】令和2年4月20日(2020.4.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
［クロスリファレンス］
本特許出願は、２０１７年８月２５日に出願された「Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｉｔｈ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂａｒｒｉｅｒ」という名称を有する、Ｆｒａｔｉｎ他による米国特許出願第１５／６８７，０３８号の優先権を主張する２０１８年８月２３日に出願された「Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｉｔｈ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂａｒｒｉｅｒ」という名称を有する、Ｆｒａｔｉｎ他によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４７６６１の優先権を主張し、その各々は、本出願の譲受人に譲渡され、参照によりその全体が明白に本明細書に組み込まれる。
【国際調査報告】
2020532121.tif 000021
2020532121.tif 000022