(57)【要約】  ポーラー符号化を実行するように構成される電子デバイスが説明される。電子デバイスは、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器（３４０３）；及びビット・パターン生成器（３４０３）に動作可能に結合され、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタを含む。ビット・パターン生成器は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供するように構成され；ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用する。
2020532927.tif 000002
【特許請求の範囲】
【請求項１】
ポーラー符号化を実行するように構成される電子デバイスであって：
一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器；及び
前記ビット・パターン生成器に動作可能に結合され、前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタ；
を有し、前記ビット・パターン生成器は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供するように構成され；前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用することを特徴とする電子デバイス。
【請求項２】
前記ビット・パターン生成器の回路は（ｗ）個の比較器のバンクを有し、ビット・パターン・ベクトルのうちの（ｗ）ビットのサブ・セットは、ｗ個のビット・パターンのビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の各々が、ｗ個の比較器のバンクにおける対応する比較器から得られるようになっている、請求項１に記載の電子デバイス。
【請求項３】
前記ビット・パターン生成器は：
入力データ・ブロックとして情報ブロックを受信し、ｎビット・カーネル情報ブロックを出力するエンコーダにおける情報ブロック条件付け回路；
入力データ・ブロックとしてｎビット・カーネル符号化ブロックを受信し、符号化ブロックを出力するエンコーダにおける符号化ブロック条件付け回路；
入力データ・ブロックとしてソフト符号化ブロックを受信し、ｎソフト・ビット・ソフト・カーネル符号化ブロックを出力するデコーダにおける符号化ブロック条件付け回路；
入力データ・ブロックとしてｎビット復元カーネル情報ブロックを受信し、復元情報ブロックを出力するデコーダにおける情報ブロック条件付け回路；
のうちの少なくとも１つの一部分として、前記ビット・パターン生成プロセスを実行するように構成されている、請求項１に記載の電子デバイス。
【請求項４】
前記ビット・パターン生成器は：
インターレーサであって、これにより前記カーネル情報ブロックの連続的なｗビット・サブ・セットが、「ｗ」ビットの対応する入力幅を有するポーラー・エンコーダ・カーネルに送り込まれるインターレーサ；及び
インターレーサであって、これにより前記ソフト・カーネル符号化ブロックの連続的なｗソフト・ビット・サブ・セットが、「ｗ」ソフト・ビットの対応する入力幅を有するポーラー・デコーダ・カーネルに送り込まれるインターレーサ；
のうちの少なくとも１つで実行するように構成される、請求項３に記載の電子デバイス。
【請求項５】
前記ビット・パターン生成器は、前記ビット・パターン・ベクトル（ｂｋ，ｎ）を得るように構成され、そのうちの「ｎ」ビット中の「ｋ」ビットは前記第１バイナリ値を有し、「ｎ」ビット中の「ｎ−ｋ」ビットは補数バイナリ値を有し、ｎはｋより大きな２の冪乗である、請求項１−４のうちの何れか１項に記載の電子デバイス。
【請求項６】
前記ビット・パターン生成器の回路は、ビット・パターン・リード・オンリ・メモリ（ＲＯＭ）に動作可能に結合され、サポートされるビット・パターン・ベクトル（ｂｋ，ｎ）のセットをそこに格納するように構成される、請求項１−５のうちの何れか１項に記載の電子デバイス。
【請求項７】
前記サポートされるビット・パターン・ベクトル（ｂｋ，ｎ）のセットは、オフラインの計算前プロセスで生成され、前記ビット・パターンＲＯＭに格納され、オンライン・ビット・パターン生成プロセス中にそこから読み込む、請求項６に記載の電子デバイス。
【請求項８】
前記ビット・パターンＲＯＭは「ｗ」ビットの幅を有し、各々のビット・パターン・ベクトル（ｂｋ，ｎ）は連続的なアドレス数|￣ｎ／ｗ￣|にわたって格納される、請求項６又は請求項７に記載の電子デバイス。
【請求項９】
ｎ＜ｗの場合に、前記ビット・パターン・ベクトル（ｂｋ，ｎ）は、ダミー・ビット数ｗ−ｎに付随し、前記ビット・パターン・ベクトル（ｂｋ，ｎ）は、前記ビット・パターンＲＯＭにおけるシングル・アドレスの幅を占める、請求項８に記載の電子デバイス。
【請求項１０】
前記ビット・パターンＲＯＭは第１ルックアップ・テーブルに動作可能に結合され、各々のビット・パターン・ベクトル（ｂｋ，ｎ）の開始アドレスを識別するために、前記第１ルックアップ・テーブルに対する入力としてだけでなく、それをインデックスするためにも使用される、請求項６−９のうちの何れか１項に記載の電子デバイス。
【請求項１１】
前記カウンタは、前記ビット・パターンＲＯＭに動作可能に結合され、「０」から「ｔ−１」までカウンタ値をインクリメントするように構成され、前記カウンタ値は、前記ビット・パターン・ベクトル（ｂｋ，ｎ）の連続的なｗ要素サブ・セット（ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１）を読み込むために、前記ビット・パターンＲＯＭの開始アドレスからのオフセットとして使用される、請求項６−９のうちの何れか１項に記載の電子デバイス。
【請求項１２】
前記ビット・パターン生成器は、前記ビット・パターンの各自サポートされる長さ「ｎ」に対するランク・ベクトル（Ｒｎ）を取得するために十分な情報を格納するように構成されるランクＲＯＭを有する、請求項１−４のうちの何れか１項に記載の電子デバイス。
【請求項１３】
前記ビット・パターンの特定の長さ「ｎ」に対する前記ランク・ベクトル（Ｒｎ）は、「０」ないし「ｎ−１」の範囲内にあり、各ビット位置のランクに対応する順序で置換されている整数を含む、請求項１２に記載の電子デバイス。
【請求項１４】
ランクは、前記第１バイナリ値を採用する前記ビット・パターンにおける「ｎ」ビットのうちの個数「ｋ」に対する最大値を示し、前記ビット・パターン・ベクトル（ｂｋ，ｎ）における対応するビットは前記補数バイナリ値を有する、請求項１３に記載の電子デバイス。
【請求項１５】
前記ビット・パターンの長さ「ｎ」は、特定のランク・ベクトル（Ｒｎ）各々の前記開始ベクトルを識別するために、第２ルックアップ・テーブルをインデックスするために使用される、請求項１２−１４のうちの何れか１項に記載の電子デバイス。
【請求項１６】
前記ランクＲＯＭは複数の多重ランクＲＯＭを含み、１つの多重ランクＲＯＭは前記ビット・パターンの長さ「ｎ」の各自サポートされる値に対応する前記ランク・ベクトル（Ｒｎ）を格納するように構成されている、請求項１２−１５のうちの何れか１項に記載の電子デバイス。
【請求項１７】
前記ビット・パターン・ベクトル（ｂｋ，ｎ）は、前記第１バイナリ値を採用する前記ビット・パターンにおけるビットのうちの個数ｋと、（ｗ）比較器のバンクを利用する前記ビット・パターンの長さ「ｎ」との個々の組み合わせに対して生成され、前記比較器は前記ランク・ベクトル（Ｒｎ）の各要素を「ｋ」と比較するように構成されている、請求項１５−１６のうちの何れか１項に記載の電子デバイス。
【請求項１８】
前記ランク・ベクトル（Ｒｎ）の要素の「ｋ」との比較の各々は、前記要素が「ｋ」より小さいか否かを決定するために実行される、請求項１７に記載の電子デバイス。
【請求項１９】
前記ランクＲＯＭ内の全てのエントリは、ｌｏｇ２（ｎｍａｘ）の幅を有する固定小数点数を利用して格納され、ｎｍａｘはサポートされるビット・パターン長の最大値である、請求項１２−１８のうちの何れか１項に記載の電子デバイス。
【請求項２０】
ｎの特定の値に対する前記ランクＲＯＭ内の全てのエントリは、ｌｏｇ２（ｎ）ビットの幅を有する固定小数点数を利用して格納される、請求項１２−１８のうちの何れか１項に記載の電子デバイス。
【請求項２１】
前記ランクＲＯＭの各アドレスはｗ個の固定小数点数を格納するように構成されている、請求項１２−２０のうちの何れか１項に記載の電子デバイス。
【請求項２２】
ｎ＜ｗである場合に、前記ランクＲＯＭは前記ランク・ベクトル（Ｒｎ）にｗ−ｎダミー要素を付加するように構成されており、その結果、前記ランク・ベクトル（Ｒｎ）は前記ランクＲＯＭ内でシングル・アドレスの幅を占める、請求項２１に記載の電子デバイス。
【請求項２３】
前記ランクＲＯＭは前記カウンタに動作可能に結合され、その結果、前記ビット・パターン生成プロセスの連続的なサブ・プロセス各々の間に、前記カウンタは「０」から「ｔ−１」までカウンタ値をインクリメントするように構成されており、前記カウンタ値は、前記ランク・ベクトル（Ｒｎ）の連続的なｗ要素サブ・セットを読み込むために、前記ランクＲＯＭの開始アドレスからのオフセットとして使用される、請求項１２−２２のうちの何れか１項に記載の電子デバイス。
【請求項２４】
前記ビット・パターン・ベクトルｂｋ，ｎのビット・パターン・ビットは、ランク値及びｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器の回路は、前記ランク値からの「ｋ」の２の補数減算を実行し、前記ビット・パターン・ビットの値として最上位ビットＭＳＢを使用する、請求項１２−２３のうちの何れか１項に記載の電子デバイス。
【請求項２５】
前記ランクＲＯＭは、前記ビット・パターン・ベクトル（ｂｋ，ｎ）が対称的な性質に従う場合に、各ランク・ベクトル（Ｒｎ）の前半を格納するように構成されている、請求項１２−２４のうちの何れか１項に記載の電子デバイス。
【請求項２６】
前記ランク・ベクトル（Ｒｎ）内の要素の任意のペアが、全てのｎ及び全てのｉ∈［０，ｎ−１］について、ｎ−１になるインデックスｉ及びｎ−ｉ−１を有する場合に、前記対称的な性質は充足される、請求項２５に記載の電子デバイス。
【請求項２７】
前記ランクＲＯＭは「ｗ」ランクの幅を有し、その結果、各々のランク・ベクトル（Ｒｎ）の前半のみが|￣ｎ／（２ｗ）￣|個の連続的なアドレスにわたって格納され、ｎは前記ランク・ベクトル（Ｒｎ）によりサポートされるビット・パターン長である、請求項１２−２１のうちの何れか１項に記載の電子デバイス。
【請求項２８】
ｎ／２＜ｗである場合に、前記ランク・ベクトル（Ｒｎ）は「ｗ−ｎ」ダミー要素を付加され、前記ランクＲＯＭ内でシングル・アドレスの幅にわたって格納される、請求項２７に記載の電子デバイス。
【請求項２９】
ｃ＜|￣ｎ／（２ｗ）￣|である場合に、前記ビット・パターン生成プロセスの連続的なオペレーションの前半の間に、前記ランク・ベクトル（Ｒｎ）の連続的なｗ要素サブ・セットは、前記ランクＲＯＭ内の増加するアドレスから取得され、前記ランクＲＯＭの前記開始アドレスからのオフセットはｃにより与えられる、請求項２７又は２８に記載の電子デバイス。
【請求項３０】
前記ランクＲＯＭに動作可能に結合されるｗ個のマルチプレクサのバンクを更に有し、前記ビット・パターン生成プロセスの連続的なオペレーションの前半の間に、前記ｗ個のマルチプレクサのバンクは、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の順序を維持する、請求項２７−２９のうちの何れか１項に記載の電子デバイス。
【請求項３１】
前記ビット・パターン・ベクトルｂｋ，ｎのビット・パターン・ビットは、ランク値及びｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器の回路は、前記ランク値からの「ｋ」の減算を実行し、前記ビット・パターン・ビットの値として最上位ビットＭＳＢを使用する、請求項２９−３０のうちの何れか１項に記載の電子デバイス。
【請求項３２】
前記ランクＲＯＭに動作可能に結合されるマルチプレクサを更に有し、ｃ≧|￣ｎ／（２ｗ）￣|である場合に、前記ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、前記ランク・ベクトル（Ｒｎ）の連続的なｗ要素サブ・セットは、前記ランクＲＯＭ内の減少するアドレスから逆順に取得され、前記ランクＲＯＭの前記開始アドレスからのオフセットは、前記マルチプレクサにより与えられ、カウンタ値「ｃ」から（|￣ｎ／ｗ￣|−ｃ−１）として導出される、請求項２７又は請求項２８に記載の電子デバイス。
【請求項３３】
前記ビット・パターン・ベクトル（ｂｋ，ｎ）は、「ｋ」及び「ｎ」の個々の組み合わせについて、（ｗ）比較器のバンクを利用して生成され、前記比較器は前記ランク・ベクトル（Ｒｎ）の各要素を「ｎ−ｋ」と比較する、請求項３２に記載の電子デバイス。
【請求項３４】
前記ランク・ベクトル（Ｒｎ）の要素の「ｎ−ｋ」との比較の各々は、前記ランク・ベクトル（Ｒｎ）の要素が「ｎ−ｋ」以上であるか否かを決定するために実行される、請求項３３に記載の電子デバイス。
【請求項３５】
前記ランク・ベクトル（Ｒｎ）の要素の「ｎ−ｋ」との比較の各々は、前記ランク・ベクトル（Ｒｎ）の要素が「ｎ−ｋ」未満であるか否かを決定するために実行され、その結果はＮＯＴゲートを通じて伝えられる、請求項３３に記載の電子デバイス。
【請求項３６】
前記ビット・パターン・ビットは、ランク値及びｎ−ｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器の回路は、前記ランク値からの「ｎ−ｋ」の減算を実行し、ＮＯＴゲートを介して結果の最上位ビットＭＳＢを伝える、請求項３２−３５のうちの何れか１項に記載の電子デバイス。
【請求項３７】
前記ランクＲＯＭに動作可能に結合されるｗ個のマルチプレクサのバンクを更に有し、前記ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、前記ｗ個のマルチプレクサのバンクは、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の順序を反転する、請求項３２−３６のうちの何れか１項に記載の電子デバイス。
【請求項３８】
前記ランク・ベクトル（Ｒｎ）の要素は、前記ビット・パターンの長さ「ｎ」の特定の値に関し、本来の形式でランクＲＯＭに格納されるか、又は「ｎ−１」から減算され、減算された形式でランクＲＯＭに格納される、請求項１８に記載の電子デバイス。
【請求項３９】
前記ランク・ベクトル（Ｒｎ）のランクが「ｋ」未満であるか否かを決定するための比較の各々は、減算された形式での前記ランクが「ｎ−ｋ」以上であるか否かを決定するために比較器を利用することにより実行され、前記ランク・ベクトル（Ｒｎ）のランクが「ｎ−ｋ」以上であるか否かを決定するための比較の各々は、減算された形式での前記ランクが「ｋ」未満であるか否かを決定するために比較器を利用することにより実行される、請求項３８に記載の電子デバイス。
【請求項４０】
前記ｗ個の比較器のバンクは、前記ビット・パターン生成プロセスの連続的なオペレーションの前半、及び前記ビット・パターン生成プロセスの連続的なオペレーションの後半の双方の間に使用される、請求項２７又は請求項２８に記載の電子デバイス。
【請求項４１】
前記ｗ個の比較器のバンクは、２の補数減算を利用して実装されている、請求項４０に記載の電子デバイス。
【請求項４２】
前記ｗ個の比較器のバンクに動作可能に結合され、前記ｗ個の比較器のバンクに対する入力として「ｋ」又は「ｎ−ｋ」の間で選択を行うように構成されるマルチプレクサ；及び
前記ｗ個の比較器のバンクの出力に動作可能に結合され、前記ｗ個の比較器のバンクの出力を反転させるように構成されているｗ個のＮＯＴ論理ゲートのバンク；
を更に有する請求項３０又は請求項３１に記載の電子デバイス。
【請求項４３】
前記ランクＲＯＭに動作可能に結合されるｗ個のマルチプレクサのバンクを更に有し、前記ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、前記ｗ個のマルチプレクサのバンクは、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の順序を反転する、請求項４２に記載の電子デバイス。
【請求項４４】
前記ビット・パターン生成器は、前記ビット・パターン・ベクトルについての入れ子状の再帰的な算術的特性を利用するように構成されている、請求項１−４のうちの何れか１項に記載の電子デバイス。
【請求項４５】
ｎ−ｋの値を、（ｎ−ｋ）番目に高いビット信頼度を有するビットのインデックスＱｎ（ｎ−ｋ）に変換するために、再帰的回路が使用される、請求項４４に記載の電子デバイス。
【請求項４６】
前記再帰的回路は、前記インデックスＱｎ（ｎ−ｋ）を得るために、圧縮された情報を解凍するように更に構成される、請求項４５に記載の電子デバイス。
【請求項４７】
再帰的回路に動作可能に結合され、算術特性を利用するように構成される算術回路を更に有し、前記算術特性は、（ｎ−ｋ）次のランクを有するビットのインデックス（Ｑｎ（ｎ−ｋ））をビット信頼度メトリック（β（Ｑｎ（ｎ−ｋ）））に変換するために、「０」ないし「ｎ−１」の範囲内のインデックスのみに基づいて、前記ビット・パターン・ベクトルのｎビットの各々について、ビット信頼度メトリックが獲得され得る場合に充足される、請求項４４−４６のうちの何れか１項に記載の電子デバイス。
【請求項４８】
ポラリゼーション・ウェイト（ＰＷ）シーケンスにおいて、前記カーネル情報ブロックのビット間の関係を決定するために、前記ビット・パターン・ベクトル（ｂｋ，ｎ）の再帰的特性が利用される、請求項４３−４７のうちの何れか１項に記載の電子デバイス。
【請求項４９】
前記ビット・パターン生成器の回路は：
（ｉ）凍結ビットである前記ビット・パターン・ベクトル（ｂｋ，ｎ）の前記再帰的特性に応じて、選択された他のビットもまた凍結ビットである；又は
（ｉｉ）情報ビットである前記ビット・パターン・ベクトル（ｂｋ，ｎ）の前記再帰的特性に応じて、選択された他のビットもまた情報ビットである；
と決定する、請求項４８に記載の電子デバイス。
【請求項５０】
ある関係が前記カーネル情報ブロックのビット間に存在することを前記ビット・パターン生成器の回路が決定したことに応じて、前記ビット・パターン生成器の回路は、少なくとも１つの算術回路をディセーブルにするように構成されている、請求項４８に記載の電子デバイス。
【請求項５１】
前記算術回路に動作可能に結合され、前記ビット・パターン・ベクトルを生成するプロセスで使用されるビット信頼度メトリック（β（Ｑｎ（ｎ−ｋ）））を格納するように構成されるレジスタを更に有する請求項４６に記載の電子デバイス。
【請求項５２】
前記カウンタに動作可能に結合される乗算器とｗ−１個の加算器のバンクとを更に有し、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたる前記ビット・パターン生成プロセスの連続的な実行の各々の間に、前記カウンタは、前記ビット・パターン・ベクトルｂｋ，ｎの連続的なｗ要素のサブ・セット（ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１）に対するインデックス｛ｃｗ，ｃｗ＋１，．．．，ｃｗ＋ｗ−１｝を取得するために、カウンタ値ｃを０からｔ−１までインクリメントするように構成されている、請求項４４−５１のうちの何れか１項に記載の電子デバイス。
【請求項５３】
ビット信頼度の対応するシーケンスβ［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］を算出するように構成される前記算術回路の「ｗ」個のレプリカのバンクを更に有する請求項４３−５２のうちの何れか１項に記載の電子デバイス。
【請求項５４】
前記対応するビット信頼度｛β［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］｝はβ（Ｑｎ（ｎ−ｋ））以上であるか否かを決定することにより、前記ビット・パターン・ベクトルｂｋ，ｎの対応するｗ要素を取得するために、前記（ｗ）比較器のバンクは、算出された対応するビット信頼度｛β［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］｝とビット信頼度メトリック（β（Ｑｎ（ｎ−ｋ）））とを比較するように構成されている、請求項５３に記載の電子デバイス。
【請求項５５】
前記乗算器と前記ｗ−１個の加算器のバンクとを介して前記カウンタに動作可能に結合され、反転されたビット・インデックスを生成するために、各ビット・インデックスのｌｏｇ２（ｎ）ビット・バイナリ表現におけるビットの順序を反転するように構成されるｗ個のリバース・モジュールのバンクを更に有する、請求項１−５のうちの何れか１項に記載の電子デバイス。
【請求項５６】
「ｗ」個のリバース・モジュールのバンクに動作可能に結合され、前記ビット・インデックス又は反転されたビット・インデックスと「ｋ」又は「ｎ−ｋ」とを比較するように構成されるｗ個の比較器のバンクを更に有する請求項５３−５５のうちの何れか１項に記載の電子デバイス。
【請求項５７】
ポーラー・エンコーダが短絡方式を実装していることに応答して、前記ｗ個の比較器のバンクは、対応するビット・インデックス又は反転されたビット・インデックスが「ｋ」未満である場合には、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝を前記第１バイナリ値に設定し、他のビットを補数バイナリ値に設定するように構成されている、請求項５６に記載の電子デバイス。
【請求項５８】
前記ｗ個の比較器のバンクは、対応するビット・インデックス又は反転されたビット・インデックスが、パンクチャリング方式において「ｎ−ｋ」以上である場合には、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝を前記第１バイナリ値に設定し、他のビットを補数バイナリ値に設定するように構成されている、請求項５６に記載の電子デバイス。
【請求項５９】
前記ポーラー符号化における凍結ビットの挿入又は凍結ビットの除外は前記電子デバイスによって実行され、少なくとも２つのサブ・プロセスを含み、前記ビット・パターン生成器は、一連のゼロに及ぶ第１サブ・プロセスに続く第２サブ・プロセスの持続時間に及ぶ各々の連続的なｔ＝|￣ｎ／ｗ￣|のクロック・サイクル、又はより多いクロック・サイクルにおける前記ビット・パターン・ベクトル（ｂｋ，ｎ）からの（ｗ）ビットの連続的なサブ・セットを提供するように構成されている、請求項１−５のうちの何れか１項に記載の電子デバイス。
【請求項６０】
前記第１サブ・プロセスの間に、前記第２サブ・プロセスで使用するための前記ビット・パターン生成器の入力に信頼度閾値ｋを提供するように構成される第１論理回路を更に有する請求項５９に記載の電子デバイス。
【請求項６１】
前記電子デバイスは、少なくとも２つの動作モードをサポートするように構成され、各動作モードは、符号化されたビット数Ｍがカーネル・ブロック・サイズＮより小さいか否かに応じて使用される、請求項５９−６０のうちの何れか１項に記載の電子デバイス。
【請求項６２】
前記少なくとも２つの動作モードは、ＭがＮ未満でない場合の反復動作モード、Ｍ＜Ｎである場合の短絡動作モード、Ｍ＜Ｎである場合のパンクチャリング動作モードのうちの少なくとも２つを含む、請求項６１に記載の電子デバイス。
【請求項６３】
前記第１サブ・プロセスはゼロ・クロック・サイクルを有し、前記第２サブ・プロセスはＭがＮ未満でない場合に実行され、閾値信頼度数ｋは、最終的な出力ビット・シーケンスにおいて前記第１バイナリ値を採用するＫビット数に設定される、請求項６０−６２のうちの何れか１項に記載の電子デバイス。
【請求項６４】
コントローラを更に有し、前記コントローラは、ＭがＮ未満である場合に前記第１サブ・プロセスにおける前記コントローラの制御の下でクロック・サイクル数をカウントするように構成される第２カウンタに動作可能に結合され、前記第１サブ・プロセスは、前記ビット・パターン生成器の回路により出力される前記ビット・パターン・ベクトル（ｂｋ，ｎ）に対する中間値に含まれる第１バイナリ値を有するビット数を指定するランク閾値ｋを決定する、請求項６２又は請求項６３に記載の電子デバイス。
【請求項６５】
前記第２サブ・プロセスを含む前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってバイナリ・フラグ生成プロセスを連続的に実行するように構成され、連続的なｔ＝|￣ｎ／ｗ￣|のクロック・サイクル各々における（ｗ）バイナリ・フラグの連続的なサブ・セットを提供するように構成される第２論理回路を更に有する請求項６４に記載の電子デバイス。
【請求項６６】
前記ビット・パターン・ベクトル（ｂｎ，ｋ）における対応するビットがレート・マッチングにより凍結されない場合に、前記バイナリ・フラグ生成プロセスにおいてバイナリ・フラグがセットされる、請求項６５に記載の電子デバイス。
【請求項６７】
前記第２論理回路からの第１入力と前記ビット・パターン生成器の回路からの第２入力とを少なくとも受信するように構成される第３論理回路を更に有し、前記第３論理回路は、前記ビット・パターン生成器の回路からの前記中間ビット・パターン・ベクトル（ｂｋ，ｎ）のｗビットの前記サブ・セットにおけるビットが前記第１バイナリ値を採用し、前記第２論理回路からの前記複数のバイナリ・フラグからの対応するフラグがセットされる場合に、第１バイナリ値の出力を提供するように構成され、これにより少なくとも前記第１及び第２入力に基づいて前記中間ビット・パターンのビット・パターン・ベクトル（ｂｋ，ｎ）を調整する、請求項６４−６６のうちの何れか１項に記載の電子デバイス。
【請求項６８】
前記第１論理回路は、非符号化ビット各々がレート・マッチングにより凍結されるか否かを決定することにより、前記第２サブ・プロセスで使用する信頼度閾値ｋを識別するように構成され、前記第１論理回路は、前記第１サブ・プロセス中に減少する信頼度の順番に、レート・マッチングにより凍結されない非符号化ビットの数をカウントするように構成される非凍結ビット・カウンタを有し、前記カウントが最終出力ビット・シーケンスにおける最終値のビット数Ｋに到達すると、Ｋ番目に高い信頼度の未凍結ビットのランクがランク閾値ｋとして決定され、前記第１論理回路は、前記ビット・パターン生成器に対する入力として前記ランク閾値ｋを提供する、請求項６０−６７のうちの何れか１項に記載の電子デバイス。
【請求項６９】
前記電子デバイスは：
反転シーケンス群を格納するように構成される、前記第１論理回路に配置される一群の反転シーケンス・リード・オンリ・メモリＲＯＭであって、前記反転シーケンスの連続的な要素の各々は、減少する信頼度の順番で並ぶ連続的な非符号化ビット各々の位置を指定する、一群の反転シーケンスＲＯＭ；
一群のデインターリーバ・パターンを格納するように構成される、前記第１論理回路に配置される一群のデインターリーバＲＯＭであって、前記デインターリーバ・パターンの要素の各々は、レート・マッチング中のポーラー符号化ビットのインターリーブされた位置を示す、デインターリーバＲＯＭ；
一群のインターリーブされたシーケンスを格納するように構成される前記第１論理回路に配置される一群のインターリーブ・シーケンスＲＯＭ；
前記第１サブ・プロセスの連続的なクロック・サイクルでインクリメントされる第２カウンタであって、Ｎの特定の値に対応する、反転シーケンスＲＯＭの連続的なアドレス、及びインターリーブ・シーケンスＲＯＭの連続的なアドレスがインデックスされる第２カウンタ；
前記ビット・パターンのサポートされる長さ「ｎ」各々についてランク・ベクトル（Ｒｎ）を取得するのに十分な情報を格納するように構成される、前記パターン生成器に配置されるランクＲＯＭ；
連続的なクロック・サイクルの各々において一群の反転シーケンスＲＯＭ及び一群のインターリーブ・シーケンスＲＯＭから読み込まれる連続的な一群の受信要素に基づいて、一群のバイナリ・フラグを取得するように構成され、前記第１論理回路に配置される第１群の機能論理部ｆ１；及び
最終出力ビット・シーケンスにおいてレート・マッチングにより凍結されない非符号化ビット数Ｋに至るまで一群のバイナリ・フラグを受信及びカウントするように構成され、前記第１論理回路に配置されるアキュムレータ論理回路であって、閾値信頼度数ｋは前記第１サブ・プロセスを完了するように設定される、アキュムレータ論理回路；
のうちの少なくとも１つを更に有する、請求項５９−６８のうちの何れか１項に記載の電子デバイス。
【請求項７０】
前記論理回路は、凍結ビットを前記ビット・パターン・ベクトル（ｂｋ，ｎ）における補数バイナリ値として識別し、前記ビット・パターン・ベクトル（ｂｋ，ｎ）における前記第１バイナリ値を利用してビットを識別するように構成され、前記ビットは、情報ビット、巡回冗長検査ＣＲＣビット、パリティ・チェック凍結ビット、ユーザー装置識別子ＵＥ−ＩＤビット、ハッシュ・ビットの群からの１つを含む、請求項５９−６９のうちの何れか１項に記載の電子デバイス。
【請求項７１】
前記電子デバイスは、前記ビット・パターン生成プロセスを実行するように構成されるエンコーダを有する送信機、前記ビット・パターン生成プロセスを実行するように構成されるデコーダを有する受信機のうちの少なくとも１つを有する、請求項１−７０のうちの何れか１項に記載の電子デバイス。
【請求項７２】
ポーラー符号化を実行するように構成される電子デバイスのための集積回路であって：
一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器；及び
前記ビット・パターン生成器に動作可能に結合され、前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタ；
を有し、前記ビット・パターン生成器は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供するように構成され；前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用することを特徴とする集積回路。
【請求項７３】
ポーラー符号化方法であって：
ビット・パターン生成器が、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するステップ；及び
前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするステップ；
を有し、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供し、前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用することを特徴とする方法。
【請求項７４】
ポーラー符号化のために格納された実行可能コードを有する非一時的なコンピュータ・プログラムであって、前記実行可能コードは、ビット・パターン生成器で実行される場合に：
ビット・パターン生成器が、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するステップ；及び
前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするステップ；
各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供するステップ；
のために動作することが可能であり、前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用することを特徴とするコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、ポーラー符号化を実行するように構成される電子デバイス、及びビット・パターン生成方法に関連する。本発明は、現在及び将来の世代の通信規格に関するポーラー・エンコーダ及びポーラー・デコーダのためのビット・パターン生成に適用することが可能であるが、これらに限定されない。
【背景技術】
【０００２】
順方向誤り訂正（ＦＥＣ）及びチャネル符号化の原理により、ポーラー符号化［１］は、不完全な通信チャネルの中で伝送エラーの影響に対して情報を保護するために使用されることが可能であり、通信チャネルはノイズ及びその他の有害な影響を被る可能性がある。より具体的には、ポーラー・エンコーダは情報をエンコードするために送信機で使用され、対応するポーラー・デコーダは、伝送エラーを軽減し、伝送された情報を復元するために受信機で使用される。ポーラー・エンコーダは、所定の符号化プロセスに従って、Ｋビットを含む情報ブロックを、より多数のビットＭ＞Ｋを含む符号化ブロックに変換する。このように、符号化されたブロックは、情報ブロックからのＫビットの情報を、冗長性のＭ−Ｋビットとともに運ぶ。この冗長性は、情報ブロックから元のＫビットの値を推定するために、所定の復号化プロセスに従ってポーラー・デコーダで利用されることが可能である。通信チャネルの状態は過剰に厳しくないという条件で、ポーラー・デコーダは、高い確率で情報ブロックからＫビットの値を正しく推定することができる。
【０００３】
ポーラー符号化プロセスは３つのステップを含む。第１の情報ブロック条件付けステップにおいて、冗長ビットが情報ブロック中の所定の位置に挿入され、ブロックのサイズをＫビットからＮビットまで増やし、ここでＮは２の冪乗である。第２のポーラー符号化カーネル・ステップにおいて、冗長カーネル情報ブロックのＮビットが、所定のグラフ構造に従って、連続的な排他的ＯＲ（ＸＯＲ）演算を利用して様々な組み合わせで結合される。このグラフ構造はｎ＝ｌｏｇ２（Ｎ）個の連続的なステージを含み、それら各々はＮ／２個のＸＯＲ演算を含み、特定の一対のビットを結合する。第３のステップにおいて、符号化ブロック条件付けが、結果のカーネル符号化ブロックに適用され、そのサイズをＮビットからＭビットに調整する。これは、符号化ブロックを生成するために、所定の方法に従って、カーネル符号化ブロックにおいて特定のビットを反復又は除外することによって達成されることが可能であり、符号化ブロックはチャネルで伝送される、又は記憶媒体に格納される。
【０００４】
ソフト符号化ブロックがチャネルから受信される、又は記憶媒体から取り出される。ポーラー復号化プロセスは、ポーラー符号化プロセスの３つのステップに対応するが逆順である３つのステップを含む。第１の符号化ブロック条件付けステップにおいて、冗長ソフト・ビットがソフト符号化ブロック中の所定の位置に挿入又は結合され、そのサイズをＭソフト・ビットからＮソフト・ビットに調整し、ここでＮは２の冪乗である。第２のポーラー復号化カーネル・ステップにおいて、冗長カーネル符号化ブロックのＮソフト・ビットは、連続的キャンセレーション（ＳＣ）［１］又は連続的キャンセレーション・リスト（ＳＣＬ）［７］プロセスを利用して様々な組み合わせで結合され、これは所定のグラフ構造に基づいて作用する。第３のステップにおいて、情報ブロック条件付けが、結果の復元されたカーネル情報ブロックに適用され、そのサイズをＮビットからＫビットまで減らす。これは、復元された情報ブロックを生成するために、所定の方法に従って、復元されたカーネル情報ブロックにおける特定のビットを除外することにより達成され得る。
【０００５】
ポーラー・エンコーダの観点からは、情報ブロック条件付けコンポーネント１０１は、Ｋ個の情報ビットをＮ−Ｋ個の冗長ビットとともにインターレースし、それは例えば凍結ビット［１］、巡回冗長検査（ＣＲＣ）ビット［２］、パリティ・チェック（ＰＣ）−凍結ビット［３］、ユーザー装置識別子（ＵＥ−ＩＤ）ビット［４］、又はハッシュ・ビット［５］であってもよい。ここで、凍結ビットは、「Ｏ」の論理値を常に採用することができる一方、ＣＲＣ又はＰＣ−凍結ビット又はハッシュ・ビットは、情報ビットの関数として、又はプロセス中に先行して既にインターレースされている冗長ビットの関数として取得される値を採用することができる。情報ブロック条件付けコンポーネント１０１は、冗長ビットを生成し、所定の方法により識別される位置にそれらをインターレースし、所定の方法はポーラー・デコーダにも既知である。情報ブロック条件付けコンポーネント１０１はまた、例えばビット反転置換［１］を実現し得るインターリーブ動作を含むこともできる。
【０００６】
ポーラー・エンコーダの観点からは、符号化ブロック条件付けコンポーネント１０３は符号化ブロック１０７においてＭ個の符号化ビットを生成するために様々な技術を利用することができ、ここでＭは「Ｎ」より高くても低くてもよい。より具体的には、カーネル符号化ブロックで幾つかの「Ｎ」ビットを反復するために反復［６］を使用することができる一方、カーネル符号化ブロックで幾つかの「Ｎ」ビットを除外するためにショートニング又はパンクチャリング技術［６］を使用することができる。ショートニングは「Ｏ」である論理値を有するように保証されるビットを除外する一方、パンクチャリングは論理「０」又は「１」の何れかの値を有し得るビットを除外することに留意を要する。符号化ブロック条件付けコンポーネントはまた、インターリーブ動作を含んでもよい。
【０００７】
ポーラー・デコーダの符号化ブロック条件付けコンポーネント１１０に対する入力は、ソフト符号化ブロックである。Ｍ個の符号化ＬＬＲを「Ｎ」個のカーネル符号化ＬＬＲに変換するために、無限値ＬＬＲがソフト符号化ブロック１０９とインターレースされ、ポーラー・エンコーダにおけるショートニングにより除外された「Ｏ」値カーネル符号化ビットに対応するソフト・カーネル符号化ブロック内の位置を占めることができる。同様に、「Ｏ」値ＬＬＲは、カーネル符号化ビットがパンクチャリングにより除外された位置を占めるように、ソフト符号化ブロック１０９とインターレースされることが可能である。反復の場合、特定のカーネル符号化ビットのレプリカに対応するＬＬＲは合計され、ソフト・カーネル符号化ブロック１０９内の対応する位置に配置されることが可能である。ポーラー・エンコーダの符号化ブロック条件付けコンポーネント１０３においてインターリーブが使用されていた場合には、対応するデインターリーブ動作もまた実行されることが可能である。
【０００８】
ポーラー・デコーダの情報ブロック条件付けコンポーネント１１２に対する入力は、復元されたカーネル情報ブロック１１４である。復元された情報ブロックは、復元されたカーネル情報ブロック１１４から総ての冗長ビットを除外することによって得られてもよい。ポーラー・エンコーダの情報ブロック条件付けコンポーネント１０１においてインターリーブが使用されていた場合には、対応するデインターリーブ動作もまた実行されることが可能である。
【０００９】
４つのブロック条件付けコンポーネントの実装の際に、ビット又はソフト・ビット（ＬＬＲの形式で表現されてもよい）が、対応するブロック中の任意の場所に挿入される又はそこから削除されることを可能にするために要求される柔軟性を達成することは「挑戦的」であり、それらの場所はＫ、Ｎ、及びＭの特定の組み合わせに依存して変わる。これは特にＫ、Ｎ、Ｍが実行時間中にブロックごとに変わることを許容するフレキシブルなポーラー・エンコーダ及びデコーダの実装において挑戦的である。特に、少ないハードウェアの利用しか伴わないこれらのフレキシブルなブロック条件付けコンポーネントと、少数のクロック・サイクルの中でブロック条件付けプロセスを完了する能力とを実装することは特に挑戦的である。この挑戦的課題により、ブロック条件付けコンポーネントについての過去の総ての実装［１４，１５］は、クロック・サイクル毎に１ビット又はソフト・ビットしか処理しておらず、プロセスを完了するために全部でＮクロック・サイクルを必要とする。
【発明の概要】
【００１０】
本発明は、添付の特許請求の範囲に記載されているように、ブロック条件付け回路を利用してポーラー符号化を実行するように構成される電子デバイス、集積回路、及びブロック条件付け方法を提供する。
本発明の具体的な実施形態は従属請求項に記載されている。
本発明のこれら及び他の態様は、以下に説明される実施形態から明らかになり、それに関連して説明される。
【図面の簡単な説明】
【００１１】
本発明の更なる詳細、態様、及び実施形態は図面に関連して単なる例示としてのみ説明される。図中、同様な又は機能的に類似する要素を識別するために同様な参照番号が使用されている。図中の要素は簡易化及び明確化のために示されており、必ずしも寸法通りに描かれてはいない。
【００１２】
【図１】本発明の例示的な実施形態により構成されるポーラー・エンコーダ及びポーラー・デコーダを有する通信ユニットの例示的な上位レベル概略図を示す。
【図２】本発明の例示的な実施形態による生成行列Ｆ，Ｆ（＋）２及びＦ（＋）３の例示的なグラフ表現を示す。
【図３】生成行列Ｆ（＋）３のグラフ表現を利用して例示的なポーラー符号化プロセスを示し、この場合において、本発明の例示的な実施形態に従ってＫ＝４の情報ビットａ＝［１００１］をＭ＝８の符号化ビットｂ＝［００００１１１１］に変換するために特定の凍結ビット・パターンが使用されている。
【図４】本発明の幾つかの例示的な実施形態によるインターレーサ・アーキテクチャの例示的なブロック図を示す。
【図５】本発明の幾つかの例示的な実施形態によるｗ＝４の場合のインターレーサ・アーキテクチャのより詳細な例を示す。
【図６】本発明の幾つかの例示的な実施形態によるインターレーサを動作させるための例示的なテーブルを示し、ｗ＝４、ｋ＝９の入力エレメント［９，８，７，６，５，４，３，２，１］が、ｎ＝１６ビットのパターン［１１０００１１０１０１１０１０１］に従って、０値インターレース・エレメントと右から左へインターレースされる。
【図７】本発明の幾つかの実施形態によるｗ＝４の場合のナイーブ・ビット・パターン生成器を示す。
【図８】ｎ∈｛２，４，８，１６｝及びｋ∈｛１，２，３，．．．，ｎ−１｝の総ての組み合わせについて［８］のポラリゼーション・ウェイト（ＰＷ）ビット・パターン構成を使用する場合における本発明の幾つかの例示的な実施形態によるビット・パターンＲＯＭの例示的なテーブル内容を示す。
【図９】ｎ∈｛２，４，８，１６，３２｝の総てについて［８］のＰＷビット・パターン構成を使用する場合における本発明の幾つかの例示的な実施形態によるランクＲＯＭ３８０１の例示的な内容を示す。
【図１０】本発明の幾つかの例示的な実施形態によるｗ＝４の場合の入れ子特性を利用するビット・パターン生成器を示す。
【図１１】本発明の幾つかの例示的な実施形態によるｗ＝４の場合の入れ子特性及び対称特性を利用するビット・パターン生成器を示す。
【図１２】本発明の幾つかの例示的な実施形態によるｗ＝４の場合の入れ子特性、再帰的特性、及び算術特性を利用するビット・パターン生成器を示す。
【図１３】（ａ）ブロック・パンクチャリング、（ｂ）ブロック・ショートニング、（ｃ）ビット反転パンクチャリング、及び（ｄ）ビット反転ショートニングという符号化ブロック条件付けプロセスの各ステップにおいて特定のビット・パターンからｗビットを生成する本発明の幾つかの例示的な実施形態による回路を示す。
【図１４】本発明の幾つかの例示的な実施形態によるビット・パターン生成器により実行されるポーラー符号化処理の上位レベル・フローチャートを示す。
【図１５】本発明の幾つかの例示的な実施形態によるポーラー符号化処理を実行するために電子デバイス又はワイヤレス通信ユニットで使用され得る典型的なコンピューティング・システムを示す。
【図１６Ａ】本発明の幾つかの例示的な実施形態による凍結ビット挿入及び除去に対する提案されるハードウェア実装の概略を示す。
【図１６Ｂ】本発明の幾つかの例示的な実施形態による凍結ビット挿入及び除去に対する提案されるハードウェア実装の概略を示す。
【図１７】本発明の幾つかの例示的な実施形態によるＮ＝６４及びｗＱ＝８の場合のリバース・シーケンス・リード・オンリ・メモリ（ＲＯＭ）の要素ＱＮ←［ｃ，ｉ］を例示的に示す。ここで、ｉ∈［０，ｗＱ−１］及びｃ∈［０，Ｎ／ｗＱ−１］である。
【図１８】本発明の幾つかの例示的な実施形態によるＮ＝６４及びｗＱ＝８の場合のインターリーブ・シーケンスＲＯＭの要素ＱＮπ［ｃ，ｉ］を例示的に示す。ここで、ｉ∈［０，ｗＱ−１］及びｃ∈［０，Ｎ／ｗＱ−１］である。
【図１９】本発明の幾つかの例示的な実施形態によるＮ＝６４及びｗＲ＝４の場合のデインターリーバＲＯＭの要素πＮ−１［ｃ，ｉ］を例示的に示す。ここで、ｉ∈［０，ｗＲ−１］及びｃ∈［０，Ｎ／ｗＲ−１］である。
【図２０】本発明の幾つかの例示的な実施形態によるＮ＝６４及びｗＲ＝４の場合のランクＲＯＭの要素ＲＮ［ｃ，ｉ］を例示的に示す。ここで、ｉ∈［０，ｗＲ−１］及びｃ∈［０，Ｎ／ｗＲ−１］である。
【図２１Ａ】本発明の幾つかの例示的な実施形態による凍結ビット挿入及び除去に対する提案されるハードウェア実装のフローチャートを示す。
【図２１Ｂ】本発明の幾つかの例示的な実施形態による凍結ビット挿入及び除去に対する提案されるハードウェア実装のフローチャートを示す。
【図２２】本発明の幾つかの例示的な実施形態によるＫ＝３２、Ｍ＝６８、Ｎ＝６４、及びｗＲ＝４の場合の第２サブ・プロセス（４７０２として確認される）のＮ／ｗＲ＝１６クロック・サイクルの各々で生成されるビット・パターンの要素を例示的に示す。この場合において、反復が使用され、ｋ＝３２である。Ｍ＜Ｎは満たされないので、ｗＱによらず、第１サブ・プロセス（４７０１として確認される）を完了するためにクロック・サイクルは使用されない。
【図２３】本発明の幾つかの例示的な実施形態によるＫ＝３２、Ｍ＝５６、Ｎ＝６４、及びｗＲ＝４の場合の第２サブ・プロセスのＮ／ｗＲ＝１６クロック・サイクルの各々で生成されるビット・パターンの要素を例示的に示す。この場合において、ショートニングが使用され、ｋ＝４０である。ｗＱ＝８である場合、５つのクロック・サイクルが第１サブ・プロセスを完了するために使用される。
【図２４】本発明の幾つかの例示的な実施形態によるＫ＝２４、Ｍ＝５６、Ｎ＝６４、及びｗＲ＝４の場合の第２サブ・プロセスのＮ／ｗＲ＝１６クロック・サイクルの各々で生成されるビット・パターンの要素を例示的に示す。この場合において、パンクチャリングが使用され、ｋ＝２５である。ｗＱ＝８である場合、４つのクロック・サイクルが第１サブ・プロセス４７０１を完了するために使用される。
【図２５】ｗＱ＝１の最悪のケースの場合に関し、本発明の幾つかの例示的な実施形態に従って第１サブ・プロセス４７０１により必要とされるクロック・サイクル数の例を、Ｍ∈［１７，１０２４］及びＫ∈［|￣Ｍ／８￣|，Ｍ−１］の関数としてプロットしている。ｗＱが２の大きな冪乗の値をとる場合、これらのクロック・サイクル数は線形にスケール・ダウンすることが可能であり、最も近い整数に至るまで丸められる。
【図２６】ｗＲ＝１の最悪のケースの場合に関し、本発明の幾つかの例示的な実施形態に従って第２サブ・プロセスにより必要とされるクロック・サイクル数の例を、Ｍ∈［１７，１０２４］及びＫ∈［|￣Ｍ／８￣|，Ｍ−１］の関数としてプロットしている。ｗＲが２の大きな冪乗の値をとる場合、これらのクロック・サイクル数は線形にスケール・ダウンすることが可能であり、最も近い整数に至るまで丸められる。
【発明を実施するための形態】
【００１３】
ポーラー・エンコーダにおける情報ブロック条件付けの際の情報ビットの選択に関し、幾つかのシーケンスが提案されている［８−１２］。これらのシーケンスはビット・パターン・ベクトルｂｋ，ｎを得るために使用することが可能であり、ｎビット中のｋビットは値「１」を有し、ｎはｋより大きな２の冪乗である（便宜上、ｂｋ，ｎに付随する下線は、ｂｋ，ｎがベクトルとして太文字で表現されるべきことを示す。以下、他の文字についても同様。）。これらの１の値のビットは、ｋ個の情報ビットがｎビット・カーネル情報ブロックの中に挿入されるべき位置を識別する。ビット・パターンを生成するプロセスは、一連のｔ＝|￣ｎ／ｗ￣|クロック・サイクルにわたって、ポーラー符号化プロセスの開始時に完了することが可能であり、ここで、ビット・パターン生成プロセスのサブ・プロセスは、連続的なクロック・サイクル各々で完了する（便宜上、|￣ ￣|は天井関数を表し、|_ _|は床関数を表すものとする）。ここで、ビット・パターン・ベクトルｂｋ，ｎからのｗビットの連続的なサブ・セットは、カーネル情報ブロックに対するｗビットの連続的なサブ・セットへの情報ビットの挿入を制御するために使用されることが可能である。このプロセスを通じて、カーネル情報ブロックのこれら連続的なｗビット・サブ・セットは、ｗという対応する入力幅を有するポーラー・エンコーダ・カーネル内へ同時に送り込まれることが可能である（例えば、［１３］の設計ではｗ＝３２が実証されている）。このように、ｎビット・カーネル情報ブロックへのｋ個の情報ビットの挿入は、ポーラー符号化プロセスで追加的な待ち時間を課さないであろう。同様に、復元されたカーネル情報ブロックから、ｋ個の復元された情報ビットを取り出す場合に、類似する恩恵がポーラー・デコーダで得られるかもしれない。提案されるアプローチは、各ステップでｗパターン・ビットを処理しており、これは、各ステップで単独ビット・パターンを処理することしかできない従来の努力［１４，１５］によるブロック条件付けモジュールと対照的であることに留意を要する。
【００１４】
本発明の第１態様の具体例では、ポーラー符号化を実行するように構成される電子デバイスが説明される。電子デバイスは、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器；及びビット・パターン生成器に動作可能に結合され、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタを含む。ビット・パターン生成器は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供するように構成され；ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用する。
【００１５】
この方法では、ビット・パターン生成プロセスを完了するために必要とされるクロック・サイクル数を減らすために、並列的な処理が使用されてもよい。
【００１６】
幾つかの具体例において、ビット・パターン生成器の回路は（ｗ）個の比較器のバンクを有することが可能であり、ｗ個のビット・パターンのビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の各々が、ｗ個の比較器のバンクにおける対応する比較器から得られることが可能である。この方法では、複雑さが低いハードウェアのみを利用して、ｗ個のビット・パターンのビットが各クロック・サイクルで生成されることが可能である。
【００１７】
幾つかの具体例において、ビット・パターン生成器は：入力データ・ブロックとして情報ブロックを受信し、ｎビット・カーネル情報ブロックを出力するエンコーダにおける情報ブロック条件付け回路；入力データ・ブロックとしてｎビット・カーネル符号化ブロックを受信し、符号化ブロックを出力するエンコーダにおける符号化ブロック条件付け回路；入力データ・ブロックとしてソフト符号化ブロックを受信し、ｎソフト・ビット・ソフト・カーネル符号化ブロックを出力するデコーダにおける符号化ブロック条件付け回路；入力データ・ブロックとしてｎビット復元カーネル情報ブロックを受信し、復元情報ブロックを出力するデコーダにおける情報ブロック条件付け回路；のうちの少なくとも１つの一部分として、ビット・パターン生成プロセスを実行するように構成されている。幾つかの具体例において、ビット・パターン生成器は：インターレーサであって、これによりカーネル情報ブロックの連続的なｗビット・サブ・セットが、「ｗ」ビットの対応する入力幅を有するポーラー・エンコーダ・カーネルに送り込まれるインターレーサ；及びインターレーサであって、これによりソフト・カーネル符号化ブロックの連続的なｗソフト・ビット・サブ・セットが、「ｗ」ソフト・ビットの対応する入力幅を有するポーラー・デコーダ・カーネルに送り込まれるインターレーサのうちの少なくとも１つで実行するように構成されることが可能である。この方法では、ブロック条件付け及びインターレーシング・プロセスを完了するために必要とされるクロック・サイクル数を減らすために、並列的な処理が使用されることが可能である。
【００１８】
幾つかの具体例において、ビット・パターン生成器は、ビット・パターン・ベクトル（ｂｋ，ｎ）を得るように構成されることが可能であり、そのうちの「ｎ」ビット中の「ｋ」ビットは第１バイナリ値を有し、「ｎ」ビット中の「ｎ−ｋ」ビットは補数バイナリ値を有し、ｎはｋより大きな２の冪乗である。この方法では、２の冪乗である長さを有するブロックで動作するポーラー符号化カーネル・プロセスとの互換性が保証される。
【００１９】
幾つかの具体例において、ビット・パターン生成器の回路は、ビット・パターン・リード・オンリ・メモリ（ＲＯＭ）に動作可能に結合されることが可能であり、サポートされるビット・パターン・ベクトル（ｂｋ，ｎ）のセットをそこに格納するように構成されることが可能である。この方法では、任意のセットのビット・パターンが、たとえそれらの間に入れ子状の関係（ｎｅｓｔｅｄ  ｒｅｌａｔｉｏｎｓｈｉｐｓ）が存在しなかったとしてもサポートされることが可能である。幾つかの具体例において、サポートされるビット・パターン・ベクトル（ｂｋ，ｎ）のセットは、オフラインの計算前プロセスで生成され、ビット・パターンＲＯＭに格納され、オンライン・ビット・パターン生成プロセス中にそこから読み込むことが可能である。この方法では、オンライン演算は必要とされず、ビット・パターン生成器のオンライン複雑性を減らす。幾つかの具体例において、ビット・パターンＲＯＭは「ｗ」ビットの幅を有することが可能であり、各々のビット・パターン・ベクトル（ｂｋ，ｎ）は連続的なアドレス数|￣ｎ／ｗ￣|にわたって格納されることが可能であり、幾つかの具体例に関し、ｎ＜ｗの場合に、ビット・パターン・ベクトル（ｂｋ，ｎ）は、ダミー・ビット数ｗ−ｎに付随し、その結果、ビット・パターン・ベクトル（ｂｋ，ｎ）は、ビット・パターンＲＯＭにおけるシングル・アドレスの幅を占める。この方法では、「ｗ」ビット・パターン・ビットが各々のクロック・サイクルで読み込まれることが可能であり、完全なビット・パターン・ベクトルを得るために必要とされるクロック・サイクル数を減らす。更に、非常に短いビット・パターン・ベクトルという特殊なケースは、個別的な解決手段の必要性なしに自然に適応されることが可能である。
【００２０】
幾つかの具体例において、ビット・パターンＲＯＭは第１ルックアップ・テーブルに動作可能に結合され、各々のビット・パターン・ベクトル（ｂｋ，ｎ）の開始アドレスを識別するために、第１ルックアップ・テーブルに対する入力としてだけでなく、それをインデックスするためにも使用されることが可能である。この方法では、各々のビット・パターン・ベクトルは、例えば如何なるオンライン演算の必要性もなしに、ビット・パターンＲＯＭ内に配置されることが可能である。幾つかの具体例において、カウンタは、ビット・パターンＲＯＭに動作可能に結合され、「０」から「ｔ−１」までカウンタ値をインクリメントするように構成されることが可能であり、カウンタ値は、ビット・パターン・ベクトル（ｂｋ，ｎ）の連続的なｗ要素サブ・セット（ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１）を読み込むために、ビット・パターンＲＯＭの開始アドレスからのオフセットとして使用されることが可能である。この方法では、ビット・パターン・ベクトルは、低い複雑さのアドレッシング・ハードウェアのみを利用してビット・パターンＲＯＭから読み込まれることが可能である。
【００２１】
幾つかの具体例において、ビット・パターン生成器は、ビット・パターンの各自サポートされる長さ「ｎ」に対するランク・ベクトル（Ｒｎ）を取得するために十分な情報を格納するように構成されるランクＲＯＭを有することが可能である。この方法では、ＲＯＭ容量は、それぞれサポートされるビット・パターン・ベクトルを別々に格納する場合と比較して著しく削減されることが可能である。更に、ランク・ベクトルＲｎは、ビット・パターン生成プロセスの基礎としてインデックス・ベクトルＱｎを使用する場合に必要とされるような、複雑なソート又はインターリービング処理の必要性なしに、ビット・パターン・ベクトルｂｋ，ｎを生成するために使用されることが可能である。幾つかの具体例において、ビット・パターンの特定の長さ「ｎ」に対するランク・ベクトル（Ｒｎ）は、「０」ないし「ｎ−１」の範囲内にあり、各ビット位置のランクに対応する順序で置換される整数を含むことが可能である。幾つかの具体例において、ランクは、第１バイナリ値を採用するビット・パターンにおける「ｎ」ビットのうちの個数「ｋ」に対する最大値を示し、ビット・パターン・ベクトル（ｂｋ，ｎ）における対応するビットは補数バイナリ値を有する。この方法では、ランク・ベクトルは、ビット・パターン・ベクトルが入れ子状特性に従う場合に、「ｎ」ビットの長さを有する全てのビット・パターン・ベクトルを生成するために必要な全ての情報を含む。
【００２２】
幾つかの具体例において、ビット・パターンの長さ「ｎ」は、特定のランク・ベクトル（Ｒｎ）各々の開始ベクトルを識別するために、第２ルックアップ・テーブルをインデックスするために使用されることが可能である。この方法では、各々のビット・パターン・ベクトルは、例えば如何なるオンライン計算の必要性もなしに、ビット・パターンＲＯＭ内に配置されることが可能である。幾つかの具体例において、ランクＲＯＭは複数の多重ランクＲＯＭを含むことが可能であり、ここで、１つの多重ランクＲＯＭはビット・パターンの長さ「ｎ」の各自サポートされる値に対応するランク・ベクトル（Ｒｎ）を格納するように構成されることが可能である。この方法では、個々の多重ランクＲＯＭの各々は、格納される固定小数点数（ｔｈｅ  ｓｔｏｒｅｄ  ｆｉｘｅｄ  ｐｏｉｎｔ  ｎｕｍｂｅｒｓ）について異なるビット幅を採用することができる。また、開始アドレスを格納するためのルックアップ・テーブルの必要性も削除される。幾つかの具体例において、ビット・パターン・ベクトル（ｂｋ，ｎ）は、第１バイナリ値を採用するビット・パターンにおけるビットのうちの個数ｋと、（ｗ）個の比較器のバンクを利用するビット・パターンの長さ「ｎ」との個々の組み合わせに対して生成されることが可能であり、比較器はランク・ベクトル（Ｒｎ）の各要素を「ｋ」と比較するように構成されることが可能である。幾つかの具体例において、ランク・ベクトル（Ｒｎ）の要素の「ｋ」との比較の各々は、要素が「ｋ」より小さいか否かを決定するために実行されることが可能である。この方法では、ビット・パターン・ベクトルのｗビットが、低い複雑さのハードウェアのみを利用してクロック・サイクルの各々で生成されることが可能である。幾つかの具体例において、ランクＲＯＭ内の全てのエントリは、ｌｏｇ２（ｎｍａｘ）の幅を有する固定小数点数を利用して格納されることが可能であり、ｎｍａｘはサポートされるビット・パターン長の最大値である。この方法では、共通の固定小数点数の幅がビット・パターン生成器全体で使用され、固定小数点数の幅の間で変換を行う必要性を回避する。幾つかの具体例において、ｎの特定の値に対するランクＲＯＭ内の全てのエントリは、ｌｏｇ２（ｎ）ビットの幅を有する固定小数点数を利用して格納されることが可能である。幾つかの具体例において、ランクＲＯＭの各アドレスはｗ個の固定小数点数を格納するように構成されることが可能である。この方法では、ＲＯＭ容量が、ｎの全ての値について一定の固定小数点数の幅を使用する場合と比較して削減されることが可能である。幾つかの具体例において、ｎ＜ｗである場合に、ランクＲＯＭはランク・ベクトル（Ｒｎ）にｗ−ｎ個のダミー要素を付加するように構成されることが可能であり、その結果、ランク・ベクトル（Ｒｎ）はランクＲＯＭ内でシングル・アドレスの幅を占める。この方法では、非常に短いビット・パターン・ベクトルという特殊なケースは、個別的な解決手段のための必要性なしに自然に適応されることが可能である。
【００２３】
幾つかの具体例において、ランクＲＯＭはカウンタに動作可能に結合されることが可能であり、その結果、ビット・パターン生成プロセスの連続的なサブ・プロセス各々の間に、カウンタは「０」から「ｔ−１」までカウンタ値をインクリメントするように構成されることが可能であり、カウンタ値は、ランク・ベクトル（Ｒｎ）の連続的なｗ要素サブ・セットを読み込むために、ランクＲＯＭの開始アドレスからのオフセットとして使用されることが可能である。この方法では、ビット・パターン・ベクトルは、低い複雑さのアドレッシング・ハードウェアのみを利用してビット・パターンＲＯＭから読み込まれることが可能である。幾つかの具体例において、ビット・パターン・ベクトルｂｋ，ｎのビット・パターン・ビットは、ランク値及びｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得されることが可能であり、ビット・パターン生成器の回路は、ランク値からの「ｋ」の２の補数減算を実行し、ビット・パターン・ビットの値として最上位ビットＭＳＢを使用することができる。この方法では、ビット・パターン・ビットは低い複雑さのハードウェアのみを利用して取得されることが可能である。
【００２４】
幾つかの具体例において、ランクＲＯＭは、ビット・パターン・ベクトル（ｂｋ，ｎ）が対称的な性質に従う場合に、各ランク・ベクトル（Ｒｎ）の前半を格納するように構成されることが可能である。幾つかの具体例において、ランク・ベクトル（Ｒｎ）内の要素の任意のペアが、全てのｎ及び全てのｉ∈［０，ｎ−１］について、ｎ−１になるインデックスｉ及びｎ−ｉ−１を有する場合に、対称的な性質は充足されることが可能である。幾つかの具体例において、ランクＲＯＭは「ｗ」ランクの幅を含むことが可能であり、その結果、各々のランク・ベクトル（Ｒｎ）の前半のみが|￣ｎ／（２ｗ）￣|個の連続的なアドレスにわたって格納され、ｎはランク・ベクトル（Ｒｎ）によりサポートされるビット・パターン長である。この方法では、ランクＲＯＭの容量は、各々のランク・ベクトルの全体を格納する場合に対して５０％だけ削減されることが可能である。
【００２５】
幾つかの具体例において、ｎ／２＜ｗである場合に、ランク・ベクトル（Ｒｎ）は「ｗ−ｎ」個のダミー要素を付加されてもよく、ランクＲＯＭ内でシングル・アドレスの幅にわたって格納されてもよい。この方法では、非常に短いビット・パターン・ベクトルという特殊なケースは、個別的な解決手段のための必要性なしに自然に適応されることが可能である。
【００２６】
幾つかの具体例において、ｃ＜|￣ｎ／（２ｗ）￣|である場合に、ビット・パターン生成プロセスの連続的なオペレーションの前半の間に、ランク・ベクトル（Ｒｎ）の連続的なｗ要素サブ・セットは、ランクＲＯＭ３８０１内の増加するアドレスから取得されることが可能であり、ランクＲＯＭの開始アドレスからのオフセットはｃにより与えられることが可能である。この方法では、ビット・パターン・ベクトルは、低い複雑さのアドレッシング・ハードウェアのみを利用してビット・パターンＲＯＭから読み込まれることが可能である。幾つかの具体例において、電子デバイスは、ランクＲＯＭに動作可能に結合されるｗ個のマルチプレクサのバンクを更に有することが可能であり、ビット・パターン生成プロセスの連続的なオペレーションの前半の間に、ｗ個のマルチプレクサのバンクは、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の順序を維持することができる。幾つかの具体例において、ビット・パターン・ベクトルｂｋ，ｎのビット・パターン・ビットは、ランク値及びｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得されることが可能であり、ビット・パターン生成器の回路は、ランク値からの「ｋ」の減算を実行し、次いでビット・パターン・ビットの値として最上位ビットＭＳＢを使用する。この方法では、ビット・パターン・ビットは低い複雑さのハードウェアのみを利用して取得されることが可能である。
【００２７】
幾つかの具体例において、電子デバイスは、ランクＲＯＭに動作可能に結合されるマルチプレクサを更に含むことが可能であり、ｃ≧|￣ｎ／（２ｗ）￣|である場合に、ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、ランク・ベクトル（Ｒｎ）の連続的なｗ要素サブ・セットが、ランクＲＯＭ内の減少するアドレスから逆順に取得されることが可能であり、ランクＲＯＭの開始アドレスからのオフセットは、マルチプレクサにより与えられ、カウンタ値「ｃ」から（|￣ｎ／ｗ￣|−ｃ−１）として導出されることが可能である。この方法では、ビット・パターン・ベクトルは、低い複雑さのアドレッシング・ハードウェアのみを利用してビット・パターンＲＯＭから読み込まれることが可能である。
【００２８】
幾つかの具体例において、ビット・パターン・ベクトル（ｂｋ，ｎ）は、「ｋ」及び「ｎ」の個々の組み合わせについて、（ｗ）個の比較器のバンクを利用して生成されることが可能であり、比較器はランク・ベクトル（Ｒｎ）の各要素を「ｎ−ｋ」と比較するように構成されることが可能である。幾つかの具体例において、ランク・ベクトル（Ｒｎ）の要素の「ｎ−ｋ」との比較の各々は、ランク・ベクトル（Ｒｎ）の要素が「ｎ−ｋ」以上であるか否かを決定するために実行されることが可能である。幾つかの具体例において、ランク・ベクトル（Ｒｎ）の要素の「ｎ−ｋ」との比較の各々は、ランク・ベクトル（Ｒｎ）の要素が「ｎ−ｋ」未満であるか否かを決定するために実行されることが可能であり、その結果はＮＯＴゲートを介して伝えられてもよい。この方法では、ビット・パターン・ビットは、低い複雑さのハードウェアのみを利用して取得されることが可能である。幾つかの具体例において、ビット・パターン・ビットは、ランク値及びｎ−ｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得されることが可能であり、ビット・パターン生成器の回路は、ランク値からの「ｎ−ｋ」の減算を実行し、次いでＮＯＴゲートを介して結果の最上位ビットＭＳＢを伝えることが可能である。幾つかの具体例において、電子デバイスは、ランクＲＯＭに動作可能に結合されるｗ個のマルチプレクサのバンクを更に含むことが可能であり、ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、ｗ個のマルチプレクサのバンクは、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の順序を反転することが可能である。この方法では、ビット・パターン・ビットは、低い複雑さのハードウェアのみを利用して正しい順序で生成されることが可能である。
【００２９】
幾つかの具体例において、ランク・ベクトル（Ｒｎ）の要素は、ビット・パターンの長さ「ｎ」の特定の値に関し、本来の形式でランクＲＯＭに格納されるか、又は「ｎ−１」から減算され、減算された形式でランクＲＯＭに格納されることが可能である。幾つかの具体例において、ランク・ベクトル（Ｒｎ）のランクが「ｋ」未満であるか否かを決定するための比較の各々は、減算された形式でのランクが「ｎ−ｋ」以上であるか否かを決定するために比較器を利用することにより実行されることが可能であり、ランク・ベクトル（Ｒｎ）のランクが「ｎ−ｋ」以上であるか否かを決定するための比較の各々は、減算された形式でのランクが「ｋ」未満であるか否かを決定するために比較器を利用することにより実行されることが可能である。
【００３０】
幾つかの具体例において、ｗ個の比較器のバンクは、ビット・パターン生成プロセスの連続的なオペレーションの前半、及びビット・パターン生成プロセスの連続的なオペレーションの後半の双方の間に使用されることが可能である。幾つかの具体例において、ｗ個の比較器のバンクは、２の補数減算を利用して実装されることが可能である。
【００３１】
幾つかの具体例において、電子デバイスは、ｗ個の比較器のバンクに動作可能に結合され、ｗ個の比較器のバンクに対する入力として「ｋ」又は「ｎ−ｋ」の間で選択を行うように構成されるマルチプレクサ；及びｗ個の比較器のバンクの出力に動作可能に結合され、ｗ個の比較器のバンクの出力を反転させるように構成されているｗ個のＮＯＴ論理ゲートのバンクを更に有することが可能である。幾つかの具体例において、電子デバイスは、ランクＲＯＭに動作可能に結合されるｗ個のマルチプレクサのバンクを更に含むことが可能であり、ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、ｗ個のマルチプレクサのバンクは、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の順序を反転することができる。この方法では、同じ低い複雑さのハードウェアが、ビット・パターン生成プロセスの前半及び後半の双方で削減されることが可能である。
【００３２】
幾つかの具体例において、ビット・パターン生成器は、ビット・パターン・ベクトルについての入れ子状の再帰的な算術的特性を利用するように構成されることが可能である。この方法では、サポートされるビット・パターン・ベクトル又はランク・ベクトルをＲＯＭに格納するアプローチと比較して、ビット・パターン・ベクトルを生成するために必要とされるＲＯＭストレージを削減することが可能である。いくつかの具体例において、ｎ−ｋの値を、（ｎ−ｋ）番目に高いビット信頼度を有するビットのインデックスＱｎ（ｎ−ｋ）に変換するために、再帰的回路が使用されてもよい。この方法では、閾値ビット信頼度を有するビットのインデックスが、少ない複雑さで識別されることが可能である。幾つかの具体例において、再帰的回路は、インデックスＱｎ（ｎ−ｋ）を得るために、圧縮された情報を解凍するように更に構成されることが可能である。この方法では、解凍プロセスは、インデックス・ベクトルＱｎ全体ではなく、単独のインデックスＱｎ（ｎ−ｋ）のみを解凍するように構成されることが可能であり、付随する複雑性を削減することができる。
【００３３】
幾つかの具体例において、電子デバイスは、再帰的回路に動作可能に結合され、算術特性を利用するように構成される算術回路を更に含むことが可能であり、算術特性は、（ｎ−ｋ）次のランクを有するビットのインデックス（Ｑｎ（ｎ−ｋ））をビット信頼度メトリック（β（Ｑｎ（ｎ−ｋ）））に変換するために、「０」ないし「ｎ−１」の範囲内のインデックスのみに基づいて、ビット・パターン・ベクトルのｎビットの各々について、ビット信頼度メトリックが獲得され得る場合に充足されることが可能である。この方法では、閾値ビット信頼度が、低い複雑性で取得されることが可能である。幾つかの具体例において、  ポラリゼーション・ウェイト（ＰＷ）シーケンスにおいて、カーネル情報ブロックのビット間の関係を決定するために、ビット・パターン・ベクトル（ｂｋ，ｎ）の再帰的特性が利用されてもよい。幾つかの具体例において、ビット・パターン生成器の回路は：（ｉ）凍結ビットであるビット・パターン・ベクトル（ｂｋ，ｎ）の再帰的特性に応じて、選択された他のビットもまた凍結ビットである；又は（ｉｉ）情報ビットであるビット・パターン・ベクトル（ｂｋ，ｎ）の再帰的特性に応じて、選択された他のビットもまた情報ビットである；と決定することができる。幾つかの具体例において、ある関係がカーネル情報ブロックのビット間に存在することをビット・パターン生成器の回路が決定したことに応じて、ビット・パターン生成器の回路は、少なくとも１つの算術回路をディセーブルにするように構成されることが可能である。この方法では、対応するビットが凍結ビット又は情報ビットとして既に決定されている場合に、ビット信頼度の算術的な計算はスキップされ、ビット・パターン生成器の電力消費を削減することが可能である。
【００３４】
幾つかの具体例において、電子デバイスは、算術回路に動作可能に結合され、ビット・パターン・ベクトルを生成するプロセスで使用されることが可能なビット信頼度メトリック（β（Ｑｎ（ｎ−ｋ）））を格納するように構成されるレジスタを更に含むことが可能である。この方法では、閾値ビット信頼度メトリックが格納され、ビット・パターン生成プロセスを通じて使用されることが可能であり、連続的なクロック・サイクルの各々でこの閾値を再計算する必要性を排除することができる。
【００３５】
幾つかの具体例において、カウンタに動作可能に結合される乗算器とｗ−１個の加算器のバンクとを更に含むことが可能であり、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたるビット・パターン生成プロセスの連続的な実行の各々の間に、カウンタは、ビット・パターン・ベクトルｂｋ，ｎの連続的なｗ要素のサブ・セット（ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１）に対するインデックス｛ｃｗ，ｃｗ＋１，．．．，ｃｗ＋ｗ−１｝を取得するために、カウンタ値ｃを０からｔ−１までインクリメントするように構成されることが可能である。
【００３６】
幾つかの具体例において、電子デバイスは、ビット信頼度の対応するシーケンスβ［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］を算出するように構成されることが可能な算術回路の「ｗ」個のレプリカのバンクを更に含むことが可能である。幾つかの具体例において、対応するビット信頼度｛β［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］｝はβ（Ｑｎ（ｎ−ｋ））以上であるか否かを決定することにより、ビット・パターン・ベクトルｂｋ，ｎの対応するｗ要素を取得するために、（ｗ）個の比較器のバンクは、算出された対応するビット信頼度｛β［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］｝とビット信頼度メトリック（β（Ｑｎ（ｎ−ｋ）））とを比較するように構成されることが可能である。この方法では、ｗビット・パターン・ビットに関連するビット信頼度メトリックが、各々のクロック・サイクルで閾値ビット信頼度メトリックと、低い複雑さで比較されることが可能である。
【００３７】
幾つかの具体例において、電子デバイスは、乗算器とｗ−１個の加算器のバンクとを介してカウンタに動作可能に結合され、反転されたビット・インデックスを生成するために、各ビット・インデックスのｌｏｇ２（ｎ）ビット・バイナリ表現におけるビットの順序を反転するように構成されるｗ個のリバース・モジュールのバンクを更に含むことが可能である。幾つかの具体例において、電子デバイスは、「ｗ」個のリバース・モジュールのバンクに動作可能に結合され、ビット・インデックス又は反転されたビット・インデックスと「ｋ」又は「ｎ−ｋ」とを比較するように構成されるｗ個の比較器のバンクを更に含むことが可能である。幾つかの具体例において、ポーラー・エンコーダが短絡方式を実装していることに応じて、ｗ個の比較器のバンクは、対応するビット・インデックス又は反転されたビット・インデックスが「ｋ」未満である場合には、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝を第１バイナリ値に設定し、他のビットを補数バイナリ値に設定するように構成されることが可能である。幾つかの具体例において、ｗ個の比較器のバンクは、対応するビット・インデックス又は反転されたビット・インデックスが、パンクチャリング方式において「ｎ−ｋ」以上である場合には、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝を第１バイナリ値に設定し、他のビットを補数バイナリ値に設定するように構成されることが可能である。この方式では、ビット反転ショートニング、ビット反転パンクチャリング、自然ショートニング、及び自然パンクチャリングのためのビット・パターンが生成され得る。
【００３８】
幾つかの具体例において、ポーラー符号化における凍結ビットの挿入又は凍結ビットの除外は電子デバイスによって実行され、少なくとも２つのサブ・プロセスを含み、ビット・パターン生成器は、一連のゼロに及ぶ第１サブ・プロセスに続く第２サブ・プロセスの持続時間に及ぶ各々の連続的なｔ＝|￣ｎ／ｗ￣|のクロック・サイクル、又はより多いクロック・サイクルにおけるビット・パターン・ベクトル（ｂｋ，ｎ）からの（ｗ）ビットの連続的なサブ・セットを提供するように構成される。この方法では、第１サブ・プロセスは第２サブ・プロセスを初期化することが可能であり、その結果、レート・マッチングによりフローズンにされない上位Ｋ個の信頼できるビットを選択することが可能である。
【００３９】
幾つかの具体例において、第１論理回路は、第１サブ・プロセスの間に、第２サブ・プロセスで使用するためのビット・パターン生成器の入力に信頼度閾値ｋを提供するように構成される。この方法では、信頼度閾値より高い信頼性を有する第２サブ・プロセスにより選択されるビットの中でレート・マッチングにより凍結されないＫビットが存在であろうということを確実にすることができる。
【００４０】
幾つかの具体例において、電子デバイスは、少なくとも２つの動作モードをサポートするように構成され、各動作モードは、符号化されたビット数Ｍがカーネル・ブロック・サイズＮより小さいか否かに応じて使用される。この方法では、レート・マッチングにより凍結されないビットが、レート・マッチング・モードを考慮して識別されることが可能である。
【００４１】
幾つかの具体例において、少なくとも２つの動作モードは、ＭがＮ未満でない場合の反復動作モード、Ｍ＜Ｎである場合のショートニング動作モード、Ｍ＜Ｎである場合のパンクチャリング動作モードのうちの少なくとも２つを含む。この方法では、レート・マッチングの反復、ショートニング、及びパンクチャリング・モードをサポートすることが可能である。
【００４２】
幾つかの具体例において、第１サブ・プロセスはＭがＮ未満でない場合にゼロ・クロック・サイクルを有し、第２サブ・プロセスは、最終的な出力ビット・シーケンスにおいて第１バイナリ値を採用するＫビット数に設定される閾値信頼度数ｋはとともに実行される。この方法では、如何なるビットも凍結させない反復動作モードに対するサポートが提供される。
【００４３】
幾つかの具体例において、第２カウンタに動作可能に結合されるコントローラは、ＭがＮ未満である場合に第１サブ・プロセスにおけるコントローラの制御の下でクロック・サイクル数をカウントするように構成され、第１サブ・プロセスは、ビット・パターン生成器の回路により出力されるビット・パターン・ベクトル（ｂｋ，ｎ）に対する中間値に含まれる第１バイナリ値を有するビット数を指定するランク閾値ｋを決定する。この方法では、ランク閾値より高いランクを有する第２サブ・プロセスにより選択されるこれらのビットの中でレート・マッチングにより凍結されないＫビットが存在であろうということを確実にすることができる。
【００４４】
幾つかの具体例において、第２論理回路は、第２サブ・プロセスを含む一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってバイナリ・フラグ生成プロセスを連続的に実行するように構成され、連続的なｔ＝|￣ｎ／ｗ￣|のクロック・サイクル各々における（ｗ）バイナリ・フラグの連続的なサブ・セットを提供するように構成される。この方法では、レート・マッチングにより凍結されないビットは識別されることが可能である。
【００４５】
幾つかの具体例において、ビット・パターン・ベクトル（ｂｎ，ｋ）における対応するビットがレート・マッチングにより凍結されない場合に、バイナリ・フラグ生成プロセスにおいてバイナリ・フラグがセットされる。この方法では、レート・マッチングにより凍結されないビットは合図されることが可能である。
【００４６】
幾つかの具体例において、第３論理回路は、第２論理回路からの第１入力とビット・パターン生成器の回路からの第２入力とを少なくとも受信するように構成され、第３論理回路は、ビット・パターン生成器の回路からの中間ビット・パターン・ベクトル（ｂｋ，ｎ）のｗビットのサブ・セットにおけるビットが第１バイナリ値を採用し、第２論理回路からの複数のバイナリ・フラグからの対応するフラグがセットされる場合に、第１バイナリ値の出力を提供するように構成され、これにより少なくとも第１及び第２入力に基づいて中間ビット・パターンのビット・パターン・ベクトル（ｂｋ，ｎ）を調整する。この方法では、レート・マッチングにより凍結されないビットはビット・パターンから除外されることが可能である。
【００４７】
幾つかの具体例において、第１論理回路は、非符号化ビット各々がレート・マッチングにより凍結されるか否かを決定することにより、第２サブ・プロセスで使用する信頼度閾値ｋを識別するように構成され、第１論理回路は、第１サブ・プロセス中に減少する信頼度の順番に、レート・マッチングにより凍結されない非符号化ビットの数をカウントするように構成される非凍結ビット・カウンタを有し、カウントが最終出力ビット・シーケンスにおける最終値のビット数Ｋに到達すると、Ｋ番目に高い信頼度の未凍結ビットのランクがランク閾値ｋとして決定され、第１論理回路は、ビット・パターン生成器に対する入力としてランク閾値ｋを提供する。この方法では、ビット・パターン生成器は一群の最も信頼できるビットを識別することが可能であり、レート・マッチングにより凍結されないＫビットが保証される。
【００４８】
幾つかの具体例において、電子デバイスは以下のうちの少なくとも１つを更に有する：反転シーケンス群を格納するように構成される、第１論理回路に配置される一群の反転シーケンス・リード・オンリ・メモリＲＯＭであって、反転シーケンスの連続的な要素の各々は、減少する信頼度の順番で並ぶ連続的な非符号化ビット各々の位置を指定する、一群の反転シーケンスＲＯＭ；一群のデインターリーバ・パターンを格納するように構成される、第１論理回路に配置される一群のデインターリーバＲＯＭであって、デインターリーバ・パターンの要素の各々は、レート・マッチング中のポーラー符号化ビットのインターリーブされた位置を示す、一群のデインターリーバＲＯＭ；一群のインターリーブされたシーケンスを格納するように構成される第１論理回路に配置される一群のインターリーブ・シーケンスＲＯＭ；第１サブ・プロセスの連続的なクロック・サイクルでインクリメントされる第２カウンタ（ｃ１）であって、Ｎの特定の値に対応する、反転シーケンスＲＯＭの連続的なアドレス、及びインターリーブ・シーケンスＲＯＭの連続的なアドレスがインデックスされる第２カウンタ；ビット・パターンのサポートされる長さ「ｎ」各々についてランク・ベクトル（Ｒｎ）を取得するのに十分な情報を格納するように構成される、パターン生成器に配置されるランクＲＯＭ；連続的なクロック・サイクルの各々において一群の反転シーケンスＲＯＭ及び一群のインターリーブ・シーケンスＲＯＭから読み込まれる連続的な一群の受信要素に基づいて、一群のバイナリ・フラグを取得するように構成され、第１論理回路に配置される第１群の機能論理部ｆ１；及び最終出力ビット・シーケンスにおいてレート・マッチングにより凍結されない非符号化ビット数Ｋに至るまで一群のバイナリ・フラグを受信及びカウントするように構成され、第１論理回路に配置されるアキュムレータ論理回路であって、閾値信頼度数ｋは第１サブ・プロセスを完了するように設定される、アキュムレータ論理回路である。この方法では、ビット・パターンの生成は一度に複数ビット完了させることが可能であり、必要とされるクロック・サイクル数を減らすことができる。
【００４９】
幾つかの具体例において、論理回路は、凍結ビットをビット・パターン・ベクトル（ｂｋ，ｎ）における補数バイナリ値として識別し、ビット・パターン・ベクトル（ｂｋ，ｎ）における第１バイナリ値を利用してビットを識別するように構成され、そのビットは、情報ビット、巡回冗長検査ＣＲＣビット、パリティ・チェック凍結ビット、ユーザー装置識別子ＵＥ−ＩＤビット、ハッシュ・ビットの群からの１つを含む。この方法では、非凍結ビットは、インターレーシング及びデインターレーシングのプロセス中に、凍結ビットとは別々に取り扱われることが可能である。
【００５０】
幾つかの具体例において、電子デバイスは、ビット・パターン生成プロセスを実行するように構成されるエンコーダを有する送信機、ビット・パターン生成プロセスを実行するように構成されるデコーダを有する受信機のうちの少なくとも１つを含むことができる。
【００５１】
第２態様において、本発明の具体例は、第１態様によるビット・パターン生成器及びカウンタを有する電子デバイスのための集積回路を描写している。
【００５２】
第３態様における本発明の具体例では、ポーラー符号化方法が説明される。本方法は、ビット・パターン生成器が、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するステップ；及び一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするステップを含む。本方法は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットを提供するステップを更に含み、ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用する。
【００５３】
第４態様において、本発明の具体例は、第３態様に従うビット・パターン生成のために格納された実行可能コードを有する非一時的な有形のコンピュータ・プログラム・プロダクトを描写している。
【００５４】
本発明の具体例は電子デバイス及び少なくとも１つの集積回路の実装に関連して説明されているが、他の例において、本発明が他の実装及び他のアプリケーション、例えばポーラー・エンコーダを有する送信機及び／又はポーラー・デコーダを有する受信機を有するワイヤレス通信に適用されてもよいことが想定されている。例えば、本願で説明される回路及び概念は、例えば、特定用途向け集積回路、特定用途向け命令セット・プロセッサ、特定用途向け規格製品、フィールド・プログラマブル・ゲート・アレイ、汎用グラフィカル処理ユニット、システム・オン・チップ、設定可能なプロセッサ等として構成されてもよい。同様に、他の例において、ソフトウェアの実装は、例えば中央処理ユニット、ディジタル信号プロセッサ、又はマイクロコントローラ内で構成されてもよいことが想定されている。ワイヤレス通信送信機及び受信機の他に、本発明は、ワイヤレス通信トランシーバ、又は光、有線、又は超音波チャネル等の他の通信チャネルのための通信デバイスの中で構成されてもよい。更に、本発明は、例えば光、磁気、量子、又はソリッド・ステート媒体から復元されるデータに対するＦＥＣを提供するために、ストレージ・デバイス内に構成されてもよい。
【００５５】
本発明の幾つかの具体例は、第５世代（５Ｇ）移動通信のための候補として第３世代パートナーシップ・プロジェクト（３ＧＰＰ）により現在規定されつつあるニュー・ラジオ（ＮＲ）規格に関連して説明される。現在、ポーラー符号化及び復号化は、物理ブロードキャスト・チャネル（ＰＢＣＨ）に加えて、ＮＲのエンハンスト・モバイル・ブロードバンド（ｅＭＢＢ）アプリケーションのアップリンク及びダウンリンク制御チャネルにおけるＦＥＣを提供するために選択されている。ポーラー符号化及び復号化はまた、ＮＲの超高信頼低遅延通信（ＵＲＬＬＣ）及び大容量マシン・タイプ通信（ｍＭＴＣ）アプリケーションのアップリンク及びダウンリンク・データ及び制御チャネルに対するＦＥＣを提供する候補としても識別されている。あるいは、本発明の幾つかの具体例は、特定の標準化されたアプリケーションを参照せずに説明される。より広義には、本発明は、ＦＥＣを提供するためにポーラー符号化及び復号化を選択する将来的な任意の通信規格に適用されてもよい。更に、本発明は、無線、有線、光、超音波、又はその他の通信チャネルでの通信にＦＥＣを提供するためにポーラー符号化及び復号化を使用し得る非標準化・通信アプリケーションに適用されてもよい。同様に、本発明は、光、磁気、量子、ソリッド・ステート、及びその他のストレージ媒体でＦＥＣを提供するためにポーラー符号化及び復号化を使用するストレージ・アプリケーションに適用されてもよい。
【００５６】
幾つかの具体例において、本願で説明される回路及び機能は、個別的なコンポーネント及び回路を利用して実装されてもよいが、他の例では例えば集積回路のような単独のプロセッサにおいて動作が実行されてもよい。
【００５７】
本発明の説明される実施形態は、ほとんどの場合、当業者に知られている電子コンポーネント及び回路を利用して実装されることが可能であるので、以下に説明されるように、本発明の前提概念の理解及び認識のために、及び本発明を曖昧にしたり教示から逸脱したりしないために、必要であると考えられるものより豊富な程度で詳細は説明されないであろう。
【００５８】
図面の詳細な説明
図１を参照すると、本発明の具体例に従って構成されるポーラー・エンコーダ及びポーラー・デコーダを含む通信ユニット１１６の上位レベルの図が示されている。通信ユニット１１６のこの具体例において、多数の他のコンポーネント及び回路（周波数発生回路、コントローラ、増幅器、フィルタ等）は簡明化のみの目的で示されていないことを、当業者は認めるであろう。他の例において、通信ユニット１１６における関連する回路は、ポーラー・エンコーダ又はポーラー・デコーダにおいて、更には例えばポーラー符号化又はポーラー復号化を使用するように設計されるストレージ・ユニットまたは任意の電子デバイスにおいて使用するためのブロック条件付け（ｂｌｏｃｋ  ｃｏｎｄｉｔｉｏｎｉｎｇ）を有する集積回路の形式をとってもよいことが想定される。他の例において、通信ユニット１１６は汎用演算プロセッサで動作するソフトウェアの形式をとってもよいことが想定されている。
【００５９】
ポーラー・エンコーダは、３つの連続的なコンポーネント、即ち情報ブロック条件付け部１０１、ポーラー・エンコーダ・カーネル１０２、及び符号化ブロック条件付け部１０３を含む。これらのコンポーネントは以下のパラグラフで説明される。本説明に対する状況を用意するために、図１は、通信又はストレージ・チャネル１０８に加えて、ポーラー・デコーダの対応するコンポーネント、即ち情報ブロック条件付け部１１２、ポーラー・デコーダ・カーネル１１１、及び符号化ブロック条件付け部１１０を示しているが、これらは逆順に作動させられる。
【００６０】
以下のパラグラフで説明されるように、ポーラー・エンコーダは、情報ブロック１０４、カーネル情報ブロック１０５、カーネル符号化ブロック１０６、及び符号化ブロック１０７に基づいて動作する。相応して、ポーラー・デコーダは、復元情報ブロック１１５、復元カーネル情報ブロック１１４、ソフト・カーネル符号化ブロック１１３、及びソフト符号化ブロック１０９に基づいて動作するが、これらは逆順に処理される。
【００６１】
従って、以後、本説明、特許請求の範囲、及び図面を通じて、「ポーラー符号化」という表現は、具体的に別異に言及しない限り、ポーラー・エンコーディング及び／又はポーラー・デコーディングを包含するように意図されている。
【００６２】
ポーラー・エンコーダの状況において、情報ブロック条件付けコンポーネント１０１への入力は、Ｋというブロック・サイズを有する情報ブロック１０４として言及され得る。より具体的には、この情報ブロックは、Ｋ個の情報ビットを有する行ベクトルａ＝［ａｉ］ｉ＝０Ｋ−１であり、ａｉ∈｛０，１｝である。情報ブロック条件付けコンポーネント１０１は、Ｋ個の情報ビットを、Ｎ−Ｋ個の冗長ビットでインターレースし、冗長ビットは、例えば凍結ビット［１］、巡回冗長検査（ＣＲＣ）ビット［２］、パリティ・チェック（ＰＣ）−凍結ビット［３］、ユーザー装置識別子（ＵＥ−ＩＤ）ビット［４］、又はハッシュ・ビット［５］であってもよい。
【００６３】
ここで、凍結ビットは「Ｏ」の論理値を常に採用し得るが、ＣＲＣ又はＰＣ−凍結ビット又はハッシュ・ビットは、情報ビットの関数として、又はプロセスの中で先行して既にインターレースされている冗長ビットの関数として取得される値を採用することができる。情報ブロック条件付けコンポーネント１０１は、冗長ビットを生成し、それらを、ポーラー・デコーダにも既知の所定の方法で識別される位置にインターレースする。情報ブロック条件付けコンポーネント１０１はまた、例えばビット反転置換［１］を実行するかもしれないインターリーブ動作も含むことができる。情報ブロック条件付けコンポーネント１０１の出力は、Ｎというブロック・サイズを有するカーネル情報ブロック１０５として言及されてよい。より具体的には、このカーネル情報ブロック１０５は、Ｎ個のカーネル情報ビットを有する行ベクトルｕ＝［ｕｊ］ｊ＝０Ｎ−１であり、ｕｊ∈｛０，１｝である。ここで、情報ブロック条件付けは、ポーラー・エンコーダ・カーネルに互換性をもたらすために、ＮがＫより大きな２の冪乗であるように完了しなければならず、ポーラー・エンコーダ・カーネルは、以下に説明されるように２の冪乗である次元を有する生成行列に基づいて動作する。ポーラー・エンコーダ・カーネル１０２への入力は、カーネル情報ブロックｕ１０５であり、ポーラー・エンコーダ・カーネル１０２の出力は、カーネル・ブロック・サイズＮに合致するブロック・サイズを有するカーネル符号化ブロック１０６として言及されてよい。より具体的には、このカーネル符号化ブロック１０６は、Ｎ個のカーネル符号化ビットを有する行ベクトルｘ＝［ｘｊ］ｉ＝０Ｎ−１であり、ｘｊ∈｛０，１｝である。ここで、カーネル符号化ブロック１０６は、モジュロ２行列乗算ｘ＝ｕＦ（＋）ｎに従って取得され、２つのビット値のモジュロ２加算はそれらのＸＯＲとして取得されることが可能である。ここで、生成行列Ｆ（＋）ｎは、カーネル行列の［ｎ＝ｌｏｇ２（Ｎ）］次のクロネッカー冪乗により与えられる：
【数１】
2020532927.tif 000003
【００６４】
カーネル行列の連続的なクロネッカー冪乗は再帰的に得ることが可能である点に留意を要し、各々の冪乗Ｆ（＋）ｎは、先行する冪乗Ｆ（＋）ｎ−１の中で論理「１」それぞれをカーネル行列で置換し、論理「０」それぞれを２×２ゼロ行列で置換することにより得られる。従って、カーネル行列のｎ次のクロネッカー冪乗Ｆ（＋）ｎは、２ｎ×２ｎという次元を有する。例えば次の通りである。
【数２】
2020532927.tif 000004
ここで、ｕ＝［１０１１］はｘ＝ｕＦ（＋）２＝［１１０１］を与え、ｕ＝［１１００１００１］はｘ＝ｕＦ（＋）３＝［００１１０１１１］を与える。
【００６５】
回路又はコンポーネントの集積度合いは、幾つかのインスタンスにおいて実装に依存し得ることを、当業者は認めるであろう。更に、単独のプロセッサが通信ユニット１１６に含まれ、エンコーダ及びデコーダの機能を実装するように構成され得ることが、幾つかの具体例において想定されている。代替的に、単独のプロセッサが、図１に示されるような信号を送信及び受信する双方の処理に加えて、ベースバンド／ディジタル信号処理機能の全部又は一部を実装するために使用されてもよい。明らかに、無線又は有線の通信ユニット１１６の中で、説明されるポーラー・エンコーダ等の様々なコンポーネントは、個別的な又は統合されたコンポーネント形式で実現されることが可能であり、最終的な構造は特定の用途又は設計の選択肢である。
【００６６】
この例では、ポーラー・エンコーダの符号化ブロック条件付けコンポーネント１０３に対する入力は、カーネル符号化ブロックｘ１０６であり、このコンポーネントの出力は、Ｍというブロック・サイズを有する符号化ブロック１０７として言及されてもよい。より具体的には、この符号化されたブロックは、Ｍ個の符号化ビットを有する行ベクトルｂ＝［ｂｋ］ｋ＝０Ｍ−１であり、ｂｋ∈｛０，１｝である。
【００６７】
ここで、結果のポーラー符号化レートは、Ｒ＝Ｋ／Ｍにより与えられ、符号化ブロック条件付け１０３は、「Ｍ」が「Ｋ」より大きくなるように完了しなければならない。符号化ブロック条件付けコンポーネント１０３は、符号化ブロックｂ１０７におけるＭ個の符号化ビットを生成するために様々な技術を利用することが可能であり、「Ｍ」は「Ｎ」より高くても低くてもよい。より具体的には、反復［６］を利用して、カーネル符号化ブロック「ｘ」における幾つかの「Ｎ」ビットを反復することができる一方、ショートニング又はパンクチャリング技術［６］を利用して、カーネル符号化ブロック「ｘ」における「Ｎ」ビットのうちの幾つかを除外してもよい。ショートニングは、「Ｏ」の論理値を有するように保証されているビットを除外する一方、パンクチャリングは論理「０」又は「１」の値の何れかを有することが可能なビットを除外することに留意を要する。符号化ブロック条件付けコンポーネントはまた、インターリーブ動作を含むこともできる。ポーラー符号化の後に、符号化ブロック「ｂ」１０７は変調器に提供されることが可能であり、変調器はそれを通信チャネル１０８で伝送する。
【００６８】
図２及び図３を参照すると、例示的なポーラー符号化プロセスは、生成行列Ｆ（＋）３２０３の図形表現３００の拡張を利用して具体例を示しており、Ｋ＝４個の情報ビットａ＝［１００１］１０４をＭ＝８個の符号化ビットｂ＝［００００１１１１］１０７に変換するために、特定の凍結ビット・パターンが使用されている。より具体的には、Ｋ＝４個の情報ビットａ＝［１００１］１０４をＮ＝８個のカーネル情報ビットｕ＝［０００１０００１］１０５に変換するために、情報ブロック条件付け１０１が使用される。次いで、これらは、ポーラー・コード・グラフ２０３を利用してポーラー・エンコーダ・カーネル１０２により、Ｎ＝８個のカーネル符号化ビットｘ＝［００００１１１１］に変換される。ここで、入力経路は、出力を識別するために、様々なＸＯＲ演算によりトレースされることが可能である。最終的に、符号化ブロック条件付け１０３は、Ｍ＝８個の符号化ビットｂ＝［００００１１１１］１０７を提供するために、全てのカーネル符号化ビットを保存する。
【００６９】
受信機において、復調器の役割は、符号化されたブロックに関する情報を復元することである。しかしながら、復調器は、典型的には、通信チャネル１０８のノイズのランダム性により、符号化ブロック１０７におけるＭビットの値に関して絶対的な確信を得ることはできない。復調器は、Ｍというブロック・サイズを有するソフト符号化ブロック１０９を生成することにより、符号化ブロック１０７におけるビットの値に関する信頼度を表現することができる。より具体的には、ソフト符号化ブロック１０９は、Ｍ個の符号化ソフト・ビットを有する行ベクトルｂ＝［ｂｋ］ｋ＝０Ｍ−１である。各々ソフト・ビットは対数尤度比（ＬＬＲ）の形式で表現されてもよい：
【数３】
2020532927.tif 000005
ここで、Ｐｒ（ｂｋ＝‘０’）及びＰｒ（ｂｋ＝‘１’）は合計して１になる確率である。
【００７０】
ここで、ポジティブＬＬＲ（ｂ〜ｋ）は、対応するビットｂｋが「０」の値を有することに、復調器がより大きな信頼性を持っていることを示す一方、ネガティブＬＬＲは、ビット値「１」に、より大きな信頼性を持っていることを示す。ＬＬＲの大きさは、どの程度大きな信頼性であるかを表現し、無限の大きさはそのビット値に対する絶対的な信頼性に対応する一方、「０」という大きさは、「０」のビット値又は「１」のビット値がより確からしいかどうかについて、復調器は何ら情報を持っていないことを示す。
【００７１】
代替的なアプローチにおいて、各々のソフト・ビットは対数尤度比のペア（ＬＬｓ）により表現されてもよい：
【数４】
2020532927.tif 000006
【００７２】
ポーラー・デコーダは３つのコンポーネント、即ち符号化ブロック条件付け部１１０、ポーラー・デコーダ・カーネル１１１、及び情報ブロック条件付け部１１２を、図１に示されているように有する。これらのコンポーネントは以下のパラグラフで説明される。
【００７３】
ポーラー・デコーダの符号化ブロック条件付けコンポーネント１１０に対する入力は、ソフト符号化ブロックｂ〜１０９であり、このコンポーネントの出力は、Ｎというブロック・サイズを有するソフト・カーネル符号化ブロック１１３として言及されてもよい。より具体的には、このソフト・カーネル符号化ブロック１１３は、「Ｎ」個のカーネル符号化ＬＬＲを有する行ベクトルｘ〜＝［ｘ〜ｊ］ｊ＝０Ｎ−１である。Ｍ個の符号化されたＬＬＲを「Ｎ」個のカーネル符号化ＬＬＲに変換するために、無限値のＬＬＲがソフト符号化ブロック１０９とともにインターレースされ、（無限値のＬＬＲは）ソフト・カーネル符号化ブロックの中で、ポーラー・エンコーダにおけるショートニングで除外された「０」値カーネル符号化ビットに対応する位置を占める。同様に、「０」値ＬＬＲは、カーネル符号化ビットがパンクチャリングにより除外された位置を占めるように、ソフト符号化ブロック１０９とともにインターレースされることが可能である。反復の場合、特定のカーネル符号化ビットのレプリカに対応するＬＬＲが加算され、ソフト・カーネル符号化ブロック１０９内の対応する位置に配置されることが可能である。ポーラー・エンコーダの符号化ブロック条件付けコンポーネント１０３においてインターリーブが使用されていた場合、対応するデインターリーブ動作もまた実行され得る。
【００７４】
ポーラー・デコーダ・カーネル１１１は、ソフト・カーネル符号化ブロックｘ〜１１３であり、その出力は「Ｎ」というブロック・サイズを有する復元されたカーネル情報ブロック１１４と言及されてもよい。より具体的には、この復元カーネル情報ブロック１１４は、「Ｎ」個の復元されたカーネル情報ビットを有する行ベクトルｕ＾＝［ｕ＾ｊ］ｊ＝０Ｎ−１であり、ｕ＾ｊ∈｛０，１｝である。幾つかの具体例において、ポーラー・デコーダ・カーネル１１１は、連続キャンセレーション（ＳＣ）デコーディング［１］及び連続キャンセレーション・リスト（ＳＣＬ）デコーディング［７］を含む多種多様なアルゴリズムを利用して動作することが可能である。
【００７５】
ポーラー・デコーダ１１２の情報ブロック条件付けコンポーネント１１２に対する入力は、復元されたカーネル情報ブロック１１４であり、コンポーネントの出力は、「Ｋ」というブロック・サイズを有する復元情報ブロック１１５として言及されてもよい。より具体的には、この復元された情報ブロックは、「Ｋ」個の復元された情報ビットを有する行ベクトルａ＾＝［ａ＾ｉ］ｉ＝０Ｋ−１であり、ａ＾ｉ∈｛０，１｝である。復元情報ブロックは、復元されたカーネル情報ブロックｕ＾１１４から全ての冗長ビットを除外することにより取得されることが可能である。ポーラー・エンコーダの情報ブロック条件付けコンポーネント１０１においてインターリーブが使用されていた場合、対応するデインターリーブ動作もまた実行され得る。
【００７６】
提案されるブロック符号化ユニット
図１の上位レベルの概略に示されるように、ポーラー・エンコーダ及びポーラー・デコーダのペアは、４つのブロック条件付けモジュール１０１、１０３、１１０、１１２を含む。
【００７７】
ポーラー・エンコーダの情報ブロック条件付けモジュール１０１、及びデコーダの符号化ブロック条件付けモジュール１１０は双方ともに、より短い入力をより長い出力に変換することができる。より具体的には、ポーラー・エンコーダの情報ブロック条件付けコンポーネント１０１に対する入力は、Ｋ個の情報ビット１０４を有する。幾つかの具体例において、Ｋ個の情報ビット１０４は、Ｎ＞Ｋ個のカーネル情報ビット１０５を生成するために、Ｎ−Ｋ個の冗長ビットとともにインターレースされることが可能である。同様に、ポーラー・デコーダの符号化ブロック条件付けモジュール１１０に対する入力は、Ｍ個のソフト符号化ＬＬＲ１０９を有する。幾つかの具体例において、Ｍ個のソフト符号化ＬＬＲ１０９は、Ｎ＞Ｍ個のソフト・カーネル符号化ＬＬＲ１１３を生成するために、Ｎ−Ｍ個のパンクチャリング又はショートニングされたＬＬＲとともにインターレースされることが可能である。
【００７８】
本発明の例示的な実施形態によれば、（例えば、図４及び図５に関連して図示及び説明されるような）インターレーサは、ポーラー・エンコーダの情報ブロック条件付けモジュール１０１及びデコーダの符号化ブロック条件付けモジュール１１０で実行されるインターレース動作を実現するように設計されている。
【００７９】
これに対して、ポーラー・エンコーダの符号化ブロック条件付け回路１０３、及びデコーダの情報ブロック条件付けモジュール１１２は双方ともに、より長い入力をより短い出力に変換する。より具体的には、ポーラー・エンコーダの符号化ブロック条件付け回路１０３に対する入力は、Ｎ個のカーネル符号化ビット１０６を有する。幾つかの具体例において、これらのビットのうちのＮ−Ｍ個は、Ｍ＜Ｎ個の符号化ビット１０７を生成するためにパンクチャリング又はショートニングされることが可能である。同様に、ポーラー・デコーダの情報ブロック条件付けコンポーネント１１２に対する入力は、Ｎ個の復元されたカーネル情報ビット１１４を有する。幾つかの具体例において、これらのビットのうちのＮ−Ｋ個は冗長ビットであるとしてもよく、従ってＫ＜Ｎ個の復元された情報ビット１１５を生成するために除外されることが可能である。
【００８０】
本発明の具体例によれば、ブロック条件付け回路はビット・パターンに基づいて動作する。より具体的には、対応するインターレース及びデインターレース動作がどのように実行され得るかを指定するために、ポーラー・エンコーダ及びデコーダの情報ブロック条件付けモジュールにおいて、情報ビット・パターンが使用される。同様に、対応するデインターレース及びインターレース動作がどのように実行され得るかを指定するために、ポーラー・エンコーダ及びデコーダの符号化ブロック条件付けモジュールにおいて、符号化ビット・パターンが使用される。幾つかの具体例において、インターレース動作を制御するために、（図４，５，７，１０，１１，１２及び１３に示されているような）ビット・パターン生成器３４０３がインターレーサにより使用されることが可能である。
【００８１】
インターレーサ
図４をここで参照すると、本発明の幾つかの例示的な実施形態によるインターレーサ３４００の例示的なブロック図が示されている。幾つかの具体例において、インターレーサ３４００は、ｋ要素の入力ベクトル対応するｎ要素の出力ベクトルへ柔軟に変換することが可能であってもよく、ｋ及びｎは使用に応じて変化してよい。より具体的には、インターレーサ３４００は、ビット・パターンに従って各入力ベクトルに対してインターレースを実行することが可能であり、ビット・パターンは、ｋ及びｎの様々な組み合わせを有するサポートされるビット・パターンの所定のセットから選択されることが可能である。インターレーサ３４００は、ポーラー・エンコーダに対する図１の情報ブロック条件付け回路１０１等のフレキシブル情報ブロック条件付け回路を実装するために使用されてもよい。この場合、フレキシブル情報ブロック条件付け回路１０１は、１つのｋ＝Ｋビット情報ブロック１０４を、対応するｎ＝Ｎビット・カーネル情報ブロック１０５へ一度に変換することが可能であってもよく、ブロック・サイズＫ及びＮはブロック毎に変化してよい。更に、インターレーサ３４００は、ポーラー・デコーダに対するフレキシブル符号化ブロック条件付け回路１１０を実現するために使用されてもよい。この場合、フレキシブル符号化ブロック条件付け回路１１０は、１つのｋ＝Ｍ−ＬＬＲソフト符号化ブロック１０９を、対応するｎ＝Ｎ−ＬＬＲソフト・カーネル符号化ブロック１１３へ一度に変換することが可能であってもよく、ブロック・サイズＭ及びＮはブロック毎に変化してよい。ポーラー・エンコーダ及びポーラー・デコーダの具体例双方において、カーネル・ブロック・サイズＮは２の冪乗であることに留意を要する。
【００８２】
幾つかの具体例において、インターレーシング・プロセスは一連のｔ＝|￣ｎ／ｗ￣|個のステップにわたって完了し、ｗは２の冪乗であり、提案されるインターレーサの入力ポート３４０１及び出力ポート３４０２と呼ばれる（図４の入力ポート３４０１及び出力ポート３４０２は図５に示されるように複数の信号を運ぶ）。これは、個々のポートが各ステップで入力ベクトルから消費し得る、又は出力ベクトルのために生成し得る要素の数を定量化する。ここで、出力ポート３４０２は全てのステップで出力ベクトルのためにｗ要素を生成するが、入力ポート３４０１はステップのうちの|￣ｎ／ｗ￣|＜ｔにおける入力ベクトルからｗ要素を消費するのみであり、以下詳細に説明されるように、ｔステップにわたって分散されることが可能である。
【００８３】
入力及び出力ベクトルのｗ要素の各セットのうちの第１のものは、入力ポート３４０１及び出力ポート３４０２のｗ要素のうちの最右にマッピングされ、ベクトルの連続する要素は、入力ポート３４０１及び出力ポート３４０２の連続する要素に右から左へマッピングされる。パイプラインが適用されるか否か及びどのように適用されるかに依存して、インターレーシング処理の各ステップは、ハードウェア実装での１つのクロック・サイクルに対応してもよい。ここで、各ＬＬＲは、図１のポーラー・デコーダ・カーネル１１１等のポーラー・デコーダ・カーネルに対するＬＬＲ入力と同じビット幅を有する２の補数表現を利用して表現されることが可能である。注目すべきことに、提案されるアプローチは、既知の設計［１４，１５］のブロック条件付けモジュールとは異なり、各ステップでｗパターン・ビットを処理し、既知の設計は書くステップで単独のパターン・ビットを処理することしかできない。
【００８４】
インターレーサ３４００はまた、ビット・パターン生成器３４０３、バッファ３４０４、シフタ３４０５、コントローラ３４０６、及び挿入回路３４０７（又は論理部又はソフトウェアに基づく動作部）も有する。幾つかの具体例において、インターレーシング・プロセスの特定のステップでビット・パターン生成器３４０３により出力されるｗビット３４０９の各々は、そのステップにおける提案インターレーサの出力により生成されるｗ要素のうち、対応する位置にある要素に対応する。ビットが値「１」を有する場合、以下詳細に説明されるように、対応する出力要素は、インターレーサ３４００の入力により提供される次の要素により供給される。対照的に、ビットが値「０」を有する場合、対応する出力要素３４０２は、（図５のインターレースされた要素３５０１等の）インターレースされた要素により提供される。注目すべきことに、この場合において、ｎ＜ｗであるとき、ビット・パターン生成器３４０３は、長さをｗまで増やすために、ｗ−ｎ個のダミー・ビットをビット・パターンの末尾に付加することができる。
【００８５】
ポーラー・エンコーダの情報ブロック条件付けコンポーネント１０１の場合、インターレースされる要素は、例えば、値「０」を有する凍結ビット、巡回冗長検査（ＣＲＣ）ビット、パリティ・チェック（ＰＣ）−凍結ビット、ユーザー装置識別子（ＵＥ−ＩＤ）ビット、ハッシュ・ビットであってもよい。ポーラー・デコーダの符号化ブロック条件付け回路１１０の場合、インターレースされる要素は、例えば［６］のような２の補数の固定小数点数表現によりサポートされる最大ポジティブ値を有するショートニングされたＬＬＲ、又は値「０」を有するパンクチャリングされたＬＬＲであってもよい。幾つかのアプリケーションにおいて、１より多いタイプのインターレースされた要素が必要とされ得ることに留意を要し、ここで、情報ビットは例えば凍結ビット及びＣＲＣビットでインターレースされていてもよい。この場合、インターレースされる要素のタイプそれぞれについて個々のビット・パターンが使用されてもよい。代替的に、ビット・パターンは、ビット・パターンの各要素について|￣ｌｏｇ２（ｚ）￣|個のビットを利用することができ、ここで、ｌｏｇ２（ｚ）ビットの組み合わせは、ｚ個の要素タイプのうちの何れが使用されるかを識別することができる。例えば、凍結ビット、ＣＲＣビット、及び情報ビットのｚ＝３個のオプションを表現するために、ビット・ペリング１０，０１，１１それぞれが使用されてもよい。この場合、デコーダ回路は、インターレースされた要素のタイプそれぞれについて個々のビット・パターンを取り出すために使用されてもよい。
【００８６】
インターレーシング・プロセスの各ステップｉ∈［０，ｔ−１］において、コントローラ３４０６は、上述したように、ビット・パターン生成器３４０３により提供されるビット３４０９の中で、１の値のビットの数Ｐｉをカウントすることができる。この要素数は、第１に、（ｗ−１）要素バッファ３４０４の中に存在する任意の要素、第２に、インターレーサ３４００の入力ポート３４０１という２つの要素のソースを利用することにより、提案インターレーシング・プロセスの出力のためにまとめられる。コントローラ３４０６は、インターレーシング・プロセスの各ステップの始めにバッファ３４０４に格納される有効要素の数Ｒｉ∈［０，ｗ−１］を追跡し、バッファ３４０４は、インターレーシング・プロセスの開始時に始めは空（ｅｍｐｔｙ，＝０）である。バッファＲｉ中の有効要素数が必要数Ｐｉより少ない任意のステップにおいて、コントローラは、オンデマンド方式でｗ個の要素を入力３４０１から引き出させることができる。
【００８７】
図５をここで参照すると、本発明の幾つかの例示的な実施形態によるｗ＝４の場合に対するインターレーサ３５００のより詳細な具体例が示されている。図５に例示されるように、ビット・シフタ回路３４０５は、ｗ要素の入力ポート３４０１及び（ｗ−１）要素のバッファ３４０４から引き出される要素を結合し、少なくともＰｉ個の有効要素を含む（２ｗ−１）要素の出力を生成するために使用される。Ｒｉ＜Ｐｉである場合、提案インターレーサのｗ要素入力ポート３４０１は、バッファ３４０４からの要素の左に付加される。しかしながら、バッファ３４０４からのｗ−１要素のうちのＲｉ∈［０，ｗ−１］のみが有効であり、それでコントローラ３４０６は、バッファ３４０４からのＲｉ要素と多重化する前に、Ｃｉ＝ｗ−１−Ｒｉ個の位置だけ右側に、提案インターレーサ３５００のｗ要素入力ポート３４０１をシフトするように、ビット・シフタ回路３４０５を指示する。ビット・シフタ回路３４０５は、マルチプレクサのｌｏｇ２（ｗ）個の行を利用して実装されてもよく、各々の行３５０３はマルチプレクサを利用して異なる２の冪乗シフトを実現する。図５に示されるように、各マルチプレクサ行３５０３に対する制御信号は、Ｃｉのバイナリ表現の対応するビットから取得されることが可能であり、最上位ビット（ＭＳＢ）は２の最大冪乗シフトを実現する行を駆動し、最下位ビット（ＬＳＢ）は１つの位置のシフトを実現する行を駆動する。幾つかの具体例において、行は任意の順序で置換されてもよいことに留意を要する。別のｗ−１個のマルチプレクサ３５０２は、シフトされた入力を、バッファ３４０４の内容と多重するために必要とされ、ここで、最右のＲｉ個の要素はバッファ３４０４から選択され、残りの要素はビット・シフタ回路３４０５の出力から選択される。代替アーキテクチャでは、別のｗ−１個のマルチプレクサが、ビット・シフタ回路３４０５の同じ行の中に並べられ、インターレーサ３５００のクリティカル・パス長を減らすことができることも想定されている。Ｒｉ＜Ｐｉである場合、上記のアプローチは、ビット・シフタ回路３４０５の２ｗ−１個の出力のうちの最右Ｒｉ＋ｗ個について有効な要素となる。これとは異なり、Ｒｉ≧Ｐｉである場合、インターレーサ３５００の出力から入力は取られず、ビット・シフタ回路３４０５はディセーブルにされる。これは、ビット・シフタ回路３４０５の２ｗ−１個の出力のうちの最右Ｒｉ個提供するバッファ３４０４からのＲｉ個の有効要素となる。
【００８８】
ビット・シフタ回路３４０５の（２ｗ−１）要素の出力は挿入回路３４０７に提供され、挿入回路は、ビット・パターンによって指示される位置の要素を取り出し、残りの要素の全てをバッファ３４０４に置き、インターレーシング・プロセスの次のステップでの使用に備える。挿入回路３４０７は、ｗ行のマルチプレクサを有し、最上位行は２ｗ−２個のマルチプレクサを有し、それより下位の連続的な行の各々は直前より１つ少ないマルチプレクサを含む。この方法では、各行のマルチプレクサはシフトする回路を形成し、ビット・パターンからの対応するビットの値によって制御される。より具体的には、ビット・パターンからの対応するビットが「１」であった場合、行に対する入力で最右の要素が、インターレーサ３５００の出力に関して取り出され、行に対する入力で他の全ての要素は、図５に示されるように、位置１つだけ右にシフトされる。ビット・パターンのビットはまた、ｗ個のマルチプレクサ３５０４のセットを制御するためにも使用され、挿入回路３４０７から取り出される要素と、対応するインターレースされる要素３５０１とを多重し、その要素は、ポーラー・エンコーダの情報ブロック条件付けモジュール１０１の場合における冗長ビットであるとすることが可能であり、またポーラー・エンコーダの符号化ブロック条件付けモジュール１１０の場合におけるパンクチャリングされた又はショートニングされたＬＬＲであるとすることが可能である。異なるインターレース要素３５０１が異なる値を有する場合、インターレース３５００のレプリカは、上記の相補的なビット・パターンに基づいて動作させられることが可能である。次いでこれらのインターレーサの出力は上述したｗ個のマルチプレクサ３５０４のセットを利用して一緒に多重化されることが可能である。
【００８９】
インターレーシング・プロセスの各ステップの完了に続いて、挿入回路３４０７の最下位行により出力された（ｗ−１）個の要素は、バッファ３４０４に格納される。Ｒｉ＜Ｐｉであるステップにおいて、有効であるこれらの要素数はＲｉ＋１＝Ｒｉ＋ｗ−Ｐｉにより与えられる一方、Ｒｉ≧Ｐｉであるステップでは要素のＲｉ＋１＝Ｒｉ−Ｐｉが有効になるであろう。上述したように、次いでバッファ３４０４は、これらの有効な要素を、インターレーシング・プロセスの次のステップに対して利用可能にする。
【００９０】
インターレーサ３５００に必要なマルチプレクサの総数は、３ｗ２／２＋ｗｌｏｇ２（ｗ）＋ｗ／２−ｌｏｇ２（ｗ）−１により与えられる。ビット・シフティング回路３４０５の全てのマルチプレクサが、同じｌｏｇ２（ｗ）行内に集められる場合には、クリティカル・パスは、ｗ＋ｌｏｇ２（ｗ）個のマルチプレクサを含む。
【００９１】
図６はｗ＝４の場合にインターレーサ３４００又は３５００を動作させるための例示的なテーブルを示し、ｋ＝９の場合、ｎ＝１６ビット・パターン［１１０００１１０１０１１０１０１］に従って、入力要素［９，８，７，６，５，４，３，２，１］は左から右へ「０」値インターレーシング要素とインターレースされる。ステップ「０」において、Ｐ０＝２個の要素が必要とされるが、バッファ（例えば、図４又は図５のバッファ３４０４）はＲ０＝０個の有効要素を含んでおり、従ってｗ＝４個の要素が入力ポート３４０１から消費される。ｗ＝４個の要素のうち、Ｐ０＝２個はビット・パターンにより指定される位置で出力に寄与し、残りのＲ１＝２個の要素はバッファ３４０４に格納される。ステップ「１」においては、Ｐ１＝３個の要素が必要とされるが、バッファ３４０４はＲ１＝２個の有効要素しか含んでおらず、それでｗ＝４個の要素が入力ポート３４０１から消費される。Ｒ１＋ｗ＝６個の要素のうち、Ｐ１＝３個はビット・パターンにより指定される位置で出力に寄与し、残りのＲ２＝３個の要素はバッファ３４０４に格納される。ステップ「２」においては、Ｐ２＝２個の要素が必要とされ、バッファ３４０４はＲ２＝３個の有効要素を含んでおり、それで入力ポート３４０１からは要素は消費されない。Ｒ２＝３個の要素のうち、Ｐ２＝２個はビット・パターンにより指定される位置で出力に寄与し、残りのＲ３＝１個の要素はバッファ３４０４に格納される。ステップ「３」においては、Ｐ３＝２個の要素が必要とされるが、バッファ３４０４はＲ３＝１個の有効要素しか含んでおらず、それで残りの要素が入力ポート３４０１から消費されるが、ｗ＝４の幅を構築するためにゼロでパディングされる。Ｒ３＋１＝２個の要素の双方がビット・パターンにより指定される位置で出力に寄与する。
【００９２】
ビット・パターン生成器
本発明の具体例において、ビット・パターン生成器３４０３に対する多数の代替的な設計が本願で提案され、そのうちの何れもが、ポーラー・エンコーダの情報ブロック条件付け回路１０１を実装するために、インターレーサ３４００又は３５００で使用される情報ビット・パターンを生成するために使用されることが可能である。更に、これらの例示的な設計は、ポーラー・デコーダの符号化ブロック条件付け回路１１０を実装するために、インターレーサ３４００又は３５００によって使用される符号化ビット・パターンを生成するために使用されることが可能である。
【００９３】
以下のセクションは、ビット・パターン特性の多種多様な組み合わせを利用することが可能な代替的なビット・パターン生成器の設計を提案している。
１）ナイーブ・ビット・パターン生成器：
図７をここで参照すると、本発明の幾つかの例示的な実施形態による、ｗ＝４の場合のナイーブ・ビット・パターン生成器（ａ  ｎａｉｖｅ  ｂｉｔ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）４２００が示されている。ナイーブ実装では、ビット・パターン生成器４２００は、ビット・パターン・リード・オンリ・メモリ（ＲＯＭ）４２０１を利用して実装されることが可能であり、これは、サポートされるビット・パターン・ベクトルｂｋ，ｎのセットを格納することが可能であり、その各々は入力及び出力ベクトル長ｋ及びｎの特定の組み合わせに対応している。幾つかの具体例において、オフライン事前計算プロセスが、全てのサポートされるビット・パターンに対するサポートされるビット・パターン・ベクトルｂｋ，ｎのそのセットを生成するために使用されることが可能であり、そのベクトルは、オンライン・ブロック条件付けプロセス中に必要に応じてビット・パターンＲＯＭ４２０１から読み込まれることが可能である。
【００９４】
図８をここで参照すると、ｎ∈｛２，４，８，１６｝及びｋ∈｛１，２，３，．．．，ｎ−１｝の全ての組み合わせについてポラリゼーション・ウェイト（ＰＷ）ビット・パターン構成を使用する場合における、本発明の幾つかの例示的な実施形態によるビット・パターンＲＯＭの内容の例示的なテーブル３７００が示されている。図８の例示的なテーブルでは、ｎ∈｛２，４，８，１６｝及びｋ∈｛１，２，３，．．．，ｎ−１｝の全ての組み合わせについて、一群の情報ビット・パターン・ベクトルｂｋ，ｎが生成されている。ここで、情報ビット・パターン・ベクトルｂｋ，ｎにおける「１」の値の要素は、例えば図１のカーネル情報ブロック１０５等のカーネル情報ブロック中の対応するビットは、情報ビットであるべきであることを示す。一方、情報ビット・パターン・ベクトルｂｋ，ｎにおける「０」の値の要素は冗長ビットに対応し、冗長ビットは例えば凍結ビット、ＣＲＣビット、ＰＣ−凍結ビット、ＵＥ−ＩＤビット、又はハッシュ・ビットであってもよい。代替的な構成において、情報ビット・パターン・ベクトルｂｋ，ｎにおける「１」の値の要素は、カーネル情報ブロックにおける対応するビットが、非凍結ビットであるべきことを示し、非凍結ビットは例えば情報ビット、ＣＲＣビット、ＰＣ−凍結ビット、ＵＥ−ＩＤビット、又はハッシュ・ビットであってもよい。一方、情報ビット・パターン・ベクトルｂｋ，ｎにおける「０」の値の要素は、凍結ビットに対応してもよい。代替的に、各ビットがそれぞれのビット・タイプに所属しているか否かを示すために、個々のビット・パターン・ベクトルが使用されてもよい。
【００９５】
図７に戻り、ｎ∈｛２，４，８，…，ｎｍａｘ｝及びｋ∈｛１，２，３，．．．，ｎ−１｝の全ての組み合わせをサポートするために、ビット・パターンＲＯＭ４２０１の合計容量条件は、Σｎ∈｛２，４，８，…，ｎｍａｘ｝（ｎ２−ｎ）により与えられ、これはｎｍａｘ＝１０２４である場合に１．３３Ｍビットに対応する。ビット・パターンＲＯＭ４２０１はｗビットの幅を有し、各々のビット・パターン・ベクトルｂｋ，ｎは|￣ｎ／ｗ￣|個の連続的なアドレスにわたって格納され、ここで、ｎはビット・パターン・ベクトルｂｋ，ｎによりサポートされる出力ベクトル長である。幾つかの具体例において、ｎ＜ｗである場合、ビット・パターン・ベクトルｂｋ，ｎはｗ−ｎ個のダミー・ビットを付加されることが可能であり、その結果、そのベクトルはビット・パターンＲＯＭ４２０１内でシングル・アドレスの幅を占有する。図７に示されるように、ｋ及びｎはルックアップ・テーブル４２０２をインデックスし、特定のビット・パターン・ベクトルｂｋ，ｎ各々の開始アドレスを識別するために使用されることが可能である。ブロック条件付けプロセスのｔ＝|￣ｎ／ｗ￣|個の連続的なステップの各々の間に、カウンタ４２０３ｃは、０からｔ−１までインクリメントされ、ビット・パターンＲＯＭ４２０１の開始アドレスからのオフセットとして使用されることが可能であり、ビット・パターン・ベクトルｂｋ，ｎの連続的なｗ要素サブ・セット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝４２０４を読み込む。本発明の具体例では、カウンタ４２０３ｃは|￣ｎ／ｗ￣|までクロック・サイクル数をカウントするように構成されている。
【００９６】
２）入れ子状特性を利用するビット・パターン生成器：
ビット・パターン・ベクトルｂｋ，ｎの生成に必要なＲＯＭの量は、ビット・パターン・ベクトルｂｋ，ｎが入れ子状特性に従う場合に著しく削減されることが可能である。ここで、ｋ及びｎの特定の組み合わせに対するビット・パターン・ベクトルｂｋ，ｎにおける「１」の値のビットは、より大きなｋ及び同じｎの任意の組み合わせに対するビット・パターン・ベクトルｂｋ，ｎにおける「１」の値のビットのサブ・セットを常に形成する場合に、入れ子状特性は充足される。例えば、ＰＷ技術、及びフラクタル・エンハンスト・カーネル（ＦＲＡＮＫ）技術［９］により生成されるビット・パターン・ベクトルｂｋ，ｎによって、入れ子状特性は充足される。ｋ及びｎのサポートされる組み合わせの各々についてビット・パターン・ベクトルｂｋ，ｎを格納するのではなく、本発明の具体例の実施形態によるランクＲＯＭ３８０１は、サポートされるｎの各々についてランク・ベクトルＲｎを格納するために使用されることが可能である。ｎの特定の値に対するランク・ベクトルＲｎは、各ビット位置のランクに対応する順序で置換された、０ないしｎ−１の範囲内の整数を含み、特定のランクは、ビット・パターン・ベクトルｂｋ，ｎにおける対応するビットが値０を有する場合の最大のｋを示す。
【００９７】
図９をここで参照すると、ｎ∈｛２，４，８，１６，３２｝の全てについて［８］のＰＷビット・パターン構成を使用して生成される一群のランク・ベクトルＲｎに関し、本発明の幾つかの例示的な実施形態による（図１０のランクＲＯＭ３８０１等）ランクＲＯＭの内容の例示的なテーブルが示されている。ここで、より下位のランクは、図１のカーネル情報ブロック１０５等のカーネル情報ブロック内で、より信頼できるビットに対応する。
【００９８】
図１０をここで参照すると、本発明の幾つかの例示的な実施形態によるｗ＝４の場合の入れ子状特性を利用するビット・パターン生成器が示されている。ここで、ランク・ベクトルＲｎの各要素をｋと比較するために、ｗ個の比較器３８０２のバンクを利用することにより、ｋ及びｎの特定の組み合わせについて、ビット・パターン・ベクトルｂｋ，ｎが生成されることが可能である。ランクがｋ未満である場合、対応するビット・パターン・ベクトルｂｋ，ｎのビット「１」に設定され、そうでない場合、ビット・パターン・ビットは「０」に設定される。ここで、ランク及びｋを、２の補数の固定小数点数表現を利用して表現し、減算を実行し、そしてその結果のＭＳＢを維持することにより、ビット・パターン・ビットは取得されることが可能である。
【００９９】
幾つかの具体例において、ｌｏｇ２（ｎｍａｘ）ビットの幅を有する固定小数点数を利用して、ランクＲＯＭ３８０１内の全てのエントリが格納されていると仮定すると、ｎ∈｛２，４，８，．．．，ｎｍａｘ｝に対して全てのランク・ベクトルＲｎを格納するためにランクＲＯＭ３８０１に必要な合計容量は、（２ｎｍａｘ−２）ｌｏｇ２（ｎｍａｘ）ビットにより与えられることが可能である。このように、ランクＲＯＭは、サポートされるビット・パターンの長さ「ｎ」の各々についてランク・ベクトルＲｎを取得するのに十分な情報を格納する。これは、ｎｍａｘ＝１０２４である場合に１９．９８ｋビットに対応し、上記のナイーブ・ビット・パターン生成器のビット・パターンＲＯＭに必要な合計容量と比較して、９８．５％の削減を示す。
【０１００】
代替的に、ｎの異なる値に対して固定小数点数を格納するために、ｌｏｇ２（ｎ）ビットという異なる幅が使用される場合、必要な合計容量はΣｎ∈｛２，４，８，…，ｎｍａｘ｝ｎｌｏｇ２（ｎ）ビットまで削減されることが可能であり、ｎｍａｘ＝１０２４である場合に１８．００ｋビットに対応する。
【０１０１】
幾つかの具体例において、ランクＲＯＭ３８０１は、各ランクに対する固定小数点数表現がｌｏｇ２（ｎｍａｘ）ビット又はｌｏｇ２（ｎ）ビットを有するかどうかに依存して、ｗｌｏｇ２（ｎｍａｘ）ビット又はｗｌｏｇ２（ｎ）ビットの幅を有する。ここで、各々のランク・ベクトルＲｎは|￣ｎ／ｗ￣|個の連続的なアドレスにわたって格納され、ｎはランク・ベクトルＲｎによりサポートされる出力ベクトル長である。注目すべきことに、ｎ＜ｗの場合に、ランク・ベクトルＲｎは、ｗ−ｎ個のダミー要素を付加されることが可能であり、それにより、ランクＲＯＭ３８０１内でシングル・アドレスの幅を占有する。
【０１０２】
幾つかの具体例において、ｎは、特定のランク・ベクトルＲｎ各々の開始アドレスを識別するために、ルックアップ・テーブル３８０３をインデックスするために使用されることが可能である。代替的に、ｎのサポートされる値各々に対応するランク・ベクトルＲｎを格納するために、個々の多重ランクＲＯＭ３８０１が使用されることが可能であり、各々は「０」の開始アドレスを使用することが可能である。
【０１０３】
ブロック条件付けプロセスのｔ＝|￣ｎ／ｗ￣|個の連続的なステップのそれぞれの間に、カウンタ４２０３ｃは「０」から「ｔ−１」までインクリメントされることが可能であり、ランクＲＯＭ３８０１の開始アドレスからのオフセットとして使用され、ランク・ベクトルＲｎの連続的なｗ要素サブ・セットを読み込む。次いで、ランク・ベクトルＲｎのこれらのサブ・セットは、上述したようにｗ個の比較器３８０２のバンクを利用して、ｗパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝に変換されることが可能である。
【０１０４】
幾つかの具体例において、０からｔ−１までカウントするように構成されるカウンタ４２０３ｃは、この例示的な回路及びアプローチについてだけでなく、前述のアプローチの例示的な回路についても使用されてよいことが想定されている。
【０１０５】
注目すべきことに、ランク・ベクトルＲｎは［８，９］で説明されているインデックス・ベクトルＱｎとは異なる。より具体的には、ランク・ベクトルＲｎはカーネル情報ブロック１０５内のビットの信頼性をランク付けし、カーネル情報ブロック１０５における第１ビットのランクはベクトルの一方端に現れ、最終ビットのランクはベクトルの他方端に現れる。対照的に、インデックス・ベクトルＱｎは、信頼度の順に格納されたカーネル情報ブロック１０５内のビットのインデックスを提供し、最も信頼できるビットのインデックスがベクトルの一方端に現れ、最も信頼できないビットのインデックスがベクトルの他方端に現れる。しかしながら、インデックス・ベクトルＱｎに基づくアプローチは、インデックス・ベクトルＱｎを解釈し且つビット・パターン・ベクトルｂｋ，ｎを生成するために、インターリーバ又は他の複雑な回路の利用を必要とするかもしれない。対照的に、提案されるアプローチは、上述したように、ランク・ベクトルＲｎを解釈し且つビット・パターン・ベクトルｂｋ，ｎを生成するために、簡易な比較器３８０２を当てにするだけである。
【０１０６】
上記のランク・ベクトルＲｎの要素は、ｎ−１から減算され、代わりにこの調整された形式で格納されてもよいことが、代替的な例において想定されている。このように、ランクＲＯＭは、ビット・パターンのサポートされる長さ「ｎ」の各々に対してランク・ベクトルＲｎを取得するのに十分な情報を格納する。ＰＷ及びＦＲＡＮＫ技術を利用して生成される情報ビット・パターン・ベクトルｂｋ，ｎの具体例において、この調整は、より高い信頼度を有するカーネル情報ブロック１０５内のビットを、調整しないアプローチでのようにより低い値ではなく、より高い値を有する調整されたランクに対応させるであろう。この調整は、ＰＷ技術の対称特性により、図９に示される非調整ランクの順序を反転することと等価であることに留意を要する。上記の説明において、非調整ランクがｋ未満であるか否かを決定するための比較の各々は、調整ランクがｎ−ｋ以上であるか否かを決定するための比較に置換されることが可能である。
【０１０７】
３）入れ子状及び対称特性を利用するビット・パターン生成器：
このビット・パターン生成器の具体例において、上述のランクＲＯＭ３８０１に必要とされる合計容量は、ビット・パターン・ベクトルｂｋ，ｎが入れ子状特性及び対称特性に従う場合に、５０％削減されることが可能である。ここで、ランク・ベクトルＲｎの要素の任意のペアが、全てのｎ及び全てのｉ∈［０，ｎ−１］について、合計してｎ−１になるインデックスｉ及びｎ−ｉ−１を有する場合に、対称特性は充足される。例えば、一般的な［９］のＦＲＡＮＫ技術により生成されるものではなく、ＰＷ技術によって生成されるビット・パターン・ベクトルｂｋ，ｎにより、対称特性は充足される。
【０１０８】
幾つかの具体例において、対称特性が充足される場合に、ランクＲＯＭ３８０１は、各々のランク・ベクトルＲｎの前半を格納することを必要とするのみであり得る。ｌｏｇ２（ｎｍａｘ）という一定の幅を有する固定小数点数が使用される場合、これは、ｎ∈｛２，４，８，．．．，ｎｍａｘ｝の場合に全てのランク・ベクトルＲｎを格納するためにランクＲＯＭ３８０１に必要な合計容量を、（ｎｍａｘ−１）ｌｏｇ２（ｎｍａｘ）ビットまで削減し、これはｎｍａｘ＝１０２４の場合に９．９９ｋビットに対応する。このように、ランクＲＯＭは、サポートされるビット・パターン長「ｎ」それぞれについてランク・ベクトルＲｎを取得するのに十分な情報を格納する。
【０１０９】
代替的に、ｌｏｇ２（ｎ）の可変幅を有する固定小数点数が使用される場合に、これは必要な合計容量を、Σｎ∈｛２，３，４，．．．，ｎｍａｘ｝ｎｌｏｇ２（ｎ）／２ビットまで削減する。ランクＲＯＭ３８０１はｗランクの幅を有し、各々のランク・ベクトルＲｎは|￣ｎ／（ｗ２）￣|個の連続的なアドレスにわたって格納され、ｎはランク・ベクトルＲｎでサポートされる出力ベクトル長である。
【０１１０】
注目すべきことに、ｎ／２＜ｗである場合、ランク・ベクトルＲｎは、ｗ−ｎ個のダミー要素を付加されることが可能であり、ランクＲＯＭ３８０１内でシングル・アドレスの幅にわたって格納される。
【０１１１】
図１１をここで参照すると、本発明の幾つかの例示的な実施形態に従って、ｗ＝４である入れ子状及び対称特性を利用するビット・パターン生成器４０００が示されている。ここで、ｎは、ルックアップ・テーブル３８０３をインデックスし、特定ランク・ベクトルＲｎそれぞれの開始アドレスを識別するために使用されることが可能である。代替的に、ｎのサポートされる値それぞれに対応するランク・ベクトルＲｎを格納するために、別個の多重ランクＲＯＭ３８０１が使用されることが可能であり、それぞれ「０」の開始アドレスを使用することが可能である。
【０１１２】
幾つかの具体例において、ビット・パターン生成器４０００は、削減された容量のランクＲＯＭ３８０１とのインターフェースに使用され、ビット・パターン・ベクトルｂｋ，ｎを生成するために使用されることが可能である。ブロック条件付けプロセスのｔ＝|￣ｎ／ｗ￣|個の連続的なステップの各々の間に、カウンタ４２０３ｃは、「０」から「ｔ−１」までインクリメントされ、ランクＲＯＭ３８０１の開始アドレスからのオフセットを生成するために使用されることが可能である。ｃ＜|￣ｎ／（２ｗ）￣|である場合に、ブロック条件付けプロセスのｔ＝|￣ｎ／ｗ￣|個の連続的なステップの前半の間に、ランク・ベクトルＲｎのｗ要素サブ・セットが、ランクＲＯＭ３８０１内の増加するアドレスから読み込まれ、開始アドレスからのオフセットはｃにより与えられる。
【０１１３】
図１０の具体例に戻ると、ｗ個の比較器３８０２のバンクは、ランク・ベクトルＲｎのこれらのサブ・セットを、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝４２０４に変換するために使用されることが可能である。この具体例では、ｃ≧|￣ｎ／（２ｗ）￣|である場合に、プロセスの後半の間に、ランク・ベクトルＲｎのｗ要素サブ・セットが、ランクＲＯＭ３８０１内の減少するアドレスから読み込まれ、開始アドレスからのオフセットは（|￣ｎ／ｗ￣|−ｃ−１）により与えられることが可能である。このように、同じアドレスがブロック条件付けプロセスの前半の間と同様に、但し逆順で読み込まれる。この具体例において、ランクＲＯＭ３８０１の開始アドレスからのオフセットとしてｃではなく（|￣ｎ／ｗ￣|−ｃ−１）を提供するために、マルチプレクサ４００４が使用されてもよい。プロセスのこの後半の間に、ランクがｎ−ｋ以上である場合、対応するビット・パターン・ビットは「１」に設定され、そうでない場合は「０」に設定される。これは、ｗ個の比較器３８０３のバンクに対する入力として、ｋではなくｎ−ｋを提供するためにマルチプレクサ４００１を使用することにより、及び比較器３８０２の出力を反転させるためにｗ個のＮＯＴゲート４００２のバンクを使用することにより、実装することができる。更に、図１１に示されるように、プロセスの後半の間に、ｗ個のパターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝４２０４の順序を反転させるために、ｗ個のマルチプレクサ４００３のバンクが使用されることが可能である。
【０１１４】
代替的な例において、上記のランク・ベクトルＲｎの要素は、ｎ−１から減算され、代わりにこの調整された形式で格納されてもよいことが想定されている。このように、ランクＲＯＭは、サポートされるビット・パターン長「ｎ」それぞれに対するランク・ベクトルＲｎを取得するのに十分な情報を格納する。ここで、非調整ランクがｋ未満であるか否かを決定するための比較の各々は、調整ランクがｎ−ｋ以上であるか否かを決定するための比較に置換されることが可能である。同様に、非調整ランクがｎ−ｋ以上であるか否かを決定するための比較の各々は、調整ランクがｋ未満であるか否かを決定するための比較に置換されることが可能である。
【０１１５】
４）入れ子状、再帰的、及び算術特性を利用するビット・パターン生成器：
幾つかの具体例において、ビット・パターン・ベクトルｂｋ，ｎが入れ子状、再帰的、及び算術特性に従う場合に、ビット・パターン・ベクトルｂｋ，ｎの生成に必要なＲＯＭの量は、著しく更に削減されることが可能である。ｎ∈｛２，４，８，．．．，ｎｍａｘ｝の連続的な値に関連するインデックス・ベクトルＱｎが、先行するインデックス・ベクトルＱｎ／２に関して簡易な操作を実行することにより生成できる場合に、再帰特性は充足される。例えば、［８］のＰＷシーケンスにおいて、インデックス・ベクトルＱｎは、特定のインターレーシング・パターンＰｎに従って、Ｑｎ／２をＱｎ／２＋ｎ／２とインターレースすることにより取得されることが可能である。「０」から「ｎ−１」の範囲内のインデックスのみに基づいて、出力ベクトルのｎビットの各々に関してビット信頼度メトリックが取得され得る場合に、算術特性は充足される。［８］のＰＷシーケンスでは、各々のカーネル情報ビットの信頼度は、「０」から「ｎ−１」の範囲内で各々のビット・インデックスのバイナリ表現に関してβ展開（β  ｅｘｐａｎｓｉｏｎ）を計算することにより決定されることが可能である。これらのビット信頼度の対応するベクトルの要素βｎは、インデックス・ベクトルＱｎを取得するための順序で格納されてもよいし、ランク・ベクトルＲｎを取得するための順序で格納されてもよい。
【０１１６】
図１２をここで参照すると、本発明の幾つかの例示的な実施形態によるｗ＝４の場合の入れ子状、再帰的、及び算術特性を利用するビット・パターン生成器４４００が示されている。幾つかの具体例において、ビット・パターン・ベクトルｂｋ，ｎが入れ子状、再帰的、及び算術特性に従う場合に、例示的なビット・パターン生成器４４００は、ｋ及びｎの特定の組み合わせについてビット・パターン・ベクトルｂｋ，ｎを取得することが可能である。ここで、再帰的回路４４０１は、ｎ−ｋの値を、（ｎ−ｋ）番目に高いビット信頼度を有するビットのインデックスＱｎ（ｎ−ｋ）に変換するために使用されることが可能である。この再帰的回路４４０１は、先行するインデックス・ベクトル｛Ｑｎ／２（ｋ），Ｑｎ／４（ｋ），Ｑｎ／８（ｋ），．．．｝から、要素の再帰的な組み合わせに基づいてＱｎ（ｎ−ｋ）を取得するために、再帰的な特性を利用することができる。幾つかの具体例において、注目すべきことに、連続的なインデックス・ベクトルそれぞれの全体を解凍（ｕｎｐａｃｋｉｎｇ）するのではなく、解凍は、Ｑｎ（ｎ−ｋ）を取得するために必要とされる特定の要素のみをターゲットにすることが可能である。ＰＷシーケンスの場合、モジュールは、インターレースを実行する回路に加えて、インターレース・パターン｛Ｐ１，Ｐ２，Ｐ４，．．．，Ｐｎｍａｘ｝の全部又は一部を格納するためのＲＯＭを含むことが可能である。
【０１１７】
幾つかの具体例において、注目すべきことに、対称特性をも活用することにより、このＲＯＭは１ｋビットという合計容量の必要性を有することができる。この顕著な改善に関するリファレンスを提供するために、［８］の説明を考察することとし、ベクトルＰｎは、｛Ｐ２，Ｐ４，．．．，Ｐｎ｝に基づいてＱｎを生成する技術とともに規定される。ここで、Ｐｎは対称性を満足するバイナリ・ベクトルである。ｎは実行時に｛Ｐ２，Ｐ４，Ｐ８，．．．，Ｐ１０２４｝の間で変化することが可能であるので、｛Ｑ２，Ｑ４，Ｑ８，．．．，Ｐ１０２４｝を生成する能力が要求される。その結果、｛Ｐ２，Ｐ４，Ｐ８，．．．，Ｐ１０２４｝の全てを生成する能力が必要とされる。本発明の例示的な実施形態によれば、Ｐｎの対称性を利用することにより、Ｐｎベクトルは｛Ｐ２，Ｐ４，Ｐ８，．．．，Ｐ１０２４｝それぞれの前半のみを格納することにより生成されることが可能である。ここで、｛Ｐ２，Ｐ４，Ｐ８，．．．，Ｐ１０２４｝の全てに合計１０２３ビットを与える場合に、Ｐｎの前半を格納するためにｎ／２ビットが必要とされる。このように、再帰的回路は、Ｑｎ（ｎ−ｋ）を得るために、圧縮された情報を解凍するものと考えることができる。
【０１１８】
これに続いて、算術回路４４０２は、（ｎ−ｋ）次のランクを有するビットのインデックスＱｎ（ｎ−ｋ）を、ビット信頼度メトリックβＱｎ（ｎ−ｋ）に変換する算術特性を利用することができる。この値は、レジスタ４４０３に格納され、ビット・パターン・ベクトルｂｋ，ｎを生成するプロセスを通じて使用されることが可能である。
【０１１９】
より具体的には、ブロック条件付けプロセスのｔ＝|￣ｎ／ｗ￣|個の連続的なステップそれぞれの間に、カウンタｃ４２０３は、「０」から「ｔ−１」までインクリメントされ、ビット・パターン・ベクトルｂｋ，ｎの連続的なｗ要素サブ・セットに関するビット・インデックス｛ｃｗ，ｃｗ＋１，ｃｗ＋２，．．．，ｃｗ＋ｗ−１｝を取得するために使用することが可能である。幾つかの具体例において、これは図１２に示されるように、乗算器４４０４とｗ−１個の加算器４４０５のバンクとの配置を利用して達成されてもよい。これに続いて、算術回路のｗ個のレプリカ４４０６のバンクは、対応するビット信頼度｛β［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］｝を算出するために使用されることが可能であり、次いでこれらはｗ個の比較器４４０７のバンクを利用して（Ｑｎ（ｎ−ｋ））と比較され、ビット・パターン・ベクトルｂｋ，ｎの対応するｗ個の要素を獲得する。ＰＷシーケンスにおいて、より大きなβ展開値はより大きなビット信頼度を暗示しており、それでｗ個の比較器４４０７のバンクは、対応するビット信頼度｛β［ｃｗ］，β［ｃｗ＋１］，β［ｃｗ＋２］，．．．，β［ｃｗ＋ｗ−１］｝がβ（Ｑｎ（ｎ−ｋ））以上であるか否かを決定することにより、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝４２０４を取得する。
【０１２０】
注目すべきことに、ビット・パターン・ベクトルｂｋ，ｎの再帰的特性を利用することにより、省電力化を達成する可能性があり得る。例えば、ＰＷシーケンスの場合に、再帰的特性は、カーネル情報ブロック中のビット間の関係を決定するために使用されることが可能である。より具体的には、特定のビットが凍結ビットとして選ばれる場合、これは、特定の他のビットもまた凍結ビットとして選ばれることを確実にする、と判断されてもよい。特定のビットが情報ビットとして選ばれる場合、これは、特定の他のビットもまた情報ビットとして選ばれることを確実にする、と判断されてもよい。これは、対応するビット・パターン・ビットが、プロセスの先行するステップで行われている判断に基づいて決定され得る場合は常に、プロセスの特定のステップの間に、特定の算術回路をディセーブルにするために、図１２のビット・パターン生成器４４００で利用され得る。
【０１２１】
幾つかの具体例において、ビット信頼度がビット・インデックスの簡易な関数である符号化ブロック条件付けの場合に、図１２のアプローチは更に簡略化され得ることが想定されている。ここで、符号化ブロック条件付けプロセスのｔ＝|￣ｎ／ｗ￣|個の連続的なステップの各々の間に、カウンタｃ４２０３は、「０」から「ｔ−１」までインクリメントされ、ｎ及びｋの値に依存して、ビット・パターン・ベクトルｂｋ，ｎの連続的なｗ要素のサブ・セットを提供する回路を制御するために使用される。
【０１２２】
図１３をここで参照すると、本発明の具体例に従って符号化ブロック条件付けプロセスの各ステップで特定のビット・パターンからｗビットを生成する回路が示されている。例えば、本発明の幾つかの例示的な実施形態に従って、図示の回路は：（ａ）ブロック・パンクチャリング；（ｂ）ブロック・ショートニング；（ｃ）ビット反転パンクチャリング；及び（ｄ）ビット反転ショートニングを含む。ブロック・パンクチャリング、ブロック・ショートニング、ビット反転パンクチャリング、及びビット反転ショートニング［１６］に関する適切な回路は、図１３ａ−１３ｄに示されている。ここで、乗算器４１０１及びｗ−１個の加算器４１０２のバンクは、カウンタｃ４２０３を、ビット・パターン・ベクトルの現在のサブ・セットにおけるビットのインデックス｛ｃｗ，ｃｗ＋１，ｃｗ＋２，．．．，ｃｗ＋ｗ−１｝に変換するために使用される。図１３ｃ及び１３ｄのビット反転方法の場合、各ビット・インデックスのｌｏｇ２（ｎ）ビット・バイナリ表現におけるビットの順序を反転し、反転されたビット・インデックス｛￣ｃｗ，￣ｃｗ＋１，￣ｃｗ＋２，．．．，￣ｃｗ＋ｗ−１｝を生成するために、ｗ個のリバース・モジュール４１０３のバンクが使用される。最終的に、ビット・インデックス又は反転されたビット・インデックスと、ｋ又はｎ−ｋとを比較するために、ｗ個の比較器のバンクが使用される。より具体的には、図１３ｂ及び１３ｄのショートニング方法では、対応するビット・インデックス又は反転されたビット・インデックスがｋ未満である場合に、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝は１に設定される。これに対して、図１３ａ及び１３ｃのパンクチャリング方法では、対応するビット・インデックス又は反転されたビット・インデックスがｎ−ｋ以上である場合に、ビット・パターン・ビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝は１に設定される。図１２と比較すると、算術モジュール４４０１及び再帰モジュール４４０２は図１３ａ−１３ｄに示される全てのケースで互いに相殺していることが観察されるであろう。図１３ｃ及び１３ｄのケースでは、算術モジュール４４０６の機能は、ビット反転動作４１０３によって実行される。
【０１２３】
凍結ビット挿入及び除外のための提案ハードウェア実装の具体例
幾つかのポーラー符号が［１７］で提案され比較されており、ファーウェイのシーケンスが、３ＧＰＰ  ＴＳＧ  ＲＡＮ  ＷＧ１  Ｍｅｅｔｉｎｇ＃９０［１８，Ａｌ６．１．４．２．２］において、３ＧＰＰニュー・ラジオ・ポーラー符号に選択された。［１７］によるファーウェイのシーケンスは、Ｎｍａｘ＝１０２４という最大マザー・コード・ブロック長に関して規定され、より短い２の冪乗マザー・ブロック長に関するシーケンスＱＮは、シーケンスの入れ子状特性を利用することにより取り出すことができる。例えば、Ｎ＝６４に関するシーケンスＱ６４は次の通りである：Ｑ６４＝［０，１，２，４，８，１６，３２，３，５，９，６，１７，１０，１８，１２，３３，２０，３４，２４，３６，７，１１，４０，１９，１３，４８，１４，２１，３５，２６，３７，２５，２２，３８，４１，２８，４２，４９，４４，５０，１５，５２，２３，５６，２７，３９，２９，４３，３０，４５，５１，４６，５３，５４，５７，５８，６０，３１，４７，５５，５９，６１，６２，６３］。ここで、シーケンスＱＮの各々の連続的な要素ＱＮ［ｕ］（ｕ∈［０，Ｎ−１］）は、ポーラー符号の次に大きな信頼度の非符号化ビットの位置（［０，Ｎ−１］の範囲内にある）を示し、ＱＮ［０］及びＱＮ［Ｎ−１］はそれぞれ最低及び最高の信頼できるビットの位置を与える。例えば、Ｑ６４［５］＝１６は、その位置にあるビット１６は、Ｑ６４［０］ないしＱ６４［４］の位置にあるビットよりも信頼できるが、Ｑ６４［６］ないしＱ６４［６３］の位置にあるビットよりは信頼できないことを示す。
【０１２４】
２つのポーラー・コード・レート・マッチング方法が［１９］で提案され比較ており、オプション２が３ＧＰＰ  ＴＳＧ  ＲＡＮ  ＷＧ１  Ｍｅｅｔｉｎｇ＃９０［１８，Ａｌ６．１．４．２．３］で選択されている。［１９］によるオプション２は、サブ・ブロック・インターリーバを規定しており、ポーラー符号化ビットを３２個の等しい長さのサブ・ブロックに分解し、インターリーバ・パターンπ＝［０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１］に従って並べ替えられる。ここで、インターリーバ・パターンπの各要素π［ｍ］（ｍ∈［０，３１］）は、位置ｍにおけるインターリーブ後のサブ・ブロックが供給される元の位置（［０，３１］の範囲内にある）を示す。例えば、π［９］＝１６は、位置９のインターリーブ後のサブ・ブロックは、インターリーブ前に位置１６にあったサブ・ブロックから供給されることを示す。更に、非符号化ブロック長Ｋ及び符号化ブロック長Ｍに依存して、［１９］のオプション２は、マザー・コード・ブロック長Ｎの選択と、パンクチャリング、ショートニング、又は反復の選択とを支配するルールを規定する。重要なことに、［１９］のオプション２はまた、レート・マッチング方式の他の態様全てに依存する、凍結ビットの選択を支配するルールも規定している。
【０１２５】
より具体的には、レート・マッチング方式は、Ｋ個の情報及び巡回冗長検査（ＣＲＣ）ビットにより、Ｎ個の非符号化ビットのうちのどれが提供されるかに影響する。残りのＮ−Ｋ個の非符号化ビットには、ユーザー装置識別子（ＵＥ−ＩＤ）ビットによりスクランブルされてもよい凍結ビットが提供される。レート・マッチングがない場合、Ｋ情報及びＣＲＣビットの位置は、シーケンスＱＮを利用して、最高信頼度を有するＫ個の非符号化ビットを識別することにより選択され、他の全ての非符号化ビットは凍結になる。しかしながら、レート・マッチングが使用される場合、これは、シーケンスとは独立に、シーケンスを適用する前に、一群の凍結ビットが識別されることを必要とする。これに続いて、Ｋ情報及びＣＲＣビットは、シーケンスＱＮを利用して最高信頼度を有するものを識別することによって、残りの非符号化ビット内に配置され、他の全ての残りの非符号化ビットは凍結になる。
【０１２６】
このセクションは、凍結ビット挿入及び除外プロセスを複数のビットに関して一度に実行し、少ない数のクロック・サイクルを利用してそれらを完了させることが可能なハードウェア実装例を提案する。より具体的には、これは、ポーラー符号化前に、凍結ビットが、情報ビット及びＣＲＣビットとインターレースされることを許容する。同様にこれは、ポーラー復号化後に、凍結ビットが、情報ビット及びＣＲＣビットからデインターレースされることを許容する。提案されるアプローチの具体例はまた、パリティ・チェック（ＰＣ）ビットをインターレース及びデインターレースするように構成されることも可能である。提案されるハードウェア実装例は、ソーティングすること、インターリービングすること、又は他の複雑な動作を実行することのための回路を必要とせず、事前に算出される凍結ビット位置又は中間変数を格納するために過剰な量のＲＯＭも必要としない。提案されるハードウェア実装例のうちの幾つかの想定される具体例を、以下詳細に説明する。
【０１２７】
図１６、２１、２５に示されているように、第１サブ・プロセス４７０１の間に、幾つかの提案されるハードウェア実装例は、ｗＱ個の非符号化ビット位置を減少する信頼度の順に一度に考察し、各々の連続的な非符号化ビットがレート・マッチングにより凍結されるか否かを考察する。これは、レート・マッチングにより凍結にされないビットの数Ｋが見出されるまで続き、その後、Ｋ番目に高く信頼できる凍結ビットの信頼度が決定され、閾値信頼度３８０４として言及される。図１６、２１−２４、２６に示されているように、第２サブ・プロセス４７０２の間に、ｗＲ個の非符号化ビット位置がそれらの自然な順に一度に考察される。場合、ｗＲ個の非符号化ビット位置の各々は、信頼度が閾値信頼度３８０４を下回らない場合であって、それがレート・マッチングにより凍結にされない場合には、情報又はＣＲＣビットであると決定され、そうでない場合は凍結ビットであると決定される。このように、第２サブ・プロセス４７０２を通じて、ビット・パターンはｗＲ個のビットで一度に生成され（３４０９）、このサブ・プロセスは各々の非符号化ビットが情報ビットであるか又はＣＲＣビットであるか、あるいはそれが凍結ビットであるか否かを識別する。同時に、ビット・パターンは、それらの自然な順番に一度にｗＲ個の非符号化ビットをインターレース（１０１）又はデインターレース（１０２）するために使用されることが可能である。より具体的には、情報及びＣＲＣビットは、ポーラー符号化の間に凍結ビット挿入１０１を実装するために、第２サブ・プロセス４７０２を通じて凍結ビットともにインターレースされることが可能である。同様に、情報及びＣＲＣビットは、ポーラー復号化の間に凍結ビット除去１１２を実装するために、第２サブ・プロセス４７０２を通じて凍結ビットからデインターレースされることが可能である。
【０１２８】
凍結ビット挿入及び除去のための幾つかの提案ハードウェア実装例は、図１６で図式的に詳細に説明されており、上半分及び下半分それぞれが第１及び第２サブ・プロセス４７０１及び４７０２に対応する。この図は以下に説明されるように４組のＲＯＭ４２０２、３８０１、４２０３、４２０４を含む。図１６に示されるこれらのＲＯＭ及び論理部の動作は、以下に説明されるように、コントローラ４２０１により制御される。
【０１２９】
１）ＲＯＭｓ
図１６に示されるように、幾つかの提案ハードウェア実装例は、次のような４組のＲＯＭを使用する。
【０１３０】
・リバース・シーケンスＲＯＭのセット４２０２は、一群のリバース・シーケンス｛Ｑ←３２，Ｑ←６４，Ｑ←１２８，．．．，Ｑ←１０２４｝を格納する。ここで、リバース・シーケンスＱ←Ｎの連続的な要素それぞれＱ←Ｎ［ｕ］＝ＱＮ［Ｎ−ｕ−１］（ｕ∈［０，Ｎ−１］）は、ポーラー符号の次に少ない信頼度の非符号ビットの位置（［０，Ｎ−１］の範囲内にある）を示し、Ｑ←Ｎ［０］及びＱ←Ｎ［Ｎ−１］はそれぞれ最高及び最低の信頼度のビットを与える。
【０１３１】
・ランクＲＯＭのセット３８０１は、一群のランク・シーケンス｛Ｒ３２，Ｒ６４，Ｒ１２８，．．．，Ｒ１０２４｝を格納する。ここで、ランク・シーケンスＲＮの各々の要素ＲＮ［ｕ］（ｕ∈［０，Ｎ−１］）は、ポーラー符号の対応する非符号化ビットの信頼度ランキング（［０，Ｎ−１］の範囲内にある）を示し、より低い値のＲＮ［ｕ］はより高い信頼度を示す。例えば、ＲＮ［ｕ１］＝０及びＲＮ［ｕ２］＝Ｎ−１はそれぞれ、非符号化ビットｕ１及びｕ２が最高及び最低の信頼度ビットであることを示す。反転シーケンスＱ←Ｎ及びランク・シーケンスＲＮの関係は、Ｑ←Ｎ［ＲＮ［ｕ］］＝ｕである。
【０１３２】
デインターリーバＲＯＭのセット４２０３は、一群のデインターリーバ・パターン｛π−１３２，π−１６４，π−１１２８，．．．，π−１１０２４｝を格納する。ここで、デインターリーバ・パターンπ−１Ｎの各々の要素π−１Ｎ［ｕ］（ｕ∈［０，Ｎ−１］）は、レート・マッチングの際に、位置ｕのポーラー符号化ビットがインターリーブされる先の位置（［０，Ｎ−１］の範囲内にある）を示す。デインターリーバ・パターンπ−１Ｎとインターリーバ・パターンπとの間の関係は、π［|_π−１Ｎ［ｕ］・３２／Ｎ_|］である。更に、|_π−１Ｎ［ｕ］・３２／Ｎ_|と同じ値を評価する、π−１Ｎにおける全ての要素π−１Ｎ［ｕ］は、π−１Ｎ内の連続的な位置で昇順に現れる。
【０１３３】
インターリーブ・シーケンスＲＯＭのセット４２０４は、一群のインターリーブされたシーケンス｛Ｑπ３２，Ｑπ６４，Ｑπ１２８，．．．，Ｑπ１０２４｝を格納する。ここで、インターリーブされたシーケンスＱπＮの各々の要素ＱπＮ［ｕ］は、ＱπＮ［ｕ］＝π−１Ｎ［Ｑ←Ｎ［ｕ］］として取得される。
【０１３４】
各々のリバース・シーケンスＲＯＭ４２０２及び各々のインターリーブ・シーケンスＲＯＭ４２０４内の各アドレスは、個々のシーケンスのｗＱ個の要素を格納し、ここで、ｗＱは２の冪乗である。より具体的には、各々のリバース・シーケンスＱ←ＮのｗＱ個の連続的な要素の連続的なグループ各々は、図１７でＮ＝６４及びｗＱ＝８に関して例示されているように、対応するリバース・シーケンスＲＯＭ４２０２の連続的なアドレスに格納される。同様に、各々のインターリーブ・シーケンスＱπＮのｗＱ個の連続的な要素の連続的なグループ各々は、図１８でＮ＝６４及びｗＱ＝８に関して例示されているように、対応するインターリーブ・シーケンスＲＯＭ４２０４の連続的なアドレスに格納される。より具体的には、これらのＲＯＭ４２０２、４２０４内の各要素は、Ｑ←Ｎ［ｃ，ｉ］＝Ｑ←Ｎ［ｃ・ｗＱ＋ｉ］、及びＱπＮ［ｃ，ｉ］＝ＱπＮ［ｃ・ｗＱ＋ｉ］に従って取得され、ここでｃ∈［０，Ｎ／ｗＱ−１］は対応するアドレスであり、ｉ∈［０，ｗＱ−１］はそのアドレス内の要素のインデックスである。
【０１３５】
各々のデインターリーバＲＯＭ４２０３及び各々のランクＲＯＭ３８０１内の各アドレスは、個々のシーケンスのｗＲ個の要素を格納し、ここで、ｗＲは、ｗＱとは独立に選択されてもよい２の冪乗である。より具体的には、各々のデインターリーバ・パターンπ−１ＮのｗＲ個の連続的な要素の連続的なグループ各々は、図１９でＮ＝６４及びｗＲ＝４に関して例示されているように、対応するデインターリーバＲＯＭ４２０３の連続的なアドレスに格納される。同様に、各々のランク・シーケンスＲＮのｗＲ個の連続的な要素の連続的なグループ各々は、図２０でＮ＝６４及びｗＲ＝４に関して例示されているように、対応するランクＲＯＭ３８０１の連続的なアドレスに格納される。より具体的には、これらのＲＯＭ４２０３、３８０１内の各要素は、π−１Ｎ［ｃ，ｉ］＝π−１Ｎ［ｃ・ｗＲ＋ｉ］、及びＲＮ［ｃ，ｉ］＝ＲＮ［ｃ・ｗＲ＋ｉ］に従って取得され、ここでｃ∈［０，Ｎ／ｗＲ−１］は対応するアドレスであり、ｉ∈［０，ｗＲ−１］はそのアドレス内の要素のインデックスである。
【０１３６】
Ｎ＜ｗＱ又はＮ＜ｗＲである場合に、対応するＲＯＭ４２０２，３８０１，４２０３，４２０４に格納される各シーケンスは、ＲＯＭのシングル・アドレスを満たすために、値Ｎ−１を有するダミー要素をｗＱ−Ｎ個またはｗＲ−Ｎ個付加されてもよいことに留意を要する。Ｎのサポートされる値それぞれに対応する個々のＲＯＭで同じタイプのシーケンスを格納するのではなく、これらのシーケンスは、単独のよりＲＯＭの異なるアドレス空間内に格納されることが可能であることに留意を要する。この場合、Ｎの値は、ルックアップ・テーブル３８０３をインデックスするために使用されることが可能であり、これは対応するシーケンスの開始アドレスを識別する。
【０１３７】
ＲＯＭ４２０２、３８０１、４２０３、４２０４の全てのエントリが、ｌｏｇ２（Ｎｍａｘ）＝１０ビットの幅を有する固定小数点数を利用して格納されると仮定すると、Ｎ∈｛３２，６４，１２８，．．．，１０２４｝に対する全てのシーケンスＱ←Ｎ，ＱπＮ，π−１Ｎ，及びＲＮを格納するために必要な合計容量は、７８．７５ｋビットである。代替的に、ｌｏｇ２（Ｎ）ビットという異なる幅が、Ｎの異なる値に関して固定小数点数を格納するために使用される場合、合計容量は７１．６２ｋビットまで削減されることが可能である。
【０１３８】
２）論理部及びコントローラ
図１６に示されるように、凍結ビット挿入及び除去のための幾つかの提案されるハードウェア実装例は、４組のＲＯＭ４２０２、３８０１、４２０３、４２０４と、様々な論理回路とを有する。これらは、図２１のフローチャートに従って、図１６に示されるコントローラ４２０１の制御の下で動作する。上述したように、幾つかの提案されるハードウェア実装例は、２つのサブ・プロセス４７０１及び４７０２を利用して凍結ビットの挿入及び除去のプロセスを完了し、これらは図２１の左半分及び右半分に対応する。
【０１３９】
第１サブ・プロセス４７０１の開始時に、情報及びＣＲＣビットの数Ｋと、レート・マッチング後に残っているポーラー符号化ビットの数Ｍとの関数として、マザー・コード・ブロック・サイズＮを算出するために図１６のＮ論理部４２０５が使用される。図２１に示されるように、Ｍ＜Ｎが充足されない場合、ランク閾値ｋをＫに設定することにより、第１サブ・プロセス４７０１は速やかに終了することが可能であり（４７０４）、ここで、ｋは上述した信頼度閾値３８０４を実現する。そうでない場合、サブ・プロセス４７０１は、ランク閾値ｋ３８０４を決定するために更なる計算を使用しなければならない。
【０１４０】
この場合、コントローラ４２０１は、図１６に示されるカウンタｃ１及びｃ２をゼロにリセットする（４７０５）。連続的なクロック・サイクルにおいて、Ｎの特定の値に対応する、反転シーケンスＲＯＭ４２０２及びインターリーブ・シーケンスＲＯＭ４２０４の連続的なアドレスが、各クロック・サイクルでインクリメントされるカウンタｃ１（４２０６）を利用してインデックスされる。図１６及び２１に示されるように、反転シーケンスＱ←Ｎ及びインターリーブ・シーケンスＱπＮのｗＱ個の連続的な要素Ｑ←Ｎ［ｃ１，０］ないしＱ←Ｎ［ｃ１，ｗＱ−１］及びＱπＮ［ｃ１，０］ないしＱπＮ［ｃ１，ｗＱ−１］が、それぞれ反転シーケンスＲＯＭ４２０２及びインターリーブ・シーケンスＲＯＭ４２０４から読み込まれる（４７０７，４７０８）。
【０１４１】
反転シーケンス及びインターリーブ・シーケンスＲＯＭ４２０４，４２４０から読み込まれた連続的な一群の要素の各々は、図１６に示される第１群のｆ論理部４２０７に提供される。図２１に示されるように、このｆ論理部４２０７は、ｉ∈［０，ｗＱ−１］の各々の値についてｂ１［ｉ］＝ｆ（Ｋ，Ｍ，Ｎ，Ｑ←Ｎ［ｃ１，ｉ］，ＱπＮ［ｃ１，ｉ］）を並列的に計算することにより（４７０９）、ｗＱ個のバイナリ・フラグのセットを取得する：
【数５】
2020532927.tif 000007
【０１４２】
各々のクロック・サイクルで取得されるバイナリ・フラグｂ１［０］ないしｂ１［ｗＱ−１］は、図１６に示されるようにアキュムレータ論理部４２０８に提供される。図２１に示されるように、これはインデックスｉを利用し、ｉは、ｂ１［０］からｂ１［ｗＱ−１］の順にバイナリ・フラグを考慮するために、初期に０に設定され（４７１０）、ｗＱ−１に向かってインクリメントされる（４７１２，４７１１）。同時に、バイナリ・フラグが値「１」を有する各々のたびに、カウンタｃ２（４２０９）がインクリメントされる（４７１４，４７１３）。カウンタｃ２が値Ｋに到達すると（４７１５）、閾値ランクｋ３８０４は、ｃ１ｗＱ＋ｉ＋１に等しく設定され（４７１６）、第１サブ・プロセス４７０１は完了する。より具体的には、第１サブ・プロセス４７０１は、ｃ２≧Ｋが充足されるまで連続的なクロック・サイクルを通じて継続し（４７１７）、その条件は典型的には、反転シーケンス及びインターリーブ・シーケンスＲＯＭ４２０２，４２０４の最終アドレスのインデックスにｃ１が到達する前に生じる。
【０１４３】
図１６及び２１に示されるように、閾値ランクｋ３８０４はレジスタ４２１０に格納され、その結果、ｋは第２サブ・プロセス４７０２を通じて使用されることが可能である。第２サブ・プロセス４７０２の開始時に、コントローラ４２０１は図１６に示されるカウンタｃ３（４２０３）をゼロにリセットする（４７１８）。連続的なクロック・サイクルにおいて、Ｎの特定の値に対応するデインターリーバＲＯＭ４２０３及びランクＲＯＭ３８０１の連続的なアドレスは、カウンタｃ３を利用してインデックスされ、カウンタｃ３は、ｃ３≧Ｎ／ｗＲ−１が充足されるまで（４７２９）、各クロック・サイクルでインクリメントされる（４７２１）。図１６及び２１に示されるように、デインターリーバ・パターンπ−１Ｎ及びランク・シーケンスＲＮのｗＲ個の連続的な要素π−１Ｎ［ｃ３，０］ないしπ−１Ｎ［ｃ３，ｗＲ−１］及びＲＮ［ｃ３，０］ないしＲＮ［ｃ３，ｗＲ−１］が、それぞれデインターリーバＲＯＭ４２０３及びランクＲＯＭ３８０１から読み込まれる（４７１９，４７２０）。
【０１４４】
連続的なクロック・サイクルの各々でデインターリーバＲＯＭ４２０３から読み込まれる連続的な要素群の各々は、図１６に示される第２群のｆ論理部４２１１に提供される。第１及び第２群のｆ論理部は同時には使用されないので、それらは、第１サブ・プロセス４７０１で提供される入力と第２サブ・プロセス４７０２で提供されるものとの間で多重化することによ、同じハードウェアを共有できることに留意を要する。図２１に示されるように、このｆ論理部は、ｉ∈［０，ｗＲ−１］の各々の値についてｂ２［ｉ］＝ｆ（Ｋ，Ｍ，Ｎ，ｃ３ｗＲ＋ｉ，π−１Ｎ［ｃ３，ｉ］）を並列的に計算することにより（４７２２）、ｗＲ個のバイナリ・フラグのセットを取得する（４７２６，４７２７，４７２８）。同時に、各々の連続的なクロック・サイクルでランクＲＯＭ３８０１から読み込まれる連続的な要素群の各々は、図１６に示されるｗＲ個の比較器３８０２のセットに提供される。図２１に示されるように、これらの比較器は、ｉ∈［０，ｗＲ−１］の各々の値についてｂ３［ｉ］＝ＲＮ［ｃ３，ｉ］＜ｋを並列的に計算することにより（４７２３）、ｗＲ個のバイナリ・フラグ４２０４のセットを取得する。次いで、バイナリ・フラグｂ２［０］ないしｂ２［ｗＲ−１］及びｂ３［０］ないしｂ３［ｗＲ−１］がｗＲ個のＡＮＤゲート４２１２に提供され、ＡＮＤゲートは、図２１に示されるように、ｉ∈［０，ｗＲ−１］の各々の値についてｂ４［ｉ］＝（ｂ２［ｉ］  ＡＮＤ  ｂ３［ｉ］）を計算することにより、ｗＲ個のバイナリ・フラグのセットを得る。テーブル２２ないし２４はビット・パターンｂ４［０］ないしｂ４［ｗＲ−１］（３４０９）を示し、これらは、例えば反復、ショートニング、及びパンクチャリングが使用される第２サブ・プロセス４７０２の各クロック・サイクルで生成される。
【０１４５】
第２サブ・プロセス４７０２の連続的なクロック・サイクルの各々において、ｂ４［０］ないしｂ４［ｗＲ−１］は、図１６及び２１に示されるように、ｗＲ個の非符号化ビットの連続的なセットの各々を並列的にインターレース（１０１）又はデインターレース（１０２）するために使用されることが可能である（４７２５）。値「１」を有するｂ４［０］ないしｂ４［ｗＲ−１］のビットの各々は、対応する非符号化ビットは情報又はＣＲＣビットによって提供されることを示す。同様に、値０を有するビット・パターン・ビットの各々は、対応する非符号化ビットが、ＵＥ−ＩＤによりスクランブルされ得る凍結ビットであることを示す。ポーラー符号化の間に、図１６のインターレーサは、先入れ先出し（ＦＩＦＯ）バッファリングに基づいて動作する。各クロック・サイクルにおいて、入力ＦＩＦＯバッファは、対応するビット・パターンにおける１の数に等しい数の情報及びＣＲＣビットを供給する。一方、第２入力ＦＩＦＯバッファは、ビット・パターンにおける０の数に等しい数のＵＥ−ＩＤスクランブル凍結ビットを供給する。代替的に、ＵＥ−ＩＤスクランブルが使用されず、全ての凍結ビットが「０」の値を採用する場合、第２ＦＩＦＯバッファは、対応する数の０値ビットを供給する回路で置換されることが可能である。次いで、図１６のインターレーサ１０１は、対応するビット・パターンに従って、情報、ＣＲＣ、及び凍結ビットをインターレースし、第２サブ・プロセス４７０２の各クロック・サイクルでｗＲ個の非符号化ビットを並列的に生成する。同様に、ポーラー復号化の間に、図１６のデインターレーサ１１２は、各クロック・サイクルでｗＲ個の非符号化ビットに対する逆の動作を実行することができ、情報及びＣＲＣビットは出力ＦＩＦＯバッファに提供される。
【０１４６】
凍結ビットの挿入及び除去プロセスを完了するために必要なクロック・サイクルの合計数は、第１及び第２サブ・プロセス４７０１、４７０２の各々で使用される数の合計によって与えられる。図２５は、ｗＱ＝１の最悪のケースに関し、第１サブ・プロセス４７０１を完了するために必要なクロック・サイクル数を、Ｋ及びＭの関数として特徴付けている。ｗＱがより高い２の冪乗を採用する場合、必要とされるクロック・サイクル数は、図２５に示されるものを線形にスケール・ダウンし、天井をとること（ｃｅｉｌｉｎｇ）により取得されることが可能である。ショートニングが使用される場合、Ｋ／Ｍ＞７／１６の符号化レートにおいて、より多数のクロック・サイクルが必要とされることが分かる。その理由は、ショートニングは、凍結ビットについて最も信頼できる非符号化ビット位置の幾つかを使用するからである。パンクチャリングを使用する場合、より少ない数のクロック・サイクルが必要とされ、なぜならこれは典型的には凍結ビットについて最も信頼できないビット位置を使用するからである。より具体的には、ｗＱ＝１の場合の第１サブ・プロセス４７０１で使用されるクロック・サイクル数は、ショートニング又はパンクチャリングの場合、ｋ（３８０４）に等しい。対照的に、上述したように、反復を使用する場合、クロック・サイクルは不要である。しかしながら、第１サブ・プロセス４７０１は、ポーラー符号化の間ではＣＲＣ生成及びインターリーブと並行して、ポーラー復号化の間ではチャネル・インターリーブと並行して完了できることに留意を要する。これにより、第１サブ・プロセス４７０１は、追加的な遅延を必ずしも課す必要がない。第２サブ・プロセス４７０２を完了するために必要とされるクロック・サイクル数は、ｗＲ＝１の場合の最悪のケースに関し、図２６に特徴付けられているように、|￣Ｎ／ｗＲ￣|により与えられる。ｗＲがより高い２の冪乗の値を採用する場合、必要とされるクロック・サイクル数は、図２６に示されるものを線形にスケール・ダウンし、天井をとることにより取得されることが可能である。第２サブ・プロセス４７０２は、非符号化ビットをポーラー・エンコーダ・カーネルへ流すこと、あるいはポーラー・デコーダ・カーネルから非符号化ビットを流すことを、それぞれの動作に応じて追加的な遅延を課すことなく行うことができる。
【０１４７】
このセクションは、凍結ビット挿入及び除去プロセスを幾つものビットに対して一度に実行し、少ない数のクロック・サイクルを利用してそれらを完了させることが可能な提案される幾つかのハードウェア実装例を含む。より具体的には、これは、ポーラー符号化前に、凍結ビット（ＵＥ−ＩＤビットを利用してスクランブルされてもよい）が、情報ビット及びＣＲＣビットとインターレースされることを許容する。同様にこれはポーラー復号化の後に、凍結ビットが情報及びＣＲＣビットからデインターレースされることを許容する。提案される幾つかのハードウェア実装例は、ソーティング、インターリービング、又は他の複雑な処理を実行するための回路を必要とせず、また、事前に算出される凍結ビット位置及び中間変数を格納するために過剰に多くのＲＯＭを要求することもない。幾つかの、そして場合によっては全ての、提案ハードウェア実装の動作は、他のポーラー符号化又は復号化の動作とともに実行されることが可能であり、従ってそれらは追加的な如何なる遅延も課さない。
【０１４８】
図１４を参照すると、本発明の幾つかの例示的な実施形態に従ってビット・パターン生成器により実行されるポーラー符号化処理の上位レベル・フローチャート１４００が示されている。フローチャートは、１４０２において、ビット・パターン生成器（３４０３）が、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行することを含む。１４０４において、フローチャートは、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントすることに移行する。１４０６において、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）から（ｗ）ビットの連続的なサブ・セットが提供され；ビット・パターン・ベクトルは「ｎ」ビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用する。
【０１４９】
図１５をここで参照すると、本発明の幾つかの例示的な実施形態によるポーラー・エンコーディングを実装するために使用されることが可能な典型的なコンピューティング・システム１５００が示されている。この種のコンピューティング・システムはワイヤレス通信ユニットで使用されてもよい。当業者はまた、他のコンピュータ・システム又はアーキテクチャを利用して本発明をどのように実装するかも認識するであろう。コンピューティング・システム１５００は、例えば、デスクトップ、ラップトップ又はノートブック・コンピュータ、携帯コンピューティング・デバイス（ＰＤＡ、セル・フォン、パームトップ等）、メインフレーム、サーバー、クライアント、又は、他の任意のタイプの専用若しくは汎用のコンピューティング・デバイスを、所与のアプリケーション又は環境に望ましい又は相応しいように表現することができる。コンピューティング・システム１５００は、プロセッサ１５０４等の１つ以上のプロセッサを含むことが可能である。プロセッサ１５０４は、例えば、マイクロプロセッサ、マイクロコントローラ、又は他の制御論理部などの汎用又は専用の処理エンジンを利用して実装されることが可能である。この例では、プロセッサ１５０４はバス１５０２又は他の通信媒体に接続される。幾つかの具体例において、コンピューティング・システム１５００は、ポーラー・エンコーディングを実装するためにそこに格納される実行可能コードを有する非一時的な有形コンピュータ・プログラム・プロダクトであってもよい。
【０１５０】
コンピューティング・システム１５００はまた、プロセッサ１５０４により実行されるべき情報及び命令を格納するために、ランダム・アクセス・メモリ（ＲＡＭ）又は他のダイナミック・メモリ等のメイン・メモリ１５０８を含むことも可能である。メイン・メモリ１５０８はまた、プロセッサ１５０４により実行される命令の実行中に、一時的な変数又は他の中間的な情報を格納するために使用されてもよい。コンピューティング・システム１５００は、同様に、プロセッサ１５０４に関する静的な情報及び命令を格納するために、バス１５０２に結合されるリード・オンリ・メモリ（ＲＯＭ）又はその他のスタティック・ストレージ・デバイスを含むことができる。
【０１５１】
コンピューティング・システム１５００はまた、例えばメディア・ドライブ１５１２、及びリムーバブル・ストレージ・インターフェース１５２０を含むことが可能な情報ストレージ・システム１５１０を含むことも可能である。メディア・ドライブ１５１２は、ハード・ディスク・ドライブ、フロッピー・ディスク・ドライブ、磁気テープ・ドライブ、光ディスク・ドライブ、コンパクト・ディスク（ＣＤ）又はディジタル・ビデオ・ドライブ（ＤＶＤ）読み込み又は書き込みドライブ（Ｒ又はＲＷ）、又はその他の取り外し可能な又は固定的なメディア・ドライブ等の、固定的な又は取り外し可能な記憶媒体をサポートするためのドライブ又はその他の機構を含むことができる。記憶媒体１５１８は、例えば、ハード・ディスク、フロッピー・ディスク、磁気テープ、光ディスク、CD、又はＤＶＤ、又は、メディア・ドライブ1512によって読み書きされる他の固定的な又は取り外し可能な媒体を含んでもよい。これらの例が示すように、記憶媒体１５１８は、特定のコンピュータ・ソフトウェア又はデータをそこに格納したコンピュータ読み取り可能な記憶媒体を含むことができる。
【０１５２】
代替的な実施形態において、情報ストレージ・システム１５１０は、コンピュータ・プログラム又は他の命令若しくはデータが、コンピューティング・システム１５００にロードされることを可能にする他の同様なコンポーネントを含むことが可能である。そのようなコンポーネントは、例えば、プログラム・カートリッジ及びカートリッジ・インターフェース等のリムーバブル・ストレージ・ユニット1522及びインターフェース1520、リムーバブル・メモリ(例えば、フラッシュ・メモリ又は他のリムーバブル・メモリ・モジュール)及びメモリ・スロット、並びに、他のリムーバブル・ストレージ・ユニット１５２２及びインターフェース１５２０を含むことが可能であり、これらは、ソフトウェア及びデータが、リムーバブル・ストレージ・ユニット１５１８からコンピューティング・システム１５００へ転送されることを許容する。
【０１５３】
コンピューティング・システム１５００はまた、通信インターフェース１５２４を含むことも可能である。通信インターフェース１５２４は、ソフトウェア及びデータが、コンピューティング・システム１５００と外部デバイスとの間で転送されることを可能にするように使用されることが可能である。通信インターフェース１５２４の具体例は、モデム、ネットワーク・インターフェース（イーサーネット、又は他のＮＩＣカード等）、通信ポート（例えば、ユニバーサル・シリアル・バス（ＵＳＢ）ポート等）、ＰＣＭＣＩＡスロット及びカード等を含むことが可能である。通信インターフェース１５２４を介して転送されるソフトウェア及びデータは、電子的、電磁的、及び光学的な信号であるとすることが可能な信号の形式、あるいは通信インターフェース１５２４により受信されることが可能な他の信号の形式におけるものである。これらの信号はチャネル１５２８を介して通信インターフェース１５２４に提供される。このチャネル１５２８は信号を運ぶことが可能であり、無線媒体、有線又はケーブル、光ファイバ、又は他の通信媒体を利用して実装されてもよい。チャネルの幾つかの具体例は、電話回線、セルラー電話リンク、ＲＦリンク、ネットワーク・インターフェース、ローカル又はワイド・エリア・ネットワーク、及びその他の通信チャネルを含む。
【０１５４】
この文献では、「コンピュータ・プログラム・プロダクト」、「コンピュータ読み取り可能な媒体」等の用語は、例えば、メモリ１５０８、ストレージ・デバイス１５１８、又はストレージ・ユニット１５２２等の媒体を指すように一般的に使用されることが可能である。コンピュータ読み取り可能な媒体のこれら及び他の形態は、指定された動作をプロセッサに実行させるために、プロセッサ１５０４により使用するための１つ以上の命令を格納することが可能である。（コンピュータ・プログラムの形態にグループ化され得る又は他のグループ分けでもよい）「コンピュータ・プログラム・コード」と一般的に言及されるこの命令は、実行されると、本発明の実施形態の機能をコンピューティング・システム１５００に実行させるように動作可能である。コードは、プロセッサが、指定された動作を実行すること、そのように動作するためにコンパイルされること、及び／又は、そのように動作するために他のソフトウェア、ハードウェア、及び／又はファームウェア要素と結合されることを、直接的に引き起こすことが可能であることに留意を要する。
【０１５５】
要素がソフトウェアを利用して実装される実施形態において、ソフトウェアは、コンピュータ読み取り可能な媒体に格納されてもよいし、例えばリムーバブル・ストレージ・ドライブ１５２２、ドライブ１５１２、又は通信インターフェース１５２４を利用してコンピューティング・システム１５００にロードされてもよい。制御ロジック（この例では、ソフトウェア命令、又はコンピュータ・プログラム・コード）は、プロセッサ１５０４により実行されると、本願で説明される本発明の機能をプロセッサに実行させる。
【０１５６】
上述したように本明細書において本発明は本発明の実施形態の特定の具体例に関連して説明されている。しかしながら、添付の特許請求の範囲に記載されている本発明の範囲から逸脱することなく、様々な修正及び変形が行われてもよいこと、及び特許請求の範囲は上記の特定の例に限定されないことは、明白であろう。
【０１５７】
本願で議論されるような接続は、個々のノード、ユニット、デバイスから又はそれらへ、例えば中間的なデバイスを介して信号を転送するのに適した任意のタイプの接続であってもよい。従って、別異の暗示又は言及がない限り、接続は、例えば直接的な接続又は間接的な接続であるとすることが可能である。接続は、単独の接続、複数の接続、一方通行の接続、又は双方向の接続であることに関連して図示又は説明されることが可能である。しかしながら、異なる実施形態は接続の実装を変えてもよい。例えば、個別的な単一方向接続が双方向接続の代わりに使用されてもよいし、逆もまた可能である。更に、複数の信号を直列的に又は時分割方式で転送する単独の接続により、複数の接続が置換されてもよい。同様に、複数の信号を運ぶ単独の接続は、これらの信号の一部分を運ぶ複数の異なる接続に分けられてもよい。従って、信号を転送するために多くの選択肢が存在する。
【０１５８】
当業者は、本願で描写されたアーキテクチャは単なる例示に過ぎないこと、及び実際は、同じ機能を達成する多くの他のアーキテクチャが実装され得ることを認めるであろう。
【０１５９】
同じ機能を達成するコンポーネントの任意の配置が、所望の機能が達成されるように効果的に「関連」付けられる。従って、特定の機能を達成するために結合される本願における任意の２つのコンポーネントは、所望の機能が達成されるように、互いに「関連付け」られるものとして理解されることが可能である。同様に、そのように関連付けられる任意の２つのコンポーネントは、所望の機能を達成するように互いに「動作可能に接続される」又は「動作可能に結合される」ものとして見なすことも可能である。
【０１６０】
更に、上記の動作の間の境界は単に例示的なものであることを当業者は認識するであろう。複数の動作が単独の動作に結合されてもよいし、１つの動作が追加的な複数の動作に分散されてもよいし、複数の動作が時間的に少なくとも部分的にオーバーラップして実行されてもよい。更に、代替的な実施形態は、特定の動作についての複数のインスタンスを含むことが可能であり、動作の順序は様々な実施形態で変更されてよい。
【０１６１】
本発明は、例えばポーラー・デコーダの機能を実行するように構成されたマイクロプロセッサを含む集積回路デバイスに関連して本願で説明されている。しかしながら、本発明はそのような集積回路デバイスに限定されず、任意の代替的なタイプの動作機能を有する集積回路デバイスに等しく適用され得ることが、認識されるであろう。代替的なタイプの動作機能を有するそのような修正回路デバイスの具体例は、単なる例示として、特定用途向け集積回路（ＡＳＩＣ）デバイス、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）デバイスを含むことが可能であり、あるいは他のコンポーネント等と統合されてもよい。更に、本発明の例示の実施形態は、多くの場合、当業者に既知の電子コンポーネント及び回路を利用して実装されることが可能であるので、本発明の前提概念の理解及び認識のために、及び本発明を曖昧にしたり教示から逸脱したりしないように、必要であると考えられるものより豊富な程度で詳細は説明されていない。代替的に、回路及び／又はコンポーネントの具体例は、適切な方式で互いに相互接続される任意数の個々の集積回路又は個々のデバイスとして実装されてもよい。
【０１６２】
また、例えば具体例又はその一部分は、物理的な回路のソフト又はコード表現として、又は任意の適切なタイプのハードウェア記述言語におけるもののような物理的な回路に変換できる論理表現として実装されてもよい。
【０１６３】
また、本発明は、プログラム可能でないハードウェアに実装される物理デバイス又はユニットに限定されず、ミニコンピュータ、パーソナル・コンピュータ、ノートパッド、パーソナル・ディジタル・アシスタント、電子ゲーム、自動車及び他の埋め込みシステム、携帯電話、及び本願で一般的に「コンピュータ・システム」と称される種々の他の無線装置等の、適切なプログラム・コードに従って動作することにより所望のポーラー・エンコーディングを実行することが可能なプログラマブル・デバイス又はユニットにも適用することが可能である。
【０１６４】
しかしながら、他の修正、変形、及び代替もまた可能である。従って明細書及び図面は限定的な意味ではなく例示的に考えられるべきである。
【０１６５】
特許請求の範囲において、括弧内に配置された如何なる参照符号も特許請求の範囲を限定するものとして解釈されてはならない。「有する」という言葉は、請求項で列挙されているもの以外の他の要素やステップの存在を排除していない。更に、本願で使用されているような、ある（「ａ」又は「ａｎ」）という語は、１つ又は１つより多いものとして規定される。また、特許請求の範囲において「少なくとも１つの」及び「１つ以上の」等の導入語句の使用は、たとえ同じ請求項が導入語句「１つ以上の」又は「少なくとも１つの」、及び「ある」等の不定冠詞的な語を含んでいたとしても、不定冠詞的な語「ある」による別の発明特定事項の導入が、その導入された発明特定事項を含む何らかの特定の請求項を、その発明特定事項を１つだけ含む発明に限定することを意味するように解釈されるべきではない。同じことは、定冠詞的な語を使用する場合にも成り立つ。特に断らない限り、「第１」及び「第２」等の用語は、そのような用語が描写している要素どうしを任意に区別するために使用されている。従って、これらの用語はそのような要素の時間的又は他の優先順位を示すように必ずしも意図されてない。所定の複数の事項が相互に異なる請求項に記載されているという単なるその事実は、これらの事項の組み合わせが有用に利用され得ないことを意味しない。
【先行技術文献】
【非特許文献】
【０１６６】
【非特許文献１】[1]  E.  Arikan,  "Channel  polarization:  A  method  for  constructing  capacity-achieving  codes  for  symmetric  binary-input  memoryless  channels,"  IEEE  Transactions  on  Information  Theory,  vol.  55,  no.  7,  pp.  3051-3073,  July  2009.
【非特許文献２】[2]  K.  Niu  and  K.  Chen,  "CRC-aided  decoding  of  polar  codes,"  IEEE  Communications  Letters,  vol.  16,  no.  10,  pp.  1668-1671  ,  October  2012.
【非特許文献３】[3]  Huawei,  HiSilicon,  "Polar  code  construction  for  NR,"  in  3GPP  TSG  RAN  WG1  Meeting  #86bis,  Lisbon,  Portugal,  October  2016,  R1-1608862.
【非特許文献４】[4]  Huawei,  HiSilicon,  "Evaluation  of  channel  coding  schemes  for  control  channel,"  in  3GPP  TSG  RAN  WG1  Meeting  #86bis,  Lisbon,  Portugal,  October  2016,  R1-1608863.
【非特許文献５】[5]  CATT,  "Polar  codes  design  for  eMBB  control  channel,"  in  3GPP  TSG  RAN  WG1  AH  NRMeeting,  Spokane,  USA,  January  2017,  R1-1700242.
【非特許文献６】[6]  ZTE,  ZTE  Microelectronics,  "Rate  matching  of  polar  codes  for  eMBB,"  in  3GPP  TSG  RAN  WG1  Meeting  #88,  Athens,  Greece,  February  2017,  R1-1701602.
【非特許文献７】[7]  I.  Tal  and  A.  Vardy,  "List  decoding  of  polar  codes,"  in  201  1  IEEE  International  Symposium  on  Information  Theory  Proceedings,  July  201  1  ,  pp.  1-5.
【非特許文献８】[8]  Huawei,  HiSilicon,  "Sequence  design  for  polar  codes,"  in  3GPP  TSG  RAN  WG1  Meeting  #89,  Hangzhou,  China,  May  2017,  R1-1706966.
【非特許文献９】[9]  Qualcomm  Incorporated,  "Polar  code  information  bit  allocation  and  nested  extension  construction,"  in  3GPP  TSG  RAN  WG1  Meeting  #88,  Athens,  Greece,  February  2017,  R1-1702646.
【非特許文献１０】[10]  Nokia,  Alcatel-Lucent  Shanghai  Bell,  "Sequence  design  for  polar  codes,"  in  3GPP  TSG  RAN  WG1  Meeting  #89,  Hangzhou,  China,  May  2017,  R1  -1708834.
【非特許文献１１】[11]  NTT  DOCOMO,  "Sequence  design  of  polar  codes,"  in  3GPP  TSG  RAN  WG1  Meeting  #89,  Hangzhou,  China,  May  2017,  R1-1708489.
【非特許文献１２】[12]  Samsung,  "Design  of  a  nested  polar  code  sequences,"  in  3GPP  TSG  RAN  WG1  Meeting  #89,  Hangzhou,  China,  May  2017,  R1-1708051.
【非特許文献１３】[13]  G.  Sarkis,  I.  Tal,  P.  Giard,  A.  Vardy,  C.  Thibeault,  and  W.  J.  Gross,  "Flexible  and  low-complexity  encoding  and  decoding  of  systematic  polar  codes,"  IEEE  Transactions  on  Communications,  vol.  64,  no.  7,  pp.  2732-2745,  July  2016.
【非特許文献１４】[14]  C.  Leroux,  A.  J.  Raymond,  G.  Sarkis,  and  W.  J.  Gross,  "A  semi-parallel  successive-cancellation  decoder  for  polar  codes,"  IEEE  Transactions  on  Signal  Processing,  vol.  61  ,  no.  2,  pp.  289-299,  Jan  2013.
【非特許文献１５】[15]  G.  Berhault,  C.  Leroux,  C.  Jego,  and  D.  Dallet,  "Hardware  implementation  of  a  soft  cancellation  decoder  for  polar  codes,"  in  2015  Conference  on  Design  and  Architectures  for  Signal  and  Image  Processing  (DASIP),  Sept  2015,  pp.  1-8.
【非特許文献１６】[16]  Qualcomm  Incorporated,  "A  comprehensive  rate-matching  scheme  for  polar  codes  and  performance  evaluation,"  in  3GPP  TSG  RAN  WG1  Meeting  #88bis,  Spokane,  USA,  April  2017,  R1-1705634.
【非特許文献１７】[17]  Huawei,  "Summary  of  email  discussion  [NRAH2-1  1]  Polar  code  sequence,"  in  3GPP  TSG  RAN  WG1  Meeting  #90,  Prague,  Czech  Republic,  August  2017,  R1-1712174.
【非特許文献１８】[18]  MCC  Support,  "Draft  Report  of  3GPP  TSG  RAN  WG1  #90  v0.1.0,"  in  3GPP  TSG  RAN  WG1  Meeting  #90,  Prague,  Czech  Republic,  August  2017.
【非特許文献１９】[19]  MediaTek,  Qualcomm,  Samsung,  ZTE,  "Way  Forward  on  Rate-Matching  for  Polar  Code,"  in  3GPP  TSG  RAN  WG1  Meeting  #90,  Prague,  Czech  Republic,  August  2017,  R1-1715000.
【図１】
2020532927.tif 000008
【図２】
2020532927.tif 000009
【図３】
2020532927.tif 000010
【図４】
2020532927.tif 000011
【図５】
2020532927.tif 000012
【図６】
2020532927.tif 000013
【図７】
2020532927.tif 000014
【図８】
2020532927.tif 000015
【図９】
2020532927.tif 000016
【図１０】
2020532927.tif 000017
【図１１】
2020532927.tif 000018
【図１２】
2020532927.tif 000019
【図１３】
2020532927.tif 000020
【図１４】
2020532927.tif 000021
【図１５】
2020532927.tif 000022
【図１６Ａ】
2020532927.tif 000023
【図１６Ｂ】
2020532927.tif 000024
【図１７】
2020532927.tif 000025
【図１８】
2020532927.tif 000026
【図１９】
2020532927.tif 000027
【図２０】
2020532927.tif 000028
【図２１Ａ】
2020532927.tif 000029
【図２１Ｂ】
2020532927.tif 000030
【図２２】
2020532927.tif 000031
【図２３】
2020532927.tif 000032
【図２４】
2020532927.tif 000033
【図２５】
2020532927.tif 000034
【図２６】
2020532927.tif 000035
【国際調査報告】
2020532927.tif 000036
2020532927.tif 000037
2020532927.tif 000038
2020532927.tif 000039