(57)【要約】標準セルのレイアウトを効率的に生成するシステム及び方法について説明する。集積回路に用いられる標準セルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン領域として、フルトレンチシリサイドストラップを使用する。金属０の複数の単方向ルートは、各ルートがトレンチシリサイドコンタクトに接続する標準セルを横切って配置される。電源及び接地接続では、標準セルのエンドツーエンドのレールではなくピンを利用する。また、中間ノードは、単方向ルートを用いて標準セル内でルーティングされる。【選択図】図５
2020520093.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタと、
１つ以上のトレンチシリサイドコンタクトであって、各々が、前記複数のトランジスタの各々のソース領域又はドレイン領域として形成される、１つ以上のトレンチシリサイドコンタクトと、
１つ以上のフルトレンチシリサイドストラップであって、各々が、前記複数のトランジスタのうち２つの別々のトランジスタのドレイン領域として形成されたトレンチシリサイドコンタクトである、１つ以上のフルトレンチシリサイドストラップと、
金属０層内の複数の単方向信号ルートであって、各ルートが、前記１つ以上のトレンチシリサイドコンタクトの１つに接続する、複数の単方向信号ルートと、を備える、
標準セルレイアウト。
【請求項２】
前記１つ以上のフルトレンチシリサイドストラップの各々は単方向ストラップである、
請求項１の標準セルレイアウト。
【請求項３】
前記標準セルレイアウト内の各信号ルートは単方向ルートである、
請求項１の標準セルレイアウト。
【請求項４】
前記標準セルレイアウトは、第１トランジスタのドレインコンタクトと第２トランジスタのゲートコンタクトとの間の交差接続ルートをさらに備え、前記交差接続ルート内で最も高い金属層は金属１である、
請求項１の標準セルレイアウト。
【請求項５】
前記標準セルレイアウトは、前記標準セルレイアウトの上部から下部まで延在する１つ以上の出力ピンをさらに備え、前記１つ以上の出力ピンの各々に使用される最も高い金属層は金属１である、
請求項１の標準セルレイアウト。
【請求項６】
前記１つ以上の出力ピンのうち少なくとも１つは、前記標準セルレイアウトの前記上部の領域から前記下部の領域まで単方向にルーティングされる、
請求項５の標準セルレイアウト。
【請求項７】
前記標準セルレイアウトは、エンドツーエンドのレールの代わりにピンを利用する電源及び接地接続をさらに含む、
請求項１の標準セルレイアウト。
【請求項８】
金属０を用いた信号ルーティング並びに電源及び接地接続のうち１つ以上は、前記１つ以上のトレンチシリサイドコンタクトの外側の領域に配置されている、
請求項１の標準セルレイアウト。
【請求項９】
１つ以上のトレンチシリサイドコンタクトを形成することであって、各々が、複数のトランジスタの各々のソース領域又はドレイン領域として形成されるトレンチシリサイドコンタクトである、ことと、
１つ以上のフルトレンチシリサイドストラップを形成することであって、各々が、前記複数のトランジスタのうち２つの別々のトランジスタのドレイン領域として形成されるトレンチシリサイドコンタクトである、ことと、
複数の単方向信号ルートを金属０層内にルーティングすることであって、各ルートが前記１つ以上のトレンチシリサイドコンタクトのうち１つに接続する、ことと、を含む、
方法。
【請求項１０】
前記１つ以上のフルトレンチシリサイドストラップの各々は単方向ストラップである、
請求項９の方法。
【請求項１１】
標準セルレイアウトの各金属層トラックは単方向トラックである、
請求項９の方法。
【請求項１２】
第１トランジスタのドレインコンタクトと第２トランジスタのゲートコンタクトとの間の交差接続ルート内で最も高い金属層は金属１である、
請求項９の方法。
【請求項１３】
標準セルレイアウトの上部から下部まで延在する１つ以上の出力ピンの各々に使用される最も高い金属層は金属１である、
請求項９の方法。
【請求項１４】
電源及び接地接続は、エンドツーエンドのレールの代わりにピンを利用する、
請求項９の方法。
【請求項１５】
実行されると集積回路レイアウトを生成する複数の命令を記憶するコンピュータ可読記憶媒体であって、
前記集積回路レイアウトは、
複数のトランジスタと、
１つ以上のトレンチシリサイドコンタクトであって、各々が、前記複数のトランジスタの各々のソース領域又はドレイン領域として形成される、１つ以上のトレンチシリサイドコンタクトと、
１つ以上のフルトレンチシリサイドストラップであって、各々が、前記複数のトランジスタのうち２つの別々のトランジスタのドレイン領域として形成されたトレンチシリサイドコンタクトである、１つ以上のフルトレンチシリサイドストラップと、
金属０層内の複数の単方向信号ルートであって、各ルートが、前記１つ以上のトレンチシリサイドコンタクトの１つに接続する、複数の単方向信号ルートと、を備える、
コンピュータ可読記憶媒体。
【請求項１６】
前記１つ以上のフルトレンチシリサイドストラップの各々は単方向ストラップである、
請求項１５のコンピュータ可読記憶媒体。
【請求項１７】
標準セルレイアウトの各金属層トラックは単方向トラックである、
請求項１５のコンピュータ可読記憶媒体。
【請求項１８】
第１トランジスタのドレインコンタクトと第２トランジスタのゲートコンタクトとの間の交差接続ルート内で最も高い金属層は金属１である、
請求項１５のコンピュータ可読記憶媒体。
【請求項１９】
標準セルレイアウトの上部から下部まで延在する１つ以上の出力ピンの各々に使用される最も高い金属層は金属１である、
請求項１５のコンピュータ可読記憶媒体。
【請求項２０】
電源及び接地接続は、エンドツーエンドのレールの代わりにピンを利用する、
請求項１５のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【背景技術】
【０００１】
（関連技術の説明）
半導体製造プロセスが進歩し、オンダイ幾何学的寸法が減少するにつれて、半導体チップは、より少ないスペースでより多くの機能及び性能を提供する。多くの進歩がなされてきたが、潜在的な利益を制限する処理及び集積回路設計における現代の技術では、設計上の問題が依然として発生する。例えば、容量結合、エレクトロマイグレーション、リーク電流及びプロセス歩留まりは、デバイスの配置及び半導体チップのダイ全体に亘る信号のルーティングに影響を与える問題の一部である。したがって、これらの問題は、設計の完了を遅らせ、市販されるまでの時間に影響を及ぼす可能性がある。
【０００２】
半導体チップの設計サイクルを短縮するために、手動のフルカスタム設計を可能な限り自動化する。設計者は、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の高レベル記述言語で機能ユニット又は複合ゲートの記述を提供する。合成ツールは論理記述を受信し、論理ネットリストを提供する。論理ネットリストは、物理的なレイアウトを提供するために、配置配線（ＰＮＲ）ツールによって使用される。配置配線ツールは、セルレイアウトライブラリを使用して物理的なレイアウトを提供する。
【０００３】
セルレイアウトライブラリは、半導体チップによって使用される様々な機能を提供するための複数の標準セルレイアウトを含む。場合によっては、標準セルレイアウトは、手動で生成される。したがって、新たな標準セルレイアウトや変更される元の標準セルレイアウトの各々は、手動で生成される。他の場合には、配置配線ツールで使用されるルールを調整して、セルの生成を自動化することができる。しかし、自動化されたプロセスは、性能、消費電力、シグナルインテグリティ、プロセス歩留まり、内部クロス結合接続（internal cross coupled connections）を含むローカル及び外部の信号ルーティング、他のセルと一致するセルの高さ及び幅の寸法、ピンアクセス、電源レールの設計等に向けられた各ルールを満たさないことがある。したがって、設計者は、これらのセルを手動で生成して、複数の特性に対してより良い結果を得るか、又は、配置配線ツールのルールを書き換える。
【０００４】
上記に鑑みて、標準セルをレイアウトするための効率的な方法及びシステムが望まれている。
【０００５】
本明細書に記載される方法及びメカニズムの利点は、添付の図面と併せて以下の説明を参照することによって、より良く理解することができる。
【図面の簡単な説明】
【０００６】
【図１】製造される半導体デバイスの一部の断面図の一般化された図である。
【図２】製造される半導体デバイスの一部の別の断面図の一般化された図である。
【図３】製造される半導体デバイスの一部の別の断面図の一般化された図である。
【図４】製造される半導体デバイスの一部の別の断面図の一般化された図である。
【図５】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図６】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図７】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図８】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図９】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図１０】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図１１】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図１２】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図１３】６デバイスマルチプレクサの標準セルレイアウトの平面図の一般化された図である。
【図１４】標準セルのレイアウトを生成する方法の一般化された図である。
【発明を実施するための形態】
【０００７】
本発明は、様々な変更及び代替形態を受け入れることができるが、特定の実施形態を例として図面に示し、本明細書で詳細に説明する。しかしながら、図面及びその詳細な説明は、本発明を開示された特定の形態に限定することを意図するものではなく、逆に、本発明は、本発明は、添付の特許請求の範囲によって定義される本発明の範囲内にある全ての変更、均等物及び代替物を包含するものであることを理解されたい。
【０００８】
以下の説明では、本明細書に提示される方法及びメカニズムの十分な理解を提供するために、多くの具体的な詳細が示されている。しかしながら、当業者は、様々な実施形態がこれらの具体的な詳細無しに実施され得ることを認識すべきである。いくつかの例では、周知の回路、構造及び技術は、本発明を不明瞭にすることを避けるために、詳細に示されていない。説明を簡単且つ明確にするために、図に示される要素が必ずしも縮尺通りに描かれていないことが理解されるであろう。例えば、いくつかの要素の寸法は、他の要素と比較して誇張されている場合がある。
【０００９】
標準セルのレイアウトを効率的に生成するシステム及び方法が考えられる。一実施形態では、集積回路に使用される標準セルは、複数のトランジスタと、１つ以上の「フルトレンチシリサイドストラップ（full trench silicide straps）」と、を含む。本明細書で使用される場合、フルトレンチシリサイドストラップは、追加の導電層を介して２つの別々のトランジスタのドレイン領域を接続するのとは対照的に、少なくとも２つの別々のトランジスタのドレイン領域として形成された、単一の連続的なトレンチシリサイドコンタクト（trench silicide contact）である。言い換えれば、フルトレンチシリサイドストラップは、少なくとも２つの異なるアクティブ領域を横断する場合に、別の導電層によって物理的に中断されない単一の導電層である。また、標準セルは、１つ以上のトレンチシリサイドコンタクトを含み、標準セル内の複数のトランジスタの各々のソース領域又はドレイン領域として形成される。
【００１０】
一実施形態では、フルトレンチシリサイドストラップは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによって共有される単一のノードとして使用される。様々な実施形態では、単一のノードは、出力ノードの値が標準セル内で使用されるが標準セル外では使用されない、標準セル内の中間出力ノードである。一実施形態では、ゲートオープンコンタクトプロセス（gate open contact process）に加えて、自己整合ゲート及びローカル相互接続プロセスを使用して、フルトレンチシリサイドストラップを生成する。様々な実施形態では、フルトレンチシリサイドストラップを使用することによって、トレンチシリサイドを越えて更なる接続を使用することなく、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン領域を電気的に接続する。例えば、他の導電層や、対応するコンタクト又はビアが使用されない。
【００１１】
一実施形態では、フルトレンチシリサイドストラップは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の単方向の信号ルートである。本明細書で使用される場合、単方向の信号ルートとは、屈曲のない信号ルートである。これに対し、Ｌ字型や他の角度等の屈曲を有する信号ルートは、双方向ルートと呼ばれる。双方向性ルートでは、オンダイ領域に大きなペナルティが生じ、信号のルーティングに使用されるトラックの数が減少する。一例では、双方向信号ルートに対して自己整合ダブルパターン（ＳＡＤＰ：self-aligned double patterned）ブレイク（break）が引き起こされる。ＳＡＤＰブレイクと呼ばれる引き起こされた分離によって、かなりの領域ペナルティが生じる。
【００１２】
半導体構造の半導体処理における特徴の比較的積極的な低減を利用して、ローカル相互接続として使用される複数の金属０単方向ルートは、各ルートが複数のトレンチシリサイドコンタクトのうち１つに接続する標準セルを横切って配置される。したがって、標準セル内のより高レベルの金属層及び対応するコンタクトの使用が低減される。電源及び接地接続では、標準セルのエンドツーエンドのレールではなくピンを利用する。また、中間ノードは、単方向トラックを有する標準セル内にルーティングされる。
【００１３】
標準セルレイアウトを生成する以下の説明において、図１〜図４は、製造される半導体デバイスの断面図を示している。特定の製造技術及び材料が説明されているが、様々な方法を使用することができる。図示した半導体デバイスは、マルチプレクサ等の複合ゲートに使用されるデバイスの例を示すために用いられており、標準セルレイアウトが図５〜図１３に示されている。図１を参照すると、製造される半導体デバイスの一部の断面図の一般化されたブロック図が示されている。ここでは、シリコン半導体エピタキシャル成長層１２０が、シリコン基板１４０の上部に形成されている。交互の半導体導電層の積層体１３０が、シリコン半導体エピタキシャル成長層である上部半導体層１２０の上部に示されている。交互導電層を、シリコン基板１０５の上部で成長させた後に反転させる。いくつかの実施形態では、シリコンゲルマニウム半導体エピタキシャル成長層１１０を最初に成長させ、続いてシリコン半導体エピタキシャル成長層１１５を成長させ、次いで層１１０，１１５を交互に成長させる。他の実施形態では、積層体１３０は、ガリウムヒ素半導体層をさらに含む。積層体用の他の半導体層が可能であり、考えられる。破線は、接合面を示すために用いられている。
【００１４】
様々な実施形態では、シリコン半導体エピタキシャル成長層１２０内のトレンチ１０２は、二酸化シリコン１５０、窒化シリコン１６０及び二酸化シリコン１５０の複数の層を使用し、製造される非平面半導体デバイス用の絶縁層を設ける。他の実施形態では、窒化シリコン層１６０が使用されず、トレンチ１０２が二酸化シリコン１５０のみによって充填され、製造される非平面半導体デバイス用の絶縁層が設けられる。いくつかの実施形態では、トレンチ１０２内の各層は、別個の異なる厚さを有する。他の実施形態では、トレンチ１０２内の複数の層は、同じ厚さを有する。
【００１５】
図２を参照すると、製造される半導体デバイスの一部の別の断面図の一般化されたブロック図が示されている。上述したコンポーネントには、同じ符号が付されている。ここでは、交互半導体層のフィン積層体２１０が、交互半導体層の以前の積層体１３０から生成される。比較的ピッチが小さいが電界効果トランジスタに適した寸法を有するシリコンフィンは、複数のプロセスによって形成される。様々な実施形態では、シリコンフィンは、側壁イメージ転写（ＳＩＴ）プロセスによって形成される。他の実施形態では、シリコンフィンは、極端紫外線（ＥＵＶ）リソグラフィによって形成される。さらなる他の実施形態では、シリコンフィンは、化学エピタキシ又は自己整合カスタム化（self-aligned customization）を介して、誘導自己組織化（ＤＳＡ）パターニングによって形成される。
【００１６】
図３を参照すると、製造される半導体デバイスの一部の別の断面図の一般化されたブロック図が示されている。上述したコンポーネントには、同じ符号が付されている。図示するように、スペーサ３０５は、堆積及びエッチングされることによって、絶縁層３６０の内壁に形成される。様々な実施形態では、スペーサ３０５は、窒化シリコンを含む。他の実施形態では、スペーサ３０５は、二酸化シリコン及び窒化シリコンの組み合わせである。ゲート領域内にシリコンナノワイヤ３５０を設けるために、シリコンエピタキシャル成長層１１５上に比較的薄い二酸化シリコン層を成長させる。いくつかの例では、シリコンナノワイヤ３５０は、５〜３ナノメートルの厚さを有し、ゲート二酸化シリコン層（シェル）は、１ナノメートルから１０〜１５オングストロームの範囲の厚さを有する。高温でのドライ酸化処理ステップを使用して、比較的薄い酸化シェルをシリコンナノワイヤ３５０上に形成する。この後、酸化ハフニウム（ＨｆＯ２）等の高ｋ誘電体（high-k dielectric）を、原子層堆積法（ＡＬＤ）を使用して、ナノワイヤ３５０上の酸化シェル上に堆積することができる。高ｋ誘電体は、高ｋ膜とも呼ばれる。
【００１７】
ゲート金属材料３１０が堆積された後に、ＣＭＰ工程によってゲート金属３１０が研磨される。様々な実施形態では、ゲート金属３１０に対して窒化チタン（ＴｉＮ）が使用される。ゲート金属３１０は、ナノワイヤ３５０の周囲に設けられる。トレンチ１０２内の二酸化シリコン層１５０及び窒化物層１６０の積層体は、ゲート領域がシリコン基板１４０から隔離される局所シリコンオンインシュレータ（ＳＯＩ）を設ける。したがって、ゲート領域とシリコン基板１４０との間の容量結合が減少する。しかしながら、局所ＳＯＩは、典型的なＳＯＩで行われるように、製造される半導体デバイスの長さには及ばない。むしろ、局所ＳＯＩは、長さＬ１を有し、ソース領域のサイト及びドレイン領域のサイトによって境界付けされている。
【００１８】
図示するように、ソース領域のソースコンタクト３２０と、ドレイン領域のゲートコンタクト３３０及びドレインコンタクト３４０と、が形成される。いくつかの実施形態では、シリサイドコンタクトがシリコンナノワイヤの両端に形成され、ソース領域及びドレイン領域に対して低抵抗コンタクト３２０，３４０を提供する。金属ゲート３１０を堆積してからコンタクト３２０〜３４０を形成するまでの間に、絶縁層３６０がエッチング除去され、ソース領域及びドレイン領域が注入プロセスによって形成される。その後、別の絶縁層が堆積されるが、このとき、窒化シリコンスペーサの外側の導電層１１０，１１５の交互部分の周りにある。
【００１９】
図４を参照すると、製造される半導体デバイスの正面からの断面図の一般化されたブロック図が示されている。上述したコンポーネントには、同じ符号が付されている。図示するように、シリコンナノワイヤ３５０は、ソース領域とドレイン領域との間で水平に示されている。金属ゲート３１０は、ゲートオールアラウンド（ＧＡＡ）半導体デバイスを設けるように、ゲート領域全体を通じてナノワイヤ３５０の周囲に示されている。上述したように、トレンチ１０２内の二酸化シリコン層１５０及び窒化シリコン層１６０の積層体は、ゲート領域がシリコン基板１４０から隔離される局所シリコンオンインシュレータ（ＳＯＩ）を設ける。
【００２０】
いくつかの実施形態では、シリコンゲルマニウム半導体層１１０は、ｐチャネル半導体デバイスを構築するために残存するように選択されることに留意されたい。シリコン半導体層１１５は、ｎチャネル半導体デバイスを構築するために残存するように選択される。また、他の材料を半導体層に使用してもよいことに留意されたい。例えば、ｎチャネル半導体デバイスを構築するために、ガリウムヒ素（ＧａＡｓ）が使用されてもよい。様々な実施形態では、選択された半導体層が上部半導体層１２０の上部に残存する場合、ゲート材料３１０を堆積するために、追加のトレンチが二酸化シリコン層１５０内にエッチングされる。そうでない場合、追加のトレンチは使用されない。
【００２１】
図５を参照すると、標準セルレイアウト５００の平面図の一般化されたブロック図が示されている。ここで、説明を容易にするために、アクティブ領域は、標準セルレイアウト５００に示されていない。ＰＭＯＳ  ＦＥＴ（ｐｆｅｔ）は、標準セルレイアウト５００の上部にあり、ＮＭＯＳ  ＦＥＴ（ｎｆｅｔ）は、標準セルレイアウト５００の下部にある。図示した実施形態では、標準セルレイアウト５００は、６デバイスマルチプレクサ用である。しかしながら、図５〜図１３に示すレイアウト技術を、他の複合ゲート及び機能ユニットに使用される様々な他の標準セルに使用することができる。いくつかの実施形態では、標準セルレイアウト５００のデバイスは、液浸リソグラフィ技術、ダブルパターニング技術、極端紫外線リソグラフィ（ＥＵＶ）技術及び誘導自己組織化（ＤＳＡ）リソグラフィ技術の何れかによって製造される。いくつかの実施形態では、ＥＵＶ技術は、他の技術と比較して、ビア及びコンタクトモジュールに対して多くの柔軟性を与える。
【００２２】
様々な実施形態では、標準セルレイアウト５００のデバイス（トランジスタ）は、非平面デバイス（トランジスタ）である。非平面トランジスタは、短チャネル効果を低減するための半導体処理における最近の開発である。トライゲートトランジスタ、フィン電界効果（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非平面トランジスタの例である。非平面デバイスの製造技術の例は、図１〜図４において上述されている。図示するように、標準セルレイアウト５００は、垂直方向の金属ゲート５１０と、ソース及びドレイン領域用のトレンチシリサイドコンタクト５２０であって、垂直方向のローカル相互接続としてのトレンチシリサイドコンタクト５２０と、水平方向のローカル相互接続用の金属０（Ｍ０又は金属０）５３０と、金属ゲート５１０を金属０  ５３０に接続するためのコンタクト５４０と、トレンチシリサイドコンタクト５２０を金属０  ５３０に接続するためのコンタクト５４２と、を使用する。
【００２３】
図示するように、左側から始めて、標準セルレイアウト５００の第３列、第４列、第６列及び第７列の各々は、別々で物理的に分離されたトレンチシリサイドコンタクト５２０を使用する。図示するように、第３列において、トレンチシリサイドコンタクト５２０は、セルレイアウト５００の上部から形成されたトレンチシリサイドコンタクトであって、セルレイアウト５００中間点の近くで停止するトレンチシリサイドコンタクトである。したがって、セルレイアウト５００の上部から下部へ進むトレンチシリサイドコンタクト５２０の物理的な形成において中断が存在する。第３列では、別のトレンチシリサイドコンタクト５２０が、セルレイアウト５００の中間点の近くからセルレイアウト５００の下部で終了するように形成される。したがって、第３列では、上部のトレンチシリサイドコンタクト５２０と下部のトレンチシリサイドコンタクト５２０との間に物理的な中断又は物理的なブレイクが存在する。第３列は、物理的に分離された２つのトレンチシリサイドコンタクト５２０を使用する。これらの２つのトレンチシリサイドコンタクト５２０の各々は、セルレイアウト５００においてトランジスタのソース領域又はドレイン領域を形成する。ソース又はドレイン領域を別のノード（例えば、別のトランジスタの領域）に接続するために、コンタクト及び追加の金属層が用いられる。
【００２４】
対照的に、左端から始めて、第２列、第５列及び第８列の各々は、ローカル相互接続のために、フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃのうち１つを使用する。フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃの各々は、ｐｆｅｔが配置されている標準セルレイアウト５００の上部から、ｎｆｅｔが配置されているセルレイアウト５００の下部まで物理的に連続して形成されたトレンチシリサイドコンタクトである。フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃの各々には、セルレイアウト５００の上部から下部までブレイクがない。したがって、標準セルレイアウト５００は、第２列、第５列及び第８列の各々において、フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃのうち１つを、ｐｆｅｔ及びｎｆｅｔによって共有される単一のノードとして使用する。
【００２５】
フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃの各々は、セルレイアウト５００の２つの別々のトランジスタのドレイン領域として形成されたトレンチシリサイドコンタクトである。一例では、２つのトランジスタのうち第１トランジスタは、第３列のセルレイアウト５００の上部のｐｆｅｔであり、２つのトランジスタのうち第２トランジスタは、第３列のセルレイアウト５００の下部のｎｆｅｔである。第３列の２つのトランジスタは、別々の接続されていない２つのトレンチシリサイドコンタクト５２０、コンタクト及び追加の金属層を使用する代わりに、ドレイン端子接続をルーティングするためにフルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃの同じものを使用する。
【００２６】
フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃの各々を使用する単一の共有ノードは、コンタクト５４２及び金属０  ５３０を使用することなく実現され、これにより、後のセル接続において金属２を使用することを排除する。単一の共有ノードの各々は、連続的な方法で、すなわち物理的なブレイク無しに、ｐｆｅｔからｎｆｅｔまでのトレンチシリサイドコンタクトを含むフルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃのうち１つを使用する。したがって、フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃは、効率的なセル信号のルーティングを提供する。一実施形態では、ゲートオープンコンタクトプロセスに加えて、自己整合ゲート及びローカル相互接続プロセスを用いて、フルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃを生成する。
【００２７】
図６を参照すると、標準セルレイアウト６００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト６００は、レイアウト５００と同じであるが、金属０  ５３０の水平グループ６１０，６２０が強調されている。図示するように、レイアウト６００は、水平金属０  ５３０ローカル相互接続によって３つの水平信号ルートをルーティングするために、上部のグループ６１０を使用する。また、レイアウト６００は、水平金属０  ５３０ローカル相互接続によって３つの水平信号ルートをルーティングするために、下部のグループ６２０を使用する。３つの水平トラックがグループ６１０，６２０について示されているが、他の実施形態では、任意の数のトラックが、グループ６１０，６２０の水平金属０  ５３０によって信号をルーティングするために使用される。
【００２８】
グループ６１０，６２０内の各水平トラックは、トレンチシリサイドコンタクト５２０又はフルトレンチシリサイドストラップ５２２Ａ〜５２２Ｃの何れかに対して、そのルーティングに屈曲を生じることなく接続することができる。したがって、これらの水平トラックは、単方向ルートを利用する。図示した実施形態では、レイアウト６００の左側から始めて、１番目、３番目、４番目、６番目、７番目及び９番目のトレンチシリコンコンタクトは、トレンチシリコンコンタクト５２０である。ここで、レイアウト６００の上部及び下部において、これらのトレンチシリコンコンタクトに接続可能な水平トラックの数は、３つである。また、他の実施形態では、他の数のトラックをコンタクト５４２に接続することができる。トレンチシリサイドコンタクト５２０の外側の領域は、金属０  ５３０を用いた信号ルーティング並びに電源及び接地接続に利用可能である。
【００２９】
図示するように、２つのグループ６１０，６２０の間には、追加の信号ルーティングトラックに使用することができるスペーシング６３０が存在する。いくつかの実施形態では、極端紫外線リソグラフィ（ＥＵＶ）技術を使用して、グループ６１０，６２０の水平金属０  ５３０ルートの幅及びピッチの各々の分解能を提供する。ＥＵＶ技術は、極端紫外線波長を使用して、４０ナノメートル未満の分解能に達する。極端紫外線波長は、約１３．５ナノメートルである。ＥＵＶビームを得るために比較的高温で高密度のプラズマが使用される。他の実施形態では、幅及びピッチの各々の分解能を得るために誘導自己組織化（ＤＳＡ）リソグラフィ技術が使用される。ＤＳＡ技術は、ナノスケール寸法を達成するために、材料の自己組織化特性を利用する。
【００３０】
さらなる他の実施形態では、グループ６１０，６２０の水平金属０  ５３０のルートの幅及びピッチの各々の分解能は、液浸リソグラフィ技術によって設定される。液浸リソグラフィでは、撮像装置のレンズとウェハ表面との間に純水等の液状媒体が使用される。以前は、ギャップスペースは空気のみであった。この技術によって達成される分解能は、液状媒体の屈折率によって増加する撮像装置の分解能である。いくつかの例では、増加した分解能は、８０ナノメートルを超える。
【００３１】
他の実施形態では、ダブルパターニング技術を使用して、グループ６１０，６２０の水平金属０  ５３０ルートの幅及びピッチの各々の分解能を得る。ダブルパターニング技術は、液浸リソグラフィシステムを使用して、４０ナノメートル〜８０ナノメートルの分解能を有するフィーチャ（features）を定義する。自己整合ダブルパターニング（ＳＡＤＰ）技術又はリソエッチリソエッチ（ＬＥＬＥ）技術の何れかが使用される。ダブルパターニング技術は、ウェハ上のフィーチャの最小寸法が照明光源の１９３ナノメートル波長未満である場合に生じる光リソグラフィにおける回折の効果を弱める。光リソグラフィにおける回折の効果を弱めるために使用される技術の他の例は、位相シフトマスク、光近接効果補正（ＯＰＣ）技術、光学装置の改良、及び、コンピュータリソグラフィである。
【００３２】
液浸リソグラフィ、ダブルパターニング、ＥＵＶ技術及びＤＳＡ技術、並びに、他の技術を選択する場合、コストは、液浸リソグラフィからＥＵＶに増加するものとして考えられる。しかしながら、時間の経過と共に、これらの技術のコストが調整され、グループ６１０，６２０の水平金属０  ５３０のルートの幅及びピッチに対して比較的高い分解能を提供するために追加の新たな技術が開発されている。したがって、様々なリソグラフィ技術のうち１つが、比較的高い分解能を幅及びピッチに提供するために使用される。
【００３３】
幅及びピッチの分解能が比較的高いので、トレンチシリサイドコンタクト５２０及び金属ゲート５１０にコンタクトを配置するための３つの位置が可能になる。これらの３つの位置は、トレンチシリサイドコンタクト５２０及び金属ゲート５１０にコンタクトを配置するための３つのヒットポイント又は３つのスポットとも呼ばれる。３つの位置は、効率的な信号及び電源ルーティングを提供する。例えば、レイアウト６００の上部のｐｆｅｔは、コンタクト用の３つの可能な位置へのアクセスを有し、同様に、レイアウト６００の下部のｎｆｅｔは、コンタクト用の３つの可能な位置へのアクセスを有する。コンタクト用の３つの可能な位置によって提供される柔軟性は、他の金属相互接続（例えば、金属１又は金属２）、並びに、信号及び電源をルーティングするための対応するコンタクトを使用することを排除する。
【００３４】
図７を参照すると、標準セルレイアウト７００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト７００は、レイアウト５００，６００と同じであるが、トラック７１０，７２０，７３０が強調表示されている。トラック７１０，７２０，７３０は、信号ルーティング、電源及び接地接続、並びに、ピン接続のための金属０  ５３０を使用する追加のフリートラック（free tracks）である。
【００３５】
図８を参照すると、標準セルレイアウト８００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト８００は、レイアウト５００，６００，７００と同じであるが、さらに、垂直方向のローカル相互接続のための金属１（Ｍ１又は金属１）８１０と、水平相互接続金属０  ５３０を垂直相互接続金属１  ８１０に接続するためのビア８２０と、を使用する。金属層（水平金属０  ５３０及び垂直金属１  ８１０）は、信号ルートの屈曲又はＬ字型形状を使用しないことに留意されたい。屈曲又はＬ字型形状のない金属層は、単方向層と呼ばれる。例えば、水平金属０  ５３０は、水平なままであり、垂直方向に曲がらない。同様に、垂直金属１  ８１０は、垂直なままであり、水平方向に曲がらない。
【００３６】
また、レイアウト８００は、金属０  ５３０、ビア８２０及び金属１  ８１０との交差接続ルートを使用する。金属２等の追加のより高レベルの金属層は使用されていない。したがって、ルートにおいて用いられる最も高い金属層は、金属１  ８１０である。交差接続ゲート接続は、より太い線で強調表示されている。図示するように、交差接続ルートは、第１トランジスタのゲートコンタクトと第２トランジスタのゲートコンタクトとの間を横切る。様々な実施形態では、第２トランジスタは、第１トランジスタとは異なるタイプのトランジスタである。例えば、交差接続インバータは、第１ＰＭＯＳトランジスタのゲートコンタクトと第１ＮＭＯＳトランジスタのゲートコンタクトとの間の第１交差接続ルートに加えて、第２ＮＭＯＳトランジスタのゲートコンタクトと第２ＰＭＯＳトランジスタのゲートコンタクトとの間の第２交差接続ルートを使用する。
【００３７】
図９を参照すると、標準セルレイアウト９００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト９００は、レイアウト８００と同じである。上述したように、レイアウト８００は、金属１  ８１０との第１交差接続ゲート接続を強調表示し、金属２等の追加の金属層を使用していない。レイアウト９００では、金属１  ８１０との第２交差接続ゲート接続が強調表示されているが、金属２等の追加の金属層が使用されていない。第２交差接続ゲート接続は、より太い線で強調表示されている。金属層は、レイアウト８００の金属層と同様に単方向である。
【００３８】
図１０を参照すると、標準セルレイアウト１０００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト１０００は、レイアウト８００，９００と同じである。より太い線によって、レイアウト１０００では、縦長の金属１  ８１０ルーティングを有する４つの入出力ピンが強調表示されており、比較的高いピンアクセス可用性を可能にする。
【００３９】
図１１を参照すると、標準セルレイアウト１１００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト１１００は、レイアウト８００，９００，１０００と同じである。レイアウト１１００は、上部の電力ピン及び下部の接地ピンをより太い線で強調表示している。図示するように、レイアウト１１００は、金属０  ５３０においては言うまでもなく、何れにおいてもエンドツーエンドの電力レールを使用していない。強調表示された上部の金属１  ８１０ルーティングは、電力接続を生成するために金属２トラックへの柔軟な接続を提供する。強調表示された下部の金属１  ８１０ルーティングは、接地接続を生成するために金属２トラックへの柔軟な接続を提供する。エンドツーエンドのレールの代わりに柔軟な接続が使用される。
【００４０】
図１２を参照すると、標準セルレイアウト１２００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト１２００は、レイアウト８００，９００，１０００，１１００と同じであるが、加えて、金属２（Ｍ２又は金属２）１２２０と、金属１  ８１０を金属２  １２２０に接続するためのビア１２１０と、を使用する。ビア１２１０上の金属２  １２２０のポストは、オプションである。様々な実施形態では、ポスト位置は、チップレベルで固定されず、標準セル内で任意である。
【００４１】
図１３を参照すると、標準セルレイアウト１３００の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト１３００は、レイアウト１２００と同じである。レイアウト１２００と同様に、上部の電力接続及び下部の接地接続のためのポスト位置は、チップレベルで固定されておらず、標準セル内で移動可能である。ここで、レイアウト１３００では、ビア１２１０及びオプションの金属２  １２２０のポストの位置は、レイアウト１２００で使用される位置と異なる。金属１  ８１０のルーティングは、電源及び接地のための接続の柔軟な配置を提供するために使用される。
【００４２】
図１４を参照すると、標準セルのレイアウトを生成する方法１４００の一実施形態が示されている。説明のために、本実施形態におけるステップは、順番に示されている。しかしながら、他の実施形態では、いくつかのステップが、図示した順序とは異なる順序で発生してもよいし、いくつかのステップが同時に実行されてもよいし、いくつかのステップが他のステップと組み合わされてもよいし、いくつかのステップが存在しなくてもよい。
【００４３】
フルトレンチシリサイドストラップは、標準セルの少なくとも２つのトランジスタの間にルーティングされる（ブロック１４０２）。上述したように、フルトレンチシリサイドストラップは、少なくとも２つの別々のトランジスタのドレイン領域として形成された単一の連続的なトレンチシリサイドコンタクトである。言い換えれば、フルトレンチシリサイドストラップは、少なくとも２つの異なるアクティブ領域を横断する場合に、別の導電層によって物理的に中断されない単一の導電層である。一実施形態では、少なくとも２つの別々のトランジスタは、ｐ型アクティブ領域のＰＭＯＳトランジスタ、及び、ｎ型アクティブ領域のＮＭＯＳトランジスタである。いくつかの実施形態では、フルトレンチシリサイドストラップは、標準セル内の中間出力ノードとして用いられる。ルートに他の導電層を使用しないことによって、ルーティング輻輳が標準セル内で低下する。様々な実施形態では、フルトレンチシリサイドストラップは、ルーティングにおいて屈曲を有しないので、単方向ストラップである。一実施形態では、ゲートオープンコンタクトプロセスに加えて、自己整合ゲート及びローカル相互接続プロセスを使用して、フルトレンチシリサイドストラップを生成する。
【００４４】
複数の単方向金属０信号ルートが標準セルレイアウトに配置され、各々が複数のトレンチシリサイドコンタクトのうち１つに接続される（ブロック１４０４）。いくつかの実施形態では、極端紫外線リソグラフィ（ＥＵＶ）技術を使用して、これらの単方向金属０信号ルートの幅及びピッチの各々の分解能を得る。いくつかの実施形態では、標準セルのｐ型アクティブ領域に配置された単方向金属０信号ルートの数は、標準セルのｎ型アクティブ領域に配置された単方向金属０信号ルートの数と等しい。図５〜図１３で既に示したように、標準セルレイアウト５００〜１３００は、ｐ型アクティブ領域及びｎ型アクティブ領域の各々に配置された３つの単方向金属０信号ルートを含む。これらの単方向金属０信号ルートは、グループ６１０，６２０に示されている。しかしながら、他の実施形態では、任意の数の単方向金属０信号ルートも可能であり、考慮される。一実施形態では、トレンチシリサイドコンタクトの外側の領域は、金属０を用いて信号ルーティング並びに電源及び接地接続に使用可能である。
【００４５】
１つ以上の入出力ピンは、入出力ピンが標準セルの上部から下部まで延在するように配置される（ブロック１４０６）。様々な実施形態では、入出力ピンに使用される最も高い金属層は、金属１である。いくつかの実施形態では、入出力ピンは、金属１の単方向ルートである。エンドツーエンドのレールの代わりにピンを使用する電源及び接地接続が、標準セルに挿入される（ブロック１４０８）。標準セルの中間ノードは、対応する単方向トラック内の単方向信号ルートによってルーティングされる（ブロック１４１０）。上述したレイアウト工程によって、単方向信号ルートの使用が可能になる。したがって、ルーティング輻輳が低下し、標準セル配置が柔軟であり、複数のセルの高さが利用可能である。
【００４６】
上述した標準セルレイアウト５００〜１３００及び方法１４００は、より効率的なセル信号のルーティング及び金属０  ５３０内の水平グループを提供するフルトレンチシリサイドストラップを提供する。また、（ＣＰＰ：contacted poly pitch）スリップが存在しない。従来技術で使用されていた水平金属０  ５３０電力レール及び垂直金属１  ８１０電力ポストによってセル配置が制限されないので、２重以上の高さのセルをオプションで使用することができる。さらに、出力ピンは、従来技術のように水平金属０  ５３０及び垂直金属１  ８１０によってではなく、ローカル相互接続で接続され得る。水平グループ６１０，６２０の上、下、及び間に配置された追加の金属０  ５３０のトラックは、性能を最適化するかＤＦＭ歩留まりを上げるチップレベルルーティング及び追加のセル接続のために利用可能である。金属０  ５３０の層は、より良好なエレクトロマイグレーション（ＥＭ）耐性／マージンのためのブレック長（Blech lengths）を利用することができる。コストや液浸リソグラフィ技術のために従来技術では不可能であった小さなトラックライブラリに電力レールを搭載することができる。
【００４７】
レイアウト５００〜１３００及び方法１４００は、ＥＵＶリソグラフィを用いて、ＣＰＰスリップの無い効率的な標準セルと、Ｍ１内の電力レール及び完成したレイアウトとを構築するための新たな標準セル描画スタイルに基づいている。この新たな技術は、チップレベルルーティングを改善し、セル配置領域の一部を回避するより効率的な電力グリッド設計の生成を可能にする。既存のソリューションでは、標準セル内のワイヤのグループを用いてより良好なスケーリングを実現するために、積極的な金属０のパターニング又はスケーリングを使用していない。ＥＵＶ及び新たな液浸／プロセス技術は、スケーリングをサポートする新規でより効果的な構成を可能にする。
【００４８】
上記の実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。このような実施形態では、方法及び／又はメカニズムを実装するプログラム命令は、コンピュータ可読媒体に伝達又は記憶される。プログラム命令を記憶するように構成された多くのタイプの媒体が利用可能であり、これらには、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）及び他の様々な形態の揮発性又は不揮発性記憶装置が含まれる。一般的に言えば、コンピュータアクセス可能な記憶媒体は、命令及び／又はデータをコンピュータに提供するために使用中にコンピュータがアクセス可能な記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、例えば磁気又は光学媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、Ｂｌｕ−Ｒａｙ（登録商標））等の記憶媒体を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ＵＳＢインタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性又は不揮発性記憶媒体をさらに含む。記憶媒体は、微小電気機械システム（ＭＥＭＳ）、並びに、ネットワーク及び／又は無線リンク等の通信媒体を介してアクセス可能な記憶媒体を含む。
【００４９】
また、様々な実施形態では、プログラム命令は、Ｃ等の高水準プログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、又は、ＧＤＳ  ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットにおけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。場合によっては、記述は合成ツールによって読み取られ、合成ツールは、記述を合成して、ゲートのリストを含むネットリストを合成ライブラリから生成する。ネットリストは、システムを含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストを配置してルーティングし、マスクに適用される幾何学的形状を記述するデータセットを生成する。次いで、マスクを様々な半導体製造工程で使用して、システムに対応する１つ以上の半導体回路を製造する。或いは、コンピュータアクセス可能な記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを伴う若しくは伴わない）又はデータセットである。さらに、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ  Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースタイプのエミュレータによるエミュレーションの目的で利用される。
【００５０】
上記の実施形態をかなり詳細に説明したが、上記の開示が十分に理解されれば、当業者には多くの変形及び修正が明らかになるであろう。添付の特許請求の範囲は、このような全ての変形及び修正を包含するように解釈されることを意図している。
【図１】
2020520093.tif 000003
【図２】
2020520093.tif 000004
【図３】
2020520093.tif 000005
【図４】
2020520093.tif 000006
【図５】
2020520093.tif 000007
【図６】
2020520093.tif 000008
【図７】
2020520093.tif 000009
【図８】
2020520093.tif 000010
【図９】
2020520093.tif 000011
【図１０】
2020520093.tif 000012
【図１１】
2020520093.tif 000013
【図１２】
2020520093.tif 000014
【図１３】
2020520093.tif 000015
【図１４】
2020520093.tif 000016
【国際調査報告】
2020520093.tif 000017
2020520093.tif 000018
2020520093.tif 000019