(57)【要約】  ＤＡＣドライバは、負荷ネットワークに繋がれた複数のＤＡＣドライバを含む。第１のＤＡＣドライバは、第１のデジタル入力信号により制御可能なデータスイッチの第１のセットを含む。第１のＤＡＣドライバは、出力スイッチの第１のセット、ダンプスイッチの第１のセットおよび電流源の第１のセットをさらに含む。別のＤＡＣドライバは、出力スイッチ、ダンプスイッチおよび電流源の第２のセットを含む。出力スイッチの第１のセットまたは出力スイッチの第２のセットは、データスイッチの第１のセットまたは電流源の第１のセットのいずれか１つを負荷ネットワークにそれぞれ繋ぐように動作可能である。ダンプスイッチの第１のセットまたはダンプスイッチの第２のセットは、電流源の第１のセットまたは電流源の第２のセットを各ダンプ負荷にそれぞれダンプするように動作可能である。【選択図】図７
2020505884.tif 000002
【特許請求の範囲】
【請求項１】
デジタル−アナログコンバータ（ＤＡＣ）ドライバ装置であって、
負荷ネットワークと、
前記負荷ネットワークに繋がれる複数のＤＡＣドライバ回路と、
を含み、
前記複数のＤＡＣドライバ回路のうちの第１のＤＡＣドライバ回路は、
前記第１のＤＡＣドライバ回路の第１のデジタル入力信号によって制御されるように構成されるデータスイッチの第１のセットと、
出力スイッチの第１のセットと、
ダンプスイッチの第１のセットと、
電流源の第１のセットと、
を有しており、
前記複数のＤＡＣドライバ回路のうちの別のＤＡＣドライバ回路は、出力スイッチの第２のセットと、ダンプスイッチの第２のセットと、電流源の第２のセットと、を含み、
前記出力スイッチの第１のセットまたは前記出力スイッチの第２のセットは、前記データスイッチの第１のセットまたは前記電流源の第２のセットのいずれかを前記負荷ネットワークにそれぞれ繋ぐように動作可能であり、
前記ダンプスイッチの第１のセットまたは前記ダンプスイッチの第２のセットは、前記電流源の第１のセットまたは前記電流源の第２のセットを各ダンプ負荷にそれぞれダンプするように動作可能である、装置。
【請求項２】
前記ＤＡＣドライバ回路のアナログ出力信号は、前記負荷ネットワークに繋がれた前記ＤＡＣドライバ回路の出力ポートからアクセス可能である、請求項１に記載の装置。
【請求項３】
前記データスイッチの第１のセットは、一対のトランジスを含み、
前記一対のトランジスタは、金属酸化物半導体（ＭＯＳ）トランジスタを含み、
前記一対のトランジスタは、ＤＡＣテール電流源および前記出力スイッチの第１のセットに繋がれる、請求項１に記載の装置。
【請求項４】
前記出力スイッチの第１および第２のセットと前記ダンプスイッチの第１および第２のセットとは、トランジスタ対を使用して実装されており、トランジスタ対がＭＯＳトランジスタを含む、請求項１に記載の装置。
【請求項５】
前記データスイッチの第１のセットと前記出力スイッチの第１および第２のセットと前記ダンプスイッチの第１および第２のセットとは、薄酸化物トランジスタを使用して実装されており、前記薄酸化物トランジスタの酸化物の厚さが、約０．１オングストローム（Å）から１０Åの範囲内である、請求項１〜４のいずれか１つに記載の装置。
【請求項６】
前記出力スイッチの第１のセットは、前記第１のデジタル入力信号の第１のフェーズにおいて、前記データスイッチの第１のセットを前記負荷ネットワークに繋ぎ、かつ、前記第１のデジタル入力信号の第２のフェーズにおいて、前記データスイッチの第１のセットを前記負荷ネットワークから切り離すように動作可能である、請求項５に記載の装置。
【請求項７】
前記ダンプスイッチの第１のセットは、前記第１のデジタル入力信号の前記第１のフェーズにおいて、前記電流源の第１のセットを第１のダンプ負荷から切り離し、かつ、前記第１のデジタル入力信号の前記第２のフェーズにおいて、前記電流源の第１のセットを前記第１のダンプ負荷に繋ぐように動作可能である、請求項６に記載の装置。
【請求項８】
前記ダンプスイッチの第２のセットは、前記第１のデジタル入力信号の前記第１のフェーズにおいて、前記電流源の第２のセットを第２のダンプ負荷に繋ぎ、かつ、前記第１のデジタル入力信号の前記第２のフェーズにおいて、前記電流源の第２のセットを前記第２のダンプ負荷から切り離すように動作可能である、請求項６または７に記載の装置。
【請求項９】
前記負荷ネットワークは、一対の負荷抵抗器を含み、第１のダンプ負荷および第２のダンプ負荷のそれぞれは、前記一対の負荷抵抗器の各々の抵抗の半分に略等しい抵抗を有する、請求項８に記載の装置。
【請求項１０】
前記複数のＤＡＣドライバ回路の数Ｎは、前記第１のデジタル入力信号のビット数以上である、請求項８または９に記載の装置。
【請求項１１】
デジタルアナログコンバータ（ＤＡＣ）ドライバ装置における電流ステアリングの方法であって、
アナログ出力信号を生成するために、複数のＤＡＣドライバ回路のうちの１つのＤＡＣドライバ回路から負荷ネットワークに電流を導くことを含み、
前記電流を導くことは、
前記複数のＤＡＣドライバ回路のうちの前記ＤＡＣドライバ回路の第１のデジタル入力信号によって、データスイッチの第１のセットを制御し、
前記データスイッチの第１のセットまたはデータスイッチの第２のセットのいずれか１つを前記負荷ネットワークにそれぞれ繋ぐために、出力スイッチの第１のセットまたは出力スイッチの第２のセットを操作し、
電流源の第１のセットまたは電流源の第２のセットを各ダンプ負荷にダンプするために、ダンプスイッチの第１セットまたはダンプスイッチの第２セットを操作する、
ことによって行われ、
当該導かれた電流は、前記電流源の第１のセットまたは前記電流源の第２のセットのいずれかによって提供され、
前記出力スイッチの第１のセット、前記ダンプスイッチの第１のセット、および前記電流源の第１のセットは、前記複数のＤＡＣドライバ回路のうちの前記ＤＡＣドライバ回路に属し、
前記出力スイッチの第２のセット、前記ダンプスイッチの第２のセット、および前記電流源の第２のセットは、前記複数のＤＡＣドライバ回路の別のＤＡＣドライバ回路に属する、方法。
【請求項１２】
前記負荷ネットワークに繋がれた前記ＤＡＣドライバ回路の出力ポートからアナログ出力信号にアクセスすることをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１のデジタル入力信号の第１のフェーズにおいて、前記データスイッチの第１のセットを前記負荷ネットワークに繋ぎ、かつ、前記第１のデジタル入力信号の第２のフェーズにおいて、前記データスイッチの第１のセットを前記負荷ネットワークから切り離すために、前記出力スイッチの第１のセットを操作することをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記第１のデジタル入力信号の前記第１のフェーズにおいて、前記電流源の第１のセットを第１のダンプ負荷から切り離し、かつ、前記第１のデジタル入力信号の前記第２のフェーズにおいて、前記電流源の第１のセットを前記第１のダンプ負荷に繋ぐために、前記ダンプスイッチの第１のセットを操作することをさらに含む、請求項１１に記載の方法。
【請求項１５】
前記第１のデジタル入力信号の前記第１のフェーズにおいて、前記電流源の第２のセットを第２のダンプ負荷に繋ぎ、かつ、前記第１のデジタル入力信号の前記第２のフェーズにおいて、前記電流源の第２のセットを前記第２のダンプ負荷から切り離すために、前記ダンプスイッチの第２のセットを操作することをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記デジタル入力信号および前記アナログ出力信号は差動信号である、請求項１５に記載の方法。
【請求項１７】
デジタル−アナログコンバータ（ＤＡＣ）システムであって、
クロック信号を生成するように構成されたクロック発生器と、
第１のビットレートで第１のデジタル信号を生成するように構成されたデジタル信号プロセッサと、
前記第１のデジタル信号を受信し、第２のビットレートで第２のデジタル信号を生成するように構成されたマルチプレクサ回路と、
前記第２のデジタル信号および前記クロック信号に基づいてアナログ出力信号を生成するするように構成されたＤＡＣドライバブロックと、
を含み、
前記ＤＡＣドライバブロックは、負荷ネットワークに繋がれた複数のＤＡＣドライバ回路を含み、
前記複数のＤＡＣドライバ回路のうちの１つのＤＡＣドライバ回路は、第１のインタリーブ回路および第２のインタリーブ回路を備え、
前記第１および第２のインタリーブ回路のそれぞれは、ダンプスイッチのセットおよび出力スイッチのセットに繋がれたデータスイッチのセットを含み、
前記ダンプスイッチのセットは、前記第１または第２のインタリーブ回路のデータスイッチをダンプネットワークに繋ぐように動作可能であり、
前記出力スイッチのセットは、前記第１または第２のインタリーブ回路のデータスイッチを前記負荷ネットワークに繋ぐように動作可能である、システム。
【請求項１８】
前記クロック信号の第１のフェーズにおいて、前記第１のインタリーブ回路のダンプスイッチのセットは、前記第１のインタリーブ回路のデータスイッチをダンプネットワークに繋ぐように動作可能であり、かつ、前記第２のインタリーブ回路の出力スイッチは、前記第２のインタリーブ回路のデータスイッチを前記負荷ネットワークに繋ぐように動作可能である、請求項１７に記載のシステム。
【請求項１９】
前記クロック信号の第２のフェーズにおいて、前記第２のインタリーブ回路のダンプスイッチのセットは、前記第２のインタリーブ回路のデータスイッチを前記ダンプネットワークに繋ぐように動作可能であり、かつ、前記第１のインタリーブ回路の出力スイッチは、前記第１のインタリーブ回路のデータスイッチを前記負荷ネットワークに繋ぐように動作可能である、請求項１７または１８に記載のシステム。
【請求項２０】
前記第１および第２のインタリーブ回路の出力スイッチのセットは、それぞれのテールトランジスタを介して接地電位に繋がれているとともに、前記ダンプスイッチのセット、前記出力スイッチのセット、および各テールトランジスタは、金属酸化物半導体（ＭＯＳ）トランジスタを使用して実装されている、請求項１９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への相互参照
本願は、２０１７年１月１２日に出願された米国仮特許出願第６２／４４５，６７８号の優先権の利益を主張し、その全体が参照によって本明細書に組み込まれる。
【０００２】
本説明は、一般にデジタル−アナログ変換システムに関し、より具体的には、例えば、限定されないが、電流ステアリング（current steering）デジタル−アナログ変換システムに関する。
【背景技術】
【０００３】
デジタル−アナログコンバータ（Digital-to-Analog Converter：ＤＡＣ）回路は、デジタル信号をアナログ信号に変換するために一般的に使用されている。ＤＡＣ回路のアプリケーション例は通信装置およびシステムにある。例えば、スマートフォン、タブレット、ファブレットおよび他の通信装置を含むハンドヘルド通信装置のような殆どすべての通信装置は、１つまたは複数のＤＡＣ回路を使用する。ＤＡＣ回路は、分解能、精度、最大サンプリング周波数などの特性により特徴付けられ、様々なアーキテクチャに基づいて集積回路に実装することができる。
【０００４】
背景技術のセクションで提供される説明は、単に背景技術のセクションで言及されている、または背景技術のセクションに関連しているというだけの理由で先行技術であると見なされるべきではない。背景技術のセクションは、主題技術の１つまたは複数の態様を説明する情報を含み得る。
【図面の簡単な説明】
【０００５】
【図１】デジタル−アナログ変換（ＤＡＣ）システムの一例を示すブロック図である。
【図２】電流ステアリングＤＡＣドライバ回路の一例を示す概略図である。
【図３Ａ】電流ステアリングＤＡＣドライバ回路の一例を示す概略図である。
【図３Ｂ】図３Ａの電流ステアリングＤＡＣドライバ回路に関連する電圧の例を示す概略図である。
【図４】電流ステアリングＤＡＣドライバの一例を示す概略図である。
【図５Ａ】図４のクロックフェーズＳＥＬおよびＳＥＬＢを表すクロックパルスの例を示すタイミング図である。
【図５Ｂ】図４のデータスイッチに印加されるクロックパルスおよび各データの例を示すタイミング図である。
【図６】折り返し(folded)電流ステアリングＤＡＣドライバの一例を示す概略図である。
【図７】インタリーブ電流ステアリングＤＡＣドライバを含むＤＡＣシステムの一例を示すブロック図である。
【図８Ａ】インタリーブ電流ステアリングＤＡＣドライバの一例を示す概略図である。
【図８Ｂ】図８Ａのインタリーブ電流ステアリングＤＡＣドライバの第１のフェーズの動作の一例を示す概略図である。
【図８Ｃ】図８Ａのインタリーブ電流ステアリングＤＡＣドライバの第２のフェーズの動作の一例を示す概略図である。
【図９】インタリーブ電流ステアリングＤＡＣドライバを動作させる例示的な方法を示す。
【０００６】
１つまたは複数の実装では、各図に示されたコンポーネントのすべてが必要とされるわけではなく、１つまたは複数の実装は、図示されていない追加のコンポーネントを含み得る。主題の開示の範囲から逸脱することなく、コンポーネントの配置および種類を変更することができる。主題の開示の範囲内で、追加のコンポーネント、異なるコンポーネント、またはより少ないコンポーネントを利用することができる。
【発明を実施するための形態】
【０００７】
詳細な説明
以下に記載される詳細な説明は、様々な実装の説明として意図されており、主題の技術が実施され得る唯一の実装を表すことを意図されていない。当業者が理解するように、記載された実装は全て本開示の範囲から逸脱することなく様々な異なる方法で変更されてもよい。したがって、図面および説明は、本質的に例示と見なされるべきであり、限定と見なされるべきではない。
【０００８】
１つ以上の実装において、主題の技術は、インタリーブおよび折り返し（interleaved and folded）アーキテクチャを有する電流ステアリングデジタル−アナログ変換（ＤＡＣ）システムを提供する。そのような電流ステアリングＤＡＣシステムは、インタリーブ折り返し電流ステアリングＤＡＣシステムと呼ぶことができる。当該電流ステアリングＤＡＣシステムは、２つ以上の折り返し電流ステアリングＤＡＣから構成されてもよい。折り返し電流ステアリングＤＡＣは、折り返し電流ステアリングＤＡＣドライバまたは折り返し電流ステアリングＤＡＣサブドライバと呼ばれることがある。当該ＤＡＣドライバの出力は、ＤＡＣシステムの出力において負荷ネットワーク（例えば、負荷抵抗ネットワーク）により選択スイッチを通して合計される。個々のＤＡＣドライバは、各ダンプネットワーク（例えば、ダンプ抵抗ネットワーク）を含んでいる。
【０００９】
一態様では、電流ステアリングＤＡＣシステムは、２つの折り返しＤＡＣシステムによるインタリーブであってもよく、それには２個のＤＡＣドライバが使用される。それらＤＡＣドライバは、ＤＡＣ−ＡおよびＤＡＣ−Ｂと表される場合がある。最初の動作フェーズでは、２つのＤＡＣドライバのうちの１つ（例えば、ＤＡＣ−Ａ）が電流を負荷ネットワークの出力に導く一方、他方のＤＡＣドライバ（例えば、ＤＡＣ−Ｂ）が電流をダンプネットワーク（例えば、ＤＡＣ−Ｂのダンプネットワーク）に導く。次の動作フェーズでは、ＤＡＣ−Ａがその電流をダンプネットワーク（例えば、ＤＡＣ−Ａのダンプネットワーク）に導き、ＤＡＣ−Ｂがその電流を負荷ネットワークに導く。このようにして、どちらのＤＡＣ電流（例えば、ＤＡＣ−Ａからの電流、ＤＡＣ−Ｂからの電流）も実際にはオフにならずに高速動作が可能になる。
【００１０】
主題の技術は、例えば、電力の問題、ヘッドルームの問題、および／またはブレークダウンの問題に関連する影響を低減または回避する高速（例えば、＞１０ＧＨｚ）ＤＡＣドライバ回路を提供することができる。ブレークダウンの問題は、例えば、ディープサブミクロンデザインでは一般的である。主題の技術により、省電力のために低電源を使用してより高いサンプリングレートを達成できる高速ＤＡＣを形成できる。一態様では、インタリーブアーキテクチャは、高速動作を可能にし得る。一態様では、折り返しアーキテクチャは、電流ステアリングＤＡＣシステムにおいて一般的な供給ヘッドルームの問題を軽減することができる。一態様では、インタリーブアーキテクチャで利用されるインタリーブスイッチは、折り返しカスコード方式で実装でき、経時絶縁破壊（time-dependent dielectric breakdown：ＴＤＤＢ）の問題に関連するリスクを軽減できる。１つまたは複数の態様では、アーキテクチャ、トポロジ、および構成という用語は交換可能に使用され得る。
【００１１】
図１は、ＤＡＣシステム１００の一例を示すブロック図である。ＤＡＣシステム１００は、デジタル信号プロセッサ回路（ＤＳＰ）１１０、マルチプレクサ（ＭＵＸ）回路１２０、クロック発生回路１４０、およびＤＡＣドライバ回路１３０を含む。ＭＵＸ回路１２０は、アップサンプラであり、第１のレート（Ｆｂ、例えば５００ＭＨｚ）でＭＵＸ回路１２０に入力するＤＳＰ１１０のデジタルベースバンド信号１１２をより高いレート（Ｆｓ、例えば３２ＧＨｚ）のデジタル信号１２２に変換するために利用される。デジタルベースバンド信号１１２は、ＭＵＸ回路１２０によってＮ（＞Ｎ１）データラインに変換されるＮ１データラインを介して提供されてもよい。幾つかの態様では、Ｎは、ＤＡＣアーキテクチャに応じて、デジタル信号１２２の実際のビットの数以上であり得る。ＭＵＸ回路１２０は、クロック発生器回路１４０の複数のクロック信号１４２に基づいて動作する。クロック発生器回路１４０は、サンプリングレートＦｓ（例えば、１０ＧＨｚ）でサンプリングクロック信号１３２を生成する。ＤＳＰ１１０は、ＭＵＸ回路１２０からある周波数（例えば、ボーレートＦｂ）でトリガクロック信号１０８を受信する。トリガクロック信号１０８の周波数は、通常、クロック信号１４２の最低周波数に等しい。ＤＳＰ１１０は、トリガクロック信号１０８（例えば、Ｆｂ）に等しいレートでデジタルベースバンド信号１１２をＭＵＸ回路１２０に提供する。
【００１２】
ＤＡＣドライバ回路１３０のサンプリングレート（Ｆｓ）は、クロック発生器回路１４０のサンプリングクロック信号１３２によって設定することができる。一態様では、Ｎ１とＮとの間の関係は、Ｎ１＝Ｎ（Ｆｓ／Ｆｂ）として表すことができる。ＤＡＣシステム１００は、デジタル信号１２２に基づいてアナログ信号１３４を生成することができる。例えば、ＤＡＣシステム１００は、デジタル信号１２２を該デジタル信号１２２のビットのアナログ表現に変換することができる。一態様では、アナログ信号１３４は、別の回路、例えば増幅器またはフィルタによる使用のためにＤＡＣドライバ回路１３０から出力され得る。
【００１３】
図２は、電流ステアリングＤＡＣドライバ回路２００の一例を示す概略図である。一態様では、電流ステアリングＤＡＣドライバ回路２００は、電流モードＤＡＣドライバ回路、ストレートコモンモードロジックベース（ＣＭＬ−ｂａｓｅｄ）電流ステアリングＤＡＣドライバ回路、Ｉ−ＤＡＣドライバ、またはその変形（例えば、ＣＭＬ−ｂａｓｅｄＤＡＣドライバ回路）と呼ばれる場合がある。電流モードＤＡＣドライバ回路２００は、図１のＤＡＣドライバ回路１３０として利用することができる。電流ステアリングＤＡＣドライバ回路２００の様々なコンポーネントが積層されている。電流モードＤＡＣドライバ回路２００は、テール電流源２１０、データスイッチ２２０のセット、およびカスコードデバイス２３０のセットを含み得る。カスコードデバイス２３０のセットは、負荷ネットワーク２４０に接続されてもよい。負荷ネットワーク２４０は、ＲＬなどの負荷抵抗を含む抵抗負荷ネットワークでもよい。幾つかの態様では、負荷ネットワーク２４０は、静電容量およびインダクタンスなどのリアクタンス性成分（図示せず）をさらに含み得る。一態様では、負荷ネットワーク２４０は、１つまたは複数のトランジスタデバイスを含み得る。負荷ネットワーク２４０は、電圧源ＶＤＤとカスコードデバイス２３０との間に繋がれている。一態様では、電流ステアリングＤＡＣドライバ回路２００の出力は、負荷ネットワーク２４０とカスコードデバイス２３０のセットとの間の接続ノードから導出され得る。カスコードデバイス２３０は、単にカスコード２３０と呼ばれることがある。テール電流源２１０は、接地電位に並列に繋がれたテール電流アレイを形成する。
【００１４】
データスイッチ２２０の各セットは、少なくとも一対のデータスイッチを含み得る。データスイッチ２２０の各セットを形成するデータスイッチは、トランジスタデバイス、例えば、ＮＭＯＳトランジスタのような金属酸化膜半導体（ＭＯＳ）トランジスタＴ１およびＴ２であり得る。各セット内の一方のデータスイッチ（例えば、Ｔ１）は、端子（例えば、ゲート端子）でｄａｔａｐ（Ｄｐ）信号を受信し、各セット内の他方のデータスイッチ（例えば、Ｔ２）は、ｄａｔａｎ（Ｄｎ）信号を受信する。Ｄｐ信号およびＤｎ信号は、ＤＡＣドライバ回路２００によって受信されたＮビットに基づいて（例えば、それから導出されて）生成され得る。一態様では、Ｄｐ信号とＤｎ信号は相補的な信号である。例えば、Ｄｐ信号がハイ状態（例えば、高電圧、論理ハイ、または「１」状態）にあるとき、Ｄｎ信号は低電圧に関連するロー状態（例えば、低電圧、論理ロー、または「０」状態）にある。ある場合には、適用されたデータ信号（例えば、ＤｐまたはＤｎ）がロー状態のときにデータスイッチ（例えば、Ｔ１またはＴ２）がオフになり、逆に、適用されたデータ信号がハイ状態のときにデータスイッチがオンになる。データスイッチの様々なセットの各セットは、テール電流アレイ２１０を形成するテール電流源の１つ（例えば、Ｉ１）とカスコードデバイス２３０のセットの１つとに接続され得る。一態様では、電流ステアリングＤＡＣドライバ回路２００は、Ｎセットの２つのデータスイッチ（例えば、２Ｎ個の個別データスイッチ）と、Ｎセットのカスコードデバイス（例えば、２Ｎ個の個別カスコードデバイス）と、Ｎ個のテール電流源とを含む。図２に示されていない態様では、データスイッチの様々なセットの各セットは、カスコードデバイスの同じ共通のペアに接続されてもよい。
【００１５】
本明細書で使用される場合、テール電流源２１０、カスコードデバイス２３０、および／またはデータスイッチ２２０で利用され得るトランジスタデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスなどのＭＯＳトランジスタデバイスであり得るか、またはＭＯＳトランジスタデバイスを含み得る。図２では、データスイッチ（例えば、Ｔ１およびＴ２）およびカスコードデバイス（例えば、Ｔ３およびＴ４）は、Ｎ型ＭＯＳ（ＮＭＯＳ）デバイスであり得るか、またはＮＭＯＳデバイスを含み得る。一態様では、テール電流源は、ＮＭＯＳデバイスであり得るか、またはＮＭＯＳデバイスを含み得る。
【００１６】
図３Ａは、電流ステアリングＤＡＣドライバ回路３００Ａの一例を示す概略図である。電流ステアリングＤＡＣドライバ回路３００Ａは、シングル折り返し電流ステアリングＤＡＣドライバ回路と呼ばれる場合がある。電流ステアリングＤＡＣドライバ回路３００Ａは、図１のＤＡＣドライバ回路１３０として利用され得る。図２の説明は、図２と図３Ａの違いの例、および明確化や単純化のために本明細書で提供される他の説明とともに、広く図３Ａに適用される。
【００１７】
電流ステアリングＤＡＣドライバ回路３００Ａは、負荷ネットワーク３４０、カスコードデバイス３３０のセット、データスイッチ３２０のセット、およびテール電流源（またはテール電流アレイ）３１０を含む。１つまたは複数の態様では、データスイッチ３２０のセットの数はカスコードデバイス３３０のセットの数と同じであり、データスイッチ３２０のセットの数はテール電流源３１０の数と同じである。電流ステアリングＤＡＣドライバ回路３００Ａの出力はｏｕｔｎおよびｏｕｔｐによって表される。負荷ネットワーク３４０は、負荷抵抗器ＲＬ（例えば、５０Ω抵抗器）を含む抵抗負荷ネットワークであり得る。各テール電流源３１０は、トランジスタデバイスＴ０であり得るか、またはトランジスタデバイスＴ０を含み得る。２つのデータスイッチ３２０の各セット（例えば、トランジスタＴ１およびＴ２）は、２つのカスコードデバイス３３０の各セット（例えば、トランジスタＴ３およびＴ４）および各テール電流源３１０（例えば、トランジスタＴ０）に接続される。これに関して、各セット内の各データスイッチ（例えば、Ｔ１またはＴ２）は、１つのカスコードデバイス（例えば、Ｔ３およびＴ４）に直列に接続されている。データスイッチ３２０のセットのデータスイッチの１つ（例えば、Ｔ１）は、端子（例えば、ゲート端子）でｄａｔａｐ（Ｄｐ）信号を受信でき、データスイッチ３２０のセットの他のデータスイッチ（例えば、Ｔ２）は、ｄａｔａｎ（Ｄｎ）信号を受信できる。Ｄｐ信号およびＤｎ信号は、ＤＡＣドライバ回路３００によって受信されたＮビットに基づいて（例えば、それから導出されて）生成され得る。一態様では、Ｄｐ信号およびＤｎ信号は相補的な信号である。２つのカスコードデバイスの全てのセットは、１つの共通な負荷ネットワークに接続され得る。カスコードデバイス（例えば、Ｔ３およびＴ４）のゲート端子は、クロック電圧Ｖｃｋでバイアスされ得る。一態様において、シングル折り返し電流ステアリングＤＡＣドライバ回路３００Ａは、Ｎセットの２つのカスコードデバイス、Ｎセットの２つのデータスイッチ、およびＮ個のテール電流源を含む。ここで、Ｎは電流ステアリングＤＡＣドライバ回路２００の入力データラインの数である。
【００１８】
一態様では、カスコードデバイス、データスイッチ、およびテール電流源は、薄酸化物デバイス（例えば、薄酸化物トランジスタデバイス）であり得るか、または薄酸化物デバイスを含み得る。ある場合には、薄酸化物デバイスは、数オングストローム（例えば、０．５Åから１０Å）の酸化物の厚さを有していてもよい。薄酸化物デバイスに関連するブレークダウン電圧は、およそ０．９Ｖから１．０Ｖの間であり得る。ある場合には、薄酸化物デバイスのブレークダウン電圧は、０．９４Ｖから０．９６Ｖの間（例えば、０．９５Ｖ）である。
【００１９】
図３Ｂは、図３Ａの電流ステアリングＤＡＣドライバ回路３００Ａに関連する電圧の例を示す概略図である。図３Ｂは、電圧の設定例を示すことに留意されたい。他の電圧は、図３Ａの電流ステアリングＤＡＣドライバ回路３００Ａに関連付けられ得る。例えば、図３Ｂでは、カスコードデバイス３３０およびテール電流源３１０に印加されるバイアス電圧は、それぞれ１．２Ｖおよび０．４Ｖである。カスコードデバイス３３０の端子（例えば、ソース端子およびドレイン端子）はテール電流源３１０およびデータスイッチ３２０の端子よりも高い電位にあるため、テール電流源３１０およびデータスイッチ３２０よりも大きいバイアス電圧をカスコードデバイス３３０に印加することができる。電流ステアリングＤＡＣドライバ回路３００Ａに関連する性能特性／要件、用途などに応じて、他のバイアス電圧が利用されてもよい。カスコードデバイス３３０に薄酸化物デバイスが利用される場合、１．２Ｖのバイアス電圧は、薄酸化物デバイスのゲート絶縁破壊を引き起こす可能性がある。
【００２０】
図４は、電流ステアリングＤＡＣドライバ４００の一例を示す概略図である。電流ステアリングＤＡＣドライバ４００は、図１のＤＡＣシステム１００のＤＡＣドライバ回路１３０として利用され得る。一態様では、電流ステアリングＤＡＣドライバ４００は、インタリーブ電流ステアリングＤＡＣドライバと呼ばれる場合がある。電流ステアリングＤＡＣドライバ４００は、負荷ネットワーク４４０、ダンプネットワーク４５０、ＤＡＣドライバ４２０−Ａ（ＤＡＣ−Ａ）、ＤＡＣドライバ４２０−Ｂ（ＤＡＣ−Ｂ）、およびテール電流源４１０を含む。ＤＡＣドライバ４２０−ＡおよびＤＡＣドライバ４２０−Ｂは、サブドライバと呼ばれる場合がある。ＤＡＣドライバ４２０−ＡおよびＤＡＣドライバ４２０−Ｂは、それぞれの単位セルを含む。ＤＡＣドライバ４２０−Ａにおける単位セルの数は、ＤＡＣドライバ４２０−Ｂの単位セルの数に等しくてもよい。各単位セルは、データスイッチおよびカスコードデバイスを含む。図４では、ＤＡＣドライバ４２０−Ａの各単位セルは差動セルであり、２つのデータスイッチ（例えば、トランジスタＴ１ＡおよびＴ２Ａ）と４つのカスコードデバイス（例えば、トランジスタＴ３Ａ、Ｔ４Ａ、Ｔ５ＡおよびＴ６Ａ）とを含む。同様に、ＤＡＣドライバ４２０−Ｂの各単位セルは差動セルであり、２つのデータスイッチ（例えば、トランジスタＴ１ＢおよびＴ２Ｂ）と４つのカスコードデバイス（例えば、トランジスタＴ３Ｂ、Ｔ４Ｂ、Ｔ５ＢおよびＴ６Ｂ）とを含む。各単位セルの２つのカスコードデバイス（例えば、Ｔ３ＡおよびＴ４Ａ）は負荷ネットワーク４４０に接続され、他の２つのカスコードデバイス（例えば、Ｔ５ＡおよびＴ６Ａ）はダンプネットワーク４５０に接続され得る。ＤＡＣドライバ４２０−Ａの各単位セルは、電流源４１０の各テールトランジスタ（Ｔ０Ａ）を介して接地電位に繋がれる。同様に、ＤＡＣドライバ４２０−Ｂの各単位セルは、電流源４１０の各テールトランジスタ（Ｔ０Ｂ）を介して接地電位に繋がれる。一態様では、電流ステアリングＤＡＣドライバ回路は、ＤＡＣドライバ４２０−Ａ用のＮ個の単位セル、ＤＡＣドライバ４２０−Ｂ用のＮ個の単位セル、およびＮ個のテール電流源を含む。ここで、Ｎは電流ステアリングＤＡＣドライバ回路４００の入力データラインの数である。
【００２１】
ＤＡＣドライバ４２０−Ａについて、データスイッチＴ１ＡはデータスイッチＴ１Ａのゲート端子でｄａｔａＡｐ信号を受信でき、データスイッチＴ２ＡはｄａｔａＡｎ信号を受信できる。ｄａｔａＡｐ信号およびｄａｔａＡｎ信号は互いに相補的であってもよい。ＤＡＣドライバ４２０−Ｂについて、データスイッチＴ１Ｂはゲート端子でｄａｔａＢｐ信号を受信でき、他のデータスイッチＴ２ＢはｄａｔａＢｎ信号を受信できる。ｄａｔａＢｐ信号およびｄａｔａＢｎ信号は互いに相補的であってもよい。ｄａｔａＡｐ信号、ｄａｔａＡｎ信号、ｄａｔａＢｐ信号、およびｄａｔａＢｎ信号は、電流ステアリングドライバ４００によって受信されたＮビットに基づき得る。２つの信号セットｄａｔａＡｐ／ｄａｔａＡｎおよびｄａｔａＢｐ／ｄａｔａＢｎの組み合わせは、負荷ネットワーク４４０に提供される所望の差動アナログ信号を形成するために使用される。
【００２２】
各単位セル内のカスコードデバイスは、クロックフェーズＳＥＬおよびＳＥＬＢに応じてオンまたはオフになり得る。クロックフェーズＳＥＬおよびＳＥＬＢは、選択信号またはインタリーブクロック信号と呼ばれる場合がある。クロックフェーズＳＥＬおよびＳＥＬＢは互いに相補的であるため、一方がハイ状態（論理「１」）の場合、他方はロー状態（論理「０」）になる。ＤＡＣドライバ４２０−Ａについて、クロックフェーズＳＥＬがハイ状態（つまり、クロックフェーズＳＥＬＢがロー状態）のとき、クロックフェーズＳＥＬによってバイアスされたカスコードデバイスＴ３ＡおよびＴ４Ａは、オンに切り替えられて、データスイッチＴ１ＡおよびＴ２Ａを負荷ネットワーク４４０に接続できる一方、クロックフェーズＳＥＬＢによってバイアスされたカスコードデバイスＴ５ＡおよびＴ６Ａは、オフに切り替えられて、データスイッチＴ１ＡおよびＴ２Ａをダンプネットワークに接続しない。この態様では、ＤＡＣドライバ４２０−Ｂについては、クロックフェーズＳＥＬＢによってバイアスされたカスコードデバイスＴ５ＢおよびＴ６Ｂは、オフに切り替えられて、データスイッチＴ１ＢおよびＴ２Ｂを負荷ネットワーク４４０に接続しない一方、クロックフェーズＳＥＬによってバイアスされたカスコードデバイスＴ５ＢおよびＴ６Ｂは、オンに切り替えられて、データスイッチをダンプネットワーク４５０に接続することができる。上記シナリオでは、ＤＡＣドライバ４２０−Ａはアクティブであると呼ばれ、ＤＡＣドライバ４２０−Ｂは非アクティブであると呼ばれる（ＳＥＬがハイ、ＳＥＬＢがロー）。これに関して、ＤＡＣドライバ４２０−Ａからの電流は負荷ネットワークに導かれ、電流ステアリングＤＡＣドライバ４００の出力はＤＡＣドライバ４２０−Ａからの電流に基づいている。これに対して、クロックフェーズＳＥＬがロー状態にある（すなわち、クロックフェーズＳＥＬＢがハイ状態にある）とき、ＤＡＣドライバ４２０−Ａは非アクティブであり、ＤＡＣドライバ４２０−Ｂはアクティブである。この場合、ＤＡＣドライバ４２０−Ｂからの電流は負荷ネットワークに導かれ、電流ステアリングＤＡＣドライバ４００の出力はＤＡＣドライバ４２０−Ｂからの電流に基づいている。
【００２３】
図５Ａは、図４のクロックフェーズＳＥＬおよびＳＥＬＢを表すクロックパルス５１０および５２０を例示するタイミング図５００Ａである。幾つかの態様では、クロックパルス５１０および５２０は、相補的な電圧信号である。一例として、ハイ状態では、クロックパルス５１０および５２０は約０．８Ｖ〜１．０Ｖの範囲内の電圧レベルを有し、ロー状態では、クロックパルス５１０および５２０は約０Ｖの電圧レベルを有し得る。図５Ａでは、クロックパルス５１０および５２０はそれぞれ、ハイ状態で半分の時間を費やし、ロー状態で残りの半分の時間を費やす。
【００２４】
図５Ｂは、図４のデータスイッチに適用されるクロックパルス５１０および５２０と、それぞれのデータ５１２および５２２との例を示すタイミング図５００ｂである。クロックパルス５１０および５２０は図４のクロックフェーズＳＥＬおよびＳＥＬＢを表し、データ５１２および５２２は、図４のＤＡＣドライバ４２０−ＡのｄａｔａＡｐ，ｄａｔａＡｎ、およびＤＡＣドライバ４２０−ＢのｄａｔａＢｐ，ｄａｔａＢｎをそれぞれ表し得る。データ５１２および５２２は、クロックパルス５１０および５２０に従って、ＤＡＣドライバ４２０−ＡおよびＤＡＣドライバ４２０−Ｂのデータスイッチに適用される。例えば、データ５１２は、クロックパルス５１０に従ってＤＡＣドライバ４２０−ＡのデータスイッチＴ１ＡおよびＴ２Ａに適用されてもよく、データ５２２は、クロックパルス５２０に従ってＤＡＣドライバ４２０−ＢのデータスイッチＴ１ＢおよびＴ２Ｂに適用されてもよい。図５Ｂでは、インタリーブは、毎秒６４ギガサンプル（Ｇｓ／ｓ）データに対して３２ＧＨｚで動作し得る。したがって、クロックパルス５１０および５２０の対応する周期Ｔ（例えば、エッジからエッジ）は約３１．２５ｐｓである。他のインタリーブ周波数は、アプリケーションに応じて利用し得る。一態様では、ＤＡＣドライバ４２０−Ａのデータスイッチに適用されるクロックパルス５１０および５２０とデータ５１２とは、ＤＡＣドライバ４２０−Ｂのデータスイッチに適用されるデータ５２２に対して、周期Ｔの半分（例えば、Ｔ／２＝１５．６２５ｐｓ）だけ時間的にオフセットされる。
【００２５】
図５Ａおよび図５Ｂは、図４の電流ステアリングＤＡＣドライバ４００を参照して説明されるが、図５Ａおよび図５Ｂは、例えば、図７および図８の電流ステアリングＤＡＣドライバ７００および８００に関しても用いることができる。
【００２６】
低速または中速アプリケーションの場合、図３のＤＡＣドライバ回路３００のような単一のＤＡＣドライバ（例えば、サブドライバなし）を備えた構造が利用され得る。このようなアプリケーションでは、帯域幅（ＢＷ）またはＴＤＤＢのペナルティが殆どまたは全くない厚酸化物デバイスを使用してカスコードデバイスが実装されてもよい。高速アプリケーション（例えば、３０ＧＨｚを超える周波数）の場合には、高速動作を容易にするために２つ以上のＤＡＣサブドライバが利用され得る。一態様では、インタリーブ動作モードにおいて、トランジスタＴ３およびＴ４のゲートに印加される図３の電圧信号Ｖｃｋは、およそ１．０Ｖ±０．３Ｖ（例えば、約０．７Ｖから１．３Ｖの範囲内）で変化するクロック信号である。Ｖｃｋの高められたゲート電圧（例えば、０．９４５Ｖを超える）は、デバイス（例えば、カスコードデバイスＴ３およびＴ４）の寿命と信頼性にとって潜在的に危険であり得る。例えば、ゲート電圧が上昇すると、ＴＤＤＢおよび／または電圧破壊によりデバイスの寿命が制限され得る。場合によっては、Ｖｃｋのゲート電圧の上昇により、高速アプリケーション（例えば、インタリーブトポロジ）のカスコードデバイスとして、高度なディープサブミクロン相補型ＭＯＳ（ＣＭＯＳ）ノードでの薄酸化膜デバイスの使用が妨げられることがある。一態様では、インタリーブＤＡＣにおいて、寄生容量を増やすことなくブリード／トリクル電流を実装することは困難な場合がある。寄生容量は、スプリアスフリーダイナミックレンジ（spurious-free dynamic range：ＳＦＤＲ）を低下させ得る。一態様では、コンポーネントが積み重ねられる構成（例えば、直列接続トランジスタ）は、ヘッドルームの問題を引き起こし得る。以下の図６に関して本明細書に示され説明されるように、ヘッドルームの問題は折り返し構成を使用することで解決できる。
【００２７】
図６は、折り返し電流ステアリングＤＡＣドライバ６００の一例の概略図を示している。電流ステアリングＤＡＣドライバ６００は、図１のＤＡＣシステム１００として利用され得る。折り返し電流ステアリングＤＡＣドライバは、折り返しＤＡＣドライバと呼ばれる場合がある。折り返し電流ステアリングＤＡＣドライバ６００は、データスイッチ６２０のセット、テール電流源６１０、カスコードデバイス６３０のセット、負荷ネットワーク６４０、および第２の電流源６５０のセットを含む。図６には詳細に示されていないが、簡潔にするために、データスイッチのセットの数は、カスコードデバイス６３０のセット数に等しく、テール電流源６１０の数に等しく、かつ、第２の電流源６５０のセットの数に等しい。カスコードデバイス６３０の各セットは、２つのカスコードデバイスＴ３およびＴ４を含む。データスイッチ６２０のセットは、カスコードデバイス６３０のセットに対して折り返された構成にある。一態様において、データスイッチ６２０の各セットは、２つのデータスイッチＴ１およびＴ２を含んでおり、該データスイッチＴ１およびＴ２は、カスコードデバイス６３０の各セット、各テール電流源６１０、および第２の電流源６５０の各セットに接続されている。カスコードデバイスのセットは、共通の負荷ネットワーク６４０に接続されている。一態様では、電流ステアリングＤＡＣドライバ回路６００は、Ｎセットのデータスイッチ、Ｎセットのカスコードデバイス、Ｎ個のテール電流源、およびＮセットの第２電流源を含む。ここで、Ｎは、折り返し電流ステアリングＤＡＣドライバ６００の入力ラインの数である。
【００２８】
図６の折り返し構成は、より低いバイアス電圧が様々なコンポーネントに印加されることを可能にし得る。例えば、約０．９Ｖのゲート電圧供給が、データスイッチＴ１およびＴ２（例えば、ＶＧとして）、カスコードデバイスＴ３およびＴ４（例えば、Ｖｃａｓｃとして）および／またはテール電流源デバイスＴ０（例えば、ＶＧＴ）において利用されるバイアスデバイスに印加され得る。これにより、薄酸化物デバイス（例えば、トランジスタ）を使用してこれらのデバイスを実装できる。図６の折り返し構成で使用される薄酸化物デバイスは積み重ねられないことに留意されたい。折り返し構成は、ヘッドルームの問題の回避または削減、インタリーブクロック信号（例えば、ＳＥＬおよびＳＥＬＢ）のレベルシフトの回避または削減、ＴＤＤＢの影響の回避または削減、および/または外部直流電流（ＤＣ）ブロッキングコンデンサの必要性の回避または削減に役立ち得る。さらに、折り返し構成は、良好な電源電圧変動除去（power supply rejection：ＰＳＲ）を可能にし得る。
【００２９】
図７は、インタリーブ電流ステアリングＤＡＣドライバを含むＤＡＣシステム７００の一例を示すブロック図である。ＤＡＣシステム７００は、ＤＳＰ７１０、第１のマルチプレクサ回路７２０−Ａ（ＭＵＸ  Ａと表示）、第２のマルチプレクサ回路７２０−Ｂ（ＭＵＸ  Ｂと表示）、クロック発生回路７４０、第１の電流ＤＡＣサブドライバ７０３−Ａ（Ｄｒｉｖｅｒ  Ａと表示）、第２の電流ＤＡＣサブドライバ７３０−Ｂ（Ｄｒｉｖｅｒ  Ｂと表示）、およびインタリーバ回路７５０を含む。サブドライバは、インタリーブＤＡＣサブドライバとも呼ばれる場合もある。サブドライバの数（例えば、図７では２つ）は、インタリーブ係数と呼ばれる場合がある。
【００３０】
ＤＳＰ７１０は、第１のパターン発生回路７１０−Ａ（ＰＧ  Ａと表示）、および第２のパターン発生回路７１０−Ｂ（ＰＧ  Ｂと表示）を含む。各マルチプレクサ回路７２０−Ａおよび７２０−Ｂは、それぞれ、第１のパターン発生回路７１０−Ａおよび第２のパターン発生回路７１０−Ｂの出力に基づいてＮビットを生成し得る。ＤＡＣシステム７００は、ＭＵＸ  ＡおよびＭＵＸ  Ｂによって提供されるＮビットに基づいてＤＡＣアナログ出力信号７５２を生成することができる。ＤＡＣサブドライバ７３０−Ａおよび７３０−Ｂは、インタリーバ回路７５０によって互いにインタリーブされ得る。インタリーバ回路７５０は、クロック発生回路７４０によって生成された相補クロック信号７４２−Ａおよび７４２−Ｂによって制御されるスイッチ７５０−Ａおよび７５０−Ｂを含む。一態様では、インタリーバ回路７５０は、コンポーネント（例えば、デバイス）および／またはＤＡＣサブドライバ７３０−Ａおよび７３０−Ｂを形成するアーキテクチャに関連する。インタリーバ回路７５０のスイッチ７５０−Ａおよび７５０−Ｂの状態（例えば、オンまたはオフ状態）に応じて、ＤＡＣ出力７５２は、ＤＡＣサブドライバ７３０−Ａからの出力か、またはＤＡＣサブドライバ７３０−Ｂからの出力となり得る。
【００３１】
図８Ａは、インタリーブ電流ステアリングＤＡＣドライバ８００Ａの一例を示す概略図である。インタリーブ電流ステアリングＤＡＣドライバ８００Ａは、図１および図７のＤＡＣシステム１００および７００で利用され得る。図７の説明は、図７および図８Ａの間の違いの例、並びに、明確化および単純化のために本明細書で提供される他の説明とともに、一般に図８Ａに適用される。図１〜図６に関して上記で提供された説明の幾つかは図８Ａに適用される。電流ステアリングＤＡＣドライバ８００Ａは、Ｒｌｏａｄによって表される１つの共通の負荷抵抗ネットワークを通して合計される２つ以上の電流ＤＡＣサブドライバ８０２−Ａおよび８０２−Ｂを含む。図７を参照すると、ＤＡＣドライバ８０２−Ａは、図７のＤＡＣサブドライバ７３０−Ａおよびインタリーバ回路７５０のスイッチ７５０−Ａを包含してもよく、ＤＡＣドライバ８０２−Ｂは、ＤＡＣサブドライバ７３０−Ｂおよびインタリーバ回路７５０のスイッチ７５０−Ｂを包含してもよい。
【００３２】
ＤＡＣドライバ８０２−Ａは、データスイッチ８２０−Ａのセット、テール電流源８１０−Ａ、第２の電流源８０５−Ａのセット、およびインタリーブ（ＩＬ）ブロック８３０−Ａを含み、ダンプおよび負荷ネットワーク８６０をＤＡＣドライバ８０２−Ｂと共有する。１つ以上の実装において、データスイッチ８２０−Ａのセットの数は、（ａ）インタリーブブロック８３０−Ａの数に等しく、（ｂ）テール電流源８１０−Ａの数に等しく、かつ、（ｃ）第２の電流源８０５−Ａのセットの数に等しい。単に簡潔にするために、図８は、ＤＡＣドライバ４２０−Ａについて、３セットのデータスイッチ８２０−Ａ、３個のインタリーブブロック８３０−Ａ、１セットの第２電流源８０５−Ａ、および２個のテール電流源８１０−Ａを示し、他のデータスイッチ、インタリーブブロック、第２電流源、およびのテール電流源は示していない。データスイッチ８２０−Ａの各セットにおいて、１つのデータスイッチ（Ｔ１）は第１のゲート端子でＤａｔａＡｐ信号を受信し、別のデータスイッチ（Ｔ２）は第２のゲート端子でＤａｔａＡｎ信号を受信する。
【００３３】
ＤＡＣドライバ８０２−Ａと同様に、ＤＡＣドライバ８０２−Ｂは、データスイッチのセット（８２０−Ａと同じく簡略化のために図示せず）、テール電流源（８１０−Ａと同じく簡略化のために図示せず）、インタリーブブロック８３０−Ｂ、および第２の電流源８０５−Ｂのセットを含み、ダンプおよび負荷ネットワーク８６０をＤＡＣドライバ８０２−Ａと共有する。ＤＡＣドライバ８０２−Ａと同様に、ＤＡＣドライバ８０２−Ｂでは、データスイッチ（図示せず）のセットの数は、（ａ）インタリーブブロック８３０−Ｂの数に等しく、（ｂ）テール電流源（図示せず）の数に等しく、（ｃ）第２の電流源８０５−Ｂのセットの数に等しい。
【００３４】
１つ以上の実装において、共有ダンプおよび負荷ネットワーク８６０は、２つのダンプ抵抗器Ｒｄｕｍｐ（ＤＡＣドライバ８０２−Ａ用の１つ、およびＤＡＣドライバ８０２−Ｂ用の１つ）と、２つの抵抗器ＲＬから形成される共通の負荷ネットワークＲｌｏａｄを含む。
【００３５】
データスイッチのセット（例えば、８２０−Ａ）は、インタリーブブロック（例えば、８３０−Ａ）に関連して折り返し構成になっている。一態様では、データスイッチの各セット（例えば、８２０−Ａ）は、２つのデータスイッチ（例えば、Ｔ１およびＴ２）を含む。データスイッチの各セット（例えば、８２０−Ａ）は、各インタリーブブロック（例えば、８３０−Ａ）、各テール電流源（例えば、８１０−Ａ）、および第２の電流源の各セット（例えば、８０５−Ａ）に接続される。データスイッチの各セット（例えば、Ｔ１およびＴ２）のドレインノードのセットは、それぞれのインタリーブブロック（例えば、８３０−Ａ）、および、それぞれの第２の電流源のセット（例えば、８０５−Ａ）に接続される。データスイッチの各セット（例えば、Ｔ１およびＴ２）のソースノードは、データスイッチのセットをそれぞれのテール電流源（例えば、８１０−Ａ）に繋げる。
【００３６】
ＤＡＣドライバ８０２−ＡおよびＤＡＣドライバ８０２−Ｂのそれぞれのインタリーブブロックは、ダンプスイッチ（例えば、８５０−Ａおよび８５０−Ｂ）、および出力スイッチ（例えば、８４０−Ａおよび８４０−Ｂ）を含む。各インタリーブブロックは、それぞれのダンプスイッチのセットと、それぞれの出力スイッチのセットとを含む。ダンプスイッチの各セット（例えば、８５０−Ａ）は、２つのダンプスイッチを含む。出力スイッチの各セット（８４０−Ａなど）は、２つの出力スイッチを含む。
【００３７】
ダンプスイッチ８５０−Ａおよび８５０−Ｂは、各ダンプ抵抗器（Ｒｄｕｍｐ）に接続されるとともに、データスイッチ（例えば、８２０−Ａ）を各ダンプ抵抗器（Ｒｄｕｍｐ）に繋ぐことができる。出力スイッチ（８４０−Ａおよび８４０−Ｂ）は、２つの抵抗ＲＬを含む１つの共通な負荷ネットワーク（Ｒｌｏａｄ）に接続されるとともに、データスイッチ（例えば、８２０Ａ）を共通の負荷ネットワークに繋ぐことができる。一態様では、ＤＡＣドライバ８０２−ＡおよびＤＡＣドライバ８０２−Ｂのそれぞれは、Ｎセットの（２つの）データスイッチ、Ｎ個のインタリーブブロック（例えば、Ｎセットの（２つの）ダンプスイッチ、およびＮセットの（２つの）出力スイッチ）、Ｎ個のテール電流源、およびＮセットの（２つの）第２の電流源を含む。ここで、ＮはＤＡＣシステム８００Ａの入力データラインの数である。
【００３８】
ダンプネットワークは、１つ以上の抵抗（Ｒｄｕｍｐ）を含み得る。一態様では、ダンプネットワークはリアクタンス性成分も含み得る。一態様では、ダンプネットワークは１つまたは複数のトランジスタによって形成され得る。負荷ネットワークは、１つ以上の抵抗（ＲＬ）を含み得る。一態様では、負荷ネットワークはリアクタンス性成分も含み得る。一態様では、負荷ネットワークは１つまたは複数のトランジスタによって形成され得る。
【００３９】
図８Ｂは、図８Ａのインタリーブ電流ステアリングＤＡＣドライバ８００Ａの動作の第１フェーズの一例８００Ｂを示す概略図である。一態様では、図８Ｂは、ＤＡＣドライバ８０２−Ａがアクティブであり、ＤＡＣドライバ８０２−Ｂが非アクティブである場合を示している。ＤＡＣドライバ８０２−Ａがアクティブである場合、データスイッチ８２０−Ａのセットを負荷ネットワークに選択的に接続できる出力スイッチ８４０−Ａはオン状態にあり、データスイッチ８２０−Ａのセットをダンプネットワーク（例えば、Ｒｄｕｍｐ）に選択的に接続できるダンプスイッチ８５０−Ａはオフ状態にある。ＤＡＣドライバ８０２−Ｂが非アクティブである場合、ＤＡＣドライバ８０２−Ｂのデータスイッチのセットを負荷ネットワークに選択的に接続できる出力スイッチ８４０−Ｂはオフ状態にあり、ＤＡＣドライバ８０２−ＢのデータスイッチのセットをＤＡＣドライバ８０２−Ｂのダンプネットワーク（例えば、Ｒｄｕｍｐ）に選択的に接続できるダンプスイッチ８５０−Ｂはオン状態にある。当該動作のフェーズ８００Ｂでは、第２の電流源８０５−Ａは、データスイッチ８２０−Ａおよび負荷ネットワークＲｌｏａｄに流れる電流を提供する。
【００４０】
図８Ｃは、図８Ａのインタリーブ電流ステアリングＤＡＣドライバ８００Ａの動作の別のフェーズの一例８００Ｃを示す概略図である。一態様では、図８Ｃは、ＤＡＣドライバ８０２−Ａが非アクティブであり、ＤＡＣドライバ８０２−Ｂがアクティブである場合を示している。そのような場合、データスイッチ８２０−Ａのセットは、ＤＡＣドライバ８０２−Ａのダンプネットワーク（例えば、Ｒｄｕｍｐ）に選択的に接続され、共通の負荷ネットワークには接続されない。一方、ＤＡＣドライバ８０２−Ｂのデータスイッチのセット（簡略化のために図示せず）は、共通の負荷ネットワークに接続され、ＤＡＣドライバ８０２−Ｂのダンプネットワーク（例えば、Ｒｄｕｍｐ）には接続されない。当該動作のフェーズ８００Ｃでは、第２の電流源８０５−Ｂは、ＤＡＣドライバ８０２−Ｂのデータスイッチ（簡略化のために図示せず）および負荷ネットワークＲｌｏａｄに流れる電流を提供する。
【００４１】
インタリーブ係数は、図７、図８Ａ、図８Ｂおよび図８Ｃにおいて２に等しいが、電流ステアリングＤＡＣドライバは、３つ以上のサブドライバを含み得る。例えば、ＤＡＣドライバ８０２−ＡおよびＤＡＣドライバ８０２−Ｂに加えて、電流ステアリングＤＡＣドライバ８００Ａはまた、サブドライバ８０２−Ｃおよび８０２−Ｄ（図８Ａには図示せず）を含み得る。各サブドライバ８０２−Ｃおよび８０２−Ｄは、ＤＡＣドライバ８０２−ＡおよびＤＡＣドライバ８０２−Ｂのそれぞれと同様のコンポーネント（例えば、データスイッチ、ダンプスイッチ、出力スイッチ、テール電流源、第２の電流源）を含み得る。各サブドライバ８０２−Ｃおよび８０２−Ｄは、それぞれのダンプネットワークを含み得る。ＤＡＣドライバ８０２−Ａ、ＤＡＣドライバ８０２−Ｂ、ＤＡＣドライバ８０２−ＣおよびＤＡＣドライバ８０２−Ｄは、同じ共通の負荷ネットワークを共有し得る。一態様では、利用されるクロック信号の数はインタリーブ係数に等しくてもよい。どのような瞬間でも、クロック信号により、４つのサブドライバの１つがアクティブになり（例えば、共通の負荷ネットワークに電流が供給され）、残りの３つのサブドライバが非アクティブになる（例えば、それぞれのダンプネットワークに電流が供給される）。この場合、クロック信号により、各サブドライバは２５％の時間アクティブになり、残りの７５％の時間は非アクティブになる。一態様では、図７のＤＡＣシステム７００についてのより高いサンプリングレートＦｓを促進するために、サブドライバの数を増やすことができる。
【００４２】
１つ以上の実装において、主題の技術は、差動入力（例えば、ｄａｔａｐおよびｄａｔａｎ）だけでなく、シングルエンド入力にも適用可能である。
【００４３】
図９は、インタリーブ電流ステアリングＤＡＣドライバ（例えば、図８Ａの８００Ａ）を動作させる例示的な方法９００を示している。方法９００は、アナログ出力信号（例えば、図８ＡのＯｕｔＰおよびＯｕｔＮ）を生成するために、複数のＤＡＣドライバ回路のうちの１つのＤＡＣドライバ回路（例えば、図８Ａの８０２−Ａ）から負荷ネットワーク（例えば、図８ＡのＲｌｏａｄ）に電流を導くことを含む。電流を導くことは、複数のＤＡＣドライバ回路のうちの上記ＤＡＣドライバ回路の第１のデジタル入力信号（例えば、図８ＡのＤａｔａＡｐおよびＤａｔａＡｎ）によって、データスイッチの第１のセット（例えば、図８Ａの８２０−Ａ）を制御することと、データスイッチの第１のセットまたはデータスイッチの第２のセット（簡略化のために図示せず）のいずれかを負荷ネットワークにそれぞれ繋ぐために、出力スイッチの第１のセット（例えば、図８Ａの８４０−Ａ）または出力スイッチの第２のセット（例えば、図８Ａの８４０−Ｂ）を操作することと、電流源の第１のセット（例えば、図８Ａの８０５−Ａ）または電流源の第２のセット（例えば、図８Ａの８０５−Ｂ）を各ダンプ負荷にダンプするために、ダンプスイッチの第１のセット（例えば図８Ａの８５０−Ａ）またはダンプスイッチの第２のセット（例えば図８Ａの８５０−Ｂ）を操作することと、を含む。導かれる電流は、電流源の第１のセットまたは電流源の第２のセットのいずれかによって提供される。出力スイッチの第１のセット、ダンプスイッチの第１のセット、および電流源の第１のセットは、複数のＤＡＣドライバ回路のうちの上記ＤＡＣドライバ回路に属する。出力スイッチの第２のセット、ダンプスイッチの第２のセット、および電流源の第２のセットは、複数のＤＡＣドライバ回路のうちの別のＤＡＣドライバ回路（例えば、図８Ａの８０２−Ｂ）に属する。
【００４４】
本開示の態様の様々な例は、便宜上条項（clauses）として以下で説明される。これらは例として提供されており、主題技術を限定するものではない。
【００４５】
条項Ａ：デジタル−アナログコンバータ（ＤＡＣ）ドライバ装置は、負荷ネットワークと、負荷ネットワークに繋がれた複数のＤＡＣドライバ回路を含む。各ＤＡＣドライバ回路は、第１のデジタル入力信号によって制御できるデータスイッチの第１のセットを含む。第１のＤＡＣドライバ回路は、出力スイッチの第１のセット、ダンプスイッチの第１のセット、および電流源の第１のセットをさらに含む。複数のＤＡＣドライバ回路の別のＤＡＣドライバ回路は、出力スイッチの第２のセット、ダンプスイッチの第２のセット、および電流源の第２のセットを含む。出力スイッチの第１のセットまたは出力スイッチの第２のセットは、データスイッチの第１のセットまたは電流源の第１のセットのいずれか１つを負荷ネットワークにそれぞれ繋ぐように動作可能である。ダンプスイッチの第１のセットまたはダンプスイッチの第２のセットは、電流源の第１のセットまたは電流源の第２のセットを各ダンプ負荷にそれぞれダンプするように動作可能である。
【００４６】
条項Ｂ：デジタル−アナログコンバータ（ＤＡＣ）ドライバ装置の電流ステアリングの方法は、アナログ出力信号を生成するために、複数のＤＡＣドライバ回路のうちの１つのＤＡＣドライバ回路から負荷ネットワークに電流を導くことを含む。電流を導くことは、複数のＤＡＣドライバ回路のうちの上記ＤＡＣドライバ回路の第１のデジタル入力信号によって、データスイッチの第１のセットを制御することと、データスイッチの第１のセットまたはデータスイッチの第２のセットのいずれかを負荷ネットワークにそれぞれ繋ぐために、出力スイッチの第１のセットまたは出力スイッチの第２のセットを操作することと、電流源の第１のセットまたは電流源の第２のセットを各ダンプ負荷にダンプするために、ダンプスイッチの第１のセットまたはダンプスイッチの第２のセットを操作することと、を含む。導かれる電流は、電流源の第１のセットまたは電流源の第２のセットのいずれかによって提供される。出力スイッチの第１のセット、ダンプスイッチの第１のセット、および電流源の第１のセットは、複数のＤＡＣドライバ回路のうちの上記ＤＡＣドライバ回路に属する。出力スイッチの第２のセット、ダンプスイッチの第２のセット、および電流源の第２のセットは、複数のＤＡＣドライバ回路のうちの別のＤＡＣドライバ回路に属する。
【００４７】
条項Ｃ：デジタル−アナログコンバータ（ＤＡＣ）システムは、クロック信号を生成するように構成されたクロック発生器を含む。デジタル信号プロセッサは、第１のビットレートで第１のデジタル信号を生成できる。マルチプレクサ回路は、第１のデジタル信号を受信でき、第２のビットレートで第２のデジタル信号を生成できる。各ＤＡＣドライバブロックは、第２のデジタル信号とクロック信号に基づいてアナログ出力信号を生成できる。ＤＡＣドライバブロックは、負荷ネットワークに繋がれた複数のＤＡＣドライバ回路を含む。複数のＤＡＣドライバ回路の各ＤＡＣドライバ回路は、第１のインタリーブ回路および第２のインタリーブ回路を含む。第１および第２のインタリーブ回路のそれぞれは、ダンプスイッチのセットおよび出力スイッチのセットに繋がれたデータスイッチのセットを含む。ダンプスイッチのセットは、第１または第２のインタリーブ回路のデータスイッチをダンプネットワークに繋ぐように動作可能である。出力スイッチのセットは、第１または第２のインタリーブ回路のデータスイッチを負荷ネットワークに繋ぐように動作可能である。
【００４８】
方法は、本明細書で説明される１つまたは複数の方法、動作、またはその一部を含む。
【００４９】
装置は、本明細書で説明される１つまたは複数の方法、動作またはその一部を実行するように適合された手段を含む。
【００５０】
ハードウェア装置は、本明細書で説明される１つまたは複数の方法、動作、またはその一部を実行するように構成された回路を含む。
【００５１】
装置は、本明細書で説明される１つまたは複数の方法、動作またはその一部を実行するように適合された手段を含む。
【００５２】
装置は、本明細書で説明される１つまたは複数の方法、動作、またはその一部を実行するように動作可能なコンポーネントを含む。
【００５３】
一態様では、方法は、操作、命令、または機能であり得、その逆もあり得る。一態様では、他の１つ以上の条項、１つ以上の単語、１つ以上の文、１つ以上のフレーズ、１つ以上の段落、および／または１つ以上のクレームに記載された単語の一部またはすべて（例えば、指示、操作、機能、コンポーネント）を含むように条項が補正され得る。審査中に、１つ以上のクレームが１つ以上の他のクレームに従属するように補正され得るとともに、１つ以上のクレームが１つ以上の限定を削除するように補正され得る。
【００５４】
単数形の要素への言及は、特に明記されていない限り、１つだけを意味するものではなく、１つ以上を意味する。例えば、「ａ」モジュールは、１つ以上のモジュールを指す場合がある。「ａ」、「ａｎ」、「ｔｈｅ」、または「ｓａｉｄ」で始まる要素は、追加の制約がなければ、追加の同じ要素の存在を排除しない。
【００５５】
見出しおよび小見出しは、もしあれば、便宜のためにのみ使用され、本発明を限定しない。典型的な（exemplary）という単語は、例または説明として役立つことを意味するために使用される。用語「含む」、「有する」などが使用される限り、そのような用語は、請求項で移行語として使用される場合に含まれる「含む」と解釈される用語と同様の方法で包括的であることを意図する。ある実体（entity）または動作（action）を別のものと区別するために、実体または動作の間の実際の関係または順序を必ずしも要求または暗示することなく、第１および第２などの関係用語を使用し得る。
【００５６】
一態様、該態様、別の態様、幾つかの態様、１つ以上の態様、一実装、該実装、別の実装、幾つかの実装、１つ以上の実装、一実施形態、該実施形態、別の実施形態、幾つかの実施形態、１つ以上の実施形態、一構成、該構成、別の構成、幾つかの構成、１つ以上の構成、主題技術、開示、本開示、それらの他の変形などのフレーズは、便宜上のものであり、そのようなフレーズに関する開示が主題技術に不可欠であること、またはそのような開示が主題技術のすべての構成に適用されることを意味するものではない。そのようなフレーズに関する開示は、すべての構成または１つ以上の構成に適用され得る。そのようなフレーズに関する開示は、１つ以上の例を提供し得る。一態様または幾つかの態様などのフレーズは、１つまたは複数の態様を指すことができ、逆もまた同様であり、これは他の前述のフレーズにも同様に当てはまる。
【００５７】
項目を区切る「および」或いは「または」という用語が付いた一連の項目の前にある「少なくとも１つ」というフレーズは、リストの各メンバーではなく、リスト全体を修飾する。「少なくとも１つ」というフレーズは、少なくとも１つの項目を選択する必要はなく、むしろ、このフレーズは、項目の少なくとも１つ、および／または項目の任意の組み合わせの少なくとも１つ、および／または各項目の少なくとも１つを含むことを意味する。例として、「Ａ、Ｂ、およびＣの少なくとも１つ」または「Ａ、Ｂ、またはＣの少なくとも１つ」というフレーズのそれぞれは、Ａのみ、Ｂのみ、またはＣのみ；Ａ、Ｂ、およびＣの任意の組み合わせ；および／またはＡ、Ｂ、Ｃのそれぞれの少なくとも１つを指す。
【００５８】
一態様では、トランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）であってもよく、電子と正孔の両方を使用して電流を運ぶ原理で一般的に動作する様々な多端子トランジスタのいずれかを指し、以下に限定されないが、ｎ−ｐ−ｎＢＪＴおよびｐ−ｎ−ｐＢＪＴを含んでいる。
【００５９】
一態様では、トランジスタは、電界効果トランジスタ（ＦＥＴ）であってもよく、一般に電界を制御する原理に基づいて動作し、形状を制御する、したがって半導体材料の１種類の電荷キャリアのチャネルの導電率を制御する、さまざまな多端子トランジスタのいずれかを指し、以下に限定されないが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ＦＥＴ（ＪＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）高電子移動度トランジスタ（ＨＥＭＴ）、変調ドープＦＥＴ（ＭＯＤＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、高速逆エピタキシャルダイオードＦＥＴ（ＦＲＥＤＦＥＴ）、イオン感応ＦＥＴ（ＩＳＦＥＴ）を含んでいる。
【００６０】
一態様では、ベース、エミッタ、およびコレクタという用語は、トランジスタの３つの端子を指し、バイポーラ接合トランジスタのベース、エミッタ、およびコレクタを指し、または、電界効果トランジスタのゲート、ソース、およびドレインを指してもよく、その逆も同様である。別の態様では、ゲート、ソース、およびドレインという用語は、それぞれトランジスタのベース、エミッタ、およびコレクタを指してもよく、その逆も同様である。
【００６１】
特に明記しない限り、本開示で説明する様々な構成は、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）またはリン化インジウムガリウム（ＩｎＧａＰ）基板、または他の適切な基板上に実装され得る。
【００６２】
開示されたステップ、操作、またはプロセスの特定の順序または階層は、典型的なアプローチの実例であることが理解される。特に明記しない限り、ステップ、操作、またはプロセスの特定の順序または階層は、異なる順序で実行される場合があることを理解されたい。一部のステップ、操作、またはプロセスは同時に実行し得る。付随する方法クレームは、もしあれば、サンプルオーダーで様々なステップ、操作またはプロセスの要素を提示し、提示された特定の順序または階層に限定されることを意図していない。これらは、シリアル、リニア、パラレル、または異なる順序で実行され得る。
【００６３】
一態様では、繋がれるなどの用語は、直接的に繋がれることを指し得る。別の態様では、繋がれるなどの用語は、間接的に繋がれることを指し得る。
【００６４】
トップ、ボトム、フロント、リア、サイド、水平、垂直などの用語は、通常の重力の基準フレームではなく、任意の基準フレームを指す。したがって、このような用語は、重力の基準フレーム内で上方向、下方向、斜め方向、または水平方向に広がり得る。
【００６５】
本開示は、当業者が本明細書で説明される様々な態様を実施できるようにするために提供される。場合によっては、主題技術の概念を不明瞭にしないために、よく知られている構造およびコンポーネントがブロック図形式で示されている。本開示は、主題技術の様々な例を提供し、主題技術はこれらの例に限定されない。これらの態様に対する様々な変更は、当業者には容易に明らかであり、本明細書で説明される原理は、他の態様に適用され得る。
【００６６】
当業者に知られている、または後に知られるようになる開示全体にわたって記載される様々な態様の要素に対する全ての構造的および機能的な等価物は、参照により本明細書に明示的に組み込まれるとともに、特許請求の範囲に包含されることが意図されている。さらに、本明細書に開示されているものは、そのような開示が特許請求の範囲に明示的に記載されているかどうかに関係なく、公衆に捧げられることを意図していない。クレーム要素は、「手段」というフレーズを使用して要素が明示的に記載されていない限り、または、方法クレームの場合に「ステップ」というフレーズを使用して要素が記載されていない限り、米国特許法第１１２上第６項の規定に基づいて解釈されない。
【００６７】
発明の名称、背景、図面の簡単な説明、要約、および図面は、本開示に組み込まれ、限定的な説明としてではなく、本開示の説明に役立つ例として提供される。それらは、請求項の範囲または意味を制限するために使用されないことを理解して提示される。加えて、詳細な説明において、説明は理解を助ける例を提供するとともに、様々な機能は開示を合理化する目的で様々な実装にグループ化されていることがわかる。開示の方法は、請求された主題が各請求項で明示的に記載されているよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、特許請求の範囲が反映するように、発明の主題は、単一の開示された構成または動作のすべての特徴よりも少ないことにある。特許請求の範囲はこれにより詳細な説明に組み込まれ、各請求項は個別に請求された主題として独立している。
【００６８】
特許請求の範囲は、本明細書に記載された態様に限定されることを意図するものではなく、言語請求項と一致する全範囲を与えられ、全ての法的同等物を包含するものである。それにもかかわらず、請求項のいずれも、該当する特許法の要件を満たさない主題を包含することを意図するものではなく、そのように解釈されるべきでもない。
【図１】
2020505884.tif 000003
【図２】
2020505884.tif 000004
【図３Ａ】
2020505884.tif 000005
【図３Ｂ】
2020505884.tif 000006
【図４】
2020505884.tif 000007
【図５Ａ】
2020505884.tif 000008
【図５Ｂ】
2020505884.tif 000009
【図６】
2020505884.tif 000010
【図７】
2020505884.tif 000011
【図８Ａ】
2020505884.tif 000012
【図８Ｂ】
2020505884.tif 000013
【図８Ｃ】
2020505884.tif 000014
【図９】
2020505884.tif 000015
【国際調査報告】
2020505884.tif 000016
2020505884.tif 000017