(57)【要約】  本開示は、いくつかの態様では、情報符号化に関する。情報符号化は、コードワードのビットをパンクチャすること、またはコードワードのビットを繰り返すことを伴う場合がある。本開示は、いくつかの態様では、パンクチャ処理または繰返しパターンを選択することに関する。いくつかの態様において、データ符号化のためのパンクチャパターンは、XORの出力および繰返し入力が消失されないという基準に基づいて選択される。いくつかの態様において、データ符号化のための繰返しパターンは、XORの出力および繰返し入力には繰返しが適用されないという基準に基づいて選択される。
2020506581.tif 000002
【特許請求の範囲】
【請求項１】
通信の方法であって、
データを取得するステップと、
コードワードを生成するために前記データを符号化するステップと、
複数のビットタプルに基づくパンクチャパターンに従って前記コードワードを修正するステップであって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、ステップと、
前記修正されたコードワードを送信するステップと
を含む、方法。
【請求項２】
前記ビットタプルは、前記符号化のためのエンコーダの特定のステージの論理ブロックに相互排他的に関連付けられる、請求項1に記載の方法。
【請求項３】
前記論理ブロックはXORである、請求項2に記載の方法。
【請求項４】
前記XORのうちの第1のものは、前記エンコーダの前記特定のステージの第1の経路の一部であり、
前記XORのうちの第2のものは、前記エンコーダの前記特定のステージの第2の経路の一部である、
請求項3に記載の方法。
【請求項５】
前記特定のステージは、前記コードワードのパンクチャに先立つ最終ステージを含む、請求項2に記載の方法。
【請求項６】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記特定のビットタプルは第1のビットおよび第2のビットを含み、
前記第1のビットおよび前記第2のビットは、前記XORの出力および前記XORの繰返し入力に相互排他的に関連付けられる、
請求項1に記載の方法。
【請求項７】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記XORの入力は前記エンコーダの第1の出力を含み、
前記XORの出力は前記エンコーダの第2の出力を含む、
請求項1に記載の方法。
【請求項８】
前記パンクチャパターンを選択するステップをさらに含む、請求項1に記載の方法。
【請求項９】
前記パンクチャパターンの前記選択は、
前記コードワードの先頭にある連続ビットのセットを選択するステップ
を含む、請求項8に記載の方法。
【請求項１０】
前記パンクチャパターンの前記選択は、
前記コードワードの末尾にある連続ビットのセットを選択するステップ
を含む、請求項8に記載の方法。
【請求項１１】
前記パンクチャパターンの前記選択は、
前記符号化のためのエンコーダの最終ステージの特定の出力である前記コードワードのビットを選択するステップと、
前記最終ステージの前記特定の出力のためのXORの入力である前記コードワードのビットを選択しないステップと
を含む、請求項8に記載の方法。
【請求項１２】
前記パンクチャパターンの前記選択は、
前記コードワードのビットをビットペアに分けるステップと、
各ビットペアから多くとも1つのビットをパンクチャされるべきビットとして選択するステップと
を含む、請求項8に記載の方法。
【請求項１３】
前記ビットペアは、前記符号化のためのエンコーダの最終ステージのXORに相互排他的に関連付けられ、
前記ビットペアのうちの特定のビットペアのビットは、前記XORのうちの特定のXORの出力および前記特定のXORの繰返し入力に相互排他的に関連付けられる、
請求項12に記載の方法。
【請求項１４】
前記ビットタプルの各々について、
前記ビットタプルの多くとも1つのビットがパンクチャビットとして指定され、
前記ビットタプルのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられる、
請求項1に記載の方法。
【請求項１５】
前記符号化はポーラーコーディングを含む、請求項1に記載の方法。
【請求項１６】
通信のための装置であって、
データを取得するように構成されるインターフェースと、
メモリと、
前記メモリおよび前記インターフェースに結合されるプロセッサであって、前記プロセッサおよび前記メモリは、
コードワードを生成するために前記データを符号化することと、
複数のビットタプルに基づくパンクチャパターンに従って前記コードワードを修正することであって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、修正することと
を行うように構成される、プロセッサと
を備え、
前記インターフェースは、前記修正されたコードワードを送信するようにさらに構成される、装置。
【請求項１７】
前記ビットタプルは、前記符号化のためのエンコーダの特定のステージの論理ブロックに相互排他的に関連付けられる、請求項16に記載の装置。
【請求項１８】
前記論理ブロックはXORである、請求項17に記載の装置。
【請求項１９】
前記XORのうちの第1のものは、前記エンコーダの前記特定のステージの第1の経路の一部であり、
前記XORのうちの第2のものは、前記エンコーダの前記特定のステージの第2の経路の一部である、
請求項18に記載の装置。
【請求項２０】
前記特定のステージは、前記コードワードのパンクチャに先立つ最終ステージを含む、請求項17に記載の装置。
【請求項２１】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記XORの入力は前記エンコーダの第1の出力を含み、
前記XORの出力は前記エンコーダの第2の出力を含む、
請求項16に記載の装置。
【請求項２２】
前記プロセッサおよび前記メモリは、
前記パンクチャパターンを選択する
ようにさらに構成される、請求項16に記載の装置。
【請求項２３】
前記パンクチャパターンの前記選択は、
前記コードワードの先頭にある連続ビットのセット、または
前記コードワードの末尾にある連続ビットのセット
の間で選択をすることを含む、請求項22に記載の装置。
【請求項２４】
前記パンクチャパターンの前記選択は、
前記符号化のためのエンコーダの最終ステージの特定の出力である前記コードワードのビットを選択することと、
前記最終ステージの前記特定の出力のためのXORの入力である前記コードワードのビットを選択しないことと
を含む、請求項22に記載の装置。
【請求項２５】
前記符号化はポーラーコーディングを含む、請求項16に記載の装置。
【請求項２６】
通信のための装置であって、
データを取得するための手段と、
コードワードを生成するために前記データを符号化するための手段と、
複数のビットタプルに基づくパンクチャパターンに従って前記コードワードを修正するための手段であって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、手段と、
前記修正されたコードワードを送信するための手段と
を備える、装置。
【請求項２７】
前記ビットタプルは、前記符号化のためのエンコーダの最終ステージのXORに相互排他的に関連付けられる、請求項26に記載の装置。
【請求項２８】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記XORの入力は前記エンコーダの第1の出力を含み、
前記XORの出力は前記エンコーダの第2の出力を含む、
請求項26に記載の装置。
【請求項２９】
前記パンクチャパターンを選択するための手段をさらに備える、請求項26に記載の装置。
【請求項３０】
コンピュータ実行可能コードを記憶する非一時的コンピュータ可読記憶媒体であって、前記コードは、
データを取得することと、
コードワードを生成するために前記データを符号化することと、
複数のビットタプルに基づくパンクチャパターンに従って前記コードワードを修正することであって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、修正することと、
前記修正されたコードワードを送信することと
を行うためのコードを含む、非一時的コンピュータ可読記憶媒体。
【請求項３１】
通信の方法であって、
データを取得するステップと、
コードワードを生成するために前記データを符号化するステップと、
複数のビットタプルに基づく繰返しパターンに従って前記コードワードを修正するステップであって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、ステップと、
前記修正されたコードワードを送信するステップと
を含む、方法。
【請求項３２】
前記ビットタプルは、前記符号化のためのエンコーダの特定のステージの論理ブロックに相互排他的に関連付けられる、請求項31に記載の方法。
【請求項３３】
前記論理ブロックはXORである、請求項32に記載の方法。
【請求項３４】
前記XORのうちの第1のものは、前記エンコーダの前記特定のステージの第1の経路の一部であり、
前記XORのうちの第2のものは、前記エンコーダの前記特定のステージの第2の経路の一部である、
請求項33に記載の方法。
【請求項３５】
前記特定のステージは、前記コードワードの繰返しに先立つ最終ステージを含む、請求項32に記載の方法。
【請求項３６】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記特定のビットタプルは第1のビットおよび第2のビットを含み、
前記第1のビットおよび前記第2のビットは、前記XORの出力および前記XORの繰返し入力に相互排他的に関連付けられる、
請求項31に記載の方法。
【請求項３７】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記XORの入力は前記エンコーダの第1の出力を含み、
前記XORの出力は前記エンコーダの第2の出力を含む、
請求項31に記載の方法。
【請求項３８】
前記繰返しパターンを選択するステップをさらに含む、請求項31に記載の方法。
【請求項３９】
前記繰返しパターンの前記選択は、
前記コードワードの先頭にある連続ビットのセットを選択するステップ
を含む、請求項38に記載の方法。
【請求項４０】
前記繰返しパターンの前記選択は、
前記コードワードの末尾にある連続ビットのセットを選択するステップ
を含む、請求項38に記載の方法。
【請求項４１】
前記繰返しパターンの前記選択は、
前記符号化のためのエンコーダの最終ステージの特定の出力である前記コードワードのビットを選択するステップと、
前記最終ステージの前記特定の出力のためのXORの入力である前記コードワードのビットを選択しないステップと
を含む、請求項38に記載の方法。
【請求項４２】
前記繰返しパターンの前記選択は、
前記コードワードのビットをビットペアに分けるステップと、
各ビットペアから多くとも1つのビットを繰り返されるべきビットとして選択するステップと
を含む、請求項38に記載の方法。
【請求項４３】
前記ビットペアは、前記符号化のためのエンコーダの最終ステージのXORに相互排他的に関連付けられ、
前記ビットペアのうちの特定のビットペアのビットは、前記XORのうちの特定のXORの出力および前記特定のXORの繰返し入力に相互排他的に関連付けられる、
請求項42に記載の方法。
【請求項４４】
前記ビットタプルの各々について、
前記ビットタプルの多くとも1つのビットが繰返しビットとして指定され、
前記ビットタプルのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられる、
請求項31に記載の方法。
【請求項４５】
前記符号化はポーラーコーディングを含む、請求項31に記載の方法。
【請求項４６】
通信のための装置であって、
データを取得するように構成されるインターフェースと、
メモリと、
前記メモリおよび前記インターフェースに結合されるプロセッサであって、前記プロセッサおよび前記メモリは、
コードワードを生成するために前記データを符号化することと、
複数のビットタプルに基づく繰返しパターンに従って前記コードワードを修正することであって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、修正することと
を行うように構成される、プロセッサと
を備え、
前記インターフェースは、前記修正されたコードワードを送信するようにさらに構成される、装置。
【請求項４７】
前記ビットタプルは、前記符号化のためのエンコーダの特定のステージの論理ブロックに相互排他的に関連付けられる、請求項46に記載の装置。
【請求項４８】
前記論理ブロックはXORである、請求項47に記載の装置。
【請求項４９】
前記XORのうちの第1のものは、前記エンコーダの前記特定のステージの第1の経路の一部であり、
前記XORのうちの第2のものは、前記エンコーダの前記特定のステージの第2の経路の一部である、
請求項48に記載の装置。
【請求項５０】
前記特定のステージは、前記コードワードの繰返しに先立つ最終ステージを含む、請求項47に記載の装置。
【請求項５１】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記XORの入力は前記エンコーダの第1の出力を含み、
前記XORの出力は前記エンコーダの第2の出力を含む、
請求項46に記載の装置。
【請求項５２】
前記プロセッサおよび前記メモリは、
前記繰返しパターンを選択する
ようにさらに構成される、請求項46に記載の装置。
【請求項５３】
前記繰返しパターンの前記選択は、
前記コードワードの先頭にある連続ビットのセット、または
前記コードワードの末尾にある連続ビットのセット
の間で選択をすることを含む、請求項52に記載の装置。
【請求項５４】
前記繰返しパターンの前記選択は、
前記符号化のためのエンコーダの最終ステージの特定の出力である前記コードワードのビットを選択することと、
前記最終ステージの前記特定の出力のためのXORの入力である前記コードワードのビットを選択しないことと
を含む、請求項52に記載の装置。
【請求項５５】
前記符号化はポーラーコーディングを含む、請求項46に記載の装置。
【請求項５６】
通信のための装置であって、
データを取得するための手段と、
コードワードを生成するために前記データを符号化するための手段と、
複数のビットタプルに基づく繰返しパターンに従って前記コードワードを修正するための手段であって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、手段と、
前記修正されたコードワードを送信するための手段と
を備える、装置。
【請求項５７】
前記ビットタプルは、前記符号化のためのエンコーダの最終ステージのXORに相互排他的に関連付けられる、請求項56に記載の装置。
【請求項５８】
前記特定のビットタプルは、前記符号化のためのエンコーダのXORに関連付けられ、
前記XORの入力は前記エンコーダの第1の出力を含み、
前記XORの出力は前記エンコーダの第2の出力を含む、
請求項56に記載の装置。
【請求項５９】
前記繰返しパターンを選択するための手段をさらに備える、請求項56に記載の装置。
【請求項６０】
コンピュータ実行可能コードを記憶する非一時的コンピュータ可読記憶媒体であって、前記コードは、
データを取得することと、
コードワードを生成するために前記データを符号化することと、
複数のビットタプルに基づく繰返しパターンに従って前記コードワードを修正することであって、前記複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、修正することと、
前記修正されたコードワードを送信することと
を行うためのコードを含む、非一時的コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その全体が参照により本明細書に組み込まれる、2017年1月12日に出願した特許協力条約出願第PCT/CN2017/070985号の優先権および利益を主張する。
【０００２】
本明細書で説明する様々な態様は通信に関し、より詳細には、限定はしないがパンクチャ処理および繰返しを利用する情報符号化に関する。
【背景技術】
【０００３】
ワイヤレス通信システムは、ノイズのあるチャネルを介して、デジタルメッセージの信頼できる送信を容易にするために、エラー訂正コードを使用することができる。ブロックコードは、エラー訂正コードの1つのタイプである。典型的なブロックコードでは、情報メッセージまたはシーケンスはブロックに分割され、送信デバイスにおけるエンコーダは、情報メッセージに冗長性を数学的に追加する。符号化された情報メッセージにおけるこの冗長性の活用は、メッセージの信頼性を向上し、ノイズにより発生することがあるビットエラーの訂正を可能にする。すなわち、部分的にはチャネルによるノイズの追加によりビットエラーが発生することがあるとしても、受信デバイスにおけるデコーダが、情報メッセージを確実に復元するために、冗長性を利用してもよい。エラー訂正ブロックコードの例は、特にハミングコード、Bose-Chaudhuri-Hocquenghem(BCH)コード、およびターボコードを含む。ターボコードを利用する3GPP LTEネットワーク、およびIEEE802.11n Wi-Fiネットワークなどの多くの既存のワイヤレス通信ネットワークが、そのようなブロックコードを利用する。
【０００４】
ブロックコードによって指定されたブロックサイズは、符号化されるデータに関連付けられたブロックサイズと一致しない場合がある。たとえば、特定のブロックサイズ(たとえば、リソースブロックサイズ)が、特定のリソースを介してデータを送るために指定されてもよい。符号化データのパンクチャ処理および繰返しは、符号化データのブロックサイズを調節するのに使用されてもよい2つの技法である。実際、パンクチャ処理または繰返しは、通信性能に影響することがある。したがって、効率的なパンクチャ処理または繰返し技法が必要である。
【発明の概要】
【課題を解決するための手段】
【０００５】
以下は、本開示のいくつかの態様の基本的な理解をもたらすように、そのような態様の簡略化された概要を提示する。この概要は、本開示のすべての企図された特徴の広範な概要ではなく、本開示のすべての態様の主要な要素または重要な要素を特定するものでもなく、本開示のいずれかまたはすべての態様の範囲を定めるものでもない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、本開示のいくつかの態様の様々な概念を簡略化された形態で提示することである。
【０００６】
一態様では、本開示は、インターフェースと、メモリと、メモリおよびインターフェースに結合されるプロセッサとを含む、通信のために構成される装置を提供する。インターフェースは、データを取得するように構成される。プロセッサおよびメモリは、コードワードを生成するためにデータを符号化することと、複数のビットタプルに基づくパンクチャパターンに従ってコードワードを修正することであって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、修正することとを行うように構成される。インターフェースは、修正されたコードワードを出力する(たとえば送信する)ようにさらに構成される。いくつかの実装形態では、インターフェースは、(たとえば、データを取得するための)第1のインターフェースおよび(たとえば、修正されたコードワードを出力するための)第2のインターフェースを含んでもよい。
【０００７】
本開示の別の態様は、データを取得するステップと、コードワードを生成するためにデータを符号化するステップと、複数のビットタプルに基づくパンクチャパターンに従ってコードワードを修正するステップであって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、ステップと、修正されたコードワードを出力する(たとえば、送信する)ステップとを含む、通信のための方法を提供する。
【０００８】
本開示の別の態様は、通信のために構成される装置を提供する。装置は、データを取得するための手段と、コードワードを生成するためにデータを符号化するための手段と、複数のビットタプルに基づくパンクチャパターンに従ってコードワードを修正するための手段であって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、手段と、修正されたコードワードを出力する(たとえば、送信する)ための手段とを含む。
【０００９】
本開示の別の態様は、コンピュータ実行可能コードを記憶する非一時的コンピュータ可読媒体を提供し、コードは、データを取得することと、コードワードを生成するためにデータを符号化することと、複数のビットタプルに基づくパンクチャパターンに従ってコードワードを修正することであって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される、修正することと、修正されたコードワードを出力する(たとえば、送信する)こととを行うためのコードを含む。
【００１０】
一態様では、本開示は、インターフェースと、メモリと、メモリおよびインターフェースに結合されるプロセッサとを含む、通信のために構成される装置を提供する。インターフェースは、データを取得するように構成される。プロセッサおよびメモリは、コードワードを生成するためにデータを符号化することと、複数のビットタプルに基づく繰返しパターンに従ってコードワードを修正することであって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、修正することとを行うように構成される。インターフェースは、修正されたコードワードを出力する(たとえば、送信する)ようにさらに構成される。いくつかの実装形態では、インターフェースは、(たとえば、データを取得するための)第1のインターフェースおよび(たとえば、修正されたコードワードを出力するための)第2のインターフェースを含んでもよい。
【００１１】
本開示の別の態様は、データを取得するステップと、コードワードを生成するためにデータを符号化するステップと、複数のビットタプルに基づく繰返しパターンに従ってコードワードを修正するステップであって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、ステップと、修正されたコードワードを出力する(たとえば、送信する)ステップとを含む、通信のための方法を提供する。
【００１２】
本開示の別の態様は、通信のために構成される装置を提供する。装置は、データを取得するための手段と、コードワードを生成するためにデータを符号化するための手段と、複数のビットタプルに基づく繰返しパターンに従ってコードワードを修正するための手段であって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、手段と、修正されたコードワードを出力する(たとえば、送信する)ための手段とを含む。
【００１３】
本開示の別の態様は、コンピュータ実行可能コードを記憶する非一時的コンピュータ可読媒体を提供し、コードは、データを取得することと、コードワードを生成するためにデータを符号化することと、複数のビットタプルに基づく繰返しパターンに従ってコードワードを修正することであって、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される、修正することと、修正されたコードワードを出力する(たとえば、送信する)こととを行うためのコードを含む。
【００１４】
本開示のこれらおよび他の態様は、以下の発明を実施するための形態を検討すればより十分に理解されよう。本開示の他の態様、特徴、および実装形態は、添付の図とともに本開示の特定の実装形態の以下の説明を検討すれば、当業者に明らかになろう。本開示の特徴が以下のいくつかの実装形態および図に対して論じられてもよいが、本開示のすべての実装形態が、本明細書において説明される有利な特徴のうちの1つまたは複数を含んでもよい。言い換えれば、1つまたは複数の実装形態が、いくつかの有利な特徴を有するものとして説明されてもよいが、そのような特徴のうちの1つまたは複数はまた、本明細書で説明する本開示の様々な実装形態に従って使用されてもよい。同様に、いくつかの実装形態が、デバイス、システム、または方法の実装形態として以下で説明されてもよいが、そのような実装形態が様々なデバイス、システム、および方法で実施されてもよいことを理解されたい。
【００１５】
添付の図面は、本開示の態様の説明を助けるために提示され、態様の限定ではなく、態様の例示のためにのみ提供される。
【図面の簡単な説明】
【００１６】
【図１】本開示の態様が使用されてもよい例示的通信システムのブロック図である。
【図２】本開示の態様が使用されてもよい例示的通信デバイスのブロック図である。
【図３】通信チャネルの表現の例の図である。
【図４】ポーラーコードに対する分極の例の図である。
【図５】本開示のいくつかの態様による、例示的エンコーダ構造のブロック図である。
【図６】本開示のいくつかの態様による、ポーラーコードのための第1の例示的パンクチャ処理技法の概略図である。
【図７】本開示のいくつかの態様による、ポーラーコードのための第2の例示的パンクチャ処理技法の概略図である。
【図８】本開示のいくつかの態様による、ポーラーコードのための第3の例示的パンクチャ処理技法の概略図である。
【図９】本開示のいくつかの態様による、ポーラーコードのための第4の例示的パンクチャ処理技法の概略図である。
【図１０】本開示のいくつかの態様による、ポーラーコードのための第5の例示的パンクチャ処理技法の概略図である。
【図１１】本開示のいくつかの態様による、ポーラーコードのための第6の例示的パンクチャ処理技法の概略図である。
【図１２】本開示のいくつかの態様による、ポーラーコードのための第7の例示的パンクチャ処理技法の概略図である。
【図１３】本開示のいくつかの態様による、ポーラーコードのための第8の例示的パンクチャ処理技法の概略図である。
【図１４】本開示のいくつかの態様による、ポーラーコードのための第1の例示的繰返し技法の概略図である。
【図１５】本開示のいくつかの態様による、ポーラーコードのための第2の例示的繰返し技法の概略図である。
【図１６】本開示のいくつかの態様による、ポーラーコードのための第3の例示的繰返し技法の概略図である。
【図１７】本開示のいくつかの態様による、ポーラーコードのための第4の例示的繰返し技法の概略図である。
【図１８】本開示のいくつかの態様による、符号化をサポートすることができる装置(たとえば、電子デバイス)のための例示的ハードウェア実装形態を示すブロック図である。
【図１９】本開示のいくつかの態様による、パンクチャ処理を用いる符号化プロセスの例を示すフローチャートである。
【図２０】本開示のいくつかの態様による、繰返しを用いる符号化プロセスの例を示すフローチャートである。
【発明を実施するための形態】
【００１７】
本開示の様々な態様は、情報の通信のための(たとえば、ワイヤレス通信のための)符号化に関する。いくつかの態様では、符号化は、コードワードのビットをパンクチャすること、またはコードワードのビットを繰り返すことを伴う場合がある。一例として、ポーラーコードなどのブロックコードを用いるデータ符号化のために、コードワード長Nは2の累乗であってもよい。したがって、データ符号化は、コードワードサイズをリソース割振り(2の累乗に対応しなくてもよい)に合わせるために、パンクチャ処理または繰返しを使用してもよい。別の例として、データ符号化は、パンクチャ処理または繰返しをレシーバにおける復号性能を向上するために使用してもよい。本開示は、いくつかの態様では、向上した性能をもたらす場合があるパンクチャ処理または繰返しパターンを選択することに関する。いくつかの態様では、データ符号化のためのパンクチャパターンは、XORの出力および繰返し入力が消失されないという基準に基づいて選択される。いくつかの態様では、データ符号化のための繰返しパターンは、XORの出力および繰返し入力には繰返しが適用されないという基準に基づいて選択される。
【００１８】
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書において説明する概念が実践される場合がある唯一の構成を表すことは意図されない。詳細な説明は、様々な概念の完全な理解を提供する目的のための具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細がなくても実践されてもよいことが当業者には明らかであろう。さらに、本開示の範囲から逸脱することなく代替構成が考案されてもよい。加えて、本開示の関連する詳細を不明瞭にしないように、よく知られている要素は詳細に説明されず、または省略される。
【００１９】
本開示全体にわたって提示する様々な概念は、幅広い種類の電気通信システム、ネットワークアーキテクチャ、および通信規格にわたって実装されてもよい。たとえば、第3世代パートナーシッププロジェクト(3GPP)は、しばしばロングタームエボリューション(LTE)ネットワークと呼ばれる、発展型パケットシステム(EPS)を伴うネットワーク用のいくつかのワイヤレス通信規格を定義する標準化団体である。第5世代(5G)ネットワークなどのLTEネットワークの発展型バージョンは、限定はしないがウェブブラウジング、ビデオストリーミング、VoIP、ミッションクリティカルアプリケーション、マルチホップネットワーク、リアルタイムのフィードバックを伴うリモート操作(たとえば、遠隔手術)などを含む、多くの異なるタイプのサービスまたはアプリケーションを提供してもよい。このように、本明細書における教示は、限定はしないが5G技術、第4世代(4G)技術、第3世代(3G)技術、および他のネットワークアーキテクチャを含む様々なネットワーク技術に従って実装されてもよい。また、本明細書で説明する技法は、ダウンリンク、アップリンク、ピアツーピアリンク、または何らかの他のタイプのリンク用に使用されてもよい。
【００２０】
使用される実際の電気通信規格、ネットワークアーキテクチャ、および/または通信規格は、特定の適用例およびシステムに課される全体的な設計制約に依存する。例示のために、以下では5Gシステムおよび/またはLTEシステムのコンテキストにおける様々な態様について説明する場合がある。しかしながら、本明細書における教示は、他のシステムにおいても使用されてもよいことを了解されたい。したがって、5Gのコンテキストにおける機能性および/またはLTE用語の参照は、他のタイプの技術、ネットワーク、構成要素、シグナリングなどに等しく適用可能であると理解されるべきである。
【００２１】
例示的通信システム
図1は、ユーザ機器(UE)がワイヤレス通信シグナリングにより他のデバイスと通信することができるワイヤレス通信システム100の例を示す。たとえば、第1のUE102および第2のUE104が、送受信ポイント(TRP)106および/または他のネットワーク構成要素(たとえば、コアネットワーク108、インターネットサービスプロバイダ(ISP)110、ピアデバイスなど)によって管理されるワイヤレス通信リソースを使用してTRP106と通信してもよい。いくつかの実装形態では、システム100の構成要素のうちの1つまたは複数は、デバイス間(D2D)リンク112または何らかの他の同様のタイプの直接リンクを介して互いと直接通信してもよい。
【００２２】
システム100の構成要素のうちの2つ以上の間での情報の通信は、情報を符号化することを伴ってもよい。たとえば、TRP106は、TRP106がUE102またはUE104に送るデータ(たとえば、ユーザデータまたは制御情報)を符号化する場合がある。別の例として、UE102は、UE102がTRP106またはUE104に送るデータ(たとえば、ユーザデータまたは制御情報)を符号化してもよい。符号化は、ポーラーコーディングなどのブロックコーディングを伴ってもよい。本明細書における教示によると、UE102、UE104、TRP106、またはシステム100の何らかの他の構成要素のうちの1つまたは複数は、パンクチャおよび/または繰返しを用いるエンコーダ114を含んでもよい。
【００２３】
ワイヤレス通信システム100の構成要素およびリンクは、異なる実装形態において異なる形をとってもよい。UEの例には、限定はしないがセルラーデバイス、モノのインターネット(IoT)デバイス、セルラーIoT(CIoT)デバイス、LTEワイヤレスセルラーデバイス、マシンタイプ通信(MTC)セルラーデバイス、スマートアラーム、リモートセンサ、スマートフォン、モバイルフォン、スマートメーター、携帯情報端末(PDA)、パーソナルコンピュータ、メッシュノード、およびタブレットコンピュータがある。
【００２４】
いくつかの態様では、TRPは、特定の物理セル向けの無線ヘッド機能性を組み込む物理エンティティを指してもよい。いくつかの態様では、TRPは、直交周波数分割多重化(OFDM)に基づくエアインターフェースを用いる5G新規無線(NR)機能性を含んでもよい。NRは、限定ではなく例として拡張モバイルブロードバンド(eMBB)、ミッションクリティカルサービス、およびIoTデバイスの大規模展開をサポートすることができる。TRPの機能性は、1つまたは複数の態様では、CIoT基地局(C-BS)、ノードB、発展型ノードB(eノードB)、無線アクセスネットワーク(RAN)アクセスノード、無線ネットワークコントローラ(RNC)、基地局(BS)、無線基地局(RBS)、基地局コントローラ(BSC)、トランシーバ基地局(BTS)、トランシーバ機能(TF)、無線トランシーバ、無線ルータ、基本サービスセット(BSS)、拡張サービスセット(ESS)、マクロセル、マクロノード、ホームeNB(HeNB)、フェムトセル、フェムトノード、ピコノード、または何らかの他の適切なエンティティの機能性と同様であって(またはそれらを含むか、もしくはそれらに組み込まれて)よい。異なるシナリオ(たとえば、NR、LTEなど)では、TRPは、gノードB(gNB)、eNB、基地局と呼ばれるか、または他の用語を使用して参照される場合がある。
【００２５】
様々なタイプのネットワークツーデバイスリンクおよびD2Dリンクが、ワイヤレス通信システム100においてサポートされてもよい。たとえば、D2Dリンクは、限定なしでマシン間(M2M)リンク、MTCリンク、車両間(V2V)リンク、および車両事物間(V2X)リンクを含んでもよい。ネットワークツーデバイスリンクは、限定なしでアップリンク(または逆方向リンク)、ダウンリンク(または順方向リンク)、および車両ツーネットワーク(V2N)リンクを含んでもよい。
【００２６】
例示的通信構成要素
図2は、本明細書における教示を使用することができる第1のワイヤレス通信デバイス202および第2のワイヤレス通信デバイス204を含むワイヤレス通信システム200の概略図である。いくつかの実装形態では、第1のワイヤレス通信デバイス202または第2のワイヤレス通信デバイス204は、図1のUE102、UE104、TRP106、または何らかの他の構成要素に対応してもよい。
【００２７】
図示される例では、第1のワイヤレス通信デバイス202は、通信チャネル206(たとえば、ワイヤレスチャネル)を介して第2のワイヤレス通信デバイス204にメッセージを送信する。メッセージの信頼できる通信を提供するために対処されるべきそのような方式における1つの問題は、通信チャネル206に影響するノイズ208を考慮に入れることである。
【００２８】
ブロックコードまたはエラー訂正コードはしばしば、ノイズのあるチャネルを介してメッセージの信頼できる送信を行うのに使用される。典型的なブロックコード中では、第1の(送信)ワイヤレス通信デバイス202における情報ソース210からの情報メッセージまたはシーケンスがブロックに分割され、各ブロックはKビットの長さを有する。エンコーダ212が、情報メッセージに数学的に冗長性を加え、Nの長さを有するコードワードを生じ、ここでN>Kである。ここで、コードレートRは、メッセージ長とブロック長との間の比率である(すなわち、R=K/N)。符号化情報メッセージ中でのこの冗長性の活用が、送信されるメッセージを第2の(受信)ワイヤレス通信デバイス204において確実に受信するための鍵であり、送信されるメッセージに対して分与されるノイズ208により発生することがあるビットエラーの訂正が冗長性により可能になる。すなわち、第2の(受信)ワイヤレス通信デバイス204におけるデコーダ214は、部分的にはチャネル206へのノイズ208の追加によりビットエラーが発生してもよいとしても、情報シンク216に与えられる情報メッセージを確実に復元するのに冗長性を利用することができる。
【００２９】
特に、ハミングコード、Bose-Chaudhuri-Hocquenghem(BCH)コード、およびターボコードを含む、そのようなエラー訂正ブロックコードの多くの例が当業者には知られている。いくつかの既存のワイヤレス通信ネットワークが、そのようなブロックコードを利用する。たとえば、3GPP LTEネットワークはターボコードを使用してもよい。ただし、将来のネットワーク向けに、ポーラーコードと呼ばれる、新たなカテゴリのブロックコードが、信頼できるとともに効率的な情報転送発生することがある機会に、他のコードと比較して向上した性能を与える。
【００３０】
ポーラーコードは、ポーラーコードを定義する再帰アルゴリズムを用いてチャネル分極が生成される線形ブロックエラー訂正コードである。ポーラーコードは、対称バイナリ入力離散無記憶チャネルのチャネル容量を達成する第1の明示的コードである。すなわち、ポーラーコードは、ノイズが存在するときに所与の帯域幅の離散無記憶チャネル上で送信されてもよいエラーなし情報の量に対するチャネル容量(シャノン限界)または理論的上限を達成する。この容量は、単純な逐次消去(SC)デコーダを用いて達成されてもよい。
【００３１】
ポーラーコードは、ブロックコード(N, K)と見なすことができる。エンコーダ212が、ポーラーコードを用いて、情報ビットの数Kを選択することができることは柔軟であろうが、偏光行列の元の構築は、
【数１】
2020506581.tif 000003
のクロネッカー積に基づくので、コードワード長Nは2の累乗(たとえば、256、512、1024など)である。
【００３２】
本開示は、いくつかの態様では、ポーラーコードのためのパンクチャ処理および繰返しに関する。本明細書で使用するパンクチャ処理という用語は、たとえば元のブロックのビットのうちのいくつかを省略する(たとえば、排除する)ことによってブロックのサイズを低減することを指す場合があり、繰返しという用語は、たとえば元のブロックのビットのうちのいくつかを繰り返す(たとえば、追加する)ことによってブロックのサイズを増大することを指す場合がある。
【００３３】
第1の送信用の符号化データを生成するために、エンコーダ212は符号化データ218(たとえば、コードワード)を生成する。エンコーダ212は次いで、符号化データ218がパンクチャされるべきか、または繰り返されるべきかにそれぞれ依存して、パンクチャパターンまたは繰返しパターンを判断する。以下でより詳しく論じるように、どのビットをパンクチャするか、または繰り返すべきかの判断は、いくつかの態様では、ビットをタプルに分けること、および所与のタプルからただ1つのビットを選択することに依存してもよい。この結果、実施される特定の動作に従って、特定のパンクチャパターンまたは繰返しパターンが生じる。この目的のために、エンコーダ212は、各タプルから1つのビットを選択することによってパンクチャまたは繰返しパターンを判断するためのモジュール220を含む。符号化データをパンクチャし、または繰り返すためのモジュール222は、判断されたパンクチャパターンまたは繰返しパターンをそれぞれ使用して、符号化データ218をパンクチャし、または繰り返す。第1のワイヤレス通信デバイス202は次いで、得られたデータ(たとえば、コードワード)を送信する。本明細書で使用するタプルという用語は、2つ以上の要素からなるセットを指す。したがって、ビットタプルとは、2つ以上のビットからなるセット(たとえば、ビットペア)を指す。
【００３４】
パンクチャされた、または繰り返された符号化データ226を第2のワイヤレス通信デバイス204において受信すると、復号するためのモジュール224はデータ226を復号する。たとえば、デコーダ214は、SC復号または何らかの他の適切なタイプの復号などの復号を使用することができる。
【００３５】
本明細書における教示は、エンコーダまたは符号化を実施する何らかの他のタイプの他の処理回路(たとえば、プロセッサ)の符号化性能を向上するのに使用することができる。たとえば、本明細書において教示されるように生成された、パンクチャ処理および/または繰返しを使用するエンコーダは、何らかの他のパンクチャ処理方式および/または繰返し方式を使用するエンコーダと比較してより信頼できる符号化を提供することができる。このより高い信頼性は、たとえば最低消失確率をもつビットにより情報を送ることによって達成することができる。したがって、このように情報を符号化するのではない他のパンクチャ処理および繰返し方式ではなく、本明細書において教示されるパンクチャ処理および/または繰返しを使用することによってより少ない再送信が必要とされてもよい。
【００３６】
いくつかの実装形態では、エンコーダ212は、入力インターフェース228および/または出力インターフェース230を含むか、または使用することができる。そのようなインターフェースは、たとえばインターフェースバス、バスドライバ、バスレシーバ、無線周波数(RF)回路機構、他の適切な回路機構、またはそれらの組合せを含んでもよい。たとえば、入力インターフェース228は、レシーバデバイス、バッファ、RFレシーバ、または信号を受信するための他の回路機構を含んでもよい。別の例として、出力インターフェース230は、出力デバイス、ドライバ、RFトランスミッタ、または信号を送るための他の回路機構を含んでもよい。いくつかの実装形態では、これらのインターフェースは、エンコーダ212の1つまたは複数の他の構成要素とインターフェースするように構成されてもよい。
【００３７】
ポーラーコード
ポーラーコードがここで、図3および図4を参照してより詳細に論じられる。最初に図3の上部を参照すると、バイナリ入力離散無記憶チャネル302がW:X→Yと表される場合があり、ここでXはチャネルWの入力であり、Yは出力である。このチャネルの容量CはC=I(X;Y)であり、ここでIは相互情報関数を表す。
【００３８】
図3の下部を参照すると、複数の入力のための有効チャネルWVEC308が、次のように表されてもよい。バイナリ入力の例、すなわち0≦C≦1に対して、変換は以下の動作を含んでもよい。チャネルW302のN個のコピーで始めて、Table 1(表1)の式1に記載するように、1対1マッピングGN×N310が、U入力(U0, U1, ..., UN)からX出力(X0, X1, ..., XN)に適用される。有効チャネルWVEC308はこのように作成され、XN=UN・GN×Nである。N=2という比較的単純なケースに対して、GN×Nは、Table 1(表1)の式2に記載するように表されてもよい。
【表１】
2020506581.tif 000004
【００３９】
Wが、消失確率"ε"をもつバイナリ消失チャネル(BEC)であると仮定すると、Table 1(表1)の式3に記載する関係は(図4の図解400に関して)真である。図4において、U0はチャネルW0向けの入力であり、Y0は出力である。同様に、U1はチャネルW1向けの入力であり、Y1は出力である。
【００４０】
チャネルW0:U0→YNについて、消失確率(E)は、Table 1(表1)の式4で説明される。チャネルW1:U1→(YN,U0)について、消失確率(ε+)は、Table 1(表1)の式5で説明される。上記のことを鑑みて、W1は、W0よりも優れたチャネルである。したがって、U1はSC復号の下でU0よりも高い信頼性を有することになる。上記動作は再帰的に実施されてもよく、Nにわたるさらなる分極を産する。
【００４１】
ポーラーコードは、何らかのLに対してマザーコードが長さN=2Lを有するという制約を有する。実際、コードはレート適合であってもよい。たとえば、コード化ビットは、割振りの制約を満たすようにパンクチャされてもよい。
【００４２】
代替として、コード化ビットは、割振りの制約を満たすように繰り返されてもよい。たとえば、固定のNで始め、割振りサイズを満たすように繰り返す。エンコーダ/デコーダの複雑度は、この場合、2Nから始めてパンクチャするのと比較してより低くなってもよい。
【００４３】
本開示は、いくつかの態様では、ベースポーラーコードが与えられた場合にパンクチャ/繰返しのための最良方式を見つけようと試みることに関する。上記の分析では一例として、性能を予測するために密度進化がより扱いやすいBECを使用する。ただし、本明細書における教示は、どのチャネルモデルにも適用可能である。
【００４４】
エンコーダ構造
図5は、本明細書における教示に従ってパンクチャまたは繰返しのためのビットが選択されてもよいエンコーダ構造500のハイレベル例を示す。入力ビットは、エンコーダ構造の1つの初期ステージ(または複数のステージ)502および最終ステージ504によって、出力ビットのセットを与えるように操作される。
【００４５】
図5に示すように、最終ステージ504はいくつかの論理ブロック(たとえば、XOR)を含む。図5の複雑さを低減させるために、2つの論理ブロック506および508のみを示す。最終ステージ504は、より多くの論理ブロックを含んでもよいことを了解されたい。
【００４６】
本明細書における教示によると、出力ビットのうちのいくつかのビットが、パンクチャ/繰返しステージ512によってパンクチャされ、または繰り返されるために510において選択される。たとえば、同じ論理ブロックの入力および出力からなるビットタプルの選択は避けられる場合がある。以下でより詳しく論じるように、この選択の結果、符号化の性能が向上してもよい。
【００４７】
パンクチャ処理
例示的パンクチャ処理方式について、図6〜図13を参照してより詳しく論じる。図6〜図13は、本明細書における教示による、パンクチャされるべきビットが同じ論理ブロックの入力および出力を含まないパンクチャパターンを生成するためのエンコーダ600〜1300のいくつかの例を示す。これらの図において、ビットの数N=8であり、パンクチャビットの数P=3であり、符号化されるべき情報ビットの数K=3である。他のシナリオでは他の値が使用されてもよい。これらの図に示される値は、対応するビットの消失確率を示す。消失確率は、異なるシナリオでは異なる値を有してもよい。
【００４８】
ステップ1:パンクチャ処理:非ビット反転ポーラーコード構築を行う。N個の出力ビットのうちのP個がパンクチャされるべきであると仮定する。より優れたパンクチャ処理方式のうちの1つは、上のP個の連続符号化ビットを選択してパンクチャし(図6)、または下のP個の連続符号化ビット(図8)を選択してパンクチャすることである。これらは、たとえば消失確率の視点からは等価な方法である。
【００４９】
ステップ2:ビットの凍結:K(符号化されるべき情報ビットの数)がNよりも小さいとすると、情報ビットのうちのいくつかが凍結されることになる。いくつかの実装形態では、凍結ビットは、本明細書において記載するパンクチャ処理パターンの対象である密度進化に基づいて選択されてもよい。代替として、定義された(たとえば、あらかじめ定義された)凍結ビットシーケンス(たとえば、準最適であってもよい)を使用することができよう。類似の凍結ビット技法が、繰返しのためにも使用されてもよいであろう。
【００５０】
上記のことが行われると、各ビットについての消失確率を算出することができ(たとえば、図6〜図13に示す、データ経路(情報経路)の上の数1、0.75、0.5など)、情報ビットは、最低消失確率をもつビットにより送られる。
【００５１】
図6〜図13において、各エンコーダ600〜1300は、対応するエラー確率に関連付けられた、入力ビット(たとえば、図6のビット602-0〜602-7)および出力ビット(たとえば、図6のビット604-0〜604-7)を含む。各エンコーダはまた、入力ステージと、XORグループ(たとえば、図6のXORグループ608)および繰返し経路(たとえば、図6の経路610)を含む最終ステージとを含む。XORは、標準XORシンボル(たとえば、図6のXOR612およびXOR614)によって表される。エンコーダの中間ステージの追加エラー確率も示される(たとえば、図6の経路616-0〜616-7および経路618-0〜618-7)。図7〜図13は、同様の番号付けによって示される同じような特徴をもつ図6と同様の構造を示す。
【００５２】
上述したように、図6は、上パンクチャ処理(すなわち、出力ビットの上半分からのビットをパンクチャすること)の例を示す。XORグループ608のXORの各々は、図4のXOR(たとえば、ポーラー符号化関数のパリティチェック経路U0)に対応する。さらに、XORグループ608の下の4つの経路610の各々は、図3の繰返し経路U1に対応する。したがって、XORグループ608の中の各XORは、出力と、本明細書において繰返し入力と呼ばれるものとを有する(図4の構造に対応する)。たとえば、XOR614は、出力ビット604-0および繰返し入力ビット604-4を有する。いくつかの態様では、XORグループ608は、エンコーダグラフの最終ステージと呼ばれてもよい。
【００５３】
注目すべきこととして、パンクチャされるビット622(出力ビット604-0、604-1、および604-2)は、XORグループ608の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。たとえば、XOR614の出力ビット(出力ビット604-0)はパンクチャされるが、XOR614の繰返し入力(出力ビット604-4)はパンクチャされない。出力と、これらのXORのうちの1つへの繰返し入力との両方がパンクチャされた場合、符号化/復号の性能(たとえば、信頼性)は概して悪化することになる。ただし、これらのXORのうちの1つの出力および繰返し入力のうちの1つだけがパンクチャされる場合、XORの出力は消失となるが、繰返し経路(繰返し入力に対応する)の出力はパンクチャされない。したがって、このシナリオでは性能はより良好である。
【００５４】
図7〜図13のパンクチャパターン例について、ここで記載する。
【００５５】
パンクチャは、図7のエンコーダ700について示されるように、出力ビットの上(先頭)半分と下(末尾)半分との間に分割されてもよい。この例では、パンクチャされるべきビット722は、出力ビット704-0、704-1、および704-6を含む。図7のビットスワップ724は、図6に応じる。具体的には、出力ビット704-2ではなく、出力ビット704-6がパンクチャされる(パンクチャされるビット622が出力ビット604-2を含む図6と対比されたい)。本明細書における教示によると、パンクチャされるビット722は、XORグループ708の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００５６】
上述したように、図8は、下パンクチャ処理(すなわち、出力ビットの下半分からのビットをパンクチャする)と図6の上パンクチャ処理との間の消失確率同等を示す。エンコーダ800は、パンクチャされるべきビット822が、すべてが出力ビットの下半分にある出力ビット804-5、804-6、および804-7を含む下パンクチャ処理の例を示す。これは、パンクチャされるビット622のすべてが出力ビットの上半分にある図6と対照的である。本明細書における教示によると、パンクチャされるビット822は、XORグループ808の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００５７】
図7と同様、図9のエンコーダ900は、出力ビットの上(先頭)半分と下(末尾)半分との間にパンクチャビットが分割されてもよい別の方法を示す。この例では、パンクチャされるべきビット922は、出力ビット904-1、904-6、および904-7を含む。図9のビットスワップ924は、図8に応じる。具体的には、出力ビット904-5ではなく、出力ビット904-1がパンクチャされる(パンクチャされるビット822が出力ビット804-5を含む図8と対比されたい)。本明細書における教示によると、パンクチャされるビット922は、XORグループ908の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００５８】
図10のエンコーダ1000は、エンコーダ600〜900と同じ消失確率結果を達成するように、パンクチャ処理のためにビットを分割するための別の方法を示す。この場合、パンクチャ分割は、出力ビットの上(先頭)と下(末尾)との間である。具体的には、パンクチャされるべきビット1022は、出力ビット1004-0、1004-1、および1004-7を含む。本明細書における教示によると、パンクチャされるビット1022は、XORグループ1008の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００５９】
図11は、図10に応じて、ビットスワップ1124を用いて達成される上パンクチャ処理の別の例を示す。具体的には、出力ビット1104-7ではなく、出力ビット1104-3がパンクチャされる(パンクチャされるビット1022が出力ビット1004-7を含む図10と対比されたい)。本明細書における教示によると、パンクチャされるビット1122は、XORグループ1108の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００６０】
図12のエンコーダ1200は、エンコーダ600〜1100と同じ消失確率結果を達成するように、パンクチャされるビットを分割するための別の方法を示す。パンクチャされるべきビット1222は、出力ビット1204-0、1204-6、および1204-7を含む。本明細書における教示によると、パンクチャされるビット1222は、XORグループ1208の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００６１】
図13は、図12に応じて、ビットスワップ1324を用いて達成される上パンクチャ処理の別の例を示す。ここで、出力ビット1304-6および1304-7ではなく、出力ビット1304-2および1304-3がパンクチャされる(パンクチャされるビット1222が出力ビット1204-6および1204-7を含む図12と対比されたい)。本明細書における教示によると、パンクチャされるビット1322は、XORグループ1308の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００６２】
上記から、構成すべてが同じ消失確率結果を達成することがわかってもよい。注目すべきこととして、各構成において、パンクチャされるビットは、XORグループ402(たとえば、パリティチェックXORグループ)のXORのうちのいずれかのXORの出力と繰返し入力との両方を含むわけではない。選択される実際の構成は、様々な基準に依存してもよい。たとえば、隣接ビットを使用することがより簡単な場合がある。別の例(たとえば、OFDMシナリオ)として、ビットのうちのいくつかが、チャネルフェージングを受ける場合がある。したがって、これらのビットは、パンクチャのためのより良好な候補であってもよい。本明細書における教示に従って他の構成(たとえば、異なる数のパンクチャされるビット、異なる数の出力ビット、異なるビット分割、異なるビットグループ化などをもつ)が使用されてもよいことを了解されたい。
【００６３】
以下の方式は、P個の位置をパンクチャするためのポーラーコード(length-N)の符号化ビットのインデックスをどのようにして選択するかの例を示す。
【００６４】
方式1(from-begin):Puncture-set=タプル(0, N/2), (1, N/2+1), ..., (i, N/2+i), ..., (P-1, N/2+P-1)の各々から1つ選択する。
【００６５】
方式2(from-end):Puncture-set=タプル(N/2-1, N-1), (N/2-2, N-2), ..., (N/2-i, N-i), ..., (N/2-P, N-P)の各々から1つ選択する。
【００６６】
方式3(from-begin、from-endの混合):所与のm:m∈{0, P-1}について、j=P-mと定義する。Set1=タプル(0, N/2), (1, N/2+1), ..., (m, N/2+m)の各々から1つ選択する。
【００６７】
Set2=タプル(N/2-1, N-1), (N/2-2, N-2), ..., (N/2-j, N-j)の各々から1つ選択する。puncture-set=Set1+Set2。
【００６８】
繰返し
例示的繰返し方式について、図14〜図17を参照してより詳しく論じる。図14〜図17は、本明細書における教示による、繰り返されるべきビットが同じ論理ブロックの入力および出力を含まない繰返しパターンを生成するためのエンコーダ1400〜1700のいくつかの例を示す。これらの図において、ビットの数N=8であり、繰返しビットの数P=3であり、符号化されるべき情報ビットの数K=3である。他のシナリオでは他の値が使用されてもよい。これらの図に示される値は、対応するビットの消失確率を示す。消失確率は、異なるシナリオでは異なる値を有してもよい。
【００６９】
以下の方式は、P個の位置を繰り返すためのポーラーコード(length-N)の符号化ビットのインデックスをどのようにして選択するかの例を示す。いくつかの態様では、パンクチャ処理のためのインデックスを選択するために使用されたのと同じ基準が、繰返しのためのインデックスを選択するために使用される。すなわち、繰り返しビットは、パリティチェックXORグループのXORのうちのいずれかの出力および繰返し入力を含まない。これらのXORのうちの1つの出力と繰返し入力との両方が繰り返された場合、符号化/復号の性能(たとえば、信頼性)利得はそれほど顕著にはならない。ただし、これらのXORの出力および繰返し入力のうちの多くとも1つが繰り返される場合、性能向上はより高くなってもよい。
【００７０】
方式1(from-begin):Repeat-set=タプル(0, N/2), (1, N/2+1), ..., (i, N/2+i), ..., (R-1, N/2+R-1)の各々から1つ選択する。
【００７１】
方式2(from-end):Repeat-set=タプル(N/2-1, N-1), (N/2-2, N-2), ..., (N/2-i, N-i), ..., (N/2-R, N-R)の各々から1つ選択する。
【００７２】
方式3(from-begin、from-endの混合):所与のm:m∈{0, R-1}について、j=R-mと定義する。Set1=タプル(0, N/2), (1, N/2+1), ..., (m, N/2+m)の各々から1つ選択する。Set2=タプル(N/2-1, N-1), (N/2-2, N-2), ..., (N/2-j, N-j)の各々から1つ選択する。repeat-set=Set1+Set2。
【００７３】
図14〜図17において、各エンコーダ1400〜1700は、対応するエラー確率(たとえば、データ経路(情報経路)の上の数1、0.75、0.5など)に関連付けられた入力ビット(たとえば、図14のビット1402-0〜1402-7)および出力ビット(たとえば、図14のビット1404-0〜1404-7)を含む。各エンコーダはまた、入力ステージと、XORグループ(たとえば、図14のXORグループ1408)および繰返し経路(たとえば、図14の経路1410)を含む最終ステージとを含む。XORは、標準XORシンボル(たとえば、図14のXOR1412およびXOR1414)によって表される。エンコーダの中間ステージの追加エラー確率も示される(たとえば、図14の経路1416-0〜1416-7および経路1418-0〜1418-7)。図15〜図17は、同様の番号付けによって示される同じような特徴をもつ図14と同様の構造を示す。概して、図6〜図13の構造のうちのいずれもが繰返しにも適用可能であってもよい。
【００７４】
図14は、上繰返し(すなわち、出力ビットの上半分からのビットを繰り返すこと)の例を示す。注目すべきこととして、繰り返しビット1422(出力ビット1404-0、1404-1、および1404-2)は、XORグループ1408のXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。たとえば、XOR1414の出力ビット(出力ビット1404-0)は繰り返されるが、XOR1414の繰返し入力(出力ビット1404-4)は繰り返されない。XORグループ1408のXORは、図4のXOR(たとえば、ポーラー符号化グラフのパリティチェック経路)に対応することにも留意されたい。
【００７５】
繰返しは、図15のエンコーダ1500について示されるように、出力ビットの上(先頭)半分と下(末尾)半分との間に分割されてもよい。この例では、繰り返されるべきビット1522は、出力ビット1504-0、1504-1、および1504-6を含む。図15のビットスワップ1524は、図14に応じる。具体的には、出力ビット1504-2ではなく、出力ビット1504-6が繰り返される(繰り返しビット1422が出力ビット1404-2を含む図14と対比されたい)。本明細書における教示によると、繰り返しビット1522は、XORグループ1508の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００７６】
図16は、下繰返し(すなわち、出力ビットの下半分からのビットを繰り返すこと)と図14の上繰返しとの間の消失確率同等を示す。エンコーダ1600は、繰り返されるべきビット1622が、すべてが出力ビットの下半分にある出力ビット1604-5、1604-6、および1604-7を含む下繰返しの例を示す。これは、繰り返しビット1422のすべてが出力ビットの上半分にある図14と対照的である。本明細書における教示によると、繰り返しビット1622は、XORグループ1608の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００７７】
図15と同様、図17は、出力ビットの上(先頭)半分と下(末尾)半分との間に繰返しビットが分割されてもよい別の方法を示す。この例では、繰り返されるべきビット1722は、出力ビット1704-1、1704-6、および1704-7を含む。図17のビットスワップ1724は、図16に応じる。具体的には、出力ビット1704-5ではなく、出力ビット1704-1が繰り返される(繰り返しビット1622が出力ビット1604-5を含む図16と対比されたい)。本明細書における教示によると、繰り返しビット1722は、XORグループ1708の4つのXORのうちのいずれかの出力と繰返し入力との両方を含むわけではない。
【００７８】
上記から、構成すべてが同じ消失確率結果を達成することがわかってもよい。これは、各構成において、繰り返しビットは、XORグループ402(たとえば、パリティチェックXORグループ)のXORのうちのいずれかのXORの出力と繰返し入力との両方を含むわけではないからである。選択される実際の構成は様々な基準に依存してもよい。たとえば、隣接ビットを使用することがより簡単な場合がある。本明細書における教示に従って、他の構成(たとえば、異なる数の繰り返しビット、異なる数の出力ビット、異なるビット分割、異なるビットグループ化などをもつ)が使用されてもよいことを了解されたい。
【００７９】
例示的な装置
図18は、本開示の1つまたは複数の態様による、符号化を使用してもよい装置1800の図である。装置1800は、UE、TRP、gNB、アクセスポイント、または符号化を使用する何らかの他のタイプのデバイス内で具現化され、または実装されてもよいであろう。様々な実装形態では、装置1800は、アクセス端末、基地局、または何らかの他のタイプのデバイス内で具現化し、または実装されてもよい。様々な実装形態では、装置1800は、モバイルフォン、スマートフォン、タブレット、ポータブルコンピュータ、サーバ、パーソナルコンピュータ、センサ、アラーム、ビークル、マシン、エンターテインメントデバイス、医療デバイス、または回路機構を有する任意の他の電子デバイス内で具現化し、または実装されてもよい。
【００８０】
装置1800は、通信インターフェース1802(たとえば、少なくとも1つのトランシーバ)と、記憶媒体1804と、ユーザインターフェース1806と、メモリデバイス1808と、処理回路1810(たとえば、少なくとも1つのプロセッサ)とを含む。これらの構成要素は、図18において接続線によって概略的に表されるシグナリングバスまたは他の適切な構成要素を介して互いに結合され、かつ/または互いに電気通信するように配置されてもよい。シグナリングバスは、処理回路1810の特定の適用例、および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含んでもよい。シグナリングバスは、通信インターフェース1802、記憶媒体1804、ユーザインターフェース1806、およびメモリデバイス1808の各々が処理回路1810に結合され、かつ/または処理回路1810と電気通信するように、様々な回路を互いにリンクさせる。シグナリングバスはまた、タイミングソース、周辺装置、電圧調整器、および電力管理回路などの様々な他の回路(図示せず)をリンクさせてもよいが、これらの回路は当技術分野でもよく知られており、したがってこれ以上は説明しない。
【００８１】
通信インターフェース1802は、装置1800のワイヤレス通信を容易にするように適合されてもよい。たとえば、通信インターフェース1802は、ネットワークの中の1つまたは複数の通信デバイスに関して双方向への情報の通信を容易にするように適合される回路機構および/またはプログラミングを含んでもよい。したがって、いくつかの実装形態では、通信インターフェース1802は、ワイヤレス通信システム内でのワイヤレス通信のための1つまたは複数のアンテナ1812に結合されてもよい。いくつかの実装形態では、通信インターフェース1802は、ワイヤベースの通信のために構成されてもよい。たとえば、通信インターフェース1802は、バスインターフェース、送付/受信インターフェース、あるいはドライバ、バッファ、または信号を出力および/もしくは取得する(たとえば、集積回路から信号を出力し、かつ/またはそこへの信号を受信する)ための他の回路機構を含む何らかの他のタイプの信号インターフェースであってもよいであろう。通信インターフェース1802は、1つまたは複数のスタンドアロンのレシーバおよび/またはトランスミッタ、ならびに1つまたは複数のトランシーバを用いて構成されてもよい。図示される例では、通信インターフェース1802は、トランスミッタ1814およびレシーバ1816を含む。
【００８２】
メモリデバイス1808は、1つまたは複数のメモリデバイスを表してもよい。示すように、メモリデバイス1808は、コーディング関連の情報1818を装置1800によって使用される他の情報とともに維持してもよい。いくつかの実装形態では、メモリデバイス1808および記憶媒体1804は、共通メモリ構成要素として実装される。メモリデバイス1808はまた、処理回路1810または装置1800の何らかの他の構成要素によって処理されるデータを記憶するために使用されてもよい。
【００８３】
記憶媒体1804は、プロセッサ実行可能コードもしくは命令(たとえば、ソフトウェア、ファームウェア)などのプログラミング、電子的なデータ、データベース、または他のデジタル情報を記憶するための1つまたは複数のコンピュータ可読、機械可読、および/またはプロセッサ可読デバイスを表してもよい。記憶媒体1804はまた、プログラミングを実行するときに処理回路1810によって操作されるデータを記憶するのに使用されてもよい。記憶媒体1804は、ポータブル記憶デバイスまたは固定記憶デバイス、光記憶デバイス、およびプログラミングを記憶、収容、または搬送することが可能な様々な他の媒体を含む汎用プロセッサまたは専用プロセッサによってアクセスされてもよい任意の利用可能な媒体であってもよい。
【００８４】
限定ではなく例として、記憶媒体1804は、磁気記憶デバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、プログラマブルROM(PROM)、消去可能PROM(EPROM)、電気的消去可能PROM(EEPROM)、レジスタ、リムーバブルディスク、およびコンピュータによってアクセスされてもよいとともに読み取られてもよいソフトウェアおよび/または命令を記憶するための任意の他の好適な媒体を含んでもよい。記憶媒体1804は、製造品(たとえば、コンピュータプログラム製品)の中で具現化されてもよい。例として、コンピュータプログラム製品は、パッケージング材料の中のコンピュータ可読媒体を含んでもよい。上記のことに鑑みて、いくつかの実装形態では、記憶媒体1804は、非一時的な(たとえば、有形の)記憶媒体であってもよい。
【００８５】
記憶媒体1804は、処理回路1810が記憶媒体1804から情報を読み取り、かつ記憶媒体1804に情報を書き込むことができるように、処理回路1810に結合されてもよい。すなわち、記憶媒体1804は、少なくとも1つの記憶媒体が処理回路1810と一体である例および/または少なくとも1つの記憶媒体が処理回路1810から分離されている例を含め、記憶媒体1804が少なくとも処理回路1810によってアクセス可能であるように(たとえば、装置1800内に存在する、装置1800の外部にある、複数のエンティティにわたって分散されるなど)処理回路1810に結合されてもよい。
【００８６】
記憶媒体1804によって記憶されたプログラミングは、処理回路1810によって実行されると、処理回路1810に、本明細書で説明する様々な機能および/またはプロセス動作のうちの1つまたは複数を実施させる。たとえば、記憶媒体1804は、処理回路1810の1つまたは複数のハードウェアブロックにおける動作を調整するために、ならびに通信インターフェース1802をそれらのそれぞれの通信プロトコルを利用するワイヤレス通信用に利用するために構成される動作を含んでもよい。いくつかの態様では、記憶媒体1804は、本明細書に記載する動作を実施するためのコードを含むコンピュータ実行可能コードを記憶する非一時的コンピュータ可読媒体であってもよい。
【００８７】
処理回路1810は、一般に記憶媒体1804上に記憶されたそのようなプログラミングの実行を含む処理のために適合される。本明細書で使用する「コード」または「プログラミング」という用語は、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、またはそれ以外で呼ばれるかにかかわらず、限定はしないが命令、命令セット、データ、コード、コードセグメント、プログラムコード、プログラム、プログラミング、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数などを含むように広く解釈されなければならない。
【００８８】
処理回路1810は、データを取得し、処理し、かつ/または送り、データのアクセスおよび記憶を制御し、コマンドを出し、かつ他の所望の動作を制御するように構成される。処理回路1810は、少なくとも1つの例において適切な媒体によって与えられる所望のプログラミングを実装するように構成される回路機構を含んでもよい。たとえば、処理回路1810は、1つもしくは複数のプロセッサ、1つもしくは複数のコントローラ、および/または実行可能プログラミングを実行するように構成される他の構造として実装されてもよい。処理回路1810の例は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理構成要素、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実施するように設計されたそれらの任意の組合せを含んでもよい。汎用プロセッサは、マイクロプロセッサ、ならびに任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンを含んでもよい。処理回路1810はまた、DSPおよびマイクロプロセッサの組合せ、いくつかのマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、ASICおよびマイクロプロセッサ、または任意の他の数の様々な構成などのコンピューティング構成要素の組合せとして実装されてもよい。処理回路1810のこれらの例は説明のためであり、本開示の範囲内の他の適切な構成も企図される。
【００８９】
本開示の1つまたは複数の態様によれば、処理回路1810は、本明細書で説明する装置のいずれかまたはすべてのための特徴、プロセス、機能、動作および/またはルーチンのいずれかまたはすべてを実施するように適合されてもよい。たとえば、処理回路1810は、図1〜図17、図19および図20に関して説明されるステップ、機能、および/または処理のいずれかを実施するように構成されてもよい。本明細書で使用する、処理回路1810に関する「適合される」という用語は、処理回路1810が、本明細書で説明する様々な特徴に従って、特定のプロセス、機能、動作および/またはルーチンを実施するように構成されること、使用されること、実装されること、および/またはプログラムされることのうちの1つまたは複数を指してもよい。
【００９０】
処理回路1810は、図1〜図17、図19および図20とともに説明される動作のいずれか1つを実践するための手段(たとえば、そのための構造)として機能する特定用途向け集積回路(ASIC)などの特別なプロセッサであってもよい。処理回路1810は、送信するための手段および/または受信するための手段の一例として機能してもよい。様々な実装形態において、処理回路1810は、少なくとも部分的に図2の第1のワイヤレス通信デバイス202(たとえば、エンコーダ212)について上述した機能性を提供し、かつ/または組み込むことができる。
【００９１】
装置1800の少なくとも1つの例によると、処理回路1810は、取得するための回路/モジュール1820、符号化するための回路/モジュール1822、修正するための回路/モジュール1824、出力するための回路/モジュール1826、または選択するための回路/モジュール1828のうちの1つまたは複数を含んでもよい。様々な実装形態において、取得するための回路/モジュール1820、符号化するための回路/モジュール1822、修正するための回路/モジュール1824、出力するための回路/モジュール1826、または選択するための回路/モジュール1828は、少なくとも部分的に、図2の第1のワイヤレス通信デバイス202(たとえば、エンコーダ212)について上述した機能性を提供し、かつ/または組み込むことができる。
【００９２】
上述のように、記憶媒体1804によって記憶されたプログラミングは、処理回路1810によって実行されると、処理回路1810に、本明細書で説明する様々な機能および/またはプロセス動作のうちの1つまたは複数を実施させる。たとえば、プログラミングは、処理回路1810に、様々な実装形態において、図1〜図17、図19および図20に関して本明細書において説明される様々な機能、ステップ、および/またはプロセスを実施させることができる。図18に示すように、記憶媒体1804は、取得するためのコード1830、符号化するためのコード1832、修正するためのコード1834、出力するためのコード1836、または選択するためのコード1838のうちの1つまたは複数を含んでもよい。様々な実装形態において、取得するためのコード1830、符号化するためのコード1832、修正するためのコード1834、出力するためのコード1836、または選択するためのコード1838は、取得するための回路/モジュール1820、符号化するための回路/モジュール1822、修正するための回路/モジュール1824、出力するための回路/モジュール1826、または選択するための回路/モジュール1828について本明細書において記載した機能性を提供するように実行されるか、またはそうでなければそのために使用されてもよい。
【００９３】
取得するための回路/モジュール1820は、たとえば情報(データとも呼ばれてもよい)を取得することに関するいくつかの機能を実施するように適合される回路機構および/またはプログラミング(たとえば、記憶媒体1804上に記憶された取得するためのコード1830)を含んでもよい。いくつかのシナリオでは、取得するための回路/モジュール1820は、(たとえば、通信インターフェース1802、メモリデバイス1808、または装置1800の何らかの他の構成要素から)情報を受信し、情報を処理(たとえば、復号)してもよい。いくつかの状況では(たとえば、取得するための回路/モジュール1820がRFレシーバである場合、またはそれを含む場合)、取得するための回路/モジュール1820は、情報を送信したデバイスから直接情報を受信してもよい。いずれの場合でも、取得するための回路/モジュール1820は、取得された情報を装置1800の別の構成要素(たとえば、符号化するための回路/モジュール1822、メモリデバイス1808、または他の何らかの構成要素)に出力してもよい。
【００９４】
取得するための回路/モジュール1820(たとえば、取得するための手段)は様々な形をとってもよい。いくつかの態様では、取得するための回路/モジュール1820は、たとえば本明細書で論じられるような処理回路に相当する場合がある。いくつかの態様では、取得するための回路/モジュール1820は、たとえばインターフェース(たとえば、バスインターフェース、受信インターフェース、または何らかの他のタイプの信号インターフェース)、通信デバイス、トランシーバ、レシーバ、または本明細書で説明されるような何らかの他の同様の構成要素に相当してもよい。いくつかの実装形態では、通信インターフェース1802は、取得するための回路/モジュール1820および/または取得するためのコード1830を含む。いくつかの実装形態では、取得するための回路/モジュール1820および/または取得するためのコード1830は、情報を通信するように通信インターフェース1802(たとえば、トランシーバまたはレシーバ)を制御するように構成される。
【００９５】
符号化するための回路/モジュール1820は、たとえば情報を符号化することに関するいくつかの機能を実施するように適合される回路および/またはプログラミング(たとえば、記憶媒体1804上に記憶された、符号化するためのコード1832)を含んでもよい。いくつかの態様では、符号化するための回路/モジュール1822(たとえば、符号化するための手段)は、たとえば処理回路に相当する場合がある。
【００９６】
いくつかの態様では、符号化するための回路/モジュール1822は、少なくとも1つの入力(たとえば、取得するための回路/モジュール1820、メモリデバイス1808、または装置1800の何らかの他の構成要素から取得される)に対して符号化アルゴリズムを実行してもよい。たとえば、符号化するための回路/モジュール1822は、ブロックコーディングアルゴリズムまたはポーラーコーディングアルゴリズムを実施してもよい。いくつかの態様では、符号化するための回路/モジュール1822は、図1〜図17とともに上述した符号化関連動作のうちの1つまたは複数を実施してもよい。符号化するための回路/モジュール1822は次いで、得られた符号化情報を(たとえば、修正するための回路/モジュール1824、通信インターフェース1802、メモリデバイス1808、または何らかの他の構成要素に)出力する。
【００９７】
修正するための回路/モジュール1824は、たとえばコードワードを修正することに関するいくつかの機能を実施するように適合される回路機構および/またはプログラミング(たとえば、記憶媒体1804上に記憶された、修正するためのコード1834)を含んでもよい。いくつかの態様では、修正するための回路/モジュール1824(たとえば、修正するための手段)は、たとえば処理回路に相当する場合がある。
【００９８】
いくつかの態様では、修正するための回路/モジュール1824は、入力情報を(たとえば、符号化するための手段1822、メモリデバイス1808、または何らかの他の構成要素から)取得してもよい。たとえば、修正するための回路/モジュール1824は、受信されたコードワードを(たとえば、図1〜図17とともに上述した)パンクチャ動作または繰返し動作と連動して修正することができる。修正するための回路/モジュール1824は次いで、修正に基づいて、出力(たとえば、修正されたコードワード)を生成し、出力を装置1800の構成要素(たとえば、出力するための回路/モジュール1826、メモリデバイス1808、または何らかの他の構成要素)に与えることができる。
【００９９】
出力するための回路/モジュール1826は、たとえば情報を出力する(たとえば、送るまたは送信する)ことに関するいくつかの機能を実施するように適合される回路および/またはプログラミング(たとえば、記憶媒体1804に記憶された、出力するためのコード1836)を含んでもよい。いくつかの実装形態では、出力するための回路/モジュール1826は、情報を(たとえば、装置1800の修正するための回路/モジュール1824、メモリデバイス1808、または何らかの他の構成要素から)取得し、情報を処理する(たとえば、情報を送信用に符号化する)ことができる。いくつかのシナリオでは、出力するための回路/モジュール1826は、情報を別のデバイスに送信する別の構成要素(たとえば、トランスミッタ1814、通信インターフェース1802、または何らかの他の構成要素)に情報を送る。いくつかのシナリオでは(たとえば、出力するための回路/モジュール1826がトランスミッタを含む場合)、出力するための回路/モジュール1826は、無線周波数シグナリングまたは適用可能な通信媒体に適した何らかの他のタイプのシグナリングを介して情報を直接別のデバイス(たとえば、最終的な宛先)に送信する。
【０１００】
出力するための回路/モジュール1826(たとえば、出力するための手段)は、様々な形をとってもよい。いくつかの態様では、出力するための回路/モジュール1826は、たとえば本明細書で論じられるような処理回路に相当してもよい。いくつかの態様では、出力するための回路/モジュール1826は、たとえばインターフェース(たとえば、バスインターフェース、送信インターフェース、または何らかの他のタイプの信号インターフェース)、通信デバイス、トランシーバ、トランスミッタ、または本明細書で論じられるような何らかの他の同様の構成要素に相当してもよい。いくつかの実装形態では、通信インターフェース1802は、出力するための回路/モジュール1826および/または出力するためのコード1836を含む。いくつかの実装形態では、出力するための回路/モジュール1826および/または出力するためのコード1836は、情報を送信するように通信インターフェース1802(たとえば、トランシーバまたはトランスミッタ)を制御するように構成される。
【０１０１】
選択するための回路/モジュール1828は、たとえばパターンを選択することに関するいくつかの機能を実施するように適合される回路機構および/またはプログラミング(たとえば、記憶媒体1804上に記憶された、選択するためのコード1838)を含んでもよい。いくつかの態様では、選択するための回路/モジュール1828(たとえば、選択するための手段)は、たとえば処理回路に相当してもよい。
【０１０２】
選択するための回路/モジュール1828は、1つまたは複数の入力に基づいて選択を行うことができる。したがって、選択するための回路/モジュール1828は最初に、入力情報を(たとえば、メモリデバイス1808、または装置1800の何らかの他の構成要素から)取得してもよい。たとえば、選択するための回路/モジュール1828は、連続ビット、ビットタプル、または他の情報(たとえば、図1〜図17とともに上述した)に基づいて、パンクチャパターンまたは繰返しパターンを選択することができる。選択するための回路/モジュール1828は次いで、選択の指示を(たとえば、修正するための回路/モジュール1824、メモリデバイス1808、エンコーダ、または何らかの他の構成要素に)出力してもよい。
【０１０３】
上記のことを鑑みて、本明細書における教示は、装置1800の符号化性能を向上する(たとえば、処理回路1810の符号化性能を向上する)のに使用することができる。たとえば、上で、および以下で図19および図20とともに論じるように生成されたパンクチャ処理パターンおよび/または繰返しパターンを使用するように処理回路1810を構成することによって、処理回路1810は、何らかの他のパンクチャ処理方式および/または繰返し方式が使用された場合に処理回路1810が提供してもよい符号化と比較して、より信頼できる符号化を提供することができる。このより高い信頼性は、たとえば上述したように、最低消失確率をもつビットにより情報を送ることによって達成することができる。したがって、このように情報を符号化するのではない他のパンクチャ処理および繰返し方式ではなく、本明細書において教示されるパンクチャ処理および/または繰返しを使用することによってより少ない再送信が必要とされてもよい。
【０１０４】
例示的プロセス
図19は、本開示のいくつかの態様による、通信のためのプロセス1900を示す。プロセス1900は、アクセス端末、TRP、gNB、基地局、または(符号化を行う)他の何らかの適切な装置の中に位置する場合がある処理回路(たとえば、図18の処理回路1810)内で発生してもよい。当然、本開示の範囲内の様々な態様では、プロセス1900は、通信関連動作をサポートすることが可能な任意の適切な装置によって実装されてもよい。
【０１０５】
オプションのブロック1902において、装置(たとえば、エンコーダを含むデバイス)が、パンクチャパターンを選択してもよい。いくつかの態様では、パンクチャパターンの選択は、コードワードの先頭にある連続ビットのセットを選択することを含んでもよい。いくつかの態様では、パンクチャパターンの選択は、コードワードの末尾にある連続ビットのセットを選択することを含んでもよい。いくつかの態様では、パンクチャパターンの選択は、符号化のためのエンコーダの最終ステージ(たとえば、ポーラーコーディング関数の最終ステージ)の特定の出力であるコードワードのビットを選択することと、最終ステージの特定の出力のためのXORの入力であるコードワードのビットを選択しないこととを含んでもよい。いくつかの態様では、パンクチャパターンの選択は、コードワードのビットをビットペアに分けることと、各ビットペアから多くとも1つのビットをパンクチャされるべきビットとして選択することとを含んでもよい。いくつかの態様では、ビットペアは、符号化のためのエンコーダの最終ステージのXORに相互排他的に関連付けられてもよく、ビットペアのうちの特定のビットペアのビットは、XORのうちの特定のXORの出力および特定のXORの繰返し入力に相互排他的に関連付けられてもよい。いくつかの態様では、パンクチャパターンの選択は、コードワードの先頭にある連続ビットのセット、またはコードワードの末尾にある連続ビットのセットの間で選択をすることを含んでもよい。
【０１０６】
いくつかの態様では、パンクチャパターンの選択は、符号化のためのエンコーダグラフの最終ステージ(たとえば、ポーラーコーディング関数の最終ステージ)の同じXORの出力および繰返し入力ではないコードワードのビットを選択することを含んでもよい。いくつかの態様では、パンクチャパターンの選択は、コードワードのビットをビットペアに分けることと、各ビットペアについて、ビットペアから、多くとも1つのビットをパンクチャされるべきビットとして選択することとを含んでもよい。いくつかの態様では、ビットペアは、符号化のためのエンコーダグラフの最終ステージのXORに相互排他的に関連付けられてもよく、ビットペアの各々について、ビットペアのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられてもよい。
【０１０７】
いくつかの実装形態では、図18の選択するための回路/モジュール1828が、ブロック1902の動作を実施する。いくつかの実装形態では、図18の選択するためのコード1838が、ブロック1902の動作を実施するために実行される。
【０１０８】
ブロック1904において、装置はデータを取得する。たとえば、本装置は、メモリからデータを取り出し、または別の装置からデータを受信してもよい。本明細書で使用するデータという用語は、概して情報を指す。たとえば、データは、ユーザデータ、制御情報などを含んでもよい。
【０１０９】
いくつかの実装形態では、図18の取得するための回路/モジュール1820が、ブロック1904の動作を実施する。いくつかの実装形態では、図18の取得するためのコード1830が、ブロック1904の動作を実施するために実行される。
【０１１０】
ブロック1906において、本装置は、コードワードを生成するためにデータを符号化する。いくつかの態様では、符号化はポーラーコーディングを含んでもよい。
【０１１１】
いくつかの実装形態では、図18の符号化するための回路/モジュール1822がブロック1906の動作を実施する。いくつかの実装形態では、図18の符号化するためのコード1832が、ブロック1906の動作を実施するために実行される。
【０１１２】
ブロック1908において、本装置は、複数のビットタプルに基づくパンクチャパターンに従ってコードワードを修正する。ここで、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットがパンクチャビットとして指定される。
【０１１３】
いくつかの態様では、ビットタプルは、符号化のためのエンコーダの特定のステージの論理ブロックに相互排他的に関連付けられてもよい。いくつかの態様では、論理ブロックはXORであってもよい。いくつかの態様では、XORのうちの第1のものは、エンコーダの特定のステージの第1の経路の一部であってもよく、XORのうちの第2のものは、エンコーダの特定のステージの第2の経路の一部であってもよい。いくつかの態様では、特定のステージは、コードワードのパンクチャに先立つ最終ステージを含んでもよい(たとえば、最終ステージであってもよい)。いくつかの態様では、特定のビットタプルは、符号化のためのエンコーダのXORに関連付けられてもよく、特定のビットタプルは第1のビットおよび第2のビットを含んでもよく、第1のビットおよび第2のビットは、XORの出力およびXORの繰返し入力に相互排他的に関連付けられてもよい。いくつかの態様では、特定のビットタプルは、符号化のためのエンコーダのXORに関連付けられてもよく、XORの入力は、エンコーダの第1の出力を含んでもよく(たとえば、第1の出力であってもよく)、XORの出力は、エンコーダの第2の出力を含んでもよい(たとえば、第2の出力であってもよい)。いくつかの態様では、ビットタプルの各々について、ビットタプルの多くとも1つのビットがパンクチャビットとして指定され、ビットタプルのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられてもよい。
【０１１４】
いくつかの態様では、ビットタプルは、符号化のためのエンコーダグラフの最終ステージのXORに相互排他的に関連付けられてもよく、ビットタプルの各々について、ビットタプルのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられてもよい。いくつかの態様では、各XORは、(たとえば、エンコーダグラフの最終ステージにおける)ポーラーコーディング関数の対応するパリティチェック経路の一部であってもよい。
【０１１５】
いくつかの実装形態では、図18の修正するための回路/モジュール1824が、ブロック1908の動作を実施する。いくつかの実装形態では、図18の修正するためのコード1834が、ブロック1908の動作を実施するために実行される。
【０１１６】
ブロック1910において、本装置は、修正されたコードワードを出力する(たとえば、送信する)。たとえば、本装置は、修正されたコードワードをメモリに記憶するか、または修正されたコードワードを別の装置に送ってもよい。別の例として、本装置は、修正されたコードワードをアンテナを介して別の装置に(たとえば、RFシグナリングにより)送信してもよい。
【０１１７】
いくつかの実装形態では、図18の出力するための回路/モジュール1826がブロック1910の動作を実施する。いくつかの実装形態では、図18の出力するためのコード1836が、ブロック1910の動作を実施するために実行される。
【０１１８】
いくつかの態様では、プロセス1900は、図19について上述した動作のどの組合せも含んでもよい。
【０１１９】
図20は、本開示のいくつかの態様による、通信のためのプロセス2000を示す。プロセス2000は、アクセス端末、TRP、gNB、基地局、または(符号化を行う)他の何らかの適切な装置の中に位置する場合がある処理回路(たとえば、図18の処理回路1810)内で発生してもよい。当然、本開示の範囲内の様々な態様では、プロセス2000は、通信関連動作をサポートすることが可能な任意の適切な装置によって実装されてもよい。
【０１２０】
オプションのブロック2002において、装置(たとえば、エンコーダを含むデバイス)が、繰返しパターンを選択してもよい。いくつかの態様では、繰返しパターンの選択は、コードワードの先頭にある連続ビットのセットを選択することを含んでもよい。いくつかの態様では、繰返しパターンの選択は、コードワードの末尾にある連続ビットのセットを選択することを含んでもよい。いくつかの態様では、繰返しパターンの選択は、符号化のためのエンコーダの最終ステージ(たとえば、ポーラーコーディング関数の最終ステージ)の特定の出力であるコードワードのビットを選択することと、最終ステージの特定の出力のためのXORの入力であるコードワードのビットを選択しないこととを含んでもよい。いくつかの態様では、繰返しパターンの選択は、コードワードのビットをビットペアに分けることと、各ビットペアから多くとも1つのビットを繰り返されるべきビットとして選択することとを含んでもよい。いくつかの態様では、ビットペアは、符号化のためのエンコーダの最終ステージのXORに相互排他的に関連付けられてもよく、ビットペアのうちの特定のビットペアのビットは、XORのうちの特定のXORの出力および特定のXORの繰返し入力に相互排他的に関連付けられてもよい。いくつかの態様では、繰返しパターンの選択は、コードワードの先頭にある連続ビットのセット、またはコードワードの末尾にある連続ビットのセットの間で選択をすることを含んでもよい。
【０１２１】
いくつかの態様では、繰返しパターンの選択は、符号化のためのエンコーダグラフの最終ステージの同じXORの出力および繰返し入力ではないコードワードのビットを選択することを含んでもよい。いくつかの態様では、繰返しパターンの選択は、コードワードのビットをビットペアに分けることと、各ビットペアについて、ビットペアから、多くとも1つのビットを繰り返されるべきビットとして選択することとを含んでもよい。いくつかの態様では、ビットペアは、符号化のためのエンコーダグラフの最終ステージのXORに相互排他的に関連付けられてもよく、ビットペアの各々について、ビットペアのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられてもよい。
【０１２２】
いくつかの実装形態では、図18の選択するための回路/モジュール1828が、ブロック2002の動作を実施する。いくつかの実装形態では、図18の選択するためのコード1838が、ブロック2002の動作を実施するために実行される。
【０１２３】
ブロック2004において、装置はデータを取得する。たとえば、本装置は、メモリからデータを取り出し、または別の装置からデータを受信してもよい。本明細書で使用するデータという用語は、概して情報を指す。たとえば、データは、ユーザデータ、制御情報などを含んでもよい。
【０１２４】
いくつかの実装形態では、図18の取得するための回路/モジュール1820が、ブロック2004の動作を実施する。いくつかの実装形態では、図18の取得するためのコード1830が、ブロック2004の動作を実施するために実行される。
【０１２５】
ブロック2006において、本装置は、コードワードを生成するためにデータを符号化する。いくつかの態様では、符号化はポーラーコーディングを含んでもよい。
【０１２６】
いくつかの実装形態では、図18の符号化するための回路/モジュール1822がブロック2006の動作を実施する。いくつかの実装形態では、図18の符号化するためのコード1832が、ブロック2006の動作を実施するために実行される。
【０１２７】
ブロック2008において、本装置は、複数のビットタプルに基づく繰返しパターンに従って、コードワードを修正する。ここで、複数のビットタプルのうちの特定のビットタプルの多くとも1つのビットが繰り返しビットとして指定される。
【０１２８】
いくつかの態様では、ビットタプルは、符号化のためのエンコーダの特定のステージの論理ブロックに相互排他的に関連付けられてもよい。いくつかの態様では、論理ブロックはXORであってもよい。いくつかの態様では、XORのうちの第1のものは、エンコーダの特定のステージの第1の経路の一部であってもよく、XORのうちの第2のものは、エンコーダの特定のステージの第2の経路の一部であってもよい。いくつかの態様では、特定のステージは、コードワードの繰返しに先立つ最終ステージを含んでもよい(たとえば、最終ステージであってもよい)。いくつかの態様では、特定のビットタプルは、符号化のためのエンコーダのXORに関連付けられてもよく、特定のビットタプルは第1のビットおよび第2のビットを含んでもよく、第1のビットおよび第2のビットは、XORの出力およびXORの繰返し入力に相互排他的に関連付けられてもよい。いくつかの態様では、特定のビットタプルは、符号化のためのエンコーダのXORに関連付けられてもよく、XORの入力は、エンコーダの第1の出力を含んでもよく(たとえば、第1の出力であってもよく)、XORの出力は、エンコーダの第2の出力を含んでもよい(たとえば、第2の出力であってもよい)。いくつかの態様では、ビットタプルの各々について、ビットタプルの多くとも1つのビットが繰返しビットとして指定され、ビットタプルのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられてもよい。
【０１２９】
いくつかの態様では、ビットタプルは、符号化のためのエンコーダグラフの最終ステージのXORに相互排他的に関連付けられてもよく、ビットタプルの各々について、ビットタプルのビットは、関連付けられたXORの出力および繰返し入力に相互排他的に関連付けられてもよい。いくつかの態様では、各XORは、ポーラーコーディング関数の対応するパリティチェック経路の一部であってもよい。
【０１３０】
いくつかの実装形態では、図18の修正するための回路/モジュール1824が、ブロック2008の動作を実施する。いくつかの実装形態では、図18の修正するためのコード1834が、ブロック2008の動作を実施するために実行される。
【０１３１】
ブロック2010において、本装置は、修正されたコードワードを出力する(たとえば、送信する)。たとえば、本装置は、修正されたコードワードをメモリに記憶するか、または修正されたコードワードを別の装置に送ってもよい。別の例として、本装置は、アンテナを介して修正されたコードワードを別の装置に(たとえば、RFシグナリングにより)送信してもよい。
【０１３２】
いくつかの実装形態では、図18の出力するための回路/モジュール1826がブロック2010の動作を実施する。いくつかの実装形態では、図18の出力するためのコード1836が、ブロック2010の動作を実施するために実行される。
【０１３３】
いくつかの態様では、プロセス2000は、図20について上述した動作の任意の組合せを含んでもよい。
【０１３４】
追加態様
本明細書に記載する例は、本開示のいくつかの概念を例示するために提供される。これらは本質的に例示にすぎず、他の例が本開示および添付の請求項の範囲内に収まることがあることを当業者は理解するであろう。本明細書の教示に基づいて、本明細書で開示される態様は他の任意の態様から独立して実装されることがあり、これらの態様のうちの2つ以上は様々な方法で結合されることがあることを当業者は理解されたい。たとえば、本明細書に記載された任意の数の態様を使用して、装置が実装されてもよく、または方法が実践されてもよい。さらに、本明細書に記載する態様のうちの1つもしくは複数に加えて、または、それら以外の他の構造、機能性、または構造および機能性を使用して、そのような装置を実装し、またはそのような方法を実践することができる。
【０１３５】
当業者は容易に理解するであろうが、本開示全体にわたって説明された様々な態様は、任意の適切な電気通信システム、ネットワークアーキテクチャ、および通信規格に拡張されてもよい。例として、様々な態様は、まだ定義されていない規格により記述されるものを含めて、ワイドエリアネットワーク、ピアツーピアネットワーク、ローカルエリアネットワーク、他の適切なシステム、またはこれらの任意の組合せに適用されてもよい。
【０１３６】
多くの態様について、たとえばコンピューティングデバイスの要素によって実施されるべき、動作のシーケンスに関して説明している。本明細書で説明する様々なアクションは、特定の回路、たとえば中央処理ユニット(CPU)、グラフィック処理ユニット(GPU)、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、または様々な他のタイプの汎用もしくは専用のプロセッサもしくは回路によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実施されてもよいことが認識されよう。加えて、本明細書で説明するこれらの動作のシーケンスは、実行の際に関連するプロセッサに本明細書で説明する機能性を実施させることになる、コンピュータ命令の対応するセットをその中に記憶させた、コンピュータ可読記憶媒体の任意の形で完全に具現化されると考えることができる。したがって、本開示の様々な態様は、そのすべてが特許請求される主題の範囲内に入ることが企図されているいくつかの異なる形で具現されてもよい。加えて、本明細書で説明する態様ごとに、任意のそのような態様の対応する形態について、たとえば説明するアクションを実施する「ように構成される論理」として本明細書で説明する場合がある。
【０１３７】
当業者は、情報および信号が、様々な異なる技術および技法のいずれかを使用して表されてもよいことを了解するであろう。たとえば、上記の説明全体にわたって言及されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【０１３８】
さらに、当業者は、本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてもよいことを了解されよう。ハードウェアとソフトウェアとのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能が、ハードウェアとして実装されるのか、またはソフトウェアとして実装されるのかは、特定の適用例および全体的なシステムに課される設計制約によって決まる。当業者は、説明した機能性を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【０１３９】
上で示された構成要素、ステップ、特徴、および/または機能のうちの1つまたは複数は、単一の構成要素、ステップ、特徴もしくは機能として再構成され、かつ/もしくは結合されることがあり、またはいくつかの構成要素、ステップ、もしくは機能において具現化されることがある。本明細書で開示する新規の特徴から逸脱することなく、追加の要素、構成要素、ステップ、および/または機能が追加されてもよい。上で示された装置、デバイス、および/または構成要素は、本明細書で説明する方法、特徴、またはステップの1つまたは複数を実施するように構成されてもよい。また、本明細書で説明する新規のアルゴリズムは、ソフトウェアに効率的に実装されることがあり、かつ/またはハードウェアに組み込まれることがある。
【０１４０】
開示された方法におけるステップの特定の順序または階層は、例示的なプロセスの例示であることを理解されたい。設計上の選好に基づいて、方法におけるステップの特定の順序または階層が再構成されてもよいことが理解される。添付の方法の請求項は、様々なステップの要素を例示的な順序で提示したものであり、請求項において特に記載されていない限り、提示された特定の順序または階層に限定されることを意図するものではない。
【０１４１】
本明細書で開示した態様に関連して説明した方法、シーケンス、またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはそれら2つの組合せにおいて具現化されてもよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で既知の任意の他の形の記憶媒体内に存在することができる。記憶媒体の例は、プロセッサが記憶媒体から情報を読み取ることができ、かつ記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してもよい。
【０１４２】
「例示的」という語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、すべての態様が論じられた特徴、利点、または動作モードを含むことを必要としない。
【０１４３】
本明細書において使用される用語は、特定の態様のみを説明することを目的としており、態様を限定するものではない。本明細書で使用する単数形"a"、"an"、および"the"は、文脈が別段明確に示さない限り、複数形も含むものとする。「備える(comprises)」、「備えること(comprising)」、「含む(includes)」または「含むこと(including)」という用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループの存在または追加を除外しないことがさらに理解されよう。さらに、「または」という用語は、ブール演算子"OR"と同じ意味を有し、すなわち「いずれか」および「両方」の可能性を含み、別段に明記されていない限り、「排他的論理和」("XOR")に限定されないことを理解されたい。2つの隣接する語の間の記号"/"は、別段に明記されていない限り、「または」と同じ意味を有することも理解されたい。さらに、「〜に接続される」、「〜に結合される」、または「〜と通信している」などの句は、別段に明記されていない限り直接の接続に限定されない。
【０１４４】
本明細書において「第1の」、「第2の」などの呼称を使用する、要素へのいかなる言及も、一般にそれらの要素の数量または順序を限定しない。むしろ、これらの呼称は、本明細書では、2つ以上の要素または要素の例を区別する好都合な方法として使用されてもよい。したがって、第1の要素および第2の要素への言及は、そこで2つの要素だけが使用されてもよいこと、または第1の要素が何らかの形で第2の要素に先行しなければならないことを意味しない。また、別段に記載されていない限り、要素のセットは、1つまたは複数の要素を含んでもよい。加えて、説明または特許請求の範囲において使用される「a、b、またはcのうちの少なくとも1つ」または「a、b、またはcのうちの1つまたは複数」という形態の用語は、「aもしくはbもしくはc、またはこれらの要素の任意の組合せ」を意味する。たとえば、この用語は、a、またはb、またはc、またはaおよびb、またはaおよびc、またはaおよびbおよびc、または2a、または2b、または2c、または2aおよびbなどを含んでもよい。
【０１４５】
本明細書で使用する「判断すること」という用語は、多種多様なアクションを包含する。たとえば、「判断すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、検索すること(たとえば、テーブル、データベース、または別のデータ構造を検索すること)、確認することなどを含んでもよい。また、「判断すること」は、受信すること(たとえば、情報を受信すること)、アクセスすること(たとえば、メモリ内のデータにアクセスすること)などを含んでもよい。また、「判断すること」は、解決すること、選択すること、選出すること、確立することなどを含んでもよい。
【０１４６】
上記の開示は例示的な態様を示すが、添付の特許請求の範囲から逸脱することなく、本明細書において様々な変更および修正が行われてもよいことに留意されたい。本明細書で説明する態様による方法クレームの機能、ステップまたはアクションは、別段に明記されていない限り、特定の順序で実施される必要はない。さらに、要素は、単数形で説明または請求される場合があるが、単数形への限定が明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【０１４７】
100  ワイヤレス通信システム、システム
102  第1のUE、UE
104  第2のUE、UE
106  送受信ポイント(TRP)
108  コアネットワーク
110  インターネットサービスプロバイダ(ISP)
112  デバイス間(D2D)リンク
114  エンコーダ
200  ワイヤレス通信システム
202  第1のワイヤレス通信デバイス
204  第2のワイヤレス通信デバイス
206  通信チャネル、チャネル
210  情報ソース
212  エンコーダ
214  デコーダ
216  情報シンク
220  各タプルから1つのビットを選択することによってパンクチャまたは繰返しパターンを判断するためのモジュール
222  符号化データをパンクチャし、または繰り返すためのモジュール
224  復号するためのモジュール
226  繰り返された符号化データ
228  入力インターフェース
230  出力インターフェース
302  バイナリ入力離散無記憶チャネル
308  有効チャネル
506  論理ブロック
508  論理ブロック
600  エンコーダ
700  エンコーダ
800  エンコーダ
900  エンコーダ
1000  エンコーダ
1100  エンコーダ
1200  エンコーダ
1300  エンコーダ
1400  エンコーダ
1500  エンコーダ
1600  エンコーダ
1700  エンコーダ
1800  装置
1802  通信インターフェース
1804  記憶媒体
1806  ユーザインターフェース
1808  メモリデバイス
1810  処理回路
1812  アンテナ
1814  トランスミッタ
1816  レシーバ
1818  コーディング関連の情報
1820  取得するための回路/モジュール
1822  符号化するための回路/モジュール
1824  修正するための回路/モジュール
1826  出力するための回路/モジュール
1828  選択するための回路/モジュール
1830  取得するためのコード
1832  符号化するためのコード
1834  修正するためのコード
1836  出力するためのコード
1838  選択するためのコード
【図１】
2020506581.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
2020506581.tif 000009
【図６】
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【図７】
2020506581.tif 000011
【図８】
2020506581.tif 000012
【図９】
2020506581.tif 000013
【図１０】
2020506581.tif 000014
【図１１】
2020506581.tif 000015
【図１２】
2020506581.tif 000016
【図１３】
2020506581.tif 000017
【図１４】
2020506581.tif 000018
【図１５】
2020506581.tif 000019
【図１６】
2020506581.tif 000020
【図１７】
2020506581.tif 000021
【図１８】
2020506581.tif 000022
【図１９】
2020506581.tif 000023
【図２０】
2020506581.tif 000024
【国際調査報告】
2020506581.tif 000025
2020506581.tif 000026