(57)【要約】  一例が、電圧クランプ回路（１０）を含む。電圧クランプ回路（１０）は、コンパレータループ回路（１４）を含む。コンパレータループ回路（１４）は、入力ノード（１２）において提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータ（１６）を含む。また、コンパレータループ回路（１４）は、電圧レール及び入力ノード（１２）を相互接続するトランジスタネットワーク（１８）を含む。コンパレータ（１６）は、入力電圧が、対応するクランピング電圧を超えることに応答して、入力電圧をクランピング電圧にほぼ等しくなるように設定するため、トランジスタネットワーク（１８）をアクティベートするように構成され得る。
2020501474.tif 000002
【特許請求の範囲】
【請求項１】
電圧クランプ回路であって、
コンパレータループ回路を含み、
前記コンパレータループ回路が、
入力ノードにおいて提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータと、
電圧レール及び前記入力ノードを相互接続するトランジスタネットワークと、
を含み、
前記コンパレータが、前記入力電圧が対応するクランピング電圧を超えることに応答して、前記入力電圧を前記クランピング電圧にほぼ等しくなるように設定するために前記トランジスタネットワークをアクティベートするように構成される、
電圧クランプ回路。
【請求項２】
請求項１に記載の電圧クランプ回路であって、少なくとも一つの前記コンパレータの各々が、トランジスタの自己バイアス共通・ゲート配置として構成される、電圧クランプ回路。
【請求項３】
請求項１に記載の電圧クランプ回路であって、
前記コンパレータが、
前記コンパレータの前記出力に対応する共通結合制御端子を含むトランジスタの第１の対であって、トランジスタの前記第１の対の一方が、前記入力ノードに結合される端子を含み、トランジスタの前記第１の対の他方が、前記クランピング電圧に結合される端子を含む、トランジスタの前記第１の対、及び
静的電流源により制御される電流ミラーとして配されるトランジスタの第２の対であって、前記第２の対のトランジスタの各々が、前記電圧レールに結合される第１の端子と、トランジスタの前記第１の対の各々の第２のそれぞれの端子に結合される第２の端子とを含む、前記第２の対のトランジスタ、
を含む、
電圧クランプ回路。
【請求項４】
請求項１に記載の電圧クランプ回路であって、
前記トランジスタネットワークが、
前記コンパレータの前記出力によりアクティベートされる第１のトランジスタ、
前記入力ノード及び前記電圧レールを相互接続し、前記第１のトランジスタにより制御される第２のトランジスタ、
を含む、
電圧クランプ回路。
【請求項５】
請求項４に記載の電圧クランプ回路であって、前記トランジスタネットワークが、前記電圧レール及び前記第１のトランジスタに結合される第３のトランジスタを含み、前記第３のトランジスタが、前記第２のトランジスタを制御するため前記第１のトランジスタと協働するように第１のバイアス電圧を介して制御される、電圧クランプ回路。
【請求項６】
請求項１に記載の電圧クランプ回路であって、前記クランピング電圧がプログラム可能であり、前記コンパレータループ回路が、前記入力電圧を前記クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記クランピング電圧を超えることに応答して、前記入力ノードを前記電圧レールに結合するように構成される、電圧クランプ回路。
【請求項７】
請求項１に記載の電圧クランプ回路であって、更に、前記電圧レールと前記コンパレータループ回路との間に結合される電圧生成器を含み、前記電圧生成器が、前記クランピング電圧を生成するように構成され、
前記コンパレータループ回路が、前記コンパレータが、前記入力電圧を前記クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記クランピング電圧を超えることを検出することに基づいて、前記入力ノードを前記電圧生成器の前記クランピング電圧に結合するように構成される、
電圧クランプ回路。
【請求項８】
請求項１に記載の電圧クランプ回路であって、前記クランピング電圧が、低クランピング電圧及び高クランピング電圧を含み、
前記コンパレータループ回路が、
第１のコンパレータループ回路、及び
第２のコンパレータループ回路、
を含み、
前記第１のコンパレータループ回路が、
前記入力電圧を前記低クランピング電圧と比較し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記第１のコンパレータの出力をアサートするように構成される第１のコンパレータと、
前記入力ノード及び前記高電圧レールを相互接続し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して、前記入力電圧を前記低クランピング電圧にほぼ等しくなるよう設定するため、前記第１のコンパレータが前記第１のトランジスタネットワークをアクティベートするように構成される第１のトランジスタネットワークと、
を含み、
前記第２のコンパレータループ回路が、
前記入力電圧を前記高クランピング電圧と比較し、前記入力電圧が前記高クランピング電圧より大きく増大することに応答して前記第２のコンパレータの出力をアサートするように構成される第２のコンパレータと、
前記入力ノード及び前記低電圧レールを相互接続し、前記入力電圧が前記低クランピング電圧より大きく増大することに応答して、前記入力電圧が前記高クランピング電圧にほぼ等しくなるように設定するため、前記第１のコンパレータが前記第１のトランジスタネットワークをアクティベートするように構成される第２のトランジスタネットワークと、
を含む、
電圧クランプ回路。
【請求項９】
請求項１の前記電圧クランプ回路を含むアナログデジタルコンバータ（ＡＤＣ）システムであって、前記ＡＤＣシステムが更に、
アナログ電圧入力と前記入力ノードとの間に接続される入力抵抗器であって、前記入力電圧が、前記アナログ電圧入力において提供されるアナログ電圧に基づいて前記入力ノードにおいて生成される、前記入力抵抗器、及び
前記入力ノードに結合され、前記入力電圧に基づいてデジタル信号を生成するように構成されるＡＤＣ、
を含む、電圧クランプ回路。
【請求項１０】
電圧クランプ回路であって、
入力電圧を低クランピング電圧と比較するように、及び、前記入力電圧を前記低クランピング電圧にほぼ等しくなるように設定するために、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して第１のトランジスタネットワークをアクティベートするために出力をアサートするように構成される第１のコンパレータを含む第１のコンパレータループ回路、及び
前記入力電圧を高クランピング電圧と比較するように、及び、前記入力電圧を前記高クランピング電圧にほぼ等しくなるように設定するために、前記入力電圧が前記低クランピング電圧より大きく増大することに応答してをアクティベートするために第２のトランジスタネットワーク出力をアサートするように構成される第２のコンパレータを含む第２のコンパレータループ回路、
を含む、電圧クランプ回路。
【請求項１１】
請求項１０に記載の電圧クランプ回路であって、前記第１のコンパレータ及び前記第２のコンパレータの各々が、トランジスタの自己バイアス共通・ゲート配置として構成される、電圧クランプ回路。
【請求項１２】
請求項１０に記載の電圧クランプ回路であって、
前記第１のトランジスタネットワークが第１のトランジスタ配置を含み、前記第１のトランジスタ配置が、前記第１のコンパレータによりアクティベートされ、前記入力ノード及び高電圧レールを相互接続する第２のトランジスタを制御するように構成され、
前記第２のトランジスタネットワークが第３のトランジスタを含み、前記第３のトランジスタが、前記第２のコンパレータによりアクティベートされ、前記入力ノード及び低電圧レールを相互接続する第４のトランジスタを制御するように構成される、
電圧クランプ回路。
【請求項１３】
請求項１２に記載の電圧クランプ回路であって、
前記第２のトランジスタが更に、前記高電圧レールに結合されて第１のバイアス電圧を介して制御される、第５のトランジスタにより制御され、
前記第４のトランジスタが更に、前記低電圧レールに結合されて第２のバイアス電圧を介して制御される、第６のトランジスタにより制御される、
電圧クランプ回路。
【請求項１４】
請求項１０に記載の電圧クランプ回路であって、
前記高及び低クランピング電圧の各々がプログラム可能であり、
前記第１のコンパレータループ回路が、前記入力電圧を前記低クランピング電圧にほぼ等しくなるように設定するため、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記入力ノードを高電圧レールに結合するように構成され、
前記第２のコンパレータループ回路が、前記入力電圧を前記高クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記低クランピング電圧より大きく増大することに応答して前記入力ノードを低電圧レールに結合するように構成される、
電圧クランプ回路。
【請求項１５】
請求項１０に記載の電圧クランプ回路であって、更に、
低電圧レールに結合され、前記低クランピング電圧を生成するように構成される第１の電圧生成器、及び
高電圧レールに結合され、前記高クランピング電圧を生成するように構成される第２の電圧生成器、
を含み、
前記第１のコンパレータループ回路が、前記入力電圧を前記低クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記入力ノードを前記第２の電圧生成器に結合するように構成され、
前記第２のコンパレータループ回路が、前記入力電圧を前記高クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記低クランピング電圧より大きく増大することに応答して前記入力ノードを前記第１の電圧生成器に結合するように構成される、
電圧クランプ回路。
【請求項１６】
請求項１１に記載の前記電圧クランプ回路を含むアナログデジタルコンバータ（ＡＤＣ）システムであって、前記ＡＤＣシステムが更に、
アナログ電圧入力及び前記入力ノードを相互接続する入力抵抗器であって、前記入力電圧が、前記アナログ電圧入力において提供されるアナログ電圧に基づいて生成される、前記入力抵抗器、及び
前記入力ノードに結合され、前記入力電圧に基づいてデジタル信号を生成するように構成されるＡＤＣ、
を含む、ＡＤＣシステム。
【請求項１７】
アナログデジタルコンバータ（ＡＤＣ）回路システムであって、
アナログ電圧入力とＡＤＣ入力ノードとの間に接続される入力抵抗器、
前記ＡＤＣ入力ノードに結合され、コンパレータループ回路を含む電圧クランプ回路であって、前記コンパレータループ回路が、
入力ノードにおいて提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータと、
電圧レール及び前記入力ノードを相互接続するトランジスタネットワークであって、前記コンパレータが、前記入力電圧が対応するクランピング電圧を超えることに応答して、前記入力電圧を前記クランピング電圧にほぼ等しくなるように設定するために前記トランジスタネットワークをアクティベートするように構成される、前記トランジスタネットワークと、
を含む、前記コンパレータループ回路、及び
前記ＡＤＣ入力ノードに結合され、前記入力電圧に基づいてデジタル信号を生成するように構成されるＡＤＣ、
を含む、ＡＤＣ回路システム。
【請求項１８】
請求項１７に記載のＡＤＣ回路システムであって、前記トランジスタネットワークが第１のトランジスタを含み、前記第１のトランジスタが、前記コンパレータによりアクティベートされ、前記入力ノード及び前記電圧レールを相互接続する第２のトランジスタを制御するように構成される、ＡＤＣ回路システム。
【請求項１９】
請求項１７に記載のＡＤＣ回路システムであって、
前記電圧レールに結合され、前記クランピング電圧を生成するように構成される電圧生成器を更に含み、
前記コンパレータループ回路が、前記入力電圧を前記クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記クランピング電圧を超えることに応答して前記入力ノードを前記電圧生成器に結合するように構成される、
ＡＤＣ回路システム。
【請求項２０】
請求項１７に記載のＡＤＣ回路システムであって、
前記クランピング電圧が、低クランピング電圧及び高クランピング電圧を含み、
前記コンパレータループ回路が、第１のコンパレータループ回路、及び第２のコンパレータループ回路を含み、
前記第１のコンパレータループ回路が、
前記入力電圧を前記低クランピング電圧と比較し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記第１のコンパレータの出力をアサートするように構成される、第１のコンパレータと、
前記入力ノード及び前記高電圧レールを相互接続し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して、前記入力電圧を前記低クランピング電圧にほぼ等しくなるよう設定するため前記第１のコンパレータが前記第１のトランジスタネットワークをアクティベートするように構成される、第１のトランジスタネットワークと、
を含み、
前記第２のコンパレータループ回路が、
前記入力電圧を前記高クランピング電圧と比較し、前記入力電圧が前記高クランピング電圧より大きく増大することに応答して前記第２のコンパレータの出力をアサートするように構成される、第２のコンパレータと、
前記入力ノード及び前記低電圧レールを相互接続し、前記入力電圧が前記高クランピング電圧より大きく増大することに応答して、前記入力電圧が前記高クランピング電圧にほぼ等しくなるように設定するため前記第１のコンパレータが前記第１のトランジスタネットワークをアクティベートするように構成される、第２のトランジスタネットワークと、
を含む、
ＡＤＣ回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電子回路に関し、更に特定して言えば、電圧クランプ回路に関連する。
【背景技術】
【０００２】
アナログ及びデジタル回路は、しばしば、種々のスイッチング応用例において典型的に用いられる薄い酸化物ゲート材料を用いる電子デバイスにおいて共に実装される。このような応用例の一つは、アナログ入力信号に応答してデジタル信号を生成し得るアナログデジタルコンバータ（ＡＤＣ）におけるものである。一層小さなサイズで電子デバイスを製造するために薄い酸化物ゲート材料が実装され得るが、このような薄い酸化物デバイスは大きな電圧スイングにより応力を受け得、これは、薄い酸化物デバイスを実装する電子デバイスの信頼性及び寿命の問題につながり得る。その結果、このような薄い酸化物デバイスに提供され得る電圧の振幅をクランプするためにクランプ回路が用いられ得る。その結果、このようなデバイスに提供される電圧の振幅は安全なレベルに制限され得、そのため、デバイスに対する損傷が緩和される。
【発明の概要】
【０００３】
一つの例が、電圧クランプ回路を含む。電圧クランプ回路はコンパレータループ回路を含む。コンパレータループ回路は、入力ノードにおいて提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータを含む。また、コンパレータループ回路は、電圧レール及び入力ノードを相互接続するトランジスタネットワークを含む。コンパレータは、入力電圧が、対応するクランピング電圧を超えることに応答して、入力電圧がクランピング電圧にほぼ等しくなるように設定するためにトランジスタネットワークをアクティベートするように構成され得る。
【０００４】
別の例が、電圧クランプ回路を含む。この回路は、入力電圧を低クランピング電圧と比較し、入力電圧が低クランピング電圧にほぼ等しくなるように設定するため少なくとも一つの第１のトランジスタをアクティベートするために、入力電圧が低クランピング電圧より小さく低減することに応答して出力をアサートするように構成される、第１のコンパレータを含む第１のコンパレータループ回路を含む。また、この回路は、入力電圧を高クランピング電圧と比較し、入力電圧を高クランピング電圧にほぼ等しくなるように設定するため少なくとも一つの第２のトランジスタをアクティベートするために、入力電圧が高クランピング電圧より大きく増大することに応答して出力をアサートするように構成される、第２のコンパレータを含む第２のコンパレータループ回路を含む。
【０００５】
別の例が、アナログデジタルコンバータ（ＡＤＣ）システムを含む。このシステムは、アナログ電圧入力とＡＤＣ入力ノードとを相互接続する入力抵抗器、及びＡＤＣ入力ノードに結合される電圧クランプ回路を含む。電圧クランプ回路は、入力ノードにおいて提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータを含むコンパレータループ回路を含む。また、コンパレータループ回路は、電圧レール及び入力ノードを相互接続するトランジスタネットワークを含む。コンパレータは、入力電圧が、対応するクランピング電圧を超えることに応答して、入力電圧がクランピング電圧にほぼ等しくなるように設定するためにトランジスタネットワークをアクティベートするように構成され得る。このシステムは、ＡＤＣ入力ノードに結合され、入力電圧に基づいてデジタル信号を生成するように構成されるＡＤＣを更に含む。
【図面の簡単な説明】
【０００６】
【図１】電圧クランプ回路の一例を図示する。
【０００７】
【図２】電圧クランプ回路の別の例を図示する。
【０００８】
【図３】電圧クランプ回路の更に別の例を図示する。
【０００９】
【図４】電圧クランプ回路の更に別の例を図示する。
【００１０】
【図５】アナログデジタルコンバータシステムの一例を図示する。
【発明を実施するための形態】
【００１１】
この記載において、電圧クランプ回路は、入力電圧を受信し、少なくとも一つのクランピング電圧に対して入力電圧の振幅クランピングを提供するように構成される。電圧クランプ回路は、少なくとも一つのコンパレータループ回路を含む。少なくとも一つのコンパレータループ回路は、入力ノードにおいて提供される入力電圧をそれぞれの少なくとも一つのクランピング電圧と比較するように構成される、一つ又は複数のそれぞれのコンパレータを含む。また、コンパレータループ回路は、入力電圧がそれぞれの少なくとも一つのクランピング電圧の振幅を超えること（例えば、振幅が高クランピング電圧より大きく増大すること又は振幅が低クランピング電圧より小さく減少すること）に応答して、入力電圧が、一つまたは複数のクランピング電圧の一つにほぼ等しくなるように設定するために、トランジスタネットワークをアクティベートするように構成される。一例として、少なくとも一つのコンパレータループ回路は、入力電圧を高クランピング電圧と比較し、入力電圧が高クランピング電圧より大きく増大することに応答して、入力電圧を高クランピング電圧にほぼ等しくなるよう設定するように構成される、第１のコンパレータループ回路を含み得、及び、入力電圧を低クランピング電圧と比較し、入力電圧が低クランピング電圧より小さく低減することに応答して、入力電圧が低クランピング電圧にほぼ等しくなるように設定するように構成される、第２のコンパレータループ回路を含み得る。
【００１２】
一例として、一つまたは複数のコンパレータは、トランジスタのセルフバイアス共通ゲート配置として構成され得る。例えば、一つまたは複数のコンパレータは、それぞれの少なくとも一つのコンパレータの出力に対応する共通結合制御端子（例えば、電界効果トランジスタ（ＦＥＴ）のゲート端子）を含む、トランジスタの第１の対を含み得る。出力は、入力電圧の振幅に基づくそれぞれのコンパレータのアクティベーションに応答して、入力ノードを高電圧レール又は低電圧レールのそれぞれに結合するように構成されるコンパレータループ回路に関連付けられるトランジスタネットワークに結合され得る。トランジスタの第１の対は更に、それぞれ、入力ノード、及びそれぞれの少なくとも一つのクランピング電圧の一つに結合される第１の端子を含み得る。一つまたは複数のコンパレータは更に、静的電流源により制御される電流ミラーとして配され、電圧レールに結合されるそれぞれの第１の端子と、トランジスタの第１の対の第２のそれぞれの端子に結合される第２の端子とを更に含む、トランジスタの第２の対を含み得る。そのため、トランジスタのこれらの対は、トランジスタの配置を介する電流フローが、コンパレータループ回路に関連付けられるトランジスタのアクティベーション及びディアクティベーションを制御し得るように、入力電圧及びそれぞれのクランピング電圧のそれぞれの振幅に基づいて電流を導通し得る。従って、コンパレータループ回路に関連付けられるトランジスタネットワークは、ほぼ、一つまたは複数のクランピング電圧のそれぞれの振幅で、入力電圧をクランプするため、入力ノードへ及び入力ノードから電流を提供し得る。
【００１３】
図１は、電圧クランプ回路１０の一例を図示する。電圧クランプ回路１０は、少なくとも一つのクランピング電圧ＶＣの一つにほぼ等しい振幅で入力ノード１２において提供される入力電圧ＶＩＮをクランプするように構成され得る。一例として、（例えば、ピンに提供される電圧、可変抵抗器、又は種々のその他の方式を介して）一つまたは複数のクランピング電圧ＶＣは、プログラム可能であり得、そのため、応用例毎に変わり得る。例えば、一つまたは複数のクランピング電圧ＶＣは、電圧クランプ回路１０が、入力電圧ＶＩＮの振幅を高クランピング電圧ＶＣＨと低クランピング電圧ＶＣＬとの間となるように制限するように構成され得るように、高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬを含み得る。一例として、入力電圧ＶＩＮの振幅を制限することから利点を受け得るアナログデジタルコンバータ（ＡＤＣ）など、入力ノード１２に付加的な回路要素が結合され得る。
【００１４】
電圧クランプ回路１０は、高電圧レールＶＤＤと図１の例で接地として示した低電圧レールとの間に示される。電圧クランプ回路１０は、コンパレータ１６を介して入力電圧ＶＩＮの振幅をそれぞれの一つまたは複数のクランピング電圧ＶＣと比較するように構成される少なくとも一つのコンパレータループ回路１４を含む。入力電圧ＶＩＮが、それぞれの一つまたは複数のクランピング電圧ＶＣの一つを超える振幅を有することに応答して、一つまたは複数のコンパレータループ回路１４のそれぞれは、入力電圧ＶＩＮをそれぞれのクランピング電圧ＶＣにほぼ等しく設定するため、トランジスタネットワーク１８をアクティベートするためにそれぞれのコンパレータ１６を介して出力をアクティベートし得る。
【００１５】
一例として、トランジスタネットワーク１８は、レール電圧（例えば、高電圧レールＶＤＤ又は接地）又はそれぞれのクランピング電圧ＶＣなどに対応して、入力ノード１２を電圧源に結合するように構成され得る。その結果、トランジスタネットワーク１８は、入力電圧が低クランピング電圧より小さく低減することなどに応答して、電圧（例えば、レール電圧又はそれぞれのクランピング電圧ＶＣ）から入力ノード１２へ電流を提供し得る。同様に、トランジスタネットワーク１８は、入力電圧ＶＩＮがクランピング電圧ＶＣより大きく増大することなどに応答して、入力ノード１２から電圧源へ電流を提供し得る。従って、入力電圧ＶＩＮの振幅は、ほぼ、クランピング電圧ＶＣ間のそれぞれのクランピング電圧の振幅までクランプされ得る。
【００１６】
図２は、電圧クランプ回路５０の別の例を図示する。電圧クランプ回路５０は、高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬの一方にほぼ等しい振幅で入力ノード５２において提供される入力電圧ＶＩＮをクランプするように構成され得る。一例として、クランピング電圧ＶＣＨ及びＶＣＬは各々プログラム可能であり得、そのため、応用例毎に変わり得る。従って、電圧クランプ回路５０は、入力電圧ＶＩＮの振幅を高クランピング電圧ＶＣＨと低クランピング電圧ＶＣＬとの間となるように制限するように構成され得る。一例として、入力電圧ＶＩＮの振幅を制限することから利点を受け得るＡＤＣなど、付加的な回路要素が入力ノード５２に結合され得る。
【００１７】
電圧クランプ回路５０は、高電圧レールＶＤＤと、図２の例で接地として示した低電圧レールとの間に示される。電圧クランプ回路５０は、第１のコンパレータループ回路５４及び第２のコンパレータループ回路５６を含む。第１のコンパレータループ回路５４はコンパレータ５８を含み、コンパレータ５８は、反転入力において入力電圧ＶＩＮを及び非反転入力において低クランピング電圧ＶＣＬを受け取り、出力信号ＣＬ１を提供する。また、第１のコンパレータループ回路５４は、第１のＮチャネル電界効果トランジスタ（ＦＥＴ）Ｎ１（例えば、Ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））を含み、第１のＮチャネルＦＥＴ  Ｎ１は、コンパレータ５８の出力に結合されるゲートを有し、制御ノード６０に結合されるドレインを有し、入力ノード５２に結合されるソースを有する。第１のコンパレータループ回路５４はまた、第１のＰ−ＦＥＴ（例えば、ＭＯＳＦＥＴ）Ｐ１を含み、第１のＰ−ＦＥＴ  Ｐ１は、静的バイアス電圧ＶＢ１が提供されるゲート、制御ノード６０に結合されるドレイン、及び高電圧レールＶＤＤに結合されるソースを有する。また、第１のコンパレータループ回路５４は第２のＰ−ＦＥＴ  Ｐ２を含み、第２のＰ−ＦＥＴ  Ｐ２は、制御ノード６０に結合されるゲートを有し、入力ノード５２に結合されるドレインを有し、高電圧レールＶＤＤに結合されるソースを有する。Ｎ−ＦＥＴ  Ｎ１、Ｐ−ＦＥＴ  Ｐ１、及びＰ−ＦＥＴ  Ｐ２は、第１のコンパレータループ回路５４のトランジスタネットワーク１８に対応し得る。一例として、第２のＰ−ＦＥＴ  Ｐ２は、Ｎ−ＦＥＴ  Ｎ１及びＰ−ＦＥＴ  Ｐ１の各々のゲートサイズ（例えば、ゲート幅及び／又はゲート幅対長さ比）より実質的に大きいゲートサイズ（例えば、ゲート幅及び／又はゲート幅対長さ比）を有し得る。
【００１８】
コンパレータ５８は、入力電圧ＶＩＮの振幅を低クランピング電圧ＶＣＬと比較するように構成される。定常状態の間、及びそのため、低クランピング電圧ＶＣＬより大きい振幅を有する入力電圧ＶＩＮに基づいて、静的バイアス電圧ＶＢ１は、（例えば、線形モードにおけるＰ−ＦＥＴ  Ｐ１のオペレーションを提供するため低ゲート・ソース電圧に基づいて）Ｐ−ＦＥＴ  Ｐ１を弱くアクティベートされた状態に保ち、出力信号ＣＬ１は論理低状態を有し、そのため、Ｎ−ＦＥＴ  Ｎ１をイナクティブにされた状態に保つ。その結果、制御ノード６０は、Ｐ−ＦＥＴ  Ｐ２をアクティベートするために充分な電圧を有する。しかし、低クランピング電圧ＶＣＬより小さく低減する振幅を有する入力電圧ＶＩＮに応答して、コンパレータ５８は、Ｎ−ＦＥＴ  Ｎ１をアクティベートするために出力信号ＣＬ１をアサートし得る。Ｎ−ＦＥＴ  Ｎ１のアクティベーションに応答して、制御ノード６０は、制御ノード６０の電圧をほぼ入力電圧の振幅ＶＩＮまでシンクするためＮ−ＦＥＴ  Ｎ１を介して入力ノード５２に結合される。従って、電流を高電圧レールＶＤＤから入力ノード５２へ提供するため、Ｐ−ＦＥＴ  Ｐ２がアクティベートされる。従って、高電圧レールＶＤＤから入力ノード５２への電流フローは、入力電圧ＶＩＮの振幅を、ほぼ低クランピング電圧ＶＣＬの振幅までクランプし得る。従って、入力ノード５２、コンパレータ５８、及びＰ−ＦＥＴ  Ｐ２は、入力電圧が低クランピング電圧より小さいとき、コンパレータ５８の出力信号ＣＬ１に基づいて入力電圧ＶＩＮをほぼ低クランピング電圧ＶＣＬの振幅に維持するためループ回路として動作し得る。入力電圧ＶＩＮの振幅が低クランピング電圧ＶＣＬから増大することに応答して、コンパレータ５８は、Ｎ−ＦＥＴ  Ｎ１をディアクティベートするために出力信号ＣＬ１をデアサートし、そのため、Ｐ−ＦＥＴ  Ｐ２をディアクティベートする。従って、第１のコンパレータループ回路５４は、低クランピング電圧ＶＣＬの振幅で入力電圧ＶＩＮをクランピングするのをやめるためディアクティベートする。
【００１９】
第２のコンパレータループ回路５６は、第１のコンパレータループ回路５４に実質的に類似して構成される。図２の例において、第２のコンパレータループ回路５６は、反転入力において入力電圧ＶＩＮを及び非反転入力において高クランピング電圧ＶＣＨを受け取るコンパレータ６２を含み、これは、出力信号ＣＬ２を提供する。第１のコンパレータループ回路５６はまた、第１のＰ−ＦＥＴ  Ｐ３を含み、第１のＰ−ＦＥＴ  Ｐ３は、コンパレータ６２の出力に結合されるゲートを有し、制御ノード６４に結合されるドレインを有し、入力ノード５２に結合されるソースを有する。また、第２のコンパレータループ回路５６は第１のＮ−ＦＥＴ  Ｎ２を含み、第１のＮ−ＦＥＴ  Ｎ２は、静的バイアス電圧ＶＢ２が提供されるゲート、制御ノード６４に結合されるドレイン、及び低電圧レールに結合されるソースを有する。また、第２のコンパレータループ回路５６は第２のＮ−ＦＥＴ  Ｎ３を含み、第２のＮ−ＦＥＴ  Ｎ３は、制御ノード６４に結合されるゲートを有し、入力ノード５２に結合されるドレインを有し、低電圧レールに結合されるソースを有する。Ｐ−ＦＥＴ  Ｎ３、Ｎ−ＦＥＴ  Ｎ２、及びＮ−ＦＥＴ  Ｎ３は、第２のコンパレータループ回路５６のトランジスタネットワーク１８に対応し得る。一例として、第２のＮ−ＦＥＴ  Ｎ３は、Ｎ−ＦＥＴ  Ｎ２及びＰ−ＦＥＴ  Ｐ３の各々のゲートサイズより実質的に大きいゲートサイズを有し得る。
【００２０】
コンパレータ６２は、入力電圧ＶＩＮの振幅を高クランピング電圧ＶＣＨと比較するように構成される。定常状態の間、及びそのため、入力電圧ＶＩＮが高クランピング電圧ＶＣＨより小さい振幅を有することに基づいて、静的バイアス電圧ＶＢ２は、Ｎ−ＦＥＴ  Ｎ２を弱くアクティベートされた状態に保ち、出力信号ＣＬ２は論理低状態を有し、そのため、Ｐ−ＦＥＴ  Ｐ３をイナクティブにされた状態に保つ。その結果、制御ノード６４は、Ｎ−ＦＥＴ  Ｎ３をアクティベートするために充分な電圧を有する。しかし、入力電圧ＶＩＮは高クランピング電圧ＶＣＨより大きく増大する振幅を有することに応答して、コンパレータ６２は、Ｐ−ＦＥＴ  Ｐ３をアクティベートするために出力信号ＣＬ２をアサートし得る。Ｐ−ＦＥＴ  Ｐ３のアクティベーションに応答して、制御ノード６４は、入力電圧ＶＩＮから制御ノード６４の電圧をソースするため、Ｐ−ＦＥＴ  Ｐ３を介して入力ノード５２に結合される。従って、入力ノード５２から低電圧レールへ電流を提供するため、Ｎ−ＦＥＴ  Ｎ３がアクティベートされる。従って、入力ノード５２から低電圧レールへの電流フローは、入力電圧ＶＩＮの振幅をほぼ、高クランピング電圧ＶＣＨの振幅までクランプし得る。従って、入力ノード５２、コンパレータ６２、及びＮ−ＦＥＴ  Ｎ３は、入力電圧が低クランピング電圧より大きいとき、コンパレータ６２の出力信号ＣＬ２に基づいて入力電圧ＶＩＮをほぼ高クランピング電圧ＶＣＨの振幅に維持するため、ループ回路として動作し得る。入力電圧ＶＩＮの振幅が高クランピング電圧ＶＣＨから低減することに応答して、コンパレータ６２は、Ｎ−ＦＥＴ  Ｎ３をディアクティベートするために出力信号ＣＬ２をデアサートし、そのため、Ｐ−ＦＥＴ  Ｐ３をディアクティベートする。従って、第２のコンパレータループ回路５６は、高クランピング電圧ＶＣＨの振幅での入力電圧ＶＩＮのクランピングを中止するためディアクティベートする。
【００２１】
そのため、電圧クランプ回路５０は、入力電圧ＶＩＮを高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬの振幅間に維持するための、入力電圧ＶＩＮの高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬへのクランピングの有効で効率的な方式を提供し得る。上述したように、高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬはプログラム可能であり得、そのため、ダイオード接続を実装する従来のクランピング回路とは対照的に、入力電圧ＶＩＮのクランピング振幅の動的な方式での設定を提供し得る。また、第１及び第２のコンパレータループ回路５４及び５６の配置は、Ｐ−ＦＥＴ  Ｐ２及びＮ−ＦＥＴ  Ｎ３のみが、大きな電流フローを扱い、電圧クランプ回路１０の漏れ電流を実質的に緩和するため非クランピング状態においてほぼゼロの電流を導通することが可能であるように、寸法付けられ構成される。また、電圧クランプ回路５０は、電圧クランプ回路５０がイナクティブにされるとき（即ち、入力信号ＩＮが、高クランピング電圧ＶＣＨと低クランピング電圧ＶＣＬとの間の振幅を有する）高インピーダンスノードとして示される。従って、電圧クランプ回路５０は、ディアクティベートされた状態で入力信号ＩＮを歪ませない。
【００２２】
一例として、コンパレータ５８及び６２は、トランジスタのセルフバイアス共通・ゲート配置として構成され得る。図３は、電圧クランプ回路１００の更に別の例を図示する。本明細書に記載するように、電圧クランプ回路１００は、図２の例における電圧クランプ回路５０に対応し得、そのため、入力ノード１０２において提供される入力電圧ＶＩＮを、高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬの一方にほぼ等しい振幅でクランプするように構成され得る。一例として、クランピング電圧ＶＣＨ及びＶＣＬは各々プログラム可能であり得、そのため、応用例毎に変わり得る。
【００２３】
電圧クランプ回路１００は、高電圧レールＶＤＤと、図３の例で接地として示した低電圧レールとの間に示される。電圧クランプ回路１００は、第１のコンパレータループ回路１０４及び第２のコンパレータループ回路１０６を含む。第１のコンパレータループ回路１０４は、トランジスタのセルフバイアス共通・ゲート配置として構成されるコンパレータ１０８を含む。コンパレータ１０８は、図３の例でＮ−ＦＥＴ  Ｎ４及びＮ−ＦＥＴ  Ｎ５として示したトランジスタの第１の対を含む。Ｎ‐ＦＥＴ  Ｎ４及びＮ５は、Ｎ−ＦＥＴ  Ｎ１のゲートに同様に結合される共通結合されるゲートを含む。従って、Ｎ−ＦＥＴ  Ｎ４及びＮ５の共通結合されたゲートは、上に出力信号ＣＬ１が提供されるコンパレータ１０８の出力に対応する。Ｎ−ＦＥＴ  Ｎ４は、入力ノード１０２に結合されるソースを有し、Ｎ−ＦＥＴ  Ｎ５は、低クランピング電圧ＶＣＬに結合されるソースを有する。また、Ｎ−ＦＥＴ  Ｎ５はダイオード接続される。
【００２４】
コンパレータ１０８はまたトランジスタの第２の対を含み、これは、図３の例でＰ−ＦＥＴ  Ｐ４及びＰ−ＦＥＴ  Ｐ５として示される共通結合されるゲートを含み、電流ミラーとして配される。図３の例において、Ｐ−ＦＥＴ  Ｐ４及びＰ５は、Ｐ−ＦＥＴ  Ｐ４及びＰ５の実質的に弱いアクティベーションを提供するため、ゲートから接地へ流れる非常に小さな振幅電流ＩＢ１（例えば、約１μＡ）を提供するように静的電流源１１０により制御されるゲートを有する。Ｐ−ＦＥＴ  Ｐ４及びＰ５は、高電圧レールＶＤＤに結合されるソースを有し、Ｎ−ＦＥＴ  Ｎ４及びＮ５のぞれぞれのドレインに結合されるドレインを有する。Ｐ−ＦＥＴ  Ｐ４及びＰ５の電流ミラー構成は、それぞれのＰ−ＦＥＴ  Ｐ４及びＰ５を介する電流フローがほぼ等しくなるように駆動されるようにする。
【００２５】
コンパレータ１０８は、図２の例において記載されるものに類似して、入力電圧ＶＩＮの振幅を低クランピング電圧ＶＣＬと比較するように動作する。定常状態の間、及びそのため、入力電圧ＶＩＮが、低クランピング電圧ＶＣＬより大きい振幅を有することに基づいて、Ｎ−ＦＥＴ  Ｎ４は、ゲート・ソース電圧より小さなＮ−ＦＥＴ  Ｎ５を有する。従って、Ｎ−ＦＥＴ  Ｎ４の比較的小さなゲート・ソース電圧に基づいて比較的小さな振幅を有する電流Ｉ１が、高電圧レールＶＤＤから入力ノード１０２へＰ−ＦＥＴ  Ｐ４及びＮ−ＦＥＴ  Ｎ４を介して流れる。そのため、電流Ｉ１は、Ｐ−ＦＥＴ  Ｐ４及びＰ５の電流ミラー構成に基づいてＰ−ＦＥＴ  Ｐ５及びＮ−ＦＥＴ  Ｎ５を介して流れ、電流Ｉ１にほぼ等しい電流振幅を有する電流Ｉ２としてミラーされる。上述したように、Ｎ−ＦＥＴ  Ｎ４及びＮ５の電流ミラー構成は、それぞれのＮ−ＦＥＴ  Ｎ４及びＮ５を介する電流フローがほぼ等しくなるように駆動されるようにする。そのため、電流Ｉ２の比較的小さな振幅に基づいて、Ｎ−ＦＥＴ  Ｎ５のドレイン・ゲート電圧は、電流Ｉ２を電流Ｉ１の比較的小さな振幅にほぼ等しく維持するため、Ｎ−ＦＥＴ  Ｎ５のゲート・ソース電圧を調節するために減少する。従って、電流Ｉ１の及びそのため電流Ｉ２の比較的小さな振幅の結果、Ｎ−ＦＥＴ  Ｎ５は、低減されたゲート・ソース電圧を有するように駆動される。従って、Ｎ−ＦＥＴ  Ｎ５のドレイン電圧の振幅の減少は、同様に、Ｎ−ＦＥＴ  Ｎ１、Ｎ４、及びＮ５の全てのゲート電圧の振幅の低減となる。そのため、Ｎ−ＦＥＴ  Ｎ４のゲート電圧は、電流Ｉ１の振幅を更に低減し、そのため、同様に電流Ｉ２を低減する。その結果、Ｎ−ＦＥＴ  Ｎ１、Ｎ４、及びＮ５のゲート電圧の振幅の継続する低減は、出力信号ＣＬ１の論理低状態に対応し、そのため、これは、Ｎ−ＦＥＴ  Ｎ１のディアクティベーションに対応する。従って、第１のコンパレータループ回路１０４は、定常状態において動作し得、一方、入力電圧ＶＩＮは、低クランピング電圧より大きい振幅を有する。
【００２６】
入力電圧ＶＩＮが低クランピング電圧ＶＣＬより小さく低減することに応答して、Ｎ−ＦＥＴ  Ｎ４は、Ｎ−ＦＥＴ  Ｎ５より大きなゲート・ソース電圧を有する。従って、Ｐ−ＦＥＴ  Ｐ４及びＮ−ＦＥＴ  Ｎ４を介して高電圧レールＶＤＤから入力ノード１０２へ流れる電流Ｉ１は、振幅が定常状態に対して増大する。そのため、電流Ｉ１は、定常状態に関連して同様に増大された電流振幅を有する電流Ｉ２としてミラーされ、従って、Ｐ−ＦＥＴ  Ｐ４及びＰ５の電流ミラー構成に基づいてＰ−ＦＥＴ  Ｐ５及びＮ−ＦＥＴ  Ｎ５を介して流れる。そのため、Ｎ−ＦＥＴ  Ｎ５は、Ｎ−ＦＥＴ  Ｎ４の比較的より大きなゲート・ソース電圧にほぼ等しいゲート・ソース電圧を有するように駆動される。Ｎ−ＦＥＴ  Ｎ５のダイオード接続構成及び一定のソース電圧に基づいて、Ｎ−ＦＥＴ  Ｎ５のゲート・ソース電圧の増大は、Ｎ−ＦＥＴ  Ｎ５のドレイン電圧の振幅の増大、及びそのためＮ−ＦＥＴ  Ｎ１、Ｎ４、及びＮ５のゲート電圧の振幅の増加となる。そのため、Ｎ−ＦＥＴ  Ｎ４のゲート電圧は、電流Ｉ１の振幅を更に増大させ、そのため、同様に電流Ｉ２を増大させる。その結果、Ｎ−ＦＥＴ  Ｎ１、Ｎ４、及びＮ５のゲート電圧の振幅における継続した増大は、出力信号ＣＬ１の論理高状態に対応し、そのため、これは、Ｎ−ＦＥＴ  Ｎ１をアクティベートする。従って、Ｎ−ＦＥＴ  Ｎ１及びＰ−ＦＥＴ  Ｐ２は、そのため、電流フローを入力ノード１０２に提供するため上述したようにアクティベートし得る。電流Ｉ１及びＩ２ほぼ等しく維持するためのＰ−ＦＥＴ  Ｐ４及びＰ５の電流ミラー構成に基づいて、コンパレータ１０８は、入力電圧ＶＩＮを、ほぼ、低クランピング電圧ＶCLの振幅でクランプするため、それぞれのＮ−ＦＥＴ  Ｎ４及びＮ５のゲート・ソース電圧をほぼ等しくなるように維持し得る。
【００２７】
第２のコンパレータループ回路１０６は、トランジスタのセルフバイアス共通・ゲート配置として構成されるコンパレータ１１２を含む。コンパレータ１１２は、図３の例でＰ−ＦＥＴ  Ｐ６及びＰ−ＦＥＴ  Ｐ７として示したトランジスタの第１の対を含む。Ｐ−ＦＥＴ  Ｐ６及びＰ７は、Ｐ−ＦＥＴ  Ｐ３のゲートに同様に結合される共通結合されるゲートを含む。従って、Ｐ−ＦＥＴ  Ｐ６及びＰ７の共通結合されたゲートは、上に出力信号ＣＬ２が提供されるコンパレータ１１２の出力に対応する。Ｐ−ＦＥＴ  Ｐ６は、入力ノード１０２に結合されるソースを有し、Ｐ−ＦＥＴ  Ｐ７は、高クランピング電圧ＶＣＨに結合されるソースを有する。また、Ｐ−ＦＥＴ  Ｐ７はダイオード接続される。
【００２８】
コンパレータ１１２はトランジスタの第２の対も含み、トランジスタの第２の対は、共通結合されるゲートを含み、そのため電流ミラーとして配されるＮ−ＦＥＴ  Ｎ６及びＮ−ＦＥＴ  Ｎ７として図３の例で示される。図３の例において、Ｎ−ＦＥＴ  Ｎ６及びＮ７は、Ｎ−ＦＥＴ  Ｎ６及びＮ７の実質的に弱いアクティベーションを提供するため、高電圧レールＶＤＤからゲートに流れる非常に小さな振幅電流ＩＢ２（例えば、約１μＡ）を提供するため静的電流源１１４により制御されるゲートを有する。Ｎ−ＦＥＴ  Ｎ６及びＮ７は、低電圧レールに結合されるソースを有し、Ｐ−ＦＥＴ  Ｐ６及びＰ７のそれぞれのドレインに結合されるドレインを有する。Ｎ−ＦＥＴ  Ｎ６及びＮ７の電流ミラー構成は、それぞれのＮ−ＦＥＴ  Ｎ６及びＮ７を介する電流フローがほぼ等しくなるように駆動される。
【００２９】
コンパレータ１１２は、入力電圧ＶＩＮの振幅を高クランピング電圧ＶＣＨと比較するため、図２の例において記載されるものに類似して動作する。定常状態の間、及びそのため、高クランピング電圧ＶＣＨより小さい振幅を有する入力電圧ＶＩＮに基づいて、Ｐ−ＦＥＴ  Ｐ６は、Ｐ−ＦＥＴ  Ｐ７より小さなゲート・ソース電圧を有する。従って、Ｐ−ＦＥＴ  Ｐ６の比較的小さなゲート・ソース電圧に基づいて、比較的小さな振幅を有する電流Ｉ３が、入力ノード１０２から低電圧レールへＮ−ＦＥＴ  Ｎ６及びＰ−ＦＥＴ  Ｐ６を介して流れる。そのため、電流Ｉ３は、Ｎ−ＦＥＴ  Ｎ６及びＮ７の電流ミラー構成に基づいてＮ−ＦＥＴ  Ｎ６及びＰ−ＦＥＴ  Ｐ７を介して流れ、電流Ｉ３の振幅にほぼ等しい電流を有する電流Ｉ４としてミラーされる。上述したように、Ｎ−ＦＥＴ  Ｎ６及びＮ７の電流ミラー構成は、それぞれのＰ−ＦＥＴ  Ｐ６及びＰ７を介する電流フローがほぼ等しくなるよう駆動されるようにされる。そのため、電流Ｉ４の比較的小さな振幅に基づいて、Ｐ−ＦＥＴ  Ｐ７のドレイン・ゲート電圧は、電流Ｉ４が電流Ｉ３の比較的小さな振幅にほぼ等しくなるように維持するためＰ−ＦＥＴ  Ｐ７のゲート・ソース電圧を調節するために増大される。従って、電流Ｉ３の、またそのため電流Ｉ４の比較的小さな振幅の結果、Ｐ−ＦＥＴ  Ｐ７は、増大されたゲート・ソース電圧を有するように駆動される。従って、Ｐ−ＦＥＴ  Ｐ７のドレイン電圧の振幅の増大は、同様に、Ｐ−ＦＥＴ  Ｐ３、Ｐ６、及びＰ７の全てのゲート電圧の振幅の増大となる。そのため、Ｐ−ＦＥＴ  Ｐ６のゲート電圧は、電流Ｉ３の振幅を更に低減し、そのため、同様に電流Ｉ４を低減する。その結果、Ｐ−ＦＥＴ  Ｐ３、Ｐ６、及びＰ７のゲート電圧の振幅における継続した増大は、出力信号ＣＬ２の論理高状態に対応し、そのため、Ｐ−ＦＥＴ  Ｐ３のディアクティベーションに対応する。従って、第２のコンパレータループ回路１０６は定常状態において動作し得、一方、入力電圧ＶＩＮは、高クランピング電圧ＶＣＨより小さい振幅を有する。
【００３０】
入力電圧ＶＩＮが高クランピング電圧ＶＣＨより大きく増大することに応答して、Ｐ−ＦＥＴ  Ｐ６は、Ｐ−ＦＥＴ  Ｐ７より大きなゲート・ソース電圧を有する。従って、入力ノード１０２から低電圧レールにＮ−ＦＥＴ  Ｎ６及びＰ−ＦＥＴ  Ｐ６を介して流れる電流Ｉ３は、定常状態に対して振幅が増大する。そのため、電流Ｉ３は、定常状態に対して同様に増大された電流振幅を有し、従って、Ｎ−ＦＥＴ  Ｎ６及びＮ７の電流ミラー構成に基づいてＮ−ＦＥＴ  Ｎ７及びＰ−ＦＥＴ  Ｐ７を介して流れる電流Ｉ４としてミラーされる。Ｐ−ＦＥＴ  Ｐ７のダイオード接続構成及び一定のソース電圧７に基づいて、Ｐ−ＦＥＴ  Ｐ７のゲート・ソース電圧の減少は、Ｐ−ＦＥＴ  Ｐ７のドレイン電圧の振幅の減少、及びそのためＰ−ＦＥＴＰ３、Ｐ６、及びＰ７のゲート電圧の振幅の低減となる。そのため、Ｐ−ＦＥＴ  Ｐ６のゲート電圧は電流Ｉ３の振幅を更に増大させ、そのため、同様に電流Ｉ４を増大させる。その結果、Ｐ−ＦＥＴ  Ｐ３、Ｐ６、及びＰ７のゲート電圧の振幅の継続した低減は、出力信号ＣＬ２の論理低状態に対応し、そのため、Ｐ−ＦＥＴ  Ｐ３をアクティベートする。従って、Ｎ−ＦＥＴ  Ｎ３及びＰ−ＦＥＴ  Ｐ３は、そのため、上述したように入力ノード１０２からの電流フローを提供するためアクティベートし得る。電流Ｉ３及びＩ４がほぼ等しくなるように維持するためのＮ−ＦＥＴ  Ｎ６及びＮ７の電流ミラー構成に基づいて、コンパレータ１１２は、入力電圧ＶＩＮを、ほぼ、高クランピング電圧ＶＣＨの振幅においてクランプするため、それぞれのＰ−ＦＥＴ  Ｐ６及びＰ７のゲート・ソース電圧をほぼ等しくなるように維持し得る。
【００３１】
コンパレータ１０８及び１１２がトランジスタのセルフバイアス共通・ゲート配置として配されることに基づいて、電圧クランプ回路１００は、従来の電圧クランプ回路に対して一層効率的な電圧クランプ回路であり得る。例えば、自己バイアスアーキテクチャは、薄い酸化物デバイスにおける入力電圧ＶＩＮの急速な電圧クランピングを促進するため、低電圧環境における電圧クランプ回路１００のオペレーションを促進し得る。また、自己バイアスアーキテクチャは、それぞれ、Ｎ−ＦＥＴ  Ｎ１及びＰ−ＦＥＴ  Ｐ１を介する実質的にゼロ非線形の電流フローを提供するため、非クランピング状態の間、Ｎ−ＦＥＴ  Ｎ１及びＰ−ＦＥＴ  Ｐ１がディアクティベートされることも提供する。また、それぞれ、Ｐ−ＦＥＴ  Ｐ４及びＰ５及びＮ−ＦＥＴ  Ｎ６及びＮ７に対する静的バイアス電流ＩＢ１及びＩＢ２の利用は、入力電圧ＶＩＮに対するクランピングの実質的に最小オーバーシュートを有する実質的に一層速いクランピングを提供する。従って、電圧クランプ回路１００は、ダイオードベースのクランピングを実装するものなどの従来のクランピング回路に対して著しい利点を提供し得る。
【００３２】
図４は、電圧クランプ回路１５０の更に別の例を図示する。電圧クランプ回路１５０は、入力ノード１５２において提供される入力電圧ＶＩＮを、高クランピング電圧ＶＣＨ及び低クランピング電圧ＶＣＬの一方にほぼ等しい振幅でクランプするように構成され得る。電圧クランプ回路１５０は、それぞれ、図２及び図３の例における電圧クランプ回路５０及び１００に類似して構成され得る。
【００３３】
電圧クランプ回路１５０は、高電圧レールＶＤＤ（例えば、約１．８ボルト）と、図４の例で接地として示した低電圧レールとの間に示される。電圧クランプ回路１５０は第１の電圧生成器１５４を含み、第１の電圧生成器１５４は、低電圧レールに結合され、高電圧レールＶＤＤなどに基づいて、低クランピング電圧ＶＣＬ（例えば、約０．５５ボルト）を生成するように構成される。電圧クランプ回路１５０はまた第２の電圧生成器１５６を含み、第２の電圧生成器１５６は、高電圧レールＶＤＤに結合され、高電圧レールＶＤＤなどに基づいて、低クランピング電圧ＶＣＨ（例えば、約１．５５ボルト）を生成するように構成される。従って、例えば、電圧クランプ回路１５０は、デュアル電源を含む種々のサブミクロンＣＭＯＳ技術の任意のものにおいて実装され得る。
【００３４】
電圧クランプ回路１５０は、第１のコンパレータループ回路１５８及び第２のコンパレータループ回路１６０を含む。第１のコンパレータループ回路１５８は、反転入力において入力電圧ＶＩＮを及び非反転入力において低クランピング電圧ＶＣＬを受け取るコンパレータ１６２を含み、出力信号ＣＬ１を提供する。第１のコンパレータループ回路１５８はまた、第１のＮ−ＦＥＴ（例えば、ＭＯＳＦＥＴ）Ｎ１を含み、第１のＮ−ＦＥＴ  Ｎ１は、コンパレータ１６２の出力に結合されるゲートを有し、制御ノード１６４に結合されるドレインを有し、入力ノード１５２に結合されるソースを有する。第１のコンパレータループ回路１５８はまた、第１のＰ−ＦＥＴ（例えば、ＭＯＳＦＥＴ）Ｐ１を含み、第１のＰ−ＦＥＴ  Ｐ１は、静的バイアス電圧ＶＢ１が提供されるゲート、制御ノード１６４に結合されるドレイン、及び第２の電圧生成器１５６、及び従って、高クランピング電圧ＶＣＨに結合されるソースを有する。また、第１のコンパレータループ回路１５８は第２のＰ−ＦＥＴ  Ｐ２を含み、第２のＰ−ＦＥＴ  Ｐ２は、制御ノード１６４に結合されるゲートを有し、入力ノード１５２に結合されるドレインを有し、並びに、第２の電圧生成器１５６、及び従って、高クランピング電圧ＶＣＬに結合されるソースを有する。一例として、第２のＰ−ＦＥＴ  Ｐ２は、Ｎ−ＦＥＴ  Ｎ１及びＰ−ＦＥＴ  Ｐ１の各々のゲートサイズより実質的に大きいゲートサイズを有し得る。
【００３５】
コンパレータ１６２は、入力電圧ＶＩＮの振幅を低クランピング電圧ＶＣＬと比較するように構成される。定常状態の間、及びそのため、入力電圧ＶＩＮが低クランピング電圧ＶＣＬより大きい振幅を有することに基づいて、静的バイアス電圧ＶＢ１は、Ｐ−ＦＥＴ  Ｐ１を弱くアクティベートされた状態に保ち、出力信号ＣＬ１は論理低状態を有し、そのため、Ｎ−ＦＥＴ  Ｎ１をディアクティベートされた状態に保つ。その結果、制御ノード１６４は、Ｐ−ＦＥＴ  Ｐ２をアクティベートするために充分な電圧を有する。しかし、入力電圧ＶＩＮが低クランピング電圧ＶＣＬより小さく低減する振幅を有することに応答して、コンパレータ１６２は、Ｎ−ＦＥＴ  Ｎ１をアクティベートするために出力信号ＣＬ１をアサートし得る。Ｎ−ＦＥＴ  Ｎ１のアクティベーションに応答して、制御ノード１６４の電圧を、ほぼ、入力電圧の振幅ＶＩＮまでシンクするため、制御ノード１６４はＮ−ＦＥＴ  Ｎ１を介して入力ノード１５２に結合される。従って、電流を高クランピング電圧ＶＣＨから入力ノード１５２へ提供するため、Ｐ−ＦＥＴ  Ｐ２がアクティベートされる。従って、高クランピング電圧ＶＣＨから入力ノード１５２への電流フローは、入力電圧ＶＩＮの振幅を、ほぼ、低クランピング電圧ＶＣＬの振幅までクランプし得る。従って、入力ノード１５２、コンパレータ１６２、及びＰ−ＦＥＴ  Ｐ２は、コンパレータ１６２の出力信号ＣＬ１に基づいて、入力電圧ＶＩＮをほぼ低クランピング電圧ＶＣＬの振幅に維持するため、ループ回路として動作し得る。
【００３６】
第２のコンパレータループ回路１６０は、第１のコンパレータループ回路１５８に実質的に類似して構成される。図４の例において、第２のコンパレータループ回路１６０は、反転入力において入力電圧ＶＩＮを及び非反転入力において高クランピング電圧ＶＣＨを受け取るコンパレータ１６６を含み、出力信号ＣＬ２を提供する。第１のコンパレータループ回路１６０は第１のＰ−ＦＥＴ  Ｐ３も含み、第１のＰ−ＦＥＴ  Ｐ３は、コンパレータ１６６の出力に結合されるゲートを有し、制御ノード１６８に結合されるドレインを有し、及び入力ノード１５２に結合されるソースを有する。第２のコンパレータループ回路１６０はまた第１のＮ−ＦＥＴ  Ｎ２を含み、第１のＮ−ＦＥＴ  Ｎ２は、静的バイアス電圧ＶＢ２が提供されるゲート、制御ノード１６８に結合されるドレイン、並びに、第１の電圧生成器１５４、及び従って低クランピング電圧ＶＣＬに結合されるソースを有する。また、第２のコンパレータループ回路１６０は第２のＮ−ＦＥＴ  Ｎ３を含み、第２のＮ−ＦＥＴ  Ｎ３は、制御ノード１６８に結合されるゲートを有し、入力ノード１５２に結合されるドレインを有し、並びに、第１の電圧生成器１５４、及び従って低クランピング電圧ＶＣＬに結合されるソースを有する。一例として、第２のＮ−ＦＥＴ  Ｎ３は、Ｎ−ＦＥＴ  Ｎ２及びＰ−ＦＥＴ  Ｐ３の各々のゲートサイズより実質的に大きいゲートサイズを有し得る。
【００３７】
コンパレータ１６６は、入力電圧ＶＩＮの振幅を高クランピング電圧ＶＣＨと比較するように構成される。定常状態の間、及びそのため、入力電圧ＶＩＮが高クランピング電圧ＶＣＨより小さい振幅を有することに基づいて、静的バイアス電圧ＶＢ２は、Ｎ−ＦＥＴ  Ｎ２を弱くアクティベートされた状態に保ち、出力信号ＣＬ２は論理低状態を有し、そのため、Ｐ−ＦＥＴ  Ｐ３をディアクティベートされた状態に保つ。その結果、制御ノード１６８は、Ｎ−ＦＥＴ  Ｎ３をアクティベートするために充分な電圧を有する。しかし、入力電圧ＶＩＮが高クランピング電圧ＶＣＨより大きく増大する振幅を有することに応答して、コンパレータ１６６は、Ｐ−ＦＥＴ  Ｐ３をアクティベートするために出力信号ＣＬ２をアサートし得る。Ｐ−ＦＥＴ  Ｐ３のアクティベーションに応答して、制御ノード１６８は、入力電圧ＶＩＮから制御ノード１６８の電圧をソースするため、Ｐ−ＦＥＴ  Ｐ３を介して入力ノード１５２に結合される。従って、入力ノード１５２から低クランピング電圧ＶＣＬへ電流を提供するため、Ｎ−ＦＥＴ  Ｎ３がアクティベートされる。従って、入力ノード１５２から低クランピング電圧ＶＣＬへの電流フローは、入力電圧ＶＩＮの振幅を、ほぼ、高クランピング電圧ＶＣＨの振幅までクランプし得る。従って、入力ノード１５２、コンパレータ１６６、及びＮ−ＦＥＴ  Ｎ３は、コンパレータ１６６の出力信号ＣＬ２に基づいて、入力電圧ＶＩＮをほぼ高クランピング電圧ＶＣＨの振幅に維持するためループ回路として動作し得る。
【００３８】
図５は、ＡＤＣシステム２００の一例を図示する。ＡＤＣシステム２００は、アナログ電圧ＶＡをデジタル信号ＤＩＧに変換するため、種々の応用例の任意のものにおいて実装され得る。ＡＤＣシステム２００は、上にアナログ電圧ＶＡが提供される第１のノード２０２と、図１〜４のそれぞれの例における入力ノード１２、５２、１０２、及び１５２に対応し得る入力ノード２０４とを分離する抵抗器ＲＩＮを含む。そのため、入力ノード２０４は、図１〜４のそれぞれの例における電圧ＶＩＮに対応し得る電圧ＶＩＮを有する。従って、入力電圧ＶＩＮは、ＡＤＣ２０６を介してデジタル信号ＤＩＧに変換され得る。
【００３９】
ＡＤＣシステム２００は更に、プログラマブルであるか又はそれぞれの電圧生成器（例えば、図４の例における電圧生成器１５４及び１５６）を介して生成されるなどの、高クランピング電圧ＶＣＨと低クランピング電圧ＶＣＬとの間まで、入力電圧ＶＩＮをクランプするように構成される電圧クランプ回路２０８を含み得る。そのため、アナログ電圧ＶＡがＶＭＡＸの最大振幅及びＶＭＩＮの最小振幅を有するように提供され得る一方で、電圧クランプ回路２０８は、入力電圧を高クランピング電圧ＶＣＨにほぼ等しい最大振幅を有するように及び高クランピング電圧ＶＣＬにほぼ等しい最小振幅を有するようにクランプするように構成され得る。従って、電圧クランプ回路２０８は、アナログ電圧ＶＡの最大電圧ＶＭＡＸと最小電圧ＶＭＩＮとの間の電圧スイングに起因するなどの損傷からＡＤＣ２０６を実質的に保護し得る。
【００４０】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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