(57)【要約】  半導体デバイスが開示される。半導体デバイスは、ゲート電極と、ドレイン材料と、ソース材料と、ドレイン材料とソース材料の間に動作可能に結合されたチャネル材料とを含むハイブリッド・トランジスタを含む。ソース材料およびドレイン材料は、高バンドギャップ低移動度材料であるチャネル材料に対して低バンドギャップ高移動度材料を含む。メモリ・アレイ、半導体デバイス、メモリ・セルを組み込んだシステムおよびハイブリッド・トランジスタが同じく開示され、さらに、このようなデバイスを形成し、かつ、動作させるための関連する方法が開示される。
2020532855.tif 000002
【特許請求の範囲】
【請求項１】
ハイブリッド・トランジスタを含む半導体デバイスであって、
前記ハイブリッド・トランジスタは、
ゲート電極と、
ドレイン材料と、
ソース材料と、
前記ドレイン材料と前記ソース材料の間に動作可能に結合されたチャネル材料であって、前記ソース材料および前記ドレイン材料が、高バンドギャップ低移動度材料である前記チャネル材料に対して低バンドギャップ高移動度材料を含む、チャネル材料と
を含むことを特徴とする、半導体デバイス。
【請求項２】
前記ソース材料および前記ドレイン材料がドープされた半導体材料を含むことを特徴とする、請求項２に記載の半導体デバイス。
【請求項３】
前記チャネル材料は酸化物半導体材料を含むことを特徴とする、請求項２に記載の半導体デバイス。
【請求項４】
前記酸化物半導体材料は、ＺＴＯ、ＩＧＺＯ、ＩＺＯ、ＺｎＯｘ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａ、ＺｒｘＺｎｙＳｎｚＯａ、ＩｎＧａＳｉＯを含むことを特徴とする、請求項３に記載の半導体デバイス。
【請求項５】
前記ドープされた半導体材料は、Ｓｉ、ＧＥ、ＳｉＧｅ、ＳｉＣｏおよびＴＭＤからなるグループから選択されることを特徴とする、請求項４に記載の半導体デバイス。
【請求項６】
前記チャネル材料が前記ゲート電極の長さより短い長さを有することを特徴とする、請求項３に記載の半導体デバイス。
【請求項７】
前記ソース材料および前記ドレイン材料の各々は、前記ゲート電極の前記長さによって画定されるチャネル領域中に展開することを特徴とする、請求項６に記載の半導体デバイス。
【請求項８】
前記チャネル領域中に展開する前記ソース材料および前記ドレイン材料の部分は、前記チャネル領域の外側の前記ソース材料および前記ドレイン材料の部分のより高いドーピング濃度より低いドーピング濃度を有することを特徴とする、請求項７に記載の半導体デバイス。
【請求項９】
前記トランジスタは垂直配向で構成されることを特徴とする、請求項１に記載の半導体デバイス。
【請求項１０】
前記チャネル材料は、前記ソース材料から前記ドレイン材料まで先細りにされることを特徴とする、請求項９に記載の半導体デバイス。
【請求項１１】
前記トランジスタは平面配向で構成されることを特徴とする、請求項１に記載の半導体デバイス。
【請求項１２】
前記チャネル材料から前記ソース材料まで、および前記チャネル材料から前記ドレイン材料までのバンドギャップは一様に勾配が付けられることを特徴とする、請求項１に記載の半導体デバイス。
【請求項１３】
ハイブリッド・トランジスタを含む半導体デバイスであって、
前記ハイブリッド・トランジスタは、
隣接するゲート電極の長さによって画定されたチャネル領域であって、少なくとも高バンドギャップ低移動度材料を含むチャネル領域と、
前記チャネル領域の互いに反対側の端部に配置されたドレイン領域およびソース領域であって、前記ドレイン領域および前記ソース領域は、それぞれ少なくとも低バンドギャップ高移動度材料を含む、ドレイン領域およびソース領域と
を含むことを特徴とする、半導体デバイス。
【請求項１４】
前記トランジスタはゲート電極をさらに含むことを特徴とする、請求項１３に記載の半導体デバイス。
【請求項１５】
前記ゲート電極は単一ゲート電極または二重ゲート電極のうちの１つであることを特徴とする、請求項１４に記載の半導体デバイス。
【請求項１６】
前記ハイブリッド・トランジスタをそのアクセス・トランジスタとして組み込んだメモリ・セルをさらに含むことを特徴とする、請求項１３に記載の半導体デバイス。
【請求項１７】
メモリ・セルを組み込んだメモリ・アレイをさらに含むことを特徴とする、請求項１３に記載の半導体デバイス。
【請求項１８】
前記メモリ・アレイは、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、フラッシュ・メモリ、抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）、導電性ブリッジ・ランダム・アクセス・メモリ（導電性ブリッジＲＡＭ）、磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）、位相変化材料（ＰＣＭ）メモリ、位相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、回転トルク伝達ランダム・アクセス・メモリ（ＳＴＴＲＡＭ）、酸素空孔ベース・メモリ、プログラマブル導体メモリおよび強誘電性ランダム・アクセス・メモリ（ＦＥ−ＲＡＭ）からなるグループから選択されることを特徴とする、請求項１７に記載の半導体デバイス。
【請求項１９】
前記ハイブリッド・トランジスタは、メモリ・セルのデッキおよび配線工程経路指定構成要素のからなるグループから選択されるメモリ構成要素の後端のための選択デバイスであることを特徴とする、請求項１３に記載の半導体デバイス。
【請求項２０】
前記ソース領域の前記低バンドギャップ高移動度材料は第１のドープ半導体材料を含み、また、前記ドレイン領域は第２のドープ半導体材料を含むことを特徴とする、請求項１８に記載の半導体デバイス。
【請求項２１】
前記高バンドギャップ低移動度材料は非ドープ酸化物半導体材料を含むことを特徴とする、請求項２０に記載の半導体デバイス。
【請求項２２】
前記第１のドープ半導体材料および前記第２のドープ半導体材料は、それぞれ同じタイプのドープ半導体材料を含むことを特徴とする、請求項２０に記載の半導体デバイス。
【請求項２３】
前記ソース領域は前記第１のドープ半導体材料と接触している第１の導電性材料を含み、また、前記ドレイン領域は前記第２のドープ半導体材料と接触している第２の導電性材料を含むことを特徴とする、請求項２０に記載の半導体デバイス。
【請求項２４】
前記チャネル領域はハイブリッド・チャネル領域であり、前記ハイブリッド・チャネル領域は、前記ドレイン領域または前記ソース領域のうちのいずれかから前記ハイブリッド・チャネル領域中へ展開している前記低バンドギャップ高移動度材料の少なくとも一部を含むことを特徴とする、請求項１３に記載の半導体デバイス。
【請求項２５】
前記低バンドギャップ高移動度材料の少なくとも一部は、前記ドレイン領域および前記ソース領域の両方から前記ハイブリッド・チャネル領域中へ展開することを特徴とする、請求項２４に記載の半導体デバイス。
【請求項２６】
前記チャネル領域は、前記高バンドギャップ低移動度材料の互いに反対側の部分の間に配置された別の低バンドギャップ高移動度材料を含むハイブリッド・チャネル領域であることを特徴とする、請求項１３に記載の半導体デバイス。
【請求項２７】
半導体デバイスを形成する方法であって、
基板によって支持されたハイブリッド・トランジスタを形成することを含み、
ハイブリッド・トランジスタを形成することは、
第１の低バンドギャップ高移動度材料を含むソースを形成することと、
前記第１の低バンドギャップ高移動度材料と結合された高バンドギャップ低移動度材料を含むチャネルを形成することと、
前記高バンドギャップ低移動度材料と結合された第２の低バンドギャップ高移動度材料を含むドレインを形成することと、
ゲート酸化物材料を介して前記チャネルから分離されたゲートを形成することと
を含むことを特徴とする方法。
【請求項２８】
前記基板によって支持された前記トランジスタを形成することは、垂直構成トランジスタを形成することを含み、垂直構成トランジスタを形成することは、前記基板の上に垂直配向で積み重ねられた前記ソース、前記チャネルおよび前記ドレインを形成することを含むことを特徴とする、請求項２７に記載の方法。
【請求項２９】
前記基板によって支持された前記トランジスタを形成することは水平構成トランジスタを形成することを含み、水平構成トランジスタを形成することは、前記基板の上に水平配向で前記ソース、前記チャネルおよび前記ドレインを形成することを含むことを特徴とする、請求項２７に記載の方法。
【請求項３０】
前記チャネルを形成することは、前記ゲート電極の長さより短い長さを有するように前記高バンドギャップ低移動度材料を形成することを含むことを特徴とする、請求項２７に記載の方法。
【請求項３１】
前記第１の低バンドギャップ高移動度材料は第１のドープ半導体材料であり、前記第２の第１の低バンドギャップ高移動度材料は第２のドープ半導体材料であり、また、前記高バンドギャップ低移動度材料は酸化物半導体材料であることを特徴とする、請求項２７に記載の方法。
【請求項３２】
前記ゲート酸化物材料はＳｉＯ２、高Ｋ材料またはそれらの組合せを含むことを特徴とする、請求項３１に記載の方法。
【請求項３３】
メモリ・セルを動作させる方法であって、ゲート電圧をゲート電極に印加して、ソース領域とドレイン領域の間に結合されたチャネル領域を通る駆動電流を流すことによってハイブリッド・トランジスタをイネーブルすることを含み、前記チャネル領域は、それぞれ低バンドギャップ高移動度材料を含む前記ソース領域およびドレイン領域に対して高バンドギャップ低移動度材料を含むことを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、米国特許法§１１９（ｅ）の下に、２０１７年８月３１日に出願した米国仮特許出願第６２／５５２，８２４号の利益を主張するものであり、その開示は、本参照によりその全体が本明細書に組み込まれている。また、本出願は、２０１８年８月３０日に出願した、「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ，ＨＹＢＲＩＤ  ＴＲＡＮＳＩＳＴＯＲＳ，ＡＮＤ  ＲＥＬＡＴＥＤ  ＭＥＴＨＯＤＳ」という名称の米国特許出願第１６／１１８，１１０号の優先権を主張するものであり、この出願は、上記米国仮特許出願の通常の変更である。
【０００２】
本開示は、様々な実施形態においては、一般にトランジスタ設計および製造の分野に関する。より詳細には、本開示は、半導体デバイスの設計および製造に関し、また、ハイブリッド・トランジスタに関する。
【背景技術】
【０００３】
トランジスタは、様々な異なる半導体デバイスに利用することができる。例えばメモリ・セルに利用されるトランジスタは、当技術分野では「アクセス・トランジスタ」と呼ぶことができる。トランジスタは、従来、一対のソース／ドレイン領域とゲートとの間にチャネル領域を含み、ゲートは、チャネル領域を介してソース／ドレイン領域を互いに電気接続するように構成される。チャネル領域は、通常、一様な半導体材料で形成されるが、他の材料も同じく使用されている。
【０００４】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルなどの揮発性メモリ・セルに使用されるトランジスタは、記憶素子に結合することができる。記憶素子は、例えば、コンデンサ中の蓄積電荷によって定義される論理状態（例えば０または１のいずれかの二進値）を記憶するように構成されたコンデンサ（例えば「セル・コンデンサ」または「記憶コンデンサ」と呼ばれることもある）を含むことができる。
【０００５】
コンデンサを充電し、放電させ、読み出し、あるいは再充電するために、トランジスタを選択的に「オン」状態にすることができ、この「オン」状態では、トランジスタのチャネル領域を介してソース領域とドレイン領域の間に電流が流れる。トランジスタは、選択的に「オフ」状態にすることができ、この「オフ」状態では、電流の流れは実質的に停止する。理想的には、オフ状態で、コンデンサは、変化することなくその電荷を保持することになる。しかしながら従来の揮発性メモリ・セルのコンデンサは、常に電流の放電に遭遇する。したがって「オフ」状態であっても、従来の揮発性メモリ・セルは、依然としてコンデンサからのある程度の電流の流れをこうむることがしばしばである。このオフ状態漏れ電流は、当業界では閾値下漏れ電流として知られている。
【０００６】
閾値下漏れ電流を考慮するために、また、メモリ・セルのコンデンサをその意図した論理値に対応する適切な電荷に維持するために、従来の揮発性メモリ・セルは頻繁にリフレッシュされる。また、閾値下漏れ電流は、メモリ・デバイス内のメモリ・セルのアレイの製造および構成に同じく影響を及ぼし得る。メモリ・セルの閾値下漏れ電流率、リフレッシュ率、セル・サイズおよび熱バジェットは、しばしば、メモリ・デバイスに組み込まれる不揮発性メモリ・セルおよびセルのアレイの設計、製造および使用における重要な考察事項である。一様な酸化物半導体チャネルを有する従来のトランジスタは、一様な半導体材料から形成されたチャネルを有するデバイスより一般的には小さい閾値下漏れ電流を有している。
【発明の概要】
【０００７】
いくつかの実施形態では、半導体デバイスはハイブリッド・トランジスタを含む。ハイブリッド・トランジスタは、ゲート電極と、ドレイン材料と、ソース材料と、ドレイン材料とソース材料の間に動作可能に結合されたチャネル材料とを含む。ソース材料およびドレイン材料は、高バンドギャップ低移動度材料であるチャネル材料に対して低バンドギャップ高移動度材料を含む。
【０００８】
他の実施形態では、半導体デバイスはハイブリッド・トランジスタを含む。ハイブリッド・トランジスタは、隣接するゲート電極の長さによって画定されたチャネル領域であって、少なくとも高バンドギャップ低移動度材料を含むチャネル領域と、チャネル領域の互いに反対側の端部に配置されたドレイン領域およびソース領域とを含む。ドレイン領域およびソース領域は、それぞれ少なくとも低バンドギャップ高移動度材料を含む。
【０００９】
他の実施形態では、半導体デバイスを形成する方法は、基板によって支持されたハイブリッド・トランジスタを形成することを含み、ハイブリッド・トランジスタを形成することは、第１の低バンドギャップ高移動度材料を含むソースを形成することと、第１の低バンドギャップ高移動度材料と結合された高バンドギャップ低移動度材料を含むチャネルを形成することと、高バンドギャップ低移動度材料と結合された第２の低バンドギャップ高移動度材料を含むドレインを形成することと、ゲート酸化物材料を介してチャネルから分離されたゲートを形成することとを含む。
【００１０】
さらに他の実施形態では、メモリ・セルを動作させる方法は、ゲート電圧をゲート電極に印加して、ソース領域とドレイン領域の間に結合されたチャネル領域を通る駆動電流を流すことによってハイブリッド・トランジスタをイネーブルすることを含み、チャネル領域は、それぞれ低バンドギャップ高移動度材料を含むソース領域およびドレイン領域に対して高バンドギャップ低移動度材料を含む。
【図面の簡単な説明】
【００１１】
【図１Ａ】本開示の実施形態による薄膜トランジスタの略断面正面図である。
【図１Ｂ】図１Ａの略断面斜視図である。
【図２】本開示の様々な実施形態による垂直薄膜トランジスタの略断面正面図である。
【図３】本開示の様々な実施形態による垂直薄膜トランジスタの略断面正面図である。
【図４】本開示の実施形態によるアレイの略斜視図である。
【図５Ａ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｂ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｃ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｄ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｅ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｆ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｇ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｈ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｉ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図５Ｊ】薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。
【図６】本開示の追加実施形態による垂直構成で構成されたトランジスタの略断面正面図である。
【図７】本開示の追加実施形態による垂直構成で構成されたトランジスタの略断面正面図である。
【図８】本開示の追加実施形態による平面構成で構成されたトランジスタの略断面正面図である。
【図９】本開示の追加実施形態による平面構成で構成されたトランジスタの略断面正面図である。
【図１０Ａ】様々なゲート電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。
【図１０Ｂ】様々なゲート電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。
【図１１】本明細書において説明されている１つまたは複数の実施形態のメモリ・アレイを含む半導体デバイスの簡易ブロック図である。
【図１２】本明細書において説明されている１つまたは複数の実施形態に従って実現されるシステムの簡易ブロック図である。
【発明を実施するための形態】
【００１２】
メモリ構造、メモリ・セル、このようなメモリ・セルを含むアレイ、メモリ・デバイス、スイッチング・デバイス、およびこのようなアレイを含む他の半導体デバイス、このようなアレイを含むシステムに組み込むことができるような薄膜トランジスタが開示され、また、このようなメモリ構造を製造し、かつ、使用するための方法が同じく開示される。本開示の実施形態は、様々な異なるメモリ・セル（例えば揮発性メモリ、不揮発性メモリ）および／またはトランジスタ構成を含む。非制限の実施例は、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、フラッシュ・メモリ、抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）、導電性ブリッジ・ランダム・アクセス・メモリ（導電性ブリッジＲＡＭ）、磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）、位相変化材料（ＰＣＭ）メモリ、位相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、回転トルク伝達ランダム・アクセス・メモリ（ＳＴＴＲＡＭ）、酸素空孔ベース・メモリ、プログラマブル導体メモリ、強誘電性ランダム・アクセス・メモリ（ＦＥ−ＲＡＭ）、基準電界効果トランジスタ（ＲＥ−ＦＥＴ）、等々を含む。
【００１３】
いくつかのメモリ・デバイスは、追加導電性線（例えばビット線などのデータ線）に対して直角をなして（例えば直交して）展開している導電性線（例えば語線などのアクセス線）を含む交点アーキテクチャで配置されたメモリ・セルを示すメモリ・アレイを含む。メモリ・アレイは二次元（２Ｄ）であってもよく、したがってメモリ・セルの単一のデッキ（例えば単一のティア、単一のレベル）を示し、あるいは三次元（３Ｄ）であってもよく、したがってメモリ・セルの複数のデッキ（例えば複数のレベル、複数のティア）を示す。選択デバイスを使用して、３Ｄメモリ・アレイの特定のメモリ・セルを選択することができる。実施形態は、さらに、非アクセス・デバイス実施態様に利用される薄膜トランジスタを含むことができる。その非制限の実施例は、デッキ・セレクタ・デバイス、配線工程（ＢＯＥＬ）経路指定セレクタ・デバイス、等々を含む。
【００１４】
本開示の実施形態は、垂直方向に配向されたトランジスタ、水平方向に配向されたトランジスタ（すなわちプレーナ）、等々を含む異なる構成のトランジスタ（例えば薄膜トランジスタ（ＴＦＴ））を含むことができる。メモリ・セルは、異なるバンドギャップおよび移動度特性を示す異なる材料で形成されたハイブリッド・アクセス・トランジスタを含む。
【００１５】
例えばいくつかの実施形態では、チャネル領域の少なくとも一部は、非晶質酸化物半導体から形成されるチャネル材料を含むことができる。非制限の実施例は、酸化亜鉛スズ（ＺＴＯ）、ＩＧＺＯ（酸化ガリウム・インジウム亜鉛（ＧＩＺＯ）とも呼ばれる）、ＩＺＯ、ＺｎＯｘ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａ、ＺｒｘＺｎｙＳｎｚＯａ、ＩｎＧａＳｉＯおよび他の同様の材料を含むことができる。
【００１６】
本明細書において使用されているように、「基板」という用語は、ベース材料、またはメモリ・セル内の構成要素などの構成要素がその上に形成される構造物を意味し、また、それらを含む。基板は、半導体基板、支持構造上のベース半導体層、金属電極、あるいは１つまたは複数の層、構造または領域がその上に形成された半導体基板であってもよい。本明細書において説明され、また、例証される材料は層として形成することができるが、材料はそれらに限定されず、また、他の三次元構成で形成することも可能である。基板は、従来のシリコン基板であっても、あるいは半導電性材料の層を含む他のバルク基板であってもよい。本明細書において使用されているように、「バルク基板」という用語は、シリコン・ウェーハだけでなく、サファイア上シリコン（「ＳＯＳ」）基板またはガラス上シリコン（「ＳＯＧ」）基板などの絶縁体上シリコン（「ＳＯＩ」）基板、ベース半導体基礎、またはケイ素−ゲルマニウム（Ｓｉ１−ｘＧｅｘ、ｘは例えば０．２と０．８の間のモル分率であってもよい）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）またはリン化インジウム（ＩｎＰ）などの他の半導体あるいは光電子材料上のシリコンのエピタキシャル層を意味し、また、それらを含む。基板はドープすることができ、あるいはドープしなくてもよい。さらに、以下の説明の中で「基板」が参照されている場合、先行するプロセス・ステージを利用して、領域または接合がベース半導体構造または基礎中に形成されていてもよい。
【００１７】
本明細書において使用されているように、「真下」、「下方」、「下部」、「底部」、「上方」、「上部」、「頂部」、「前方」、「後方」、「左側」、「右側」、等々などの空間的相対用語は、説明を容易にして、図に示されている別の要素または特徴に対する１つの要素または特徴の関係を記述するために使用することができる。特に明記されていない限り、空間的相対用語には、図に示されている配向に加えて、使用中または動作中におけるデバイスの異なる配向を包含することが意図されている。例えば図におけるあるデバイスが上下逆さまにされると、他の要素または特徴の「下方」または「真下」あるいは「下側」もしくは「底部の」として説明されている要素は、今度は、上記他の要素または特徴の「上方」または「頂部に」配向されることになる。したがって「下方」と言う用語は、その用語が使用されている、当業者には明らかである文脈に応じて上方および下方の両方の配向を包含することができる。デバイスはそれ以外の配向も可能であり（９０度回転させることができ、あるいは他の配向で配向することができ）、また、本明細書において使用される空間的相対記述子はそれに応じて解釈される。さらに、別の要素の「上」または「真上」に存在している要素に対する参照は、他の要素の頂部に直接存在し、他の要素に直接隣接し、他の要素の真下に直接存在し、あるいは他の要素と直接接触している要素を意味し、また、それを含む。また、それは、他の要素の頂部に間接的に存在し、他の要素に間接的に隣接し、他の要素の真下に間接的に存在し、あるいは他の要素の近傍に存在し、それらの間に他の要素が存在する要素を同じく含む。それとは対照的に、別の要素「の上に直接」存在しているものとして要素が参照されている場合、介在する要素は存在しない。
【００１８】
本明細書において使用されているように、単数形の表現には、単数形であることを文脈が明確に示していない限り、複数形の表現を同じく含むことが意図されている。さらに、本明細書における、「第１の」、「第２の」、等々などの指定を使用した要素に対するすべての参照は、このような制限が明確に言及されていない限り、これらの要素の量または順序を制限しないことを理解されたい。これらの指定は、本明細書においてはむしろ２つ以上の要素を区別し、あるいは要素の２つ以上の実例を区別する便利な方法として使用され得る。したがって第１の要素および第２の要素に対する参照は、２つの要素のみを使用することができること、あるいは第１の要素は、何らかの方法で第２の要素に先行しなければならないことを意味していない。また、一組の要素は、そうではないことが言及されていない限り、１つまたは複数の要素を含むことができる。
【００１９】
本明細書において使用されているように、「および／または」は、リストに挙げられている関連する項目のうちの１つまたは複数の任意の組合せおよびあらゆる組合せを含む。
【００２０】
本明細書において使用されているように、「構成された」という用語は、サイズ、形状、材料組成、および構造および装置のうちの１つまたは複数の動作を所定の方法で容易にする、少なくとも１つの構造および少なくとも１つの装置のうちの１つまたは複数の配置を意味している。
【００２１】
本明細書において使用されているように、所与のパラメータ、特性または条件に対する参照における「実質的に」という用語は、その所与のパラメータ、特性または条件が許容可能な製造公差内などの分散の程度と合致することを当業者が理解するであろう程度を意味し、また、それを含む。一例として、実質的に合致する特定のパラメータ、特性または条件に応じて、パラメータ、特性または条件は、少なくとも９０．０％合致、少なくとも９５．０％合致、少なくとも９９．０％合致、さらには少なくとも９９．９％合致であってもよい。
【００２２】
本明細書において提示される図解は、何らかの特定の構成要素、構造、デバイスまたはシステムの実際の図であることを意味しているのではなく、本開示の実施形態を説明するために使用される単なる描写にすぎない。実施形態は、本明細書においては、略図である断面図を参照して説明される。したがって例えば製造技法および／または製造公差の結果として、図解の形状からの変化が予想されることになる。したがって本明細書において説明される実施形態は、図解されている特定の形状または領域に限定されるものとしてではなく、例えば製造に起因する形状の逸脱を含むものとして解釈すべきである。例えば箱形として図解され、あるいは説明されている領域は、通常、粗い、および／または非線形の特徴を有し得る。さらに、図解されている鋭角は丸くすることも可能である。したがって図に示されている領域は、その性質が概略的なものであり、それらの形状には、領域の正確な形状を図解することは意図されておらず、また、本特許請求の範囲を制限しない。以下、図面を参照するが、同様の数表示は、すべての図を通して同様の構成要素を表している。図面は、様々な材料に対して、必ずしもスケール通りに、あるいは比例して描かれていない。
【００２３】
以下の説明は、開示されるデバイスおよび方法の実施形態についての完全な説明を提供するために、材料タイプおよび処理条件などの特定の詳細を提供している。しかしながら当業者は、デバイスおよび方法の実施形態は、これらの特定の詳細を使用することなく実践することができることを理解するであろう。実際、デバイスおよび方法の実施形態は、当業界で使用されている従来の半導体製造技法に関連して実践することができる。
【００２４】
本明細書において説明される製造プロセスは、半導体デバイス構造を処理するための完全なプロセス・フローを形成していない。プロセス・フローの残りの部分は当業者には周知である。したがって本明細書においては、本発明のデバイスおよび方法の実施形態を理解するために必要な方法および半導体デバイス構造のみが説明される。そうではないことを文脈が示していない限り、本明細書において説明される材料は、それらに限定されないが、スピン塗布方式、ブランケット塗布方式、化学気相堆積法（「ＣＶＤ」）、原子層堆積法（「ＡＬＤ」）、プラズマ増速法ＡＬＤまたは物理気相堆積法（「ＰＶＤ」）を含む任意の適切な技法によって形成することができる。別法としては、イン・サイチュで材料を成長させることも可能である。当業者は、形成する特定の材料に応じて、材料を堆積または成長させるための技法を選択することができる。そうではないことを文脈が示していない限り、本明細書において説明される材料の除去は、それらに限定されないが、エッチング、研磨平坦化または他の知られている方法を含む任意の適切な技法によって達成することができる。
【００２５】
半導体デバイスが開示される。半導体デバイスは、ゲート電極と、ドレイン材料と、ソース材料と、ドレイン材料とソース材料の間に動作可能に結合されたチャネル材料とを含むハイブリッド・トランジスタを含む。ソース材料およびドレイン材料は、高バンドギャップ低移動度材料であるチャネル材料に対して低バンドギャップ高移動度材料を含む。
【００２６】
別の半導体デバイスが開示される。半導体デバイスは、隣接するゲート電極の長さによって画定されたチャネル領域と、チャネル領域の互いに反対側の端部に配置されたドレイン領域およびソース領域とを含むハイブリッド・トランジスタを含む。チャネル領域は少なくとも高バンドギャップ低移動度材料を含む。ドレイン領域およびソース領域は、それぞれ少なくとも低バンドギャップ高移動度材料を含む。
【００２７】
図１Ａは、本開示の実施形態によるハイブリッド薄膜トランジスタ１００の略断面正面図である。図１Ｂは、図１Ａの薄膜トランジスタ１００の断面斜視図である（図解を分かり易くするために、第１の絶縁性材料１６０は図１Ｂには示されていない）。図１Ａおよび図１Ｂは、本明細書においては一緒に参照されることになる。
【００２８】
トランジスタ１００は、基板１１２によって支持されたソース領域１２０、ドレイン領域１５０およびチャネル領域１４０を含む。チャネル領域１４０は、ソース領域１２０およびドレイン領域１５０の両方と動作可能に結合することができる。トランジスタ１００は概ね垂直方向の配向を有することができ、ソース領域１２０、チャネル領域１４０およびドレイン領域１５０は、実質的に垂直方向のスタックで基板１１２から展開している。言い換えるとトランジスタ１００は垂直方向のトランジスタ（すなわち垂直配向のトランジスタ）であってもよい。
【００２９】
ソース領域１２０は、ソース・コンタクトとして作用する第１の導電性材料１１８と結合されたソース材料１２２を含むことができる。第１の導電性材料１１８は、基板１１２の主表面１１４の上に配置することができる。いくつかの実施形態では、第１の導電性材料１１８は、基板１１２の主表面１１４の大半にわたって（例えば全体に）配置することができる。別法としては、第１の導電性材料１１８は、基板１１２内に形成することも可能であり、第１の導電性材料１１８の上部表面が基板１１２の主表面１１４によって画定される平面と同じ平面を占有する。いくつかの実施形態では、第１の導電性材料１１８と基板１１２の間に１つまたは複数の障壁材料を提供することができる。
【００３０】
ドレイン領域１５０は、ドレイン・コンタクトとして作用する第２の導電性材料１４８と結合されたドレイン材料１５２を含むことができる。トランジスタ１００が基板１１２の主表面１１４に対して垂直方向に配置される実施形態では、第２の導電性材料１４８はドレイン材料１５２の頂上に形成することができる。
【００３１】
チャネル領域１４０は、ソース材料１２２とドレイン材料１５２の間に結合されたチャネル材料１４２を含むことができる。材料１２２、１４２、１５２は、さらに、少なくとも部分的に、図１Ａに示されている（図１Ｂには示されていない）第１の絶縁性材料１６０内に置くことも可能である。第１の絶縁性材料１６０は、トランジスタ１００を取り囲み、かつ、支持することができる。第１の絶縁性材料１６０は従来の層間誘電材料であってもよい。第２の絶縁性材料１４４は、第３の導電性材料１２４で形成されたゲート電極１２６からチャネル材料１４２を隔離することができる。第２の絶縁性材料１４４は、チャネル材料１４２の側壁に沿って提供することができ、また、いくつかの実施形態では、ソース材料１２２およびドレイン材料１５２の側壁に沿って提供することができる。第２の絶縁性材料１４４は、酸化物（例えば二酸化ケイ素（ＳｉＯ２）、ＨｆＯ２、ＡｌＯｘまたはそれらの組合せなどの高Ｋ材料）などの従来のゲート絶縁体材料で形成することができる。第２の絶縁性材料１４４は「ゲート酸化物」と呼ぶことも可能である。
【００３２】
ゲート電極１２６は、トランジスタ１００がイネーブル（すなわち「オン」）されると、チャネル領域１４０と動作的に相互接続して、チャネル領域１４０を通って流れる電流を選択的に許容するように構成される。しかしながらトランジスタ１００がディセーブル（すなわち「オフ」）されると、矢印１４６で示されているようにドレイン領域１５０からソース領域１２０へ電流がリークし得る。ゲート電極１２６は、データ／知覚線（例えばビット線）として構成することができる第１の導電性材料１１８に対して直角に配置されたアクセス線（例えば語線）として構成することができる。
【００３３】
トランジスタ１００は、ソース材料１２２、チャネル材料１４２およびドレイン材料１５２が異なるレベルの移動度を示す異なるタイプの材料であるハイブリッド・トランジスタであってもよい。いくつかの実施形態では、ソース材料１２２およびドレイン材料１５２は、バンドギャップがより高く、かつ、移動度がより低い材料から形成されたチャネル材料１４２に対して、バンドギャップがより低く、かつ、移動度がより高い材料から形成することができる。例えばソース材料１２２およびドレイン材料１５２は、ドープされた半導体材料（例えばＳｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣｏ、Ｔｒａｎｓｉｔｉｏｎ  Ｍｅｔａｌ  Ｄｉｃｈａｌｃｏｇｅｎｉｄｅｓ（ＴＭＤ）、等々）から形成することができ、また、チャネル材料１４２は、酸化物半導体材料（例えばＺＴＯ、ＩＧＺＯ、ＩＺＯ、ＺｎＯｘ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａおよびＺｒｘＺｎｙＳｎｚＯａ、ＩｎＧａＳｉＯおよび他の同様の材料、等々）から形成することができる。ドープされた半導体材料は、Ｎ−ドープ材料またはＰ−ドープ材料を含むことができる。ドーピングは、必要に応じて一様であっても、あるいは非一様であってもよい。いくつかの実施形態では、ソース材料１２２および／またはドレイン材料１５２は、低バンドギャップ金属酸化物（例えばドープされた、またはドープされていない）から形成することができる。
【００３４】
ハイブリッド・トランジスタ１００は、ソース材料およびドレイン材料１１２、１５２に対してオフセットした高価電子帯を有するチャネル材料１４２を含み、これは、一様な非晶質酸化物半導体材料が２つの導電性コンタクトの間を展開する従来のトランジスタと同様、ゲート誘導ドレイン・リーク（ＧＩＤＬ）を低減することができるチャネル領域１４０の内部の価電子帯からのトンネリングを抑制することができる。しかしながらソース材料およびドレイン材料１２２、１５２は、チャネル材料１４２より高い移動度を有することができ、これは、ソース・コンタクトおよびドレイン・コンタクト（材料１１８、１４８）との接触抵抗（ＲＣＯＮ）を改善することができ、また、従来のデバイスに対してオン電流（ＩＯＮ）を同じく改善することができる。したがってハイブリッド・トランジスタ１００は、従来のデバイスに対して、大きいオン電流（ＩＯＮ）および小さいオフ電流（ＩＯＦＦ）を有する組み合わせた利点を示すことができる。さらに、ゲート長（ＬＧ）ならびに異なる材料１２２、１４２、１５２の長さを選択して、必要に応じて他のデバイス・メトリックス（例えばＤＩＢＬ、ＳＶＴＭ、等々）を調整することができる。
【００３５】
いくつかの実施形態では、材料１２２、１４２、１５２は、示されているように離散領域であってもよい。したがって個々の領域内では、それぞれの材料１２２、１４２、１５２は少なくとも実質的に一様で、それらの間の移行は全く異なっていてもよい。いくつかの実施形態では、材料１２２、１４２、１５２は、実質的に一様になる前に、とりわけ移行領域において、合わせて配合することができる。いくつかの実施形態では、チャネル材料１４２からソース材料およびドレイン材料１２２、１５２までのバンドギャップは、一様に勾配を付けることができる。チャネル材料１４２の長さは、ゲート電極１２４にほぼ等しい長さとして示されているが、チャネル材料１４２の長さは、必要に応じてもっと短くすることも、あるいはもっと長くすることも可能である。いくつかの実施形態では、場合によっては、ソース材料およびドレイン材料１２２、１５２の長さに対してチャネル材料１４２の長さをより短くし、それによりオン電流（ＩＯＮ）を大きくし、その一方で許容可能なオフ電流（ＩＯＦＦ）を依然として維持することが望ましい。
【００３６】
第１の導電性材料１１８および第２の導電性材料１４８の各々は、１つの金属、金属の混合物または異なる金属の層で形成することができる。例えばそれらに限定されないが、第１の導電性材料１１８および／または第２の導電性材料１４８は、窒化チタン、銅、タングステン、窒化タングステン、モリブデン、他の導電性材料およびそれらの任意の組合せで形成することができる。
【００３７】
いくつかの実施形態では、第２の導電性材料１４８は、ゲート電極１２６の第３の導電性材料１２４と平行の線で提供することができる。第２の導電性材料１４８は、例えば複数のメモリ・セルを第２の導電性材料１４８で形成しなければならない場合、整列したセグメント（例えば図４に示されているように）で形成することができる。第２の導電性材料１４８の個々の整列したセグメントは、個別のメモリ・セルのドレイン領域１５０に結合することができる。第２の導電性材料１４８をセグメント化することにより、第２の導電性材料１４８の個々のセグメントを互いに電気的に隔離することができる。
【００３８】
ゲート電極１２６の第３の導電性材料１２４は、１つの金属から、金属の混合物から、または異なる金属の層から形成することができる。例えばそれには限定されないが、ゲート電極１２６の第３の導電性材料１２４は窒化チタンで形成することができる。障壁材料（図示せず）は、ゲート電極１２６と周囲の構成要素の間に提供することができる。ゲート電極１２６を形成している第３の導電性材料１２４は、第１の絶縁性材料１６０によって第１の導電性材料１１８から隔離することができる。
【００３９】
トランジスタ１００がメモリ・セルなどのメモリ構造内に組み込まれる実施形態の場合、記憶素子（図示せず）は、トランジスタ１００と動作連絡してメモリ・セルを形成することができる。メモリ・セルは、ソース領域、ドレイン領域およびチャネル領域を含むアクセス・トランジスタを含み、チャネル領域は、チャネル材料のための、ソース材料およびドレイン材料に対して異なる材料タイプを含む。異なる材料タイプは、互いに対して、バンドギャップがより低く、かつ、移動度がより高いか、あるいはバンドギャップがより高く、かつ、移動度がより低いかのいずれかである異なる領域を含むことができる。メモリ・セルは、トランジスタと動作連絡している記憶素子をさらに含む。当業者に知られている異なる構成の記憶素子が企図されている。例えば記憶素子（例えばコンデンサ）は、コンテナ構造、プレーナ構造、等々として構成することができる。アクセス・トランジスタは、記憶素子に蓄積された電荷の読出しおよび／または書込み操作を可能にする。トランジスタ１００は、３Ｄ交点メモリ・アレイ内などのメモリ・デバイス（例えばＲＲＡＭ（登録商標）デバイスなどの抵抗可変メモリ・デバイス、ＣＢＲＡＭデバイス、ＭＲＡＭデバイス、ＰＣＭメモリ・デバイス、ＰＣＲＡＭデバイス、ＳＴＴＲＡＭデバイス、酸素空孔ベース・メモリ・デバイスおよび／またはプログラマブル導体メモリ・デバイス）内のアクセス・トランジスタまたは他のセレクタ・デバイスとして組み込むことができる。
【００４０】
ハイブリッド・トランジスタを動作させる方法が同じく開示される。方法は、ゲート電圧をゲート電極に印加して、ソース領域とドレイン領域の間に結合されたチャネル領域を通る駆動電流を流すことによってハイブリッド・トランジスタをイネーブルすることを含み、チャネル領域は、それぞれ低バンドギャップ高移動度材料を含むソース領域およびドレイン領域に対して高バンドギャップ低移動度材料を含む。
【００４１】
詳細には、トランジスタ１００は、第１の低バンドギャップ高移動度材料、高バンドギャップ低移動度材料および第２の低バンドギャップ高移動度材料を通って流れる電流を許容するために、選択的に「オン」状態にする（すなわちイネーブルする）ことができる。また、トランジスタ１００は、電流を実質的に停止するために、選択的に「オフ」状態にする（すなわちディセーブルする）ことも可能である。選択デバイスと共に組み込まれる場合、トランジスタ１００のイネーブリングまたはディセーブリングは、所望の構造に接続し、あるいは開放することができる。アクセス・トランジスタとして組み込まれる場合、トランジスタ１００は、特定の動作（例えば読出し、書込み、等々）の間、記憶素子へのアクセスをイネーブルすることができる。しかしながら電流は、記憶素子から「オフ」状態のチャネル領域１４０を通って矢印１４６の方向、および／または他の方向に「リーク」し得る。メモリ・セルのリフレッシングは、適切な二進値（例えば０または１）に対応する電荷に記憶素子を回復するために、個々のメモリ・セルの読出しおよび再充電を含むことができる。
【００４２】
図１Ａおよび図１Ｂに示されているように、材料１２２、１４２、１５２は、バンドギャップがより低く、かつ、移動度がより高い材料（例えばソース材料１２２、ドレイン材料１５２）と、バンドギャップがより高く、かつ、移動度がより低い材料（例えばチャネル１４２）の間を交番する３つの全く異なる領域として示されている。他の構成も同じく企図されている。例えばチャネル領域１４０は、４つ以上である追加領域を含むことができる。例えば図２に示されているように、チャネル領域１４０は、バンドギャップがより高く、かつ、移動度がより低い材料（例えば１４２Ａ、１４２Ｃ）と、バンドギャップがより低く、かつ、移動度がより高い材料（例えば１４２Ｂ）の間を交番することができるチャネル材料１４２Ａ、１４２Ｂ、１４２Ｃを含むことができる。
【００４３】
図１Ａ、図１Ｂおよび図２に示されているように、ゲート電極１２６は、チャネル材料１４２の側壁のうちの一方に沿って通っている片面ゲートを含むことができる。他の構成も同じく企図されている。例えば図３に示されているように、ゲート電極１２６は、チャネル材料１４２の側壁の各々の少なくとも一部に沿って電極が提供された両面ゲートを含むことができる。いくつかの実施形態では、ゲート電極１２６は、チャネル材料１４２の両側壁および前面壁または背面壁の各々の少なくとも一部に沿って電極が提供された３面ゲートを含むことができる。したがってゲート電極１２６は「Ｕ」ゲートとして構成することができる。さらに他の実施形態では、ゲート電極１２６は、チャネル材料１４２の両側壁、前面壁および背面壁の各々を共形で覆う取巻きゲートを含むことができる。さらに他の実施形態では、ゲート電極１２６は、チャネル材料１４２の両側壁、前面壁および背面壁の各々の一部のみを取り囲むリング・ゲートを含むことができる。様々な構成のゲート電極１２６の形成は、当技術分野で知られている技法に従って達成することができる。したがってこれらの他の構成を形成するための詳細は、本明細書においては提供されない。
【００４４】
図４は、上で考察した複数のタイプの材料１２２、１４２、１５２を有するトランジスタ１００の略斜視図である。トランジスタ１００は、本開示の実施形態によるメモリ・アレイの対応するメモリ・セルのためのアクセス・トランジスタとして利用することができる。したがってトランジスタ１００は、対応する記憶素子（図示せず）に結合してメモリ・セルを形成することができる。上で考察したように、当業者には明らかであるように様々な構成の記憶素子が企図されている。個々のメモリ・セルは、その側面の寸法に従ってセル面積を画定している。個々の側面はセル側面寸法を有することができる。セルは、等しい幅および長さのセル側面寸法を有することができる。個々のメモリ・セルのコンデンサの寸法は比較的小さくすることができ、また、メモリ・セルは、互いに密に実装することができる。いくつかの実施形態では、本開示の個々のメモリ・セルのセル側面寸法は、２Ｆに実質的に等しいか、またはそれ未満であってもよく、Ｆは、当技術分野では、従来の製造技法によって製造することができる最も小さい特徴サイズとして知られている。したがって個々のメモリ・セルのセル面積は、実質的に４Ｆ２に等しくすることができる。
【００４５】
このようなメモリ・アレイは、同じ水平平面内の行および列で整列したメモリ・セルを含むことができる。個々のトランジスタ１００のソース領域１２０を形成している第１の導電性材料１１８は、個々のトランジスタ１００のための積み重ねられた材料１２２、１４２、１５２に対して直角に配置することができる。同様に、個々のトランジスタ１００のためのドレイン・コンタクトを形成している第２の導電性材料１４８は、個々のトランジスタ１００の積み重ねられた材料１２２、１４２、１５２に対して直角に配置することができる。第２の絶縁性材料１４４およびゲート電極１２６は、チャネル材料１４２に対して平行に、かつ、第１の導電性材料１１８および第２の導電性材料１４８に対して直角に配置することができる。特定の行内の複数のメモリ・セルは、同じゲート電極１２６、第２の絶縁性材料１４４およびチャネル材料１４２と動作連絡することができる。したがって例えば第１のメモリ・セルのチャネル領域１４０と動作連絡しているゲート電極１２６は、第１のメモリ・セルの隣の第２のメモリ・セルのチャネル領域１４０と同じく動作連絡することができる。相応じて、特定の列内の複数のメモリ・セルは、同じ第１の導電性材料１１８および第２の導電性材料１４８と動作連絡することができる。
【００４６】
半導体デバイスを形成する方法が開示される。方法は、基板によって支持されたハイブリッド・トランジスタを形成することを含み、ハイブリッド・トランジスタを形成することは、第１の低バンドギャップ高移動度材料を含むソースを形成することと、第１の低バンドギャップ高移動度材料と結合された高バンドギャップ低移動度材料を含むチャネルを形成することと、高バンドギャップ低移動度材料と結合された第２の低バンドギャップ高移動度材料を含むドレインを形成することと、ゲート酸化物材料を介してチャネルから分離されたゲートを形成することとを含む。
【００４７】
図５Ａから図５Ｊは、メモリ・セルを形成する方法の開示される実施形態による製造プロセスの様々なステージを示したものである。この方法は、上で考察し、また、図１Ａおよび図１Ｂに示されているようなトランジスタ１００の製造をもたらすことができる。
【００４８】
とりわけ図５Ａを参照すると、方法は、主表面１１４を有する基板１１２を形成することを含むことができる。基板１１２または少なくとも主表面１１４は、半導体材料（例えばシリコン）または当技術分野で知られている他の材料で形成することができる。
【００４９】
図５Ｂを参照すると、方法は、基板１１２によって支持された第１の導電性材料１１８を形成することを含む。第１の導電性材料１１８は、図１Ｂに示されているように、基板１１２の主表面１１４を覆っている連続層で形成することができる。第１の導電性材料１１８は、別法として、図５Ｂに示されているように、基板１１２の上または基板１１２内の細長い線として形成することも可能である。第１の導電性材料１１８の細長い線は、整列したメモリ・セルのアレイ内のメモリ・セルを含む実施形態の中に含めるために導電性であってもよい。したがって１つのメモリ・セルの第１の導電性材料１１８は、特定の行または列の中の他のメモリ・セルまで展開することができる。第１の導電性材料１１８の複数の整列した細長い線は、平行に配置することができ、また、基板１１２の一部によって互いに分離することができる。
【００５０】
図５Ｂに示されているように、第１の導電性材料１１８は、第１の導電性材料１１８の頂部表面が基板１１２の主表面１１４によって画定される平面と整列するよう、基板１１２内の金属の線として形成されている。いくつかの実施形態では、方法は、基板１１２中にトレンチをエッチングすること、および第１の導電性材料１１８をトレンチ内に堆積させることを含むことができる。第１の導電性材料１１８を形成することは、第１の導電性材料１１８の頂部表面および基板１１２の主表面１１４を平坦化すること、または第１の導電性材料１１８の頂部表面のみを平坦化することをさらに含むことができる。第１の導電性材料１１８および基板１１２の平坦化は、研磨材平坦化、化学機械研磨または平坦化（ＣＭＰ）、エッチング・プロセスまたは他の知られている方法を含むことができる。
【００５１】
図５Ｃを参照すると、この方法は、第１の導電性材料１１８から隔離された第３の導電性材料１２４を形成することをさらに含む。第１の導電性材料１１８から隔離された第３の導電性材料１２４を形成することは、第３の導電性材料１２４が第１の絶縁性材料１６０内にフローティングで出現するように第３の導電性材料１２４を形成することを含むことができる。これらの技法は、第１の量の第１の絶縁性材料１６０を堆積させること、堆積した第１の量の第１の絶縁性材料１６０の頂部表面の上または表面の中に第３の導電性材料１２４を形成すること、および第３の導電性材料１２４を覆うために第２の量の第１の絶縁性材料１６０を加えることを含むことができる。この方法は、第２の量の第１の絶縁性材料１６０の頂部表面を平坦化することをさらに含むことができる。第２の量の第１の絶縁性材料１６０の頂部表面の平坦化は、上で言及した平坦化技法、または当業者によって選択される別の適切な技法のうちの任意の技法を使用して達成することができる。
【００５２】
図５Ｄおよび図５Ｅを参照すると、この方法は、第１の導電性材料１１８および第３の導電性材料１２４の一部と少なくとも部分的に境界をなす開口を形成することをさらに含む。このような開口の形成は、１つまたは複数のステージで達成することができる。開口は、図２Ｄに示されているように、第１の開口１２８を形成して第１の導電性材料１１８の一部を露出させ、次に、図２Ｅに示されているように、第２の開口１３０を形成して第３の導電性材料１２４の一部を同じく露出させることによって形成することができる。別法としては、開口は、第１の導電性材料１１８および第３の導電性材料１２４の両方を１つのステップで露出させることによって形成することも可能である。開口を形成して第１の導電性材料１１８および第３の導電性材料１２４の一部を露出させるための適切な１つまたは複数の技法の選択および実施については、当業者には理解され得る。これらの技法は、第１の開口１２８を形成して第１の導電性材料１１８の一部と接触するための第１の絶縁性材料１６０の等方性エッチングを含むことができる。技法は、その前に形成された第１の開口１２８の幅を第３の導電性材料１２４の一部が同じく露出するまで広げ、したがって第２の開口１３０を形成するための第１の絶縁性材料１６０の異方性エッチングをさらに含むことができる。例えばそれには限定されないが、第２の開口１３０は、反応性イオン・エッチ・プロセスを使用して形成することができる。
【００５３】
このような技法を使用して、第１の導電性材料１１８および第３の導電性材料１２４と少なくとも部分的に境界をなす開口を形成しているため、第３の導電性材料１２４は、第１の導電性材料１１８の配置からオフセットさせることができる。すなわちいくつかの実施形態では、第３の導電性材料１２４は、第１の導電性材料１１８の水平方向の側面が第３の導電性材料１２４の水平方向の側面と垂直方向に整列するよう、第１の導電性材料１１８との正確なアライメントで形成することができる。このような実施形態では、第３の導電性材料１２４は、第１の導電性材料１１８と完全に重畳し、かつ、整列することができる。他の実施形態では、第３の導電性材料１２４および第１の導電性材料１１８のうちの一方は、基板１１２の主表面１１４に対して直角の垂直方向の平面が材料１２４、１１８のうちの一方を貫通して、他の材料１１８、１２４と交差するようにもう一方と完全に重畳することができる。他の実施形態では、第３の導電性材料１２４は、第１の導電性材料１１８および第３の導電性材料１２４の両方の少なくとも一部が基板１１２の主表面１１４に対して直角の垂直方向の平面の空間を占有するよう、第１の導電性材料１１８と部分的に重畳するように形成することができる。さらに他の実施形態では、第３の導電性材料１２４は、基板１１２の主表面１１４に対して直角の垂直方向のどの平面も、第１の導電性材料１１８および第３の導電性材料１２４の両方と交差しないよう、第１の導電性材料１１８から完全にオフセットさせることができる。第１の導電性材料１１８および第３の導電性材料１２４の重畳位置または非重畳位置に無関係に、開口１３０の形成に際しては、第１の導電性材料１１８の少なくとも一部が露出され、また、第３の導電性材料１２４の少なくとも一部が露出される。
【００５４】
示されている実施形態によれば、形成された第２の開口１３０は、第１の導電性材料１１８の上部部分によって、第２の開口１３０の底部１３６に沿って少なくとも部分的に境界をなし、また、第３の導電性材料１２４の側面部分によって、第２の開口１３０の一方の側壁１３４に沿って少なくとも部分的に境界をなしている。片面ゲート電極１２６を含む実施形態では、第２の開口１３０は、第１の絶縁性材料１６０を貫通するトレンチを形成し、第１の導電性材料１１８および第３の導電性材料１２４の少なくとも一部を露出させることによって形成することができる。ゲート電極１２６が両面ゲート、取巻きゲート、リング・ゲートまたは「Ｕ」ゲートである実施形態などの他の実施形態では、第２の開口１３０を形成することは、第３の導電性材料１２４の中央部分を除去して、第３の導電性材料１２４を貫通する第２の開口１３０を形成することを含むことができる。このような第２の開口１３０は、第１の導電性材料１１８の上部部分によって、第２の開口１３０の底部１３６に沿って部分的に境界をなすことができ、また、第３の導電性材料１２４の側面部分によって、複数の側壁１３４に沿って境界をなすことができる。
【００５５】
図５Ｆを参照すると、方法は、形成された開口１３０の側壁１３４上に第２の絶縁性材料１４４を形成することを含む。第２の絶縁性材料１４４は、酸化物などの誘電材料で形成することができる。第２の絶縁性材料１４４は、材料を側壁１３４上に共形で堆積させることによって形成することができる。例えばそれには限定されないが、第２の絶縁性材料１４４は原子層堆積法（ＡＬＤ）によって形成することができる。第２の開口１３０の側壁１３４上に第２の絶縁性材料１４４を形成するための適切な技法の選択および実施については、当業者には理解され得る。第２の開口１３０の側壁１３４に沿って第２の絶縁性材料１４４を形成することにより、第２の開口１３０の幅を狭くすることができ、少し狭い開口１３０を形成することができる。
【００５６】
第２の絶縁性材料１４４を形成することは、第２の開口１３０の側壁１３４上だけでなく、第３の導電性材料１２４の露出した表面にも第２の絶縁性材料１４４を形成することを含むことができる。従来のスペーサ・エッチング技法などの材料除去技法を使用して、第１の導電性材料１１８の上部表面を覆っている第２の絶縁性材料１４４を除去し、その一方で、第２の絶縁性材料１４４によって覆われた第３の導電性材料１２４を残すことができる。
【００５７】
図５Ｇから図５Ｉを参照すると、開口１３０に、異なるバンドギャップおよび移動度特性を示す異なるタイプの材料を含むハイブリッド・トランジスタを形成するソース材料１２２（図５Ｇ）、チャネル材料１４２（図５Ｈ）およびドレイン材料１５２（図５Ｉ）のための材料が充填される。いくつかの実施形態では、ソース材料１２２およびドレイン材料１５２は同じ材料タイプの材料であってもよく、一方、第２の材料１４２は異なる材料タイプの材料であってもよい。
【００５８】
非制限の実施例として、ソース材料１２２およびドレイン材料１５２は、バンドギャップがより低く、かつ、移動度がより高い材料から形成することができ、また、チャネル材料１４２は、バンドギャップがより高く、かつ、移動度がより低い材料から形成することができる。例えばそれには限定されないが、開口１３０には、第１の導電性材料１１８の上に配置されたソース材料１２２を形成するために（図５Ｇを参照されたい）、ドープされた半導体材料（例えばＮドープ）を充填することができる。開口１３０には、次に、ソース材料１２２の上に配置されたチャネル材料１４２を形成するために（図５Ｈを参照されたい）、酸化物半導体材料を充填することができる。開口１３０には、次に、チャネル材料１４２の上に配置されたドレイン材料１５２を形成するために、ドープされた半導体材料（例えばＮドープ）を充填することができる。トランジスタ１００の他の構成要素（例えば第１の導電性材料１１８、第３の導電性材料１２４および第２の絶縁性材料１４４）を摂氏８００度未満の製造温度で形成するための従来の技法は当技術分野で知られている。このような技法には、場合によっては、例えば摂氏６５０度未満の製造温度（例えば摂氏２００度から６００度の範囲の温度）が必要である。方法は、第１の絶縁性材料１６０、第２の絶縁性材料１４４およびドレイン材料１５２の上部表面を平坦化することを同じく含むことができる。これらの上部表面の平坦化は、任意の平坦化技法を使用して達成することができる。
【００５９】
図５Ｊを参照すると、方法は、ドレイン材料１５２の頂上に、ドレイン材料１５２と接触して第２の導電性材料１４８を形成することをさらに含む。メモリ・セルをさらに形成する場合、第２の導電性材料１４８の真上に記憶素子（例えばコンデンサ）を同じく形成し、当業者に知られている様々な構成の記憶素子に従ってメモリ・セルを形成することができる。
【００６０】
いくつかの実施形態では、トランジスタの形成は、ドレイン材料、チャネル材料およびソース材料を含む膜のスタックが堆積され、線を形成するために最初にエッチングされ、充填され、かつ、直角の方向にもう一度エッチングされて、ゲート酸化物およびゲート金属が後続するピラーを形成するゲート・ラスト・フロー・フォーメーションを含むことができる。当業者に知られている、トランジスタを形成する他の方法がさらに企図されている。
【００６１】
図６および図７は、本開示の追加実施形態による垂直構成で構成されたトランジスタの略断面正面図である。垂直方向ハイブリッド・トランジスタ６００、７００の構造は、基板１１２および第１の導電性材料１１８に対して、異なるタイプのソース材料１２２、チャネル材料１４２およびドレイン材料１５２を垂直方向に積み重ねることができる点で概ね図１Ａの構造に類似している。しかしながら図６では、ハイブリッド・トランジスタ６００のチャネル材料１４２は、ソース材料１２２の頂部からドレイン材料１５２の底部まで先細りになっているワイド・ベースを有することができる。さらに、チャネル材料１２６は、ゲート電極１２６の長さによって画定されるチャネル長Ｌ全体にわたって垂直方向に展開することができる。ゲート電極１２６は、この先細りに適応するべく、わずかに角度を付けることができる。図７では、ソース材料１２２およびドレイン材料１５２は、ゲート電極１２６の長さによって画定されるチャネル領域中へ展開することができる。したがってソース材料１１２の少なくとも一部は、ゲート電極１２６の底部の上方まで展開することができ、また、ドレイン材料１５２の少なくとも一部は、ゲート電極１２６の頂部の下方まで展開することができる。したがってゲート電極１２６の長さによって画定されるチャネル領域１４０は、異なる材料タイプ（例えば低移動度材料および高移動度材料）を含むハイブリッド・チャネルであってもよい。チャネル領域１４０内のこれらの異なる材料１２２、１４２、１５２の長さを選択して、必要に応じて他のデバイス・メトリックス（例えばＤＩＢＬ、ＳＶＴＭ、等々）を調整することができる。このような先細りチャネル領域の形成は、当業者に知られているように実施することができる。いくつかの実施形態では、チャネル材料１４２からソース材料およびドレイン材料１２２、１５２までのバンドギャップは、一様に勾配を付けることができる。いくつかの実施形態では、ソース材料およびドレイン材料１２２、１５２のドーピングは非一様であってもよい。例えばチャネル長Ｌ内のゲート電極１２６と重畳しているソース材料およびドレイン材料１２２、１５２の部分は、ゲート電極１２６の面積の外側の部分のソース材料およびドレイン材料１２２、１５２のより高いドーピング濃度に対して、より低いドーピング濃度を有することができる。
【００６２】
いくつかの実施形態では、メモリ・セルは、プレーナ・アクセス・トランジスタ（すなわち水平アクセス・トランジスタとも呼ばれる）を含むように構造化することができる。図８および図９は、本開示の追加実施形態によるこのようなプレーナ・アクセス・トランジスタの非制限の実施例を示したものである。
【００６３】
図８を参照すると、トランジスタ８００は基板８１２を含むことができ、この基板８１２の上にトランジスタ８００が支持される。ゲート電極８２４は基板８１２の上に配置することができる。いくつかの実施形態では、ゲート電極８２４のための導電性材料と基板８１２の間に追加材料８１４（例えば酸化シリコン材料）を配置することができる。ゲート酸化物材料８４０は、ゲート電極８２４の側壁の周囲を含むゲート電極８２４の真上に形成することができる。ソース材料８２２、チャネル材料８４２およびドレイン材料８５２は、ゲート酸化物材料８４０の上に形成することができ、かつ、ソース・コンタクト８０２を介して第１の導電性材料８１８と結合することができ、また、ドレイン・コンタクト８０４を介して第２の導電性材料８４８と結合することができる。材料８２２、８４２、８５２は、上で考察したように異なる材料タイプから形成してハイブリッド・トランジスタを形成することができる。
【００６４】
図８に示されているように、材料８２２、８４２、８５２の組合せは、ゲート酸化物材料８４０より短い幅を有することができ、また、第１の導電性材料８１８および第２の導電性材料８４８は、それぞれ、チャネル領域８４４の少なくとも２つの側面を取り囲むことができる。材料８２２、８４２、８５２は、それらのそれぞれの導電性材料８１８、８４８の内側の端部の近傍に配置することができる。
【００６５】
図９を参照すると、トランジスタ９００は、図８と同様に積み重ねられた基板９１２、ゲート電極９２４、ゲート酸化物９４０およびソース材料９２２、チャネル材料９４２およびドレイン材料９５２を含むことができる。図８の実施形態と図９の実施形態の間の１つの相違は、材料９２２、９４２、９５２およびゲート酸化物９４０の組合せは、長さにおいて実質的に同じ広がりを有することができることである。さらに、第１の導電性材料９１８および第２の導電性材料９４８は、チャネル領域９４４の頂面の、それぞれのチャネル材料９４２Ａ、９４２Ｃの外側の端部の近傍にのみ配置することができる。トランジスタ９００は、チャネル材料９４２の真上に形成されたエッチ停止材料９６０およびパッシベーション材料９６２などの追加材料をさらに含むことができる。頂部ゲート構成または底部ゲート構成を含む水平トランジスタの他の構成も同じく企図されている。
【００６６】
図１０Ａおよび図１０Ｂは、様々なゲート電圧を印加した場合のトランジスタの駆動電流（ＩＤ）を示すグラフである。詳細には、図１０Ｂのグラフ１０５０は、図１０Ａのグラフ１０００の一部のズーム−イン拡大図である。線１００２は、本開示の実施形態によるハイブリッド・トランジスタに対する異なるゲート電圧（ＶＧ）によって得られる駆動電流ＩＤを示している。線１００４は、導電性コンタクト間に一様なチャネルを有する従来のトランジスタに対する異なるゲート電圧（ＶＧ）によって得られる駆動電流（ＩＤ）を示している。図１０Ａおよび図１０Ｂに示されているように、線１００２に対するオフ電流（ＶＧがゼロ未満である場合のＩＯＦＦ＝ＩＤ）は線１００４と同様であるが、オン電流（ＶＧがゼロより高い場合のＩＯＮ＝ＩＤ）は、線１００４と比較すると大きくなっている。したがってハイブリッド・トランジスタは、従来のデバイスに対して、大きいオン電流（ＩＯＮ）および小さいオフ電流（ＩＯＦＦ）を有する利点を組み合わせることができる。
【００６７】
半導体デバイスが同じく開示される。半導体デバイスは、上で考察したように構成されたハイブリッド・アクセス・トランジスタ、および該ハイブリッド・アクセス・トランジスタと動作可能に結合された記憶素子を個々に含むＤＲＡＭセルを含むダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む。
【００６８】
図１１は、本明細書において説明されている１つまたは複数の実施形態に従って実現される半導体デバイス１１００の簡易ブロック図である。半導体デバイス１１００は、メモリ・アレイ１１０２および制御論理構成要素１１０４を含む。メモリ・アレイ１１０２は、上で説明したメモリ・セルを含むことができる。制御論理構成要素１１０４は、メモリ・アレイ１１０２内の任意またはすべてのメモリ・セルの読出し、書込みあるいはリフレッシュのために、メモリ・アレイ１１０２と動作可能に結合することができる。したがってダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む半導体デバイスが開示される。ＤＲＡＭアレイは複数のＤＲＡＭセルを含む。複数のＤＲＡＭセルの個々のＤＲＡＭセルは、上で考察したように、酸化物半導体材料を含むチャネル領域、およびドープされた半導体材料を含む１つまたは複数のソース領域またはドレイン領域を有するハイブリッド・アクセス・トランジスタを含む。
【００６９】
システムが同じく開示される。システムはメモリ・セルのメモリ・アレイを含む。個々のメモリ・セルは、アクセス・トランジスタと、トランジスタと動作可能に結合された記憶素子とを含むことができる。アクセス・トランジスタは、上で考察したように構成することができる。
【００７０】
図１２は、本明細書において説明されている１つまたは複数の実施形態に従って実現される電子システム１２００の簡易ブロック図である。電子システム１２００は少なくとも１つの入力デバイス１２０２を含む。入力デバイス１２０２は、キーボード、マウスまたはタッチ・スクリーンであってもよい。電子システム１２００は少なくとも１つの出力デバイス１２０４をさらに含む。出力デバイス１２０４は、モニター、タッチ・スクリーンまたはスピーカであってもよい。入力デバイス１２０２および出力デバイス１２０４は、必ずしも互いに分離可能である必要はない。電子システム１２００は記憶デバイス１２０６をさらに含む。入力デバイス１２０２、出力デバイス１２０４および記憶デバイス１２０６はプロセッサ１２０８に結合されている。電子システム１２００は、プロセッサ１２０８に結合されたメモリ・デバイス１２１０をさらに含む。メモリ・デバイス１２１０は、本明細書において説明されている１つまたは複数の実施形態による少なくとも１つのメモリ・セルを含む。メモリ・デバイス１２１０はメモリ・セルのアレイを含むことができる。電子システム１２００は、計算処理産業製品または消費者製品を含むことができる。例えばそれらに限定されないが、システム１２００は、パーソナル・コンピュータまたはコンピュータ・ハードウェア構成要素、サーバまたは他のネットワーク化ハードウェア構成要素、ハンドヘルド・デバイス、タブレット・コンピュータ、電子ノートブック、カメラ、電話、ミュージック・プレーヤ、無線デバイス、ディスプレイ、チップ・セット、ゲーム、車両または他の知られているシステムを含むことができる。
【００７１】
本開示は、様々な変更態様およびその実施態様における代替形態が可能であるが、図面には一例として特定の実施形態が示されており、また、本明細書において詳細に説明された。しかしながら本開示には、開示されている特定の形態に限定されることは意図されていない。そうではなく、本開示は、以下の添付の特許請求の範囲およびそれらの合法的等価物によって定義されている本開示の範囲の範疇であるあらゆる変更態様、組合せ、等価物、変形形態および代替を包含している。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【国際調査報告】
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