(57)【要約】本発明の実施形態は、第１のインターフェースを介してＭバイトを受信するステップと、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップであって、ＭおよびＬは１以上の整数であり、ＬはＭ未満であるステップと、第２のインターフェースに対してカプセル化されたＬバイトの交換を行うステップと、カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得するステップと、第２のインターフェースを介して、デカプセル化されたＬバイトを送信するステップとを含む。
2020532237.tif 000002
【特許請求の範囲】
【請求項１】
第１のインターフェースを介してＭバイトを受信するステップと、
前記ＭバイトのうちのＬバイトをカプセル化して、カプセル化されたＬバイトを取得するステップであって、ＭおよびＬは１以上の整数であり、ＬはＭ未満であるステップと、
第２のインターフェースに対して前記カプセル化されたＬバイトの交換を行うステップと、
前記カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得するステップと、
前記第２のインターフェースを介して、前記デカプセル化されたＬバイトを送信するステップと
を含む交換方法。
【請求項２】
前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得する前に、前記方法は、
前記第１のインターフェースを介して、前記Ｍバイトに対応するＭビットを受信するステップであって、前記Ｍビットの各々は対応するバイトのステータスを示すために使用されるステップをさらに含み、
前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップは、
前記Ｍバイトに対応する前記Ｍビットに基づいて前記Ｍバイトのうちの前記Ｌバイトをカプセル化し、前記カプセル化されたＬバイトを取得するステップを含む、請求項１に記載の方法。
【請求項３】
前記第１のインターフェースは第１のメディア独立インターフェースであり、前記第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号とを含み、Ｓは１より大きい整数であり、
第１のインターフェースを介してＭバイトを受信するステップは、
前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するステップを含み、
前記第１のインターフェースを介して、前記Ｍバイトに対応する前記Ｍビットを受信するステップは、
前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するステップを含む、請求項２に記載の方法。
【請求項４】
前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するステップは、
前記Ｓ個の受信データ信号を使用してＴバイトグループを受信するステップを含み、Ｔは１以上の整数であり、各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、前記Ｔバイトグループは第１のバイトグループを含み、
前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するステップは、
前記１つの受信制御信号を使用してＴビットグループを受信するステップを含み、各ビットグループはＳビットを含み、前記Ｔビットグループの各々は前記Ｔバイトグループの１つに対応し、前記Ｔビットグループは第１のビットグループを含み、前記第１のビットグループは前記第１のバイトグループに対応する、請求項３に記載の方法。
【請求項５】
前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップは、
前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであることを判定するステップと、
前記Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得するステップであって、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であるステップと、
前記Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得するステップであって、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるステップを含む、請求項４に記載の方法。
【請求項６】
前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定するステップは、
前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、および
前記第１のビットグループが上位ビットを含む場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するステップ、または、
前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＳバイトまたはＴバイトを含む場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、および
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｓバイトまたは前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するステップ、または、
前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＴバイトを含む場合、前記第１のバイトグループの前記バイトは前記第１タイプのバイトであると判定するステップ、および
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトは前記第２タイプのバイトであると判定するステップを含む、請求項５に記載の方法。
【請求項７】
前記カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、前記カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む、請求項５に記載の方法。
【請求項８】
第２のインターフェースに対して前記カプセル化されたＬバイトの交換を行うステップは、
第１の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第１タイプのＬ１バイトの交換を行うステップと、
第２の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第２タイプのＬ２バイトの交換を行うステップと
を含む、請求項５に記載の方法。
【請求項９】
前記カプセル化されたＬバイトをデカプセル化してカプセル化されたＬバイトを取得するステップは、
前記カプセル化された第１タイプのＬ１バイトをデカプセル化して、デカプセル化された第１タイプのＬ１バイトおよび前記第１タイプのＬ１バイトのカプセル化情報を取得するステップと、
前記カプセル化された第２タイプのＬ２バイトをデカプセル化して、デカプセル化された第２タイプのＬ２バイトおよび前記第２タイプのＬ２バイトのカプセル化情報を取得するステップとを含み、
前記デカプセル化されたＬバイトを前記第２のインターフェースを介して送信するステップは、
前記デカプセル化された第１タイプのＬ１バイトおよび前記デカプセル化された第２タイプのＬ２バイトを、前記第１タイプのＬ１バイトの前記カプセル化情報および前記第２タイプのＬ２バイトの前記カプセル化情報に基づいて、前記第２のインターフェースを介して送信するステップを含む、請求項５に記載の方法。
【請求項１０】
第１のインターフェースを介してＭバイトを受信し、前記ＭバイトのうちのＬバイトをカプセル化して、カプセル化されたＬバイトを取得するように構成された第１のインターフェース回路であって、ＭおよびＬは１以上の整数であり、ＬはＭ未満である、第１のインターフェース回路と、
第２のインターフェース回路に対して前記カプセル化されたＬバイトの交換を行うように構成された交換回路と、
前記カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得し、第２のインターフェースを介して、前記デカプセル化されたＬバイトを送信するように構成された前記第２のインターフェース回路と
を備えた交換装置。
【請求項１１】
前記第１のインターフェース回路は、前記第１のインターフェースを介して前記Ｍバイトを受信し、前記第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信し、前記Ｍビットの各々は対応するバイトのステータスを示すために使用され、前記Ｍバイトに対応する前記Ｍビットに基づいて、前記Ｍバイトのうちの前記Ｌバイトをカプセル化して前記カプセル化されたＬバイトを取得するように特に構成された、請求項１０に記載の交換装置。
【請求項１２】
前記第１のインターフェースは第１のメディア独立インターフェースであり、前記第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号とを含み、Ｓは１より大きい整数であり、
第１のインターフェース回路が第１のインターフェースを介してＭバイトを受信するように構成されることは、
前記第１のインターフェース回路が前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するように構成されることを含み、
前記第１のインターフェース回路が前記第１のインターフェースを介して、前記Ｍバイトに対応するＭビットを受信するように構成されることは、
前記第１のインターフェース回路が前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するように構成されること含む、請求項１１に記載の交換装置。
【請求項１３】
前記第１のインターフェース回路が前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するように構成されることは、
前記第１のインターフェース回路がＳ個の受信データ信号を使用してＴバイトグループを受信するように構成されることを含み、Ｔは１以上の整数であり、各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、前記Ｔバイトグループは第１のバイトグループを含み、
前記第１のインターフェース回路が前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するように構成されることは、
前記第１のインターフェース回路が前記１つの受信制御信号を使用してＴビットグループを受信するように構成されることを含み、各ビットグループはＳビットを含み、前記Ｔビットグループの各々は前記Ｔバイトグループの１つに対応し、前記Ｔビットグループは第１のビットグループを含み、前記第１のビットグループは前記第１のバイトグループに対応する、請求項１２に記載の交換装置。
【請求項１４】
第１のインターフェース回路が前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するように構成されることは、
前記第１のインターフェース回路が前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであることを判定し、前記Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得し、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であり、前記Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得し、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるように構成されることを含む、請求項１３に記載の交換装置。
【請求項１５】
前記第１のインターフェース回路が前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定するように構成されることは、
前記第１のインターフェース回路が、前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、および前記第１のビットグループが上位ビットを含む場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するように構成され、または、
前記第１のインターフェース回路が、前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＳバイトまたはＴバイトを含む場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、および前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｓバイトまたは前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するように構成され、または、
前記第１のインターフェース回路が、前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＴバイトを含む場合、前記第１のバイトグループの前記バイトは前記第１タイプのバイトであると判定し、および前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトは前記第２タイプのバイトであると判定するように構成されることを含む、請求項１４に記載の交換装置。
【請求項１６】
前記カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、前記カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む、請求項１４に記載の交換装置。
【請求項１７】
交換回路が第２のインターフェースに対して前記カプセル化されたＬバイトの交換を行うように構成されることは、
前記交換装置が第１の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第１タイプのＬ１バイトの交換を行い、第２の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第２タイプのＬ２バイトの交換を行うように構成されることを含む、請求項１４に記載の交換装置。
【請求項１８】
前記第２のインターフェース回路が前記カプセル化されたＬバイトをデカプセル化してカプセル化されたＬバイトを取得するように構成されることは、
前記第２のインターフェース回路が前記カプセル化された第１タイプのＬ１バイトをデカプセル化して、デカプセル化された第１タイプのＬ１バイトおよび前記第１タイプのＬ１バイトのカプセル化情報を取得し、前記カプセル化された第２タイプのＬ２バイトをデカプセル化してデカプセル化された第２タイプのＬ２バイトおよび前記第２タイプのＬ２バイトのカプセル化情報を取得するように構成されることを含み、
前記第２のインターフェース回路が前記デカプセル化されたＬバイトを第２のインターフェースを介して送信するように構成されることは、
前記第２のインターフェース回路が前記デカプセル化された第１タイプのＬ１バイトおよび前記デカプセル化された第２タイプのＬ２バイトを、前記第１タイプのＬ１バイトの前記カプセル化情報および前記第２タイプのＬ２バイトの前記カプセル化情報に基づいて、前記第２のインターフェースを介して送信するように構成されることを含む、請求項１４に記載の交換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、通信技術の分野に関し、特に、交換方法および装置に関する。
【背景技術】
【０００２】
米国電気電子技術者協会（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ、ＩＥＥＥ）の８０２．３標準に基づいて規定されたイーサネットは、サービスインターフェースとして様々なシナリオに適用され、大成功を収めている。ただし、テクノロジーの開発に伴い、帯域幅の粒度の差が拡大すると、既存の帯域幅の粒度と実際のアプリケーションで期待される帯域幅の粒度との間に大きなギャップが生じる可能性が高くなる。メインストリームに必要なアプリケーション帯域幅は、どのタイプのイーサネット標準レートにも属さない場合がある。例えば、１００ＧＥを使用して５０Ｇｂｐｓサービスを伝送すると、結果としてリソースが無駄になる。ただし、現在、２００Ｇｂｐｓサービスの伝送に利用可能なイーサネット標準粒度はない。柔軟な帯域幅のポート（仮想接続）は、１つ以上のイーサネット物理インターフェースを共有することが期待されており、例えば、２つの４０ＧＥポートと２つの１０ＧＥポートが１つの１００Ｇ物理インターフェースを共有する。その結果、フレキシブルイーサネット（Ｆｌｅｘｉｂｌｅ  Ｅｔｈｅｒｎｅｔ、ＦｌｅｘＥ）の概念が出現した。具体的には、柔軟な帯域幅ポートのアプリケーション要件を満たすために、いくつかのイーサネット物理層（Ｐｈｙｓｉｃａｌ  ｌａｙｅｒ、ＰＨＹ）装置がＦｌｅｘＥグループとして結合され、物理層チャネライゼーション（サブレート）などの機能が提供される。ＦｌｅｘＥによって提供されるメディアアクセス制御（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ、ＭＡＣ）レートは、単一のＰＨＹ（ボンディングを介して実装される）のレートよりも大きい場合があるか、または単一のＰＨＹ（チャネライゼーションを介して実装される）のレートよりも低い場合がある。
【０００３】
従来技術では、ＦｌｅｘＥグループ間の交換は、ＰＣＳ層６４Ｂ／６６Ｂビットブロックに基づいている。この交換では、単一ビットブロックのバイトを識別して、選択的な交換を実装することはできない。受信信号の有効帯域幅が比較的低い場合、交換後に得られる伝送信号の有効帯域幅も比較的低く、それによりリンク帯域幅の浪費を引き起こす。
【発明の概要】
【０００４】
本発明の実施形態は、リンク帯域幅の浪費を回避するための交換方法および装置を提供する。
【０００５】
第１の態様によれば、第１のインターフェースを介してＭバイトを受信するステップと、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップであって、ＭおよびＬは１以上の整数であり、ＬはＭ未満であるステップと、第２のインターフェースに対してカプセル化されたＬバイトの交換を行うステップと、カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得するステップと、第２のインターフェースを介して、デカプセル化されたＬバイトを送信するステップとを含む交換方法が提供される。
【０００６】
Ｍバイトは、第１のインターフェースを使用することにより識別される。識別されたＭバイトは選択的にカプセル化および交換され、不要なバイトは破棄され、カプセル化および交換に含まれない場合がある。これにより、リンク帯域幅の使用率を向上させ、交換ユニットの交換負荷を軽減することができる。通常、バイトはデータバイトと制御バイトとに分類され得る。通常、データバイトは破棄することができない。不要なまたはアイドルの制御バイトはすべて無視され、カプセル化および交換には含まれないことがある。カプセル化および交換には、必要な制御バイトと、制御バイトに続く１つ以上のデータバイトが含まれる。識別できない制御バイトと、制御バイトに続く１つ以上のデータバイトは、必要に応じて無視され得るか、または必要に応じてカプセル化および交換に含まれ得る。識別できない制御バイトと制御バイトに続く１つ以上のデータバイトの交換が行われる場合、ダウンストリームノードはこれらのバイトを識別しようとし得る。
【０００７】
可能な設計において、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得する前に、方法は、第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信するステップであって、Ｍビットの各々は対応するバイトのステータスを示すために使用されるステップをさらに含み、カプセル化されたＬバイトを取得するためにＭバイトのうちのＬバイトをカプセル化するステップは、Ｍバイトに対応するＭビットに基づいてＭバイトのうちのＬバイトをカプセル化し、カプセル化されたＬバイトを取得するステップを含む。
【０００８】
Ｍバイトに対応するＭビットは、第１のインターフェースを介して受信され、Ｍビットのそれぞれは、対応するバイトの状態を示すために使用される。Ｍバイトは、Ｍビットを使用して効果的に識別され、破棄する不要なバイトと、カプセル化および交換に必要なバイトを識別し得る。
【０００９】
可能な設計において、第１のインターフェースは第１のメディア独立インターフェースであり、第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号とを含み、Ｓは１より大きい整数であり、第１のインターフェースを介してＭバイトを受信するステップは、Ｓ個の受信データ信号を使用してＭバイトを受信するステップを含み、第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信するステップは、１つの受信制御信号を使用して、Ｍバイトに対応するＭビットを受信するステップを含む。
【００１０】
可能な設計において、Ｓ個の受信データ信号を使用してＭバイトを受信するステップは、Ｓ個の受信データ信号を使用してＴバイトグループを受信するステップを含み、Ｔは１以上の整数であり、各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、Ｔバイトグループは第１のバイトグループを含み、１つの受信制御信号を使用して、Ｍバイトに対応するＭビットを受信するステップは、１つの受信制御信号を使用してＴビットグループを受信するステップを含み、各ビットグループはＳビットを含み、Ｔビットグループの各々はＴバイトグループの１つに対応し、Ｔビットグループは第１のビットグループを含み、第１のビットグループは第１のバイトグループに対応する。
【００１１】
Ｍバイトはグループ化され、Ｍバイトに対応するＭビットもグループ化され、各ビットグループはＳビットを含み、対応するバイトグループはＳビットを使用して識別される。これにより、システムの複雑さとコストを効果的に削減することができる。
【００１２】
可能な設計において、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップは、第１のバイトグループに対応する第１のビットグループに基づいて、第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであることを判定するステップと、Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得するステップであって、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であるステップと、Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得するステップであって、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるステップを含む。
【００１３】
バイトは２つのタイプに分類され、２つのタイプのバイトに対して異なるカプセル化および交換ポリシーを実施することができる。
【００１４】
可能な設計において、第１のバイトグループに対応する第１のビットグループに基づいて、第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定するステップは、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、第１のバイトグループのバイトが第２タイプのバイトであると判定し、または、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＳバイトまたはＴバイトを含む場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＳバイトまたはＴバイトを含まない場合、第１のバイトグループのバイトが第２タイプのバイトであると判定し、または、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＴバイトを含む場合、第１のバイトグループのバイトは第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＴバイトを含まない場合、第１のバイトグループのバイトは第２タイプのバイトであると判定するステップを含む。
【００１５】
可能な設計において、カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む。
【００１６】
可能な設計において、第２のインターフェースに対してカプセル化されたＬバイトの交換を行うステップは、第１の論理交換プレーンを使用することにより、第２のインターフェースに対してカプセル化された第１タイプのＬ１バイトの交換を行うステップと、第２の論理交換プレーンを使用することにより、第２のインターフェースに対してカプセル化された第２タイプのＬ２バイトの交換を行うステップとを含む。
【００１７】
可能な設計において、カプセル化されたＬバイトをデカプセル化してカプセル化されたＬバイトを取得するステップは、カプセル化された第１タイプのＬ１バイトをデカプセル化して、デカプセル化された第１タイプのＬ１バイトおよび第１タイプのＬ１バイトのカプセル化情報を取得するステップと、カプセル化された第２タイプのＬ２バイトをデカプセル化してデカプセル化された第２タイプのＬ２バイトおよび第２タイプのＬ２バイトのカプセル化情報を取得するステップを含み、デカプセル化されたＬバイトを第２のインターフェースを介して送信するステップは、デカプセル化された第１タイプのＬ１バイトおよびデカプセル化された第２タイプのＬ２バイトを、第１タイプのＬ１バイトのカプセル化情報および第２タイプのＬ２バイトのカプセル化情報に基づいて、第２のインターフェースを介して送信するステップを含む。
【００１８】
第２の態様によれば、第１のインターフェースを介してＭバイトを受信し、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するように構成された第１のインターフェース回路であって、ＭおよびＬは１以上の整数であり、ＬはＭ未満である回路、第２のインターフェース回路に対してカプセル化されたＬバイトの交換を行うように構成された交換回路、およびカプセル化されたＬバイトをデカプセル化してデカプセル化されたＬバイトを取得し、デカプセル化されたＬバイトを第２のインターフェースを介して送信するように構成された第２のインターフェース回路を含む交換装置が提供される。
【００１９】
可能な設計において、第１のインターフェース回路は、第１のインターフェースを介してＭバイトを受信し、第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信し、Ｍビットの各々は、対応するバイトのステータスを示すために使用され、Ｍバイトに対応するＭビットに基づいてＭバイトのうちのＬバイトをカプセル化して、カプセル化されたＬバイトを取得するように特に構成される。
【００２０】
可能な設計において、第１のインターフェースは第１のメディア独立インターフェースであり、第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号を含み、Ｓは１より大きい整数であり、第１のインターフェース回路が、第１のインターフェースを介してＭバイトを受信するように構成されることは、第１のインターフェース回路が、Ｓ個の受信データ信号を使用することによりＭバイトを受信するように構成されることを含み、第１のインターフェース回路が、第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信するように構成されることは、第１のインターフェース回路が、１つの受信制御信号を使用して、Ｍバイトに対応するＭビットを受信するように構成されることを含む。
【００２１】
可能な設計において、第１のインターフェース回路が、Ｓ個の受信データ信号を使用してＭバイトを受信するように構成されることは、第１のインターフェース回路が、Ｓ個の受信データ信号を使用してＴバイトグループを受信するように構成されることを含み、Ｔは１以上の整数で、各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、Ｔバイトグループは第１のバイトグループを含み、第１のインターフェース回路が、１つの受信制御信号を使用して、Ｍバイトに対応するＭビットを受信するように構成されることは、第１のインターフェース回路が、１つの受信制御信号を使用してＴビットグループを受信するように構成されることを含み、各ビットグループはＳビットを含み、ＴビットグループのそれぞれはＴバイトグループの１つに対応し、Ｔビットグループは第１のビットグループを含み、第１のビットグループは第１のバイトグループに対応する。
【００２２】
可能な設計において、第１のインターフェース回路は、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するように構成されることは、第１のインターフェース回路は、第１のバイトグループに対応する第１のビットグループに基づいて、第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定し、Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得し、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であり、Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得し、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるように構成されることを含む。
【００２３】
可能な設計において、第１のインターフェース回路が、第１のバイトグループに対応する第１のビットグループに基づいて、第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定するように構成されることは、第１のインターフェース回路が、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、第１のバイトグループのバイトが第２タイプのバイトであると判定するように構成されること、または、第１のインターフェース回路が、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位を含む場合、かつ第１のビットグループがＳバイトまたはＴバイトを含む場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＳバイトまたはＴバイトを含まない場合、第１のバイトグループのバイトが第２タイプのバイトであると判定するように構成されること、または、第１のインターフェース回路が、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＴバイトを含む場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＴバイトを含まない場合、第１のバイトグループのバイトが第２タイプのバイトであると判定するように構成されることを含む。
【００２４】
可能な設計において、カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む。
【００２５】
可能な設計において、交換回路は、第２のインターフェースに対してカプセル化されたＬバイトの交換を行うように構成されることは、交換回路が、第１の論理交換プレーンを使用して、カプセル化された第１タイプのＬ１バイトを第２のインターフェースに対して交換し、第２の論理交換プレーンを使用して、第２のインターフェースに対してカプセル化された第２タイプのＬ２バイトの交換を行うように構成されることを含む。
【００２６】
可能な設計において、第２のインターフェース回路が、カプセル化されたＬバイトをデカプセル化してデカプセル化されたＬバイトを取得するように構成されることは、第２のインターフェース回路が、カプセル化された第１タイプのＬ１バイトをデカプセル化してデカプセル化された第１タイプのＬ１バイトおよび第１タイプのＬ１バイトのカプセル化情報を取得し、カプセル化された第２タイプのＬ２バイトをデカプセルして、デカプセル化された第２タイプのＬ２バイトおよび第２タイプのＬ２バイトのデカプセル化情報を取得するように構成されることを含み、第２のインターフェース回路が、第２のインターフェースを介してデカプセル化されたＬバイトを送信するように構成されることは、第２のインターフェース回路が、第１タイプのＬ１バイトのカプセル化情報および第２タイプのＬ２バイトのカプセル化情報に基づいて、第２のインターフェースを介して、デカプセル化された第１タイプのＬ１バイトおよびデカプセル化された第２タイプのＬ２バイトを送信するように構成されることを含む。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態による交換方法の概略フローチャートである。
【図２】本発明の実施形態によるＭＩＩインターフェース階層の概略図である。
【図３】本発明の実施形態によるイーサネットフレームのフレームフォーマットの概略図である。
【図４Ａ】本発明の実施形態によるＣＧＭＩＩインターフェースの伝送信号の概略図である。
【図４Ｂ】本発明の実施形態によるＣＧＭＩＩインターフェースの受信信号の概略図である。
【図５】本発明の実施形態によるＰＣＳ層コーディングのためのコードパターン定義の概略図である。
【図６】本発明の実施形態による交換装置の概略構造図である。
【図７Ａ】本発明の実施形態による別の交換装置の概略構造図である。
【図７Ｂ】本発明の実施形態によるさらに別の交換装置の概略構造図である。
【発明を実施するための形態】
【００２８】
本発明の目的、技術的解決策、および利点をより明確かつより理解しやすくするために、以下では、添付の図面および実施形態を参照して本発明をさらに詳細に説明する。
【００２９】
本発明の実施形態で提供される技術的解決策は、フレキシブルイーサネットに適用されてもよく、または、例えば、イーサネット、光伝送ネットワーク（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒ、ＯＴＮ）、もしくは同期デジタル階層（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ、ＳＤＨ）ネットワークなどの別のタイプのネットワークに適用されてもよい。本発明の実施形態は、主にフレキシブルイーサネットを例として使用して説明される。
【００３０】
図１は、本発明の実施形態による交換方法の概略フローチャートである。この方法は、次の手順を含む。
【００３１】
Ｓ１０１。第１のインターフェースを介してＭバイトを受信する。
【００３２】
Ｓ１０２。ＭバイトのうちのＬバイトをカプセル化して、カプセル化されたＬバイトを取得し、ＭおよびＬは１以上の整数であり、ＬはＭ未満である。
【００３３】
Ｓ１０３。第２のインターフェースに対してカプセル化されたＬバイトの交換を行う。
【００３４】
Ｓ１０４。カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得する。
【００３５】
Ｓ１０５。第２のインターフェースを介して、デカプセル化されたＬバイトを送信する。
【００３６】
本発明のこの実施形態では、Ｍバイトは、第１のインターフェースを使用することにより識別される。識別されたＭバイトは選択的にカプセル化および交換が行われ、不要なバイトは破棄され、カプセル化および交換に含まれない場合がある。これにより、リンク帯域幅の使用率を向上させ、交換ユニットの交換負荷を軽減することができる。通常、バイトはデータバイトと制御バイトとに分類され得る。通常、データバイトは破棄することができない。不要なまたはアイドルの制御バイトはすべて無視され、カプセル化および交換には含まれない場合がある。カプセル化および交換には、必要な制御バイトと、制御バイトに続く１つ以上のデータバイトが含まれる。識別できない制御バイトと、制御バイトに続く１つ以上のデータバイトは、必要に応じて無視され得るか、または必要に応じてカプセル化および交換に含まれ得る。識別できない制御バイトおよび制御バイトに続く１つ以上のデータバイトの交換が行われる場合、ダウンストリームノードはこれらのバイトを識別しようとし得る。
【００３７】
可能な設計において、Ｍバイトに対応するＭビットは、第１のインターフェースを介して受信され得る。Ｍビットのそれぞれは、対応するバイトのステータスを示すために使用される。ＭバイトのうちのＬバイトは、Ｍバイトに対応するＭビットに基づいてカプセル化され、カプセル化されたＬバイトが取得される。つまり、Ｍバイトに対応するＭビットに基づいて、アイドルバイトまたは別の不要なバイトを選択して廃棄し得るか、または所望のＬバイトをカプセル化および交換用に直接選択する。バイト選択は、例えばネットワーク管理者による指定など、別の方法で実行してもよい。これは、本発明のこの実施形態では限定されない。
【００３８】
フレキシブルイーサネットの場合、バイト受信および識別のために、メディア独立インターフェース（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ、ＭＩＩ）インターフェースを選択し得る。ＭＩＩインターフェースは、メディアアクセス制御（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ、ＭＡＣ）層／調整サブ層（Ｒｅｃｏｎｃｉｌｉａｔｉｏｎ  Ｓｕｂ−ｌａｙｅｒ、ＲＳ）と物理コーディングサブ層（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂ−ｌａｙｅｒ、ＰＣＳ）との間のインターフェースである。図２は、本発明の実施形態によるＭＩＩインターフェース階層の概略図である。ＭＩＩインターフェース階層は、ＭＡＣ／ＲＳ層２０１、ＰＣＳ層２０３、および物理媒体接続（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ａｔｔａｃｈｍｅｎｔ、ＰＭＡ）サブ層／物理媒体依存（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉｕｍ  Ｄｅｐｅｎｄｅｎｔ、ＰＭＤ）サブ層２０４を含み、ＭＩＩインターフェース２０２は、ＭＡＣ／ＲＳ層２０１とＰＣＳ層２０３との間にある。信号伝送方向は上から下への方向であり、信号受信方向は下から上への方向である。ＭＩＩインターフェースには多くの種類がある。一般的なＭＩＩインターフェースは、ＭＩＩ、縮小メディア独立インターフェース（Ｒｅｄｕｃｅｄ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ、ＲＭＩＩ）、１Ｇｂｐｓメディア独立インターフェース（Ｇｂｐｓ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ、ＧＭＩＩ）、１０Ｇｂｐｓメディア独立インターフェース（１０Ｇｂｐｓ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ、ＸＧＭＩＩ）、４０Ｇｂｐｓメディア独立インターフェース（４０Ｇｂｐｓ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ、ＸＬＧＭＩＩ）、１００Ｇｂｐｓメディア独立インターフェース（１００Ｇｂｐｓ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ、ＣＧＭＩＩ）などを含む。受信方向は例として使用される。１つのＭＩＩインターフェースは１つの受信制御信号およびＳ個の受信データ信号を含み、Ｓは１より大きい整数である。例えば、１つのＣＧＭＩＩインターフェースは１つの受信制御信号と８つの受信データ信号を含む。したがって、Ｍバイトは、ＭＩＩインターフェースのＳ個の受信データ信号を使用して受信され得、Ｍバイトに対応するＭビットは、ＭＩＩインターフェースの１つの受信制御信号を使用して受信される。
【００３９】
図３は、本発明の実施形態によるイーサネットフレームのフレームフォーマットの概略図である。イーサネットフレームは、７バイトのプリアンブル、１バイトのフレーム開始デリミタ、６バイトの宛先ＭＡＣアドレス、６バイトの送信元ＭＡＣアドレス、２バイトの長さ、２バイトのタイプ、４６バイトから１５００バイトのデータおよびパディング、ならびに４バイトのフレームチェックシーケンスを含む。プリアンブルは主に同期に使用され、フレーム開始デリミタは主に次のバイトが宛先ＭＡＣフィールドであることを示すために使用される。イーサネットフレーム間にパケット間ギャップ（Ｉｎｔｅｒｐａｃｋｅｔ  Ｇａｐ、ＩＰＧ）がある。図３に示すイーサネットフレームのフレームフォーマットは、図２のＭＡＣ／ＲＳ層２０１の例示的なフレームフォーマットであり得る。
【００４０】
図４Ａは、本発明の実施形態によるＣＧＭＩＩインターフェースの伝送信号の概略図である。ＣＧＭＩＩインターフェースは、ＭＡＣ／ＲＳ層からＰＣＳ層に信号を送信するように構成されている。ＭＡＣ／ＲＳ層からＰＣＳ層に信号が送信される例を説明のために使用する。上から下に、１つの伝送クロック（Ｔｒａｎｓｍｉｔ  Ｃｌｏｃｋ、ＴＸ＿ＣＬＫ）信号、１つの伝送制御（Ｔｒａｎｓｍｉｔ  Ｃｏｎｔｒｏｌ、ＴＸＣ）信号、および８つの伝送データ（Ｔｒａｎｓｍｉｔ  Ｄａｔａ、ＴＸＤ）信号が順番にある。１クロックサイクルで、１つのＴＸＣ信号は８ビット、例えば０ｘＦＦまたは０ｘ０１を含み、各ＴＸＤ信号は１バイトを含み、８つのＴＸＤ信号は合計８バイトを含み、各バイトはＴＸＣ信号の１ビットに対応する。対応するバイトが制御バイトの場合、対応するビットは上位ビットとして設定され、対応するバイトがデータバイトの場合、対応するビットは下位ビットとして設定される。第１のサイクルでは、すべてのバイトが制御バイト（アイドルバイトＩ）であり、８バイトに対応する８ビットがすべて上位ビットとして設定され、すなわち０ｘＦＦである。第２のサイクルでは、第１のＴＸＤ信号が制御バイト（開始バイトＳ）であり、対応するビットが上位ビットとして設定される。第２のＴＸＤ信号から第８のＴＸＤ信号はデータバイトであり、対応するビットは下位ビットとして設定され、Ｄｐはプリアンブルデータバイト、フレームの開始デリミタ（Ｓｔａｒｔ  ｏｆ  Ｆｒａｍｅ  Ｄｅｌｉｍｉｔｅｒ、ＳＦＤ）はフレームの開始デリミタバイト、および８バイトに対応する８ビットは０ｘ０１である。第３から第７のサイクルでは、すべてのバイトがデータバイトであり、図２に示すフレーム構造における宛先ＭＡＣアドレス、送信元ＭＡＣアドレス、長さ、タイプ、データおよびパディング、フレーム構造内のフレームチェックシーケンスなどの情報を伝送するために使用され、８バイトに対応する８ビットはすべて０ｘ００である。第８のサイクルでは、第１の２つのＴＸＤ信号はデータバイトであり、第３のＴＸＤ信号から第８のＴＸＤ信号は制御バイトであり、Ｔは終了バイトであり、Ｉはアイドルバイトであり、８バイトに対応する８ビットは０ｘＦＣである。
【００４１】
図４Ｂは、本発明の実施形態によるＣＧＭＩＩインターフェースの受信信号の概略図である。ＣＧＭＩＩインターフェースは、ＰＣＳ層がＭＡＣ／ＲＳ層から信号を受信するために使用される。ＰＣＳ層によりＭＡＣ／ＲＳ層から信号を受信する例を説明のために使用する。上から下に、１つの受信クロック（Ｒｅｃｅｉｖｅｄ  Ｃｌｏｃｋ、ＲＸ＿ＣＬＫ）信号、１つの受信制御（Ｒｅｃｅｉｖｅｄ  Ｃｏｎｔｒｏｌ、ＲＸＣ）信号、および８つの受信データ（Ｒｅｃｅｉｖｅｄ  Ｄａｔａ、ＲＸＤ）信号が順番にある。１クロックサイクルで、１つのＲＸＣ信号は８ビット、例えば０ｘＦＦまたは０ｘ０１を含み、各ＲＸＤ信号は１バイトを含み、８つのＲＸＤ信号は合計８バイトを含み、各バイトはＲＸＣ信号の１ビットに対応する。対応するバイトが制御バイトの場合、対応するビットは上位ビットであり、対応するバイトがデータバイトである場合、対応するビットは下位ビットである。ＲＸ＿ＣＬＫ信号、ＲＸＣ信号、およびＲＸＤ信号の説明は、図３のものと同様である。詳細はここでは再度説明しない。
【００４２】
図５は、本発明の実施形態によるＰＣＳ層コーディングのためのコードパターン定義の概略図である。図５は、６４Ｂ／６６Ｂエンコーディングを示している。ヘッダの２ビット「１０」または「０１」は６４Ｂ／６６Ｂビットブロックの同期ヘッダビットであり、後続の６４ビットはペイロードデータまたはプロトコルの搬送に使用される。各行はビットブロックコードパターン定義を表し、Ｄ０からＤ７はデータバイトを表し、Ｃ０からＣ７は制御バイトを表し、Ｓ０は開始バイトを表し、Ｔ０からＴ７は終了バイトを表す。１行目はデータブロックであり、データコードパターンであり、同期ヘッダビットは「０１」であり、後続のバイトはすべてデータバイトである。２行目、３行目、４行目は制御ブロックであり、同期ビットは「１０」である。２行目は主に周波数オフセットの適応に使用され、３行目および４行目の制御ブロックはもはや４０ＧＥ以上のレートでサポートされていない。５行目、６行目、および８行目は、順序付きセット（Ｏｒｄｅｒｅｄ  ｓｅｔ、Ｏ）コード制御ブロックであり、制御コードパターンであり、同期ビットは「１０」である。制御ブロックは、主に運用および保守管理に使用される。５行目と６行目の制御コードブロックは、もはや４０ＧＥ以上のレートではサポートされていない。７行目は開始ブロックであり、制御コードパターンであり、同期ヘッダビットは「１０」である。９行目から１６行目は、８種類の終了ブロックであり、制御コードパターンであり、同期ヘッダビットは「１０」である。
【００４３】
ＭＩＩインターフェースを介して７行目および９行目から１６行目の制御ブロックを伝送する方法については、図４Ｂを参照されたい。この方法は、ＭＩＩインターフェースを介して、他の制御ブロック、例えば、８行目の制御ブロックを伝送する方法に類似している。例えば、１サイクルでは、第１のＲＸＤ信号はＯコード制御バイト、第２から第４のＲＸＤ信号は合計３データバイト：Ｄ１、Ｄ２、およびＤ３、第５から第８のＲＸＤ信号は制御バイト（例えば、アイドルバイト）、および８バイトに対応する８ビットは０ｘＦ１である。
【００４４】
図６は、本発明の実施形態による交換装置の概略構造図である。交換デバイス６００は、２つのＦｌｅｘＥインターフェース：６０１１および６０１２を含み、さらに２つのＸＧＥインターフェース：６０６１および６０６２を含む。図６において、交換ユニット６０４は、異なるインターフェースに対して受信された信号の交換を行ってよく、これは主に４つのタイプの交換を含む。第１のタイプは、ＦｌｅｘＥインターフェースからＦｌｅｘＥインターフェースへの交換である。第２のタイプは、ＸＧＥインターフェースからＸＧＥインターフェースへの交換である。第３のタイプは、ＦｌｅｘＥインターフェースからＸＧＥインターフェースへの交換である。第４のタイプは、ＸＧＥインターフェースからＦｌｅｘＥインターフェースへの交換である。
【００４５】
ＦｌｅｘＥインターフェース処理モジュールによって処理された後、ＦｌｅｘＥインターフェースから受信された信号は、ＭＩＩインターフェースを介して交換ユニット６０４に送信され得る。ＦｌｅｘＥインターフェース処理モジュールの処理は、ＰＭＡ、ＰＭＤ、またはＰＣＳなどの処理であり得る。
【００４６】
可能な設計において、ＰＣＳ処理で６４Ｂ／６６Ｂコードブロックストリームが取得され、図５および図４Ａに示すように、６４Ｂ／６６Ｂコードブロックストリームを復号化し、そしてＭＩＩインターフェースに送信する必要がある。例えば、ＭＩＩインターフェースへのデータコードブロックの伝送中に、同期ヘッダ「０１」が除去され、データバイトＤ０からＤ７がそれぞれＴＸＤ信号の８つのチャネルに送信される。さらに、データタイプを識別するために、ＴＸＣ信号の８ビットに低レベルが設定される。制御コードブロックの場合、制御文字はＭＩＩ制御文字に変換されてから対応するチャネルに伝送され、ＴＸＣ信号の対応するビットに高レベルが設定される。制御コードブロック内のデータバイトは、対応するＭＩＩチャネルにデータとして伝送され、ＴＸＣ信号の対応するビットに低レベルが設定される。
【００４７】
ＸＧＥインターフェース処理モジュールによって処理された後、ＸＧＥインターフェースから受信された信号は、ＭＩＩインターフェースを介して交換ユニット６０４に送信され得る。ＸＧＥインターフェース処理モジュールの処理は、ＰＭＡ、ＰＭＤ、またはＰＣＳなどの処理であり得る。
【００４８】
ＸＧＥインターフェースは、１０ＧＥインターフェース、４０ＧＥインターフェースなどであってもよく、非ＦｌｅｘＥインターフェースである。もちろん、ＸＧＥインターフェースは、共通のパブリック無線インターフェース（Ｃｏｍｍｏｎ  Ｐｕｂｌｉｃ  Ｒａｄｉｏ  Ｉｎｔｅｒｆａｃｅ、ＣＰＲＩ）インターフェースであってもよい。ＸＧＥインターフェースがＣＰＲＩインターフェースの場合、８Ｂ／１０Ｂコードブロックストリームが取得される。８Ｂ／１０Ｂコードブロックストリームをトランスコードして、ＭＩＩインターフェースに送信する必要がある。８Ｂ／１０Ｂコードブロックは８ビットデータまたは制御にデコードされ、８オクテットごとに１つのグループとして使用され、ＭＩＩインターフェースの８つのチャネルに連続して送信される。データタイプまたは制御タイプに基づいて、ＴＸＣ信号の８ビットごとに低レベルまたは高レベルが設定される。
【００４９】
交換ユニット６０４によって交換が行われた後、信号は、処理のためにＭＩＩインターフェースを介してＦｌｅｘＥインターフェース処理モジュールに送信され、次いで、ＦｌｅｘＥインターフェースを介して別のデバイスに送信され得る。ＦｌｅｘＥインターフェース処理モジュールの処理は、ＰＭＡ、ＰＭＤ、またはＰＣＳなどの処理であり得る。
【００５０】
可能な設計において、ＭＩＩインターフェースによって受信されたバイトに対して、ＦｌｅｘＥインターフェース処理モジュールはバイトを６４Ｂ／６６Ｂコードブロックストリームにエンコードする。例えば、データバイトの場合、８つのデータバイトが６４Ｂ／６６Ｂコードブロックのビット２からビット６５に入れられ、同期ヘッダのビット０およびビット１が「０１」に設定される。制御バイトの場合、制御文字は６４Ｂ／６６Ｂコードブロック仕様で７ビット制御文字に変換され、制御文字位置（Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、またはＣ７として識別される）に入れられる。６４Ｂ／６６Ｂコードブロックでは、ビット２からビット９が６４Ｂ／６６Ｂコードブロック仕様の制御タイプに設定され、制御バイトに続くデータバイトが６４Ｂ／６６Ｂ制御ブロック内のデータ位置（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、またはＤ７として識別される）に入れられる。次に、制御バイトおよびデータバイトは、連続送信用の６４Ｂ／６６Ｂコードブロックストリームを形成する。
【００５１】
交換ユニット６０４によって交換が行われた後、信号は、処理のためにＭＩＩインターフェースを介してＸＧＥインターフェース処理モジュールに送信され、次いで、ＸＧＥインターフェースを介して別のデバイスに伝送され得る。ＸＧＥインターフェース処理モジュールの処理は、ＰＭＡ、ＰＭＤ、またはＰＣＳなどの処理であり得る。
【００５２】
図７Ａは、本発明の実施形態による交換装置の概略構造図である。交換装置は、第１のインターフェース７０１および第２のインターフェース７０５を含む。第１のインターフェース回路７０２は、第１のインターフェース７０１および交換回路７０３に接続され、第２のインターフェース回路７０４は、第２のインターフェース７０５および交換回路７０３に接続される。第１のインターフェースおよび第２のインターフェースの両方がＭＩＩインターフェースである場合、２つのインターフェースは、図６の交換ユニット６０４に適用され得る。
【００５３】
第１のインターフェース回路７０２は、第１インターフェースを介してＭバイトを受信し、ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するように構成され、ここでＭおよびＬは１以上の整数であり、ＬはＭより小さい。
【００５４】
交換回路７０３は、第２のインターフェース回路に対してカプセル化されたＬバイトの交換を行うように構成される。
【００５５】
第２のインターフェース回路７０４は、カプセル化されたＬバイトをデカプセル化してデカプセル化されたＬバイトを取得し、デカプセル化されたＬバイトを第２のインターフェースを介して送信するように構成される。
【００５６】
本発明のこの実施形態では、Ｍバイトは、第１のインターフェースを使用することにより識別される。識別されたＭバイトは選択的にカプセル化および交換が行われ、不要なバイトは破棄され、カプセル化および交換に含まれない場合がある。これにより、リンク帯域幅の使用率を向上させ、交換ユニットの交換負荷を軽減することができる。通常、バイトはデータバイトと制御バイトに分類され得る。通常、データバイトは破棄することができない。不要なまたはアイドルの制御バイトはすべて無視され、カプセル化および交換には含まれない場合がある。カプセル化および交換には、必要な制御バイトと、制御バイトに続く１つ以上のデータバイトとを含む。識別できない制御バイトと、制御バイトに続く１つ以上のデータバイトは、必要に応じて無視し得、または必要に応じてカプセル化および交換に含め得る。識別できない制御バイトおよび制御バイトに続く１つ以上のデータバイトの交換が行われる場合、ダウンストリームノードはこれらのバイトを識別しようとし得る。
【００５７】
可能な設計において、第１のインターフェース回路７０２は、第１のインターフェースを介してＭバイトを受信し、第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信し、ここでＭビットの各々は、対応するバイトのステータスを示すために使用され、Ｍバイトに対応するＭビットに基づいてＭバイトのうちのＬバイトをカプセル化し、カプセル化されたＬバイトを取得するように構成され得る。つまり、Ｍバイトに対応するＭビットに基づいて、アイドルバイトまたは別の不要なバイトを選択して廃棄し得るか、またはＬバイトがカプセル化および交換用に直接選択される。バイト選択は、例えばネットワーク管理者による指定など、別の方法で実行してもよい。これは、本発明のこの実施形態では限定されない。
【００５８】
可能な設計において、第１のインターフェースは第１のメディア独立インターフェースであり得、第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号を含み、Ｓは１より大きい整数である。第１のインターフェース回路は、Ｓ個の受信データ信号を使用してＭバイトを受信するように構成され、第１のインターフェース回路は、１つの受信制御信号を使用することにより、Ｍバイトに対応するＭビットを受信するようにさらに構成される。例えば、第１のインターフェースがＣＧＭＩＩインターフェースである場合、第１のインターフェースは１つの受信制御信号と８つの受信データ信号を含む。
【００５９】
バイトは、第１のメディア独立インターフェースを介して受信され、その後、バイトはカプセル化され交換が行われる。第１のインターフェースのピアエンドがＭＡＣ／ＲＳ層の場合、ＰＣＳ層処理は、第２のインターフェースにおいて交換が行われたバイトに対して実行される。例えば、ＰＣＳ層処理は、第２のインターフェース回路を使用して実行される。第１のインターフェースのピアエンドがＰＣＳ層である場合、ＭＡＣ／ＲＳ層処理は、第１のインターフェースから第２のインターフェースへの交換プロセスで実行されない。交換が行われたバイトが第２のインターフェースを介して送信された後、別の装置は、上位層処理のためにＭＡＣフレームを復元するためにＭＡＣ／ＲＳ層処理を実行してもよい。
【００６０】
可能な設計において、第１のインターフェース回路は、Ｓ個の受信データ信号を使用することによりＴバイトグループを受信するように構成され、ここで、Ｔは１以上の整数である。各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、Ｔのバイトグループは第１のバイトグループを含む。第１のインターフェース回路は、１つの受信制御信号を使用することにより、Ｔビットグループを受信するように構成される。各ビットグループはＳビットを含み、ＴビットグループのそれぞれはＴバイトグループの１つに対応し、Ｔビットグループは第１のビットグループを含み、第１のビットグループは第１のバイトグループに対応する。図４Ｂに示すように、１クロックサイクル内の８つのＲＸＤ信号の８バイトは１バイトグループと見なされ得、対応するＲＸＣ信号の８ビットは１ビットグループと見なされる。クロックサイクルの量は、バイトグループの量とビットグループの量を示す。もちろん、２クロックサイクルの８つのＲＸＤ信号の１６バイトは、代替として１バイトグループと見なし得る。
【００６１】
図７Ｂは、本発明の実施形態による交換装置の概略構造図である。交換装置は、第１のインターフェース７０１および第２のインターフェース７０５を含む。第１のインターフェース回路は、受信バイトを分類し、個別にカプセル化する。異なる論理交換プレーンを使用して第２のインターフェース回路に対して交換が行われた後、受信されたバイトは結合され、次いで第２のインターフェースを介して出力される。異なる論理交換プレーンは、図７Ｂの第１の論理交換プレーン７０３１および第２の論理交換プレーン７０３２である。
【００６２】
可能な設計において、第１のインターフェース回路７０２は、第１のバイトグループに対応する第１のビットグループに基づいて、第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定し、Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得し、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であり、Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得し、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるように構成される。
【００６３】
第１の論理交換プレーン７０３１および第２の論理交換プレーン７０３２は、機能的に独立した交換プレーンであり、物理的に同じ交換ネットワークまたは異なる交換ネットワークであってもよい。具体的には、物理交換ネットワークは回線交換ネットワークであり得、インターフェース回路は回線交換ネットワークを使用して直接相互接続される。物理交換ネットワークは、同期デジタル階層（Ｓｙｎｃｈｒｏｎｏｕｓ  ｄｉｇｉｔａｌｈｉｅｒａｒｃｈｙ、ＳＤＨ）／光トランスポートネットワーク（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｆｅｒ  ｎｅｔｗｏｒｋ、ＯＴＮ）で使用される時分割多重（ｔｉｍｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｉｎｇ、ＴＤＭ）交換を使用するＦｌｅｘＥであってもよい。カプセル化された第１タイプのＬ１バイトおよびカプセル化された第２タイプのＬ２バイトは別々にロードされ、例えば、交換のためにＳＤＨまたはＯＴＮの光チャネルデータユニットの仮想連結にロードされ得る。物理交換ネットワークはパケット交換ネットワークであってもよく、カプセル化された第１タイプのＬ１バイトおよびカプセル化された第２タイプのＬ２バイトは、交換のためにパケット交換ネットワークの交換セルに別々にロードされる。もちろん、他の交換ネットワークも使用してもよい。これは、本発明のこの実施形態では限定されない。可能な設計において、バイトをセルにロードするプロセス、仮想連結などはカプセル化プロセスである。これは、本発明のこの実施形態では限定されない。
【００６４】
本発明のこの実施形態では、受信されたバイトは分類され、その結果、異なる交換、管理、および制御ポリシーを実装に使用し得る。以下では、いくつかのバイト分類方法を説明する。
【００６５】
方法１：第１のインターフェース回路は、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、第１のバイトグループのバイトが第２タイプのバイトであると判定する。図４Ｂを参照すると、第３から第７サイクルに対応する５グループのＲＸＣ信号はすべて０ｘ００であり、すなわち、すべてのＲＸＣ信号は下位ビットであり、ＲＸＣ信号に対応するバイトは第１タイプのバイトに分類される。他のサイクルに対応するＲＸＣ信号には上位ビットを含み、ＲＸＣ信号に対応するバイトは第２タイプのバイトとして分類される。第１タイプのバイトに対応するすべてのデータは、フレーム構造内の必要なデータであり、削除できず、カプセル化する必要がある。カプセル化サイズは、交換回線の交換粒度に基づいて決定され得る。第２タイプのバイトは制御バイトを含み、選択的に破棄され得る。例えば、第１のサイクルの８バイトはすべてアイドルバイトであり、削除できる。第２のサイクルの８バイトは、第２のバイトのカプセル化に含まれる場合または含まれない場合があるが、これは８バイトが通常合意された形式であり、第２のインターフェースで復元できるためである。８サイクル目の８バイトの場合、最後の５バイトはアイドルバイトであり、削除されてよく、第３のバイトは終了バイトであり、削除されてから第２のインターフェースで復元される場合または設計の複雑さを軽減するために第２のバイトのカプセル化に含まれる場合があり、最初の２バイトはデータバイトであり、第２のバイトのカプセル化に含める必要がある。
【００６６】
方法２：第１のインターフェース回路は、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含み、第１のバイトグループがＳバイトまたはＴバイトを含む場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＳバイトまたはＴバイトを含まない場合、第１のバイトグループのバイトが第２タイプのバイトであると判定する。図４Ｂを参照すると、第３から第７サイクルに対応する５グループのＲＸＣ信号はすべて０ｘ００であり、すなわち、すべてのＲＸＣ信号は下位ビットであり、ＲＸＣ信号に対応するバイトは第１タイプのバイトに分類される。第２のサイクルに対応するビットは０ｘ０１であり、上位ビットを含み、対応するバイトはＳバイトを含み、８バイトは第１タイプのバイトとして分類される。第８のサイクルに対応するビットは０ｘＦＣであり、上位ビットを含み、対応するバイトはＴバイトを含み、８バイトは第１タイプのバイトとして分類される。第１のサイクルに対応するビットは０ｘＦＦであり、上位ビットを含み、対応するバイトはＳバイトまたはＴバイトを含まず、８バイトは第２タイプのバイトとして分類される。第３から第７のサイクルに対応する５バイトグループおよび第８のサイクルの最初の２バイトを破棄できないことを除き、すべての第１タイプのバイトは、第１タイプのバイトのカプセル化および交換に含まれる場合または含まれない場合がある。第２タイプのバイトは選択的にカプセル化および交換が行われてもよい。
【００６７】
方法３：第１のインターフェース回路は、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、ビットグループが上位ビットを含む場合、かつ第１のバイトグループがＴバイトを含む場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、かつ第１のバイトグループがＴバイトを含まない場合、第１のバイトグループのバイトが第２タイプのバイトであると判定する。図４Ｂを参照すると、第３から第７サイクルに対応する５グループのＲＸＣ信号はすべて０ｘ００であり、すなわち、すべてのＲＸＣ信号は下位ビットであり、ＲＸＣ信号に対応するバイトは第１タイプのバイトに分類される。第８のサイクルに対応するビットは０ｘＦＣであり、上位ビットを含み、対応するバイトはＴバイトを含み、８バイトは第１タイプのバイトとして分類される。第１のサイクルに対応するビットは０ｘＦＦであり、上位ビットを含み、対応するバイトはＴバイトを含まず、８バイトは第２タイプのバイトとして分類される。第２のサイクルに対応するビットは０ｘ０１であり、上位ビットを含み、対応するバイトはＴバイトを含まず、８バイトは第２タイプのバイトとして分類される。第３から第７のサイクルに対応する５つのバイトグループと第８のサイクルの第１の２バイトを破棄できないことを除き、すべての第１タイプのバイトは、第１タイプのバイトのカプセル化および交換に含まれる場合または含まれない場合がある。第２タイプのバイトは選択的にカプセル化および交換が行われてもよい。
【００６８】
例えば、ＭＩＩインターフェースを介して受信されるＯコード制御ブロックの場合、第１のＲＸＤ信号はＯコード制御バイトであり、第２から第４のＲＸＤ信号は３つのデータバイト、すなわちＤ１、Ｄ２およびＤ３であり、第５から第８のＲＸＤ信号は制御バイト（例えば、アイドルバイト）であり、８バイトに対応する８ビットは０ｘＦ１であり、８バイトすべてが上述の分類方法に基づいて第２タイプのバイトとして分類される。Ｏコード制御バイトが必要な制御バイトである場合、Ｏコード制御バイトとＯコード制御バイトに続く３つのデータバイトをカプセル化および交換に含める必要がある。Ｏコード制御バイトが識別できない制御バイトである場合、Ｏコード制御バイトはカプセル化および交換に含まれない場合がある。
【００６９】
可能な設計において、標準仕様で定義された制御バイト、例えば、リンク状態をネゴシエートするために使用されるローカル障害（Ｌｏｃａｌ  Ｆａｕｌｔ、ＬＦ）情報およびリモート障害（Ｒｅｍｏｔｅ  Ｆａｕｌｔ、ＲＦ）情報がカプセル化および交換に含まれる。識別できない制御バイトは、ポリシーに基づいて構成され得る。例えば、伝送中にアイドル６４Ｂ／６６Ｂブロックのビットでエラーが発生した場合、つまりビットが反転される場合、ＭＩＩインターフェースを介して送信されるとき、反転したビットが属するバイトが伝送用のデータバイトとして識別される場合があるバイト、および８つのＲＸＤ信号の８バイトもカプセル化および交換が行われる。
【００７０】
可能な設計において、カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む第１の分類方法が使用されている場合、第１タイプのバイトと第２タイプのバイトは、異なる論理交換プレーンを使用して交換が行われる。異なる論理交換プレーンには異なる遅延があり得、シーケンス番号情報は、第２サイクルの第２タイプのバイト、第３から７サイクルの第１タイプのバイト、および第８サイクルの第２タイプのバイトをソートして、第２のインターフェース回路で組み合わせ処理を実行するために必要である。
【００７１】
可能な設計において、交換回路は、第１の論理交換プレーンを使用することにより、第２のインターフェースに対してカプセル化された第１タイプのＬ１バイトの交換を行い、第２の論理交換プレーンを使用することにより、第２のインターフェースに対してカプセル化された第２タイプのＬ２バイトの交換を行うように構成される。
【００７２】
可能な設計において、第２のインターフェース回路は、カプセル化された第１タイプのＬ１バイトをデカプセル化してデカプセル化された第１タイプのＬ１バイトおよび第１タイプのＬ１バイトのカプセル化情報を取得し、カプセル化された第２タイプのＬ２バイトをデカプセル化して、デカプセル化された第２タイプのＬ２バイトおよび第２タイプのＬ２バイトのカプセル化情報を取得するように構成される。第２のインターフェース回路は、さらに、第１タイプのＬ１バイトのカプセル化情報と第２タイプのＬ２バイトのカプセル化情報に基づいて、デカプセル化された第１タイプのＬ１バイトとデカプセル化された第２タイプのＬ２バイトを第２のインターフェース経由で送信するように構成されている。
【００７３】
本発明のこの実施形態では、既存のイーサネットインダストリーチェーンでＰＨＹ層およびＭＡＣ層を使用するために、すでに標準化されたＭＩＩインターフェースに基づいて交換が実行され、それにより新しい交換技術によってもたらされるコスト圧力が低減され得る。交換は、６４Ｂ／６６Ｂコードブロックをデコードして取得したＭＩＩ信号に基づいて実行され、その結果、各バイトのタイプを識別して、洗練された交換、管理、および制御ポリシーを実装し得る。例えば、バイトは、図７の実施形態に示されるように、２つのタイプに分類され、異なる交換、管理、および制御ポリシーを個別に実行し得る。６４Ｂ／６６Ｂコードブロックに加えて、バイトに基づいて実行される交換、または物理層でのエンコーディングおよびデコーディング方法からの分離は、２５６ｂ／２５７ｂコードブロックなどのより大きなコードブロックまたは８Ｂ／１０Ｂコードブロックなどのより小さなコードブロックに適用し得る。
【００７４】
実装プロセスにおいて、上述の方法のステップは、プロセッサ内のハードウェア集積論理回路を使用することにより、またはソフトウェアの形態の命令を使用することにより実装され得る。本発明の実施形態を参照して開示される方法のステップは、ハードウェアプロセッサによって直接実行されてもよいし、またはプロセッサ内のハードウェアとソフトウェアユニットの組み合わせを使用して実行されてもよい。ソフトウェアユニットは、当技術分野の成熟した記憶媒体、例えば、ランダムアクセスメモリ、フラッシュメモリ、読み取り専用メモリ、プログラム可能読み取り専用メモリ、電気的に消去可能なプログラム可能メモリ、またはレジスタに配置されてもよい。記憶媒体はメモリ内にあり、プロセッサがメモリ内の情報を読み取る。プロセッサはメモリ内の情報を読み取り、プロセッサのハードウェアとともに上述の方法のステップを実行する。繰り返しを避けるため、ここでは再度詳細を説明しない。
【００７５】
本明細書に含まれる「第１」、「第２」、「第３」、および「第４」などの番号は、説明を簡単にするために単に区別するためのものであり、本発明の実施形態の範囲を限定することを意図しないことをさらに理解すべきである。
【００７６】
本明細書における用語「および／または」は、関連するオブジェクトを説明するための関連する関係のみを説明し、３つの関係が存在し得ることを表す。例えば、Ａおよび／またはＢは、Ａのみが存在し、ＡとＢの両方が存在し、Ｂのみが存在するという３つのケースを表し得る。さらに、この明細書においては文字「／」は、特に指定しない限り、通常、関連するオブジェクト間の「または」の関係を示す。
【００７７】
上述のプロセスのシーケンス番号は、本出願の様々な実施形態における実行シーケンスを意味しないことを理解されたい。プロセスの実行シーケンスは、プロセスの機能および内部ロジックに基づいて決定されるべきであり、本発明の実施形態の実装プロセスに対する制限として解釈されるべきではない。
【００７８】
当業者は、本明細書で開示される実施形態を参照して説明される例示的な論理ブロック群（例示的な論理ブロック）およびステップ群（ステップ）は、電子ハードウェアまたはコンピュータソフトウェアおよび電子ハードウェアの組み合わせによって実装されてよいことを認識し得る。機能がハードウェアで実行されるかソフトウェアで実行されるかは、特定のアプリケーションと技術解決策の設計上の制約に依存する。当業者は、特定のアプリケーションごとに説明された機能を実装するために異なる方法を使用してもよいが、実装が本発明の範囲を超えると考えるべきではない。
【００７９】
上述のシステム、装置、およびユニットの詳細な作業プロセスについて、便利で簡単な説明の目的で、上述の方法の実施形態において対応するプロセスを参照し得ることが当業者によって明確に理解され得る。詳細はここでは再度説明しない。
【００８０】
本出願で提供されるいくつかの実施形態では、開示されたシステム、装置、および方法は、他の方法で実装され得ることを理解されたい。例えば、記載された装置の実施形態は単なる例である。例えば、ユニットの分割は単なる論理的な機能の分割であり、実際の実装では他の分割であってもよい。例えば、複数のユニットまたはコンポーネントは、別のシステムに結合または統合される場合があるか、またはいくつかの機能が無視されるかもしくは実行されない場合がある。さらに、表示または説明された相互結合または直接結合または通信接続は、一部のインターフェースを使用して実装し得る。装置またはユニット間の間接的な結合または通信接続は、電気的、機械的、または他の形式で実装されてもよい。
【００８１】
別個の部分として記載されるユニットは、物理的に分離されていてもよく、分離されていなくてもよい。ユニットとして表示されるパーツは、物理ユニットである場合もそうでない場合もあり、１つの位置に配置される場合、または複数のネットワークユニットに分散される場合がある。ユニットのいくつかまたはすべては、実施形態の解決策の目的を達成するために、実際の要件に基づいて選択されてもよい。
【００８２】
さらに、本発明の実施形態における機能ユニットは、１つの処理ユニットに統合されてもよく、または各ユニットが物理的に単独で存在してもよく、または２つ以上のユニットが１つのユニットに統合されてもよい。
【００８３】
上述の実施形態のすべてまたはいくつかは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの任意の組み合わせを使用することによって実装され得る。ソフトウェアを使用して実施形態を実装する場合、実施形態のすべてまたはいくつかは、コンピュータプログラム製品の形で実装され得る。コンピュータプログラム製品は、１つまたは複数のコンピュータ命令を含む。コンピュータプログラム命令がコンピュータにロードされ実行されると、本発明の実施形態における手順または機能のすべてまたは一部が生成される。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピューターネットワーク、または他のプログラム可能な装置であってもよい。コンピュータ命令は、コンピュータ可読記憶媒体に格納されてもよいし、またはコンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体に伝送されてもよい。例えば、コンピュータ命令は、Ｗｅｂサイト、コンピュータ、サーバー、またはデータセンターから別のＷｅｂサイト、コンピュータ、サーバー、またはデータセンターに、有線（例えば、同軸ケーブル、光ファイバー、またはデジタル加入者回線（ＤＳＬ））または無線（例えば、赤外線、ラジオ、またはマイクロ波など）の方法で伝送され得る。コンピュータ記憶媒体は、コンピュータによってアクセス可能な任意の使用可能な媒体、または１つまたは複数の使用可能な媒体が組み込まれているサーバーまたはデータセンターなどのデータ記憶装置としてよい。使用可能な媒体は、磁気媒体（例えば、フロッピー（Ｒ）ディスク、ハードディスク、磁気テープ）、光学媒体（例えば、ＤＶＤ）、半導体媒体（例えば、ソリッドステートディスク  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ（ＳＳＤ））としてよい。
【００８４】
上述の説明は、本発明の単なる特定の実装であるが、本発明の保護範囲を限定することを意図するものではない。本発明に開示された技術的範囲内で当業者によって容易に理解されるあらゆる変形または置換は、本発明の保護範囲内にあるものとする。したがって、本発明の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
【図１】
2020532237.tif 000003
【図２】
2020532237.tif 000004
【図３】
2020532237.tif 000005
【図４Ａ】
2020532237.tif 000006
【図４Ｂ】
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【図５】
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【図６】
2020532237.tif 000009
【図７Ａ】
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【図７Ｂ】
2020532237.tif 000011
【手続補正書】
【提出日】令和2年4月3日(2020.4.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のインターフェースを介してＭバイトを受信するステップと、
前記ＭバイトのうちのＬバイトをカプセル化して、カプセル化されたＬバイトを取得するステップであって、ＭおよびＬは１以上の整数であり、ＬはＭ未満であるステップと、
第２のインターフェースに対して前記カプセル化されたＬバイトの交換を行うステップと、
前記カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得するステップと、
前記第２のインターフェースを介して、前記デカプセル化されたＬバイトを送信するステップと
を含む交換方法。
【請求項２】
前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得する前に、前記方法は、
前記第１のインターフェースを介して、前記Ｍバイトに対応するＭビットを受信するステップであって、前記Ｍビットの各々は対応するバイトのステータスを示すために使用されるステップをさらに含み、
前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップは、
前記Ｍバイトに対応する前記Ｍビットに基づいて前記Ｍバイトのうちの前記Ｌバイトをカプセル化し、前記カプセル化されたＬバイトを取得するステップを含む、請求項１に記載の方法。
【請求項３】
前記第１のインターフェースは第１のメディア独立インターフェースであり、前記第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号とを含み、Ｓは１より大きい整数であり、
第１のインターフェースを介してＭバイトを受信するステップは、
前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するステップを含み、
前記第１のインターフェースを介して、前記Ｍバイトに対応する前記Ｍビットを受信するステップは、
前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するステップを含む、請求項２に記載の方法。
【請求項４】
前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するステップは、
前記Ｓ個の受信データ信号を使用してＴバイトグループを受信するステップを含み、Ｔは１以上の整数であり、各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、前記Ｔバイトグループは第１のバイトグループを含み、
前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するステップは、
前記１つの受信制御信号を使用してＴビットグループを受信するステップを含み、各ビットグループはＳビットを含み、前記Ｔビットグループの各々は前記Ｔバイトグループの１つに対応し、前記Ｔビットグループは第１のビットグループを含み、前記第１のビットグループは前記第１のバイトグループに対応する、請求項３に記載の方法。
【請求項５】
前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するステップは、
前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであることを判定するステップと、
前記Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得するステップであって、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であるステップと、
前記Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得するステップであって、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるステップを含む、請求項４に記載の方法。
【請求項６】
前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定するステップは、
前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、および
前記第１のビットグループが上位ビットを含む場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するステップ、または、
前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＳバイトまたはＴバイトを含む場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、および
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｓバイトまたは前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するステップ、または、
前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定するステップ、
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＴバイトを含む場合、前記第１のバイトグループの前記バイトは前記第１タイプのバイトであると判定するステップ、および
前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトは前記第２タイプのバイトであると判定するステップを含む、請求項５に記載の方法。
【請求項７】
前記カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、前記カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む、請求項５または６に記載の方法。
【請求項８】
第２のインターフェースに対して前記カプセル化されたＬバイトの交換を行うステップは、
第１の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第１タイプのＬ１バイトの交換を行うステップと、
第２の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第２タイプのＬ２バイトの交換を行うステップと
を含む、請求項５ないし７のいずれか一項に記載の方法。
【請求項９】
前記カプセル化されたＬバイトをデカプセル化してカプセル化されたＬバイトを取得するステップは、
前記カプセル化された第１タイプのＬ１バイトをデカプセル化して、デカプセル化された第１タイプのＬ１バイトおよび前記第１タイプのＬ１バイトのカプセル化情報を取得するステップと、
前記カプセル化された第２タイプのＬ２バイトをデカプセル化して、デカプセル化された第２タイプのＬ２バイトおよび前記第２タイプのＬ２バイトのカプセル化情報を取得するステップとを含み、
前記デカプセル化されたＬバイトを前記第２のインターフェースを介して送信するステップは、
前記デカプセル化された第１タイプのＬ１バイトおよび前記デカプセル化された第２タイプのＬ２バイトを、前記第１タイプのＬ１バイトの前記カプセル化情報および前記第２タイプのＬ２バイトの前記カプセル化情報に基づいて、前記第２のインターフェースを介して送信するステップを含む、請求項５ないし８のいずれか一項に記載の方法。
【請求項１０】
第１のインターフェースを介してＭバイトを受信し、前記ＭバイトのうちのＬバイトをカプセル化して、カプセル化されたＬバイトを取得するように構成された第１のインターフェース回路であって、ＭおよびＬは１以上の整数であり、ＬはＭ未満である、第１のインターフェース回路と、
第２のインターフェース回路に対して前記カプセル化されたＬバイトの交換を行うように構成された交換回路と、
前記カプセル化されたＬバイトをデカプセル化して、デカプセル化されたＬバイトを取得し、第２のインターフェースを介して、前記デカプセル化されたＬバイトを送信するように構成された前記第２のインターフェース回路と
を備えた交換装置。
【請求項１１】
前記第１のインターフェース回路は、前記第１のインターフェースを介して前記Ｍバイトを受信し、前記第１のインターフェースを介して、Ｍバイトに対応するＭビットを受信し、前記Ｍビットの各々は対応するバイトのステータスを示すために使用され、前記Ｍバイトに対応する前記Ｍビットに基づいて、前記Ｍバイトのうちの前記Ｌバイトをカプセル化して前記カプセル化されたＬバイトを取得するように特に構成された、請求項１０に記載の交換装置。
【請求項１２】
前記第１のインターフェースは第１のメディア独立インターフェースであり、前記第１のメディア独立インターフェースは１つの受信制御信号とＳ個の受信データ信号とを含み、Ｓは１より大きい整数であり、
第１のインターフェース回路が第１のインターフェースを介してＭバイトを受信するように構成されることは、
前記第１のインターフェース回路が前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するように構成されることを含み、
前記第１のインターフェース回路が前記第１のインターフェースを介して、前記Ｍバイトに対応するＭビットを受信するように構成されることは、
前記第１のインターフェース回路が前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するように構成されること含む、請求項１１に記載の交換装置。
【請求項１３】
前記第１のインターフェース回路が前記Ｓ個の受信データ信号を使用して前記Ｍバイトを受信するように構成されることは、
前記第１のインターフェース回路がＳ個の受信データ信号を使用してＴバイトグループを受信するように構成されることを含み、Ｔは１以上の整数であり、各バイトグループはＳバイトを含み、ＳとＴの積はＭであり、前記Ｔバイトグループは第１のバイトグループを含み、
前記第１のインターフェース回路が前記１つの受信制御信号を使用して、前記Ｍバイトに対応する前記Ｍビットを受信するように構成されることは、
前記第１のインターフェース回路が前記１つの受信制御信号を使用してＴビットグループを受信するように構成されることを含み、各ビットグループはＳビットを含み、前記Ｔビットグループの各々は前記Ｔバイトグループの１つに対応し、前記Ｔビットグループは第１のビットグループを含み、前記第１のビットグループは前記第１のバイトグループに対応する、請求項１２に記載の交換装置。
【請求項１４】
第１のインターフェース回路が前記ＭバイトのうちのＬバイトをカプセル化してカプセル化されたＬバイトを取得するように構成されることは、
前記第１のインターフェース回路が前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであることを判定し、前記Ｍバイトのうちの第１タイプのＬ１バイトをカプセル化して、カプセル化された第１タイプのＬ１バイトを取得し、Ｌ１は１以上の整数であり、Ｌ１はＭ未満であり、前記Ｍバイトのうちの第２タイプのＬ２バイトをカプセル化して、カプセル化された第２タイプのＬ２バイトを取得し、Ｌ２は１以上の整数であり、Ｌ２はＭ未満であるように構成されることを含む、請求項１３に記載の交換装置。
【請求項１５】
前記第１のインターフェース回路が前記第１のバイトグループに対応する前記第１のビットグループに基づいて、前記第１のバイトグループのバイトが第１タイプのバイトまたは第２タイプのバイトであると判定するように構成されることは、
前記第１のインターフェース回路が、前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、および前記第１のビットグループが上位ビットを含む場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するように構成され、または、
前記第１のインターフェース回路が、前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＳバイトまたはＴバイトを含む場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、および前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｓバイトまたは前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトが前記第２タイプのバイトであると判定するように構成され、または、
前記第１のインターフェース回路が、前記第１のビットグループのすべてのビットが下位ビットである場合、前記第１のバイトグループの前記バイトが前記第１タイプのバイトであると判定し、前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループがＴバイトを含む場合、前記第１のバイトグループの前記バイトは前記第１タイプのバイトであると判定し、および前記第１のビットグループが上位ビットを含む場合、かつ前記第１のバイトグループが前記Ｔバイトを含まない場合、前記第１のバイトグループの前記バイトは前記第２タイプのバイトであると判定するように構成されることを含む、請求項１４に記載の交換装置。
【請求項１６】
前記カプセル化された第１タイプのＬ１バイトは、フレームヘッダ情報、フレーム終了情報、フレーム内情報、およびシーケンス番号情報の少なくとも１つを含み、前記カプセル化された第２タイプのＬ２バイトは、シーケンス番号情報の少なくとも１つを含む、請求項１４または１５に記載の交換装置。
【請求項１７】
交換回路が第２のインターフェースに対して前記カプセル化されたＬバイトの交換を行うように構成されることは、
前記交換装置が第１の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第１タイプのＬ１バイトの交換を行い、第２の論理交換プレーンを使用することにより、前記第２のインターフェースに対して前記カプセル化された第２タイプのＬ２バイトの交換を行うように構成されることを含む、請求項１４ないし１６のいずれか一項に記載の交換装置。
【請求項１８】
前記第２のインターフェース回路が前記カプセル化されたＬバイトをデカプセル化してカプセル化されたＬバイトを取得するように構成されることは、
前記第２のインターフェース回路が前記カプセル化された第１タイプのＬ１バイトをデカプセル化して、デカプセル化された第１タイプのＬ１バイトおよび前記第１タイプのＬ１バイトのカプセル化情報を取得し、前記カプセル化された第２タイプのＬ２バイトをデカプセル化してデカプセル化された第２タイプのＬ２バイトおよび前記第２タイプのＬ２バイトのカプセル化情報を取得するように構成されることを含み、
前記第２のインターフェース回路が前記デカプセル化されたＬバイトを第２のインターフェースを介して送信するように構成されることは、
前記第２のインターフェース回路が前記デカプセル化された第１タイプのＬ１バイトおよび前記デカプセル化された第２タイプのＬ２バイトを、前記第１タイプのＬ１バイトの前記カプセル化情報および前記第２タイプのＬ２バイトの前記カプセル化情報に基づいて、前記第２のインターフェースを介して送信するように構成されることを含む、請求項１４ないし１７のいずれか一項に記載の交換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図４Ａは、本発明の実施形態によるＣＧＭＩＩインターフェースの送信信号の概略図である。ＣＧＭＩＩインターフェースは、ＭＡＣ／ＲＳ層からＰＣＳ層に信号を送信するように構成されている。ＭＡＣ／ＲＳ層からＰＣＳ層に信号が送信される例を説明のために使用する。上から下に、１つの送信クロック（Ｔｒａｎｓｍｉｔ  Ｃｌｏｃｋ、ＴＸ＿ＣＬＫ）信号、１つの送信制御（Ｔｒａｎｓｍｉｔ  Ｃｏｎｔｒｏｌ、ＴＸＣ）信号、および８つの送信データ（Ｔｒａｎｓｍｉｔ  Ｄａｔａ、ＴＸＤ）信号が順番にある。１クロックサイクルで、１つのＴＸＣ信号は８ビット、例えば０ｘＦＦまたは０ｘ０１を含み、各ＴＸＤ信号は１バイトを含み、８つのＴＸＤ信号は合計８バイトを含み、各バイトはＴＸＣ信号の１ビットに対応する。対応するバイトが制御バイトの場合、対応するビットは上位ビットとして設定され、対応するバイトがデータバイトの場合、対応するビットは下位ビットとして設定される。第１のサイクルでは、すべてのバイトが制御バイト（アイドルバイトＩ）であり、８バイトに対応する８ビットがすべて上位ビットとして設定され、すなわち０ｘＦＦである。第２のサイクルでは、第１のＴＸＤ信号が制御バイト（開始バイトＳ）であり、対応するビットが上位ビットとして設定される。第２のＴＸＤ信号から第８のＴＸＤ信号はデータバイトであり、対応するビットは下位ビットとして設定され、Ｄｐはプリアンブルデータバイト、フレームの開始デリミタ（Ｓｔａｒｔ  ｏｆ  Ｆｒａｍｅ  Ｄｅｌｉｍｉｔｅｒ、ＳＦＤ）はフレームの開始デリミタバイト、および８バイトに対応する８ビットは０ｘ０１である。第３から第７のサイクルでは、すべてのバイトがデータバイトであり、図３に示すフレーム構造における宛先ＭＡＣアドレス、送信元ＭＡＣアドレス、長さ、タイプ、データおよびパディング、フレーム構造内のフレームチェックシーケンスなどの情報を送信するために使用され、８バイトに対応する８ビットはすべて０ｘ００である。第８のサイクルでは、第１の２つのＴＸＤ信号はデータバイトであり、第３のＴＸＤ信号から第８のＴＸＤ信号は制御バイトであり、Ｔは終了バイトであり、Ｉはアイドルバイトであり、８バイトに対応する８ビットは０ｘＦＣである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図４Ｂは、本発明の実施形態によるＣＧＭＩＩインターフェースの受信信号の概略図である。ＣＧＭＩＩインターフェースは、ＰＣＳ層がＭＡＣ／ＲＳ層から信号を受信するために使用される。ＰＣＳ層によりＭＡＣ／ＲＳ層から信号を受信する例を説明のために使用する。上から下に、１つの受信クロック（Ｒｅｃｅｉｖｅｄ  Ｃｌｏｃｋ、ＲＸ＿ＣＬＫ）信号、１つの受信制御（Ｒｅｃｅｉｖｅｄ  Ｃｏｎｔｒｏｌ、ＲＸＣ）信号、および８つの受信データ（Ｒｅｃｅｉｖｅｄ  Ｄａｔａ、ＲＸＤ）信号が順番にある。１クロックサイクルで、１つのＲＸＣ信号は８ビット、例えば０ｘＦＦまたは０ｘ０１を含み、各ＲＸＤ信号は１バイトを含み、８つのＲＸＤ信号は合計８バイトを含み、各バイトはＲＸＣ信号の１ビットに対応する。対応するバイトが制御バイトの場合、対応するビットは上位ビットであり、対応するバイトがデータバイトである場合、対応するビットは下位ビットである。ＲＸ＿ＣＬＫ信号、ＲＸＣ信号、およびＲＸＤ信号の説明は、図４Ａのものと同様である。詳細はここでは再度説明しない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
方法１：第１のインターフェース回路は、第１のビットグループのすべてのビットが下位ビットである場合、第１のバイトグループのバイトが第１タイプのバイトであると判定し、第１のビットグループが上位ビットを含む場合、第１のバイトグループのバイトが第２タイプのバイトであると判定する。図４Ｂを参照すると、第３から第７サイクルに対応する５グループのＲＸＣ信号はすべて０ｘ００であり、すなわち、すべてのＲＸＣ信号は下位ビットであり、ＲＸＣ信号に対応するバイトは第１タイプのバイトに分類される。他のサイクルに対応するＲＸＣ信号には上位ビットを含み、ＲＸＣ信号に対応するバイトは第２タイプのバイトとして分類される。第１タイプのバイトに対応するすべてのデータは、フレーム構造内の必要なデータであり、削除できず、カプセル化する必要がある。カプセル化サイズは、交換回線の交換粒度に基づいて決定され得る。第２タイプのバイトは制御バイトを含み、選択的に破棄され得る。例えば、第１のサイクルの８バイトはすべてアイドルバイトであり、削除できる。第２のサイクルの８バイトは、第２タイプのバイトのカプセル化に含まれる場合または含まれない場合があるが、これは８バイトが通常合意された形式であり、第２のインターフェースで復元できるためである。８サイクル目の８バイトの場合、最後の５バイトはアイドルバイトであり、削除されてよく、第３のバイトは終了バイトであり、削除されてから第２のインターフェースで復元される場合または設計の複雑さを軽減するために第２タイプのバイトのカプセル化に含まれる場合があり、最初の２バイトはデータバイトであり、第２タイプのバイトのカプセル化に含める必要がある。
【国際調査報告】
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