(57)【要約】  本発明は、ゲート駆動回路（ＧＯＡ）のシフトレジスタユニットと、前記シフトレジスタユニットを含むゲート駆動回路と、シフトレジスタユニットに適用される駆動方法を提供する。シフトレジスタユニットは、入力信号を第１ノード（ＰＨ）に出力するように構成される入力サブ回路（１１０）と、第１ノード（ＰＨ）の電位の制御によって、第１電源端（ＶＤＤ）を介してプルアップノード（ＰＵ）に充電するように構成されるプルアップ制御サブ回路（１２０）と、プルアップノード（ＰＵ）の電位の制御によって、クロック信号端（ＣＬＫ）のクロック信号を出力端に出力するように構成される出力サブ回路（１３０）と、第１端はタッチ保持信号端に接続され、第２端はプルアップノード（ＰＵ）に接続され、第３端は出力端に接続され、第４端は第２電源端（ＶＧＬ）に接続され、またタッチ保持信号端のタッチ保持信号の制御によって、第２電源端（ＶＧＬ）を介してプルアップノード（ＰＵ）と出力端のレベルを第２電位にプルダウンするように構成される第１タッチ制御サブ回路（１４０）とを含む。
2020532035.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタユニットであって、
入力信号を第１ノード（ＰＨ）に出力するように構成される入力サブ回路と、
第１端は前記第１ノード（ＰＨ）に接続され、第２端はプルアップノード（ＰＵ）に接続され、第３端は第１電源端（ＶＤＤ）に接続され、また前記第１ノード（ＰＨ）の電位の制御によって、前記第１電源端（ＶＤＤ）を介して前記プルアップノード（ＰＵ）に充電するように構成されるプルアップ制御サブ回路と、
第１端は前記プルアップノード（ＰＵ）に接続され、第２端はクロック信号端（ＣＬＫ）に接続され、第３端は出力端に接続され、また前記プルアップノード（ＰＵ）の電位の制御によって、前記クロック信号端（ＣＬＫ）のクロック信号を前記出力端に出力するように構成される出力サブ回路と、
第１端はタッチ保持信号端に接続され、第２端は前記プルアップノード（ＰＵ）に接続され、第３端は前記出力端に接続され、第４端は第２電源端（ＶＧＬ）に接続され、また前記タッチ保持信号端のタッチ保持信号の制御によって、前記第２電源端（ＶＧＬ）を介して前記プルアップノード（ＰＵ）と前記出力端のレベルを第２電位にプルダウンするように構成される第１タッチ制御サブ回路とを含む、前記シフトレジスタユニット。
【請求項２】
第１端は前記第１ノード（ＰＨ）に接続され、第２端は前記第２電源端（ＶＧＬ）に接続され、また前記第１ノード（ＰＨ）のレベルを保持するように構成される入力保持サブ回路をさられに含むことを特徴とする
請求項１に記載のシフトレジスタユニット。
【請求項３】
前記入力保持サブ回路が、前記出力端に接続される第３端をさらに含むことを特徴とする
請求項２に記載のシフトレジスタユニット。
【請求項４】
第１端は前記タッチ保持信号端に接続され、第２端は前記第１ノード（ＰＨ）に接続され、また前記タッチ保持信号端のタッチ保持信号の制御によって、前記タッチ保持信号端のタッチ保持信号を前記第１ノード（ＰＨ）に出力するように構成される第２タッチ制御サブ回路をさらに含むことを特徴とする、
請求項１乃至３のいずれか一項に記載のシフトレジスタユニット。
【請求項５】
第１端は前記プルアップノード（ＰＵ）に接続され、第２端は前記第２電源端（ＶＧＬ）に接続され、第３端は第３電源端（ＧＣＨ）に接続され、またプルダウンノード（ＰＤ）のレベルを制御するように構成されるプルダウン制御サブ回路と、
第１端は前記プルダウンノード（ＰＤ）に接続され、第２端は前記プルアップノード（ＰＵ）に接続され、第３端は前記出力端に接続され、第４端は前記第２電源端（ＶＧＬ）に接続され、また前記プルダウンノード（ＰＤ）の電位の制御によって、前記第２電源端（ＶＧＬ）を介して前記プルアップノード（ＰＵ）と前記出力端のレベルを前記第２電位にプルダウンするように構成されるプルダウンサブ回路とをさらに含むことを特徴とする、
請求項１乃至４のいずれか一項に記載のシフトレジスタユニット。
【請求項６】
第１端はリセット信号端（Ｒｅｓｅｔ）に接続され、第２端は前記プルアップノード（ＰＵ）に接続され、第３端は前記第２電源端（ＶＧＬ）に接続され、また前記リセット信号端の電位の制御によって、前記プルアップノード（ＰＵ）に対してリセットを行うように構成されるリセットサブ回路をさらに含むことを特徴とする、
請求項１乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項７】
前記第１タッチ制御サブ回路は、第１タッチ制御トランジスタ（Ｍ４）及び第２タッチ制御トランジスタ（Ｍ１２）を含み、ここで、
前記第１タッチ制御トランジスタのゲートは、前記タッチ保持信号端に接続され、前記第１タッチ制御トランジスタの第１極は、前記出力端に接続され、前記第１タッチ制御トランジスタの第２極は、前記第２電源端（ＶＧＬ）に接続され、
前記第２タッチ制御トランジスタのゲートは、前記タッチ保持信号端に接続され、前記第２タッチ制御トランジスタの第１極は、前記プルアップノード（ＰＵ）に接続され、前記第２タッチ制御トランジスタの第２極は、前記第２電源端（ＶＧＬ）に接続されることを特徴とする、
請求項１乃至６のいずれか一項に記載のシフトレジスタユニット。
【請求項８】
前記入力保持サブ回路は、入力保持キャパシタンス（Ｃ２）及び入力保持トランジスタ（Ｍ１４）を含み、ここで、
前記入力保持キャパシタンス（Ｃ２）の第１端は、前記第１ノード（ＰＨ）に接続され、前記入力保持キャパシタンスの第２端は、前記第２電源端（ＶＧＬ）に接続され、
前記入力保持トランジスタ（Ｍ１４）のゲートは、前記出力端に接続され、前記入力保持トランジスタの第１極は、前記入力保持キャパシタンス（Ｃ２）の第１端に接続され、前記入力保持トランジスタの第２極は、前記入力保持キャパシタンス（Ｃ２）の第２端に接続されることを特徴とする
請求項３に記載のシフトレジスタユニット。
【請求項９】
前記第２タッチ制御サブ回路は、第３タッチ制御トランジスタ（Ｍ１５）及び第４タッチ制御トランジスタ（Ｍ１６）を含み、ここで、
前記第３タッチ制御トランジスタ（Ｍ１５）のゲートは、前記第１ノード（ＰＨ）に接続され、前記第３タッチ制御トランジスタの第１極は、前記タッチ保持信号端に接続され、前記第３タッチ制御トランジスタの第２極は、前記第４タッチ制御トランジスタ（Ｍ１６）のゲートに接続され、及び
前記第４タッチ制御トランジスタ（Ｍ１６）の第１極は、前記タッチ保持信号端に接続され、前記第４タッチ制御トランジスタの第２極は、前記第１ノード（ＰＨ）に接続されることを特徴とする
請求項４に記載のシフトレジスタユニット。
【請求項１０】
前記プルアップ制御サブ回路は、プルアップ制御トランジスタ（Ｍ１）を含み、ここで、
前記プルアップ制御トランジスタ（Ｍ１）のゲートは、前記第１ノード（ＰＨ）に接続され、前記プルアップ制御トランジスタの第１極は、前記第１電源端（ＶＤＤ）に接続され、前記プルアップ制御トランジスタの第２極は、前記プルアップノード（ＰＵ）に接続されることを特徴とする
請求項１乃至９のいずれか一項に記載のシフトレジスタユニット。
【請求項１１】
前記入力サブ回路は、入力トランジスタ（Ｍ１３）を含み、ここで、
前記入力トランジスタ（Ｍ１３）のゲートは、その第１極に接続され、また入力端に接続され、
前記出力サブ回路は、出力トランジスタ（Ｍ３）及び出力キャパシタンス（Ｃ１）を含み、ここで、
前記出力トランジスタ（Ｍ３）のゲートは、前記出力キャパシタンスの第１端に接続され、また前記プルアップノード（ＰＵ）に接続され、前記出力トランジスタ（Ｍ３）の第２端は、前記出力キャパシタンスの第２端に接続され、また前記出力端に接続され、前記出力トランジスタ（Ｍ３）の第２端は、前記クロック信号端（ＣＬＫ）に接続されることを特徴とする、
請求項１乃至１０のいずれか一項に記載のシフトレジスタユニット。
【請求項１２】
前記プルダウン制御サブ回路は、第１プルダウン制御トランジスタ（Ｍ９）、第２プルダウン制御トランジスタ（Ｍ５）、第３プルダウン制御トランジスタ（Ｍ８）、第４プルダウン制御トランジスタ（Ｍ６）を含み、ここで、
前記第１プルダウン制御トランジスタ（Ｍ９）のゲートは、その第１極に接続され、また前記第３電源端（ＧＣＨ）に接続され、前記第１プルダウン制御トランジスタの第２極は、前記第２プルダウン制御トランジスタ（Ｍ５）のゲートに接続され、また前記第３プルダウン制御トランジスタ（Ｍ８）の第１極に接続され、
前記第２プルダウン制御トランジスタ（Ｍ５）の第１極は、前記第３電源端（ＧＣＨ）に接続され、前記第２プルダウン制御トランジスタの第２極は、前記プルダウンノード（ＰＤ）に接続され、
前記第３プルダウン制御トランジスタ（Ｍ８）のゲートは、前記プルアップノード（ＰＵ）に接続され、前記第３プルダウン制御トランジスタの第２極は、前記第２電源端（ＶＧＬ）に接続され、
前記第４プルダウン制御トランジスタ（Ｍ６）のゲートは、前記プルアップノード（ＰＵ）に接続され、前記第４プルダウン制御トランジスタの第１極は、前記プルダウンノード（ＰＤ）に接続され、前記第４プルダウン制御トランジスタの第２極は、前記第２電源端（ＶＧＬ）に接続され、
前記プルダウンサブ回路は、第１プルダウントランジスタ（Ｍ１０）及び第２プルダウントランジスタ（Ｍ１１）を含み、ここで、
前記第１プルダウントランジスタ（Ｍ１０）のゲートは、前記プルダウンノード（ＰＤ）に接続され、前記第１プルダウントランジスタの第１極は、前記出力端に接続され、前記第１プルダウントランジスタの第２極は、前記第２電源端（ＶＧＬ）に接続され、
前記第２プルダウントランジスタ（Ｍ１１）のゲートは、前記プルダウンノード（ＰＤ）に接続され、前記第２プルダウントランジスタの第１極は、前記プルアップノード（ＰＵ）に接続され、前記第２プルダウントランジスタの第２極は、前記第２電源端（ＶＧＬ）に接続されることを特徴とする
請求項５に記載のシフトレジスタユニット。
【請求項１３】
前記リセットサブ回路は、リセットトランジスタ（Ｍ２）を含み、ここで、
前記リセットトランジスタ（Ｍ２）のゲートは、前記リセット信号端に接続され、前記リセットサブ回路の第１極は、前記プルアップノード（ＰＵ）に接続され、前記リセットサブ回路の第２極は、前記第２電源端（ＶＧＬ）に接続されることを特徴とする
請求項６に記載のシフトレジスタユニット。
【請求項１４】
ゲート駆動回路であって、
カスケード接続されたＮ段のシフトレジスタユニットを含み、前記シフトレジスタユニットは、請求項１乃至１３のいずれか一項に記載のシフトレジスタユニットであり、
第ｉ段のシフトレジスタユニットの入力端は、第ｉ−１段のシフトレジスタユニットの出力端に接続され、第ｉ段のシフトレジスタユニットの出力端は、第ｉ−１段のシフトレジスタユニットのリセット端に接続され、ここで、Ｎは、２より大きい整数であり、１<ｉ≦Ｎであり、
第１段のシフトレジスタユニットの入力端は、フレーム入力信号制御端に接続され、
第Ｎ段のシフトレジスタユニットのリセット端は、フレームリセット信号制御端に接続される、前記ゲート駆動回路。
【請求項１５】
請求項１乃至１３のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
前記入力サブ回路が、入力信号を受信すること、
前記入力信号が、前記入力サブ回路を介して第１ノード（ＰＨ）に出力されること、
プルアップ制御サブ回路が、前記第１ノード（ＰＨ）の電位の制御によって、第１電源端（ＶＤＤ）を介してプルアップノード（ＰＵ）に充電することを含む入力段階と、
前記第１タッチ制御サブ回路が、タッチ保持信号を受信すること、
前記タッチ保持信号が、第１タッチ制御サブ回路を制御して、前記プルアップノード（ＰＵ）及び出力端を第２電位にプルダウンすることを含むタッチ段階を含む、前記シフトレジスタユニットの駆動方法。
【請求項１６】
前記シフトレジスタユニットは、
第１端は前記第１ノード（ＰＨ）に接続され、第２端は第２電源端（ＶＧＬ）に接続される入力保持サブ回路をさらに含み、
タッチ段階において、前記駆動方法は、
前記入力保持サブ回路は、前記第１ノード（ＰＨ）が第１電位状態まで充電された時に、前記第１ノード（ＰＨ）の電位を変化せずに保持することをさらに含むことを特徴とする
請求項１５に記載のシフトレジスタユニットの駆動方法。
【請求項１７】
前記シフトレジスタユニットは、
第１端は前記タッチ保持信号端に接続され、第２端は前記第１ノード（ＰＨ）に接続される第２タッチ制御サブ回路をさらに含み、
またタッチ段階において、前記駆動方法は、
前記第２タッチ制御サブ回路が、前記タッチ保持信号を受信すること、
前記タッチ保持信号が、前記第２タッチ制御サブ回路を制御して前記第１ノード（ＰＨ）の電位を保持することをさらに含むことを特徴とする
請求項１５に記載のシフトレジスタユニットの駆動方法。
【請求項１８】
前記プルアップ制御サブ回路が、前記第１ノード（ＰＨ）の電位の制御によって、第１電源信号を前記プルアップノード（ＰＵ）に出力することを含む回復段階と、及び
前記出力サブ回路が、前記プルアップノード（ＰＵ）の電位の制御によって、クロック信号を前記出力端に出力することを含む出力段階とをさらに含むことを特徴とする
請求項１５乃至１７のいずれか一項に記載のシフトレジスタユニットの駆動方法。
【請求項１９】
前記シフトレジスタユニットは、
第１端はリセット信号端（Ｒｅｓｅｔ）に接続され、第２端は前記プルアップノード（ＰＵ）に接続され、第３端は前記第２電源端（ＶＧＬ）に接続されるリセットサブ回路をさらに含み、
また前記駆動方法は、
リセットサブ回路が、前記リセット信号端の電位の制御によって、前記プルアップノード（ＰＵ）を前記第２電位にプルダウンすることを含むリセット段階をさらに含むことを特徴とする、
請求項１８に記載のシフトレジスタユニットの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願発明は、２０１７年０８月２８日に提出された中国特許出願第２０１７１０７５１１１７.７号の優先権を主張し、上記中国特許出願の内容は引用の方式にて本明細書の一部として組み込まれる。
【０００２】
本発明は、シフトレジスタユニット、前記シフトレジスタユニットを含むゲート駆動回路及び前記シフトレジスタユニットに適用される駆動方法に関する。
【背景技術】
【０００３】
タッチディスプレイスクリーンの動作中、タッチ制御効果に影響を与えないために、ゲート駆動回路の各段のシフトレジスタユニットは、タッチ保持信号を受信している間にゲート駆動信号を出力しない。
【０００４】
既存のゲート駆動回路の設計において、タッチ保持信号の受信の間に、各段のシフトレジスタユニットは、不要なゲート駆動出力を防止するために出力端をローレベルのみにプルダウンする。この間に、出力キャパシタンスはまだ充電状態である。従って、出力キャパシタンスは、タッチディスプレイスクリーンの動作中に漏電の可能性があり、タッチ制御の間にタッチ制御効果に影響を及ぼす可能性がある
【発明の概要】
【０００５】
上記課題を解決するために、本発明は、シフトレジスタユニットと、前記シフトレジスタユニットを含むゲート駆動回路と、シフトレジスタユニットに適用される駆動方法を提供する。前記シフトレジスタユニットは、タッチ制御の間に出力キャパシタンスを放電させることができ、出力キャパシタンスの両端（出力端及びプルアップノード）をタッチ制御の間にローレベルにプルダウンされることを保持することにより、タッチ制御の間にゲート駆動出力がタッチ制御効果を妨げることを防止する。なお、タッチ制御の間に前記ライン入力信号を保存することにより、タッチ段階が終了した後に前記ライン信号を正常に出力する。
【０００６】
本発明の一態様によると、入力信号を第１ノード（ＰＨ）に出力するように構成される入力サブ回路と、第１端は前記第１ノード（ＰＨ）に接続され、第２端はプルアップノード（ＰＵ）に接続され、第３端は第１電源端（ＶＤＤ）に接続され、また前記第１ノード（ＰＨ）の電位の制御によって、前記第１電源端（ＶＤＤ）を介して前記プルアップノード（ＰＵ）に充電するように構成されるプルアップ制御サブ回路と、第１端は前記プルアップノード（ＰＵ）に接続され、第２端はクロック信号端（ＣＬＫ）に接続され、第３端は出力端に接続され、また前記プルアップノード（ＰＵ）の電位の制御によって、前記クロック信号端（ＣＬＫ）のクロック信号を前記出力端に出力するように構成される出力サブ回路と、第１端はタッチ保持信号端に接続され、第２端は前記プルアップノード（ＰＵ）に接続され第３端は前記出力端に接続され、第４端は第２電源端（ＶＧＬ）に接続され、また前記タッチ保持信号端のタッチ保持信号の制御によって、前記第２電源端（ＶＧＬ）によって前記プルアップノード（ＰＵ）と前記出力端のレベルを第２電位にプルダウンするように構成される第１タッチ制御サブ回路とを含むシフトレジスタユニットを提案する。
【０００７】
一実施例において、前記シフトレジスタユニットは、第１端は前記タッチ保持信号端に接続され、第２端は前記第１ノード（ＰＨ）に接続され、また前記タッチ保持信号端のタッチ保持信号の制御によって、前記タッチ保持信号端のタッチ保持信号を前記第１ノード（ＰＨ）に出力するように構成される第２タッチ制御サブ回路をさらに含む。
【０００８】
一実施例において、前記シフトレジスタユニットは、第１端は前記第１ノード（ＰＨ）に接続され、第２端は前記第２電源端（ＶＧＬ）に接続され、また前記第１ノード（ＰＨ）のレベルを保持するように構成される入力保持サブ回路をさられに含む。
【０００９】
一実施例において、入力保持サブ回路は、出力端に接続される第３端をさらに含む。
【００１０】
一実施例において、前記シフトレジスタユニットは、第１端は前記プルアップノード（ＰＵ）に接続され、第２端は前記第２電源端（ＶＧＬ）に接続され、第３端は第３電源端（ＧＣＨ）に接続され、またプルダウンノードＰＤのレベルを制御するように構成されるプルダウン制御サブ回路と、第１端は前記プルダウンノードＰＤに接続され、第２端は前記プルアップノード（ＰＵ）に接続され、第３端は前記出力端に接続され、第４端は前記第２電源端（ＶＧＬ）に接続され、また前記プルダウンノードＰＤの電位の制御によって、前記第２電源端（ＶＧＬ）によって前記プルアップノード（ＰＵ）と前記出力端のレベルを前記第２電位にプルダウンするように構成されるプルダウンサブ回路とをさらに含む。
【００１１】
一実施例において、前記シフトレジスタユニットは、第１端はリセット信号端（Ｒｅｓｅｔ）に接続され第２端は前記プルアップノード（ＰＵ）に接続され、第３端は前記第２電源端（ＶＧＬ）に接続され、また前記リセット信号端の電位の制御によって、前記プルアップノード（ＰＵ）に対してリセットを行うように構成されるリセットサブ回路をさらに含む。
【００１２】
本発明の他の態様によると、前記入力サブ回路が、入力信号を受信すること、前記入力信号が、前記入力サブ回路を介して第１ノード（ＰＨ）に出力されること、プルアップ制御サブ回路が、前記第１ノード（ＰＨ）の電位の制御によって、第１電源端（ＶＤＤ）を介してプルアップノード（ＰＵ）に充電することを含む入力段階と、前記第１タッチ制御サブ回路が、タッチ保持信号を受信すること、前記タッチ保持信号が、第１タッチ制御サブ回路を制御して、前記プルアップノード（ＰＵ）及び出力端を第２電位にプルダウンすることを含むタッチ段階を含むシフトレジスタユニットの駆動方法を提案する。
【００１３】
一実施例において、タッチ段階において、前記駆動方法は、前記第２タッチ制御サブ回路が、前記タッチ保持信号を受信すること、前記タッチ保持信号が、前記第２タッチ制御サブ回路を制御して前記第１ノード（ＰＨ）の電位を保持することをさらに含む。
【００１４】
一実施例において、タッチ段階において、前記駆動方法は、前記入力保持サブ回路が、前記第１ノード（ＰＨ）が第１電位状態まで充電された時に、前記第１ノード（ＰＨ）の電位を変化せずに保持することをさらに含む。
【００１５】
一実施例において、前記駆動方法は、プルアップ制御サブ回路が、前記第１ノード（ＰＨ）の電位の制御によって、第１電源信号をプルアップノード（ＰＵ）に出力することを含む回復段階と、及び前記出力サブ回路が、プルアップノード（ＰＵ）の電位の制御によって、クロック信号を出力端に出力することを含む出力段階とをさらに含む。
【００１６】
一実施例において、前記駆動方法は、リセットサブ回路が、リセット信号端の電位の制御によって、プルアップノード（ＰＵ）を第２電位にプルダウンすることを含むリセット段階をさらに含む。
【００１７】
本発明の他の態様によると、前記のシフトレジスタユニットを適用したゲート駆動回路であって、カスケード接続されたＮ段のシフトレジスタユニットを含み、ここで、第ｉ段のシフトレジスタユニットの入力端は、第ｉ−１段のシフトレジスタユニットの出力端に接続され、第ｉ段のシフトレジスタユニットの出力端は、第ｉ−１段のシフトレジスタユニットのリセット端に接続され、ここで、Ｎは、２より大きい整数であり、１<ｉ≦Ｎであり、第１段のシフトレジスタユニットの入力端は、フレーム入力信号制御端に接続され、第Ｎ段のシフトレジスタユニットのリセット端は、フレームリセット信号制御端に接続されるゲート駆動回路を提案する。
【００１８】
本発明により提供されるシフトレジスタユニット、ゲート駆動回路及び駆動方法を用いることにより、タッチ段階の間にシフトレジスタユニットの出力キャパシタンスを放電させることができるため、出力キャパシタンスの両端（出力端及びプルアップノード）をタッチ制御の間にローレベルにプルダウンされることを保持することにより、タッチ段階の間にシフトレジスタユニットがタッチ制御効果を妨げるゲート駆動信号を出力することが防止する。なお、タッチ段階の間に前記ライン入力信号を保存することにより、タッチ段階が終了した後にシフトレジスタユニットが保持された入力信号と対応するゲート駆動信号を正常に出力することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例の一シフトレジスタユニットの模式的なブロック図である。
【図２】本発明の実施例の一シフトレジスタユニットの模式的な回路構成を示す。
【図３】本発明の実施例の一シフトレジスタユニットの模式的なブロック図を示す。
【図４】本発明の実施例の一シフトレジスタユニットの模式的な回路構成を示す。
【図５Ａ】本発明の実施例のシフトレジスタユニットに適用される駆動方法のフローチャートである。
【図５Ｂ】本発明の実施例のシフトレジスタユニットに適用される駆動方法のフローチャートである。
【図６】本発明の実施例に使用され得る図４に示すシフトレジスタユニットの関連する信号タイミングを示す。
【図７】入力段階ａ１における本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。
【図８】第２段階ｂにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。
【図９】回復段階ｃにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。
【図１０】出力段階ｄにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。
【図１１】リセット段階ｅにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。
【図１２】本発明の実施例のシフトレジスタユニットを適用したゲート駆動回路である。
【発明を実施するための形態】
【００２０】
本発明の実施例の技術的解決手段をより明確に説明するために、以下、実施例の説明に用いた図面について簡単に説明する。明らかに、以下の説明中の図面は、本発明のいくつかの実施例に過ぎず、当業者にとっては、創造的な労力を払うことなく、これらの図面に従って他の図面を得ることができる。以下の図面は、本発明の要旨を強調して、実際の寸法の縮尺を縮尺することを意図しない。
【００２１】
本発明実施例の目的、技術的解決策、及び利点をより明確に説明するために、以下図面に合わせて本発明実施例における技術的解決策を明確、完全に説明し、明らかに、記載された実施例は本発明の全部の実施例ではなく、ただ一部の実施例であるのは明らかである。本発明の実施例に基づいて、当業者が創造的な労力を払うことなく得される全ての他の実施例は本発明の範囲内である。
【００２２】
他に定義されない限り、ここで使用される技術用語または科学用語は、本発明が属する技術分野の通常の技術者の通常の意味で理解されるものとする。本発明において使用される「第１」、「第２」および類似の単語は、順序、数量または重要性を示すものではなく、異なる構成要素を区別するために使用される。同様に、「含む」または「含有する」または類似の単語は、単語の前に現れる要素またはオブジェクトには、他の要素またはオブジェクトを除外せず、後に列挙される要素またはオブジェクトおよびそれらの同等物が含まれることを意味する。「接続」または「接続される」等の類似の単語は、物理的または機械的接続に限定されず、直接的または間接的な電気的接続を含むことができる。「上」、「下」、「左」、「右」等は、相対的な位置関係を示すためのみに用いられ、説明される対象の絶対位置が変更された場合には、相対的な位置関係もそれに応じて変化することができる。
【００２３】
図１は、本発明の実施例の一シフトレジスタユニットの模式的なブロック図である。図１に示すように、前記シフトレジスタユニット１００は、入力信号を入力信号を受信し、入力信号を第１ノードＰＨに出力するように構成される入力サブ回路１１０と、第１端は前記第１ノードＰＨに接続され、第２端は、プルアップノードＰＵに接続され、第３端は、第１電源端ＶＤＤに接続され、また前記第１ノードＰＨの電位の制御によって、第１電源端ＶＤＤを介してプルアップノードＰＵに充電するように構成されるプルアップ制御サブ回路１２０と、第１端は前記プルアップノードＰＵに接続され、第２端はクロック信号端ＣＬＫに接続され、第３端は出力端Ｏｕｔｐｕｔ_Ｎに接続され、またプルアップノードＰＵの電位の制御によって、クロック信号端ＣＬＫのクロック信号を出力端Ｏｕｔｐｕｔ_Ｎに出力するように構成される出力サブ回路１３０と、第１端はタッチ保持信号端ＴＰ_ＳＷに接続され、第２端はプルアップノードＰＵに接続され、第３端は出力端Ｏｕｔｐｕｔ_Ｎに接続され、第４端は第２電源端ＶＧＬに接続され、またタッチ保持信号端のタッチ保持信号の制御によって、前記第２電源端ＶＧＬを介して前記プルアップノードＰＵと出力端Ｏｕｔｐｕｔ_Ｎのレベルを第２電源端ＶＧＬの電位にプルダウンするように構成される第１タッチ制御サブ回路１４０とを含む。いくつかの実施例において、第１電源端ＶＤＤは、常に第１電位の電圧信号を入力し、第２電源端ＶＧＬは、常に第２電位の電圧信号を入力する。
【００２４】
いくつかの実施例において、シフトレジスタユニットに使用されるトランジスタがＮ型トランジスタである場合、第１電位は、ハイレベルであり、第２電位は、ローレベルである。他のいくつかの実施例において、シフトレジスタユニットに使用されるトランジスタがＰ型トランジスタである場合、第１電位は、ローレベルであり、第２電位は、ハイレベルである。
【００２５】
本発明に係るシフトレジスタユニット１００は、タッチ制御の間に出力端Ｏｕｔｐｕｔ_Ｎ及びプルアップノードＰＵをローレベルに保持することにより、タッチ制御の間にシフトレジスタユニットがタッチ制御効果を妨げるゲート駆動信号を出力することを防止することができる。
【００２６】
タッチ保持信号端ＴＰ_ＳＷが出力するタッチ保持信号は、パルス信号であり、その有効レベル期間は、タッチ制御信号の有効レベル期間と一致することが分かる。
【００２７】
図２は、本発明の実施例の一シフトレジスタユニットの模式的な回路構成を示す。以下、図１および図２を合わせて、前記シフトレジスタユニットの回路構成について詳細に説明する。
【００２８】
図２に示すように、一実施例において、入力サブ回路１１０は、入力トランジスタＭ１３を含み、ここで、入力トランジスタＭ１３のゲートは、その第１極に接続され、またシフトレジスタユニットの入力端に接続され、出力サブ回路は、出力トランジスタＭ３及び出力キャパシタンスＣ１を含み、ここで、出力トランジスタＭ３のゲートは、出力キャパシタンスＣ１の第１端に接続され、またプルアップノードＰＵに接続され、出力トランジスタＭ３の第２端は、出力キャパシタンスＣ１の第２端に接続され、またシフトレジスタユニットの出力端Ｏｕｔｐｕｔ_Ｎに接続され、出力トランジスタＭ３の第２端は、クロック信号端ＣＬＫに接続される。
【００２９】
一実施例において、第１タッチ制御サブ回路１４０は、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２を含み、ここで、第１タッチ制御トランジスタＭ４のゲートは、タッチ保持信号端ＴＰ_ＳＷに接続され、第１タッチ制御トランジスタＭ４の第１極は、出力端Ｏｕｔｐｕｔ_Ｎに接続され、第１タッチ制御トランジスタＭ４の第２極は、第２電源端ＶＧＬに接続され、前記第２タッチ制御トランジスタＭ１２のゲートは、タッチ保持信号端ＴＰ_ＳＷに接続され、第２タッチ制御トランジスタＭ１２の第１極は、プルアップノードＰＵに接続され、第２タッチ制御トランジスタＭ１２の第２極は、第２電源端ＶＧＬに接続される。
【００３０】
一実施例において、プルアップ制御サブ回路１２０は、プルアップ制御トランジスタＭ１を含み、ここで、プルアップ制御トランジスタＭ１のゲートは、第１ノードＰＨに接続され、プルアップ制御トランジスタＭ１の第１極は、第１電源端ＶＤＤに接続され、プルアップ制御トランジスタＭ１の第２極は、プルアップノードＰＵに接続される。
【００３１】
本発明に係るシフトレジスタユニット２００において、タッチ保持信号端ＴＰ_ＳＷがタッチ保持信号を入力する場合、タッチ保持信号によって第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２がターンオンするように制御し、プルアップノードＰＵ及び出力端Ｏｕｔｐｕｔ_Ｎを第２電源端ＶＧＬによって入力されるローレベルにプルダウンすることができる。
【００３２】
図３は、本発明の実施例の一シフトレジスタユニットの模式的なブロック図を示す。図３に示す入力サブ回路３１０、プルアップ制御サブ回路３２０、出力サブ回路３３０及び第１タッチ制御サブ回路３４０は、図１及び図２に示す入力サブ回路１１０、プルアップ制御サブ回路１２０、出力サブ回路１３０及び第１タッチ制御サブ回路１４０と同様の構成であり、ここで繰り返して説明しない。
【００３３】
図３に示すように、前記シフトレジスタユニット３００は、第１端は第１ノードＰＨに接続され、第２端は第２電源端ＶＧＬに接続され、またタッチ制御の間に前記第１ノードＰＨのレベルを保持するように構成される入力保持サブ回路３８０をさらに含むことができる。一実施例において、前記入力保持サブ回路３８０は、第３端をさらに含み、ここで、入力保持サブ回路３８０の第３端は、出力端Ｏｕｔｐｕｔ_Ｎに接続される。
【００３４】
前記シフトレジスタユニット３００は、第１端はタッチ保持信号端ＴＰ_ＳＷに接続され、第２端は第１ノードＰＨに接続され、またタッチ保持信号の制御によって、前記タッチ保持信号端ＴＰ_ＳＷのタッチ保持信号を前記第１ノードＰＨに出力するように構成されて、タッチ保持信号の制御によって、第１ノードＰＨの電位をさらに維持する第２タッチ制御サブ回路３５０をさらに含むことができる。
【００３５】
前記シフトレジスタユニット３００は、第１端はプルアップノードＰＵに接続され、第２端は第２電源端ＶＧＬに接続され、第３端は第３電源端ＧＣＨに接続され、またプルダウンノードＰＤのレベルを制御するように構成されるプルダウン制御サブ回路３７０と、第１端はプルダウンノードＰＤに接続され、第２端はプルアップノードＰＵに接続され、第３端は出力端Ｏｕｔｐｕｔ_Ｎに接続され、第４端は第２電源端ＶＧＬに接続され、またプルダウンノードＰＤの電位の制御によって、第２電源端ＶＧＬを介してプルアップノードＰＵと出力端Ｏｕｔｐｕｔ_Ｎのレベルを第２電位にプルダウンするように構成されるプルダウンサブ回路３６０とをさらに含むことができる。
【００３６】
前記シフトレジスタユニット３００は、第１端はリセット信号端Ｒｅｓｅｔに接続され、第２端はプルアップノードＰＵに接続され、第３端は第２電源端ＶＧＬに接続され、またリセット信号端Ｒｅｓｅｔの電位の制御によって、プルアップノードＰＵに対してリセットを行うように構成されるリセットサブ回路３９０をさらに含むことができる。
【００３７】
本発明に係るシフトレジスタユニット３００は、タッチ制御の間に、プルダウンサブ回路及び第１タッチ制御サブ回路を利用して出力端Ｏｕｔｐｕｔ_Ｎ及びプルアップノードＰＵをタッチ制御の間にローレベルにプルタウンすることを保持することにより、タッチ制御の間にシフトレジスタユニットがタッチ制御効果を妨げるゲート駆動信号を出力することを防止するだけでなく、入力保持サブ回路を利用してタッチ制御の間に前記シフトレジスタユニットの入力信号を保存して、タッチ段階が終了した後に前記シフトレジスタユニットが保持された入力信号に対応するゲート駆動信号をを正常に出力するようにする。
【００３８】
図４は、本発明の実施例の一シフトレジスタユニットの模式的な回路構成を示す。以下、図３及び４図を合わせて、前記シフトレジスタユニットの回路構成について詳細に説明する。ここで、入力サブ回路３１０、プルアップ制御サブ回路３２０、出力サブ回路３３０及び第１タッチ制御サブ回路３４０は、図１に示す入力サブ回路１１０、プルアップ制御サブ回路１２０、出力サブ回路１３０及び第１タッチ制御サブ回路１４０と同様の構成であり、ここで繰り返して説明しない。
【００３９】
図４に示すように、一実施例において、入力保持サブ回路３８０は、入力保持キャパシタンスＣ２を含み、ここで、入力保持キャパシタンスＣ２の第１端は、第１ノードＰＨに接続され、第２端は、第２電源端ＶＧＬに接続される。
【００４０】
一実施例において、前記入力保持サブ回路３８０は、入力保持トランジスタＭ１４をさらに含むことができ、ここで、入力保持トランジスタＭ１４のゲートは、出力端Ｏｕｔｐｕｔ_Ｎに接続され、入力保持トランジスタＭ１４の第１極は、入力保持キャパシタンスＣ２の第１端に接続され、入力保持トランジスタＭ１４の第２極は、入力保持キャパシタンスＣ２の第２端に接続される。従って、前記シフトレジスタユニット４００の出力端Ｏｕｔｐｕｔ_Ｎがゲート端駆動信号を出力した後、保持キャパシタンスＣ２の電荷蓄積が前記シフトレジスタユニット４００の後続の操作に悪影響を及ぼさないように、前記入力保持トランジスタＭ１４を介して入力保持キャパシタンスＣ２を放電する。
【００４１】
一実施例において、第２タッチ制御サブ回路３５０は、第３タッチ制御トランジスタＭ１５及び第４タッチ制御トランジスタＭ１６を含み、ここで、第３タッチ制御トランジスタＭ１５のゲートは、第１ノードＰＨに接続され、第３タッチ制御トランジスタＭ１５の第１極は、タッチ保持信号端ＴＰ_ＳＷに接続され、第３タッチ制御トランジスタＭ１５の第２極は、第４タッチ制御トランジスタＭ１６のゲートに接続され、及び第４タッチ制御トランジスタＭ１６の第１極は、タッチ保持信号端ＴＰ_ＳＷに接続され、第４タッチ制御トランジスタＭ１６の第２極は、第１ノードＰＨに接続される。
【００４２】
一実施例において、プルダウン制御サブ回路３７０は、第１プルダウン制御トランジスタＭ９、第２プルダウン制御トランジスタＭ５、第３プルダウン制御トランジスタＭ８、第４プルダウン制御トランジスタＭ６を含み、ここで、第１プルダウン制御トランジスタＭ９のゲートは、その第１極に接続され、また第３電源端ＧＣＨに接続され、第１プルダウン制御トランジスタＭ９の第２極は、第２プルダウン制御トランジスタＭ５のゲートに接続され、また第３プルダウン制御トランジスタＭ８の第１極に接続され、第２プルダウン制御トランジスタＭ５の第１極は、第３電源端ＧＣＨに接続され、第２プルダウン制御トランジスタＭ５の第２極は、プルダウンノードＰＤに接続され、第３プルダウン制御トランジスタＭ８のゲートは、プルアップノードＰＵに接続され、第３プルダウン制御トランジスタＭ８の第２極は、第２電源端ＶＧＬに接続され、第４プルダウン制御トランジスタＭ６のゲートは、プルアップノードＰＵに接続され、第４プルダウン制御トランジスタＭ６の第１極は、プルダウンノードＰＤに接続され、第４プルダウン制御トランジスタＭ６の第２極は、第２電源端ＶＧＬに接続され、プルダウンサブ回路３６０は、第１プルダウントランジスタＭ１０及び第２プルダウントランジスタＭ１１を含み、ここで、第１プルダウントランジスタＭ１０のゲートは、プルダウンノードＰＤに接続され、第１プルダウントランジスタＭ１０の第１極は、出力端Ｏｕｔｐｕｔ_Ｎに接続され、第１プルダウントランジスタＭ１０の第２極は、第２電源端ＶＧＬに接続され、第２プルダウントランジスタＭ１１のゲートは、プルダウンノードＰＤに接続され、第２プルダウントランジスタＭ１１の第１極は、プルアップノードＰＵに接続され、第２プルダウントランジスタＭ１１の第２極は、第２電源端ＶＧＬに接続される。
【００４３】
一実施例において、リセットサブ回路３９０は、リセットトランジスタＭ２を含み、ここで、リセットトランジスタＭ２のゲートは、リセット信号端Ｒｅｓｅｔに接続され、リセットトランジスタＭ２の第１極は、プルアップノードＰＵに接続され、リリセットトランジスタＭ２の第２極は、前記第２電源端ＶＧＬに接続される。
【００４４】
図２及び図４に示す全てのトランジスタは、全てＮ型トランジスタであり、その制御極は、Ｎ型トランジスタのゲートであり、入力極は、Ｎ型トランジスタのドレインであり、出力極は、Ｎ型トランジスタのソースである。しかし、本発明の原理を実現するために、前記シフトレジスタユニットにおける一つまたは複数のトランジスタは、Ｐ型トランジスタを使用売ることも可能であり、ソースとドレイン位置及び対応するゲートによってアクセスされるレベルを調整すればよい。例えば、本発明における実施例に使用される全てのトランジスタが全てＮ型トランジスタである場合、そのターンオンレベルは、ハイレベルであり、ターンオフレベルは、ローレベルである。Ｎ型トランジスタをＰ型トランジスタに置き換える場合、そのターンオンレベルは、ローレベルであり、ターンオフレベルは、ハイレベルである。具体的な詳細は、ここで説明しないが、本発明の保護範囲内にあるべきである。
【００４５】
本発明のさらに他の態様によると、図１乃至図４のいずれかに示すシフトレジスタユニットに適用される駆動方法を提供する。
【００４６】
図５Ａは、本発明の実施例のシフトレジスタユニットに適用される駆動方法のフローチャートである。
【００４７】
図５Ａに示すように、ステップ５０２において、入力信号を受信し、入力サブ回路を介して入力信号を第１ノードに送信して、出力サブ回路が正常に動作するようにする。
【００４８】
ステップ５０４において、タッチ保持信号を受信し、タッチ保持信号の制御によって、第１タッチ制御サブ回路を介してプルアップノード及び出力端の電位をローレベルにプルダウンすることにより、シフトレジスタユニットが信号を出力することを防止して、タッチ制御操作に悪影響を与えないようにする。
【００４９】
図５Ｂは、本発明の実施例のシフトレジスタユニットに適用される駆動方法のフローチャートである。
【００５０】
図５Ｂに示すように、ステップ５０２において、入力信号を受信し、入力サブ回路を介して入力信号を第１ノードに送信して、出力サブ回路が正常に動作するようにする。
【００５１】
ステップ５０４において、タッチ保持信号を受信し、タッチ保持信号の制御によって、第１タッチ制御サブ回路を介してプルアップノード及び出力端の電位をローレベルにプルダウンすることにより、シフトレジスタユニットがタッチ制御の間に不要な信号を出力することを防止して、タッチ制御操作に悪影響を与えないようにする。また、ステップ５０４において、シフトレジスタユニットへの入力信号を保持する。
【００５２】
一実施例において、ステップ５０４において、第２タッチ制御サブ回路を介して入力信号を保持することができる。他の実施例において、ステップ５０４において、入力保持サブ回路を介して入力信号を保持することができる。
【００５３】
そして、ステップ５０６において、入力保持サブ回路によって保持される入力信号に従って、プルアップノードのレベルをハイレベルにプルアップすることにより、出力サブ回路が正常に動作するようにする。
【００５４】
一実施例において、前記駆動方法は、ステップ５０８をさらに含むことができる。ステップ５０８において、リセット信号を受信し、リセット信号の制御によって、リセットサブ回路を介してプルアップノードの電位をローレベルにプルダウンする。
【００５５】
本発明実施例に係るシフトレジスタユニットに適用される駆動方法において、第１タッチ制御サブ回路を利用してタッチ保持信号入力段階に、プルアップノードＰＵ及び出力端Ｏｕｔｐｕｔ_Ｎの電位をローレベルにプルダウンして、タッチ段階で不要なゲート駆動信号の出力がないことを保証する。同時に、タッチ保持信号入力段階において、入力保持回路を利用してその段のシフトレジスタユニットの入力信号を保持して、タッチ段階が終了した後、その段のシフトレジスタユニットが正常に信号を出力することを保証する。
【００５６】
図６は、本発明の実施例に使用され得る図４に示すシフトレジスタユニットの関連する信号タイミングを示す。以下、まず、図２に示すシフトレジスタユニット２００を第Ｎ段シフトレジスタユニットとし、図６に示す信号タイミングを参照して、本発明に係る実施例のシフトレジスタユニットの動作原理について説明し、ここで、前記シフトレジスタユニット２００の入力信号端Ｉｎｐｕｔは、入力信号を受信し、第１電源端ＶＤＤは、第１電源信号に接続され、第２電源端ＶＧＬは、ローレベルに接続され、第３電源端ＧＣＨは、接入ハイレベルに接続され、クロック信号端ＣＬＫは、クロック信号に接続され、タッチ保持信号端ＴＰ_ＳＷは、タッチ保持信号に接続される。入力信号端Ｉｎｐｕｔは、図２に示すシフトレジスタユニットの前の段のシフトレジスタユニットの出力端ＯＵＴ_Ｎ−１に接続される。
【００５７】
入力段階ａにおいて、入力信号端Ｉｎｐｕｔにハイレベル信号を入力し、第１電源端ＶＤＤにハイレベルを入力し、タッチ保持信号端ＴＰ_ＳＷにローレベルを入力し、クロック信号端にローレベルを入力する。
【００５８】
入力トランジスタＭ１３は、入力信号の制御によって、ターンオンされ、また入力信号を第１ノードＰＨに出力する。第１ノードＰＨの電位の制御によって、プルアップ制御トランジスタＭ１はターンオンされて、第１電源端ＶＤＤによって入力される信号をプルアップ制御トランジスタＭ１を経てプルアップノードＰＵに伝送される。
【００５９】
タッチ段階ｂにおいて、入力信号端Ｉｎｐｕｔにローレベルを入力し、第１電源端ＶＤＤにローレベルを入力し、タッチ保持信号端にハイレベルを入力し、クロック信号端にローレベルを入力する。
【００６０】
タッチ保持信号の制御によって、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２は、ターンオンされ、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２は、ターンオンされて、またプルアップノードＰＵ及び出力端Ｏｕｔｐｕｔ_Ｎを第２信号端ＶＧＬによって出力されたローレベルにプルダウンする。
【００６１】
次に、図４に示すシフトレジスタユニット４００を第Ｎ段シフトレジスタユニットとし、図６に示す信号タイミングを参照して、本発明の実施例のシフトレジスタユニットの動作原理について説明し、ここで、前記シフトレジスタユニット４００の入力信号端Ｉｎｐｕｔは、入力信号に接続され、第１電源端ＶＤＤは、第１電源信号に接続され、第２電源端ＶＧＬは、ローレベルに接続され、クロック信号端ＣＬＫは、クロック信号に接続され、タッチ保持信号端ＴＰ_ＳＷは、タッチ保持信号に接続され、第３電源端ＧＣＨは、第３電源信号に接続される。入力信号端Ｉｎｐｕｔは、前の段のシフトレジスタユニット（即ち、第Ｎ−１段）の出力端ＯＵＴ_Ｎ−１に接続され、リセット端ＲＥＳＥＴは、後の段シフトレジスタユニット（即ち、第Ｎ＋１段）の出力端ＯＵＴ_Ｎ＋１に接続され、即ち、走査方向は順方向走査である。
【００６２】
図６に示すａ、ｂ、ｃ、ｄ、ｅの五つの段階において、前記シフトレジスタユニット４００は、以下のような操作を行う。
【００６３】
図６に示すように、入力段階ａで入力信号端Ｉｎｐｕｔにハイレベルを入力し、ａ１段階で第１電源端ＶＤＤにハイレベルを入力し、ａ２段階で第１電源端ＶＤＤにローレベルを入力し、タッチ保持信号端ＴＰ_ＳＷにローレベルを入力し、クロック信号端ＣＬＫにローレベルを入力し、リセット信号端Ｒｅｓｅｔにローレベルを入力する。入力段階ａおいて、当業者は、第１段のシフトレジスタユニットの入力信号は、初期入力信号であってもよいことを理解すべきである。
【００６４】
図７は、入力段階ａ１における本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。図６、図７に示すように、ａ１段階において、入力信号のハイレベルの制御によって、入力トランジスタＭ１３は、ターンオンされ、入力信号を第１ノードＰＨに伝送し、前記入力信号は、第１ノードＰＨを経て入力保持キャパシタンスＣ２に伝送され、また入力保持キャパシタンスＣ２に充電して、第１ノードＰＨがハイレベルに充電されるようにする。
【００６５】
以上の説明によると、ａ１段階において、第１ノードＰＨは、入力信号Ｉｎｐｕｔの制御によって、ハイレベルに充電される。プルアップ制御トランジスタＭ１のゲートと第１ノードＰＨが接続されているため、プルアップ制御トランジスタＭ１は、第１ノードＰＨのハイレベル制御によって、ターンオンされて、第１電源端ＶＤＤによって出力されたハイレベルは、プルアップ制御トランジスタＭ１を経てプルアップノードＰＵに伝送される。プルアップノードＰＵを経て、第１電源端ＶＤＤによって出力されたハイレベルは、出力キャパシタンスＣ１に充電し、またプルアップノードＰＵをハイレベルにプルアップする。プルアップノードＰＵの電位の制御によって、出力トランジスタＭ３は、ターンオンされる。クロック信号端ＣＬＫのａ１段階でローレベルを入力するため、出力端Ｏｕｔｐｕｔ_Ｎは、ローレベルである。
【００６６】
ａ１段階において、リセット信号端Ｒｅｓｅｔにローレベルを入力するため、リセットトランジスタＭ２は、ターンオフされる。
【００６７】
ａ１段階において、上述したように、プルアップノードＰＵは、ハイレベルにプルアップされる。従って、第４プルダウン制御トランジスタＭ６は、プルアップノードＰＵの電位の制御によって、ターンオンされる。第２電源端ＶＧＬがローレベルを入力するため、プルダウンノードＰＤは、ローレベルにプルダウンされる。例えば、第３プルダウン制御トランジスタＭ８及び第１プルダウン制御トランジスタＭ９のチャネルの幅と長さの比を設計することによって、プルアップノードＰＵがハイレベルであり、第４プルダウン制御トランジスタＭ６及び第３プルダウン制御トランジスタＭ８を制御してターンオンする場合、第２プルダウン制御トランジスタＭ５のゲートは、ローレベルであるため、第２プルダウン制御トランジスタＭ５はカットオフさて、従って、第４プルダウン制御トランジスタＭ６を介してプルダウンノードＰＤを、ローレベルにプルダウンする。従って、ａ１段階において、第１プルダウントランジスタＭ１０及び第２プルダウントランジスタＭ１１は、プルアップノードＰＤの電位の制御によって、ターンオフされ、正常に出力することを保証する。
【００６８】
第ａ１段階において、タッチ保持信号端ＴＰ_ＳＷにローレベルを入力するため、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２は、タッチ保持信号端ＴＰ_ＳＷによって入力されるローレベルの制御によって、ターンオフされる。上述したように、このとき、第１ノードＰＨは、ハイレベルにプルアップされるため、第３タッチ制御トランジスタＭ１５は、第１ノードＰＨの電位の制御によって、ターンオンされる。タッチ保持信号は、第３タッチ制御トランジスタＭ１５を経て第４タッチ制御トランジスタＭ１６のゲートに伝送される。タッチ保持信号端ＴＰ_ＳＷによって入力されるタッチ保持信号がローレベルである場合、第４タッチ制御トランジスタＭ１６は、ターンオフされ、正常に入力されることを保証する。
【００６９】
ａ２段階において、第１電源端ＶＤＤの入力信号はローレベルに変わり、タッチ保持信号端ＴＰ_ＳＷにローレベルを入力し、クロック信号端ＣＬＫにローレベルを入力し、リセット信号端Ｒｅｓｅｔにローレベルを入力する。
【００７０】
ａ２段階において、入力信号がハイレベルを保持するため、第１ノードＰＨは、ハイレベルを保持し、また、プルアップ制御トランジスタＭ１を制御してターンオンを保持する。プルアップ制御トランジスタＭ１がターンオンされる場合、第１電源端ＶＤＤによって入力される信号はプルアップ制御トランジスタＭ１を経てプルアップノードＰＵに伝送される。第１電源端ＶＤＤがａ２段階でローレベルを入力するため、プルアップノードＰＵは、ａ２段階でローレベルにプルダウンされる。
【００７１】
一方、プルダウンノードＰＵがローレベルであり、また第４プルダウン制御トランジスタＭ６及び第３プルダウン制御トランジスタＭ８を制御してカットオフする場合、第１プルダウン制御トランジスタＭ９及び第２プルダウン制御トランジスタＭ５は、第３電源端ＧＣＨの電位の制御によって、ターンオンされて、プルダウンノードＰＤを、ハイレベルにプルアップする。プルダウンノードＰＤの電位の制御によって、第１プルダウントランジスタＭ１０と第２プルダウントランジスタＭ１１は、ターンオンされ、さらにプルアップノードＰＵをローレベルに保持する。
【００７２】
他の実施例において、第１電源端ＶＤＤに接続された第１電源信号は、タッチ保持信号端ＴＰ_ＳＷに接続されたタッチ保持信号と同時にホッピングが発生することができ、この場合、第１電源端ＶＤＤは、入力段階ａで常にハイレベルを入力することは理解すべきである。即ち、入力段階ａでａ１段階のみを含み、ａ２段階を省略することができる。この場合、プルアップ制御トランジスタＭ１及び第２タッチ制御トランジスタＭ１２のチャネル幅と長さの比を設計することによって、第１電源端ＶＤＤとタッチ保持信号端ＴＰ_ＳＷが同時にホッピングを発生する場合、信号遅延があっても、プルアップノードＰＵをローレベルにプルダウンすることができる。
【００７３】
図６に示すように、タッチ段階ｂにおいて、入力信号端Ｉｎｐｕｔにローレベルを入力し、第１電源端ＶＤＤにローレベルを入力し、クロック信号端ＣＬＫにローレベルを入力し、第２電源端ＶＧＬにローレベルを入力し、リセット信号端Ｒｅｓｅｔにローレベルを入力し、タッチ保持信号端ＴＰ_ＳＷにハイレベルを入力する。
【００７４】
図８は、タッチ段階ｂにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。図６、図８に示すように、上述したように、第１ノードＰＨが入力段階ａでハイレベル状態を保持するため、入力信号がハイレベルからローレベルに変化し、タッチ保持信号がローレベルからハイレベルに変化する場合、第１ノードＰＨは、まだハイレベル状態である。従って、第３タッチ制御トランジスタＭ１５は、ターンオン状態であり、このとき、第１電源端ＶＤＤがローレベルであるため、プルアップ制御トランジスタＭ１によってプルアップノードＰＵの電位をローレベルにプルダウンされる。
【００７５】
一方、タッチ保持信号がローレベルからハイレベルに変化する場合、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２は、ターンオンされ、またプルアップノードＰＵ及び出力端Ｏｕｔｐｕｔ_Ｎは、第２信号端ＶＧＬによって出力されたローレベルにプルダウンされる。これにより、タッチ制御期間中に、ゲート端駆動信号がタッチ制御に影響を与えないことを保証する。
【００７６】
なお、タッチ保持信号がローレベルからハイレベルに変化する場合、タッチ保持信号は、ターンオンの第３タッチ制御トランジスタＭ１５を経て第４タッチ制御トランジスタＭ１６のゲートに伝送され、また第４タッチ制御トランジスタＭ１６を制御してターンオンする。第４タッチ制御トランジスタＭ１６がターンオンされる場合、タッチ保持信号は、第４タッチ制御トランジスタＭ１６を経て第１ノードＰＨに伝送され、また入力保持キャパシタンスＣ１に充電を行う。従って、タッチ段階ｂにおいて、第１ノードＰＨは、入力されたタッチ保持信号の制御によって、ハイレベル状態を保持する。
【００７７】
プルアップノードＰＵがローレベルにプルダウンされるため、プルアップノードＰＵの電位の制御によって、第３プルダウン制御トランジスタＭ８及び第４プルダウン制御トランジスタＭ６は、カットオフされる。このとき、プルダウンノードＰＤの電位は、ハイレベルであり、プルダウンノードＰＤの電位の制御によって、第１プルダウントランジスタＭ１０及び第２プルダウントランジスタＭ１１は、ターンオンされ、プルアップノードＰＵ及び出力端Ｏｕｔｐｕｔ_Ｎは、ローレベルの状態に維持される。
【００７８】
タッチ段階ｂにおいて、出力端Ｏｕｔｐｕｔ_Ｎがローレベルに維持されるため、入力保持トランジスタＭ１４は常にカットオフされて、入力保持キャパシタンスＣ２に電圧を保持するようにし、第１ノードＰＨをハイレベルに保持する。
【００７９】
他の実施例において、第１電源端ＶＤＤによって接続される第１電源信号は、常にハイレベル信号であってもよいことを理解すべきである。この場合、プルアップ制御トランジスタＭ１及び第２タッチ制御トランジスタＭ１２のチャネル幅と長さの比を設計することによって、タッチ保持信号ＴＰ_ＳＷが第２タッチ制御トランジスタＭ１２を制御してターンオンする場合、プルアップノードＰＵをローレベルにプルダウンする。
【００８０】
図６に示すように、回復段階ｃにおいて、入力信号端Ｉｎｐｕｔにローレベルを入力し、第１電源端ＶＤＤにハイレベルを入力し、クロック信号端ＣＬＫにローレベルを入力し、第２電源端ＶＧＬにローレベルを入力し、リセット信号端Ｒｅｓｅｔにローレベル入力し、タッチ保持信号端ＴＰ_ＳＷにローレベル入力する。
【００８１】
図９は、回復段階ｃにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。図６、図９を参照すると、入力保持キャパシタンスＣ２の保持作用によって、プルアップ制御トランジスタＭ１及び第３タッチ制御トランジスタＭ１５は、ターンオンされる。タッチ保持信号ＴＰ_ＳＷがローレベルであるため、第４タッチ制御トランジスタＭ１６は、カットオフされる。
【００８２】
前記回復段階において、第１電源端ＶＤＤがハイレベルまで回復するため、プルアップ制御トランジスタＭ１は、第１電源端ＶＤＤのハイレベル信号をプルアップノードＰＵに伝送し、またプルアップノードＰＵを介して出力キャパシタンスＣ１に充電する。
【００８３】
上述したように、出力キャパシタンスＣ１が充電された後、プルアップノードＰＵは、ハイレベルにプルアップされる。プルアップノードＰＵの電位の制御によって、第３プルダウン制御トランジスタＭ８及び第４プルダウン制御トランジスタＭ６は、ターンオンされ、プルダウンノードＰＤを第２電源端ＶＧＬによって入力されるローレベルにプルダウンする。プルダウンノードＰＤの電位の制御によって、第１プルダウントランジスタＭ１０及び第２プルダウントランジスタＭ１１は、カットオフされることにより、前記シフトレジスタユニットの出力端が正常にクロック信号端ＣＬＫの信号を出力することを保証する。
【００８４】
回復段階ｃにおいて、タッチ保持信号端ＴＰ_ＳＷによって入力されるタッチ保持信号がローレベルであるため、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２はカットオフされて、同じく前記シフトレジスタユニットの出力端の正常出力を保証する。
【００８５】
上述したように、回復段階ｃにおいて、保持キャパシタンスＣ２が入力信号を保持し、また第１電源端ＶＤＤがハイレベルまで回復するため、プルアップノードＰＵは、またハイレベルにプルアップされることにより、シフトレジスタユニットの操作状態を、ＶＤＤホッピングがローでありまたタッチ制御信号が発生する状態に回復する。
【００８６】
なお、出力トランジスタＭ３は、プルアップノードＰＵの電位の制御によって、ターンオンされ、クロック信号端ＣＬＫによって入力されるクロック信号がローレベルであるため、出力端Ｏｕｔｐｕｔ_Ｎは、ローレベルを保持する。
【００８７】
図６に示すように、出力段階ｄにおいて、入力信号端Ｉｎｐｕｔにローレベルを入力し、第１電源端ＶＤＤにハイレベルを入力し、クロック信号端ＣＬＫにハイレベルを入力し、第２電源端ＶＧＬにローレベルを入力し、リセット信号端Ｒｅｓｅｔにローレベルを入力し、タッチ保持信号端ＴＰ_ＳＷにローレベルを入力する。
【００８８】
図１０は、出力段階ｄにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。図６、図１０を参照すると、上述したように、回復段階ｃにおいて、第１電源端ＶＤＤによって出力されるハイレベルは、プルアップノードＰＵをハイレベル電位に保持するため、Ｍ３は、プルアップノードＰＵの電位の制御によって、ターンオンを保持する。
【００８９】
出力段階ｄにおいて、クロック信号端ＣＬＫがハイレベルを入力するため、出力トランジスタＭ３を経てクロック信号端ＣＬＫによって入力されるハイレベルは、出力端Ｏｕｔｐｕｔ_Ｎに伝送され、また出力信号として出力される。同時に、出力キャパシタンスＣ１のブートストラップ（ｂｏｏｔ ｓｔｒａｐ）作用によって、プルアップノードＰＵの電位はさらに引き上げられる。
【００９０】
なお、出力端Ｏｕｔｐｕｔ_Ｎがハイレベルにプルアップされるため、入力保持トランジスタＭ１４は、ターンオンされ、入力保持キャパシタンスＣ２は放電する。第１ノードＰＨは、ローレベルにプルダウンされて、プルアップ制御トランジスタＭ１をカットオフする。
【００９１】
図６に示すように、リセット段階ｅにおいて、入力信号端Ｉｎｐｕｔにローレベルを入力し、第１電源端ＶＤＤにハイレベルを入力し、クロック信号端ＣＬＫにローレベルを入力し、第２電源端ＶＧＬにローレベルを入力し、リセット信号端Ｒｅｓｅｔにハイレベルを入力し、タッチ保持信号端ＴＰ_ＳＷにローレベルを入力する。
【００９２】
図１１は、リセット段階ｅにおける本発明の実施例の図４に示すシフトレジスタユニットの等価回路図を示す。図５、図１１を参照すると、リセット段階ｅにおいて、上述したように、出力段階ｄで第１ノードＰＨが既にローレベルに回復され、プルアップ制御トランジスタＭ１はターンオフされるため、第１電源端ＶＤＤによって出力されるハイレベルは、ＰＵ点まで伝送できない。
【００９３】
リセット信号端Ｒｅｓｅｔにハイレベルを入力するため、リセットトランジスタＭ２を制御してターンオンして、プルアップノードＰＵのレベルは、第２電源端ＶＧＬによって入力されるローレベルにプルダウンされる。
【００９４】
本発明に係るシフトレジスタユニットにおいて、タッチ保持信号の入力期間に、タッチ保持信号の制御によって、第１タッチ制御トランジスタＭ４及び第２タッチ制御トランジスタＭ１２を介して、出力端Ｏｕｔｐｕｔ_Ｎ及びプルアップノードＰＵをローレベルに保持することができ、出力端Ｏｕｔｐｕｔ_Ｎが信号を出力することを防止し、シフトレジスタユニットのゲート端駆動信号がタッチ回路への悪影響を回避し、また出力キャパシタンスＣ１の漏電問題に起因する異常ゲート端駆動信号を回避する。なお、第１プルダウントランジスタＭ１０及び第２プルダウントランジスタＭ１１を介して出力端Ｏｕｔｐｕｔ_Ｎ及びプルアップノードＰＵをローレベルにさらに保持する。さらに、入力保持キャパシタンスＣ２を介してタッチ段階で入力されるタッチ保持信号を記憶して、タッチ段階の終了後に、本段のシフトレジスタユニットがその段の駆動信号を正常に出力するようにする。
【００９５】
本発明の他の態様によると、ゲート駆動回路をさらに提供する。図１２に示すように、前記ゲート駆動回路は、多段カスケード接続されたシフトレジスタユニットを含み、ここで、いずれの一段または多段のシフトレジスタユニットは、図１−４にいずれかの一つに示されるシフトレジスタユニットの構成を使用することができる。例えば、前記ゲート駆動回路における多段カスケード接続された全てのシフトレジスタユニットは、全て上述したようなシフトレジスタユニットの構成を使用する。
【００９６】
図１２は、本発明の実施例のシフトレジスタユニットを適用したゲート駆動回路である。図１２に示すように、ここで、第１段のシフトレジスタユニットの出力端ＯＵＴＰＵＴは、第２段のシフトレジスタユニットの入力信号端Ｉｎｐｕｔに接続され、最後の段シフトレジスタユニットの出力端ＯＵＴＰＵＴは、最後から二番目の段のシフトレジスタユニットのリセット端ＲＥＳＥＴに接続され、第１段のシフトレジスタユニット以外、各段のシフトレジスタユニットの出力端ＯＵＴＰＵＴは、前の一段のシフトレジスタユニットのリセット端ＲＥＳＥＴにさらに接続され、最後の段シフトレジスタユニット以外、各段シフトレジスタユニットの出力端ＯＵＴＰＵＴは、次の段のシフトレジスタユニットの入力信号端Ｉｎｐｕｔにさらに接続され、即ち、第Ｎ段シフトレジスタユニットに対して、その入力信号端Ｉｎｐｕｔは、第Ｎ−１段のシフトレジスタユニットの出力端ＯＵＴＰＵＴに接続され、リセット端ＲＥＳＥＴは、第Ｎ＋１段のシフトレジスタユニットの出力端ＯＵＴＰＵＴに接続される。第Ｎ段のシフトレジスタユニットのクロック信号端ＣＬＫは、第１クロック信号端ＣＫＬ１に接続され、第Ｎ＋１段のシフトレジスタユニットのクロック信号端ＣＬＫは、第２クロック信号端ＣＫＬ２に接続され、ここで、第１クロック信号ＣＫＬ１と第２クロック信号ＣＫＬ２のフェイズは、１８０度の差があり、またレベルは逆である。なお、上述したＮ段のカスケード接続されたシフトレジスタユニットは、同じタッチ保持信号端ＴＰ_ＳＷに接続することができ、異なるタッチ保持信号端ＴＰ_ＳＷに接続することもできることは理解すべきである。
【００９７】
本発明の実施例は、上述ゲート駆動回路を適用した表示基板、表示パネル、及び表示装置をさらに含む。ここで、タッチ保持信号端ＴＰ_ＳＷによって出力されるタッチ保持信号は、パルス信号であり、その有効レベル期間は、表示基板または表示パネルまたは及び表示装置において伝送されるタッチ制御信号の有効レベル期間と一致する。
【００９８】
上述したようなＮ段のカスケード接続されたシフトレジスタユニットを含むゲート駆動回路において、ここで、いずれかの一段または多段シフトレジスタユニットは、本発明に係る上述したいずれか一つの実施例のシフトレジスタユニットを使用することができる。なお、ゲート駆動回路のタッチ段階において、前記一段または多段シフトレジスタユニットは、タッチ保持信号を受信し、また本発明の図５に示す各段階の操作を実行することができる。残り段のシフトレジスタユニットは、その正常操作を保持することができる。
【００９９】
タッチ段階において、本発明に係る実施例のゲート駆動回路中のシフトレジスタユニットがタッチ保持信号を受信する場合、第１タッチ制御サブ回路及び/またはプルダウンサブ回路を介して、出力端電位をロー電位にプルダウンすることにより、タッチ段階でゲート駆動出力の出力することが防止され、さらに、入力保持サブ回路を介して入力信号を保持することにより、タッチ期間後にシフトレジスタユニットの正常操作に回復する。
【０１００】
本発明の少なくとも一つの実施例は、本発明の実施例によって提供される上述のゲート駆動回路を含む表示装置をさらに提供し、前記表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーションなどの表示機能を持つ製品または部品であってもよい。
【０１０１】
他に定義されない限り、ここで使用されるすべて用語（技術と科学用語を含む）は、当業者が通常に理解している意味と同じである。また、通常の辞書に定義されているような用語は、関連技術の文脈における意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に述べられていない限り、理想化または極端な形式の観点から解釈されるべきでない。
【０１０２】
上記は本発明の説明であり、本発明を限定するものと解釈されるべきではない。本発明のいくつかの例示的な実施例を説明したが、当業者は、本開示の新規な教示及び利点から逸脱することなく、例示的な実施例に対して多くの変更を行うことができることを容易に理解するであろう。従って、そのような変更のすべては、特許請求の範囲によって規定される本発明の範囲内に含まれることが意図される。上記は本発明の説明であり、開示された特定の実施例に限定されるものと解釈されるべきではなく、開示された実施例及び他の実施例の修正は、添付の特許請求の範囲内に含まれることが意図される。本発明は、特許請求及びそれらの等価物によって限定される。
【符号の説明】
【０１０３】
１００  シフトレジスタユニット
１１０  入力サブ回路
１２０  プルアップ制御サブ回路
１３０  出力サブ回路
１４０  第１タッチ制御サブ回路
２００  シフトレジスタユニット
３００  シフトレジスタユニット
３１０  入力サブ回路
３２０  プルアップ制御サブ回路
３３０  出力サブ回路
３４０  第１タッチ制御サブ回路
３５０  第２タッチ制御サブ回路
３６０  プルダウンサブ回路
３７０  プルダウン制御サブ回路
３８０  入力保持サブ回路
３９０  リセットサブ回路
４００  シフトレジスタユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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