(57)【要約】例において、メモリアレイは、複数の第１の誘電体材料及び複数のスタックであって、それぞれの各第１の誘電体材料とそれぞれの各スタックが交互に配置され、それぞれの各スタックは第１の導電性材料及び記憶材料を含む、複数の第１の誘電体材料及び複数のスタックを含むことができる。第２の導電性材料は、複数の第１の誘電体材料及び複数のスタックを通り抜けていてよい。それぞれの各スタックは、第１の導電性材料と第２の導電性材料との間に第２の誘電体材料をさらに含むことができる。
2020532863.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイであって、
複数の第１の誘電体材料及び複数のスタックであって、それぞれの各第１の誘電体材料とそれぞれの各スタックが交互に配置され、それぞれの各スタックは第１の導電性材料及び記憶材料を含む、前記複数の第１の誘電体材料及び複数のスタック、及び
前記複数の第１の誘電体材料及び前記複数のスタックを通り抜ける第２の導電性材料を含み、
それぞれの各スタックは、前記第１の導電性材料と前記第２の導電性材料との間に第２の誘電体材料をさらに含む、前記メモリアレイ。
【請求項２】
前記記憶材料が、前記第１の導電性材料の片側のみにあり、
前記第２の導電性材料が、前記記憶材料に垂直である、
請求項１に記載のメモリアレイ。
【請求項３】
前記第２の導電性材料と前記複数のスタックの間、及び前記第２の導電性材料と前記複数の第１の誘電体材料の間に第３の誘電体材料をさらに含む、請求項１〜２のいずれか一項に記載のメモリアレイ。
【請求項４】
それぞれの各スタックが、前記第１の導電性材料と前記記憶材料との間に第３の誘電体材料をさらに含む、請求項１〜２のいずれか一項に記載のメモリアレイ。
【請求項５】
前記第１の導電性材料及び前記記憶材料は、それぞれの各スタック内部で異なるレベルにある、請求項１〜２のいずれか一項に記載のメモリアレイ。
【請求項６】
前記記憶材料が自己選択記憶材料である、請求項１〜２のいずれか一項に記載のメモリアレイ。
【請求項７】
前記記憶材料がカルコゲナイド材料を含む、請求項１〜２のいずれか一項に記載のメモリアレイ。
【請求項８】
メモリアレイであって、
メモリセルのスタック、及び
第１の導電性材料
を含み、
それぞれの各メモリセルが、
前記第１の導電性材料の異なる部分、
記憶材料、
前記記憶材料上の第２の導電性材料、及び
前記記憶材料上及び前記第２の導電性材料と前記第１の導電性材料との間の誘電体材料
を含む、前記メモリアレイ。
【請求項９】
前記メモリセルが、追加の誘電体材料によって互いに分離されている、請求項８に記載のメモリアレイ。
【請求項１０】
前記誘電体材料が第１の誘電体材料であり、
それぞれの各メモリセルは、前記第１の導電性材料と前記第１の誘電体材料との間、及び前記第１の導電性材料と前記記憶材料との間に第２の誘電体材料の異なる部分をさらに含む、
請求項８に記載のメモリアレイ。
【請求項１１】
前記第１の誘電体材料が、前記第２の導電性材料及び前記第２の誘電体材料と直接物理的に接触しており、
前記第２の誘電体材料が、前記第１の誘電体材料に垂直である、
請求項１０に記載のメモリアレイ。
【請求項１２】
それぞれの各メモリセルが、前記第２の導電性材料と前記記憶材料との間に追加の誘電体材料をさらに含む、請求項８、１０、及び１１のいずれか一項に記載のメモリアレイ。
【請求項１３】
前記第１の導電性材料が、それぞれの各メモリセルの前記第２の導電性材料及び前記記憶材料に垂直である、請求項８、１０、及び１１のいずれか一項に記載のメモリアレイ。
【請求項１４】
メモリアレイを形成する方法であって、
複数のスタック及び複数の第１の誘電体材料を形成することであって、それぞれの各スタックとそれぞれの各第１の誘電体材料とが交互に配置され、それぞれの各スタックを形成することは、記憶材料、前記記憶材料上の第１の導電性材料、及び前記第１の導電性材料に隣接する前記記憶材料上の第２の誘電体材料を形成することを含む、前記複数のスタック及び複数の第１の誘電体材料を形成すること、及び
前記複数のスタック及び前記複数の第１の誘電体材料を貫いて第２の導電性材料を形成することであって、それぞれの各スタックの前記第２の誘電体材料が前記第１の導電性材料と前記第２の導電性材料との間にある、前記第２の導電性材料を形成すること
を含む、前記方法。
【請求項１５】
前記第２の導電性材料を形成する前に、前記複数のスタック及び前記複数の第１の誘電体材料を貫いて第３の誘電体材料を形成することをさらに含み、
前記第２の導電性材料を形成することは、前記第３の誘電体材料が前記第２の導電性材料と前記複数のスタックとの間、及び前記第２の導電性材料と前記複数の第１の誘電体材料との間にあるように、前記第３の誘電体材料に隣接する前記第２の導電性材料を形成することを含む、請求項１４に記載の方法。
【請求項１６】
前記第２の誘電体材料を形成することは、
前記第２の導電性材料を形成する前に前記第１の導電性材料を窪ませて前記第１の導電性材料に開口部を形成すること、及び
前記開口部に前記第２の誘電体材料を形成すること
を含む、請求項１４に記載の方法。
【請求項１７】
それぞれの各スタックを形成することは、前記記憶材料と前記第２の導電性材料との間、及び前記記憶材料と前記第２の誘電体材料との間に第３の誘電体材料を形成することをさらに含む、請求項１４に記載の方法。
【請求項１８】
前記記憶材料を形成することが前記記憶材料を平坦に堆積させることを含む、請求項１４〜１７のいずれか一項に記載の方法。
【請求項１９】
前記記憶材料を形成することが物理蒸着を使用して前記記憶材料を形成することを含む、請求項１４〜１７のいずれか一項に記載の方法。
【請求項２０】
前記記憶材料を形成することが前記記憶材料を水平に形成することを含む、請求項１４〜１７のいずれか一項に記載の方法。
【請求項２１】
メモリアレイを形成する方法であって、
複数のスタック及び複数の第１の誘電体材料を形成することであって、それぞれの各スタック及びそれぞれの各第１の誘電体材料が交互になり、それぞれの各スタックが第１の導電性材料及び記憶材料を含む、前記複数のスタック及び前記複数の第１の誘電体材料を形成すること、
前記複数のスタック及び前記複数の第１の誘電体材料を貫通する第１の開口部を形成すること、
それぞれの各スタックの前記第１の導電性材料の一部を除去して、それぞれの各スタックに第２の開口部を形成すること、
それぞれの各スタックの前記第２の開口部に第２の誘電体材料を形成すること、及び
それぞれの各スタックの前記第２の誘電体材料及びそれぞれの各スタックの前記記憶材料に隣接する、第２の導電性材料を前記第１の開口部に形成すること
を含む、前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概してメモリに関し、より詳細には、三次元メモリアレイに関する。
【背景技術】
【０００２】
メモリデバイスなどのメモリは、通常、コンピュータ内の内部半導体集積回路または他の電子デバイスとして提供され得る。とりわけ、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、抵抗変化型メモリ、及びフラッシュメモリを含む、実に様々な種類のメモリがある。抵抗変化型メモリのタイプには、とりわけ、相変化材料（ＰＣＭ）メモリ、プログラマブル導体メモリ、及び抵抗型ランダムアクセスメモリ（ＲＲＡＭ）が含まれ得る。
【０００３】
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲の電子アプリケーション用の揮発性及び不揮発性メモリとして利用することができる。不揮発性メモリは、例えば、電子デバイスの中でも、パーソナルコンピューター、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤーなどのポータブルミュージックプレーヤー、及びムービープレーヤーで使用できる。
【０００４】
抵抗変化型メモリデバイスは、記憶素子（例えば、可変の抵抗を有する抵抗型メモリ素子）の抵抗の状態に基づいてデータを記憶できる抵抗型メモリセルを含むことができる。したがって、抵抗型メモリセルは、抵抗型メモリ素子の抵抗レベルを変えることにより、目標のデータ状態に対応するデータを格納するようにプログラムされ得る。抵抗型メモリセルは、特定の期間、正または負の電気パルス（例えば、正または負の電圧または電流パルス）などの電界またはエネルギーの供給源を、セル（例えば、セルの抵抗型メモリ素子）に印加することにより、目標のデータ状態（例えば、特定の抵抗状態に対応）にプログラムすることができる。抵抗型メモリセルの状態は、印加されたインタロゲーション電圧に応じるセルを通る電流を検知することにより判定され得る。セルの抵抗レベルに基づいて変化する検知電流は、セルの状態を示すことができる。
【０００５】
複数のデータ状態（例えば、抵抗状態）のうちの１つが抵抗型メモリセルに対して設定され得る。例えば、シングルレベルメモリセル（ＳＬＣ）は、二進単位の１または０で表され得る２つの異なるデータ状態のうちの目標の１つに対してプログラムでき、セルが特定のレベルより上の抵抗に対してプログラムされているかどうか、下の抵抗に対してプログラムされているかに依拠し得る。追加の例として、いくつかの抵抗型メモリセルは、３つ以上のデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）のうちの目標の１つに対してプログラムできる。そのようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれる場合がある。ＭＬＣは、各セルが１桁より多い（例えば、１ビットより多い）ことを表すことができるため、メモリセルの数を増やすことなく、より高密度のメモリを提供できる。
【図面の簡単な説明】
【０００６】
【図１Ａ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの断面図を示している。
【図１Ｂ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの断面図を示している。
【図１Ｃ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの断面図を示している。
【図１Ｄ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの断面図を示している。
【図１Ｅ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの様々な図を示している。
【図１Ｆ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの様々な図を示している。
【図１Ｇ】本開示の実施形態による、三次元メモリアレイの形成に関連する処理ステップの様々な図を示している。
【図２】本開示の実施形態による三次元メモリアレイを示している。
【発明を実施するための形態】
【０００７】
本開示は、三次元メモリアレイ及びその処理方法を含む。いくつかの実施形態は、複数の第１の誘電体材料と複数のスタックを含み得るメモリアレイを含み、それぞれの各第１の誘電体材料とそれぞれの各スタックは交互に配置され、それぞれの各スタックは第１の導電性材料と記憶材料を含む。第２の導電性材料は、複数の第１の誘電体材料及び複数のスタックを通り抜けていてよい。それぞれの各スタックは、第１の導電性材料と第２の導電性材料との間に第２の誘電体材料をさらに含むことができる。
【０００８】
従来のメモリアレイの例では、記憶材料は、交互の（例えば水平の）第１の導電性材料と誘電体材料の積み重ねを通り抜ける開口部に（例えば垂直に）形成され得る。記憶材料を含む開口部に第２の導体を形成することができる。アレイのメモリセルは、第１の導体の異なる部分、記憶材料の異なる部分、及び第２の導体の異なる部分を含むことができ、その結果、アレイは、三次元アレイを形成するメモリセルの（例えば垂直の）スタックを含むことができる。そのようなスタックを利用して三次元メモリアレイを形成すると、アレイ内のメモリセルの数が増加でき、密度の増加及び／または記憶容量の増加をもたらす可能性がある。
【０００９】
しかし、（例えば、物理蒸着（ＰＶＤ）などの標準的な技術を使用して）開口部内に均一な厚さの記憶材料を形成することは困難であり得る。記憶材料の厚さが不均一であると、例えば、記憶材料の、及びしたがってアレイのメモリセルの電気特性の不均一性をもたらし得る。
【００１０】
本開示の実施形態は、以前のメモリアレイの開口部に形成された記憶材料よりも、均一な厚さ、及びしたがって均一な電気特性を有する記憶材料の三次元メモリアレイを可能にするといった利点をもたらす。例えば、実施形態は、密度及び／または記憶容量の増加をなおも達成しながら、ＰＶＤなどの標準的な技術を使用して、（例えば、比較的均一な厚さを有する）記憶材料の形成を可能にし得る。
【００１１】
以下の詳細な説明では、本明細書の一部を形成する添付の図面を言及し、特定の例を例証として示す。図面において、同様の数字は、いくつかの図を通して実質的に同様の構成要素を説明している。本開示の範囲から逸脱することなく、他の例を利用することができ、構造的及び電気的な変更を行うことができる。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲及びその均等物によってのみ定義される。
【００１２】
本明細書で使用される場合、「ａ」または「ａｎ」は、事物の１つまたは複数を示すことができ、「複数（ａ  ｐｌｕｒａｌｉｔｙ  ｏｆ）」は、そのようなものの２つ以上を示すことができる。例えば、メモリセル（ａ  ｍｅｍｏｒｙ  ｃｅｌｌ）は１つまたは複数のメモリセルを示すことができ、複数のメモリセルは２つ以上のメモリセルを示すことができる。
【００１３】
半導体という用語は、例えば、材料の層、ウェーハ、または基板を示すことができ、任意の半導体基部構造を含む。「半導体」は、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレーター（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ半導体及び非ドープ半導体、半導体基部構造によって支えられるシリコンのエピタキシャル層、ならびに他の半導体構造を含むと理解されたい。さらに、以下の説明で半導体について言及する場合、半導体基部構造に領域／接合を形成するために以前のプロセスステップが利用されている可能性があり、半導体という用語はそのような領域／接合を含む下層を含むことができる。
【００１４】
「垂直」という用語は、例えば、集積回路ダイの表面などの基部構造に垂直な方向として定義することができる。垂直という用語は、日常の製造、測定、及び／または組み立てのばらつきにより「厳密な」垂直からばらつきがあることを説明しており、当業者は垂直という用語が意味するところを心得ていることを認識すべきである。「水平」という用語は、例えば、基部構造に平行な方向として定義されてもよい。水平という用語は、日常的な製造、測定、及び／または組み立てのばらつきにより「厳密な」水平からばらつきがあることを説明しており、当業者は水平という用語が意味するところを心得ていることを認識すべきである。垂直及び平行という用語は、日常の製造、測定、及び／または組み立てのばらつきにより「厳密な」垂直及び「厳密な」平行からばらつきがあることを説明しており、当業者は垂直及び平行という用語が意味するところを心得ていることを認識すべきである。
【００１５】
より高い容量のメモリに対する需要を満たすために、設計者は、ダイ（例えば、チップ）などの基部構造（例えば、半導体基板、シリコン基板などの基部半導体）の所定の領域内のメモリセルの数などのメモリの密度を増加させるための努力をし続けている。メモリの密度を高める１つの方法は、積層メモリアレイ（例えば、三次元メモリアレイとよく呼ばれる）を形成することである。例えば、積層メモリアレイは、メモリセルの数を増やすために、基部構造に垂直な方向に積層されたメモリセルを含んでもよい。三次元のクロスポイントメモリに大きな関心が寄せられている。いくつかの例では、三次元クロスポイントメモリセルは、メモリビットを保存するのに適したマルチステート材料として、相変化材料（例えば、カルコゲナイド）などの抵抗材料を利用し得る。
【００１６】
図１Ａ〜図１Ｅは、本開示のいくつかの実施形態による、処理（例えば、製造）の様々な段階の間の、積層メモリアレイ１００（例えば、三次元メモリアレイ）の一部の断面図である。図１Ａでは、誘電体材料（例えば、誘電体１０２）は、メモリデバイスなどの装置の配線（例えば、メタライゼーションレベル）の上に形成され得る。配線は、半導体（図１Ａには示さず）の上及び／または中に形成され得るデコーダ回路の上であってもよい。誘電体１０２は、配線、デコーダ、及び半導体の上であってよく、メモリアレイ１００を配線、デコーダ、及び半導体から電気的に分離することができる。例えば、誘電体１０２は、相補型金属酸化物半導体（ＣＭＯＳ）及びメタライゼーションの上であってよく、メモリアレイ１００を相補型金属酸化物半導体（ＣＭＯＳ）及びメタライゼーションのレベルから電気的に分離することができる。いくつかの例では、誘電体１０２はエッチストップとして機能し得る。本明細書では、誘電体材料を誘電体と呼ぶ場合がある。
【００１７】
（例えば水平）誘電体１０４は、誘電体１０２と直接物理的に接触するなど、（例えば上に）隣接して形成され（例えば平坦に堆積され）得る。誘電体１０２及び１０４は、酸化ケイ素、酸化アルミニウム、酸化ハフニウムなどの酸化物、または窒化ケイ素などの窒化物であり得る。
【００１８】
本明細書において、第１の要素が第２の要素に隣接するとき、第１の要素は第２の要素の上（例えば上方）、下または横にあり、介在要素なしで第２の要素と直接物理的に接触し得、または１つ以上の介在要素によって第２の要素から分離され得る。第１の要素が第２の要素の上にあるとき、第１の要素は第２の要素と直接物理的に接触してもよく、または１つ以上の介在要素により第２の要素から分離されてもよい。
【００１９】
図１Ａに示すように、誘電体１０４の上に（例えば、それに接するように）、（例えば水平の）記憶材料１０６を形成（例えば、平坦に堆積）することができる。いくつかの例では、記憶材料１０６は、ＰＶＤ、化学気相堆積（ＣＶＤ）、または原子層堆積（ＡＬＤ）を使用して形成され得る。記憶材料１０６は、例えば、約１０ナノメートルの厚さであり得る。平坦な堆積記憶材料１０６（例えば水平）は、例えば、記憶材料が開口部に（例えば垂直方向に）形成されるときに別段の場合には生じ得る、記憶材料の厚さにおける（例えば許容できない）不均一性を、緩和（例えば除去）し得る。
【００２０】
記憶材料１０６は、カルコゲナイド材料、例えばカルコゲナイド合金及び／またはガラスを含むことができ、それは自己選択記憶材料（例えば、選択するデバイス及び記憶要素の両方として機能することができる）であり得る。記憶材料１０６（例えば、カルコゲナイド材料）は、そこに印加されるプログラムパルスなどの印加電圧に応答し得る。閾値電圧未満の印加電圧の場合、記憶材料１０６は「オフ」の状態（例えば、非導電性状態）のままであり得る。あるいは、閾値電圧よりも大きい印加電圧に応答して、記憶材料１０６は「オン」の状態（例えば、導電状態）に入り得る。さらに、所与の極性における記憶材料１０６の閾値電圧は、印加電圧の極性（例えば、正または負）に基づいて変化し得る。例えば、プログラムパルスが正であるか負であるかに基づいて、閾値電圧が変化し得る。
【００２１】
記憶材料１０６に適したカルコゲナイド材料の例には、例えば、動作中に層が変化しない合金（例えばセレンベースのカルコゲナイド合金）を含むカルコゲナイド材料の中でも、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）材料、例えばＩｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、及びゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）材料、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７、またはその他を含むことができる。さらに、カルコゲナイド合金は、微量の他のドーパント材料を含んでもよい。本明細書で使用されるハイフネーションされた化学組成表記は、特定の混合物または化合物に含まれる元素を示し、示された元素に関係するすべての化学量論を表すことを意図している。
【００２２】
図１Ａに示されるように、酸化アルミニウム、酸化ハフニウムなどの（例えば水平の）誘電体１０８は、ＣＶＤまたはＡＬＤなどによって、記憶材料１０６上に形成（例えば、平坦に堆積）され得る。いくつかの例では、誘電体１０８は、約０．１ナノメートルから約１ナノメートルの厚さであり得る。
【００２３】
電極などの（例えば水平）導電性材料（例えば導体１１０）は、誘電体１０８の上に形成（例えば、平坦に堆積）することができ、（例えば水平）誘電体１１４、例えば酸化物または窒化物を、導体１１０の上に形成（例えば平坦に堆積）することができる。例えば、誘電体１０８は、導体１１０と記憶材料１０６との間の拡散障壁などの障壁として機能し得る。本明細書で、導電性材料は、導体と呼ばれることがある。
【００２４】
いくつかの例において、メモリアレイ１００は、誘電体１０４と（例えば水平）誘電体１２０との間に、交互の（例えば水平）スタック（例えば、層）１１６及び誘電体１１４の積み重ねを、含むことができる。例えば、それぞれの各スタック１１６及びそれぞれの各誘電体１１４は交互であってもよく、この場合それぞれの各スタック１１６は、例えば、記憶材料１０６、記憶材料１０６上の誘電体１０８、及び誘電体１０８上の導体１１０を含み得る。誘電体１２０は、最上のスタック１１６上にあり得る。例えば、誘電体１０８は記憶材料１０６の上に平坦に堆積され、導体１１０は誘電体１０８の上に平坦に堆積されて、スタック１１６を形成する。
【００２５】
実施形態では、図１Ａに示すように、誘電体１０４または誘電体１１４の上に、記憶材料１０６を形成することができる。例えば、スタック１１６は、メモリアレイ１００の複数の異なるレベルのそれぞれにあってもよい。スタック１１６は、図１Ａに示されるように、誘電体１１４によって互いに分離され得る。
【００２６】
いくつかの例では、記憶材料１０６及び導体１１０の形成の順序を逆にすることができる。例えば、導体１１０は誘電体１０４または誘電体１１４のいずれかの上に形成でき、誘電体１０８は導体１１０の上に形成でき、記憶材料１０６は誘電体１０８の上に形成でき、そのため誘電体１１４または誘電体１２０は記憶材料１０６の上に形成できる。したがって、誘電体スタック１１６は、例えば、導体１１０、導体１１０上の誘電体１０８、及び誘電体１０８上の記憶材料１０６を含み得る。例えば、誘電体スタック１１６の形成は、スタック１１６内部の異なるレベルでの、及びしたがってアレイ１００内部の異なるレベルでの記憶材料１０６、誘電体１０８、及び導体１１０各々の形成を含み得る。
【００２７】
図１Ｂに示すように、開口部１２４は、誘電体１２０、交互のスタック１１６と誘電体１１４、及び誘電体１０４を貫くように形成され得、誘電体１０２の上または中にて停止する。例えば、誘電体１２０は、誘電体１２０、交互のスタック１１６と誘電体１１４、及び誘電体１０４を貫いて開口部１２４を形成するために、パターン形成することができる。例えば、イメージングレジスト（例えば、フォトレジスト）などのマスク（図示せず）を誘電体１２０上に形成し、誘電体１２０の領域を露出するようにパターン形成することができる。誘電体１２０の露出されている領域と、誘電体１２０の露出している該領域の下の交互のスタック１１６及び誘電体１１４の諸部分、並びに誘電体１０４の諸部分とは、ドライエッチングまたはウェットエッチングなどによりその後除去され、誘電体１０２の上または中で終端し得る開口部１２４を形成することができる。
【００２８】
開口部１２４は、誘電体１２０の諸部分、誘電体１１４の諸部分、スタック１１６の諸部分（例えば、記憶材料１０６、誘電体１０８、及び導体１１０の諸部分）、及び誘電体１０４の諸部分を露出し得る。例えば、誘電体１２０、誘電体１１４、スタック１１６、及び誘電体１０４の露出されている諸部分は、同一平面上にあって連続していてもよく、また開口部１２４の側面（例えば側壁）１２８を形成してもよい。例では、誘電体１２０、誘電体１１４、記憶材料１０６、誘電体１０８、導体１１０、及び誘電体１０４の露出されている部分は、その誘電体１２０、誘電体１１４、記憶材料１０６、誘電体１０８、導体１１０、及び誘電体１０４を通り抜ける開口部１２４の部分の境界面、例えば側面を形成し得る。いくつかの例では、開口部１２４は、円形、正方形、長方形、多角形、または楕円形の断面を有してもよい。
【００２９】
図１Ｃに示されるように、それぞれのスタック１１６の各々、したがってそれぞれの導体１１０の各々における導体１１０の部分は、各スタック１１６における導体１１０の露出されている部分１３０が、それぞれの各スタック１１６において記憶材料１０６の露出されている部分及び誘電体１０８の露出されている部分に対して凹むことができるように除去され得る。例えば、各導体１１０の部分１３０は、開口部１２４の側面１２８、したがって、誘電体１０４、１１４、及び１２０の露出されている部分に関して凹んでいてよい。
【００３０】
それぞれの導体１１０の部分１３０を凹ませることにより、側面１２８、及びしたがって、記憶材料１０６の露出されている部分、誘電体１０８の露出されている部分、誘電体１１４の露出されている部分、及び誘電体１２０の露出されている部分から導体１１０の部分１３０まで延びることのできる開口部（例えば、凹み）１３４を形成することができる。例えば、開口部１３４は、開口部１２４の側面１２８に形成され得る。図１Ｃに示されている側面１２８から部分１３０までの開口部１２４の深さｄは、例えば約１０から約３０ナノメートルであり得る。導体１１０の部分１３０は、それぞれの開口部１３４の側面などの境界面を形成し得ることに留意されたい。いくつかの例では、導体１１０に選択的な等方性エッチングを使用して、開口部１３４を形成し得る。
【００３１】
図１Ｄに示すように、酸化物または窒化物などの誘電体１３８は、それぞれの各導体１１０のそれぞれの部分１３０に隣接する（例えば、直接物理的に接触する）開口部１３４のそれぞれに形成され得る。例えば、誘電体１３８は、それぞれの導体１１０の除去された部分を置き換えることができる。いくつかの例では、誘電体１３８は、開口部１２４に形成でき、その後エッチングなどによって、開口部１２４の誘電体１３８の露出されている部分が、開口部１２４の側面１２８、したがって記憶材料１０６、誘電体１０８、誘電体１０４、誘電体１１４、及び誘電体１２０の露出されている部分と共平面（例えば、同一平面）になるまで除去され得る。
【００３２】
いくつかの例では、誘電体１０８に類似する（例えば、同じ）誘電体などの誘電体を、導体１１０の部分１３０に隣接する開口部１３４に形成することができる（図示せず）。次に、誘電体に隣接する開口部１３４に誘電体１３８を形成することができ、そのため誘電体は導体１１０の部分１３０と誘電体１３８との間にある。
【００３３】
誘電体１３８の露出されている部分、例えば誘電体１３８の露出されている部分１４４、記憶材料１０６、例えば記憶材料１０６の露出されている部分１４８、誘電体１０８、誘電体１０４、誘電体１１４、及び誘電体１２０は、同一平面上にあって連続していてもよく、また開口部１２４の側面１２８を形成してもよい。例えば、側面１２８は、誘電体１３８、記憶材料１０６、誘電体１０８、誘電体１０４、誘電体１１４、及び誘電体１２０の共平面で連続している部分を含む表面であってもよい。誘電体１３８の露出されている部分１４４は、その誘電体１３８を通り抜ける開口部１２４の一部の境界面を形成し得ることに留意されたい。
【００３４】
スタック（例えば、各スタック）１１６内の誘電体１３８は、そのスタックの導体１１０の部分１３０から、誘電体１０８の露出されている部分、及びそのスタック１１６の電荷記憶材料１０６の露出されている部分１４８まで延びることができる。例えば、誘電体１３８（例えば、各誘電体１３８）は、それぞれの導体１１０の部分１３０から、記憶材料１０６、誘電体１０８、誘電体１０４、誘電体１１４、及び誘電体１２０の露出されている部分まで延びることができる。
【００３５】
図１Ｅに示すように、誘電体ライナーなどの（例えば垂直）誘電体１５０は、それらの開口部の側面１２８に隣接して開口部１２４に形成され得る。例えば、開口部１２４は、誘電体１５０で縁取ることができる。誘電体１５０は、誘電体１０４、誘電体１０８、誘電体１１４、誘電体１２０、誘電体１３８（例えばそれぞれの誘電体１３８の露出されている部分１４４）、及び記憶材料１０６（例えばそれぞれの記憶材料１０６の露出されている部分１４８）の露出されている部分に隣接させて形成してもよい。いくつかの例では、誘電体１５０は、上述のように、誘電体１０８と同様（例えば、同じ）であってもよい。
【００３６】
図１Ｆは、図１Ｅの線１Ｆ−１Ｆに沿って得られた断面図を示し、図１Ｇは、図１Ｅの線１Ｇ−１Ｇに沿って得られた断面図を示す。図１Ｅ及び図１Ｆは、例えば、それぞれの誘電体１３８の以前に露出した部分１４４（例えば、図１Ｄで露出）に隣接する（例えば、直接物理的に接触する）誘電体１５０を示す。図１Ｅ及び図１Ｆは、導体１１０の部分１３０に隣接し、部分１３０と誘電体１５０との間にある誘電体１３８をさらに示す。図１Ｇ及び図１Ｅは、例えば、記憶材料１０６の以前に露出した部分１４８（例えば、図１Ｄで露出）に隣接する誘電体１５０を示す。
【００３７】
導電性ピラーなどの（例えば垂直）導体１５２（例えば、電極）は、誘電体１５０を含む（例えば、誘電体１５０で縁取られた）開口部に形成され得る。例えば、図１Ｅ〜図１Ｇに示すように、導体１５２を誘電体１５０に隣接させて形成することができる。いくつかの例では、誘電体１５０と導体１５２のみ、または導体１５２のみを、開口部１２４に形成することができる。開口部１２４は、例えば、記憶及び／またはスイッチング材料、例えばカルコゲナイド材料を含まなくてもよい（例えば、まったくなくてもよい）。例えば、側面１２８と導体１５２との間に記憶及び／またはスイッチング材料が一切なくてもよい。導体１５２は、例えば、誘電体１５０で縁取られた開口部１２４を完全に満たしてもよい。前述のように、開口部１２４などの開口部に、（例えば、記憶及び／またはスイッチング材料の厚さに不均一性がない）記憶及び／またはスイッチング材料を形成することは困難な場合がある。
【００３８】
誘電体１５０及び導体１５２は、例えば、スタック１１６、したがって、それぞれの各スタック１１６の導体１１０、誘電体１０８、誘電体１３８、及び記憶材料１０６、誘電体１０４、１１４、及び１１０、並びに基部構造に対して垂直であり得る。例えば、誘電体１５０及び／または導体１５２は、交互になった誘電体１１４及びスタック１１６のスタックを通り抜けてもよい。導体１５２は、誘電体１５０が導体１５２と交互の誘電体１１４及びスタック１１６との間にあるように、誘電体１５０に隣接してもよい。いくつかの例で、それぞれの各スタック１１６の導体１１０と、導体１５２との間に、それぞれの各スタック１１６の導体１３８がある場合がある。
【００３９】
実施形態では、図１Ｆ及び図１Ｇに示されるように、誘電体１５０は、導体１５２の完全に周囲にあっても（例えば形成されても）よい。誘電体１３８は、誘電体１５０、したがって導体１５２の完全に周囲にあってもよく、及び導体１１０の一部が、誘電体１３８の完全に周囲にあってもよい。例えば、図１Ｆに示すように、導体１５２、誘電体１５０、誘電体１３８、及び導体１１０の一部が、同心であってもよい。図１Ｇに示すように、記憶材料１０６の一部は誘電体１５０、及びしたがって導体１５２の完全に周囲にあってもよい。例えば、図１Ｇに示すように、導体１５２、誘電体１５０、及び記憶材料１０６の一部は同心であってもよい。
【００４０】
いくつかの例では、導体１１０及び／または導体１５２は、導電的にドープされたポリシリコンを含む、からなる、または本質的にそれからなることができ、及び／または金属（例えば耐熱金属）、もしくは金属含有材料（例えば耐熱金属シリサイド、または金属窒化物（例えば耐熱金属窒化物））、及びその他いずれかの導電性材料を含む、からなる、または本質的にそれからなることができる。クロム（Ｃｒ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）及びジルコニウム（Ｚｒ）といった金属は、一般に耐熱金属として認識されている。
【００４１】
誘電体１０８の一部は、図１Ｇの記憶材料１０６について示されているのと同様の様式で、誘電体１５０、及びしたがって導体１５２の完全に周囲にあってもよい。例えば、導体１５２、誘電体１５０、及び誘電体１０８の一部は同心であってもよい。
【００４２】
誘電体１１４の一部は、図１Ｇの記憶材料１０６について示されているのと同様の様式で、誘電体１５０、及びしたがって導体１５２の完全に周囲にあってもよい。例えば、導体１５２、誘電体１５０、及び誘電体１１４の一部は同心であってもよい。
【００４３】
いくつかの例では、スタック１１６（例えば、スタック１１６のそれぞれ）は、メモリセル１５６の一部を含み得る。例えば、それぞれの各メモリセル１５６は、図１Ｅ〜図１Ｇに示すように、それぞれの記憶材料１０６の部分、それぞれの導体１１０の部分（例えば、それぞれの記憶材料１０６の部分上にある）、それぞれの誘電体１３８の部分（例えば、それぞれの記憶材料１０６の部分上にある）、誘電体１５０の異なる部分、及び導体１５２の異なる部分を含み得る。メモリセル（例えば、各メモリセル）１５６は、例えば、図１Ｆ及び図１Ｇに示されるように、形状が環状であってもよい。いくつかの例では、図１Ｅに示すように、それぞれの誘電体１０８の部分は、それぞれの記憶材料１０６の部分とそれぞれの導体１１０の部分の間、及びそれぞれの記憶材料１０６の部分とそれぞれの誘電体１３８の部分の間にあり得る。例では、それぞれの誘電体１３８の部分は、それぞれの導体１１０の部分と誘電体１５０の異なる部分、及びしたがって導体１５２の異なる部分の間にあり得る。
【００４４】
メモリセル１５６は、メモリセルのそれぞれの層（例えば、デッキ）にあってもよく、メモリセル１５６の異なる層は、メモリアレイ１００内部の異なる（例えば垂直）レベルにあって、メモリセル１５６のスタックを形成してもよい。例えば、メモリセル（例えば、各メモリセル）１５６は、それぞれのスタック１１６に対応し得る。それぞれのメモリセル１５６は、例えば、それぞれの導体１１０の部分及びそれぞれの誘電体１３８の部分をそれぞれのスタック１１６、及びしたがってメモリアレイ１００のレベルに、それぞれの誘電体１０８の部分をそれぞれのスタック１１６の別のレベルに、及びそれぞれの記憶材料１０６の部分をそれぞれのスタック１１６のさらに別のレベルに含み得る。それぞれの各メモリセル１５６とそれぞれの各誘電体１１４は交互にすることができ、そのためメモリセル１５６は、誘電体１１４である相手から分離される。図１Ａ〜図１Ｅは、４つのスタック１１６及び４つのメモリセル１５６の層を示すが、メモリアレイ１００はそのように限定されておらず、また任意の数のスタック１１６及びメモリセル１５６の層を含むことができる。
【００４５】
いくつかの例では、導体１１０は、アクセス線（例えば、ワード線）などの信号線（例えば平面）であり得、導体１５２は、データ線（例えば、ビット線）などの信号線（例えば、アクセス線）であり得る。いくつかの例では、記憶材料１０６、及びしたがってそれぞれのメモリセル１５６は、自己選択的であり得る。例えば、記憶材料１０６は、ダイオードなどのスイッチ、及び記憶素子として機能し得る。
【００４６】
それぞれの各スタック１１６内の誘電体１３８の長さは、それぞれのメモリセル１５６の有効な長さを画定することができる。例えば、誘電体１３８の長さ、及びしたがってそれぞれの各メモリセル１５６の有効な長さは、約１０から約３０ナノメートルであり得る。いくつかの例では、それぞれの各メモリセル１５６の有効な長さは、図１Ｃに示す開口部１２４の深さｄ程度であってもよい。
【００４７】
例では、記憶材料１０６、及びしたがってその記憶材料１０６を含むメモリセル１５６を横切って電圧の差を生成するために、比較的低い電圧（例えば、負電圧）を導体１５２に印加でき、また比較的高い電圧（例えば、正電圧）を導体１１０に印加できる。電圧の差は、誘電体１０８、記憶材料１０６、及び誘電体１５０を含み得る導体１１０から導体１５２への導電性（例えば、電流）経路を生成するように作用し得る。例えば、電流は導体１１０から誘電体１０８、記憶材料１０６、誘電体１５０を通って導体１５２に流れることができる。例えば、誘電体１０８及び誘電体１５０は電流を流すように十分に薄くすることができる。いくつかの例では、そのような電圧の差は、それぞれの記憶材料１０６、及びしたがってそれぞれのメモリセル１５６の閾値電圧、したがって状態をプログラムするように作用し得る。いくつかの例では、電圧の差の極性が逆になっていてもよく、それぞれの記憶材料１０６、及びしたがってそれぞれのメモリセル１５６の異なる閾値電圧、及びしたがって異なる状態をプログラムするようにし得る。
【００４８】
図２は、本開示の一実施形態による三次元メモリアレイ２００を示している。アレイ２００は、例えば、図１Ｅ〜図１Ｇに関連して前述したアレイ１００であってもよい。例えば、アレイ２００は、（例えば、図１Ａ〜図１Ｇに関連して）本明細書で前述した処理ステップに従って処理されてもよい。
【００４９】
図２に示されるように、ワード線（ＷＬ）と呼ばれることがあるアクセス線は、複数のレベルに配置され得る。例えば、ワード線はＮ個のレベルに配置できる。絶縁材料（明確にするため、及び本開示の実施形態を不明瞭にしないようにするために図２に示さず）は、ワード線のレベルを分離することができる。そのため、絶縁材料によって分離されたワード線のレベルは、ＷＬ／絶縁材料のスタックを形成できる。いくつかの例では、各ワード線は、図１Ｅ及び図１Ｆに示されるそれぞれの導体１１０を含んでもよい（例えば、導体１１０であってもよい）。いくつかの例では、それぞれの各ワード線は、それぞれのスタック、例えば図１Ａ〜図１Ｅに関連して前述したスタック１１６にあり得、スタックは、ワード線及び記憶材料、例えばワード線とは異なるレベルで図１Ａ〜図１Ｅに関連して前述した記憶材料１０６を含むことができる。
【００５０】
さらに、ビット線（ＢＬ）と呼ばれることのあるデータ線は、例えば、ワード線に垂直に配置され、ワード線のＮ個のレベルより上のレベル（例えば、Ｎ＋１のレベル）に配置され得る。いくつかの例では、各ビット線は、図１Ｅ〜図１Ｇに示される導体１５２などの導体（例えば、垂直導体）を含んでもよい。
【００５１】
例えば、アレイ２００は、本明細書ではワード線と呼ぶことがある複数の導電線２０２（例えば、アクセス線）と、本明細書ではビット線と呼ぶことがある複数の導電線２２４（例えば、データ線）とを含むことができる。ワード線２０２は、いくつかのレベルに配置することができる。ワード線２０２は、図２では４つのレベルに配置されているように示されている。しかし、ワード線２０２が配置され得るレベルの量はこの量に限定されず、ワード線２０２はそれより多いまたはそれより少ないレベルに配置されてもよい。ワード線２０２は、特定のレベル内で互いに平行に配置することができる。例えば、複数のレベルのそれぞれにおけるワード線２０２は、各レベル内の同じ相対的な位置に配置されて、真上及び／または真下のワード線２０２と位置合わせされ得る。記憶材料（例えば、図１Ａ〜図１Ｇに関連して前述した記憶材料１０６）は、異なるレベルでのワード線の間に配置して、それぞれのワード線及びそれぞれの記憶材料１０６を含み得るスタック（例えば、図１Ａ〜図１Ｅに関連して前述したスタック１１６）を形成できる。絶縁材料（例えば、図１Ａ〜図１Ｅに関連して前述した誘電体１１４）は、スタックが配置されるレベルの間に配置されてもよい。
【００５２】
図２に示されるように、ビット線２２４は、ワード線２０２が配置されるレベルとは異なる別のレベル（例えば、ワード線２０２が配置されるレベルより上方）で互いに平行に配置され得る。例えば、図２に示されるように、ビット線はメモリアレイ２００の上部に配置されてもよい。追加の例として、ビット線はアレイ２００の底部に配置されてもよい（例えば、導体１５２が開口部１２４の底部でビット線に連結（例えば接触）してもよい）。ビット線２２４は、ワード線２０２に対して垂直（例えば直交）にさらに配置され、それらの間に重なり（例えば異なるレベルでの交差）を有することができる。しかし、本開示の実施形態は、厳密に平行／直交する構成に限定されない。
【００５３】
図２の各ワード線２０２に対して示されるインデックスは、ワード線のグループ内のワード線の位置（例えば、順序付け）を示す。例えば、ワード線ＷＬ２，０は、ワード線のグループの下部にて、位置２に位置するように示され、ワード線ＷＬ２，３は、ワード線のグループの上部にて、位置２に位置するように示される。ワード線２０２が配置され得るレベルの量、及び各レベルでのワード線２０２の量は、図２に示される量よりも多くても少なくてもよい。
【００５４】
ビット線２２４とワード線２０２のグループの各重なりで、ビット線２２４の導体１５２は、ビット線２２４とワード線２０２に実質的に垂直に配向でき、ワード線のグループ内の各ワード線２０２の一部と交差するようにし得る。
【００５５】
例えば、ビット線２２４の導体１５２は、図２に示されるように、ビット線２２４から垂直に延びて、その下のそれぞれのワード線２０２の一部と交差するように配置されてもよい。例えば、一例として導体１５２は、ワード線２０２及び記憶材料１０６によって完全に囲まれるように、ワード線２０２及び記憶材料１０６を含むスタック１１６を通り抜けることができる。いくつかの例では、スタック１１６は、メモリセル２２０の一部を含むことができる。例えば、メモリ２２０は、ワード線２０２の一部、ワード線２０２の一部とは異なるレベルでの記憶材料１０６の一部、及び導体１５２の一部を含み得る。
【００５６】
図２に、ビット線２２４の導体１５２及びスタック１１６が異なるレベルで互いに近接している場所の近くの三次元アーキテクチャに配置されたメモリセル２２０を示す。例えば、導体１５２がスタック１１６の一部を通り抜ける場所にメモリセル２２０を配置することができる。
【００５７】
メモリセル２２０は、例えば、複数のレベルで配置されてもよく、各レベルは、導体１５２などの導体と、ワード線２０２の一部及び記憶材料１０６の一部を含むスタック１１６との交差部にメモリセルを有する。メモリセル２２０のレベルは、互いに異なるレベルで形成され、それにより垂直に積み重ねられてもよい。したがって、メモリアレイ２００は、共通ビット線２２４を有するが別個のワード線２０２を有するメモリセル２２０を含み得る三次元メモリアレイであり得る。ワード線２０２の４つのレベル（及びメモリセル２２０の４つの対応するレベル）が図２に示されているが、本開示の実施形態はそのように限定されず、それより多いまたはそれより少ないレベルのワード線２０２（及び対応するメモリセル２２０のレベル）を含むことができる。
【００５８】
本明細書では特定の例を図示及び説明したが、当業者は、同じ結果を達成するために計算された構成を、示された特定の実施形態に置き換えることができることを理解されよう。本開示は、本開示の１つ以上の実施形態の適合または変形を網羅することを意図している。上記の説明は例示的な方法でなされたものであり、限定的なものではないことを理解されたい。本開示の１つまたは複数の例の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を有する均等物の全範囲とともに判断されるべきである。
【図１Ａ】
2020532863.tif 000003
【図１Ｂ】
2020532863.tif 000004
【図１Ｃ】
2020532863.tif 000005
【図１Ｄ】
2020532863.tif 000006
【図１Ｅ】
2020532863.tif 000007
【図１Ｆ】
2020532863.tif 000008
【図１Ｇ】
2020532863.tif 000009
【図２】
2020532863.tif 000010
【手続補正書】
【提出日】令和2年4月24日(2020.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイ（１００、２００）であって、
複数の第１の誘電体材料（１１４）及び複数のスタック（１１６）であって、それぞれの各第１の誘電体材料（１１４）とそれぞれの各スタック（１１６）が交互に配置され、それぞれの各スタック（１１６）は第１の導電性材料（１１０）及び記憶材料（１０６）を含む、前記複数の第１の誘電体材料（１１４）及び複数のスタック（１１６）、及び
前記複数の第１の誘電体材料（１１４）及び前記複数のスタック（１１６）を通り抜ける第２の導電性材料（１５２）を含み、
それぞれの各スタック（１１６）は、前記第１の導電性材料（１１０）と前記第２の導電性材料（１５２）との間に第２の誘電体材料（１３８）をさらに含む、前記メモリアレイ（１００、２００）。
【請求項２】
前記記憶材料（１０６）が、前記第１の導電性材料（１１０）の片側のみにあり、
前記第２の導電性材料（１５２）が、前記記憶材料（１０６）に垂直である、
請求項１に記載のメモリアレイ（１００、２００）。
【請求項３】
前記第２の導電性材料（１５２）と前記複数のスタック（１１６）の間、及び前記第２の導電性材料（１５２）と前記複数の第１の誘電体材料（１１４）の間に第３の誘電体材料（１５０）をさらに含む、請求項２に記載のメモリアレイ（１００、２００）。
【請求項４】
それぞれの各スタック（１１６）が、前記第１の導電性材料（１１０）と前記記憶材料（１０６）との間に前記第３の誘電体材料（１５０）をさらに含む、請求項３に記載のメモリアレイ（１００、２００）。
【請求項５】
前記第１の導電性材料（１１０）及び前記記憶材料（１０６）は、それぞれの各スタック（１１６）内部で異なるレベルにある、請求項４に記載のメモリアレイ（１００、２００）。
【請求項６】
前記記憶材料（１０６）が自己選択記憶材料である、請求項５に記載のメモリアレイ（１００、２００）。
【請求項７】
前記記憶材料（１０６）がカルコゲナイド材料を含む、請求項６に記載のメモリアレイ（１００、２００）。
【請求項８】
前記第１の誘電体材料（１１４）が前記第２の導電性材料（１５２）及び前記第２の誘電体材料（１３８）と直接物理的に接触しており、
前記第２の誘電体材料（１３８）が、前記第１の誘電体材料（１１４）に垂直である、
請求項７に記載のメモリアレイ（１００、２００）。
【請求項９】
メモリアレイ（１００、２００）を形成する方法であって、
複数のスタック（１１６）及び複数の第１の誘電体材料（１１４）を形成することであって、それぞれの各スタック（１１６）とそれぞれの各第１の誘電体材料（１１４）とが交互に配置され、それぞれの各スタック（１１６）を形成することは、記憶材料（１０６）、前記記憶材料（１０６）上の第１の導電性材料（１１０）、及び前記第１の導電性材料（１１０）に隣接する前記記憶材料（１０６）上の第２の誘電体材料（１３８）を形成することを含む、前記複数のスタック（１１６）及び複数の第１の誘電体材料（１１４）を形成すること、及び
前記複数のスタック（１１６）及び前記複数の第１の誘電体材料（１１４）を貫いて第２の導電性材料（１５２）を形成することであって、それぞれの各スタック（１１６）の前記第２の誘電体材料（１３８）が前記第１の導電性材料（１１０）と前記第２の導電性材料（１５２）との間にある、前記第２の導電性材料（１５２）を形成すること
を含む、前記方法。
【請求項１０】
前記第２の導電性材料（１５２）を形成する前に、前記複数のスタック（１１６）及び前記複数の第１の誘電体材料（１１４）を貫いて第３の誘電体材料（１５０）を形成することをさらに含み、
前記第２の導電性材料（１５２）を形成することは、前記第３の誘電体材料（１５０）が前記第２の導電性材料（１５２）と前記複数のスタック（１１６）との間、及び前記第２の導電性材料（１５２）と前記複数の第１の誘電体材料（１１４）との間にあるように、前記第３の誘電体材料（１５０）に隣接する前記第２の導電性材料（１５２）を形成することを含む、請求項９に記載の方法。
【請求項１１】
前記第２の誘電体材料（１３８）を形成することは、
前記第２の導電性材料（１５２）を形成する前に前記第１の導電性材料（１１０）を窪ませて前記第１の導電性材料（１１０）に開口部（１３４）を形成すること、及び
前記開口部（１３４）に前記第２の誘電体材料（１３８）を形成すること
を含む、請求項１０に記載の方法。
【請求項１２】
それぞれの各スタック（１１６）を形成することは、前記記憶材料（１０６）と前記第２の導電性材料（１５２）との間、及び前記記憶材料（１０６）と前記第２の誘電体材料（１３８）との間に第３の誘電体材料（１５０）を形成することをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記記憶材料（１０６）を形成することが前記記憶材料（１０６）を平坦に堆積させることを含む、請求項１２に記載の方法。
【請求項１４】
前記記憶材料（１０６）を形成することが物理蒸着を使用して前記記憶材料（１０６）を形成することを含む、請求項１２に記載の方法。
【請求項１５】
前記記憶材料（１０６）を形成することが前記記憶材料（１０６）を水平に形成することを含む、請求項１２に記載の方法。
【国際調査報告】
2020532863.tif 000011
2020532863.tif 000012
2020532863.tif 000013
2020532863.tif 000014