(57)【要約】垂直型強誘電体ＮＡＮＤメモリシステム及びその製造方法が開示されている。垂直型強誘電体ＮＡＮＤメモリシステムは、水平層のスタックと垂直構造とを含む。水平層のスタックは、半導体基板上に形成される。水平層のスタックは、複数の絶縁層と交互になっている複数のゲート電極層を含む。ゲート電極層は、絶縁線と交互の導電線を含む。絶縁線は、絶縁材料で形成される。導電線は、Ｗを含む金属で形成される。垂直構造は、水平層のスタックを通って垂直に延びている。垂直構造は、強誘電体酸化物層、垂直チャネル構造を含む。垂直チャネル構造は、半導体材料から形成される。【選択図】図１
2020505790.tif 000002
【特許請求の範囲】
【請求項１】
基板を覆って、絶縁材料からなる第１材料と導電材料からなる第２材料との交互層のスタックを形成すること、
水平層の前記スタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、該垂直開口部の側壁上の水平層のスタックを露出させること、
前記垂直開口部の側壁を、垂直強誘電体酸化物層でライニングすること、
前記垂直強誘電体酸化物層を覆って、半導体層を形成すること、
前記半導体層を覆って、前記垂直開口部を絶縁材料で充填すること、
前記スタックの上面に、ワード線マスクを作製すること、
前記スタックを通してマスクされていない領域をエッチングし、前記ワード線に沿ってトレンチを形成すること、及び
前記トレンチを、前記絶縁材料で充填すること
からなる、三次元ＮＡＮＤを製造する方法。
【請求項２】
前記垂直強誘電体酸化物層を覆って、界面酸化物層を形成することをさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体層が、多結晶シリコンからなる、請求項１に記載の方法。
【請求項４】
前記第１材料が、酸化ケイ素を含む、請求項１に記載の方法。
【請求項５】
前記第２材料が、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、及びこれらの組み合わせからなる群より選択される、請求項１に記載の方法。
【請求項６】
前記第２材料が、Ｗを含む、請求項１に記載の方法。
【請求項７】
前記絶縁材料が、多結晶シリコンを含む、請求項１に記載の方法。
【請求項８】
前記第１材料又は第２材料の前記層が、約８０ｎｍ未満の厚さである、請求項１に記載の方法。
【請求項９】
前記第１材料又は第２材料の前記層が、約７０ｎｍ未満の厚さである、請求項１に記載の方法。
【請求項１０】
前記第１材料又は第２材料の前記層が、約６０ｎｍ未満の厚さである、請求項１に記載の方法。
【請求項１１】
前記第１材料又は第２材料の前記層が、約５０ｎｍ未満の厚さである、請求項１に記載の方法。
【請求項１２】
前記スタックの前記第２材料が、前記交互層のスタックの形成後に完全には除去されない、請求項１に記載の方法。
【請求項１３】
前記スタックの前記第２材料が、前記交互層のスタックの形成後に完全には交換されない、請求項１に記載の方法。
【請求項１４】
前記スタックの前記第２材料が、犠牲材料ではない、請求項１に記載の方法。
【請求項１５】
前記垂直強誘電体酸化物層が、ハフニウム、ジルコニウム、及びこれらの組み合わせからなる群より選択される材料からなる、請求項２に記載の方法。
【請求項１６】
半導体基板上に形成された水平層のスタック、
前記水平層のスタックを通って垂直に延びる垂直構造、及び
垂直チャネル構造
からなり、
前記水平層のスタックが、複数の絶縁層と交互に配置された複数のゲート電極層を含み、該ゲート電極層が、絶縁線と交互に配置された導電線を含み、
前記垂直構造が、強誘電体酸化物層を含み、
前記垂直チャネル構造が、半導体材料から形成される、
垂直型強誘電体メモリデバイス。
【請求項１７】
前記強誘電体酸化物層が、それぞれのゲート電極層と前記垂直チャネル構造との間に電界が印加されると分極状態が変化する、請求項１６に記載の垂直型強誘電体メモリデバイス。
【請求項１８】
前記強誘電体酸化物層を覆って形成された界面酸化物層をさらに備える、請求項１６に記載の垂直型強誘電体メモリデバイス。
【請求項１９】
前記界面酸化物層が、前記垂直チャネル構造と前記強誘電体酸化物層との間に挟まれている、請求項１８に記載の垂直型強誘電体メモリデバイス。
【請求項２０】
前記ゲート電極層の前記導電線が、金属で形成されている、請求項１６に記載の垂直型強誘電体メモリデバイス。
【請求項２１】
前記ゲート電極層の前記導電線が、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、ＴｉＮ、ＴａＮ、ＴａＣ、ＮｂＮ、ＲｕＴａ、Ｃｏ、Ｔａ、Ｍｏ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ａｇ、及びこれらの組み合わせからなる群より選択される金属で形成されている、請求項２０に記載の垂直型強誘電体メモリデバイス。
【請求項２２】
前記ゲート電極層の前記導電線が、Ｗを含む金属で形成されている、請求項２１に記載の垂直型強誘電体メモリデバイス。
【請求項２３】
前記強誘電体酸化物層が、ハフニウム、ジルコニウム、及びこれらの組み合わせからなる群より選択される材料からなる、請求項１６に記載の垂直型強誘電体メモリデバイス。
【請求項２４】
前記絶縁線が、絶縁材料で形成されている、請求項１６に記載の垂直型強誘電体メモリデバイス。
【請求項２５】
前記絶縁材料が、酸化ケイ素を含む、請求項２４に記載の垂直型強誘電体メモリデバイス。
【請求項２６】
基板を覆って、犠牲材料からなる第１材料と導電材料からなる第２材料との交互層のスタックを形成すること、
水平層の前記スタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、該垂直開口部の側壁上の水平層のスタックを露出させること、
前記垂直開口部の側壁及び前記基板に沿って、半導体層を形成すること、
前記垂直開口部における前記半導体層上に、絶縁材料を充填すること、
水平層の前記スタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、該垂直開口部の側壁上の水平層のスタックを露出させること、
前記垂直開口部を通して前記スタックの前記第２材料の一部を選択的に除去し、凹部を形成すること、
前記垂直開口部の側壁に沿って、強誘電体酸化物層を形成すること、
前記強誘電体酸化物層を覆って、窒化物膜を形成すること、
前記凹部に、タングステンを充填すること、
前記スタックの上面に、ワード線マスクを作製すること、
前記スタックを通してマスクされていない領域をエッチングし、前記ワード線に沿ってトレンチを形成すること、及び
前記トレンチを、前記絶縁材料で充填すること
からなる、三次元ＮＡＮＤを製造する方法。
【請求項２７】
前記半導体層が、多結晶シリコンからなる、請求項２６に記載の方法。
【請求項２８】
前記犠牲材料が、Ｓｉ３Ｎ４を含む、請求項２６に記載の方法。
【請求項２９】
前記第２材料が、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、及びこれらの組み合わせからなる群より選択される、請求項２６に記載の方法。
【請求項３０】
前記第２材料が、Ｗを含む、請求項２９に記載の方法。
【請求項３１】
前記絶縁材料が、酸化ケイ素を含む、請求項２６に記載の方法。
【請求項３２】
前記第１材料又は第２材料の前記層が、約８０ｎｍ未満の厚さである、請求項２６に記載の方法。
【請求項３３】
前記第１材料又は第２材料の前記層が、約７０ｎｍ未満の厚さである、請求項２６に記載の方法。
【請求項３４】
前記第１材料又は第２材料の前記層が、約６０ｎｍ未満の厚さである、請求項２６に記載の方法。
【請求項３５】
前記第１材料又は第２材料の前記層が、約５０ｎｍ未満の厚さである、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本出願は、２０１７年１月２０日に出願された米国仮出願第６２／４４８，６７７号に対する優先権を主張し、それから利益を得るものであり、その全体が参照により本明細書に組み入れられている。
【０００２】
本開示は、一般に、半導体デバイス及び不揮発性メモリトランジスタに関し、より詳細には、三次元不揮発性メモリデバイス及びこれを製造する方法に関する。
【背景技術】
【０００３】
高速動作が可能な不揮発性メモリとして強誘電体メモリが注目されている。強誘電体メモリは、強誘電体の自発分極を利用したメモリであり、トランジスタとキャパシタとを組み合わせたキャパシタ型と、トランジスタのゲート絶縁膜として使用されるトランジスタ型とがある。
【０００４】
強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、垂直型（縦型）構造に組み込むことができる不揮発性メモリデバイスである。ＦｅＦＥＴが平面二次元又は垂直三次元メモリトランジスタとして集積化されるか否かに関わらず、ＦｅＦＥＴメモリデバイスには多くの技術的課題が残っている。例えば、いくつかのＦｅＦＥＴメモリデバイスは、限られたデータ保持時間（すなわち、外部電力なしでの偏光状態の変化に関連する時間）に悩まされることが知られており、その効果は、脱分極場の存在に関連している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、データ保持及びスケーラビリティが改善されたＦｅＦＥＴメモリデバイスが必要とされている。
【課題を解決するための手段】
【０００６】
第１の態様によれば、三次元ＮＡＮＤを製造する方法は、
水平層のスタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、垂直開口部の側壁上の水平層のスタックを露出させる工程、
垂直開口部の側壁を、垂直強誘電体酸化物層でライニングする工程、
垂直強誘電体酸化物層を覆って、半導体層を形成する工程、
半導体層を覆って、垂直開口部を絶縁材料で充填する工程、
スタックの上面に、ワード線マスクを作製する工程、
スタックを通してマスクされていない領域をエッチングし、ワード線に沿ってトレンチを形成する工程、及び
トレンチを、絶縁材料で充填する工程
を含む。
【０００７】
ある態様では、前記方法は、垂直強誘電体酸化物層を覆って、界面酸化物層を形成する工程を含み得る。
【０００８】
ある態様では、半導体層は、多結晶シリコンを含み得る。
【０００９】
ある態様では、第１材料は、酸化ケイ素を含み得る。
【００１０】
ある態様では、第２材料は、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、及びこれらの組み合わせからなる群より選択され得る。
【００１１】
ある態様では、第２材料は、例えば、Ｗを含み得る。
【００１２】
ある態様では、絶縁材料は、多結晶シリコンを含み得る。
【００１３】
ある態様では、第１材料又は第２材料の層は、例えば、約８０ｎｍ未満の厚さであり得る。
【００１４】
ある態様では、第１材料又は第２材料の層は、例えば、約７０ｎｍ未満の厚さであり得る。
【００１５】
ある態様では、第１材料又は第２材料の層は、例えば、約６０ｎｍ未満の厚さであり得る。
【００１６】
ある態様では、第１材料又は第２材料の層は、例えば、約５０ｎｍ未満の厚さであり得る。
【００１７】
ある態様では、スタックの第２材料は、交互層のスタックの形成後に完全には除去され得ない。
【００１８】
ある態様では、スタックの第２材料は、交互層のスタックの形成後に完全には交換され得ない。
【００１９】
ある態様では、スタックの第２材料は、犠牲材料であり得ない。
【００２０】
ある態様では、垂直強誘電体酸化物層は、ハフニウム、ジルコニウム、及びこれらの組み合わせからなる群より選択される材料からなり得る。
【００２１】
第２の態様によれば、垂直型（縦型）強誘電体メモリデバイスは、
半導体基板上に形成された水平層のスタック、
水平層のスタックを通って垂直に延びる垂直構造、及び
垂直チャネル構造
を備えており、
水平層のスタックは、複数の絶縁層と交互に配置された複数のゲート電極層を含み、ゲート電極層は、絶縁線と交互に配置された導電線を含み、
垂直構造は、強誘電体酸化物層を含み、
垂直チャネル構造は、半導体材料から形成される。
【００２２】
ある態様では、強誘電体酸化物層は、それぞれのゲート電極層と垂直チャネル構造との間に電界が印加されると分極状態が変化し得る。
【００２３】
ある態様では、前記垂直型（縦型）強誘電体メモリデバイスは、強誘電体酸化物層を覆って形成された界面酸化物層をさらに備え得る。
【００２４】
ある態様では、界面酸化物層は、垂直チャネル構造と強誘電体酸化物層との間に挟まれ得る。
【００２５】
ある態様では、ゲート電極層の導電線は、金属で形成され得る。
【００２６】
ある態様では、ゲート電極層の導電線は、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、ＴｉＮ、ＴａＮ、ＴａＣ、ＮｂＮ、ＲｕＴａ、Ｃｏ、Ｔａ、Ｍｏ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ａｇ、及びこれらの組み合わせからなる群より選択される金属で形成され得る。
【００２７】
ある態様では、ゲート電極層の導電線は、Ｗを含む金属で形成され得る。
【００２８】
ある態様では、強誘電体酸化物層は、ハフニウム、ジルコニウム、及びこれらの組み合わせからなる群より選択される材料を含み得る。
【００２９】
ある態様では、絶縁線は、絶縁材料で形成され得る。
【００３０】
ある態様では、絶縁材料は、酸化ケイ素を含み得る。
【００３１】
第３の態様によれば、三次元ＮＡＮＤを製造する方法は、
基板を覆って、犠牲材料からなる第１材料と導電材料からなる第２材料との交互層のスタックを形成する工程、
水平層のスタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、垂直開口部の側壁上の水平層のスタックを露出させる工程、
垂直開口部の側壁及び基板に沿って、半導体層を形成する工程、
半導体層を覆って、絶縁材料を充填する工程、
垂直開口部における半導体層上に、絶縁材料を充填する工程、
水平層のスタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、垂直開口部の側壁上の水平層のスタックを露出させる工程、
垂直開口部を通してスタックの第２材料の一部を選択的に除去し、凹部を形成する工程、
垂直開口部の側壁に沿って、強誘電体酸化物層を形成する工程、
強誘電体酸化物層上に、窒化物膜を形成する工程、
凹部に、タングステンを充填する工程、
スタックの上面に、ワード線マスクを作製する工程、
スタックを通してマスクされていない領域をエッチングし、ワード線に沿ってトレンチを形成する工程、及び
トレンチを、絶縁材料で充填する工程
を含む。
【００３２】
ある態様では、半導体層は、多結晶シリコンを含み得る。
【００３３】
ある態様では、犠牲材料は、Ｓｉ３Ｎ４を含み得る。
【００３４】
ある態様では、第２材料は、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、及びこれらの組み合わせからなる群より選択され得る。
【００３５】
ある態様では、第２材料は、好ましくはＷであり得る。
【００３６】
ある態様では、絶縁材料は、酸化ケイ素を含み得る。
【００３７】
ある態様では、第１材料又は第２材料の層は、例えば、約８０ｎｍ未満の厚さであり得る。
【００３８】
ある態様では、第１材料又は第２材料の層は、例えば、約７０ｎｍ未満の厚さであり得る。
【００３９】
ある態様では、第１材料又は第２材料の層は、例えば、約６０ｎｍ未満の厚さであり得る。
【００４０】
ある態様では、第１材料又は第２材料の層は、例えば、約５０ｎｍ未満の厚さであり得る。
【００４１】
これら及びその他の本発明に係る利点は、後の記載及び添付の図面を参照することによって充分に理解されるであろう。
【図面の簡単な説明】
【００４２】
【図１】図１は、本開示の一態様に係る例示的な三次元強誘電体酸化物メモリデバイスの断面図を示す。
【図２】図２は、第１材料と第２材料との交互層のスタックの断面図を示す。
【図３】図３は、一実施形態に係る三次元ＮＡＮＤを製造する方法のフローチャートを示す。
【図４】図４は、図３に係る方法のフローチャートを連続的に示す。
【図５】図５は、他の実施形態に係る三次元ＮＡＮＤを製造する方法のフローチャートを示す。
【図６】図６は、図５に係る方法のフローチャートを連続的に示す。
【図７】図７は、図５に係る方法における一工程の別の態様を示す。
【発明を実施するための形態】
【００４３】
本開示の好ましい実施形態は、添付の図面を参照して以下に説明され得る。必要以上に詳細な説明は、本開示を不明瞭にする可能性があるので、周知の機能又は構成については、以下の記載には含めない。本開示について、以下の用語及び定義が適用される。
【００４４】
本明細書を通して「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」又は「実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」と言及した場合、その実施形態に関連して説明した特定の特徴、構造、又は特性が、特許請求の範囲に記載の主題の少なくとも１つの実施形態に含まれる。したがって、本明細書を通して様々な箇所で「一実施形態では」又は「実施形態」と言及していても、必ずしも全てが同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を、１つ又は複数の実施形態において組み合わせることができる。
【００４５】
本明細書で使用される「垂直（ｖｅｒｔｉｃａｌ）」及び「水平（ｈｏｒｉｚｏｎｔａｌ）」という用語は、互いに直角をなす図面の特定の向きを指すものであり、これらの用語は、本明細書に記載の特定の実施形態を限定するものではないことを理解されたい。
【００４６】
本明細書中の「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」等の用語は、類似の要素を区別するために使用されており、必ずしも順次の、又は時系列の順序を説明するために使用されているわけではない。このように使用される用語は、適切な状況下では交換可能であり、本明細書における実施形態は、本明細書に記載又は例示された以外の順序での作用が可能であることを理解されたい。このように使用される用語は、適切な状況下では交換可能であり、本明細書における実施形態は、本明細書に記載又は図示した以外の方向性での作用が可能である。
【００４７】
さらに、記載された実施形態に対する変形は、図面、明細書、及び添付の特許請求の範囲の検討から、請求された開示を実施する際に当業者によって理解され、達成され得る。特許請求の範囲において、用語「からなる、含む（ｃｏｍｐｒｉｓｉｎｇ）」は、他の要素又は工程を排除するものではなく、不定冠詞「ａ」又は「ａｎ」は、複数を排除するものではない。特定の手段が互いに異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせの有利な使用が不可能であることを示すものではない。
【００４８】
また、２つ以上の工程を同時に、又は部分的に同時に実行してもよい。さらに、方法における工程は、記載とは異なる順序で実行されてもよい。このような変形は、選択されたプロセスハードウェアシステム及び設計者の選択に依存するであろう。全てのこのような変形は、本開示の範囲内である。さらに、本開示がその特定された例示的な実施形態を参照して説明されているとしても、多くの異なる変更、修正等が、当業者には明らかとなるであろう。
【００４９】
実施形態は、垂直型（縦型）強誘電体メモリデバイス及び該垂直型（縦型）強誘電体メモリデバイスの製造方法を含む。
【００５０】
メモリは多くの場合、密度及び効率を向上させるために、アレイ状に構成される。単一トランジスタメモリの場合、最も一般的に使用されているアレイ構成は、ＮＯＲ及びＮＡＮＤアレイである。フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＲＯＭ、ＰＲＯＭ、メタルプログラマブルＲＯＭ、及びアンチヒューズ等のメモリ技術は全て、ＮＡＮＤ及び／又はＮＯＲアレイ構造の両方の変形を使用して公開されてきた。「ＮＯＲ構成（ＮＯＲ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）」又は「ＮＡＮＤ構成（ＮＡＮＤ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）」という用語は、メモリ素子がビット線方向にどのように接続されるかを指す。通常、メモリアレイは、行と列とに配置されている。列方向のメモリ素子が同じ共通のノード／ラインに直接接続するようにアレイが配置されるとき、この接続は、ＮＯＲ構成にあると言われる。例えば、１トランジスタＮＯＲフラッシュメモリは、列構成を有しており、この列構成において、全てのメモリセルは、しばしばビット線と呼ばれる共通の金属線に直接接続されたそのドレイン端子を有する。ＮＯＲ構成では、ビット線内の選択されていないセルが、選択されたメモリセルの読み出し、書き込み、又は消去を妨害しないことが確実となるように注意する必要があることに留意する。これらは全て単一の電気的に接続されたビット線を共有するので、これはしばしば、ＮＯＲ適応で構成されたアレイにとって非常に複雑である。
【００５１】
一方、ＮＡＮＤ接続は、直列に接続された複数のメモリセルを有する。そして、直列に接続された多数のメモリセル群は、選択トランジスタ又はアクセストランジスタに接続され得る。これらのアクセスデバイス又は選択デバイスは次に、ビット線、ソース線、又はその両方に接続される。例えば、ＮＡＮＤフラッシュは、３２個から１２８個の直列に接続されたＮＡＮＤメモリセルに接続する選択ゲートドレイン（ＳＧＤ）を有する。ＮＡＮＤフラッシュはまた、通常選択ゲートソース（ＳＧＳ）と呼ばれるソース用の第２選択ゲートを有する。ＳＧＤ、ＮＡＮＤメモリセル、及びＳＧＳのこれらＮＡＮＤグループは通常、ＮＡＮＤストリングと呼ばれる。これらストリングは、ＳＧＤデバイスを介してビット線に接続されている。ＳＧＤデバイスは、ビット線へのストリング内のＮＡＮＤメモリセル間の相互作用をブロックすることに留意する。
【００５２】
本発明に係る実施形態は、垂直型（縦型）強誘電体電界効果トランジスタの垂直型（縦型）ストリング又はシーケンスを包含する。金属酸化物半導体（ＭＯＳ）のような３つよりも多くのトランジスタがストリング毎に含まれるであろうし、例えば、６つよりも遥かに多くのストリングが所定のアレイ（すなわち、サブアレイを含む）に含まれるであろう。さらに、垂直型ストリングを横並び配列以外の配列としてもよい。一例として、隣接する行内及び／又は列内のいくつかもしくは全ての垂直型ストリングは、斜めに互い違いになっていてもよい。ここでは、単一の垂直型ストリングに関連した構成について議論を進める。垂直型強誘電体電界効果トランジスタの垂直型ストリングは、半導体の連続領域を共有する金属酸化物半導体（ＭＯＳ）構造のストリング又はシーケンスを含み、金属と半導体との間の酸化物は、強誘電特性を有する。
【００５３】
図１に示すように、三次元垂直型（縦型）強誘電体メモリデバイス１００は、水平層１０２のスタック及び垂直構造１０４を含むことができる。垂直構造１０４は、強誘電体酸化物層１３０及び垂直チャネル構造１６０を含むことができる。
【００５４】
水平層１０２のスタックを、基板１０６上に形成することができる。水平層１０２のスタックは、複数の絶縁層１１０と交互になっている複数のゲート電極層１２０を含むことができる。垂直構造１０４は、水平層１０２のスタックを通って垂直に延びることができる。垂直チャネル構造１６０は、半導体材料で形成されていてもよい。
【００５５】
垂直型強誘電体メモリデバイス１００は、界面酸化物層１５０をさらに含むことができる。界面酸化物層１５０は、強誘電体酸化物層１３０上に形成することができる。界面酸化物層１５０は、垂直チャネル構造１６０と強誘電体酸化物層１３０との間に挟まれていてもよい。
【００５６】
明示的に述べられていない限り、「チャネル領域」又は「チャネル構造」には、ソース及びドレイン領域が含まれ得る。したがって、ゲート電極に０Ｖを印加したとき、ソース、ドレイン、及びチャネル領域内の多数キャリアは、同一であり得る。このように、本開示による垂直型強誘電体メモリデバイスは、ジャンクションレスデバイスであり、これは、メモリデバイス内に空乏領域がほとんど又は全く存在しないという点で有利である。メモリデバイスをより小さくすることができ、その結果、より高いセル密度が得られる。また、垂直型強誘電体メモリデバイス１００は、製造がより簡単であり、製造コストが低減され得る。さらに、ジャンクションレス垂直型ＦｅＦＥＴの使用により、本開示の実施形態に係るメモリセルを３Ｄ積層メモリ構造に使用する際に利点が得られる。
【００５７】
基板１０６は、半導体基板であり得る。基板１０６は、単結晶シリコン、シリコン−ゲルマニウム、又はシリコン−ゲルマニウム−カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、そのような基板を覆うエピタキシャル層といった当技術分野で知られている半導体基板、もしくは、酸化ケイ素、ガラス、プラスチック、金属、又はセラミック基板等の他の半導体又は非半導体材料であり得る。基板１０６は、その上に、メモリデバイス用のドライバ回路等の、製造された集積回路を含むことができる。
【００５８】
例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、リン化インジウム（ＩｎＰ）、ゲルマニウム（Ｇｅ）、もしくは、シリコンゲルマニウム（ＳｉＧｅ）又はＩＩＩ−Ｖ、ＩＩ−ＶＩ等の他の半導体化合物や、導電性又は半導電性酸化物等の任意の適切な半導体材料を、垂直チャネル構造１６０に使用することができる。半導体材料は、アモルファス、多結晶、又は単結晶であり得る。半導体チャネル材料は、任意の適切な堆積方法による形成に用いることができる。例えば、一実施形態では、垂直チャネル構造１６０は、低圧化学気相成長法（ＬＰＣＶＤ）によって堆積される。いくつかの他の実施形態では、半導体チャネル材料は、最初に堆積されたアモルファス半導体材料が再結晶化された、再結晶化多結晶半導体材料であり得る。
【００５９】
他の実施形態では、基板１０６は、半導体基板部分に加えて、例えばＳｉＯ２又はＳｉ３Ｎ４層等の絶縁層を含むことができる。このように、「基板１０６」という用語には、シリコンオングラス基板、シリコンオンサファイア基板も含まれる。また、基板１０６は、その上に層が形成される他の任意の基材、例えば、ガラス又は金属層であり得る。したがって、基板１０６は、ブランケットウェハ等のウェハであってもよいし、他の基材に塗布された層、例えば、下層の上に成長させたエピタキシャル層であってもよい。
【００６０】
一実施形態では、垂直型強誘電体メモリデバイス１００は、モノリシック三次元メモリアレイとすることができる。他の実施形態では、メモリデバイス１００は、モノリシック三次元メモリアレイでなくてもよい。
【００６１】
モノリシック三次元メモリアレイは、介在する基板なしで、半導体ウェハ等の、単一の基板上に複数のメモリレベルが形成されているものである。用語「モノリシック」は、アレイの各レベルの層が、アレイの各下層レベルの層上に直接堆積されていることを意味する。一方、二次元アレイが別々に形成され、次いで一緒にパッケージされて非モノリシックメモリデバイスが形成されてもよい。例えば、非モノリシック積層メモリは、別々の基板上にメモリレベルを形成し、これらのメモリレベルを互いの上に接着することによって構成されてきた。基板は、結合前に、薄くされるか、メモリレベルから除去されてもよいが、メモリレベルが最初は別々の基板上に形成されるので、このようなメモリは、真のモノリシック三次元メモリアレイではない。
【００６２】
いくつかの実施形態では、垂直型強誘電体メモリデバイス１００の垂直チャネル構造１６０は、図１に示すように、基板１０６の主表面１０６ａに対して実質的に垂直に延びる少なくとも１つの端部を有することができる。「実質的に垂直」（又は「実質的に平行」）とは、約０°〜１０°以内を意味する。例えば、垂直チャネル構造１６０は、ピラー形状を有することができ、図１に示されるように、ピラー形状の垂直チャネル構造全体は、基板１０６の主表面１０６ａに対して実質的に垂直に延びている。
【００６３】
あるいは、垂直チャネル構造１６０は、基板１０６の主表面１０６ａに対して実質的に垂直でなくてもよく、様々な形状を有することができる。強誘電体酸化物層１３０及び界面酸化物層１５０は、基板１０６の主表面１０６ａに対して実質的に垂直ではない様々な形状を有することができる。
【００６４】
絶縁層１１０は、２つの後続のゲート電極層１２０の間の分離層である。絶縁層１１０は、ＳｉＯｘ（例えば、ＳｉＯ２）、ＳｉＮｘ（例えば、Ｓｉ３Ｎ４）、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＡＮ、ＭｇＯ、及びこれらの炭化物又はこれらの組み合わせ等の、隣接する電極層１２０を電気的に分離するのに適した誘電材料を、少し含むことができる。絶縁層１１０はまた、例えば、炭素ドープ酸化ケイ素、多孔質酸化ケイ素等の低ｋ値（低誘電率）誘電材料を含むことができ、空気又は真空（エアギャップ）領域を含むことができる。
【００６５】
ゲート電極層１２０は、絶縁線と交互の導電線を含むことができる。ゲート電極層１２０の導電線は、例えば、ポリシリコン又は金属等の任意の導電材料を含むことができる。
【００６６】
ゲート電極層１２０の導電線は、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、ＴｉＮ、ＴａＮ、ＴａＣ、ＮｂＮ、ＲｕＴａ、Ｃｏ、Ｔａ、Ｍｏ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ａｇ、及びこれらの組み合わせからなる群より選択された金属で形成され得る。より好ましくは、金属電極の導電線は、Ｗを含む金属で形成され得る。
【００６７】
金属は一般に、ドープされた半導体材料の多く、例えばドープされたポリシリコンと比較して、低い電気抵抗を有するので、ゲート電極層１２０は、半導体材料で形成された同様の構造よりも有利であり得る。さらに、金属は、高温ドーパント活性化を必要とせずに実用レベルにドープされたポリシリコンと比較して、低い電気抵抗を有する。したがって、より速いデバイス１００が提供されるように、ゲート電極層１２０は、メモリセルのゲート容量を充電及び放電するのに有利である。ゲート電極層１２０の導電線を形成するために金属を使用することにより、例えばポリシリコンで一般的に見られるキャリア空乏化効果がさらに除去される。キャリア空乏化効果は、ポリ空乏化効果とも呼ばれる。ゲート電極層１２０におけるポリ空乏化効果の低減は、データ保持を改善するのに有利である。いかなる理論にも拘束されないが、ポリ空乏化効果の存在は、望ましくない内蔵電界を導入する可能性があり、それはゲート電極層１２０に外部電界が印加されていない場合に、強誘電体酸化物層１３０において望ましくない減極電界を生じさせる可能性がある。
【００６８】
ゲート電極層から生じる減極磁界を低減することに加えて、チャネル層における空乏化効果から生じる減極磁界を低減することも望ましい。最初の（チャネル内の空乏化の低減）は、本開示の垂直型強誘電体メモリデバイスで、高ドープチャネル層によって達成することができる。上述のとおり、後の（ゲート層内の空乏化の低減）は、本開示の垂直型強誘電体メモリデバイスで、電極ゲートの使用によって達成することができる。それぞれのゲート電極層と垂直チャネル構造との間に電界が印加されると、強誘電体酸化物層は、分極状態が変化する。
【００６９】
一実施形態では、絶縁線は絶縁材料で形成することができる。絶縁材料は、例えば酸化ケイ素を含むことができる。
【００７０】
交互の水平層１１０及び１２０のスタック１０２を通して、垂直構造１０４が存在する。垂直構造は、基板１０６の主表面１０６ａに対して実質的に垂直であり、少なくともスタックの一部を通って、より好ましくは交互の水平層１１０、１２０の完全なスタック１０２全体にわたって延びている。垂直構造１０４は、交互の水平層１１０、１２０のスタック１０２に沿って側壁１３２を有する。垂直構造１０４の形状に応じて、側壁１３２は異なる形状を有することができる。垂直構造１０４がトレンチであるとき、側壁１３２は長方形の形状を有し、すなわち、垂直構造は、上面から見ると長方形の水平断面を有する。垂直構造１０４がピラー（円筒）形状であるとき、側壁１３２は円筒形の形状を有し、すなわち、垂直構造は、上面から見ると円形の断面を有する。
【００７１】
一実施形態では、図２に示すように、垂直型強誘電体メモリデバイス１００等の三次元ＮＡＮＤを製造する方法２００は、以下のとおりに実行することができる。すなわち、工程２１０において、例えば絶縁材料／層１１０等の第１材料と、例えばゲート電極層１２０等の導電材料を含む第２材料との交互層のスタック１０２を、基板１０６を覆って形成する。一実施形態では、第１材料は、酸化ケイ素を含み、第２材料は、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、及びこれらの組み合わせからなる群より選択され得る。別の実施形態では、第２材料は、例えばＷを含み得る。一実施形態では、スタックの第２材料は、交互層のスタックの形成後に完全には除去されない。別の実施形態では、スタックの第２材料は、交互層のスタックの形成後に完全には交換されない。さらに別の実施形態では、スタックの第２材料は、犠牲材料ではない。
【００７２】
図２に示すように、上部絶縁層１１０ｔは、必要に応じて、他の絶縁層１１０よりも大きな厚さ及び／又は他の絶縁層１１０とは異なる組成を有することができる。例えば、上部絶縁層１１０ｔは、ＴＥＯＳ供給源を使用して形成された被覆酸化ケイ素層を含むことができ、残りの層１１０は、異なる供給源を使用したより薄い酸化ケイ素層を含むことができる。一実施形態では、第１材料又は第２材料の層は、例えば、約８０ｎｍ未満の厚さであり得る。一実施形態では、第１材料又は第２材料の層は、例えば、約７０ｎｍ未満の厚さであり得る。さらなる実施形態では、第１材料又は第２材料の層は、例えば、約６０ｎｍ未満の厚さであり得る。追加の実施形態では、第１材料又は第２材料の層は、例えば、約５０ｎｍ未満の厚さであり得る。
【００７３】
交互の水平層１１０、１２０のスタック１０２は、適切な堆積技術、例えば、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、より好ましくは低圧ＣＶＤ（ＬＰＣＶＤ）又は代替的にはプラズマＣＶＤ（ＰＥＣＶＤ）を用いて形成され得る。
【００７４】
記載の金属含有層は、例えば、金属蒸着、スパッタリング、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）等の多くの方法で堆積させることができる。
【００７５】
図３に示すように、方法２００は、工程２２０において、水平層のスタックを通して垂直開口部を形成し、それによって半導体基板を露出させ、垂直開口部の側壁上の水平層のスタックを露出させることによって、さらに実行され得る。水平層のスタック１０２は、複数の垂直開口部を含む。
【００７６】
垂直チャネル構造１０４を製造するために、交互の水平層１１０、１２０（図２）のスタック１０２を通して垂直開口部又は穴を形成することができる。垂直開口部は、層のスタック１０２を通って延びる穴（あるいは、ピラー又は円筒）もしくはトレンチであり得る。垂直開口部の形成は、例えば、パターニング等のピラー状垂直構造を提供するための打ち抜き加工、及び、トレンチ状垂直構造を提供するためのエッチング等の、適切な加工技術を使用して達成することができる。
【００７７】
垂直開口部の幅（すなわち、トレンチの幅又はピラーの直径）は、技術ノードに依存する。垂直開口部の幅は、１２０ｎｍ、又は６０ｎｍといった、さらに小さいものとすることができる。
【００７８】
トレンチ状垂直構造と円筒状垂直構造（ゲート電極がチャネル領域の周りに巻き付けられているので、ゲートオールアラウンド（ＧＡＡ）垂直構造とも呼ばれる）との違いは、記憶できる情報量（ビット）にある。トレンチ状垂直構造の場合、トレンチごとに１層あたりで記憶することができる情報量は２ビットである。両側の各トレンチで記憶することができる情報量は１ビットであり、したがって、左側壁に１ビット、右側壁に１ビットの情報を記憶することができる。ＧＡＡ垂直構造の場合、ゲートごとに１層あたりで記憶することができる情報量は１ビットである。
【００７９】
垂直開口部を設けた後、工程２３０において、垂直開口部の側壁を垂直強誘電体酸化物層でライニングすること、工程２４０において、垂直強誘電体酸化物層を覆って半導体層を形成すること、及び、工程２５０において、半導体層を覆って垂直開口部を絶縁材料で充填すること等、垂直型強誘電体メモリデバイス１００を完成するためのさらなる工程を実行することができる。
【００８０】
異なる実施形態による垂直型強誘電体メモリデバイス１００の特徴の１つは、垂直開口部に存在し、トレンチの側壁１３２に沿って均一かつ共形の垂直強誘電体酸化物層１３０である。垂直強誘電体酸化物層１３０は、垂直開口部の側壁１３２と直接接触していてもよく、すなわち、ゲート電極層１２０及び絶縁層１１０と直接接触していてもよい。本明細書に記載の垂直強誘電体層は、周期律表の第３族から第１２族内の元素を含む１つ又は複数の遷移金属の酸化物を示し得る。
【００８１】
一実施形態では、強誘電体酸化物層は、ハフニウム、ジルコニウム、及びこれらの組み合わせからなる群より選択される材料から形成され得る。いくつかの実施形態において、垂直強誘電体酸化物層１３０は、諸々の単一遷移金属酸化物の中でも、いくつか例を挙げると、酸化ハフニウム（例えば、ＨｆＯ２）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、酸化ジルコニウム（例えば、ＺｒＯ２）、酸化チタン（例えば、ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化タンタル（Ｔａ２Ｏ５）、酸化タングステン（ＷＯ３）、酸化モリブデン（ＭｏＯ３）、酸化バナジウム（Ｖ２Ｏ３）等の単一遷移金属酸化物から形成される。他の実施形態では、垂直強誘電体酸化物層１３０は、遷移金属酸化物を形成する２つ、３つ、４つ、又はそれ以上の金属を含む、二元系、三元系、四元系、又はそれ以上の遷移金属酸化物から形成され得る。
【００８２】
垂直強誘電体酸化物層１３０は、例えば原子層堆積（ＡＬＤ）等の、均一で共形の層の堆積を可能にする適切な堆積技術を使用して設けられ得る。
【００８３】
垂直強誘電体酸化物層１３０の厚さは、例えば５ｎｍ〜２０ｎｍの範囲内であることが好ましい。さらに、垂直強誘電体酸化物層１３０の厚さは、垂直チャネル構造１６０の厚さに応じて調整することができる。
【００８４】
リテンションにおいて、ゲート電極に０Ｖの印加がなされるとき、垂直チャネル構造１６０における空乏幅の等価酸化膜厚（ＥＯＴ）は、界面酸化物層１５０が存在する場合にはそのＥＯＴと合計され、垂直強誘電体酸化物層１３０の厚さよりも小さいことが望ましい。この空乏幅は、メモリデバイスの特定のエンジニアリングに依存する。例えば、ゲート層１２１の仕事関数をエンジニアリングすることによって垂直チャネル構造１６０が強く蓄積している場合、この層の空乏幅は、半導体−誘電体界面（通常、１ｎｍ未満）での量子閉じ込めによって定義される。スタックエンジニアリングが、垂直チャネル構造１６０がゲート電極に０Ｖの印加がなされたフラットバンド状態にある場合、空乏幅は、チャネル層内の外部デバイ長に等しい。外部デバイ長は、半導体材料及び垂直チャネル層におけるドーピング濃度を知ることによって決定され得る。
【００８５】
実施形態によれば、垂直強誘電体酸化物層１３０はドープされてもよい。一実施形態による垂直型強誘電体メモリデバイス１００は、Ｓｉ、Ｙ、Ｇｄ、Ｌａ、Ｚｒ、又はＡｌがドープされたＨｆＯ２強誘電体層を含む。したがって、垂直強誘電体酸化物層は、例えば、ＨｆＺｒＯ４、Ｙ：ＨｆＯ２、Ｓｒ：ＨｆＯ２、Ｌａ：ＨｆＯ２、Ａｌ：ＨｆＯ２、又はＧｄ：ＨｆＯ２であってもよい。
【００８６】
原子層堆積（ＡＬＤ）技術を使用することにより、垂直開口部に沿って共形かつ均一な層を容易に形成できることは、任意にドープされた垂直強誘電体酸化物層を使用する利点である。この均一な堆積は、複雑なペロブスカイト構造の材料、例えばストロンチウムビスマスタンタレート（ＳＢＴ）又は鉛ジルコニウムチタネート（ＰＺＴ）等の、従来技術で使用されている従来の強誘電体材料では困難である。
【００８７】
実施形態によるメモリデバイスの垂直強誘電体層にとって、任意にドープされた垂直強誘電体酸化物材料を使用することのさらなる利点は、置換ゲート（ＲＭＧ）製造工程がメモリデバイスの製造に利用され得ることである。ＲＭＧ製造工程において、最終ゲート電極は、全ての垂直層（すなわち、垂直強誘電体酸化物層、垂直チャネル構造、垂直界面酸化物層）が設けられた後に設けられてもよい。したがって、水平層のスタックのゲート電極層は、最初は犠牲層とすることができ、これは、全ての垂直層（すなわち、垂直強誘電体酸化物層、垂直構造層、及び界面酸化物層）を設けた後の工程フローの後半で、最終ゲート電極層に置換される。
【００８８】
任意にドープされた垂直強誘電体酸化物層１３０は、ペロブスカイト構造のストロンチウムビスマスタンタレート（ＳＢＴ）又は鉛ジルコニウムチタネート（ＰＺＴ）強誘電体材料といった従来の強誘電体材料のｋ値（誘電率）よりも低いｋ値を有するべきである。ＳＢＴ及びＰＺＴは、典型的には非常に高いｋ値（約２５０以上）を有するので、このような材料をメモリデバイスの強誘電体層として使用するには、（充分なＥＯＴを得るために）非常に大きな物理的な厚さが必要である。
【００８９】
任意にドープされた垂直強誘電体酸化物層１３０は、垂直構造の側壁、すなわちトレンチ又はピラーに沿って均一かつ共形であり得る。これは、任意にドープされた垂直強誘電体酸化物層１３０が、全ての水平なゲート電極層１２０及びすべての水平な絶縁層１１０と接触しているか又は重なっていてもよいことを意味する。水平なゲート電極層１２０と垂直チャネル構造１６０との間の任意にドープされた垂直強誘電体酸化物層１３０は、２つの可能な分極状態を有することができる。水平な絶縁層１１０と垂直チャネル構造１６０との間の任意にドープされた垂直強誘電体酸化物層１３０は、いずれかの分極状態を有することができ、この分極状態は、水平なゲート電極層１２０と垂直チャネル構造１６０との間の任意にドープされた垂直強誘電体酸化物層１３０における２つの分極状態の１つと同じであり得る。それはまた、強誘電体分極の異なる配向に対応する異なる分極状態、又は、分極の異なるランダム配向の組み合わせでさえあり得る。この領域の分極状態は制御されないが、垂直チャネル層は高度にドープされているので、これは、垂直チャネル層を通る電流に影響を及ぼさない。
【００９０】
垂直チャネル構造１６０は、開口部において、垂直強誘電体酸化物層１３０に沿って、又は、界面酸化物層１５０が存在する場合には該界面酸化物層１５０に沿って、例えばＡＬＤ等の、均一で共形の堆積を可能にする適切な堆積技術を用いて設けられ得る。垂直チャネル構造１６０はまた、垂直開口部の残りの部分において、例えば化学気相堆積（ＣＶＤ）等の、垂直チャネル材料の供給を可能にする適切な堆積技術を用いて設けられ得る。
【００９１】
このように、垂直チャネル構造１６０は、開口部を完全に充填するように開口部内に設けられ得る。あるいは、堆積後に、放置された開口部が存在し、この開口状態を維持している開口部がその後、誘電性充填材料で充填され得るように、垂直チャネル層１３３が設けられてもよい。別の言い方をすれば、垂直強誘電体酸化物層１３０が設けられた後、又は、界面酸化物層１５０が存在する場合には該界面酸化物層１５０が設けられた後、垂直開口部のコアは、垂直チャネル構造１６０によって完全に充填されるか、もしくは、側壁に沿って均一な（共形の）垂直チャネル構造１６０によって充填され、その後、垂直開口部の残りのコアは、誘電性充填材料で充填される。
【００９２】
誘電性充填材料は、例えば、数例を挙げると、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、空気又は真空（エアギャップを形成する）、及び低ｋ値材料から選択されてもよい。
【００９３】
本開示による垂直型強誘電体酸化物メモリデバイスの垂直チャネル領域又はチャネル層は、高濃度にドープすることができる。これは、メモリデバイスにおいて、いわゆるピンチオフ効果を得るために必要である。「高度にドープされた」の異なる可能性のある解釈が詳述されるであろう。
【００９４】
垂直強誘電体層の分極状態とは無関係に、ゲート電極層に０Ｖの印加がなされると、チャネル領域のドーピングに関与するチャネル領域内の多数キャリアの濃度は、少数キャリアよりも遥かに大きくなるべきである。遥かに大きいとは、チャネル領域材料が、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、又は０．６ｅＶよりも大きいバンドギャップを有する他の半導体である場合、少なくとも１０４倍大きいこと、又は１０４倍を超えて大きいことを意味する。しかしながら、チャネル材料がＩｎＡｓ又はＩｎＳｂ等の狭いバンドギャップの半導体である場合は、多数キャリアと少数キャリアとの間の濃度差は、より小さくなり得る。
【００９５】
垂直チャネル構造が、例えばＡｓでドープされたシリコンである場合、多数キャリアは電子である。したがって、これらの多数キャリア（電子）の濃度は、チャネル領域における正孔の濃度よりも、少なくとも１０４倍大きくなるべきである。垂直チャネル領域又はチャネル層が、例えばＢでドープされたシリコンである場合、多数キャリアは正孔である。したがって、これら多数キャリア（正孔）の濃度は、チャネル領域における電子の濃度よりも、少なくとも１０４倍大きくなるべきである。
【００９６】
一方、メモリセル（ｎ型についてはゲート電極層に負電圧で印加、ｐ型についてはゲート電極層に正電圧で印加）をオフにするために、チャネルがゲート制御電圧によって依然として空乏化され得るように、ドーピング濃度はまた、高くなり過ぎるべきではない。チャネル領域におけるドーピング濃度は、好ましくは、１．０×１０１８ドーパント／ｃｍ３と１×１０２０ドーパント／ｃｍ３との間、１．０×１０１９ドーパント／ｃｍ３と１×１０２０ドーパント／ｃｍ３との間、１．０×１０１８ドーパント／ｃｍ３と２×１０１９ドーパント／ｃｍ３との間、又は１．０×１０１９ドーパント／ｃｍ３と２×１０１９ドーパント／ｃｍ３との間の範囲である。
【００９７】
さらに、垂直チャネル領域におけるドーピング濃度とゲート層をエンジニアリングすることとの組み合わせ効果は、垂直チャネル構造の有効空乏幅のＥＯＴが強誘電体酸化物層のＥＯＴよりも低いことであるべきである。これは、ゲート層に０Ｖの印加がなされたときに垂直チャネル領域の表面が強く蓄積するように両方を選択することによって得ることができる。
【００９８】
あるいは、垂直チャネル領域のドーピング濃度は、チャネル材料の比誘電率に対する外部デバイ長の比が、垂直強誘電体層の比誘電率に対する垂直強誘電体層の厚さの比よりも小さくなるような値であり得る。この場合、ゲート層に０Ｖの印加がなされたときに垂直チャネル領域がフラットバンドに近い状態であれば充分である。
【００９９】
要約すると、垂直強誘電体メモリデバイス１００のチャネル構造１６０は、本開示の異なる実施形態によれば、以下の特徴を有する。実施形態において、ソース領域、ドレイン領域、及びチャネル領域（接触領域ではない）が均一にドープされ、これらが同じドーピングタイプ、好ましくは同じドーピング濃度を有するようになる。デバイスの接触領域として機能するソース領域及び／又はドレイン領域の部分は、より高いドーピング濃度である。接触領域は、チャネル領域から遠く離れている。したがって、これらの接触領域は、チャネル領域に対して考慮されていない。
【０１００】
０Ｖのゲート電圧がゲート電極に印加されたとき（すなわち、デバイスがアイドル状態／静止状態のとき）に、チャネル層が、空乏化されずに導電性を維持するように、垂直チャネル構造（ソース及びドレインを含み得る）は、高濃度にドープされ得る。
【０１０１】
さらに、実施形態によれば、チャネル領域は、以下の特徴の１つ又はそれ以上を有する。０Ｖのゲート電圧がゲート電極に印加されると（すなわち、デバイスがアイドル状態／静止状態にあると）、ゲート電極の適切な仕事関数に起因して、チャネル領域は蓄積する。
【０１０２】
チャネル材料の比誘電率に対する外部デバイ長の比が、垂直強誘電体層の比誘電率に対する垂直強誘電体層の厚さの比よりも小さくなるように、チャネル構造は、充分に高濃度にドープされてもよい。
【０１０３】
外部デバイ長は、フラットバンド状態でのデバイスの消耗の基準である。
【０１０４】
方法２００は、工程２６０において、スタックの上面にワード線マスクを作製することによって、さらに実行され得る。方法２００は、工程２７０において、ワード線に沿ってトレンチを形成するために、スタックを通してマスクされていない領域をエッチングし、工程２８０において、トレンチを絶縁材料で充填することによって実行され得る。ワード線は、ビット線に対して実質的に垂直である。一実施形態では、マスキング材料は、例えば、酸化ケイ素を含むことができる。一実施形態では、第１材料と第２材料との交互層のスタックを通して平行なトレンチが作製された。例えば、多結晶シリコン等の絶縁材料が充填され、平行な導電線が各交互層に対して形成されていてもよい。
【０１０５】
方法２００は、化学機械研磨（ＣＭＰ）によって、スタックの上面の半導体層を除去し、化学機械研磨の後に上面を平坦化して、さらに実行され得る。スタックの最上部をストップとして用いてシリコン層の最上部をＣＭＰに供した後に、残りの核形成促進剤層及び層の最上部に形成されたいずれかのシリサイドを選択的にウェットエッチングすることによって、除去を行うことができる。
【０１０６】
別の実施形態では、図５に示すように、三次元ＮＡＮＤを製造する方法３００は、第１材料３１０と第２材料３２０との交互層のスタックを、基板３０６を覆って形成することによって、実行され得る。第１材料３１０は、絶縁材料を含み得る。工程３３０において、第２材料３２０は、犠牲材料を含み得る。必要に応じて、上部絶縁層３１０ｔは、図２に示すように、他の絶縁層３１０よりも大きな厚さ及び／又は他の絶縁層３１０とは異なる組成を有していてもよい。
【０１０７】
方法３００は、水平層のスタックを通して垂直開口部３３２を形成し、それによって、半導体基板３０６を露出させ、工程３４０において、垂直開口部の側壁３３６上の水平層のスタックを露出させることによって、さらに実行され得る。
【０１０８】
図６に示すように、方法３００は、垂直開口部３３２の側壁３３６及び基板３０６に沿って半導体材料層３５２を形成し、工程３５０において、半導体材料層３５２を覆って絶縁層３５６を充填することによって、さらに実行され得る。一実施形態では、半導体材料層３５２は、例えば、多結晶シリコンを含み得る。絶縁層３５６は、例えば、酸化ケイ素を含み得る。
【０１０９】
方法３００は、水平層のスタックを通して垂直開口部を形成し、それによって、半導体基板を露出させ、垂直開口部の側壁上の水平層のスタックを露出させることによって、さらに実行され得る。垂直開口部は、例えば酸化ケイ素等の絶縁材料が充填されていてもよい。
【０１１０】
方法３００は、水平層のスタックを通して垂直開口部を形成し、それによって、半導体基板を露出させ、垂直開口部の側壁上の水平層のスタックを露出させ、垂直開口部を通してスタックの第２材料、例えば犠牲材料、の一部を選択的に除去し、凹部を形成する工程を、さらに含み得る。第２材料の一部を選択的に除去することは、湿式化学エッチング等の湿式エッチングを介して行われてもよい。方法３００は、垂直開口部の側壁に沿って強誘電体酸化物層を形成することによって、さらに実行され得る。方法３００は、強誘電体層上に窒化物膜を堆積し、凹部内にＷを堆積することによって、さらに実行され得る。窒化チタン等の窒化物、又は他の適切な誘電体は、原子層堆積（ＡＬＤ）又は化学気相堆積（ＣＶＤ）を使用して堆積させることができる。Ｗは、原子層堆積（ＡＬＤ）又は化学気相堆積（ＣＶＤ）を使用して堆積させることができる。
【０１１１】
方法３００は、スタックの上面にワード線マスクを作製することによって、さらに実行され得る。方法３００は、スタックを通してマスクされていない領域をエッチングし、ワード線に沿ってトレンチを形成すること、及び、トレンチを絶縁材料で充填することによって実行され得る。ワード線は、ビット線に対して実質的に垂直である。一実施形態では、マスキング材料は、例えば、酸化ケイ素を含み得る。一実施形態では、第１材料と第２材料との交互層のスタックを通して平行なトレンチが作製された。例えば、多結晶シリコン等の絶縁材料が充填され、平行な導電線が各交互層に対して形成されていてもよい。
【０１１２】
方法３００は、化学機械研磨（ＣＭＰ）によって、スタックの上面の半導体層を除去し、化学機械研磨の後に上面を平坦化して、さらに実行され得る。スタックの最上部をストップとして用いてシリコン層の最上部をＣＭＰに供した後に、残りの核形成促進剤層及び層の最上部に形成されたいずれかのシリサイドを選択的にウェットエッチングすることによって、除去を行うことができる。
【０１１３】
前記引用した特許及び特許公報は、その全体が参照により本明細書に組み入れられる。様々な実施形態が、部品、特徴等の特定の配置を参照して説明されてきたが、これらは全ての可能な配置又は特徴を用いることを意図するものではなく、多くの他の実施形態、修飾、及び変更が、当業者によって解明され得る。したがって、本発明は、前記具体的な説明とは異なる方法で実施され得ることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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