(57)【要約】【課題】共通ゲート・スタックを有するデュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）のための方法およびその結果の構造を提供する。【解決手段】基板上に第１の半導体フィンが形成される。基板上に第１の半導体フィンに隣接して第２の半導体フィンが形成される。第１の半導体フィンと第２の半導体フィンとの上に酸化物層が形成され、第２の半導体フィンのゲルマニウム濃度を高めるのに有効な温度でアニールされる。アニール・プロセスは、第２の半導体フィンに対して選択的であり、第１の半導体フィンのゲルマニウム濃度を高めない。【選択図】図９
2020520108.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
基板上に第１の半導体フィンを形成することと、
前記基板上に第２の半導体フィンを形成することと、
前記第１の半導体フィンと前記第２の半導体フィンとの上に酸化物層を形成することと、
前記第２の半導体フィンのゲルマニウム濃度を高めるのに有効な温度で前記酸化物層をアニールすることと
を含み、
前記アニールは前記第１の半導体フィンのゲルマニウム濃度を高めない、方法。
【請求項２】
前記酸化物層はゲルマニウムを含む、請求項１に記載の方法。
【請求項３】
前記第２の半導体フィンのゲルマニウム濃度を高めることは、前記酸化物層中のゲルマニウムを前記第２の半導体フィンの一部に濃縮することをさらに含む、請求項２に記載の方法。
【請求項４】
前記第２の半導体フィンがシリコン・ゲルマニウムを含む、請求項１に記載の方法。
【請求項５】
前記第２の半導体フィンのゲルマニウム濃度を高めることは、前記第２の半導体フィン中のシリコンを酸化させることをさらに含む、請求項４に記載の方法。
【請求項６】
前記第１の半導体フィンと前記第２の半導体フィンとのチャネル領域の上に共用導電ゲートを形成することをさらに含む、請求項１に記載の方法。
【請求項７】
前記共用導電ゲートがＴｉＮ／ＴｉＡｌＣ／ＴｉＮゲート・スタックを含む、請求項６に記載の方法。
【請求項８】
前記第１の半導体フィンがシリコンを含み、前記第２の半導体フィンがシリコン・ゲルマニウムを含む、請求項１に記載の方法。
【請求項９】
前記アニールの前に、前記第２の半導体フィンが約２０原子パーセントのゲルマニウム濃度をさらに含む、請求項８に記載の方法。
【請求項１０】
前記アニールの後に、前記第２の半導体フィンが約４０原子パーセントのゲルマニウム濃度をさらに含む、請求項９に記載の方法。
【請求項１１】
デュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）デバイスを形成する方法であって、
シリコン基板の一部を陥凹化することと、
前記シリコン基板の前記陥凹化された部分上に、シリコン・ゲルマニウムを含む半導体層を形成することと、
前記基板の陥凹化されていない部分の上に第１の半導体フィンを形成することと、
前記半導体層の上に第２の半導体フィンを形成することと、
前記第１の半導体フィンと前記第２の半導体フィンとの上にゲルマニウムを含む酸化物層を形成することと、
前記第２の半導体フィンのゲルマニウム濃度を高めるのに有効な温度で前記酸化物層をアニールすることと、
前記第１の半導体フィンと前記第２の半導体フィンとのチャネル領域の上に共用導電ゲートを形成することと
を含む方法。
【請求項１２】
前記第２の半導体フィンがシリコン・ゲルマニウムを含む、請求項１１に記載の方法。
【請求項１３】
前記共用導電ゲートがＴｉＮ／ＴｉＡｌＣ／ＴｉＮゲート・スタックを含む、請求項１１に記載の方法。
【請求項１４】
前記アニールの前に、前記第２の半導体フィンが約２０原子パーセントのゲルマニウム濃度をさらに含む、請求項１１に記載の方法。
【請求項１５】
前記アニールの後に、前記第２の半導体フィンが約４０原子パーセントのゲルマニウム濃度をさらに含む、請求項１４に記載の方法。
【請求項１６】
半導体デバイスを形成する方法であって、
基板上に、シリコンとゲルマニウムとを含む半導体フィンを形成することと、
前記半導体フィンの上にゲルマニウムを含む酸化物層を形成することと、
前記半導体フィンのゲルマニウム濃度を高めるのに有効な温度で前記酸化物層をアニールすることと
を含み、
前記アニールは、反応
（Ｉ）Ｓｉ＋Ｇｅ＋２ＧｅＯ２→ＳｉＯ２＋Ｇｅ＋ＧｅＯ
に従って前記半導体フィン中のシリコンを酸化させる、方法。
【請求項１７】
半導体デバイスであって、
基板上の第１の半導体フィンと、
前記基板上の前記第１の半導体フィンに隣接する第２の半導体フィンであって、下部と中央部と上部とを含む前記第２の半導体フィンと、
前記第１の半導体フィンと前記第２の半導体フィンとのチャネル領域の上に形成された共用導電ゲートと
を含み、
前記中央部は第１の濃度の第１の材料を含み、前記上部は第２の濃度の前記第１の材料を含み、
前記第２の濃度が前記第１の濃度よりも高い、半導体デバイス。
【請求項１８】
前記第１の半導体フィンと、前記第２の半導体フィンの前記下部とが前記第１の材料を含まない、請求項１７に記載の半導体デバイス。
【請求項１９】
前記第１の材料がゲルマニウムを含み、前記第１の濃度が２０原子パーセントを含み、前記第２の濃度が４０原子パーセントを含む、請求項１７に記載の半導体デバイス。
【請求項２０】
前記共用導電ゲートがＴｉＮ／ＴｉＡｌＣ／ＴｉＮゲート・スタックを含む、請求項１７に記載の半導体デバイス。
【請求項２１】
デュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
基板上の、シリコンを含む第１の半導体フィンと、
前記基板上の前記第１の半導体フィンに隣接する第２の半導体フィンであって、下部と中央部と上部とを含む前記第２の半導体フィンと、
前記第１の半導体フィンと前記第２の半導体フィンとのチャネル領域の上に形成された共用導電ゲートと
を含み、
前記第２の半導体フィンの前記下部がゲルマニウムを含まず、前記第２の半導体フィンの前記中央部が第１の濃度のゲルマニウムを含み、前記第２の半導体フィンの前記上部が第２の濃度のゲルマニウムを含む、デュアル・チャネル相補型金属酸化物半導体デバイス。
【請求項２２】
ゲルマニウムの前記第１の濃度がゲルマニウムの前記第２の濃度よりも低い、請求項２１に記載の半導体デバイス。
【請求項２３】
ゲルマニウムの前記第１の濃度が２０原子パーセントであり、ゲルマニウムの前記第２の濃度が４０原子パーセントである、請求項２２に記載の半導体デバイス。
【請求項２４】
前記第１の半導体フィンと前記第２の半導体フィンとの間および前記下部の表面の上方に形成されたシャロー・トレンチ・アイソレーション（ＳＴＩ）をさらに含む、請求項２２に記載の半導体デバイス。
【請求項２５】
前記下部は約１０ｎｍないし約５０ｎｍの厚さを含み、前記中央部は約１５ｎｍの厚さを含み、前記上部は約３５ｎｍの厚さを含む、請求項２１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、半導体デバイスの製造方法およびその結果の構造に関する。より詳細には、本発明は、共通ゲート・スタックを有するデュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）に関する。
【背景技術】
【０００２】
最近の半導体デバイス製造プロセスでは、単一のウエハ上に、ｎ型金属酸化膜半導体（ＮＭＯＳ）およびｐ型金属酸化膜半導体（ＰＭＯＳ）などの多数の半導体デバイスが製作される。ＣＭＯＳ集積回路（ＩＣ）では、これらのＮＭＯＳおよびＰＭＯＳトランジスタの相補的で対称な対が論理機能のために使用される。すべてのＮＭＯＳをＰＭＯＳで補完し、両方のゲートと両方のドレインを互いに接続することにより、他の論理回路と比較して電力消費と発熱とが大幅に低減される。例えば、ＣＭＯＳ  ＩＣでは、ゲートが高電圧であればＮＭＯＳのみを導通させ、ゲートが低電圧であればＰＭＯＳのみを導通させる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体デバイスを形成する方法および半導体デバイスを提供する。
【課題を解決するための手段】
【０００４】
本発明の実施形態は、共通ゲート・スタックを有するデュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）を製造する方法を対象とする。この方法の非限定的実施例は、基板上に第１の半導体フィンを形成することを含む。基板上に、第１の半導体フィンに隣接して第２の半導体フィンが形成される。第１の半導体フィンと第２の半導体フィンの上に酸化物層が形成され、第２の半導体フィンのゲルマニウム濃度を高めるのに有効な温度でアニールされる。アニール・プロセスは、第２の半導体フィンに対して選択的であり、第１の半導体フィンのゲルマニウム濃度を高めない。
【０００５】
本発明の実施形態は、共通ゲート・スタックを有するデュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）を製造する方法を対象とする。この方法の非限定的実施例は、シリコン基板の一部を陥凹化することと、シリコン基板の陥凹化された部分上にシリコン・ゲルマニウムを含む半導体層を形成することとを含む。基板の陥凹化されていない部分の上に第１の半導体フィンが形成され、半導体層の上に第１の半導体フィンに隣接して第２の半導体フィンが形成される。第１の半導体フィンと第２の半導体フィンの上にゲルマニウムを含む酸化物層が形成され、酸化物層中のゲルマニウムを濃縮して第２の半導体フィンの一部とするのに有効な温度でアニールされる。次に、第１の半導体フィンと第２の半導体フィンとのチャネル領域の上に共用導電ゲートが形成される。
【０００６】
本発明の実施形態は、共通ゲート・スタックを有するデュアル・チャネル相補型金属酸化物半導体（ＣＭＯＳ）を製造する方法を対象とする。この方法の非限定的実施例は、シリコンとゲルマニウムとを含む半導体フィンを基板上に形成することを含む。半導体フィンの上にゲルマニウムを含む酸化物層が形成され、半導体フィンのゲルマニウム濃度を高めるのに有効な温度でアニールされる。アニール・プロセスは、反応（Ｉ）に従って、半導体フィン中のシリコンを酸化させ、酸化物層中のゲルマニウムを濃縮する。
（Ｉ）  Ｓｉ＋Ｇｅ＋２ＧｅＯ２→ＳｉＯ２＋Ｇｅ＋ＧｅＯ
【０００７】
本発明の実施形態は、半導体デバイスを対象とする。この半導体デバイスの非限定的実施例は、基板上の第１の半導体フィンと、基板上の第１の半導体フィンに隣接する第２の半導体フィンとを含む。第２の半導体フィンは、下部と中央部と上部とを含む。中央部は、第１の濃度の第１の材料を含み、最上部は第２の濃度の第１の材料を含む。第２の濃度は第１の濃度よりも高い。第１の半導体フィンと第２の半導体フィンとのチャネル領域の上に共用導電ゲートが形成される。
【０００８】
本発明の実施形態は、半導体デバイスを対象とする。この半導体デバイスの非限定的実施例は、基板上の、シリコンを含む第１の半導体フィンを含む。下部と中央部と上部とを有する第２の半導体フィンが、基板上に第１の半導体フィンに隣接して形成される。第２の半導体フィンの下部は、ゲルマニウムを含まない。第２の半導体フィンの中央部は低濃度のゲルマニウムを含み、第２の半導体フィンの上部はより濃度の高いゲルマニウムを含む。第１の半導体フィンと第２の半導体フィンとのチャネル領域の上に共用導電ゲートが形成される。
【０００９】
その他の技術的特徴および利点も、本発明の技術により実現される。本発明の実施形態および態様が本明細書で詳細に説明され、特許請求される主題の一部とみなされる。よりよく理解することができるように、詳細な説明および図面を参照されたい。
【００１０】
本明細書に記載の排他的権利の詳細については、本明細書の末尾の特許請求の範囲に具体的に示され、明確に特許請求されている。本発明の実施形態の上記およびその他の特徴および利点は、添付図面とともに以下の詳細な説明を読めば明らかになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図２】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図３】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図４】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図５】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図６】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図７】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図８】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図９】本発明の１つまたは複数の実施形態による方法を示す流れ図である。
【発明を実施するための形態】
【００１２】
本明細書に示す図面は例示である。本発明の趣旨から逸脱することなく、図面または本明細書に記載の作業には多くの変形があり得る。例えば、動作は異なる順序で行うことができ、または動作を追加、削除または変更することが可能である。
【００１３】
添付図面および本発明の実施形態の以下の詳細な説明では、図面に示されている様々な要素に２桁または３桁の参照番号が付されている。例外はあるが、各参照番号の左端の桁は、その要素が最初に示されている図面に対応する。
【００１４】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。
【００１５】
次に本発明の態様により具体的に関連する技術の概説に移ると、本明細書で前述したように、ＣＭＯＳ論理アーキテクチャは、論理機能のために相補型ＮＭＯＳとＰＭＯＳとの対を採用し、それによって他の論理アーキテクチャと比較して電力消費と発熱とを低減する。しかし、１０ｎｍノードを超えるＣＭＯＳアーキテクチャの微細化には課題がある。デバイス・フィーチャ・サイズが微細化するにつれて、電子移動度と正孔移動度がデバイス性能向上のネックとなり始める。将来の（１０ｎｍノード以下の）アーキテクチャの有望なＣＭＯＳ集積方式の１つは、歪み工学を使用してトランジスタ・チャネルにおける機械的歪みを調節することによって電子移動度および正孔移動度を向上させることである。
【００１６】
ＣＭＯＳプラットフォームにおいて歪み工学を使用する際の１つの特有の課題は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが、異なる種類の歪みに対して異なる反応をすることである。例えば、ｎＦＥＴのための引っ張り歪みＳｉ層とともにｐＦＥＴのための圧縮歪みＳｉ１−ｘＧｅｘ層を組み込んだデュアル・チャネルＣＭＯＳは、大幅に向上した電子移動度と正孔の移動度を実現することができる。電子移動度と正孔移動度を向上させることで、ＣＭＯＳチャネルの導電性が高くなり、デバイス性能が向上する。ｎＦＥＴデバイスとｐＦＥＴデバイスの両方について等しくキャリア移動度を向上させれば、ＣＭＯＳ回路設計が簡素化される。しかし、一つには、性能要件と信頼性要件を満たすのに十分に高いゲルマニウム濃度を有するｐＦＥＴのための歪みＳｉ１−ｘＧｅｘ層を設けるのが困難であるため、デュアル・チャネルＣＭＯＳデバイスにおける正孔移動度と電子移動度を等しく向上させる方法を設計することには問題がある。具体的には、シリコン上のＳｉ１−ｘＧｅｘエピタキシャル成長の臨界厚さのために、現在のＣＭＯＳ技術を使用して高Ｇｅ濃度（２５原子パーセントを超えるＧｅ）を有する歪みＳｉ１−ｘＧｅｘ層を実現することはできない。また、高温酸素雰囲気酸化プロセス（すなわち摂氏約９５０度を超える温度でのプロセス）がｎＦＥＴフィンも酸化させるため、ｐＦＥＴのＧｅ濃度を上げるための従来のＧｅ濃縮技術は、デュアル・チャネルＣＭＯＳプロセスでは使用することができない。したがって、従来のデュアル・チャネルＣＭＯＳの電子移動度は正孔移動度の約２倍となる可能性がある。
【００１７】
次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、共通ゲート・スタックを有するデュアル・チャネルＣＭＯＳデバイスを提供する。シリコン（Ｓｉ）基板の陥凹化された部分上に比較的低いゲルマニウム（Ｇｅ）濃度を有する半導体層が形成される。本明細書で使用する「低い」ゲルマニウム濃度とは、シリコン上のＳｉ１−ｘＧｅｘエピタキシャル成長臨界厚さ要件を満たすように約２５原子パーセント未満に限定される。シリコンｎＦＥＴフィンとシリコン・ゲルマニウムｐＦＥＴフィンとの相補的な対を形成するように半導体層と基板とがパターン形成される。ｎＦＥＴフィンとｐＦＥＴフィンの両方の上に、ＧｅＯ２などのゲルマニウム含有酸化物層が共形に形成される。次に、酸化物層中のゲルマニウムが選択的にｐＦＥＴ中に濃縮される。
【００１８】
Ｇｅ濃縮プロセスは高温を必要とせず（すなわち、摂氏約５００度ないし約７００度の温度で十分である）、不活性の無酸素雰囲気中で完了させることができる。このようにして、選択的Ｇｅ濃縮プロセスにより、「高い」ゲルマニウム濃度（すなわち、約２５パーセントを超えるＧｅ濃度）を有する歪みＳｉ１−ｘＧｅｘｐＦＥＴが可能になる。ｐＦＥＴフィンの最終ゲルマニウム含有量は、ゲルマニウム含有酸化物層の厚さを調整することによって調節することができるため有利である。例えば、酸化物層の厚さを増すとｐＦＥＴフィンの最終Ｇｅ濃度が増すことになる。また、Ｇｅ濃縮プロセスはｐＦＥＴフィンに対して選択的であり、ｎＦＥＴフィンを改変しない。したがって、このプロセスは、共通ゲート・スタックを有するＳｉ／ＳｉＧｅデュアル・チャネルＣＭＯＳプラットフォームに完全に適合する。
【００１９】
次に、本発明の態様のより詳細な説明に移ると、図１は、本発明の１つまたは複数の実施形態による、ＣＭＯＳデバイスを製造する方法の中間作業中の、基板１０２を有する構造１００の断面図を示している。基板１０２は、ＰＭＯＳ領域１０６に隣接するＮＭＯＳ領域１０４を含む。ＮＭＯＳ領域１０４の上にハード・マスク１０８が形成される。基板１０２の露出部分（すなわち、ハード・マスク１０８によって覆われていないＰＭＯＳ領域１０６の部分）が、例えばウェット・エッチングまたはドライ・エッチングあるいはその両方を使用して陥凹化される。次に、基板１０２の陥凹化された部分上のＰＭＯＳ領域１０６に第１のゲルマニウム濃度を有する半導体層１１０が形成される。
【００２０】
基板１０２は、例えば単結晶Ｓｉ、ＳｉＣ、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの、任意の適合する基板材料とすることができる。ある実施形態では、基板１０２は、埋め込み酸化物層（図示せず）を含む。本発明のある実施形態では、基板１０２はシリコンである。
【００２１】
半導体層１１０は、例えばシリコン・ゲルマニウム（ＳｉＧｅ）などの任意の適合するＰＭＯＳ材料とすることができる。本発明のある実施形態では、基板１０２はシリコンであり、半導体層１１０はエピタキシ成長ＳｉＧｅである。シリコン上のＳｉＧｅのエピタキシ成長は、シリコンとＳｉＧｅとの格子定数の相違のために、ＳｉＧｅ層を有利に歪ませる。
【００２２】
本明細書で前述したように、シリコン上のＳｉ１−ｘＧｅｘエピタキシ成長の臨界厚さは、半導体層１１０のゲルマニウム濃度を制限する。本発明のある実施形態では、半導体層１１０は、臨界厚さ要件を満たすように約２５原子パーセント未満のゲルマニウム濃度を有するＳｉＧｅである。例えば、ゲルマニウム濃度は約１０ないし約２０原子パーセントとすることができる。半導体層１１０は、約１０ｎｍないし約１００ｎｍの厚さに形成することができる。本発明のある実施形態では、半導体層１１０は、約５０ｎｍの厚さを有するＳｉＧｅ２０％（すなわち、２０原子パーセントのゲルマニウムを含むＳｉＧｅ）である。
【００２３】
半導体層１１０は、ＰＭＯＳ領域１０６内の基板１０２の上に選択的エピタキシ成長によって形成することができる。半導体層１１０は、気体または液体前駆体から、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、またはその他の適合するプロセスを使用して成長させることができる。本発明のある実施形態では、エピタキシャル半導体材料の付着のためのガス源は、シリコン含有ガス源と、ゲルマニウム含有ガス源の両方を含む。シリコンガス源は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組合せからなるグループから選択されることができる。ゲルマニウム・ガス源は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組合せからなるグループから選択されることができる。エピタキシャル・シリコン・ゲルマニウム合金層を、このようなガス源の組合せを使用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを使用することができる。
【００２４】
半導体層１１０に、付着中（その場（in-situ）ドープ）またはエピタキシ後に、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ２、Ａｌ）を（すなわち、ｎＦＥＴの場合はｎ型ドーパント、ｐＦＥＴの場合はｐ型ドーパントを）添加することによってドープすることができる。半導体層１１０のドーパント濃度は、１×１０１９ｃｍ−３ないし２×１０２１ｃｍ−３の範囲、または１×１０２０ｃｍ−３と１×１０２１ｃｍ−３の間とすることができる。
【００２５】
図２に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製造する方法の中間作業中の、ＮＭＯＳ領域１０４にｎＦＥＴフィン２００、ＰＭＯＳ領域１０６にｐＦＥＴフィン２０２を形成した後の構造１００の断面図を示す。ｎＦＥＴフィン２００とｐＦＥＴフィン２０２とは、知られているフロント・エンド・オブ・ライン（ＦＥＯＬ）製造技術を使用して基板１０２上に形成することができる。
【００２６】
本発明のある実施形態では、ＮＭＯＳ領域１０４内の基板１０２の一部を露出させるようにハード・マスク２０４がパターン形成される。次に、ウェット・エッチング・プロセス、ドライ・エッチング・プロセス、またはこれらの組合せとすることができるエッチング・プロセスを使用して、複数の半導体フィンを形成するように基板１０２の露出部分を除去することができる。同様にして、半導体層１１０の一部を露出させるようにＰＭＯＳ領域１０６においてハード・マスク２０６をパターン形成することができる。ウェット・エッチングまたはドライ・エッチングあるいはその組合せを使用して、半導体層１１０の露出部分を除去することができる。本発明のある実施形態では、半導体層１１０の一部を除去した後で、基板１０２の露出部分が除去される。このようにして、（第１のゲルマニウム濃度を有する半導体層１１０から形成された）上部２０８と、（基板１０２から形成された）下部２１０とを有するｐＦＥＴフィン２０２が設けられる。本発明のある実施形態では、ハード・マスク２０４および２０６に対して選択的なＲＩＥを使用して、ｎＦＥＴフィン２００とｐＦＥＴフィン２０２とが同時にパターン形成される。
【００２７】
ｎＦＥＴフィン２００とｐＦＥＴフィン２０２とはそれぞれ、１ｎｍないし１５０ｎｍの範囲の高さを有することができる。本発明のある実施形態では、ｐＦＥＴフィン２０２の上部２０８は、約５０ｎｍの高さに形成される。フィンのそれぞれは、５ｎｍないし４０ｎｍの幅を有することができる。フィンは、１０ｎｍないし１００ｎｍの範囲のピッチによって離隔されることができる。
【００２８】
図３に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製造する方法の中間作業中の、基板１０２の上にシャロー・トレンチ・アイソレーション（ＳＴＩ）３００を形成した後の構造１００の断面図を示す。ＳＴＩ３００は、基板１０２の上およびｎＦＥＴフィン２００とｐＦＥＴフィン２０２との間に形成される。ＳＴＩ３００は、例えばシリコン酸化物などの任意の適合する誘電材料とすることができ、任意の適合するプロセスを使用して形成することができる。本発明のある実施形態では、ＳＴＩ３００はハード・マスク２０４および２０６の表面の上方に過剰充填され、次に、例えばＣＭＰを使用して、ハード・マスク２０４および２０６の表面まで平坦化される。次に、例えば化学的酸化物除去（ＣＯＲ）を使用して、ＳＴＩ３００が陥凹化される。本発明のある実施形態では、ＳＴＩ３００は、約３５ｎｍの有効フィン長（すなわち、ＳＴＩ３００の上方のフィン長）を備えるように陥凹化されるが、他の有効フィン長も本発明の企図された範囲に含まれる。
【００２９】
図４に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製造する方法の中間作業中の、ＳＴＩ３００とｎＦＥＴフィンと２００とｐＦＥＴフィン２０２との上に酸化物層４００を形成した後の構造１００の断面図を示す。酸化物層４００は、ゲルマニウムを含み、ＡＬＤまたはその他の適合するプロセスを使用して共形に形成することができる。本発明のある実施形態では、酸化物層４００は約１ｎｍないし約１０ｎｍ、例えば５ｎｍの厚さに共形に形成されるが、他の厚さも本発明の企図された範囲に含まれる。
【００３０】
図５に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製造する方法の中間作業中の、ｐＦＥＴフィン２０２の上部２０８の一部と接触する酸化物層４００の部分を第２の酸化物層５００に転化させた後の、構造１００の断面図を示す。本発明のある実施形態では、酸化物層４００はＧｅＯ２を含み、ｐＦＥＴフィン２０２の上部２０８はＳｉＧｅ２０％を含み、低温アニールによって、反応スキーム（Ｉ）に従って、ＳＴＩ３００の表面の上方の上部２０８中のＳｉの一部を酸化させて酸化物層４００とする（すなわち、ＳｉＯ２を含む第２の酸化物層５００と、ｐＦＥＴフィン２０２の上部５０２とを形成する）。
（Ｉ）  Ｓｉ＋Ｇｅ＋２ＧｅＯ２→Ｇｅ＋２ＧｅＯ＋ＳｉＯ２
【００３１】
この低温アニールは、酸素雰囲気なしに摂氏約５００度ないし約７００度で行うことができるため有利である。また、ゲルマニウムがなければｎＦＥＴフィン２００内のシリコンとＧｅＯ２との反応はない。このようにして、反応スキーム（Ｉ）により、ＮＭＯＳ領域１０４とＰＭＯＳ領域１０６の両方の上で行うことができるＣＭＯＳ適合プロセスにおいて、ｐＦＥＴフィン２０２中のゲルマニウムの選択的濃縮が可能になる。低温アニールの後、例えば不活性ガスにより、反応が行われるチャンバをパージすることによって、揮発性化学種ＧｅＯを取り出すことができる。
【００３２】
反応（Ｉ）後、ｐＦＥＴフィン２０２は３つの物質的に異なる部分、すなわち、（１）基板１０２から形成された下部２１０と、（２）Ｇｅ濃縮によって形成された高Ｇｅ濃度を有する上部５０２と、（３）上部２０８の残りの部分、すなわちＳＴＩ３００の表面より下にあるために酸化物層４００と接触していなかった上部２０８の未反応部分に対応する、低Ｇｅ濃度を有する中央部５０４とを含む。
【００３３】
本発明のある実施形態では、下部２１０はシリコン基板１０２から形成され、ゲルマニウムを含まないかまたは微量のゲルマニウムのみを含む。ｐＦＥＴフィン２０２の中央部５０４は、第１のゲルマニウム濃度を有する半導体層１１０から形成される。本発明のある実施形態では、第１のゲルマニウム濃度は約２０原子パーセントである。本明細書で前述したように、反応スキーム（Ｉ）は、第２の酸化物層５００とｐＦＥＴフィン２０２の上部５０２とを形成するようにシリコンを酸化することによってゲルマニウムを選択的に濃縮する。したがって、この選択的濃縮は中央部５０４に対して相対的に上部５０２のゲルマニウム濃度を高める。本発明のある実施形態では、上部５０２は約４０原子パーセントの第２のゲルマニウム濃度を含むが、他の濃度も本発明の企図された範囲に含まれる。第２のゲルマニウム濃度は、酸化物層４００の厚さを増すことによって、または未反応ＧｅＯ２を除去し、プロセスを繰り返す（すなわち、ｐＦＥＴフィン２０２の上に新たな酸化物層を形成し、上部５０２中の追加のＧｅを選択的に濃縮する）ことによって、さらに高めることができる。
【００３４】
図６に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製作する方法の中間作業中の、酸化物層４００の未反応部分を除去した後の構造１００の断面図を示す。酸化物層４００は、ウェット・エッチングまたはドライ・エッチングあるいはその組合せを使用して除去することができる。本発明のある実施形態では、酸化物層４００は、ｎＦＥＴフィン２００、第２の酸化物層５００、またはｐＦＥＴフィン２０２の上部５０２あるいはこれらの組合せに対して選択的に除去される。本発明のある実施形態では、酸化物層４００は脱イオン水を使用して除去される。
【００３５】
図７に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製造する方法の中間作業中の、第２の酸化物層５００とハード・マスク２０４および２０６とを除去した後の構造１００の断面図を示す。酸化物層５００は、ウェット・エッチングまたはドライ・エッチングあるいはその組合せを使用して除去することができる。本発明のある実施形態では、酸化物層５００は、ハード・マスク２０４および２０６に対して選択的なＲＩＥを使用して除去される。次に、知られているハード・マスク・オープン（ＨＭＯ）プロセスを使用してハード・マスク２０４および２０６を除去することができる。
【００３６】
本発明のある実施形態では、不純物と汚染物質とを除去するために、ｎＦＥＴフィン２００とｐＦＥＴフィン２０２の露出面が洗浄される。露出面は、例えば希釈フッ化水素酸または塩酸あるいはその両方を使用して洗浄することができる。
【００３７】
図８に、本発明の１つまたは複数の実施形態によるＣＭＯＳデバイスを製造する方法の中間作業中の、ｎＦＥＴフィン２００およびｐＦＥＴフィン２０２の上に導電ゲート８００（共通または共用ゲートとも呼ぶ）を形成した後の構造１００の断面図を示す。導電ゲート８００は、知られているプロセスを使用してｎＦＥＴフィン２００とｐＦＥＴフィン２０２とのチャネル領域の上に形成される。導電ゲート８００は、高誘電率金属ゲート（ＨＫＭＧ）とすることができ、例えば、界面層（ＩＬ）８０２と、高誘電率誘電膜８０４と、仕事関数金属（ＷＦＭ）８０６とを含むことができる（ＩＬ８０２と高誘電率誘電膜８０４とＷＦＭ８０６とをまとめてゲート・スタックと呼ぶ）。
【００３８】
従来のデバイスでは、ゲート・スタックはトランジスタの種類に依存し、ｎＦＥＴデバイスとｐＦＥＴデバイスとで異なる。しかし、本明細書で前述したように、ｐＦＥＴフィン２０２のチャネル領域（すなわち、上部５０２）は高Ｇｅ濃度（すなわち約４０原子パーセントのＧｅ濃度）を有するＳｉＧｅを含む。この高Ｇｅ濃度が、ｐＦＥＴフィン２０２のチャネル領域のバンド・ギャップを小さくする。したがって、ｎ型仕事関数金属を有する共通ゲート・スタックを、ＮＭＯＳ領域１０４とＰＭＯＳ領域１０６の両方の上に形成することができる。
【００３９】
高誘電率誘電膜８０４は、例えば、３．９、７．０または１０．０を超える誘電率を有する誘電材料を含むことができる。高誘電率誘電膜８０４の適合する材料の非限定的例としては、酸化物、窒化物、オキシ窒化物、シリケート（例えば金属シリケート）、アルミン酸塩、チタン酸塩、またはこれらの任意の組合せがある。７．０を超える誘電率を有する高誘電率材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、オキシ窒化ハフニウム・シリコン、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、酸化ジルコニウム・シリコン、オキシ窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、チタン酸バリウム・ストロンチウム、酸化チタン・バリウム、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、スカンジウム・タンタル酸鉛、および鉛亜鉛ニオブ酸塩などの金属酸化物があるが、これらには限定されない。高誘電率誘電膜８０４は、例えばランタンおよびアルミニウムなどのドーパントをさらに含むことができる。高誘電率誘電膜８０４は、例えば、ＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、物理蒸着（ＰＶＤ）、化学溶液付着、またはその他の同様のプロセスなどの適合する付着プロセスによって形成することができる。高誘電率誘電膜８０４の厚さは、付着プロセスと、使用する高誘電率誘電材料の組成および数によって異なり得る。高誘電率誘電膜８０４は、約０．５ないし約２０ｎｍの範囲の厚さを有することができる。
【００４０】
ＷＦＭ８０６は、高誘電率誘電膜８０４の上に配置することができる。ｐ型作業関数金属には、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルおよび導電性金属酸化物、またはこれらの任意の組合せなどの組成物が含まれる。ｎ型仕事関数金属には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、および炭化アルミニウム）、アルミナイド、またはこれらの任意の組合せなどの組成物が含まれる。
【００４１】
ＷＦＭ８０６は共用ＷＦＭとすることができ（すなわち、ＷＦＭ８０６はＮＭＯＳ領域１０４とＰＭＯＳ領域１０６の両方の上に形成することができる）、単一層または２つ以上の積層仕事関数金属を含むことができる。本発明のある実施形態では、共用ＷＦＭ８０６は、ＴｉＮ／ＴｉＣ／ＴｉＮの３層仕事関数金属である。本発明のある実施形態では、ＴｉＣ層はＡｌを含む。本発明のある実施形態では、共用ＷＦＭ８０６は、ＴｉＮ／Ａｌ含有合金／ＴｉＮの３層仕事関数金属である。共用ＷＦＭ８０６は、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。
【００４２】
ＨＫＭＧを形成するために、導電ゲート８００のためのバルク金属（ゲート導体材料）を高誘電率誘電膜８０４とＷＦＭ８０６との上に付着させることができる。適合する導電性金属の非限定的例には、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せが含まれる。ゲート導体材料は、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。
【００４３】
知られているメタライゼーション技術を使用して、導電接点（図示しないゲート接点およびソース／ドレイン）を形成または付着させることができる。ある実施形態では、オープン・トレンチによってＩＬＤをパターン形成し、トレンチ内に接点を付着させる。ある実施形態では、接点がトレンチ内に過剰充填され、ＩＬＤの表面の上方に余剰物が形成される。ある実施形態では、ＩＬＤに対して選択的なＣＭＰにより余剰物を除去する。接点は、例えば金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組合せなど、任意の適合する導電性材料で形成することができる。導電性材料は、付着中または付着後に添加されるドーパントをさらに含むことができる。ある実施形態では、接点は、銅とすることができ、障壁金属ライナを含むことができる。障壁金属ライナは、周辺材料の特性を劣化させる可能性のある、周辺材料中への銅の拡散またはドープを防ぐ。例えば、シリコンに銅がドープされる場合、シリコンは深いトラップ準位を形成する。理想的な障壁金属ライナは、銅導体を周辺材料から化学的に分離するのに十分に銅の拡散性を制限しなければならないし、高い導電率を有するべきであり、例えば、窒化タンタルとタンタル（ＴａＮ／Ｔａ）、チタン、窒化チタン、コバルト、ルテニウム、およびマンガンである。
【００４４】
図９に、本発明の１つまたは複数の実施形態による、半導体デバイスを形成する方法を示す流れ図を示す。ブロック９０２に示すように、基板上に第１の半導体フィンが形成される。ブロック９０４で、基板上に第１の半導体フィンに隣接して第２の半導体フィンが形成される。第１および第２の半導体フィンは、本発明の１つまたは複数の実施形態により、知られているフロント・エンド・オブ・ライン（ＦＥＯＬ）製造技術を使用して形成することができる。
【００４５】
ブロック９０６に示すように、第１および第２の半導体フィンの上に酸化物層が形成される。酸化物層は、ゲルマニウムを含むことができ、（図４に示すように）酸化物層４００と同様にして形成することができる。
【００４６】
ブロック９０８に示すように、第２の半導体フィンのゲルマニウム濃度を高めるのに有効な温度で酸化物層がアニールされる。本発明のある実施形態では、本発明の１つまたは複数の実施形態により、アニールによって酸化物層中のゲルマニウムを第２の半導体フィンの一部に濃縮させる。
【００４７】
本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明している。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば，上、下、隣接など）が記載されているが、当業者は、本明細書に記載の位置関係は、向きが変更されても記載されている機能が維持される場合、向きには依存しない。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。同様に、「結合されている」という用語およびその変形は、２つの要素間の連絡経路を有することを説明するものであり、それらの要素間に介在要素／接続部がない、要素間の直接的接続を含意しない。これらの変形はすべて本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。
【００４８】
特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、品目または装置に固有の他の要素を含み得る。
【００４９】
さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。
【００５０】
本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を備えていてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して備えることが他の当業者の知識の範囲内にあるものと認められる。
【００５１】
以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「〜の上に（ａｔｏｐ）」、「〜上に（ｏｎ  ｔｏｐ）」、「〜の上に位置する」または「〜上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。
【００５２】
「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本出願の出願の時点で利用可能な装置に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％または５％、または２％の範囲を含み得る。
【００５３】
例えば「第２の要素に対して選択的な第１の要素」などの、「〜に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。
【００５４】
「共形の」という用語（例えば共形の層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の名目の厚さの１５％未満であることを意味する。
【００５５】
「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成された、またはエピタキシャル成長させた、あるいはその両方の」という用語は、半導体材料（結晶材料）の、別の半導体材料（結晶材料）の付着面上での成長であって、成長させる半導体材料（結晶オーバーレイヤ）が付着面（シード材料）の半導体材料と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着原子が付着面の原子の結晶配列の方向に向くように表面上を動き回るのに十分なエネルギーを有して、半導体基板の付着面に到着するように、ソース・ガスによって供給される化学反応物質が制御可能であり、システム・パラメータを設定することができる。エピタキシ成長半導体材料は、そのエピタキシ成長材料が形成される付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝配向結晶面上に付着させたエピタキシ成長半導体材料は、｛１００｝配向を呈することができる。本発明のある実施形態では、エピタキシ成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的とすることができ、二酸化シリコンまたはシリコン窒化物表面などの露出面上に材料を付着させないことが可能である。
【００５６】
本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組合せは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組合せは、半導体（例えばシリコン）基板上で、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。
【００５７】
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気付着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料を曝すことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界により低圧（真空）下で生成される。半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
【００５８】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製造または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。
【００５９】
例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。記載されている実施形態の範囲および趣旨から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に優る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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