(57)【要約】  デジタルプリディストーション（ＤＰＤ）システム（３０２Ｂ）は、ＤＰＤ入力信号を受信するように構成された入力（２２２）を含む。ＤＰＤシステムは、第１のプリディストーション信号（４２８）を生成する入力に結合された第１の信号経路を提供するように構成された、第１のプリディストーション回路（４０４）を含む。第１のプリディストーション回路は、第１の無限インパルス応答（ＩＩＲ）フィルタ（４１６）を含む。第２のプリディストーション回路（４０６）は、第２のプリディストーション信号（４３０）を生成する、第１の信号経路と並列で入力に結合された第２の信号経路を提供するように構成される。第２のプリディストーション回路は第２のＭＲフィルタ（４１８）を含む。コンバイナ回路（４４２）は、第１のプリディストーション信号および第２のプリディストーション信号を組み合わせてＤＰＤ出力信号（３０６）を生成するように構成される。【選択図】図４Ｂ
2020504926.tif 000002
【特許請求の範囲】
【請求項１】
ＤＰＤ入力信号を受信するように構成された入力と、
第１のプリディストーション信号を生成する、前記入力に結合された第１の信号経路を提供するように構成された、第１の無限インパルス応答（ＩＩＲ）フィルタを含む第１のプリディストーション回路と、
第２のプリディストーション信号を生成する、前記第１の信号経路と並列で前記入力に結合された第２の信号経路を提供するように構成された、第２のＩＩＲフィルタを含む第２のプリディストーション回路と、
前記第１のプリディストーション信号および前記第２のプリディストーション信号を組み合わせてＤＰＤ出力信号を生成するように構成された、コンバイナ回路と
を備える、デジタルプリディストーション（ＤＰＤ）システム。
【請求項２】
前記ＤＰＤ出力信号が電力増幅器の入力に結合されて、増幅出力信号を生成し、
前記ＤＰＤ出力信号が前記電力増幅器のメモリ効果を補償するように構成された、請求項１に記載のＤＰＤシステム。
【請求項３】
前記電力増幅器が窒化ガリウム（ＧａＮ）トランジスタを含む、請求項２に記載のＤＰＤシステム。
【請求項４】
前記第１のＩＩＲフィルタが前記ＧａＮトランジスタの第１のメモリ効果を補償するように構成された、請求項３に記載のＤＰＤシステム。
【請求項５】
前記第１のＩＩＲフィルタの第１の係数が、前記第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて決定される、請求項４に記載のＤＰＤシステム。
【請求項６】
前記第２のＩＩＲフィルタが前記ＧａＮトランジスタの第２のメモリ効果を補償するように構成され、
前記第２のメモリ効果が前記第１のメモリ効果とは異なる、請求項４に記載のＤＰＤシステム。
【請求項７】
前記第１および第２のメモリ効果がそれぞれ、前記ＧａＮトランジスタのゲートラグ効果、ドレインラグ効果、および熱的効果から成る群から選択される、請求項６に記載のＤＰＤシステム。
【請求項８】
前記第１のＩＩＲフィルタおよび前記第２のＩＩＲフィルタが異なる次数のものである、請求項１に記載のＤＰＤシステム。
【請求項９】
第３のプリディストーション信号を生成する、前記第１および第２の信号経路と並列で前記入力に結合された第３の信号経路を提供するように構成された、第３のプリディストーション回路を更に備え、
前記第３のプリディストーション回路がＩＩＲフィルタを含まず、
前記コンバイナ回路が、前記第１、第２、および第３のプリディストーション信号を組み合わせて、前記ＤＰＤ出力信号を生成するように構成された、請求項１に記載のＤＰＤシステム。
【請求項１０】
前記第３のプリディストーション回路が、メモリ多項式に基づくプリディストーション動作を前記ＤＰＤ入力信号に対して実施して、前記第３のプリディストーション信号を生成するように構成された、請求項９に記載のＤＰＤシステム。
【請求項１１】
デジタルプリディストーション（ＤＰＤ）システムの入力でＤＰＤ入力信号を受信することと、
前記ＤＰＤシステムの、第１の無限インパルス応答（ＩＩＲ）フィルタを含む第１のプリディストーション回路によって、第１のプリディストーション信号を生成する、前記入力に結合された第１の信号経路を提供することと、
前記ＤＰＤシステムの、第２のＩＩＲフィルタを含む第２のプリディストーション回路によって、第２のプリディストーション信号を生成する、前記第１の信号経路と並列で前記入力に結合された第２の信号経路を提供することと、
前記第１のプリディストーション信号および前記第２のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成することと
を含む、方法。
【請求項１２】
電力増幅器によって、前記ＤＰＤ出力信号を増幅して増幅出力信号を生成することを含み、
前記ＤＰＤシステムが、前記電力増幅器のメモリ効果を補償するように構成された、
請求項１１に記載の方法。
【請求項１３】
前記電力増幅器が窒化ガリウム（ＧａＮ）トランジスタを含む、請求項１２に記載の方法。
【請求項１４】
前記第１のＩＩＲフィルタを使用して、前記ＧａＮトランジスタの第１のメモリ効果を補償することを含む、
請求項１３に記載の方法。
【請求項１５】
前記第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて、前記第１のＩＩＲフィルタの第１の係数を決定することを含む、
請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施例は、全体として、集積回路（「ＩＣ」）に関し、特に、電力増幅器のデジタルプリディストーションの実施に関する実施形態に関する。
【背景技術】
【０００２】
通信システムでデータを送信するのに集積回路が使用されることがある。通信システムの必須構成要素の１つが電力増幅器である。電力増幅器の非線形性によって、隣接チャネルと干渉する特定のチャネルの信号帯域幅を超えるスペクトルの成長（広がり）が生じる。また、特定のチャネルの信号帯域幅内でのひずみが生じ、それによってビット誤り率（ＢＥＲ）性能が減少する。非線形の電力増幅器を線形化するのに、デジタルプリディストーション（ＤＰＤ）技術が使用されることがあるが、ワイヤレス通信における新しい用途によって課せられる性能要件の増大を満たすことは困難である。
【０００３】
したがって、改善されたＤＰＤシステムが望ましい。
【発明の概要】
【０００４】
本開示によるいくつかの実施形態では、デジタルプリディストーション（ＤＰＤ）システムは、ＤＰＤ入力信号を受信するように構成された入力を含む。ＤＰＤシステムは、第１のプリディストーション信号を生成する入力に結合された第１の信号経路を提供するように構成された、第１のプリディストーション回路を含む。第１のプリディストーション回路は、第１の無限インパルス応答（ＩＩＲ）フィルタを含む。ＤＰＤシステムは、第２のプリディストーション信号を生成する、第１の信号経路と並列で入力に結合された第２のプリディストーション回路を提供するように構成された、第２の信号経路を更に含む。第２のプリディストーション回路は第２のＩＩＲフィルタを含む。ＤＰＤシステムは、第１のプリディストーション信号および第２のプリディストーション信号を組み合わせてＤＰＤ出力信号を生成するように構成された、コンバイナ回路を更に含む。
【０００５】
いくつかの実施形態では、ＤＰＤシステムのＤＰＤ出力信号は、電力増幅器の入力に結合されて、増幅出力信号を生成する。ＤＰＤ出力信号は、電力増幅器のメモリ効果を補償するように構成される。
【０００６】
いくつかの実施形態では、電力増幅器は窒化ガリウム（ＧａＮ）トランジスタを含む。
【０００７】
いくつかの実施形態では、第１のＩＩＲフィルタは、ＧａＮトランジスタの第１のメモリ効果を補償するように構成される。
【０００８】
いくつかの実施形態では、第１のＩＩＲフィルタの第１の係数は、第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて決定される。
【０００９】
いくつかの実施形態では、第２のＩＩＲフィルタは、ＧａＮトランジスタの第２のメモリ効果を補償するように構成される。第２のメモリ効果は第１のメモリ効果とは異なる。
【００１０】
いくつかの実施形態では、第１および第２のメモリ効果はそれぞれ、ＧａＮトランジスタのゲートラグ効果、ドレインラグ効果、および熱的効果から成る群から選択される。
【００１１】
いくつかの実施形態では、第１のＩＩＲフィルタおよび第２のＩＩＲフィルタは異なる次数のものである。
【００１２】
いくつかの実施形態では、ＤＰＤシステムは、第３のプリディストーション信号を生成する、第１および第２の信号経路と並列で入力に結合された第３の信号経路を提供するように構成された、第３のプリディストーション回路を含む。第３のプリディストーション回路はＩＩＲフィルタを含まない。コンバイナ回路は、第１、第２、および第３のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成するように構成される。
【００１３】
いくつかの実施形態では、第３のプリディストーション回路は、メモリ多項式に基づくプリディストーション動作をＤＰＤ入力信号に対して実施して、第３のプリディストーション信号を生成するように構成される。
【００１４】
いくつかの実施形態では、方法は、デジタルプリディストーション（ＤＰＤ）システムの入力でＤＰＤ入力信号を受信することと、ＤＰＤシステムの、第１の無限インパルス応答（ＩＩＲ）フィルタを含む第１のプリディストーション回路によって、第１のプリディストーション信号を生成する、入力に結合された第１の信号経路を提供することと、ＤＰＤシステムの、第２のＩＩＲフィルタを含む第２のプリディストーション回路によって、第２のプリディストーション信号を生成する、第１の信号経路と並列で入力に結合された第２の信号経路を提供することと、第１のプリディストーション信号および第２のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成することとを含む。
【００１５】
いくつかの実施形態では、方法は、電力増幅器によって、ＤＰＤ出力信号を増幅して増幅出力信号を生成することを含む。ＤＰＤシステムは、電力増幅器のメモリ効果を補償するように構成される。
【００１６】
いくつかの実施形態では、方法は、第１のＩＩＲフィルタを使用して、ＧａＮトランジスタの第１のメモリ効果を補償することを含む。
【００１７】
いくつかの実施形態では、方法は、第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて、第１のＩＩＲフィルタの第１の係数を決定することを含む。
【００１８】
いくつかの実施形態では、方法は、第２のＩＩＲフィルタを使用して、ＧａＮトランジスタの第２のメモリ効果を補償することを含む。第２のメモリ効果は第１のメモリ効果とは異なる。
【００１９】
いくつかの実施形態では、方法は、ＤＰＤシステムの、ＩＩＲフィルタを含まない第３のプリディストーション回路によって、第３のプリディストーション信号を生成する、第１および第２の信号経路と並列で入力に結合された第３の信号経路を提供することと、第１、第２、および第３のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成することとを含む。
【００２０】
いくつかの実施形態では、方法は、第３のプリディストーション回路によって、メモリ多項式に基づくプリディストーション動作をＤＰＤ入力信号に対して実施して、第３のプリディストーション信号を生成することを含む。
【００２１】
他の態様および特徴が、以下の詳細な説明および添付図面を読むことによって明白となるであろう。
【図面の簡単な説明】
【００２２】
【図１】本開示のいくつかの実施形態によるＩＣの例示的なアーキテクチャを示すブロック図である。
【図２】本開示のいくつかの実施形態による通信システムを示すブロック図である。
【図３】本開示のいくつかの実施形態による電力増幅システムを示すブロック図である。
【図４Ａ】本開示のいくつかの実施形態によるデジタルプリディストーションシステムおよび／またはその一部分の実施形態を示すブロック図である。
【図４Ｂ】本開示のいくつかの実施形態によるデジタルプリディストーションシステムおよび／またはその一部分の実施形態を示すブロック図である。
【図５】本開示のいくつかの実施形態による、ＤＰＤシステムに対するパラメータを生成するのに使用される測定システムを示すブロック図である。
【図６】本開示のいくつかの実施形態による、図５の測定システムによって生成される測定曲線を示す図である。
【図７】本開示のいくつかの実施形態による、ＤＰＤシステムに対するパラメータを生成するのに使用される測定システムを示すブロック図である。
【図８】本開示のいくつかの実施形態による、図７の測定システムによって生成される測定曲線を示す図である。
【図９Ａ】本開示のいくつかの実施形態による、ＤＰＤシステムの信号を示す図である。
【図９Ｂ】本開示のいくつかの実施形態による、ＤＰＤシステムの信号を示す図である。
【図９Ｃ】本開示のいくつかの実施形態による、ＤＰＤシステムの信号を示す図である。
【図１０】本開示のいくつかの実施形態によるＤＰＤシステムの一部分を示すブロック図である。
【図１１Ａ】本開示のいくつかの実施形態によるＤＰＤシステムの信号のタイミング図である。
【図１１Ｂ】本開示のいくつかの実施形態によるＤＰＤシステムの信号のタイミング図である。
【図１１Ｃ】本開示のいくつかの実施形態によるＤＰＤシステムの信号のタイミング図である。
【図１１Ｄ】本開示のいくつかの実施形態によるＤＰＤシステムの信号のタイミング図である。
【図１２Ａ】本開示の様々の実施形態による、隣接チャネル電力比（ＡＣＰＲ）時間掃引性能の比較図である。
【図１２Ｂ】本開示の様々の実施形態による、隣接チャネル電力比（ＡＣＰＲ）時間掃引性能の比較図である。
【図１３】本開示の様々の実施形態による、ＡＣＰＲスペクトル掃引性能の比較図である。
【発明を実施するための形態】
【００２３】
以下、例示的な実施形態を示す図面を参照して、様々な実施形態について記載する。しかしながら、請求される発明は様々な形態で具体化され得るものであり、本明細書に記載する実施形態に限定されるものと解釈すべきではない。全体を通して、類似の参照番号は類似の要素を指す。したがって、類似の要素について、各図面の説明を参照して詳細には記載しない。また、図面は単に実施形態の説明を容易にするためのものであることに留意すべきである。図面は、請求される発明の包括的な説明として、または請求される発明の範囲に対する限定として意図されるものではない。それに加えて、図示される実施形態は、図示される態様または利点の全てを有するとは限らない。特定の実施形態と関連して記載される態様または利点は、必ずしもその実施形態に限定されるものではなく、他のいずれかの実施形態における実施に関して例証されていない場合でも、またはそれに関して明示的に記載されていない場合でも、そのような実施が可能である。特徴、機能、および利点は、様々な実施形態において独立して達成されてもよく、または更に他の実施形態に置いて組み合わされてもよい。
【００２４】
いくつかの図面に例示的に描写されている例示の実施形態について記載する前に、更なる理解のため、概略的導入を提供する。電力増幅器は、通信システムの必須構成要素の１つであり、本来的に非線形である。電力増幅器の非線形性によって、隣接チャネルと干渉する特定のチャネルの信号帯域幅を超えるスペクトルの成長が生じる。また、信号帯域幅内でひずみが生じて、受信機におけるビット誤り率が増大する。様々な実施形態では、ＤＰＤシステムは、電力増幅器における様々なひずみを補償し、それによって通信システムのＡＣＰＲを低減させるのに使用されてもよい。ＤＰＤシステムは、例えば、窒化ガリウム（ＧａＮ）電力増幅器における深部電子トラップ効果（ｄｅｅｐ  ｅｌｅｃｔｒｏｎ  ｔｒａｐ  ｅｆｆｅｃｔ）と関連付けられた長期メモリ効果を含む、電力増幅器におけるメモリ効果を補償するのに、無限インパルス応答（ＩＩＲ）フィルタを使用してもよいことが発見されている。
【００２５】
上述の一般的理解を念頭に置いて、インダクタ構造の様々な実施形態について以下に記載する。上述の実施形態の１つまたは複数は、特定のタイプのＩＣを使用して例示されているので、かかるＩＣの詳細な説明を以下に提供する。しかしながら、他のタイプのＩＣが、本明細書に記載する実施形態の１つまたは複数から利益を得てもよいことが理解されるべきである。
【００２６】
プログラマブル論理デバイス（「ＰＬＤ」）は、指定の論理関数を実施するようにプログラミングすることができる、良く知られているタイプの集積回路である。１つのタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、一般的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルとしては、例えば、入出力ブロック（「ＩＯＢ」）、構成可能論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを挙げることができる。本明細書で使用するとき、「〜を含む」および「〜を含んでいる」は、非限定的に、〜を含んでいることを意味する。
【００２７】
各プログラマブルタイルは、一般的に、プログラマブル相互接続およびプログラマブル論理の両方を含む。プログラマブル相互接続は、一般的に、プログラマブル相互接続点（「ＰＩＰ」）によって相互接続された、様々な長さの多数の相互接続ラインを含む。プログラマブル論理は、例えば、関数発生器、レジスタ、演算論理などを含むことができるプログラマブル素子を使用して、ユーザ設計の論理を実現する。
【００２８】
プログラマブル相互接続およびプログラマブル論理は、一般的に、プログラマブル素子がどのように構成されるかを定義する内部構成メモリセルに、一連の構成データをロードすることによってプログラミングされる。構成データは、外部デバイスによって、メモリから（例えば、外部ＰＲＯＭから）読み出すか、またはＦＰＧＡに書き込むことができる。それにより、個々のメモリセルの集合的状態によってＦＰＧＡの機能が決定される。
【００２９】
別のタイプのＰＬＤは、複合プログラマブル論理デバイス（ＣＰＬＤ）である。ＣＰＬＤは、互いに接続されると共に、相互接続スイッチマトリックスによって入出力（「Ｉ／Ｏ」）リソースに接続された、２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（「ＰＬＡ」）およびプログラマブルアレイ論理（「ＰＡＬ」）デバイスで使用されるものと同様の、２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは、一般的に、不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤでは、構成データは不揮発性メモリにオンチップで格納され、次に初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００３０】
一般に、これらのプログラマブル論理デバイス（「ＰＬＤ」）はそれぞれ、デバイスの機能性が、制御目的でデバイスに提供された構成データによって制御される。構成データは、揮発性メモリ（例えば、ＦＰＧＡおよび一部のＣＰＬＤに共通であるような、スタティックメモリセル）、不揮発性メモリ（例えば、一部のＣＰＬＤにおけるような、ＦＬＡＳＨメモリ）、または他の任意のタイプのメモリセルに格納することができる。
【００３１】
他のＰＬＤは、デバイス上の様々な素子をプログラミング可能に相互接続する、金属層などの処理層を適用することによってプログラミングされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤはまた、他の手法で、例えばヒューズまたはアンチヒューズ技術を使用して実現することができる。「ＰＬＤ」および「プログラマブル論理デバイス」という用語は、これらの例示的なデバイスを含むがそれらに限定されず、部分的にのみプログラミング可能であるデバイスも包含する。例えば、１つのタイプのＰＬＤは、ハードコード化トランジスタ論理と、ハードコード化トランジスタ論理をプログラミング可能に相互接続するプログラマブルスイッチファブリックとの組み合わせを含む。
【００３２】
上述したように、高度ＦＰＧＡは、いくつかの異なるタイプのプログラマブル論理ブロックをアレイ内に含むことができる。例えば、図１は、例示のＦＰＧＡアーキテクチャ１００を示している。ＦＰＧＡアーキテクチャ１００は、多数の異なるプログラマブルタイルを含み、これには、マルチギガビット送受信機（「ＭＧＴ」）１０１と、構成可能論理ブロック（「ＣＬＢ」）１０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３と、入出力ブロック（「ＩＯＢ」）１０４と、構成および計時論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）１０５と、デジタル信号処理ブロック（「ＤＳＰ」）１０６と、専用入出力ブロック（「Ｉ／Ｏ」）１０７（例えば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システムモニタリング論理など、他のプログラマブル論理１０８とが含まれる。一部のＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１１０も含む。
【００３３】
一部のＦＰＧＡでは、各プログラマブルタイルは、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブル論理素子の入力および出力端子１２０への接続を有する、少なくとも１つのプログラマブル相互接続素子（「ＩＮＴ」）１１１を含むことができる。各プログラマブル相互接続素子１１１はまた、同じタイルまたは他のタイル内の隣接したプログラマブル相互接続素子の相互接続セグメント１２２への接続を含むことができる。各プログラマブル相互接続素子１１１はまた、論理ブロック間の一般的なルーティングリソース（図示なし）の相互接続セグメント１２４への接続を含むことができる。一般的なルーティングリソースとしては、相互接続セグメント（例えば、相互接続セグメント１２４）のトラックと、相互接続セグメントを接続するスイッチブロック（図示なし）とを含む、論理ブロック間のルーティングチャネル（図示なし）を挙げることができる。一般的なルーティングリソースの相互接続セグメント（例えば、相互接続セグメント１２４）は、１つまたは複数の論理ブロックにまたがることができる。プログラマブル相互接続素子１１１は、一般的なルーティングリソースと併せて、図示されるＦＰＧＡのプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。
【００３４】
１つの実現例では、ＣＬＢ  １０２は、ユーザ論理を実現するようにプログラミングすることができる構成可能論理素子（「ＣＬＥ」）１１２と、それに加えて単一のプログラマブル相互接続素子（「ＩＮＴ」）１１１とを含むことができる。ＢＲＡＭ  １０３は、１つまたは複数のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（「ＢＲＬ」）１１３を含むことができる。一般的に、タイルに含まれる相互接続素子の数はタイルの高さに応じて決まる。図示される例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（例えば、４つ）を使用することもできる。ＤＳＰタイル１０６は、適切な数のプログラマブル相互接続素子に加えて、ＤＳＰ論理素子（「ＤＳＰＬ」）１１４を含むことができる。ＩＯＢ  １０４は、例えば、プログラマブル相互接続素子１１１の１つの例に加えて、入力／出力論理素子（「ＩＯＬ」）１１５の２つの例を含むことができる。当業者には明白となるように、例えば、Ｉ／Ｏ論理素子１１５に接続された実際のＩ／Ｏパッドは、一般的に、入力／出力論理素子１１５の範囲に制限されない。
【００３５】
図１の例では、ダイの中央付近（例えば、図１に示される領域１０５、１０７、および１０８で形成される）の範囲（水平に図示）は、構成、クロック、および他の制御論理に使用することができる。この水平の範囲から延在する列１０９（垂直に図示）、または他の列は、ＦＰＧＡの横幅にわたってクロックおよび構成信号を分布させるのに使用されてもよい。
【００３６】
図１に示されるアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大きな部分を占める規則的な列状構造を破壊する追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用論理であることができる。例えば、ＰＲＯＣ  １１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがる。ＰＲＯＣ  １１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺機器などの完全なプログラマブル処理システムまで及ぶ、様々な構成要素を含むことができる。
【００３７】
一態様では、ＰＲＯＣ  １１０は、ＩＣのプログラマブル回路構成を実現するダイの一部として製作される、例えばハードワイヤードプロセッサなどの、専用回路構成として実現される。ＰＲＯＣ  １１０は、個々のプロセッサ、例えばプログラムコードを実行することができるシングルコアから、１つまたは複数のコア、モジュール、コプロセッサ、インターフェースなどを有するプロセッサシステム全体まで、複雑さが多岐にわたる、様々な異なるプロセッサタイプおよび／またはシステムのいずれかを表すことができる。
【００３８】
別の態様では、ＰＲＯＣ  １１０はアーキテクチャ１００から省略され、記載される他の様々なプログラマブルブロックの１つまたは複数と置き換えられてもよい。更に、プログラマブル回路構成の様々なブロックを使用して、ＰＲＯＣ  １１０の場合のように、プログラムコードを実行できるプロセッサを形成することができるという点で、かかるブロックを利用して「ソフトプロセッサ」を形成することができる。
【００３９】
「プログラマブル回路構成」という語句は、ＩＣ内のプログラマブル回路素子、例えば、本明細書に記載する様々なプログラミング可能または構成可能な回路ブロックもしくはタイル、ならびにＩＣにロードされる構成データにしたがって、様々な回路ブロック、タイル、および／または素子を選択的に結合する相互接続回路構成を指すことができる。例えば、ＣＬＢ  １０２およびＢＲＡＭ  １０３など、ＰＲＯＣ  １１０の外部にある、図１に示される部分は、ＩＣのプログラマブル回路構成と見なすことができる。
【００４０】
いくつかの実施形態では、プログラマブル回路構成の機能性および接続性は、構成データがＩＣにロードされるまで確立されない。構成データセットは、ＦＰＧＡなど、ＩＣのプログラマブル回路構成をプログラミングするのに使用することができる。構成データは、場合によっては、「構成ビットストリーム」と呼ばれる。一般に、プログラマブル回路構成は、最初に構成ビットストリームをＩＣにロードしなければ、動作または機能しない。構成ビットストリームは、プログラマブル回路構成内の特定の回路設計を有効に実現するか、または実例となる。回路設計は、例えば、プログラマブル回路ブロックの機能的側面と、様々なプログラマブル回路ブロック間の物理的な接続性を指定する。
【００４１】
いくつかの実施形態では、「ハードワイヤードの」または「強化された」、即ちプログラミング不能な回路構成は、ＩＣの一部として製造される。プログラマブル回路構成とは異なり、ハードワイヤードの回路構成または回路ブロックは、構成ビットストリームをロードすることによってＩＣを製造した後では実現されない。ハードワイヤード回路構成は、一般に、例えば、最初に構成ビットストリームをＩＣにロードしないで機能する、専用回路ブロックおよび相互接続、即ちＰＲＯＣ  １１０を有するものと見なされる。
【００４２】
いくつかの例では、ハードワイヤード回路構成は、ＩＣ内の１つもしくは複数のメモリ素子に格納されたレジスタの設定または値にしたがって設定もしくは選択することができる、１つもしくは複数の動作モードを有することができる。動作モードは、例えば、構成ビットストリームをＩＣにロードすることによって設定することができる。この能力にかかわらず、ハードワイヤード回路構成は、ＩＣの一部として製造した場合に動作可能であって特定の機能を有するので、ハードワイヤード回路構成はプログラマブル回路構成とは見なされない。
【００４３】
図１は、プログラマブル回路構成、例えばプログラマブルファブリックを含む、ＩＣを実現するのに使用することができる、例示のアーキテクチャを示すためのものである。例えば、行内の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図１の上部に含まれる、相互接続／論理の実現は、単なる例示である。例えば、実際のＩＣでは、一般的に、ユーザ論理の効率的な実現を容易にするため、ＣＬＢがどこに見えても、ＣＬＢの１つを超える隣接列が含まれるが、隣接したＣＬＢ行の数はＩＣの全体サイズに伴って変動する。更に、図１のＦＰＧＡは、本明細書に記載する相互接続回路の例を用いることができる、プログラマブルＩＣの一例を示している。本明細書に記載する相互接続回路は、ＣＰＬＤなどの他のタイプのプログラマブルＩＣで、または論理素子を選択的に結合するプログラマブル相互接続構造を有する任意のタイプのプログラマブルＩＣで使用することができる。
【００４４】
電力増幅器におけるひずみを補償するＤＰＤシステムを実現してもよいＩＣは、図１に示される例示のＩＣに限定されず、他の構成を有するＩＣ、または他のタイプのＩＣも、ＤＰＤ機能を実現してもよいことが注目される。
【００４５】
図２は、ＤＰＤシステムを含む電力増幅ユニットが使用されてもよい、例示の通信システム２００を示すブロック図である。通信システム２００は、基地局２０２と、ユーザ２０４（ユーザデバイスまたはユーザ機器（ＵＥ）ユニットとも呼ばれる）とを含む。一人を超えるユーザ２０４が一度に基地局２０２に結合されてもよい。ユーザ２０４は、アンテナ２１２および２１４を使用して、無線（「ワイヤレス」）通信チャネル２０６を介して基地局２０２に結合されてもよい。
【００４６】
いくつかの実施形態では、通信システム２００は、双方向通信向けのものであり、つまり、情報を基地局２０２からユーザ２０４に送るダウンリンク、および情報をユーザ２０４から基地局２０２に送るアップリンクである。基地局２０２は、送信用の信号２１８を受信するように構成された送信機２０８を含んでもよい。送信機２０８は、送信される信号の電力を増幅してもよい電力増幅ユニット２２４を含み、信号２２６を生成する。次に、信号２２６は、送信のためにアンテナ２１２に送られる。そのため、電力増幅ユニット２２４は、ワイヤレス通信チャネル２０６を介して信号２２６を送信するのに、アンテナ２１２を駆動する。基地局２０２は、データ２２８をアンテナ２１２から受信し、アップリンクプロセスを実施し、データ２３０を出力する、受信機２１０を更に含んでもよい。
【００４７】
通信システム２００は、様々な送信スキーム、例えば周波数分割多重化（ＦＤＤ）および時分割多重化（ＴＤＤ）を展開してもよい。いくつかの実施形態では、ＴＤＤが（例えば、ＴＤＤ−ロングタームエボリューション（ＬＴＥ）規格にしたがって）展開される場合、同じ周波数帯のアップリンクおよびダウンリンクに異なる時間スロットを割り当てることによって、アップリンクはダウンリンクから分離される。図２に示されるように、かかる実施形態では、割り当てられた時間スロットにしたがってアップリンクとダウンリンクとを切り換えるのに、送受切換器（例えば、スイッチ）２１６が使用されてもよい。ダウンリンクに割り当てられた時間スロットは送信時間スロットと呼ばれてもよく、アップリンクに割り当てられた時間スロットは受信時間スロットと呼ばれてもよい。
【００４８】
図３を参照すると、電力増幅器３０４の出力におけるひずみを低減する、ＤＰＤシステム３０２を含む例示の電力増幅ユニット２２４が示されている。ＤＰＤシステム３０２は、入力信号２２２（ｘ（ｎ）とも示される）を受信し、信号３０６（ｚ（ｎ）とも示される）を生成する。出力信号３０６は、信号ｘ（ｎ）を修正したものであり、電力増幅器３０４の入力に結合される。ＤＰＤシステム３０２は、信号２２２を修正して、電力増幅器３０４におけるひずみを補償する。電力増幅器３０４は信号２２６（ｙ（ｎ）とも示される）を出力する。
【００４９】
いくつかの実施形態では、電力増幅ユニット２２４は、ＤＰＤシステム３０２の様々なパラメータを適応させる適応ブロック３０８を含む。いくつかの例では、電力増幅器３０４の入力に提供される信号３０６から、予め定められた数のデータのサンプルが（例えば、出力サンプリング結合器を使用することによって）捕捉され、適応ブロック３０８に送られる。いくつかの例では、電力増幅器３０４の出力に提供される信号２２６から、予め定められた数のデータのサンプルが（例えば、出力サンプリング結合器を使用することによって）捕捉され、適応ブロック３０８に送られる。いくつかの例では、信号２２６は最初に、ｙ（ｎ）の振幅、遅延、および位相のばらつきをｚ（ｎ）に合致させ、アラインされた電力増幅器出力ｙ’（ｎ）を生成する、アライメントブロック３１４に送られてもよい。次に、アラインされた電力増幅器出力ｙ’（ｎ）は適応ブロック３０８に送られる。いくつかの例では、信号２２２は適応ブロック３０８に送られてもよい。適応ブロック３０８は、信号ｘ（ｎ）、ｚ（ｎ）、および／またはｙ’（ｎ）に基づいて、ＤＰＤシステム３０２のパラメータを決定してもよい。いくつかの実施形態では、それらのパラメータは、パラメータバッファ３１０に格納され、次にＤＰＤシステム３０２に提供されてもよい。パラメータは、様々な関数の係数、例えば、ＤＰＤシステム３０２の出力ｚ（ｎ）が電力増幅器３０４のひずみを相殺するように、入力信号ｘ（ｎ）を修正する関数であってもよい。
【００５０】
様々な実施形態では、適応ブロック３０８は、ＤＰＤシステム３０２で使用されるパラメータを生成する、様々な数値的技術を使用してもよい。例えば、正の整数であるＬ個のサンプルの持続時間のある期間中に電力増幅器３０４を最適に合致させる係数が見出される、離散的な特性決定イベントが用いられてもよい。更なる例では、Ｌ個のサンプルの固定ブロックにわたる最小二乗平方推定が使用されてもよい。しかしながら、ＤＰＤシステム３０２のパラメータを生成する、任意の適切な方法が使用されてもよい。
【００５１】
いくつかの実施形態では、適応ブロック３０８は、組込みプロセッサを使用して、適応機能を提供すると共に、バスによってパラメータバッファ３１０に提供されてもよい、ＤＰＤシステム３０２のパラメータを生成してもよい。プロセッサの主要ワーキングメモリは専用組込みメモリを含んでもよく、組込みプロセッサによって操作されるデータはバスを通ってもよい。ＤＰＤシステム３０２は、図１の回路の構成可能論理ブロックなど、構成可能論理に実装されてもよい。例えば、組込みメモリは図１のＢＲＡＭに実装されてもよい。組込みプロセッサは図１のＰＲＯＣ  １１０であってもよい。適応は、組込みプロセッサで実行されるソフトウェアにおいて実現されてもよい。様々な実施形態では、組込みプロセッサは、利用可能なハードウェアリソースから構築されてもよく、またはハードウェア基本要素として実現されてもよい。例として、組込みプロセッサは、ハードワイヤードプロセッサであってもよく、または構成可能論理に実装されたプロセッサであってもよい。
【００５２】
いくつかの実施形態では、電力増幅ユニット２２４は、デジタルアナログ変換器（ＤＡＣ）と、ＤＰＤシステム３０２の出力および電力増幅器３０４の入力に結合されたアップコンバータとを含んでもよい。いくつかの例では、ＤＡＣは、ＤＰＤシステム３０２のプリディストートされたデジタル信号出力を受信し、アナログ信号を提供するように結合される。アップコンバータは、ＤＡＣからアナログ信号を受信し、それをＲＦアナログ信号に変換してもよく、その信号は次に電力増幅器３０４に提供される。電力増幅器３０４は増幅ＲＦ出力信号を提供してもよい。
【００５３】
いくつかの実施形態では、電力増幅ユニット２２４は、電力増幅器３０４の出力に結合されて、アナログＲＦ出力信号をサンプリングする、出力サンプリング結合器を含んでもよい。アナログデジタル変換器（ＡＤＣ）およびダウンコンバータは、サンプリングされたＲＦ出力信号をデジタルサンプリング信号に変換するのに使用されてもよく、その信号は次に、アライメントブロック３１４または適応ブロック３０８の入力に提供される。
【００５４】
様々な実施形態では、ＤＰＤシステム３０２は、電力増幅器３０４の電力増幅器（ＰＡ）挙動モデル（ＰＡモデルとも呼ばれる）に基づいて実現されてもよい。電力増幅器３０４の非線形性をモデル化するＰＡモデルを決定した後、かかるＰＡモデルの逆数が、ＤＰＤシステム３０２によって（例えば、信号２２２が、デジタルアナログ変換器を使用してデジタルからアナログに変換される前に）信号２２２に適用され、それによって電力増幅器３０４の非線形性が補償されてもよい。
【００５５】
いくつかの例では、ＰＡモデルは、メモリ効果を何ら有さないメモリレスＰＡモデルである。かかるメモリレスモデルは、例えば、多項式モデルおよびＳａｌｅｈモデルを含んでもよい。かかるメモリレスＰＡモデルに基づいて実現されるＤＰＤ経路は、メモリレスＤＰＤ経路と呼ばれることがある。
【００５６】
いくつかの例では、ＰＡモデルは、電力増幅器のメモリ効果を考慮に入れるメモリＰＡモデルである。電力増幅器のメモリ効果は、メモリ効果の時定数にしたがって、短期メモリ効果および長期メモリ効果として分類されてもよい。いくつかの実施形態では、短期メモリ効果は搬送信号期間程度（搬送信号期間の数倍）の時定数を有してもよい。いくつかの例では、短期メモリ効果の時定数はナノ秒程度である。長期メモリ効果は、短期メモリ効果よりも低い周波数（例えば、数キロヘルツ（ｋＨｚ）〜メガヘルツ（ＭＨｚ）の範囲）および／または大きい時定数を有してもよい。いくつかの例では、長期メモリ効果の時定数は、マイクロ秒、ミリ秒、またはそれ以上の程度である。
【００５７】
いくつかの例では、短期メモリ効果を有するＰＡモデルは、例えば、メモリ多項式モデルおよびＶｏｌｔｅｒｒａモデルを含んでもよい。かかる短期メモリ効果を有するＰＡモデルに基づいて実現されるＤＰＤ経路は、短期メモリ効果ＤＰＤ経路と呼ばれることがある。
【００５８】
かかる長期メモリ効果を有するＰＡモデルに基づいて実現されるＤＰＤ経路は、長期メモリ効果ＤＰＤ経路と呼ばれることがある。かかるＤＰＤ経路は、電力増幅器の長期メモリ効果を補償する、１つまたは複数のＩＩＲフィルタを含んでもよい。
【００５９】
いくつかの実施形態では、電力増幅器３０４は、例えば、メモリレスＰＡモデル、短期メモリ効果を有するＰＡモデル、長期メモリ効果を有するＰＡモデル、またはそれらの組み合わせを含む、１つまたは複数のＰＡモデルと関連付けられる。ＤＰＤシステム３０２は、ＤＰＤ経路が複数のＰＡモデルにそれぞれ対応する、複数の並列ＤＰＤ経路を含んでもよい。一例では、ＤＰＤシステム３０２は、例えば、メモリレスＤＰＤ経路、短期メモリ効果ＤＰＤ経路、および長期メモリ効果ＤＰＤ経路を含む、複数の並列ＤＰＤ経路を含む。
【００６０】
図４Ａおよび４Ｂを参照すると、様々なＰＡモデルに基づいて実現されたＤＰＤシステムが示されている。図４Ａを参照すると、図示されるＤＰＤシステム３０２Ａは、短期メモリ効果を有するＰＡモデルに基づいて実現され、短期メモリ効果ＤＰＤ経路４０２を含む。短期メモリ効果ＤＰＤ経路４０２は、電力増幅器３０４の短期メモリ効果を補償する、メモリ多項式モデルを実現してもよい。かかる短期メモリ効果は、電力増幅器３０４の活性デバイスの無効成分およびマッチングネットワークによってもたらされてもよい。いくつかの実施形態では、適応ブロック３０８は、ＤＰＤ経路４０２の複数のパラメータによって、ＤＰＤ経路４０２を適応的に構成（例えば、電力増幅器３０４の短期メモリ効果をモデル化）してもよい。例えば、パラメータは、ＤＰＤ経路４０２によって使用されるメモリ多項式モデルの係数を含んでもよい。
【００６１】
図４Ｂを参照すると、いくつかの実施形態では、ＤＰＤシステムは、電力増幅器３０４における短期メモリ効果および長期メモリ効果の両方を補償するように実現されてもよい。図４Ｂの例では、ＤＰＤシステム３０２Ｂは、並列のＤＰＤ経路４０２、４０４、４０６、および４０８を含む。ＤＰＤ経路４０２は、図４ＡのＤＰＤ経路４０２と実質的に同様であり、電力増幅器３０４の短期メモリ効果を補償してもよい。ＤＰＤ経路４０２は主要ＤＰＤ経路４０２と呼ばれることもある。ＤＰＤ経路４０４、４０６、および４０８はそれぞれＩＩＲフィルタを含み、電力増幅器３０４の異なる長期メモリ効果を補償するのに使用されてもよい。
【００６２】
いくつかの実施形態では、ＤＰＤ経路４０４は、ＩＩＲフィルタ４１６に結合されたＤＰＤ経路４２２を含む。ＤＰＤシステム３０２Ｂの入力信号２２２（例えば、ｘ（ｎ））はＤＰＤ経路４２２の入力に送られ、信号２２２に基づいて生成される信号４２８（例えば、｜ｘ（ｎ）｜、｜ｘ（ｎ）｜２）はＩＩＲフィルタ４１６の入力に送られる。ＩＩＲフィルタ４１６は、１つまたは複数の遅延ユニット（タップ）４１０と、複数の乗算器４１２と、複数の加算器４１４とを含む。ＩＩＲフィルタ４１６のパラメータ（係数）、例えばパラメータα１およびρ１は、増幅システム２２４によって（例えば、適応ブロック３０８を使用して）、電力増幅器３０４の長期メモリ効果を補償するように構成されてもよい。ＩＩＲフィルタ４１６の出力４３６およびＤＰＤ経路４２２の出力は、乗算器４３４に送られて、ＤＰＤ経路４０４の出力４２８を生成する。
【００６３】
いくつかの実施形態では、ＤＰＤ経路４０６は、ＩＩＲフィルタ４１８に結合されたＤＰＤ経路４２４を含む。信号２２２はＤＰＤ経路４２４の入力に送られ、信号２２２の絶対値を有する信号４２８はＩＩＲフィルタ４１８の入力に送られる。ＩＩＲフィルタ４１８は、１つまたは複数の遅延ユニット（タップ）４１０と、複数の乗算器４１２と、複数の加算器４１４とを含む。ＩＩＲフィルタ４１８のパラメータ（係数）、例えばパラメータα２およびρ２は、増幅システム２２４によって（例えば、適応ブロック３０８を使用して）、電力増幅器３０４の長期メモリ効果を補償するように構成されてもよい。ＩＩＲフィルタ４１８の出力４３８およびＤＰＤ経路４２４の出力は、乗算器４３４に送られて、ＤＰＤ経路４０６の出力４３０を生成する。
【００６４】
いくつかの実施形態では、ＤＰＤ経路４０８は、ＩＩＲフィルタ４２０に結合されたＤＰＤ経路４２６を含む。信号２２２はＤＰＤ経路４２６の入力に送られ、信号２２２の絶対値を有する信号４２８はＩＩＲフィルタ４２０の入力に送られる。ＩＩＲフィルタ４２０は、１つまたは複数の遅延ユニット（タップ）４１０と、複数の乗算器４１２と、複数の加算器４１４とを含む。ＩＩＲフィルタ４２０のパラメータ（係数）、例えばパラメータα３およびρ３は、増幅システム２２４によって（例えば、適応ブロック３０８を使用して）、電力増幅器３０４の長期メモリ効果を補償するように構成されてもよい。ＩＩＲフィルタ４２０の出力４４０およびＤＰＤ経路４２６の出力は、乗算器４３４に送られて、ＤＰＤ経路４０８の出力４３２を生成する。
【００６５】
いくつかの実施形態では、並列のＤＰＤ経路４０４、４０６、４０８、および４０２の出力４２８、４３０、４３２、および４３４は、１つまたは複数の加算器４１４を含むコンバイナ４４２を使用して組み合わされて、ＤＰＤシステム３０２Ｂの出力に提供される信号３０６を生成する。
【００６６】
いくつかの実施形態では、ＩＩＲフィルタ４１６、４１８、および４２０は長期インパルス応答を有し、したがって、電力増幅器３０４の様々な長期メモリ効果をモデル化して、それらの長期メモリ効果を補償するように構成されてもよい。それらの長期メモリ効果は、電力増幅器の活性デバイスの動的熱的効果および／または活性デバイスの電荷キャリアトラップに属してもよい。いくつかの実施形態では、適応ブロック３０８は、ＩＩＲフィルタ４１６、４１８、および４２０を定義する長期メモリ効果パラメータ（例えば、パラメータα１、ρ１、α２、ρ２、α３、ρ３）によって、電力増幅器３０４の長期メモリ効果をモデル化するように、ＩＩＲフィルタ４１６、４１８、および４２０を適応的に構成してもよい。適応ブロック３０８は、最小平均二乗または回帰最小平方アルゴリズムなどの様々なアルゴリズムを使用して、ＩＩＲフィルタ４１６、４１８、および４２０のパラメータを決定してもよい。１次ＩＩＲフィルタが図４Ｂに示されているが、それらは単なる例示であり、後述する特許請求の範囲における具体的な言及を超えて限定しようとするものではないことが注目される。任意の次数のＩＩＲフィルタが使用されてもよいことが、当業者には理解されるであろう。
【００６７】
いくつかの実施形態では、適応ブロック３０８は、ＩＩＲフィルタ４１６、４１８、および４２０の安定性に基づいて決定される適応率で、ＩＩＲフィルタ４１６、４１８、および４２０の長期メモリ効果パラメータを更新する。ＩＩＲフィルタ４１６、４１８、４２０は、フィードバックおよび／またはフィードフォワード経路を含んでもよく、高い適応率では不安定になることがある。そのため、ＩＩＲフィルタ４１６、４１８、および４２０は、それらのＩＩＲフィルタ４１６、４１８、および４２０が安定である閾値適応率よりも低い適応率を有してもよい。いくつかの実施形態では、ＩＩＲフィルタ４１６、４１８、および４２０は異なる適応率を有する。いくつかの実施形態では、ＩＩＲフィルタ４１６、４１８、および４２０の適応率は、ＤＰＤシステム３０２Ｂの他の構成要素（例えば、ＤＰＤ経路４０２、４２２、４２４、４２６）の適応率よりも低い。
【００６８】
電力増幅器３０４が長期メモリ効果を含まない、いくつかの実施形態では、適応ブロック３０８は、ＩＩＲフィルタ４１６、４１８、および４２０が不活性化されるように、または換言すれば、通過動作モード（ｐａｓｓ−ｔｈｒｏｕｇｈ  ｍｏｄｅ  ｏｆ  ｏｐｅｒａｔｉｏｎ）で動作するように、長期メモリ効果パラメータを構成してもよい。
【００６９】
図４Ｂ、５、６、７、および８を参照すると、いくつかの実施形態では、ＤＰＤシステム３０２Ｂは、窒化ガリウム高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）を含む、窒化ガリウム（ＧａＮ）電力増幅器の長期メモリ効果を補償するように構成されてもよい。ＧａＮ−ＨＥＭＴは、トラップの密度がＧａＮ電力増幅器の出力電力に対抗して変化してもよい、その深部電子トラップ効果による長期メモリ効果を示してもよい。いくつかの実施形態では、ＧａＮ電力増幅器を使用する通信システムはＬＴＥ−ＴＤＤシステムである。かかる通信システムでは、ＧａＮ電力増幅器は、ダウンリンク時間スロット中はオンにされ、アップリンク時間スロット中はオフにされてもよい。ＧａＮ電力増幅器がダウンリンク時間スロット中にオンにされた後、深部電子トラップは低速の充電および放電プロセスを経験してもよい。そのため、ＧａＮ電力増幅器の非線形挙動モデルは、電力増幅器の出力電力が一定であっても、このターンオン期間（遷移期間）中は低速で変化する。したがって、メモリレスＰＡモデルおよび／または短期メモリ効果のみを有するＰＡモデルに基づいたデジタルプリディストーションモデルでは、ＧａＮ電力増幅器の非線形性を補償するのに不十分なことがある。
【００７０】
いくつかの実施形態では、図４ＢのＤＰＤシステム３０２ＢのＩＩＲフィルタは、電力増幅器の出力電力に対するＧａＮ電力増幅器の非線形利得変化をモデル化するのに使用されてもよい。ＧａＮ電力増幅器の長期メモリ効果は、例えば、ゲートラグ効果、ドレインラグ効果、および熱的効果を含んでもよい。複数のエネルギーレベルがＧａＮ電力増幅器のトラップ効果に関与することがあるので、ＧａＮ電力増幅器は、電子トラップと関連付けられた、複数の長期メモリ効果（例えば、ゲートラグ効果およびドレインラグ効果）を有してもよい。図４Ｂの例に示されるように、異なるＩＩＲフィルタが、ＧａＮ電力増幅器の異なるメモリ効果それぞれを補償するように構成されてもよい。例えば、ＩＩＲフィルタ４１６はＧａＮ電力増幅器におけるゲートラグ効果を補償するように構成されてもよく、ＩＩＲフィルタ４１８はＧａＮ電力増幅器におけるドレインラグ効果を補償するように構成されてもよく、ＩＩＲフィルタ４２０はＧａＮ電力増幅器における熱的効果を補償するように構成されてもよい。
【００７１】
図４Ｂ、５、および６を参照すると、いくつかの実施形態では、ＩＩＲフィルタ４１６のパラメータ（例えば、α１およびρ１）は、ＧａＮ電力増幅器３０４のゲートラグ効果を補償するように決定されてもよい。ＧａＮ電力増幅器３０４のゲートラグ効果は、ＧａＮ電力増幅器３０４のＧａＮトランジスタに印加される所与のバイアス電圧条件に対するゲートラグ時定数τｇｌによって特性決定されてもよい。かかるバイアス電圧条件は、ゲートソース間バイアス電圧Ｖｇｓおよびドレインソース間バイアス電圧Ｖｄｓを含んでもよい。一実施形態では、図４のＩＩＲフィルタ４１６のパラメータα１は、次式のように計算されてもよい。
2020504926.tif 000003
式中、ｆｓは信号２２２のデジタルデータサンプリング周波数、τｇｌはゲートラグ時定数である。
【００７２】
いくつかの実施形態では、ゲートラグ時定数τｇｌは図５の測定システム５００を使用して測定されてもよい。ゲートソース間バイアス電圧Ｖｇｓ５０２およびドレインソース間バイアス電圧Ｖｄｓ５０４は、ＧａＮ電力増幅器３０４のＧａＮトランジスタ５０６に印加される。Ｖｇｓ５０２はパルス電圧であり、Ｖｄｓ５０４は定電圧である。ゲートラグ時定数τｇｌを決定するのに電流Ｉｄｓ５０８が測定される。図６を参照すると、Ｖｇｓ５０２がＶｇｓ１およびＶｇｓ２の間で切り換えられたとき、ゲートラグ時定数τｇｌが決定されてもよい。例えば、ＧａＮトランジスタ５０６におけるデトラッピングプロセスにより、Ｖｇｓ５０２が時間ｔ１でＶｇｓ１からＶｇｓ２に増加した後、Ｉｄｓ５０８が値Ｉ１から値Ｉ２まで増加するのに、例えば、時間ｔ１から時間ｔ２までの期間（遷移期間とも呼ばれる）を要する。時間ｔ２からｔ３までの期間（安定期間とも呼ばれる）の間、Ｉｄｓ５０８は値Ｉ２のままであり、Ｖｇｓ５０２は値Ｖｇｓ２のままである。更なる例として、ＧａＮトランジスタ５０６におけるトラッピングプロセスにより、Ｖｇｓ５０２が時間ｔ３でＶｇｓ２からＶｇｓ１に減少した後、Ｉｄｓ５０８が値Ｉ２から値Ｉ１まで減少するのに、例えば、時間ｔ３から時間ｔ４までの期間（遷移期間とも呼ばれる）を要する。そのため、ゲートラグ時定数τｇｌは、Ｉｄｓの測定値（例えば、Ｉ１、Ｉ２、ｔ１、ｔ２、ｔ３、およびｔ４）を使用して決定されてもよい。
【００７３】
図４Ｂ、７、および８を参照すると、いくつかの実施形態では、ＩＩＲフィルタ４１８のパラメータ（例えば、パラメータα２およびρ２）は、ＧａＮ電力増幅器３０４のドレインラグ効果を補償するように決定されてもよい。ＧａＮ電力増幅器３０４のドレインラグ効果は、ＧａＮ電力増幅器３０４のＧａＮトランジスタに印加される所与のバイアス電圧条件に対するドレインラグ時定数τｄｌによって特性決定されてもよい。かかるバイアス電圧条件は、ゲートソース間バイアス電圧Ｖｇｓおよびドレインソース間バイアス電圧Ｖｄｓを含んでもよい。一実施形態では、図４ＢのＩＩＲフィルタ４１８のパラメータα２は、次式のように計算されてもよい。
2020504926.tif 000004
式中、ｆｓはデジタルデータサンプリング周波数、τｄｌはドレインラグ時定数である。
【００７４】
いくつかの実施形態では、ドレインラグ時定数τｄｌは図７の測定システム７００を使用して測定されてもよい。測定システム７００では、ゲートソース間バイアス電圧Ｖｇｓ７０２およびドレインソース間バイアス電圧Ｖｄｓ７０４は、ＧａＮトランジスタ５０６に印加される。Ｖｇｓ７０２は定電圧であり、Ｖｄｓ７０４はパルス電圧である。ドレインラグ時定数τｄｌを決定するのに電流Ｉｄｓ７０６が測定される。図８を参照すると、Ｖｄｓ７０４がＶｄｓ１およびＶｄｓ２の間で切り換えられたとき、ドレインラグ時定数τｄｌが決定されてもよい。例えば、ＧａＮトランジスタ５０６におけるトラッピングプロセスにより、Ｖｄｓ７０４が時間ｔ１でＶｄｓ１からＶｄｓ２に増加した後、Ｉｄｓ７０６が値Ｉ３から値Ｉ４まで増加するのに、例えば、時間ｔ１から時間ｔ２までの期間（遷移期間とも呼ばれる）を要する。時間ｔ２からｔ３までの期間（安定期間とも呼ばれる）の間、Ｉｄｓ７０６は値Ｉ４のままであり、Ｖｄｓ７０４は値Ｖｄｓ２のままである。更なる例として、ＧａＮトランジスタ５０６におけるデトラッピングプロセスにより、Ｖｄｓ７０４が時間ｔ３でＶｄｓ２からＶｄｓ１に減少した後、Ｉｄｓ７０６が値Ｉ２から値Ｉ１まで減少するのに、例えば、時間ｔ３から時間ｔ４までの期間（遷移期間とも呼ばれる）を要する。そのため、ドレインラグ時定数τｄｌは、Ｉｄｓの測定値（例えば、Ｉ３、Ｉ４、ｔ１、ｔ２、ｔ３、およびｔ４）を使用して決定されてもよい。
【００７５】
図４Ｂを参照すると、いくつかの実施形態では、ＩＩＲフィルタ４２０は、ＧａＮ電力増幅器３０４の熱的効果を補償するように構成される。パラメータα３およびρ３は、ＧａＮ電力増幅器３０４の熱的効果を補償するように、増幅システム２２４によって（例えば、適応ブロック３０８を使用して）適応的に構成されてもよい。いくつかの実施形態では、ＧａＮ電力増幅器の熱的効果は、熱的時定数τｔｈを使用して特性決定されてもよく、ＩＩＲフィルタ４２０のパラメータ（例えば、パラメータα３およびρ３）は、熱的時定数を使用して決定されてもよい。一実施形態では、図４ＢのＩＩＲフィルタ４２０のパラメータα３は、次式のように計算されてもよい。
2020504926.tif 000005
式中、ｆｓデジタルデータサンプリング周波数、τｔｈは熱的効果時定数である。
【００７６】
いくつかの実施形態では、熱的時定数τｔｈは、ＧａＮ電力増幅器３０４で使用されるＧａＮトランジスタの熱抵抗Ｃｔｈｅｒｍａｌおよび熱容量Ｒｔｈｅｒｍａｌを使用して計算される。いくつかの例では、熱抵抗Ｃｔｈｅｒｍａｌおよび熱容量Ｒｔｈｅｒｍａｌは、ＧａＮトランジスタの基板の材料（例えば、Ｓｉ、ＳｉＣ、サファイア）に基づいて決定されてもよい。
【００７７】
図４Ｂ、９Ａ、９Ｂ、および９Ｃを参照すると、いくつかの実施形態では、ＩＩＲフィルタ４１６、４１８、および４２０のパラメータ（例えば、パラメータρ１、ρ２、およびρ３）は、ＩＩＲフィルタ４１６、４１８、および４２０の出力信号４３６、４３８、および４４０が安定しているとき、出力信号４３６、４３８、４４０がゼロに近付くようにして決定されてもよい。図９Ａ、９Ｂ、および９Ｃを参照すると、ＩＩＲフィルタ４１６のパラメータρ１は、図４ＢのＩＩＲフィルタ４１６の信号４４４に基づいて決定される。図９Ａの曲線９０２は図４Ｂの信号４２８の振幅を示し、図９Ｂの曲線９０４は図４Ｂの信号４４４の振幅を示し、曲線９０６は図４Ｂの信号４３６の大きさを示す。図９Ｂに示されるように、適応ウィンドウ（ａｄａｐｔ  ｗｉｎｄｏｗ）９０８は、データサンプル指数９１０およびデータサンプル指数９１２の間に延在する。信号４４４の振幅は、データサンプル指数９１０およびデータサンプル指数９１２の間の適応ウィンドウ９０８内で増加し、データサンプル指数９１２後に安定になる。そのため、ＩＩＲフィルタ４１６のパラメータρ１は、データサンプル指数９１２で信号４４４の値を有するように選ばれてもよい。曲線９０６によって示されるように、ＩＩＲフィルタ４１６の出力信号４３６は、ρ１を信号４４４から差し引くことによって生成され、データサンプル指数９１２後にゼロに近付く。パラメータρ２およびρ３は、ＩＩＲフィルタ４１８の出力信号４３８およびＩＩＲフィルタ４２０の出力信号４４０が、それぞれのＩＩＲフィルタの適応ウィンドウ後にゼロに近付くように、実質的に同様に決定されてもよい。
【００７８】
いくつかの実施形態では、ρ１、ρ２、およびρ３は異なる値を有してもよい。あるいは、いくつかの実施形態では、ρ１、ρ２、およびρ３は、主要ＤＰＤ経路４０２を適応するのに使用されるデータサンプルの短時間平均｜ｘ（ｎ）｜である、同じ値を有してもよい。
【００７９】
図４Ｂおよび１０を参照すると、様々な実施形態では、ＤＰＤ経路４０２、４２２、４２４、および４２６はそれぞれ、メモリレスＤＰＤ経路または短期メモリ効果ＤＰＤ経路であってもよい。いくつかの例では、ＤＰＤ経路４０２、４２２、４２４、および４２６の１つまたは複数は、メモリレスＰＡモデル（例えば、多項式モデルまたはＳａｌｅｈモデル）に基づいて実現される、メモリレスＤＰＤ経路であってもよい。いくつかの例では、ＤＰＤ経路４０２、４２２、４２４、および４２６の１つまたは複数は、短期メモリ効果ＰＡモデル、例えばメモリ多項式モデルまたはＶｏｌｔｅｒｒａモデルに基づいて実現される、短期メモリ効果ＤＰＤ経路であってもよい。いくつかの実施形態では、適応ブロック３０８は、適応ブロック３０８によって受信される信号２２２、３０６、および２２６に基づいて、ＤＰＤ経路４０２、４２２、４２４、および４２６のパラメータを更新する。
【００８０】
いくつかの実施形態では、図４ＢのＤＰＤ経路４２２、４２４、４２６、および４０２は、Ｖｏｌｔｅｒｒａ多項式に基づいた非線形関数データ経路である。ＤＰＤ経路４０２は、パラメータＫ０、Ｍ０、およびＱ０を有する、一般的なメモリ多項式を用いて実現されてもよく、Ｋ０はＤＰＤ経路４０２の非線形順序と呼ばれ、Ｍ０およびＱ０はＤＰＤ経路４０２のメモリタップと呼ばれる。ＤＰＤ経路４０２のｙ０（ｎ）は次式のように表されてもよい。
2020504926.tif 000006
式中、ｋ、ｍ、およびｑは整数であり、ｋ＝１：Ｋ０、ｍ＝１：Ｍ０、およびｑ＝１：Ｑ０である。ｍおよびｑの各対について、
2020504926.tif 000007
は次式のように表されてもよい。
2020504926.tif 000008
【００８１】
ＤＰＤ経路４２２は、パラメータＫ１、Ｍ１、およびＱ１を有する、一般的なメモリ多項式を用いて実現されてもよく、Ｋ１はＤＰＤ経路４２２の非線形順序と呼ばれ、Ｍ１およびＱ１はＤＰＤ経路４２２のメモリタップと呼ばれる。ＤＰＤ経路４２２のｙ１（ｎ）は次式のように表されてもよい。
2020504926.tif 000009
式中、ｋ、ｍ、およびｑは整数であり、ｋ＝１：Ｋ１、ｍ＝１：Ｍ１、およびｑ＝１：Ｑ１である。ｍおよびｑの各対について、
2020504926.tif 000010
は次式のように表されてもよい。
2020504926.tif 000011
【００８２】
ＤＰＤ経路４２４は、パラメータＫ２、Ｍ２、およびＱ２を有する、一般的なメモリ多項式を用いて実現されてもよく、Ｋ２はＤＰＤ経路４２４の非線形順序と呼ばれ、Ｍ２およびＱ２はＤＰＤ経路４２４のメモリタップと呼ばれる。ＤＰＤ経路４２４のｙ２（ｎ）は次式のように表されてもよい。
2020504926.tif 000012
式中、ｋ、ｍ、およびｑは整数であり、ｋ＝１：Ｋ２、ｍ＝１：Ｍ２、およびｑ＝１：Ｑ２である。ｍおよびｑの各対について、
2020504926.tif 000013
は次式のように計算されてもよい。
2020504926.tif 000014
【００８３】
いくつかの例では、ＤＰＤ経路４２６は、パラメータＫ３、Ｍ３、およびＱ３を有する、一般的なメモリ多項式を用いて実現されてもよく、Ｋ３はＤＰＤ経路４２６の非線形順序と呼ばれ、Ｍ３およびＱ３はＤＰＤ経路４２６のメモリタップと呼ばれる。ＤＰＤ経路４２６のｙ３（ｎ）は次式のように表されてもよい。
2020504926.tif 000015
式中、ｋ、ｍ、およびｑは整数であり、ｋ＝１：Ｋ３、ｍ＝１：Ｍ３、およびｑ＝１：Ｑ３である。ｍおよびｑの各対について、
2020504926.tif 000016
は次式のように表されてもよい。
2020504926.tif 000017
【００８４】
図１０の例を参照すると、
2020504926.tif 000018
（例えば、ＤＰＤ経路４０２の
2020504926.tif 000019
、ＤＰＤ経路４２２の
2020504926.tif 000020
、ＤＰＤ経路４２４の
2020504926.tif 000021
ＤＰＤ経路４２６の
2020504926.tif 000022
）は、係数を格納するルックアップテーブル（ＬＵＴ）を使用して、サブ経路ユニット１０００を使用して計算されてもよい。
2020504926.tif 000023
図１０に示されるように、サブ経路ユニット１０００では、信号２２２ｘ（ｎ）がブロック１００２に送られて、絶対値ｘ（ｎ）を有する信号１００４が生成される。次に、信号１００４は遅延ユニット１００６に送られて、信号１００８  ｜ｘ（ｎ−ｑ）｜が生成される。次に、信号１００８はブロック１０１０に送られて、そこで、係数
2020504926.tif 000024
を格納するＬＵＴ  １０１４を使用して、値
2020504926.tif 000025
を有する信号１０１２が出力される。信号２２２も、遅延ユニット１０１６に送られて、信号１０１８  ｘ（ｎ−ｍ）が生成される。信号１０１２および１０１８は乗算器に送られて、信号１０２０
2020504926.tif 000026
が生成される。上述したように、次に、ｍおよびｑの全ての対の
2020504926.tif 000027
が組み合わされて、ｙｉ（ｎ）（例えば、ＤＰＤ経路４０２のｙ０（ｎ）、ＤＰＤ経路４２２のｙ１（ｎ）、ＤＰＤ経路４２４のｙ２（ｎ）、ＤＰＤ経路４２６のｙ３（ｎ））が生成される。
【００８５】
いくつかの実施形態では、ＤＰＤ経路４０２、４２２、４２４、および４２６は異なるパラメータを有する異なるＤＰＤモデルを有する。いくつかの例では、ＤＰＤ経路４２２、４２４、および４２６のＫ１、Ｋ２、およびＫ３はそれぞれ、ＤＰＤ経路４０２のＫ０以下である。いくつかの例では、ＤＰＤ経路４２２、４２４、および４２６のＭ１、Ｍ２、およびＭ３はそれぞれ、ＤＰＤ経路４０２のＭ０以下である。いくつかの例では、ＤＰＤ経路４２２、４２４、および４２６のＱ１、Ｑ２、およびＱ３はそれぞれ、ＤＰＤ経路４０２のＱ０以下である。いくつかの例では、関連する係数
2020504926.tif 000028
、ならびにＤＰＤ経路４０２の
2020504926.tif 000029
、ＤＰＤ経路４２２の
2020504926.tif 000030
、ＤＰＤ経路４２４の
2020504926.tif 000031
およびＤＰＤ経路４２６の
2020504926.tif 000032
を計算する、それらの係数を格納したそれぞれのルックアップテーブルは異なる。
【００８６】
いくつかの実施形態では、適応ウィンドウ（例えば、図９Ｂに示されるようなＩＩＲフィルタ４１６の適応ウィンドウ９０８）中に収集されたフィードバックデータ（例えば、信号４４４）は、図３の適応ブロック３０８によって、ＤＰＤ経路４２２、４２４、および４２６を適応させるのに使用される（例えば、
2020504926.tif 000033
）を適応させるのに使用される。
【００８７】
図３、４Ｂ、１１Ａ、１１Ｂ、１１Ｃ、および１１Ｄを参照すると、いくつかの実施形態では、図３の適応ブロック３０８は、適応プロセスを使用して、ＤＰＤシステム３０２Ｂのパラメータを決定する。適応プロセスは、各適応ステップが、ＤＰＤシステム３０２ＢのＤＰＤ経路４０２、４０４、４０６、および４０８の１つのパラメータを適応させる、連続適応ステップを含む。適応されるＤＰＤシステム３０２Ｂのパラメータは、ＤＰＤ経路４０４、４０６、および４０８のＩＩＲフィルタ４１６、４１８、および４２０のＩＩＲフィルタパラメータ（例えば、パラメータα１、α２、α３、ρ１、ρ２、ρ３）と、ＤＰＤ経路４０２、４２２、４２４、および４２６のパラメータ（例えば、
2020504926.tif 000034
）とを含んでもよい。
【００８８】
図３、４Ｂ、および１１Ａを参照すると、ＤＰＤ経路４０２のパラメータを適応させる適応プロセスの第１の適応ステップでは、ＤＰＤ経路４０２、４０４、４０６、および４０８はいずれも適応されていない。図１１Ａに示されるように、適応ブロック３０８は、信号ｘ（ｎ）およびｙ’（ｎ）の間の第１の誤差１１０２を決定する。図１１Ａの例では、第１の誤差１１０２の振幅は、曲線１１００に示されるような、入力信号ｘ（ｎ）の最大振幅の約１５％である。次に、適応ブロック３０８は、第１の誤差１１０２を使用して、図４ＢのＤＰＤ経路４０２のパラメータ（例えば、
2020504926.tif 000035
）を適応させてもよい。
【００８９】
図３、４Ｂ、および１１Ｂを参照すると、第１の適応ステップ中に第１の誤差１１０２を使用してＤＰＤ経路４０２を適応させた後、適応プロセスは第２の適応ステップに進んで、ＤＰＤ経路４０４のパラメータを適応させる。この段階では、ＤＰＤ経路４０２、４０４、４０６、および４０８のうちＤＰＤ経路４０２のみが適応されている。図１１Ｂに示されるように、適応ブロック３０８は、信号ｘ（ｎ）およびｙ’（ｎ）の間の第２の誤差１１０４を決定する。図１１Ｂの例では、第２の誤差１１０４の振幅Ａｍａｘ１は、入力信号ｘ（ｎ）の最大振幅の約４．７％である。次に、適応ブロック３０８は、第２の誤差１１０４を使用して、ＤＰＤ経路４０４のＤＰＤ経路４２２のパラメータ（例えば、
2020504926.tif 000036
）を適応させ、ＤＰＤ経路４０４のＩＩＲフィルタ４１６のＩＩＲパラメータ（例えば、α１）を適応させてもよい。一例では、ＩＩＲフィルタ４１６のパラメータα１は、次式のように決定されてもよい。
2020504926.tif 000037
式中、ｆｓはデジタルデータサンプリング周波数、τ１は、第２の誤差１１０４の振幅が、最大誤差振幅Ａｍａｘ１（例えば、約０．０４７）から、最大誤差振幅の特定の一部分（例えば、約０．０１７、もしくは約Ａｍａｘ１／２．７２）まで低下する時間間隔である。
【００９０】
図３、４Ｂ、１１Ｃ、および１１Ｄを参照すると、第２の適応ステップ中に第２の誤差１１０４を使用してＤＰＤ経路４０４を適応させた後、適応プロセスは第３の適応ステップに進んで、ＤＰＤ経路４０６のパラメータを適応させる。この段階では、ＤＰＤ経路４０２、４０４、４０６、および４０８のうちＤＰＤ経路４０２および４０４のみが適応されている。図１１Ｃおよび１１Ｄに示されるように、適応ブロック３０８は、信号ｘ（ｎ）およびｙ’（ｎ）の間の第３の誤差１１０６を決定する。図１２Ｃの範囲１１０８の拡大図を示す図１１Ｄに示されるように、第３の誤差１１０６の最大振幅Ａｍａｘ２は、入力信号ｘ（ｎ）の最大振幅の約１．５％である。次に、適応ブロック３０８は、第３の誤差１１０６を使用して、ＤＰＤ経路４０６のＤＰＤ経路４２４のパラメータ（例えば、
2020504926.tif 000038
）を適応させ、ＤＰＤ経路４０６のＩＩＲフィルタ４１８のＩＩＲパラメータ（例えば、α２）を適応させてもよい。一例では、ＩＩＲフィルタ４１８のパラメータα２は、次式のように決定されてもよい。
2020504926.tif 000039
式中、ｆｓはデジタルデータサンプリング周波数、τ２は、第２の誤差１１０４の振幅が、最大誤差振幅Ａｍａｘ２（例えば、約０．０１５）から、最大誤差振幅の特定の一部分（例えば、約０．０５、もしくは約Ａｍａｘ２／２．７２）まで低下する時間間隔である。
【００９１】
同様に、ＤＰＤ経路４０２、４０４、および４０６を適応させた後、適応プロセスは、次の適応ステップに進んで、ＤＰＤ経路４０８のパラメータを適応させてもよい。ＤＰＤ経路４０８のＤＰＤ経路４２６のパラメータ（例えば、
2020504926.tif 000040
）、およびＤＰＤ経路４０８のＩＩＲフィルタ４２０のＩＩＲパラメータ（例えば、α３）は、図３、４Ｂ、および１１Ａ〜１１Ｄを参照して考察したように、ＤＰＤ経路４０４および４０６のパラメータと実質的に同様に、適応ブロック３０８によって決定されてもよい。
【００９２】
図１２Ａおよび１２Ｂを参照すると、通信システムの電力増幅器のひずみを補償するのにＤＰＤシステムを使用することによって、通信システムの性能が改善されてもよい。図１２Ａおよび１２Ｂに示されるのは、異なるＤＰＤ構成を有する通信システムで使用される、ＧａＮ電力増幅器の出力に対する時間の関数としてのＡＣＰＲを示すグラフである。図１２Ｂは、図１２Ａの範囲１２１０の拡大図を示している。曲線１２０２は、いずれのＤＰＤシステムも含まない電力増幅ユニット２２４を有する通信システム２００に相当する。曲線１２０４は、電力増幅ユニット２２４が、メモリ多項式モデルに基づくＤＰＤを含む、図４ＡのＤＰＤシステム３０２Ａを含む、通信システム２００に相当する。曲線１２０６は、電力増幅ユニット２２４が図４ＢのＤＰＤシステム３０２Ｂを含み、それが、ＧａＮ増幅器における長期メモリ効果を補償するように構成されたＩＩＲフィルタを有する、並列のＤＰＤ経路を含む、通信システム２００に相当する。ＧａＮ電力増幅器は、受信時間スロット（例えば、時間ｔ３から時間ｔ５までの期間、時間ｔ９から時間ｔ１１までの期間）の間はオフにされ、送信時間スロットの送信時間スロット（例えば、時間ｔ０から時間ｔ３までの期間、および時間ｔ５から時間ｔ９までの期間）中はオンにされる。曲線１２０２によって示されるように、ＤＰＤシステムを有さない通信システムでは、送信時間スロットのＡＣＰＲは受信時間スロットのＡＣＰＲよりも約３０ｄＢ高く、これはＧａＮ電力増幅器のひずみによって生じることがある。
【００９３】
曲線１２０４によって示されるように、図４ＡのＤＰＤシステム３０２Ａを展開することによって、送信時間スロットのＡＣＰＲは、受信時間スロット中の曲線１２０２のＡＣＰＲからのＡＣＰＲ差１２０８の分（例えば、約２０ｄＢ超過）低減される。しかしながら、曲線１２０４はまた、ＧａＮ電力増幅器の深部電子トラップ効果に帰することがある、遷移期間１２１２（例えば、時間ｔ５から時間ｔ６までの期間）中の性能の低下を示している。
【００９４】
曲線１２０６によって示されるように、ＧａＮ電力増幅器の長期メモリ効果を補償するのに図４ＢのＤＰＤシステム３０２Ｂを展開することによって、遷移期間１２１２中の曲線１２０４に示される性能の低下が低減または排除される。例えば、ＧａＮ電力増幅器がオンにされた直後の時間ｔ５において、曲線１２０６のＡＣＰＲは、曲線１２０４のＡＣＰＲと比較して、ＡＣＰＲ差１２１６の分（例えば、約１０ｄＢ〜１５ｄＢ）改善される。他方で、ＧａＮ電力増幅器の安定期間１２１４中（例えば、時間ｔ６から時間ｔ９まで）、曲線１２０４および１２０６に示されるＡＣＰＲ性能は実質的に同様の値を有する。
【００９５】
図１３の例を参照すると、異なるＤＰＤ構成の通信システムで使用される、ＧａＮ電力増幅器の出力の電力スペクトルが示される。電力スペクトルは、分解能帯域幅１００ｋＨｚおよび映像帯域幅１００ｋＨｚを使用するスペクトル分析器を使用して生成される。主要チャネル（所望のチャネル）電力１３０８は、チャネルの中心周波数２．１４ＧＨｚ付近に位置する。ＡＣＰＲは、中心周波数からオフセットした特定の周波数における隣接チャネルの電力と、主要チャネル電力１３０８との比として計算されてもよい。図１０の例では、曲線１３０２は、いずれのＤＰＤシステムも有さない、ＴＤＤ−ＬＴＥ通信システムにおけるＧａＮ電力増幅器の出力のスペクトルに相当する。曲線１３０４は、図４ＡのＤＰＤシステム３０２Ａを使用する、ＴＤＤ−ＬＴＥ通信システムの電力増幅器の出力信号のスペクトルに相当する。曲線１３０６は、図４ＢのＤＰＤシステム３０２Ｂを使用する、ＴＤＤ−ＬＴＥ通信システムの電力増幅器の出力信号のスペクトルに相当する。図１３に示されるように、中心周波数２．１４ＭＨｚから１０ＭＨｚのオフセットで、図４ＢのＤＰＤシステムを使用してＧａＮ電力増幅器の長期メモリ効果を補償することによって、ＡＣＰＲは、図４ＡのＤＰＤシステム３０２Ａを使用する通信システムと比較して、値ｄ１分（例えば、約１０ｄＢ〜１５ｄＢ）改善される。同様に、中心周波数２．１４ＭＨｚから１０ＭＨｚのオフセットで、図４ＢのＤＰＤシステム３０２Ｂを使用することによって、いずれのＤＰＤシステムも使用しない通信システムと比較して、ＡＣＰＲは値ｄ２分（例えば、約３５ｄＢ）改善される。
【００９６】
図２〜１３に示される様々な構成（例えば、ＤＰＤシステムにおけるＤＰＤ経路の数、ＩＩＲフィルタの次数および係数）は、単なる例示であり、後述する特許請求の範囲における具体的な言及を超えて限定しようとするものではないことが注目される。他の構成が使用されてもよいことが、当業者には理解されるであろう。例示のＬＴＥ−ＴＤＤ通信システムが示されているが、通信システムがＧａＮ電力増幅器を展開し、動的な送信電力を有する場合、ＤＰＤシステムは、いずれの通信システム（例えば、ＦＤＤ−ＬＴＥ広帯域符号分割多重接続（ＷＣＤＭＡ）／高速パケットアクセス（ＨＳＰＡ）、および直交周波数分割多重化（ＯＦＤＭ）システム）で使用されてもよい。
【００９７】
本開示によるいくつかの実施形態では、デジタルプリディストーション（ＤＰＤ）システムは、ＤＰＤ入力信号を受信するように構成された入力を含む。ＤＰＤシステムは、第１のプリディストーション信号を生成する入力に結合された第１の信号経路を提供するように構成された、第１のプリディストーション回路を含む。第１のプリディストーション回路は、第１の無限インパルス応答（ＩＩＲ）フィルタを含む。ＤＰＤシステムは、第２のプリディストーション信号を生成する、第１の信号経路と並列で入力に結合された第２の信号経路を提供するように構成された、第２のプリディストーション回路を更に含む。第２のプリディストーション回路は第２のＩＩＲフィルタを含む。ＤＰＤシステムは、第１のプリディストーション信号および第２のプリディストーション信号を組み合わせてＤＰＤ出力信号を生成するように構成された、コンバイナ回路を更に含む。
【００９８】
いくつかの実施形態では、ＤＰＤシステムのＤＰＤ出力信号は、電力増幅器の入力に結合されて、増幅出力信号を生成する。ＤＰＤ出力信号は、電力増幅器のメモリ効果を補償するように構成される。
【００９９】
いくつかの実施形態では、電力増幅器は窒化ガリウム（ＧａＮ）トランジスタを含む。
【０１００】
いくつかの実施形態では、第１のＩＩＲフィルタは、ＧａＮトランジスタの第１のメモリ効果を補償するように構成される。
【０１０１】
いくつかの実施形態では、第１のＩＩＲフィルタの第１の係数は、第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて決定される。
【０１０２】
いくつかの実施形態では、第２のＩＩＲフィルタは、ＧａＮトランジスタの第２のメモリ効果を補償するように構成される。第２のメモリ効果は第１のメモリ効果とは異なる。
【０１０３】
いくつかの実施形態では、第１および第２のメモリ効果はそれぞれ、ＧａＮトランジスタのゲートラグ効果、ドレインラグ効果、および熱的効果から成る群から選択される。
【０１０４】
いくつかの実施形態では、第１のＩＩＲフィルタおよび第２のＩＩＲフィルタは異なる次数のものである。
【０１０５】
いくつかの実施形態では、ＤＰＤシステムは、第３のプリディストーション信号を生成する、第１および第２の信号経路と並列で入力に結合された第３の信号経路を提供するように構成された、第３のプリディストーション回路を含む。第３のプリディストーション回路はＩＩＲフィルタを含まない。コンバイナ回路は、第１、第２、および第３のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成するように構成される。
【０１０６】
いくつかの実施形態では、第３のプリディストーション回路は、メモリ多項式に基づくプリディストーション動作をＤＰＤ入力信号に対して実施して、第３のプリディストーション信号を生成するように構成される。
【０１０７】
いくつかの実施形態では、方法は、デジタルプリディストーション（ＤＰＤ）システムの入力でＤＰＤ入力信号を受信することと、ＤＰＤシステムの、第１の無限インパルス応答（ＩＩＲ）フィルタを含む第１のプリディストーション回路によって、第１のプリディストーション信号を生成する、入力に結合された第１の信号経路を提供することと、ＤＰＤシステムの、第２のＩＩＲフィルタを含む第２のプリディストーション回路によって、第２のプリディストーション信号を生成する、第１の信号経路と並列で入力に結合された第２の信号経路を提供することと、第１のプリディストーション信号および第２のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成することとを含む。
【０１０８】
いくつかの実施形態では、方法は、電力増幅器によって、ＤＰＤ出力信号を増幅して増幅出力信号を生成することを含む。ＤＰＤシステムは、電力増幅器のメモリ効果を補償するように構成される。
【０１０９】
いくつかの実施形態では、方法は、第１のＩＩＲフィルタを使用して、ＧａＮトランジスタの第１のメモリ効果を補償することを含む。
【０１１０】
いくつかの実施形態では、方法は、第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて、第１のＩＩＲフィルタの第１の係数を決定することを含む。
【０１１１】
いくつかの実施形態では、方法は、第２のＩＩＲフィルタを使用して、ＧａＮトランジスタの第２のメモリ効果を補償することを含む。第２のメモリ効果は第１のメモリ効果とは異なる。
【０１１２】
いくつかの実施形態では、方法は、ＤＰＤシステムの、ＩＩＲフィルタを含まない第３のプリディストーション回路によって、第３のプリディストーション信号を生成する、第１および第２の信号経路と並列で入力に結合された第３の信号経路を提供することと、第１、第２、および第３のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成することとを含む。
【０１１３】
いくつかの実施形態では、方法は、第３のプリディストーション回路によって、メモリ多項式に基づくプリディストーション動作をＤＰＤ入力信号に対して実施して、第３のプリディストーション信号を生成することを含む。
【０１１４】
様々な利点が本開示の様々な適用例に存在し得る。全ての実施形態が特定の利点を要するものではなく、異なる実施形態が異なる利点を提示してもよい。いくつかの実施形態の利点の１つは、ＩＩＲフィルタを使用してＧａＮ電力増幅器の長期メモリ効果をモデル化することによって、ＧａＮ電力増幅器を使用する通信システムの性能（例えば、ＡＣＰＲ性能）が著しく改善されてもよいことである。いくつかの実施形態の別の利点は、複数の並列のＩＩＲフィルタが、ＧａＮ電力増幅器の異なる長期メモリ効果を補償するのに使用されてもよく、それによってデジタルプリディストーションプロセスの計算効率が改善されてもよいことである。
【０１１５】
特定の実施形態について図示し記載してきたが、請求される発明を好ましい実施形態に限定しようとするものではないことが理解され、請求される発明の趣旨および範囲から逸脱することなく、様々な変更および修正がなされてもよいことが、当業者には明白となるであろう。したがって、本明細書および図面は、限定の意味ではなく例示の意味で見なされるものとする。請求される発明は、代替物、修正、および等価物を包含するものとする。
【図１】
2020504926.tif 000041
【図２】
2020504926.tif 000042
【図３】
2020504926.tif 000043
【図４Ａ】
2020504926.tif 000044
【図４Ｂ】
2020504926.tif 000045
【図５】
2020504926.tif 000046
【図６】
2020504926.tif 000047
【図７】
2020504926.tif 000048
【図８】
2020504926.tif 000049
【図９Ａ】
2020504926.tif 000050
【図９Ｂ】
2020504926.tif 000051
【図９Ｃ】
2020504926.tif 000052
【図１０】
2020504926.tif 000053
【図１１Ａ】
2020504926.tif 000054
【図１１Ｂ】
2020504926.tif 000055
【図１１Ｃ】
2020504926.tif 000056
【図１１Ｄ】
2020504926.tif 000057
【図１２Ａ】
2020504926.tif 000058
【図１２Ｂ】
2020504926.tif 000059
【図１３】
2020504926.tif 000060
【手続補正書】
【提出日】平成30年5月8日(2018.5.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のサンプリング周波数と関連付けられたＤＰＤ入力信号を受信するように構成された入力と、
第１のプリディストーション信号を生成する、前記入力に結合された第１の信号経路を提供するように構成された、第１の無限インパルス応答（ＩＩＲ）フィルタを含む第１のプリディストーション回路と、
第２のプリディストーション信号を生成する、前記第１の信号経路と並列で前記入力に結合された第２の信号経路を提供するように構成された、第２のＩＩＲフィルタを含む第２のプリディストーション回路と、
前記第１のプリディストーション信号および前記第２のプリディストーション信号を組み合わせてＤＰＤ出力信号を生成するように構成された、コンバイナ回路とを備え、
前記ＤＰＤ出力信号が、複数のメモリ効果を有する電力増幅器の入力に結合され、
前記第１のＩＩＲフィルタの第１のパラメータが、前記第１のサンプリング周波数、および前記複数のメモリ効果の第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて決定される、デジタルプリディストーション（ＤＰＤ）システム。
【請求項２】
前記ＤＰＤ出力信号が前記電力増幅器の前記複数のメモリ効果を補償するように構成された、請求項１に記載のＤＰＤシステム。
【請求項３】
前記電力増幅器が窒化ガリウム（ＧａＮ）トランジスタを含む、請求項２に記載のＤＰＤシステム。
【請求項４】
前記第２のＩＩＲフィルタが前記ＧａＮトランジスタの第２のメモリ効果を補償するように構成され、
前記第２のメモリ効果が前記第１のメモリ効果とは異なる、請求項３に記載のＤＰＤシステム。
【請求項５】
前記第１および第２のメモリ効果がそれぞれ、前記ＧａＮトランジスタのゲートラグ効果、ドレインラグ効果、および熱的効果から成る群から選択される、請求項６に記載のＤＰＤシステム。
【請求項６】
前記第１のＩＩＲフィルタおよび前記第２のＩＩＲフィルタが異なる次数のものである、請求項１に記載のＤＰＤシステム。
【請求項７】
第３のプリディストーション信号を生成する、前記第１および第２の信号経路と並列で前記入力に結合された第３の信号経路を提供するように構成された、第３のプリディストーション回路を更に備え、
前記第３のプリディストーション回路がＩＩＲフィルタを含まず、
前記コンバイナ回路が、前記第１、第２、および第３のプリディストーション信号を組み合わせて、前記ＤＰＤ出力信号を生成するように構成された、請求項１に記載のＤＰＤシステム。
【請求項８】
前記第３のプリディストーション回路が、メモリ多項式に基づくプリディストーション動作を前記ＤＰＤ入力信号に対して実施して、前記第３のプリディストーション信号を生成するように構成された、請求項７に記載のＤＰＤシステム。
【請求項９】
デジタルプリディストーション（ＤＰＤ）システムの入力で、第１のサンプリング周波数と関連付けられたＤＰＤ入力信号を受信することと、
前記ＤＰＤシステムの第１のプリディストーション回路によって、第１のプリディストーション信号を生成する前記入力に結合された第１の信号経路を提供することとを含み、
前記第１のプリディストーション回路が第１の無限インパルス応答（ＩＩＲ）フィルタを含み、
前記第１のＩＩＲフィルタの第１のパラメータが、前記第１のサンプリング周波数、および電力増幅器の複数のメモリ効果の第１のメモリ効果と関連付けられた第１のメモリ効果時定数に基づいて決定され、
前記ＤＰＤシステムの、第２のＩＩＲフィルタを含む第２のプリディストーション回路によって、第２のプリディストーション信号を生成する、前記第１の信号経路と並列で前記入力に結合された第２の信号経路を提供することと、
前記第１のプリディストーション信号および前記第２のプリディストーション信号を組み合わせて、ＤＰＤ出力信号を生成することと、
前記ＤＰＤ出力信号を前記電力増幅器の入力に提供することとを含む、方法。
【請求項１０】
前記電力増幅器によって、前記ＤＰＤ出力信号を増幅して増幅出力信号を生成することを含み、
前記ＤＰＤシステムが、前記電力増幅器の前記複数のメモリ効果を補償するように構成された、
請求項９に記載の方法。
【請求項１１】
前記電力増幅器が窒化ガリウム（ＧａＮ）トランジスタを含む、請求項１０に記載の方法。
【請求項１２】
前記第１のプリディストーション回路が、前記第１のＩＩＲフィルタに並列の、メモリレスＤＰＤ経路および短期記憶効果ＤＰＤ経路の１つを含む、請求項１に記載のＤＰＤシステム。
【請求項１３】
前記第１のメモリ効果時定数が、前記ＧａＮトランジスタのドレインソース間電流を測定することによって決定される、請求項３に記載のＤＰＤシステム。
【請求項１４】
前記第１のプリディストーション回路が、前記第１のＩＩＲフィルタに並列の、メモリレスＤＰＤ経路および短期記憶効果ＤＰＤ経路の１つを含む、請求項９に記載の方法。
【請求項１５】
前記第１のＩＩＲフィルタの第２のパラメータが、前記第１の適応ウィンドウ後に前記第１のＩＩＲフィルタの出力信号がゼロに近付くようにして、前記第１のＩＩＲフィルタの第１の適応ウィンドウに基づいて決定される、請求項９に記載の方法。
【国際調査報告】
2020504926.tif 000061
2020504926.tif 000062
2020504926.tif 000063