(57)【要約】  ３Ｄ  ＮＡＮＤメモリデバイス（２００）は、基板（２０２）、前記基板（２０２）上に階段構造を含む交互層スタック（２１６）、及び、前記交互層スタック（２１６）を通って垂直に延びる障壁層（１２４、２３５）を含む。前記交互層スタック（２１６）は、交互誘電体スタック（２１４）及び交互導体／誘電体スタック（２１０）を含む。前記交互誘電体スタック（２１４）は、少なくとも前記バリア構造（１２４、２３５）によって囲まれた誘電体層対を含む。前記交互導体／誘電体スタック（２１０）は、導体／誘電体層対を含む。前記メモリデバイス（２００）はさらに、前記交互導体／誘電体スタック（２１０）を通って各々が垂直に延びるチャネル構造（２１８）及びスリット構造（２２８）、前記チャネル構造（２１８）の端部上のエッチング停止層（２２６）、及び、第１のコンタクトを含む。前記階段構造（２１２）の交互導体／誘電体スタック（２１０）の導体層（２０６）、前記エッチング停止層（２２６）、及び、前記スリット構造（２２８）の各々は、前記第１のコンタクトの１つに接触している。
2020513224.tif 000002
【特許請求の範囲】
【請求項１】
基板、
前記基板上の交互層スタックであって、前記交互層スタックが階段構造を含む、交互層スタック、
前記交互層スタックを通って垂直に延びるバリア構造であって、前記交互層スタックが、（ｉ）少なくとも前記バリア構造によって横方向に囲まれた複数の誘電体層対を含む交互誘電体スタック、及び、（ｉｉ）複数の導体／誘電体層対を含む交互導体／誘電体スタックを含む、バリア構造、
各々が前記交互導体／誘電体スタックを通って垂直に延びるチャネル構造及びスリット構造、
前記チャネル構造の端部のエッチング停止層、及び
複数の第１のコンタクトであって、（ｉ）前記階段構造の交互導体／誘電体スタックの導体層、（ｉｉ）前記エッチング停止層、及び、（ｉｉｉ）前記スリット構造の各々が、前記複数の第１のコンタクトの１つに接触している複数の第１のコンタクト
を備える、３次元（３Ｄ）ＮＡＮＤメモリデバイス。
【請求項２】
前記エッチング停止層が、ポリシリコン、チタン、窒化チタン及びタングステンのうちの１つ以上を含む、請求項１に記載のメモリデバイス。
【請求項３】
前記バリア構造が、酸化シリコン及び窒化シリコンを含む、請求項１又は２に記載のメモリデバイス。
【請求項４】
前記交互導体／誘電体スタックを通って垂直に延びるダミーチャネル構造をさらに備える、請求項１から３の何れか一項に記載のメモリデバイス。
【請求項５】
前記複数の誘電体層対の各々が、酸化シリコン層及び窒化シリコン層を含み、前記複数の導体／誘電体層対の各々が、金属層及び酸化シリコン層を含む、請求項１から４の何れか一項に記載のメモリデバイス。
【請求項６】
相互接続導体層と、複数の第２のコンタクトを含むコンタクト層とをさらに備え、（ｉ）前記階段構造の交互導体／誘電体スタックの導体層、（ｉｉ）前記チャネル構造、及び、（ｉｉｉ）前記スリット構造の各々が、対応する第１のコンタクト及び前記複数の第２のコンタクトのそれぞれの１つによって前記相互接続導体層に電気的に接続される、請求項１から５の何れか一項に記載のメモリデバイス。
【請求項７】
少なくとも前記バリア構造によって横方向に囲まれた前記交互誘電体スタックを通って垂直に延びる第３のコンタクトをさらに備える、請求項１から６の何れか一項に記載のメモリデバイス。
【請求項８】
複数の誘電体層対を含む交互誘電体スタックであって、前記複数の誘電体層対の各々が、第１の誘電体層、及び、前記第１の誘電体層とは異なる第２の誘電体層を含む、交互誘電体スタックを、第１の基板上に形成する段階、
前記交互誘電体スタックに第１の階段構造を形成する段階、
前記交互誘電体スタックを通って垂直に各々が延びるチャネル構造及びバリア構造を形成する段階であって、前記バリア構造が、前記交互誘電体スタックを、少なくとも前記バリア構造によって横方向に囲まれた第１の部分と、前記第１の階段構造を含む第２の部分とに分離する、段階、
前記チャネル構造の上端にエッチング停止層を形成する段階、
複数の導体／誘電体層対を含む交互導体／誘電体スタックを形成するように、スリットを形成し、前記スリットを通じて、前記交互誘電体スタックの第２の部分内の第１の誘電体層を導体層と置き換える段階、
前記スリットに導体を堆積させることによってスリット構造を形成する段階、及び
複数の第１のコンタクトを形成する段階であって、（ｉ）前記第１の階段構造の交互導体／誘電体スタックの第１導体層、（ｉｉ）前記エッチング停止層、及び、（ｉｉｉ）スリット構造の各々が、前記複数の第１のコンタクトの１つに接触している、複数の第１のコンタクトを形成する段階、
を含む、三次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法。
【請求項９】
複数の第２のコンタクトを形成する段階をさらに含み、前記複数の第２のコンタクトの１つが、少なくとも前記バリア構造によって横方向に囲まれた交互誘電体スタックの第１の部分を通って垂直に延び、前記複数の第２のコンタクトの他の１つが、前記第１の階段構造の交互導体／誘電体スタックの第２の導電層に接触している、請求項８に記載の方法。
【請求項１０】
複数の第３のコンタクトを含むコンタクト層、及び、前記コンタクト層の上の相互接続導体層をさらに備え、（ｉ）前記第１の階段構造の交互導体／誘電体スタックの第１の導体層、（ｉｉ）前記チャネル構造、及び、（ｉｉｉ）前記スリット構造の各々が、対応する第１のコンタクト、及び、前記複数の第３のコンタクトのそれぞれの１つによって前記相互接続導体層に電気的に接続される、請求項９に記載の方法。
【請求項１１】
前記複数の第２のコンタクトの各々が、前記複数の第３のコンタクトのそれぞれの１つによって前記相互接続層に電気的に接続される、請求項１０に記載の方法。
【請求項１２】
スリットを形成する前に、前記基板にドープ領域を形成する段階をさらに含み、前記スリット構造が、前記ドープ領域に接触している、請求項８から１１の何れか一項に記載の方法。
【請求項１３】
前記バリア構造に隣接する前記交互誘電体スタックに第２の階段構造を形成する段階をさらに含む、請求項８から１２の何れか一項に記載の方法。
【請求項１４】
前記エッチング停止層が、１つ以上のポリシリコン、チタン、窒化チタン及びタングステンを含む、請求項８から１３の何れか一項に記載の方法。
【請求項１５】
前記バリア構造が、酸化シリコン及び窒化シリコンを含む、請求項８から１４の何れか一項に記載の方法。
【請求項１６】
基板、
前記基板上の交互導体／誘電体スタックであって、前記交互導体／誘電体スタックが階段構造を含む、交互導体／誘電体スタック、
前記交互導体／誘電体スタックを通って各々が垂直に延びるＮＡＮＤストリング及びスリット構造、及び
複数の第１のコンタクトであって、前記第１のコンタクトの各々のそれぞれの第１の端部で互いに同一面にある複数の第１のコンタクトであり、（ｉ）前記階段構造の交互導体／誘電体スタックの導体層、（ｉｉ）前記ＮＡＮＤストリング、及び、（ｉｉｉ）前記スリット構造の各々が、前記複数の第１のコンタクトのそれぞれの第２の端部に接触している、複数の第１のコンタクト
を備える、３次元（３Ｄ）ＮＡＮＤメモリデバイス。
【請求項１７】
複数の第２のコンタクトを含むコンタクト層であって、前記第２のコンタクトの各々のそれぞれの第１の端部及びそれぞれの第２の端部で互いに同一面にある複数の第２のコンタクトを含むコンタクト層をさらに備え、前記複数の第２のコンタクトの各々が、前記複数の第１のコンタクトのそれぞれの１つに接触している、請求項１６に記載のメモリデバイス。
【請求項１８】
複数の相互接続線を含む相互接続導体層をさらに備え、前記複数の第２のコンタクトの各々が、前記複数の相互接続線のそれぞれの１つに接触している、請求項１７に記載のメモリデバイス。
【請求項１９】
前記複数の相互接続線が、対応する第１のコンタクト及び対応する第２のコンタクトによって前記ＮＡＮＤストリングに電気的に接続されたビット線を含む、請求項１８に記載のメモリデバイス。
【請求項２０】
バリア構造、及び
前記バリア構造によって前記交互導体／誘電体スタックから横方向に分離された交互誘電体スタック
をさらに備える、請求項１６から１９の何れか一項に記載のメモリデバイス。
【請求項２１】
前記複数の第１のコンタクトが、前記交互誘電体スタックを通って垂直に延びる貫通アレイコンタクト（ＴＡＣ）を含む、請求項２０に記載のメモリデバイス。
【請求項２２】
前記ＴＡＣが、前記基板の少なくとも一部を通って延びる、請求項２１に記載のメモリデバイス。
【請求項２３】
前記ＮＡＮＤストリングが、対応する第１のコンタクトに接触するプラグを含む、請求項１６から２２の何れか一項に記載のメモリデバイス。
【請求項２４】
前記プラグが、ポリシリコンを含む、請求項２３に記載のメモリデバイス。
【請求項２５】
前記プラグが、金属を含む、請求項２３に記載のメモリデバイス。
【請求項２６】
基板、
前記基板上の交互層スタック、
前記交互層スタックを通って垂直に延び、前記交互層スタックを横方向に（ｉ）複数の誘電体層対を含む交互誘電体層と、（ｉｉ）複数の導体／誘電体層対を含む交互導体／誘電体スタックとに分離するバリア構造、
前記交互導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリング、
前記交互誘電体スタックを通って垂直に延びる貫通アレイコンタクト（ＴＡＣ）、及び
前記ＴＡＣの第１の端部と同一面の第１の端部と、前記ＮＡＮＤストリングに接触する第２の端部とを含む第１のコンタクト
を備える、３次元（３Ｄ）メモリデバイス。
【請求項２７】
前記交互導体／誘電体スタックを通って垂直に延び、前記交互導体／誘電体スタックを複数のブロックに横方向に分離するスリット構造、及び
前記ＴＡＣ及び前記第１のコンタクトの第１の端部と同一面の第１の端部と、前記スリット構造に接触する第２の端部とを含む第２のコンタクト
をさらに備える、請求項２６に記載のメモリデバイス。
【請求項２８】
前記交互導体／誘電体スタックが、階段構造を含む、請求項２６又は２７に記載のメモリデバイス。
【請求項２９】
前記ＴＡＣ及び前記第１のコンタクトの第１の端部と同一面にある第１の端部と、前記階段構造の交互導体／誘電体スタックの導体層に接触する第２の端部とを含む第３のコンタクトをさらに備える、請求項２８に記載のメモリデバイス。
【請求項３０】
前記第１のコンタクトによって前記ＮＡＮＤストリングに電気的に接続されたビット線をさらに備える、請求項２６から２９の何れか一項に記載のメモリデバイス。
【請求項３１】
前記ＮＡＮＤストリングが、前記第１のコンタクトに接触するプラグを含む、請求項２６から３０の何れか一項に記載のメモリデバイス。
【請求項３２】
基板上に、階段構造を含む交互導体／誘電体スタックを形成する段階、及び
前記交互導体／誘電体スタックを通って各々が垂直に延びるＮＡＮＤストリング及びスリット構造を形成する段階、及び
複数の第１のコンタクトを形成する段階であって、前記複数の第１のコンタクトが、前記第１のコンタクトの各々のそれぞれの第１の端部で互いに同一面にあり、（ｉ）前記階段構造の交互導体／誘電体スタックの第１の導体層、（ｉｉ）前記ＮＡＮＤストリング、及び、（ｉｉｉ）前記スリット構造の各々が、前記複数の第１のコンタクトのそれぞれの第２の端部に接触している、複数の第１のコンタクトを形成する段階
を含む、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法。
【請求項３３】
複数の第２のコンタクトを含むコンタクト層であって、前記第２のコンタクトの各々のそれぞれの第１の端部及びそれぞれの第２の端部で互いに同一面である複数の第２のコンタクトを含むコンタクト層を形成する段階をさらに含み、前記複数の第２のコンタクトの各々が、前記複数の第１のコンタクトのそれぞれの１つに接触している、請求項３２に記載の方法。
【請求項３４】
複数の相互接続線を含む相互接続導体層を形成する段階をさらに含み、前記複数の第２のコンタクトの各々が、前記複数の相互接続線のそれぞれの１つに接触する、請求項３３に記載の方法。
【請求項３５】
前記複数の相互接続線が、対応する第１のコンタクト及び対応する第２のコンタクトによって前記ＮＡＮＤストリングに電気的に接続されたビット線を含む、請求項３４に記載の方法。
【請求項３６】
バリア構造を形成する段階、及び
前記バリア構造によって前記交互導体／誘電体スタックから横方向に分離された交互誘電体スタックを形成する段階
をさらに含む、請求項３２から３５の何れか一項に記載の方法。
【請求項３７】
前記複数の第１のコンタクトが、前記交互誘電体スタックを通って垂直に延びる貫通アレイコンタクト（ＴＡＣ）と、前記階段構造の交互導体／誘電体の第２の導体層に接触する第２の端部を含むワード線コンタクトとを含む、請求項３６に記載の方法。
【請求項３８】
複数の第１のコンタクトを形成する段階が、
前記複数の第１のコンタクトの第１の組を同時に形成する段階であって、（ｉ）前記階段構造の交互導体／誘電体スタックの第１の導体層、（ｉｉ）前記ＮＡＮＤストリング、及び、（ｉｉｉ）前記スリット構造の各々が、前記複数の第１のコンタクトの第１の組のそれぞれの第２の端部に接触する、前記複数の第１のコンタクトの第１の組を同時に形成する段階、及び
前記複数の第１のコンタクトの第１の組を同時に形成する段階の後に、前記複数の第１のコンタクトの第２の組を同時に形成する段階であって、前記第１のコンタクトの第２の組が、（ｉ）前記交互誘電体スタックを通って垂直に延びる貫通アレイコンタクト（ＴＡＣ）と、（ｉｉ）前記階段構造の交互導体／誘電体スタックの第２の導体層に接触する第２の端部を含むワード線コンタクトと、を含む、前記複数の第１のコンタクトの第２の組を同時に形成する段階
を含む、請求項３６に記載の方法。
【請求項３９】
前記第２の導体層が、前記階段構造の第１の導体層よりも横方向に延びる、請求項３７又は３８に記載の方法。
【請求項４０】
前記ＴＡＣが、前記基板の少なくとも一部を通って延びる、請求項３７から３９の何れか一項に記載の方法。
【請求項４１】
ＮＡＮＤストリングを形成する段階が、前記ＮＡＮＤストリングの端部にプラグを形成する段階を含み、前記プラグが、対応する第１のコンタクトに接触している、請求項３２から４０の何れか一項に記載の方法。
【請求項４２】
前記プラグがポリシリコンを含む、請求項４１に記載の方法。
【請求項４３】
前記プラグが金属を含む、請求項４１に記載の方法。
【請求項４４】
基板上に交互層スタックを形成する段階、
前記交互層スタックが、横方向に、（ｉ）複数の誘電体層対を含む交互誘電体スタックと、（ｉｉ）複数の導体／誘電体層対を含む交互導体／誘電体スタックとに分離されるように、前記交互層スタックを通って垂直に延びるバリア構造を形成する段階、
前記交互導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングを形成する段階、
前記ＮＡＮＤストリングに接触する第１の端部及び第２の端部を含む第１のコンタクトを形成する段階、及び
前記交互誘電体スタックを通って垂直に延びる貫通アレイコンタクト（ＴＡＣ）を形成する段階であって、前記ＴＡＣが、前記第１のコンタクトの第１の端部と同一面にある第１の端部を含む、貫通アレイコンタクト（ＴＡＣ）を形成する段階
を含む、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法。
【請求項４５】
前記交互導体／誘電体スタックを通って垂直に延び、前記交互導体／誘電体スタックを複数のブロックに横方向に分離するスリット構造を形成する段階、及び、
前記ＴＡＣ及び前記第１のコンタクトの第１の端部と同一面にある第１の端部と、前記スリット構造と接触する第２の端部とを含む第２のコンタクトを形成する段階
をさらに含む、請求項４４に記載の方法。
【請求項４６】
前記第１のコンタクト及び前記第２のコンタクトが同時に形成される、請求項４５に記載の方法。
【請求項４７】
交互層スタックを形成する段階が、階段構造を形成する段階を含む、請求項４４から４６の何れか一項に記載の方法。
【請求項４８】
前記ＴＡＣ及び前記第１のコンタクトの前記第１の端部と同一面にある第１の端部と、前記階段構造の交互導体／誘電体スタックの導体層に接触する第２の端部とを含む第３のコンタクトを形成する段階をさらに含む、請求項４７に記載の方法。
【請求項４９】
前記第１のコンタクト及び前記第３のコンタクトが同時に形成される、請求項４８に記載の方法。
【請求項５０】
前記第３のコンタクトが、前記第１のコンタクトを形成した後に形成される、請求項４８に記載の方法。
【請求項５１】
前記第１のコンタクトによって前記ＮＡＮＤストリングに電気的に接続されたビット線を形成する段階をさらに含む、請求項４４から５０の何れか一項に記載の方法。
【請求項５２】
ＮＡＮＤストリングを形成する段階が、前記ＮＡＮＤストリングの端部にプラグを形成する段階を含み、前記プラグが、前記第１のコンタクトに接触している、請求項４４から５１の何れか一項に記載の方法。
【請求項５３】
前記ＴＡＣが、前記第１のコンタクトを形成した後に形成される、請求項４４から５２の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願への相互参照）
この出願は、２０１７年３月８日に出願された中国特許出願第２０１７１０１３４７８８．９号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
【０００２】
本開示の実施形態は、３次元（３Ｄ）メモリデバイス及びその製造方法に関する。
【背景技術】
【０００３】
平坦メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム及び製造プロセスを改善することによって、より小さいサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、プレーナプロセスおよび製造技法は、難しくなるとともに費用がかかる。結果として、平坦メモリセルについてのメモリ密度は、上限に近づく。
【０００４】
３Ｄメモリアーキテクチャは、平坦メモリセルにおける密度限界に対処することができる。この３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの信号及びメモリアレイからの信号を制御する周辺デバイスとを備える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本明細書では、３Ｄメモリ相互接続及びその製造方法の実施形態を開示する。
【課題を解決するための手段】
【０００６】
本開示のいくつかの実施形態によれば、３Ｄ  ＮＡＮＤメモリデバイスは、基板、前記基板上に階段構造を含む交互層スタック、及び、交互層スタックを通って垂直に延びるバリア構造を備える。交互層スタックは、交互誘電体スタックと交互導体／誘電体スタックとを含む。交互誘電体スタックは、少なくともバリア構造によって囲まれた複数の誘電体層対を含む。交互導体／誘電体スタックは、複数の導体／誘電体層対を含む。メモリデバイスは、交互導体／誘電体スタックを通って各々が垂直に延びるチャネル構造及びスリット構造、チャネル構造の端部上のエッチング停止層、及び、複数の第１のコンタクトをさらに備える。階段構造の交互導体／誘電体スタックの導体層、エッチング停止層、及び、スリット構造の各々は、複数の第１のコンタクトの１つに接触している。
【０００７】
いくつかの実施形態では、エッチング停止層は、ポリシリコン、チタン、窒化チタン、及び、タングステンのうちの１つ以上を含む。バリア構造は、酸化シリコン及び窒化シリコンを含むことができる。複数の誘電体層対の各々は、酸化シリコン層及び窒化シリコン層を含むことができる。複数の導体／誘電体層対の各々は、金属層及び酸化シリコン層を含むことができる。
【０００８】
いくつかの実施形態では、メモリデバイスは、交互導体／誘電体スタックを通って垂直に延びるダミーチャネル構造をさらに含む。
【０００９】
いくつかの実施形態では、メモリデバイスは、相互接続導体層及びコンタクト層をさらに備える。コンタクト層は、複数の第２のコンタクトを含むことができる。階段構造の交互導体／誘電体スタックの導体層、チャネル構造、及び、スリット構造の各々は、対応する第１のコンタクト及び複数の第２のコンタクトのそれぞれの１つによって相互接続導体層に電気的に接続することができる。
【００１０】
いくつかの実施形態では、メモリデバイスは、少なくともバリア構造によって囲まれた交互誘電体スタックを通って垂直に延びる第３のコンタクト（例えば、貫通アレイコンタクト（ＴＡＣ））をさらに含む。
【００１１】
本開示のいくつかの実施形態によれば、３Ｄ  ＮＡＮＤメモリデバイスを形成する方法が開示される。交互の誘電体スタックが基板上に形成される。交互誘電体スタックは、複数の誘電体層対を含み、各々の対は、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とを含む。第１の階段構造が交互誘電体スタックに形成される。交互誘電体スタックを通って各々が垂直に延びるチャネル構造及びバリア構造が形成される。バリア構造は、交互誘電体スタックを、少なくともバリア構造によって囲まれた第１の部分と、第１の階段構造を含む第２の部分とに分離する。エッチング停止層が、チャネル構造の上端に形成される。スリットが形成される。交互誘電体スタックの第２の部分の第１の誘電体層は、複数の導体／誘電体層対を含む交互導体／誘電体スタックを形成するために、スリットを通る導体層で置き換えられる。スリット構造が、スリットに導体を充填することによって形成される。複数の第１のコンタクトが形成される。第１の階段構造の交互導体／誘電体スタックの第１の導体層、エッチング停止層、及び、スリット構造の各々は、複数の第１のコンタクトの１つに接触している。
【００１２】
いくつかの実施形態では、複数の第２のコンタクトが形成される。複数の第２のコンタクトのうちの１つは、少なくともバリア構造によって囲まれた交互誘電体スタックの第１の部分を通って垂直に延びることができる。複数の第２のコンタクトの別の１つは、第１の階段構造の交互導体／誘電体スタックの第２の導体層に接触することができる。
【００１３】
いくつかの実施形態では、複数の第３のコンタクトを含むコンタクト層が形成される。相互接続導体層が、コンタクト層の上に形成される。第１の階段構造の交互導体／誘電体スタック、チャネル構造、及び、スリット構造の各々は、対応する第１のコンタクト、及び、複数の第３のコンタクトのそれぞれの１つによって相互接続導体層に電気的に接続することができる。
【００１４】
いくつかの実施形態では、複数の第２のコンタクトの各々は、複数の第３のコンタクトのそれぞれの１つによって相互接続導体層に電気的に接続される。
【００１５】
いくつかの実施形態では、スリットを形成する前に、基板にドープ領域が形成される。スリット構造は、ドープ領域に接触していてもよい。
【００１６】
いくつかの実施形態では、バリア構造に隣接する交互誘電体スタックに第２の階段構造が形成される。
【００１７】
いくつかの実施形態では、エッチング停止層は、ポリシリコン、チタン、窒化チタン、及び、タングステンのうちの１つ以上を含む。バリア構造は、酸化シリコン及び窒化シリコンを含むことができる。複数の誘電体層対の各々は、酸化シリコン層及び窒化シリコン層を含むことができる。複数の導体／誘電体層対の各々は、金属層及び酸化シリコン層を含むことができる。
【図面の簡単な説明】
【００１８】
本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本開示の実施形態を示し、詳細な説明と共に、さらに、本開示の原理を説明するとともに、当業者が本開示を作製および使用することを可能にする役割を果たす。
【００１９】
【図１Ａ】本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示す。
【図１Ｂ】本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示す。
【図１Ｃ】本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示す。
【図２】本開示のいくつかの実施形態による、３Ｄメモリデバイスの断面図を示す。
【図３】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な方法のフローチャートである。
【図４】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図５】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図６】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図７】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図８】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図９】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図１０】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造方法を示す。
【図１１】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な方法のフローチャートである。
【図１２】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための別の例示的な方法のフローチャートである。
【発明を実施するための形態】
【００２０】
本開示の実施形態は、添付の図面を参照して説明される。
【００２１】
特定の構成及び配置を説明するが、これは例示的な目的のために行われることにすぎないと理解されたい。当業者は、本開示の要旨及び範囲から逸脱することなく、他の構成及び配置に使用されてもよいことを認識されよう。本開示は、他の様々な用途に用いられ得ることも当業者には明らかであろう。
【００２２】
本明細書中における「一実施形態」、「実施形態」、「例示実施形態」、「いくつかの実施形態」などの言及は、記載された実施形態が特定の特徴、構造又は特性を含んでもよいが、必ずしも全ての実施形態がこの特定の特徴、構造又は特性を含むとは限らないものであり得ることを示すことに留意されたい。また、そのようなフレーズは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造又は特性が、実施形態に関連して説明されるとき、それは、明示的に記載されていようがいまいが、他の実施形態に関連してそのような特徴、構造又は特性をもたらすことは当業者の知識の範囲内である。
【００２３】
一般に、専門用語は、文脈における用いられ方から少なくとも一部理解され得る。例えば、本明細書中に使用されるとき、用語「１つ又は複数の」は、文脈に少なくとも一部応じて、単数形の意味で任意の特徴、構造、又は特性を説明するために使用され得る、あるいは複数形の意味で任意の特徴、構造又は特性の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、やはり、文脈に少なくとも一部応じて、単数用法または複数用法を伝えると理解され得る。
【００２４】
本開示における「の上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、および「より上に（ｏｖｅｒ）」の意味は、最も広い形で解釈されるべきであり、それにより、「の上に」は、何か「の直接上に（ｄｉｒｅｃｔｌｙ  ｏｎ）」を意味するだけではなく、それらの間にある中間の特徴または層と共に何か「の上に」を意味することも含み、「の上方に」または「より上に」は、何か「の上方に」または「より上に」の意味を意味するだけではなく、それらの間に中間の特徴または層なしに何か「の上方に」または「より上に」（すなわち、何かの直接上に）あるという意味も含み得ることが容易に理解されるはずである。
【００２５】
さらに、「の真下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「の下に（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「の上側に（ｕｐｐｅｒ）」等などの空間的に相対的な用語は、本明細書中において、図に示されるような１つの要素または特徴と別の要素または特徴の相対関係を説明するのを容易にするために使用され得る。この空間的に相対的な用語は、図に示された向きに加えて使用時または動作時のデバイスの異なる向きを包含することが意図される。さもなければ、機器は、（９０度回転されてまたは他の向きに）向けられてもよく、また、本明細書中に使用される空間的に相対的な記述語は、それに応じて解釈され得る。
【００２６】
本明細書中に使用されるとき、用語「基板」は、続く材料層が上に加えられる材料を指す。基板自体は、パターン付きであり得る。基板の上部に加えられる材料は、パターン付きであってもよく、又はパターンが無いままでもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム等などの半導体材料の幅広いアレイで構成することができる。代替として、基板は、ガラス、プラスチック又はサファイアウェハなどの非導電性材料から作製することができる。
【００２７】
本明細書中に使用されるとき、用語「層」は、厚さを有する領域を含む材料部分を指す。層は、下地構造又は上部構造の全体にわたって広がり得る、あるいは下地構造又は上部構造の広がりよりも小さい広がりを有し得る。さらに、層は、均一の連続構造、又はこの連続構造の厚さよりも薄い厚さを有する不均一の連続構造の領域であり得る。例えば、層は、連続構造の間に、又は上面及び下面において、任意の一対の水平平面間に位置し得る。層は、水平に、垂直に、及び／又はテーパ面に沿って延びることができる。基板は、一層であってもよく、１つ又は複数の層を内部に含むことができ、及び／又は、１つ又は複数の層をその上、その上方、及び／又は、その下方に有してもよい。層は、複数の層を含んでもよい。例えば、相互接続層は、（接点、相互接続線、及び／又は、ビアが形成されている）１つ又は複数の導体層及びコンタクト層と、１つ又は複数の誘電体層とを含み得る。
【００２８】
本明細書中に使用されるとき、用語「公称／公称で」は、製品またはプロセスの設計フェーズ中に設定された構成要素またはプロセス動作についての特性またはパラメータの所望の値又は目標の値を、所望の値の上方及び／又は下方の値の範囲と共に指す。値の範囲は、製造プロセスにおける僅かなばらつき又は許容範囲による得る。本明細書中に使用されるとき、用語「約」は、主題の半導体デバイスに関連した特定のテクノロジーノードに基づいて変化し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、用語「約」は、例えば、値の１０％〜３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
【００２９】
本明細書中に使用されるとき、用語「３Ｄメモリデバイス」は、メモリストリングが基板に対して垂直方向に延びるように横方向に向けられた基板上のメモリセルトランジスタの垂直に向けられたストリング（すなわち、ＮＡＮＤストリングスなどの「メモリストリング」のような本明細書中の領域）を有する半導体デバイスを指す。本明細書中に使用されるとき、用語「垂直の／垂直に」は、公称で、基板の側面に直交することを意味する。
【００３０】
本開示による様々な実施形態は、メモリアレイ用の相互接続構造を有する３Ｄメモリデバイス（本明細書では「アレイデバイス」とも呼ばれる）を提供する。相互接続構造により、様々なメモリアレイ構造（ＮＡＮＤストリング、ゲートラインスリット、ワードラインなど）へのコンタクトが、限られた数のステップにおいて（例えば、単一ステップ又は２ステップにおいて）製造されることが可能になり、それによって、プロセスの複雑さと製造コストを減少させる。いくつかの実施形態では、本明細書に開示される相互接続構造は、上部相互接続導体層にビット線を含み、異なる基板上に形成されたアレイデバイス及び周辺デバイスが向かい合わせでハイブリッドボンディングによって接合される３Ｄメモリアーキテクチャに適している。
【００３１】
さらに、本明細書で開示される相互接続構造は、スタックアレイデバイスと周辺デバイスとの間の垂直相互接続を提供するためのＴＡＣを含むことができ（例えば、電力バスおよび金属ルーティング用）、それにより金属レベルを低減し、ダイサイズを縮小する。いくつかの実施形態では、本明細書で開示される相互接続構造のＴＡＣは、交互誘電体層のスタックと比較して、より容易にエッチングされてスルーホールを形成することができる交互誘電体層のスタックを介して形成される。
【００３２】
図１Ａから図１Ｃは、本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示している。図１Ａは、ＮＡＮＤストリング領域１１０、ＴＡＣ領域１２０、及び、上部選択ゲート（ＴＳＧ）階段領域１３０を含む、３Ｄメモリデバイスのワード線（ＷＬ）ＴＡＣ領域１０２を示す。ＮＡＮＤストリング領域１１０は、ＮＡＮＤストリング１１２のアレイを含むことができ、各々が複数のスタックされたメモリセルを含む。ＴＳＧ階段領域１３０は、ＮＡＮＤストリング領域１１０の側面に配置されることができ、平面図でＴＡＣ領域１２０に隣接する。ＴＳＧ階段領域１３０は、ＮＡＮＤストリング領域１１０内のＮＡＮＤストリング１１２の上部選択ゲートとの電気的接続を行うために、階段構造（例えば、２つのレベル）に形成されたＴＳＧコンタクト１３２のアレイを含むことができる。
【００３３】
いくつかの実施形態では、ＴＡＣ領域１２０は、３Ｄメモリデバイスのワード線方向において２つのＴＳＧ階段領域１３０の間にある（図１Ａから図１Ｃで「ＷＬ」とラベル付けされている）。ＴＡＣ領域１２０は、バリア構造１２４によって画定され得る。複数のＴＡＣ１２６は、バリア構造１２４によって横方向に囲まれたＴＡＣ領域１２０に形成され得る。いくつかの実施形態において、ダミーチャネル構造１２２は、メモリアレイ構造用の機械的支持を提供するためにＴＡＣ領域１２０の外側に形成される。ダミーチャネル構造１２２は、例えば、ＴＳＧ階段領域１３０に隣接するＮＡＮＤストリング領域１１０の縁に沿って、ＴＡＣ領域１２０の外側の任意の領域に形成され得ることが理解される。図１Ａに示されるように、ＷＬ  ＴＡＣ領域１０２は、各々がワード線方向に延びる複数のスリット構造１１４も含むことができる。少なくともいくつかのスリット構造１１４は、ＮＡＮＤストリング領域１１０のＮＡＮＤストリング１１２のアレイの共通ソースコンタクトとして機能することができる。スリット構造１１４は、３Ｄメモリデバイスを複数のメモリブロック及び／又は複数のメモリフィンガーに分割することもできる。
【００３４】
図１Ｂは、ＮＡＮＤストリング領域１１０及びＴＡＣ領域１２０を含む、３Ｄメモリデバイスのビット線（ＢＬ）ＴＡＣ領域１０４を示す。ＮＡＮＤストリング領域１１０は、各々が複数のスタックされたメモリセルを含むＮＡＮＤストリング１１２のアレイを含むことができる。いくつかの実施形態では、ＴＡＣ領域１２０は、３Ｄメモリデバイスのビット線方向において２つのＮＡＮＤストリング領域１１０の間にある（図１Ａから図１Ｃで「ＢＬ」とラベル付けされている）。ＴＡＣ領域１２０は、３ＤメモリデバイスのＢＬ  ＴＡＣ領域１０４の端部と共にバリア構造１２４によって画定され得る。複数のＴＡＣ１２６は、バリア構造１２４及びＢＬ  ＴＡＣ領域１０４の端部によって横方向に囲まれているＴＡＣ領域１２０に形成することができる。図１Ｂに示されるように、ＢＬ  ＴＡＣ領域１０４はまた、各々がワード線方向に延びるスリット構造１１４を含むことができる。少なくともいくつかのスリット構造１１４は、ＮＡＮＤストリング領域１１０のＮＡＮＤストリング１１２のアレイの共通ソースコンタクトとして機能することができる。スリット構造１１４は、３Ｄメモリデバイスを複数のメモリブロック及び／又は複数のメモリフィンガーに分割することもできる。いくつかの実施形態では、ダミーチャネル構造１２２は、ＮＡＮＤストリング領域１１０の一部、例えば、ビット線方向でＴＡＣ領域１２０に隣接するメモリフィンガーに形成される。
【００３５】
図１Ｃは、ＮＡＮＤストリング領域１１０、階段領域１４０、及び、ＴＡＣ領域１２０を含む、３Ｄメモリデバイスの階段ＴＡＣ領域１０６を示す。ＮＡＮＤストリング領域１１０は、各々が複数のスタックされたメモリセルを含む、ＮＡＮＤストリング１１２のアレイを含むことができる。階段領域１４０は、階段構造と、階段構造上に形成されたワード線コンタクト１４２のアレイとを含むことができる。いくつかの実施形態では、ＴＡＣ領域１２０は、階段領域１４０内にある。ＴＡＣ領域１２０は、バリア構造１２４によって単独で、又は３Ｄメモリデバイスの階段ＴＡＣ領域１０６の縁部と共に画定することができる。複数のＴＡＣ１２６は、少なくともバリア構造１２４によって横方向に囲まれているＴＡＣ領域１２０内に形成することができる。図１Ｃに示されるように、階段ＴＡＣ領域１０６はまた、各々がワード線方向に延びるスリット構造１１４を含むことができる。少なくともいくつかのスリット構造１１４は、ＮＡＮＤストリング領域１１０内のＮＡＮＤストリング１１２のアレイの共通ソースコンタクトとして機能することができる。スリット構造１１４は、メモリデバイスを複数のメモリブロック及び／又は複数のメモリフィンガーに分割することもできる。いくつかの実施形態では、ダミーチャネル構造は、ＴＡＣ領域１２０の外側の階段領域１４０に形成される。
【００３６】
図２は、本開示のいくつかの実施形態による、３Ｄメモリデバイス２００の断面図を示す。３Ｄメモリデバイス２００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、又は、その他の適切な材料を含む基板２０２を含むことができる。いくつかの実施形態において、基板２０２は、研削、湿式／乾式エッチング、化学機械的研磨（ＣＭＰ）、又は、それらの任意の組合せにより薄くされた薄層基板（例えば、半導体層）である。
【００３７】
３Ｄメモリデバイス２００は、基板２０２の上にアレイデバイスを含むことができる。３Ｄメモリデバイス２００内の構成要素の空間的関係をさらに示すために、ｘ軸及びｙ軸が図２に追加されていることに留意されたい。基板２０２は、ｘ方向（横方向）に横方向に延びる２つの側面（例えば、上面及び底面）を含む。本明細書中に使用されるとき、一方の構成要素（例えば、層又はデバイス）が半導体デバイス（例えば、３Ｄメモリデバイス２００）の別の構成要素（例えば、層またはデバイス）の「上に」、「上方に」又は「下方に」にあるかは、基板がｙ方向の半導体デバイスの最も低い平面内に配置されるとき、ｙ方向（垂直方向）の半導体デバイスの基板（例えば、基板２０２）に対して決定される。空間的関係を説明するための同じ概念が、本開示を通して適用される。
【００３８】
３Ｄメモリデバイス２００は、非モノリシック３Ｄメモリデバイスの一部であり得、構成要素（例えば、周辺デバイス及びアレイデバイス）は、種々の基板上に別々に形成され、次いで、向かい合わせに接合され得る。いくつかの実施形態において、アレイデバイス基板（例えば、基板２０２）は、結合された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（例えば、ページバッファ、デコーダ、及びラッチなどの３Ｄメモリデバイス２００の動作を容易にするために使用される適切なデジタル、アナログ、及び／又は、混合信号周辺回路。図示せず）が反転され、ハイブリッドボンディングのために３Ｄメモリデバイス２００に向かって下向きになっている。いくつかの実施形態では、３Ｄメモリデバイス２００が反転され、ハイブリッドボンディングのために周辺デバイス（図示せず）に向かって下を向くため、結合された非モノリシック３Ｄメモリデバイスでは、アレイデバイスは周辺デバイスの上にあることが理解される。アレイデバイス基板（例えば、基板２０２）は、薄くされた基板であり得（結合された非モノリシック３Ｄメモリデバイスの基板ではない）、非モノリシックの３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ）相互接続は、薄くされたアレイデバイス基板２０２の裏側に形成することができる。
【００３９】
それにもかかわらず、３Ｄメモリデバイス２００は、３Ｄメモリデバイス２００が非モノリシック３Ｄメモリデバイスの周辺デバイスの上又は下にあるかどうかに関係なく、非モノリシック３Ｄメモリデバイスの一部であり得る。参照を容易にするために、図２は、基板２０２が非モノリシック３Ｄメモリデバイスの基板であるか、非モノリシック３ＤメモリデバイスのＢＥＯＬ相互接続が形成される薄化された基板であるかにかかわらず、基板２０２（アレイデバイス基板）がｙ方向においてアレイデバイスの下に位置する３Ｄメモリデバイス２００の状態を示す。
【００４０】
いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルが基板２０２の上方に垂直に延びるＮＡＮＤストリング２０４のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。アレイデバイスは、複数の導体層２０６及び誘電体層２０８の対を通って延びる複数のＮＡＮＤストリング２０４を含むことができる。複数の導体／誘電体層対は、本明細書では「交互導体／誘電体スタック」２１０とも呼ばれる。交互導体／誘電体スタック２１０内の導体／誘電体層対の数（例えば、３２、６４、または９６）は、３Ｄメモリデバイス２００のメモリセルの数を設定する。交互導体／誘電体スタック２１０の導体層２０６及び誘電体層２０８は、垂直方向に交互に配置される。言い換えれば、交互導体／誘電体スタック２１０の上部又は底部のものを除き、各導体層２０６は、両側の２つの誘電体層２０８に隣接することができ、各誘電体層２０８は、両側の２つの導体層２０６に隣接することができる。導体層２０６は、それぞれ同じ厚さを有していても、異なる厚さを有していてもよい。同様に、誘電体層２０８は、それぞれ同じ厚さを有していても、異なる厚さを有していてもよい。導体層２０６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料を含むことができる。誘電体層２０８は、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、それらの任意の組合せを含むが、これらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、導体層２０６は、Ｗなどの金属層を含み、誘電体層２０８は、酸化シリコンを含む。
【００４１】
図２に示されるように、少なくとも横方向の片側において、交互導体／誘電体スタック２１０は、階段構造２１２を含むことができる。階段構造２１２の各々の「レベル」２１３は、各々が導体層２０６及び誘電体層２０８を含む１つ以上の導体／誘電体層対を含むことができる。階段構造２１２の各々のレベル２１３の最上層は、垂直方向の相互接続のための導体層２０６であり得る。いくつかの実施形態において、階段構造２１２の各々の２つの隣接するレベル２１３は、垂直方向の名目上同じ距離及び横方向の名目上同じ距離だけオフセットされる。階段構造２１２の各々の２つの隣接するレベル２１３について、基板２０２に近い第１のレベル（及び、その中の導体層及び誘電体層）は、第２のレベル（及び、その中の導体層及び誘電体層）よりも横方向に延びることができ、それにより、垂直方向の相互接続のための第１のレベルの「着地面」を形成する。
【００４２】
図２に示されるように、各ＮＡＮＤストリング２０４は、交互導体／誘電体スタック２１０を通って延びるチャネル構造２１８を含むことができる。チャネル構造２１８は、半導体材料（例えば、半導体チャネル２２０）及び誘電材料（例えば、メモリフィルム２２２）で充填されるチャネル穴を含むことができる。いくつかの実施形態では、半導体チャネル２２０は、アモルファスシリコン、ポリシリコン、又は、単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム２２２は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、及び、ブロッキング層を含む複合層である。各々のＮＡＮＤストリング２０４は、円柱形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル２２０、トンネル層、記憶層、及び、ブロッキング層は、柱の中心から外面に向かってこの順序で配置されている。トンネル層は、酸化シリコン、窒化シリコン、又は、それらの任意の組合せを含むことができる。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、又は、それらの任意の組合せを含むことができる。ブロッキング層は、酸化シリコン、窒化シリコン、高誘電率（高ｋ）誘電体、又は、それらの任意の組合せを含むことができる。
【００４３】
いくつかの実施形態では、ＮＡＮＤストリング２０４は、ＮＡＮＤストリング２０４用の複数の制御ゲート（各々がワード線の一部である）を含む。交互導体／誘電体スタック２１０の導体層２０６は、ＮＡＮＤストリング２０４のメモリセル用の制御ゲートとして機能することができる。導体層２０６は、複数のＮＡＮＤストリング２０４用の複数の制御ゲートを含むことができ、階段構造２１２で終わるワード線として横方向に延びることができる。
【００４４】
一部の実施形態では、ＮＡＮＤストリング２０４は、垂直方向のそれぞれの端部にエピタキシャルプラグ２２４及びエッチング停止プラグ２２６を含む。エピタキシャルプラグ２２４及びエッチング停止プラグ２２６の各々は、チャネル構造２１８のそれぞれの端部に接触することができる。エピタキシャルプラグ２２４は、基板２０２からエピタキシャル成長するシリコンなどの半導体材料を含むことができる。エピタキシャルプラグ２２４は、ＮＡＮＤストリング２０４のソース選択ゲートによって制御されるチャネルとして機能することができる。エッチング停止プラグ２２６は、ＮＡＮＤストリング２０４の上端にあり、チャネル構造２１８に接触することができる（例えば、チャネル構造２１８の上端に）。本明細書で使用される場合、構成要素（例えば、ＮＡＮＤストリング２０４）の「上端」は、ｙ方向において基板２０２からさらに離れた端であり、構成要素（例えば、ＮＡＮＤストリング２０４）の「下端」は、基板２０２が３Ｄメモリデバイス２００の最下平面に位置するとき、ｙ方向において基板２０２により近い端部である。
【００４５】
エッチング停止プラグ２２６は、半導体材料（例えば、ポリシリコン）又は導体材料（例えば、金属）を含むことができる。いくつかの実施形態では、エッチング停止プラグ２２６は、チタン／窒化チタン（バリア層としてのＴｉ／ＴｉＮ）及びＷ（導体として）で満たされた開口部を含む。３Ｄメモリデバイス２００の製造中にチャネル構造２１８の上端を覆うことによって、エッチング停止プラグ２２６は、酸化シリコン及び窒化シリコンなどのチャネル構造２１８に充填された誘電体のエッチングを防ぐエッチング停止層として機能できる。いくつかの実施形態では、エッチング停止プラグ２２６は、ＮＡＮＤストリング２０４のドレインとして機能する。
【００４６】
いくつかの実施形態では、アレイデバイスは、スリット構造２２８をさらに含む。各々のスリット構造２２８は、交互導体／誘電体スタック２１０を通って垂直に延びることができる。スリット構造２２８は、交互導体／誘電体スタック２１０を複数のブロックに分離するために横方向に延びることもできる。スリット構造２２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料で満たされたスリットを含むことができる。スリット構造２２８は、充填導体材料と交互導体／誘電体スタック２１０との間に任意の適切な誘電体材料を有する誘電体層をさらに含み、交互導体／誘電体スタック２１０内の周囲の導体層２０６から充填導体材料を電気的に絶縁することができる。結果として、スリット構造２２８は、３Ｄメモリデバイス２００を複数のメモリブロック及び／又はメモリフィンガーに分離することができる（例えば、平面図で図１Ａから図１Ｃに示されるように）。
【００４７】
いくつかの実施形態では、スリット構造２２８は、同じアレイ共通ソースを共有する同じメモリブロック又は同じメモリフィンガー内のＮＡＮＤストリング２０４のソースコンタクトとして機能する。したがって、スリット構造２２８は、複数のＮＡＮＤストリング２０４の「共通ソースコンタクト」と呼ぶことができる。いくつかの実施形態では、基板２０２は、ドープ領域２３０（所望のドーピングレベルのｐ型又はｎ型ドーパントを含む）を含み、スリット構造２２８の下端は、基板２０２のドープ領域２３０に接触している。したがって、スリット構造２２８は、ドープ領域２３０によってＮＡＮＤストリング２０４に電気的に接続することができる。
【００４８】
図２に示されるように、交互導体／誘電体スタック２１０は、交互層スタック２１６の一部であり得、それは、基板２０２上の交互誘電体スタック２１４も含み得る。交互誘電体スタック２１４は、複数の誘電体層対、例えば、第１の誘電体層２３２と、第１の誘電体層２３２とは異なる第２の誘電体層２３４との交互スタックを含むことができる。いくつかの実施形態では、第１の誘電体層２３２及び第２の誘電体層２３４はそれぞれ、窒化シリコン及び酸化シリコンを含む。交互誘電体スタック２１４の第１の誘電体層２３２は、交互導体／誘電体スタック２１０の誘電体層２０８と同じであり得る。いくつかの実施形態では、交互誘電体スタック２１４の誘電体層対の数は、交互導体／誘電体スタック２１０の導体／誘電体対の数と同じである。
【００４９】
いくつかの実施形態では、３Ｄメモリデバイス２００は、交互層スタック２１６を通って垂直に延びるバリア構造２３５を含む。バリア構造２３５は、横方向に交互層スタック２１６を交互導体／誘電体スタック２１０と交互誘電体スタック２１４とに分離できる。すなわち、バリア構造２３５は、交互導体／誘電体スタック２１０と交互誘電体スタック２１４との間の境界になり得る。交互誘電体スタック２１４は、少なくともバリア構造２３５によって横方向に囲まれ得る。いくつかの実施形態では、バリア構造２３５は、交互誘電体スタック２１４を完全に囲むために、平面図では閉じた形状（例えば、長方形、正方形、円形など）である。図１Ａに示されるように、バリア構造１２４は、ＴＡＣ領域１２０の交互誘電体スタックを完全に囲むために平面図では長方形である。いくつかの実施形態では、バリア構造２３５は、平面図では閉じた形状ではないが、交互層スタック２１６の１つ以上の縁部と共に交互誘電体スタック２１４を囲むことができる。例えば、図１Ｂ及び図１Ｃに示されるように、バリア構造１２４は、３Ｄメモリデバイスの端部と共に、ＴＡＣ領域１２０の交互誘電体スタックを囲む。
【００５０】
図２に示されるように、３Ｄメモリデバイス２００は、交互の誘電体スタック２１４を通って各々が垂直に延びるＴＡＣ２３６をさらに含む。ＴＡＣ２３６は、複数の誘電体層対を含む少なくともバリア構造２３５によって横方向に囲まれた領域内にのみ形成することができる。すなわち、ＴＡＣ２３６は、誘電体層（例えば、第１の誘電体層２３２及び第２の誘電体層２３４）を通って垂直に延びることができるが、いかなる導体層（例えば、導体層２０６）も通らない。各々のＴＡＣ２３６は、交互誘電体スタック２１４の厚さ全体にわたって延びることができる（例えば、垂直方向の全ての誘電体層対）。いくつかの実施形態では、ＴＡＣ２３６は、基板２０２の少なくとも一部を通ってさらに延びる。
【００５１】
ＴＡＣ２３６は、相互接続経路を短縮して、電力バスの一部などの３Ｄメモリデバイス２００との間で電気信号を運ぶことができる。いくつかの実施形態では、ＴＡＣ２３６は、３Ｄメモリデバイス２００と周辺デバイス（例えば、ＣＭＯＳチップ上、図示せず）との間、及び／又は、ＢＥＯＬ相互接続（図示せず）と周辺デバイスとの間の電気接続を提供できる。ＴＡＣ２３６は、交互層スタック２１６に機械的支持を提供することもできる。各々のＴＡＣ２３６は、交互誘電体スタック２１４を通る垂直開口部を含むことができ、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料で充填される。いくつかの実施形態では、ＴＡＣ２３６は、交互の誘電体スタック２１４（誘電体層に囲まれている）に形成され、ＴＡＣ２３６と交互誘電体スタック２１４との間の追加の誘電体層は、絶縁目的に不要である。
【００５２】
いくつかの実施形態では、３Ｄメモリデバイス２００は、ＮＡＮＤストリング２０４、スリット構造２２８、及び、階段構造２１２内のワード線２０６など、本明細書で開示される様々なメモリアレイ構造と接触する複数のローカルコンタクトを含む。これらのコンタクトは、メモリアレイ構造と直接接触しているため、本明細書では「ローカルコンタクト」と称される。図２に示されるように、ローカルコンタクトは、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、ワード線コンタクト２４２を含むことができる。ＴＡＣ２３６はまた、本開示においてローカルコンタクトと見なされ得る。本明細書で使用される「コンタクト」という用語は、垂直相互接続アクセス（例えば、ビア）及び横方向ライン（例えば、相互接続線）を含む任意の適切なタイプの相互接続を広く含むことができる。
【００５３】
いくつかの実施形態では、各々のローカルコンタクトの端部（例えば、上端）は、例えば、ローカルコンタクトが形成される誘電体層の上面の上で、互いに同一面にある。各々のローカルコンタクトの別の端部（例えば下端）は、それぞれのメモリアレイ構造と接触していてもよい。例えば、ＮＡＮＤストリングコンタクト２３８の下端は、ＮＡＮＤストリング２０４のエッチング停止プラグ２２６に接触することができ、スリット構造コンタクト２４０の下端は、スリット構造２２８の上端に接触することができる。各々のワード線コンタクト２４２の下端は、階段構造２１２のそれぞれのレベルの上部導体層２０６（ワード線）に接触することができる。各々のローカルコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、又は、それらの任意の組合せを含むが、それらに限定されない導体材料で満たされた開口部（例えば、ビアホール又はトレンチ）を含むことができる。以下で詳細に説明するように、ローカルコンタクトの一部又は全てを単一のコンタクト形成プロセスで同時に形成することができる。
【００５４】
図２に示されるように、ローカルコンタクトに加えて、３Ｄメモリデバイス２００は、その相互接続構造の一部として、コンタクト層２４４及び相互接続導体層２４６をさらに含む。コンタクト層２４４は、誘電体層、及び、誘電体層内の複数のコンタクト２４８（例えば、ビア）を含むことができる。相互接続導体層２４６は、コンタクト層２４４上に形成することができ、誘電体層、及び、誘電体層内の複数のコンタクト２５０（例えば、相互接続線）を含むことができる。ローカルコンタクト、コンタクト層２４４のコンタクト２４８、及び、相互接続導体層２４６のコンタクト２５０は、本明細書では、３Ｄメモリデバイス２００の相互接続構造と総称することができる。
【００５５】
いくつかの実施形態では、コンタクト層２４４内の各々のコンタクト２４８の端部（例えば、上端）は、例えば、コンタクト２４８が形成される誘電体層の上面上で、互いに同一面にあり、コンタクト層２４４内の各コンタクト２４８の別の端部（例えば、下端）は、例えば、コンタクト層２４４内の誘電体層の底面上で互いに同一面にある。各コンタクト２４８の下端は、それぞれのローカルコンタクトの上端に接触することができる。各々のコンタクト２４８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料で満たされた開口部（例えば、ビアホール）を含むことができる。以下で詳細に説明するように、全てのコンタクト２４８を単一のコンタクト形成プロセスで同時に形成することができる。
【００５６】
いくつかの実施形態では、相互接続導体層２４６内の各々のコンタクト２５０の端部（例えば、上端）は、例えば、コンタクト２５０が形成される誘電体層の上面で互いに同一面にあり、相互接続導体層２４６の各々のコンタクト２５０の別の端部（例えば、下端）は、例えば、相互接続導体層２４６の誘電体層の底面上で互いに同一面にある。各々のコンタクト２５０の下端は、それぞれのコンタクト２４８の上端と接触することができる。各々のコンタクト２５０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料で満たされた開口部（例えば、トレンチ）を含むことができる。以下に詳細に説明するように、全てのコンタクト２５０は、単一のコンタクト形成プロセスで同時に形成することができる。
【００５７】
いくつかの実施形態では、相互接続導体層２４６のコンタクト２５０は、対応するコンタクト２４８及びＮＡＮＤストリングコンタクト２３８によってそれぞれＮＡＮＤストリング２０４に電気的に接続され、対応するＮＡＮＤストリング２０４を個別にアドレス指定するビットライン２５２を含む。スリット構造２２８（ソースコンタクト）に電気的に接続されたソースライン、ＴＡＣ２３６に電気的に接続された相互接続線、及び、階段構造２１２のワード線２０６に電気的に接続された相互接続線をさらに含むことができる。３Ｄメモリデバイス２００の相互接続層の数が図２の例によって限定されないことが理解されるべきである。３Ｄメモリデバイス２００の所望の相互接続構造を提供するために、コンタクトを備えた追加の相互接続層を形成することができる。
【００５８】
図３は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法３００のフローチャートである。図４から図１０は。本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。図３から図１０に示された３Ｄメモリデバイスの例は、図２に示された３Ｄメモリデバイス２００である。方法３００に示された動作は網羅的ではなく、図示された動作の前、後又は間に他の動作を実行できることを理解されたい。
【００５９】
図３を参照すると、方法３００は、交互誘電体スタックが基板上に形成される動作３０２で開始する。基板は、シリコン基板であり得る。図４に示されるように、交互誘電体スタック２１４は、基板２０２に形成される。複数の第１の誘電体層２３２及び第２の誘電体層２３４の対を基板２０２に形成して、交互誘電体スタック２１４を形成することができる。いくつかの実施形態では、各々の誘電体層対は、窒化シリコン及び酸化シリコンの層を含む。交互誘電体スタック２１４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又は、それらの任意の組合せを含むが、これらに限定されない１つ以上の薄膜堆積プロセスによって形成することができる。
【００６０】
方法３００は、図３に示されるように、交互の誘電体スタックに階段構造が形成される動作３０４に進む。いくつかの実施形態では、交互誘電体スタック２１４の少なくとも片側（横方向）でトリムエッチングプロセスを実行して、複数レベルの階段構造を形成することができる。各々のレベルは、第１の誘電体層２３２及び第２の誘電体層２３４が交互になった１つ以上の誘電体層対を含むことができる。
【００６１】
方法３００は、図３に示されるように、チャネル構造及びバリア構造が形成される動作３０６に進む。チャネル構造及びバリア構造の各々は、交互誘電体スタックを通って垂直に延びることができる。図４に示されるように、チャネル構造２１８は、交互誘電体スタック２１４を通して形成される。いくつかの実施形態では、エピタキシャルプラグ２２４は、基板２０２からの単結晶シリコンのエピタキシャル成長によって形成される。チャネル構造２１８は、エピタキシャルプラグ２２４上に形成することができる。
【００６２】
いくつかの実施形態では、チャネル構造２１８を形成する製造方法は、例えば、湿式エッチング及び／又は乾式エッチングによって、交互誘電体スタック２１４を通って垂直に延びるチャネル穴を形成することをさらに含む。いくつかの実施形態では、チャネル構造２１８を形成する製造方法は、半導体チャネル２２０と交互誘電体スタック２１４の誘電体層対との間に半導体チャネル２２０及びメモリフィルム２２２を形成することをさらに含む。半導体チャネル２２０は、ポリシリコンなどの半導体材料を含むことができる。メモリフィルム２２２は、トンネル層、記憶層及びブロッキング層の組合せ等の複合誘電体層であり得る。
【００６３】
トンネル層は、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、それらの任意の組合せを含むが、これらに限定されない誘電材料を含むことができる。半導体チャネルからの電子又は正孔は、トンネル層を介して記憶層にトンネルできる。記憶層は、メモリ動作のために電荷を貯蔵するための材料を含むことができる。記憶層材料には、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンの組合せ、又は、それらの任意の組合せが含まれるが、これらに限定されない。ブロッキング層は、酸化シリコン又は酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）の組合せを含むが、これらに限定されない誘電体材料を含むことができる。ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）層などの高ｋ誘電体層をさらに含むことができる。半導体チャネル２２０及びメモリフィルム２２２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又は、それらの任意の組合せなどの１つ以上の薄膜堆積プロセスによって形成することができる。
【００６４】
いくつかの実施形態では、バリア構造２３５を形成する製造方法は、チャネル構造２１８を形成する製造方法と同様に同時に実行され、それにより、製造の複雑さとコストを低減する。チャネル構造２１８及びバリア構造２３５の開口部が交互誘電体スタック２１４を通して形成された後、１つ以上の薄膜堆積プロセスを実行して、チャネル構造２１８及びバリア構造２３５の開口部を同時に満たすことができる。結果として、ポリシリコン、酸化シリコン、窒化シリコン、及び、高ｋ誘電体など、チャネル構造２１８を満たす材料の１つ以上を含むことができる。いくつかの実施形態では、バリア構造２３５は、酸化シリコン及び窒化シリコンで充填されている。いくつかの実施形態では、チャネル構造２１８を充填する材料とは異なる材料でバリア構造２３５を充填できるように、チャネル構造２１８及びバリア構造２３５は異なる製造段階で形成されることが理解される。バリア構造２３５を形成することによって、交互誘電体スタック２１４は、少なくともバリア構造２３５によって横方向に囲まれた内側領域４０２（いくつかの実施形態では交互誘電体スタック２１４の端部と関連する）と、チャネル構造２１８が形成される外側領域４０４との２つの領域に分けることができる。
【００６５】
いくつかの実施形態では、ダミーチャネル構造（図４から図１０には図示せず、例えば図１Ａから図１Ｂのダミーチャネル構造１２２）は、チャネル構造２１８と同時に形成される。ダミーチャネル構造は、交互層スタックを通して垂直に延びることができ、チャネル構造２１８の材料と同じ材料で充填することができる。チャネル構造２１８とは異なり、３Ｄメモリデバイスの他の構成要素との電気的接続を提供するためにダミーチャネル構造上にコンタクトが形成されない。したがって、ダミーチャネル構造は、３Ｄメモリデバイスのメモリセルを形成するために使用することができない。
【００６６】
方法３００は、図３に示されるように、エッチング停止層がチャネル構造上に形成される動作３０８に進む。図５に示されように、各々のチャネル構造２１８にリセス５０２が形成される。リセス５０２は、誘電体層（例えば、酸化シリコン層）及びチャネル構造２１８の上部の湿式エッチング及び／又は乾式エッチングにより形成できる。図６に示されるように、エッチング停止層２２６（本明細書では各々のチャネル構造２１８の「エッチング停止プラグ」と呼ぶ）は、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の適切なプロセス、又は、それらの組合せなどの１つ以上の薄膜堆積プロセスを使用してリセス５０２を充填することによって、チャネル構造２１８上に形成される。いくつかの実施形態では、リセス５０２を充填するためにポリシリコンが堆積され、続いてＣＭＰプロセスが行われて過剰なポリシリコンが除去され、上部誘電体層の上面が平坦化される。いくつかの実施形態では、Ｔｉ／ＴｉＮ／Ｗなどの複合金属層を堆積させてリセス５０２を充填し、続いてＣＭＰプロセスにより過剰な金属層を除去し、上部誘電体層の上面を平坦化する。
【００６７】
方法３００は、図３に示されるように、スリットが形成され、交互誘電体スタックの一部の第１の誘電体層が、スリットを通して導体層に置き換えられる動作３１０に進む。例えば、スリット構造２２８のスリット（図７に示す）は、外側領域４０４（例えば、図６に示されるように）の交互誘電体スタック２１４を介して誘電体（例えば、酸化シリコン及び窒化シリコン）の湿式エッチング及び／又は乾式エッチングによって最初に形成される。いくつかの実施形態では、次いで、例えばスリットを通したイオン注入及び／又は熱拡散によって、各々のスリットの下の基板２０２にドープ領域２３０が形成される。いくつかの実施形態によれば、ドープ領域２３０が、例えばスリットの形成前の初期の製造段階で形成され得ることが理解される。
【００６８】
いくつかの実施形態では、形成されたスリットは、交互誘電体スタック２１４の外側領域４０４で第２の誘電体層２３４（図６に示される。例えば、窒化シリコン）を導電層２０６（図７に示される。例えば、Ｗ）で置換するゲート置換プロセス（「ワード線置換」プロセスとしても知られる）に使用される。図７に示されるように、ゲート置換は、バリア構造２３５の形成により、交互誘電体スタック２１４の外側領域４０４でのみ起こり、内側領域４０２では起こらない。バリア構造２３５は、交互誘電体スタック２１４の内側領域４０２の第２の誘電体層２３４（例えば、窒化シリコン）のエッチングを防ぐことができる。なぜなら、バリア構造２３５は、ゲート置換プロセスのエッチング段階ではエッチングできない材料で充填されているからである。その結果、ゲート置換プロセスの後、図１から図６の誘電体スタック２１４は、外側領域４０４に交互導体／誘電体スタック２１０を含み、内側領域４０２に交互誘電体スタック２１４を含む交互層スタック２１６になる。導体層２０６との第２の誘電体層２３４の置換は、第１の誘電体層２３２（例えば、酸化シリコン）に選択的である第２の誘電体層２３４（例えば、窒化シリコン）を湿式エッチングし、導体層２０６（例えば、Ｗ）でその構造体を充填することによって実行することができる。導体層２０６は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、又は、それらの任意の組合せによって充填することができる。導体層２０６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料を含むことができる。ゲート交換後、ＮＡＮＤストリング２０４を形成することができ、その各々は、チャネル構造２１８、エピタキシャルプラグ２２４、各々のエッチング停止プラグ２２６、及び、複数の制御ゲート及び選択ゲート（例えば、周囲の導体層２０６）を含み得る。
【００６９】
方法３００は、図３に示されるように、スリット構造が形成される動作３１２に進む。図７に示されるように、スリット構造２２８は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、又は、それらの任意の組合せにより導体材料をスリットに充填（例えば、堆積）することにより形成できる。スリット構造２２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又は、それらの任意の組合せを含むが、これらに限定されない導体材料を含むことができる。いくつかの実施形態では、絶縁目的のために、スリット構造２２８の導体材料と交互導体／誘電体スタック２１０のスリット構造２２８を囲む導体層２０６との間に誘電体層（例えば、酸化シリコン層）が最初に形成される。スリット構造２２８の下端は、ドープ領域２３０に接触することができる。いくつかの実施形態では、スリット構造２２８は、基板２０２のドープ領域２３０によってＮＡＮＤストリング２０４に電気的に接続されるソースコンタクトとして機能する。図７に示されるように、いくつかの実施形態では、各々のスリット構造２２８の上端は、各々のエッチング停止プラグ２２６の上端（例えば、エッチング停止プラグ２２６及びスリット構造２２８が形成される誘電体層の上面）と同一面にある。
【００７０】
方法３００は、図３に示されるように、複数の第１のコンタクト（例えば、ローカルコンタクト）が形成される動作３１４に進む。図８に示されるように、誘電体層８０２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又は、それらの任意の組合せなどの１つ以上の薄膜堆積プロセスによって形成され得る。誘電体層８０２は、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、それらの任意の組合せを含むが、これらに限定されない誘電体材料を含むことができる。ローカルコンタクト（ＮＡＮＤストリングコンタクト２３８、ゲートスリットコンタクト２４０、及び、上部ワードラインコンタクト２４２−１を含む）は、最初に垂直開口部をエッチングし（例えば、湿式エッチング及び／又は乾式エッチングにより）、続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又は、それらの組合せを使用して、開口部を導体材料で充填することにより誘電体層８０２を介して形成され得る。ローカルコンタクトを充填するために使用される導体材料には、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又は、それらの任意の組合せが含まれるが、これらに限定されない。いくつかの実施形態では、他の導体材料は、開口部に充填されて、バリア層、接着層、及び／又は、シード層として機能する。ローカルコンタクトの開口部を形成するための誘電体層のエッチングは、様々な材料でのエッチストップにより制御できる。例えば、ＮＡＮＤストリングコンタクト２３８の場合、半導体及び／又は金属材料で充填されたエッチング停止層２２６は、チャネル構造２１８へのさらなるエッチングを防ぐことができる。ゲートスリットコンタクト２４０及び上部ワード線コンタクト２４２−１に関して、誘電体層のエッチングは、スリット構造２２８及びワード線２０６の上端に達すると停止する。
【００７１】
図８に示すように、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、１つ以上の上部ワード線コンタクト２４２−１は、誘電体層８０２の上面に近い（すなわち、他のワード線コンタクト２４２と比較して長さが短い）。ＮＡＮＤストリングコンタクト２３８の下端は、エッチング停止プラグ２２６の上端に接触することができ、スリット構造コンタクト２４０の下端は、スリット構造２２８の上端に接触することができる。図８はまた、ゲート置換後の各々のレベルに導体層２０６を備えた階段構造２１２を示している。各々の上部ワード線コンタクト２４２−１の下端は、階段構造２１２の１つのレベルの対応する導体層２０６（ワード線）に接触することができる。
【００７２】
ローカルコンタクト（ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、上部ワードラインコンタクト２４２−１を含む）は、同じコンタクト形成プロセスで同時に形成することができる。コンタクト形成プロセスが、複数のプロセス、例えば、フォトリソグラフィ、エッチング、薄膜堆積、及び、ＣＭＰを含むことができることが理解される。一部の実施形態では、コンタクト形成プロセスの各々のプロセスは、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、上部ワードラインコンタクト２４２−１の全てに対して一度だけ実行される必要がある。例えば、単一のリソグラフィプロセスを実行して、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、上部ワードラインコンタクト２４２−１の全ての開口部のマスクをパターニングすることができる。単一のエッチングプロセスを実行して、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、上部ワードラインコンタクト２４２−１の全ての開口部をエッチングすることができる。単一の堆積プロセスを実行して、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、及び、上部ワード線コンタクト２４２−１の全ての開口部を同じ導体材料で満たすことができる。
【００７３】
図９に示されるように、いくつかの実施形態では、ローカルコンタクトの第１の組（図８に示されるようにＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、上部ワードラインコンタクト２４２−１を含む）を形成した後、ＴＡＣ２３６及び基板２０２に近い（すなわち、上部ワード線コンタクト２４２−１と比較してより長い長さを有する）下部ワード線コンタクト２４２−２を含むローカルコンタクトの第２の組を形成する。ＴＡＣ２３６及び下部ワード線コンタクト２４２−２は、最初に垂直開口部をエッチングし（例えば、湿式エッチング及び／又は乾式エッチングによって）、続いてＡＬＤ、ＣＶＤ、ＰＶＤ、他の適切なプロセス、又は、それらの組合せを用いて開口部を導電体で充填することによって誘電体層８０２を介して形成される。ローカルコンタクトの充填に使用される導体材料には、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又は、それらの任意の組合せが含まれるが、これらに限定されない。いくつかの実施形態では、他の導体材料も使用して開口部を充填し、バリア層、接着層、及び／又は、シード層として機能する。
【００７４】
ＴＡＣ２３６は、交互誘電体スタック２１４の厚さ全体をエッチングすることによって形成することができる。交互誘電体スタック２１４は、酸化シリコン及び窒化シリコンなどの誘電体の交互層を含むので、ＴＡＣ２３６の開口部は、誘電材料の深掘りエッチングによって（たとえば、深掘り反応性イオンエッチング（ＤＲＩＥ）プロセス又は他の適切な異方性エッチングプロセスによって）形成することができる。いくつかの実施形態では、ゲート置換後にＴＡＣ２３６が形成されるが、ゲート置換プロセスの影響を受けない（交互導体／誘電体スタック２１０に変化しない）交互誘電体スタック２１４の領域を確保することによって、ＴＡＣ２３６は、依然として誘電体層を通して（導体層を通過せずに）形成され、それは、製造プロセスを簡素化し、コストを削減する。さらに、ＴＡＣ２３６は、ゲート置換後でも比較的容易に形成できるため、ＴＡＣ２３６は、同じコンタクト形成プロセスで他のローカルコンタクトの一部又は全てとともに形成して、製造の複雑さ及びコストをさらに削減できる。
【００７５】
いくつかの実施形態では、ＴＡＣ２３６の下端は、基板２０２に接触することができる。図９に示されるように、ＴＡＣ２３６は、基板２０２の少なくとも一部を通ってさらに延びることができる。各々の下部ワード線コンタクト２４２−２の下端は、階段構造２１２の１つのレベルの対応する導体層２０６（ワード線）に接触することができる。すべてのローカルコンタクトの上端（図８及び図９で形成されたローカルコンタクトの第１及び第２の組の両方を含む）は、誘電体層８０２の上面で互いに同一面になることができる。ローカルコンタクトの第２の組（ＴＡＣ２３６及び上部ワード線コンタクト２４２−２を含む）は、ローカルコンタクトの第１の組の形成後、同じコンタクト形成プロセスで同時に形成することができる。すなわち、全てのローカルコンタクト（ローカルコンタクトの第１及び第２の組の両方を含む）は、図８及び図９に示されるような２つのコンタクト形成プロセスで形成され得る。
【００７６】
いくつかの実施形態では、全てのローカルコンタクト（ローカルコンタクトの第１及び第２の組の両方を含む）は、単一のコンタクト形成プロセスで同時に形成できることが理解される。すなわち、図８及び図９に示された２つのコンタクト形成プロセスは、単一のコンタクト形成プロセスに組み合わせることができる。いくつかの実施形態では、コンタクト形成プロセスの各々のプロセスは、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、ＴＡＣ２３６、上部ワードラインコンタクト２４２−１、及び、下部ワードラインコンタクト２４２−２の全てに対して一度実行される必要がある。例えば、単一のリソグラフィプロセスを実行して、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、ＴＡＣ２３６、並びに、上部及び下部ワードラインコンタクト２４２−１及び２４２−２の全ての開口部のマスクをパターニングすることができる。単一のエッチングプロセスを実行して、ＮＡＮＤストリング接点２３８、スリット構造接点２４０、ＴＡＣ２３６、並びに、上部及び下部ワード線接点２４２−１及び２４２−２の全ての開口部をエッチングすることができる。単一の堆積プロセスを実行して、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、ＴＡＣ２３６、並びに、上部及び下部ワードラインコンタクト２４２−１及び２４２−２の両方の開口部を全て同じ導体材料で充填することができる。
【００７７】
方法３００は、図３に示されるように、コンタクト層に複数の第２のコンタクトが形成される動作３１６に進む。図１０に示されるように、コンタクト層２４４（誘電体層１００２及びコンタクト２４８を含む）は、誘電体層８０２の上に形成される。各々のコンタクト２４８の上端は、誘電体層１００２の上面で互いに同一面にあり得、各々のコンタクト２４８の下端は、誘電体層１００２の底面で互いに同一面にあり得る。誘電体層１００２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又は、それらの任意の組合せなどの１つ以上の薄膜堆積プロセスによって形成することができる。誘電体層１００２は、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、それらの任意の組合せを含むが、これらに限定されない誘電体材料を含むことができる。コンタクト２４８は、最初に垂直開口部をエッチングし（例えば、湿式エッチング及び／又は乾式エッチングによって）、続いてＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又は、任意の組合せを用いて導体材料で開口部を充填することによって誘電体層１００２を介して形成される。コンタクト２４８を充填するために使用される導体材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又は、それらの任意の組合せを含むことができるが、これらに限定されない。いくつかの実施形態では、他の導体材料を使用して開口部を充填し、バリア層、接着層、及び／又は、シード層として機能する。
【００７８】
図１０に示すように、各々のコンタクト２４８の下端は、対応するローカルコンタクト、例えば、ＮＡＮＤストリングコンタクト２３８、スリット構造コンタクト２４０、ＴＡＣ２３６、又は、ワードラインコンタクト２４２の上端に接触することができる。いくつかの実施形態では、コンタクト層２４４のコンタクト２４８は、同じコンタクト形成プロセスで同時に形成することができる。いくつかの実施形態では、各々のコンタクト２４８は、ビアであり、コンタクト層２４４は、３Ｄメモリデバイス２００の相互接続構造の「Ｖ０」レベルと呼ぶことができる。
【００７９】
方法３００は、図３に示されるように、相互接続導体層に複数の第３のコンタクトが形成される動作３１８に進む。図１０に示されるように、相互接続導体層２４６（誘電体層１００４及びコンタクト２５０を含む）は、コンタクト層２４４に形成される。各々のコンタクト２５０の上端は、誘電体層１００４の上面で互いに同一面にあり得、各々のコンタクト２５０の下端は、誘電体層１００４の底面で互いに同一面であり得る。誘電体層１００４は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又は、それらの任意の組合せなどの１つ以上の薄膜堆積プロセスによって形成され得る。誘電体層１００４は、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、それらの任意の組合せを含むが、これらに限定されない誘電体材料を含むことができる。コンタクト２５０は、最初に垂直開口部をエッチングし（例えば、湿式エッチング及び／又は乾式エッチングによって）、続いてＡＬＤ、ＣＶＤ、ＰＶＤ、他の適切なプロセス、又は、任意の組合せを使用して開口部を導体材料で充填することによって誘電体層１００４を介して形成することができる。コンタクト２５０を充填するために使用される導体材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又は、それらの任意の組合せを含むことができるが、これらに限定されない。いくつかの実施形態では、他の導体材料を使用して開口部を充填し、バリア層、接着層、及び／又は、シード層として機能する。
【００８０】
図１０に示されるように、各々のコンタクト２５０の下端は、コンタクト層２４４内の対応するコンタクト２４８の上端に接触することができ、各々のコンタクト２５０は、ＮＡＮＤストリング２０４、スリット構造２２８、基板２０２、及び、ワードラインなどの対応するメモリアレイ構造に電気的に接続することができる。いくつかの実施形態では、相互接続導体層２４６内の全てのコンタクト２５０は、同じコンタクト形成プロセスで同時に形成することができる。いくつかの実施形態では、各々のコンタクト２５０は、相互接続線であり、相互接続導体層２４６は、３Ｄメモリデバイス２００の相互接続構造の「Ｍ０」レベルと呼ぶことができる。いくつかの実施形態では、コンタクト２４８及びコンタクト２５０は、Ｃｕコンタクトを形成するためのデュアルダマシンプロセスなどのシングルコンタクト形成プロセスで形成される。それにもかかわらず、図８及び図９に示されるように、ローカルコンタクト並びにコンタクト２４８及び２５０を含む相互接続構造は、限られた数の製造段階で形成され、製造の複雑さ及びコストを低減することができる。
【００８１】
図１１は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法１１００のフローチャートである。図１１で説明される３Ｄメモリデバイスの例は、図２に示される３Ｄメモリデバイス２００である。方法１１００に示された動作は網羅的ではなく、図示された動作の何れかの前、後又は間に他の動作を実行できることを理解されたい。
【００８２】
図１１を参照すると、方法１１００は、交互導体／誘電体スタックが形成される動作１１０２で開始する。交互導体／誘電体スタックは、階段構造を含むことができる。方法１１００は、動作１１０４に進み、ＮＡＮＤストリング及びスリット構造が形成される。ＮＡＮＤストリング及びスリット構造の各々は、交互導体／誘電体スタックを通って垂直に延びることができる。方法１１００は、各々の第１のコンタクトのそれぞれの第１の端部で互いに同一面にある複数の第１のコンタクト（例えば、ローカルコンタクト）が形成される動作１１０６に進む。階段構造、ＮＡＮＤストリング、及び、スリット構造の交互導体／誘電体スタックの第１の導体層の各々は、複数の第１のコンタクトのそれぞれの第２の端部に接触している。方法１１００は、複数の第２のコンタクトを含むコンタクト層が形成される動作１１０８に進む。複数の第２のコンタクトは、各々の第２のコンタクトのそれぞれの第１の端部及びそれぞれの第２の端部で互いに同一面であることができる。複数の第２のコンタクトの各々は、複数の第１のコンタクトのそれぞれの１つに接触することができる。方法１１００は、複数の相互接続線（例えば、ビット線）を含む相互接続導体層が形成される動作１１１０に進む。複数の第２のコンタクトの各々は、複数の相互接続線のそれぞれの１つに接触することができる。
【００８３】
図１２は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための別の例示的な方法１２００のフローチャートである。図１２で説明された３Ｄメモリデバイスの例は、図２に示された３Ｄメモリデバイス２００である。方法１２００に示された動作は網羅的ではなく、図示された動作の前、後又は間に他の動作を実行できることを理解されたい。
【００８４】
図１２を参照すると、方法１２００は、交互層スタックが基板上に形成される操作１２０２で開始する。方法１２００は、バリア構造が形成される動作１２０４に進む。バリア構造は、横方向に、交互層スタックが複数の誘電体層対を含む交互誘電体スタックと、複数の導体／誘電体層対を含む交互導体／誘電体スタックとに分離されるように、交互層スタックを通って垂直に延びることができる。方法１２００は、ＮＡＮＤストリングが形成される動作１２０６に進む。ＮＡＮＤストリングは、交互導体／誘電体スタックを通って垂直に延びることができる。方法１２００は、第１のコンタクトが形成される動作１２０８に進む。第１のコンタクトは、２つの端部を含むことができ、その一方は、ＮＡＮＤストリングに接触することができる。方法１２００は、ＴＡＣが形成される動作１２１０に進む。ＴＡＣは、交互誘電体スタックを通って垂直に延びることができる。ＴＡＣは、第１のコンタクトの端部と同じ高さの端部を含むことができる。
【００８５】
本開示による様々な実施形態は、メモリアレイ用の相互接続構造を備えた３Ｄメモリデバイスを提供する。相互接続構造により、様々なメモリアレイ構造（例えば、ＮＡＮＤストリング、ゲートラインスリット、ワードラインなど）へのコンタクトを限られた数の段階（例えば、単一の段階又は２段階）で製造でき、プロセスの複雑さと製造コストを削減する。いくつかの実施形態では、本明細書に開示される相互接続構造は、上部相互接続導体層にビット線を含み、異なる基板上に形成されたアレイデバイス及び周辺デバイスが向かい合わせでハイブリッドボンディングによって接合される３Ｄメモリアーキテクチャに適している。
【００８６】
さらに、本明細書で開示される相互接続構造は、スタックアレイデバイスと周辺デバイスとの間の垂直相互接続を提供するためのＴＡＣを含むことができ（例えば、電力バス及び金属ルーティング用）、それによって金属レベルを低減し、ダイサイズを縮小する。いくつかの実施形態では、本明細書で開示される相互接続構造のＴＡＣは、交互誘電体層のスタックと比較して、より容易にエッチングされてスルーホールを形成することができる交互誘電体層のスタックを介して形成される。
【００８７】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、基板と、階段構造を含む、基板上の交互層スタックと、交互層スタックを通って垂直に延びるバリア構造とを含む。交互層スタックは、少なくともバリア構造によって横方向に囲まれた複数の誘電体層対を含む交互誘電体スタックと、複数の導体／誘電体層対を含む交互導体／誘電体スタックを含む。メモリデバイスは、交互導体／誘電体スタックを通って各々が垂直に延びるチャネル構造及びスリット構造、チャネル構造の端部上のエッチング停止層、及び、複数の第１のコンタクトをさらに含む。階段構造内の導体層、エッチング停止層、及び、スリット構造の各々は、複数の第１のコンタクトのそれぞれの１つに接触している。
【００８８】
いくつかの実施形態では、３Ｄメモリデバイスは、基板、階段構造を含む、基板上の交互導体／誘電体スタック、交互導体／誘電体スタックを通って各々が垂直に延びるＮＡＮＤストリング及びスリット構造、各々の第１のコンタクトのそれぞれの第１の端部で互いに同一面にある複数の第１のコンタクトを含む。階段構造の交互導体／誘電体スタックの導体層、ＮＡＮＤストリング、及び、スリット構造の各々は、複数の第１のコンタクトのそれぞれの第２の端部に接触している。
【００８９】
いくつかの実施形態では、３Ｄメモリデバイスは、基板、基板上の交互層スタック、及び、交互層スタックを通って垂直に延びるバリア構造を含む。バリア構造は、交互層スタックを横方向に、複数の誘電層対を含む交互誘電体スタックと、複数の導体／誘電層対を含む交互導体／誘電体スタックとに分離する。メモリデバイスはさらに、交互導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリング、交互誘電体スタックを通って垂直に延びるＴＡＣ、及び、ＴＡＣの第１の端部と同一面にある第１の端部と、ＮＡＮＤストリングに接触する第２の端部とを含む第１のコンタクトを含む。
【００９０】
いくつかの実施形態では、ＮＡＮＤメモリデバイスを形成する方法が開示される。交互誘電体スタックは、基板に形成される。交互誘電体スタックは、複数の誘電体層対を含み、各々の対は、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とを含む。第１の階段構造は、交互誘電体スタックに形成される。各々が交互誘電体スタックを通って垂直に延びるチャネル構造及びバリア構造が形成される。バリア構造は、交互誘電体スタックを、少なくともバリア構造によって横方向に囲まれた第１の部分と、第１の階段構造を含む第２の部分とに分離する。エッチング停止層は、チャネル構造の上端に形成される。スリットが形成される。交互誘電体スタックの第２の部分の第１の誘電体層は、複数の導体／誘電体層対を含む交互導体／誘電体スタックを形成するために、スリットを通る導体層で置き換えられる。スリット構造は、スリットに導体を堆積することによって形成される。複数の第１のコンタクトが形成される。第１の階段構造の交互導体／誘電体スタックの第１の導体層、エッチング停止層、及び、スリット構造の各々は、複数の第１のコンタクトの１つに接触している。
【００９１】
いくつかの実施形態では、３Ｄメモリデバイスを形成する方法が開示される。階段構造を含む交互の導体／誘電体スタックが形成される。交互導体／誘電体スタックを通って各々が垂直に延びるＮＡＮＤストリング及びスリット構造が形成される。第１のコンタクトの各々のそれぞれの第１の端部で互いに同一面で複数の第１のコンタクトが形成される。階段構造の交互導体／誘電体スタックの第１の導体層の各々、ＮＡＮＤストリング、及び、スリット構造は、複数の第１のコンタクトのそれぞれの第２の端部に接触している。
【００９２】
いくつかの実施形態では、３Ｄメモリデバイスを形成する方法が開示される。交互層スタックが基板に形成される。交互層スタックを通って垂直に延びるバリア構造が形成され、交互層スタックは、横方向に、複数の誘電体層対を含む交互誘電体スタックと、複数の導体／誘電体層を含む交互導体／誘電体スタックとに分離される。交互導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングが形成される。ＮＡＮＤストリングに接触する第１の端部及び第２の端部を含む第１のコンタクトが形成される。交互誘電体スタックを通って垂直に延びるＴＡＣが形成される。ＴＡＣは、第１のコンタクトの第１の端部と同一面にある第１の端部を含む。
【００９３】
特定の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするので、他の者は、当業者内の知識を適用することによって、本開示の一般的概念から逸脱することなく、過度な実験なしで、そのような特定の実施形態を様々な用途に容易に修正及び／又は適合することができる。したがって、本明細書に示された教示及び案内に基づく、そのような適合及び修正は、開示された実施形態の意味及び均等の範囲内にあると意図される。本明細書中の術語又は専門用語は、説明のためのものであり、限定のためのものではなく、本明細書の術語又は専門用語が教示及び案内に鑑みて当業者によって解釈されるようになっていることを理解されたい。
【００９４】
本開示の実施形態は、特定の機能及びそれらの関係の実施を示す機能的な構成ブロックを用いて上記説明されている。これらの機能的な構成ブロックの境界は説明を簡単にするために本明細書中に任意に定められたものである。特定の機能及びそれらの関係が適切に実行される限り、代替の境界が定められてもよい。
【００９５】
概要及び要約の章は、本発明者によって考えられた１つ又は複数の、しかし必ずしも全部ではない例示的な本開示の実施形態を述べることができ、したがって形はどうであれ本開示及び添付の特許請求の範囲を限定することが意図されるものではない。
【００９６】
本開示の広さ及び範囲は、上記の例示的な実施形態のいずれかによって限定されるべきではなく、添付の特許請求の範囲及びそれの均等物のみにより定められるべきである。
【符号の説明】
【００９７】
１０２  ワード線（ＷＬ）ＴＡＣ領域
１０４  ビット線（ＢＬ）ＴＡＣ領域
１０６  階段ＴＡＣ領域
１１０  ＮＡＮＤストリング領域
１１２  ＮＡＮＤストリング
１１４  スリット構造
１２０  ＴＡＣ領域
１２２  ダミーチャネル構造
１２４  バリア構造
１２６  ＴＡＣ
１３０  上部選択ゲート（ＴＳＧ）階段領域
１３２  ＴＳＧコンタクト
１４０  階段領域
１４２  ワード線コンタクト
２００  ３Ｄメモリデバイス
２０２  基板
２０４  ＮＡＮＤストリング
２０６  導体層
２０８  誘電体層
２１０  交互導体／誘電体スタック
２１２  階段構造
２１４  交互誘電体スタック
２１６  交互層スタック
２１８  チャネル構造
２２０  半導体チャネル
２２２  メモリフィルム
２２４  エピタキシャルプラグ
２２６  エッチング停止プラグ
２２８  スリット構造
２３０  ドープ領域
２３２  誘電体層
２３４  誘電体層
２３５  バリア構造
２３６  ＴＡＣ
２３８  ＮＡＮＤストリングコンタクト
２４０  スリット構造コンタクト
２４２  ワード線コンタクト
２４２−１  上部ワード線コンタクト
２４２−２  下部ワード線コンタクト
２４４  コンタクト層
２４６  相互接続導体層
２４８  コンタクト
２５０  コンタクト
２５２  ビットライン
４０２  内側領域
４０４  外側領域
５０２  リセス
８０２  誘電体層
１００２  誘電体層
１００４  誘電体層
【図１Ａ】
2020513224.tif 000003
【図１Ｂ】
2020513224.tif 000004
【図１Ｃ】
2020513224.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
2020513224.tif 000009
【図６】
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【図７】
2020513224.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2020513224.tif 000016
【手続補正書】
【提出日】令和1年11月5日(2019.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板、
前記基板上の交互層スタックであって、前記交互層スタックが階段構造を含む、交互層スタック、
前記交互層スタックを通って垂直に延びるバリア構造であって、前記交互層スタックが、（ｉ）少なくとも前記バリア構造によって横方向に囲まれた複数の誘電体層対を含む交互誘電体スタック、及び、（ｉｉ）複数の導体／誘電体層対を含む交互導体／誘電体スタックを含む、バリア構造、
各々が前記交互導体／誘電体スタックを通って垂直に延びるチャネル構造及びスリット構造、
前記チャネル構造の端部のエッチング停止層、及び
複数の第１のコンタクトであって、（ｉ）前記階段構造の交互導体／誘電体スタックの導体層、（ｉｉ）前記エッチング停止層、及び、（ｉｉｉ）前記スリット構造の各々が、前記複数の第１のコンタクトの１つに接触している複数の第１のコンタクト
を備える、３次元（３Ｄ）ＮＡＮＤメモリデバイス。
【請求項２】
前記エッチング停止層が、ポリシリコン、チタン、窒化チタン及びタングステンのうちの１つ以上を含む、請求項１に記載のメモリデバイス。
【請求項３】
前記バリア構造が、酸化シリコン及び窒化シリコンを含む、請求項１に記載のメモリデバイス。
【請求項４】
前記交互導体／誘電体スタックを通って垂直に延びるダミーチャネル構造をさらに備える、請求項１に記載のメモリデバイス。
【請求項５】
前記複数の誘電体層対の各々が、酸化シリコン層及び窒化シリコン層を含み、前記複数の導体／誘電体層対の各々が、金属層及び酸化シリコン層を含む、請求項１に記載のメモリデバイス。
【請求項６】
相互接続導体層と、複数の第２のコンタクトを含むコンタクト層とをさらに備え、（ｉ）前記階段構造の交互導体／誘電体スタックの導体層、（ｉｉ）前記チャネル構造、及び、（ｉｉｉ）前記スリット構造の各々が、対応する第１のコンタクト及び前記複数の第２のコンタクトのそれぞれの１つによって前記相互接続導体層に電気的に接続される、請求項１に記載のメモリデバイス。
【請求項７】
少なくとも前記バリア構造によって横方向に囲まれた前記交互誘電体スタックを通って垂直に延びる第３のコンタクトをさらに備える、請求項１に記載のメモリデバイス。
【請求項８】
複数の誘電体層対を含む交互誘電体スタックであって、前記複数の誘電体層対の各々が、第１の誘電体層、及び、前記第１の誘電体層とは異なる第２の誘電体層を含む、交互誘電体スタックを、第１の基板上に形成する段階、
前記交互誘電体スタックに第１の階段構造を形成する段階、
前記交互誘電体スタックを通って垂直に各々が延びるチャネル構造及びバリア構造を形成する段階であって、前記バリア構造が、前記交互誘電体スタックを、少なくとも前記バリア構造によって横方向に囲まれた第１の部分と、前記第１の階段構造を含む第２の部分とに分離する、段階、
前記チャネル構造の上端にエッチング停止層を形成する段階、
複数の導体／誘電体層対を含む交互導体／誘電体スタックを形成するように、スリットを形成し、前記スリットを通じて、前記交互誘電体スタックの第２の部分内の第１の誘電体層を導体層と置き換える段階、
前記スリットに導体を堆積させることによってスリット構造を形成する段階、及び
複数の第１のコンタクトを形成する段階であって、（ｉ）前記第１の階段構造の交互導体／誘電体スタックの第１導体層、（ｉｉ）前記エッチング停止層、及び、（ｉｉｉ）スリット構造の各々が、前記複数の第１のコンタクトの１つに接触している、複数の第１のコンタクトを形成する段階、
を含む、三次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法。
【請求項９】
複数の第２のコンタクトを形成する段階をさらに含み、前記複数の第２のコンタクトの１つが、少なくとも前記バリア構造によって横方向に囲まれた交互誘電体スタックの第１の部分を通って垂直に延び、前記複数の第２のコンタクトの他の１つが、前記第１の階段構造の交互導体／誘電体スタックの第２の導電層に接触している、請求項８に記載の方法。
【請求項１０】
複数の第３のコンタクトを含むコンタクト層、及び、前記コンタクト層の上の相互接続導体層をさらに備え、（ｉ）前記第１の階段構造の交互導体／誘電体スタックの第１の導体層、（ｉｉ）前記チャネル構造、及び、（ｉｉｉ）前記スリット構造の各々が、対応する第１のコンタクト、及び、前記複数の第３のコンタクトのそれぞれの１つによって前記相互接続導体層に電気的に接続される、請求項９に記載の方法。
【請求項１１】
スリットを形成する前に、前記基板にドープ領域を形成する段階をさらに含み、前記スリット構造が、前記ドープ領域に接触している、請求項８に記載の方法。
【請求項１２】
前記バリア構造に隣接する前記交互誘電体スタックに第２の階段構造を形成する段階をさらに含む、請求項８に記載の方法。
【請求項１３】
基板、
前記基板上の交互導体／誘電体スタックであって、前記交互導体／誘電体スタックが階段構造を含む、交互導体／誘電体スタック、
前記交互導体／誘電体スタックを通って各々が垂直に延びるＮＡＮＤストリング及びスリット構造、及び
複数の第１のコンタクトであって、前記第１のコンタクトの各々のそれぞれの第１の端部で互いに同一面にある複数の第１のコンタクトであり、（ｉ）前記階段構造の交互導体／誘電体スタックの導体層、（ｉｉ）前記ＮＡＮＤストリング、及び、（ｉｉｉ）前記スリット構造の各々が、前記複数の第１のコンタクトのそれぞれの第２の端部に接触している、複数の第１のコンタクト
を備える、３次元（３Ｄ）ＮＡＮＤメモリデバイス。
【請求項１４】
複数の第２のコンタクトを含むコンタクト層であって、前記第２のコンタクトの各々のそれぞれの第１の端部及びそれぞれの第２の端部で互いに同一面にある複数の第２のコンタクトを含むコンタクト層をさらに備え、前記複数の第２のコンタクトの各々が、前記複数の第１のコンタクトのそれぞれの１つに接触している、請求項１３に記載のメモリデバイス。
【請求項１５】
複数の相互接続線を含む相互接続導体層をさらに備え、前記複数の第２のコンタクトの各々が、前記複数の相互接続線のそれぞれの１つに接触している、請求項１４に記載のメモリデバイス。
【請求項１６】
前記複数の相互接続線が、対応する第１のコンタクト及び対応する第２のコンタクトによって前記ＮＡＮＤストリングに電気的に接続されたビット線を含む、請求項１５に記載のメモリデバイス。
【請求項１７】
バリア構造、及び
前記バリア構造によって前記交互導体／誘電体スタックから横方向に分離された交互誘電体スタック
をさらに備える、請求項１３に記載のメモリデバイス。
【請求項１８】
前記複数の第１のコンタクトが、前記交互誘電体スタックを通って垂直に延びる貫通アレイコンタクト（ＴＡＣ）を含む、請求項１７に記載のメモリデバイス。
【請求項１９】
前記ＮＡＮＤストリングが、対応する第１のコンタクトに接触するプラグを含む、請求項１３に記載のメモリデバイス。
【請求項２０】
前記プラグが、ポリシリコン及び金属のうちの少なくとも１つを含む、請求項１９に記載のメモリデバイス。
【国際調査報告】
2020513224.tif 000017
2020513224.tif 000018