(57)【要約】三次元ＮＡＮＤメモリシステムおよびその製造方法が開示されている。三次元ＮＡＮＤメモリシステムは、水平層のスタックおよび垂直構造を含み得る。水平層のスタックは、半導体基板上に形成することができる。水平層のスタックは、複数の絶縁層と交互に配置された複数のゲート電極層を含むことができる。ゲート電極層は、絶縁ラインと交互に配置された導電ラインを含むことができる。絶縁ラインは、絶縁材料から形成されてもよい。導電ラインは、Ｗを含む金属から形成される。垂直構造は、水平層のスタックを垂直に貫通することができる。垂直構造は、ブロッキング誘電体層、電荷蓄積層、トンネル誘電体層、および垂直チャネル構造を含むことができる。電荷蓄積層は、ブロッキング誘電体層上に形成されてもよい。トンネル誘電体層は、電荷蓄積層上に形成されてもよい。トンネル誘電体層は、垂直チャネル構造と電荷蓄積層との間に挟まれていてもよい。水平層のスタックとブロッキング誘電体層との間の垂直構造内には、金属窒化物層は存在しない。【選択図】図１
2020505789.tif 000002
【特許請求の範囲】
【請求項１】
三次元ＮＡＮＤの製造方法であって、
絶縁材料を含む第１の材料及び導電材料を含む第２の材料の交互層のスタックを基板上に形成するステップと、
水平層の前記スタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ前記垂直開口部の側壁上の水平層の前記スタックを露出させるステップと、
前記垂直開口部の前記側壁に沿ってブロッキング誘電体層を形成するステップと、
前記垂直開口部内の前記ブロッキング誘電体層上に電荷蓄積層を形成するステップと、
前記垂直開口部内の前記電荷蓄積層上にトンネル誘電体層を形成するステップと、
前記垂直開口部内の前記トンネル誘電体層上に半導体層を形成するステップと、
前記半導体層を覆って前記垂直開口部を絶縁材料で充填するステップと、
前記スタックの上面にワードラインマスクを作成するステップと、
前記スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、
前記トレンチを前記絶縁材料で充填するステップと、
を含む、方法。
【請求項２】
前記半導体層は、多結晶シリコンを含む、請求項１に記載の方法。
【請求項３】
前記第１の材料は、酸化ケイ素を含む、請求項１に記載の方法。
【請求項４】
前記電荷蓄積層は、窒化ケイ素を含む、請求項１に記載の方法。
【請求項５】
前記ブロッキング誘電体層は、酸化アルミニウムを含む、請求項１に記載の方法。
【請求項６】
前記トンネル誘電体層は、酸化ケイ素を含む、請求項１に記載の方法。
【請求項７】
前記第２の材料は、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、およびこれらの組み合わせからなる群から選択される、請求項１に記載の方法。
【請求項８】
前記第２の材料は、Ｗを含む、請求項７に記載の方法。
【請求項９】
前記絶縁材料は、多結晶シリコンを含む、請求項１に記載の方法。
【請求項１０】
前記第１の材料または第２の材料の層は、厚さが約８０ｎｍ未満である、請求項１に記載の方法。
【請求項１１】
前記第１の材料または第２の材料の前記層は、厚さが約７０ｎｍ未満である、請求項１０に記載の方法。
【請求項１２】
前記第１の材料または第２の材料の前記層は、厚さが約６０ｎｍ未満である、請求項１１に記載の方法。
【請求項１３】
前記第１の材料または第２の材料の前記層は、厚さが約５０ｎｍ未満である、請求項１２に記載の方法。
【請求項１４】
前記スタックの前記第２の材料は、前記交互層のスタックの形成後に、完全には除去されない、請求項１に記載の方法。
【請求項１５】
前記スタックの前記第２の材料は、前記交互層のスタックの形成後に、完全には置換されない、請求項１に記載の方法。
【請求項１６】
前記スタックの前記第２の材料は、犠牲材料ではない、請求項１に記載の方法。
【請求項１７】
三次元ＮＡＮＤの製造方法であって、
絶縁材料を含む第１の材料及び導電材料を含む第２の材料の交互層のスタックを基板上に形成するステップと、
水平層の前記スタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ前記垂直開口部の側壁上の水平層の前記スタックを露出させるステップと、
前記垂直開口部を通して前記スタックの前記第２の材料の一部を選択的に除去して凹部を形成するステップと、
前記垂直開口部の前記側壁に沿って酸化物層を形成するステップと、
前記凹部から水平トレンチに半導体材料を充填するステップと、
前記垂直開口部の垂直側壁上の半導体層を除去するステップと、
前記垂直開口部の前記側壁上にトンネル誘電体層を形成するステップと、
前記垂直開口部内の前記トンネル誘電体層上に半導体層を形成するステップと、
前記半導体層を覆って前記垂直開口部を絶縁材料で充填するステップと、
前記スタックの上面にワードラインマスクを作成するステップと、
前記スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、
前記トレンチを前記絶縁材料で充填するステップと、
を含む、方法。
【請求項１８】
前記半導体層は、多結晶シリコンを含む、請求項１７に記載の方法。
【請求項１９】
前記第１の材料は、酸化ケイ素を含む、請求項１７に記載の方法。
【請求項２０】
前記トンネル誘電体層は、酸化ケイ素を含む、請求項１７に記載の方法。
【請求項２１】
前記第２の材料は、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、およびこれらの組み合わせからなる群から選択される、請求項１７に記載の方法。
【請求項２２】
前記第２の材料は、Ｗを含む、請求項１７に記載の方法。
【請求項２３】
前記絶縁材料は、多結晶シリコンを含む、請求項１７に記載の方法。
【請求項２４】
前記第１の材料または第２の材料の層は、厚さが約８０ｎｍ未満である、請求項１７に記載の方法。
【請求項２５】
前記第１の材料または第２の材料の層は、厚さが約７０ｎｍ未満である、請求項１７に記載の方法。
【請求項２６】
前記第１の材料または第２の材料の層は、厚さが約６０ｎｍ未満である、請求項１７に記載の方法。
【請求項２７】
前記第１の材料または第２の材料の層は、厚さが約５０ｎｍ未満である、請求項１７に記載の方法。
【請求項２８】
前記スタックの前記第２の材料は、前記交互層のスタックの形成後に、完全には除去されない、請求項１７に記載の方法。
【請求項２９】
前記スタックの第２の材料は、前記交互層のスタックの形成後に、完全には置換されない、請求項１７に記載の方法。
【請求項３０】
前記スタックの前記第２の材料は、犠牲材料ではない、請求項１７に記載の方法。
【請求項３１】
三次元ＮＡＮＤの製造方法であって、
絶縁材料を含む第１の材料と、導電材料を含む第２の材料であって、スタックの第２の材料が犠牲材料ではなく、交互層のスタックの形成後に、前記スタックの第２の材料が完全には除去または置換されない前記第２の材料との前記交互層のスタックを基板上に形成するステップを含む、方法。
【請求項３２】
第１の材料層は酸化ケイ素を含み、前記第２の材料は金属または金属窒化物を含む、請求項３１に記載の方法。
【請求項３３】
基板上に形成された水平層のスタックであって、複数の絶縁層と交互に配置されており、かつ絶縁ラインと交互に配置された導電ラインを含む、複数のゲート電極層を含む水平層のスタックと、
前記水平層のスタックを垂直に貫通する垂直構造であって、
ブロッキング誘電体層と、
前記ブロッキング誘電体層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル誘電体層と、
垂直チャネル構造であって、前記トンネル誘電体層が前記垂直チャネル構造と前記電荷蓄積層との間に挟まれており、前記水平層のスタックとブロッキング誘電体層との間の前記垂直構造内に金属窒化物層が存在しない、垂直チャネル構造と、
を含む垂直構造と、
を含む、メモリデバイス。
【請求項３４】
前記絶縁層は、酸化ケイ素を含む、請求項３３に記載のメモリデバイス。
【請求項３５】
導電ラインは、金属から形成される、請求項３３に記載のメモリデバイス。
【請求項３６】
導電ラインは、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、ＴｉＮ、ＴａＮ、ＴａＣ、ＮｂＮ、ＲｕＴａ、Ｃｏ、Ｔａ、Ｍｏ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ａｇ、およびこれらの組み合わせからなる群から選択された金属から形成される、請求項３３に記載のメモリデバイス。
【請求項３７】
前記垂直チャネル構造は、半導体材料から形成される、請求項３３に記載のメモリデバイス。
【請求項３８】
前記金属窒化物層は、窒化チタンを含む、請求項３３に記載のメモリデバイス。
【請求項３９】
前記導電ラインは、Ｗを含む金属から形成される、請求項３３に記載のメモリデバイス。
【請求項４０】
前記絶縁ラインは、絶縁材料から形成される、請求項３３に記載のメモリデバイス。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２０１７年１月２０日に出願された米国特許仮出願第６２／４４８６７７号に対する優先権および利益を主張しており、その全体が参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示は、概して、半導体デバイスおよび不揮発性メモリトランジスタに関し、より具体的には、三次元不揮発性メモリデバイスおよび製造方法に関する。
【背景技術】
【０００３】
半導体製造技術における進歩は、半導体集積回路装置の物理的なスケーリングを可能にし続けている。例えば、最先端のテクノロジー・ノード（例えば１０ｎｍ未満のノード）におけるメモリデバイス技術等の新世代の半導体デバイスにおける技術的進歩の１つには、例えば、３Ｄ  ＮＡＮＤフラッシュメモリデバイス等の三次元（３Ｄ）メモリデバイスまたは垂直不揮発性メモリデバイスが含まれる。しかしながら、一部の３Ｄ  ＮＡＮＤフラッシュメモリ技術は、限定的なスケーラビリティ（プラグ径のスケーリングが困難）、高電圧（通常、１０Ｖ超、時には１５Ｖ超）の必要性、および／または高価な製造費等、多数の欠点を有し得る。
【０００４】
上記を踏まえて、三次元ＮＡＮＤを製造する効率的または費用効果的な方法が必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００５】
第１の態様によれば、三次元ＮＡＮＤの製造方法は、絶縁材料を含む第１の材料と、導電材料を含む第２の材料との交互層のスタックを基板上に形成するステップと、水平層のスタックを貫通して垂直開口部を形成することによって半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させるステップと、垂直開口部の側壁に沿ってブロッキング誘電体層を形成するステップと、垂直開口部内のブロッキング誘電体層上に電荷蓄積層を形成するステップと、垂直開口部内の電荷蓄積層上にトンネル誘電体層を形成するステップと、垂直開口部内のトンネル誘電体層上に半導体層を形成するステップと、半導体層を覆って垂直開口部を絶縁材料で充填するステップと、スタックの上面にワードラインマスクを作成するステップと、スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、トレンチを絶縁材料で充填するステップと、を含む。
【０００６】
ある態様では、半導体層は、多結晶シリコンを含み得る。
【０００７】
ある態様では、電荷蓄積層は、窒化ケイ素を含み得る。
【０００８】
特定の態様では、第１の材料は、酸化ケイ素を含み得る。
【０００９】
ある態様では、第２の材料は、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、それらの窒化物、およびそれらの組み合わせからなる群から選択することができる。
【００１０】
ある態様では、ブロッキング誘電体層は、酸化アルミニウムを含み得る。
【００１１】
ある態様では、トンネル誘電体層は、酸化ケイ素を含み得る。
【００１２】
ある態様では、第２の材料は、例えばＷを含み得る。
【００１３】
ある態様では、絶縁材料は、多結晶シリコンを含み得る。
【００１４】
ある態様では、第１または第２の材料の層は、例えば、厚さが約８０ｎｍ未満であり得る。
【００１５】
ある態様では、第１または第２の材料の層は、例えば、厚さが約７０ｎｍ未満であり得る。
【００１６】
ある態様では、第１または第２の材料の層は、例えば、厚さが約６０ｎｍ未満であり得る。
【００１７】
ある態様では、第１または第２の材料の層は、例えば、厚さが約５０ｎｍ未満であり得る。
【００１８】
ある態様では、スタックの第２の材料は、交互層のスタックの形成後に完全には除去されない。
【００１９】
ある態様では、スタックの第２の材料は、交互層のスタックの形成後に完全には置換されない。
【００２０】
ある態様では、スタックの第２の材料は、犠牲材料ではない。
【００２１】
第２の態様によれば、三次元ＮＡＮＤの製造方法は、絶縁材料を含む第１の材料と、導電材料を含む第２の材料との交互層のスタックを基板上に形成するステップと、水平層のスタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させるステップと、垂直開口部を通してスタックの第２の材料の一部を選択的に除去して凹部を形成するステップと、垂直開口部の側壁に沿って酸化物層を形成するステップと、凹部から水平トレンチに半導体材料を充填するステップと、垂直開口部の垂直側壁上の半導体層を除去するステップと、垂直開口部の側壁上にトンネル誘電体層を形成するステップと、垂直開口部内のトンネル誘電体層上に半導体層を形成するステップと、半導体層を覆って垂直開口部を絶縁材料で充填するステップと、スタックの上面にワードラインマスクを作成するステップと、スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、トレンチを絶縁材料で充填するステップと、を含む。
【００２２】
第３の態様によれば、三次元ＮＡＮＤの製造方法は、絶縁材料を含む第１の材料と、導電材料を含む第２の材料であって、スタックの第２の材料が犠牲材料ではなく、交互層のスタックの形成後に完全には除去または置換されない第２の材料との交互層のスタックを基板上に形成するステップを含むことができる。
【００２３】
第４の態様によれば、メモリデバイスは水平層のスタックおよび垂直構造を含み得る。垂直構造は、電荷蓄積層、トンネル誘電体層、および垂直チャネル構造を含み得る。水平層のスタックは、半導体基板上に形成することができる。水平層のスタックは、複数の絶縁層と交互に配置された複数のゲート電極層を含むことができる。ゲート電極層は、絶縁ラインと交互に配置された導電ラインを含んでもよい。
【００２４】
電荷蓄積層は、ブロッキング誘電体層上に形成されてもよい。トンネル誘電体層は、電荷蓄積層上に形成されてもよい。トンネル誘電体層は、垂直チャネル構造と電荷蓄積層との間に挟まれていてもよい。水平層のスタックとブロッキング誘電体層との間の垂直構造内に金属窒化物層が存在しなくてもよい。
【００２５】
ある態様では、絶縁ラインは、絶縁材料から形成されてもよい。
【００２６】
ある態様では、絶縁材料は、酸化ケイ素を含み得る。
【００２７】
ある態様では、導電ラインは、金属から形成されてもよい。
【００２８】
ある態様では、導電ラインは、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ａｕ（金）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣ（炭化タンタル）、ＮｂＮ（窒化ニオブ）、ＲｕＴａ、Ｃｏ（コバルト）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ａｇ（銀）およびそれらの組み合わせからなる群から選択することができる金属から形成されてもよい。
【００２９】
ある態様では、垂直チャネル構造は、半導体材料から形成されてもよい。
【００３０】
ある態様では、金属窒化物層は、窒化チタンを含み得る。
【００３１】
ある態様では、導電ラインは、Ｗを含む金属から形成されてもよい。
【００３２】
本発明のこれらおよび他の利点は、以下の明細書および添付の図面を参照することによって、容易に理解することができる。
【図面の簡単な説明】
【００３３】
【図１】本開示の一態様による、例示的な三次元メモリデバイスの断面図である。
【図２】第１の材料と第２の材料との交互層のスタックの断面図である。
【図３】一実施形態による、三次元ＮＡＮＤの製造方法のフローチャートである。
【図４】図３による方法の続きを示すフローチャートである。
【図５】別の実施形態による、三次元ＮＡＮＤの製造方法のフローチャートである。
【図６】図５による方法の続きを示すフローチャートである。
【図７】更に別の実施形態による、三次元ＮＡＮＤの製造方法のフローチャートである。
【発明を実施するための形態】
【００３４】
本開示の好ましい実施形態を、添付の図面を参照して以下に説明する。以下の説明では、不必要な詳細により本開示を不明瞭にする可能性があるため、周知の機能または構成については詳細には説明しない。本開示については、以下の用語および定義が適用されるものとする。
【００３５】
本明細書全体を通して、「一実施形態」または「ある実施形態」に対する言及は、その実施形態に関連して説明された特定の特徴、構造、または特性が、請求される主題の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体を通して様々な箇所に「一実施形態では」または「ある実施形態」という語句が出現しても、必ずしも全てが同じ実施形態を指すとは限らない。更に、特定の特徴、構造、または特性は、１つ以上の実施形態において組み合わせることができる。
【００３６】
実施形態は、三次元ＮＡＮＤストリング、およびこれらの三次元ＮＡＮＤストリングの製造方法を含む。図１に示すように、メモリデバイス１００は、水平層のスタック１０２および垂直構造１０４を含むことができる。垂直構造１０４は、ブロッキング誘電体層１３０、電荷蓄積層１４０、トンネル誘電体層１５０、および垂直チャネル構造１６０を含むことができる。水平層のスタック１０２は、基板１０６上に形成することができる。水平層のスタック１０２は、複数の絶縁層１１０と交互に配置された複数のゲート電極層１２０を含んでもよい。ゲート電極層１２０は、絶縁ラインと交互に配置された導電ラインを含み得る。
【００３７】
電荷蓄積層１４０は、ブロッキング誘電層１３０上に形成されてもよい。トンネル誘電層１５０は、電荷蓄積層１４０上に形成されてもよい。トンネル誘電層１５０は、垂直チャネル構造１６０と電荷蓄積層１４０との間に挟まれてもよい。水平層のスタック１０２とブロッキング誘電体層１３０との間の垂直構造１０４内には、例えば窒化チタン等の金属窒化物層が存在しなくてもよい。
【００３８】
一実施形態では、メモリデバイス１００は、モノリシック三次元メモリアレイとすることができる。他の実施形態では、メモリデバイス１００は、モノリシック三次元メモリアレイでなくてもよい。
【００３９】
モノリシック三次元メモリアレイは、介在する基板なしに、複数のメモリレベルが半導体ウェハ等の単一基板上に形成されたメモリアレイである。「モノリシック」という用語は、アレイの各レベルの層がアレイの各下位レベルの層上に直接堆積されることを意味する。対照的に、二次元アレイは別々に形成され、続いて、一緒にパッケージされて非モノリシックメモリデバイスを形成する。例えば、非モノリシックスタックドメモリは、別個の基板上にメモリレベルを形成し、それらのメモリレベルを互いの上に接着することによって構成されてきた。結合前に基板を薄くするか、またはメモリレベルから除去してもよいが、メモリレベルが最初に別個の基板上に形成される故に、そのようなメモリは真のモノリシック三次元メモリアレイではない。
【００４０】
いくつかの実施形態では、モノリシック三次元ＮＡＮＤ１００の垂直チャネル構造１６０は、図１に示すように、基板１０６の主表面１０６ａに対してほぼ垂直に延在する少なくとも１つの端部を有することができる。「ほぼ垂直」（または「ほぼ平行」）とは、約０〜１０°以内を意味する。例えば、垂直チャネル構造１６０は柱形状を有することができ、図１に示すように、柱形状の垂直チャネル構造全体が基板１０６の主表面１０６ａに対してほぼ垂直に延在している。
【００４１】
あるいは、垂直チャネル構造１６０は、基板１０６の主表面１０６ａに対してほぼ垂直ではない様々な形状を有することができる。ブロッキング誘電体層１３０、電荷蓄積層１４０、およびトンネル誘電体層１５０は、基板１０６の主表面１０６ａに対してほぼ垂直ではない、多様な形状を有し得る。
【００４２】
基板１０６は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、そのような基板上のエピタキシャル層、または、酸化ケイ素、ガラス、プラスチック、金属またはセラミック基板等の任意の他の半導体材料もしくは非半導体材料のような、当技術分野で公知の任意の半導体基板であり得る。基板１０６は、メモリデバイス用のドライバ回路のような、その上に製造された集積回路を含むことができる。
【００４３】
任意の適切な半導体材料、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、または、例えばＩＩＩ−Ｖ、ＩＩ−ＶＩ、または導電性酸化物もしくは半導電性酸化物等の他の化合物半導体材料を垂直チャネル構造１６０に使用することができる。半導体材料は、非結晶、多結晶または単結晶であり得る。半導体チャネル材料は、任意の適切な堆積方法によって形成することができる。例えば、一実施形態では、垂直チャネル構造１６０は、低圧化学蒸着法（ＬＰＣＶＤ）によって堆積される。いくつかの他の実施形態では、半導体チャネル材料は、最初に堆積された非晶質半導体材料を再結晶化することによって形成された再結晶化多結晶半導体材料であり得る。
【００４４】
図１に示すように、ブロッキング誘電体層１３０は制御ゲートに隣接して配置されており、制御ゲート電極層１２０を包囲することができる。あるいは、ブロッキング誘電体層１３０は、各制御ゲート電極１２０の端縁（即ち、より少ない表面）にのみ隣接して配置されてもよい。ブロッキング誘電体層１３０は、複数の制御ゲート電極１０２のそれぞれに接触するように配置された複数のブロッキング誘電体セグメントを有する層を含むことができる。あるいは、図１に示すように、ブロッキング誘電体層１３０は、直線状の連続層であってもよい。
【００４５】
電荷蓄積層１４０は、図１に示すように、ＮＡＮＤストリングのメモリセル部分の全長にわたって延在する１つ以上の連続層を含むことができる。例えば、電荷蓄積層１４０は、窒化ケイ素層等の絶縁性の電荷トラップ材料を含むことができる。
【００４６】
あるいは、電荷蓄積層１４０は、複数の別個の電荷蓄積領域を含んでもよい。別個の電荷蓄積領域は、複数の、垂直方向に離間した、導電性の（例えば、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、およびそれらの合金等の金属、またはケイ化タングステン、ケイ化モリブデン、ケイ化タンタル、ケイ化チタン、ケイ化ニッケル、ケイ化コバルト、またはそれらの組み合わせ等の金属ケイ化物）、または半導体（例えば、ポリシリコン）フローティングゲートを含み得る。あるいは、別個の電荷蓄積領域は、窒化ケイ素セグメント等の絶縁性電荷トラップ材料を含んでもよい。
【００４７】
モノリシック三次元ＮＡＮＤストリング１００のトンネル誘電体層１５０は、電荷蓄積領域１４０と垂直チャネル構造１６０との間に配置される。
【００４８】
ブロッキング誘電体層１３０およびトンネル誘電体層１５０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の絶縁材料等の、任意の１つ以上の同じまたは異なる電気絶縁材料から独立して選択することができる。ブロッキング誘電体層１３０および／またはトンネル誘電体層１５０は、酸化ケイ素、窒化ケイ素および／または酸窒化ケイ素の多層（例えば、ＯＮＯ層）、および／または酸化アルミニウム、酸化ハフニウムまたはそれらの組み合わせ等のｈｉｇｈ−ｋ（高誘電率絶縁）材料を含み得る。ブロッキング誘電層１３０は、複数の金属酸化物クラム形領域を含むことができ、また、複数の制御ゲート電極１２０は、それぞれの金属酸化物クラム形領域内の各開口部に配置される。
【００４９】
いくつかの実施形態では、絶縁層１１０は、例えば酸化ケイ素を含むことができる。ゲート電極１２０の導電ラインは、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ａｕ（金）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣ（炭化タンタル）、ＮｂＮ（窒化ニオブ）、ＲｕＴａ、Ｃｏ（コバルト）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ａｇ（銀）およびそれらの組み合わせからなる群から選択することができる金属から形成することができる。より好ましくは、ゲート電極１２０の導電ラインは、Ｗを含む金属から形成することができる。
【００５０】
＜電荷トラップ型スタック＞
電荷トラップは、不揮発性ＮＡＮＤフラッシュメモリを作成するのに使用される半導体メモリ技術である。この技術は、フローティングゲート構造において典型的な、ドープされた多結晶シリコンではなく、窒化ケイ素の膜を使用して電子を格納するという点で、より従来型のフローティングゲートＭＯＳＦＥＴ技術とは異なる。このアプローチは、メモリ製造業者に５つの点で、即ち、電荷蓄積ノードを形成するために必要とされるプロセスステップがより少ない；より小さいプロセスジオメトリが使用可能である（従って、チップサイズおよびコストを低減する）；単一のフラッシュメモリセルに複数のビットが格納可能である；信頼性の向上；電荷トラップがトンネル酸化物層内の点欠陥の影響を受けにくい故に生産性がより向上する、という点により製造コストの削減を可能にする。
【００５１】
一実施形態では、図２に示すように、三次元ＮＡＮＤ１００の製造方法２００は、ステップ２１０において、例えば絶縁材料／層１１０等の第１の材料と、例えばゲート電極層１２０等の導電材料を含む第２の材料との交互層１０２のスタックを、基板１０６上に形成することによって実行することができる。一実施形態では、第１の材料は酸化ケイ素を含み、第２の材料は、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、それらの窒化物、およびそれらの組み合わせからなる群から選択することができる。別の実施形態では、第２の材料は、例えばＷを含み得る。一実施形態では、スタックの第２の材料は、交互層のスタックの形成後に完全には除去されない。別の実施形態では、スタックの第２の材料は、交互層のスタックの形成後に完全には置換されない。更に別の実施形態では、スタックの第２の材料は犠牲材料ではない。
【００５２】
所望の場合、上部絶縁層１１０ｔは、図２に示されるように、他の絶縁層１１０より大きい厚さおよび／または他の絶縁層１１０とは異なる組成を有してもよい。例えば、上部絶縁層１１０ｔは、ＴＥＯＳソースを使用して作製された酸化ケイ素カバー層を含み得る一方で、残りの層１１０は、異なるソースを使用するより薄い酸化ケイ素層を含むことができる。一実施形態では、第１または第２の材料の層は、例えば、厚さが約８０ｎｍ未満であり得る。一実施形態では、第１または第２の材料の層は、例えば、厚さが約７０ｎｍ未満であり得る。更なる実施形態では、第１または第２の材料の層は、例えば、厚さが約６０ｎｍ未満であり得る。追加の実施形態では、第１または第２の材料の層は、例えば、厚さが約５０ｎｍ未満であり得る。
【００５３】
図３に示されるように、方法２００は、ステップ２２０において、水平層のスタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させることによって更に実行することができる。ステップ２２０は、ＲＩＥまたは他の適切なエッチング方法によって垂直開口部を形成するステップを含むことができる。水平層のスタック１０２は、複数の垂直開口部を含む。
【００５４】
方法２００は、ステップ２３０において垂直開口部の側壁に沿ってブロッキング誘電体層を形成し、ステップ２４０において垂直開口部内のブロッキング誘電体層上に電荷蓄積層を形成し、ステップ２５０において垂直開口部内の電荷蓄積層上にトンネル誘電体層を形成することによって更に実行することができる。一実施形態では、ブロッキング誘電体層は、例えば、酸化アルミニウム等の金属酸化物を含むことができる。一実施形態では、電荷蓄積層は、例えば窒化ケイ素を含む。一実施形態では、トンネル誘電体層は、例えば酸化ケイ素を含む。
【００５５】
方法２００は、図３に示されるステップ２６０において垂直開口部内のトンネル誘電体層上に半導体層を形成し、図４に示されるステップ２７０において、半導体層を覆って垂直開口部を絶縁材料で充填することによって更に実行されてもよい。ブロッキング誘電体層、電荷蓄積層、またはトンネル誘電体層は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、または物理気相堆積（ＰＶＤ）によって形成することができる。一実施形態では、半導体層は、例えば多結晶シリコンを含む。
【００５６】
半導体層は、所望の方法で形成することができる。例えば、半導体層は、垂直開口部内およびトンネル誘電体層上に半導体（例えば、ポリシリコン）材料を堆積し、続いて、堆積した半導体層の上部を化学機械研磨（ＣＭＰ）によって、または、スタックの上面を研磨ストップまたはエッチストップとして使用してエッチバックすることによって除去するステップにより形成することができる。
【００５７】
いくつかの実施形態では、単結晶シリコンまたはポリシリコン垂直半導体層は、別個のマスキングステップなしに、金属誘起結晶化（「ＭＩＣ」、金属誘起横方向結晶化とも呼ばれる）によって形成され得る。ＭＩＣ法は、垂直開口部内のチャネル材料の横方向の閉じ込めにより完全なチャネル結晶化をもたらす。
【００５８】
ＭＩＣ法では、最初に垂直開口部内およびトンネル誘電体層上に非晶質または小粒径ポリシリコン半導体（例えば、シリコン）層を形成し、続いて、半導体層上に核形成促進剤層を形成することができる。核形成促進剤層は、連続層または複数の不連続領域であり得る。核形成促進剤層は、任意の所望のポリシリコン核形成促進剤材料、例えば、限定するものではないが、Ｇｅ（ゲルマニウム）、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、Ａｌ（アルミニウム）またはそれらの組み合わせ等の核形成促進剤材料を含むことができる。
【００５９】
次に、非晶質または小粒径多結晶半導体を再結晶化することによって、非晶質または小粒径半導体層を大粒径多結晶または単結晶半導体層に変換することができる。再結晶化は、低温（例えば、３００〜６００℃）アニールによって行うことができる。
【００６０】
多結晶シリコン等の半導体層は、Ａｓ（ヒ素）、Ｂ（ホウ素）、または他の半導体でドープされてもよい。ドーピングプロセスは、多結晶シリコン堆積中にドーパント含有ガスを添加することによって達成することができる。
【００６１】
方法２００は、ステップ２８０においてスタックの上面にワードラインマスクを作成し、ステップ２９０においてスタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成し、ステップ２９２においてトレンチを絶縁材料で充填することによって更に実行することができる。ワードラインは、ビットラインに対してほぼ垂直である。一実施形態では、マスキング材料は、例えば酸化ケイ素を含むことができる。一実施形態では、第１の材料と第２の材料との交互層のスタックを貫通して平行なトレンチを作成した。例えば、多結晶シリコン等の絶縁材料を充填してもよく、従って、各交互層に対して平行な導電ラインを形成してもよい。
【００６２】
方法２００は、化学機械研磨（ＣＭＰ）によってスタックの上面上の半導体層を除去し、化学機械研磨後に上面を平坦化することによって更に実行することができる。除去は、残りの核形成促進剤層および層の上部に形成された任意のケイ化物を選択的にウェットエッチングし、続いて、スタックの上部をストップとして使用してシリコン層の上部をＣＭＰすることによって行うことができる。
【００６３】
＜フローティングゲート型スタック＞
別の実施形態では、図５に示すように、三次元ＮＡＮＤの製造方法３００は、ステップ３１０において、絶縁材料を含む第１の材料と、導電材料を含む第２の材料との交互層のスタックを基板上に形成することによって実行することができる（図２にも同様に示される）。方法３００は、更に、ステップ３２０において、水平層のスタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させることによって実行されてもよい。
【００６４】
方法３００は、垂直開口部を通してＷ等のスタックの第２の材料の一部を選択的に除去して凹部を形成するステップ３３０を更に含むことができる。第２の材料の一部を選択的に除去するステップは、ウェット化学エッチング等のウェットエッチングを介して行われてもよい。方法３００は、更に、ステップ３４０において垂直開口部の側壁に沿って酸化物層を形成し、ステップ３５０において凹部から水平トレンチに半導体材料を充填することによって実行されてもよい。酸化アルミニウム、酸化ケイ素等の酸化物、または他の適切な誘電体を原子層堆積（ＡＬＤ）を用いて堆積してもよい。
【００６５】
方法３００は、ステップ３６０において垂直開口部の垂直側壁上の多結晶シリコン等の半導体層を除去することによって、更に実行することができる。ステップ３６０における除去は、ドライ反応性エッチングによって行うことができるが、水平トレンチ内の多結晶シリコンはフローティングゲートとして形成するために残してもよい。
【００６６】
方法３００は、垂直開口部の側壁上にトンネル誘電体層を形成するステップ３７０を含み得る。垂直開口部内のトンネル誘電体層上に半導体層を形成するステップ３８０の前に、プラズマを使用して垂直開口部の底部における酸化物を除去して、半導体基板材料を露出させることができる。方法３００は、更に、ステップ３９０において、半導体層を覆って垂直開口部を絶縁材料で充填するステップを含むことができる。
【００６７】
方法３００は、ステップ３９２においてスタックの上面にワードラインマスクを作成し、ステップ３９４においてスタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成し、ステップ３９６においてトレンチを絶縁材料で充填することによって、更に実行することができる。一実施形態では、マスキング材料は、例えば酸化ケイ素を含むことができる。一実施形態では、第１の材料と第２の材料との交互層のスタックを通して平行なトレンチを作成した。例えば、多結晶シリコン等の絶縁材料が充填されてもよく、従って、各交互層に対して平行な導電ラインを形成してもよい。
【００６８】
方法３００は、化学機械研磨（ＣＭＰ）によってスタックの上面上の半導体層を除去し、化学機械研磨後に上面を平坦化することによって更に実行することができる。除去は、残りの核形成促進剤層および層の上部に形成された任意のケイ化物を選択的にウェットエッチングし、続いて、スタックの上部をストップとして使用してシリコン層の上部をＣＭＰすることによって行うことができる。
【００６９】
更に別の実施形態では、方法４００は、ステップ４１０において、第１の材料と第２の材料との交互層のスタックを基板上に形成するステップを含むことができる。第１の材料は、絶縁材料を含むことができる。第２の材料は、導電材料を含むことができる。スタックの第２の材料は犠牲材料でなくてもよく、交互層のスタックの形成後に完全には除去または置換されなくてもよい。
【００７０】
方法４００において、材料層は酸化ケイ素を含むことができる。第２の材料は金属または金属窒化物を含むことができる。
【００７１】
上に引用した特許および特許公報は、その全体が参照により本明細書に組み入れられる。特定の構成を有する部品や特徴等を参照して、様々な実施形態を説明してきたが、これらは全ての可能な構成または特徴を網羅することを意図するものではなく、実際に、多数の他の実施形態、修正形態、および変形形態が当業者には発見され得る。従って、本発明は、上に具体的に説明されたものとは異なる方法で実施され得ることを理解されたい。
【図１】
2020505789.tif 000003
【図２】
2020505789.tif 000004
【図３】
2020505789.tif 000005
【図４】
2020505789.tif 000006
【図５】
2020505789.tif 000007
【図６】
2020505789.tif 000008
【図７】
2020505789.tif 000009
【手続補正書】
【提出日】令和1年9月26日(2019.9.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２０１７年１月２０日に出願された米国特許仮出願第６２／４４８６７７号に対する優先権および利益を主張する、２０１８年１月１９日に出願された国際出願ＰＣＴ／ＵＳ２０１８／０１４４０８号に対する優先権および利益を主張しており、その全体が参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示は、概して、半導体デバイスおよび不揮発性メモリトランジスタに関し、より具体的には、三次元不揮発性メモリデバイスおよび製造方法に関する。
【背景技術】
【０００３】
半導体製造技術における進歩は、半導体集積回路装置の物理的なスケーリングを可能にし続けている。例えば、最先端のテクノロジー・ノード（例えば１０ｎｍ未満のノード）におけるメモリデバイス技術等の新世代の半導体デバイスにおける技術的進歩の１つには、例えば、３Ｄ  ＮＡＮＤフラッシュメモリデバイス等の三次元（３Ｄ）メモリデバイスまたは垂直不揮発性メモリデバイスが含まれる。しかしながら、一部の３Ｄ  ＮＡＮＤフラッシュメモリ技術は、限定的なスケーラビリティ（プラグ径のスケーリングが困難）、高電圧（通常、１０Ｖ超、時には１５Ｖ超）の必要性、および／または高価な製造費等、多数の欠点を有し得る。
【０００４】
上記を踏まえて、三次元ＮＡＮＤを製造する効率的または費用効果的な方法が必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００５】
第１の態様によれば、三次元ＮＡＮＤの製造方法は、絶縁材料を含む第１の材料と、導電材料を含む第２の材料との交互層のスタックを基板上に形成するステップと、水平層のスタックを貫通して垂直開口部を形成することによって半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させるステップと、垂直開口部の側壁に沿ってブロッキング誘電体層を形成するステップと、垂直開口部内のブロッキング誘電体層上に電荷蓄積層を形成するステップと、垂直開口部内の電荷蓄積層上にトンネル誘電体層を形成するステップと、垂直開口部内のトンネル誘電体層上に半導体層を形成するステップと、半導体層を覆って垂直開口部を絶縁材料で充填するステップと、スタックの上面にワードラインマスクを作成するステップと、スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、トレンチを絶縁材料で充填するステップと、を含む。
【０００６】
ある態様では、半導体層は、多結晶シリコンを含み得る。
【０００７】
ある態様では、電荷蓄積層は、窒化ケイ素を含み得る。
【０００８】
特定の態様では、第１の材料は、酸化ケイ素を含み得る。
【０００９】
ある態様では、第２の材料は、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、それらの窒化物、およびそれらの組み合わせからなる群から選択することができる。
【００１０】
ある態様では、ブロッキング誘電体層は、酸化アルミニウムを含み得る。
【００１１】
ある態様では、トンネル誘電体層は、酸化ケイ素を含み得る。
【００１２】
ある態様では、第２の材料は、例えばＷを含み得る。
【００１３】
ある態様では、絶縁材料は、酸化ケイ素を含み得る。
【００１４】
ある態様では、第１または第２の材料の層は、例えば、厚さが約８０ｎｍ未満であり得る。
【００１５】
ある態様では、第１または第２の材料の層は、例えば、厚さが約７０ｎｍ未満であり得る。
【００１６】
ある態様では、第１または第２の材料の層は、例えば、厚さが約６０ｎｍ未満であり得る。
【００１７】
ある態様では、第１または第２の材料の層は、例えば、厚さが約５０ｎｍ未満であり得る。
【００１８】
ある態様では、スタックの第２の材料は、交互層のスタックの形成後に完全には除去されない。
【００１９】
ある態様では、スタックの第２の材料は、交互層のスタックの形成後に完全には置換されない。
【００２０】
ある態様では、スタックの第２の材料は、犠牲材料ではない。
【００２１】
第２の態様によれば、三次元ＮＡＮＤの製造方法は、絶縁材料を含む第１の材料と、導電材料を含む第２の材料との交互層のスタックを基板上に形成するステップと、水平層のスタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させるステップと、垂直開口部を通してスタックの第２の材料の一部を選択的に除去して凹部を形成するステップと、垂直開口部の側壁に沿って酸化物層を形成するステップと、凹部から水平トレンチに半導体材料を充填するステップと、垂直開口部の垂直側壁上の半導体層を除去するステップと、垂直開口部の側壁上にトンネル誘電体層を形成するステップと、垂直開口部内のトンネル誘電体層上に半導体層を形成するステップと、半導体層を覆って垂直開口部を絶縁材料で充填するステップと、スタックの上面にワードラインマスクを作成するステップと、スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、トレンチを絶縁材料で充填するステップと、を含む。
【００２２】
第３の態様によれば、三次元ＮＡＮＤの製造方法は、絶縁材料を含む第１の材料と、導電材料を含む第２の材料であって、スタックの第２の材料が犠牲材料ではなく、交互層のスタックの形成後に完全には除去または置換されない第２の材料との交互層のスタックを基板上に形成するステップを含むことができる。
【００２３】
第４の態様によれば、メモリデバイスは水平層のスタックおよび垂直構造を含み得る。垂直構造は、電荷蓄積層、トンネル誘電体層、および垂直チャネル構造を含み得る。水平層のスタックは、半導体基板上に形成することができる。水平層のスタックは、複数の絶縁層と交互に配置された複数のゲート電極層を含むことができる。ゲート電極層は、１つのみの導電材料を含んでもよい。
【００２４】
電荷蓄積層は、ブロッキング誘電体層上に形成されてもよい。トンネル誘電体層は、電荷蓄積層上に形成されてもよい。トンネル誘電体層は、垂直チャネル構造と電荷蓄積層との間に挟まれていてもよい。垂直ブロッキング材料と、水平ゲート電極材料との間には層が存在しない。ある態様では、絶縁ラインは、絶縁材料から形成することができる。
【００２５】
ある態様では、絶縁材料は、酸化ケイ素を含み得る。
【００２６】
ある態様では、導電ラインは、金属から形成されてもよい。
【００２７】
ある態様では、導電ラインは、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ａｕ（金）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣ（炭化タンタル）、ＮｂＮ（窒化ニオブ）、ＲｕＴａ、Ｃｏ（コバルト）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ａｇ（銀）およびそれらの組み合わせからなる群から選択することができる金属から形成されてもよい。
【００２８】
ある態様では、垂直チャネル構造は、半導体材料から形成されてもよい。
【００２９】
ある態様では、金属窒化物層は、窒化チタンを含み得る。
【００３０】
ある態様では、導電ラインは、Ｗを含む金属から形成されてもよい。
【００３１】
本発明のこれらおよび他の利点は、以下の明細書および添付の図面を参照することによって、容易に理解することができる。
【図面の簡単な説明】
【００３２】
【図１】本開示の一態様による、例示的な三次元メモリデバイスの断面図である。
【図２】第１の材料と第２の材料との交互層のスタックの断面図である。
【図３】一実施形態による、三次元ＮＡＮＤの製造方法のフローチャートである。
【図４】図３による方法の続きを示すフローチャートである。
【図５】別の実施形態による、三次元ＮＡＮＤの製造方法のフローチャートである。
【図６】図５による方法の続きを示すフローチャートである。
【図７】更に別の実施形態による、三次元ＮＡＮＤの製造方法のフローチャートである。
【発明を実施するための形態】
【００３３】
本開示の好ましい実施形態を、添付の図面を参照して以下に説明する。以下の説明では、不必要な詳細により本開示を不明瞭にする可能性があるため、周知の機能または構成については詳細には説明しない。本開示については、以下の用語および定義が適用されるものとする。
【００３４】
本明細書全体を通して、「一実施形態」または「ある実施形態」に対する言及は、その実施形態に関連して説明された特定の特徴、構造、または特性が、請求される主題の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体を通して様々な箇所に「一実施形態では」または「ある実施形態」という語句が出現しても、必ずしも全てが同じ実施形態を指すとは限らない。更に、特定の特徴、構造、または特性は、１つ以上の実施形態において組み合わせることができる。
【００３５】
実施形態は、三次元ＮＡＮＤストリング、およびこれらの三次元ＮＡＮＤストリングの製造方法を含む。図１に示すように、メモリデバイス１００は、水平層のスタック１０２および垂直構造１０４を含むことができる。垂直構造１０４は、ブロッキング誘電体層１３０、電荷蓄積層１４０、トンネル誘電体層１５０、および垂直チャネル構造１６０を含むことができる。水平層のスタック１０２は、基板１０６上に形成することができる。水平層のスタック１０２は、複数の絶縁層１１０と交互に配置された複数のゲート電極層１２０を含んでもよい。ゲート電極層１２０は、絶縁ラインと交互に配置された導電ラインを含み得る。
【００３６】
電荷蓄積層１４０は、ブロッキング誘電層１３０上に形成されてもよい。トンネル誘電層１５０は、電荷蓄積層１４０上に形成されてもよい。トンネル誘電層１５０は、垂直チャネル構造１６０と電荷蓄積層１４０との間に挟まれてもよい。水平層のスタック１０２とブロッキング誘電体層１３０との間の垂直構造１０４内には、例えば窒化チタン等の金属窒化物層が存在しなくてもよい。
【００３７】
一実施形態では、メモリデバイス１００は、モノリシック三次元メモリアレイとすることができる。他の実施形態では、メモリデバイス１００は、モノリシック三次元メモリアレイでなくてもよい。
【００３８】
モノリシック三次元メモリアレイは、介在する基板なしに、複数のメモリレベルが半導体ウェハ等の単一基板上に形成されたメモリアレイである。「モノリシック」という用語は、アレイの各レベルの層がアレイの各下位レベルの層上に直接堆積されることを意味する。対照的に、二次元アレイは別々に形成され、続いて、一緒にパッケージされて非モノリシックメモリデバイスを形成する。例えば、非モノリシックスタックドメモリは、別個の基板上にメモリレベルを形成し、それらのメモリレベルを互いの上に接着することによって構成されてきた。結合前に基板を薄くするか、またはメモリレベルから除去してもよいが、メモリレベルが最初に別個の基板上に形成される故に、そのようなメモリは真のモノリシック三次元メモリアレイではない。
【００３９】
いくつかの実施形態では、モノリシック三次元ＮＡＮＤ１００の垂直チャネル構造１６０は、図１に示すように、基板１０６の主表面１０６ａに対してほぼ垂直に延在する少なくとも１つの端部を有することができる。「ほぼ垂直」（または「ほぼ平行」）とは、約０〜１０°以内を意味する。例えば、垂直チャネル構造１６０は柱形状を有することができ、図１に示すように、柱形状の垂直チャネル構造全体が基板１０６の主表面１０６ａに対してほぼ垂直に延在している。
【００４０】
あるいは、垂直チャネル構造１６０は、基板１０６の主表面１０６ａに対してほぼ垂直ではない様々な形状を有することができる。ブロッキング誘電体層１３０、電荷蓄積層１４０、およびトンネル誘電体層１５０は、基板１０６の主表面１０６ａに対してほぼ垂直ではない、多様な形状を有し得る。
【００４１】
基板１０６は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、そのような基板上のエピタキシャル層、または、酸化ケイ素、ガラス、プラスチック、金属またはセラミック基板等の任意の他の半導体材料もしくは非半導体材料のような、当技術分野で公知の任意の半導体基板であり得る。基板１０６は、メモリデバイス用のドライバ回路のような、その上に製造された集積回路を含むことができる。
【００４２】
任意の適切な半導体材料、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、または、例えばＩＩＩ−Ｖ、ＩＩ−ＶＩ、または導電性酸化物もしくは半導電性酸化物等の他の化合物半導体材料を垂直チャネル構造１６０に使用することができる。半導体材料は、非結晶、多結晶または単結晶であり得る。半導体チャネル材料は、任意の適切な堆積方法によって形成することができる。例えば、一実施形態では、垂直チャネル構造１６０は、低圧化学蒸着法（ＬＰＣＶＤ）によって堆積される。いくつかの他の実施形態では、半導体チャネル材料は、最初に堆積された非晶質半導体材料を再結晶化することによって形成された再結晶化多結晶半導体材料であり得る。
【００４３】
図１に示すように、ブロッキング誘電体層１３０は制御ゲートに隣接して配置されており、制御ゲート電極層１２０を包囲することができる。あるいは、ブロッキング誘電体層１３０は、各制御ゲート電極１２０の端縁（即ち、より少ない表面）にのみ隣接して配置されてもよい。ブロッキング誘電体層１３０は、複数の制御ゲート電極１０２のそれぞれに接触するように配置された複数のブロッキング誘電体セグメントを有する層を含むことができる。あるいは、図１に示すように、ブロッキング誘電体層１３０は、直線状の連続層であってもよい。
【００４４】
電荷蓄積層１４０は、図１に示すように、ＮＡＮＤストリングのメモリセル部分の全長にわたって延在する１つ以上の連続層を含むことができる。例えば、電荷蓄積層１４０は、窒化ケイ素層等の絶縁性の電荷トラップ材料を含むことができる。
【００４５】
あるいは、電荷蓄積層１４０は、複数の別個の電荷蓄積領域を含んでもよい。別個の電荷蓄積領域は、複数の、垂直方向に離間した、導電性の（例えば、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、およびそれらの合金等の金属、またはケイ化タングステン、ケイ化モリブデン、ケイ化タンタル、ケイ化チタン、ケイ化ニッケル、ケイ化コバルト、またはそれらの組み合わせ等の金属ケイ化物）、または半導体（例えば、ポリシリコン）フローティングゲートを含み得る。あるいは、別個の電荷蓄積領域は、窒化ケイ素セグメント等の絶縁性電荷トラップ材料を含んでもよい。
【００４６】
モノリシック三次元ＮＡＮＤストリング１００のトンネル誘電体層１５０は、電荷蓄積領域１４０と垂直チャネル構造１６０との間に配置される。
【００４７】
ブロッキング誘電体層１３０およびトンネル誘電体層１５０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の絶縁材料等の、任意の１つ以上の同じまたは異なる電気絶縁材料から独立して選択することができる。ブロッキング誘電体層１３０および／またはトンネル誘電体層１５０は、酸化ケイ素、窒化ケイ素および／または酸窒化ケイ素の多層（例えば、ＯＮＯ層）、および／または酸化アルミニウム、酸化ハフニウムまたはそれらの組み合わせ等のｈｉｇｈ−ｋ（高誘電率絶縁）材料を含み得る。ブロッキング誘電層１３０は、複数の金属酸化物クラム形領域を含むことができ、また、複数の制御ゲート電極１２０は、それぞれの金属酸化物クラム形領域内の各開口部に配置される。
【００４８】
いくつかの実施形態では、絶縁層１１０は、例えば酸化ケイ素を含むことができる。ゲート電極１２０の導電ラインは、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ａｕ（金）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣ（炭化タンタル）、ＮｂＮ（窒化ニオブ）、ＲｕＴａ、Ｃｏ（コバルト）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ａｇ（銀）およびそれらの組み合わせからなる群から選択することができる金属から形成することができる。より好ましくは、ゲート電極１２０の導電ラインは、Ｗを含む金属から形成することができる。
【００４９】
＜電荷トラップ型スタック＞
電荷トラップは、不揮発性ＮＡＮＤフラッシュメモリを作成するのに使用される半導体メモリ技術である。この技術は、フローティングゲート構造において典型的な、ドープされた多結晶シリコンではなく、窒化ケイ素の膜を使用して電子を格納するという点で、より従来型のフローティングゲートＭＯＳＦＥＴ技術とは異なる。このアプローチは、メモリ製造業者に５つの点で、即ち、電荷蓄積ノードを形成するために必要とされるプロセスステップがより少ない；より小さいプロセスジオメトリが使用可能である（従って、チップサイズおよびコストを低減する）；単一のフラッシュメモリセルに複数のビットが格納可能である；信頼性の向上；電荷トラップがトンネル酸化物層内の点欠陥の影響を受けにくい故に生産性がより向上する、という点により製造コストの削減を可能にする。
【００５０】
一実施形態では、図２に示すように、三次元ＮＡＮＤ１００の製造方法２００は、ステップ２１０において、例えば絶縁材料／層１１０等の第１の材料と、例えばゲート電極層１２０等の導電材料を含む第２の材料との交互層１０２のスタックを、基板１０６上に形成することによって実行することができる。一実施形態では、第１の材料は酸化ケイ素を含み、第２の材料は、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、それらの窒化物、およびそれらの組み合わせからなる群から選択することができる。別の実施形態では、第２の材料は、例えばＷを含み得る。一実施形態では、スタックの第２の材料は、交互層のスタックの形成後に完全には除去されない。別の実施形態では、スタックの第２の材料は、交互層のスタックの形成後に完全には置換されない。更に別の実施形態では、スタックの第２の材料は犠牲材料ではない。
【００５１】
所望の場合、上部絶縁層１１０ｔは、図２に示されるように、他の絶縁層１１０より大きい厚さおよび／または他の絶縁層１１０とは異なる組成を有してもよい。例えば、上部絶縁層１１０ｔは、ＴＥＯＳソースを使用して作製された酸化ケイ素カバー層を含み得る一方で、残りの層１１０は、異なるソースを使用するより薄い酸化ケイ素層を含むことができる。一実施形態では、第１または第２の材料の層は、例えば、厚さが約８０ｎｍ未満であり得る。一実施形態では、第１または第２の材料の層は、例えば、厚さが約７０ｎｍ未満であり得る。更なる実施形態では、第１または第２の材料の層は、例えば、厚さが約６０ｎｍ未満であり得る。追加の実施形態では、第１または第２の材料の層は、例えば、厚さが約５０ｎｍ未満であり得る。
【００５２】
図３に示されるように、方法２００は、ステップ２２０において、水平層のスタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させることによって更に実行することができる。ステップ２２０は、ＲＩＥまたは他の適切なエッチング方法によって垂直開口部を形成するステップを含むことができる。水平層のスタック１０２は、複数の垂直開口部を含む。
【００５３】
方法２００は、ステップ２３０において垂直開口部の側壁に沿ってブロッキング誘電体層を形成し、ステップ２４０において垂直開口部内のブロッキング誘電体層上に電荷蓄積層を形成し、ステップ２５０において垂直開口部内の電荷蓄積層上にトンネル誘電体層を形成することによって更に実行することができる。一実施形態では、ブロッキング誘電体層は、例えば、酸化アルミニウム等の金属酸化物を含むことができる。一実施形態では、電荷蓄積層は、例えば窒化ケイ素を含む。一実施形態では、トンネル誘電体層は、例えば酸化ケイ素を含む。
【００５４】
方法２００は、図３に示されるステップ２６０において垂直開口部内のトンネル誘電体層上に半導体層を形成し、図４に示されるステップ２７０において、半導体層を覆って垂直開口部を絶縁材料で充填することによって更に実行されてもよい。ブロッキング誘電体層、電荷蓄積層、またはトンネル誘電体層は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、または物理気相堆積（ＰＶＤ）によって形成することができる。一実施形態では、半導体層は、例えば多結晶シリコンを含む。
【００５５】
半導体層は、所望の方法で形成することができる。例えば、半導体層は、垂直開口部内およびトンネル誘電体層上に半導体（例えば、ポリシリコン）材料を堆積し、続いて、堆積した半導体層の上部を化学機械研磨（ＣＭＰ）によって、または、スタックの上面を研磨ストップまたはエッチストップとして使用してエッチバックすることによって除去するステップにより形成することができる。
【００５６】
いくつかの実施形態では、単結晶シリコンまたはポリシリコン垂直半導体層は、別個のマスキングステップなしに、金属誘起結晶化（「ＭＩＣ」、金属誘起横方向結晶化とも呼ばれる）によって形成され得る。ＭＩＣ法は、垂直開口部内のチャネル材料の横方向の閉じ込めにより完全なチャネル結晶化をもたらす。
【００５７】
ＭＩＣ法では、最初に垂直開口部内およびトンネル誘電体層上に非晶質または小粒径ポリシリコン半導体（例えば、シリコン）層を形成し、続いて、半導体層上に核形成促進剤層を形成することができる。核形成促進剤層は、連続層または複数の不連続領域であり得る。核形成促進剤層は、任意の所望のポリシリコン核形成促進剤材料、例えば、限定するものではないが、Ｇｅ（ゲルマニウム）、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、Ａｌ（アルミニウム）またはそれらの組み合わせ等の核形成促進剤材料を含むことができる。
【００５８】
次に、非晶質または小粒径多結晶半導体を再結晶化することによって、非晶質または小粒径半導体層を大粒径多結晶または単結晶半導体層に変換することができる。再結晶化は、低温（例えば、３００〜６００℃）アニールによって行うことができる。
【００５９】
多結晶シリコン等の半導体層は、Ａｓ（ヒ素）、Ｂ（ホウ素）、または他の半導体でドープされてもよい。ドーピングプロセスは、多結晶シリコン堆積中にドーパント含有ガスを添加することによって達成することができる。
【００６０】
方法２００は、ステップ２８０においてスタックの上面にワードラインマスクを作成し、ステップ２９０においてスタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成し、ステップ２９２においてトレンチを絶縁材料で充填することによって更に実行することができる。ワードラインは、ビットラインに対してほぼ垂直である。一実施形態では、マスキング材料は、例えば酸化ケイ素を含むことができる。一実施形態では、第１の材料と第２の材料との交互層のスタックを貫通して平行なトレンチを作成した。例えば、多結晶シリコン等の絶縁材料を充填してもよく、従って、各交互層に対して平行な導電ラインを形成してもよい。
【００６１】
方法２００は、化学機械研磨（ＣＭＰ）によってスタックの上面上の半導体層を除去し、化学機械研磨後に上面を平坦化することによって更に実行することができる。除去は、残りの核形成促進剤層および層の上部に形成された任意のケイ化物を選択的にウェットエッチングし、続いて、スタックの上部をストップとして使用してシリコン層の上部をＣＭＰすることによって行うことができる。
【００６２】
＜フローティングゲート型スタック＞
別の実施形態では、図５に示すように、三次元ＮＡＮＤの製造方法３００は、ステップ３１０において、絶縁材料を含む第１の材料と、導電材料を含む第２の材料との交互層のスタックを基板上に形成することによって実行することができる（図２にも同様に示される）。方法３００は、更に、ステップ３２０において、水平層のスタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ垂直開口部の側壁上の水平層のスタックを露出させることによって実行されてもよい。
【００６３】
方法３００は、垂直開口部を通してＷ等のスタックの第２の材料の一部を選択的に除去して凹部を形成するステップ３３０を更に含むことができる。第２の材料の一部を選択的に除去するステップは、ウェット化学エッチング等のウェットエッチングを介して行われてもよい。方法３００は、更に、ステップ３４０において垂直開口部の側壁に沿って酸化物層を形成し、ステップ３５０において凹部から水平トレンチに半導体材料を充填することによって実行されてもよい。酸化アルミニウム、酸化ケイ素等の酸化物、または他の適切な誘電体を原子層堆積（ＡＬＤ）を用いて堆積してもよい。
【００６４】
方法３００は、ステップ３６０において垂直開口部の垂直側壁上の多結晶シリコン等の半導体層を除去することによって、更に実行することができる。ステップ３６０における除去は、ドライ反応性エッチングによって行うことができるが、水平トレンチ内の多結晶シリコンはフローティングゲートとして形成するために残してもよい。
【００６５】
方法３００は、垂直開口部の側壁上にトンネル誘電体層を形成するステップ３７０を含み得る。垂直開口部内のトンネル誘電体層上に半導体層を形成するステップ３８０の前に、プラズマを使用して垂直開口部の底部における酸化物を除去して、半導体基板材料を露出させることができる。方法３００は、更に、ステップ３９０において、半導体層を覆って垂直開口部を絶縁材料で充填するステップを含むことができる。
【００６６】
方法３００は、ステップ３９２においてスタックの上面にワードラインマスクを作成し、ステップ３９４においてスタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成し、ステップ３９６においてトレンチを絶縁材料で充填することによって、更に実行することができる。一実施形態では、マスキング材料は、例えば酸化ケイ素を含むことができる。一実施形態では、第１の材料と第２の材料との交互層のスタックを通して平行なトレンチを作成した。例えば、多結晶シリコン等の絶縁材料が充填されてもよく、従って、各交互層に対して平行な導電ラインを形成してもよい。
【００６７】
方法３００は、化学機械研磨（ＣＭＰ）によってスタックの上面上の半導体層を除去し、化学機械研磨後に上面を平坦化することによって更に実行することができる。除去は、残りの核形成促進剤層および層の上部に形成された任意のケイ化物を選択的にウェットエッチングし、続いて、スタックの上部をストップとして使用してシリコン層の上部をＣＭＰすることによって行うことができる。
【００６８】
更に別の実施形態では、方法４００は、ステップ４１０において、第１の材料と第２の材料との交互層のスタックを基板上に形成するステップを含むことができる。第１の材料は、絶縁材料を含むことができる。第２の材料は、導電材料を含むことができる。スタックの第２の材料は犠牲材料でなくてもよく、交互層のスタックの形成後に完全には除去または置換されなくてもよい。
【００６９】
方法４００において、材料層は酸化ケイ素を含むことができる。第２の材料は金属または金属窒化物を含むことができる。
【００７０】
上に引用した特許および特許公報は、その全体が参照により本明細書に組み入れられる。特定の構成を有する部品や特徴等を参照して、様々な実施形態を説明してきたが、これらは全ての可能な構成または特徴を網羅することを意図するものではなく、実際に、多数の他の実施形態、修正形態、および変形形態が当業者には発見され得る。従って、本発明は、上に具体的に説明されたものとは異なる方法で実施され得ることを理解されたい。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
三次元ＮＡＮＤの製造方法であって、
絶縁材料を含む第１の材料及び導電材料を含む第２の材料の交互層のスタックを基板上に形成するステップと、
水平層の前記スタックを貫通して垂直開口部を形成することによって、半導体基板を露出させ、かつ前記垂直開口部の側壁上の水平層の前記スタックを露出させるステップと、
前記垂直開口部の前記側壁に沿ってブロッキング誘電体層を形成するステップと、
前記垂直開口部内の前記ブロッキング誘電体層上に電荷蓄積層を形成するステップと、
前記垂直開口部内の前記電荷蓄積層上にトンネル誘電体層を形成するステップと、
前記垂直開口部内の前記トンネル誘電体層上に半導体層を形成するステップと、
前記半導体層を覆って前記垂直開口部を絶縁材料で充填するステップと、
前記スタックの上面にワードラインマスクを作成するステップと、
前記スタックを通してマスクされていない領域をエッチングして、ワードラインに沿ってトレンチを形成するステップと、
前記トレンチを前記絶縁材料で充填するステップと、
を含む、方法。
【請求項２】
前記半導体層は、多結晶シリコンを含む、請求項１に記載の方法。
【請求項３】
前記第１の材料は、酸化ケイ素を含む、請求項１に記載の方法。
【請求項４】
前記電荷蓄積層は、窒化ケイ素を含む、請求項１に記載の方法。
【請求項５】
前記ブロッキング誘電体層は、酸化アルミニウムを含む、請求項１に記載の方法。
【請求項６】
前記トンネル誘電体層は、酸化ケイ素を含む、請求項１に記載の方法。
【請求項７】
前記第２の材料は、Ｗ、Ｍｏ、Ｒｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｔａ、これらの窒化物、およびこれらの組み合わせからなる群から選択される、請求項１に記載の方法。
【請求項８】
前記第２の材料は、Ｗを含む、請求項７に記載の方法。
【請求項９】
前記絶縁材料は、酸化ケイ素を含む、請求項１に記載の方法。
【請求項１０】
前記第１の材料または第２の材料の層は、厚さが約８０ｎｍ未満である、請求項１に記載の方法。
【請求項１１】
前記第１の材料または第２の材料の前記層は、厚さが約５０ｎｍ未満である、請求項１０に記載の方法。
【請求項１２】
前記スタックの前記第２の材料は、前記交互層のスタックの形成後に、完全には除去されない、請求項１に記載の方法。
【請求項１３】
前記スタックの前記第２の材料は、前記交互層のスタックの形成後に、完全には置換されない、請求項１に記載の方法。
【請求項１４】
前記スタックの前記第２の材料は、犠牲材料ではない、請求項１に記載の方法。
【請求項１５】
三次元ＮＡＮＤの製造方法であって、
絶縁材料を含む第１の材料と、導電材料を含む第２の材料であって、スタックの第２の材料が犠牲材料ではなく、交互層のスタックの形成後に、前記スタックの第２の材料が完全には除去または置換されない第２の材料との前記交互層のスタックを基板上に形成するステップを含む、方法。
【請求項１６】
第１の材料層は酸化ケイ素を含み、前記第２の材料は金属または金属窒化物を含む、請求項１５に記載の方法。
【請求項１７】
基板上に形成された水平層のスタックであって、複数の絶縁層と交互に配置されており、かつ１つの導電材料を含む、複数のゲート電極層を含む水平層のスタックと、
前記水平層のスタックを垂直に貫通する垂直構造であって、
ブロッキング誘電体層と、
前記ブロッキング誘電体層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル誘電体層と、
垂直チャネル構造であって、前記トンネル誘電体層が前記垂直チャネル構造と前記電荷蓄積層との間に挟まれており、垂直ブロッキング材料と水平ゲート電極材料との間に層が存在しない、垂直チャネル構造と、
を含む垂直構造と、
を含む、メモリデバイス。
【請求項１８】
前記絶縁層は、酸化ケイ素を含む、請求項１７に記載のメモリデバイス。
【請求項１９】
導電ラインは、金属から形成される、請求項１７に記載のメモリデバイス。
【請求項２０】
導電ラインは、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、ＴｉＮ、ＴａＮ、ＴａＣ、ＮｂＮ、ＲｕＴａ、Ｃｏ、Ｔａ、Ｍｏ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ａｇ、およびこれらの組み合わせからなる群から選択された金属から形成される、請求項１７に記載のメモリデバイス。
【国際調査報告】
2020505789.tif 000010
2020505789.tif 000011
2020505789.tif 000012