(57)【要約】【構成】本発明は、第１ノード、第２ノード、第３ノードおよび第４ノードを有するダイオードブリッジを有する能動負荷回路を提供するものである。電圧バッファに第１ノードを接続し、ソースカレントミラーに第２ノードを接続し、第３ノードに試験対象素子（ＤＵＴ）を接続できるようにするとともに、シンクカレントミラーに第４ノードを接続する。第１カレントミラーにソースカレントミラーを接続し、第２カレントミラーにシンクカレントミラーを接続する。第１差動ペアに第１カレントミラーを接続する。この第１差動ペアはＤＵＴを接続した入力部および入力電圧を接続した第２入力部を有する。第２差動ペアに第２カレントミラーを接続する。この第２差動ペアはＤＵＴを接続した第１入力部および入力電圧を接続した第２入力部を有する。【選択図】図１
2020504303.tif 000002
【特許請求の範囲】
【請求項１】
試験対象素子（ＤＵＴ）に試験を実施する能動負荷回路において、
第１ノード、第２ノード、第３ノードおよび第４ノードを有するダイオードブリッジであって、前記第１ノードが前記第３ノードに対向し、かつ前記第２ノードが前記第４ノードに対向し、入力電圧をバッファする構成の電圧バッファに前記第１ノードを接続し、ソースカレントミラーに前記第２ノードを接続し、かつシンクカレントミラーに前記第４ノードを接続したダイオードブリッジ、
前記ソースカレントミラーを接続する第１カレントミラー、および前記シンクカレントミラーを接続する第２カレントミラー、
前記第１カレントミラーを接続する第１差動ペアであって、第１定電流源から第１バイアス電流が供給され、第１入力部および第２入力部を有する第１差動ペア、および
前記第２カレントミラーを接続する第２差動ペアであって、第２定電流源から第２バイアス電流が供給され、第３入力部および第４入力部を有する第２差動ペアを有することを特徴とする能動負荷回路。
【請求項２】
前記第３ノードが前記ＤＵＴに接続する構成の請求項１に記載の能動負荷回路。
【請求項３】
前記第１入力部に前記入力電圧を接続し、かつ前記第２入力部に前記ＤＵＴを接続する構成の請求項１に記載の能動負荷回路。
【請求項４】
前記第３入力部に前記入力電圧が接続し、かつ前記第４入力部に前記ＤＵＴが接続する構成の請求項１に記載の能動負荷回路。
【請求項５】
前記第１定電流源が定電流回路である請求項１に記載の能動負荷回路。
【請求項６】
前記第２定電流源が定電流回路である請求項１に記載の能動負荷回路。
【請求項７】
前記ソースカレントミラー、前記第１カレントミラーおよび前記第１差動ペア間のチェーン状の接続が直列／直列接続、直列／並列接続、並列／直列接続および並列／並列接続からなる群から選択される構成に従う請求項１に記載の能動負荷回路。
【請求項８】
前記シンクカレントミラー、前記第２カレントミラーおよび前記第２差動ペア間のチェーン状の接続が直列／直列接続、直列／並列接続、並列／直列接続および並列／並列接続からなる群から選択される構成に従う請求項１に記載の能動負荷回路。
【請求項９】
前記電圧バッファがユニティゲインバッファである請求項１に記載の能動負荷回路。
【請求項１０】
前記第１カレントミラーおよび前記第１差動ペアがそれぞれ一対のトランジスタを有する請求項１に記載の能動負荷回路。
【請求項１１】
前記第１カレントミラーおよび前記第１差動ペアのトランジスタ対がＭＯＳＦＥＴ型トランジスタを有する請求項１０に記載の能動負荷回路。
【請求項１２】
前記ＭＯＳＦＥＴ型トランジスタがｐチャネルＭＯＳＦＥＴである請求項１１に記載の能動負荷回路。
【請求項１３】
前記第２カレントミラーおよび前記第２差動ペアがそれぞれ一対のトランジスタを有する請求項１に記載の能動負荷回路。
【請求項１４】
前記第２カレントミラーおよび前記第２差動ペアのトランジスタ対がＭＯＳＦＥＴ型トランジスタを有する請求項１３に記載の能動負荷回路。
【請求項１５】
前記ＭＯＳＦＥＴ型トランジスタがｎチャネルＭＯＳＦＥＴである請求項１４に記載の能動負荷回路。
【請求項１６】
試験対象素子（ＤＵＴ）に試験を実施する能動負荷回路において、
第１ノード、第２ノード、第３ノードおよび第４ノードを有するダイオードブリッジであって、前記第１ノードが前記第３ノードに対向し、かつ前記第２ノードが前記第４ノードに対向し、入力電圧をバッファする構成の電圧バッファに前記第１ノードを接続し、ソースカレントミラーに前記第２ノードを接続し、前記第３ノードに前記ＤＵＴを接続し、かつシンクカレントミラーに前記第４ノードを接続したダイオードブリッジ、
前記ソースカレントミラーを接続した第１カレントミラー、および前記シンクカレントミラーを接続した第２カレントミラー、
前記第１カレントミラーを接続した第１差動ペアであって、第１定電流源から第１バイアス電流が供給され、第１入力部および第２入力部を有し、前記第１入力部に前記入力電圧を接続し、かつ前記第２入力部に前記ＤＵＴを接続した第１差動ペア、および
前記第２カレントミラーを接続した第２差動ペアであって、第２定電流源から第２バイアス電流が供給され、第３入力部および第４入力部を有し、前記第３入力部に前記入力電圧を接続し、かつ前記第４入力部に前記ＤＵＴを接続した第２差動ペアを有することを特徴とする能動負荷回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動負荷回路を使用する半導体自動試験装置に関する。より具体的には、本発明は自動試験装置およびＡＳＩＣ検証を対象とした高集積化システムオンチップピン電子ＩＣに使用する低出力能動負荷回路であって、回路を改良することによって能動負荷回路のＤＣ／ＡＣ性能に悪影響を出さずに標準能動負荷回路におけるワット損（ｐｏｗｅｒ  ｄｉｓｓｉｐａｔｉｏｎ）を低減した能動負荷回路に関する。
【背景技術】
【０００２】
能動負荷回路はＭａｓａｃｈｕｓｅｔｔｓ、ＮｏｒｗｏｏｄのＡｎａｌｏｇ  Ｄｅｖｉｃｅｓ社のＡＤＡＴＥ３２０やＣａｌｉｆｏｒｎｉａ、Ｓａｎ  ＪｏｓｅのＭａｘｉｍ  Ｉｎｔｅｇｒａｔｅｄ社のＭＡＸ９９７９の製品に搭載されている。また、Ｃａｌｉｆｏｒｎｉａ、Ｓａｎ  ＤｉｅｇｏのＥｌｅｖＡＴＥ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社の製品ＩＳＬ５５１６１やＩＳＬ５５１６３にも搭載されている。
【０００３】
従来一般的な能動負荷回路を図１に示す。この回路は動作に無理がなく、またドライバー、比較器およびＰＰＭＵを抱き合わせてフルピンエレクトロニクスチャネル（ｆｕｌｌ  ｐｉｎ  ｅｌｅｃｔｒｏｎｉｃｓ  ｃｈａｎｎｅｌ）を形成する。ところが、ピン数の増加に従って、ピンエレクトロニクスをホストとする基板の密度が高くなる。これら密度の高いピンエレクトロニクス基板への電力供給および基板の冷却を満足なものにするためには、電力を最小限まで抑える必要がある。
【発明の概要】
【０００４】
本発明の目的は、能動負荷回路のＤＣ／ＡＣ性能に悪影響を与えることなく、標準的な能動負荷回路におけるワット損を低減することにある。ワット損を抑制した状態では、高密度のＡＴＥシステムを実現することが可能になる。密度に加えて、電圧要件も強まるため、ピンエレクトロニクスにおける電流全体を抑制する必要がますます強くなる。
【０００５】
本発明の第１態様による試験対象素子（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ、ＤＵＴ）に試験を実施する能動負荷回路は、第１ノード、第２ノード、第３ノードおよび第４ノードを有するダイオードブリッジであって、上記第１ノードが上記第３ノードに対向し、かつ上記第２ノードが上記第４ノードに対向し、入力電圧をバッファする電圧バッファに上記第１ノードを接続し、ソースカレントミラー（ｓｏｕｒｃｅ  ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）に上記第２ノードを接続し、かつシンクカレントミラー（ｓｉｎｋ  ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）に上記第４ノードを接続したダイオードブリッジを有する。次に、第１カレントミラーに上記ソースカレントミラーを接続し、第２カレントミラーに上記シンクカレントミラーを接続する。第１差動ペア（ｄｉｆｆｅｒｅｎｔｉａｌ  ｐａｉｒ）は第１出力部および第２出力部を有し、これに上記第１カレントミラーを接続する。第１差動ペアに第１定電流源が第１バイアス電流を送る。第２差動ペアは第３入力部および第４入力部を有し、上記第２カレントミラーに接続する。この第２差動ペアに第２定電流源から第２バイアス電流を送る。
【０００６】
一実施態様では、上記第３ノードに上記ＤＵＴが接続する構成である。
【０００７】
一実施態様では、上記第１入力部に上記入力電圧が接続し、かつ上記第２入力部に上記ＤＵＴが接続する構成である。
【０００８】
一実施態様では、上記第３入力部に上記入力電圧が接続し、かつ上記第４入力部に上記ＤＵＴが接続する構成である。
【０００９】
一実施態様では、上記第１定電流源が定電流回路であり、かつ上記第２定電流源が定電流回路である。
【００１０】
上記ソースカレントミラー、上記第１カレントミラーおよび上記第１差動ペア間のチェーン状の接続構成を直列／直列接続、直列／並列接続、並列／直列接続および並列／並列接続からなる群から選択することができる。
【００１１】
さらに一実施態様では、上記シンクカレントミラー、上記第２カレントミラーおよび上記第２差動ペア間のチェーン状の接続構成を直列／直列接続、直列／並列接続、並列／直列接続および並列／並列接続からなる群から選択することができる。
【００１２】
上記電圧バッファがユニティゲインバッファ（ｕｎｉｔｙ  ｇａｉｎ  ｂｕｆｆｅｒ）であってもよい。
【００１３】
一実施態様では、上記第１カレントミラーおよび上記第１差動ペアがそれぞれ一対のトランジスタを有し、かつ上記第１カレントミラーおよび上記第１差動ペアのトランジスタ対がそれぞれＭＯＳＦＥＴ型トランジスタを有する。
【００１４】
一実施態様では、上記ＭＯＳＦＥＴ型トランジスタがｐチャネルＭＯＳＦＥＴである。
【００１５】
一実施態様では、上記第２カレントミラーおよび上記第２差動ペアがそれぞれ一対のトランジスタを有する。
【００１６】
一実施態様では、上記第２カレントミラーおよび上記第２差動ペアのトランジスタ対がＭＯＳＦＥＴ型トランジスタを有し、上記ＭＯＳＦＥＴ型トランジスタがｎチャネルＭＯＳＦＥＴであってもよい。
【００１７】
本発明の第２態様は、試験対象素子（ＤＵＴ）に試験を実施する能動負荷回路に関する。この回路は第１ノード、第２ノード、第３ノードおよび第４ノードを有するダイオードブリッジを有する。上記第１ノードが上記第３ノードと対向関係にあり、かつ上記第２ノードが上記第４ノードと対向関係にある。入力電圧をバッファする電圧バッファに上記第１ノードを接続し、ソースカレントミラーに上記第２ノードを接続し、上記第３ノードに上記ＤＵＴを接続し、かつシンクカレントミラーに上記第４ノードを接続し、上記ソースカレントミラーに第１カレントミラーを接続し、上記シンクカレントミラーに第２カレントミラーを接続する。第１差動ペアに上記第１カレントミラーを接続し、この第１差動ペアに第１定電流源からの第１バイアス電流を送る。第１差動ペアが第１入力部および第２入力部を有する。この第１入力部に入力電圧を接続し、この第２入力部に上記ＤＵＴを接続する。第２差動ペアに上記第２カレントミラーを接続し、この第２差動ペアに第２定電流源からの第２バイアス電流を送る。上記第２差動ペアが第３入力部および第４入力部を有し、この第３入力部に上記入力電圧を接続し、かつ第４入力部に上記ＤＵＴを接続する。
【００１８】
動作構成および動作方法に関する本発明の特性である他の新規な特徴、および本発明の他の目的および作用効果については、添付図面を参照して説明をおこなう以下の記載によってよりよく理解できるはずである。添付図面には、本発明の好適な実施態様を例示する。なお、添付図面は例示のみを目的とし、本発明を制限するものではないことは特に理解されたい。本発明を特徴づける新規性の各態様については、添付され、この開示の一部を形成する特許請求の範囲に明示してある。本発明の各態様は単独で解釈するべきではなく、特定事項の具体的な組み合わせにおいて解釈すべきである。
【図面の簡単な説明】
【００１９】
以下の詳細な説明から、本発明および上記以外の目的が明らかになるはずである。以下、添付図面を参照して説明を行う。
【００２０】
【図１】従来の一般的な能動負荷回路を示す図である。
【図２】ＭＯＳＦＥＴカレントミラーＭＮ３、ＭＮ４およびＭＰ３、ＭＰ４、およびＭＯＳＦＥＴ差動ペアＭＮ５、ＭＮ６およびＭＰ５、ＭＰ６の付加された回路素子を示す図である。
【図３】ソース条件／シンク条件下における標準能動負荷回路および本発明の低出力能動負荷回路におけるワット損を比較するシミュレーションを示す図である。
【発明を実施するための形態】
【００２１】
図１に従来の一般的な能動負荷回路１００を示す。この回路の場合、ユニティゲインバッファ（ＢＵＦＦＥＲ）１０４によって電圧ＶＴＴ１０２をダイオードＤ１〜Ｄ４からなるダイオードブリッジ１０６の一方の側に強制的に送る。０からＩｍａｘまでのソース電流をＭＰ１、ＭＰ２からなるカレントミラー１０８に供給する。独立したシンクカレント１１０をＭＮ１、ＭＮ２からなるカレントミラー１１２に送る。ピンＤＵＴ１１４を試験対象素子（ＤＵＴ）に接続する。
【００２２】
ＤＵＴの電圧を強制的にＶＴＴに等しくすると、ダイオードＤ１およびＤ２の両方がオンになり（ＰＮ接合が順方向バイアスになる）、そして設定ソース電流がＤ１およびＤ２に等量流れる。設定ソース電流のうち５０％がバッファに流れ、５０％がＤＵＴに流れる。一方、Ｄ３およびＤ４もオンになり、等量の電流がバッファおよびＤＵＴからＭＮ２のドレインに流れる。電流の合計が設定シンク電流になる。なお、Ｉソース＝Ｉシンクの場合、Ｉバッファ＋ＩＤＵＴ＝０である。
【００２３】
ＤＵＴがＶＴＴ以上の電圧になるように強制すると、素子Ｄ２がオフになり、設定ＩＳＯＵＲＣＥ電流がＭＰ２のドレインからＤ１を介してＢＵＦＦＥＲに流れる。一方Ｄ３はオフになり、設定ＩＳＩＮＫ電流がＤＵＴからＤ４を介してＭＮ２のドレインに流れる。
【００２４】
ＤＵＴがＶＴＴ未満の電圧になるように強制すると、素子Ｄ４がオフになり、設定ソース電流がＭＰ２のドレインからＤ２を介してＤＵＴに流れる。一方Ｄ１がオフになり、設定シンク電流がバッファからＤ３を介してＭＮ２のドレインに流れる。
【００２５】
これが、従来の能動負荷回路の動作であり、消費電力は以下のように記述できる。
【００２６】
ＤＵＴ＞ＶＴＴの場合、電力＝Ｉ設定ソース電流＊ＶＣＣ−ＶＥＥ＋Ｉ設定シンク電流＊ＶＣＣ−ＶＥＥである。
【００２７】
ＤＵＴ＜ＶＴＴの場合、電力＝Ｉ設定ソース電流＊ＶＣＣ−ＶＤＵＴ＋Ｉ設定シンク電流＊ＶＣＣ−ＶＥＥである。
【００２８】
一般的なＶＣＣ−ＶＥＥは１２Ｖであり、一般的なＩ設定電流は２４ｍＡである。
【００２９】
図２は、本発明の改良能動負荷回路の一実施態様２００を示す概略図である。新規性は、カレントミラーＭＮ３／ＭＮ４（２０２）およびＭＰ３／ＭＰ４（２０４）および差動ペアＭＮ５／ＭＮ６（２０６）およびＭＰ５、ＭＰ６（２０８）を有する、図１に示す従来回路に付加された回路素子および回路ステージにある。即ち、図１を参照して説明すると、図２の回路は新規な点として２つのカレントミラー、素子ＭＮ３〜ＭＮ６、および２つの差動ペアＭＮ３〜ＭＮ６を有する。
【００３０】
図２の実施態様２００は４つのダイオードＤ１、Ｄ２、Ｄ３およびＤ４からなるダイオードブリッジ２０２を有する。ダイオードブリッジ２０２はＤ１とＤ３との間に第１ノード２０４、Ｄ１とＤ２との間に第２ノード２０６、Ｄ２とＤ４との間に第３ノード２０８、そしてＤ３とＤ４との間に第４ノード２１０を有する。この構成では、第１ノード２０４は第３ノード２０８と対向関係にあり、そして第２ノード２０６は第４ノード２１０と対向関係にある。入力電圧ＶＴＴをバッファする電圧バッファ２１２に第１ノード２０４を接続する。このように、第１ノード２０４で利用できる電圧は、電圧バッファ２１２の出力であるＶＣＯＭである。
【００３１】
一実施態様では、電圧バッファ２１２はユニティゲインバッファであり、ＶＣＯＭ＝ＶＴＴであることを意味する。ＭＰ１およびＭＰ２を有し、図１のそれと同一なソースカレントミラー２１６に第２ノード２０６を接続する。第３ノード２０８には、ＤＵＴ２１４が接続するようになっている。同様に、ＭＮ１およびＭＮ２を有するシンクカレントミラー２１８に第４ノード２１０を接続する。
【００３２】
さらに、第１カレントミラー２２０にソースカレントミラー２１６を接続し、かつ第２カレントミラー２３０にシンクカレントミラー２１８を接続する。図２から理解できるように、第１差動ペア２２２に第１カレントミラー２２０を接続し、第２差動ペア２２８に第２カレントミラー２３０を接続する。
【００３３】
第１差動ペア２２２には、第１定電流ソース２２４からの第１バイアス電流を送る。さらに、第１差動ペア２２２は第１入力部２２１および第２入力部２２３を有する。第１入力部２２１には入力電圧を接続することができ、第２入力部２２３はＤＵＴ２１４に接続することができる。同様に、第２差動ペア２２８は第２定電流ソース２２６から第２バイアス電流を送る。第２差動ペア２２８も第３入力部２２７および第４入力部２２９を有する。第３入力部２２７は入力電圧に接続することができ、そして第４入力部２２９はＤＵＴ２１４に接続することができる。
【００３４】
第１および第２の定電流ソース２２４および２２６については、定電流回路であるのが好ましい。定電流回路には多くの配列方法がある。即ち、これら回路は抵抗器および／または抵抗器形のものでもよく、温度補償機能および電圧調整機能を有していてもよく、あるいは有していなくてもよい。さらに、ソースカレントミラー２１６、第１カレントミラー２２０および第１差動ペア２２２の間の接続については、（ａ）直列／直列接続、（ｂ）直列／並列接続、（ｃ）並列／直列接続および（ｄ）並列／並列接続からなる群から実施態様２００の具体的な要件に応じて選択される構成に従えばよい。
【００３５】
同様に、シンクカレントミラー２１８、第２カレントミラー２３０および第２差動ペア２２８の間の接続については、（ａ）直列／直列接続、（ｂ）直列／並列接続、（ｃ）並列／直列接続および（ｄ）並列／並列接続からなる群から実施態様２００の具体的な要件に応じて選択される構成に従えばよい。
【００３６】
図２から理解できるように、第１カレントミラー２２０および第１差動ペア２２２はそれぞれ一対のトランジスタを有する。第１カレントミラー２２０はＭＰ３およびＭＰ４を有し、そして第１差動ペア２２２はＭＰ５およびＭＰ６を有する。第１カレントミラー２２０の各対のトランジスタＭＰ３／ＭＰ４およびＭＰ５／ＭＰ６、および第１差動ペア２２２はＭＯＳＦＥＴ型トランジスタであればよい。より具体的には、ＭＯＳＦＥＴ型トランジスタはｐチャネルＭＯＳＦＥＴであればよい。同様に、第２カレントミラー２３０および第２差動ペア２２８はそれぞれ一対のトランジスタを有する。第２カレントミラー２３０はＭＮ３およびＭＮ４を有し、そして第２差動ペア２２８はＭＮ５およびＭＮ６を有する。第２カレントミラー２３０の各対のトランジスタＭＮ３／ＭＮ４およびＭＮ５／ＭＮ６、および第２差動ペア２２８はＭＯＳＦＥＴ型トランジスタであればよい。なお、ＭＰ３／ＭＰ４およびＭＰ５／ＭＰ６とは対照的に、ＭＯＳＦＥＴ型トランジスタＭＮ３／ＭＮ４およびＭＮ５／ＭＮ６はｎチャネルＭＯＳＦＥＴであればよい。
【００３７】
図３は、ソース条件／シンク条件下で従来の標準能動負荷回路におけるワット損３０２と本発明の低出力能動負荷回路におけるワット損３０４とを比較するシミュレーションの結果を示すグラフ３００である。グラフから理解できるように、２４ｍＡを０Ｖ（３０２ａ）にソースしたさいの従来能動負荷回路のワット損は３７５ｍＷであり、６Ｖ（３０２ｂ）から２４ｍＡにシンクしたさいは３２５ｍＷである。同じ条件下で、本発明の低出力能動負荷回路のワット損はそれぞれ２００ｍＷ（３０４ａ）および１５０ｍＷ（３０４ｂ）である。フルピンエレクトロニクスチャネル当たりの出力削減の目標は５００ｍＷ程度であることを前提にすると、これは有意味な出力削減である。
【００３８】
本発明の低出力能動負荷回路の作用効果を例示する。
【００３９】
ＶＣＣ＝１０Ｖ、ＶＥＥ＝−１０Ｖ
【００４０】
ＶＴＴ＝ＶＣＯＭ＝０およびＤＵＴ＝１Ｖ
【００４１】
ＩＳＯＵＲＣＥ／ＩＳＩＮＫは、２５ｍＡを出力する１ｍＡに設定する。
【００４２】
差動ペア電流源２２４および２２６は１００μＡに設定する。
【００４３】
（１）式から理解できるように、ＭＰ２／ＭＰ１＝２５およびＭＮ２／ＭＮ１＝２５のゲインは通常出力を削減できるように設定される。（２）ＭＰ３／ＭＰ４＝１０およびＭＮ３／ＭＮ４＝１０のゲインは出力全体を削減できるように設定される。（３）ＭＰ６およびＭＮ６ドレインは、図２の場合と同様に、浮動したままにしてもよく、出力が２ｍＷだけ小さくなるが、ＡＣ性能に影響を与えることができる。
【００４４】
適正動作はＤＵＴが１Ｖの時であり、正常動作により、負荷回路がＤＵＴから２５ｍＡシンクすることが予想される。
【００４５】
ＤＵＴがＶＴＴ以上の場合、１００μＡの電流が第１カレントミラー２２０に向かって流れ、このカレントミラーによって電流は１０倍増幅される。第２カレントミラー２３０が１ｍＡの電流を発生し、これがさらにＭＮ１のドレインに印加される。この電流はさらに２５倍増幅され、出力部に２５ｍＡの電流を発生する。当初ダイオードＤ３がＶＴＴにより順バイアスであるため、２５ｍＡの電流がＭＮ２のドレインからバッファに流れる。このように、バッファからの合計電流は０ｍＡである。この電流が、ソースカレントミラー２１６から来る電流とは反対方向に流れるからである。
【００４６】
図１の従来の能動負荷回路および図２の本発明の低出力能動負荷回路両者における出力については、従って次のように算出することができる。
2020504303.tif 000003
【００４７】
図２の低出力能動負荷回路の場合、出力感度がきわめて高い素子を対象として４９６ｍＷの出力を削減できる。
【００４８】
以下に別な作用効果を示す。
【００４９】
バッファを流れる電流Ｉ（ｃ）は〜０ｍＡである。即ち、バッファのサイズを大幅に小さくできる。高電圧高電流素子を構成する場合、きわめて大きな素子が必要になるからである。
【００５０】
ＤＵＴのスイッチ操作は低出力の場合と波形が同じであるため、ＡＣ性能を許容できる。
【００５１】
ＤＵＴが２５ｍＡを得ること（ｓｏｕｒｃｅｓ）ができるため、ＤＣ性能も許容できることになる。
【００５２】
以上の説明および図面は、特許請求の範囲に記載されている発明の範囲を限定するものではない。
【符号の説明】
【００５３】
１００：能動負荷回路
１０２：電圧ＶＴＴ
１０４：ユニティゲインバッファ
１０６：ダイオードブリッジ
１０８：カレントミラー
１１０：シンクカレント
１１２：カレントミラー
１１４：ピンＤＵＴ
２００：本発明の改良能動負荷回路の一実施態様
２０２：ダイオードブリッジ
２０４：第１ノード
２０６：第２ノード
２０８：第３ノード
２１０：第４ノード
２１２：電圧バッファ
２１４：ＤＵＴ
２１６：ソースカレントミラー
２１８：シンクカレントミラー
２２０：第１カレントミラー
２２１：第１入力部
２２２：第１差動ペア
２２３：第２入力部
２２４：第１定電流ソース
２２６：第２定電流ソース
２２７：第３入力部
２２８：第２差動ペア
２２９：第４入力部
２３０：第２カレントミラー
【図１】
2020504303.tif 000004
【図２】
2020504303.tif 000005
【図３】
2020504303.tif 000006
【国際調査報告】
2020504303.tif 000007