(57)【要約】  量子情報処理デバイスの少なくとも一部を形成するための方法が提示される。方法は、第１の導電性材料から形成された第１の導電層を基板の主要面の上に設けることと、第１の導電性材料の上に誘電体材料の層を堆積させることと、誘電体材料のパッドを形成するとともに第１の導電層の第１の領域を露出させるように、誘電体材料の層をパターニングすることと、誘電体材料のパッドの上および第１の導電層の第１の領域の上に、第２の導電層を堆積させることと、第２の導電層をパターニングすることと、等方性気相エッチングを使用して、誘電体材料のパッドを除去することとを含む。
2020532866.tif 000002
【特許請求の範囲】
【請求項１】
量子情報処理デバイスの少なくとも一部を形成するステップであって、
第１の導電性材料から形成される第１の導電層を基板の主要面の上に設けるステップと、
前記第１の導電性材料の上に誘電体材料の層を堆積させるステップと、
誘電体材料のパッドを形成するとともに前記第１の導電層の第１の領域を露出させるように、誘電体材料の前記層をパターニングするステップと、
誘電体材料の前記パッドの上および前記第１の導電層の前記第１の領域の上に、第２の導電層を堆積させるステップと、
前記第２の導電層をパターニングするステップと、
等方性気相エッチングを使用して、誘電体材料の前記パッドを除去するステップとを含む、量子情報処理デバイスの少なくとも一部を形成するステップを含む方法。
【請求項２】
誘電体材料の前記層をパターニングするステップが、前記第１の導電層の第１の領域を露出させる、請求項１に記載の方法。
【請求項３】
誘電体材料の前記層をパターニングするステップが、前記第１の導電層の第２の領域を露出させ、前記第２の導電層が、前記第１の導電層の前記第２の領域の上に堆積される、請求項１または２に記載の方法。
【請求項４】
等方性気相エッチングを使用して、誘電体材料の前記少なくとも１つのパターニングされた領域を除去するステップが、
フッ化水素気相を含む混合物を使用して、誘電体材料の前記少なくとも１つのパターニングされた領域をエッチングするステップを含む、
請求項１から３のいずれか一項に記載の方法。
【請求項５】
等方性気相エッチングを使用して、誘電体材料の前記少なくとも１つのパターニングされた領域を除去するステップが、
二フッ化キセノン気相を含む混合物を使用して、誘電体材料の前記少なくとも１つのパターニングされた領域をエッチングするステップを含む、
請求項１から３のいずれか一項に記載の方法。
【請求項６】
等方性気相エッチングを使用して、誘電体材料の前記少なくとも１つのパターニングされた領域を除去するステップが、
テトラフルオロメタン気相および三フッ化窒素気相を含む混合物を用いて生成されたプラズマを使用して、誘電体材料の前記少なくとも１つのパターニングされた領域をエッチングするステップを含む、
請求項１から３のいずれか一項に記載の方法。
【請求項７】
第１の導電層の前記層の中に少なくとも１つの窓を形成するように、前記第１の導電層をパターニングするステップ
をさらに含む、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記第２の導電層をパターニングするステップが、第２の導電性材料のストリップを画定する、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記基板がシリコン基板を含む、請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記第１の導電層が第１のメタライゼーション層である、請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第１の導電層が臨界温度より下の超電導である、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
前記第１の導電層がアルミニウムを含む、請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
誘電体材料の前記層が二酸化ケイ素の層を含む、請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
前記第２の導電層が第２のメタライゼーション層である、請求項１から１３のいずれか一項に記載の方法。
【請求項１５】
前記第２の導電層が臨界温度より下の超電導である、請求項１から１４のいずれか一項に記載の方法。
【請求項１６】
前記第２の導電層がアルミニウムを含む、請求項１から１５のいずれか一項に記載の方法。
【請求項１７】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、エアブリッジを形成するステップを含む、請求項１から１６のいずれか一項に記載の方法。
【請求項１８】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、キャパシタを形成するステップを含む、請求項１から１７のいずれか一項に記載の方法。
【請求項１９】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、インダクタを形成するステップを含む、請求項１から１８のいずれか一項に記載の方法。
【請求項２０】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、共振器を形成するステップを含む、請求項１から１９のいずれか一項に記載の方法。
【請求項２１】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、ＣＭＯＳ互換の処理ステップを使用するステップを含む、請求項１から２０のいずれか一項に記載の方法。
【請求項２２】
請求項１から２１のいずれか一項に記載の方法によって取得可能なデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、量子情報処理デバイス形成に関する。
【背景技術】
【０００２】
量子コンピューティングとは、２つの量子状態の重ね合わせ、および別個かつ遠隔の実体に属する量子状態の間のもつれなどの、量子力学的現象を利用する新たなコンピューティング方法である。２つの双安定状態（たとえば、「０」および「１」）にあるように構成された「ビット」を使用して情報を記憶および操作するデジタルコンピュータとは対照的に、量子コンピューティングシステムは、量子状態の重ね合わせ（たとえば、ａ｜０＞＋ｂ｜１＞）となるように構成された「量子ビット」を使用して情報を操作することを目的とする。各量子ビットの量子状態は互いにもつれることができ、すなわち、ある量子ビットの測定結果は別の量子ビットの測定結果と強い相関がある。これらの特性は、量子コンピュータの速度が量子ビットの個数のべき乗であるという、古典コンピュータを超える決定的な利点をもたらす。
【発明の概要】
【課題を解決するための手段】
【０００３】
概して、いくつかの態様では、本開示の主題は、第１の導電性材料から形成された第１の導電層を基板の主要面の上に設けることと、第１の導電性材料の上に誘電体材料の層を堆積させることと、誘電体材料のパッドを形成するとともに第１の導電層の第１の領域を露出させるように、誘電体材料の層をパターニングすることと、誘電体材料のパッドの上および第１の導電層の第１の領域の上に、第２の導電層を堆積させることと、第２の導電層をパターニングすることと、等方性気相エッチングを使用して、誘電体材料のパッドを除去することとを含む、量子情報処理デバイスの少なくとも一部を形成することを含む方法で具現され得る。
【０００４】
本方法の実装形態は、以下の特徴のうちの１つまたは複数を含んでよい。たとえば、いくつかの実装形態では、誘電体材料の層をパターニングすることは、第１の導電層の第１の領域を露出させてよい。
【０００５】
いくつかの実装形態では、誘電体材料の層をパターニングすることは、第１の導電層の第２の領域を露出させてよく、第２の導電層は、第１の導電層の第２の領域の上に堆積し得る。
【０００６】
いくつかの実装形態では、等方性気相エッチングを使用して、誘電体材料の少なくとも１つのパターニングされた領域を除去することは、フッ化水素気相を含む混合物を使用して、誘電体材料の少なくとも１つのパターニングされた領域をエッチングすることを含んでよい。
【０００７】
いくつかの実装形態では、等方性気相エッチングを使用して、誘電体材料の少なくとも１つのパターニングされた領域を除去することは、二フッ化キセノン気相を含む混合物を使用して、誘電体材料の少なくとも１つのパターニングされた領域をエッチングすることを含んでよい。
【０００８】
いくつかの実装形態では、方法は、第１の導電層の層の中に少なくとも１つの窓を形成するように、第１の導電層をパターニングすることをさらに含んでよい。
【０００９】
いくつかの実装形態では、第２の導電層をパターニングすることは、第２の導電性材料のストリップを画定してよい。
【００１０】
いくつかの実装形態では、基板はシリコン基板を備えてよい。
【００１１】
いくつかの実装形態では、第１の導電層はメタライゼーションを備えてよい。したがって、第１の導電層は第１のメタライゼーション層であってよい。
【００１２】
いくつかの実装形態では、第１の導電層は臨界温度より下の超電導であってよい。
【００１３】
いくつかの実装形態では、第１の導電層はアルミニウムを備えてよい。
【００１４】
いくつかの実装形態では、誘電体材料の層は二酸化ケイ素の層を備えてよい。
【００１５】
いくつかの実装形態では、第２の導電層はメタライゼーションを備えてよい。したがって、第２の導電層は第２のメタライゼーション層であってよい。
【００１６】
いくつかの実装形態では、第２の導電層は臨界温度より下の超電導であってよい。
【００１７】
いくつかの実装形態では、第２の導電層はアルミニウムを備えてよい。
【００１８】
いくつかの実装形態では、第１および第２の導電層は、同じ導電性材料から形成されてよい。
【００１９】
いくつかの実装形態では、第１および第２の導電層は、２つの異なる導電性材料から形成されてよい。
【００２０】
いくつかの実装形態では、量子情報処理デバイスの少なくとも一部を形成することは、エアブリッジを形成することを備えてよい。
【００２１】
いくつかの実装形態では、量子情報処理デバイスの少なくとも一部を形成することは、キャパシタを形成することを備えてよい。
【００２２】
いくつかの実装形態では、量子情報処理デバイスの少なくとも一部を形成することは、インダクタを形成することを備えてよい。
【００２３】
いくつかの実装形態では、量子情報処理デバイスの少なくとも一部を形成することは、共振器を形成することを備えてよい。
【００２４】
いくつかの実装形態では、量子情報処理デバイスの少なくとも一部を形成することは、ＣＭＯＳ互換の処理ステップを使用することを含んでよい。
【００２５】
本開示の主題は、上記の実装形態のうちのいずれか１つによって取得可能なデバイスで具現され得る。
【００２６】
実装形態は、以下の利点のうちの１つまたは複数を含んでよい。より高い集積度および拡張された自由度を回路設計にもたらす、金属製ブリッジなどの懸架式構造が形成されてよい。電気接続がすべて同じ層内で動作しなければならないとは限らないので、接続の長さはマイクロ波の動作波長と比較して短縮または最小化され得る。このことは、接続の長さによって持ち込まれる追加の位相シフトを考慮に入れる必要をなくすことができる。
【００２７】
本開示では、超電導体（代替として、超電導）材料は、超電導臨界温度以下において超電導特性を呈する材料として理解され得る。超電導体材料の例は、アルミニウム（たとえば、１．２ケルビンの超電導臨界温度）、ニオブ（たとえば、９．３ケルビンの超電導臨界温度）、および窒化チタン（たとえば、５．６ケルビンの超電導臨界温度）を含む。
【００２８】
１つまたは複数の実装形態の詳細が、添付図面および以下の説明において記載される。他の特徴および利点は、説明、図面、および特許請求の範囲から明らかである。
【図面の簡単な説明】
【００２９】
【図１Ａ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｂ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｃ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｄ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｅ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｆ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｇ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｈ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｉ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図１Ｊ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの上面図である。
【図２Ａ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｂ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｃ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｄ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｅ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｆ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｇ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｈ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｉ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図２Ｊ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示すブリッジ線Ａ〜Ａ’に沿った断面図である。
【図３Ａ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｂ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｃ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｄ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｅ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｆ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｇ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｈ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｉ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図３Ｊ】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築のプロセスの、図１Ａに示す線Ｂ〜Ｂ’に沿った断面図である。
【図４】誘電体基板上での第１の導電層のパターニングおよび第１の導電層の上方で高くなる導電性ブリッジの構築の方法のプロセスフロー図である。
【図５】等方性ＶＨＦエッチングの前および等方性ＶＨＦエッチングの後の、導電性ブリッジを支持する犠牲二酸化ケイ素層の一例の顕微鏡写真である。
【図６】製作プロセスの様々なステージにおける、共面導波路を備える共振器のＱファクタの測定値を示す図である。
【図７】量子ビット回路の概略図である。
【図８Ａ】等方性ＶＨＦエッチングの前および後の、共面導波路の上方に存在する連続エアブリッジ構造を支持する犠牲二酸化ケイ素層の一例の顕微鏡写真である。
【図８Ｂ】等方性ＶＨＦエッチングの前および後の、共面導波路の上方に存在する連続エアブリッジ構造を支持する犠牲二酸化ケイ素層の一例の顕微鏡写真である。
【発明を実施するための形態】
【００３０】
量子コンピューティングは、量子コンピュータの複数の量子ビットの中に記憶された量子情報のコヒーレント処理を行う。最大計算速度を達成するために、理想的には、量子ビットは、各量子ビットの量子状態が他の量子ビットの対応する量子状態に即時に影響を及ぼすような、制御可能な方式で互いにもつれている。超電導量子コンピューティングは、量子回路が基板上で少なくとも部分的には超電導体材料から形成される量子コンピューティング技術の有望な実装形態である。いくつかの実装形態では、量子回路素子は、好ましくは、熱変動が動作周波数において量子ビットのコヒーレンスを摂動させないような、すなわち、回路素子の損失を引き起こさないような、極低温において動作させられる。損失またはデコヒーレンスにつながることがある他の要因は、２レベル状態（ＴＬＳ：ｔｗｏ−ｌｅｖｅｌ  ｓｔａｔｅ）および望ましくない放射結合などの材料欠陥である。
【００３１】
したがって、特に、ジョセフソン接合、共面導波路、ＬＣ発振器、超電導量子干渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ  ｑｕａｎｔｕｍ  ｉｎｔｅｒｆｅｒｅｎｃｅ  ｄｅｖｉｃｅ）、インダクタ、キャパシタなどの、様々な量子回路素子および構成要素を形成するために、臨界温度より下で超電導の挙動を示す導電層が使用され得る。超電導量子コンピューティングデバイスは多層システムであってよいが、通常、金属層であり得る第１の導電層だけが計算基盤のコアを形成する。
【００３２】
詳細には、本開示は、誘電体基板上のパターニングされた導電層の２つの部分を接続するためのエアブリッジなどの、懸架式導電性構造を製作する方法に関する。
【００３３】
構成要素間の多くの構成要素および接続が、誘電体基板によって支持される導電層の中に画定され得る。しかしながら、導電層から上へ伸びるとともにアーチ状の構造を形成する導電性の「エアブリッジ」を使用して、回路の異なる部分を接続することが有利であり得る。他の回路素子および接続ストリップは、導電性エアブリッジによって接続されている２つの部分から電気的に切り離されながら、エアブリッジの下に形成され得る。
【００３４】
これらの導電性ブリッジは、それらがより高い集積度および拡張された自由度を回路設計にもたらすという点で有利であり得る。電気接続がすべて同じ層内で動作しなければならないとは限らないので、接続の長さはマイクロ波の動作波長と比較して短縮または最小化され得る。このことは、接続の長さによって持ち込まれる追加の位相シフトを考慮に入れる必要をなくす。
【００３５】
導電性ブリッジは、フォトレジストをリフローすること、金属を堆積させること、およびフォトレジストを取り去ることによって製作され得る。しかしながら、導電性ブリッジの最大高さは、ブリッジのスパンによって（それに正比例して）決定され得る。このことは、後続の製作手順を困難にさせる、高さのある構造をまねくことがある。さらに、これらの構造は、スピニング、超音波処理、および焼成に対して頑強ではない。最後に、フォトレジストをリフローすることによって形成される導電性ブリッジ構造は、ファウンドリ処理と互換性がない。
【００３６】
本開示は、構造を支持するために二酸化ケイ素などの中間層誘電体（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）を使用して金属製ブリッジなどの懸架式導電性構造を製作する方法を提示する。この中間層誘電体は、強い構造的支持をもたらし、ファウンドリプロセスと互換性がある。
【００３７】
本方法の重要な部分は、導電性ブリッジを形成した後にこの中間層誘電体を除去することである。本方法は、製作中に導電層に接触している誘電体材料のすべてのトレースを、大幅に除去することができる。残りの誘電体材料の影響がここで説明される。
【００３８】
ジョセフソン接合（たとえば、Ａｌ−ＡｌＯｘ−Ａｌ界面）によって規定される、各超電導量子ビットのコヒーレンス時間は、この特定のタイプの量子情報処理デバイスに対して最適化されるべき重要なパラメータである。各量子ビットのコヒーレンス時間に対する主要な限定要因は、誘電体基板内の原子の２つの構成の間のトンネリングから発生するか、または、いくつかの実装形態では材料層の間の界面における、誘電体基板において本質的に存在する２レベル状態（ＴＬＳ）である。
【００３９】
デコヒーレンスを低減するために、固有の２レベル状態（ＴＬＳ）の密度を低減するので単結晶シリコンまたはサファイア基板が使用され得る。しかしながら、ベース基板に加えて、製作の間に導電層に接触している誘電体層は、量子ビット遷移周波数の周辺、一般に数ＧＨｚにおいて損失をまねく。したがって、導電層において画定された機能の表面上の、酸化物の原子が少ない層でさえ、量子情報処理デバイス内の素子の動作に深刻な影響を及ぼすことがある。たとえば、共面導波路共振器のＱファクタは、電界の規模が大きい、導電性機能の縁部の近くで、残っている微量の誘電体材料によって影響を受けることがある。したがって、製作プロセスに関与する誘電体材料の影響を最小化する、ファウンドリ互換の製作方法を考案することが課題である。
【００４０】
本開示は、金属製ブリッジなどの導電性ブリッジを形成した後に損失の大きい中間層誘電体を除去するための、ならびに層の選択的エッチングのための、およびエッチング剤アクセスを確実にするための、ステップを含む方法を提示する。誘電体材料の影響を推定する方法として、共面導波路共振器のＱファクタが、共面導波路共振器を横断するエアブリッジを製作する前および製作した後に測定され、比較される。
【００４１】
シリコン基板上の金属層、具体的にはアルミニウム層と、中間層誘電体として二酸化ケイ素とを採用する例に関して、方法が以下で詳細に説明される。ただし、方法は、任意の導電層および／または超電導層ならびに任意の誘電体基板を用いて使用され得る。本明細書で開示する技法は、誘電体材料を選択的に除去することによって回路素子の放散の影響を低減するために使用され得る。
【００４２】
本方法の適用は、この特定のタイプの量子情報処理デバイスに限定されず、または量子情報処理の分野に制限されず、材料はシリコン上またはサファイア上のアルミニウムに限定されない。
【００４３】
図１Ａ〜図１Ｊは、基板平面の上面図としての処理ステップを示す。図２Ａ〜図２Ｊおよび図３Ａ〜図３Ｊは、断面図としての処理ステップを示す。詳細には、図１Ｊに示すように、この例示的なプロセスは、基板１０、この場合にはシリコン（Ｓｉ）基板上の、導電層１００内で垂直に走る３つのアルミニウム（Ａｌ）ストリップ、および一番左のアルミニウムストリップ１００−１と一番右のアルミニウムストリップ１００−３とを電気的に接続する、水平に走るように示されたアルミニウムブリッジ１０５を製作することを目指す。この方法は、図１Ａ〜図１Ｊ、図２Ａ〜図２Ｊ、図３Ａ〜図３Ｊ、および図４を参照しながらここで説明される。
【００４４】
図１Ａ、図２Ａ、図３Ａ、および図４を参照すると、この例における基板１０はシリコンであってよい（ステップＳ１）。代替として、基板１０としてサファイアが使用されてもよい。好ましくは、上述のように、基板内の２レベル状態（ＴＬＳ）の密度を最小化するために、基板として単結晶シリコンまたはサファイアが使用されてよい。ブリッジは、最終的に図１Ａにおける線Ａ〜Ａ’に沿って形成される。この線に沿った断面図が図２Ａ〜図２Ｊに示される。線Ｂ〜Ｂ’は、ブリッジを支持しない、基板の部分を指すために参照される。この線に沿った断面図が図３Ａ〜図３Ｊに示される。
【００４５】
図１Ｂ、図２Ｂ、図３Ｂ、および図４を参照すると、第１の導電層１００、たとえば、アルミニウム層が、基板１０にわたって一様に堆積し得る（ステップＳ２）。上記で説明したように、キャパシタ、インダクタ、共面導波路共振器、および伝送線路などの、量子情報処理デバイスの構成要素は、第１の導電層１００の上にパターニングされる。
【００４６】
図１Ｃ、図２Ｃ、図３Ｃ、および図４を参照すると、第１の導電層１００がパターニングされ得る（ステップＳ３）。この例では、ベースシリコン基板１０が穴１０１を通じて露出されるような２つの穴１０１が、図１Ａにおける線Ａ〜Ａ’に沿って「オンブリッジ」で形成される。穴１０１は、最終のブリッジ構造１０５の下に配置されている、図１Ｊに示す３つのアルミニウムストリップ１００−１、１００−２、１００−３を分離する、垂直に走る２つのトレンチの部分に対応する。第１の導電層１００’におけるトレンチの残りは、製作プロセスの中で後でこれらの穴にシームレスに接続されるように、後になってから製作されてよい。代替として、第１の導電層１００’上で望まれる完全なパターン、たとえば、図１Ｊに示す２つの完全なトレンチが、このステップにおいて製作され得る。第１の導電層１００’のパターニングは、フォトレジスト層を堆積させること、ＵＶ露光、フォトレジスト層を現像すること、およびイオンミリングなどの異方性ドライエッチングを含むステップによって達成され得る。別段に明記されていない限り、以下で述べる任意のパターニングがこの手順に従う。
【００４７】
図１Ｄ、図２Ｄ、図３Ｄ、および図４を参照すると、誘電体材料の層１０２、たとえば、二酸化ケイ素層が、第１の導電層１００’の中に形成された２つの穴が覆われるように、基板にわたって堆積し得る（ステップＳ４）。この層１０２は、導電性ブリッジ構造を支持することを意図する中間層誘電体に相当する。第１の導電層１００’の中の２つの穴の上方に小さいくぼみが形成され得る。
【００４８】
図１Ｅ、図２Ｅ、図３Ｅ、および図４を参照すると、基板全体が化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）を介して平坦化され得る（ステップＳ５）。このステップは、後続の層の厚さおよび均一性に影響を及ぼすことがある、２つの穴の周辺のくぼみによって持ち込まれる粗さを最小化する。ＣＭＰは当技術分野においてよく知られている技法であり、基板は回転盤上に取り付けられ、エッチング剤と研磨粒子との混合物を含む研磨パッド、たとえば、ポリウレタンフォームを用いて研磨される。２つの穴は図１Ｅにおける点線の四角としてマークされたままであるが、ＣＭＰプロセスが有効であるとき、２つの穴の位置は、誘電体材料の層１０２’、この場合には二酸化ケイ素層の、上面を調べることによって識別することはできない。
【００４９】
図１Ｆ、図２Ｆ、図３Ｆ、および図４を参照すると、誘電体材料の層１０２’’、この場合には二酸化ケイ素層が、導電性ブリッジ用の支持構造を形成するようにパターニングされてよい（ステップＳ６）。詳細には、ブリッジによって接触されるべき第１の導電層の一番左のストリップの部分１００−１および第１の導電層の一番右のストリップの部分１００−３が露出されるように、誘電体材料の層１０２’’がパターニングされ得る。実線の四角１０３は、露出される、第１の導電層１００’のこれらの部分を表す。エッチング手順に起因して、たとえば、誘電体材料の層１０２’’が二酸化ケイ素層である場合、誘電体材料の層１０２’’の上面から第１の導電層１００’まで勾配ができる。これらの勾配は、最終的にブリッジ構造の傾斜区間を形成し得る。
【００５０】
図１Ｇ、図２Ｇ、図３Ｇ、および図４を参照すると、基板全体にわたって第２の導電層１０４が堆積し得る（ステップＳ７）。以前のステップにおいて露出されるようにパターニングされた部分１０３において、第１の導電層１００’と第２の導電層１０４との間に接点ができる。接触部分は図２Ｆではトレンチとして示されており、トレンチは図２Ｇにおいて第２の導電層１０４によって部分的に充填される。したがって、上部から見られると、それは一様に、接触部分１０３の近くのみで沈んでいる第２の導電層１０４、たとえば、アルミニウムに属する材料である。第１の導電層１００’および第２の導電層１０４は、同じ材料を備えてよい。代替として、第１の導電層１００’および第２の導電層１０４は、異なる材料を備えてよい。第１の導電層１００’および第２の導電層１０４は、それらが量子コンピューティングデバイスの動作に適した程度までの導電率を呈する限り、金属材料のみに限定されない。
【００５１】
図１Ｈ、図２Ｈ、図３Ｈ、および図４を参照すると、ブリッジに対応する、第２の導電層の部分のみが残存し、残りが除去されるように、第２の導電層１０４’がパターニングされ得る（ステップＳ８）。
【００５２】
また図１Ｉ、図２Ｉ、図３Ｉ、および図４を参照すると、残っている二酸化ケイ素１０２’’が等方的にエッチングされてよく、ブリッジが完成する（ステップＳ９）。このステップにおける等方性エッチングは、残っている誘電体材料１０２’’のみを選択的に除去してよく、第１の導電層１００’および第２の導電層１０４’からの材料のうちのいずれも除去しなくてよい。誘電体材料の層１０２’’が二酸化ケイ素層であるケースでは、二酸化ケイ素は、ドライ気相ＨＦ（ＶＨＦ：ｖａｐｏｒ  ＨＦ）エッチングを使用して選択的に除去され得る。たとえば、ＳＰＴＳ  ｔｅｃｈｎｏｌｏｇｙによって提供されるＰＲＩＭＡＸＸ  Ｄｒｙ  ＶＨＦシステムは、二酸化ケイ素層のそのような等方性選択的エッチングを容易にすることができる。代替として、二酸化ケイ素は、テトラフルオロメタン気相または三フッ化窒素気相を用いて生成されたプラズマを使用することによって選択的に除去され得る。場合によっては、誘電体、たとえば、シリコンが、二フッ化キセノンを含む気相を使用することによって選択的に除去され得る。
【００５３】
図１Ｊ、図２Ｊ、図３Ｊ、および図４を参照すると、第１の導電層１００の、たとえば、図１Ａにおける線Ｂ〜Ｂ’に沿った「オフブリッジ」部分がパターニングされ得る（ステップＳ１０）。
【００５４】
図５を参照すると、等方性ＶＨＦエッチングの前および後の、金属製ブリッジ１０５を支持する犠牲二酸化ケイ素層１０２’’の一例の顕微鏡写真が示される。図１〜図４において説明した手順とは異なり、第１の導電層１００は、追加の層を堆積させる前に完全にパターニングされる。また、ＶＨＦエッチングの前にブリッジ構造を画定するために、二酸化ケイ素層１０２’’を第１の導電層まで下方へパターニングした。図５は、これらの代替が可能であることを示す。
【００５５】
図６を参照すると、プロセス中に使用および除去される中間層誘電体材料からの、誘電体材料のトレースの影響を推定するために、共面導波路共振器を備える共振器のＱファクタが、金属製ブリッジ１０５を製作する前、製作する間、および製作した後に、測定され得る。
【００５６】
これらの共振器は、共振器の各端部において画定される好適な反射構造と組み合わせて、第１の導電層１００上の共面導波路として画定され得る。
【００５７】
共面導波路は、金属のストリップの両側において金属の接地面の中間に画定された金属のストリップを含む。図１Ｊを参照すると、中間における金属ストリップ１００−２、ならびに金属ストリップ１００−２に近接する２つの接地面１００−１および１００−３が、共面導波路を形成する。共面導波路は、共振器を形成するために使用されるだけでなく、第１の導電層１００の中に形成された超電導量子回路内の構成要素および素子を配線するためにも、共通に使用される。
【００５８】
これらの共面導波路を伴う問題は、いくつかの実装形態では、チップ上の他の干渉制御ワイヤに起因する接地面の事実上のセグメント化に起因して、漂遊モードが発生し得ることである。これらの漂遊モードは、低インピーダンス接続を用いて接地面を電気的につなぐことによって大幅に抑制され得る。本明細書で説明するプロセスに従って製作され得る導電性ブリッジ構造は、共面導波路の接地面の間でそのような接続の働きをすることができる。
【００５９】
図６は、共面導波路を用いて形成された共振器のＱファクタの測定値を示す。共振器のＱファクタは、共振器のモード内に電磁波が存在するときの減衰の程度を反映する。我々の開示では、より大きいＱファクタは、誘電体材料のトレースのより小さい影響を表し、逆も同様である。
【００６０】
図６の一番上の曲線は、中央ストリップおよび中央ストリップの両側における２つの接地面を備えるベア共振器から測定された、Ｑファクタを示す。上記で説明したように、漂遊電磁モードが存在することがあるが、Ｑファクタがこれらの漂遊モードにほとんど反応しなくてよいことが想定される。
【００６１】
他の３つの共振器の各々に対して、漂遊電磁モードを抑制するための共振器の長さに沿って、接地面を電気的に接続するための１２個の金属製ブリッジ構造を製作した。したがって、この例では、上部においてブリッジ構造を製作する前に、共面導波路をパターニングした。金属製ブリッジ構造から離れた導波路のストリップの残りの部分が製作される、図３Ｊに示す追加のステップ、およびステップＳ１０は実行しなかった。上記で説明したように、ドライ気相ＨＦ（ＶＨＦ）エッチングによって誘電体材料の層１０２’’を除去した（ステップＳ９）。
【００６２】
図６の一番下の曲線は、いかなるドライ気相ＨＦ（ＶＨＦ）エッチングも用いずに測定されたＱファクタを示す。この場合、誘電体材料の層１０２’’は、図２Ｈおよび図３Ｈに示すように残存していた。全体的なＱファクタが、ベア共振器とともに測定されたＱファクタよりも小さいことが観測され得る。
【００６３】
より大きい平均光子数に対して、Ｑファクタの減少がさほど厳しくないことも観測され得る。なぜなら、２レベル状態（ＴＬＳ）の放射結合は、電磁波モードのより大きい強度において共振器の中で飽和するからである。大きい励起強度における応答の飽和は、量子力学的二準位系の特異的性質のうちの１つである。したがって、この飽和効果はまた、電磁モードの損失の原因が、その電磁モードの共面導波路に結合された誘電体材料の中に本質的に存在する２レベル状態（ＴＬＳ）であることを示し得る。このことはまた、強度がもっと小さい領域において、この例では平均光子数が１０００個以下である場所の近くで、誘電体材料の影響がより正確に測定され得ることを示唆し得る。強度が小さいこの領域の近くでは、誘電体材料の層１０２が、ベア共振器からのＱファクタを少なくとも２桁だけ低減させることが観測され得る。
【００６４】
図６はまた、３０秒および９０秒にわたってドライ気相ＨＦ（ＶＨＦ）エッチングが実行された後の、Ｑファクタの測定値を示す。平均光子数がもっと少ない領域において、９０秒間よりも長いドライ気相ＨＦ（ＶＨＦ）エッチングが、大きくはないがわずかにＱファクタを改善したことが理解され得る。このことは、ドライ気相ＨＦ（ＶＨＦ）エッチングの最適な持続時間が、この特定の構造にとって１分くらいであり得ることを示唆する。一番下の曲線と比較すると、Ｑファクタは、ほぼ２桁だけ改善しているように見られるが、ベア共振器とともに測定されたＱファクタは回復されない場合がある。
【００６５】
したがって、図６に示す測定値は、本明細書で説明するプロセスが、導電性ブリッジ構造の製作のプロセス中に使用された誘電体材料のトレースの影響を最小化できることを実証し得る。
【００６６】
図７は、量子ビット回路７００の概略図を示す。量子ビット７１０は、強い非調和発振器を用いて実装され得る人工原子または量子力学的二準位系として機能してよく、そうした非調和発振器は、エネルギーレベルがより高く進むにつれてそのレベル分割が減少する一連のエネルギーレベルを呈する。強い非調和発振器は、キャパシタ７１１およびインダクタ７１３を含む並列ＬＣ共振器を、ジョセフソン接合７１２を用いてシャントすることによって、量子回路の中に実装され得る。ジョセフソン接合７１２は、接合の両端間の位相に依存する強い非線形の電流−電圧関係を有し、非線形かつ同調可能なインダクタと見なされてよい。ジョセフソン接合７１２は、印加される電圧に応じてＬＣ共振器を強く非線形かつ非調和にさせてよく、したがって、量子ビット７１０を、人工原子、または接地状態および励起状態を備える量子力学的二準位系にさせ得る。量子ビット７１０は、主なレベル分割が数ＧＨｚくらいとなるように構成され得る。このことにより、量子ビット７１０がマイクロ波周波数範囲において、アドレス指定、制御、および測定されることが可能になる。
【００６７】
量子ビット制御回路７２０は、これらのマイクロ波パルスを生成し得る。量子ビット７１０は、インダクタ７１３と磁束バイアスコイル７２１との間の相互作用を介して、量子ビット制御回路７２０によってアドレス指定されてよく、磁束バイアスコイル７２１は、量子ビット７１０のインダクタ７１３の近傍において配置され得る。量子ビット制御回路７２０は、量子計算動作用の量子ビット７１０の状態を準備するための励起パルス、およびＳＱＵＩＤ７３０による測定用の量子ビット７１０の状態を準備するための測定パルスを生成し得る。
【００６８】
ＳＱＵＩＤ７３０は、ＳＱＵＩＤコイル７３１を使用してインダクタ７１３と相互作用することによって、量子ビット７１０内の磁束のわずかな変化を電圧に変換し得、電圧は極低温条件の外側で増幅および記録され得る。
【００６９】
導波路または共振器が各量子ビット７１０の端子７１４を電気的に接続することによって、複数の量子ビット７１０が互いに接続されてよい。導波路は、ストリップ導波路または共面導波路を含んでよい。共振器は、動作マイクロ波波長の半分または動作マイクロ波波長の１／４に対応する長さのものであってよい。共振器は量子バスとして使用されてよく、量子バスは、量子ビットのすべてが常に互いに接続されるとは限らないように、量子回路との間の量子ビットのドロップイン（ｄｒｏｐ−ｉｎ）およびドロップアウト（ｄｒｏｐ−ｏｕｔ）を容易にする。共振器はまた、各量子ビットの状態を読み出すという目的のために使用されてよい。複数の量子ビット７１０を接続する際、各量子ビット７１０の端子７１４の間に、かつインピーダンスおよび結合強度を調整するための共振器を接続して、キャパシタが配置されてよい。
【００７０】
量子ビット回路７００の設計は、ジョセフソン接合の両端間の位相を活用するこの具体例に限定されず、ジョセフソン接合を含むかまたは含まない他のタイプの回路を含んでよく、基板の上に堆積した導電層のうちの１つまたは複数をパターニングすることによって形成され得る人工原子または量子ビットのための任意の設計を容易にする。
【００７１】
本明細書で説明するプロセスは、電気クロスオーバー（ｅｌｅｃｔｒｉｃ  ｃｒｏｓｓｏｖｅｒ）の目的のためだけでなく、量子ビット回路１００用に使用される回路素子のためにも使用され得る。たとえば、第１の導電層１００’と第２の導電層１０４’との間に平行板キャパシタが形成されてよく、そうしたキャパシタは、量子ビット７１０のキャパシタ７１１であってよい。第１の導電層１００’内および第２の導電層１０４’内に、導電性ストリップの複数のループとしてインダクタが形成されてよい。代替として、インダクタ７１３は第１の導電層１００’の上にパターニングされてよく、磁束バイアスコイル７２１またはＳＱＵＩＤコイル７３１は、それらが互いに相互作用するように、第２の導電層１０４’の上にパターニングされてもよい。しかしながら、本明細書で説明するプロセスの使用はこれらの例に限定されない。ブリッジ構造１０５は、量子回路の他の素子または構成要素のために使用されてよい。
【００７２】
本明細書で説明するプロセスは、実質的につり下げられた構造を第２の導電層１０４’の中に製作するために使用され得る。たとえば、マイクロストリップ共振器などの、大幅に細長い構造が、第２の導電層１０４’の中に製作されてよい。構造に接触している誘電体材料の層１０２’’の大部分が除去され、構造が第１の導電層１００’の上方でつり下げられるように構造を機械的に支持するのに十分な、可能な最小量の材料しか誘電体材料の層１０２’’の中に残さない場合、誘電体材料の悪影響は最小化され得る。たとえば、第２の導電層１０４’の中にストリップ共振器構造を製作するために、複数のピラータイプの部分が誘電体材料の層１０２’’から製作されてよい。ピラー部分は、ピラーが配置されるべきストリップ共振器構造の長さに沿って、ロケーションにおける幾何学的形状を広げることによって製作され得る。代替として、ピラー部分は、誘電体材料の層１０２’’の残部に対して使用されるものとは異なるタイプのエッチング剤にとって選択的な、ピラー部分用の異なる誘電体材料を堆積させることによって製作されてもよい。代替として、ピラー部分の製作は、エッチング速度を局所的に高めるためにピラー部分が配置されるべき場所の近くにリリースホールを製作することによって製作されてもよい。たとえば、長い浮遊セグメントの１００μｍごとに、長さが１μｍのピラー部分が製作される場合、誘電体材料からの悪影響はおおよそ１００分の１に低減され得る。
【００７３】
本明細書で説明するプロセスはまた、連続エアブリッジを製作するために使用され得る。上記で説明したように、共面導波路内に存在する漂遊モードは、導電性のエアブリッジ構造を用いて接地面を電気的につなぐことによって大幅に抑制され得る。共面導波路の長さ全体に沿ってエアブリッジ構造が存在する場合、漂遊モードはなお一層抑制され得る。
【００７４】
図８Ａおよび図８Ｂを参照すると、等方性ＶＨＦエッチングの前および後の、導電性ブリッジ８０５を支持する犠牲二酸化ケイ素層８０２’’の一例の顕微鏡写真が示される。この例では、第１の導電層８００’の中に製作される共面導波路は、曲げを伴って走り、連続金属製ブリッジ８０５は、犠牲二酸化ケイ素層８０２’’をエッチングするためのドライ気相ＨＦのアクセス用に作られた開口を除いて、顕微鏡写真の中に示される共面導波路の長さ全体に沿って存在する。図８Ａにおいて連続エアブリッジ８０５の中に作られた開口を通じて見られる犠牲層８０２’’は、図８Ｂでは除去されている。
【００７５】
本明細書で説明するプロセスはまた、ＭＥＭＳデバイスの中のカンチレバーの一部などの非量子回路素子のために使用され得る。
【００７６】
本明細書で説明する量子主題および量子動作の実装形態は、好適な量子回路構成、あるいはより一般的には、本明細書で開示する構造およびそれらの構造的均等物を含むか、またはそれらのうちの１つもしくは複数の組合せでの、量子計算システムの中で実施され得る。「量子コンピューティングシステム」という用語は、限定はしないが、量子コンピュータ、量子情報処理システム、量子暗号システム、または量子シミュレータを含んでよい。
【００７７】
量子情報および量子データという用語は、量子システムによって搬送されるか、量子システムの中に保持または記憶される情報またはデータを指し、ここで、自明でない最小のシステムは、量子ビット、たとえば、量子情報の単位を規定するシステムである。「量子ビット」という用語が、対応するコンテキストにおける二準位系として好適に近似され得る、すべての量子システムを包含することが理解される。そのような量子システムは、たとえば、２つ以上のレベルを有する多準位系を含んでよい。例として、そのようなシステムは、原子、分子、電子、光子、イオン、量子ドット、または超電導量子ビットを含むことができる。多くの実装形態では、計算基盤状態は接地および第１の励起状態を用いて識別されるが、もっと高レベルの励起状態を用いて計算状態が識別される、他の仕組みが可能であることが理解される。量子メモリとは、長時間にわたって高い忠実度および効率を伴って量子データを記憶できるデバイス、たとえば、送信のために光が使用される光−物質界面、および重ね合わせまたは量子コヒーレンスなどの量子データの量子特徴を記憶および保持するための物質であることが理解される。
【００７８】
量子回路素子は、量子処理動作を実行するために使用され得る。すなわち、量子回路素子は、非決定論的にデータに１５個の動作を実行するために、重ね合わせおよびもつれなどの量子力学的現象を利用するように構成され得る。量子ビットなどのいくつかの量子回路素子は、同時に２つ以上の状態を表すとともに、そうした状態の中の情報に対して動作するように構成され得る。本明細書で開示するプロセスを用いて形成され得る超電導量子回路素子の例は、特に、共面導波路、量子ＬＣ発振器、量子ビット（たとえば、磁束量子ビットまたは電荷量子ビット）、超電導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣＳＱＵＩＤ）、インダクタ、キャパシタ、伝送線路、接地面などの、回路素子を含む。
【００７９】
対照的に、古典回路素子は、概して決定論的にデータを処理する。古典回路素子は、データに対して基本的な算術演算、論理演算、および／または入出力動作を実行することによって、コンピュータプログラムの命令を一括して実行するように構成されてよく、データはアナログ形式またはデジタル形式で表される。
【００８０】
いくつかの実装形態では、古典回路素子は、電気接続または電磁接続を通じて量子回路素子へデータを送信しかつ／または量子回路素子からデータを受信するために使用され得る。本明細書で開示するプロセスを用いて形成され得る古典回路素子の例は、高速単一磁束量子（ＲＳＦＱ：ｒａｐｉｄ  ｓｉｎｇｌｅ  ｆｌｕｘ  ｑｕａｎｔｕｍ）デバイス、相反量子論理（ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ  ｑｕａｎｔｕｍ  ｌｏｇｉｃ）デバイス、およびＥＲＳＦＱデバイスを含み、ＥＲＳＦＱデバイスとは、バイアス抵抗器を使用しない、エネルギー効率が高いバージョンのＲＳＦＱである。他の古典回路素子も同様に、本明細書で開示するプロセスを用いて形成され得る。
【００８１】
本明細書で説明する回路素子などの超電導量子回路素子および／または超電導古典回路素子を使用する量子コンピューティングシステムの動作中、超電導回路素子は、超電導体材料が超電導特性を呈することを可能にする温度までクリオスタット内で冷却される。
【００８２】
本明細書は多くの特定の実装形態詳細を含むが、これらは特許請求され得るものの範囲における限定として解釈されるべきでなく、むしろ特定の実装形態に特有であり得る特徴の説明として解釈されるべきである。別個の実装形態のコンテキストにおいて本明細書で説明されるいくつかの特徴はまた、単一の実装形態において組合せで実施され得る。反対に、単一の実装形態のコンテキストにおいて説明される様々な特徴はまた、複数の実装形態において別々にまたは任意の好適な部分組合せで実施され得る。
【００８３】
その上、特徴は、いくつかの組合せで作用するものとして上記で説明されることがあり、さらには当初はそのように特許請求されることがあるが、特許請求される組合せからの１つまたは複数の特徴は、場合によってはその組合せから削除することができ、特許請求される組合せは、部分組合せまたは部分組合せの変形を対象とし得る。
【００８４】
同様に、動作は図面において特定の順序で示されるが、このことは、望ましい結果を達成するために、そのような動作が図示の特定の順序でもしくは逐次に実行されること、または図示したすべての動作が実行されることを必要とするものとして理解されるべきでない。たとえば、特許請求の範囲に記載されるアクションは、異なる順序で実行することができ、やはり望ましい結果を達成する。いくつかの状況では、マルチタスキングおよび並行処理が有利であり得る。その上、上記で説明した実装形態における様々な構成要素の分離は、すべての実装形態においてそのような分離を必要とするものとして理解されるべきでない。
【００８５】
本明細書で説明するプロセスは、超電導体、誘電体、および／または金属などの、１つまたは複数の材料の堆積を伴うことがある。選択される材料に応じて、これらの材料は、堆積プロセスの中でも、化学気相堆積、物理気相堆積（たとえば、蒸着またはスパッタリング）、またはエピタキシャル技法などの、堆積プロセスを使用して堆積し得る。本明細書で説明するプロセスはまた、製作中にデバイスからの１つまたは複数の材料の除去を伴うことがある。除去されるべき材料に応じて、除去プロセスは、たとえば、ウェットエッチング技法、ドライエッチング技法、またはリフトオフプロセスを含んでよい。
【００８６】
いくつかの実装形態が説明されている。とはいえ、本発明の趣旨および範囲から逸脱することなく様々な変更が加えられてよいことが理解されよう。他の実装形態が以下の特許請求の範囲内に入る。
【符号の説明】
【００８７】
１０  基板
１００  第１の導電層
１０１  穴
１０２  誘電体材料の層
１０３  接触部分
１０４  第２の導電層
１０５  ブリッジ構造
７００  量子ビット回路
７１０  量子ビット
７１１  キャパシタ
７１２  ジョセフソン接合
７１３  インダクタ
７１４  端子
７２０  量子ビット制御回路
７２１  磁束バイアスコイル
７３０  超電導量子干渉デバイス（ＳＱＵＩＤ）
７３１  ＳＱＵＩＤコイル
８００’  第１の導電層
８０２’’  犠牲二酸化ケイ素層
８０５  導電性ブリッジ、連続金属製ブリッジ、連続エアブリッジ
【図１Ａ】
2020532866.tif 000003
【図１Ｂ】
2020532866.tif 000004
【図１Ｃ】
2020532866.tif 000005
【図１Ｄ】
2020532866.tif 000006
【図１Ｅ】
2020532866.tif 000007
【図１Ｆ】
2020532866.tif 000008
【図１Ｇ】
2020532866.tif 000009
【図１Ｈ】
2020532866.tif 000010
【図１Ｉ】
2020532866.tif 000011
【図１Ｊ】
2020532866.tif 000012
【図２Ａ．３Ａ】
2020532866.tif 000013
【図２Ｂ．３Ｂ】
2020532866.tif 000014
【図２Ｃ．３Ｃ】
2020532866.tif 000015
【図２Ｄ．３Ｄ】
2020532866.tif 000016
【図２Ｅ．３Ｅ】
2020532866.tif 000017
【図２Ｆ．３Ｆ】
2020532866.tif 000018
【図２Ｇ．３Ｇ】
2020532866.tif 000019
【図２Ｈ．３Ｈ】
2020532866.tif 000020
【図２Ｉ．３Ｉ】
2020532866.tif 000021
【図２Ｊ．３Ｊ】
2020532866.tif 000022
【図４】
2020532866.tif 000023
【図５】
2020532866.tif 000024
【図６】
2020532866.tif 000025
【図７】
2020532866.tif 000026
【図８Ａ】
2020532866.tif 000027
【図８Ｂ】
2020532866.tif 000028
【手続補正書】
【提出日】令和2年4月27日(2020.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
量子情報処理デバイスの少なくとも一部を形成するステップであって、
第１の導電性材料から形成される第１の導電層を基板の主要面の上に設けるステップと、
前記第１の導電性材料の上に誘電体材料の層を堆積させるステップと、
誘電体材料のパッドを形成するとともに前記第１の導電層の第１の領域を露出させるように、誘電体材料の前記層をパターニングするステップと、
誘電体材料の前記パッドの上および前記第１の導電層の前記第１の領域の上に、第２の導電層を堆積させるステップと、
前記第２の導電層をパターニングするステップと、
等方性気相エッチングを使用して、誘電体材料の前記パッドを除去するステップとを含む、量子情報処理デバイスの少なくとも一部を形成するステップを含む方法。
【請求項２】
誘電体材料の前記層をパターニングするステップが、前記第１の導電層の第１の領域を露出させる、請求項１に記載の方法。
【請求項３】
誘電体材料の前記層をパターニングするステップが、前記第１の導電層の第２の領域を露出させ、前記第２の導電層が、前記第１の導電層の前記第２の領域の上に堆積される、請求項１または２に記載の方法。
【請求項４】
等方性気相エッチングを使用して、誘電体材料の前記パッドを除去するステップが、
フッ化水素気相を含む混合物を使用して、誘電体材料の前記パッドをエッチングするステップを含む、
請求項１から３のいずれか一項に記載の方法。
【請求項５】
等方性気相エッチングを使用して、誘電体材料の前記パッドを除去するステップが、
二フッ化キセノン気相を含む混合物を使用して、誘電体材料の前記パッドをエッチングするステップを含む、
請求項１から３のいずれか一項に記載の方法。
【請求項６】
等方性気相エッチングを使用して、誘電体材料の前記パッドを除去するステップが、
テトラフルオロメタン気相および三フッ化窒素気相を含む混合物を用いて生成されたプラズマを使用して、誘電体材料の前記パッドをエッチングするステップを含む、
請求項１から３のいずれか一項に記載の方法。
【請求項７】
前記第１の導電層の中に少なくとも１つの窓を形成するように、前記第１の導電層をパターニングするステップ
をさらに含む、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記第２の導電層をパターニングするステップが、第２の導電性材料のストリップを画定する、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記基板がシリコン基板を含む、請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記第１の導電層が第１のメタライゼーション層である、請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第１の導電層が臨界温度より下の超電導である、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
前記第１の導電層がアルミニウムを含む、請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
誘電体材料の前記層が二酸化ケイ素の層を含む、請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
前記第２の導電層が第２のメタライゼーション層である、請求項１から１３のいずれか一項に記載の方法。
【請求項１５】
前記第２の導電層が臨界温度より下の超電導である、請求項１から１４のいずれか一項に記載の方法。
【請求項１６】
前記第２の導電層がアルミニウムを含む、請求項１から１５のいずれか一項に記載の方法。
【請求項１７】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、エアブリッジを形成するステップを含む、請求項１から１６のいずれか一項に記載の方法。
【請求項１８】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、キャパシタを形成するステップを含む、請求項１から１７のいずれか一項に記載の方法。
【請求項１９】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、インダクタを形成するステップを含む、請求項１から１８のいずれか一項に記載の方法。
【請求項２０】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、共振器を形成するステップを含む、請求項１から１９のいずれか一項に記載の方法。
【請求項２１】
前記量子情報処理デバイスの前記少なくとも一部を形成するステップが、ＣＭＯＳ互換の処理ステップを使用するステップを含む、請求項１から２０のいずれか一項に記載の方法。
【請求項２２】
請求項１から２１のいずれか一項に記載の方法によって取得可能なデバイス。
【国際調査報告】
2020532866.tif 000029
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