(57)【要約】直列接続された単一チップの垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイを可能にする方法、装置、およびシステムについて説明する。一つの形態では、単一チップは、導電層上に複数の電気的に分離された領域を形成する１つ以上の非導電性領域を含む。電気的に分離された各領域は、直列に接続されたアノード領域およびカソード領域を含む複数のＶＣＳＥＬ素子を有することができる。チップは、金属化パターンによってサブマウントに接続し、これは、導電層上の電気的に分離された各領域の直列接続を可能にする。一つの形態では、金属化パターンは、第１の電気的に分離された領域のカソード領域を第２の電気的に分離された領域のアノード領域に接続する。金属化パターンはまた、導電層の各領域上のアノード領域とカソード領域との間の電気的分離を維持し且つエッチングされた領域と整列するカットを備えることができる。
2020529128.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイにおいて、
半導体基板と、複数の電気的に分離された導電性領域を形成する１つ以上の非導電性領域を含む導電性カソード層と、
カソード領域と直列に接続されたアノード領域を含む、電気的に分離された各導電性領域上の複数のＶＣＳＥＬ素子と、
を含むダイと、
前記導電性カソード層上の前記電気的に分離された導電性領域間の電気的分離を維持し、前記導電性カソード層上の電気的に分離された各導電性領域上の前記アノード領域と前記カソード領域とを電気的に分離するために、第１の電気的に分離された導電性領域上の前記アノード領域を第２の電気的に分離された導電性領域上の前記カソード領域に接続するように構成された金属化パターンを含むサブマウントと
を備える、ＶＣＳＥＬアレイ。
【請求項２】
前記半導体基板が少なくとも半絶縁材料である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項３】
前記１つ以上の非導電性領域が、前記導電層上のエッチングおよびイオン注入の１つ以上によって形成される、請求項１に記載のＶＣＳＥＬアレイ。
【請求項４】
前記１つ以上の非導電性領域が、開裂または角切りされたエッジを有する１次元または２次元のエッチングパターンを含む、請求項１に記載のＶＣＳＥＬアレイ。
【請求項５】
前記金属化パターンが、前記１次元または２次元のエッチングパターンと一致する、請求項４に記載のＶＣＳＥＬアレイ。
【請求項６】
前記アノード領域および前記カソード領域の接点が、前記ダイの同じ側に形成されて、単一フリップチップ結合ステップを介して全ての電気的接続を促進する、請求項１に記載のＶＣＳＥＬアレイ。
【請求項７】
前記サブマウントおよび前記ダイが、フリップチップボンディングによって接続されている、請求項１に記載のＶＣＳＥＬアレイ。
【請求項８】
第１の導電性領域内の各導電性カソード領域の前記カソード領域が、前記第１の導電性領域内の前記アノード領域の周りに配置される、請求項１に記載のＶＣＳＥＬアレイ。
【請求項９】
前記複数のＶＣＳＥＬ内の個々のＶＣＳＥＬまたは前記複数のＶＣＳＥＬ内のＶＣＳＥＬのグループが、駆動集積回路基板への直接結合を介することを含む、外部駆動回路に電気的に接続可能である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１０】
各アノード領域および各カソード領域が複数の短絡接点を含む、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１１】
前記サブマウントが、プリント配線板またはパターン化回路である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１２】
前記サブマウントが、前記ダイに電力、温度制御または他の電子機能を提供する活性集積回路である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１３】
垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイを直列に製造する方法において、
複数の電気的に分離された導電性領域を形成する１つ以上の非導電性領域を含む導電性カソード層を半導体基板上に形成することと、
アノード領域およびカソード領域を含む複数のＶＣＳＥＬ素子を電気的に分離された各導電性領域内に形成することと
を含むダイ上で形成することと、
前記導電性カソード層上の電気的に分離された導電性領域間の電気的分離を維持し、前記導電性カソード層上の電気的に分離された各導電性領域内で前記アノード領域および前記カソード領域を電気的に分離するために、第１の電気的に分離された導電性領域の前記アノード領域を第２の電気的に分離された導電性領域の前記カソード領域に接続するように構成された金属化パターンを含むサブマウントを形成することと
を備える、方法。
【請求項１４】
前記半導体基板が少なくとも半絶縁材料である、請求項１３に記載の方法。
【請求項１５】
前記１つ以上の非導電性領域が、イオン注入、または前記導電性カソード層上の開裂または角切りされたエッジを有する１次元または２次元パターンのエッチングによって形成される、請求項１３に記載の方法。
【請求項１６】
前記金属化パターンが、前記導電性カソード層上の１つ以上のエッチングパターンと一致する、請求項１５に記載の方法。
【請求項１７】
単一フリップチップ結合ステップを介して全ての電気的接続を促進するために、前記ダイの同じ側に前記アノード領域および前記カソード領域の接点を形成することをさらに備える、請求項１３に記載の方法。
【請求項１８】
前記サブマウントを前記半導体基板にフリップチップボンディングすることをさらに備える、請求項１３に記載の方法。
【請求項１９】
垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイを直列に接続するためのシステムにおいて、
半導体基板上の導電層内に複数の電気的に分離された導電性領域を形成する１つ以上の非導電性領域と、
電気的に分離された各導電性領域内の、アノード領域およびカソード領域を含む複数の直列接続されたＶＣＳＥＬ素子と、
を含むダイと、
第１の電気的に分離された導電性領域の前記アノード領域を第２の電気的に分離された導電性領域の前記カソード領域に接続し、前記導電層上の電気的に分離された導電性領域間の電気的分離を維持し、前記導電性カソード層上の電気的に分離された各導電性領域内で前記アノード領域および前記カソード領域を電気的に分離する金属化パターンを含む、前記半導体基板に接続されたサブマウントと
を備える、システム。
【請求項２０】
前記半導体基板が少なくとも半絶縁材料である、請求項１９に記載のシステム。
【請求項２１】
前記１つ以上の非導電性領域が、イオン注入、および前記導電性カソード層上の開裂または角切りされたエッジを有する１次元または２次元エッチングパターンの１つ以上によって形成される、請求項１９に記載のシステム。
【請求項２２】
前記金属化パターンが、前記導電性カソード層上の前記１次元または２次元のエッチングパターンの１つ以上と一致する、請求項２１に記載のシステム。
【請求項２３】
前記アノード領域および前記カソード領域の接点が、前記ダイの同じ側に形成されて、単一フリップチップ結合ステップを介して全ての電気的接続を促進する、請求項１９に記載のシステム。
【請求項２４】
前記サブマウントおよび前記半導体基板が、フリップチップボンディングによって接続されている、請求項１９に記載のシステム。
【請求項２５】
直列接続された垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイにおいて、
半導体基板と、複数の電気的に分離された導電性領域を形成する１つ以上の非導電性領域を含む導電性アノード層と、
アノード領域と直列に接続されたカソード領域を含む、電気的に分離された各導電性領域上の複数のＶＣＳＥＬ素子と、
を含むダイと、
前記導電性カソード層上の前記電気的に分離された導電性領域間の電気的分離を維持し、前記導電性カソード層上の電気的に分離された各導電性領域上の前記アノード領域と前記カソード領域とを電気的に分離するために、第１の電気的に分離された導電性領域上の前記アノード領域を第２の電気的に分離された導電性領域上の前記カソード領域に接続するように構成された金属化パターンを含むサブマウントと
を備える、ＶＣＳＥＬアレイ。
【請求項２６】
前記半導体基板が少なくとも半絶縁材料である、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項２７】
前記１つ以上の非導電性領域が、前記導電層上のエッチングおよびイオン注入の１つ以上によって形成される、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項２８】
前記１つ以上の非導電性領域が、開裂または角切りされたエッジを有する１次元または２次元のエッチングパターンを含む、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項２９】
前記金属化パターンが、前記１次元または２次元のエッチングパターンと一致する、請求項２８に記載のＶＣＳＥＬアレイ。
【請求項３０】
前記アノード領域および前記カソード領域の接点が、前記ダイの同じ側に形成されて、単一フリップチップ結合ステップを介して全ての電気的接続を促進する、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３１】
前記サブマウントおよび前記ダイが、フリップチップボンディングによって接続されている、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３２】
第１の導電性領域内の各導電性カソード領域の前記カソード領域が、前記第１の導電性領域内の前記アノード領域の周りに配置される、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３３】
前記複数のＶＣＳＥＬ内の個々のＶＣＳＥＬまたは前記複数のＶＣＳＥＬ内のＶＣＳＥＬのグループが、駆動集積回路基板への直接結合によることを含む、外部駆動回路に電気的に接続可能である、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３４】
各アノード領域および各カソード領域が複数の短絡接点を含む、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３５】
前記サブマウントが、プリント配線板またはパターン化回路である、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３６】
前記サブマウントが、前記ダイに電力、温度制御または他の電子機能を提供する活性集積回路である、請求項２５に記載のＶＣＳＥＬアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、２０１７年７月２５日に出願された米国仮特許出願第６２／５３６，９１８号の利益を主張する。
【０００２】
本開示は、直列接続アーキテクチャに関連する垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイ、ならびに装置、方法、およびシステムに関する。
【背景技術】
【０００３】
垂直キャビティ面発光レーザ（ＶＣＳＥＬ）は、短波長マルチモード光ファイバ通信システムを含む様々な通信技術で使用されている。ＶＣＳＥＬはまた、極端な温度および放射環境でも効果的で堅牢であるため、照明器や産業用熱処理などの用途において役立つ。単一のＶＣＳＥＬ装置は、一般に、特に１０Ｇｂ／ｓ以上のデータレート用に設計されている場合、数ミリワットの光出力パワーで動作する。共通の基板または複数の基板上に同時にアドレス指定されたＶＣＳＥＬのアレイを構築することにより、より大きな光出力パワーが実現されることができる。
【０００４】
しかしながら、ＶＣＳＥＬは、電流拡散損失およびモード特性の結果として、適度な開口サイズに制限される。ＶＣＳＥＬをより高電力にスケーリングするために、通常のアプローチは、共通のダイ上にＶＣＳＥＬのアレイを作成することである。配列された装置は、多くの場合、並列または直列に組み合わされ、低変調帯域幅用に設計されている。並列配置では、単一基板上の複数のＶＣＳＥＬは、通常、ウェーハを介して共通に接続され、レーザは、共通のカソード接続と電気的に並列に接続される。そのような構成は、例えば、米国特許第７，９４９，０２４号明細書に見出すことができ、これは、背面放射ＶＣＳＥＬアレイの並列構成を説明している。しかしながら、追加のバルク容量は、ＶＣＳＥＬの並列動作の制限要因であり、並列配置は、高電流パルス駆動回路との理想的なインピーダンス整合ではない場合がある。Ｒ．Ｃａｒｓｏｎ、Ｍ．Ｗａｒｒｅｎ、Ｐ．Ｄａｃｈａ、Ｔ．Ｗｉｌｃｏｘ、Ｊ．Ｍａｙｎａｒｄ、Ｄ．Ａｂｅｌｌ、Ｋ．Ｏｔｉｓ、およびＪ．Ｌｏｔｔ、「高出力高速ＶＣＳＥＬアレイの進歩」、Ｐｒｏｃ．ＳＰＩＥ  ９７６６、垂直キャビティ面発光レーザＸＸ、９７６６０Ｂ（２０１６年３月１８日）（非特許文献１）は、複数のダイを直列に接続することにより、はるかに高い光パワーが実現されることができることを示している。個々のダイのそれぞれは、並列に接続された複数のＶＣＳＥＬを有するが、ダイがフリップチップボンディングされるサブマウントは、ダイを直列に接続することができる。
【０００５】
直列接続されたＶＣＳＥＬアレイは、特に低デューティサイクルのパルス電流源で動作する場合、単一の並列接続されたＶＣＳＥＬアレイに比べて、所定の電流での出力光パワーを大幅に向上させることが示されている。そのような高出力パルス光源は、フラッシュＬｉＤＡＲや短距離ＮＩＲ照明などの用途に特に役立つ。
【０００６】
多くの本直列接続構成では、各ＶＣＳＥＬアレイは、単一チップまたはウェーハ上に配置された一連の並列ＶＣＳＥＬ素子と、チップ上の導電層に接続する短絡接点によって形成された共通カソード経路を備える。複数チップが共通のサブマウントに接着され、直列接続を形成するように配置される。フリップチップ配置では、各チップのアノードは、サブマウント上の共通電気的接続に接続され、各チップ上の共通カソード接続は、サブマウント配置の次のチップのアノード接続に接続する。そのような構成では、各チップ上で共通カソード配置を使用するため、共通のサブマウントに複数チップを「タイル張り」することが、直列接続構成を実現する唯一の方法であった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｒ．Ｃａｒｓｏｎ、Ｍ．Ｗａｒｒｅｎ、Ｐ．Ｄａｃｈａ、Ｔ．Ｗｉｌｃｏｘ、Ｊ．Ｍａｙｎａｒｄ、Ｄ．Ａｂｅｌｌ、Ｋ．Ｏｔｉｓ、およびＪ．Ｌｏｔｔ、「高出力高速ＶＣＳＥＬアレイの進歩」、Ｐｒｏｃ．ＳＰＩＥ  ９７６６、垂直キャビティ面発光レーザＸＸ、９７６６０Ｂ（２０１６年３月１８日）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
「タイル張り」のアプローチは、設計の柔軟性の観点から多くの利点を有する。しかしながら、単一チップを使用する方がはるかに有利な構成がある。例えば、マイクロレンズのセグメント化されたグループが使用されるレーザアセンブリでは、タイルチップ間の相対的な角度差が問題となるように、それらのレンズ間の相対的な位置合わせ精度が重要である。他の例は、直列接続に関連する余分な光パワーの恩恵を受ける可能性のある低値電流源がある場合であるが、複数のダイをタイル張りするために必要な余分な半導体ダイ面積がコストおよびパッケージングの問題を引き起こす。
【０００９】
タイル張りはまた、余分な実空間を必要とし、複数のチップは、使用すると、コストの増加および梱包の問題につながる可能性がある。したがって、場合によっては、そのようなサイズ、コスト、および製造要因が、直列接続に関連する余分な光パワーの利点を上回る。さらにまた、一致する特性は、同じチップに搭載されたＶＣＳＥＬ素子から得られる可能性が高いため、直列接続で使用されるＶＣＳＥＬ素子がほぼ同一の放射特性を有することが波長制御要件によって規定されている場合、タイル張りは、好ましくない場合がある。
【課題を解決するための手段】
【００１０】
直列接続された単一チップの垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイの方法、装置、およびシステムについて説明する。直列接続された設計は、並列に接続された単一アレイによって得られることができるよりも高い所与の電流源からのピーク光パワーを可能にする。単一チップは、半導体基板および導電層を備えることができる。導電層は、導電層上に複数の電気的に分離された領域を形成する、導電層を通るエッチングまたはイオン注入によって形成された１つ以上の非導電性領域を含む。電気的に分離された各領域は、直列に接続されたアノード領域およびカソード領域を含む複数のＶＣＳＥＬ素子を有することができる。チップはまた、金属化パターンによってサブマウントに接続し、これは、導電層上の電気的に分離された領域間の直列接続を可能にする。一実施形態では、金属化パターンは、第１の電気的に分離された領域のカソード領域を第２の電気的に分離された領域のアノード領域に接続する。金属化パターンはまた、同じ電気的に分離された層領域上のアノード領域とカソード領域との間の電気的分離を維持し且つエッチングされた領域と整列するカットを備えることができる。
【００１１】
いくつかの実施形態では、チップの半導体基板は、半絶縁材料または絶縁材料とすることができる。エッチングされた領域は、開裂または角切りされたエッジを有するエッチングパターンを含むことができ、さらに、１次元または２次元とすることができる。サブマウント金属化パターンはまた、導電層のエッチングされた領域上の１つ以上のエッチングパターンと一致させることもできる。チップおよびサブマウントはまた、フリップチップボンディングまたは同様の方法で接続されることもできる。他の態様では、電気的に分離された各領域のカソード領域は、同じ電気的に分離された領域内のアノード領域の周りに配置される。さらに、各カソード領域は、複数の短絡接点を含む。ＶＣＳＥＬ素子は、外部駆動回路に電気的に接続可能であってもよい。
【図面の簡単な説明】
【００１２】
図面は、本明細書で説明される例示的な実施形態を示すために提供され、本開示の範囲を限定することを意図するものではない。
【００１３】
【図１】図１は、実施形態にかかる、アノード接点およびカソード接点がチップの同じ側にあるように、電流帰還路を提供する短絡ＶＣＳＥＬ構造とペアになっている、フリップチップボンディングされた直列ＶＣＳＥＬを示す簡略断面図である。
【図２】図２は、実施形態にかかる短絡メサ装置、ヒートシンク、ボンディング層、および他の特徴をさらに示している、２つの直列接続されたＶＣＳＥＬアレイの簡略断面図であり、トレンチ分離またはイオン注入領域を介して電気的に分離された領域が形成されている。
【図３】図３は、２つの直列接続されたＶＣＳＥＬアレイの代替実施形態であり、基板方法によるイオン注入およびトレンチ分離を介して電気的に分離された領域が形成されている。
【図４】図４は、２つの直列接続されたＶＣＳＥＬアレイの代替実施形態であり、導電層を介してエッチングし、半導体基板材料を除去し、絶縁支持基板によって置き換えることによって電気的に分離された領域が形成されている。
【図５】図５は、単一チップまたはダイ上に直列に接続された３つのＶＣＳＥＬアレイの例示的なレイアウトの平面図である。
【図６】図６は、例示的な金属化パターンによってサブマウントに接続された図５の直列接続された単一チップアレイを示している。
【図７】図７は、単一チップまたはダイ上に直列接続された４つのＶＣＳＥＬアレイの例示的なレイアウトの平面図である。
【図８】図８は、例示的な金属化パターンによってサブマウントに接続された図７の直列接続された単一チップアレイを示している。
【発明を実施するための形態】
【００１４】
本明細書では、単一チップ上の垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイの複数の直列接続を可能にする装置、システム、および方法について説明する。直列接続されたＶＣＳＥＬアレイは、単一の並列接続されたＶＣＳＥＬアレイと比較して、所与の連続（ＣＷ）またはパルス電流源からの出力光パワーを大幅に強化する。強化されたピーク光パワーは、低デューティサイクルのパルス電流源で動作する場合に特に顕著である。そのような高パワーパルス光源は、フラッシュＬｉＤＡＲまたは近赤外照明を含む様々な用途に特に有用である。
【００１５】
様々なサイズおよび構成のレーザアレイ領域を単一チップに直列接続する機能は、領域ごとの出力を最大化するために、駆動回路、レーザ構成、出力マイクロオプティクスを最適に一致させることができます。さらに、ＶＣＳＥＬアレイ設計の柔軟性および多様性は、光ビーム全体の出力を調整することを可能にする。実施形態は、サブマウント上の特定の「タイル張り」または他の構成に限定されるものではないため、製造および他のコストが削減されることができる。
【００１６】
以下に説明する実施形態では、アレイ内のＶＣＳＥＬは、アノードおよびカソードの双方の接点がウェーハの活性側に構成されるように相互接続される。この構成では、装置基板として非導電性（非ドープ）ウェーハを使用することが可能であるため、ＶＣＳＥＬを電気的に絶縁するのが容易である。カソード接点およびアノードの接点をウェーハの同じ側に構成する能力は、パッケージングおよび集積にとって大きな利点である。単一のフリップチップボンディングステップが使用され、活性な集積回路を含む様々な基板上に組み立てることができる。ワイヤボンドを使用しない直接相互接続は、寄生インダクタンスを最小限に抑え、短い高電流パルス動作を可能にする。
【００１７】
実施形態によれば、図１は、ダイの同じ側にアノード接点およびカソード接点を有するフリップチップボンディングされたＶＣＳＥＬアレイの簡略化された概略断面図を示している。この図は、単一レーザ１０３とサブマウント基板２００に接触する単一短絡メサ１０５を備えた単一のレーザダイまたはチップ１００を示している。しかしながら、実際には、単一チップは、多くのレーザメサおよび短絡メサを有する。発光レーザは、サブマウント２０２上のアノード接触パッドに接触するメサである。カソード接触パッド２０４に接触するメサは、レーザメサと同様に製造されるが、めっき金属層１２４は、レーザ構造のｐおよびｎドープ層と接触し、電気的短絡を生じさせるため、電流は、接合部を流れず、光は放射されない。あるいは、めっき金属層１２４は、誘電体コーティングによってｐドープ層から絶縁されることができ、ｎドープ材料にのみ接触し、サブマウント２００上のカソード接点２０４に電流を直接短絡させることができる。繰り返すが、この実施形態では、接合部に電流は流れず、光は放射されない。
【００１８】
本明細書に開示される方法は、発光ダイオード、光検出器、端面発光レーザ、変調器、高電子移動度トランジスタ、共振トンネルダイオード、ヘテロ接合バイポーラトランジスタ、量子ドットレーザなど、他の半導体装置のアレイを製造するために使用されることができることを理解されたい。さらに、実施形態におけるＶＣＳＥＬアレイ装置１００の図は、例示のみを目的とするものであり、本発明の範囲を限定することを意図するものでは決してないことを理解されたい。
【００１９】
実施形態では、ＶＣＳＥＬアレイ装置は、ガリウムヒ素（ＧａＡｓ）を一般に含む基板１０２を含む。しかしながら、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）、シリコン（Ｓｉ）、エピタキシャル成長材料などの他の材料が使用され、基板１０２を形成することができる。基板１０２は、通常、その後に成長する材料層の欠陥を最小限にするように選択された格子定数を含む。また、少なくとも１つの組成の選択およびその後に成長する材料層の厚さが、所望の動作波長を提供することも理解されたい。分子線エピタキシ（ＭＢＥ）、金属有機化学蒸着（ＭＯＣＶＤ）などを使用したエピタキシャル成長により、基板１０２上に後続の層が蒸着される。
【００２０】
いくつかの実施形態では、半導体基板１０２は、電流帰還路に追加の導電性材料を提供するためにドープされる。この追加の導電性材料は必須ではなく、半導体基板１０２は、非常に低い導電性を有する非ドープまたは半絶縁性材料とすることができる。そのような場合、カソード接触層１０４は、アレイ内のレーザ間の重要な電気的接続層である。
【００２１】
層１０４は、基板１０２全体の横方向伝導を可能にするＶＣＳＥＬの半導体層構造内のドープ層である。金属層１２２（図２を参照）は、電流帰還路への電気抵抗を低減するために、レーザメサ１０３に近い層１０４に接触する。導電性カソード層１０４は、短絡メサ１０５のめっき金属構造１２４に接続する。実施形態では、層１０４は、基板１０２上にエピタキシャル蒸着された格子整合下部分布ブラッグ反射器（ＤＢＲ）とすることができ、ＶＣＳＥＬメサ１０３の第１の隆起層および短絡回路／短絡／接地メサ１０５を形成する。下部ＤＢＲ１０４は、屈折率が変化する（高低）、または導波路内の有効屈折率の周期的変化をもたらす誘電体導波路の高さなどのいくつかの特性の周期的変化による交互材料の複数の層から形成される。各層の境界は、光波の部分反射を引き起こし、結果として得られる層の組み合わせは、所望の動作波長において高品質の反射体として機能する。したがって、下部ＤＢＲ１０４は、２つ以上の材料層を含むが、図１では、本明細書の説明を簡単且つ容易にするために単一層からなるものとして示されている。下部ＤＢＲ１０４の一部はまた、ＶＣＳＥＬアレイ装置に対する電気接点（図示せず）が構成されることを可能にするように導電性にすることができる。
【００２２】
実施形態では、活性領域は、下部ＤＢＲ１０４上にエピタキシャル蒸着されてもよく、活性領域は、クラッド（および／または導波）層、バリア層、および所望の動作波長においてかなりの量の光を放射することができる活性材料を含む。動作波長は、約６２０ｎｍから約１６００ｎｍまで（ＧａＡｓ基板の場合）適切に与えられる範囲内の波長である。しかしながら、他の波長範囲が望ましい場合があり、用途に依存することを理解されたい。
【００２３】
当業者によって理解されるように、放射の波長は、ＤＢＲおよび活性領域を形成するために使用される材料の選択にしたがって実質的に決定される。さらに、活性領域は、量子ドット、量子井戸などの様々な発光構造を含むことができる。導電性の上部ＤＢＲ領域は、活性領域上に配置され、オーミック電気的接続を形成することができる（図示せず）。いくつかの実施形態では、下部ＤＢＲ１０４はｎドープされ、上部ＤＢＲはｐドープされるが、これは逆にすることができ、その場合、下部ＤＢＲ１０４はｐドープされ、上部ＤＢＲはｎドープされる。他の実施形態では、電気的絶縁性ＤＢＲが使用されることができ（図示せず）、これは、キャビティ内接触および活性領域により近い層を利用する。さらに、ドープされた上部ミラー接触層（図示せず）が上部ＤＢＲ上に配置され、接触層１２０上に蒸着された金属へのオーミック電気的接続を促進することができる。
【００２４】
リソグラフィおよびエッチングが使用され、上述した各メサおよびそれらの構造を画定することができる。これは、ポジ型の厚いレジストのコーティング、露光、および現像などの一般的なフォトリソグラフィステップにより、エピタキシャル成長層をパターニングすることによって実現されることができる。レジストの厚さは、レジストとエピタキシャル層との間のエッチング選択性、および所望のメサ形状に応じて、当該技術分野において知られているように変えることができる。
【００２５】
ＧａＡｓベースの材料の場合、エッチングは、通常、Ｃｌ２：ＢＣｌ３などの塩素（Ｃｌ）ベースのドライエッチングプラズマを使用して行われるが、任意数のガスまたはそれらの混合物が使用されることができる。エッチングはまた、多くのウェットエッチャントによって行われることもできる。イオンミリングまたは反応性イオンビームエッチングなどの他の形態のエッチングも使用可能である。エッチングの深さは、アレイ内のメサの活性領域を分離するのに十分な深さに選択される。エッチングは、Ｎミラー（下部ＤＢＲ１０４）、Ｎミラーに形成されたエッチング停止／接触層（下部ＤＢＲ１０４）、またはＮミラー（下部ＤＢＲ１０４）のいずれかによって基板１０２内に停止する。メサを形成するためにエッチングした後、残っているフォトレジストが除去される。これは、ウェットソルベントクリーンもしくはドライ酸素（Ｏ２）エッチングまたは双方の組み合わせを使用して実現されることができる。
【００２６】
図に示される実施形態では、メササイズ、および光生成ＶＣＳＥＬの開口は同じであり、均一な間隔を有する。しかしながら、いくつかの実施形態では、アレイ内の装置の個々のＶＣＳＥＬメササイズは異なることができる。さらにまた、アレイ内のＶＣＳＥＬメサ間隔は異なることができる。いくつかの実施形態では、アレイ１００内の光生成ＶＣＳＥＬメサの分離は、約２０μｍから２００μｍの間である。しかしながら、より大きな間隔と小さな間隔も可能である。ＶＣＳＥＬメサおよびカソードメサの双方は、図では円形として示されているが、矩形、細長線または他の任意の形状であってもよい。
【００２７】
誘電体蒸着が使用および処理され、接触面の開口を画定することができる。誘電体層１１４は、アノード接点２０２からの電流が金属層１２６、１２４、および１２０を流れ、次に光が放射されるように半導体接合部を流れるように、レーザメサ１０３をめっき金属カバーおよびヒートシンク１２４から絶縁する。誘電体層１１４の蒸着は、通常、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって達成されるが、原子層堆積（ＡＬＤ）などの他の技術が使用されることができる。実施形態では、誘電体コーティング１１４は、上面（メサ側壁を含む）上の共形コーティングであり、後続の金属層からのピンホールを通る電流漏れを防ぐように十分に厚い。
【００２８】
このフィルムの厚さを選択する際に考慮すべきその他の特性は、めっき金属１２４（図２を参照して以下でさらに説明するヒートシンクとして動作する）と基板１０２（グラウンド）との間に生じる静電容量であり、その場合、誘電体層１１４は、より厚い方が有益であり、ＶＣＳＥＬ１０３の側壁上の誘電体層１１４が活性領域からヒートシンク１２４に熱を伝達する必要性があり、より薄い層が有益である。いくつかの実施形態では、異なる蒸着技術を使用する複数の蒸着が使用され、これらの特性の双方を備えた層を達成することができる。この技術の例としては、Ｓｉ３Ｎ４のＥビーム蒸着によるＰＥＣＶＤ窒化ケイ素（Ｓｉ３Ｎ４）、または他の誘電体の蒸着に続いて、より指向性の高い蒸着速度を有して蒸着され、それにより、入射面により厚い誘電体材料を配置することとすることができる。誘電体層１１４が形成されると、フォトリソグラフィプロセスが使用され、各ＶＣＳＥＬメサ上の誘電体に、上部ミラー接触層１２０に接触する開口を画定する。誘電体層１１４はまた、各ＶＣＳＥＬメサ間の基板１０２上、接地メサを囲む基板１０２上、および各接地メサの上部および側面上でも除去される。
【００２９】
これらの例示的な実施形態では、その後のステップでｐ金属層１２０がその中に形成されることができるように、フォトリソグラフィプロセスが使用され、誘電体が開いている上部ミラー上に接点を画定することができる。実施形態では、フォトレジストの開口面積は、誘電体の開口よりも僅かに大きく、典型的には数μｍ程度広い。他の実施形態では、その直径は、誘電体開口の直径よりも小さくすることができ、または後のステップでめっきされる短絡メサ上のヒートシンク材料の直径と同じ大きさでもよい。この開口は、誘電体コーティングがコンフォーマルでメサ底部のＮミラー部分を覆っていない限り、メサを生成する活性光のメサ直径よりも大きくすることはできないかまたはその後の金属はｐおよびｎ電位を短絡させる。
【００３０】
フォトレジストの開口領域が画定されると、通常は、ｐ型金属を使用して、開口領域上に金属化が実行されることができる。ｐ金属接触層１２０は、通常、Ｅビーム、抵抗蒸発、スパッタ、または任意の他の金属蒸着技術によって蒸着される多層蒸着である。薄いチタン（Ｔｉ）層は、次層の接着のために最初に蒸着される。この接着層の厚さは、大きく変化する可能性があるが、Ｔｉフィルムは後続層よりもストレスが多く且つ抵抗が大きいため、一般に、約５０Åから約４００Åになるように選択される。実施形態では、接着層は、約２００Åの厚さである。クロム（Ｃｒ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）などの他の接着金属層が、この層に置き換えられることができる。また、この層は、反射体層として機能して、接触ミラーの反射率を高めることができる。
【００３１】
次層は、蒸着中に真空を破ることなく、接着層の上に直接蒸着される。多くの場合、この層は、ボンディング段階での過度の加熱のために、金（Ａｕ）または他の上部金属が接点（拡散障壁）に拡散しすぎるのを防ぐガードとして機能する。一般に、選択される金属は、Ｐｄ、プラチナ（Ｐｔ）、Ｎｉ、タングステン（Ｗ）、またはこの目的のために選択された他の金属もしくはこれらの金属の組み合わせである。選択される厚さは、フリップチッププロセスに必要な特定のボンディング温度に依存する必要がある。この層の厚さは、通常、約１，０００Å〜約１０，０００Åである。低温ボンディングプロセスが使用される実施形態、例えば、インジウムボンディングプロセスでは、拡散バリア層は、任意とすることができ、金属接触スタックの一部として蒸着されないことがある。
【００３２】
次層は、一般に、Ａｕであるが、Ｐｄ、Ｐｔまたは金ベリリウム（ＡｕＢｅ）や金亜鉛（ＡｕＺｎ）などの混合物とすることができる。以下に説明する実施形態では、この層の厚さは、約２，０００Åである。しかしながら、フォトレジストの特性および蒸着物の加熱特性に応じて、一般に、広範囲の厚さを有することができる。いくつかの実施形態では、この時点で他の金属も蒸着され、金属の厚さを増やし、この段階で金属ヒートシンクを形成することにより、処理ステップの数を減らすことができるが、この技術は必須ではなく、以下に説明するデモンストレーション装置では利用されなかった。
【００３３】
一般に、このフォトリソグラフィプロセスには、一般的なリフトオフ技術が選択されているため、表面に蒸着した金属は、フォトレジスト上の任意の金属が半導体への金属の付着またはその接着に影響を与えることなく除去されるように、フォトレジストによって覆われた表面の領域から容易に分離されることができる。上述したように、フォトリソグラフィプロセスがその後に使用され、基板１０２の様々な部分と短絡ｎ接触メサ１０５の上の開口を画定し、誘電体は、前のステップで開かれた。実施形態では、ｎ金属蒸着に対応するフォトレジストの開口領域は、ｎ金属の誘電体開口の開口よりも僅かに大きくなければならない。次に、Ｎ金属層１２２が蒸着され、下部ＤＢＲ１０４（ｎミラーの場合）、エッチング停止および下部ＤＢＲ１０４内に一般に高濃度にドープされた接触層のいずれかを介して基板１０２とともに、または基板１０２自体に電気回路を形成することができる。ｎ金属層１２２を形成するプロセスは、ｐ金属層１２０のプロセスと同様である。金属層は、Ｎｉ／Ｇｅ／Ａｕ、Ｇｅ／Ａｕ／Ｎｉ／Ａｕの組み合わせ、またはそのような多くの組み合わせを含むように選択されることができる。
【００３４】
いくつかの実施形態では、第１の層または複数層は、基板１０２のｎドープエピタキシャル材料への拡散によって接触抵抗を低減するように選択される。他の実施形態では、多層金属スタックの第１の層はまた、アニールプロセスにおいて、材料の様々な拡散特性のために金属が「凝集」せず且つ分離しないように、Ｎｉなどの拡散制限層として選択されることもできる。これらの金属の拡散を均等に分布させることが望まれ、加熱も低減する接触抵抗を下げるために使用されることができる。この多層金属スタックの厚さは、大きく異なることができる。説明される実施形態では、それぞれ４００Å／２８０Å／２，０００Åの厚さのＮｉ／Ｇｅ／Ａｕ金属スタックが使用された。
【００３５】
次に、接触抵抗を下げるために、ウェーハに対してラピッドサーマルアニール（ＲＴＡ）ステップが実行される。記載された実施形態では、プロセス温度は、最大で約４００℃まで急速に上昇し、約３０秒間保持され、室温まで下降される。ＲＴＡステップの温度および時間条件は、金属化に依存し、当業者にとって知られている実験計画法（ＤＯＥ）を使用して決定されることができる。
【００３６】
他の実施形態では、このステップは、プロセスフローの早い段階または遅い段階で実行されることができるが、一般に、はんだまたは接着金属の酸化を低減するためにはんだが蒸着される前に行われる。フォトリソグラフィプロセス（通常は約１μｍから３μｍのフォトレジストの薄層を使用）は、基板１０２および短絡Ｎ接触メサ１０５、ならびに活性メサ１０３上の接触開口を画定するために使用および開発され、ヒートシンク構造がめっきまたは構築される。次のステップは、金属シード層の蒸着であり、通常は、多層蒸着であり、Ｅビーム、抵抗蒸発、スパッタまたは任意の他の金属蒸着技術によって蒸着される。金属層は、Ｔｉ／Ａｕ、２０Å／６００Å、または接着およびエッチングを容易にするために第１の層または複数層が蒸着され、導電性およびエッチングを容易にするために第２の層が蒸着されるような多くのそのような組み合わせなどが選択されることができる。この技術がヒートシンクの構築に使用される場合、シード層は、表面上で連続しており、めっき用の電気的接続を可能にする。
【００３７】
実施形態では、その後、厚い金属がめっきによって蒸着され、ヒートシンク１２４を形成する。しかしながら、他の蒸着方法も使用可能であり、その場合、金属シード層は不要である。めっきの場合、フォトリソグラフィプロセスが使用され、前のシード層レジストによって画定された開口上に開口を画定する。蒸着が起こる領域のフォトレジストが除去される。フォトレジストの厚さは、厚い金属が画定された後に容易にリフトオフするように選択される必要があり、通常、厚さは、約４μｍから約１２μｍの範囲である。Ｏ２または水酸化アンモニウム（ＮＨ４ＯＨ）と組み合わせた水を使用したプラズマクリーニングが実行され、金シード層に残っているレジストを全て除去する。次に、ヒートシンク１２４の金属が標準的なめっき手順によってめっきされる。記載された実施形態では、銅（Ｃｕ）がその熱伝導特性のためにめっき用金属として選択されたが、良好な熱伝導性を提供し且つ装置の信頼性を低下させない界面を提供するＡｕ、Ｐｄ、Ｐｔなどの非酸化金属がより適切とすることができる。めっきの厚さは、異なることができる。記載された実施形態では、約３μｍの厚さが使用された。
【００３８】
次に、ウェーハまたはサンプルが、インジウム（Ｉｎ）めっきなどのはんだめっき溶液に配置され、結合層１２６を形成する。このステップでは、結合特性のために他の金属が選択されることができる。厚さは、大きく異なることができる。記載された実施形態では、約２μｍのめっきされたＩｎがヒートシンク上に蒸着された。しかしながら、金錫（ＡｕＳｎ）合金などの他のはんだも使用可能であり、スパッタリングなどの代替蒸着技術も使用可能である。金属の蒸着が完了した後、前述のように溶剤、プラズマ洗浄、またはその双方を使用してフォトレジストが除去され、Ａｕをエッチングするドライまたはウェットエッチングによってシード層がエッチングされてから、Ｔｉをエッチングおよび／またはＴｉＯ２を除去するドライまたはウェットエッチングでエッチングされる。次に、標準のレジスト洗浄方法によってシード層フォトレジストが洗浄される。この時点で、ＶＣＳＥＬアレイ基板は完成し、ボンディングの準備ができている。あるいは、レーザダイのメサの代わりに、フリップチップボンディングプロセス用のサブマウント接触面にはんだが蒸着されることができる。
【００３９】
厚いヒートシンク材料によってメサを完全に包むことは、実施形態の重要な態様である。メサの活性領域は、厚いヒートシンク材料が形成される縁部に最も近いため、良好な熱伝導性があり、それにより、それらの活性領域によって生成される熱を効率的且つ効果的に除去する実施形態の設計を可能にする。前述のように、これは、ヒートシンク材料をメサの上部に配置する既存のＶＣＳＥＬアレイ装置の熱低減技術とは大きく異なる。これらの既存または従来の設計は、熱伝導性の高い一連の材料（ミラー）または誘電体を通って移動するために熱を必要とし、それにより、熱低減の低い効率および効果をもたらす。
【００４０】
いくつかの既存の設計では、ヒートシンク材料の薄層によってメサを取り囲んでいるが、熱を低減する目的で、これらの設計では、得られるヒートシンクの高さを考慮していない。厚いヒートシンク層を使用し、ｎ基板接地電位とヒートシンク基板上のｐ接触面との間の距離を増やすことにより、本実施形態は、ヒートシンク層の高さが増加するにつれてシステムの寄生容量を減少させる。さらに、熱の低減に加えて、追加の材料の構築は、周波数応答を増加させる。
【００４１】
他の実施形態では、誘電体層１１４は、メサの周りのｎミラーまたは基板全体を覆い、ヒートシンク材料がヒートシンクの個々のメサの代わりに全てのメサを完全に包囲して１つの大きなヒートシンク構造を形成することができるように開かれない。この場合、ｎ接点は、短絡回路のメサから基板まで延長するためにのみ必要である。実施形態のヒートシンクはまた、隣接するメサによって生成される熱量を低減することにより、ＶＣＳＥＬアレイの動作を改善する。ほとんどの電気装置内の熱抵抗の低減は、各装置の周波数応答を増加させる。本装置のＶＣＳＥＬアレイ装置の熱性能を改善することにより、ＶＣＳＥＬアレイ装置の高速性能の大幅な向上が可能にされる。さらにまた、この実施形態では、既存のアレイ回路と比較して構築されるヒートシンクが厚くなるため、メサに与えられた余分な高さが、基板接地面と全ての活性メサを並列に接続する正の接触板との間の距離を増やすことにより、静電容量を減らすことも明らかである。その得られる結果は、アレイ全体の周波数応答も増加させる回路の寄生インピーダンスの低減である。
【００４２】
また、活性領域を囲むサブアレイを形成する短絡回路メサ設計は、複数のワイヤボンドを形成せずに、製造されたＶＣＳＥＬ基板からヒートスプレッダの接地面に直接電流を流すことを可能にする。実施形態のこの態様は、製造の複雑さを低減し、また、既存のアレイに示される複数のワイヤボンドからの寄生インダクタンスも低減する。短絡回路のメサ設計は、ヒートスプレッダ基板にフリップチップされたときに、アレイの周波数応答に有益な共面導波路を形成する。この設計特徴はまた、信頼性および位置決めにも影響する、隆起したワイヤボンドを必要としない単純なパッケージング設計を可能にする。
【００４３】
層１２６は、サブマウント基板２００への接着を提供するはんだまたは他の導電性結合層である。層１２６は、様々な方法により、アノードメサおよびカソードメサ上のめっき金属層１２４の上部に直接蒸着されることができる。代わりに、層１２６はまた、サブマウント上のアノードおよびカソード接触パッド２０２および２０４に適用されることもできる。層１２０は、ＶＣＳＥＬ半導体層の高度にドープされた表面への接点である。レーザメサから短絡メサへの電流は、カソード接点２０４においてグラウンドへの経路を構成するために、カソード接点層１０４を通る。
【００４４】
そのような直列接続構成の好ましいレイアウトが図２の断面図に示されている。ここで、レーザアレイのアノード１０３および短絡カソード１０５は、図１に示したように構成されている。１つの相違は、半導体基板１０２が一般に使用される高度にドープされた導電性半導体材料ではなく、少なくとも半絶縁材料（すなわち、半絶縁性または絶縁性）であるということである。この半絶縁材料は、ほとんどのＶＣＳＥＬ設計の基礎を形成するＧａＡｓ基板の低ドープバージョンである。また、共通導電性カソード層１０４は、エッチング領域１２８を使用して分離され、チップ上に電気的に分離されたカソード領域を形成する。
【００４５】
代替実施形態は、エッチングされたトレンチの代わりに領域１２８に絶縁インプラントを使用する。図のメサがエッチングされた後にインプラントが実行されるため、レーザ構造全体にインプラントするために必要な注入エネルギは、極端に高くする必要はない。絶縁インプラントは、通常、プロトンを使用して半導体結晶構造を乱し、非導電性にする。当業者にとって公知のそのような電気的分離を行う種およびエネルギをインプラントするための多くのアプローチがある。絶縁インプラントと組み合わされた領域１２８の浅いエッチングされたトレンチの組み合わせも使用されることができる。
【００４６】
図３は、図２と同様の直列接続構成を示しているが、ＶＣＳＥＬアレイ間の分離は、トレンチ分離法によって実現される。この実施形態では、共通の導電性カソード層上に電気的に分離された導電性領域を形成するために、基板が裏面からエッチングされる。領域１２８のトレンチは、基板１０２全体を貫通しないが、イオン注入を使用して領域１２８の残りの材料を非導電性にするのに十分な深さである。トレンチは、ウェーハを機械的に弱めるため、何らかのタイプの支持基板が必要になる場合がある。
【００４７】
トレンチは、基板１０２をエッチングするために、上述したように、リソグラフィ技術を使用して形成されることができる。シリコンの局所酸化（ＬＯＣＯＳ）または浅いトレンチ分離と同様の構造を形成するために、ポリマーやスピンオンガラスなどの誘電材料によってトレンチを充填するなどの一般的な分離技術が実装され、ＶＣＳＥＬ装置および基板１０２に使用される材料、および本明細書で説明される様々な実施形態にしたがって、所望のサイジング特性を有するトレンチを形成することができる。
【００４８】
トレンチ領域１２８が確立されると、イオン注入技術が使用され、領域１２８が非導電性であることを保証することができる。イオン注入では、高エネルギイオン（約１０〜２００ＫｅＶ）が基板内で加速されて、ターゲット材料内の原子を置換し、構造変化を引き起こし、物理的、化学的、および／または電気的特性の変化を有するターゲット材料をもたらすことができる。ホウ素、窒素、またはリンなどのドーパントイオンがそのような方法において利用されることができるが、所望の基板特性および基板材料に応じて、他のイオンが使用されてもよい。
【００４９】
当業者にとって公知の１つの技術では、イオン注入は、所望の元素および不活性ガスを含むイオン化されたビームの形成を通じて実装されることができる。イオン化されたビームは、真空中でターゲット材料に向かって高エネルギで加速され、イオン化された原子は、ターゲット材料内の原子を置換することができる。このプロセスを達成するために、高エネルギ加速器および当業者にとって一般的な他の技術が利用されることができる。チップ上でラピッドサーマルアニール（ＲＴＡ）ステップが実行され、注入プロセス中にドーパントや不純物によって引き起こされる欠陥や損傷を除去することもできる。
【００５０】
領域の電気的特性は、インプラントの深さおよび投与量によって正確に制御されることができるため、イオン注入技術は、非導電性トレンチ領域１２８を作成するために好ましい場合がある。注入はまた、表面ターゲット材料の硬化と耐腐食性にも寄与し、これは、装置の摩耗やその他の損傷に対する耐性を高める。
【００５１】
ＶＣＳＥＬ構造の導電性領域（図２に示す）および部分的に基板（図３に示す）を通るトレンチエッチングと、領域１２８の残りの材料への絶縁インプラントとの組み合わせもまた、ドープされた（すなわち、導電性）基板の使用が同じダイ上でＶＣＳＥＬの直列接続を行うことを可能にする。
【００５２】
図４は、直列接続のために同じダイ上でＶＣＳＥＬを電気的に絶縁する第３のアプローチを示している。このアプローチでは、基板が除去され、上述したように、研磨作用、選択的化学エッチング、および／またはリソグラフィ法の組み合わせによって元のヒ化ガリウム基板が除去された後、ＶＣＳＥＬアレイの露出表面に接合された絶縁基板によってＶＣＳＥＬアレイ構造が支持されるため、基板１０２のドーピングは無関係である。チップは、基板の除去中にチップのエッチングされたメサ側に接合された一時的なバッキングまたはハンドルウェーハによって機械的に支持される。（接着剤またはその他のチップボンディングプロセスを使用して）絶縁基板が所定の位置に接合されると、一時的なバッキングチップが除去される。そして、ＶＣＳＥＬアレイは、互いに電気的に絶縁される。
【００５３】
図５は、単一チップまたはダイ上で直列に接続された複数のＶＣＳＥＬアレイの例示的な平面レイアウトを示している。チップは、塗りつぶされた矩形アウトライン５００によって表される。この実施形態では、２つの領域１２８がチップを横切って延在し、チップの共通導電性カソード層上に３つの連続した電気的に分離された導電性領域５０２ａ、５０２ｂ、および５０２ｃを形成する。分離領域１２８は、上述した方法のいずれかを介してエッチングまたはイオン注入されて、領域を非導電性にすることができる。電気的に分離された各導電性領域５０２は、さらに、アノード領域およびカソード領域を含む。アノード領域は、小さな破線円によって表される複数のアノード接点５０４を含む。カソード領域はまた、より大きな破線円によって表される複数のカソード接点５０６も含む。
【００５４】
この実施形態では、アノードは、各チップ領域５０２の中央でともにグループ化される。カソード接点５０４は、複数のアノード接点５０４の周りにＣ形状を形成し、アノード接点の３つの側面を実質的に取り囲む。しかしながら、他のカソードおよびアノード構成が可能であり、本例示的なレイアウトに限定されるものではない。アノード接点５０４は、同じ電気的に分離された導電性領域内でカソード接点５０６と電気的に接続されている。チップがサブマウントに接続されると、図６でさらに説明するように、カソード接点は、チップの底面にあるサブマウントの金属化パターン（図示せず）を介して隣接領域のアノード接点に接続する。
【００５５】
チップ５００の幅を横切って延びるエッチングされた領域１２８は、エッチングされた領域１２８により、各領域のカソードサブマウント層を隣接領域のカソード層から電気的に分離する。エッチングされた領域は、チップ５００上に１つ以上の別個の非接続金属層を形成するために、上述したものと同様のフォトリソグラフィプロセスによって達成および画定されることができる。エッチングされた領域は、１次元または２次元のパターン、または本明細書に記載のパターンの任意のバリエーションを含むことができ、イオン注入領域またはエッチングされたトレンチおよびイオン注入領域の組み合わせとすることができる。
【００５６】
さらにまた、チップ５００は、開示された特徴を可能にすることと一致する任意の形状またはサイズとすることができ、図５に示された矩形の実施形態に限定されるものではない。チップは、開裂、ダイシング、レーザシンギュレーション、またはそれらのプロセスまたは同様のプロセスの任意の組み合わせによって形成されることができる。同様に、各チップ上に形成される領域の形状、サイズ、および数は、設計のニーズや同様の考慮事項に応じて変更されることができる。
【００５７】
説明した接続パターンを実現するために、各領域のカソードおよびアノードの構成が変更されてもよい。複数のカソードはんだバンプ５０６は、同じ領域上の複数のアノードから分離された層上にある。領域間のカソード層は、領域間接続が１つの領域上の複数のアノードと隣接領域上の複数のカソードとの間に生じるように、電気的に分離されている。各領域内のアノード５０４は、アノード５０４およびレーザダイオード接合部（プロセス中に光を放射する）に電流が流れた後、共通カソード層１２４を介してカソード接点に電流が流れるように、共通カソード接点層である図１の層１２４を介して、その同じ領域内の共通カソード接続５０６に接続されている。
【００５８】
図５の例示的なレイアウトの底面図である図６に、直列接続されたＶＣＳＥＬアレイの設計がさらに示されている。この実施形態では、パターン化されたサブマウントが使用され、電気的に分離された各領域５０２の直列接続を実装する。具体的には、サブマウントの金属化パターンは、異なるチップ領域のアノードとカソードとの間に導電性の電気経路を提供するが、別個のチップ領域のカソードと同じチップ領域５００のカソードおよびアノードとの間の電気的分離を維持する。
【００５９】
接続は、フリップチップボンディングによって実現されることができ、レーザダイは、図２で説明したように、サブマウント基板上にフェースダウンで配置される。サブマウントおよびレーザダイは、所望の電気的接続経路を可能にするために正確に位置合わせされ、領域間の適切な電気的分離を維持する。フリップチップボンディングは、ワイヤボンディング装置と比較して多くの利点を提供する。接続の可能性が大きくなるため、主な利点は、設計の柔軟性である。ワイヤボンディングと比較して、チップ領域ごとにより多くの接続が構成されることができるため、より小さく且つより多様な構成が実現されることができる。また、ワイヤボンディングと比較して、電磁放射が大幅に少なくなる。信号経路を短くし、接続のインダクタンスおよびキャパシタンスを低減すると、高速化を含む、装置の電気的性能の向上につながる。さらに、ヒートシンクは、フリップチップボンディングにおいてチップ（またはダイ）に直接取り付けられるため、熱伝達特性の向上が実現されることができる。これらの改善は、経済的な利点につながることができ、材料、製造、および生産コストの削減につながることができる。
【００６０】
フリップチッププロセスでは、チップは、接着のために熱硬化エポキシ層を使用して結合されることができる。接着剤は、設計、間隔、または熱的な考慮事項に応じて、任意数の材料とすることができる。例えば、異方性導電性材料または非導電性材料が接着接合プロセスに使用されてもよい。チップがサブマウントに取り付けられ、金属化パターンが正確に位置合わせされると、金接点を介して電気的接続が実現されることができる。
【００６１】
図示の実施形態では、アノード５０４およびカソード５０６は、図５のチップ配列と同一にレイアウトされている。陰影付きのパターン化領域６００は、サブマウント金属化パターンを表す。破線で輪郭を描かれたチップ５００は、サブマウント６００上に取り付けられている。したがって、各領域のカソードおよびアノードのはんだバンプは、それらが電気的に接続されるサブマウントに接触している。サブマウント６００は、各領域内のカソードおよびアノードの接続を支援するように機能するとともに、連続領域の電気素子への接続を提供する。
【００６２】
図示のように、領域１のアノード５０４ａは、共通のサブマウント層を介して、領域２のカソード５０６ｂに接続する。同様に、領域２のアノード５０４ｂは、領域３のカソード５０４ｃに接続する。上述したように、同じ領域のカソードおよびアノードは、同様にカソード共通接触層１２４によって接続されるが、前述のように、電流は、アノードメサのレーザダイオード接合部を流れる必要がある。
【００６３】
金属化パターン６００は、各領域のアノードおよびカソードを分離し、レーザダイ５００上のエッチングされた領域１２８と密接に整列するギャップ６０２を含む。エッチングされた領域１２８と同様に、金属化パターンギャップ６０２は、カソード領域を電気的に分離された状態に保つのに役立つ。そのため、本実施形態では、エッチングされた領域１２８およびギャップ６０２の組み合わせは、チップ５００上に３つの電気的に分離された領域を形成する。記載された各領域のアノードとカソードとの間の接続は、ダイオードの３つの並列アレイの直列接続をもたらす。これは、図６の３つのダイオードの直列接続として示されている。
【００６４】
本例示的な実施形態では１つのチップが示されているが、複数のチップまたはダイが直列に接続されてもよい。例えば、図５〜図６で説明したチップと同様のいくつかのチップが接続されてもよい。別個のチップ上のアノードは、共通のサブマウント金属化パターン６００を介して、本チップ５００に描かれているカソード５０６ａに接続されてもよい。同様に、本チップ上のアノード５０４ｃは、別個のチップのカソードに接続されてもよい。さらに、複数のＶＣＳＥＬの個々またはグループは、外部駆動回路に電気的に接続されてもよい。
【００６５】
図７は、直列接続されたＶＣＳＥＬアレイの代替実施形態を示している。この例では、２つの側面が電気的に分離された導電性領域に隣接するように、４つの電気的に分離された領域がダイ上に配置される。チップ７００は、上述したように、ＧａＡｓまたは任意の同様の材料から構成されてもよい。
【００６６】
図５〜図６の構成と同様に、アノード７０２は、より小さい破線円によって表され、ともにグループ化され、各正方形領域の内部に配置されている。より大きな破線円によって表されるカソード７０４は、各領域の複数のアノード７０２の周りに配置される。同様に、カソードは、複数のアノードの周りにＣ形状を形成し、３つの側面でアノードを実質的に囲む。この４直列構成では、領域１および２におけるＣ形状カソードの向きは、領域３および４における向きと逆になっている。具体的には、複数のカソードの開口部は、チップの反対側に面している。この向きは、図８で説明した例示的なサブマウント金属化パターンでのフリップチップ配置に有益である。
【００６７】
さらに、カソードおよびアノードの接続パターンは図５と同様である。例えば、領域１上のカソード７０４は、レーザダイ７００のレーザダイオード接合部を介して同じ領域上のアノード７０２に接続されている。サブマウント（図示せず）を介して、領域１のカソード７０４は、電気的に分離された領域２上のアノード７０２に接続する。同様に、領域２上のカソードおよびアノードは、レーザダイオード接合部を介して接続され、領域３上のアノードは、サブマウントを介して領域２上のカソードに接続される。チップ７００上の各領域が直列に接続されるように、同様の接続パターンが領域３および４上で実現され、したがって、４直列ＶＣＳＥＬ配列を形成する。
【００６８】
この実施形態では、各領域を電気的に分離するエッチングされた領域１２８は、２次元でパターン化される。エッチングされた領域は、４つの領域の各側面がチップ７００上の任意の隣接または他の領域から電気的に分離されるように、チップの長さおよび幅、ならびに周囲に沿って延びている。そのような２次元エッチングパターンは、ダイ上の領域が互いに関して任意の配置で配置されることを可能にする。したがって、多くの代替直列接続パターンを形成するために、様々な領域の形状、サイズ、数、および位置が実現されることができる。したがって、示された実施形態は、ＶＣＳＥＬアレイの３直列および４直列構成を示しているが、本発明は、そのような例に限定されるものではないことを理解されたい。
【００６９】
さらに、各領域上のカソードおよびアノードの配置は、描かれた例示的な配置に限定されるものではない。それらの位置とグループ化は、領域および／またはチップのサイズ、位置、サブマウントの金属化パターン、設計目的、または他の同様の考慮事項に応じて変更されることができる。
【００７０】
図８は、図７で説明した４つのＶＣＳＥＬ直列構成を達成するためのサブマウント８００へのチップ７００の接続パターンおよびフリップチップボンディングの底面図を示している。サブマウント８００上の金属化パターンは、陰影付き領域として示されており、３直列構成について図６において説明した金属化サブマウントと同様に、各領域における複数のカソードを次の領域における複数のアノードに接続する。
【００７１】
金属化パターンは、４つのレーザ領域のそれぞれにおいて複数のアノード７０２とカソード７０４との間にギャップ８０２を含む。さらに、ギャップは、各領域のカソード層が他の領域のカソード層から電気的に分離されたままになるように、エッチングされた領域１２８と整列する。金属化パターンは、本設計に限定されるものではなく、チップサイズ、形状、または設計、不動産、またはその他の考慮事項に応じて変更されることができる。
【００７２】
本実施形態および記載された接続パターンはまた、複数の他の配置に拡張されることもできる。それらは、様々なパルス駆動回路と一致するように直列に接続された追加のレーザ接合部を含むことができ、単一チップアプローチの位置合わせおよび不動産の利点を維持することができる。電気的および機械的接続用のはんだ１２６は、図２〜図４のようにレーザメサ上、またはサブマウント金属パターン上のいずれかに配置されることができる。
【００７３】
本開示は、いくつかの代替形態に関して本明細書で例示および説明されたが、本明細書で説明された技術は、多数の追加の使用および用途を有することができることを理解されたい。したがって、本開示は、本開示の原理の１つ以上の実施形態、代替形態および応用を単に例示するにすぎない本明細書に含まれる特定の説明、実施形態および様々な図面のみに限定されるべきではない。
【図１】
2020529128.tif 000003
【図２】
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【図３】
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【図４】
2020529128.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】令和2年3月23日(2020.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列接続された垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイにおいて、
半導体基板および導電性カソード層を含む単一の半導体ダイであって、前記導電性カソード層が、一連の隣接する導電性領域を含み、各導電性領域が、非導電性分離領域によって隣接する導電性領域から分離され、各導電性領域が、アノード接点を有する複数のＶＣＳＥＬ素子と、共通カソード接点を有する複数の接地素子とを含み、各接地素子が、前記導電性カソード層に直接接続されて共通接地接続を形成する、半導体ダイと、
各導電性領域の前記アノード接点に接続した後、各導電性領域の前記カソード接点を隣接する導電性領域の前記アノード接点に接続することにより、各導電性領域を隣接する導電性領域に直列に接続するとともに、各導電性領域の第１の複数のＶＣＳＥＬ素子を、隣接する導電性領域の第２の複数のＶＣＳＥＬ素子に直列に接続するように、電流が第１の複数のＶＣＳＥＬ素子の各導電性領域の前記共通接地接続から前記隣接する導電性領域の前記アノード接点に流れるように、各導電性領域および隣接する各導電性領域の前記アノード接点と前記カソード接点との間の電気的分離を維持する金属化パターンを含むサブマウントと
を備える、ＶＣＳＥＬアレイ。
【請求項２】
前記半導体基板が少なくとも半絶縁材料である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項３】
前記非導電性分離領域が、前記導電性カソード層上のエッチングおよびイオン注入の１つ以上によって形成される、請求項１に記載のＶＣＳＥＬアレイ。
【請求項４】
前記非導電性分離領域が、開裂または角切りされたエッジを有するエッチングパターンを含む、請求項１に記載のＶＣＳＥＬアレイ。
【請求項５】
前記金属化パターンが、隣接する導電性領域のアノード接点の位置に、各導電性領域内の前記アノード接点の位置を一致させる第１の金属接触パターンと、各導電性領域内の前記カソード接点の位置を一致させる第２の金属接触パターンとを含む、請求項１に記載のＶＣＳＥＬアレイ。
【請求項６】
各導電性領域内の前記カソード接点の位置が、各導電性領域内の前記アノード接点の位置の少なくとも一部を取り囲むが物理的に分離した領域に配置されるため、前記第１の金属接触パターンが前記第２の金属接触パターンに短絡しない、請求項５に記載のＶＣＳＥＬアレイ。
【請求項７】
前記アノード接点および前記カソード接点が、単一の半導体ダイの同じ側に形成されて、単一のフリップチップ結合ステップを介して全ての電気的接続を促進する、請求項１に記載のＶＣＳＥＬアレイ。
【請求項８】
前記サブマウントおよび前記単一半導体ダイが、フリップチップボンディングによって接続されている、請求項１に記載のＶＣＳＥＬアレイ。
【請求項９】
前記複数のＶＣＳＥＬ素子の中の個々のＶＣＳＥＬ素子が、前記外部駆動回路の駆動集積回路基板上のマッチング金属接点への直接結合を介して外部駆動回路に電気的に接続可能である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１０】
前記単一の半導体ダイ上の領域内の前記導電性カソード層によって接続された各ＶＣＳＥＬ素子の前記アノード接点が、第１の金属層によって電気的に接続され、前記領域内の前記導電性カソード層によって接続された前記カソード接点が、第２の金属層によって電気的に接続され、前記第１の金属層が、前記第２の金属層に直接接続されない、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１１】
前記サブマウントが、プリント配線板またはパターン化回路である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１２】
前記サブマウントが、前記単一の半導体ダイに電力、温度制御または他の電子機能を提供する活性集積回路である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項１３】
垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイを直列に製造する方法において、
半導体基板および導電性カソード層を形成することであって、前記導電性カソード層が、１つ以上の非導電性分離領域によって分離された２つ以上の導電性領域を含み、各導電性領域が、複数のＶＣＳＥＬ素子を有するＶＣＳＥＬ領域を含み、複数のＶＣＳＥＬ素子のうちの各ＶＣＳＥＬ素子がアノード接点を有し、カソード接点の領域が複数の接地素子を有し、前記導電性カソード層に共通接地接続を形成するために電流が前記アノード接点から前記導電性カソード層に前記複数のＶＣＳＥＬ素子を通って並列接続で流れるように、前記複数の接地素子のうちの各接地素子が前記導電性カソード層に直接接続されていること
を含む単一の半導体ダイを形成することと、
第１の複数のＶＣＳＥＬ素子を第２の複数のＶＣＳＥＬ素子に直列に接続するように、電流が前記第１の複数のＶＣＳＥＬ素子の前記第１の導電性領域の前記共通接地接続から前記第２の複数のＶＣＳＥＬ素子の前記第２の導電性領域の前記アノード接点に流れるように、別個の導電性領域上の前記アノード接点に接続することにより、前記単一の半導体ダイ上の２つ以上の導電性領域のうちの第１の導電性領域を前記２つ以上の導電性領域のうちの第２の導電性領域に直列接続するように構成された金属化パターンを含むサブマウントを形成することと
を備える、方法。
【請求項１４】
前記半導体基板が少なくとも半絶縁材料である、請求項１３に記載の方法。
【請求項１５】
前記１つ以上の非導電性分離領域が、イオン注入により、または前記導電性カソード層上の開裂または角切りされたエッジを有する１次元もしくは２次元パターンのエッチングにより形成される、請求項１３に記載の方法。
【請求項１６】
前記金属化パターンが、前記導電性カソード層上の１つ以上のエッチングパターンと一致する、請求項１５に記載の方法。
【請求項１７】
単一のフリップチップ結合ステップを介して全ての電気的接続を促進するために、前記単一半導体ダイの同じ側に前記アノード接点および前記カソード接点の接点を形成することをさらに備える、請求項１３に記載の方法。
【請求項１８】
前記サブマウントを前記半導体基板にフリップチップボンディングすることをさらに備える、請求項１３に記載の方法。
【請求項１９】
垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイを直列に接続するためのシステムにおいて、
半導体基板上の導電性カソード層内に複数の導電性領域を形成する１つ以上の非導電性分離領域と、
各導電性領域内の複数の直列接続ＶＣＳＥＬ素子であって、前記複数の直列接続ＶＣＳＥＬ素子が、前記複数の直列接続ＶＣＳＥＬ素子のうちの各ＶＣＳＥＬ領域に、アノード接点および複数の接地素子を有するカソード接点の領域を含み、前記導電性カソード層に共通接地接続を形成するように電流が前記アノード接点から前記導電性カソード層に前記複数の直列接続ＶＣＳＥＬ素子のそれぞれを通って並列接続で流れるように、前記複数の接地素子のうちの各接地素子が前記導電性カソード層に直接接続されている、複数の直列接続ＶＣＳＥＬ素子と、
を含む単一の半導体ダイと、
前記半導体基板に接続されたサブマウントであって、前記サブマウントが、前記第１の導電性領域の前記アノード接点に接続した後、前記第１の導電性領域の前記カソード接点を前記第２の導電性領域の前記アノード接点に接続するとともに、第１の複数のＶＣＳＥＬ素子を第２の複数のＶＣＳＥＬ素子に直列に接続するように電流が前記第１の複数のＶＣＳＥＬ素子の前記第１の導電性領域の前記共通接地接続から前記第２の複数のＶＣＳＥＬ素子の前記第２の導電性領域の前記アノード接点に流れるように、各導電性領域内の前記アノード接点と前記カソード接点との間の電気的分離を維持することにより、前記単一の半導体ダイ上の前記複数の導電性領域のうちの第１の導電性領域を前記複数の導電性領域のうちの第２の導電性領域に直列接続するように構成された金属化パターンを含む、サブマウントと
を備える、システム。
【請求項２０】
前記半導体基板が少なくとも半絶縁材料である、請求項１９に記載のシステム。
【請求項２１】
前記１つ以上の非導電性分離領域が、イオン注入、および前記導電性カソード層上の開裂または角切りされたエッジを有する１次元または２次元エッチングパターンの１つ以上によって形成される、請求項１９に記載のシステム。
【請求項２２】
前記金属化パターンが、前記導電性カソード層上の前記１次元または２次元のエッチングパターンの１つ以上と一致する、請求項２１に記載のシステム。
【請求項２３】
前記アノード接点および前記カソード接点についての接点が、単一の半導体ダイの同じ側に形成されて、単一のフリップチップ結合ステップを介して全ての電気的接続を促進する、請求項１９に記載のシステム。
【請求項２４】
前記サブマウントおよび前記半導体基板が、フリップチップボンディングによって接続されている、請求項１９に記載のシステム。
【請求項２５】
直列接続された垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイにおいて、
半導体基板が除去され、絶縁基板と、１つ以上の非導電性分離領域によって分離された２つ以上の導電性領域を含む導電性カソード層とによって置き換えられた単一の半導体ダイであって、各導電性領域が、アノード接点および複数の接地素子を有するカソード接点の領域を有する複数のＶＣＳＥＬ素子を有する領域を含み、前記導電性カソード層への共通接地接続を形成するように電流が前記アノード接点から前記導電性カソード層に複数のＶＣＳＥＬ素子を介して並列接続で流れるように、複数の接地素子のうちの各接地素子が前記導電性カソード層に直接接続されている、単一の半導体ダイと、
前記第１の導電性領域の前記アノード接点を接続した後、前記第１の導電性領域の前記カソード接点を前記第２の導電性領域の前記アノード接点に接続するとともに、第１の複数のＶＣＳＥＬ素子を第２の複数のＶＣＳＥＬ素子に直列に接続するように電流が前記第１の複数のＶＣＳＥＬ素子の前記第１の導電性領域の前記共通接地接続から前記第２の複数のＶＣＳＥＬ素子の前記第２の導電性領域の前記アノード接点に流れるように、各導電性領域の前記アノード接点と前記カソード接点との間の電気的分離を維持することにより、前記単一の半導体ダイ上の前記２つ以上の導電性領域のうちの第１の導電性領域を前記２つ以上の導電性領域のうちの第２の導電性領域に直列接続するように構成された金属化パターンを含むサブマウントと
を備える、ＶＣＳＥＬアレイ。
【請求項２６】
前記１つ以上の非導電性分離領域が、前記導電層上のエッチングおよびイオン注入の１つ以上によって形成される、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項２７】
前記１つ以上の非導電性分離領域が、開裂または角切りされたエッジを有する１次元または２次元のエッチングパターンを含む、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項２８】
前記金属化パターンが、前記１次元または２次元のエッチングパターンと一致する、請求項２７に記載のＶＣＳＥＬアレイ。
【請求項２９】
前記アノード接点および前記カソード接点が、単一の半導体ダイの同じ側に形成されて、単一のフリップチップ結合ステップを介して全ての電気的接続を促進する、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３０】
前記サブマウントおよび前記単一半導体ダイが、フリップチップボンディングによって接続されている、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３１】
前記第１の導電性領域内の前記カソード接点の位置が、前記第１の導電性領域内の前記アノード接点の位置の少なくとも一部を取り囲むが物理的に分離した領域に配置されるため、前記第１の金属接触パターンが前記第２の金属接触パターンに短絡しない、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３２】
前記複数のＶＣＳＥＬ素子のうちの個々のＶＣＳＥＬ素子または前記複数のＶＣＳＥＬ素子のうちのＶＣＳＥＬ素子のグループが、外部駆動回路の駆動集積回路基板上のマッチング金属接点への直接結合を通じて外部駆動回路に電気的に接続可能である、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３３】
前記単一の半導体ダイ上の領域内の前記導電性カソード層によって接続された各ＶＣＳＥＬ素子の前記アノード接点が、第１の金属層によって電気的に接続され、前記領域内の前記導電性カソード層によって接続された前記カソード接点が、第２の金属層によって電気的に接続され、前記第１の金属層が、前記第２の金属層に直接接続されない、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３４】
前記サブマウントが、プリント配線板またはパターン化回路である、請求項２５に記載のＶＣＳＥＬアレイ。
【請求項３５】
前記サブマウントが、前記ダイに電力、温度制御または他の電子機能を提供する活性集積回路である、請求項２５に記載のＶＣＳＥＬアレイ。
【国際調査報告】
2020529128.tif 000011