(57)【要約】  裏面照射型イメージセンサは、第１の画素と、第２の画素と、第１の画素と第２の画素との間に配置され、第１の画素と第２の画素とを分離するチャネルストップ１０８とを含む。チャネルストップ１０８は、ＬＯＣＯＳ構造と、ＬＯＣＯＳ構造の下にドープされたシリコンの領域とを含む。裏面照射型イメージセンサはまた、ＬＯＣＯＳ構造を通って延び、ドープされたシリコンの領域とオーミック接点を形成する第１の導電性接点を含む。第１の導電性接点は、用途に応じて、接地されていてもよいし、負にバイアスされていてもよいし、正にバイアスされていてもよい。
2020537345.tif 000002
【特許請求の範囲】
【請求項１】
第１の画素と、
第２の画素と、
前記第１の画素と前記第２の画素との間に配置され、前記第１の画素と前記第２の画素とを分離するチャネルストップであって、
シリコンの局所酸化（ＬＯＣＯＳ）構造、および
前記ＬＯＣＯＳ構造の下にドープされたシリコンの領域を含むチャネルストップと、
前記ＬＯＣＯＳ構造を通って延び、前記ドープされたシリコンの領域とオーミック接点を形成する第１の導電性接点と、
を含むことを特徴とする裏面照射型イメージセンサ。
【請求項２】
請求項１に記載のイメージセンサであって、
前記導電性接点は、接地に接続されていることを特徴とするイメージセンサ。
【請求項３】
請求項１に記載のイメージセンサであって、
前記導電性接点に電気的に結合された電源をさらに含み、前記電源は、前記導電性接点に負のバイアスをかけるように構成可能であることを特徴とするイメージセンサ。
【請求項４】
請求項１に記載のイメージセンサであって、
前記導電性接点に電気的に結合された電源をさらに含み、前記電源は、前記導電性接点に負および正のバイアスをかけるように構成可能であることを特徴とするイメージセンサ。
【請求項５】
請求項１に記載のイメージセンサであって、
前記ドープされたシリコンの領域は、ｐ＋＋が埋め込まれた領域であり、
前記第１の画素および前記第２の画素は、ｎ型チャネルを有する複数のゲートを含むことを特徴とするイメージセンサ。
【請求項６】
請求項１に記載のイメージセンサであって、
前記第１の画素を含む画素の第１の列と、
前記第２の画素を含む画素の第２の列と、をさらに含み、
前記チャネルストップは、前記第１の列と前記第２の列との間に配置され、前記第１の列を前記第２の列から分離するようになっていることを特徴とするイメージセンサ。
【請求項７】
請求項６に記載のイメージセンサであって、
それぞれが前記ＬＯＣＯＳ構造を通って延び、前記ドープされたシリコンの領域とそれぞれオーミック接点を形成する一連の導電性接点をさらに含み、
前記一連の導電性接点は、前記第１の導電性接点を含むことを特徴とするイメージセンサ。
【請求項８】
請求項６に記載のイメージセンサであって、
前記第１の列および前記第２の列の前記画素は、それぞれ複数のゲートを含み、
各複数のゲートのそれぞれのゲートは、複数のクロック信号のそれぞれのクロック信号を受信し、
前記複数のクロック信号の各クロック信号は、異なる位相を有することを特徴とするイメージセンサ。
【請求項９】
請求項６に記載のイメージセンサであって、
前記導電性接点は、第１の接点であり、前記イメージセンサは、
前記チャネルストップの上方に配置された金属セグメントであって、前記第１の接点は、前記金属セグメントと前記ドープされたシリコンの領域との間にある、金属セグメントと、
前記金属セグメントと重なる導電性ポリシリコンセグメントと、
前記金属セグメントと前記ポリシリコンセグメントとの間の第２の導電性接点と、
をさらに含むことを特徴とするイメージセンサ。
【請求項１０】
請求項６に記載のイメージセンサであって、
前記チャネルストップに沿って延び、前記第１の導電性接点と接触している導電性ポリシリコン線をさらに含むことを特徴とするイメージセンサ。
【請求項１１】
請求項１０に記載のイメージセンサであって、
前記ポリシリコン線および前記チャネルストップの上方に位置し、前記ポリシリコン線および前記チャネルストップに沿って延びる金属線と、
前記金属線と前記ポリシリコン線との間の一連の導電性接点と、
をさらに含むことを特徴とするイメージセンサ。
【請求項１２】
請求項６に記載のイメージセンサであって、
画素の前記第１の列および前記第２の列は、第１の対の画素列を構成し、前記チャネルストップは、第１のチャネルストップであり、
前記イメージセンサは、
前記第１の対を含む、複数の対の画素列と、
前記第１のチャネルストップを含む、複数のチャネルストップであって、それぞれが、それぞれの対の画素列の前記画素列を分離するために、それぞれの対の画素列の前記画素列の間に配置され、それぞれのチャネルストップが、それぞれのＬＯＣＯＳ構造と、前記それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの領域とを含む、複数のチャネルストップと、
前記第１の導電性接点を含み、前記ＬＯＣＯＳ構造を通って延び、前記複数のチャネルストップの前記ドープされたシリコンの領域とオーミック接点を形成する、複数の導電性接点と、
をさらに含むことを特徴とするイメージセンサ。
【請求項１３】
請求項１２に記載のイメージセンサであって、
前記複数の対の画素列の上を、前記複数の対の画素列に対して斜めに横断する金属線をさらに含み、
前記複数の導電性接点は、前記金属線と前記ドープされたシリコンの領域との間にあることを特徴とするイメージセンサ。
【請求項１４】
裏面照射型イメージセンサを作製する方法であって、
画素の第１の列および画素の第２の列を作製するステップと、
前記画素の第１の列を前記画素の第２の列から分離するために、前記画素の第１の列と前記画素の第２の列との間に位置するチャネルストップを作製するステップであって、
シリコンの領域をドープするステップ、および
前記ドープされたシリコンの領域の上にＬＯＣＯＳ構造を形成するステップを含む、チャネルストップを作製するステップと、
前記ＬＯＣＯＳ構造を貫通する開口部をエッチングするステップと、
前記開口部に導電性材料を堆積させて、前記ドープされたシリコンの領域とのオーミック接点を含む導電性接点を形成するステップと、
を含むことを特徴とする方法。
【請求項１５】
請求項１４に記載の方法であって、
前記導電性接点を接地に接続するステップをさらに含むことを特徴とする方法。
【請求項１６】
請求項１４に記載の方法であって、
前記導電性接点をプログラマブル電源に結合するステップをさらに含むことを特徴とする方法。
【請求項１７】
ターゲットからの反射光でイメージングセンサを照明するステップと、
前記イメージングセンサにおいて、前記イメージングセンサを照明しながら、画素列がそれぞれのチャネルストップによって分離された対の画素列を含む複数の前記画素列に沿って時間領域積分（ＴＤＩ）を実行するステップであって、前記チャネルストップは、それぞれのＬＯＣＯＳ構造および前記それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの領域を含み、導電性接点は、前記ＬＯＣＯＳ構造を通って延び、複数の前記チャネルストップの前記ドープされたシリコンの領域とオーミック接点を形成する、時間領域積分（ＴＤＩ）を実行するステップと、
前記イメージングセンサを照明し、ＴＤＩを実行している間、前記導電性接点をバイアスするステップと、
を含むことを特徴とする撮像方法。
【請求項１８】
請求項１７に記載の方法であって、
前記導電性接点をバイアスするステップは、前記導電性接点を接地するステップを含むことを特徴とする方法。
【請求項１９】
請求項１７に記載の方法であって、
前記導電性接点をバイアスするステップは、前記導電性接点に負のバイアスを印加するステップを含むことを特徴とする方法。
【請求項２０】
請求項１７に記載の方法であって、
前記導電性接点をバイアスするステップは、前記導電性接点に正のバイアスを印加するステップを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、イメージセンサに関し、より詳細には、画素間のチャネルストップが接地されるか、またはバイアスされ得る裏面照射型イメージセンサに関する。
【背景技術】
【０００２】
本出願は、２０１７年１０月１１日に出願された、「Ｎｏｖｅｌ  Ａｐｐｒｏａｃｈ  ｔｏ  Ｇｒｏｕｎｄ  Ｒｅｔｕｒｎ  ｆｏｒ  Ｂａｃｋ−Ｉｌｌｕｍｉｎａｔｅｄ  Ｉｍａｇｅｒ  Ｓｅｎｓｏｒｓ」というタイトルの米国仮特許出願第６２／５７１，１１１号、２０１７年１２月１日に出願された、「Ａｄｊｕｓｔａｂｌｅ  Ｍｏｄｕｌａｔｉｏｎ−Ｔｒａｎｓｆｅｒ−Ｆｕｎｃｔｉｏｎ  （ＭＴＦ）  Ｔｈｒｏｕｇｈ  Ｔｏｐ  Ｃｏｎｔａｃｔｓ  ｔｏ  ＬＯＣＯＳ  ｆｏｒ  Ｂａｃｋ−Ｉｌｌｕｍｉｎａｔｅｄ  Ｉｍａｇｅｒ  Ｓｅｎｓｏｒｓ」というタイトルの６２／５９３，５５９号、および２０１７年１２月１日に出願された、「Ｍｕｌｔｉ−Ｓｐｅｃｔｒａｌ  Ｉｎｓｐｅｃｔｉｏｎ  Ｓｙｓｔｅｍ  Ｆｒｏｍ  ＤＵＶ  Ｔｏ  Ｎｅａｒ  ＩＲ  Ｗｉｔｈ  Ａｄｊｕｓｔａｂｌｅ  Ｍｏｄｕｌａｔｉｏｎ−Ｔｒａｎｓｆｅｒ−Ｆｕｎｃｔｉｏｎ  （ＭＴＦ）  Ｕｓｉｎｇ  Ｂａｃｋ−Ｉｌｌｕｍｉｎａｔｅｄ  Ｉｍａｇｅｒ  Ｓｅｎｓｏｒｓ」というタイトルの６２／５９３，６１６号の優先権を主張し、これらの出願は、すべての目的のためにその全体が参照により本明細書に組み込まれる。
【０００３】
裏面照射型イメージセンサの設計における１つの課題は、感光領域（すなわち、画素アレイ）における微弱な交流（ＡＣ）グランドリターンに対処することである。例えば、時間領域積分（ＴＤＩ）電荷結合素子（ＣＣＤ）イメージセンサは、画素アレイの垂直レジスタをクロックするために多相クロック信号を使用する場合がある。適切なＡＣグランドリターンがないと、多相クロック信号の不均衡が読み出し増幅器に伝わり、グランドに到達する前にフィードスルーを感知する場合がある。このフィードスルーは垂直周波数とともに（すなわちラインレートとともに）増加し、画素の直流（ＤＣ）オフセット（すなわちダークオフセット）が発生し、システム性能が低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１００６２０号公報
【特許文献２】米国特許出願公開第２０１４／０２４７３８０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
もう１つの課題はエイリアシングであり、これはサンプリングプロセスを通じて画像に導入されるアーチファクトを指す。エイリアシングにより、サンプリングされた画像が、撮像されるターゲットと異なることになる。例えば、イメージセンサ上の光の量を最大にし、信号対雑音比を向上させ、撮像速度および（例えば、半導体検査の文脈で）スループットを向上させることが望ましい場合がある。しかしながら、イメージセンサ上の光の量を増加させる倍率によっては、エイリアシングを引き起こす可能性がある。エイリアシングは、異なる空間周波数が画像に伝達される際のコントラストの尺度である変調伝達関数（ＭＴＦ）を低下させることによって緩和される可能性がある。撮像プロセスにおけるＭＴＦの支配方程式は、以下の式である。
ＭＴＦｉｍａｇｅ
＝ＭＴＦｏｐｔｉｃａｌ＊ＭＴＦｄｉｆｆｕｓｉｏｎ＊ＭＴＦａｒｒａｙ＊ＭＴＦｐｒｏｃｅｓｓｉｎｇ    （１）
ここで、ＭＴＦｏｐｔｉｃａｌはイメージングシステムの光学系のＭＴＦ、ＭＴＦｄｉｆｆｕｓｉｏｎは隣接する画素に漏れる単一の画素からの電荷によって定義されるセンサ拡散のＭＴＦ、ＭＴＦａｒｒａｙは画素サンプリングの離散的な性質によって生成されるＭＴＦ、ＭＴＦｐｒｏｃｅｓｓｉｎｇはイメージセンサによる画像形成後の画像処理のＭＴＦである。方程式１に従って、これらの要因のいずれかを劣化させることで、全体のＭＴＦｉｍａｇｅを劣化させ、エイリアシングを低減または回避することができる。しかし、ＭＴＦを劣化させるための技法は、重大な副作用があり、実用的ではないかもしれない。イメージングシステムの光学系を変更することでＭＴＦｏｐｔｉｃａｌを低減することができるが、そのような変更は光エネルギーを捨ててスループットを低下させたり、撮像を阻害するような方法でイメージセンサを照明するために使用する光を変更したり、および／または光学系の設計を複雑にしたりするため、実用的ではないことが多い。ＭＴＦｐｒｏｃｅｓｓｉｎｇを変更するためのアルゴリズムは、アーチファクトが典型的には真の画像の詳細と区別がつかないため、一般的には実用的ではない。ＭＴＦａｒｒａｙは画素を組み合わせることで劣化する可能性があり、許容できない結果になる傾向がある。ＭＴＦｄｉｆｆｕｓｉｏｎは、センサアレイのゲートをバイアスするクロック信号の振幅を調整することで劣化させることができ、それにより活性領域の枯渇深度を変更する。効果的ではあるが、この技法は画素のフルウェル容量を減少させる。したがって、ＭＴＦｉｍａｇｅを劣化させるための改良された技法が必要である。
【０００６】
さらにもう１つの課題は、マルチスペクトルイメージングをどのように実装するかということである。波長の範囲（例えば、紫外から赤外まで）にわたって撮像を実行するためには、単一のイメージングシステムを使用することが望ましい場合がある。しかし、典型的な光子透過深さは、波長の関数として大きく変化する。４０５ｎｍでの典型的な光子透過深さは約０．１から０．２μｍであり、６５０ｎｍでは約３μｍであり、９００ｎｍでは約１０μｍである。紫外（ＵＶ）のより深い部分、例えば１９０ｎｍと３００ｎｍの間では、光子透過深さは０．０１μｍ未満である。このような大きなばらつきがあるため、マルチスペクトルイメージングセンサにどのような基板の厚さを使用するかという問題が複雑になっている。（裏面照射型イメージセンサの基板は、非マルチスペクトル撮像の場合、使用する波長または波長の範囲に応じて、所定の厚さにまで薄くする。）基板を薄くしすぎると、長波長（例えば近赤外）では半透明になる。量子効率（すなわち光子が電子／正孔の対を生成する速度）を向上させるためには、波長が長くなるほど基板の厚さを厚くすることが望ましい。しかし、基板の厚さを厚くすると、基板中の空乏領域が大幅に増加し、低波長でのＭＴＦが劣化する。このＭＴＦの劣化は、長波長での撮像を可能にするために基板を十分に厚くした場合、短波長での撮像品質を低下させる可能性がある。
【課題を解決するための手段】
【０００７】
上記の課題は、画素列を分離するチャネルストップのＬＯＣＯＳ（シリコンの局所酸化によって形成された酸化物）を通って延びる接点を提供することによって、チャネルストップのＬＯＣＯＳの下のドープされた領域が接地され、負にバイアスされ、および／または正にバイアスされることを可能にすることによって対処され得る。（ＬＯＣＯＳプロセスを用いて作製された酸化物構造は、当技術分野ではＬＯＣＯＳと呼ばれる）。チャネルストップの接点、つまりＬＯＣＯＳの下のドープされた領域を接地することで、クロック信号の不均衡によって生じるフィードスルーが読み出し増幅器に影響を与えて性能を低下させるのを防ぐＡＣグランドリターンが得られる。チャネルストップ接点、つまりＬＯＣＯＳの下にドープされた領域を負にバイアスすると、ＭＴＦｄｉｆｆｕｓｉｏｎを劣化させ、エイリアシングを軽減する。チャネルストップ接点、つまりＬＯＣＯＳの下にドープされた領域を正にバイアスすることで、ＭＴＦｄｉｆｆｕｓｉｏｎを改善し、その結果、イメージセンサ基板が長波長での撮像をサポートするのに十分な厚さであっても、短波長での撮像を行うことができる。
【０００８】
いくつかの実施形態では、裏面照射型イメージセンサは、第１の画素と、第２の画素と、第１の画素と第２の画素との間に配置され、第１の画素と第２の画素とを分離するチャネルストップとを含む。チャネルストップは、ＬＯＣＯＳ構造と、ＬＯＣＯＳ構造の下にドープされたシリコンの領域とを含む。裏面照射型イメージセンサはまた、ＬＯＣＯＳ構造を通って延び、ドープされたシリコンの領域とオーミック接点を形成する第１の導電性接点を含む。
【０００９】
いくつかの実施形態では、裏面照射型イメージセンサを作製する方法は、画素の第１の列および画素の第２の列を作製するステップと、画素の第１の列を画素の第２の列から分離するために、画素の第１の列と画素の第２の列との間に位置するチャネルストップを作製するステップと、を含む。チャネルストップを作製するステップは、シリコンの領域をドープするステップと、ドープされたシリコンの領域の上にＬＯＣＯＳ構造を形成するステップと、を含む。方法は、さらに、ＬＯＣＯＳ構造を貫通する開口部をエッチングするステップと、開口部に導電性材料を堆積させて、ＬＯＣＯＳ構造の下のドープされたシリコンの領域とのオーミック接点を含む導電性接点を形成するステップと、を含む。
【００１０】
いくつかの実施形態では、撮像方法は、ターゲットからの反射光でイメージングセンサを照明するステップを含む。イメージングセンサにおいて、イメージングセンサを照明しながら、時間領域積分（ＴＤＩ）が、それぞれのチャネルストップによって分離された対の画素列を含む複数の画素列に沿って実行される。チャネルストップは、それぞれのＬＯＣＯＳ構造と、それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの領域とを含む。導電性接点は、ＬＯＣＯＳ構造を通って延び、複数のチャネルストップのドープされたシリコンの領域とオーミック接点を形成する。イメージングセンサを照明し、ＴＤＩを実行している間、導電性接点はバイアスされる。
【００１１】
記載された様々な実装形態をよりよく理解するために、以下の図面と併せて発明を実施するための形態を参照されたい。
【図面の簡単な説明】
【００１２】
【図１Ａ】イメージセンサにおける画素アレイの一部の平面図である。
【図１Ｂ】図１Ａの画素アレイ部分における２つのゲートおよび介在するチャネルストップの断面図である。
【図２】いくつかの実施形態による、電気的に接続されたポリシリコンセグメントおよび重なり合う金属セグメントのシーケンスがチャネルストップを覆い、金属セグメントが接点を介してチャネルストップのドープされた領域に電気的に接続されている、イメージセンサにおける画素アレイの一部の平面図である。
【図３Ａ】いくつかの実施形態による、ポリシリコン線が覆っておりチャネルストップに電気的に接続され、金属線が覆っておりポリシリコン線に電気的に接続されている、イメージセンサにおける画素アレイの一部の平面図である。
【図３Ｂ】いくつかの実施形態による、図３Ａの画素アレイ部分の２つのゲートおよび介在するチャネルストップの断面図である。
【図４】いくつかの実施形態による、金属線が複数の対の画素列を斜めに横断し、対応するチャネルストップに電気的に接続されている画素アレイの一部の平面図である。
【図５Ａ】いくつかの実施形態による、チャネルストップ接点の接地を示す概略図である。
【図５Ｂ】いくつかの実施形態による、チャネルストップ接点のバイアスを示す概略図である。
【図６】いくつかの実施形態による、裏面照射型イメージセンサを作製する方法を示すフローチャートである。
【図７】いくつかの実施形態による、撮像を実行する方法を示すフローチャートである。
【発明を実施するための形態】
【００１３】
図面および明細書を通して、同様の参照数字は、対応する部分を示している。
【００１４】
ここで、様々な実施形態を詳細に参照し、その例は添付の図面に示されている。以下の詳細な説明では、記載された様々な実施形態の完全な理解を提供するために、多数の特定の詳細が記載されている。しかしながら、記載された様々な実施形態が、これらの特定の詳細なしに実施されてもよいことは、当業者には明らかであろう。他の実例では、周知の方法、手順、構成要素、回路、およびネットワークは、不必要に実施形態の態様を不明瞭にしないように、詳細に記載されていない。
【００１５】
図１Ａは、イメージセンサにおける画素アレイの部分１００の平面図である。部分１００は、一対の画素列１０１−１および１０１−２と、介在するチャネルストップ１０８とを含む。完全な画素アレイは、各対の画素列１０１の間にそれぞれ介在するチャネルストップ１０８を有する画素列１０１の対の繰り返しシーケンスを含む。画素列１０１の各対は、別のチャネルストップ１０８によって、またはアンチブルーミング構造（例えば、一対のアンチブルーミングゲートによって囲まれたアンチブルーミングドレインであり、すべてが画素列１０１の方向に延びている）によって、次の対の画素列１０１から分離されていてもよい。
【００１６】
各画素列１０１は、垂直な一連のゲート１０２を含む。チャネルストップ１０８は、水平方向に隣接するゲート１０２への電荷の漏出を停止する（すなわち、第１の列１０１−１のゲート１０２から第２の列１０１−２の隣接するゲート１０２への電荷の漏出、およびその逆）。ゲート１０２は、列１０１および介在するチャネルストップ１０８を横切って延びる導電性ポリシリコン（「ポリＳｉ」または単に「ポリ」）のストライプ１０４を用いて作製される。（ゲートの作製は、図１Ｂに関して以下でさらに議論される）。各ポリシリコンストライプ１０４は、隣接するポリシリコンストライプ１０４から電気的に絶縁されている（例えば、各ポリシリコンストライプ１０４−２は、隣接するポリシリコンストライプ１０４−１および１０４−３から電気的に絶縁されており、各ポリシリコンストライプ１０４−１および１０４−３についても同様である）。各ポリシリコンストライプ１０４はクロック信号Φを用いてバイアスされている。図１の例では、各ポリシリコンストライプ１０４−３はクロック信号Φ３によってバイアスされ、各ポリシリコンストライプ１０４−２はクロック信号Φ２によってバイアスされ、各ポリシリコンストライプ１０４−１はクロック信号Φ１によってバイアスされている。連続するポリシリコンストライプ１０４に印加されるクロック信号Φ１、Φ２、およびΦ３は、互いにオフセットされた（例えば、１２０°）それぞれの位相を有する。画素アレイが照明されると、電荷は、バイアスに従って、それぞれのゲート１０２の下に蓄積される。クロック信号Φ１、Φ２、およびΦ３の位相オフセットは、蓄積された電荷が、画素列１０１の端部にある転送ゲート１１０に到達するまで、各画素列１０１に沿ってゲート１０２からゲート１０２に転送される結果となる。転送ゲート１１０は、クロック信号ΦＴによってバイアスされ、列内の最後のゲート１０２からそれぞれの水平レジスタ１１２に電荷を転送する。その後、電荷は、連続する水平レジスタ１１２の間で水平に転送され、電荷を感知する読み出し増幅器（図示せず）に転送される。
【００１７】
画素列１０１内のクロック信号Φ１、Φ２、およびΦ３のフルセットを受信するゲート１０２のシーケンスは、垂直方向の画素ピッチ１０６を有する画素として定義される。図１の例では、３つのクロック信号Φ１、Φ２、およびΦ３があり、したがって、画素は、３つの連続したゲート１０２を含む。他の例では、２つのクロック信号のみが存在してもよく、またはそれぞれの位相を有する４つ以上のクロック信号が存在してもよく（例えば、３６０°をクロック信号の数で割った角度だけオフセットされている）、画素内の連続したゲート１０２の数は、クロック信号の数に等しく、したがって、それぞれの位相の数に等しい。クロック信号は正弦波であってもよい。
【００１８】
図１Ｂは、２つのゲート１０２および介在するチャネルストップ１０８の断面１１４を示す。各ゲート１０２は、ポリシリコンストライプ１０４の下に位置し、かつドープされたｎ型（例えば、ｎ＋）の領域１２４の上に位置するゲート酸化物１２２を含む。チャネルストップ１０８は、ＬＯＣＯＳ（すなわち、ＬＯＣＯＳ構造）１２０と、ＬＯＣＯＳ１２０の下に位置し、ｐ型にドープされた領域１２６とを含む。例えば、領域１２６のドーパント濃度は、ｐ＋＋（例えば、１ｅ１８ｃｍ−３より大きい）またはｐ＋（例えば、１ｅ１７ｃｍ−３と１ｅ１８ｃｍ−３の間）であってもよい。領域１２４、１２６およびＬＯＣＯＳ１２０は、基板１２８上に形成され、これは、バルクシリコン上に成長したエピタキシャルシリコン層（「エピ層」）であってもよく、バルクシリコンは、その後、裏面照明１３０を可能にするために研磨されている。基板１２８は、ｐ型（例えば、近在性ｐ型）であってもよい。したがって、領域１２６のドーパント濃度は、基板１２８のドーパント濃度よりも著しく（例えば、数桁の大きさで）高い。領域１２４をｎ型として記載し、領域１２６および基板１２８をｐ型として記載しているが、これらのドーパント型は逆であってもよい。
【００１９】
領域１２６は、画素アレイの端部または外側で接地に接続されていてもよいが、そうでなければ浮遊しており、したがって、せいぜい接地への高抵抗の経路を提供する。しかしながら、画素アレイの内側の領域１２６に導電性接点を提供することは、上述の課題に対処するイメージセンサの動作において余分な変数を提供するであろう。領域１２６は、フィードスルーのためのＡＣグランドリターンを提供するために、接点を介して接地され得る。領域１２６はまた、接点を介して正または負にバイアスされて、基板１２８内の空乏領域を変調し、それにより、ＭＴＦｄｉｆｆｕｓｉｏｎを増強または劣化させることができる。
【００２０】
図２は、いくつかの実施形態によるイメージセンサにおける画素アレイの部分２００の平面図である。部分２００において、チャネルストップ１０８（図１Ａ〜図１Ｂ）と類似の構造を有するチャネルストップ２０２は、第１の画素列１０１−１の画素２０４−１および２０４−３（したがって、それらの対応するゲート１０２）を、隣接する第２の画素列１０１−２のそれぞれの隣接する画素２０４−２および２０４−４（したがって、それらの対応するゲート１０２）から分離する。いくつかの実施形態では（例えば、２ｕｍの設計規則の場合）、チャネルストップ２０２は、４〜６ｕｍの幅を有し、基板１２８の表面に関して１〜２ｕｍの深さまで延びている。
【００２１】
導電性ポリシリコンセグメント２０６および金属セグメント２０８の交互のシーケンスが、チャネルストップ２０２の上に重なっており（すなわち、チャネルストップ２０２の上に位置し、チャネルストップ２０２の方向に沿って延びる）、したがって、チャネルストップ２０２のＬＯＣＯＳ１２０（図１Ｂ）の上に位置している。金属セグメント２０８は、それぞれのポリシリコンセグメント２０６に重なっている。各金属セグメント２０８は、前のポリシリコンセグメント２０６および後続のポリシリコンセグメント２０６に重なっている（例えば、画素アレイの上端および下端を除く）。対応する金属層およびポリシリコン層は、１つ以上の誘電体層によって分離されている。ポリシリコン層は、ＬＯＣＯＳ１２０上に直接堆積されてもよい。導電性の金属／ポリ接点２１０は、金属セグメント２０８とそれらのそれぞれの前および後続のポリシリコンセグメント２０６との間に延びて電気的に接続し、それによってチャネルストップ２０２に沿って延びる導体を形成する。この導体は、ポリシリコンセグメント２０６、金属セグメント２０８、および金属／ポリ接点２１０を含む。金属／基板接点２１２は、それぞれの金属セグメント２０８（例えば、各金属セグメント２０８）とチャネルストップ２０２の領域１２６（図１Ｂ）との間に延びて電気的に接続し、領域１２６とそれぞれのオーミック接点を形成する。金属／基板接点２１２は、このようにして、ＬＯＣＯＳ１２０を通って延びる。金属／基板接点２１２は、いくつかの実施形態に従って、ポリシリコンセグメント２０６を直下に持たない金属セグメント２０８の部分の下に形成される。
【００２２】
いくつかの実施形態では、２つの金属／ポリ接点２１０および１つの金属／基板接点２１２が、１画素あたり（すなわち、隣接する画素の対あたり）存在する。いくつかの実施形態では、ｎ個の画素あたり（例えば、２ｎ個の画素あたり）に２つの金属／ポリ接点２１０および１つの金属／基板接点２１２が存在し、ここで、ｎは整数であり得る。例えば、ｎ個の画素あたり２つの金属／ポリ接点２１０および１つの金属／基板接点２１２が存在してもよく、ここで、ｎは８以下の整数である。
【００２３】
図３Ａは、いくつかの実施形態による、部分２００（図２）の代替であるイメージセンサにおける画素アレイの部分３００の平面図である。図３Ｂは、いくつかの実施形態による、部分３００における２つのゲート１０２および介在するチャネルストップ２０２の断面３０６を示す図である。部分３００において、導電性ポリシリコン線３０２が、チャネルストップ２０２の上方に位置し、チャネルストップ２０２に沿って延びている。導電性接点３０８は、断面３０６に示されるように、ポリシリコン線３０２およびＬＯＣＯＳ１２０を通って領域１２６まで延びており、領域１２６とオーミック接点を形成している。ポリシリコン線３０２は、接点３０８と接触しており、したがって、接点３０８と電気的に接続されている。金属線３０４は、ポリシリコン線３０２およびチャネルストップ２０２の上に位置し、ポリシリコン線３０２およびチャネルストップ２０２に沿って延びている。部分２００（図２）と同様に、対応する金属層およびポリシリコン層は、１つ以上の誘電体層によって分離されている。金属／ポリ接点２１０（例えば、そのような一連の接点）は、ポリシリコン線３０２と金属線３０４との間に延びて電気的に接続する。このようにポリシリコン線３０２を金属線３０４にストラップすることは、接点３０８および領域１２６から（例えば、接地または電源への）外部接続点への低抵抗接続を提供する。いくつかの実施形態では、金属線３０４は省略され、接点３０８および領域１２６から外部接続点への接続は、ポリシリコン線３０２を介して行われる。
【００２４】
いくつかの実施形態では、画素あたり１つの接点３０８および／または１つの金属／ポリ接点２１０、画素あたり複数の接点３０８および／または複数の金属／ポリ接点２１０（例えば、ゲート１０２あたり１つ）、またはｎ個の画素あたり１つの接点３０８および／または１つの金属／ポリ接点２１０（例えば、２ｎ個の画素あたり）が存在し、ここで、ｎは整数であり得る。例えば、ｎ個の画素あたり１個の接点３０８および／または１個の金属／ポリ接点２１０があってもよく、ここで、ｎは８以下の整数である。
【００２５】
図１Ａに関して記載されているように、完全な画素アレイは、各対の画素列１０１の間にそれぞれ介在するチャネルストップ２０２を有する画素列１０１の対の繰り返しシーケンスを含んでもよい。したがって、各チャネルストップ１０８は、画素列１０１の各対の画素列１０１を分離する複数のチャネルストップ１０８のうちの１つである。画素列１０１の各対は、別のチャネルストップ２０２によって、またはアンチブルーミング構造によって、次の対の画素列１０１から分離されてもよい。複数の導電性接点２１２（図２）または３０８（図３Ｂ）は、ＬＯＣＯＳ構造１２０を通って延び、チャネルストップ２０２の領域１２６とオーミック接点を形成する。
【００２６】
図４は、いくつかの実施形態による、第１の対の画素列１０１−１および１０１−２が、アンチブルーミング構造４０２（または代替的に別のチャネルストップ）によって、第２の対の画素列１０１−３および１０１−４から分離されている、イメージセンサにおける画素アレイの部分４００の平面図である。これらの第１および第２の対の画素列は、画素アレイにおける複数の対の画素列の一部であり、それぞれの対の画素列１０１の間にそれぞれのチャネルストップ２０２が設けられている。金属線４０４は、複数の対の画素列１０１の上を横切る。いくつかの実施形態では、金属線４０４は、複数の対の画素列１０１に対して斜めに配向されている。複数の金属／基板接点２１２は、金属線４０４とチャネルストップ２０２の領域１２６との間に延びて電気的に接続する。いくつかの実施形態では、ポリシリコン線３０２は、それぞれのチャネルストップ２０２の上に位置し、それぞれのチャネルストップ２０２に沿って延びており、金属／ポリ接点２１０は、金属線４０４とポリシリコン線３０２との間に延びている。金属線４０４は、（例えば、ポリシリコン線３０２と協働して）金属／基板接点２１２および領域１２６を接地し、負にバイアスし、および／または正にバイアスするために使用され得る。
【００２７】
図５Ａは、いくつかの実施形態による、接点３０８の接地５００を示す概略図である。接点３０８は、ポリシリコン線３０２、金属／ポリ接点２１０、および／または金属線３０４（図３Ａ）、ならびに画素アレイを含むセンサチップの周辺部の金属線を介して接地に接続されてもよい。同様に、金属／基板接点２１２は、画素アレイを含むセンサチップの周辺部の金属線と同様に、図２および図４に示す導電性構造を介して接地に接続され得る。このような接点を接地することは、不均衡なクロック信号に起因するフィードスルーが読み出し増幅器に影響を与えることを防止するグランドリターンを提供する。このようにして、撮像性能が改善され、他の方法では可能であるよりも高いラインレートで撮像を行うことができる。このような接点を接地することは、製造中のプラズマ誘発電荷損傷を低減して歩留まりを向上させ、機械的ストレスを低減し、チャネルストップの動作を改善してＭＴＦを増強させるなどの他の利点も提供することができる。
【００２８】
図５Ｂは、いくつかの実施形態による接点３０８の正および／または負のバイアスの概略図である。接点３０８または金属／基板接点２１２は、例えば、図２、図３Ａ、および図４に示された導電性構造のうちの１つ、ならびに画素アレイを含むセンサチップの周辺部の金属線を介して、プログラマブル電源５２２（例えば、デジタル／アナログ変換器（ＤＡＣ））に電気的に接続されている。いくつかの実施形態では、電源５２２は、コントローラ５２４（例えば、マイクロコントローラまたはＦＰＧＡ）によって制御され、このコントローラ５２４は、電源５２２によって供給されるべきバイアス電圧を指定するデジタル信号を電源５２２に供給する。このバイアス電圧は、撮像波長、撮像されるターゲット、および／または他の要因（例えば、撮像が明視野であるか暗視野であるか）の関数として変化し得る。いくつかの実施形態では、コントローラ５２４は、バイアス電圧を指定するデジタル信号を提供するために、コントローラ５２４によって実行されるように構成された命令を記憶する非一時的なコンピュータ可読媒体を含む不揮発性メモリ５２６を含む。
【００２９】
いくつかの実施形態では、電源５２２によって提供されるバイアス電圧は、撮像プロセスの動的な調整を可能にするために、撮像プロセス中にリアルタイムで調整されてもよい。
【００３０】
接点３０８（または金属／基板接点２１２）を負にバイアスすることは、ＭＴＦｄｉｆｆｕｓｉｏｎを劣化させ、したがって、センサのフルウェル容量に潜在的にほとんど影響を与えずに、エイリアシングを減少させるか、または除去する。負のバイアスは、基板１２８内の空乏領域の範囲を減少させることによってこの結果を達成する。負のバイアスが大きいほど、空乏領域は小さくなり、基板１２８の裏面付近のフィールドフリー領域は大きくなる。フィールドフリー領域の範囲を大きくすると、電荷拡散が増加し、これにより、ＭＴＦｄｉｆｆｕｓｉｏｎが劣化する。負のバイアスは、センサ上に可能な限り多くの光を撮像するために（例えば、ＵＶまたは深紫外広帯域光源を使用して）明視野イメージングにおいて使用されてもよく、また、小さな欠陥からの高角度散乱をエイリアシングなしで収集することを可能にすることによって暗視野検査性能を向上させるために使用されてもよい。
【００３１】
接点３０８（または金属／基板接点２１２）を正にバイアスすることは、ＭＴＦｄｉｆｆｕｓｉｏｎを増強させ、したがってマルチスペクトル撮像を可能にする。長波長（例えば、赤色または赤外線であり、赤外線は９００ｎｍ以上に及ぶ場合がある）での撮像をサポートするのに十分な厚さ（例えば、３０ｕｍ厚）の基板１２８を有するイメージングセンサは、短波長（例えば、青、紫外、または深紫外であり、深紫外は１９０ｎｍから３５５ｎｍと定義され得る）での撮像を実行するためにも使用され得る。一例では、同じイメージングセンサを使用して、４０５ｎｍ、６００ｎｍ、および９００ｎｍでの撮像を実行することができる。正のバイアスは、基板１２８における空乏領域の範囲を増大させることによってこの結果を達成する。正のバイアスが大きいほど、空乏領域は大きくなり、基板１２８の裏面付近のフィールドフリー領域は小さくなる。フィールドフリー領域の範囲を減少させることは、電荷拡散を減少させ、これにより、ＭＴＦｄｉｆｆｕｓｉｏｎが増強される。
【００３２】
空乏の正確な程度は、既知のシミュレーションソフトウェア（例えば、Ｓｉｌｖａｃｏ，  Ｉｎｃ．の２次元シミュレーションソフトウェア）を用いて、特定の画素構造についてシミュレーションしてもよい。
【００３３】
図６は、いくつかの実施形態による、裏面照射型イメージセンサを作製する方法６００を示すフローチャートである。方法６００では、画素の第１および第２の列（例えば、列１０１−１および１０１−２、図２、図３ａまたは図４）が作製される（６０２）。画素の第１の列と画素の第２の列との間に位置するチャネルストップ（例えば、チャネルストップ２０２、図２〜図４）もまた、画素の第１の列を画素の第２の列から分離するために作製される（６０４）。チャネルストップを作製するために、シリコンの領域（例えば、領域１２６、図３Ｂ）が、例えばインプラントを用いてドープされ（６０６）、シリコンのドープされた領域の上にＬＯＣＯＳ構造（例えば、ＬＯＣＯＳ１２０、図３Ｂ）が形成される（６０８）。シリコンのドープ領域の一部は、ＬＯＣＯＳ構造を形成する際に、ステップ６０８で消費されてもよい。
【００３４】
開口部が、ＬＯＣＯＳ構造を介してエッチングされる（６１０）。シリコンのドープされた領域とのオーミック接点を含む導電性接点（例えば、金属／基板接点２１２、図２または図４、接点３０８、図３Ｂ）を形成するために、導電性材料（例えば、アルミニウム）が開口部内に堆積される（６１２）。
【００３５】
いくつかの実施形態では、導電性接点は、接地に接続される（６１４）。例えば、導電性接点は、方法６００の構造が配置されているセンサチップの１つ以上の接地ピンに結合される。いくつかの実施形態では、導電性接点は、方法６００の構造が配置されているセンサチップ上に実装されてもよいし、別のチップ上に実装されてもよいプログラマブル電源（例えば、電源５２２、図５Ｂ）に結合される（６１６）。
【００３６】
方法６００のステップは、組み合わされてもよいし、分割されてもよく、順序に依存しないステップは、（例えば、既知の半導体処理技術に従って）再順序化されてもよい。
【００３７】
図７は、いくつかの実施形態による、撮像を実行する方法７００を示すフローチャートである。方法７００では、イメージングセンサ（例えば、図６の方法６００に従って作製されたもの）が、ターゲット（例えば、半導体ウェハ）からの反射光で照明される（７０２）。イメージングセンサにおいて、イメージングセンサを照明している間、時間領域積分（ＴＤＩ）は、画素列がそれぞれのチャネルストップ（例えば、チャネルストップ２０２、図２〜図４）によって分離されている対の画素列（例えば、列１０１−１および１０１−２、図２、図３Ａ、または図４）を含む複数の画素列に沿って実行される（７０４）。チャネルストップは、それぞれのＬＯＣＯＳ構造（例えば、ＬＯＣＯＳ１２０、図３Ｂ）と、それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの領域（例えば、領域１２６、図３Ｂ）とを含む。導電性接点（例えば、金属／基板接点２１２、図２または図４、接点３０８、図３Ｂ）は、ＬＯＣＯＳ構造を通って延び、複数のチャネルストップのドープされたシリコンの領域とオーミック接点を形成する。
【００３８】
イメージングセンサを照明し、ＴＤＩを実行している間、導電性接点はバイアスされる（７０６）。いくつかの実施形態では、例えば図５Ａに示すように、導電性接点は、接地することによってバイアスされる（７０８）。いくつかの実施形態では、例えば図５Ｂに示すように、負のバイアス（７１０）または正のバイアス（７１２）が導電性接点に印加される。
【００３９】
前述の説明は、説明の目的で、特定の実施形態を参照して説明してきた。しかしながら、上記の例示的な議論は、網羅的であることを意図したものではなく、また、特許請求の範囲を開示された正確な形態に限定することを意図したものではない。上記の教示に鑑みて、多くの変更および変形が可能である。実施形態は、特許請求の範囲の基礎となる原理およびそれらの実際的な適用を最もよく説明するために選択されたものであり、それによって、他の当業者が、考えられている特定の用途に適した様々な変更を加えた実施形態を最良に使用できるようになる。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【国際調査報告】
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