(57)【要約】モノリシックピクセル検出器、およびシステムと方法は高スペクトル空間分解能を用いて電磁吸収放射線の検出および撮像のために提供される。該検出器はウェハ接合で吸収体ウェハに接合されたＣＭＯＳ処理された読み出しを備えるＳｉウェハからなる。該ウェハ接合は読み出し内のドープされた高導電集電体と吸収体ウェハ内の高導電領域との間の導電結合および高抵抗領域間の微弱な導電結合からなる。
2020510308.tif 000002
【特許請求の範囲】
【請求項１】
電磁吸収放射線検出のため、背面照射のため構成されたモノリシックＣＭＯＳ集積ピクセル検出器であって、第１ドープ型のシリコンを材料とするシリコン読み出しウェハと、シリコン薄層で処理されるＣＭＯＳピクセル読み出し電子回路と、から構成され、前記読み出し電子回路と連通するピクセルサイズで離隔された集電体として作用する第２ドープ型の高導電ドープ領域を含み、
該読み出しウェハはウェハ接合によって、少なくとも１つの単結晶半導体材料を材料とする吸収体ウェハに接合され、また前記吸収体ウェハは高導電ドープ領域から構成され、
前記モノリシックＣＭＯＳ集積ピクセル検出器は、位置合わせされた状態で前記吸収体ウェハに接合された前記読み出しウェハから構成され、該ウェハ接合は、前記読み出しウェハと前記吸収体ウェハとの間の導電結合と、前記読み出しウェハと前記吸収体ウェハとの間の微弱な導電結合と、から構成され、前記微弱な導電結合は周辺画素を電気的に分離し、前記吸収体ウェハ内で発生する電荷に前記導電結合を横断させ、前記検出器の作動中に前記ピクセル読み出し電子回路による処理のために前記集電体によって受けられるようにするモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２】
前記読み出しウェハと前記吸収体ウェハとの間の前記導電結合が導電性共有半導体結合であって、前記読み出しウェハと前記吸収体ウェハとの間の前記微弱な導電結合が、少なくともその１つが高抵抗性または絶縁性の領域の結合であって、前記微弱な導電結合が前記導電性共有結合よりも、少なくとも１０３〜１０４、１０４〜１０６、および１０６〜１０８倍からなる倍率の範囲の群から１つ選ばれる倍率の高い抵抗率を有することを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項３】
前記シリコン薄層が、１０〜３０μｍ、５〜１０μｍ、および３〜５μｍからなる厚みの群から１つ選ばれる厚みを有することを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項４】
前記読み出しウェハの前記高導電ドープ領域と前記吸収体ウェハの前記高導電ドープ領域とが１×１０１８〜１×１０１９ｃｍｕ−３、１×１０１９〜１×１０２０ｃｍ−３、および１×１０２０〜５×１０２０ｃｍ−３からなるドープ範囲の群から１つ選ばれるドープ範囲を有することを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項５】
ウェハノッチ、ウェハフラット、およびアライメントマークからなる特徴の群から１つ選ばれるウェハアライメント特徴をさらに含むことを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項６】
Ｘ線検出に適応されたことを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項７】
前記ピクセルサイズが１００〜２００μｍ、５０〜１００μｍ、２０〜５０μｍ、および５〜２０μｍからなるピクセルサイズの群から１つ選ばれるサイズであることを特徴とする請求項６に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項８】
前記吸収体ウェハの少なくとも１つの単結晶半導体材料の材料がＳｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、またはＣｄＺｎＴｅ合金からなる材料の群から１つ選ばれることを特徴とする請求項７に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項９】
前記吸収体ウェハの前記少なくとも１つの単結晶半導体材料が単結晶基板上のエピタキシャル層から構成されるエピタキシャルウェハであることを特徴とする請求項８に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１０】
前記単結晶基板がＳｉ、Ｇｅ、ＧａＡｓ、およびＩｎＳｂからなる材料の群の１つを材料とする基板であることを特徴とする請求項９に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１１】
前記エピタキシャル層がｘの範囲５〜１５％のＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅ合金の層であることを特徴とする請求項１０に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１２】
前記エピタキシャル層がｘの範囲０．７≦ｘ≦０．９のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層であることを特徴とする請求項１０に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１３】
赤外線検出に適応されたことを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１４】
前記ピクセルサイズが２〜４０μｍの範囲内にあることを特徴とする請求項１３に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１５】
前記吸収体ウェハの前記少なくとも１つの単結晶半導体材料がＳｉ、Ｇｅ、ＳｉＧｅ合金、ＳｉＧｅＳｎ合金、ＩｎＡｓ、ＩｎＧａＡｓ合金、ＩｎＳｂ、およびＨｇＣｄＴｅ合金からなる材料の群の少なくとも１つであることを特徴とする請求項１４に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１６】
前記吸収体ウェハの前記少なくとも１つの単結晶半導体材料が、単結晶基板上の少なくとも１つのエピタキシャル層から構成されるエピタキシャルウェハであることを特徴とする請求項１５に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１７】
前記少なくとも１つのエピタキシャル層がＳｉＧｅ、ＳｉＧｅＳｎ、ＩｎＧａＡｓ、またはＨｇＣｄＴｅ合金の層であることを特徴とする請求項１６に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１８】
前記吸収体ウェハが電荷増倍層から構成されることを特徴とする請求項１５〜１７の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１９】
前記読み出しウェハの少なくとも１つのアライメント特徴が前記吸収体ウェハの少なくとも１つのアライメント特徴と重なり、前記２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持することを特徴とする請求項１〜１８の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２０】
前記読み出しウェハの少なくとも１つのアライメント特徴が前記吸収体ウェハの少なくとも１つのアライメント特徴と重なり、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することを特徴とする請求項１〜１８の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２１】
前記第２ドープ型が前記第１ドープ型と反対のドープ型であることを特徴とする請求項１〜２０の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２２】
前記第２ドープ型が前記第１ドープ型と同じドープ型であることを特徴とする請求項１〜２０の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２３】
電磁吸収放射線検出のためのモノリシックＣＭＯＳ集積ピクセル検出器を構成する方法であって、
ａ．シリコン読み出しウェハをＣＭＯＳ処理することでピクセル読み出し電子回路を提供し、
ｂ．集電体として作用し、前記ピクセル読み出し電子回路と連通するピクセルサイズで離隔された前記読み出しウェハ内に高導電領域を形成し、
ｃ．少なくとも１つのアライメント特徴を前記読み出しウェハ内に形成し、
ｄ．少なくとも１つの単結晶半導体材料から吸収体ウェハを形成し、
ｅ．前記吸収体ウェハ内に高導電ドープ領域を形成し、
ｆ．少なくとも１つのアライメント特徴を前記吸収体ウェハ内に形成し、
ｇ．前記読み出しウェハのＣＭＯＳスタックを平坦化した後にキャリアウェハを接合し、
ｈ．前記読み出しウェハを薄葉化および平坦化し、
ｉ．前記読み出しウェハおよび前記吸収体ウェハの前記少なくとも１つのアライメント特徴を重ね、
ｊ．前記読み出しウェハと前記吸収体ウェハとの間の導電結合および微弱な導電結合からなるウェハ接合を形成し、
ｋ．前記キャリアウェハを一部または完全に除去する方法。
【請求項２４】
前記導電ウェハ接合の形成が共有導電結合の形成からなり、前記読み出しウェハと前記吸収体ウェハとの間の微弱な導電結合の形成が、そのうちの少なくとも１つが高抵抗性または絶縁性の領域である領域間の結合の形成からなることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記吸収体ウェハを少なくとも１つの単結晶半導体材料から形成することが、Ｓｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、およびＣｄＺｎＴｅ合金からなる材料群から選ばれる少なくとも１つの材料からＸ線検出に適応された前記吸収体ウェハを形成することからなることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記吸収体ウェハの形成が単結晶基板上のエピタキシャル層の形成からなることを特徴とする請求項２５に記載の方法。
【請求項２７】
単結晶基板上での前記エピタキシャル層の形成がＳｉ、Ｇｅ、ＧａＡｓ、およびＩｎＳｂからなる基板の群から１つ選ばれる基板上で前記エピタキシャル層を形成することからなることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記エピタキシャル層の形成がｘの範囲５〜１５％のエピタキシャルＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅの層の形成からなることを特徴とする請求項２７に記載の方法。
【請求項２９】
前記エピタキシャル層の形成がｘの範囲０．７≦ｘ≦０．９のエピタキシャルＳｉ１−ｘＧｅｘ層の形成からなることを特徴とする請求項２７に記載の方法。
【請求項３０】
前記エピタキシャル層が平坦化されることを特徴とする請求項２８または２９に記載の方法。
【請求項３１】
前記吸収体ウェハを前記少なくとも１つの単結晶半導体材料から形成することが、赤外線検出に適応された前記吸収体ウェハをＳｉ、Ｇｅ、ＳｉＧｅ合金、ＳｉＧｅＳｎ合金、ＩｎＡｓ、ＩｎＧａＡｓ合金、ＩｎＳｂ、およびＨｇＣｄＴｅ合金からなる材料の群から選ばれる少なくとも１つの材料から形成することからなることを特徴とする請求項２４に記載の方法。
【請求項３２】
前記吸収体ウェハの形成が、少なくとも１つのエピタキシャル層を単結晶基板上に形成することからなることを特徴とする請求項３０に記載の方法。
【請求項３３】
前記少なくとも１つのエピタキシャル層を単結晶基板上に形成することが、前記エピタキシャル層をＳｉ、Ｇｅ、ＧａＡｓ、ＩｎＳｂ、ＣｄＴｅ、およびＣｄＺｎＴｅからなる基板群から１つ選ばれる１つの基板上に形成することからなることを特徴とする請求項３１に記載の方法。
【請求項３４】
前記少なくとも１つのエピタキシャル層の形成がＳｉＧｅ、ＳｉＧｅＳｎ、ＩｎＧａＡｓ、およびＨｇＣｄＴｅ合金の層からなる層の群から１つ選ばれた層であることを特徴とする請求項３２に記載の方法。
【請求項３５】
前記少なくとも１つのエピタキシャル層の形成が電荷増倍層の形成からなることを特徴とする請求項３３に記載の方法。
【請求項３６】
前記モノリシックＣＭＯＳ集積ピクセル検出器の構成が前記単結晶基板の除去を含むことを特徴とする請求項２６〜３５の１つに記載の方法。
【請求項３７】
前記モノリシックＣＭＯＳ集積ピクセル検出器がさらに金属性バックコンタクトの形成を含むことを特徴とする請求項２３および３５の１つに記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本発明は、２０１７年３月１日に出願された米国仮出願６２／４６５，１９９を優先権としてその便益を主張し、その内容は参照として組み込まれる。
【背景技術】
【０００２】
本発明は、モノリシックピクセル検出器、電磁吸収放射線の検出および撮像のための相補型金属酸化物半導体（ＣＭＯＳ）集積構造、および該構造を形成するための方法に関する。
【０００３】
現在の電磁吸収放射線検出器のためのデジタル撮像装置はピクセル検出器とも呼ばれ、衝突する光子が電気信号に変換される方法によって大きく二分できる。Ｘ線光子を一例とすると、第１分類においては、まずＸ線光子がシンチレーション層の可視光子にエネルギー内でダウンコンバートされるという点で 、変換が間接的に発生する。次に、フォトダイオードの配列によって可視光子が検出され、電子正孔対の光発生が電気信号を発生させる。さらに、電気信号は読み出し電子回路によって処理され、コンピュータ画面に画像として表示される。間接Ｘ線撮像装置の２段階変換処理は、Ｘ線の可視光子への変換時とその検出時に損失と散乱が発生するため、変換効率と空間分解能が制限されるという欠点がある。通常、入射Ｘ線エネルギーの１ｋｅＶあたり、最終的に約２５の電子正孔対が読み出し電子回路によって計測される。
【０００４】
このピクセル検出器の第２分類においては、半導体吸収体がＸ線の電子正孔対への直接変換を可能とし、この電子正孔対は読み出し電子回路によって１つの電気信号として計測される。該吸収体は間接変換に基づくシンチレータに比べて優れた感度と高空間時間分解能を提供する上、入射Ｘ線エネルギーが発生した電子正孔対の数に比例し、波高分析によって計測可能であることからスペクトル分解能をも提供する。シリコン（Ｓｉ）では、１つの電子正孔対を発生させるためには平均３．６ｅＶが必要である（Ｒ．Ｃ．Ａｌｉｇ  ｅｔ  ａｌ．ｉｎ  Ｐｈｙｓ．Ｒｅｖ．Ｂ  ２２，５５６５（１９８０）およびＲ．Ｃ．Ａｌｉｇ  ｉｎ  Ｐｈｙｓ．Ｒｅｖ．Ｂ  ２７，９６８（１９８３）を例として参照し、開示された内容全体は本件に組み込まれる）。吸収Ｘ線エネルギー１ｋｅＶあたり平均して２８０の電子正孔対になり、そのことからこの変換効率はシンチレータとフォトダイオードを組み合わせた変換効率を１０倍以上、上回ることがわかる。
【０００５】
一般的に、Ｘ線撮像検出器またはピクセルセンサは半導体吸収体による直接変換を利用し、異なる手段での実行が可能である。商業用フラットパネルの作製時に用いるアプローチの１つは、薄膜トランジスタを材料とする読み出し電子回路に直接附着した多結晶材あるいはアモルファス材に基づくものである。例えば、医療用アモルファスセレン吸収体を備えたフラットパネルＸ線撮像検出器は、比較的安価な製造費で、大型で提供される（Ｓ．Ｋａｓａｐ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  １１，５１１２（２０１１）を例として参照し、開示された内容全体は本件に組み込まれる）。しかし単結晶状の材料は、多結晶材およびアモルファス材に比べて、輸送特性がはるかに高い。したがって、より良い検出器性能の提供が期待される。一方、単結晶吸収体は、アモルファス薄膜トランジスタからなる読み出し電子回路に未対応である。原理上、これらはＣＭＯＳ処理された読み出し電子回路ウェハにエピタキシャル成長するが、通常は耐えられないほど高いサーマルバジェットが発生し、上昇するプロセス温度に対応する特殊な金属化スキームが必要とされる（ｖｏｎ  Ｋａｎｅｌによる米国特許第８，２３７，１２６号を例として参照とし、開示された内容全体は本件に組み込まれる）。一般的に、標準的なアルミニウムの金属化の場合、温度は４５０℃未満に保たれなければならない。
【０００６】
ＣＭＯＳ処理された読み出し電子回路に対応するため、すべての吸収体ピクセルからの信号を処理するために必要とされる吸収体と読み出しウェハとの間の電気接続は低温ウェハ接合法によって実行されねばならない。最も一般的な接合技術はバンプボンディングだが、この方法は例えばＭｅｄｉｐｉｘ  ｃｏｌｌａｂｏｒａｔｉｏｎ（ｍｅｄｉｐｉｘ．ｗｅｂ．ｃｅｒｎ．ｃｈ）またはＤｅｃｔｒｉｓ  ＡＧ（ｄｅｃｔｒｉｓ．ｃｈ）によって使用されている。数ｃｍ２を超える検出器範囲のバンプボンディングは費用が高くつく技術であるだけでなく、ピクセルサイズを一般的に約５０μｍまで制限してしまう。原理上、この吸収体はエネルギー粒子の検出に適したすべての半導体材料を含んでなり、このエネルギー粒子の検出から例えばＳｉ、Ｇｅ、ＧａＡｓ、およびＣｄＴｅあるいはＣｄＺｎＴｅ合金などの大きな単結晶が形成される（Ｃｏｌｌｉｎｓ  ｅｔ  ａｌ．による欧州特許第０５７１１３５号を例として参照し、開示された内容全体は本件に組み込まれる）。例えばＩｎマイクロバンプを備えたバンプボンディングは赤外線焦点面アレイの作製にも利用され、１５μｍのピクセルサイズが製造され、１０μｍまたはさらに小さいものもありうる。一般的に、これらのアレイはＸ線撮像に用いられるものよりも領域がはるかに小さく、約１ｃｍ２を超えることはめったにない（Ｐ．Ｂｅｎｓｕｓｓａｎ  ｅｔ  ａｌ．ｉｎ  Ｐｒｏｃ．ｏｆ  ＳＰＩＥ，Ｖｏｌ．７２９８，ｐｐ．７２９８２Ｎ‐１ー７２９８２Ｎ‐３１（２００９）を例として参照し、開示された内容全体は本件に組み込まれる）。赤外線撮像に関しては、ＩｎＧａＡｓ合金、ＩｎＳｂおよびＨｇＣｄＴｅ合金などの追加的吸収体材料が使用される。
【０００７】
大型Ｘ線検出器の場合、通常のバンプボンディングを用いてピクセルサイズを約５０μｍ未満に抑えることは困難である一方で、潜在的により高い検出器分解能を持つ他の接合技術も存在する。例えばその１つは集積回路の垂直型集積、すなわち３Ｄ‐ＩＣ技術として知られている。ここで、バンプボンディングは融着接合に代替されるが、これは酸化物に囲まれた金属性パッドの金属間接合や酸化物間融着接合から構成される。その結果得られる構造は純粋なモノリシック構成と区別がつかない（Ｇ．Ｗ．Ｄｅｐｔｕｃｈ  ｅｔ  ａｌ．ｉｎ  ＩＥＥＥ  Ｔｒａｎｓ．Ｎｕｃｌ．Ｓｃｉ．５７，２１７８（２０１０）を例として参照し、開示された内容全体は本件に組み込まれる）。この理由から、直接ウェハ接合からなるヘテロ構造は、例えばエピタキシャルウェハスタックの態様に作製された場合と同様にモノリシックであると考慮すべきである。
【０００８】
また別の接合技術においては、導電性共有半導体結合が吸収体ウェハと読み出しウェハとの間に低温で形成される。共有半導体結合は、その性質上、再びモノリシック構造になる（ｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＷＯ２０１６／０９７８５０号を例として参照し、開示された内容全体は本件に組み込まれる）。接合前に表面がそれぞれ水素または酸化物で覆われるという有名な疎水性または親水性接合技術に比べ、特にシリコンが結合性パートナーの１つである場合に、共有半導体結合はその表面が原子的に清浄であることが要求される。したがって、共有半導体結合は高真空工具または超高真空工具を用いる場合にのみ実行される。理想的な状況においては、共有結合される完璧に平坦な半導体ウェハ２つの位置がいかなる互いのねじりも傾きもなく高精度に一致する場合に、２つのウェハを接触させると、２つの表面のダングリングボンドがエピタキシャル成長中に形成される結合と区別がつかない共有結合を形成する。明らかにこうした理想的な状況が発生しない実務においては、２つのウェハが同じ半導体材料からなる場合においても、有限の表面粗度とミスアライメントは常に有限個の界面欠陥を生じる。用いるＣＭＯＳ処理によってピクセルサイズは広範囲に変動し、例えば約１００〜２００μｍ、５０〜１００μｍまたは２０〜５０μｍ、さらには５〜２０μｍである。
【０００９】
この結合アプローチにおいて、電荷キャリアが背面照射によって発生し、吸収体ウェハは。金属および誘電体層を含んでなるＣＭＯＳスタックの反対側の読み出しウェハの薄葉化されたＳｉ基板に結合される。その後、電荷は、共有結合された半導体インターフェースを横断し、読み出しウェハの集電体によって集電される。したがって、吸収体内の電磁吸収放射線によって励起される電子正孔対を分離するのに必要な電界が、低濃度ドープされて異なるドープ型を有する読み出しウェハと吸収体ウェハとの間に存在する逆バイアスされたＰ‐Ｎ接合によって発生する。先行技術の例は共有結合性検出器構造の３つの異なる実施形態１０、２０、３０を図示する図１Ａ〜図１Ｃで参照可能である（ｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＰＣＴ／ＩＢ２０１７／００１０３２号を例として参照し、開示された内容全体は本件に組み込まれる）。ＣＭＯＳ処理されたピクセル読み出し回路を備えたシリコン層１２、２２、３２がこれらの図面に概略的に図示されているが、その上層にあって多重の酸化物および金属層からなるＣＭＯＳスタックは図示されない。読み出しウェハのＳｉ基板は、その空乏と吸収体ウェハ１４、２４、３４の空乏を容易化するために、逆電圧１７、２７、３７をＰ‐Ｎ接合１６、２６、３６に印加する際に、一般的に１０〜２０μｍまで薄葉化されなければならず、したがって、Ｘ線吸収によって発生する電子正孔対による電荷が接合インターフェース１８、２８、３８を横断して、集電体１９、２９、３９によって集電され、読み出し電子回路によって処理される。読み出しウェハのＳｉ基板の薄葉化を許可するために、まずその前面のＣＭＯＳスタックは平坦化され、キャリアウェハ（ハンドリングウェハともいう）に接合される。この機械的安定ステップの後、Ｓｉ基板の背面が必要な厚さまで薄葉化される（ｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＰＣＴ／ＩＢ２０１７／００１０３２号を例として参照し、開示された内容全体は本件に組み込まれる）。検出器のピクセルサイズは集電体１９、２９、３９の間隔によって与えられ、その集電体の１つのみが図１Ａ〜図１Ｃに示される。実施形態１０〜３０では、Ｐ‐Ｎ接合はまさに接合インターフェース上か（図１Ａ、図１Ｃ）、または読み出しウェハ内（図１Ｂ）か吸収体ウェハ内のどちらかに位置する。したがって、接合インターフェースは必ず逆バイアスされたＰ‐Ｎ接合の空乏領域にある。最適な条件においても、接合インターフェースは軽微なウェハミスアライメントによる無転移などの欠陥を含む（Ｔ．Ａｋａｔｓｕ  ｅｔ  ａｌ．ｉｎ  Ｊ．Ｍａｔ．Ｓｃｉ．３９，３０３１（２００４）を例として参照し、開示された内容全体は本件に組み込まれる）。界面欠陥は接合インターフェースを横断する電荷キャリアに悪影響を及ぼすポテンシャル障壁を引き起こしうる（Ｓ．Ｂｅｎｇｔｓｓｏｎ  ｅｔ  ａｌ．ｉｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６６，１２３１（１９８９）を例として参照し、開示された内容全体は本件に組み込まれる）。さらに、結晶欠陥は一般的にバンドギャップ内の電子状態に関連する。例えばＰ‐Ｎ接合の空乏領域内に位置する場合、それらは逆方向リーク電流を向上させる発生再結合中心として作用しうる（Ｗ．Ｓｈｏｃｋｌｅｙ  ｅｔ  ａｌ．ｉｎ  Ｐｈｙｓ．Ｒｅｖ．８７，８３５（１９５２）を例として参照し、開示された内容全体は本件に組み込まれる）。該欠陥はスパッタリングによって結合性パートナーの表面酸化物を除去する間にも発生し、その表面はアモルファス化されて、代わりにアモルファス薄層が接合インターフェースに生じる（Ｃ．Ｆｌｏｔｇｅｎ  ｅｔ  ａｌ．ｉｎ  ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ  ６４，１０３（２０１４）を例として参照し、開示された内容全体は本件に組み込まれる）。該欠陥に関連する電子状態は水素によってある程度不活性化されうる（Ａ．Ｌｏｓｈａｃｈｅｎｋｏ  ｅｔ  ａｌ．ｉｎ  Ｐｈｙｓ．Ｓｔａｔｕｓ  Ｓｏｌｉｄｉ  Ｃ１０，３６（２０１３）およびｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＷＯ２０１７／１４１１０３号を例として参照し、開示された内容全体は本件に組み込まれる）。しかし、水素パッシベーションが、低濃度ドープされた共有性パートナー間の接合インターフェースを横断する電荷輸送を完全に妨げないことも、検出器作動下での不活性化の長期間安定性が保証されることも、どちらも定かでない。
【００１０】
したがって、バンドギャップ内の状態に関する欠陥によって増加するリーク電流という欠点のない共有結合性検出器構造の必要性が存在する。表面の活性化およびウェハ接合の間に生じる欠陥状態によって発生する発生／再結合電流の効果を最小限に抑えることのできる構造およびステップの必要性が存在する。
【発明の開示】
【００１１】
モノリシックＣＭＯＳ集積ピクセル検出器方法は、背面照射用電磁吸収放射線の検出のために提供される。検出器はシリコン読み出しウェハおよび吸収体ウェハからなる。シリコン読み出しウェハは第１ドープ型のシリコンからなり、シリコン薄層で処理されるＣＭＯＳピクセル読み出し回路から構成され、読み出し電子回路と連通するピクセルサイズで離隔されて集電体として作用する第２ドープ型の高導電ドープ領域と、少なくとも１つのウェハアライメント特徴と、を含む。読み出しウェハはウェハ接合からなる。吸収体ウェハは少なくとも１つの単結晶半導体材料を材料とする。また、吸収体ウェハは高導電ドープ領域と、少なくとも１つのウェハアライメント特徴と、から構成される。モノリシックＣＭＯＳ集積ピクセル検出器は、位置合わせされた状態で、吸収体ウェハに接合された読み出しウェハからなる。ウェハ接合は、読み出しウェハと吸収体ウェハとの間の導電性接合と、読み出しウェハと吸収体ウェハとの間の微弱な導電結合と、からなり、微弱な導電結合は周辺画素を電気的に分離して、検出器が作動中に吸収体ウェハで発生する電荷に導電結合を横断させピクセル読み出し電子回路による処理のために集電体によって受けられるようにする。
【００１２】
本発明の目的は、電磁吸収放射線の検出および撮像に適したモノリシックＣＭＯＳ集積ピクセルセンサを提供することにある。
【００１３】
本発明の別の目的は、電磁吸収放射線の検出および撮像に適したモノリシックピクセルセンサを提供することにあって、読み出し電子回路と単結晶性吸収体がＣＭＯＳ処理されたシリコンウェハの反対の面に並置されるモノリシックピクセルセンサを提供することにある。
【００１４】
本発明のまた別の目的は、読み出しおよび吸収体ウェハの低温直接ウェハ接合によって構成され、電磁吸収放射線の検出および撮像に適したモノリシックＣＭＯＳ集積ピクセルセンサを提供することにある。
【００１５】
本発明のまた別の目的は、読み出し電子回路を備えたＣＭＯＳ処理されたウェハに薄型吸収体層を接合することで構成され、赤外線、可視光線、極紫外線、または軟Ｘ線の検出および撮像に適したモノリシックピクセルセンサを提供することにある。
【００１６】
本発明のまた別の目的は、読み出し電子回路を備えたＣＭＯＳ処理されたウェハを高Ｚ吸収体層に接合することで構成され、高エネルギーＸ線の検出および撮像に適したモノリシックピクセルセンサを提供することにある。
【００１７】
本発明のさらに別の目的は、エネルギー分解されたＸ線の検出および撮像に適したモノリシックピクセルセンサを提供することにある。
【００１８】
本発明のまた別の目的は、単一光子の検出が可能なモノリシックピクセルセンサを提供することにある。
【００１９】
本発明のさらに別の目的は、反対の導電型（すなわち反対の効果的なドープ型）の吸収体ウェハに共有結合された薄型読み出しウェハからなるモノリシックピクセル検出器の簡便な構成法を提供することにある。
【００２０】
本発明の目的は、接合インターフェース上またはその近くに存在する欠陥が検出器リークに影響しない共有結合ピクセルセンサを提供することにある。
【００２１】
本発明は電磁吸収放射線のためのモノリシックピクセル検出器の構造および構成法を提供する。ピクセル検出器はモノリシックユニットを形成する単結晶性吸収体と連通するＣＭＯＳ処理された読み出し電子回路を備えた薄型Ｓｉウェハからなる。このモノリシックユニットは、薄葉化されＣＭＯＳ処理されたＳｉ読み出しウェハを吸収体ウェハにウェハ接合することで形成され、吸収体に入射する電磁吸収放射線によって発生した電気信号を収集し、処理するようにする。上記の、あるいはそれ以外の本発明の目的は、図面、明細書、請求項に記載される。
【００２２】
本発明の記載において「ピクセル検出器」および「ピクセルセンサ」という用語は、すべての検出器を指す同義語と考えられる。同様に「吸収体ウェハ」および「センサウェハ」は、電磁吸収放射線が吸収される検出部と同義であると考えられる。
【図面の簡単な説明】
【００２３】
【図１Ａ】接合インターフェース上のＮ−‐ドープ読み出しウェハとＰ−‐ドープ吸収体ウェハとの間にＰ‐Ｎ接合を備えたモノリシックピクセル検出器の断面図である。
【図１Ｂ】Ｐ−‐ドープ吸収体ウェハに接合されたＮ−‐ドープ読み出しウェハ内にＰ‐Ｎ接合を備えたモノリシックピクセル検出器の断面図である。
【図１Ｃ】接合インターフェース上のＰ−‐ドープ読み出しウェハとＮ−‐ドープ吸収体ウェハとの間にＰ‐Ｎ接合を備えたモノリシックピクセル検出器の断面図である。
【図２Ａ】読み出しと吸収体ウェハ内のＮ＋‐ドープ領域間の共有半導体結合と、画素分離のための酸化物間結合と、を介した集電を備えたモノリシックピクセル検出器の断面図である。
【図２Ｂ】読み出しと吸収体ウェハ内のＮ＋‐ドープ領域間の共有半導体結合と、画素分離のための非導電性結合と、を介した集電を備えたモノリシックピクセル検出器の断面図である。
【図２Ｃ】読み出しと吸収体ウェハ内のＮ＋‐ドープ領域間の共有半導体結合と、画素分離のための吸収体ウェハと読み出しウェハの酸化物領域間の非導電性結合と、を介した集電を備えたモノリシックピクセル検出器の断面図である。
【図２Ｄ】読み出しと吸収体ウェハ内のＮ＋‐ドープ領域間の共有半導体結合と、共有Ｐ−‐Ｎ＋接合と、画素分離のためのトレンチ隔離と、を介した集電を備えたモノリシックピクセル検出器の断面図である。
【図２Ｅ】読み出しと吸収体ウェハ内のＮ＋‐ドープ領域間の共有半導体結合と、読み出しウェハの高抵抗領域と吸収体ウェハ内のＮ＋‐ドープ領域との間の非導電性結合と、を介した集電を備えたモノリシックピクセル検出器であって、吸収体ウェハが電荷増倍のための領域を含むモノリシックピクセル検出器の断面図である。
【図２Ｆ】読み出しウェハ内のＮ＋‐ドープ領域とシリコンウェハの電荷増倍領域との間の第１共有半導体結合と、シリコンウェハと吸収体ウェハとの第２共有半導体結合と、を介した集電を備えたモノリシックピクセル検出器の断面図である。
【図２Ｇ】読み出しウェハの微弱なＰ‐ドープ領域と吸収体ウェハのＰ＋‐ドープ領域との間の共有半導体結合と、吸収体ウェハの高抵抗領域と読み出しウェハの微弱なＰ‐ドープ領域との間の非導電性結合と、を介した集電を備えたモノリシックピクセル検出器であって、吸収体ウェハが電荷増倍のための領域を含むモノリシックピクセル検出器の断面図である。
【図３Ａ】モノリシックピクセル検出器の集電体の平面図である。
【図３Ｂ】集電体、およびモノリシックピクセル検出器のピクセルを包囲する酸化物領域の平面図である。
【図４】高濃度ドープ集電体プラグを備えた薄型読み出しウェハを構成するステップフローである。
【図５】高濃度ドープ集電体プラグおよびインプラントを備えた薄型読み出しウェハを構成するステップフローである。
【図６】金属集電体プラグおよび金属層を備えた薄型読み出しウェハを構成するステップフローである。
【図７Ａ】インプラントと画素分離のための酸化物領域とからなる吸収体ウェハを構成するステップフローである。
【図７Ｂ】金属領域と画素分離のための酸化物領域とからなる吸収体ウェハを構成するステップフローである。
【図７Ｃ】パターン化されていない吸収体ウェハを構成するステップフローである。
【図８】高濃度ドープキャップを備えたエピタキシャル柱からなる吸収体ウェハを構成するステップフローである。
【図９】高濃度ドープキャップを備えたエピタキシャル柱、エピ層、および画素分離のための酸化物領域からなる吸収体ウェハを構成するステップフローである。
【図１０】高濃度ドープキャップを備えたエピタキシャル柱、金属層、および画素分離のための酸化物領域からなる吸収体ウェハを構成する変形ステップフローである。
【図１１】エピタキシャル材料で充填される孔を備えた吸収体ウェハを構成するステップフローである。
【図１２Ａ】接合された吸収体ウェハを備える検出器構造を構成するステップフローである。
【図１２Ｂ】接合されパターン化されていない吸収体ウェハを備える検出器構造を構成するステップフローである。
【図１２Ｃ】エピタキシャル材料で充填される孔からなる接合された吸収体ウェハを備える検出器構造を構成するステップフローである。
【図１３】薄型読み出しウェハの高濃度ドープ領域に接合されたエピタキシャル柱を備えた検出器構造である。
【図１４】高濃度ドープ領域を備えた薄型読み出しウェハに接合されたエピタキシャル柱上に高濃度ドープ領域を備えた検出器構造である。
【図１５】薄型読み出しウェハの金属領域に接合された、金属化されたエピタキシャル柱領域を備えた検出器構造である。
【図１６】薄型読み出しウェハに接合された薄型基板上のエピタキシャル柱からなる検出器構造である。
【好適な実施形態の詳細な説明】
【００２４】
本発明の目的は、電磁吸収放射線検出のための敏感型ピクセル検出器、例えば上限約２０×２０ｃｍ２、さらには約４０×４０ｃｍ２の大きさのフラットパネル検出器などや赤外線検出のための高解像度検出器の簡便な構造および構成法を提供することにある。検出器は、吸収体ウェハ、別名センサウェハに背面が結合された薄型ＣＭＯＳウェハ内で処理される読出部で構成される。これらの検出器はすべて背面照射のために構成され、電磁吸収放射線がＣＭＯＳスタックの反対側から吸収体ウェハに入射する。接合はウェハ規模で発生し、少なくとも集電のために機能する接合は、読み出しウェハおよび吸収体ウェハの高導電領域間でなされ、例えば高濃度ドープ半導体間の共有半導体結合などが挙げられる。例えば読み出し電子回路は、約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらには３〜５μｍの厚みと、約５００Ωｃｍより大きい抵抗率、好ましくは約１〜２ｋΩｃｍ、より好ましくは２〜５ｋΩｃｍ、さらには５ｋΩｃｍより大きい、例えば５〜５０ｋΩｃｍの抵抗率を有するエピタキシャルＳｉ層で処理され、その抵抗率は、第１導電型（例えばＰ‐ドープによるＰ‐導電）の約１０１１〜１０１３ｃｍ−３の低濃度ドーピングレベルによる。検出器の製造を容易にするため、読み出し電子回路のＣＭＯＳ処理にシリコンオンインシュレーター（ＳＯＩ）ウェハを使用するのが有利であろう。検出器は単一光子検出モードで電磁吸収放射線の検出が可能である。センサ材は、高純度ウェハという態様、または基板上で成長するエピタキシャル層という態様のすべての半導体からなり、例えば基板はＳｉ、Ｇｅ、ＧａＡｓ、ＣｄＴｅ、ＣｄＺｎＴｅ合金またはＩｎＳｂでもよく、検出器構成中に任意で除去されてもよい。センサに用いる厚みと材料は検出される電磁吸収放射線のエネルギーに強く依存する。１０分の１ｅＶから数ｋｅまで、赤外線から可視光線、極紫外線、軟Ｘ線までの分光領域をカバーする低エネルギー放射線の検出には、μｍかそれ未満の厚みで十分であろう。このエネルギー範囲をカバーするＩＩ／ＶＩ、ＩＩＩ／ＶおよびＩＶ族半導体、例えば増加するバンドギャップの順にＨｇＣｄＴｅ合金、ＩｎＳｂ、ＩｎＧａＡｓ合金、Ｇｅ、Ｓｉ、ＳｉＧｅ合金、ＩｎＰ、ＧａＡｓ、ＩｎＧａＮ合金、ＧａＮ、Ｃ（ダイヤモンド）など多くある。一例として、近赤外線の検出には０．５〜１．５μｍ、さらには０．３〜０．５μｍの薄さのＧｅ層が効率的な検出に十分であろう。したがって、ウェハ接合はウェハ薄葉化と組み合わせられなければならず、その手段は例えば水素注入や剥離である（Ｉ．Ｐ．Ｆｅｒａｉｎ  ｅｔ  ａｌ．，ｉｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１０７，０５４３１５（２０１０）を例として参照し、開示された内容全体は本件に組み込まれる）。さらに、赤外線検出器の感度は吸収体ウェハの吸収領域と連通するアバランシェ電荷増倍領域を組み込むことで向上する。
【００２５】
軟Ｘ線から硬Ｘ線までの検出領域において、例えば約３．５μｍ、３３２μｍ、２３１０μｍの厚みを備えたＳｉＣセンサは、それぞれ２ｋｅＶ、１０ｋｅＶ、２０ｋｅＶのエネルギーを有する入射光子の９０％を吸収しうる。約３．９μｍ、３３４μｍ、２３３０μｍの厚みを備えたＳｉセンサは、それぞれ２ｋｅＶ、１０ｋｅＶ、２０ｋｅＶのエネルギーを有する入射光子の９０％を吸収しうる。ＧｅセンサまたはＧａＡｓセンサに関しては、２０ｋｅＶ、３０ｋｅＶ、４０ｋｅＶのエネルギーを有する入射光子の約９０％を吸収するために必要な厚みは、それぞれ約１０５μｍ、３２０μｍ、７１０μｍである。例えばＳｉ０．２Ｇｅ０．８合金がこれらの光子エネルギーで同じ吸収率を達成するには約２５％厚くなくてはならない。４０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶのさらに高い硬Ｘ線は、それぞれ約２１０μｍ、６１０μｍ、１３１０μｍの厚みのＣｄＴｅセンサまたはＣｄＺｎＴｅ合金センサによって同量吸収される（ＮＩＳＴ  Ｘ線減衰データベース、ｎｉｓｔ．ｇｏｖ／ｐｍｌ／ｄａｔａ／ｆｆａｓｔ）。真性Ｇｅの室温抵抗率は約４７Ωｃｍで、Ｓｉ０．２５Ｇｅ０．７５合金の室温抵抗率は約６×１０４Ωｃｍである（ｖｉｒｇｉｎｉａｓｅｍｉ．ｃｏｍ／ｐｄｆ／ｇｅｎｅｒａｌｐｒｏｐｅｒｔｉｅｓＳｉ６２００２．ｐｄｆを例として参照）。したがって、ＧｅまたはＳｉＧｅ吸収体からなるＸ線検出器は、暗もれ電流を許容範囲、例えば１ピクセルあたり１ｎＡ、さらには１０〜１００ｐＡまで少なくするために、冷却する必要がある。ＧｅセンサおよびＳｉＧｅセンサに関して、ＧａＡｓセンサは１０９Ωｃｍ程度というはるかに高い抵抗率という利点を有する（Ｍ．Ｃ．Ｖｅａｌｅ  ｉｎ  Ｎｕｃｌ  Ｉｎｓｔｒ．Ｍｅｔｈ．Ｐｈｙｓ．Ｒｅｓ，Ａ  ７５２，６（２０１４）を例として参照し、開示された内容全体は本件に組み込まれる）。
同程度の抵抗率がＣｄＴｅセンサに適用され、さらに高い抵抗率がＣｄＺｎＴｅ合金センサに適用される（Ｓ．Ｄｅｌ  Ｓｏｒｄｏ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ２００９，９，３４９１〜３５２６を例として参照し、開示された内容全体は本件に組み込まれる）。
【００２６】
本発明の構造および方法は工業的規模のウェハに関する。２００ｍｍウェハの高真空接合装置が、例えばＥＶ  Ｇｒｏｕｐによって製造されている（Ｃ．Ｆｌｏｔｇｅｎ  ｅｔ  ａｌ．ｉｎ  ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ  ６４，１０３（２０１４）を例として参照し、開示された内容全体は本件に組み込まれる）。
【００２７】
構成によって、本発明のモノリシックピクセル検出器は単一光子検出の提供が期待される。したがって、本発明のモノリシックＸ線ピクセル検出器はエネルギー識別にも適し、吸収体に入射する光子エネルギーは読み出し電子回路によって処理される電気パルスの波高分析を用いての計測が可能である。
【００２８】
本願における従来技術のアプローチ（ｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＷＯ２０１６／０９７８５０号、およびｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＰＣＴ／ＩＢ２０１７／００１０３２号を例として参照し、開示された内容全体は本件に組み込まれる）に比べて、電荷キャリアは、読み出し電子回路と連通する集電体に到達する前に、低濃度ドープ材間の接合インターフェースを横断することはない。代わりに電荷は、少数キャリアの発生・再結合が生じない高導電領域間の接合インターフェースを介して送られる。以下のすべての実施形態において、ピクセル検出器は背面照射のため構成され、電磁吸収放射線は、反対側にＣＭＯＳスタックを備えた薄型シリコンＣＭＯＳ基板の背面に接合された吸収体に入射する。
【００２９】
次に図２Ａを参照すると、Ｘ線検出に適応されたモノリシックピクセル検出器１０１の第１実施形態１００は、厚みｄ１の薄型読み出しウェハ１０２と厚みｄ２の吸収体ウェハ１０４との間の接合インターフェースからなる。読み出しウェハは、好ましくは例えば微弱なＰ‐ドープ基板１０６をＣＭＯＳ処理することで構成され、この基板は、好ましくは約１〜２ｋΩｃｍ、さらには２〜５ｋΩｃｍの抵抗率を有し、全処理の完了後に約１０〜３０μｍ、または好ましくは約５〜１０μｍ、さらには３〜５μｍの厚みまで薄葉化される。薄葉化はＣＭＯＳスタックの平坦化と基板１０６の薄葉化前のキャリアウェハ接合とが要求される。接合インターフェースは、シリコン貫通ビア１１０に類似するが微弱なＰ‐ドープ基板１０６を備えたＮ＋‐Ｐ接合を形成する高導電Ｎ＋‐ドープ半導体材料で充填された構造間の導電性共有半導体結合１０８を含む。以下において、これらのＮ＋‐ドープビアは、基板１０６を介して拡張し、単純にプラグ１１０と呼ばれる。プラグ１１０は、高抵抗Ｐ‐導電吸収体ウェハ１０４内に高導電Ｎ＋‐ドープ領域１１２を備えたオーム接触を形成し、例えば高濃度ドープインプラントでもよい。例えば高導電プラグ１１０のドーピングレベルは１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３でもよく、それぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの間の抵抗率に対応する。高導電領域１１２は同様のドーピングレベルを有してもよい。高濃度ドーププラグ１１０は、例えば低濃度Ｐ‐ドープ基板１０６内に孔をエッチングし、当技術分野で公知の以下のエピタキシーステップにおいてＮ＋‐材料で充填することで、形成されてもよい。別の実施形態１００では、インプラント１１２の代わりに同様のエピタキシープロセスで、同様のレベルにドープされ、吸収体ウェハ１０４の大部分または全部を介して拡張する高濃度ドープコラム１２４が生じる。任意で、吸収体ウェハ１０４はさらに高濃度Ｐ‐ドープ層１１７からなってもよく、金属性バックコンタクト１１６とのオーム接触の形成を促す。高濃度ドープインプラント１１２またはコラム１２４に接合された高濃度ドーププラグ１１０は集電体として機能し、吸収体ウェハ１０４のバックコンタクト１１６に電圧を印加する場合に、吸収体ウェハ１０４に入射する電磁吸収放射線によって発生し逆バイアスされたＰ‐Ｎ接合１１４、１２６の電界で分離する電子正孔対から電子を収集し、Ｎ＋‐ドープ領域１１２、１２４および抵抗Ｐ‐導電吸収体ウェハ１０４によって形成される。このように、少数キャリア（電子）がトラップと再結合が発生しうる低濃度ドープウェハ間の接合インターフェースを横断することは決してない。集電体１１０は読み出しウェハ１０２のピクセル読み出し電子回路１１５と連通し、電磁吸収放射線によって発生する充電パルスは処理され読み出し電子回路のＯＦＦピクセル領域に転送される。検出器ピクセルは、その幅１１８、１１９、１２８が例えば約０．５〜２．５μｍ、好ましくは１〜１．５μｍの範囲内にある高濃度ドーププラグ／領域１１０／１１２、１１０／１２４によって定義される���読み出しウェハ１０２内の高濃度ドーププラグ１１０の幅１１８と、吸収体ウェハ１０４内の高濃度ドープ領域１１２、１２４の幅１１９、１２８とが同一である必要はないが、接合のためのウェハ１０２、１０４の正確なアライメントを促すために少なくともその１つが１〜１．５μｍの範囲内にあるのが好ましい。正確なアライメントを許可するために、薄型読み出しウェハ１０２および吸収体ウェハ１０４はどちらも例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備える。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。例えばＥＶＧｒｏｕｐは１μｍ未満の正確性を有するアライメントツールを提供する（ｅｖｇｒｏｕｐ．ｃｏｍ／ｅｎ／ｐｒｏｄｕｃｔｓ／ｂｏｎｄｉｎｇ／ｉｎｔｅｇｒａｔｅｄ＿ｂｏｎｄｉｎｇ／ｅｖｇ＿ｃｏｍｂｏｎｄを例として参照し、開示された内容全体は本件に組み込まれる）。領域１１２／１２４に接触するドーププラグ１１０間の距離Ｌはピクセルサイズ１１３を定義し、それは約１００〜２００μｍ、５０〜１００μｍ、または２０〜５０μｍ、さらには５〜２０μｍという広い範囲に及ぶ。インプラント１１２の代わりにドープコラム１２４を用いることは、ピクセルサイズが吸収体の厚みｄ２より小さい場合に、より低い電圧でバックコンタクト１１６に印加し、吸収体１０４の空乏をより容易にするという利点を有する。吸収体ウェハ１０４内の高濃度ドープインプラント１１２は高抵抗領域１２０に囲まれ、その抵抗率はインプラント１１２の抵抗率よりも、少なくとも１０４〜１０６倍高い。領域１２０は酸化物領域などの絶縁領域でもよく、また読み出しと吸収体ウェハとの間に微弱な導電性または電気的絶縁性の半導体‐酸化物または酸化物間結合１２２を形成してもよく、その抵抗率は結合１０８の抵抗率よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。したがって、これらの高抵抗領域は読み出しウェハ１０２の低濃度ドープ領域（すなわち基板１０６）を低濃度ドープ高抵抗吸収体ウェハ１０４から絶縁し、その２つのウェハ間の唯一の電気接続が高濃度ドープ領域１１０と１１２、１１４との間でなされるようにする。同時に、時間領域１２０は周辺画素をお互いから電気的に隔離する。
【００３０】
実施形態１００では、ピクセル検出器は吸収体ウェハ１０４内のＸ線によって発生する電子正孔対からの電子を検出するために設計される。一実施形態は、検出器がドープサインを逆にすることによる正孔収集のために設計されてもよい。Ｐ‐ドープ領域のドーピングレベルは上述のＮ‐ドープ領域のドーピングレベルとおよそ同じでもよい。Ｎ‐ドーピングの場合、同様の抵抗レベルには約１．５倍という若干高濃度のドーピングが必要である。
【００３１】
図２Ａに示される実施形態１００では、高濃度ドーププラグ１１０と高濃度ドープ領域１１２、１１４との間に電気接触を形成するために、読み出しウェハ１０２と吸収体ウェハ１０４の正確な相互アライメントが要求される。
【００３２】
次に図２Ｂを参照すると、Ｘ線検出に適応されたモノリシックピクセル検出器１０１’の第２実施形態１００’は、厚みｄ１’の薄型読み出しウェハ１０２’と厚みｄ２’の吸収体ウェハ１０４’との間の接合インターフェースからなってもよい。読み出しウェハは、好ましくは例えば微弱なＰ‐ドープ基板１０６’をＣＭＯＳ処理することで構成され、この基板は、好ましくは約１〜２ｋΩｃｍ、さらには２〜５ｋΩｃｍの抵抗率と、約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらには３〜５μｍの厚みｄ１’を有する。該厚みまでの薄葉化は、まずＣＭＯＳスタックの平坦化と、キャリアウェハの基板１０６’への接合と、を要求しうる。読み出しウェハ１０２’は高導電Ｎ＋‐ドーププラグ１１０’を含んでもよく、高抵抗性または絶縁性の領域１２０’基板１０６’を介して拡張し、その抵抗率は高濃度ドープ領域１１０’、１１２’の抵抗率よりも、少なくとも１０４〜１０６倍高い。例えば高抵抗領域１２０’は、高抵抗Ｐ‐導電吸収体ウェハ１０４’への接合前に、ウェハ１０２’の選択アモルファス化または選択酸化によって形成されてもよい。代替的に、読み出しウェハ１０２’の抵抗率を約２ｋΩｃｍより大きくするために、高抵抗領域１２０’を特別に形成する必要はない。例えば高導電プラグ１１０’のドーピングレベルは、１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、１×１０２０〜５×１０２０ｃｍ−３の間で、対応する抵抗率はそれぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍである。高濃度ドーププラグ１１０’は、例えば低濃度Ｐ‐ドープ基板１０６’内に孔をエッチングし、当技術分野で公知の以下のエピタキシーステップにおいてＮ＋‐材料で充填することで、形成されてもよい。吸収体ウェハ１０４’は、好ましくは高濃度ドープされ、高導電性で何の構造も持たない表層１１２’を含み、これは例えばイオン注入によって形成され、プラグ１１０’と同様のドープ型およびドーピングレベルを有する。任意で、吸収体ウェハ１０４’はさらに高濃度Ｐ‐ドープ層１１７’からなってもよく、金属性バックコンタクト１１６’とのオーム接触の形成を促す。高濃度ドーププラグ１１０’は、吸収体ウェハ１０４’の高濃度ドープ表面領域１１２’とのオーム接触を形成する。他方で、導電表層１１２’は、吸収体ウェハ１０４’の高抵抗Ｐ‐導電バルク領域を備えたＰ‐Ｎ接合１１４’を形成する。導電性共有半導体結合１０８’によって高濃度ドープ領域１１２’に接合され、該オーム接触を提供する高濃度ドーププラグ１１０’は集電体として機能し、吸収体ウェハ１０４’のバックコンタクト１１６’に電圧を印加する場合に、吸収体ウェハ１０４’に入射する電磁吸収放射線によって発生し逆バイアスされたＰ‐Ｎ接合１１４’の電界で分離する電子正孔対から電子を収集し、高濃度Ｎ‐ドープ表面領域１１２’および吸収体ウェハ１０４’のｐ‐導電バルク領域によって形成される。しかし、実質的に電子は、その抵抗率が導電性結合の抵抗率よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高いために、読み出しウェハ１０２’の高抵抗領域１２０’と吸収体ウェハ１０４’のドープ領域１１２’との間の微弱な導電性接合インターフェース１２２’を横断しない。このように、少数キャリア（電子）がトラップと再結合が発生しうる低濃度ドープウェハ間の接合インターフェースを横断することは決してない。したがって、領域１２０’によって画素分離が生じ、吸収体ウェハ１０４’内の電磁吸収放射線によって発生する電子を単独で収集するＮ‐ドーププラグ１１０’とともに、ピクセル読み出し電子回路１１５’内のＰ‐ＭＯＳトランジスタのＮ‐ウエルが集電体として作用するのを妨げる。集電体１１０’は読み出しウェハ１０２’のピクセル読み出し電子回路１１５’と連通し、電磁吸収放射線によって発生する充電パルスは処理され読み出し電子回路のＯＦＦピクセル領域に転送される。検出器ピクセルは読み出しウェハ１０２’内の高濃度ドーププラグ１１０’によって排他的に定義され、一方で吸収体ウェハ１０４’はパターン化されない。プラグ１１０’の幅１１８’は実質的にピクセルサイズ１１３’より小さくなくてはならず（例えば５〜１０倍）、後者は約１００〜２００μｍ、５０〜１００μｍ、２０〜５０μｍ、さらには５〜２０μｍの範囲内にある。例えば幅１１８’は約０．１〜２．５μｍの範囲内にある。                                                             
【００３３】
実施形態１００’では、ピクセル検出器は吸収体ウェハ１０４’内のＸ線によって発生する電子正孔対から電子を検出するために設計される。一実施形態は、正孔収集するために設計されてもよい。Ｐ‐ドープ領域のドーピングレベルは上述のＮ‐ドープ領域のドーピングレベルとおよそ同じでもよい。Ｎ‐ドーピングの場合、同様の抵抗レベルには約１．５倍という若干高濃度のドーピングが必要である。
【００３４】
その設計（図２Ｂ参照）によれば、パターン化されていない吸収体ウェハ１０４’からなる実施形態１００’では、読み出しウェハ１０２’と吸収体ウェハ１０４’の接合ツール内でのいかなる正確な相互アライメントも要求しない。ウェハ製造業者が提供し、２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持することができる、ノッチやフラットなどのウェハアライメント特徴を重ねることにより提供されるおおよそのアライメントを用いれば十分であり、それらは例えばＥＶＧ５８０  Ｃｏｍｂｏｎｄツールのアライメントやフリッパーモジュールによって提供される。したがって、実施形態１００’では読み出しおよび吸収体ウェハ上にいかなる追加アライメントマークも要求されない。
【００３５】
次に図２Ｃを参照すると、X線検出に適応されたモノリシックピクセル検出器２０１の第３実施形態２００は、薄型読み出しウェハ２０２と吸収体ウェハ２０４との間の接合インターフェースからなってもよい。読み出しウェハは、好ましくは例えば微弱なＰ‐ドープ基板２０６をＣＭＯＳ処理することで構成され、この基板は、好ましくは約１〜２ｋΩｃｍ、さらには２〜５ｋΩｃｍの抵抗率を有し、全処理の完了後に約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらには３〜５μｍの厚みまで薄葉化される。薄葉化はＣＭＯＳスタックの平坦化と基板２０６の薄葉化前のキャリアウェハ接合とが要求される。吸収体ウェハ２０４は好ましくは高抵抗性で低濃度Ｐ‐ドープされ、高導電Ｎ＋‐ドープ領域２１２から構成されてもよく、これは高濃度ドープインプラントまたは高濃度ドープエピタキシャル層でもよい。高導電領域２１２のドーピングレベルは、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３でもよく、それぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの抵抗率に対応する。任意で、吸収体ウェハ２０４はさらに高濃度Ｐ‐ドープ層２１７からなってもよく、金属性バックコンタクト２１６とのオーム接触の形成を促す。接合インターフェースは、基板２０６を介して拡張して類似のドーピングレベルを有する高導電Ｎ＋‐ドーププラグ２１０と吸収体ウェハの導電Ｎ＋‐ドープ領域２１２との間の導電性共有半導体結合を含んでもよく、オーム接触を形成して、吸収体ウェハの高濃度ドープ領域２１２の部分の間の微弱な導電性共有半導体結合２０９は低濃度ドープ基板２０６の領域に対向する。微弱な導電性共有半導体結合２０９はオーム共有結合２０８よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い抵抗率を有する。高濃度ドーププラグ２１０は、例えば低濃度Ｐ‐ドープ基板２０６内に孔をエッチングし、当技術分野で公知の以下のエピタキシーステップにおいてＮ＋‐材料で充填することで、形成されてもよい。高濃度Ｎ‐ドープ領域２１２に接合された高濃度ドーププラグ２１０は集電体として機能し、吸収体ウェハ２０４のバックコンタクト２１６に電圧を印加する場合に、吸収体ウェハ２０４に入射する電磁吸収放射線によって発生しウェハ２０４のＮ‐ドープ領域２１２と低濃度Ｐ‐ドープバルクとの間の逆バイアスされたＰ‐Ｎ接合２１４の電界で分離する電子正孔対から電子を収集する。このように、少数キャリア（電子）がトラップと再結合が発生しうる低濃度ドープウェハ間の微弱な導電性接合インターフェースを横断することは決してない。集電体２１０は読み出しウェハ２０２のピクセル読み出し電子回路２１５と連通し、電磁吸収放射線によって発生する充電パルスは処理され読み出し電子回路のＯＦＦピクセル領域に転送される。検出器ピクセルは、その幅２１８が例えば約０．５〜２μｍ、好ましくは約０．５〜１μｍの範囲内にある高濃度ドーププラグ２１０によって定義される。プラグ２１０間の距離Ｌはピクセルサイズ２１３を定義し、それは約１００〜２００μｍ、５０〜１００μｍ、ま��は２０〜５０μｍ、さらには５〜２０μｍという広い範囲に及ぶ。吸収体ウェハ２０４内の高濃度ドープ領域２１２は、実質的に電気絶縁性の半導体‐酸化物間または酸化物間結合２２２を読み出しおよび吸収体ウェハの間に形成し、結合２０８の抵抗率よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い抵抗率を有する絶縁酸化物領域２２０に囲まれる。これらの酸化物領域の目的は周辺画素をお互いから電気的に分離することにある。その幅２２４は、ピクセル検出器２００の所望するスピードによって、吸収体ウェハ２０４の高濃度ドープ領域２１２の幅２２６より小さいか、同一か、または大きく、それは代わりに高濃度ドープ領域２１２の幅２２６によって定義されるキャパシタプレートのサイズによる。高濃度ドープ領域２１２の幅２２６は、好ましくは高濃度ドーププラグ２１０の幅２１８よりも大きく選択され、例えばピクセルサイズ２１３の２倍または３倍、さらには例えば９０％の大きさで、接合アライメント条件は実施形態１００のものより緩和される。
【００３６】
実施形態２００では、ピクセル検出器は吸収体ウェハ２０４内のＸ線によって発生する電子正孔対から電子を検出するために設計される。一実施形態は、検出器はドープサインを逆にすることによる正孔収集のために設計されてもよい。Ｐ‐ドープ領域のドーピングレベルは上述のＮ‐ドープ領域のドーピングレベルとおよそ同じでもよい。Ｎ‐ドーピングの場合、同様の抵抗レベルには約１．５倍という若干高濃度のドーピングが必要である。
【００３７】
その設計（図２Ｃ参照）によれば、実施形態２００は、吸収体ウェハ２０４内の酸化物領域２２０が性質上ピクセルサイズ２１３で離隔され、追加的画素分離として機能するため、読み出しウェハ２０２および吸収体ウェハ２０４の正確な相互アライメントが要求される。さらに、高濃度ドーププラグ２１０と高濃度ドープ領域２１２は接合ツール内での位置合わせを必要とする。正確なアライメントを許可するために、薄型読み出しウェハ２０２および吸収体ウェハ２０４はどちらも例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備える。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約５×１０−４度の範囲内に、横方向ミスアライメントを１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。
【００３８】
次に図２Ｄを参照すると、Ｘ線検出に適応されたモノリシックピクセル検出器２０１’の第４実施形態２００’は、薄型読み出しウェハ２０２’と吸収体ウェハ２０４’との間の接合インターフェースからなってもよい。読み出しウェハは、例えば微弱なＰ‐ドープ基板２０６をＣＭＯＳ処理することで構成され、この基板は、好ましくは約１〜２ｋΩｃｍ、さらには２〜５ｋΩｃｍの抵抗率を有し、全処理の完了後に約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらには３〜５μｍの厚みまで薄葉化される。薄葉化はＣＭＯＳスタックの平坦化と、基板２０６’の薄葉化前のキャリアウェハ接合と、を要求しうる。吸収体ウェハ２０４’は、高導電Ｎ＋‐ドープ領域２１２’からなってもよく、これは高濃度ドープインプラントまたは高濃度ドープエピタキシャル層でもよい。高導電領域２１２’のドーピングレベルは、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３でもよく、それぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの間の抵抗率に対応する。任意で、吸収体ウェハ２０４’はさらに高濃度ｐ‐ドープ層２１７’からなってもよく、金属性バックコンタクト２１６’とのオーム接触の形成を促す。接合インターフェースは、基板２０６’を介して拡張する高導電Ｎ＋‐ドーププラグ２１０’と、吸収体ウェハ２０４’の導電Ｎ＋‐ドープ領域２１２’との間の導電性共有半導体結合を含んでなってもよい。プラグ２１０’のドーピングレベルは領域２１２’のドーピングレベルと同様で、その２つの間のオーム接触を保証する。さらに、ウェハ２０２’、２０４’間の接合インターフェースは、低濃度ドープ基板２０６’の領域に対向する吸収体ウェハの高濃度ドープ領域２１２’の部分の間の微弱な導電性共有半導体結合２０９’からなる。微弱な導電性半導体結合２０９’はオーム共有結合２０８’よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い抵抗率を有する。高濃度ドーププラグ２１０’は、そのごく一例が図２Ｄに示されているが、例えば低濃度Ｐ‐ドープ基板２０６’内に孔をエッチングし、当技術分野で公知の以下のエピタキシーステップにおいてＮ＋‐材料で充填することで、構成されてもよい。高濃度ドープ領域２１２’に接合された高濃度ドーププラグ２１０’はその２つの間でオーム接触を形成して集電体として機能し、吸収体ウェハ２０４’のバックコンタクト２１６’に印加する場合に、吸収体ウェハ２０４’に入射する電磁吸収放射線によって発生して高濃度Ｎドープ領域２１２’と低濃度Ｐ‐ドープ基板２０６’との間の逆バイアスされたＰ‐Ｎ接合２１４’の電界で分離する電子正孔対から電子を収集する。このように、少数キャリア（電子）がトラップと再結合が発生しうる低濃度ドープウェハ間の微弱な導電性接合インターフェースを横断することは決してない。集電体２１０’は読み出しウェハ２０２’のピクセル読み出し電子回路２１５’と連通し、電磁吸収放射線によって発生する充電パルスは処理され読み出し電子回路のＯＦＦピクセル領域に転送される。検出器ピクセルは、その幅２��８’が例えば約０．５〜２μｍ、好ましくは約０．５〜１μｍの範囲内にある高濃度ドーププラグ２１０’によって定義される。プラグ２１０’間の距離Ｌはピクセルサイズ２１３’を定義し、それは約１００〜２００μｍ、５０〜１００μｍ、または２０〜５０μｍ、さらには５〜２０μｍという広い範囲に及ぶ。吸収体ウェハ２０４’内の高濃度ドープ領域２１２’は、その幅２２４’が例えば約０．５〜２μｍ、好ましくは約０．５〜１μｍの範囲内にある酸化物領域２２０’によって囲まれる。酸化物領域２２０’は、吸収体ウェハ２０４’と、読み出しウェハ２０２’を介して拡張する酸化物充填トレンチ２２６’との間に電気絶縁酸化物間結合２２２’を形成する。幅トレンチ２２６’は、好ましくは酸化物領域２２０’のそれとおよそ同じである。酸化物領域２２０’、２２６’は周辺画素をお互いから電気的に分離し、その間隔は再びピクセルサイズＬに対応する。実施形態２００と同様に、高濃度ドープ領域２１２’がピクセルサイズ２１３’の大部分を覆うため、ここで接合アライメントが促される。
【００３９】
実施形態２００’では、ピクセル検出器は吸収体ウェハ２０４’内のＸ線によって発生する電子正孔対から電子を検出するために設計される。一実施形態は、検出器はドープサインを逆にすることによる正孔収集のために設計されてもよい。Ｐ‐ドープ領域のドーピングレベルは上述のＮ‐ドープ領域のドーピングレベルとおよそ同じでもよい。Ｎ‐ドーピングの場合、同様の抵抗レベルには約１．５倍という若干高濃度のドーピングが必要である。
【００４０】
その設計（図２Ｄ参照）によれば、実施形態２００’は、吸収体ウェハ２０４’内の酸化物領域２２０’と読み出しウェハ２０２’の絶縁酸化物領域２２６’とが性質上ピクセルサイズ２１３’で離隔され、接合インターフェース２２２’を形成する間に一致しなければならないため、読み出しウェハ２０２’および吸収体ウェハ２０４’の正確な相互アライメントが接合のために要求される。高濃度ドーププラグ２１０’および高濃度ドープ領域２１２’は、接合インターフェース２０８’でのオーム接触を形成するような等しい位置合わせを必要とする。正確なアライメントを許可するために、薄型読み出しウェハ２０２’および吸収体ウェハ２０４’はどちらも例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備える。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。
【００４１】
次に図２Ｅを参照すると、赤外線検出に適応されたモノリシックピクセル検出器３０１の第５実施形態３００は、薄型読み出しウェハ３０２と吸収体ウェハ３０４との間の接合インターフェースからなってもよい。読み出しウェハは、例えば約０．１〜１ｋΩｃｍの抵抗率を有するＰ‐ドープ基板３０６をＣＭＯＳ処理することで構成されていてもよい。読み出しウェハ３０２は、例えばＮ‐ウエル３１７内のＰ‐ＭＯＳトランジスタとＰ‐ウエル３１９のＮ‐ＭＯＳトランジスタとからなるピクセル電子回路３１５の処理が完了した後に、約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらには約３〜５μｍの厚みまで薄葉化される。薄葉化はＣＭＯＳスタックの平坦化と基板３０６の薄葉化前のキャリアウェハ接合とを要求しうる。好ましくは、読み出しウェハ３０２は高抵抗領域３２０に囲まれた高濃度Ｎ‐ドープ高導電領域３１２を含み、前者は相互電気的画素分離に使用できる。領域３１２のドーピングは、例えば約１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３でもよく、それぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの抵抗率に対応する。高抵抗領域３２０の抵抗率は高導電領域３２１の抵抗率よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。例えば領域３１２と３２０は、低濃度ドープ基板３０６が化学蒸着によってエピタキシャル成長する前に、それぞれドーパントまたは酸素によって薄型ＳＯＩウェハをイオン注入することで構成されてもよい。代替的に、高濃度ドープ領域３１２と高抵抗領域３２０は読み出しウェハ３０２の薄葉化後に背面処理で構成されてもよい。高濃度ドープ領域３１２は高導電Ｎ＋‐ドーププラグ３１０とのオーム接触３２２を形成してもよく、これは類似のドーピングレベルを持ち、低濃度ドープ基板３０６を介して拡張する。吸収体ウェハ３０４は任意でパターン化されていない高導電Ｎ＋‐ドープ層３２６からなってもよく、これは高濃度ドープインプラントまたは高濃度ドープエピタキシャル層でもよく、読み出しウェハ３０２の高濃度ドープ領域３１２を備えた導電性共有半導体結合３０８を形成する。ドープ層３２６のドーピングレベルは、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３でもよい。高抵抗領域３２０に対向する層３２６の部分は微弱な導電性共有半導体または半導体‐絶縁体間結合３０９を形成するが、これは領域３２０が高抵抗半導体領域か、または例えば酸化物領域などの絶縁領域かによって決まる。いずれの場合も、結合３０９の抵抗率は結合３０８の抵抗率よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。吸収体３０４はさらに、層３２６とＮ‐ドープ電荷領域３３０を備えたｐ‐ｉ‐ｎダイオードまたはアバランシェのダイオードからなる層スタックとに近接する低濃度赤外線吸収層３２８、真性または高抵抗Ｐ−‐ドープ電荷増倍層３３２、および高濃度Ｐ‐ドープ陽極領域３３４からなってもよい。
【００４２】
実施形態３００の設計において、ドープ領域３１２に接触するドーププラグ３１０は集電体として機能し、検出器が作動中で耐圧ＶＢ以上の逆バイアスが透明あるいはピクセル化されたバックコンタクト３１６に印加される間、吸収層３２８に入射する赤外線によって生じる正孔が電荷増倍層３３２内でアバランシェ電流を生じさせる場合に、例えばアバランシェ破壊によって発生する電子を収集する。層３２８、３３０、３３２、３３４のドーピングレベルが、好ましくは電荷増倍層３３２内に存在する最高電界を保証するために選択される一方で、吸収層３２８内の電界は電荷増倍領域に流入する正孔を発生させるに足る大きさであればよい。したがって、層３２８のドーピングレベルが例えば１０１４〜１０１５ｃｍ−３の場合、層３３０のドーピングレベルは５×１０１6〜５×１０１7ｃｍ−３、層３３２のドーピングレベルは約５×１０１４〜５×１０１５ｃｍ−３、最後に層３３４のドーピングレベルは約１０１９〜５×１０２０ｃｍ−３である。Ｘ線検出に適応されたた実施形態と同様に、集電体３１０は読み出しウェハ３０２のピクセル読み出し電子回路３１５と連通し、これはさらにバイアスをＶＢ未満に低減するために設計された焼き入れ回路からなる（Ｆ．Ｚａｐｐａ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ  １４０，１０３（２００７）を例として参照し、開示された内容全体は本件に組み込まれる）。検出器ピクセルは、その幅３１８が例えば約０．１〜２μｍ、好ましくは約０．５〜１μｍの範囲内にある高濃度ドーププラグ３１０によって定義される。プラグ３１０間の距離Ｌはピクセルサイズ３１３を定義し、それは約２〜４０μｍ、好ましくは約５〜３０μｍ、さらに好ましくは１０〜２０μｍの範囲内にある。
【００４３】
実施形態３００の設計において、吸収層３２８は電荷増倍層３３２より低いバンドギャップを備えた半導体層である。例えば層３２８は、好ましくは約１０１５ｃｍ−３未満のドーピング濃度と約１μｍの厚みを有する真性に近いＧｅ層または低濃度ドープ層でもよい。電荷領域３３０は、ドーピング濃度範囲が約１〜５×１０１７ｃｍ−３、厚みがおよそ０．１μｍのＮ‐ドープＧａＡｓ層でもよい。増倍層３３２は、ドーピング濃度が約１０１５ｃｍ−３、厚み範囲が０．５〜２μｍの低濃度Ｎ‐ドープＧａＡｓ層でもよい。最後に層３３４は、ドーピングレベルが約５×１０１９ｃｍ−３、厚みが０．５〜１μｍの高濃度Ｐ‐ドープＧａＡｓ層でもよい。該層スタックからなる吸収体ウェハは、例えば有利にはＧｅ基板ウェハ上にＧａＡｓ層をエピタキシャル成長させることによってなり、ＧａＡｓ層はこれと非常に格子整合する。ウェハ接合３０８、３０９の形成前に、例えばまずエピタキシャルＧａＡｓ表面をキャリアウェハに接合し、それからグラインディングと化学的機械的平坦化（ＣＭＰ）によって、または当技術分野で公知の層分割によってＧｅ基板ウェハを薄葉化することで、Ｇｅ基板ウェハは薄葉化されねばならない（Ｉ．Ｐ．Ｆｅｒａｉｎ  ｅｔ  ａｌ．ｉｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１０７，０５４３１５（２０１０）を例として参照し、開示された内容全体は本件に組み込まれる）。
【００４４】
その設計（図２Ｅ参照）によれば、パターン化されていない吸収体ウェハ３０４からなる赤外線検出器の実施形態３００では、Ｘ線検出に適応されたピクセル検出器の実施形態１００’に類似する、読み出しウェハ３０２と吸収体ウェハ３０４の接合ツール内でのいかなる正確なアライメントも要求しない。ウェハ製造業者が提供し、２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持することができるノッチやフラットなどのウェハアライメント特徴を重ねることにより提供されるおおよそのアライメントを用いれば十分であり、それらは例えばＥＶＧ５８０  ＣｏｍＢｏｎｄツールのアライメントやフリッパーモジュールによって提供される。したがって、実施形態３００では読み出しおよび吸収体ウェハ上にいかなる追加アライメントマークも要求されない。実施形態１００〜２００’のＸ線検出器と同様に、実施形態３００の赤外線検出器は、Ｇｅｉｇｅｒモードで作動する場合は、単一光子検出能力を有してもよい（Ｆ．Ｚａｐｐａ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ  １４０，１０３（２００７）を例として参照し、開示された内容全体は本件に組み込まれる）。
【００４５】
実施形態３００では、ピクセル検出器はアバランシェ層３３２内の電子正孔対から電子を検出するために設計される。一実施形態は、検出器が適切なドープサインを逆にすることによる正孔収集のために設計されてもよい。Ｐ‐ドープ領域のドーピングレベルは上述のＮ‐ドープ領域のドーピングレベルとおよそ同じでもよい。Ｎ‐ドーピングの場合、同様の抵抗レベルには約１．５倍という若干高濃度のドーピングが必要である。
【００４６】
次に図２Ｆを参照すると、赤外線検出に適応されたモノリシックピクセル検出器３０１’の第６実施形態３００’は、２つの接合インターフェースからなってもよい。第１接合インターフェース３０８’は薄型Ｓｉ読み出しウェハ３０２’と第２薄型Ｓｉウェハ３０３’との間に位置し、Ｓｉ増倍層３３２’からなる。第２接合インターフェース３１４’は、第２薄葉化Ｓｉウェハ３０３’と吸収体層スタック３０５’との間に一体となって位置し、ともに吸収体ウェハ３０４’を構成する。
【００４７】
読み出しウェハは、例えば約０．１〜１ｋΩｃｍの抵抗率を有するＰ‐ドープ基板３０６’をＣＭＯＳ処理することで構成されていてもよい。読み出しウェハ３０２’は、例えばＮ‐ウエル３１７’内のＰ‐ＭＯＳトランジスタとＰ‐ウエル３１９’内のＮ‐ＭＯＳトランジスタとからなるピクセル電子回路３１５’の処理が完了した後に、約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらに好ましくは約３〜５μｍの厚みまで薄葉化される。薄葉化はＣＭＯＳスタックの平坦化と基板３０６’の薄葉化前のキャリアウェハ接合とを要求しうる。同様に、第２Ｓｉウェハ３０３’の薄葉化は、第１接合インターフェース３０８’の形成後に層分割技術が用いられない限り、薄葉化前のキャリアウェハ接合を要求しうる。好ましくは、読み出しウェハ３０２’は、高抵抗領域３２０’に囲まれた高濃度Ｎ‐ドープ高導電領域３１２’を含み、前者は相互電気的画素分離に使用できる。領域３１２’のドーピングは、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３でもよく、それぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの抵抗率に対応する。高抵抗領域３２０’の抵抗率は高導電領域３１２’の抵抗率よりも、少なくとも約１０３〜１０４倍、または１０４〜１０６倍、さらには１０６〜１０８倍高く、結合３０９’の抵抗率は結合３０８’の抵抗率よりも、少なくとも１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。例えば領域３１２’と３２０’は、低濃度ドープ基板３０６’が化学蒸着によってエピタキシャル成長する前に、それぞれドーパント原子または酸素原子によって薄型ＳＯＩウェハをイオン注入することで構成されてもよい。高濃度ドープ領域３１２’は高導電Ｎ＋‐ドーププラグ３１０’とのオーム接触３２２’を形成してもよく、これは類似のドーピングレベルを持ち、低濃度ドープ基板３０６’を介して拡張する。共有半導体結合３１４’は吸収体層スタック３０５’の赤外線吸収層３２８’と第２薄葉化Ｓｉウェハ３０３’の電荷層３３４’との間に形成される。シリコンｐ‐ｉ‐ｎまたはアバランシェのダイオードは読み出しウェハ３０２’の高濃度ドープ領域３１２’間に形成され、これは共有半導体結合３０８’内の第２薄型Ｓｉウェハ３０３’の、高抵抗性、真性、またはわずかにドープされた電荷増倍領域３３２’と、Ｐ‐ドープ電荷層３３４’とに接合される。一実施形態は、Ｓｉ電荷増倍領域全体が読み出しウェハ３０２’の一部である。この実施形態では、第１領域３１２’、３２０’、３３２’、３３４’はＳｉウェハの処理、例えばエピタキシャル成長および／またはイオン注入によって構成される。実質的に、エピタキシャル層３０６’はピクセル読み出し電子回路３１５’と集電体３１８’を生じさせるようにＣＶＤによって成長してからＣＭＯＳ処理されてもよい。この場合、薄型Ｓｉウェハ３０３’の接合は要求されない。この場合、１つの共有半導体結合３１４’のみがＳｉ読み出しウェハ３０２’と吸収層スタック３０５’の赤外線吸収層３２８’との間に存在する。実施形態３００’の設計において、ド���プ領域３１２’に接触するドーププラグ３１０’は集電体として機能し、検出器が作動中で耐圧ＶＢ以上の逆バイアスが透明あるいはピクセル化されたバックコンタクト３１６’に印加される間、吸収層３２８’に入射する赤外線によって生じる電子が電荷増倍層３３２’内でアバランシェ電流を生じさせる場合に、例えばアバランシェ破壊によって発生する電子を収集する。層３２８’、３３２’、３３４’のドーピングレベルが、好ましくは増倍層３３２’に存在する最高電界を保証するために選択される一方で、吸収層３２８’の電界は電荷増倍領域に流入する電子を発生させるに足る大きさであればよい。したがって、吸収層３２８’のドーピングが例えば１０１４〜１０１５ｃｍ−３の場合、電荷層３３４’のドーピングは約５×１０１6〜５×１０１7ｃｍ−３、電荷増倍層３３２’のドーピングは約５×１０１４〜５×１０１５ｃｍ−３、最後に層３３４のドーピングは約１０１９〜１０２０ｃｍ−３である。Ｘ線検出に適応された実施形態と同様に、集電体３１０’は読み出しウェハ３０２’のピクセル読み出し電子回路３１５’と連通し、これはさらにバイアスをＶＢ未満に低減するために設計された焼き入れ回路からなる（Ｆ．Ｚａｐｐａ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ  １４０，１０３（２００７）を例として参照し、開示された内容全体は本件に組み込まれる）。検出器ピクセルは、その幅３１８’が例えば約０．１〜２μｍ、好ましくは０．５〜１μｍの範囲である高濃度ドーププラグ３１０’によって定義される。プラグ３１０’間の距離Ｌはピクセルサイズ３１３’を定義し、それは約２〜４０μｍ、好ましくは約５〜３０μｍ、さらに好ましくは１０〜２０μｍの範囲内にある。
【００４８】
実施形態３００’の設計において、吸収層３２８’はＳｉ増倍層３３２’より低いバンドギャップを備えた半導体層である。例えば層３２８’は、好ましくは約１０１５ｃｍ−３未満のドーピング濃度と約１μｍの厚みを有する真性に近いＧｅ層または低濃度ドープ層でもよい。電荷層３３４’は約１〜５×１０１７ｃｍ−３のドーピング濃度範囲とおよそ０．１μｍの厚みを有してもよい。Ｓｉ増倍層３３２’は約１０１５ｃｍ−３のドーピング濃度と０．５〜２μｍの厚み範囲を有してもよい。最後に、吸収体ウェハ３０４’の任意の層３２６’は、約１×１０１９〜１×１０２０ｃｍ−３のドーピングレベルと約０．５〜１μｍの厚みを備え、バックコンタクト３１６’とのオーム接触の形成を促す高濃度Ｐ‐ドープＧｅ層でもよい。好ましくは、第２薄葉化Ｓｉウェハ３０３’はＳＯＩウェハからなり、薄葉化読み出しウェハ３０２’への接合後に、その薄葉化を促す。他方、Ｇｅ吸収ウェハ３０４’は、グラインディングとＣＭＰによって、または当技術分野に公知の層分割によって接合された後に、薄葉化されてもよい（Ｉ．Ｐ．Ｆｅｒａｉｎ  ｅｔ  ａｌ．ｉｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１０７，０５４３１５（２０１０）を例として参照し、開示された内容全体は本件に組み込まれる）。一実施形態の場合において、ウェハ薄葉化前のウェハ接合３０８’、３０９’、３１４’、または単一のウェハ接合３１４’を形成するステップは、これらのステップを実行するためのいかなるウェハ接合も必要としないという利点を有する。
【００４９】
その設計（図２Ｆ参照）によれば、パターン化されていないＳｉウェハ３０３’の薄型読み出しウェハ２０２’の接合からなる赤外線検出器の実施形態３００’では、これらウェハの接合ツール内でのいかなる正確なアライメントも要求されない。また、接合のために吸収体層スタック３０５’を薄葉化Ｓｉウェハ３０３’と正確に位置合わせする必要もない。ウェハ製造業者が提供し、２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持することができるノッチやフラットなどのウェハアライメント特徴を重ねることにより提供されるおおよそのアライメントを用いれば十分であり、それらは例えばＥＶＧ５８０  ＣｏｍＢｏｎｄツールのアライメントやフリッパーモジュールによって提供される。したがって、実施形態３００’では読み出しおよび吸収体ウェハ上にいかなる追加アライメントマークも要求されない。実施形態３００同様に、実施形態３００’は、Ｇｅｉｇｅｒモードで作動する場合は、単一光子検出能力を有してもよい（Ｆ．Ｚａｐｐａ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ  １４０，１０３（２００７）を例として参照し、開示された内容全体は本件に組み込まれる）。
【００５０】
次に図２Ｇを参照すると、赤外線検出に適応されたモノリシックピクセル検出器３０１’’の実施形態３００’’は、薄型読み出しウェハ３０２’’と吸収体ウェハ３０４’’との間の接合インターフェースからなってもよい。
【００５１】
読み出しウェハは、例えば約０．１〜１ｋΩｃｍの抵抗率を有するＰ‐ドープ基板３０６’’をＣＭＯＳ処理することで構成されていてもよい。読み出しウェハ３０２’’は、例えばＮ‐ウエル３１７’’内のＰ‐ＭＯＳトランジスタとＰ‐ウエル３１９’’および追加のディープＮ‐ウエル３２１’’内のＮ‐ＭＯＳトランジスタとからなるピクセル電子回路３１５’’の処理が完了した後に、約１０〜３０μｍ、好ましくは約５〜１０μｍ、さらに好ましくは約３〜５μｍの厚みまで薄葉化される。薄葉化はＣＭＯＳスタックの平坦化と基板３０６’’の薄葉化前のキャリアウェハ接合とを要求しうる。読み出しウェハ３０２’’は正孔収集に適した高導電高濃度Ｐ‐ドープインプラント３１０’’を含んでもよい。実施形態３００、３００’の電子コレクタ３１０、３１０’に比べて、正孔コレクタ３１０’’は読み出しウェハ全体の厚みを介して拡張する必要がない。ディープＮ‐ウエル３２１’’はＰ‐ウエル３１９’’の正孔収集を妨げる。インプラント３１０’’のドーピングは、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらにはは１×１０２０〜５×１０２０ｃｍ−３でもよく、それぞれ約５〜２０ｍΩｃｍ、０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの抵抗率に対応する。読み出しウェハ３０２’’と吸収体ウェハ３０４’’との間の接合インターフェースは、低濃度Ｐ‐ドープＳｉ基板３０６’’と高導電高濃度Ｐ‐ドープ層３１２との間の共有半導体結合３０８’’、および結合３０９’’からなってもよく、これは周辺画素を電気的に分離する領域３２０’’が高抵抗半導体領域か、または、例えば酸化物領域などの絶縁領域かによって決まる。いずれの場合も、高抵抗領域３２０’’の抵抗率は高導電領域３１２’’の抵抗率よりも、少なくとも約１０３〜１０４倍、または１０４〜１０６倍、さらには１０６〜１０８倍高く、その結果、結合３０９’’の抵抗は結合３０８’’の抵抗よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高くなる。吸収体３０４’’はさらに、非常に微弱にＮ‐ドープされた、または真正の電荷増倍層３３２’’と、より高濃度にＮ‐ドープされた電荷層３３４’’と、からなってもよい。したがって、ｐ‐ｉ‐ｎまたはアバランシェのダイオードは、高濃度Ｐ‐ドープ領域３１２’’、真正または非常に低濃度にドープされた電荷増倍領域３３２’’、およびＮ‐ドープ電荷層３３４’’の間に構成される。さらに該ｐ‐ｉ‐ｎダイオードに隣接する吸収体ウェハ３０４’’はさらに、真正の、または好ましくは低濃度にＰ‐ドープされた吸収層３２８’’と最終的に任意の高濃度ドープ層３２６’’とからなってもよく、バックコンタクト３１６’’とのオーム接触の形成を促す。
【００５２】
したがって、実施形態３００’’の設計においてＰ‐ドープインプラント３１０’’は、検出器が作動中で耐圧ＶＢ以上の逆バイアスが透明あるいはピクセル化されたバックコンタクト３１６’’に印加される場合、吸収層３２８’’に入射する赤外線によって発生する正孔が増倍層３３２’’内でアバランシェ電流を生じさせる場合に、例えばアバランシェ破壊によって発生する正孔コレクタとして機能してもよい。層３２８’’、３３２’’、３３４’’のドーピングレベルが、好ましくは増倍層３３２’’に存在する最高電界を保証するために選択される一方で、吸収層３２８’’の電界は増倍領域に流入する正孔を発生させるに足る大きさであればよい。実施形態３００、３００’’と同様に、集電体３１０’’は読み出しウェハ３０２’’のピクセル読み出し電子回路３１５’’と連通し、これはさらにバイアスをＶＢ未満に低減するために設計された焼き入れ回路からなる（Ｆ．Ｚａｐｐａ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ  １４０，１０３（２００７）を例として参照し、開示された内容全体は本件に組み込まれる）。検出器ピクセルは、その幅３１８’’が例えば約０．１〜２μｍ、または好ましくは約０．５〜１μｍの範囲である高濃度ドープインプラント３１０’’によって定義される。インプラント３１０’’間の距離Ｌはピクセルサイズ３１３’’を定義し、それは例えば約２〜４０μｍ、好ましくは約５〜３０μｍ、さらに好ましくは１０〜２０μｍの範囲内にある。
【００５３】
実施形態３００’’の設計において、吸収層３２８’’は、電荷増倍層３３２’’および層３１２’’、３３４’’が材料とする半導体より低いバンドギャップを備えた半導体層である。例えば層３２８’’は、好ましくは約１０１５ｃｍ−３未満のドーピング濃度と約１μｍの厚みを有する真性に近いＧｅ層または低濃度ドープ層でもよい。電荷層３３４’’、増倍層３３２’’、および高濃度‘‐ドープ層３１２’’は、例えばＧａＡｓ層でもよい。層３１２’’は、例えば約１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルにドープされてもよい。電荷層３３４’’は、約１〜５×１０１７ｃｍ−３のＮ‐ドーピング濃度の範囲と約０．１μｍの厚みを有してもよい。増倍層３３２’’は約１０１５ｃｍ−３のＮ−‐ドーピング濃度と０．５〜２μｍの厚み範囲を有してもよい。最後に、吸収体ウェハ３０４’’の任意の層３２６’’は、約５×１０１９ｃｍ−３のドーピングレベル、０．５〜１μｍの厚みを備えた、バックコンタクト３１６’’とのオーム接触の形成を促す高濃度Ｐ‐ドープＧｅ層でもよい。該層スタックからなる吸収体ウェハは、例えば有利にはＧｅ基板ウェハ上にＧａＡｓ層をエピタキシャル成長させることによってなり、ＧａＡｓ層はこれと非常に格子整合する。Ｇｅ吸収ウェハ３０４’’は、グラインディングとＣＭＰによって、または当技術分野に公知の層分割によって接合された後に、薄葉化されてもよい（Ｉ．Ｐ．Ｆｅｒａｉｎ  ｅｔ  ａｌ．ｉｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１０７，０５４３１５（２０１０）を例として参照し、開示された内容全体は本件に組み込まれる）。ウェハ薄化前のウェハ接合３０８’’、３０９’’を形成するステップは、これらのステップを実行するためのいかなるキャリアウェハ接合も必要としないという利点を有する。
【００５４】
その設計（図２Ｇ参照）によれば、実施形態３００’’は、吸収体ウェハ３０４’’内の絶縁領域３２０’’が性質上ピクセルサイズ３１３’’で離隔され、ウェハ接合中にインプラント３１０’’の間に位置されなければならないため、接合のための読み出しウェハ３０２’’および吸収体ウェハ３０４’’の正確な相互アライメントが要求される。正確なアライメントを許可するために、薄型読み出しウェハ３０２’’および吸収体ウェハ３０４’’はどちらも例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備える。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。
【００５５】
実施形態３００と同様に、実施形態３００’’は、Ｇｅｉｇｅｒモードで作動する場合は、単一光子検出能力を有してもよい（Ｆ．Ｚａｐｐａ  ｅｔ  ａｌ．ｉｎ  Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ  １４０，１０３（２００７）を例として参照し、開示された内容全体は本件に組み込まれる）。
【００５６】
次に図３Ａを参照すると、ピクセル読み出し電子回路と連通する幅４１８の集電体４１０は、例えば平面図４００のピクセルサイズ４１３を定義するメッシュのサイズＬの正方格子状に配置されてもよい。図３Ｂの平面図４００’は、実施形態２００、３００、３００’、３００’’の高抵抗または酸化物領域２２０、３２０、３２０’、３２０’’の一例を図示し、これは画素分離として作用する隠された実質的絶縁正方形メッシュ４２０を形成する。ピクセルサイズ４１３によっては、集電体４１０の幅４１８および絶縁メッシュの幅４２４は実質的に図２Ａ〜２Ｇの図面において強調される。
【００５７】
次に図４を参照すると、薄型読み出しウェハの第１実施形態５００の実行は、以下の形成ステップから構成される。
１．好ましくは、Ｓｉ基板５０４と、酸化物ＢＯＸ５０６と、表面５２０を有するＳｉ層５０８とを備えたＳＯＩウェハであるウェハ５０２を提供する。Ｓｉ層５０８の厚みｄは、好ましくは約５〜４０μｍ、好ましくは１０〜３０μｍ、さらに好ましくは約５〜１０μｍさらには約３〜５μｍの範囲内にある。低濃度ドープされ、約５００Ωｃｍより大きい抵抗率、好ましくは少なくとも１〜２ｋΩｃｍ、さらに好ましくは少なくとも２〜５ｋΩｃｍの抵抗率を有する。例えばＳｉ層５０８はエピタキシャル層でもよい。
２．ウェハ５０２のＳｉ層５０８を処理し、そこには集電体として機能する幅５１１の高濃度ドーププラグ５１０の高導電領域の形成が含まれ、その間隔５１３はピクセルサイズＬに対応し、ＣＭＯＳ処理されたピクセル読み出し電子回路５１５と連通する。Ｘ線検出に適応される場合、ピクセルサイズＬは１００〜２００μｍ、５０〜１００μｍ、または２０〜５０μｍ、さらには５〜２０μｍの範囲である。赤外線検出に適応される場合、ピクセルサイズＬは約２〜４０μｍ、好ましくは約５〜３０μｍ、さらに好ましくは約１０〜２０μｍの範囲である。任意で、離れて離隔され、例えば反対側のエッジ近くのウェハ５０２上のアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ構成する。高抵抗Ｓｉ層５０８が微弱にＰ‐ドープされる場合、集電体５１０はＮ＋‐ドープされ、約５〜２０ｍΩｃｍ、好ましくは約０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの抵抗率を有し（ドーピングレベルは、それぞれ約１×１０１８〜１×１０１９ｃｍ−３、１×１０１９〜１×１０２０ｃｍ−３、１×１０２０〜５×１０２０ｃｍ−３）、電子収集に適している。集電体プラグ５１０は例えばＳｉ層５０８を介して孔をエッチングすることで構成されてもよく、その後例えば化学蒸着ステップにおいて高濃度Ｎ‐ドープ材料で充填される。例えばその幅５１１は、０．５〜２．５μｍ、好ましくは約１〜１．５μｍの範囲内にあってもよい。一般的に、追加的にＣＭＯＳ処理することでウェハ５０２のＳｉ表面５２０上部の多重酸化物または金属の層というＣＭＯＳスタック５１７が生じるが、ここでは図面の過剰記載を避けるため、以下ではその一部のみが図示され、番号のみが記載される。正孔収集を可能にするためには、層５０８および集電体５１０の導電型は反転すべきだとわかる。
３．処理されたウェハ５０２上のＣＭＯＳ５１７スタックの表面を平坦かつ平滑にするために例えばＣＭＰで平坦化し、二乗平均平方根（ＲＭＳ）表面粗さを約０．５ｎｍ未満に維持して、酸化物間結合のために、平坦化された表面をプラズマ活性化ステップによって活性化する。酸化物層５２４を備えたハンドリングウェハ５２２を提供し、酸化物層５２４の表面５２６を同様のプラズマ活性化ステップによって活性化する。
４．平坦化されたＣＭＯＳ５１７スタックの活性化された表面とハンドリングウェハ５２２とを低温酸化物間融着接合で接合し、酸化物接合インターフェース５２８を提供する。
５．例えば機械研磨と反応性イオンエッチング（ＲＩＥ）を組み合わせることでＣＭＯＳ処理されたウェハ５０２のＳｉ基板５０４を除去して薄葉化読み出しウェハ５７０を提供する。したがって、酸化物ＢＯＸ５０６はエッチストップとして作用し、その後例えば変質反応性イオンエッチング（ＲＩＥ）ステップにおいて除去され、そこではＳｉ層５０８の露出された表面５３０が代わりにエッチストップとして作用してもよい。結果的に得られる薄葉化読み出しウェハ５７０の表面５３０は、高濃度ドープ集電体の導電表面５３２と実質的高抵抗層５０８の絶縁表面５３４とを含んでなる。
６．例えば表面領域をアモルファス化することで、または酸素あるいは炭素を注入することで、より高い抵抗率を有する任意の層５３６を備えた高抵抗率Ｓｉ層５０８の表面を提供する。高濃度ドープ集電体の導電表面５３２と高抵抗層５０８、５３６の実質的絶縁表面５３４とを含んでなる表面５３０は、ウェハ接合のために平坦かつ平滑になり、ＲＭＳ表面粗さを約０．５ｎｍ未満にするために、任意でＣＭＰされてもよい。表面５３０の追加的表面活性化ステップ後、例えば湿式化学洗浄やプラズマ活性化によって、薄葉化読み出しウェハ５７０は吸収体ウェハへの共有ウェハ接合の準備が整う。
【００５８】
次に図５を参照すると、薄型読み出しウェハの第２実施形態６００の実行は、以下の形成ステップから構成される。
１．下面６０６と上面６０８とを備えた高抵抗Ｓｉウェハ６０２と高濃度ドープされた高導電領域６０４を備えたインプラント下面６０６とを提供する。したがって、下面６０６は、低濃度ドープ（高抵抗）ウェハ６０２の実質的絶縁表面領域６０７と高濃度ドープインプラント６０４の導電表面６０９とを含んでなる。任意で、表面領域６０７の抵抗率は、例えば薄層６０５の選択アモルファス化または酸化によってさらに高くなってもよい。高抵抗Ｓｉウェハ６０２が微弱にＰ‐ドープされる場合、高濃度ドープ領域６０４は、好ましくはＮ＋‐ドープされ、約５〜２０ｍΩｃｍ、好ましくは約０．７〜５ｍΩｃｍ、さらには０．２〜０．７ｍΩｃｍの抵抗率を有し（ドーピングレベルは、それぞれ約１×１０１８〜１×１０１９ｃｍ−３、１×１０１９〜１×１０２０ｃｍ−３、１×１０２０〜５×１０２０ｃｍ−３）、電子収集に適している。
２．酸化物層６１２を備えたＳｉハンドリングウェハ５２２を提供し、酸化物層６１２の表面６１４をプラズマ活性化ステップによって活性化して、低温酸化物間融着接合の準備が整う。任意で、注入されたウェハ６０２の表面６０６はＣＭＰされ、その後、酸化されてプラズマ活性化ステップにおいて活性化して、低温酸化物間融着接合の準備が整う。
３．ウェハ６０２と６２０を低温酸化物間融着接合で接合し、酸化物結合６０３を形成する。
４．接合されたウェハ６０２を薄葉化して、厚み６１９が約５〜４０μｍ、好ましくは１０〜３０μｍ、さらに好ましくは約５〜１０μｍ、さらには約３〜５μｍのウェハ６１８にし、基板６２２、酸化物ＢＯＸ６１２、および表面６２４を備えたＳｉ層６１８を含んでなるＳＯＩウェハ６１６を生成する。Ｓｉ層６１８はＢＯＸ６１２に隣接する高濃度ドープ領域６０４からなる。
５．ＳＯＩウェハ６１６のＳｉ層６１８をＣＭＯＳ処理し、そこにはピクセルサイズＬを定義し、ＣＭＯＳ処理されたピクセル読み出し電子回路６１５と連通する距離６１３で離隔された幅６１１の高濃度ドーププラグ６１０の高導電領域の形成が含まれる。Ｘ線検出に適応される場合、ピクセルサイズＬは１００〜２００μｍ、５０〜１００μｍ、または２０〜５０μｍ、さらには５〜２０μｍの範囲である。赤外線検出に適応される場合、ピクセルサイズＬは約２〜４０μｍ、好ましくは約５〜３０μｍ、さらに好ましくは約１０〜２０μｍの範囲である。任意で、離れて離隔され、例えば反対側のエッジ近くのウェハ６１６上のアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ構成することが含まれる。プラグ６１０はオーム接触によって電気的に接続されるインプラント６０４とともに集電体として機能する。高抵抗Ｓｉウェハ６０２が微弱にＰ‐ドープされる場合、集電体６１０は、好ましくはＮ＋‐ドープされ、約０．２〜１０ｍΩｃｍ、好ましくは約０．２〜１ｍΩｃｍの抵抗率を有し（ドーピングレベルは、約５×１０１８〜５×１０２０ｃｍ−３、好ましくは５×１０１９〜５×１０２０ｃｍ−３）、電子収集に適している。集電体プラグ６１０は例えば高濃度ドープ領域６０４下のＳｉ層６１８を介して孔をエッチングすることで構成されてもよく、その後、高濃度ドープ領域６０４に接触するように例えばＣＶＤステップにおいて高濃度Ｎ‐ドープ材料で充填され、集電の有効面積をインプラント６０４のサイズまで増加させる。例えばプラグ６１０の幅６１１は、０．５〜２．５μｍ、好ましくは約１〜１．５μｍの範囲内にあってもよい。一般的に、追加的にＣＭＯＳ処理することでウェハ６１６のＳｉ表面６２４上部の多重酸化物または金属の層というＣＭＯＳスタック６１７が生じるが、ここでは図面の過剰記載を避けるため、以下ではその一部のみが図示され、番号のみが記載される。正孔収集を可能にするためには、ウェハ６０２の導電型と高濃度ドープ領域６０４および集電体６１０の導電型は反転すべきだとわかる。
６．処理されたウェハ６１６のＳｉ表面６２４上部のＣＭＯＳスタック６１７の表面を平坦かつ平滑にするために例えばＣＭＰで平坦化し、ＲＭＳ表面粗さを約０．５ｎｍ未満に維持して、酸化物間結合のために、ＣＭＯＳスタックの平坦化された表面をプラズマ活性化ステップによって活性化する。酸化物層６３２を備えたハンドリングウェハ６３０を提供し、酸化物層６３２の表面６３４を同様のプラズマ活性化ステップによって活性化し、酸化物間結合の準備が整う。
７．処理されたウェハ６１６のＳｉ表面６２４上部の平坦化されたＣＭＯＳスタック６１７の活性化された表面とハンドリングウェハ６３０の活性化された表面とを低温酸化物間融着接合で接合し、接合されたウェハスタック６３６を提供する。
８．例えば機械研磨と反応性イオンエッチング（ＲＩＥ）を組み合わせることでＣＭＯＳ処理されたウェハ６１６からハンドリングウェハ６２０を除去して薄葉化読み出しウェハ６７０を提供する。したがって、酸化物ＢＯＸ６１２はエッチストップとして作用し、その後例えば変質ＲＩＥステップにおいて除去されてもよく、そこでは低濃度ドープウェハ６０２の実質的絶縁表面６０７と高濃度ドープインプラント６０４の導電表面６０９とを含んでなる露出された表面６０６が代わりにエッチストップとして作用してもよい。表面６０６は、吸収体ウェハとの共有接合のために薄葉化読み出しウェハ６７０を平坦かつ平滑にし、ＲＭＳ表面粗さを約０．５ｎｍ未満にするために、任意でＣＭＰされてもよい。
【００５９】
次に図６を参照すると、薄型読み出しウェハの第３実施形態７００の実行は、以下の形成ステップから構成される。
１．好ましくは、Ｓｉ基板７０４と、酸化物ＢＯＸ７０６と、表面７２０を有するＳｉ層７０８とを備えたＳＯＩウェハであるウェハ７０２を提供する。Ｓｉ層７０８の厚みｄは、好ましくは約５〜４０μｍ、好ましくは１０〜３０μｍ、さらに好ましくは約５〜１０μｍさらには約３〜５μｍの範囲内にある。低濃度ドープされ、約５００Ωｃｍより大きい抵抗率、好ましくは少なくとも１〜２ｋΩｃｍ、さらに好ましくは少なくとも２〜５ｋΩｃｍの抵抗率を有する。例えばＳｉ層７０８はエピタキシャル層でもよい。
２．ウェハ７０２のＳｉ層７０８を処理し、そこには集電体として機能する幅７１１の高濃度ドーププラグ７１０の高導電領域の形成が含まれ、その間隔７１３はピクセルサイズＬに対応し、ＣＭＯＳ処理されたピクセル読み出し電子回路７１５と連通する。Ｘ線検出に適応される場合、ピクセルサイズＬは１００〜２００μｍ、５０〜１００μｍ、または２０〜５０μｍ、さらには５〜２０μｍの範囲である。赤外線検出に適応される場合、ピクセルサイズＬは約２〜４０μｍ、好ましくは約５〜３０μｍ、さらに好ましくは約１０〜２０μｍの範囲である。任意で、離れて離隔され、例えば反対側のエッジ近くのウェハ７０２上のアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ構成することが含まれる。例えば高抵抗Ｓｉ層７０８が微弱にＰ‐ドープされる場合、集電体７１０はＮ＋‐ドープされ、約５〜２０ｍΩｃｍ、好ましくは約０．７〜５ｍΩｃｍ、０．２〜０．７ｍΩｃｍの抵抗率を有し（ドーピングレベルは、それぞれ約１×１０１８〜１×１０１９ｃｍ−３、１×１０１９〜１×１０２０ｃｍ−３、１×１０２０〜５×１０２０ｃｍ−３）、電子検出に適している。集電体７１０は例えばＳｉ層７０８を介して孔をエッチングすることで構成されてもよく、その後例えばＣＶＤステップにおいて高濃度Ｎ‐ドープ材料で充填される。例えばその幅７１１は、０．５〜２μｍ、好ましくは約１〜１．５μｍの範囲内にあってもよい。一般的に、追加的にＣＭＯＳ処理することでウェハ７０２のＳｉ表面７２０上部の多重酸化物または金属の層というＣＭＯＳスタック７１７が生じるが、ここでは図面の過剰記載を避けるため、以下ではその一部のみが図示され、番号のみが記載される。正孔収集を可能にするためには、ウェハ７０２および集電体７１０の導電型は反転すべきだとわかる。
３．処理されたウェハ７０２上のＣＭＯＳスタック７１７の表面を平坦かつ平滑にするために例えばＣＭＰで平坦化し、ＲＭＳ表面粗さを約０．５ｎｍ未満に維持して、酸化物間結合のために、平坦化された表面をプラズマ活性化ステップによって活性化する。酸化物層７２４を備えたハンドリングウェハ７２２を提供し、酸化物層７２４の表面７２６を同様のプラズマ活性化ステップによって活性化する。
４．ウェハ７０２上の平坦化されたＣＭＯＳ７１７スタックの活性化された表面とハンドリングウェハ７２２とを低温酸化物間融着接合で接合し、接合ウェハスタック７３６を提供する。
５．例えば機械研磨と反応性イオンエッチング（ＲＩＥ）を組み合わせることでＣＭＯＳ処理されたウェハ７０２の基板７０４を除去する。したがって、酸化物ＢＯＸ７０６はエッチストップとして作用し、その後例えば変質ＲＩＥステップにおいて除去されてもよく、そこではＳｉ層７０８の露出された表面７３０が代わりにエッチストップとして作用してもよい。
６．好ましくは低濃度ドープＳｉ層７０８を備えたショットキーバリアを形成する金属層７４０を備えたハンドリングウェハ７２２に接合された薄葉化読み出しウェハの表面７３０を金属化し、高濃度ドープ集電体７１０とのオーム接触を形成する。任意で、金属層７４０はリフトオフステップで附着してもよく、表面７３０の一部を無塗装のままとし、開口部７４２を画素分離のために残しておく。これにより、パターン化された金属層７４０は高濃度ドーププラグ７１０とのオーム接触を形成し、集電の有効面積を増加させる。
７．任意で、ステップ６において連続層として附着した場合に金属層７４０をパターン化し、金属パッチ７４４の高導電領域を分離する画素分離のための開口部７４２を形成する。これにより、任意で、パターン化された金属層７４０は高濃度ドーププラグ７１０とのオーム接触を形成し、集電の有効面積を増加させる。
８．例えば低温プラズマ化学気相蒸着（ＰＥＣＶＤ）ステップにおいて開口部７４２を充填するように酸化物層７５０を附着させ、その方法でまた金属パッチ７４４が酸化物７５２で覆われてもよい。
９．例えばＣＭＰステップにおいて酸化物層７５０を平坦化することで薄葉化読み出しウェハ７７０を提供し、酸化物のない導電金属表面７６４を残しつつ表面７６２を備えた酸化物を開口部７４２にのみ残しておく。これらのステップで、ＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面７６６を備えた薄葉化読み出しウェハ７７０の第３実施形態は、絶縁酸化物表面７６２を含んでなり、導電金属表面７６４は吸収体ウェハへの低温接合の準備が整う。
【００６０】
次に図７Ａを参照すると、吸収体ウェハ８５０の第１実施形態８００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．上面８０４と下面８０６とを備えた吸収体ウェハ８０２を提供する。任意で、離れて離隔され、例えば反対側のエッジ近くのウェハ８０２の上面８０４上のアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ構成する。ウェハ８０２は、高純度の単結晶Ｓｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅまたはＣｄＺｎＴｅ合金ウェハでもよく、Ｘ線検出に適応される場合、好ましくはドープされないか、または可能な限り最高の抵抗率を保証するために必要な程度にのみドープされる。例えば、Ｓｉウェハは１０〜２０ｋΩｃｍの抵抗率、Ｇｅウェハは約５０Ωｃｍの抵抗率を有し、ＳｉＣは約１０７〜１０９Ωｃｍ、ＧａＡｓは約１０９Ωｃｍ、ＣｄＴｅは約１０９Ωｃｍ、ＣｄＺｎＴｅ合金は約１０１０Ωｃｍである。高抵抗ウェハ８０２は微弱なＮ‐導電性または微弱なＰ‐導電性である。ウェハ８０２は必ずしも単一で均一な材料を含んでならなくてもよい。単結晶基板ウェハ上にエピタキシャル層を備えるエピタキシャルウェハでもよい。Ｘ線検出に適応される場合、例えばエピタキシャル層は、ｘの範囲が例えば５〜１５％、好ましくは約１０％で、厚みが例えば２００〜５００μｍのＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅでもよい。例えば基板はＳｉまたはＧｅウェハでもよく、好ましくは、逆位相ドメインを避けてエピタキシャル成長中に形成するように、ＧａＡｓやＩｎＳｂなどのＩＩＩ‐Ｖ族半導体のウェハでもよい。格子不整合な基板上でのエピタキシャル成長には転位密度を低減するような組成傾斜を用いるのが有利であろう。例えばＺｎＳｅはＧａＡｓおよびＧｅに非常に格子整合するため（格子パラメータはそれぞれ、０．５６７ｎｍと０．５６５ｎｍ）、０．６４８ｎｍというＣｄＴｅの格子パラメータへの組成傾斜は、例えばまずＺｎＳｅ１−ｘＴｅｘをｘ＝０からｘ＝１に傾斜し（ＺｎＴｅの格子パラメータ＝０．６１０ｎｍを有する純ＺｎＴｅ）、その後ＣｄｘＺｎ１−ｘＴｅを純ＣｄＴｅまたはそのほかの望ましいＺｎ含有量まで傾斜する。他方、ＩｎＳｂ基板を用いる場合は、非常に良く格子整合がとれた状態であり、熱整合状態もとれている（熱膨張係数が等しい）ため、ＣｄＴｅは傾斜されなくてもよい。赤外線検出に適応される場合、吸収体ウェハ８０２は、例えばＳｉ、Ｇｅ、ＳｉＧｅ合金あるいはＳｉＧｅＳｎ合金を含む単結晶ＩＶ族半導体ウェハでもよく、または、例えばＩｎＡｓ、ＩｎＧａＡｓ合金あるいはＩｎＳｂを含む単結晶ＩＩＩ／Ｖ半導体ウェハでもよく、または、例えばＨｇＣｄＴｅ合金を含む単結晶ＩＩ／ＶＩ半導体ウェハでもよい。また、吸収体ウェハ８０２は、例えばＳｉ、Ｇｅ、ＧａＡｓ、ＣｄＴｅまたはＣｄＺｎＴｅ合金の単結晶基板上のエピタキシャル薄層の態様で、これら材料のいずれかから任意でなるエピタキシャルウェハでもよい。吸収体ウェハ８０２は、実施形態３００、３００’、３００’’の異なってドープされた層を含む、より複雑な構造において、これらの材料のいかなる組み合わせをもさらに含んでもよい。
２．マスク開口部（窓）８１２を上面８０４に備える、パターン化され、電気的に絶縁する誘電体マスク８０８を備えるウェハ８０２を提供する。誘電体マスク８０８は、好ましくは二酸化ケイ素（ＳｉＯ２）マスクで、その場合領域８０８は酸化物領域である。マスク開口部８１２の最小幅８１０はおよそ、薄葉化読み出しウェハ５７０、６７０、７７０上の集電体５１０、６１０、７１０の幅５１１、６１１、７１１に対応する。マスク開口部およびパッチサイズ８１４の全幅８１３は読み出し電子回路のピクセルサイズ１１３、２１３、３１３、４１３、５１３、６１３、７１３と同じである。
３．マスク開口部８１２を、エピタキシャル成長中に例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルまで高濃度ドープされるホモエピタキシャル吸収体材料８１８で充填し、電気的に高導電性にする。したがって、材料８１８は誘電体マスク８０８の一部を側面のエピタキシャル過成長で覆ってもよく、その結果、波付面８２２が生じる。例えば充填はマスク開口部８１２への選択的エピタキシャル成長によって達成されてもよい。例えば充填材８１８は高抵抗ウェハ８０２と反対の導電（ドープ）型でもよい。
４．任意で、例えば５×１０１８〜５×１０１９ｃｍ−３、さらには５×１０１９〜５×１０２０ｃｍ−３のレベルにドープされた高濃度ドープ層８２０を、検出器のバックコンタクトとしての作用に適応された吸収体ウェハ８０２の下面８０６に提供する。したがって、層８２０は例えばエピタキシャル材料８１８と反対のドープ型である。例えばドープ層８２０は吸収体材料をホモエピタキシャル成長させ、成長中にドープすることで、提供されてもよい。代替的に、高濃度ドープ層８２０は下部の吸収体表面８０６にイオン注入することで提供されてもよい。
５．エピタキシャル材料８１８と誘電体８０８とに覆われた吸収体ウェハ８０２の波付面８２２を例えばＣＭＰによって平坦化することで吸収体ウェハ８５０を提供し、半導体表面８２６と絶縁酸化物表面８２７とを含んでなるＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面８２４を提供するようにする。表面８２４の追加的表面活性化ステップ後、Ｘ線吸収層８５２からなる吸収体ウェハ８５０は、薄葉化読み出しウェハ５７０、６７０、７７０への接合の準備が整う。
【００６１】
高導電性材料８１８の間隔はピクセルサイズ８１３を定義する集電体プラグ５１０、６１０、７１０の間隔と実質的に同じであるため、構成によって吸収体ウェハ８５０が接合ツール内において読み出しウェハ５７０、６７０、７７０と正確に位置合わせする必要があることがわかる。
【００６２】
実施形態８００の一態様において、吸収体ウェハ８５０は注入ステップで実行されてもよく、微弱な導電性または絶縁性の領域８０８は、例えばアモルファス化によって、または酸素あるいは炭素注入によって形成され、高導電性材料８１８を有する領域は、ドーパント注入によって形成される。
【００６３】
次に図７Ｂを参照すると、吸収体ウェハ８５０’の第２実施形態８００’の実行は、以下の代替的形成ステップから構成され、その順番のいくつかは前後する。
１．上面８０４’と下面８０６’とを備えた吸収体ウェハ８０２’を提供する。任意で、離れて離隔され、例えば反対側のエッジ近くのウェハ８０２’の上面８０４’上のアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ構成する。ウェハ８０２’は、Ｘ線検出に適応される場合、例えば単結晶Ｓｉ、Ｇｅ、ＳｉＣ、あるいはダイヤモンドウェハなどのＩＶ属半導体ウェハ、またはＧａＡｓウェハなどのＩＩＩ／Ｖ半導体ウェハ、またはＣｄＴｅあるいはＣｄＺｎＴｅ合金ウェハなどのＩＩ／ＶＩ半導体ウェハでもよく、それらすべては高純度で、好ましくはドープされないか、または各構成材料が有する可能な限り最高の抵抗率を保証するために必要な程度にのみドープされる。例えば、Ｓｉウェハは１０〜２０ｋΩｃｍの抵抗率、Ｇｅウェハは約５０Ωｃｍの抵抗率を有し、ＳｉＣは約１０７〜１０９Ωｃｍ、ＧａＡｓは約１０９Ωｃｍ、ＣｄＴｅは約１０９Ωｃｍ、ＣｄＺｎＴｅ合金ウェハは約１０１０Ωｃｍである。高抵抗ウェハ８０２’は微弱なＮ‐導電性または微弱なＰ‐導電性である。ウェハ８０２’は必ずしも単一で均一な材料を含んでならなくてもよい。単結晶基板ウェハ上にエピタキシャル層を備えるエピタキシャルウェハでもよい。Ｘ線検出に適応される場合、例えばエピタキシャル層は、ｘの範囲が例えば５〜１５％、好ましくは約１０％で、厚みが例えば２００〜５００μｍのＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅでもよい。例えば、基板は単結晶ＳｉまたはＧｅウェハでもよく、好ましくは、逆位相ドメインを避けてエピタキシャル成長中に形成するように、ＧａＡｓやＩｎＳｂなどのＩＩＩ‐Ｖ半導体の単結晶ウェハでもよい。格子不整合な基板上でのエピタキシャル成長には、転位密度を低減するような組成傾斜を用いるのが有利であろう。例えばＺｎＳｅはＧａＡｓおよびＧｅに非常に格子整合するため（格子パラメータは、それぞれ０．５６７ｎｍと０．５６５ｎｍ）、０．６４８ｎｍというＣｄＴｅの格子パラメータへの組成傾斜は、例えばまずＺｎＳｅ１−ｘＴｅｘをｘ＝０からｘ＝１に傾斜し（ＺｎＴｅの格子パラメータ＝０．６１０ｎｍを有する純ＺｎＴｅ）、その後ＣｄｘＺｎ１−ｘＴｅを純ＣｄＴｅまたはそのほかの望ましいＺｎ含有量まで傾斜する。他方、ＩｎＳｂ基板を用いる場合は、非常に良く格子整合がとれた状態であり、熱整合状態もとれている（熱膨張係数が等しい）ため、ＣｄＴｅは傾斜されなくてもよい。赤外線検出に適応される場合、吸収体ウェハ８０２’は、例えばＳｉ、Ｇｅ、ＳｉＧｅ合金あるいはＳｉＧｅＳｎ合金を含んでなる単結晶ＩＶ族半導体ウェハでもよく、または、例えばＩｎＡｓ、ＩｎＧａＡｓ合金あるいはＩｎＳｂを含んでなる単結晶ＩＩＩ／Ｖ半導体ウェハでもよく、または、例えばＨｇＣｄＴｅ合金を含んでなる単結晶ＩＩ／ＶＩ半導体ウェハでもよい。また、吸収体ウェハ８０２’は、例えばＳｉ、Ｇｅ、ＧａＡｓ、ＣｄＴｅまたはＣｄＺｎＴｅ合金の単結晶基板上のエピタキシャル薄層の態様で、これら材料のいずれかから任意でなるエピタキシャルウェハでもよい。吸収体ウェハ８０２’は、実施形態３００、３００’、３００’’の異なってドープされた層を含む、より複雑な構造において、これらの���料のいかなる組み合わせをもさらに含んでもよい。
２．例えばイオン注入や吸収体材料のホモエピタキシャル成長によって、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルまでドープされた高濃度ドープ高導電層８１７’にウェハ８０２’の上面８０４’を提供する。層８１７’は表面８２１’を備えた連続成膜の態様で提供されてもよい。例えば層８１７’は高抵抗ウェハ８０２’と反対の導電（ドープ）型でもよい。
３．幅８１４’の電気絶縁酸化物領域８０８’によって分離される幅８１０’の高濃度ドープ領域８１８’に層８１７’をパターン化する。ドープ領域８１８’の最小幅８１０’はおよそ、薄葉化読み出しウェハ５７０、６７０、７７０上の集電体５１０、６１０、７１０の幅５１１、６１１、７１１に対応する。ドープ領域８１８’および酸化物領域８０８’の全幅８１３’は、読み出し電子回路のピクセルサイズ１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３、８１３’と均一である。例えば層８１７’のパターン化は選択的酸化によって達成されてもよく、その方法で幅８１４’のその領域８０８’が完全に酸化されて電気的に絶縁され、ウェハ２０２’の波付面８２２’が生じる。
４．任意で、例えば５×１０１８〜５×１０１９ｃｍ−３、さらには５×１０１９〜５×１０２０ｃｍ−３のレベルにドープされた高濃度ドープ層８２０’を、検出器のバックコンタクトとしての作用に適応された吸収体ウェハ８０２’の下面８０６’に提供する。したがって、層８２０’は、例えばエピタキシャル材料８１８と’反対のドープ型である。例えばドープ層８２０’は下部の吸収体表面８０６’にイオン注入することで提供されてもよい。代替的に、高濃度ドープ層８２０’は吸収体材料をホモエピタキシャル成長させ、成長中にドープすることで、提供されてもよい。
５．ドープ領域８１８’と酸化物領域８０８’とに覆われた吸収体ウェハ８０２’のパターン化された波付面８２２’を例えばＣＭＰによって平坦化することで吸収体ウェハ８５０’を提供し、半導体表面８２６’と酸化物表面８２７’とを含んでなるＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面８２４を提供するようにして、薄葉化読み出しウェハ５７０、６７０、７７０との接合の準備が整う。表面８２４’の追加的表面活性化ステップ後、Ｘ線吸収層８５２’からなる吸収体ウェハ８５０’は、薄葉化読み出しウェハ５７０、６７０、７７０への接合の準備が整う。
【００６４】
ドープ領域８１８’の間隔はピクセルサイズ８１３’を定義する集電体プラグ５１０、６１０、７１０の間隔と実質的に同じであるため、構成によって、実施形態８００’の吸収体ウェハ８５０’は読み出しウェハ５７０、６７０、７７０と正確に位置合わせする必要がある。
【００６５】
次に図７Ｃを参照すると、吸収体ウェハ８５０’’の第３実施形態８００’’の実行は、以下の代替的形成ステップから構成され、その順番のいくつかは前後する。
１．上面８０４’’と下面８０６’’とを備えた吸収体ウェハ８０２’’を提供する。任意で、離れて離隔され、例えば反対側のエッジ近くのウェハ８０２’’の上面８０４’’上のアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ構成する。ウェハ８０２’’は、Ｘ線検出に適応される場合、例えば単結晶Ｓｉ、Ｇｅ、ＳｉＣ、あるいはダイヤモンドウェハなどのＩＶ属半導体ウェハ、またはＧａＡｓウェハなどのＩＩＩ／Ｖ半導体ウェハ、またはＣｄＴｅあるいはＣｄＺｎＴｅ合金ウェハなどのＩＩ／ＶＩ半導体ウェハでもよく、それらすべては高純度で、好ましくはドープされないか、または各構成材料が有する可能な限り最高の抵抗率を保証するために必要な程度にのみドープされる。例えば、Ｓｉウェハは１０〜２０ｋΩｃｍの抵抗率、Ｇｅウェハは約５０Ωｃｍの抵抗率を有し、ＳｉＣは約１０７〜１０９Ωｃｍ、ＧａＡｓは約１０９Ωｃｍ、ＣｄＴｅは約１０９Ωｃｍ、ＣｄＺｎＴｅ合金は約１０１０Ωｃｍである。高抵抗ウェハ８０２’’は微弱なＮ‐導電性または微弱なＰ‐導電性である。ウェハ８０２’’は必ずしも単一で均一な材料を含んでならなくてもよい。単結晶基板ウェハ上にエピタキシャル層を備えるエピタキシャルウェハでもよい。Ｘ線検出に適応される場合、例えばエピタキシャル層は、ｘの範囲が例えば５〜１５％、好ましくは約１０％で、厚みが例えば２００〜５００μｍのＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅでもよい。例えば、基板は単結晶ＳｉまたはＧｅウェハでもよく、好ましくは、逆位相ドメインを避けてエピタキシャル成長中に形成するように、ＧａＡｓやＩｎＳｂなどのＩＩＩ‐Ｖ半導体の単結晶ウェハでもよい。格子不整合な基板上でのエピタキシャル成長には、転位密度を低減するような組成傾斜を用いるのが有利であろう。例えばＺｎＳｅはＧａＡｓおよびＧｅに非常に格子整合するため（格子パラメータはそれぞれ、０．５６７ｎｍと０．５６５ｎｍ）、０．６４８ｎｍというＣｄＴｅの格子パラメータへの組成傾斜は、例えばまずＺｎＳｅ１−ｘＴｅｘをｘ＝０からｘ＝１に傾斜し（ＺｎＴｅの格子パラメータ＝０．６１０ｎｍを有する純ＺｎＴｅ）、その後ＣｄｘＺｎ１−ｘＴｅを純ＣｄＴｅまたはそのほかの望ましいＺｎ含有量まで傾斜する。他方、ＩｎＳｂ基板を用いる場合は、非常に良く格子整合がとれた状態であり、熱整合状態もとれている（熱膨張係数が等しい）ため、ＣｄＴｅは傾斜されなくてもよい。赤外線検出に適応される場合、吸収体ウェハ８０２’’は、例えばＳｉ、Ｇｅ、ＳｉＧｅ合金あるいはＳｉＧｅＳｎ合金を含んでなる単結晶ＩＶ族半導体ウェハでもよく、または、例えばＩｎＡｓ、ＩｎＧａＡｓ合金あるいはＩｎＳｂを含んでなる単結晶ＩＩＩ／Ｖ半導体ウェハでもよく、または、例えばＨｇＣｄＴｅ合金を含んでなる単結晶ＩＩ／ＶＩ半導体ウェハでもよい。また、吸収体ウェハ８０２’’は、例えばＳｉ、Ｇｅ、ＧａＡｓ、ＣｄＴｅまたはＣｄＺｎＴｅ合金の単結晶基板上のエピタキシャル薄層の態様で、これら材料のいずれかから任意でなるエピタキシャルウェハでもよい。吸収体ウェハ８０２’（は、実施形態３００、３００’、３００’’の異なってドープされた層を含む、より複雑な構造に���いて、これらの材料のいかなる組み合わせをもさらに含んでもよい。
２．例えばイオン注入や吸収体材料のホモエピタキシャル成長によって、例えば約１０１８ｃｍ−３より大きく、または１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルまで高濃度ドープされた層８１８’’を備えたウェハ８０２’’の上面８０４’’を提供する。層８１８’’は表面８２４’’を備えた連続成膜の態様で提供されてもよい。好ましくは、層８１８’’は、ウェハ８０２’’が実施形態３００、３００’、３００’’の赤外線検出に適応された層スタックを含んでなる場合に、高抵抗ウェハ８０２’’のバルク、または隣接層のドープ型とは反対の導電（ドープ）型である。層８１８’’の表面８２４’’に任意でＣＭＰする前に、その粗さを共有半導体結合に十分な低さにするために、下面８０６’’はキャリアウェハ８０８’’に任意で接合されてもよい。例えば０．５ｎｍ未満のＲＭＳ粗さが満足であると判明している。
３．キャリアウェハ８０８’’が存在しない場合、例えば５×１０１８〜５×１０１９ｃｍ−３、さらには５×１０１９〜５×１０２０ｃｍ−３のレベルまでドープされた高導電層８２０’’を備えた吸収体ウェハ８０２’’の下面８０６’’を任意で提供し、検出器の金属性バックコンタクトのオーム挙動を促すようにする。
【００６６】
実施形態８００’’の吸収体ウェハ８５０’’の構成によって、共有接合ツール内での読み出しウェハ５７０、６７０、７７０との正確な位置合わせは要求されない。
【００６７】
次に図８を参照すると、空間充填結晶という態様のエピタキシャルＳｉＧｅ合金または純Ｇｅ層の特別な場合に適応された吸収体ウェハの第４実施形態９００の実行は、以下の形成ステップから構成され、例えばｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＷＯ２０１６／０９７８５０号を例として参照し、開示された内容全体は本件に組み込まれる。
１．好ましくは、Ｓｉ基板９０４と、酸化物ＢＯＸ９０６と、Ｓｉ層９０８とを備えたＳＯＩウェハであるウェハ９０２を提供する。Ｓｉ層９０８の厚み９１０は、好ましくは約１０〜３０μｍ、より好ましくは約１５〜２５μｍの範囲内にある。好ましくは、Ｓｉ層９０８は、高濃度Ｐ‐ドープされ、約１〜１０ｍΩｃｍの範囲の抵抗率を有する。代替的に、例えばウェハ９０２は、例えば約７００μｍの標準厚みとＳＯＩウェハのＳｉ層９０８と同様の抵抗率とを有するＰ‐ドープＳｉウェハでもよい。
２．例えばＲＩＥでトレンチ９１４によって分離される柱９１２という態様にＳｉ層９０８をパターン化することで、ＳｉＧｅエピタキシーのためにパターン化された基板９０８’を提供する。Ｓｉ柱９１２はおよそ６〜１０μｍの高さ９１６を有してもよく、Ｓｉ厚み９１８をエッチングしないままにしておく。柱は約２〜５０μｍの範囲の幅を有してもよく、その選択は、上部で成長したＳｉＧｅ結晶がどの程度まで無転移であることが望ましいかによって決まる。約２〜５μｍの幅９２２は、貫通転移のないＳｉＧｅ結晶（Ｃ．Ｖ．Ｆａｌｕｂ  ｅｔ  ａｌ．ｉｎ  Ｓｃｉｅｎｃｅ  ３３５，１３３０（２０１２）を例として参照し、開示された内容全体は本件に組み込まれる）、さらには適切な低速での組成傾斜での合金のための完全無転移のＳｉＧｅ結晶（Ｆ．Ｉｓａ  ｅｔ  ａｌ．ｉｎ  Ａｃｔａ  Ｍａｔｅｒｉａｌｉａ  １１４，９７‐１０５（２０１６）を例として参照し、開示された内容全体は本件に組み込まれる）を生成する。トレンチ９１４の幅９１２は、好ましくは約２〜５μｍ、より好ましくは約３〜４μｍの範囲から選択される。柱９１２は、弾力性の応力緩和を高め、無転移ＳｉＧｅ結晶の幅を増加させるために、好ましくはアンダーエッチングされてもよい（Ｆ．Ｉｓａ  ｅｔ  ａｌ．，ｉｎ  Ａｐｐｌ．Ｐｙｓ．Ｌｅｔｔ．１０９，１８２１１２（２０１６）を例として参照し、開示された内容全体は本件に組み込まれる）。代替的に、例えばウェハ９０２が単なるＰ‐ドープＳｉウェハである場合、ＳｉＧｅエピタキシーのために基板９０８’として作用するようにＳＯＩウェハのＳｉ層９０８と同様の方法で、パターン化される。
３．好ましくはｘが０．６≦ｘ≦１の範囲内に、さらに好ましくは０．７≦ｘ≦０．９の範囲内にある最終Ｇｅ含有量を有する傾斜されたＳｉ１−ｘＧｅｘ合金結晶９３０を、Ｓｉ柱９１２上部に任意でエピタキシャル成長させる。例えば低エネルギープラズマ化学気相蒸着（ＰＥＣＶＤ）によって約２０〜５０μｍ、好ましくは約５０〜１００μｍ、さらに好ましくは約１００〜３００μｍの高さ９３２まで結晶９３０を成長させ、間隙９３４をそのままにしておくことで隣接する結晶の合体を回避する。ＳｉＧｅ結晶９３０の幅９３８がおよそＳｉ柱幅９２２およびトレンチ幅９２４の和になるように、例えば隙９３４の幅９３６は１０分の数ナノメートルという小ささでもよい。エピタキシャルＳｉＧｅ結晶９３０は、好ましくは意図的にドープされず、約０．５〜５μｍ、好ましくは約１〜２μｍの厚み９４２を有し、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３までドープされた高導電高濃度Ｎ‐ドープキャップ９４０を被せられるのが好ましい。
４．ＳｉＧｅ結晶９３０間のＳｉトレンチ９１４と隙９３４を絶縁材料９４６で充填する。充填材９４６は、好ましくは酸化物または酸化物組合せであり、例えば原子層蒸着（ＡＬＤ）で挿入してもよい。また、充填材はＳｉＧｅ結晶９３０の表面９４４を覆ってもよく、表面９５０を備えた連続絶縁層９４８を形成する。
５．例えばＣＭＰで層９４８の表面９５０を平坦化することで、ＳｉＧｅ吸収体ウェハ９６０を提供し、ＳｉＧｅ結晶９３０の表面９４４から絶縁層９４８を除去して、薄葉化読み出しウェハ６７０、７７０とのウェハ接合に適したＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面９５２を提供するようにする。
【００６８】
実施形態９００の吸収体ウェハ９６０の構成によって、接合ツール内での共有半導体結合のための読み出しウェハ５７０、６７０、７７０との正確な位置合わせは要求されない。
【００６９】
次に図９を参照すると、空間充填結晶という態様のエピタキシャルＳｉＧｅ合金または純Ｇｅ層の特別な場合に適応された吸収体ウェハの第５実施形態１０００の実行は、以下の形成ステップから構成され、例えばｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＷＯ２０１６／０９７８５０号を例として参照し、開示された内容全体は本件に組み込まれる。
１．Ｓｉ基板１００４と、酸化物ＢＯＸ１００６と、Ｓｉ層１００８とを備えたＳＯＩウェハであるウェハ１００２を提供し、第４実施形態９００（図８参照）の全処理ステップを行い、絶縁材料１０４６で充填した隙１０３４を備えたＳｉＧｅ結晶１０３０の上部に、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルまでドープされた高濃度ドープ領域１０４０を含んでなる平坦化された表面１０５２を有するようにする。代替的に、ウェハ１００２は約７００μｍの標準厚みを備えたＳｉウェハでもよく、ＳｉＧｅエピタキシーのためにパターン化された基板として作用する第４実施形態９００の代替的ウェハの全処理ステップを行う。
２．表面１０６２を備えた導電キャップ層１０６０を平坦化された表面１０５２上に提供する。例えばキャップ層１０６０は加熱ＣＶＤまたはＬＥＰＥＣＶＤで附着し、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルまでドープされた高濃度ドープエピタキシャルＳｉＧｅ層でもよい。代替的に、層１０６０は金属層でもよく、ＳｉＧｅ結晶１０３０の上部に高濃度ドープ領域１０４０とのオーム接触１０６４を形成する。
３．好ましくはフォトリソグラフィおよびドライエッチングによって、層１０６０内に幅１０７２の開口部１０７０を提供し、幅１０７４の導電パッチをそのままにしておく。したがって、幅１０７２および１０７４の和は、ピクセルサイズ１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３、１０１３を定義する。任意で、例えばリフトオフステップを用いる場合、このパターン化ステップ３と附着ステップ２は前後しうる。
４．層１０６０上に表面１０８２を備えた、好ましくはＳｉＯ２などの酸化物である電気絶縁層１０８０を提供し、隙１０７０を充填する。
５．絶縁層１０８０を平坦化することで吸収体ウェハ１０９５を提供し、酸化物老域などの絶縁体１０８０の表面領域１０９２と導電キャップ層１０６０の表面領域１０９４とを含んでなるＲＭＳ粗さが約０．５ｎｍ未満の平滑で接合可能な表面１０９０を得られるようにする。
【００７０】
第５実施形態１０００の吸収体ウェハ１０９５の構成によって、接合ツール内での共有半導体結合のために読み出しウェハ５７０、６７０、７７０との正確な位置合わせは要求されない。正確なアライメントを許可するために、吸収体ウェハ１０９５は例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備えてもよい。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。
【００７１】
一実施形態は、ステップ３および４におけるパターン化および隙充填を省略してもよい。これは接合ツール内での共有半導体結合のために吸収体ウェハ１０９５とウェハ５７０、６７０、７７０との正確な位置合わせを必要としないという利点を再度有する。
【００７２】
次に図１０を参照すると、空間充填結晶という態様のエピタキシャルＳｉＧｅ合金または純Ｇｅ層の特別な場合に適応された吸収体ウェハの第６実施形態１１００の実行は、以下の形成ステップから構成され、例えばｖｏｎ  Ｋａｎｅｌによる国際特許出願第ＷＯ２０１６／０９７８５０号を例として参照し、開示された内容全体は本件に組み込まれる。
１．上面１１０４と下面１１０６とを備えた高抵抗Ｓｉウェハ１１０２を提供する。ウェハ１１０２は、好ましくは、少なくとも１〜２ｋΩｃｍ、より好ましくは少なくとも２〜５ｋΩｃｍ、さらに好ましくは少なくとも５〜２０ｋΩｃｍの抵抗率を有する。
２．ウェハ１１０２の上面１１０４に高導電層１１０８を提供する。例えば層１１０８は、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３のレベルまでドープされ、例えばＣＶＤまたはイオン注入によって、続いて注入アニールによって形成された高濃度ドープＳｉ層でもよい。代替的に、層１１０８は高抵抗ウェハ１１０２を備えたショットキーバリアを形成する金属層でもよい。層１１０８は、約０．２〜０．５μｍ、好ましくは約０．５〜１μｍの厚み１１１０を有する。
３．例えばフォトリソグラフィおよびＲＩＥによって幅１１１４の開口窓１１１２を開口することで層１１０８をパターン化する。したがって、窓１１１２の幅１１１４および導電層１１０８の幅１１１６の残りの高濃度ドープ導電領域１１０９の和は、ピクセル検出器のピクセルサイズ１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３、１０１３、１１１３を定義する。
４．導電層領域１１０９上部に絶縁層１１１８を提供し、また、窓１１１２を充填して絶縁領域１１２０を生じさせる。絶縁層１１１８は、好ましくは、例えばＰＥＣＶＤで附着したＳｉＯ２を含んでなる。好ましくは、絶縁層１１１８の表面１１２２にＣＭＰを施し、その後のウェハ接合のために、平坦かつ平滑、約０．５ｎｍ未満のＲＭＳ粗さになるようにする。酸化物領域１１２０で分離する導電領域１１０９を生じさせるには、選択肢がいくつかある。好ましい選択肢は、酸化物領域１１２０を形成するようなウェハ１１０２の選択的熱酸化および導電領域１１０９を生じるようなイオン注入であり、好ましくはその後に表面１１２２を接合可能にするようなＣＭＰを行う。
５．ウェハ１１０２の表面１１２２に酸化されたハンドリングウェハ１１３０を接合し、酸化物間結合１１３２を形成する。
６．ウェハ１１０２を下面１１０６から薄葉化し、下面１１３６と、好ましくは約１０〜３０μｍ、より好ましくは約１５〜２５μｍの範囲内の厚み１１３８とを備えた薄葉化ウェハ１１３４を得られるようにする。
７．例えばＲＩＥでトレンチ１１４２によって分離された柱１１４０という態様に薄葉化ウェハ１１３４の下面１１３６をパターン化する。Ｓｉ柱１１４０は約６〜１０μｍの高さ１１４４を有してもよく、約５〜１５μｍのＳｉ厚みをエッチングしないままにしておく。柱は約２〜５０μｍの範囲である幅を有してもよく、その選択は、上部で成長したＳｉＧｅ結晶がどの程度まで無転移であることが望ましいかによって決まる。約２〜５μｍの幅、貫通転移のないＳｉＧｅ結晶（Ｃ．Ｖ．Ｆａｌｕｂ  ｅｔ  ａｌ．ｉｎ  Ｓｃｉｅｎｃｅ  ３３５，１３３０（２０１２）を例として参照し、開示された内容全体は本件に組み込まれる）、さらには適切な低速での組成傾斜での合金のための完全無転移のＳｉＧｅ結晶（Ｆ．Ｉｓａ  ｅｔ  ａｌ．ｉｎ  Ａｃｔａ  Ｍａｔｅｒｉａｌｉａ  １１４，９７‐１０５（２０１６）を例として参照し、開示された内容全体は本件に組み込まれる）を生成する。トレンチ１１４２の幅は、好ましくは約２〜５μｍ、より好ましくは約３〜４μｍの範囲から選択される。柱１１４０は、弾力性の応力緩和を高め、無転移ＳｉＧｅ結晶の幅を増加させるために、好ましくはアンダーエッチングされてもよい（Ｆ．Ｉｓａ  ｅｔ  ａｌ．ｉｎ  Ａｐｐｌ．Ｐｙｓ．Ｌｅｔｔ．１０９，１８２１１２（２０１６）を例として参照し、開示された内容全体は本件に組み込まれる）。
８．好ましくはｘが０．６≦ｘ≦１の範囲内に、さらに好ましくは０．７≦ｘ≦０．９の範囲内にある最終Ｇｅ含有量を有する傾斜されたＳｉ１−ｘＧｅｘ合金結晶１１５０を、Ｓｉ柱１１４０上部にエピタキシャル成長させる。例えばＰＥＣＶＤによって約２０〜５０μｍ、好ましくは約５０〜１００μｍ、さらに好ましくは約１００〜３００μｍの高さまで結晶１１５０を成長させ、間隙を間に残しておくことで隣接する結晶の合体を回避する。ＳｉＧｅ結晶１１５０の幅がおよそＳｉ柱幅およびトレンチ幅の和になるように、例えばこれらの隙の幅は数十ナノメートルという小ささでもよい。エピタキシャルＳｉＧｅ結晶１１５０は、好ましくは意図的にドープされず、約０．５〜５μｍ、好ましくは約１〜２μｍの厚みを有し、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３までドープされた高濃度ドープキャップ１１５４を任意で被せられてもよく、その後、表面１１５２上での接触形成を促すようにする。
９．ＳｉＧｅ結晶１１５０間のＳｉトレンチ１１４２と隙を絶縁材料１１６０で充填する。充填材１１６０は、好ましくは酸化物または酸化物組合せであり、例えば原子層蒸着（ＡＬＤ）で挿入してもよい。また、充填材はＳｉＧｅ結晶１１５０の表面１１５２を覆ってもよく、表面１１６４を備えた連続絶縁層１１６２を形成する。任意で、より厚い酸化物層が例えばＰＥＣＶＤによって絶縁層１１６２の表面１１６４上に追加されてもよい。
１０．任意で、絶縁層１１６２の表面１１６４を平坦化することで本構造の機械的安定性を改善し、ハンドリングウェハ１１６６を低温酸化物間結合１１６８で接合する。
１１．例えばＲＩＥ、続いてＣＭＰによってハンドリングウェハ１１３０を除去することでＳｉＧｅ吸収体ウェハ１１８０を提供し、導電領域１１０９上部の絶縁層１１１８を完全除去して、電気絶縁領域１１０９の表面１１７２と電気絶縁領域１１７６の表面１１７４とを含んでなる、ウェハ接合に適したＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面１１７０を提供するようにする。
【００７３】
第６実施形態１１００の吸収体ウェハ１１８０の構成によって、接合ツール内での共有半導体結合のために読み出しウェハ５７０、６７０、７７０との正確な位置合わせが要求される。正確なアライメントを許可するために、吸収体ウェハ１１８０は例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備えてもよい。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。一実施形態は、ステップ３および４におけるパターン化および隙充填を省略してもよく、代わりに高導電層１１０８に任意のＣＭＰを施してもよい。これは、接合ツール内での共有半導体結合のために吸収体ウェハ１１８０とウェハ５７０、６７０、７７０との正確な位置合わせを必要としないという利点を再度有する。
【００７４】
次に図１１を参照すると、吸収体ウェハの第７実施形態１２００の実行は、以下の代替的形成ステップから構成され、その順番のいくつかは前後する。
１．上面１２０４と下面１２０６とを備えた吸収体ウェハ１２０２を提供し、これはＳｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、あるいはＣｄＺｎＴｅ合金ウェハ、またはすべてのほかの高純度ＩＩ／ＶＩあるいはＩＩＩ／Ｖ半導体でもよく、好ましくはドープされないか、または各構成材料が有する可能な限り最高の抵抗率を保証するために必要な程度にのみドープされる。例えば、Ｓｉウェハは１０〜２０ｋΩｃｍの抵抗率、Ｇｅウェハは約５０Ωｃｍの抵抗率を有し、ＳｉＣは約１０７〜１０９Ωｃｍ、ＧａＡｓは約１０９Ωｃｍ、ＣｄＴｅは約１０９Ωｃｍ、ＣｄＺｎＴｅ合金は約１０１０Ωｃｍである。高抵抗ウェハ１２０２は微弱なＮ‐導電性または微弱なＰ‐導電性でもよい。
２．例えば５×１０１８〜５×１０１９ｃｍ−３、さらには５×１０１９〜５×１０２０ｃｍ−３のレベルまでドープされた高濃度ドープ領域１２２０を吸収体ウェハ１２０２の下面１２０６に任意で提供する。領域１２２０は、好ましくは高抵抗ウェハ１２０２と同じ導電型でもよい。ドープ領域１２２０は、下部の吸収体表面１２０６のイオン注入によって提供されてもよい。代替的に、高濃度ドープ領域１２２０は、例えばウェハ１２０２の下面１２０６上にパターン化された誘電体マスクの窓に吸収体材料をホモエピタキシャル成長させ、成長中にドープすることで、提供されてもよい。したがって、誘電体マスクは、好ましくはＳｉＯ２マスクである。
３．マスク開口部１２１０を備えてパターン化された電気絶縁誘電体マスク１２０８によるコーティングを備えたウェハ１２０２の上面１２０４を提供する。誘電体マスク１２０８は、好ましくはＳｉＯ２マスクである。マスク開口部１２１０の最小幅はおよそ、薄葉化読み出しウェハ５７０、６７０、７７０上の集電体５１０、６１０、７１０の幅５１１、６１１、７１１に対応する。マスク開口部１２１０およびマスクパッチのサイズ１２１４の全幅１２１３は、読み出し電子回路のピクセルサイズ１１３、２１３、３１３、４１３、５１３、６１３、７１３と同じである。
４．例えばディープＲＩＥによって幅１２１２のマスク開口部１２１０を介して孔１２１６をエッチングする。
５．エピタキシャル成長中に、例えば１×１０１８〜１×１０１９ｃｍ−３、好ましくは１×１０１９〜１×１０２０ｃｍ−３、さらには１×１０２０〜５×１０２０ｃｍ−３までドープされた高濃度ドープのホモエピタキシャル吸収体材料１２１８で、孔１２１６を充填する。充填は、例えばマスク開口部１２１０への選択的エピタキシャル成長によって達成されてもよく、横方向エピタキシャル過成長から生じたマスク１２０８の部分１２１９を拡張してもよく、ウェハ１２０２の表面１２０９は波付される。充填材１２１８は、好ましくは高抵抗ウェハ１２０２と反対の導電（ドープ）型である。
６．任意で、少数電荷キャリアの表面再結合を低減するような不活性化層と、表面リークとを備えた吸収体ウェハ１２０２の下面１２０６を提供する。例えば層１２２２は熱酸化物層または附着酸化物層でもよく、部分１２２３を高濃度ドープ領域１２２０上に拡張させてもよい。
７．任意で、例えば検出器のバックコンタクトとしての作用に適応された金属層１２２６という手段で、高濃度ドープ領域１２２０とのオーム接触１２２４を提供してもよい。
８．例えばＣＭＰによってコーティングされたウェハ１２０２の波付面１２０９を平坦化することで吸収体ウェハ１２５０を提供する。したがって、吸収体ウェハ１２５０は、高濃度ドープ半導体材料１２１８の平滑化された表面１２３２と、絶縁マスク１２０８の平滑化された表面とを含んでなるＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面１２３０を備えて提供され、表面１２３０の薄葉化読み出しウェハ５７０、６７０、７７０との接合の準備が整う。実施形態１２００の吸収体ウェハ構造は、特に吸収体材料１２５２の厚み１２５４がピクセルサイズ１２１３より大きい場合、検出器が作動中に、より低い電圧でのより容易な吸収体空乏という利点を有する。したがって、空乏ゾーン１２５６を横方向に広げることで平面構造において検出器作動中に垂直空乏ゾーン拡張より低い逆バイアスでの吸収体空乏が可能になる。若干類似した状況が超接合電界効果トランジスタで見られる（Ｊ．Ｔｉｈａｎｙｉによる米国特許第５，４３８，２１５号を例として参照とし、開示された内容全体は本件に組み込まれる）。
【００７５】
第７実施形態１２００の一態様において、吸収材料１２５２の厚み１２５４は、ピクセルサイズ１２１３と比較可能か、またはそれよりも小さい。これは赤外線、可視光線、極紫外線、軟Ｘ線領域というスペクトル範囲の低エネルギー電磁吸収放射線の検出時に通常遭遇する構成であり、例えば１０分の数ｅＶから数ｋｅＶまでのエネルギーに対応する。
【００７６】
第７実施形態１２００の吸収体ウェハ１２５０の構成によって、接合ツール内での共有半導体結合のために読み出しウェハ５７０、６７０、７７０との正確な位置合わせが要求される。正確なアライメントを許可するために、吸収体ウェハ１２５０は例えば反対側のウェハエッジ近くに位置するアライメントマークという態様の特別ウェハアライメント特徴を少なくとも２つ備えてもよい。該アライメントマークを重ねることにより、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することができる。より小規模なウェハ接合において同様の正確性が得られる。
【００７７】
次に図１２Ａを参照すると、モノリシックＸ線または赤外線検出器１３１０の第１実施形態１３００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．ハンドリングウェハ５２２に接合された薄葉化読み出しウェハ５７０と、吸収体ウェハ８５０、８５０’のうち１つとを提供し、ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、いずれもＲＭＳ粗さが約０．５ｎｍ未満である読み出しウェハ５７０の下面５３０および吸収体ウェハ８５０、８５０’の表面８２４、８２４’を表面活性化する。したがって、読み出しウェハ５７０の半導体表面５３２、５３４は酸化物を含まないものになる。同様に、吸収体ウェハ８５０、８５０’の半導体表面８２６、８２６’は酸化物を含まないものになり、共有半導体結合の準備が整う。一方、微弱な導電性または絶縁性の領域８０８、８０８’の材料によって、酸化物表面８２７、８２７’は絶縁共有半導体結合または酸化物‐半導体間結合の準備が整う。
２．２つのウェハ上のアライメントマークという態様の特別ウェハアライメント特徴を接合ツール内で重ね合わせることで、読み出しウェハ５７０の高濃度ドープ集電体と、吸収体ウェハ８５０、８５０’のうちの１つの高濃度ドープ領域８１８、８１８’との正確な位置合わせを行い、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持し、より小規模なウェハの場合も同様の正確性が得られる。読み出しウェハ５７０と吸収体ウェハ８５０、８５０’との間に低温ウェハ接合１３０２を提供し、読み出しウェハ５７０の高濃度ドープ集電体５１０と吸収体ウェハ８５０、８５０’の高濃度ドープ領域８１８、８２８との間に高導電共有半導体結合１３０４を、読み出しウェハ５７０の高抵抗Ｓｉ層５０８と吸収体ウェハ８５０、８５０’の微弱な導電性または絶縁性の誘電体層８０８、８０８’との間に微弱な導電性または電気絶縁性の半導体間結合または半導体‐酸化物間結合１３０６を含んでなる。微弱な導電結合１３０６は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１３０４の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ５２２を一部または完全に除去することで、Ｘ線吸収層８５２、８５２’を備えた吸収体ウェハ８５０、８５０’に接合された薄型読み出しウェハ５７０を含んでなるＸ線または赤外線検出器１３１０を提供し、酸化物層５２４はエッチストップとして作用してもよい。
【００７８】
その後、検出器１３１０に多数の追加処理を行ってもよく、これらには例えば任意層８２０、８２０’がない場合におけるＣＭＰによる吸収体ウェハ８５０、８５０’の下面８０６、８０６’の平坦化、吸収体ウェハ８５０、８５０’がエピタキシャル吸収体ウェハである場合における例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによる基板の任意除去、任意の保護リングからなる金属性バックコンタクト１３０８の形成、フリップチップまたはワイヤボンディング技術による接触のためのＣＭＯＳスタック上部のコンタクトパッドの開口、ダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００７９】
次に図１２Ｂを参照すると、モノリシックＸ線または赤外線検出器１３１０’の第２実施形態１３００’の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．ハンドリングウェハ５２２に接合された薄葉化読み出しウェハ５７０と吸収体ウェハ８５０’’とを提供し、ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、いずれもＲＭＳ粗さが約０．５ｎｍ未満である読み出しウェハ５７０の下面５３０および吸収体ウェハ８５０’’の表面８２４’’を表面活性化する。したがって、読み出しウェハ５７０の半導体表面５３２、５３４および吸収体ウェハ８５０’’の表面８２４’’は酸化物を含まないものになり、共有半導体結合の準備が整う。
２．ウェハ５７０、８５０’’の製造業者が提供するノッチやフラットなどのウェハアライメント特徴を接合ツール内で重ね合わせ、２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持するようにする。読み出しウェハ５７０と吸収体ウェハ８５０’’との間に低温ウェハ接合１３０２’を提供し、読み出しウェハ５７０の高濃度ドープ集電体５１０と吸収体ウェハ８５０’’の高濃度ドープ層８１８’’との間に高導電共有半導体結合１３０４’を、読み出しウェハ５７０の高抵抗Ｓｉ層５０８と層８１８’’’との間に微弱な導電性半導体間結合１３０６’を含んでなる。微弱な導電結合１３０６’は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１３０４’の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ５２２を一部または完全に除去することで、吸収体ウェハ８５０’’に接合された薄型読み出しウェハ５７０を含んでなるＸ線または赤外線検出器１３１０’を提供し、酸化物層５２４はエッチストップとして作用してもよい。
【００８０】
その後、検出器１３１０’に多数の追加処理を行ってもよく、これらには例えば任意層８２０’’がない場合におけるＣＭＰによる吸収体ウェハ８５０’’の下面８０６’’の平坦化、例えば吸収体ウェハ８５０’’がエピタキシャル吸収体ウェハである場合におけるグラインディング、ＲＩＥ、またはそれら２つの組み合わせによる基板の任意除去、任意の保護リングからなる金属性バックコンタクト１３０８’の形成、フリップチップまたはワイヤボンディング技術による接触のためのＣＭＯＳスタック上部のコンタクトパッドの開口、ダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００８１】
次に図１２Ｃを参照すると、モノリシックＸ線検出器１４１０の第３実施形態１４００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．ハンドリングウェハ５２２に接合された薄葉化読み出しウェハ５７０と吸収体ウェハ１２５０とを提供し、ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、いずれもＲＭＳ粗さが約０．５ｎｍ未満である読み出しウェハ５７０の下面５３０および吸収体ウェハ１２５０の平滑な上面１２３０を表面活性化する。したがって、読み出しウェハ５７０の半導体表面５３２、５３４は酸化物を含まないものになる。同様に、吸収体ウェハ１２５０の表面１２３２は酸化物を含まず導電性になり、導電ウェハ接合の準備が整う。一方、絶縁酸化物表面１２３４は酸化物‐半導体間結合の準備が整う。
２．２つのウェハ上のアライメントマークという態様の特別ウェハアライメント特徴を接合ツール内で重ね合わせることで、読み出しウェハ５７０の高濃度ドープ集電体と吸収体ウェハ１２５０の高濃度ドープ半導体材料１２１８の平滑化された表面１２３２との正確な位置合わせを行い、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持し、より小規模なウェハの場合も同様の正確性が得られる。読み出しウェハ５７０と吸収体ウェハ１２５０との間に低温直接ウェハ接合１４０２を提供し、読み出しウェハ５７０の高濃度ドープ集電体５１０と吸収体ウェハ１２５０の高濃度ドープ材料１２１８との間に導電性共有半導体結合１４０４を、読み出しウェハ５７０のＳｉ層５０８と吸収体ウェハ１２５０の絶縁誘電体１２０８との間に微弱な導電性または絶縁性の半導体‐酸化物間結合１４０６を含んでなる。微弱な導電結合１４０６は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１４０４の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。好ましくは、ウェハ接合１４０２は室温または２００〜３００℃を超えない低温で形成される。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ５２２を一部または完全に除去することで、Ｘ線吸収層１２５２を備えた吸収体ウェハ１２５０に接合された薄葉化読み出しウェハ５７０を含んでなるＸ線検出器１４１０を提供し、酸化物ＢＯＸ５０６はエッチストップとして作用してもよい。その後、Ｘ線検出器１４１０に多数の追加処理を行ってもよく、これらには例えばダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００８２】
次に図１３を参照すると、ＳｉＧｅ吸収体からなるモノリシックＸ線検出器１５５０の第４実施形態１５００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．ハンドリングウェハ６３０に接合された薄葉化読み出しウェハ６７０と吸収体ウェハ９６０とを提供し、ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、ＲＭＳ粗さが約０．５ｎｍ未満の表面６０７、６０９を含んでなる読み出しウェハ６７０の下面６０６、およびＲＭＳ粗さが約０．５ｎｍ未満の吸収体ウェハ９６０の平滑な上面９５２を表面活性化する。したがって、高抵抗Ｓｉ層６０５、６１８の表面６０７は酸化物を含まず実質的に絶縁性になり、高濃度ドープインプラント６０４の表面６０９は、酸化物を含まず導電性になる。表面６０７、６０９はいずれも共有半導体結合の準備が整う。同様に、吸収体ウェハ９６０の表面９５２は酸化物を含まず導電性になり、共有半導体結合の準備が整う。
２．ウェハ６７０、９６０の製造業者が提供するノッチやフラットなどのウェハアライメント特徴を接合ツール内で重ね合わせ、２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持するようにする。読み出しウェハ６７０と吸収体ウェハ９６０との間に共有半導体結合１５１０を提供し、高濃度ドープインプラント６０４の導電表面６０９と高濃度ドープキャップ９４０の導電表面９５２との間に高導電共有半導体結合１５１２を含んでなる。さらに、結合１５１０は、ウェハ６７０の高抵抗層６０５、６１８の表面６０７に対向するＳｉＧｅ柱９３０の導電性高濃度ドープキャップ９４０間の微弱な導電性または実質的に絶縁性の共有半導体結合１５１４からなる。微弱な導電結合１５１４は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１５１２の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってＳｉ基板９０４を除去し、酸化物ＢＯＸ９０６はエッチストップとして作用してもよい。その後、酸化物ＢＯＸ９０６は例えば変質ＲＩＥステップにおいて除去されてもよく、そこではＳｉ層９０８の露出された表面１５２０が代わりにエッチストップとして作用してもよい。また、モノリシックＸ線検出器の第４実施形態１５００の一態様において、Ｓｉ層９０８、およびＳｉ柱９１２を備えたインターフェース近くのＳｉＧｅ結晶９３０の欠陥領域は、除去されてもよい。ＳｉＧｅ結晶を約２〜１０μｍ除去することは、ＳｉＧｅ結晶９３０の最も関連性の高い幅９３８に十分であると考えられる。ウェハ９０２が標準厚みを備えたＳｉウェハの場合、該ウェハは同様に一部または完全に除去されてもよく、後者の場合、好ましくはＳｉ柱９１２を備えたインターフェース近くのＳｉＧｅ結晶９３０の欠陥領域も共に完全除去される。
４．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ６３０を一部または完全に除去し、酸化物層６３２はエッチストップとして作用してもよい。その後、酸化物層６３２は例えば変質ＲＩＥステップにおいて除去されてもよく、読み出しウェハ６７０の表面６２４上部のＣＭＯＳスタックの表面を露出するようにする。
５．一部除去された厚いＳｉウェハの表面１５２０、またはウェハ９０２がＳＯＩウェハの場合はＳｉ層９０８を金属化することで、バックコンタクトとしての作用に適応された金属層１５２２を備えたＸ線検出器１５５０を提供する。代替的に、ウェハ９０２あるいはＳｉ層９０８、およびＳｉＧｅ結晶９３０の欠陥領域の完全除去後に、後者の露出され平坦化された表面が金属化されてもよい。その後、Ｘ線検出器１５５０に多数の追加処理を行ってもよく、これらには例えば任意の保護リングの形成、ダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００８３】
次に図１４を参照すると、ＳｉＧｅ吸収体からなるモノリシックＸ線検出器１６５０の第５実施形態１６００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．ハンドリングウェハ５２２に接合された薄葉化読み出しウェハ５７０と吸収体ウェハ１０９５とを提供し、ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、ＲＭＳ粗さが約０．５ｎｍ未満である、読み出しウェハ５７０の下面５３０、およびいずれもＲＭＳ粗さが約０．５ｎｍ未満である絶縁体１０８０の表面１０９２と導電キャップ層１０６０の表面１０９４とを含んでなる吸収体ウェハ１０９５の平滑な上面１０９０を、表面活性化する。したがって、読み出しウェハ５７０の半導体表面５３２、５３４は酸化物を含まないものになる。同様に、吸収体ウェハ１０９５上の導電キャップ層１０６０の表面１０９４は酸化物を含まず導電性になる。一方、絶縁体１０８０の表面１０９２は絶縁体‐半導体間結合のために活性化する。
２．２つのウェハ上のアライメントマークという態様の特別ウェハアライメント特徴を接合ツール内で重ね合わせることで、読み出しウェハ５７０の高濃度ドープ集電体５１０と、吸収体ウェハ１０９５の導電キャップ層１０６０との正確な位置合わせを行い、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持し、より小規模なウェハの場合も同様の正確性が得られる。読み出しウェハ５７０と吸収体ウェハ１０９５との間にウェハ接合１６０２を提供し、読み出しウェハ５７０の高導電高濃度ドープ集電体５１０と吸収体ウェハ１０９５の高導電キャップ層１０６０との間に高導電共有半導体結合１６０４を、読み出しウェハ５７０の高抵抗Ｓｉ層５０８と吸収体ウェハ１０９５の絶縁誘電体１０８０との間に微弱な導電性または絶縁性の半導体‐絶縁体間結合１６０６を含んでなる。微弱な導電結合１６０６は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１６０４の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。代替的に、導電キャップ層１０６０が金属性の場合、高濃度ドープ集電体５１０と導電キャップ層１０６０との間の共有半導体結合１６０４は半導体‐金属間結合に代替される。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってＳｉ基板１００４を除去し、酸化物ＢＯＸ１００６はエッチストップとして作用してもよい。その後、酸化物ＢＯＸ１００６は例えば変質ＲＩＥステップにおいて除去されてもよく、そこではＳｉ層１００８の表面１６２０が代わりにエッチストップとして作用してもよい。また、モノリシックＸ線検出器の第５実施形態１６００の一実施態様において、Ｓｉ層１００８、およびＳｉ柱１０１２を備えたインターフェース近くのＳｉＧｅ結晶１０３０の欠陥領域は、除去されてもよい。ＳｉＧｅ結晶を約２〜１０μｍ除去することは、ＳｉＧｅ結晶１０３０の最も関連性の高い幅に十分であると考えられる。ウェハ１００２が標準厚みを備えたＳｉウェハの場合、該ウェハは同様に一部または完全に除去されてもよく、後者の場合、Ｓｉ柱１０１２を備えたインターフェース近くのＳｉＧｅ結晶１０３０の欠陥領域も共に完全除去される。
４．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ５２２を一部または完全に除去し、酸化物層５２４はエッチストップとして作用してもよい。その後、酸化物層５２４は例えば変質ＲＩＥステップにおいて除去されてもよく、読み出しウェハ５７０のＣＭＯＳスタックの表面を露出するようにする。
５．Ｓｉ層１００８の表面１６２０、または一部あるいは完全に除去された厚いＳｉウェハ９０２の表面を金属化することで、バックコンタクトおよび任意の保護リングとしての作用に適応された金属層１６２２を備えたＸ線検出器１６５０を提供する。Ｓｉ層に加えて、Ｓｉ柱１０１２を備えたインターフェース近くの約２〜１０μｍの厚いＳｉＧｅ欠陥領域が除去される場合、露出され平坦化されたＳｉＧｅ表面も同様に金属化される。その後、Ｘ線検出器１６５０に多数の追加処理を行ってもよく、これらには例えばダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００８４】
次に図１５を参照すると、ＳｉＧｅ吸収体からなるモノリシックＸ線検出器１７５０の第６実施形態１７００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．Ｓｉ表面７２０上部に位置してそのＣＭＯＳスタックがハンドリングウェハ７２２に接合される薄葉化読み出しウェハ７７０を提供し、絶縁層１０８０およびＳｉＧｅ結晶１０３０上部に高濃度ドープ領域１０４０とのオーム接触１０６４を形成する金属層１０６０を備えた吸収体ウェハ１０９５を提供する。ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、絶縁酸化物表面７６２と導電金属製表面７６４とを含んでなりＲＭＳ粗さが約０．５ｎｍ未満である、読み出しウェハ７７０の平滑かつ平坦な表面７６６、および、絶縁体表面１０９２と金属表面１０９４とを含んでなりＲＭＳ粗さが約０．５ｎｍ未満である、吸収体ウェハ１０９５の平滑な上面１０９０を表面活性化する。したがって、読み出しウェハ７７０の金属表面７６４は酸化物を含まず導電性になり、金属間結合の準備が整う。同様に、吸収体ウェハ１０９５の金属表面１０９４は酸化物を含まず導電性になり、金属間結合の準備が整う。
２．２つのウェハ上のアライメントマークという態様の特別ウェハアライメント特徴を接合ツール内で重ね合わせることで、読み出しウェハ７７０の導電金属表面７６４と吸収体ウェハ１０９５の導電金属層１０６０との正確な位置合わせを行い、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持し、より小規模なウェハの場合も同様の正確性が得られる。読み出しウェハ７７０と吸収体ウェハ１０９５との間にウェハ接合１７０２を提供し、読み出しウェハ７７０の導電金属表面７６４と吸収体ウェハ１０９５の導電金属表面１０９４との間に高導電金属間結合１７０４を、読み出しと吸収体ウェハのそれぞれの絶縁表面７６２、１０９２との間に微弱な導電性または絶縁性の絶縁体間結合１７０６を含んでなる。微弱な導電結合１７０６は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１７０４の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってＳｉ基板１００４を一部または完全に除去し、酸化物ＢＯＸ１００６はエッチストップとして作用してもよい。その後、酸化物ＢＯＸ１００６は例えば変質ＲＩＥステップにおいて除去されてもよく、そこではＳｉ層１００８の露出された表面１７２０が代わりにエッチストップとして作用してもよい。モノリシックＸ線検出器の第６実施形態１７００の一実施態様において、Ｓｉ基板１００４、およびＳｉ柱１０１２を備えたインターフェース近くのＳｉＧｅ結晶１０３０の欠陥領域は、完全除去されてもよい。ＳｉＧｅ結晶を約２〜１０μｍ除去することは、ＳｉＧｅ結晶１０３０の最も関連性の高い幅に十分であると考えられる。ウェハ１００２が標準厚みを備えたＳｉウェハの場合、該ウェハは同様に一部または完全に除去されてもよく、後者の場合、Ｓｉ柱１０１２を備えたインターフェース近くのＳｉＧｅ結晶１０３０の欠陥領域も共に完全除去される。
４．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ７２２を一部または完全に除去し、酸化物層７２４はエッチストップとして作用してもよい。その後、酸化物層７２４は例えば変質ＲＩＥステップにおいて除去されてもよく、読み出しウェハ７７０の表面７２０上部のＣＭＯＳスタックの表面を露出するようにする。
５．Ｓｉ層１００８の表面１７２０、または一部または完全除去された厚いＳｉウェハ２００２の表面を金属化することで、バックコンタクトおよび任意の保護リングとしての作用に適応された金属層１７２２を備えたＸ線検出器１７５０を提供する。Ｓｉ層に加えて、Ｓｉ柱１０１２を備えたインターフェース近くの約２〜１０μｍの厚いＳｉＧｅ欠陥領域が除去される場合、露出され平坦化されたＳｉＧｅ表面も同様に金属化される。その後、Ｘ線検出器１７５０に多数の追加処理を行ってもよく、これらには例えばダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００８５】
次に図１６を参照すると、ＳｉＧｅ吸収体からなるモノリシックＸ線検出器１８５０の第７実施形態１８００の実行は、以下の形成ステップから構成され、その順番のいくつかは前後する。
１．Ｓｉ表面５２０上部に位置してそのＣＭＯＳスタックがハンドリングウェハ５２２に接合される薄葉化読み出しウェハ５７０を提供し、その表面５３０は平坦かつ平滑でＲＭＳ粗さは約０．５ｎｍ未満である。ＲＭＳ粗さが約０．５ｎｍ未満の平坦かつ平滑な表面１１７０を備え、絶縁領域１１７６と導電領域１１０９とを備えた吸収体ウェハ１１８０を提供する。ウェハ接合の準備として、例えば湿式化学洗浄とプラズマ処理の組み合わせによって、高濃度ドープ集電体５１０の導電表面５３２と高抵抗層５０８の表面５３４とを含んでなる読み出しウェハ５７０の平滑かつ平坦な表面５３０、および導電領域１１０９の表面１１７２と絶縁体表面１１７４とを含んでなる吸収体ウェハ１１８０の平滑な上面１１７０を、表面活性化する。したがって、読み出しウェハ５７０の半導体表面５３２、５３４は酸化物を含まず導電性になり、ウェハ接合の準備が整う。同様に、吸収体ウェハ１１８０の導電領域１１０９の表面１１７２は酸化物を含まず導電性になり、ウェハ接合の準備が整う。
２．２つのウェハ上のアライメントマークという態様の特別ウェハアライメント特徴を接合ツール内で重ね合わせることで、読み出しウェハ５７０の導電性高濃度ドーププラグ５１０と吸収体ウェハ１１８０の導電領域１１０９との正確な位置合わせを行い、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持し、より小規模なウェハの場合も同様の正確性が得られる。読み出しウェハ５７０と吸収体ウェハ１１８０との間にウェハ接合１８０２を提供し、読み出しウェハ５７０の導電半導体表面５３２と吸収体ウェハ１１８０の導電半導体表面１１７２との間に導電性共有半導体結合１８０４を、読み出し５７０の半導体表面５３４と吸収体ウェハ１１８０の絶縁体表面１１７４との間に微弱な導電性または絶縁性の絶縁体‐半導体間結合１８０６を含んでなる。微弱な導電結合１８０６は周辺画素をお互いから電気的に分離するために用いられる。その抵抗率は高導電結合１８０４の抵抗率よりも、少なくとも約１０３〜１０４倍、好ましくは１０４〜１０６倍、さらに好ましくは１０６〜１０８倍高い。
３．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ５２２を一部または完全に除去し、酸化物層５２４はエッチストップとして作用してもよい。その後、酸化物層５２４は例えば変質ＲＩＥステップにおいて除去されてもよく、そこではＳｉ層５０８の露出された表面５２０が代わりにエッチストップとして作用してもよい。
４．例えばグラインディング、またはＲＩＥ、またはそれら２つの組み合わせによってハンドリングウェハ１１６６を除去し、酸化物層１１６２はエッチストップとして作用してもよい。その後、酸化物層１１６２は例えば変質ＲＩＥステップにおいて除去されてもよく、ＳｉＧｅ結晶１１５０の表面１１５２を露出するようにする。
５．ＳｉＧｅ層結晶１１５０の表面１１５２を金属化することで、バックコンタクトおよび任意の保護リングとしての作用に適応された金属層１８２２を備えたＸ線検出器１８５０を提供する。その後、Ｘ線検出器１８５０に多数の追加処理を行ってもよく、これらには例えばダイシング、ＯＦＦピクセル読み出し電子回路と連通するキャリア基板への付着、より大型の検出器サイズの配置が含まれ、スティッチングの際に個別の検出器間のデッドゾーンを回避する。
【００８６】
本発明およびその実施形態は以下のポイントに要約できる。
１．電磁吸収放射線検出のため、背面照射のため構成されたモノリシックＣＭＯＳ集積ピクセル検出器（１０１、１０１’、２０１、２０１’、３０１、３０１’、３０１’’、１３１０、１３１０’、１４１０、１５５０、１６５０、１７５０、１８５０）であって、第１ドープ型のシリコンを材料とするシリコン読み出しウェハ（１０２、１０２’、２０２、２０２’、３０２、３０２’、３０２’’、５７０、６７０、７７０）と、シリコン薄層（１０６、１０６’、２０６、２０６’、３０６、３０６’、３０６’’、５０８、６１８、７０８）で処理されるＣＭＯＳピクセル読み出し電子回路（１１５、１１５’、２１５、２１５’、３１５、３１５’、３１５’’、５１５、６１５、７１５）と、から構成され、読み出し電子回路と連通するピクセルサイズで離隔された集電体（１１０、１１０’、２１０、２１０’、３１０、３１０’、３１０’’、３１２、３１２’、５１０、６０４、６１０、７１０、７４４）として作用する第２ドープ型の高導電ドープ領域を含み、
該読み出しウェハはウェハ接合（１０８、１０８’、１２２、１２２’、２０８、２０８’、２０９、２０９’、２２２、２２２’、３０８、３０８’、３０８’’、３０９、３０９’、３０９’’、１３０４、１３０４’、１３０６、１３０６’、１４０４、１４０６、１５１２、１５１４、１６０４、１６０６、１７０４、１７０６、１８０４、１８０６）によって、少なくとも１つの単結晶半導体材料を材料とする吸収体ウェハ（１０４、１０４’、２０４、２０４’、３０４、３０４’、３０４’’、８５０、８５０’、８５０’’、９６０、１０９５、１１８０、１２５０）に接合され、また吸収体ウェハは高導電ドープ領域（１１２、１１２’、２１２、２１２’、３１２’’、３２６、３２６’、３２６’’、３３４、８１８、８１８’、８１８’’、９４０、１０６０、１１０９、１２１８）と、から構成され、
モノリシックＣＭＯＳ集積ピクセル検出器は、位置合わせされた状態で吸収体ウェハに接合された読み出しウェハから構成され、該ウェハ接合は、読み出しウェハと吸収体ウェハとの間の導電結合（１０８、１０８’、２０８、２０８’、３０８、３０８’、１３０４、１３０４’、１４０４、１５１２、１６０４、１７０４、１８０４）と、読み出しウェハと吸収体ウェハとの間の微弱な導電結合（１２２、１２２’、２０９、２０９’、３０９、３０９’、３０９’’、１３０６、１３０６’、１４０６、１５１４、１６０６、１７０６、１８０６）と、から構成され、微弱な導電結合は周辺画素を電気的に分離し、吸収体ウェハ内で発生する電荷に導電結合を横断させ、検出器の作動中にピクセル読み出し電子回路による処理のために集電体によって受けられるようにするモノリシックＣＭＯＳ集積ピクセル検出器。
２．特徴セット１のモノリシックＣＭＯＳ集積ピクセル検出器であって、読み出しウェハと吸収体ウェハとの間の導電結合が導電性共有半導体結合（１０８、１０８’、２０８、２０８’、３０８、３０８’、３０８’’、１３０４、１３０４’、１４０４、１５１２、１６０４、１８０４）であって、読み出しウェハと吸収体ウェハとの間の微弱な導電結合が、少なくともその１つが高抵抗性または絶縁性の領域（１２０、１２０’、２２０、２２０’、２２６’、３２０、３２０’、３２０’’、５０８、６０５、７６２、８０８、８０８’、１０８０、１０９２、１１７６、１２０８）の結合であって、微弱な導電結合が導電性共有結合よりも、少なくとも１０３〜１０４、１０４〜１０６、および１０６〜１０８倍からなる倍率の範囲の群から１つ選ばれる倍率の高い抵抗率を有するモノリシックＣＭＯＳ集積ピクセル検出器。
３．特徴セット１のモノリシックＣＭＯＳ集積ピクセル検出器であって、シリコン薄層が、１０〜３０μｍ、５〜１０μｍ、および３〜５μｍからなる厚みの群から１つ選ばれる厚みを有するモノリシックＣＭＯＳ集積ピクセル検出器。
４．特徴セット１のモノリシックＣＭＯＳ集積ピクセル検出器であって、読み出しウェハの高導電ドープ領域と吸収体ウェハの高導電ドープ領域とが１×１０１８〜１×１０１９ｃｍｕ−３、１×１０１９〜１×１０２０ｃｍ−３、および１×１０２０〜５×１０２０ｃｍ−３からなるドープ範囲の群から１つ選ばれるドープ範囲を有するモノリシックＣＭＯＳ集積ピクセル検出器。
５．ウェハノッチ、ウェハフラット、およびアライメントマークからなる特徴の群から１つ選ばれるウェハアライメント特徴をさらに含む特徴セット１のモノリシックＣＭＯＳ集積ピクセル検出器。
６．Ｘ線検出に適応された特徴セット１のモノリシックＣＭＯＳ集積ピクセル検出器。
７．特徴セット６のモノリシックＣＭＯＳ集積ピクセル検出器であって、ピクセルサイズが１００〜２００μｍ、５０〜１００μｍ、２０〜５０μｍ、および５〜２０μｍからなるピクセルサイズの群から１つ選ばれるサイズであるモノリシックＣＭＯＳ集積ピクセル検出器。
８．特徴セット７のモノリシックＣＭＯＳ集積ピクセル検出器であって、吸収体ウェハの少なくとも１つの単結晶半導体材料の材料がＳｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、またはＣｄＺｎＴｅ合金からなる材料の群から１つ選ばれるモノリシックＣＭＯＳ集積ピクセル検出器。
９．特徴セット８のモノリシックＣＭＯＳ集積ピクセル検出器であって、吸収体ウェハの少なくとも１つの単結晶半導体材料が単結晶基板上のエピタキシャル層から構成されるエピタキシャルウェハであるモノリシックＣＭＯＳ集積ピクセル検出器。
１０．特徴セット９のモノリシックＣＭＯＳ集積ピクセル検出器であって、単結晶基板がＳｉ、Ｇｅ、ＧａＡｓ、およびＩｎＳｂからなる材料の群の１つを材料とする基板であるモノリシックＣＭＯＳ集積ピクセル検出器。
１１．特徴セット１０のモノリシックＣＭＯＳ集積ピクセル検出器であって、エピタキシャル層がｘの範囲５〜１５％のＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅ合金の層であるモノリシックＣＭＯＳ集積ピクセル検出器。
１２．特徴セット１０のモノリシックＣＭＯＳ集積ピクセル検出器であって、エピタキシャル層がｘの範囲０．７≦ｘ≦０．９のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層であるモノリシックＣＭＯＳ集積ピクセル検出器。
１３．赤外線検出に適応された特徴セット１のモノリシックＣＭＯＳ集積ピクセル検出器。
１４．特徴セット１３のモノリシックＣＭＯＳ集積ピクセル検出器であって、ピクセルサイズが２〜４０μｍの範囲内にあるモノリシックＣＭＯＳ集積ピクセル検出器。
１５．特徴セット１４のモノリシックＣＭＯＳ集積ピクセル検出器であって、吸収体ウェハの少なくとも１つの単結晶半導体材料がＳｉ、Ｇｅ、ＳｉＧｅ合金、ＳｉＧｅＳｎ合金、ＩｎＡｓ、ＩｎＧａＡｓ合金、ＩｎＳｂ、およびＨｇＣｄＴｅ合金からなる材料の群の少なくとも１つであるモノリシックＣＭＯＳ集積ピクセル検出器。
１６．特徴セット１５のモノリシックＣＭＯＳ集積ピクセル検出器であって、吸収体ウェハの少なくとも１つの単結晶半導体材料が、単結晶基板上の少なくとも１つのエピタキシャル層から構成されるエピタキシャルウェハであるモノリシックＣＭＯＳ集積ピクセル検出器。
１７．特徴セット１６のモノリシックＣＭＯＳ集積ピクセル検出器であって、少なくとも１つのエピタキシャル層がＳｉＧｅ、ＳｉＧｅＳｎ、ＩｎＧａＡｓ、またはＨｇＣｄＴｅ合金の層であるモノリシックＣＭＯＳ集積ピクセル検出器。
１８．特徴セット１５〜１７の１つのモノリシックＣＭＯＳ集積ピクセル検出器であって、吸収体ウェハが電荷増倍層から構成されるモノリシックＣＭＯＳ集積ピクセル検出器。
１９．特徴セット１〜１８の１つのモノリシックＣＭＯＳ集積ピクセル検出器であって、読み出しウェハの少なくとも１つのアライメント特徴が吸収体ウェハの少なくとも１つのアライメント特徴と重なり、２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持するモノリシックＣＭＯＳ集積ピクセル検出器。
２０．特徴セット１〜１８の１つのモノリシックＣＭＯＳ集積ピクセル検出器であって、読み出しウェハの少なくとも１つのアライメント特徴が吸収体ウェハの少なくとも１つのアライメント特徴と重なり、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持するモノリシックＣＭＯＳ集積ピクセル検出器。
２１．特徴セット１〜２０の１つのモノリシックＣＭＯＳ集積ピクセル検出器であって、第２ドープ型が第１ドープ型と反対のドープ型であるモノリシックＣＭＯＳ集積ピクセル検出器。
２２．特徴セット１〜２０の１つのモノリシックＣＭＯＳ集積ピクセル検出器であって、第２ドープ型が第１ドープ型と同じドープ型であるモノリシックＣＭＯＳ集積ピクセル検出器。
２３．電磁吸収放射線検出のためのモノリシックＣＭＯＳ集積ピクセル検出器を構成する方法であって、
ａ．シリコン読み出しウェハ（１０２、１０２’、２０２、２０２’、３０２、３０２’、３０２’’、５７０、６７０、７７０）をＣＭＯＳ処理することでピクセル読み出し電子回路（１１５、１１５’、２１５、２１５’、３１５、３１５’、３１５’’、５１５、６１５、７１５）を提供し、
ｂ．集電体として作用し、ピクセル読み出し電子回路と連通するピクセルサイズで離隔された読み出しウェハ内に高導電領域（１１０、１１０’、２１０、２１０’、３１０、３１０’、３１０’’、３１２、３１２’、５１０、６０４、６１０、７１０、７４４）を形成し、
ｃ．少なくとも１つのアライメント特徴を読み出しウェハ内に形成し、
ｄ．少なくとも１つの単結晶半導体材料から吸収体ウェハ（１０４、１０４’、２０４、２０４’、３０４、３０４’、３０４’’、８５０、８５０’、８５０’’、９６０、１０９５、１１８０、１２５０）を形成し、
ｅ．吸収体ウェハ内に高導電ドープ領域（１１２、１１２’、２１２、２１２’、３１２’’、３２６、３２６’、３２６’’、３３４、８１８、８１８’、８１８’’、９４０、１０６０、１１０９、１２１８）を形成し、
ｆ．少なくとも１つのアライメント特徴を吸収体ウェハ内に形成し、
ｇ．読み出しウェハのＣＭＯＳスタックを平坦化した後にキャリアウェハ（５２２、６３０、７２２）を接合し、
ｈ．読み出しウェハを薄葉化および平坦化し、
ｉ．読み出しウェハおよび吸収体ウェハの少なくとも１つのアライメント特徴を重ね、
ｊ．読み出しウェハと吸収体ウェハとの間の導電結合（１０８、１０８’、２０８、２０８’、３０８、３０８’、１３０４、１３０４’、１４０４、１５１２、１６０４、１７０４、１８０４）および微弱な導電結合（１２２、１２２’、２０９、２０９’、３０９、３０９’、３０９’’、１３０６、１３０６’、１４０６、１５１４、１６０６、１７０６、１８０６）からなるウェハ接合（１０８、１０８’、１２２、１２２’、２０８、２０８’、２０９、２０９’、２２２、２２２’、３０８、３０８’、３０８’’、３０９、３０９’、３０９’’、１３０４、１３０４’、１３０６、１３０６’、１４０４、１４０６、１５１２、１５１４、１６０４、１６０６、１７０４、１７０６、１８０４、１８０６）を形成し、
ｋ．キャリアウェハを一部または完全に除去する方法。
２４．特徴セット２３の方法であって、導電ウェハ接合の形成が共有導電結合（１０８、１０８’、２０８、２０８’、３０８、３０８’、３０８’’、１３０４、１３０４’、１４０４、１５１２、１６０４、１８０４）の形成からなり、読み出しウェハと吸収体ウェハとの間の微弱な導電結合の形成が、そのうちの少なくとも１つが高抵抗性または絶縁性の領域（１２０、１２０’、２２０、２２０’、２２６’、３２０、３２０’、３２０’’、５０８、６０５、７６２、８０８、８０８’、１０８０、１０９２、１１７６、１２０８）である領域間の結合の形成からなる方法。
２５．特徴セット２４の方法であって、吸収体ウェハを少なくとも１つの単結晶半導体材料から形成することが、Ｓｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、およびＣｄＺｎＴｅ合金からなる材料群から選ばれる少なくとも１つの材料からＸ線検出に適応された吸収体ウェハを形成することからなる方法。
２６．特徴セット２５の方法であって、吸収体ウェハの形成が単結晶基板上のエピタキシャル層の形成からなる方法。
２７．特徴セット２６の方法であって、単結晶基板上でのエピタキシャル層の形成がＳｉ、Ｇｅ、ＧａＡｓ、およびＩｎＳｂからなる基板の群から１つ選ばれる基板上でエピタキシャル層を形成することからなる方法。
２８．特徴セット２７の方法であって、エピタキシャル層の形成がｘの範囲５〜１５％のエピタキシャルＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅの層の形成からなる方法。
２９．特徴セット２７の方法であって、エピタキシャル層の形成がｘの範囲０．７≦ｘ≦０．９のエピタキシャルＳｉ１−ｘＧｅｘ層の形成からなる方法。
３０．特徴セット２８または２９の方法であって、エピタキシャル層が平坦化される方法。
３１．特徴セット２４の方法であって、吸収体ウェハを少なくとも１つの単結晶半導体材料から形成することが、赤外線検出に適応された吸収体ウェハをＳｉ、Ｇｅ、ＳｉＧｅ合金、ＳｉＧｅＳｎ合金、ＩｎＡｓ、ＩｎＧａＡｓ合金、ＩｎＳｂ、およびＨｇＣｄＴｅ合金からなる材料の群から選ばれる少なくとも１つの材料から形成することからなる方法。
３２．特徴セット３０の方法であって、吸収体ウェハの形成が、少なくとも１つのエピタキシャル層を単結晶基板上に形成することからなる方法。
３３．特徴セット３１の方法であって、少なくとも１つのエピタキシャル層を単結晶基板上に形成することが、エピタキシャル層をＳｉ、Ｇｅ、ＧａＡｓ、ＩｎＳｂ、ＣｄＴｅ、およびＣｄＺｎＴｅからなる基板群から１つ選ばれる１つの基板上に形成することからなる。。
３４．特徴セット３２の方法であって、少なくとも１つのエピタキシャル層の形成がＳｉＧｅ、ＳｉＧｅＳｎ、ＩｎＧａＡｓ、およびＨｇＣｄＴｅ合金の層からなる層の群から１つ選ばれた層である方法。
３５．特徴セット３３の方法であって、少なくとも１つのエピタキシャル層の形成が電荷増倍層の形成からなる方法。
３６．特徴セット２６〜３５の１つの方法であって、モノリシックＣＭＯＳ集積ピクセル検出器の構成が単結晶基板（９０８’、１１３４’）の除去を含む方法。
３７．特徴セット２３または３５の１つの方法であって、モノリシックＣＭＯＳ集積ピクセル検出器がさらに金属性バックコンタクト（１１６、１１６’、２１６、２１６’、３１６、３１６’、３１６’’、１２２６、１３０８、１５２２、１６２２、１７２２、１８２２）の形成を含む方法。
【００８７】
本発明の長所は、電磁吸収放射線の検出および撮像に適したモノリシックＣＭＯＳ集積ピクセルセンサを提供することにある。
【００８８】
本発明の別の長所は、電磁吸収放射線の検出および撮像に適したモノリシックピクセルセンサを提供することにあって、読み出し電子回路と単結晶吸収体とがＣＭＯＳ処理されたシリコンウェハの反対側に並置されるモノリシックピクセルセンサを提供することにある。
【００８９】
本発明のまた別の長所は、読み出しと吸収体ウェハの低温直接ウェハ接合によって構成され、電磁吸収放射線の検出および撮像に適したモノリシックＣＭＯＳ集積ピクセルセンサを提供することにある。
【００９０】
本発明の別の長所は、読み出し電子回路を備えたＣＭＯＳ処理されたウェハに薄型吸収体層を接合することで構成され、赤外線、可視光線、極紫外線、または軟Ｘ線の検出および撮像に適したモノリシックピクセルセンサを提供することにある。
【００９１】
本発明のまた別の長所は、読み出し電子回路を備えたＣＭＯＳ処理されたウェハを高Ｚ吸収体層に接合することで構成され、高エネルギーＸ線の検出および撮像に適したモノリシックピクセルセンサを提供することにある。
【００９２】
本発明の別の長所は、エネルギー分解されたＸ線の検出および撮像に適したモノリシックピクセルセンサを提供することにある。
【００９３】
本発明の別の長所は、単一光子の検出が可能なモノリシックピクセルセンサを提供することにある。
【００９４】
本発明のまた別の長所は、反対の導電型（すなわち反対の効果的なドープ型）の吸収体ウェハに共有結合された薄型読み出しウェハからなるモノリシックピクセル検出器の簡便な構成法を提供することにある。
【００９５】
本発明の別の長所は、接合インターフェース上またはその近くに存在する欠陥が検出器リークに影響しない共有結合ピクセルセンサを提供することにある。
【００９６】
本発明の多くの応用例が明記されている。当業者はネットワークが例えばインターネット、イントラネット、エクストラネット、ＷＡＮ、ＬＡＮ、ワイヤレスネットワーク、衛星通信などのあらゆるデータの交換を包含することを高く評価するものと思われる。さらに、ネットワークはインタラクティブテレビジョンネットワークといったその他の種類のネットワークとして実施される。ユーザはキーボード、マウス、キオスク、携帯情報端末、ハンドヘルドコンピュータ、携帯電話などのあらゆるインプットデバイスを介してシステムと対話する。さらに、システムは本件に記載の同様の機能を持つ商品、サービス、または情報の使用、販売、流通を意図したものである。
【００９７】
当業者には理解されるように、本発明はシステム、装置または方法として具現化することが可能である。
【００９８】
本発明の多様な態様によれば、本発明はブロック線図、装置、部品とモジュールに関して示すものである。さらに、システムは本件に記載の同様の機能を持つ商品、サービスまたは情報の使用、販売、流通を意図したものである。
【００９９】
本明細書および図面は制限的よりむしろ例証的に考慮されるべきであり、本件に記載のすべての修正が本発明の請求範囲内に包含されるよう意図される。したがって本発明の範囲は上記で詳述された単なる事例ではなく、（現存するか、後に補正または追加され、かつ法的に同等な）追加請求項によって決定されねばならない。すべての方法または処理に関する請求項で言及されるステップについて、特段の記載がない限り、あらゆる順序において実行され、請求項に記載の特定の順序に制限されるものではない。さらに、装置に関する請求項に記載の要素および／または部品について、本発明と実質的に同じ結果を生むために様々な順序で組み立てられるか機能的に構成される。したがって本発明は請求項に記載の明細書構成に限定されると解釈すべきではない。
【０１００】
本願で記載される便益、利点や解決法は、請求項の必須、重要または不可欠な特徴または要素であると考慮されるべきではない。
【０１０１】
本願で用いられる「からなる」、「から構成される」やその他の同様の言い回しは、要素の非限定的な一覧を表すために用いられ、その要素一覧から構成される本発明の工程、方法、物品、構成または装置は記載される要素のみを含むわけではなく、本明細書に記載されるその他の要素を含むことも可能である。また、「を含む」、「を含んでなる」または「本質的に含む」といった言い回しは、別段に指定のない限り、列挙される要素のみに発明の範囲を限定する意図で用いられるものではない。本発明の実施に用いられる上記された要素、材料または構造の組み合わせまたは改良は、本発明の一般原則から逸脱することなく、当業者によってその他の設計に変更または適応することも可能である。
【０１０２】
上記特許および記事は、特に記載がなく本件の開示に反しない限り、参照することで本件に組み込まれる。
【０１０３】
本発明のその他の特徴および実施形態は添付の請求項に記載される。
【０１０４】
さらに、本発明は、新規性、進歩性および産業上の利用性を具備すると考慮される本明細書、添付の請求項および／または図面において説明されたすべての特徴の可能なすべての組み合わせから構成されることを考慮されたい。
【０１０５】
著作権は出願人またはその譲受人が有するが、１つまたは複数の本請求項で定義される明示の第三者権利被許諾者が、残りの請求項で定義される本発明を当然に使用する実施権を有するわけではない。さらに、公または第三者に対し、明示あるいは言外の実施権は、本件の追加書類またはすべての包含コンピュータプログラムを含む本願に基づく二次的著作物を当然に準備するものではない。
【０１０６】
本発明の追加的特徴および機能はここに添付される請求項に記載される。当該請求項はそのすべてを参照によって本明細書に組み込まれ、提出された出願の一部として考慮されねばならない。
【０１０７】
上述された発明の実施形態において、さまざまな変更および改良を加えることが可能である。本発明の、特定の具体的な実施形態が開示および説明されたが、幅広い改良、変更および置換が上述の実施形態では考慮される。上記の説明には多くの特定事項が含まれるが、発明の範囲を限定するものとしてではなく、むしろ１つまたはその他の好適な実施形態の例示であると考慮されたい。場合によって、本発明のいくつかの特徴は、対応するほかの特徴を使用することなく用いられる。したがって、上述の説明は広義に解釈され、単なる実例または例示として理解され、本発明の精神および範囲は本出願で最終的に発行される請求項によってのみ限定されるべきである。
【０１０８】
以下の米国特許文献、外国特許文献およびその他の公開文書は参照により、本件に記載されたかのように本件に組み込まれ、依拠する。
米国特許文献
８，２３７，１２６  Ｂ２  ８／２０１２  ｖｏｎ  Ｋａｎｅｌ他
６２／２９５７２０  ２／２０１６  ｖｏｎ  Ｋａｎｅｌ
５，４３８，２１５  ８／１９９５  Ｔｉｈａｎｙｉ
その他の特許文献
ＥＰ０５７１１３５  Ａ２  １１／１９９３  Ｃｏｌｌｉｎｓ他
ＰＣＴ／ＩＢ２０１７／００１０３２  ８／２０１６  ｖｏｎ  Ｋａｎｅｌ
ＷＯ２０１６／０９７８５０  Ａ１  ６／２０１６  ｖｏｎ  Ｋａｎｅｌ
付加的な公開文書
medipix.web.cern.chdectris.ch
nist.gov/pml/data/ffast
canberra.com
irginiasemi.com/pdf/generalpropertiesSi62002.pdf
evgroup.com/en/products/bonding/integrated_bonding/evg_comond
R.C. Alig et al.,
“Scattering by ionization and phonon emission in semiconductors”, Physical
Review B 22, 5565-5582 (1980)
R.C. Alig,
“Scattering by ionization and phonon emission in semiconductors. II. Monte
Carlo calculations”, Physical Review B 27, 968-977 (1983)
S. Kasap et al.,
“Amorphous and polycrystalline photoconductors for direct conversion flat panel
X-ray image sensors”, Sensors 11, 5112 (2011)
G.W. Deptuch et
al., “Vertically integrated circuits at Fermilab”, IEEE Trans Nucl. Sci 57,
2178-2186 (2010)
T. Akatsu et al.,
“Dislocation structure in low-angle interfaces between bonded Si(001) wafers”,
J. Material Science 39, 3031-3039 (2004)
S. Bengtsson et
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of Applied Physics 66, 1231-1239 (1989)
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835-842 (1952)
C. Flotgen. et
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interfaces fabrication”, ECS Transactions 64, 103-110 (2014)
I.P. Ferain et
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layers”, J. Appl. Phys. 107, 054315 (2010)
M.C. Veale et al.,
“Chromium compensated gallium arsenide detectors for X-ray and γ-ray
spectroscopic imaging”, Nucl Instr. Meth. Phys. Res, A 752, 6-14 (2014)
S. Del Sordo et
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detectors for astrophysical and medical applications”, Sensors 2009, 9,
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C.V. Falub et al.,
“Scaling hereto-epitaxy from layers to three-dimensional crystals”, Science
335, 1330-1334 (2012)
F. Isa et al.,
“From plastic to elastic stress relaxation in highly mismatched SiGe/Si
Heterostructures”, Acta Materialia 114, 97-105 (2016)
F. Isa et al.,
“Enhancing elastic stress relaxation in SiGe/Si heterostructures by Si pillar
necking”, Appl. Phys. Lett. 109, 182112 (2016)
F. Zappa et al.,
“Principles and features of single-photon avalanche diode arrays”, Sensors and
Actuators A 140, 102-112 (2007)
【図１Ａ】
2020510308.tif 000003
【図１Ｂ】
2020510308.tif 000004
【図１Ｃ】
2020510308.tif 000005
【図２Ａ】
2020510308.tif 000006
【図２Ｂ】
2020510308.tif 000007
【図２Ｃ】
2020510308.tif 000008
【図２Ｄ】
2020510308.tif 000009
【図２Ｅ】
2020510308.tif 000010
【図２Ｆ】
2020510308.tif 000011
【図２Ｇ】
2020510308.tif 000012
【図３Ａ】
2020510308.tif 000013
【図３Ｂ】
2020510308.tif 000014
【図４】
2020510308.tif 000015
【図５】
2020510308.tif 000016
【図６】
2020510308.tif 000017
【図７Ａ】
2020510308.tif 000018
【図７Ｂ】
2020510308.tif 000019
【図７Ｃ】
2020510308.tif 000020
【図８】
2020510308.tif 000021
【図９】
2020510308.tif 000022
【図１０】
2020510308.tif 000023
【図１１】
2020510308.tif 000024
【図１２Ａ】
2020510308.tif 000025
【図１２Ｂ】
2020510308.tif 000026
【図１２Ｃ】
2020510308.tif 000027
【図１３】
2020510308.tif 000028
【図１４】
2020510308.tif 000029
【図１５】
2020510308.tif 000030
【図１６】
2020510308.tif 000031
【手続補正書】
【提出日】平成30年8月3日(2018.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電磁吸収放射線検出のため、背面照射のため構成されたモノリシックＣＭＯＳ集積ピクセル検出器であって、第１ドープ型のシリコンを材料とするシリコン読み出しウェハと、シリコン薄層で処理されるＣＭＯＳピクセル読み出し電子回路と、から構成され、前記読み出し電子回路と連通するピクセルサイズで離隔された集電体として作用する第２ドープ型の高導電ドープ領域を含み、
該読み出しウェハはウェハ接合によって、少なくとも１つの単結晶半導体材料を材料とする吸収体ウェハに接合され、また前記吸収体ウェハは高導電ドープ領域から構成され、
前記モノリシックＣＭＯＳ集積ピクセル検出器は、位置合わせされた状態で前記吸収体ウェハに接合された前記読み出しウェハから構成され、該ウェハ接合は、前記読み出しウェハと前記吸収体ウェハとの間の導電結合と、前記読み出しウェハと前記吸収体ウェハとの間の微弱な導電結合と、から構成され、前記微弱な導電結合は周辺画素を電気的に分離し、前記吸収体ウェハ内で発生する電荷に前記導電結合を横断させ、前記検出器の作動中に前記ピクセル読み出し電子回路による処理のために前記集電体によって受けられるようにするモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２】
前記読み出しウェハと前記吸収体ウェハとの間の前記導電結合が導電性共有半導体結合であって、前記読み出しウェハと前記吸収体ウェハとの間の前記微弱な導電結合が、少なくともその１つが高抵抗性または絶縁性の領域の結合であって、前記微弱な導電結合が前記導電性共有結合よりも、少なくとも１０３〜１０４倍、１０４〜１０６倍、および１０６〜１０８倍からなる倍の範囲の群から１つ選ばれる倍の高い抵抗率を有することを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項３】
前記シリコン薄層が、１０〜３０μｍ、５〜１０μｍ、および３〜５μｍからなる厚みの群から１つ選ばれる厚みを有することを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項４】
前記読み出しウェハの前記高導電ドープ領域と前記吸収体ウェハの前記高導電ドープ領域とが１×１０１８〜１×１０１９ｃｍ−３、１×１０１９〜１×１０２０ｃｍ−３、および１×１０２０〜５×１０２０ｃｍ−３からなるドープ範囲の群から１つ選ばれるドープ範囲を有することを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項５】
ウェハノッチ、ウェハフラット、およびアライメントマークからなる特徴の群から１つ選ばれるウェハアライメント特徴をさらに含むことを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項６】
Ｘ線検出に適応されたことを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項７】
前記ピクセルサイズが１００〜２００μｍ、５０〜１００μｍ、２０〜５０μｍ、および５〜２０μｍからなるピクセルサイズの群から１つ選ばれるサイズであることを特徴とする請求項６に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項８】
前記吸収体ウェハの少なくとも１つの単結晶半導体材料の材料がＳｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、およびＣｄＺｎＴｅ合金からなる材料の群から１つ選ばれることを特徴とする請求項７に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項９】
前記吸収体ウェハの前記少なくとも１つの単結晶半導体材料が単結晶基板上のエピタキシャル層から構成されるエピタキシャルウェハであることを特徴とする請求項８に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１０】
前記単結晶基板がＳｉ、Ｇｅ、ＧａＡｓ、およびＩｎＳｂからなる材料の群の１つを材料とする基板であることを特徴とする請求項９に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１１】
前記エピタキシャル層がｘの範囲５〜１５％のＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅ合金の層であることを特徴とする請求項１０に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１２】
前記エピタキシャル層がｘの範囲０．７≦ｘ≦０．９のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層であることを特徴とする請求項１０に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１３】
赤外線検出に適応されたことを特徴とする請求項１に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１４】
前記ピクセルサイズが２〜４０μｍの範囲内にあることを特徴とする請求項１３に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１５】
前記吸収体ウェハの前記少なくとも１つの単結晶半導体材料がＳｉ、Ｇｅ、ＳｉＧｅ合金、ＳｉＧｅＳｎ合金、ＩｎＡｓ、ＩｎＧａＡｓ合金、ＩｎＳｂ、およびＨｇＣｄＴｅ合金からなる材料の群の少なくとも１つであることを特徴とする請求項１４に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１６】
前記吸収体ウェハの前記少なくとも１つの単結晶半導体材料が、単結晶基板上の少なくとも１つのエピタキシャル層から構成されるエピタキシャルウェハであることを特徴とする請求項１５に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１７】
前記少なくとも１つのエピタキシャル層がＳｉＧｅ、ＳｉＧｅＳｎ、ＩｎＧａＡｓ、およびＨｇＣｄＴｅ合金の層であることを特徴とする請求項１６に記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１８】
前記吸収体ウェハが電荷倍増層から構成されることを特徴とする請求項１５〜１７の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項１９】
前記読み出しウェハの少なくとも１つのアライメント特徴が前記吸収体ウェハの少なくとも１つのアライメント特徴と重なり、前記２つのウェハの回転ミスアライメントを約０．１〜０．２度の範囲内に、横ずれを約２００〜４００μｍの範囲内に維持することを特徴とする請求項１〜１８の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２０】
前記読み出しウェハの少なくとも１つのアライメント特徴が前記吸収体ウェハの少なくとも１つのアライメント特徴と重なり、２００ｍｍウェハの回転ミスアライメントを約（２〜５）×１０−４度の範囲内に、横方向ミスアライメントを約０．５〜１μｍの範囲内に維持することを特徴とする請求項１〜１８の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２１】
前記第２ドープ型が前記第１ドープ型と反対のドープ型であることを特徴とする請求項１〜２０の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２２】
前記第２ドープ型が前記第１ドープ型と同じドープ型であることを特徴とする請求項１〜２０の１つに記載のモノリシックＣＭＯＳ集積ピクセル検出器。
【請求項２３】
電磁吸収放射線検出のためのモノリシックＣＭＯＳ集積ピクセル検出器を構成する方法であって、
ａ．シリコン読み出しウェハをＣＭＯＳ処理することでピクセル読み出し電子回路を提供し、
ｂ．集電体として作用し、前記ピクセル読み出し電子回路と連通するピクセルサイズで離隔された前記読み出しウェハ内に高導電領域を形成し、
ｃ．少なくとも１つのアライメント特徴を前記読み出しウェハ内に形成し、
ｄ．少なくとも１つの単結晶半導体材料から吸収体ウェハを形成し、
ｅ．前記吸収体ウェハ内に高導電ドープ領域を形成し、
ｆ．少なくとも１つのアライメント特徴を前記吸収体ウェハ内に形成し、
ｇ．前記読み出しウェハのＣＭＯＳスタックを平坦化した後にキャリアウェハを接合し、
ｈ．前記読み出しウェハを薄葉化および平坦化し、
ｉ．前記読み出しウェハおよび前記吸収体ウェハの前記少なくとも１つのアライメント特徴を重ね、
ｊ．前記読み出しウェハと前記吸収体ウェハとの間の導電結合および微弱な導電結合からなる共有ウェハ接合を形成し、
ｋ．前記キャリアウェハを一部または完全に除去する方法。
【請求項２４】
前記導電ウェハ接合の形成が共有導電結合の形成からなり、前記読み出しウェハと前記吸収体ウェハとの間の微弱な導電結合の形成が、そのうちの少なくとも１つが高抵抗性または絶縁性の領域である領域間の結合の形成からなることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記吸収体ウェハを少なくとも１つの単結晶半導体材料から形成することが、Ｓｉ、Ｇｅ、ダイヤモンド、ＳｉＣ、ＧａＡｓ、ＣｄＴｅ、およびＣｄＺｎＴｅ合金からなる材料群から選ばれる少なくとも１つの材料からＸ線検出に適応された前記吸収体ウェハを形成することからなることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記吸収体ウェハの形成が単結晶基板上のエピタキシャル層の形成からなることを特徴とする請求項２５に記載の方法。
【請求項２７】
単結晶基板上での前記エピタキシャル層の形成がＳｉ、Ｇｅ、ＧａＡｓ、およびＩｎＳｂからなる基板の群から１つ選ばれる基板上で前記エピタキシャル層を形成することからなることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記エピタキシャル層の形成がｘの範囲５〜１５％のエピタキシャルＣｄＴｅまたはＣｄ１−ｘＺｎｘＴｅの層の形成からなることを特徴とする請求項２７に記載の方法。
【請求項２９】
前記エピタキシャル層の形成がｘの範囲０．７≦ｘ≦０．９のエピタキシャルＳｉ１−ｘＧｅｘ層の形成からなることを特徴とする請求項２７に記載の方法。
【請求項３０】
前記エピタキシャル層が平坦化されることを特徴とする請求項２８または２９に記載の方法。
【請求項３１】
前記吸収体ウェハを前記少なくとも１つの単結晶半導体材料から形成することが、赤外線検出に適応された前記吸収体ウェハをＳｉ、Ｇｅ、ＳｉＧｅ合金、ＳｉＧｅＳｎ合金、ＩｎＡｓ、ＩｎＧａＡｓ合金、ＩｎＳｂ、およびＨｇＣｄＴｅ合金からなる材料の群から選ばれる少なくとも１つの材料から形成することからなることを特徴とする請求項２４に記載の方法。
【請求項３２】
前記吸収体ウェハの形成が、少なくとも１つのエピタキシャル層を単結晶基板上に形成することからなることを特徴とする請求項３０に記載の方法。
【請求項３３】
前記少なくとも１つのエピタキシャル層を単結晶基板上に形成することが、前記エピタキシャル層をＳｉ、Ｇｅ、ＧａＡｓ、ＩｎＳｂ、ＣｄＴｅ、およびＣｄＺｎＴｅからなる基板群から１つ選ばれる１つの基板上に形成することからなることを特徴とする請求項３１に記載の方法。
【請求項３４】
前記少なくとも１つのエピタキシャル層の形成がＳｉＧｅ、ＳｉＧｅＳｎ、ＩｎＧａＡｓ、およびＨｇＣｄＴｅ合金の層からなる層の群から１つ選ばれた層であることを特徴とする請求項３２に記載の方法。
【請求項３５】
前記少なくとも１つのエピタキシャル層の形成が電荷倍増層の形成からなることを特徴とする請求項３３に記載の方法。
【請求項３６】
前記モノリシックＣＭＯＳ集積ピクセル検出器の構成が前記単結晶基板の除去を含むことを特徴とする請求項２６〜３５の１つに記載の方法。
【請求項３７】
前記モノリシックＣＭＯＳ集積ピクセル検出器がさらに金属性バックコンタクトの形成を含むことを特徴とする請求項２３または３５に記載の方法。
【国際調査報告】
2020510308.tif 000032
2020510308.tif 000033