(57)【要約】基準信号と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）の出力信号とを同期する回路のためのシステム、方法および装置を開示する。この方法は、ＰＬＬに接続されたクロック検出回路によって、ＰＬＬの基準信号が存在するか失われているかを表すクロック検出信号を継続的に生成することを含む。この方法は、基準信号が存在するとき、ＰＬＬに接続されたループサンプラ回路によって、ＰＬＬのループフィルタからの電圧を継続的にサンプリングし、蓄えることをさらに含む。また、この方法は、基準信号が失われていることをクロック検出信号が表すとき、ＰＬＬのチャージポンプをハイインピーダンス状態に構成し、その結果、チャージポンプを無効化することを含む。さらに、この方法は、基準信号が失われているとき、ＰＬＬの出力信号の周波数を維持するために、電圧をＰＬＬに供給することを含む。【選択図】図１
2020537400.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）の出力信号を基準信号と同期することと、
前記基準信号の状態を検出し、対応するクロック検出信号を生成することと、
前記基準信号が存在する間、前記ＰＬＬの制御電圧をサンプリングして蓄えることと、
前記基準信号が失われていることを前記クロック検出信号が表すとき、蓄えた前記制御電圧を前記ＰＬＬに供給して前記出力信号を安定化させることと、
を含む
方法。
【請求項２】
請求項１に記載の方法において、
前記ＰＬＬは、ループフィルタキャパシタを備えるループフィルタ回路を備え、
前記ＰＬＬの制御電圧をサンプリングして蓄えることは、前記ループフィルタキャパシタからの制御電圧をサンプリングし、サンプリングした前記制御電圧をループサンプラ回路の第１キャパシタに蓄えることをさらに含み、
蓄えた前記制御電圧を前記ＰＬＬに供給することは、前記ループフィルタキャパシタを前記ループサンプラ回路の前記第１キャパシタに結合することをさらに含む、
方法。
【請求項３】
請求項１に記載の方法において、
前記ＰＬＬは、ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）と、前記制御電圧を前記ＶＣＯの入力に供給する動作が可能なループフィルタ回路とを備え、
前記ＰＬＬの前記制御電圧をサンプリングして蓄えることは、前記ループフィルタ回路の出力からの前記制御電圧をサンプリングし、サンプリングした前記制御電圧をループサンプラ回路の第２キャパシタに蓄えることをさらに含み、
前記制御電圧を前記ＰＬＬに供給することは、前記ループサンプラ回路の前記第２キャパシタを前記ＶＣＯの前記入力に結合することをさらに含む、
方法。
【請求項４】
請求項３に記載の方法において、
前記ループフィルタ回路はループフィルタキャパシタを備え、
前記ＰＬＬの前記制御電圧をサンプリングして蓄えることは、前記ループフィルタキャパシタからのループフィルタキャパシタ電圧をサンプリングし、サンプリングしたループフィルタキャパシタ電圧を前記ループサンプラ回路の第１キャパシタに蓄えることをさらに含み、
前記制御電圧を前記ＰＬＬに供給することは、前記ループフィルタキャパシタを前記ループサンプラ回路の前記第１キャパシタに結合することをさらに含む、
方法。
【請求項５】
請求項４に記載の方法において、
前記ＰＬＬの出力信号を前記基準信号と同期することは、前記基準信号と前記出力信号の立ち上がりエッジを揃えることをさらに含み、
前記基準信号が存在する間に前記ＰＬＬの制御電圧をサンプリングして蓄えることは、前記基準信号をパルス生成回路において受信し、前記基準信号の立ち下がりエッジと揃ったサンプリングパルスを生成することをさらに含む
方法。
【請求項６】
請求項５に記載の方法において、
前記ループサンプラ回路は、前記サンプリングパルスを受信するように結合されたサンプリングスイッチをさらに備え、
前記方法は、前記サンプリングスイッチの連続的に開閉して前記ＰＬＬからの制御電圧をサンプリングすることをさらに含み、
前記制御電圧を、前記サンプリングスイッチが閉じているときにサンプリングする
方法。
【請求項７】
請求項１に記載の方法において、
前記基準信号の状態を検出し、対応するクロック検出信号を生成することは、
前記基準信号を、前記基準信号の存在を表すクロック検出信号を出力する動作が可能なクロック検出回路への入力として受信することと、
所定の時間において、前記クロック検出回路の前記入力における前記基準信号の不在を検出し、前記基準信号が失われていることを表す前記対応するクロック検出信号を出力することと、
をさらに含む
方法。
【請求項８】
請求項７に記載の方法において、
前記基準信号が失われていることを前記クロック検出信号が表すときに、蓄えられた制御電圧を前記ＰＬＬに供給して前記出力信号を安定化させることは、
ループサンプラ回路のスイッチを前記クロック検出信号で制御すること
をさらに含み、
前記スイッチを、前記対応するクロック検出信号が存在するときに開き、
前記スイッチを、前記対応するクロック検出信号が失われているときに閉じる、
方法。
【請求項９】
請求項８に記載の方法において、
前記制御電圧を、前記ＰＬＬに、前記ループサンプラ回路の電圧バッファを介して供給する
方法。
【請求項１０】
請求項７に記載の方法において、
前記ＰＬＬは、前記クロック検出回路に結合されて前記クロック検出信号を受信するチャージポンプを備え、
前記クロック検出信号が、前記基準信号が失われていることを表すときに、前記チャージポンプを無効化すること
をさらに含む
方法。
【請求項１１】
基準信号と出力信号を同期する動作が可能なＰＬＬと、
前記基準信号を受信するために結合され、前記ＰＬＬの前記基準信号が存在するか失われているかを表すクロック検出信号を生成する動作が可能なクロック検出回路と、
前記ＰＬＬに接続されたループサンプラ回路と、
を備え、
前記ループサンプラ回路は、前記基準信号が存在するときに、前記ＰＬＬのループフィルタからの制御電圧をサンプリングして蓄える動作が可能であり、
前記基準信号が失われているときに、前記蓄えられた電圧は、前記基準信号が存在するまで、前記ＰＬＬの出力信号を安定化させるためにＰＬＬに供給される、
システム。
【請求項１２】
請求項１１に記載のシステムにおいて、
前記基準信号が存在するとき、前記電圧は、前記ループフィルタのキャパシタからサンプリングされ、前記ループサンプラ回路の第１キャパシタに蓄えられ、
前記基準信号が失われていることを前記クロック検出信号が表すとき、前記電圧は前記ループフィルタに供給される、
システム。
【請求項１３】
請求項１１に記載のシステムにおいて、
前記基準信号が存在するとき、前記電圧は、前記ループフィルタの出力からサンプリングされ、前記ループサンプラ回路の第２キャパシタに蓄えられ、
前記基準信号が失われているとき、前記電圧は前記ＰＬＬのＶＣＯの入力に供給される、
システム。
【請求項１４】
請求項１３に記載のシステムにおいて、
前記基準信号が存在するとき、第２電圧は、前記ループフィルタのキャパシタからサンプリングされ、前記ループサンプラ回路の第１キャパシタに蓄えられ、
前記基準信号が失われていることを前記クロック検出信号が表すとき、前記第２電圧は前記ループフィルタに供給される、
システム。
【請求項１５】
請求項１１に記載のシステムにおいて、
前記ループサンプラ回路のパルス生成回路は、前記電圧をサンプリングするためのサンプリング周期を表すパルスを生成するために、前記基準信号を受信し、前記基準信号をサンプリングする動作が可能である、
システム。
【請求項１６】
請求項１５に記載のシステムにおいて、
前記パルス生成回路は、前記基準信号の立ち下がりエッジをサンプリングする動作が可能であり、
前記ＰＬＬの位相周波数検出器は、前記基準信号と、前記ＰＬＬのフィードバック信号との立ち上がりエッジの位相を揃える動作が可能である、
システム。
【請求項１７】
請求項１５に記載のシステムにおいて、
前記ループサンプラ回路のスイッチは、前記パルスに応じて連続的に開閉することによって前記電圧をサンプリングする動作が可能である、
システム。
【請求項１８】
請求項１１に記載のシステムにおいて、
前記電圧は、前記ループサンプラ回路のキャパシタに蓄えられる、
システム。
【請求項１９】
請求項１１に記載のシステムにおいて、
前記クロック検出回路は、基準信号を継続的に検出する動作が可能であり、
前記クロック検出回路が前記基準信号を検出しなくなって所定の時間が過ぎた後、前記クロック検出回路は、前記基準信号が失われたことを表すクロック検出信号を生成する動作が可能である、
システム。
【請求項２０】
請求項１１に記載のシステムにおいて、
前記ＰＬＬは、前記クロック検出信号を受信するために配置されたチャージポンプをさらに備え、
前記基準信号が存在することを前記クロック検出信号が表すとき、前記チャージポンプは動作が可能であり、
前記基準信号が失われていることを前記クロック検出信号が表すとき、前記チャージポンプは無効化される、
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、１つまたは複数の実施の形態にしたがって、概してＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）に係り、より詳細には、例えば、安定したクロック信号を生成するためのシステムおよび方法に係る。
【背景技術】
【０００２】
ＰＬＬは、多種多様の電子機器で使用されている。動作中、ＰＬＬは、基準クロックと位相がロックされた（つまり、同期した）出力クロック信号を生成する。ＰＬＬが基準クロックを失った場合、ＰＬＬの、基準信号をトラッキングする出力クロック信号の周波数は、ゼロ（０）Ｈｚ（Ｈｅｒｔｚ：ヘルツ）または別の低い周波数に減少し得る。多くのアプリケーションにおいて、たとえ基準クロック信号が失われている間も、ＰＬＬは安定した出力クロック信号を生成することが望ましい。したがって、基準クロック信号が予期せず失われている間にＰＬＬの出力クロック信号の安定性を向上することに、継続的な必要性がある。
【発明の概要】
【０００３】
本開示は、基準クロック信号が中断されているまたは失われている間にＰＬＬ出力クロック信号の安定性を向上するための方法とシステムを提供する。１つまたは複数の実施の形態において、方法は、ＰＬＬに入力される基準クロック信号が存在しているか失われているかを表すクロック検出信号を、ＰＬＬに接続されたクロック検出回路によって継続的に生成すること含む。この方法は、基準クロック信号が存在している間、ＰＬＬに接続されたループサンプラ回路によって、ＰＬＬのループフィルタからの制御電圧を継続的にサンプリングし、蓄えることさらに含む。基準クロック信号が失われているとき、この方法は、ＰＬＬの出力信号を安定化させるために、蓄えられた制御電圧をＰＬＬに供給することを含む。１つまたは複数の実施の形態において、ＰＬＬはチャージポンプを含み、この方法は、基準信号が失われていることをクロック検出信号が表すとき、このチャージポンプをハイインピーダンス状態に構成することなどによって、このチャージポンプを無効化することを含む。
【０００４】
１つまたは複数の実施の形態において、基準信号が存在するとき、この電圧はループフィルタのキャパシタからサンプリングされてループサンプラ回路の第１キャパシタに蓄えられ、基準信号が失われていることをクロック検出信号が表すとき、この電圧はループフィルタに提供される。
【０００５】
１つまたは複数の実施の形態において、基準信号が存在するとき、この電圧はループフィルタの出力からサンプリングされてループサンプラ回路の第２キャパシタに蓄えられ、基準信号が失われているとき、この電圧はＰＬＬのＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の入力に供給される。１つまたは複数の実施の形態において、基準信号が存在するとき、第２電圧はループフィルタのキャパシタからサンプリングされてループサンプラ回路の第１キャパシタに蓄えられ、基準信号が失われていることをクロック検出信号が表すとき、第２電圧はループフィルタに供給される。
【０００６】
１つまたは複数の実施の形態において、この方法は、ループサンプラ回路のパルス生成回路によって基準信号を受信し電圧のサンプリングのためのサンプリング周期を表すパルスを生成することをさらに含む。少なくとも１つの実施の形態において、パルス生成回路は基準信号の立ち下がりエッジをサンプリングし、ＰＬＬの位相周波数検出器は、基準信号と、ＰＬＬのフィードバック信号との立ち上がりエッジの位相を揃える。パルスは、ループサンプラ回路のキャパシタに蓄えられた電圧をサンプリングするためにループサンプラ回路のスイッチを連続的に開閉する。
【０００７】
少なくとも１の実施の形態において、この方法は、クロック検出回路によって、基準信号を継続的に検出することと、基準信号を検出せずに所定の時間が過ぎた後、クロック検出回路によって、基準信号が失われていることを表すクロック検出信号を生成することとをさらに含む。１つまたは複数の実施の形態において、電圧は、ＰＬＬに、ループサンプラ回路の電圧バッファを介して供給される。
【０００８】
１つまたは複数の実施の形態において、システムは、基準信号と出力信号を同期する動作が可能なＰＬＬと、クロック検出回路と、ループサンプラ回路とを備える。クロック検出回路は、ＰＬＬに接続されており、ＰＬＬの検出信号が存在するか失われているかを表すクロック検出信号を生成する動作が可能である。ループサンプラ回路は、ＰＬＬとクロック検出回路に接続されており、基準信号が存在するとき、ＰＬＬのループフィルタからの電圧をサンプリングし、蓄える動作が可能である。１つまたは複数の実施の形態において、基準信号が失われているとき、ＰＬＬのチャージポンプは無効化され、安定したＰＬＬ出力信号を維持するために、蓄えられた電圧はＰＬＬに供給される。
【０００９】
本開示の範囲は、参照によりこのセクションに組み込まれる請求項によって定義される。本開示のより完全な理解は、そのさらなる利点の実現とともに、以降の１つまたは複数の実施の形態の詳細な説明を考慮することによって、当業者にもたらされる。添付の図面を、まずは簡単に説明してから、参照する。
【図面の簡単な説明】
【００１０】
本開示の態様とそれらの利点は、以下の図面と以下の詳細な説明を参照することにより、よりよく理解される。１つまたは複数の図に示される同様の要素を識別するために同様の参照番号が使用され、その表示が本開示の実施の形態の例示を目的としており、その限定を目的とはしていないことを理解されたい。図面の構成要素は必ずしも縮尺どおりではなく、代わりに、本開示の原理を明確に示すことに重点が置かれている。
【００１１】
【図１】図１は、本開示の１つまたは複数の実施の形態による、ＰＬＬとクロック復元回路の第１例を示す図である。
【００１２】
【図２】図２は、本開示の１つまたは複数の実施の形態による、ＰＬＬとクロック復元回路の第２例を示す図である。
【００１３】
【図３】図３は、本開示の１つまたは複数の実施の形態による、パルス生成回路の一例を示す図である。
【００１４】
【図４】図４は、本開示の１つまたは複数の実施の形態による、図１のＰＬＬとクロック復元回路の動作の一例を示すフローチャートである。
【００１５】
【図５】図５は、本開示の１つまたは複数の実施の形態による、図２のＰＬＬとクロック復元回路の動作の一例を示すフローチャートである。
【００１６】
【図６】図６は、本開示の１つまたは複数の実施の形態による、様々なＰＬＬとクロック復元回路の動作中に測定した制御電圧の一例を示すグラフである。
【００１７】
【図７】図７は、本開示の１つまたは複数の実施の形態による、基準クロック信号が失われたことへの様々なＰＬＬとクロック復元回路による応答の一例を示すグラフである。
【００１８】
【図８】図８は、本開示の１つまたは複数の実施の形態による、ＰＬＬとクロック復元回路の音声処理装置への実装の一例を示す図である。
【発明を実施するための形態】
【００１９】
基準クロック入力が予期せず失われている間にＰＰＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）の安定性を向上するためのシステムと方法をここに開示する。様々な実施の形態において、本開示のシステムと方法は、ＰＬＬが、基準クロックが予期せずに失われる事態が発生しても、安定した出力を維持するために適切に応答することを可能とする。
【００２０】
ＰＬＬは、１つまたは複数の高周波マスタークロック信号を生成するために、様々なシステム（例えば、ＶＬＳＩ（Ｖｅｒｙ−Ｌａｒｇｅ−Ｓｃａｌｅ−Ｉｎｔｅｇｒａｔｉｏｎ：超大規模集積回路）チップ）で使用される。様々な実施の形態において、ＰＬＬは、基準クロック信号を受信し、より高い周波数の出力クロック信号のような１つまたは複数の出力信号を生成する。ＰＬＬへの基準クロック信号の入力は、外部のクロックソースによって、警告無しに停止され再開される場合があり、このことは１つまたは複数のシステムコンポーネントの動作に悪影響を及ぼす場合がある。ＰＬＬに入力される基準クロック信号が失われているとき、ＰＬＬが出力する、基準クロック信号をトラッキングするクロック信号も、出力の周波数がゼロ（０）Ｈｚ（Ｈｅｒｔｚ：ヘルツ）または他の低い周波数に低減するため失われる。ここで開示するシステムと方法は、基準クロック信号が失われている間、ＰＬＬが適切に応答し、安定した出力信号を維持することを可能にする。
【００２１】
本開示の様々な実施の形態において、ＰＬＬとクロック復元回路は、ＰＬＬと、クロック検出回路と、ループサンプラ回路とを含む。ＰＬＬの動作中、ループサンプラ回路はＰＬＬの制御電圧をサンプリングし、蓄える。基準クロックが失われているとき、本開示の回路は、基準クロック信号が戻るまで比較的安定した出力周波数を維持するために、蓄えられた制御電圧を利用する。
【００２２】
図１は、本開示の１つまたは複数の実施の形態による、ＰＬＬとクロック復元回路１００の第１例を示す図である。図示された実施の形態において、ＰＬＬとクロック復元回路１００は、ＰＬＬ  １０２と、クロック検出回路１１０と、ループサンプラ回路１８０とを含む。ＰＬＬ  １０２は、位相検出器１３０と、チャージポンプ１４０と、ループフィルタ１５０（例えば、ループフィルタ回路）と、ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）１６０と、分周期１６４とを含む。位相検出器１３０は基準クロック１０４に結合されており、基準クロック１０４は基準信号１０６を供給して位相検出器１３０に入力する。位相検出器１３０は、また、フィードバック信号１６６を受信するように配置されている。１つまたは複数の実施の形態において、ＶＣＯ  １６０は出力信号１６２を生成し、出力信号１６２は分周期１６４に入力されてフィードバック信号１６６が生成される。一実施の形態において、分周期１６４はＮで除算するカウンタであり、出力信号１６２の周波数を数Ｎで除算してフィードバック信号１６６を生成する。例えば、もし出力信号１６２の周波数が１６０ＭＨｚ（ＭｅｇａＨｅｒｔｚ：メガヘルツ）であり、Ｎで除算するカウンタのＮが１６に等しければ、その場合、フィードバック信号１６６の周波数は１０ＭＨｚになる。
【００２３】
一実施の形態において、位相検出器１３０は、基準信号１０６とフィードバック信号１６６の位相と周波数を比較し、基準信号１０６の位相と周波数に同期した位相と周波数を有するようにフィードバック信号１６６を調整するための制御信号を出力する動作が可能な位相周波数検出器である。例えば、様々な実施の形態において、位相検出器１３０は、フィードバック信号１６６を調整するための制御信号を生成することによって、基準信号１０６とフィードバック信号１６６の立ち上がりエッジの位相を揃える。
【００２４】
位相検出器１３０が生成した制御信号は、チャージポンプ１４０に出力される。様々な実施の形態において、位相検出器１３０は「アップ」電圧信号１３１を生成し、「アップ」電圧信号１３１は、チャージポンプ１４０に入力され、ループフィルタ１５０を通過してＶＣＯ  １６０の電圧と周波数を上昇させる。また、位相検出器１３０は「ダウン」電圧信号１３２を生成し、「ダウン」電圧信号１３２は、チャージポンプ１４０に入力され、ループフィルタ１５０を通過し、ＶＣＯ  １６０の電圧と周波数を下降させる。ＶＣＯ  １６０は出力信号１６２を生成し、出力信号１６２はＰＬＬ出力クロック信号１７０として１つまたは複数の電子部品（図示せず）に供給されてもよい。
【００２５】
ＰＬＬ  １０２は、出力信号１６２の位相と周波数を基準信号１０６の位相と周波数にロックするフィードバックループとして動作する。基準信号１０６が失われているとき（例えば、もし基準クロック１０４が動作していなければ）、基準信号１０６が戻るまで、ＰＬＬ  １０２の出力信号１６２は、位相検出器１３０への基準入力に残っている値に向けて調整される。この値は、０Ｈｚの周波数（または他の低い値の周波数）を有し得る。ここに開示する様々な実施の形態において、クロック検出回路１１０とループサンプラ回路１８０は、たとえ基準クロック信号１０６が失われている期間であっても、ＰＬＬ  １０２からの一貫性のある出力信号１６２を生成するように動作する。
【００２６】
クロック検出回路１１０は、基準信号１０６が存在するか失われているかを検出して対応するクロック検出信号１１２を出力する動作が可能である。図示された実施の形態において、クロック検出回路１１０は、基準クロック１０４に結合されており、位相検出器１３０に入力される基準信号１０６を受信する。クロック検出回路１１０は、基準信号１０６の存在または不在を検出し、対応するクロック検出信号（ｃｌｋ＿ｄｅｔｅｃｔ）１１２を出力する。一実施の形態において、クロック検出信号１１２はフラグであり、基準クロック信号１０６がクロック検出回路１１０によって検出された場合には１に設定され、基準クロック信号１０６が失われているとクロック検出回路１１０によって検出された場合には０に設定される。クロック検出回路１１０の出力は、ＰＬＬ１０２のチャージポンプ１４０と、ループサンプラ回路１８０のバッファスイッチ１９２とに結合されており、チャージポンプ１４０とバッファスイッチ１９２は、クロック検出信号１１２に応答して動作可能である。
【００２７】
ループサンプラ回路１８０は、ＰＬＬ  １０２からの制御電圧をサンプリングし、サンプリングした電圧をＰＬＬ  １０２に提供して、基準信号１０６が失われているときＶＣＯ  １６０を駆動する動作が可能である。図示した実施の形態において、ループサンプラ回路１８０は、パルス生成器１８２と、制御電圧スイッチ１８６（ここではサンプリングスイッチとも呼ぶ）と、グランドに接続された制御電圧キャパシタ１８８と、制御電圧バッファ１９０（例えば、バッファ増幅器）と、バッファスイッチ１９２とを含む。バッファスイッチ１９２は、制御電圧バッファ１９０とループフィルタ１５０のキャパシタ（Ｃ）の間に結合されており、クロック検出信号１１２によって制御されている。様々な実施の形態において、バッファスイッチは基準信号の検出された状態に基づいて制御され、クロック検出信号が１に設定されている（基準信号１０６が存在すると判定されている）ときバッファスイッチは開かれ、クロック検出信号が０に設定されている（基準信号１０６が失われていると判定されている）ときバッファスイッチは閉じられる。
【００２８】
パルス生成器１８２は、ＰＬＬ  １０２に結合されており、基準信号１０６を入力に受信する。動作中のパルス生成器１８２は、基準信号１０６を入力として用いて、制御電圧スイッチ１８６を制御するためのサンプリングパルス１８４（ｓａｍｐ＿ｃｌｋ）を生成する。制御電圧スイッチ１８６は、ループフィルタキャパシタ（Ｃ）と、ループサンプラ回路１８０の制御電圧キャパシタ１８８との間に結合されており、サンプリングパルス１８４によって連続的に開閉される。制御電圧スイッチ１８６が閉じられているとき、ループフィルタ１５０のキャパシタ（Ｃ）からの制御電圧（ｖｃａｐ）は、サンプリングされて制御電圧キャパシタ１８８に蓄えられる。
【００２９】
様々な実施の形態において、パルス生成器１８２は、基準信号１０６の立ち下がりエッジから、幅が狭いサンプリングパルスを生成する。前述のとおり、図示された実施の形態の位相検出器１３０は、基準信号１０６とフィードバック信号１６６の立ち上がりエッジの位相を揃える動作が可能である。したがって、これらの実施の形態において、ＰＬＬ  １０２の動作への妨害を制限するために、制御電圧（ｖｃａｐ）は基準信号１０６の立ち下がりエッジでサンプリングされる。
【００３０】
ＰＬＬとクロック復元回路１００が動作する間、基準クロック１０４からの基準信号１０６はクロック検出回路１１０とパルス生成器１８２に入力される。基準信号１０６が存在するとき、クロック検出回路１１０はクロック検出信号１１２をクロック信号１０６が存在することを表すよう（例えば、ｃｌｋ＿ｄｅｔｅｃｔ＝１）に設定する。クロック検出信号１１２は、チャージポンプ１４０とバッファスイッチ１９２に出力される。チャージポンプ１４０は、クロック検出信号１１２を受信し、基準信号１０６が存在しているとクロック検出信号１１２が表している間、動作可能な状態を維持する。バッファスイッチ１９２は、クロック検出信号１１２によって制御され、基準信号１０６が存在しているとクロック検出信号１１２が表している間、開いた状態を維持する。したがって、基準信号１０６が存在している間、ＰＬＬ  １０２は基準信号１０６の位相と周波数と同期された位相と周波数を有するＰＬＬ出力クロック信号１７０を生成するように動作し、ループサンプラ回路１８０はループフィルタ１５０のキャパシタ（Ｃ）からの制御電圧（ｖｃａｐ）を基準信号１０６の立ち下がりエッジでサンプリングする。
【００３１】
基準信号１０６が失われると（例えば、基準クロック１０４が動作しないと）、クロック検出回路１１０は、基準信号１０６が失われていること表すよう（例えば、ｃｌｋ＿ｄｅｔｅｃｔ＝０）にクロック検出信号１１２を変更する。様々な実施の形態において、所定の時間にわたってクロック検出回路１１０において基準信号１０６が検出されなければ、クロック検出回路１１０は基準信号１０６が失われていると判定する動作が可能である。これらの実施の形態において、この「遅延期間」は、偽の「信号消失」トリガ（例えば、アクティブな信号のジッタによるもの）を最小化するために、そして他のシステム要求に応じて、短い期間に設定されてもよい。一実施の形態において、基準信号１０６がクロック検出回路１１０によって検出されたとき、クロック検出回路１１０はクロック検出信号を遅延なく「１」に変更する動作が可能である。
【００３２】
基準信号１０６は失われているとクロック検出回路１１０が判定するとき、チャージポンプ１４０はｃｌｋ＿ｄｅｔｅｃｔ信号１１２によって無効化される。例えば、１つまたは複数の実施の形態において、チャージポンプ１４０は、ｃｌｋ＿ｄｅｔｅｃｔ信号１１２が１に設定されていると動作可能であり、０に設定されてチャージポンプ１４０を無効化するｃｌｋ＿ｄｅｔｅｃｔ信号１１２を受信するとハイインピーダンス（Ｈｉ−Ｚ）状態に入る。
【００３３】
クロック検出信号１１２はループサンプラ回路１８０にも提供されてバッファスイッチ１９２を制御する。ｃｌｋ＿ｄｅｔｅｃｔ信号１１２が１に設定され、基準信号１０６が存在することを表しているとき、バッファスイッチ１９２の解放状態が維持される。ｃｌｋ＿ｄｅｔｅｃｔ信号１１２が０に設定され、基準信号１０６が失われていることを表しているとき、バッファスイッチ１９２は閉じ、制御電圧キャパシタ１８８と制御電圧バッファ１９０をループフィルタ１５０のキャパシタ（Ｃ）に結合する。基準信号１０６が失われているため、パルス生成器１８２は入力信号をもはや受信せず、制御電圧スイッチ１８６を駆動するためのサンプリングパルス１８４をもはや生成しない。結果として、制御電圧スイッチ１８６は開いたまま保たれ、制御電圧（ｖｃａｐ）のサンプリングは停止する。制御電圧キャパシタ１８８に蓄えられた制御電圧（ｖｃａｐ）は（制御電圧バッファ１９０とバッファスイッチ１９２を経由して）ループフィルタ１５０に結合されてキャパシタ（Ｃ）を最後にサンプリングされた制御電圧まで充電する。結果として、キャパシタ（Ｃ）はＶＣＯ  １６０を駆動する動作が可能であり、それによって、たとえ基準信号１０６が失われていても出力信号１６２を比較的安定に維持させられる。基準信号１０６が戻るとき、パルス生成器１８２はサンプリングクロック信号２８４を生成し、スイッチ２８６と２９４を経由してサンプリングは継続する。
【００３４】
様々な実施の形態において、ＰＬＬとクロック復元回路１００は、２またはより多くの動作モードを構成可能である。例えば、ＰＬＬとクロック復元回路１００は、クロック検出回路１１０を無効化する（例えば、たとえ基準クロック信号が失われていても「１」を出力するようにクロック検出信号１１２を設定する）ことによって、また、任意に、パルス生成器１８２を無効化することで制御電圧スイッチ１８６と制御電圧キャパシタ１８８によるサンプリングを無効化することによって、標準ＰＬＬモードで動作してもよい。
【００３５】
図２は、本開示の１つまたは複数の実施の形態による、ＰＬＬとクロック復元回路２００の第２例を示す図である。図示されるように、ＰＬＬとクロック復元回路２００は、図１を参照して説明したＰＬＬ  １０２のようなＰＬＬ回路を含んでもよく、このＰＬＬ回路は、基準クロック１０４に結合されて基準信号１０６を受信する位相検出器１３０と、チャージポンプ１４０と、ループフィルタ１５０と、ＶＣＯ  １６０とを含んでもよい。クロック検出回路２１０は、基準クロック１０４に結合されて基準信号１０６を受信し、基準信号１０６が「存在」するか「失われた」と判定されているかを表すｃｌｋ＿ｄｅｔｅｃｔ信号２１２を生成する。
【００３６】
ループサンプラ回路２８０は、パルス生成回路２８２と、第１制御電圧スイッチ２８６と、第１制御電圧キャパシタ２８８と、第１電圧バッファ２９０と、バッファスイッチ２９２と、第２制御電圧スイッチ２９４と、第２制御電圧キャパシタ２９６と、第２電圧バッファ２９８とを含む。ＰＬＬ  １０２の動作中、クロック検出回路２１０は基準信号１０６を受信して、基準信号１０６が存在することを表すクロック検出信号２１２（ｃｌｋ＿ｄｅｔｅｃｔ）を生成する。クロック検出信号２１２は、チャージポンプ１４０とバッファスイッチ２９２に送られ、チャージポンプ１４０は通常動作モードに維持され、バッファスイッチ２９２は開いたまま保たれる。
【００３７】
パルス生成回路２８２は、基準信号１０６を基準クロック１０４から受信し、基準信号１０６の立ち下がりエッジから幅の狭いサンプリングパルスを生成してサンプリングクロック信号２８４（ｓａｍｐ＿ｃｌｋ）を生成する。一実施の形態において、位相検出器１３０は、基準信号１０６とフィードバック信号１６６の立ち上がりエッジの位相を揃える。基準信号１０６の立ち下がりエッジをサンプリングすることにより、パルス生成回路２８２はＰＬＬ  １０２の動作の妨害を制限する。サンプリングクロック信号２８４は、ＰＬＬ  １０２が動作する間、第１制御電圧スイッチ２８６と第２制御電圧スイッチ２９４の連続的な開閉を制御する。第１制御電圧スイッチ２８６のスイッチングの間、ループフィルタ１５０のキャパシタ（Ｃ）からの制御電圧（ｖｃａｐ）はサンプリングされ、第１制御電圧キャパシタ２８８に蓄えられる。第２制御電圧スイッチ２９４のスイッチングの間、ループフィルタ１５０から出力されてＶＣＯ  １６０に入力される制御電圧（ｖｃｔｒｌ）はサンプリングされ、第２制御電圧キャパシタ２９６に蓄えられる。
【００３８】
基準信号１０６が失われると、クロック検出回路２１０はまず信号が受信されていないことを検出し、次いで所定の時間にわたって入力信号をモニタして信号が失われたことを確認（例えば、検出した信号消失がジッタの結果ではなかったことを確認）する。所定の時間が過ぎた後、もし基準信号１０６がまだ失われていたら、クロック検出回路２１０は基準信号が失われていることを表す０にクロック検出信号２１２を設定する。クロック検出信号２１２は、チャージポンプ１４０に送られて、チャージポンプ１４０をハイインピーダンス（Ｈｉ−Ｚ）状態に構成し、それによってチャージポンプ１４０を無効化する。クロック検出信号２１２は、バッファスイッチ２９２にも送られて、基準信号１０６が存在することを表すようにクロック検出信号が変わるまでバッファスイッチ２９２を閉じる。一実施の形態において、基準信号１０６がクロック検出回路２１０によって検出されたとき、クロック検出回路２１０はクロック検出信号を遅延なく「１」に変更する動作が可能である。
【００３９】
基準信号１０６が失われているとき、パルス生成回路２８２はもはや入力信号を受信せず、したがってもはやサンプリングクロック信号２８４を生成しない。その結果、第１制御電圧スイッチ２８６と第２制御電圧スイッチ２９４は両方とも開いたまま保たれる。第２制御電圧キャパシタ２９６に蓄えられた制御電圧（ｖｃｔｒｌ）は、第２電圧バッファ２９８を経由してＶＣＯ  １６０に入力され、それによって、基準信号１０６が失われている間、出力信号１６２が比較的安定したままであることを可能とする。さらに、閉じたバッファスイッチ２９２は、第１制御電圧キャパシタ２８８に蓄えられた制御電圧（ｖｃａｐ）をループフィルタ１５０のキャパシタ（Ｃ）に結合して充電を以前の制御電圧（ｖｃａｐ）レベルに維持し、基準信号１０６が再び存在するときＰＬＬ  １０２が動作を維持することを可能とする。
【００４０】
様々な実施の形態において、ＰＬＬとクロック復元回路２００は、２またはより多くの動作モードを構成可能である。例えば、ＰＬＬとクロック復元回路２００は、クロック検出回路２１０を無効化する（例えば、たとえ基準クロック信号が失われていても「１」を出力するようにクロック検出信号２１２を設定する）ことによって、また、任意に、パルス生成回路２８２を無効化することでスイッチ１８６、２９４とキャパシタ２８８、２９６のそれぞれによるサンプリングを無効化することによって、標準ＰＬＬモードで動作してもよい。ＰＬＬとクロック復元回路２００は、さらに、図１の実施の形態に対応して、動作中に制御電圧（ｖｃｔｒｌ）のサンプリングを無効化し、第２制御電圧スイッチ２９４を閉じることによって動作するように構成されてもよい。
【００４１】
図３は、本開示の１つまたは複数の実施の形態による、パルス生成回路３００の一例を示す図である。パルス生成回路３００は、パルス生成器１８２として図１の実施の形態に、パルス生成回路２８２として図２の実施の形態に、またはその他の実施の形態に実装されていてもよい。図示されているように、パルス生成回路３００は論理遅延回路３３０、インバータ３４０およびＮＯＲゲート３５０を含む。動作中、基準クロック１０４（図３に示さず）からの基準信号１０６（ｒｅｆ＿ｃｌｋ）の入力は、パルス生成回路３００に入力される。タイミングチャート３６０に示すように、パルス生成回路３００は基準信号１０６の立ち下がりエッジから幅の狭いサンプリングパルスを生成してサンプリングクロック信号３２０（ｓａｍｐ＿ｃｌｋ）を生成する動作が可能であり、複数の実施の形態においてサンプリングクロック信号３２０（ｓａｍｐ＿ｃｌｋ）はＰＬＬの動作を妨げることなくＰＬＬ制御電圧のサンプリングを可能にする。
【００４２】
図４は、本開示の１つまたは複数の実施の形態による、図１のＰＬＬとクロック復元回路の動作４００の一例を示すフローチャートである。ステップ４０５において、ＰＬＬが出力クロック信号を生成する動作の間、基準信号に結合されたクロック検出回路は、基準信号が失われているかどうかを判定する。基準信号が存在するとクロック検出回路が判定した場合、ステップ４１５において、クロック検出回路は、基準信号が存在することを表すクロック検出信号を生成する。ステップ４２０において、ループサンプラ回路はＰＬＬからの制御電圧を継続的にサンプリングし、サンプリングされた電圧をステップ４２５において蓄える。ステップ４１５、４２０、４２５は、ステップ４０５で基準信号が失われていると判定されるまで継続的に実行される。
【００４３】
基準信号が失われているとクロック検出回路が判定した場合（ステップ４０５）、ステップ４３５においてクロック検出回路は基準クロックが失われていることを表すクロック検出信号を生成する。ステップ４４０において、ハイインピーダンス状態に入るようにチャージポンプを構成するなどして、ＰＬＬのチャージポンプを無効化する。ステップ４４５において、ＰＬＬの出力信号の周波数を維持するために、蓄えた電圧をＰＬＬのループフィルタに供給する。ステップ４６０において、クロック検出回路は基準信号が存在しているかどうかを判定する。基準信号が失われている間、蓄えた電圧をループフィルタに供給する。基準信号がクロック検出回路によって検出されたとき、ステップ４１５において、クロック検出信号は基準信号が存在していることを表すように変更される。
【００４４】
図５は、本開示の１つまたは複数の実施の形態による、図２のＰＬＬとクロック復元回路の動作５００の一例を示すフローチャートである。ＰＬＬが安定した出力クロック信号を出力する動作の間、基準信号に結合されたクロック検出回路は、基準信号が失われているかどうかをステップ５０５において判定する。基準信号は失われていないとクロック検出回路が判定した場合、クロック検出回路は、基準信号が存在することを表すクロック検出信号をステップ５１５において生成する。ステップ５２０において、ＰＬＬに接続されたループサンプラ回路はＰＬＬのループフィルタからの第１制御電圧を継続的にサンプリングする。次いで、ステップ５２５においてループサンプラ回路は第１制御電圧を蓄える。ステップ５３０においてループサンプラ回路はループフィルタの出力からの第２制御電圧を継続的にサンプリングする。次いで、ステップ５３５においてループサンプラ回路は第２制御電圧を蓄え、方法はステップ５０５から繰り返す。ステップ５１５、５２０、５２５、５３０および５３５は、ステップ５０５で基準信号が失われていると判定されるまで継続的に行われる。
【００４５】
基準信号が失われているとクロック検出回路が判定した場合（ステップ５０５）、クロック検出回路は基準信号が失われていることを表すクロック検出信号をステップ５４５で生成する。ステップ５５０において、ＰＬＬのチャージポンプは、ハイインピーダンス状態に入ることなどによって無効化された状態に維持される。ステップ５５５において、第１制御電圧はＰＬＬのループフィルタに供給される。第２制御電圧は、ステップ５６０において、ＰＬＬの出力信号の周波数を維持するためにＰＬＬの電圧制御発振器に供給される。クロック検出回路によって基準信号が再度検出されたとき（ステップ５７５）、クロック検出信号は基準信号が存在していることを表すようにステップ５１５において変更される。
【００４６】
図６は、本開示の１つまたは複数の実施の形態による、様々なＰＬＬとクロック復元回路の動作中に測定した制御電圧の一例を示すグラフ６００である。測定された制御電圧（ｖｃｔｒｌ）６１０と、サンプリングされループサンプラ回路に蓄えられた制御電圧６２０と、基準クロックパルス６３０の一例と、ループサンプラ回路のパルス生成回路によって生成されたクロックパルス６４０の一サンプリング例とが図示されている。図示されているように、基準クロックパルス６３０がその立ち下がりエッジでサンプリングされて、サンプリングされたクロックパルス６４０が生成される。この図は、ループサンプラ回路が制御電圧６１０をパルスごとにサンプリングし、サンプリングされた次のパルスまで蓄えて、サンプリングされた制御電圧６２０を生成することも示している。
【００４７】
図７は、本開示の１つまたは複数の実施の形態による、基準信号が失われたことへの様々なＰＬＬとクロック復元回路による応答の一例を示すグラフ７００である。図示されているように、基準クロック７５０が生成する基準クロック信号７４０が失われている間、ＰＬＬの出力信号７１０の周波数が下がり、基準クロック信号７４０が回復するまで低い周波数を維持することを、この図は示している。図１のＰＬＬとクロック復元回路の出力電圧は、プロット７２０によって表されている。基準クロック信号７４０が失われたとき、この信号が失われたとクロック検出回路が判定するまで出力周波数は下がる。基準信号が失われていることを表すようにクロック検出信号が設定された後、出力信号は以前の周波数に回復し、所定の遅延期間が経過した後も比較的安定したままである。図２のＰＬＬとクロック復元回路の出力周波数はプロット７３０として表されている。本実施の形態では、基準クロック信号７４０が失われている期間の全体において、周波数は比較的安定したままである。
【００４８】
図８は、本開示の少なくとも１つの実施の形態による、開示されたＰＬＬとクロック復元回路を使用し得るＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ：システムオンチップ）の一例を示す図である。この図において、ＳＯＣは音声入出力信号を処理するためのオーディオ機器８００であり、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、テレビ、ウエラブルデバイス、またはオーディオ入出力処理を行う他の機器などの様々な機器で使用され得る。オーディオ機器８００は、図１または図２に開示したＰＬＬとクロック復元回路などのＰＬＬ／クロック復元器８１０を含む。ＰＬＬ／クロック復元器８１０は基準クロック（ｒｃｌｋ）を受信し、基準クロック（ｒｃｌｋ）はこの機器の他のコンポーネントから受信されるマスタークロック信号であってもよく、ＰＬＬ／クロック復元器８１０は、オーディオ機器８００の、オーディオ回路８２０、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ：デジタルシグナルプロセッサ）８３０およびバスインタフェース８４０などの様々なコンポーネントのタイミングと同期で使用される少なくとも１つの出力クロック信号を出力する。オーディオ回路８２０は、アンチエイリアシングフィルタ８２２などのオーディオ入力回路と、マイクロフォン８５２などの１つまたは複数のセンサからオーディオ入力信号を受信して処理するアナログデジタルコンバータ８２４とを含んでもよい。オーディオ回路８２０は、デジタルオーディオコンバータ８２６などのオーディオ出力回路と、ＤＳＰ  ８３０からデジタルオーディオ信号を受信し１つまたは複数のラウドスピーカ８５０を駆動するための駆動増幅器８２８とをさらに含んでもよい。ＤＳＰ  ８３０は、オーディオ機器８００のためにデジタル信号処理機能を行う動作が可能なプログラマブルＤＳＰであってもよい。バスインタフェース８４０は、システム機器のシステムコンピュータプロセッサなどの他のシステムコンポーネントと通信する。ボイスオーバーＩＰアプリケーションや音声コマンドを処理するアプリケーションなどの多くのアプリケーションにおいて、オーディオ入出力処理はリアルタイムで行われてもよく、バスインタフェース８４０を経由する他の機器との通信を含んでもよい。このようなシステムにおいて、基準クロック信号の消失は、必要なオーディオ処理と通信を行うオーディオ機器８００の能力に、このデバイスに音声コマンドを逃させるなどの影響を与え得る。このように、開示したＰＬＬ／クロック復元器８１０の実装は、例えば、基準信号が失われている間であっても、オーディオ回路８２０、ＤＳＰ  ８３０およびバスインタフェース８４０の安定的な動作を可能とする。
【００４９】
図示された実施の形態において、オーディオ機器は、ＰＬＬ／クロック復元器８１０の制御と構成のための制御論理回路８１２をさらに含む。一実施の形態において、図１のＰＬＬとクロック復元回路１００は、複数のモードで動作するように構成されていてもよい。例えば、ＰＬＬとクロック復元回路１００は、ＰＬＬモードとクロック復元モードを含んでいてもよい。一実施の形態において、ＰＬＬモードは、クロック検出信号を１に設定することおよび／またはサンプリング回路を切り離すことによって選択されてもよい。図２の実施の形態において、第２スイッチを閉じ、かつ、サンプリングを無効化することによって、ＰＬＬモードを実装し得ると考えられる。図１の実施の形態は、図２の第２スイッチを閉じ、しかし図１に説明したように第１スイッチにおけるサンプリングを維持することによって、実装され得る。これらとその他の構成は、本開示の実施の形態によって実装され得る。
【００５０】
適用可能な場合において、本開示によって提供される様々な実施の形態は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせを使用して実装され得る。また、適用可能な場合において、ここに記載された様々なハードウェアコンポーネントおよび／またはソフトウェアコンポーネントは、本開示の範囲から逸脱することなく、ソフトウェア、ハードウェアおよび／または両方を備える複合コンポーネントに組み合わせてもよい。適用可能な場合において、ここに記載された様々なハードウェアコンポーネントおよび／またはソフトウェアコンポーネントは、本開示の範囲から逸脱することなく、ソフトウェア、ハードウェアまたは両方を備えるサブコンポーネントに分離されてもよい。また、適用可能な場合において、ソフトウェアコンポーネントがハードウェアコンポーネントとして実装され得ることが考えられ、その逆も考えられる。
【００５１】
本開示による、プログラムコードおよび／またはデータなどのソフトウェアは、コンピュータによって読み出し可能な１つまたは複数の媒体に格納されていてもよい。ここで識別されるソフトウェアが１つまたは複数の、汎用または特殊用途の、ネットワーク化されたおよび／またはそれ以外の、コンピュータおよび／またはコンピュータシステムを用いて実装され得ることも考えられる。適用可能な場合において、ここに記載された特徴を提供するために、ここに記載された様々なステップの順序は変更可能であり、複合ステップに組み合わせ可能であり、および／または、サブステップに分離可能である。
【００５２】
上述した記載は、開示した使用の正確な形態または特定の分野への本開示の限定を意図していない。したがって、ここで明示的に説明されているか暗示されているかに関わらず、本開示の様々な代替の実施の形態および／または変更が、本開示に照らして可能であることが考えられる。このように本開示の実施の形態を説明したが、この技術分野で通常の能力を有する者は、本開示の範囲から逸脱することなく形態と細部が変更され得ることを認識するであろう。したがって、本開示は、請求項によってのみ限定される。
【００５３】
（関連出願への相互参照）
本出願は、２０１７年１０月１２日に提出した米国仮特許出願第６２／５７１，７３６号の利益と優先権を主張し、その全体を参照によりここに組み込む。
【図１】
2020537400.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020537400.tif 000009
【図８】
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【国際調査報告】
2020537400.tif 000011
2020537400.tif 000012