(57)【要約】本発明は半導体パワーデバイスを提供しており、該半導体パワーデバイスは、半導体基板と、前記半導体基板上に形成されたＭＯＳＦＥＴ領域であって、少なくとも１つのＭＯＳＦＥＴセルを含むＭＯＳＦＥＴ領域と、前記半導体基板に位置する少なくとも１つのコレクタ領域であって、前記コレクタ領域と前記ＭＯＳＦＥＴセルとが絶縁ゲートバイポーラトランジスタを形成するコレクタ領域とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された金属酸化物半導体型電界効果トランジスタＭＯＳＦＥＴ領域であって、少なくとも１つのＭＯＳＦＥＴセルを含み、前記ＭＯＳＦＥＴセルは、前記半導体基板の底部に位置する第１の導電型のドレイン領域であって、前記半導体基板の底部から引き出され、ドレイン電圧に接続されている第１の導電型のドレイン領域と、前記半導体基板に位置する第１の導電型のソース領域と第２の導電型のボディ領域であって、前記半導体基板の頂部から引き出され、ソース電圧に接続されている第１の導電型のソース領域と第２の導電型のボディ領域と、前記半導体基板に位置する、前記ドレイン領域と前記ボディ領域との間に介在する第１の導電型のドリフト領域と、前記ボディ領域内に位置し、且つ前記ソース領域と前記ドリフト領域との間に介在する電流チャネルと、前記電流チャネルのオン／オフを制御するゲート構造とを含むＭＯＳＦＥＴ領域と、
前記半導体基板に位置する少なくとも１つの第２の導電型のコレクタ領域であって、前記ドレイン領域の上に位置し、前記ドレイン領域と接続してｐｎ接合構造を形成し、前記コレクタ領域と前記ＭＯＳＦＥＴセルとが絶縁ゲートバイポーラトランジスタを形成するコレクタ領域とを含む、半導体パワーデバイス。
【請求項２】
前記コレクタ領域は前記ＭＯＳＦＥＴ領域を環状に取り囲むか、或いは前記コレクタ領域は前記ＭＯＳＦＥＴ領域の一側又は両側に位置する、請求項１に記載の半導体パワーデバイス。
【請求項３】
前記コレクタ領域と前記ＭＯＳＦＥＴ領域との間に分圧構造が設けられ、前記分圧構造は、フィールドプレート、フィールドリミティングリング、及びポリシリコンが充填されたトレンチ構造のうちの１つである、請求項１に記載の半導体パワーデバイス。
【請求項４】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であり、前記コレクタ領域と、前記ドリフト領域と、前記ボディ領域と、前記ソース領域との間はｐ−ｎ−ｐ−ｎ構造に形成されている、請求項１に記載の半導体パワーデバイス。
【請求項５】
前記半導体基板内には、前記半導体基板内に凹んでいるゲートトレンチが設けられ、前記ゲート構造は前記ゲートトレンチに設けられ、前記ゲート構造はゲート誘電体層と制御ゲートとを含む、請求項１に記載の半導体パワーデバイス。
【請求項６】
前記ゲート構造は絶縁誘電体層とシールドゲートとを更に含み、前記シールドゲートは前記絶縁誘電体層によって前記制御ゲートと前記ドリフト領域とから分離される、請求項５に記載の半導体パワーデバイス。
【請求項７】
前記制御ゲートは前記ゲートトレンチの上部の両側に位置する、請求項６に記載の半導体パワーデバイス。
【請求項８】
前記シールドゲートは前記ソース領域と電気的に接続され、且つソース電圧に接続されている、請求項６に記載の半導体パワーデバイス。
【請求項９】
前記ドレイン領域にドレイン電圧を印加するとき、前記コレクタ領域と前記ドレイン領域とにより形成されたｐｎ接合構造はトンネリングする、請求項１に記載の半導体パワーデバイス。
【請求項１０】
前記ボディ領域の下方に位置する第２の導電型の柱状ドープ領域を更に含み、前記柱状ドープ領域のドープ不純物と前記ドリフト領域のドープ不純物とは電荷バランスを形成する、請求項１に記載の半導体パワーデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出願日が２０１７年１２月２９日、出願番号が２０１７１１４８１０７１．８号、出願日が２０１７年１２月２９日、出願番号が２０１７１１４８９８１７．Ｘ号、出願日が２０１７年１２月２９日、出願番号が２０１７１１４８９８０９．５号、及び出願日が２０１７年１２月２９日、出願番号が２０１７１１４８１１６７．４号の中国専利出願の優先権を主張し、上記出願の全部内容を参照によって本発明に援用される。
【０００２】
本発明は、半導体デバイス技術の分野に関し、例えば、半導体パワーデバイスに関する。
【背景技術】
【０００３】
半導体パワーデバイスは、平面拡散型金属酸化物半導体（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＭＯＳ）トランジスタとトレンチ型ＭＯＳトランジスタなどのタイプがある。トレンチ型ＭＯＳトランジスタは垂直な電流チャネル構造を採用したため、トレンチ型ＭＯＳトランジスタの面積は平面拡散型ＭＯＳトランジスタの面積よりも遥かに小さいので、トレンチ型ＭＯＳトランジスタの電流密度を向上可能である。関連技術のトレンチ型ＭＯＳトランジスタの断面構造は図１に示すように、半導体基板の底部に位置するドレイン領域５０と、半導体基板の頂部に位置するソース領域５３とボディ領域５２と、ボディ領域５２とドレイン領域５０との間に位置するドリフト領域５１と、ボディ領域５２内に位置し、且つソース領域５３とドリフト領域５１との間に介在する電流チャネルと、前記電流チャネルのオン／オフを制御するゲート構造とを含み、ゲート構造は半導体基板内に凹んでいるゲートトレンチに位置し、ゲート構造はゲート誘電体層５４とゲート５５とを含む。関連技術の半導体パワーデバイスがオンにした場合は、ソース領域５３とドレイン領域５０との間に電子（又は正孔）キャリア電流が形成され、これらの単一のキャリアの出力電流密度を増加し続けることが困難である。半導体集積回路技術が進んでいるにつれて、半導体パワーデバイスの出力電流密度をいかに向上させるかは、当業者にとって解決すべき課題となっている。
【発明の概要】
【０００４】
本発明は、関連技術における半導体パワーデバイスの出力電流密度をいかに向上させるかという技術課題を解決するために、半導体パワーデバイスを提供する。
【０００５】
半導体パワーデバイスは、半導体基板と、
前記半導体基板上に形成された金属酸化物半導体型電界効果トランジスタＭＯＳＦＥＴ領域であって、少なくとも１つのＭＯＳＦＥＴセルを含むＭＯＳＦＥＴ領域と、
前記半導体基板に位置する少なくとも１つのコレクタ領域であって、前記コレクタ領域と前記ＭＯＳＦＥＴセルとが絶縁ゲートバイポーラトランジスタを形成するコレクタ領域とを含む。
【０００６】
一実施例において、前記コレクタ領域は前記ＭＯＳＦＥＴ領域を環状に取り囲むか、或いは前記コレクタ領域は前記ＭＯＳＦＥＴ領域の一側又は両側に位置する。
【０００７】
一実施例において、前記コレクタ領域と前記ＭＯＳＦＥＴ領域との間に分圧構造が設けられ、前記分圧構造は、フィールドプレート、フィールドリミティングリング、及びポリシリコンが充填されたトレンチ構造のうちの１つである。
【０００８】
一実施例において、前記ＭＯＳＦＥＴセルは、前記半導体基板の底部に位置する第１の導電型のドレイン領域であって、前記半導体基板の底部から引き出され、ドレイン電圧に接続されている第１の導電型のドレイン領域と、前記半導体基板に位置する第１の導電型のソース領域と第２の導電型のボディ領域であって、前記半導体基板の頂部から引き出され、ソース電圧に接続されている第１の導電型のソース領域と第２の導電型のボディ領域と、前記半導体基板に位置する、前記ドレイン領域と前記ボディ領域との間に介在する第１の導電型のドリフト領域と、前記ボディ領域内に位置し、且つ前記ソース領域と前記ドリフト領域との間に介在する電流チャネルと、前記電流チャネルのオン／オフを制御するゲート構造とを含む。
【０００９】
一実施例において、前記コレクタ領域は第２の導電型を有し、前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であり、前記コレクタ領域と、前記ドリフト領域と、前記ボディ領域と、前記ソース領域との間はｐ−ｎ−ｐ−ｎ構造に形成されている。
【００１０】
一実施例において、前記コレクタ領域は前記半導体基板の頂部に位置し、前記コレクタ領域は前記半導体基板の頂部から引き出され、コレクタ電圧に接続されている。
【００１１】
一実施例において、前記コレクタ領域は前記ドレイン領域の上に位置し、前記コレクタ領域は前記ドレイン領域と接続してｐｎ接合構造を形成する。
【００１２】
一実施例において、前記半導体基板内には、前記半導体基板内に凹んでいるゲートトレンチが設けられ、前記ゲート構造は前記ゲートトレンチに設けられ、前記ゲート構造はゲート誘電体層と制御ゲートとを含む。
【００１３】
一実施例において、前記ゲート構造は絶縁誘電体層とシールドゲートとを更に含み、前記シールドゲートは前記絶縁誘電体層によって前記制御ゲートと前記ドリフト領域とから分離される。
【００１４】
一実施例において、前記半導体パワーデバイスは前記ボディ領域の下方に位置する第２の導電型の柱状ドープ領域を更に含み、前記柱状ドープ領域のドープ不純物と前記ドリフト領域のドープ不純物とは電荷バランスを形成する。
【００１５】
本発明に係る半導体パワーデバイスは、半導体基板にＭＯＳＦＥＴセルとコレクタ領域とが形成され、コレクタ領域と、ドリフト領域と、ボディ領域と、ソース領域と、ゲート構造との間に横方向の絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ，ＩＧＢＴ）が形成されている。本発明に係る半導体パワーデバイスがオンにした場合、ＭＯＳＦＥＴセルに電子（又は正孔）キャリア電流が形成され、ＩＧＢＴ構造に電子キャリアと正孔キャリアとのダブルキャリア電流が形成されていることにより、本発明に係る半導体パワーデバイスは、電子キャリアと正孔キャリアとのダブルキャリア電流を実現可能であるため、半導体パワーデバイスの出力電流密度を大幅に向上可能である。
【図面の簡単な説明】
【００１６】
以下、本発明の模式的な実施例の技術案を説明するために、実施例を説明するために必要な図面を紹介する。
【００１７】
【図１】関連技術のトレンチ型ＭＯＳトランジスタの一実施例の断面構造模式図である。
【図２】一実施例に係る半導体パワーデバイスの断面構造模式図である。
【図３】一実施例に係る他の半導体パワーデバイスの断面構造模式図である。
【図４】一実施例に係る他の半導体パワーデバイスの断面構造模式図である。
【図５】一実施例に係る半導体パワーデバイスの平面視構造模式図である。
【図６】一実施例に係る半導体パワーデバイスの出力電流の曲線模式図である。
【図７】一実施例に係る他の半導体パワーデバイスの断面構造模式図である。
【発明を実施するための形態】
【００１８】
以下、本実施例における図面を参照しながら、具体的な形態によって本発明の技術案を説明する。
【００１９】
本実施例で使用される「有する」、「含む」、「含まれる」などの用語は、１つ又は複数の他の部品又はそれらの組合せの存在又は追加を示すものではない。同時に、本発明の具体的な実施形態を説明するために、本明細書の図面に列挙される模式図は、本発明に記載される層及び領域の厚さを拡大し、且つ列挙される図面のサイズは実際の寸法を表せず、本明細書の図面は模式的なものである。本明細書に列挙される実施例は、本明細書の図面に示される領域の特定の形状に限定されるべきではなく、製造などに起因するずれなどの得られた形状を含む。
【００２０】
図２は、本実施例に係る半導体パワーデバイスの断面構造模式図であり、表示及び説明を容易にするために、図２に半導体パワーデバイスチップにおける層間絶縁層及びコンタクト金属層が示されていない。図２に示すように、本実施例に係る半導体パワーデバイスは、半導体基板１００と、半導体基板１００上に形成された金属酸化物半導体型電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）領域２０１であって、少なくとも１つのＭＯＳＦＥＴセル（１つのＭＯＳＦＥＴセル３０１が模式的に枠取りされた）を含むべきであるＭＯＳＦＥＴ領域２０１と、該半導体基板１００に位置する少なくとも１つのコレクタ領域１０であって、コレクタ領域１０とＭＯＳＦＥＴセルとが絶縁ゲートバイポーラトランジスタ（１つのＩＧＢＴ構造３０２が模式的に枠取りされた）を形成するコレクタ領域１０とを含む。コレクタ領域１０は半導体基板１００の頂部に位置することで、コレクタ領域１０は容易に半導体基板１００の頂部から引き出され、コレクタ電圧に接続されているこれにより、関連技術の半導体パワーデバイスの製造プロセスにも合致でき、コレクタ領域１０の製造を容易にすることができる。本実施例に係る半導体パワーデバイスがオンにした場合、ＭＯＳＦＥＴセルに電子（又は正孔）キャリア電流が形成され、ＩＧＢＴ構造に電子キャリアと正孔キャリアとのダブルキャリア電流が形成されていることにより、本実施例に係る半導体パワーデバイスは、電子キャリアと正孔キャリアとのダブルキャリア電流を実現可能であるため、半導体パワーデバイスの出力電流密度を大幅に向上可能である。
【００２１】
表示を容易にするために、図２に１つのコレクタ領域１０の構造のみを模式的に示している。
【００２２】
一実施例において、図２に示される構造の平面視角度から、コレクタ領域１０はＭＯＳＦＥＴ領域２０１を環状に取り囲んでもよいか、或いはコレクタ領域１０はＭＯＳＦＥＴ領域２０１の一側又は両側に位置してもよく、本実施例の図面に該平面視構造を更に示さない。
【００２３】
コレクタ領域１０とＭＯＳＦＥＴセルのソース領域２３との間の耐圧を向上するために、コレクタ領域１０とＭＯＳＦＥＴ領域２０１との間の距離を適当に離間させてもよいか、或いはコレクタ領域１０とＭＯＳＦＥＴ領域２０１との間に分圧構造を加えてもよく、該分圧構造は、フィールドプレート、フィールドリミティングリング、又はポリシリコンが充填されたトレンチ構造であってもよく、ただし、フィールドプレート、フィールドリミティングリング、及びポリシリコンが充填されたトレンチの数は、実際の製品の要求に応じて設定可能である。これらの分圧構造は、半導体パワーデバイスの耐圧を向上する通常構造であり、本実施例に更に説明して示さない。
【００２４】
図２に示すように、本実施例に係る半導体パワーデバイスにおけるＭＯＳＦＥＴセルは、半導体基板１００底部に位置する第１の導電型のドレイン領域２０であって、半導体基板１００の底部から引き出され、ドレイン電圧に接続されているドレイン領域２０と、半導体基板１００に位置する第１の導電型のソース領域２３と第２の導電型のボディ領域２２であって、半導体基板１００の頂部から引き出され、ソース電圧に接続されているソース領域２３とボディ領域２２と、半導体基板１００に位置する、ドレイン領域２０とボディ領域２２との間に介在する第１の導電型のドリフト領域２１と、ボディ領域２２内に位置し、且つソース領域２３とドリフト領域２１との間に介在する電流チャネルと、前記電流チャネルのオン／オフを制御するゲート構造であって、半導体基板１００に位置するか、或いは半導体基板１００の上に位置するゲート構造とを含む。
【００２５】
電流チャネルは、半導体パワーデバイスにおけるゲート構造にゲート電圧を印加するときに半導体表面に形成された蓄積層及び反転層であり、本実施例の図面では、半導体パワーデバイスにおける電流チャネルの構造は示されていない。
【００２６】
本実施例に係る半導体パワーデバイスにおけるゲート構造は、平面型ゲート構造であってもよく、トレンチ型ゲート構造であってもよく、ゲート構造は平面型ゲート構造である場合、ゲート構造は半導体基板１００の上に位置し、ゲート構造はトレンチ型ゲート構造である場合、ゲート構造は半導体基板１００内に凹んでいるゲートトレンチに位置する。図２に示される半導体パワーデバイスの実施例において、ゲート構造はトレンチ型ゲート構造を採用した。半導体基板１００内には半導体基板内に凹んでいるゲートトレンチが設けられ、ゲート構造は該ゲートトレンチに設けられ、ただし、ゲート構造はゲート誘電体層２４と制御ゲート２５とを含み、制御ゲート２５はゲート電圧に外部接続されていることにより、ソース領域２３とドリフト領域２１との間に介在する電流チャネルのオン／オフを制御する。
【００２７】
本実施例に記載の第１の導電型はｎ型であり、第２の導電型はｐ型である。コレクタ領域１０は第２の導電型を有するべきであり、これによりコレクタ領域１０と、ドリフト領域２１と、ボディ領域２２と、ソース領域２３との間はｐ−ｎ−ｐ−ｎ構造に形成されるため、該ｐ−ｎ−ｐ−ｎ構造とゲート構造とは、横方向の絶縁ゲートバイポーラトランジスタを形成する。
【００２８】
一実施例において、第１の導電型はｐ型であってもよく、第２の導電型はｎ型であってもよい。
【００２９】
図３は、本実施例に係る他の半導体パワーデバイスの断面構造模式図であり、該実施例は、図２に示される半導体パワーデバイスにおける層間絶縁層とコンタクト金属層とを示している。図３に示すように、本実施例に係る半導体パワーデバイスのコレクタ領域１０は、コレクタコンタクト金属層４２によって半導体基板１００の頂部から引き出され、コレクタ電圧に接続され、ソース領域２３とボディ領域２２とは、ソースコンタクト金属層４１によって半導体基板１００の頂部から引き出され、ソース電圧に接続され、ドレイン領域２０は、ドレインコンタクト金属層４３によって半導体基板１００の底部から引き出され、ドレイン電圧に接続されている。層間絶縁層４０は隣接するコンタクト金属層同士を分離するために用いられ、層間絶縁層４０は、一般的にシリコンガラス、ホウリンケイ酸塩ガラス又はリンケイ酸塩ガラスなどの材料である。
【００３０】
図３に示される半導体パワーデバイスの実施例において、ボディ領域２２とコレクタ領域１０内に１つのコンタクト凹溝がそれぞれ形成されることにより、コンタクト金属層は、コンタクト抵抗を低減するように前記コンタクト凹溝に形成されている。一実施例において、コレクタ領域１０とボディ領域２２内には、コンタクト抵抗を低減するように１つの高ドープ濃度のコンタクト領域がそれぞれ形成されてもよく、本実施例の図面に該コンタクト構造を更に示さない。
【００３１】
本実施例に係る半導体パワーデバイスは、コレクタ領域１０とドレイン領域２０とを電気的に接続してもよく、すなわち、コレクタコンタクト金属層４２を外部配線の形態でドレインコンタクト金属層４３と電気的な短絡を実現することは、半導体パワーデバイスをソースとドレインとゲートとコレクタとからなる四端デバイスに設計してから、コレクタとドレインとに外部回路で電気的な短絡を実現させることと、或いは、コレクタコンタクト金属層４２を外部配線でドレインコンタクト金属層４３と電気的な短絡を実現してからパッケージすることとを含み、これにより本実施例に係る半導体パワーデバイスをソースとドレインとゲートとからなる三端デバイスに設計する。コレクタ領域１０とドレイン領域２０が電気的に接続されると、ドレイン領域２０に印加されるドレイン電圧とコレクタ領域１０に印加されるコレクタ電圧とは同じ電圧である。
【００３２】
図４は、本実施例に係る他の半導体パワーデバイスの断面構造模式図であり、図４に示される半導体パワーデバイスは、図２に示される半導体パワーデバイスを基に、ＭＯＳＦＥＴセルとしてスプリットゲート構造のゲート構造を採用した実施例である。図４に示すように、本実施例に係る半導体パワーデバイスにおけるゲートトレンチ内に形成されたゲート構造は、ゲート誘電体層３４と、制御ゲート３５と、絶縁誘電体層３６と、シールドゲート３７とを含む。
【００３３】
制御ゲート３５はゲートトレンチの上部の両側に設けられ、シールドゲート３７は絶縁誘電体層３６によって制御ゲート３５とドリフト領域２１とから分離される。
【００３４】
制御ゲート３５は、ゲート電圧に外部接続されていることにより、ボディ領域２２内に位置し、且つソース領域２３とドリフト領域２１との間に介在する電流チャネルのオン／オフを制御する。
【００３５】
シールドゲート３７はソース領域２３と電気的に接続され、且つソース電圧に接続されてもよく、これによりシールドゲート３７はソース電圧によってドリフト領域２１内に横電界を形成し、オン抵抗を低減して耐圧を向上する作用を奏する。
【００３６】
図５は、本実施例に係る半導体パワーデバイスの平面視構造模式図であり、該実施例の図面は、本実施例に係る半導体パワーデバイスにおけるコレクタ領域とＭＯＳＦＥＴ領域との間の分圧構造を模式的に示し、図５は、ポリシリコンが充填された３つの分圧トレンチ６０２のみを模式的に示し、分圧トレンチ６０２はゲートトレンチ６０１とコレクタ領域（図５に示されていない）との間に位置し、コレクタ領域は、コレクタコンタクト金属層７０２によってコレクタ電圧に接続され、ソースコンタクト金属層７０１は、ソース領域（図５に示されていない）とボディ領域（図５に示されていない）と引き出してソース電圧に接続させる。本実施例に係る半導体パワーデバイスにおける分圧構造は、フィールドプレート又はフィールドリミティングリングであってもよく、本実施例に更に示さない。一実施例において、ゲートトレンチ６０１と分圧トレンチ６０２とは、同様なトレンチ構造として、同一の製造プロセスに形成されてもよく、図５は、同じ充填方法でゲートトレンチ６０１と分圧トレンチ６０２とを示し、同様に、図５は、同じ充填方法でソースコンタクト金属層７０１とコレクタコンタクト金属層７０２とを示している。
【００３７】
図６は、本実施例に係る図３に示される半導体パワーデバイスの出力電流の曲線模式図である。図６に示すように、本実施例に係る半導体パワーデバイスのコレクタ領域１０を外部配線の形態でドレイン領域２０と電気的な短絡を実現することにより、コレクタ領域１０とドレイン領域２０とは同時にドレイン電圧に接続され、ドレイン電圧が０．９Ｖ程度であるとき、ＩＧＢＴ構造は、動作を開始して半導体パワーデバイスの内部に正孔を注入し、半導体パワーデバイスの底部のドレイン電流を顕著に増加させる。
【００３８】
図７は、本実施例に係る他の半導体パワーデバイスの断面構造模式図であり、図７に示される半導体パワーデバイスと図３に示される半導体パワーデバイスとの相違点は、以下の通りである。コレクタ領域１０は半導体基板１００に位置し、且つドレイン領域２０の上に位置し、コレクタ領域１０はドレイン領域２０と接続してｐｎ接合構造を形成し、該ｐｎ接合は高濃度ドーピングしたｐ型ドープと高濃度ドーピングしたｎ型ドープにより形成されたため、該ｐｎ接合内には相対的に大きいトンネル電流があり、これにより、コレクタ領域１０とドレイン領域２０とは電気的な短絡に近似し、この時、コレクタ領域１０は個別に引き出してコレクタ電圧に接続する必要がなく、ドレイン領域２０に適切なドレイン電圧を印加するとき、ｐｎ接合がトンネリングし、これはコレクタ領域１０にコレクタ電圧を印加することに相当する。
【００３９】
コレクタ領域１０はドレイン領域２０と接続してｐｎ接合を形成するとき、コレクタ領域１０は、半導体基板１００に位置する第２の導電型のドープ領域であってもよく、半導体基板１００に形成された第２の導電型のポリシリコン導電柱であってもよく、図７は、コレクタ領域１０が半導体基板１００に形成された第２の導電型のポリシリコン導電柱である場合を例として示す。
【００４０】
一実施例において、本実施例に係る半導体パワーデバイスのＭＯＳＦＥＴセルにおいて、ボディ領域の下方に第２の導電型の柱状ドープ領域が更に形成されてもよく、該柱状ドープ領域のドープ不純物とドリフト領域のドープ不純物とは電荷バランスを形成することにより、本実施例に係る半導体パワーデバイスのＭＯＳＦＥＴセルは、スーパージャンクション構造を採用したＭＯＳＦＥＴ構造となり、スーパージャンクション構造の半導体パワーデバイスは、関連技術における通常構造であり、本実施例に更に示して説明しない。
【図１】
2020526024.tif 000003
【図２】
2020526024.tif 000004
【図３】
2020526024.tif 000005
【図４】
2020526024.tif 000006
【図５】
2020526024.tif 000007
【図６】
2020526024.tif 000008
【図７】
2020526024.tif 000009
【国際調査報告】
2020526024.tif 000010
2020526024.tif 000011
2020526024.tif 000012
2020526024.tif 000013