(57)【要約】  抵抗ランダムアクセスメモリセルに書き込み及び読み出しするための回路の多数の実施形態が開示される。抵抗アクセスメモリセルのアレイの様々なアーキテクチャ及びレイアウトも開示される。【選択図】図７Ａ
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【特許請求の範囲】
【請求項１】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２つの隣接する行に結合されている、複数のソース線と、を備え、
各ＲＲＡＭセルは、前記ＲＲＡＭセルの前記スイッチング層を変更するために、関連するビット線、ワード線、及びソース線に電圧又は電流の異なる組み合わせを印加することによって、形成、セット、及びリセットが可能である、不揮発性メモリシステム。
【請求項２】
前記アレイ内のＲＲＡＭセルの複数の列は、接地ソースとして使用され、ユーザデータを記憶するためには使用されない、請求項１に記載のシステム。
【請求項３】
ＲＲＡＭセルの隣接する行の各対は、トランジスタの分離行によって、ＲＲＡＭセルの隣接する行の少なくとも１つの隣接する対から離されている、請求項１に記載のシステム。
【請求項４】
前記複数のビット線のそれぞれは、ビット線対を形成するために追加のビット線に結合されている、請求項１に記載のシステム。
【請求項５】
前記アレイ内のＲＲＡＭセルの複数の列は、接地ソースとして使用され、ユーザデータを記憶するためには使用されない、請求項４に記載の不揮発性メモリシステム。
【請求項６】
各ＲＲＡＭセルは、セレクタに結合されている、請求項１に記載のシステム。
【請求項７】
各ＲＲＡＭセルは、２つのセレクタに結合されている、請求項１に記載のシステム。
【請求項８】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２対の隣接する行の一部に結合されている、複数のソース線と、を備え、
各ＲＲＡＭセルは、前記ＲＲＡＭセルの前記スイッチング層を変更するために、関連するビット線、ワード線、及びソース線に電圧又は電流の異なる組み合わせを印加することによって、形成、セット、及びリセットが可能である、不揮発性メモリシステム。
【請求項９】
前記複数のソース線のそれぞれは、前記複数のワード線のうちの少なくとも１つに直交している、請求項８に記載のシステム。
【請求項１０】
ワード線を共有するＲＲＡＭセルの隣接する行のセル対は、１ビットのユーザデータを記憶するために使用される、請求項８に記載のシステム。
【請求項１１】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの列に結合されている、複数のソース線と、を備え、
各ＲＲＡＭセルは、前記ＲＲＡＭセルの前記スイッチング層を変更するために、関連するビット線、ワード線、及びソース線に電圧又は電流の異なる組み合わせを印加することによって、形成、セット、及びリセットが可能である、不揮発性メモリシステム。
【請求項１２】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のローカルソース線であって、それぞれのローカルソース線はＲＲＡＭセルの２対の隣接する行の一部に結合されている、複数のローカルソース線と、を備え、
各ＲＲＡＭセルは、前記ＲＲＡＭセルの前記スイッチング層を変更するために、関連するビット線、ワード線、及びソース線に電圧又は電流の異なる組み合わせを印加することによって、形成、セット、及びリセットが可能である、不揮発性メモリシステム。
【請求項１３】
前記アレイは４個のＲＲＡＭセルのグループに更に編成され、４個のＲＲＡＭセルの各グループは１つの選択トランジスタに接続されている、請求項１２に記載のシステム。
【請求項１４】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの２つ以上の列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２対の隣接する行の一部に結合されている、複数のソース線と、を備え、
各ＲＲＡＭセルは、前記ＲＲＡＭセルの前記スイッチング層を変更するために、関連するビット線、ワード線、及びソース線に電圧又は電流の異なる組み合わせを印加することによって、形成、、及びリセットすることが可能であり、
前記アレイ内の４個のＲＲＡＭセルが、前記アレイに記憶されたユーザデータの各ビットを記憶するために使用される、不揮発性メモリシステム。
【請求項１５】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルが、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２つの隣接する行に結合されている、複数のソース線と、
前記選択されたＲＲＡＭセルに関連付けられたビット線、ワード線、及びソース線に電圧又は電流の組み合わせを印加することによって、前記アレイ内の選択されたＲＲＡＭセル上で形成動作を実行し、かつ、前記形成動作が完了したときに前記印加することを停止するための検証中形成回路と、を備える、不揮発性メモリシステム。
【請求項１６】
前記検証中形成回路は電流比較を実行する、請求項１５に記載のシステム。
【請求項１７】
前記電流比較は折り返し電流比較である、請求項１６に記載のシステム。
【請求項１８】
前記検証中形成回路は電圧比較を実行する、請求項１５に記載のシステム。
【請求項１９】
前記検証中形成回路は上部コンプライアンス電流源を備える、請求項１５に記載のシステム。
【請求項２０】
前記検証中形成回路は下部コンプライアンス電流源を備える、請求項１５に記載のシステム。
【請求項２１】
前記検証中形成回路は、粗い分解能及び微細な分解能で書き込み電流を漸増させるための回路を備える、請求項１５に記載のシステム。
【請求項２２】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２つの隣接する行に結合されている、複数のソース線と、
前記選択されたＲＲＡＭセルに関連付けられたビット線、ワード線、及びソース線に電圧又は電流の組み合わせを印加することによって、前記アレイ内の選択されたＲＲＡＭセル上でセット動作を実行し、かつ、前記セット動作が完了したときに前記印加することを停止するための検証中セット回路と、を備える、不揮発性メモリシステム。
【請求項２３】
前記検証中セット回路は電流比較を実行する、請求項２２に記載のシステム。
【請求項２４】
前記電流比較は折り返し電流比較である、請求項２３に記載のシステム。
【請求項２５】
前記検証中セット回路は電圧比較を実行する、請求項２２に記載のシステム。
【請求項２６】
前記検証中セット回路は上部コンプライアンス電流源を備える、請求項２２に記載のシステム。
【請求項２７】
前記検証中セット回路は下部コンプライアンス電流源を備える、請求項２２に記載のシステム。
【請求項２８】
前記検証中セット回路は、粗い分解能及び微細な分解能で書き込み電流を漸増させるための回路を備える、請求項２２に記載のシステム。
【請求項２９】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２つの隣接する行に結合されている、複数のソース線と、
前記選択されたＲＲＡＭセルに関連付けられたビット線、ワード線、及びソース線に電圧又は電流の組み合わせを印加することによって、前記アレイ内の選択されたＲＲＡＭセル上でリセット動作を実行し、かつ、前記リセット動作が完了したときに前記印加することを停止するための検証中セット回路と、を備える、不揮発性メモリシステム。
【請求項３０】
前記検証中セット回路は電流比較を実行する、請求項２９に記載のシステム。
【請求項３１】
前記検証中セット回路は、前記電流比較を実行するためのダイオード接続トランジスタを備える、請求項３０に記載のシステム。
【請求項３２】
前記検証中セット回路は電圧比較を実行する、請求項２９に記載のシステム。
【請求項３３】
前記検証中セット回路は、粗い分解能及び微細な分解能で書き込み電流を漸増させるための回路を備える、請求項２９に記載のシステム。
【請求項３４】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２つの隣接する行に結合されている、複数のソース線と、
前記アレイ内の選択されたＲＲＡＭセル内に記憶された値を読み出すための感知回路であって、前記選択されたＲＲＡＭセルによって引き出された電流と、基準回路によって引き出された電流とを比較するための差動増幅器を備える、感知回路と、を備える、不揮発性メモリシステム。
【請求項３５】
前記基準回路はダミー基準セルを備える、請求項３４に記載のシステム。
【請求項３６】
前記基準回路はＲＲＡＭセルの第２のアレイ内に基準セルを備え、前記ＲＲＡＭセルの第２のアレイはユーザデータを記憶することが可能である、請求項３４に記載のシステム。
【請求項３７】
前記感知回路は、前記選択されたメモリセルに結合されたビット線に複製バイアス電圧を印加するためのバイアス回路を備える、請求項３４に記載のシステム。
【請求項３８】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はＲＲＡＭセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はＲＲＡＭセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はＲＲＡＭセルの２つの隣接する行に結合されている、複数のソース線と、
前記選択されたセル上での形成動作中に、選択されたセルに結合されたビット線に印加された前記電流を監視するための時間ベースの電流モニタと、を備える、不揮発性メモリシステム。
【請求項３９】
抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルに書き込む方法であって、
前記ＲＲＡＭセルを通る電流が閾値を超えているかどうかを検証するステップを含み、
前記電流が前記閾値を超えていない場合には、並行検証中書き込み動作を実行する、方法。
【請求項４０】
前記検証するステップは電流比較を含む、請求項３９に記載の方法。
【請求項４１】
前記電流比較は折り返し電流比較である、請求項４０に記載の方法。
【請求項４２】
前記検証するステップは電圧比較を含む、請求項３９に記載の方法。
【請求項４３】
前記検証するステップは、電流比較を実行するための、ビット線に接続されたダイオード接続トランジスタを使用することを含む、請求項３９に記載の方法。
【請求項４４】
前記並行検証中書き込み動作は、粗い分解能制御及び微細な分解能制御を使用して書き込み電流を漸増させることを含む、請求項３９に記載の方法。
【請求項４５】
前記並行検証中書き込み動作は、固定電圧を印加することを含む、請求項３９に記載の方法。
【請求項４６】
前記並行検証中書き込み動作は、傾斜電圧を印加することを含む、請求項３９に記載の方法。
【請求項４７】
前記並行検証中書き込み動作は、段階状漸増で電圧を印加することを含む、請求項３９に記載の方法。
【請求項４８】
前記並行検証中書き込み動作は、段階状漸減で電圧を印加することを含む、請求項３９に記載の方法。
【請求項４９】
前記並行検証中書き込み動作は、可変書き込みパルス幅を有する電圧を印加することを含む、請求項３９に記載の方法。
【請求項５０】
抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルに書き込む方法であって、
前記ＲＲＡＭセルを通る電流は目標値に達したかどうかを検証するステップと、
目標値に達していない場合には、書き込み動作を実行するステップと、
電流比較を使用して前記書き込み動作を検証するステップと、を含む、方法。
【請求項５１】
前記電流比較は、折り返し電流比較である、請求項５０に記載の方法。
【請求項５２】
前記検証するステップは、電流比較を実行するための、ビット線に接続されたダイオード接続トランジスタを使用することを含む、請求項５０に記載の方法。
【請求項５３】
前記実行するステップは、粗い分解能制御及び微細な分解能制御を使用して書き込み電流を漸増させることを含む、請求項５０に記載の方法。
【請求項５４】
並行検証中書き込み動作は、固定電圧を印加することを含む、請求項５０に記載の方法。
【請求項５５】
並行検証中書き込み動作は、傾斜電圧を印加することを含む、請求項５０に記載の方法。
【請求項５６】
並行検証中書き込み動作は、段階状漸増で電圧を印加することを含む、請求項５０に記載の方法。
【請求項５７】
並行検証中書き込み動作は、段階状漸減で電圧を印加することを含む、請求項５０に記載の方法。
【請求項５８】
並行検証中書き込み動作は、可変書き込みパルス幅を有する電圧を印加することを含む、請求項５０に記載の方法。
【請求項５９】
前記実行するステップは、ハイブリッド制御を利用する、請求項５０に記載の方法。
【請求項６０】
前記ハイブリッド制御は、内部制御及びテスタからの外部制御を含む、請求項５９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
抵抗ランダムアクセスメモリセルに書き込み及び読み出しするための回路の多数の実施形態が開示される。抵抗アクセスメモリセルのアレイの様々なアーキテクチャ及びレイアウトも開示される。
【背景技術】
【０００２】
抵抗ランダムアクセスメモリ（resistive random access memory、ＲＲＡＭ）は、不揮発性メモリの一種である。一般に、ＲＲＡＭメモリセルは、２つの導電性電極の間に挟まれた抵抗性誘電材料層をそれぞれ含む。誘電材料は、通常絶縁性である。しかしながら、誘電体層の両端に適切な電圧を印加することにより、誘電材料層を貫通する導電路（典型的にフィラメントと呼ばれる）を形成することができる。ひとたびフィラメントが形成されると、誘電体層の両端に適切な電圧を印加することにより、フィラメントを「リセット」（すなわち、破壊又は断線され、ＲＲＡＭセルの両端間が高抵抗状態になる）及びセット（すなわち、再形成され、ＲＲＡＭセルの両端間が低抵抗状態になる）することができる。低抵抗状態及び高抵抗状態を利用して、抵抗状態に応じて「１」又は「０」のデジタル信号を表示することができ、それにより、情報ビットを記憶することができる再プログラム可能な不揮発性メモリセルを提供する。
【０００３】
図１は、ＲＲＡＭメモリセル１の従来の構成を示す。メモリセル１は、上部電極３及び下部電極４をそれぞれ形成する２つの導電材料層の間に挟まれた抵抗性誘電材料層２を含む。
【０００４】
図２Ａ〜図２Ｄは、誘電材料層２の切り替え機構を示す。具体的には、図２Ａは、製作後の初期状態における抵抗性誘電材料層２を示し、層２は、比較的高い抵抗を呈する。図２Ｂは、層２の両端に適切な電圧を印加することによる、層２を貫通する導電性フィラメント７の形成を示す。フィラメント７は、層２を貫通する導電路であり、これにより、層２は、両端間で比較的低い電圧を呈する（フィラメント７の比較的高い導電度のため）。図２Ｃは、層２の両端に「リセット」電圧を印加することにより引き起こされる、フィラメント７の断線８の形成を示す。断線８の区域は、比較的高い抵抗を有し、そのため、層２は、両端間で比較的高い電圧を呈する。図２Ｄは、層２の両端に「セット」電圧を印加することにより引き起こされる、断線８の区域におけるフィラメント７の復元を示す。フィラメント７の復元は、層２が両端間で比較的低い抵抗を呈することを意味する。図２Ｂ及び２Ｄの「形成」状態又は「セット」状態における層２の比較的低い抵抗は、それぞれデジタル信号状態（例えば、「１」）を表すことができ、図２Ｃの「リセット」状態における層２の比較的高い抵抗は、異なるデジタル信号状態（例えば、「０」）を表すことができる。ＲＲＡＭセル１は、繰り返し「リセット」及び「セット」することができ、そのため、ＲＲＡＭセル１は、理想的な再プログラム可能な不揮発性メモリセルを形成する。
【０００５】
このタイプのＲＲＡＭメモリセルの１つの欠点は、フィラメントを形成するために必要とされる電圧及び電流が、比較的高い（並びに、メモリセルをセット及びリセットするために必要とされる電圧よりも著しく高いことがある）ことである。
【０００６】
この問題を解決するために、出願者らは以前に、参照により本明細書に組み込まれる米国特許出願公開第２０１６／０１８１５１７号として公開された米国特許出願公開第１４／５８２，０８９号を出願した。この出願は、セルのフィラメントを形成するためにより低い電圧及び電流を必要とする改善されたＲＲＡＭメモリセルを提示した。具体的には、この出願は、セルの導電性フィラメントを形成するために必要な電圧を低減する様式で構成された電極及び抵抗性誘電体層を有する、幾何学的に改良されたＲＲＡＭセルを開示した。出願者は、電極間のある点において抵抗性誘電体層内に鋭角部を設けることにより、フィラメントを効果的に形成するために必要な電圧及び電流を著しく低減することを発見した。この設計は、図３〜図６を参照して以下に説明される。
【０００７】
図３は、それぞれ直角に接する細長い第１の部分１２ａ及び第２の部分１２ｂを有する抵抗性誘電体層１２を含むＲＲＡＭメモリセル１０の一般構造を例示する。具体的には、２つの部分１２ａ及び１２ｂが鋭角部１２ｃで接するように、第１の部分１２ａは、細長く、水平に延在し、第２の部分１２ｂは、細長く、垂直に延在する（すなわち、抵抗性誘電体層１２は、「Ｌ」字形状を有する）。第１の電極１４を、水平層部分１２ａの上、かつ垂直層部分１２ｂの左に配設する。第２の電極１６を、水平層部分１２ａの下、かつ垂直層部分１２ｂの右に配設する。したがって、第１の層部分１２ａ及び第２の層部分１２ｂの各々は、電極１４と電極１６との間に配設され、電極１４及び電極１６と電気的に接触している。電極１４及び電極１６は、Ｗ、Ａｌ、Ｃｕ、Ｔｉ、Ｐｔ、ＴａＮ、ＴｉＮなどの適切な導電材料から形成することができ、抵抗性誘電体層１２は、ＨｆＯｘ、ＴａＯｘ、ＴｉＯｘ、ＷＯｘ、ＶＯｘ、ＣｕＯｘなどの遷移金属酸化物、又はそうした材料などの複数の層から作製される）。あるいは、抵抗性誘電体層１２は、１つ又は複数の遷移金属酸化物の副層を含む別々の副層の複合体であってもよい（例えば、層１２は、ＴａＯｘ層とＨｆＯｘ層との間にＨｆ層が配設された、複数の層であってもよい）。鋭角部１２ｃで層１２を貫通するフィラメントの形成は、鋭角部１２ｃにおける高い電場のため、誘電体層１２が平面状である場合よりも低い電圧で発生し得ることが発見されている。
【０００８】
図４Ａ〜図４Ｃは、本発明のＲＲＡＭメモリセル１０及び関連回路を形成する際の工程を示す。プロセスは、選択したトランジスタを基板１８上に形成することから始まる。トランジスタは、基板１８内に形成されたソース領域２０／ドレイン領域２２、及びそれらの間のチャネル領域上に配設され、チャネル領域から絶縁されているゲート２４を含む。図４Ａに例示するように、ドレイン２２上に導電ブロック２６及び２８、並びに導電プラグ３０を形成する。
【０００９】
導電材料３２の層をプラグ３０の上に形成する（例えば、当技術分野でよく知られているフォトリソグラフィ技法を使用して）。次いで、導電材料３４のブロックを、導電材料３２の層のごく一部分の上に形成する。層３２とブロック３４が接する角部は、プラズマ処理により磨かれてもよい。次いで、遷移金属酸化物層３６を、層３２上に、及びブロック３４の垂直部分上に堆積する。これに続いて、導電材料の堆積及びＣＭＰエッチバックを行って、導電材料３８のブロックを層３６上に形成する。結果得られた構造を図４Ｂに示す。
【００１０】
導電プラグ４０を導電ブロック３８上に形成する。導電線（例えば、ビット線）４２をプラグ４０上に形成し、プラグ４０に接続する。この結果得られた構造体を図４Ｃに示す。層３２及びブロック３４は、ＲＲＡＭセル１０の下部電極１６を形成し、層３６は、ＲＲＡＭセル１０の抵抗性誘電体層１２を形成し、ブロック３８は、ＲＲＡＭセル１０の上部電極１４を形成する。図４Ｃは、ＲＲＡＭメモリセルの概略図を更に含み、ＲＲＡＭセルは、その選択トランジスタを有するＲＲＡＭセル１０に対応し、ＢＬは電極４２であり、ＷＬは電極２４であり、ＳＬは電極２０である。
【００１１】
図５Ａ〜図５Ｃは、本発明のＲＲＡＭメモリセル１０及び関連回路の代替的な実施形態を形成する際の工程を示す。プロセスは、選択したトランジスタを基板１８上に上述のように形成することから始まる（基板１８内に形成されるソース領域２０／ドレイン領域２２、及びそれらの間のチャネル領域上に配設され、チャネル領域から絶縁されているゲート２４）。図５Ａに例示するように、ドレイン２２上に導電ブロック４４を形成する。
【００１２】
導電材料４６の層をブロック４４上に形成する。遷移金属酸化物層４８を、ブロック４６上に、ブロック４６の垂直側面のうちの１つに沿って、ブロック４６から離れる方向に堆積する。これに続いて、導電材料５０の層を堆積及びＣＭＰエッチバックにより形成する。結果得られた構造を図５Ｂに示す。それゆえに、層４８／層５０の交点である別の鋭角端部に対向する材料４６の鋭角端部４６ａが存在する。これは、頂角部４６ａの局所場を高め、それにより必要な形成電圧を低減させる。
【００１３】
導電プラグ５２を導電層５０上に形成する。導電線（例えば、ビット線）５４をプラグ５２上に形成し、プラグ５２に接続する。この結果得られた構造体を図５Ｃに示す。層４６は、ＲＲＡＭセル１０の下部電極１６を形成し、層４８は、ＲＲＡＭセル１０の抵抗性誘電体層１２を形成し、層５０は、ＲＲＡＭセル１０の上部電極１４を形成する。
【００１４】
非限定的な例として、初期状態におけるＲＲＡＭセル１０を図６Ａに示す。電極１４及び電極１６は、ＣＵで形成され、抵抗性誘電体層１２は、ＨｆＯｘで形成される。図６Ｂに示すように鋭角部１２ｃを貫通する導電性フィラメント５６を形成するために、約３〜６Ｖの電位差を電極１４と電極１６との間に印加する。図６Ｃに示すようにフィラメント５６の断線５８を形成することによりＲＲＡＭセル１０をリセットするために、約１〜４Ｖの電位差を電極１４と電極１６との間に印加する。図６Ｄに示すようにフィラメント５６の断線５８を取り除くことによりＲＲＡＭセル１０をセットするために、約１〜４Ｖの電位差を電極１６と電極１４との間に印加する（すなわち、形成電圧及びリセット電圧に対して逆極性）。
【００１５】
ＲＲＡＭセル技術は先行技術で知られているが、必要とされるものは、改善されたアレイアーキテクチャ及びレイアウトである。更に必要とされるものは、ＲＲＡＭメモリセル１及び１０などのＲＲＡＭセルに対する読み出し及び書き込み動作を実行するための改善された回路である。
【発明の概要】
【００１６】
本明細書に開示される発明は、抵抗ランダムアクセスメモリセルにおいて書き込み動作及び読み出し動作を実行するための回路の多数の実施形態を含む。本発明は、抵抗ランダムアクセスメモリセルのアレイのための改善されたアーキテクチャ及びレイアウトを更に含む。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【図面の簡単な説明】
【００６０】
【図１】従来の抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルの横断面図である。
【図２Ａ】製作後の初期状態における従来のＲＲＡＭセルの抵抗性誘電体層の横断面図である。
【図２Ｂ】形成された状態における従来のＲＲＡＭセルの抵抗性誘電体層の横断面図である。
【図２Ｃ】リセット状態における従来のＲＲＡＭセルの抵抗性誘電体層の横断面図である。
【図２Ｄ】セット状態における従来のＲＲＡＭセルの抵抗性誘電体層の横断面図である。
【図３】出願人によって発明され、以前の特許出願に記載されたＲＲＡＭセルの側断面図である。
【図４Ａ】図３のＲＲＡＭセルの形成におけるステップを示す横断面図である。
【図４Ｂ】図３のＲＲＡＭセルの形成におけるステップを示す横断面図である。
【図４Ｃ】図３のＲＲＡＭセルの形成におけるステップを示す横断面図である。
【図５Ａ】図３のＲＲＡＭセルの代替的な実施形態の形成におけるステップを示す横断面図である。
【図５Ｂ】図３のＲＲＡＭセルの代替的な実施形態の形成におけるステップを示す横断面図である。
【図５Ｃ】図３のＲＲＡＭセルの代替的な実施形態の形成におけるステップを示す横断面図である。
【図６Ａ】初期状態における図３のＲＲＡＭセルの側断面図である。
【図６Ｂ】形成された状態における図３のＲＲＡＭセルの側断面図である。
【図６Ｃ】リセット状態における図３のＲＲＡＭセルの側断面図である。
【図６Ｄ】セット状態における図３のＲＲＡＭセルの側断面図である。
【図７Ａ】ＲＲＡＭセルを示す。
【図７Ｂ】選択トランジスタを有するＲＲＡＭセルを示す。
【図８】ＲＲＡＭセルのアレイと、読み出し及び書き込み動作を実行するための回路とを備える例示的なダイを示す。
【図９】ＲＲＡＭセルのアレイの先行技術アーキテクチャを示す。
【図１０】ＲＲＡＭセルのアレイの一実施形態を示す。
【図１１】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１２】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１３】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１４】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１５】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１６】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１７】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１８】ＲＲＡＭセルのアレイの別の実施形態を示す。
【図１９】検証中形成（form-while-verify）回路の一実施形態を示す。
【図２０】検証中形成（form-while-verify）回路の別の実施形態を示す。
【図２１】検証中セット（set-while-verify）回路の一実施形態を示す。
【図２２】検証中セット（set-while-verify）回路の別の実施形態を示す。
【図２３】検証中リセット（reset-while-verify）回路の一実施形態を示す。
【図２４】検証中リセット（reset-while-verify）回路の別の実施形態を示す。
【図２５】ＲＲＡＭセルのアレイについての感知アーキテクチャを示す。
【図２６】ＲＲＡＭセルのアレイについての別の感知アーキテクチャを示す。
【図２７】選択されたＲＲＡＭセルと共に使用するための感知増幅器の一実施形態を示す。
【図２８】選択されたＲＲＡＭセルと共に使用するための感知増幅器の別の実施形態を示す。
【図２９】選択されたＲＲＡＭセルと共に使用するための電流モニタの一実施形態を示す。
【図３０】選択されたＲＲＡＭセルと共に使用するための電流発生器の一実施形態を示す。
【図３１】書き込み検証ハイブリッドアルゴリズムを示す。
【図３２】図３１の書き込み検証ハイブリッドアルゴリズムについての例示的な波形を示す。
【図３３】並行書き込みの方法を示す。
【図３４】並行形成の方法を示す。
【図３５】ＲＲＡＭセルのアレイの一実施形態の平面図のレイアウトを示す。
【図３６】ＲＲＡＭセルのアレイの別の実施形態の平面図のレイアウトを示す。
【図３７】ＲＲＡＭセルのアレイの別の実施形態の平面図のレイアウトを示す。
【発明を実施するための形態】
【００６１】
図７Ａは、ＲＲＡＭセル７００の一実施形態を示す。ＲＲＡＭセル７００は、上部電極７１０、下部電極７４０、リザーバ層７２０、及びスイッチング層７３０を含む。一実施形態では、上部電極７１０及び下部電極７４０はＴｉＮで構築され、リザーバ層７２０はＴｉで構築され、スイッチング層７３０はＨｆＯｘで構築される。代替的に、上部電極７１０及び下部電極７４０は、Ｐｔ、Ｗ、Ｔａ、Ａｌ、Ｒｕ、又はＩｒで構築することもできる。スイッチング層７３０は、ＴａＯｘ、ＡｌＯｘ、又はＷｏｘなどで構築されてもよい。スイッチング層７３０はまた、任意の単層酸化物から、又はＴｉなどの脱酸素剤金属で構築されてもよく、あるいは、ＨｆＯ２／Ａｌ２Ｏ３、ＨｆＯ２／Ｈｆ／ＴａＯｘ、又はＨｆＯ２／Ｔｉ／ＴｉＯｘなどの異なる酸化物及び金属を櫛通りする複数の層で構築されてもよい。
【００６２】
図７Ｂに示すように、ＲＲＡＭセル７００は、（セル選択目的のために）セレクタ７５０に接続され、ＲＲＡＭメモリセル（ビットセル）を生成する。この図面では、セレクタ７５０は、トランジスタであって、そのドレインは、ＲＲＡＭセル７００の下部電極７４０に接続し、そのゲートは、ＲＲＡＭセル７００が位置するアレイのワード線に接続し、そのソースは、このアレイのソース線に接続されている。ＲＲＡＭセル７００の上部電極７１０は、アレイのビット線に接続する。セレクタの代替的な実施形態は、双方向ダイオード又はスイッチを含むことができる。
【００６３】
前述のように、ＲＲＡＭセルでのセット動作は、セルに「１」を書き込むために実行することができ、リセット動作は、セルに「０」を書き込むために実行することができる。
【００６４】
表１を参照すると、以下の例示的な電圧及び電流をメモリセル７００に印加して、形成、セット、及びリセット動作を実行することができる。
【表１】
2020533798.tif 000003
【００６５】
ＲＲＡＭのアレイが生成される場合、ビット線、ワード線、及びソース線は、形成、セット、又はリセット動作についてのセルを選択するために、及び／又は、形成、セット、又はリセット動作についてのセルを選択しないために、利用することができる。ワード線、ソース線、及びビット線は、形成／セット／リセット／読み出し動作についてのＲＲＡＭメモリセルを選択するために使用される。選択されたワード線は、ＲＲＡＭセルの下部電極を形成／読み出し／セットで接地に結合し、リセットでリセット電圧に結合するために使用される。選択されたビット線は、形成／セット／読み出し動作で形成／セットバイアスを提供し、リセットで接地レベルを提供するために使用される。選択されたソース線は、形成／セット／読み出し動作で接地レベルを提供し、リセット動作でリセットバイアスを提供するために使用される。選択されない端子（ＳＬ／ＢＬ／ＷＬ）については、ディスターブ（望ましくないセル挙動）を防止するために適切な禁止バイアスが使用される。これらの線に印加することができる電圧及び電流の実施例を表２及び３に示す。
【表２】
2020533798.tif 000004
【表３】
2020533798.tif 000005
【００６６】
表２及び３のアレイ動作１及びアレイ動作２では、読み出し２は、読み出し１の逆読み出しであり、読み出し動作中にＢＬ端子とＳＬ端子とが交換されることを意味する。アレイ動作１では、高電圧が、形成及びセット動作のためにビット線に印加され、リセット動作のためにソース線に印加される。アレイ動作２では、高電圧が、形成及びセット動作のためにソース線に印加され、リセット動作のためにビット線に印加される。表１及び２において、「形成−Ｖ」は、電流コンプライアンスを有する（固定の、傾斜した、又は段階的漸増／漸減で）電圧バイアスで形成することを意味する。「形成−Ｉ」は、電圧コンプライアンスを有する（固定の、傾斜した、又は段階的漸増／漸減で）電流バイアスで形成することを意味する。形成−Ｖ又は形成−Ｉでは、選択されていないワード線は、選択されていない選択トランジスタの破壊を増大させるバイアスレベルでバイアスが加えられる。
【００６７】
図８は、本明細書に記載される本発明の実施形態を利用することができるＲＲＡＭシステムの一実施形態を示す。ダイ８００は、データを記憶するためのメモリアレイ８０１、８０２、８０３、及び８０４であって、各メモリアレイは、図１〜図７を参照して上記で説明したタイプのメモリセル又は他の既知のタイプのＲＲＡＭセルのうちの１つを、任意選択で、利用する、メモリアレイ８０１、８０２、８０３、及び８０４と、メモリアレイ８０１及び８０２又は８０３及び８０４内の行にそれぞれアクセスして読み出し又は書き込みを行うために使用される（すなわち、形成、セット、又はリセットの動作につき選択された）行デコーダ回路８０５及び８０６と、メモリアレイ８０１、８０２、８０３及び８０４内の列にそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路８０６、８０７、８０８及び８０９と、メモリアレイ８０１及び８０３からデータを読み出すか又はそれらにデータを書き込むために使用される感知及び書き込み回路８１０、並びにメモリアレイ８０２及び８０４からデータを読み出すか又はそれらにデータを書き込むために使用される感知及び書き込み回路８１１と、読み出し及び書き込み制御ロジック８１２と、読み出し及び書き込みアナログ回路８１３と、冗長性などの様々な制御機能を提供するためのロジック８１４と、内蔵の自己検査を含む検査を実行するための検査回路８１５と、ダイ８００を含有するチップ内の他のノードに接続するためのインターフェースピン８１６と、を備える。
【００６８】
ここで、図８のメモリアレイ８０１、８０２、８０３、及び８０４に使用することができる異なるアレイアーキテクチャについて、図９〜図１８を参照して説明する。これらのアレイ内のＲＲＡＭメモリセルは、図１〜図７のセルアーキテクチャ、又は他の既知のＲＲＡＭセルアーキテクチャのいずれにも従うことができる。
【００６９】
図９は、ＲＲＡＭメモリアレイ９００の先行技術アーキテクチャを示す。ＲＲＡＭメモリセルは、アレイ９００内の行及び列に配置される。メモリセルは、ワード線（アレイ９００内のセルの行を活性化する）及びビット線（アレイ９００内のセルの列を活性化したビット線）を活性化することによって選択される。このアーキテクチャでは、セルの隣接する行はソース線を共有する。例えば、例示的なセル９０１及び９０２はどちらも、ソース線９０８（ＳＬ０と標示される）に結合される。セル９０１はワード線９０６（ＷＬ０）及びビット線９０５（ＢＬ０）に結合され、セル９０２はワード線９０７（ＷＬ１）及びビット線９０５（ＢＬ１）に結合される。ここで、セル９０１は選択（制御）トランジスタ９０３に結合され、セル９０２は選択トランジスタ９０４に結合される。ワード線９０６は、選択トランジスタ９０３のゲートを制御し、ワード線９０７はトランジスタ９０４のゲートを制御する。この構成は、各ＲＲＡＭセルにつき１つの選択トランジスタが存在するので、「１Ｔ１Ｒ」構成と呼ぶことができる。
【００７０】
図１０は、改良されたアレイアーキテクチャの一実施形態を示す。ＲＲＡＭアレイ１０００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ１０００は、アレイ９００とは異なり、複数の埋め込まれた接地要素１００１を備える。ここで、各埋め込み接地要素１００１は、ＲＲＡＭセルの（ダミー）列と、ユーザアレイメモリデータの一部として実際に使用されない選択トランジスタとを備える。ＲＲＡＭセルは、任意選択で、金属又はビア層によって短絡される。代替的に、ＲＲＡＭセルを除去し、選択トランジスタのドレインをアレイ接地列に直接接続することができる。むしろ、これらの列は、一緒に結合されてアレイ接地として機能することができ、読み出し又は書き込み動作中にソース線にバイアスを供給することを意味する。この構成は、各ＲＲＡＭセルにつき１つの選択トランジスタが存在し、アレイ内の接地要素も埋め込まれているので、この構成は、「埋め込みアレイ接地を有した１Ｔ１Ｒ」構成と呼ぶことができる。
【００７１】
図１１は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１１００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ９００とは異なり、アレイ１１００は、セルの隣接する行の各対の間に分離トランジスタの行１１０１を備える。分離トランジスタの各行１１０１は、実際のセルの動作で機能を実行しないが、代わりに、単にセルの行の対の間に電気的分離を提供する。任意選択で、各行１１０１は、行１１０１を選択的に接地に引き付けるスイッチ１１０２に結合される。この構成は、各ＲＲＡＭセルにつき１．５個の制御トランジスタが存在するので、「１．５Ｔ１Ｒ」構成と呼ぶことができる。
【００７２】
図１２は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１２００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ１２００は、アレイ９００とは異なり、複数の埋め込まれた接地要素１２０１を備える。ここで、各埋め込み接地要素１２０１は、ユーザデータの書き込み又は読み取りに実際に使用されないＲＲＡＭセルの列及び制御トランジスタを備える。むしろ、これらの列は、接地として機能するように一緒に結合することができる。加えて、セルの各列は、ただ１つのビット線の代わりに、（一緒に結合される）一対のビット線に結合される。例えば、図１２に示される最も左側の列では、セルの列は、ビット線１２０２（ＢＬ０Ａ）及び１２０３（ＢＬ０Ｂ）に結合され、ビット線１２０２及び１２０３は一緒に結合されている。この構成は、各列がビット線の対に接続され、アレイも埋め込み接地要素を備えるため、「埋め込みアレイ接地を有した１Ｔ１Ｒ  ＢＬ対」と呼ぶことができる。この構成は、例えば、１個のロジックメモリビットセルを実装するための差動ＲＲＡＭセル（セル１２２３／１２２４）として機能する。
【００７３】
図１３は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１３００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ１３００は、アレイ９００とは異なり、ただ１対の隣接する行の代わりに、２対の隣接する行に結合されたソース線を利用する。ソース線は、ワード線に対して垂直に（直交して）走る。したがって、例示的なソース線１３０１（ＳＬ０）は、第１の２つの行の４つのセル対、及び第２の２つの行の４つのセル対、すなわち、合計８個のセルに結合される。この構成は、共有の直交ソース線を利用するので、「共有直交ＳＬ  １Ｔ１Ｒ」構成と呼ぶことができる。
【００７４】
図１４は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１４００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ１４００は、アレイ９００とは異なり、ただ１対の隣接する行の代わりに、２対の隣接する行に結合された直交ソース線を利用する。したがって、例示的なソース線１４０１（ＳＬ０）は、第１の２つの行の４つのセル対、及び第２の２つの行の４つのセル対、即ち、合計８個のセルに結合される。加えて、隣接する行のセルの各対は、２ビットの代わりに１ビットのデータを記憶するために使用され、それらのセルは共通のワード線を共有する。例えば、セル対１４０２が示される。セル対１４０２は、セル１４０３及び１４０４、並びに選択トランジスタ１４０５及び１４０６を備える。選択トランジスタ１４０５及び１４０６はそれぞれ、それらのゲートを介してワード線１４０７（ＷＬ０）に接続される。この構成は、一緒に１ビットのデータを記憶する２つのＲＲＡＭセル毎に２つのトランジスタを利用するので、「２Ｔ２Ｒ」構成と呼ぶことができる。
【００７５】
図１５は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１５００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ１５００は、アレイ９００とは異なり、ソース線を全く利用せず、各メモリセルは、同じワード線に結合された２つの制御トランジスタに結合される。例えば、例示的なセル１５０１は、制御トランジスタ１５０２及び１５０３に結合される。制御トランジスタ１５０２及び１５０３のゲートは、ワード線１５０４（ＷＬ０）に結合される。この構成は、各ＲＲＡＭセルにつき２つのトランジスタを利用するので、「２Ｔ１Ｒ」構成と呼ぶことができる。
【００７６】
図１６は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１６００は、ＲＲＡＭアレイ１６００が直交ソース線を利用することを除いて、図１５のＲＲＡＭアレイ１５００と同一である。直交ソース線の方向は、ビット線の方向と同じである。具体的には、ＲＲＡＭセルの各列はソース線を共有する。例えば、例示的なセル１６０１及びセル１６０１と同じ列内の他の全てのセルは、ソース線１６０２（ＳＬ０）に結合される。この構成は、各ＲＲＡＭセルにつき２つのトランジスタを利用し、ソース線と対応するビット線との間に対称な経路を含むので、「２Ｔ１Ｒ対称」構成と呼ぶことができる。
【００７７】
図１７は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１７００は、ＲＲＡＭアレイ９００と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ１７００は、アレイ９００とは異なり、ただ１対の隣接する行の代わりに、２対の隣接する行に結合されたソース線を利用する。加えて、ソース線はワード線に直交する。したがって、例示的なソース線１７１０（ＳＬ０）は、第１の２つの行の４つのセル対、及び第２の２つの行の４つのセル対、すなわち、合計８個のセルに結合される。加えて、行の４個のＲＲＡＭセルは、同じ制御トランジスタを共有する。例えば、例示的なＲＲＡＭセル１７０１、１７０２、１７０３、及び１７０４はそれぞれ、ゲートがワード線１７１１（ＷＬ０）に結合された制御トランジスタ１７０５に結合される。制御トランジスタの一方の端子はＲＲＡＭセル１７０１、１７０２、１７０３、及び１７０４に結合され、他方の端子はソース線１７１０（ＳＬ０）に結合される。ＲＲＡＭセル１７０１、１７０２、１７０３、及び１７０４は、ビット線１７０６（ＢＬ０）、１７０７（ＢＬ１）、１７０８（ＢＬ２）、及び１７０９（ＢＬ３）にそれぞれ結合される。この構成は、４個のＲＲＡＭセルにつき１つのトランジスタ及び１つのソース線を利用するので、「１Ｔ４ＲＳＬｖ」構成と呼ぶことができる。
【００７８】
図１８は、改良されたアレイアーキテクチャの別の実施形態を示す。ＲＲＡＭアレイ１８００は、ＲＲＡＭアレイ１８００が各（ロジック）メモリビットにつき４個のＲＲＡＭセルを使用することを除いては、図１７のＲＲＡＭアレイ７００と同一である。例えば、例示的なセル１８０１、１８０２、１８０３、及び１８０４は、同じビットを記憶するように完全に同じに動作される。それらは同じビット線、ここではビット線１８０５（ＢＬ０Ａ、ＢＬ０Ｂ、ＢＬ０Ｃ、及びＢＬ０Ｄ）に結合される。この構成は、４個のセル、１個の制御トランジスタ、及び１ビットを記憶する１つのソース線を利用するので、「１ビット＝１Ｔ４ＲＳＬｖ」と呼ぶことができる。
【００７９】
図１９は、自己計時型の折り返し形成電流比較を使用する検証中形成（form-while-verify）回路１９００を示しており、これは、ＲＲＡＭセル１９０４上で形成動作を実行し、形成動作中にＲＲＡＭセル電流（Ｉｃｅｌｌ）を目標形成電流（Ｉｆｏｒｍ＿ｔａｒｇｅｔ）と自動的かつ継続的に比較することによって形成が完了すると、動作を自動的に停止する。検証中形成回路１９００は、制御ＰＭＯＳトランジスタ１９０１と、形成電圧源Ｖ＿ｆｏｒｍ−１９６０と、上部コンプライアンス電流源Ｉ＿ｃｏｍｐ＿ｔｏｐ  １９０２と、ｙｍｕｘ（ｙ−マルチプレクサ）ＰＭＯＳトランジスタ１９０３（ＲＡＭセル１９０４が位置する列を選択するための列デコーダ回路の一部であるか、あるいは、ｙｍｕｘは、フルＣＭＯＳマルチプレクサであり得る）と、選択トランジスタ１９０５と、正バイアススイッチ１９０９と、接地バイアススイッチ１９１０と、イネーブリングＮＭＯＳトランジスタ１９１１と、カスコーディング（分離）ＰＭＯＳトランジスタ１９１２と、ＮＭＯＳトランジスタ１９１３及び１９１４と、参照電流源Ｉ  ＦＯＲＭＲＥＦ  １９１５と、インバータ１９２１と、インバータ１９１６及び１９１７と、を備える。
【００８０】
選択トランジスタ１９０５は、イネーブリング（デコーディング）トランジスタ、及び／又は、動作中にＲＲＡＭセル１９０４内のスイッチング電流を制限するために、ＲＲＡＭセルの下部電極上の形成下部コンプライアンス電流、例えば、０．０００２〜１００ｕＡ、をミラーリングするためのミラートランジスタとしての役割を果たす。形成動作中、ＲＲＡＭセルに流れる電流（したがって、フィラメントの比率及びサイズの増大）は、上部コンプライアンス電流源１９０２及び選択トランジスタ１９０５の下部コンプライアンスによって制約される。形成動作（電流波形整形）中、上部コンプライアンス電流源Ｉ＿ｃｏｍｐ＿ｔｏｐ  １９０２及び／又はトランジスタ１９０５の下部電流コンプライアンスは、固定の、傾斜した、又は階段状可変漸増／漸減での電流バイアスであってもよい。ＰＭＯＳトランジスタ１９１２は、結果として生じる電流（＝Ｉ＿ｃｏｍｐ＿ｔｏｐ−Ｉｃｅｌｌ）をダイオードＮＭＯＳトランジスタ１９１３に折り返すカスコーディングトランジスタとして機能する。ＰＭＯＳトランジスタ１９１２のゲートでのバイアスは、ノードＩＯ＿Ｗ  １９２２でのバイアス電圧を決定する。
【００８１】
形成動作の開始時に、ＤＯＮＥＸ  １９３０信号は「０」である。これは、ＰＭＯＳトランジスタ１９０１をオンにして、形成電圧源Ｖ＿ｆｏｒｍｓｕｐ１９６０をＩＯ＿Ｗ  １９２２及びビット線１９０８に渡す。形成電圧源Ｖ＿ｆｏｒｍｓｕｐ１９６０は、形成動作（電圧波形整形）中、固定電圧、傾斜電圧、又は階段状可変漸増／漸減での電圧であってもよい。この時点のＲＲＡＭセル１９０４は、非常に高い抵抗（例えば、メガオーム範囲）を有し、これは、フィラメントをまだ含まないことを意味し、ＰＭＯＳトランジスタ１９０３は、この時点で開放回路に接続されているように見える。したがって、ＩＯ＿Ｗ  １９２２での電圧は、急速に増加し始める。ＩＯ＿Ｗ  １９２２での高電圧は、最終的に、フィラメントをＲＲＡＭセル１９０４内に生じさせ、その時点でＲＲＡＭセル１９０４の抵抗が著しく低下し、電流がＲＲＡＭセル１９０４を通って流れ始める。これにより、ＮＭＯＳトランジスタ１９１３及び１９１４内の電流が減少し始める。一方、電流源１９１５は、形成セル電流が目標近くに到達すると、インバータ１９１６の入力での電圧１９２０を増大させる（電流源１９１５未満に向かって減少するトランジスタ１９１３及び１９１４内の電流につながる）。形成セル電流の目標に到達した時点で、その電圧は「０」状態から「１」状態に反転し、インバータ１９１７の出力をまた、「０」から「１」へと変化させ、形成動作が完了することを示す。この時点で、フィラメントは、下部をＲＲＡＭセルの上部電極に効果的に短絡させる。この状態の変化はＰＭＯＳトランジスタ１９０１をオフにし、これは、順に、形成電圧がＲＲＡＭセル１９０４に印加されるのを停止する。形成されたセルの抵抗率は、初期の未形成のセルに対して５〜１００倍のオーダでの減少である。
【００８２】
数値例は以下の通りである。電流源Ｉ＿ｃｏｍｐ＿ｔｏｐ  １９０２は、３０ｕＡに設定される。ＲＲＡＭセルの初期Ｉｃｅｌｌは、０．１ｕＡと想定される。基準電流Ｉ−ＦＯＲＭＲＥＦ  １９１５は、１０ｕＡに設定される。形成目標電流Ｉｆｏｒｍ＿ｔａｒｇｅｔ＝Ｉ＿ｃｏｍｐ＿ｔｏｐ−Ｉ  ＦＯＲＭＲＥＦであり、例えば、３０ｕＡ−１０ｕＡ＝〜２０ｕＡである。動作の開始時に、電流＝電流１９０２−Ｉｃｅｌｌ、すなわち、＝３０ｕＡ−０．１ｕＡ＝２９．９ｕＡが、ＫＣＬ（キルヒホッフの電流の法則）法則によってダイオード接続ＮＭＯＳトランジスタ１９１３に流れ込む。この電流はミラーＮＭＯＳトランジスタ１９１４内にミラーリングされる。トランジスタ１９１４内の電流は、基準形成電流１９１５と比較される。トランジスタ１９１４内の電流（２９．９ｕＡ）は基準電流１９１５（１０ｕＡ）よりも大きいので、ノード１９２０上の電圧は接地に引き付けられ、したがって、信号ＤＯＮＥｘは低い。低い状態にあるＤＯＮＥｘは、ＰＭＯＳトランジスタ１９０１をオンにし、形成電圧源（Ｖ＿ｆｏｒｍｓｕｐ  １９６０）が完全なＩＯ＿Ｗ  １９２２ノードを通過してビット線ＢＬ  １９０３に到達することを可能にする。この形成電源電圧は、ＲＲＡＭセル１９０４を起動してフィラメントの形成を開始する。フィラメントが形成されるにつれて、ＲＲＡＭセルの抵抗率が低下し、Ｉｃｅｌｌを０．１ｕＡの初期電流から増大させる。Ｉｃｅｌｌ＝２０ｕＡの時点で、トランジスタ１９１３に流れる電流＝３０ｕＡ−２０ｕＡ＝１０ｕＡである。この時点で、電圧１９２０は増大し始める。Ｉｃｅｌｌ＝２０．１ｕＡの時点で、トランジスタ１９１３に流れる電流＝３０ｕＡ−２０．１ｕＡ＝９．９ｕＡである。この時点で、電圧１９２０は、例えば、インバータ１９１６のトリップ点よりも高くなり、ＤＯＮＥＸ  １９３０信号を高くし、ＰＭＯＳトランジスタ１９０１を遮断し、次に、形成電源電圧Ｖ＿ｆｏｒｍｓｕｐ  １９６０を遮断する。したがって、ビット線１９０８上の電圧は、接地に向かって急速に減少し、形成動作を停止する。
【００８３】
図２０は、自己計時ビット線電圧比較を使用した、検証中形成回路２０００を示しており、これは、ＲＲＡＭセル２００４上で形成動作を実行し、形成動作中にＲＲＡＭセルの（ｍｕｘを介して結合された）ビット線上の電圧を目標形成電流圧と自動的かつ継続的に比較することによって形成が完了すると、動作を自動的に停止する。検証中形成回路２０００は、制御ＰＭＯＳトランジスタ２００１と、上部コンプライアンス電流源Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２００２と、ＰＭＯＳトランジスタ１９０３（ＲＡＭセル２００４が位置決めされている列を選択するための列デコーダ回路の一部である）と、選択トランジスタ２００５と、正バイアススイッチ２００９と、接地バイアススイッチ２０１０と、ＮＭＯＳトランジスタ２０１１と、インバータ２０１５と、コンパレータ２０１２と、を備える。コンパレータ２０１２の負入力は、基準電圧ＶＦＯＲＭＲＥＦ  ２０２１である。選択トランジスタ２００５は、イネーブリング（デコーディング）トランジスタ、及び／又は、動作中にＲＲＡＭセル２００４内のＡＣスイッチング電流を制限するために、ＲＲＡＭセルの下部電極上の形成下部コンプライアンス電流をミラーリングするためのミラートランジスタとしての役割を果たす。上部コンプライアンス電流２００２は、ＲＲＡＭセル２００４．の目標形成電流Ｉｃｅｌｌを決定する。回路２０００は、回路１９００について先に説明した、同じ又は類似の構成要素又は動作の詳細（電流又は電圧波形の整形など）を含み、これらの構成要素の動作の詳細は、効率性のためにここでは再度説明しない。
【００８４】
形成動作の開始時に、ＤＯＮＥＸ  ２０３０信号は「０」である。これは、ＰＭＯＳトランジスタ２００１をオンにして、（形成電圧源Ｖ＿ｆｏｒｍｓｕｐ  １９６０をノードＩＯ＿Ｗ  １９２２及びビット線１９０８に渡すため）、かつＮＭＯＳトランジスタ２０１１をオンにする。この時点のＲＲＡＭセル２００４は、非常に高い抵抗（例えば、メガオーム）を有し、ＰＭＯＳトランジスタ２００３は、この時点で開放回路に接続されているように見える。したがって、ノードＩＯ＿Ｗ  ２０２２での電圧は、急速に増加し始める。ＩＯ＿Ｗでの高電圧は、最終的に、ＲＲＡＭセル２００４内にフィラメントを形成させ、その時点でＲＲＡＭセル２００４の抵抗が著しく低下し、電流がＲＲＡＭセル２００４を通って流れ始める。セル電流Ｉｃｅｌｌがコンプライアンス電流Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２００２と同程度の値に到達すると、電圧ＩＯ＿Ｗ  ２０２２は減少し始める。ＩＯ＿Ｗの電圧がＶＦＯＲＭＲＥＦ  ２０２１未満になると、コンパレータ２０１２の出力ＤＯＮＥＸ  ２０３０は、「０」から「１」に反転して、形成動作が完了することを示す。この時点で、形成されたセル電流Ｉｃｅｌｌは、コンプライアンス電流Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２００２に匹敵する。信号ＤＯＮＥＸの状態のこの変化はＰＭＯＳトランジスタ２００１をオフにし、これは、順に、形成電圧がＲＲＡＭセル２００４に印加されるのを停止する。
【００８５】
代替的に、上部コンプライアンス電流２００２は、抵抗器又は抵抗器として作用するトランジスタなどの抵抗器負荷によって置き換えることができる。
【００８６】
図２１は、自己計時型の折り返しセット電流の比較を使用する検証中セット（set-while-verify）回路２１００を示しており、これは、ＲＲＡＭセル２１０８上でセット動作を実行し、形成動作中にＲＲＡＭセル電流（Ｉｃｅｌｌ）を目標セット電流（Ｉｓｅｔ＿ｔａｒｇｅｔ）と自動的かつ継続的に時間的に比較することによってセットが完了すると、動作を自動的に停止する。検証中セット回路２１００は、制御ＰＭＯＳトランジスタ２１０１と、セット電源電圧Ｖ−ＳＥＴＳＵＰ  ２１６０と、上部コンプライアンス電流源ＩＣ＿ｃｏｍｐ＿ｔｏｐ  ２１０２と、ネイティブＮＭＯＳトランジスタ２１０３と、スイッチ２１０４及び２１０５と、コンパレータ２１０６と、ｙｍｕｘ  ＮＭＯＳトランジスタ２１０７と、選択トランジスタ２１０９と、スイッチ２１１２及び２１１３と、ＮＭＯＳトランジスタ２１１４と、カスコーディングＰＭＯＳトランジスタ２１１５と、ミラーＮＭＯＳトランジスタ２１１６及び２１１７と、電流源２１１８と、インバータ２１２１と、インバータ２１１９及び２１２０と、を備える。選択トランジスタ２１０９は、イネーブリング（デコーディング）トランジスタ、及び／又は、セット動作中にＲＲＡＭセル２１０８内のスイッチング電流を制限するために、ＲＲＡＭセルの下部電極上の形成下部コンプライアンス電流、例えば、０．０００２〜１００ｕＡをミラーリングするためのミラートランジスタとしての役割を果たす。セット動作中、ＲＲＡＭセル内を流れる電流（したがって、フィラメントの比率及びサイズが増大する）は、上部コンプライアンス電流２１０２及び選択トランジスタ２１０９内の下部コンプライアンスによって制約される。セット動作中、上部コンプライアンス電流Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２１０２及び／又はトランジスタ２１０９内の下部電流コンプライアンスは、固定の、傾斜した、又は階段状可変漸増／漸減での電流バイアスであってもよい（セット電流波形整形）。ＰＭＯＳトランジスタ２１１５は、結果として生じる電流（＝Ｉ＿ｃｏｍｐ＿ｔｏｐ−Ｉｃｅｌｌ）をダイオードＮＭＯＳトランジスタ２１１６に折り返すカスコーディングトランジスタとして機能する。ＰＭＯＳトランジスタ２１１５のゲートでのバイアスは、ノードＩＯ＿Ｗ  ２１３４でのバイアス電圧を決定する。
【００８７】
セット動作の開始時に、ＤＯＮＥＸ  ２１４２信号は「０」である。ＰＭＯＳ  ２１０１がオンにされ、ＮＭＯＳトランジスタ２１１４がオンにされる。セット電源Ｖ＿ｓｅｔｓｕｐ  ２１６０は、ノードＩＯＷ＿Ｓ  ２１３４に入る。セット電圧源Ｖ＿ＳＥＴＳＵＰ  ２１６０は、セット動作中、固定電圧、傾斜電圧、階段状可変漸増／漸減での電圧であってもよい。コンパレータ２１０６は、トランジスタ２１０３による閉ループ制御作用によって、ＶＳＥＴＲＥＦ＿ＢＬ  ２０４０に等しいセットバイアス電圧をノードＩＯＷ＿２１３２に重ね合わせる。この電圧は、ＲＲＡＭセル２１０８の上部電極に結合するビット線ＢＬ  ２１３８まで通過される。代替的に、コンパレータ２１０６を使用する代わりに、トランジスタ２１０３のゲートに（スイッチ２１０４によって有効にされた）基準クランプ電圧ＶＣＬＡＭＰ＿ＢＬ  ２１６２を印加して、トランジスタ２１０３のソースフォロア作用によりノードＩＯＷ  ２１３２にセットバイアス電圧を重ね合わせることができる。代替的に、セット動作中、ＶＳＥＴＲＥＦ＿ＢＬ  ２１４０又はＶＣＬＡＭＰ＿ＢＬ  ２１６２のいずれかの波形電圧整形によって、ＢＬ  ２２１２上のセット電圧は、固定電圧、傾斜電圧、階段状可変漸増／漸減での電圧であってもよい。この時点におけるＲＲＡＭセル２１０８は、高い抵抗、例えば、数百キロオーム、を有し、極めて低い電流、例えば数百ｎＡ〜数ｕＡ、を引き出し、これは、（リセット動作から）ＲＲＡＭセルが不完全な又は部分的なフィラメントを有することを意味する。いくつかの時点で、ＢＬ電圧２１３８をＲＲＡＭセル２１０８に印加すると、フィラメントの残りの開放部分がセットされ始める。これは、フィラメントが不完全なフィラメントから完全なフィラメントまでサイズが成長し始めることを意味し、これは、ＲＲＡＭセルの下部電極と上部電極との間の導通路を電気的に完成させ始め、ＲＲＡＭ２１０８の抵抗が下がり、ＲＲＡＭ２１０８がより大きな電流（Ｉｃｅｌｌ）を引き出し始めることを意味する。これにより、トランジスタ２１１６及び２１１７内の折り返し電流（＝Ｉｃｏｍｐ＿ｔｏｐ  ２１０２−Ｉｃｅｌｌ）が降下を開始する。セットされたセル電流Ｉｃｅｌｌが、上部コンプライアンス電流Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２１０２と比較可能な値に到達すると、トランジスタ２１１６／２１１７内の電流は、基準電流Ｉ−ＳＥＴＲＥＦ  ２１１８を下回る。この時点で、電流源２１１８は、インバータ２１１９の入力での電圧を増加させる。いくつかの時点では、この電圧が「０」状態から「１」状態に反転して、インバータ２１２０の出力も「０」から「１」に変化させ、セット動作が完了することを示す。状態のこの変化はＰＭＯＳトランジスタ２１０１をオフにし、これは、順に、Ｖ＿ＳＥＴＳＵＰ電圧２１６０がＲＲＡＭセルの上部電極に印加されることを停止する。
【００８８】
図２２は、検証中セット（set-while-verify）回路２２００を示しており、セット動作をＲＲＡＭセル２２０８上で実行し、セット動作中にＲＲＡＭセルのビット線に結合された電圧を目標基準セット電圧と自動的かつ継続的に比較することによってセットが完了すると、自動的に動作を停止する。検証中セット回路２２００は、図示の構成で、制御ＰＭＯＳトランジスタ２２０１と、上部コンプライアンス電流源Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２２０２と、ネイティブＮＭＯＳトランジスタ２２０６と、スイッチ２２０３及び２２０５と、コンパレータ２２０４と、ｙｍｕｘ  ＮＭＯＳトランジスタ２２０７と、選択トランジスタ２２０９と、スイッチ２２１２及び２２１３と、スイッチ２２１６と、インバータ２２１５と、スイッチ２２１７と、コンパレータ２２１８と、を備える。回路２２００は、回路２１００について先に説明した、同じ又は類似の構成要素又は動作の詳細（電流又は電圧波形の整形など）の多くを含み、これらの構成要素又は動作の詳細は、効率性のためにここでは再度説明しない。
【００８９】
セット動作の開始時に、信号ＤＯＮＥＸ  ２２３０は「０」である。制御ＰＭＯＳ  ２２０１はオンにされ、セットされた電源電圧Ｖ＿ＳＥＴＳＵＰ  ２２６０をノードＩＯＷ＿Ｓ  ２２３４に渡す。ＩＯＷ＿Ｓ  ２２３４での電圧は増大し始める。この時点でのＲＲＡＭセル２２０８は、高い抵抗を有し、小さいか又は低い電流を引き出す。ノードＩＯＷ＿Ｓ  ２２３４上の立ち上がり電圧は、ノードＩＯＷ  ２２３２を、コンパレータ２２０４の入力上の基準レベルＶＳＥＴＲＥＦ＿ＢＬ  ２２４０によって決定されるセットバイアス電圧まで増大させる（スイッチ２２０５が閉じられ、スイッチ２２０３が開かれた場合）。この電圧ＩＯＷ  ２２３２は、ｙｍｕｘ  ＮＭＯＳトランジスタ２２０７を通ってビット線ＢＬ  ２２１２に移動する。いくつかの時点で、十分に高いＲＲＡＭセル２２０８の上部電極へのセットバイアス電圧の印加によって、フィラメントの残りの開放部分がセットを開始され、ＲＲＡＭ  ２２０８の抵抗が下がり、ＲＲＡＭ  ２２０８がより大きい（Ｉｃｅｌｌ）電流を引き出し始める。目標セットのセル電流Ｉｃｅｌｌが上部コンプライアンス電流Ｉ＿ｃｏｍｐ＿ｔｏｐ  ２２０２に匹敵する値に到達すると、これにより、ＩＯＷ＿Ｓ  ２２３４上の電圧が低下し始める。電圧ＩＯＷ＿Ｓ  ２２３４が基準電圧ＶＳＥＴＲＥＦ  ２２２１未満に低下すると、コンパレータ２２１８の出力は、「０」から「１」に反転して、セット動作が完了することを示す。状態のこの変化はＰＭＯＳトランジスタ２２０１をオフにし、これは、順に、Ｖ＿ＳＥＴＳＵＰ電圧２２６０が印加されるのを停止する。これにより、ビット線ＢＬ  ２２１２上の電圧が接地レベルに向かっていき、セット動作を停止させる。
【００９０】
代替的に、上部コンプライアンス電流２２０２は、抵抗器又は抵抗器として作用するトランジスタなどの抵抗器負荷によって置き換えることができる。
【００９１】
図２３は、検証中リセット（reset-while-verify）回路２３００を示しており、リセット動作をＲＲＡＭセル２３０２上で実行し、リセット動作中にＲＲＡＭセルのビット線に結合された電圧を目標基準リセット電圧と自動的かつ継続的に比較することによってリセットが完了すると、自動的に動作を停止する。検証中リセット回路２３００は、図示の構成で、ｙｍｕｘ  ＮＭＯＳトランジスタ２３０１と、選択トランジスタ２３０３と、スイッチ２３０７及び２３０８と、ＮＭＯＳトランジスタ２３０９と、リセット負荷Ｒｌｏａｄ  ２３４２（抵抗器又は抵抗器として作用するトランジスタのいずれか）と、コンパレータ２３１０と、を備える。
【００９２】
動作の開始時に、ＲＲＡＭセルの抵抗は低く（セット動作後）、信号ＤＯＮＥＸ  ２３３０は「０」であり、ＮＭＯＳスイッチ２３０８はオンである。ビット線ＢＬ  ２３０６は、接地に向かって引き付けられる。リセット電圧源がソース線２３０５に印加され、オンであるＷＬ  ２３０４でＮＭＯＳトランジスタ２３０３を通ってＲＲＡＭセル２３０２の下部電極に移動される。リセット電圧源は、セット動作中、固定電圧、傾斜電圧、階段状可変漸増／漸減での電圧であってもよい。元のセット状態からの高いセル電流は、ノードＩＯＷ  ２３３４をリセットバイアスレベル（＝Ｉｃｅｌｌ*Ｒｌｏａｄ）の方に引き付ける。この電圧はリセット基準電圧ＶＲＳＴＲＥＦ  ２３２１よりも大きく設定される。いくつかの時点で、ＲＲＡＭセル２３０２がリセットされ、そのフィラメントの一部分が破壊される。ＲＲＡＭセル２３０２の抵抗は、その後、劇的に上昇する。この時点で、Ｒｌｏａｄ  ２３４２によって低く引き付けられているノードＩＯＷ  ２３３４は、ＶＲＳＴＲＥＦ  ２３２１レベル未満になり、ＤＯＮＥＸ  ２３３０を「０」から「１」に反転させる。これは、次に、スイッチ２３０８をオフにし、ノードＩＯＷ  ２３３４が浮遊され、リセット動作を有効に停止する。
【００９３】
図２４は、検証中リセット（reset-while-verify）回路２４００を示しており、リセット動作をＲＲＡＭセル２４０２上で実行し、リセット動作中にセル電流（Ｉｃｅｌｌ）を目標リセット電流（Ｉｒｅｓｅｔ＿ｔａｒｇｅｔ）と自動的かつ継続的に比較することによってリセットが完了すると、動作を自動的に停止する。検証中リセット回路２４００は、図示の構成で、ｙｍｕｘ  ＮＭＯＳトランジスタ２４０１と、選択トランジスタ２４０３と、スイッチ２４０５及び２４０６と、ＮＭＯＳトランジスタ２４０７、２４０８及び２４０９と、電流源Ｉ−ＲＳＴＲＥＦ  ２４１０と、インバータ２４２１と、インバータ２４１１及び２４１２と、を備える。トランジスタ２４０８は、ダイオード接続であり、選択されたＲＲＡＭセルのビット線に接続され、かつ、動作中にセル電流を直接感知する役割を果たす。
【００９４】
動作の開始時に、ＲＲＡＭセルの抵抗は低く（セット動作後）、信号ＤＯＮＥＸ  ２４３０は「０」であり、ＮＭＯＳスイッチ２４０７はオンであり、ノードＩＯＷをダイオード接続ＮＭＯＳトランジスタ２４０８のドレイン／ゲートに接続する。ビット線２４３６は、ｙｍｕｘ  ＮＭＯＳトランジスタ２４０１によってＩＯＷ  ２４３４に接続される。リセット電圧源がソース線２４０４に印加される。初期に高電流のセル（セット動作後）は、感知トランジスタ２４０８に直接流れ、トランジスタ２４０９内にミラーリングされる。この電流は、基準リセット電流Ｉ−ＲＳＴＲＥＦ  ２４１０と比較される。その初期セル（セット）電流が基準リセット電流Ｉ−ＲＳＴＲＥＦ  ２４１０よりも大きいことにより、ノード２４４０は接地に引き付けられ、ＤＯＮＥＸ  ２４３０を効果的に「０」に等しく引き付ける。リセット電圧源がＲＲＡＭセル２４０２の下部電極に結合された後のいくつかの時点で、ＲＲＡＭセル２４０２がリセットされ、そのフィラメントの一部が破壊される。ＲＲＡＭセル２４０２の抵抗は、その後、劇的に上昇する。セル電流が、基準リセット電流Ｉ−ＲＳＴＲＥＦ  ２４１０よりも小さい時点で、電流源２４１０は、ノード２４４０（インバータ２４１１の入力上の電圧）を「０」から「１」に反転させ、インバータ２４１２の出力も「０」から「１」に反転させ、リセット動作の終了を示す。これは、トランジスタ２４０７をオフにし、ノードＩＯＷ  ２４３４及びＢＬ  ２４３６を浮遊させ、リセット動作を有効に停止する。
【００９５】
セット又は形成動作中に電流を直接感知するためにダイオード接続トランジスタを使用する別の実施形態。この場合、ダイオード接続ＰＭＯＳは、選択されたＲＲＡＭセルのビット線に接続される。ＰＭＯＳのソースは、セット又は形成の電圧源に接続される。ダイオード接続ＰＭＯＳ内の電流は、セット／形成基準電流と比較される電流コンパレータ内にミラーリングされる。ダイオード接続ＰＭＯＳ内の電流が、基準セット／形成電流とパリティに到達すると、セット／形成動作は停止する。
【００９６】
セット又は形成動作中に電流を直接感知するために負荷（抵抗器、又は抵抗器として作用するトランジスタ）を使用する別の実施形態。この場合、負荷の第１の端子は、選択されたＲＲＡＭセルのビット線に接続される。負荷の第２の端子は、セット又は形成の電圧源に接続される。第１の端子上の電圧は、動作中に感知ノードとして機能して、動作を自動的に停止する。
【００９７】
図２５は、フラッシュメモリシステム２５００（ダイ８００上に実装することができる）を示す。フラッシュメモリシステム２５００は、アレイ２５０１及び２５０２（図８のアレイ８０１及び８０３に対応する）と、行デコーダ２５０３及び２５０４（行デコーダ８０５及び８０６に対応する）と、列デコーダ２５０５及び２５０６（列デコーダ８０６及び８０８に対応する）と、感知回路２５１０（感知回路８１０に対応する）と、を備える。フラッシュメモリシステム２５００は、基準アレイ２５０９と、感知回路電流基準２５０８と、を更に備える。
【００９８】
アレイ２５０１内のフラッシュメモリセルの各列は、アレイ２５０１内の全ての列につき１つのビット線が存在するように、ビット線に結合される。同様に、アレイ２５０２内のフラッシュメモリセルの各列は、アレイ２５０２内の全ての列につき１つのビット線が存在するように、ビット線に結合される。列デコーダ２５０５及び２５０６は、選択されたアドレスについての読み出し動作中に、選択されたビット線を感知回路２５１０に接続する。感知回路２５１０は、複数の感知増幅器回路２５０７ａ、２５０７ｂ、．．．、２５０７ｎを備えており、ｎは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム２５００のＩＯ幅と呼ばれる（典型的には、ｎは３２又は６４である）。これらの感知増幅器回路は、感知増幅器回路２５０７と総称される。
【００９９】
この実施形態では、基準アレイ２５０９は、アレイ２５０１及び２５０２のフラッシュメモリセルと構造が同一であるが、ユーザデータを記憶するために実際に使用されないダミーフラッシュメモリセルのアレイである。基準アレイ２５０９は、アレイ２５０１及び２５０２の両方を感知するための読み出し基準バイアスを生成する役割を果たす。代替的な実施形態では、基準アレイ２５０９は、フラッシュメモリセルを有さない標準的な基準トランジスタを備える。これらの標準的な基準トランジスタは、感知回路２５１０のための異なるトリップ点（すなわち、「０」から「１」を区別する電流又は電圧レベル）を提供するように、異なってサイズ決めされ、及び／又は、バイアスがかけられる。別の代替的な実施形態では、基準アレイ２５０９は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、感知回路２５１０のための異なるトリップ点を提供するように異なってサイズ決めされる。
【０１００】
感知回路電流基準２５０８は、ダミーフラッシュメモリセルのうちの１つ以上に結合され、電流を生成する。この電流は、電流ミラーリング技術を使用して、感知増幅器回路２５０７のそれぞれでミラーリングされる。ミラーリングされた基準電流は、選択されたメモリセルに記憶されたデータの値を示す出力を生成するための、アレイ２５０１又は２５０２から選択されたメモリセルに対して比較されたそれらである。
【０１０１】
図２６は、別のフラッシュメモリシステム２６００（ダイ８００上に実装され得る）を示す。フラッシュメモリシステム２６００は、フラッシュメモリシステム２５００のように、アレイ２５０１及び２５０２と、行デコーダ２５０３及び２５０４と、列デコーダ２５０５及び２５０６と、を備える。フラッシュメモリシステム２６００は、基準アレイ２６０１及び２６０２と、感知回路２６０３と、を更に備える。
【０１０２】
アレイ２５０１内のフラッシュメモリセルの各列は、アレイ２５０１内の全ての列につき１つのビット線が存在するように、ビット線に結合される。同様に、アレイ２５０２内のフラッシュメモリセルの各列は、アレイ２５０２内の全ての列につき１つのビット線が存在するように、ビット線に結合される。列デコーダ２５０５及び２５０６は、選択されたアドレスについての読み出し動作中に、選択されたビット線を感知回路２６０３に接続する。感知回路２６０３は、複数の感知増幅器回路２６０４ａ、２６０４ｂ、．．．、２６０４ｎを備えており、ｎは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム２６００のＩＯ幅と呼ばれる（典型的には、ｎは３２又は６４である）。これらの感知増幅器回路は、感知増幅器回路２６０４と総称される。
【０１０３】
この実施形態では、基準アレイ２６０１及び２６０２は両方とも、アレイ２５０１及び２５０２のフラッシュメモリセルと構造は同一であるが、ユーザデータを記憶するために実際に使用されないダミーフラッシュメモリセルのアレイである。選択されたメモリセルがアレイ２５０１内にあるとき、各感知増幅器回路２６０４は、基準アレイ２６０２内のメモリセルに接続され、このメモリセルは、基準メモリセルとして機能する。選択されたメモリセルがアレイ２５０２内にあるとき、各感知増幅器回路２６０４は、基準メモリセルとして機能する基準アレイ２６０１内のメモリセルに接続される。したがって、フラッシュメモリシステム２６００は、フラッシュメモリシステム２５００とは異なり、感知回路電流基準２５０８又は電流ミラーの使用を必要としない。別の代替的な実施形態では、基準アレイ２６０１及び２６０２は、フラッシュメモリセルを有さない標準的な参照トランジスタを備える。これらの標準的な基準トランジスタは、感知回路２６０３の異なるトリップ点を提供するように、異なってサイズ決めされ、及び／又はバイアスがかけられる。別の代替的な実施形態では、基準アレイ２６０１及び２６０２は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、感知回路２６０３の異なるトリップ点を提供するように異なってサイズ決めされる。
【０１０４】
図２７は、感知増幅器２７００を示す。感知増幅器２７００は、データ読み出しブロック２７０１と、参照読み出しブロック２７０２と、差動増幅器ブロック２７０３と、を備える。
【０１０５】
データ読み込みブロック２７０１は、読み出し動作のために選択されたセルであるＲＲＡＭセル２７１１に接続する。データ読み出しブロック２７０１は、図示のように構成された、感知負荷ＰＭＯＳトランジスタ２７０４、２７０５、及び２７０９と、ＮＭＯＳネイティブトランジスタ２７１０と、ＮＭＯＳトランジスタ２７０６及び２７０７と、コンパレータ２７０８と、を備える。トランジスタ２７１０及び２７１３（ノード２７２４に接続するそれらのゲート）は、感知ノード２７２０及び基準ノード２７２１をメモリセルのビット線から分離するカスコーディングトランジスタとして機能する。トランジスタ２７１０及び２７１３と共にトランジスタ２７０４／２７０５／２７０６／２７０７の機能は、固定ビット線読み出しバイアス電圧をかける働きをする。これは、参照トランジスタをビット線のクランプ複製トランジスタとして複製することによって、以下のように機能する。固定された読み出しビット線基準電圧（例えば、０．２Ｖ）がＮＭＯＳトランジスタ（基準トランジスタ）２７０６のゲートにかけられ、これにより、このデバイス内を流れる固定電流が生じる。この電流は、ダイオード接続ＰＭＯＳトランジスタ２７０４から、ＰＭＯＳトランジスタ２７０５内及びＮＭＯＳトランジスタ（複製トランジスタ）２７０７内にミラーリングされる。同じ電流が基準トランジスタ２７０６及び複製トランジスタ２７０７に流れるので、複製トランジスタ２７０７のゲートは、固定読み出しビット線基準電圧である基準トランジスタ２７０６のゲート電圧と同じでなければならない。そして、トランジスタ２７１０のゲート電圧はトランジスタ２７１３のゲート電圧と同じであるので、トランジスタ２７１３のソースのゲート電圧はトランジスタ２７１０のゲート電圧と同様である。
【０１０６】
参照読み出しブロック２７０２は、ＰＭＯＳトランジスタ２７１２と、ネイティブＮＭＯＳトランジスタ２７１３と、基準回路２７１４と、を備える。ここで、基準回路２７１４は、基準読み出しセル又は基準電流源を備えることができる。
【０１０７】
差動増幅器２７０３は、一緒にコンパレータを形成する入力クロス結合ＰＭＯＳトランジスタ２７１５及び２７１６並びに入力クロス結合ＮＭＯＳトランジスタ２７１７及び２７１８と、（クロス結合ＮＭＯＳトランジスタ２７１７及び２７１８の過渡バイアステール電流としても作用する）ＮＭＯＳイネーブリングトランジスタ２７１９と、を備える。
【０１０８】
動作中、差動増幅器ブロック２７０３は、基準読み出しブロック２７０２によって提供されるデータ読み出しブロック２７０１基準ノード２７２１によって提供される感知ノード２７２０を比較して、出力２７２２を生成する。基準ノード２７２１で引き出された読み出し基準電流が、感知ノード２７２０で引き出されたメモリセル電流を超える（選択されたＲＲＡＭセル２７１１に「０」が記憶されていることを示す）場合は、その後、出力２７２２が低くなる。基準ノード２７２１で引き出された読み出し基準電流が、感知ノード２７２０で引き出されたメモリセル電流よりも小さい（選択されたメモリＲＲＡＭセル２７１１に「１」が記憶されていることを示す）場合は、出力２７２２が高くなる。
【０１０９】
図２８は、感知増幅器２８００を示す。感知増幅器２８００は、データ読み出しブロック２８０１と、参照読み出しブロック２８０２と、差動増幅器ブロック２８０３と、を備える。
【０１１０】
データ読み出しブロック２８０１は、読み出し動作のために選択されたセルであるＲＲＡＭセル２８１１に接続する。データ読み出しブロック２８０１は、感知負荷ＰＭＯＳトランジスタ２８０９と、ＮＭＯＳネイティブトランジスタ２８１０と、を備える。データ読み出しブロック２８０１は、読み出し動作中にビット線バイアスを提供するオペアンプ２８２６を更に備える。オペアンプ２８２６は、ＰＭＯＳトランジスタ２８０４、２８０５及び２８０６と、ＮＭＯＳトランジスタ２８０７及び２８０８と、を備える。オペアンプ２８２６は、トランジスタ２８０６のゲート電圧をトランジスタ２９０５のゲート電圧（入力読み出しビット線基準電圧に等しい）と同じに維持することによって、ビット線２８１１上に読み出しビット線基準電圧を重ね合わせる。カスコーディングトランジスタ２８１０及び２８１３は、主アレイビット線及び基準ビット線上で同様のソース電圧を維持するために同じゲート電圧を有する。
【０１１１】
参照読み出しブロック２８０２は、ＰＭＯＳトランジスタ２８１２と、ネイティブＮＭＯＳトランジスタ２８１３と、基準回路２８１４と、を備える。ここで、基準回路２８１４は、基準読み出しセル又は基準電流源を備えることができる。
【０１１２】
差動増幅器２８０３は、コンパレータを一緒に形成する入力クロス結合ＰＭＯＳトランジスタ２８１５及び２８１６並びに入力クロス結合ＮＭＯＳトランジスタ２８１７及び２８１８と、ＮＭＯＳイネーブリングトランジスタ２８２１と、を備える。差動増幅器２８０３は、入力ＮＭＯＳトランジスタ２８１９及び２８２０と、バイアスＰＭＯＳトランジスタ２８２２、２８２３、２８２４、及び２８２５と、を更に備える。
【０１１３】
差動増幅器２８０３は、キャパシタ２８２６によってデータ読み出しブロック２８０１に結合され、差動増幅器２８０３は、キャパシタ２８２７によって参照読み出しブロック２８０２に結合される。
【０１１４】
動作中、差動増幅器ブロック２８０３は、データ読み出しブロック２８０１によって提供される感知ノード２８２７を、参照読み出しブロック２８０２によって提供される基準ノード２８２８と比較して、出力２８２９を生成する。基準ノード２８２８で引き出された読み出し基準電流が、感知ノード２８２７で引き出されたメモリセル電流を超える（選択されたＲＲＡＭセル２８１１に「０」が記憶されていることを示す）場合は、出力２８２９が低くなる。基準ノード２８２８で引き出された読み出し基準電流が、感知ノード２８２７で引き出されたメモリセル電流よりも小さい（選択されたメモリＲＲＡＭセル２８１１に「１」が記憶されていることを示す）場合は、出力２８２９が高くなる。
【０１１５】
図２９は、電流測定（モニタ）ユニット２９００を示す。電流測定ユニット２９００は、漏れ補償ＰＭＯＳトランジスタ２９０１と、スイッチ２９０２と、キャパシタ２９０３と、プリチャージＰＭＯＳトランジスタ２９０４と、列デコーダｙｍｕｘ（Ｙマルチプレクサ）２９０５と、選択されたＲＲＡＭセル２９０６と、バッファネイティブＮＭＯＳトランジスタ２９０７と、コンパレータ２９０８と、を備える。電流測定ユニット２９００は、傾斜速度を測定することによって、数百ピコアンペアからナノアンペアのオーダの非常に小さい電流を検出することができる。具体的には、まず、漏れ補償ステップが以下のように行われる。ＲＲＡＭセル２９０６はオフ（ワード線がオフ）であり、ＰＭＯＳトランジスタ２９０１は、スイッチ２９０２を閉じた状態でＰＭＯＳトランジスタ２９０１を接続するダイオードによってオフ状態でノード２９１０上の漏れを測定する。バイアスドレイン／ゲート電圧は、トランジスタ２９０１内を流れる漏れ電流によって確立される。次いで、スイッチ２９０２はオフにされ、この時点で、トランジスタ２９０１は、バイアスドレイン／ゲート電圧をそのゲート上に保持し、したがって、高電源からノード２９１０への漏れ電流の流れが生成され、接地に流れるノード２９１０上のオフ状態の漏れを効果的に相殺する。次に選択されたｙｍｕｘ  ２９０５は、ノード２９１０をＲＲＡＭセル２９０６に接続している。次に、ＰＭＯＳトランジスタ２９０１は、キャパシタ２９０３を高基準電圧に充電し、その後、ＰＭＯＳトランジスタはオフにされる。ＲＲＡＭセル２９０６によって引き出された電流は、その後、キャパシタ２９０３を放電し、ある時点で、ノード２９１０上の電圧が、コンパレータ２９０８の基準電圧２９１２を下回り、コンパレータ２９０８の出力を反転させる。速度は、式Ｉ＝Ｃ*Ｔ／ＶによってＲＲＡＭセル電流を決定し、したがって、タイミングを測定することによって電流を決定することができる。例えば、１ｎａ＝１０ｐＦ*１Ｖ／１０ｍｓである。
【０１１６】
図３０は、電流発生器３０００を示しており、これは、形成動作中に必要とされるＩ−ｆｏｒｍ電流を、広い範囲、例えば、数ｎＡ〜１００ｕＡ、で発生させるのに有用である。電流発生器３０００は、ＰＭＯＳトランジスタ３００１及び３００５と、ＮＭＯＳトランジスタ３００２及び３００４と、を備える。電流発生器３０００は、幅−長さ比を調整することができる、可変ＰＭＯＳトランジスタ３００３及び３００７と、可変ＮＭＯＳトランジスタ３００６と、を更に備える。トランジスタの幅単位のｍ因子をイネーブリング／トリミングすることなど、可変ＰＭＯＳトランジスタ３００３（ｍ＝１〜１００）及び３００７（ｍ＝１〜１００）、並びに可変ＮＭＯＳトランジスタ３００６（ｍ＝１〜１００）を調整することによって、出力電流ＩＯｕｔは、入力電流ＩＩｎの１０，０００倍の大きさに増幅される。
【０１１７】
図３１は、書き込み検証ハイブリッドアルゴリズム３１００を示す。まず、アドレスＸについてデータをクロックインする（ステップ３１０１）。書き込み及びストローブが実行される前に、検証読み取りが実行される（ステップ３１０２）。検証読み出し、書き込み、ストローブ制御は、内部制御（感知制御及び内部セット／リセット／形成バイアス制御など）と外部制御（書き込み、ポーリング、及び読み出しコマンド入力のための制御／アドレス／データピンからの）との組み合わせである。供給源（ＶＳＵＰｘ、ＶＲＥＦ、ＩＲＥＦ）は、外部又は内部から提供される。固定、傾斜、階段状電流及び電圧バイアスは、外部供給整形及び内部アナログ発生器の組み合わせ、又は内部アナログ発生器のいずれかによって行われる。状態レジスタがポーリングされる（ステップ３１０３）。状態レジスタ内の「終了（Done）」ビットが「１」を示す場合は、その後、動作が完了し、システムは、次のデータ及びアドレスの対がクロックインされるのを待つ。「終了（Done）」ビットが「０」を示す場合は、その後、システムプロセスは書き込み動作を実行する（ステップ３１０４）。「終了（Done）」ビットは、内部感知回路（図２５〜図２９）によって目標に到達するセル電流を検証した結果である。
【０１１８】
図３２は、図３１の書き込み検証ハイブリッドアルゴリズム３１００の例示的な波形を示す。外部供給源ＶＳＵＰｘは、アナログ回路（ＶＲＥＦ、ＩＲＥＦ）のためと同様にセット／リセット／形成のための供給源を提供し、バイアスを阻止するように提供される。制御／アドレス／データピンは、マクロに包括的である。
【０１１９】
図３３は、並行書き込みの方法３３００を示す。並行書き込み（形成／セット／リセット）検証は、図１９〜図２４に説明されるような書き込み動作中に、ターゲットに到達するＲＲＡＭセルの検証が自動的になされることを意味する。ステップ３３０１で、システムは、電流ＩｃｅｌｌがＩ  ｔａｒｇｅｔ−Ｉ  ｏｆｆｓｅｔであるかどうかを判断する。はいの場合、システムはステップ３３０４に進む。いいえの場合、システムはステップ３３０２に進む。ステップ３３０２で、システムは、並行書き込み検証動作（書き込み動作中に並行して検証すること）中に、並行書き込み検証Ｉｃｅｌｌが、Ｉ  ｔａｒｇｅｔ−Ｉ  ｏｆｆｓｅｔであるかどうかを判断する。いいえの場合、その後、システムはステップ３３０３に進む。はいの場合、システムはステップ３３０４に進む。ステップ３３０３で、システムは、書き込みタイミングが所定のタイミングを超えているかどうか（タイムアウト＝はい、又は、いいえ）を判断する。はいの場合、ステップ３３０４に進む。いいえの場合、システムはステップ３３０２を繰り返す。ステップ３３０４で、システムは、Ｉｃｅｌｌ＝Ｉｔａｒｇｅｔ＋／−Ｉｍａｒ（目標はマージン内）であることを検証する。はいの場合、その後、この方法は完了する。いいえの場合、システムはステップ３３０５に進む。ステップ３３０５で、システムは、並行書き込み検証ＩｃｅｌｌがＩｃｅｌｌ＝Ｉ  ｔａｒｇｅｔ＋／−Ｉ  ｍａｒであるかどうかを判断する（書き込み動作中に並行して検証する）。はいの場合、この方法は完了する。いいえの場合、システムはステップ３３０６に進む。ステップ３３０６で、システムは、書き込みタイミングが所定のタイミングを超えているかどうか（タイムアウト＝はい、又は、いいえ）を判断する。はいの場合、この方法は完了する。いいえの場合、システムはステップ３３０５を繰り返す。上記の方法では、書き込み電流及び／又は電圧バイアスは、固定の、傾斜した、又は粗い、及び／又は微細な漸増／漸減の階段パルスを含むことができる。加えて、パルス書き込みのタイミングは、可変のパルス幅であってもよい。目標セル電流は、Ｉｏｆｆｓｅｔに対して大きく、Ｉｍａｒ（Ｉｍａｒｇｉｎ）に対して小さくなることができる。
【０１２０】
図３４は、検証後書き込み（形成／セット／リセット）の方法３４００を示す。ステップ３０４１で、システムは、Ｉｃｅｌｌ＝Ｉ  ｔａｒｇｅｔ−Ｉ  ｏｆｆｓｅｔ．であるかどうかを判定する。はいの場合、システムはステップ３４０２に進む。いいえの場合、システムはステップ３４０３に進む。ステップ３４０２で、システムは、Ｉｃｅｌｌ＝Ｉｔａｒｇｅｔ＋／Ｉｍａｒかどうか（目標セル電流が許容可能なマージン内にある）を判断する。はいの場合、この方法は完了する。いいえの場合、システムはステップ３４０４に進む。ステップ３４０３で、システムは粗い漸増Ｖ／Ｉ／Ｔ＝Ｖ／Ｉ／Ｔｉｎｉｔ＋Ｖ／Ｉ／Ｔｉｎｃｃｒｕｄｅを書き込み（大きな電圧、電流、及び／又は時間パルスステップ）、その後、ステップに３４０１に戻る。ステップ３４０４で、システムは微細な漸増Ｖ／Ｉ／Ｔ＝Ｖ／Ｉ／Ｔｉｎｉｔ＋Ｖ／Ｉ／Ｔｉｎｃｆｉｎｅを書き込み（微細な電圧、電流、及び／又は時間パルスステップ）、ステップ３４０２に戻る。
【０１２１】
図３５は、図９に示されるアレイ９００の例示的なレイアウトである、例示的なＲＲＡＭセルの平面図レイアウト３５００を示す。例示的なＲＲＡＭセル３５０４は、ビット線３５０１（ＢＬ０）、ワード線３５０２（ＷＬ０）、及びソース線３５０３（ＳＬ０）に結合される。ビット線での上部の２個のセルの拡散領域３５０５ａ及び下部の２個のセルの拡散領域３５０５ｂが分離される。拡散３５０６は、２つの隣接する行のセルの全てのソース線を一緒に接続する。
【０１２２】
図３６は、図１０に示されるアレイ１０００の例示的な接地線レイアウト、及び図１５に示されるアレイの例示的なセルレイアウトを有した、例示的なＲＲＡＭセル平面図レイアウト３６００を示す。例示的なＲＲＡＭセル３６０４は、ビット線３６０１（ＢＬ０）、ワード線３６０２（ＷＬ０）、及びソース線３６０３（ＳＬ０）に結合される。アレイは、アレイ全体にわたって埋め込まれた接地線３６０５（図１０の接地線の例示的なレイアウト）などの接地線を含む。セルレイアウト３６０６は、図１５のセル１５０１／１５０２／１５０３に対応する。
【０１２３】
図３７は、図１４に示すアレイ１４００の例示的なレイアウトである、例示的なＲＲＡＭセル平面図レイアウト３７００を示す。例示的なＲＲＡＭセル３７０４は、ビット線３７０１（ＢＬ０）、ワード線３７０２（ＷＬ０）、及びソース線３７０３（ＳＬ０）に結合される。
【０１２４】
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用される、用語「〜上に（over）」及び「〜の上に（on）」は共に、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板上に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【国際調査報告】
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