(57)【要約】  ベース基板と、複数の薄膜トランジスタと、パッシベーション層と、複数の画素電極とを含むアレイ基板であって、前記ベース基板が、アレイ状に配列された複数の画素領域を含み、前記複数の薄膜トランジスタが、前記複数の画素領域のうちの対応する画素領域内に分布し、前記薄膜トランジスタのぞれぞれが、活性層と、ゲートと、ソースと、ドレインとを含み、前記ドレインが、第２のビア内に位置する第１の部分を含み、前記パッシベーション層が、各ソースと各ドレイン上に位置し、各ドレインの前記第１の部分を覆い、前記複数の画素電極が、前記複数の画素領域のうちの対応する画素領域内に分布し且つ前記パッシベーション層上に位置し、前記画素電極のそれぞれが、前記パッシベーション層を貫通する対応する第３のビアを介して各ドレインのうちの対応するドレインに電気的に接続されているアレイ基板が提供されている。
2020533616.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、複数の薄膜トランジスタと、パッシベーション層と、複数の画素電極とを含むアレイ基板であって、
前記ベース基板が、アレイ状に配列された複数の画素領域を含み、
前記複数の薄膜トランジスタが、前記複数の画素領域のうちの対応する画素領域内に分布し、前記薄膜トランジスタのそれぞれが、前記ベース基板上に位置する活性層と、前記ベース基板上に位置するゲートと、前記ゲートの上方に位置するソースと、前記ゲートの上方に位置するドレインとを含み、前記活性層と前記ゲートとが互いに積層され、前記ソースが、第１のビアを介して前記活性層に電気的に接続され、前記ドレインが、第２のビアを介して前記活性層に電気的に接続され、前記ドレインが前記第２のビア内に位置する第１の部分を含み、
前記パッシベーション層が、各ソースと各ドレイン上に位置し、各ドレインの前記第１の部分を覆い、
前記複数の画素電極が、前記複数の画素領域のうちの対応する画素領域内に分布し、前記パッシベーション層上に位置し、前記画素電極のそれぞれが、前記パッシベーション層を貫通する対応する第３のビアを介して各ドレインのうちの対応するドレインに電気的に接続されている、アレイ基板。
【請求項２】
前記ドレインが、前記第２のビア外の第２の部分を更に含み、且つ前記画素電極が、前記第３のビアを介して前記ドレインの第２の部分に電気的に接続されている、請求項１に記載のアレイ基板。
【請求項３】
前記アレイ基板が、前記パッシベーション層上に位置する平坦層を更に含み、
前記平坦層に、複数の第４のビアが設けられ、前記ベース基板上の前記第４のビアのそれぞれの正投影が、前記ベース基板上の前記第３のビアのうちの対応する第３のビアの正投影を完全に覆い、且つ、
前記画素電極のそれぞれが、前記対応する第３のビア内に位置する第１の部分と、前記第４のビアのうちの対応する第４のビア内に位置する第２の部分と、前記平坦層上に位置する第３の部分とを含む、請求項２に記載のアレイ基板。
【請求項４】
前記ベース基板上の前記第４のビアのそれぞれの前記正投影が、前記ベース基板上の前記第２のビアのうちの対応する第２のビアの正投影も完全に覆う、請求項３に記載のアレイ基板。
【請求項５】
前記ベース基板上の前記第４のビアのそれぞれの前記正投影が、円形および正方形からなる群から選択される形状を有する、請求項４に記載のアレイ基板。
【請求項６】
前記ベース基板上の前記第４のビアのそれぞれの前記正投影の幾何学的中心が、前記ベース基板上の前記対応する第３のビアの前記正投影の幾何学的中心と重なっている、請求項３に記載のアレイ基板。
【請求項７】
前記平坦層が、１〜４μｍの厚さを有する、請求項３に記載のアレイ基板。
【請求項８】
前記ベース基板上の前記第３のビアの正投影が、前記ベース基板上の前記第２のビアの正投影を囲む、請求項１に記載のアレイ基板。
【請求項９】
前記ベース基板上の前記第３のビアの前記正投影が、円環状形状を有する、請求項８に記載のアレイ基板。
【請求項１０】
前記ベース基板上の前記第３のビアの前記正投影の幾何学的中心が、前記ベース基板上の前記第２のビアの前記正投影の幾何学的中心と重なっている、請求項８に記載のアレイ基板。
【請求項１１】
前記ベース基板上の前記第３のビアの前記正投影が、前記ベース基板上の前記第２のビアの前記正投影と部分的に重なっている、請求項８に記載のアレイ基板。
【請求項１２】
前記アレイ基板が、画素定義層と、複数の有機発光層と、相補型画素電極とを更に含み、
前記画素定義層が、前記複数の画素電極上に位置すると共に複数の開口部が設けられ、前記複数の開口部のそれぞれが、前記複数の画素電極のうちの対応する画素電極の領域を露出するように前記画素定義層を貫通し、
前記複数の有機発光層のそれぞれが、前記開口部のうちの対応する開口部内に位置すると共に前記対応する画素電極の露出領域を覆い、
前記相補型画素電極が、前記複数の有機発光層と前記画素定義層を覆う、請求項１に記載のアレイ基板。
【請求項１３】
前記画素定義層が、１〜３μｍの厚さを有する、請求項１２に記載のアレイ基板。
【請求項１４】
前記第２のビアが、前記ベース基板に向かってテーパ状に形成される、請求項１に記載のアレイ基板。
【請求項１５】
前記第２のビアが、前記第２のビアの深さの３倍よりも大きい最小孔径を有する、請求項１４に記載のアレイ基板。
【請求項１６】
各ゲートと各活性層との間に挟まれるゲート絶縁層を更に含む、請求項１に記載のアレイ基板。
【請求項１７】
前記複数の薄膜トランジスタのそれぞれにおいて、前記ゲートが、前記活性層よりも前記ベース基板から離れる位置にある、請求項１６に記載のアレイ基板。
【請求項１８】
前記複数の薄膜トランジスタのそれぞれにおいて、前記ゲートが、前記活性層よりも前記ベース基板に近い位置にある、請求項１６に記載のアレイ基板。
【請求項１９】
請求項１〜１８のいずれか一項に記載のアレイ基板を含む表示パネル。
【請求項２０】
請求項１９の表示パネルを含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は２０１７年９月１２日に出願された出願番号が２０１７２１１７０３０５．２である中国特許出願の優先権を主張するものであり、上記の中国特許出願に開示された内容を引用して本願の一部とする。
【０００２】
本開示は表示技術の分野に関し、特に、アレイ基板、表示パネルおよび表示装置に関する。
【背景技術】
【０００３】
アレイ基板は一般に、ベース基板と、ベース基板上に配置され、アレイ状に配列された複数の画素ユニットとを含む。各画素ユニットは、薄膜トランジスタ（ＴＦＴ）と、該ＴＦＴに電気的に接続された画素回路とを含む。
【０００４】
ＴＦＴは一般に、活性層と、ベース基板に対して活性層の上方に配置されたドレインと、活性層とドレインとの間に位置する絶縁層とを含む。ドレインは、絶縁層内のビアを介して活性層に電気的に接続することができる。液晶ディスプレイの場合、画素回路は、液晶コンデンサの２つの電極のうちの一方を形成する画素電極を含む。有機発光ダイオード（ＯＬＥＤ）ディスプレイの場合、画素回路も、画素電極（例えば、ＯＬＥＤデバイスのアノード電極）を含み、その上に画素定義層も通常に配置される。いずれかの場合においても、画素電極はビアを介してＴＦＴのドレインに電気的に接続することができる。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の一態様によれば、ベース基板と、複数の薄膜トランジスタと、パッシベーション層と、複数の画素電極とを含むアレイ基板であって、前記ベース基板が、アレイ状に配列された複数の画素領域を含み、前記複数の薄膜トランジスタが、前記複数の画素領域のうちの対応する画素領域内に分布し、前記薄膜トランジスタのそれぞれが、前記ベース基板上に位置する活性層と、前記ベース基板上に位置するゲートと、前記ゲートの上方に位置するソースと、前記ゲートの上方に位置するドレインとを含み、前記活性層と前記ゲートとが互いに積層され、前記ソースが、第１のビアを介して前記活性層に電気的に接続され、前記ドレインが、第２のビアを介して前記活性層に電気的に接続され、前記ドレインが前記第２のビア内に位置する第１の部分を含み、前記パッシベーション層が、各ソースと各ドレイン上に位置し、各ドレインの前記第１の部分を覆い、前記複数の画素電極が、前記複数の画素領域のうちの対応する画素領域内に分布し、前記パッシベーション層上に位置し、前記画素電極のそれぞれが、前記パッシベーション層を貫通する対応する第３のビアを介して各ドレインのうちの対応するドレインに電気的に接続されているアレイ基板が提供されている。
【０００６】
いくつかの実施例では、前記ドレインは、前記第２のビア外の第２の部分を更に含み、且つ前記画素電極は、前記第３のビアを介して前記ドレインの第２の部分に電気的に接続されている。
【０００７】
いくつかの実施例では、前記アレイ基板は、前記パッシベーション層上に位置する平坦層を更に含み、前記平坦層に、複数の第４のビアが設けられ、前記ベース基板上の前記第４のビアのそれぞれの正投影は、前記ベース基板上の前記第３のビアのうちの対応する第３のビアの正投影を完全に覆い、且つ前記画素電極のそれぞれは、前記対応する第３のビア内に位置する第１の部分と、前記第４のビアのうちの対応する第４のビア内に位置する第２の部分と、前記平坦層上に位置する第３の部分とを含む。
【０００８】
いくつかの実施例では、前記ベース基板上の前記第４のビアのそれぞれの前記正投影は、前記ベース基板上の前記第２のビアのうちの対応する第２のビアの正投影も完全に覆う。
【０００９】
いくつかの実施例では、前記ベース基板上の前記第４のビアのそれぞれの前記正投影は、円形および正方形からなる群から選択される形状を有する。
【００１０】
いくつかの実施例では、前記ベース基板上の前記第４のビアのそれぞれの前記正投影の幾何学的中心は、前記ベース基板上の前記対応する第３のビアの前記正投影の幾何学的中心と重なっている。
【００１１】
いくつかの実施例では、前記平坦層は１〜４μｍの厚さを有する。
【００１２】
いくつかの実施例では、前記ベース基板上の前記第３のビアの正投影は、前記ベース基板上の前記第２のビアの正投影を囲む。
【００１３】
いくつかの実施例では、前記ベース基板上の前記第３のビアの前記正投影は、円環状形状を有する。
【００１４】
いくつかの実施例では、前記ベース基板上の前記第３のビアの前記正投影の幾何学的中心は、前記ベース基板上の前記第２のビアの前記正投影の幾何学的中心と重なっている。
【００１５】
いくつかの実施例では、前記ベース基板上の前記第３のビアの前記正投影は、前記ベース基板上の前記第２のビアの前記正投影と部分的に重なっている。
【００１６】
いくつかの実施例では、前記アレイ基板は、画素定義層と、複数の有機発光層と、相補型画素電極とを更に含み、前記画素定義層は、前記複数の画素電極上に位置すると共に複数の開口部が設けられ、前記複数の開口部のそれぞれは、前記複数の画素電極のうちの対応する画素電極の領域を露出するように前記画素定義層を貫通し、前記複数の有機発光層のそれぞれは、前記開口部のうちの対応する開口部内に位置すると共に前記対応する画素電極の露出領域を覆い、前記相補型画素電極は、前記複数の有機発光層と前記画素定義層を覆う。
【００１７】
いくつかの実施例では、前記画素定義層は、１〜３μｍの厚さを有する。
【００１８】
いくつかの実施例では、前記第２のビアは、前記ベース基板に向かってテーパ状に形成される。
【００１９】
いくつかの実施例では、前記第２のビアは、前記第２のビアの深さの３倍よりも大きい最小孔径を有する。
【００２０】
いくつかの実施例では、前記アレイ基板は、各ゲートと各活性層との間に挟まれるゲート絶縁層を更に含む。
【００２１】
いくつかの実施例では、前記複数の薄膜トランジスタのそれぞれにおいて、前記ゲートは、前記活性層よりも前記ベース基板から離れる位置にある。
【００２２】
いくつかの実施例では、前記複数の薄膜トランジスタのそれぞれにおいて、前記ゲートは、前記活性層よりも前記ベース基板に近い位置にある。
【００２３】
本開示の他の態様によれば、上記のアレイ基板を含む表示パネルが提供されている。
【００２４】
本開示の更に他の態様によれば、上記の表示パネルを含む表示装置が提供されている。
【００２５】
本開示のこれらおよび他の態様は、以下に記載される実施例を参照すれば明らかになる。且つ、本開示のこれらおよび他の態様について、以下に記載される実施例を参照しながら説明する。
【図面の簡単な説明】
【００２６】
本開示のさらなる詳細、特徴、および利点は、添付の図面と併せた以下の例示的な実施例の説明において開示される。
【００２７】
【図１】本開示の実施例によるアレイ基板の一部領域の概略上面図である。
【図２】図１のアレイ基板の一部領域の回路図である。
【図３】図１のアレイ基板の一部領域の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。
【図４】図１のアレイ基板の一部領域の他の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。
【図５】図１のアレイ基板の一部領域のさらに他の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。
【図６】図１のアレイ基板の一部領域のまたさらに他の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。
【図７】本開示の実施例による表示装置の概略図である。
【発明を実施するための形態】
【００２８】
本明細書では、第１の、第２の、第３の、などの用語を用いて様々な素子、部材、区、層および／または部分を説明することがあるが、これらの素子、部材、区、層および／または部分は、これらの用語によって限定されるべきではないと理解されるであろう。これらの用語は、ある素子、部材、区、層または部分を別の素子、部材、区、層または部分から区別するために使用し得るものにすぎない。したがって、以下で論じる第１の素子、部材、区、層または部分は、本開示の教示から逸脱することなく、第２の素子、部材、区、層または部分とも呼ぶことができる。
【００２９】
「真下」、「下方」、「下部」、「下」、「上方」、「上部」などの空間的に相対的な用語が、本明細書において記述を容易にするために、図に示すようなある素子又は特徴の、別の素子（複数の場合もある）又は特徴（複数の場合もある）に対する関係を説明することに用いられる場合がある。これらの空間的に相対的な用語は、図に示す方向に加えて使用中又は動作中のデバイスの種々の方向を包括的に含むように意図されていることが理解されるであろう。例えば、図におけるデバイスが反転した場合、他の素子又は特徴の「下方」又は「真下」又は「下」として説明された素子は、その後、それらの他の素子又は特徴部の「上方」の方向にある。したがって、例示的な用語「下方」及び「下」は、上方及び下方の双方の方向を包括的に含むことができる。「前」または「前に」および「後」または「次に」などの用語は、例えば、光が素子を通過する順序を示すために使用され得る。デバイスは、それ以外（９０度又は他の方向に回転されて）の方向にある場合があり、本明細書において用いられる空間的に相対的な記述語がそれに応じて解釈される。加えて、ある層が２つの層の「間」にあるというとき、そのある層は、それらの２つの層の間の唯一層である可能性もあるし、１つ又は複数の介在する層も存在する場合もあることも理解されるであろう。
【００３０】
本明細書で使用する用語は、特定の実施例を説明するためのものにすぎず、本開示の限定を意図するものではない。本明細書では、単数形「１つの」、「ある」および「その」は、文脈において別段の明白な指示がない限り、その複数形も同様に含むことがある。更に、本明細書では、「含む」および／または「包含」という用語は、記載された特徴、全体、ステップ、動作、素子および／または部材の存在を明示するが、１つまたは複数の他の特徴、全体、ステップ、動作、素子、部材、および／またはそれらの群の存在または追加を排除するものではないことは理解されるであろう。本明細書では、「および／または」という用語は、挙げられた関連するアイテムの１つまたは複数の何れかのおよび全ての組合せを含む。
【００３１】
ある素子又は層が、別の素子若しくは層「の上にある」、別の素子若しくは層「に接続されている」、別の素子若しくは層「に結合されている」、または別の素子若しくは層「に隣接されている」というとき、そのある素子又は層は、その別の素子若しくは層の直接上にある、その別の素子若しくは層に直接接続されている、その別の素子若しくは層に直接結合されている、またはその別の素子若しくは層に直接隣接されていることもあるし、介在する要素又は層が存在する場合もあることが理解されるであろう。これとは対照的に、ある素子が、別の素子若しくは層「の直接上にある」、別の素子若しくは層「に直接接続されている」、別の素子若しくは層「に直接結合されている」、または別の素子若しくは層「に直接隣接されている」というとき、介在する素子又は層は存在しない。しかしながら、いかなる場合にも、「の上にある」又は「の直接上にある」は、ある層が、下にある層を完全に覆うことを必要とすると解釈されるべきではない。
【００３２】
本発明の実施例は、本明細書において、本開示の理想的な実施例の概略説明図（及び中間構造）を参照して説明される。したがって、例えば、製造技法及び／又は公差の結果としての説明図の形状からの変化が予想される。そのため、本発明の実施例は、本明細書において示す領域の特定の形状に限定されるものと解釈されるべきではなく、例えば、製造の結果得られる形状の変化を含むことになる。したがって、図に示す領域は、その本質が概略的であり、それらの形状は、デバイスの領域の実際の形状を示すように意図されておらず、本開示の範囲を限定するように意図されていない。
【００３３】
他に定義のない限り、本明細書において用いられる全ての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者により一般に理解される意味と同じ意味を有する。更に、一般的に使用される辞書に定義された用語のような用語は、関連する分野および／または明細書の文脈における意味と一致すると解釈されるべきであり、かつ本文中に明確な定義がない限り、理想化あるいは過剰に正式化されるものと解釈されるべきではないことは理解されるであろう。
【００３４】
本開示の実施例は、添付の図面を参照して以下に詳細に説明される。
【００３５】
図１は、本開示の実施例による例示的な画素ユニットを含むアレイ基板の一部領域の概略平面図である。図示の便宜上、図１には単一の画素領域しか示されていないが、アレイ基板は、アレイ状に配列された複数のそのような画素領域を含むことは理解されるであろう。
【００３６】
図１を参照すると、図示される該画素領域において、ゲート線１０は行方向に延在し、データ線１１は列方向に延在し、ゲート線１０と交差し、電源線１２はデータ線１１と平行に延在する。電源線１２は、その長手方向に垂直に延在する第１の電極１２０を含む。薄膜トランジスタＴ１は、ゲート線１０とデータ線１１との交差部に配置され、ゲート線１０を接続するゲートＧ１と、データ線１１を接続するソースＳ１と、層間絶縁層４およびゲート絶縁層３を貫通する第５ビアＶ５を介して他の薄膜トランジスタＴ２のゲートＧ２を電気的に接続するドレインＤ１とを含む。薄膜トランジスタＴ２のゲートＧ２は第２電極１３０を形成する延在部を含み、第２電極１３０は、蓄積コンデンサを形成するように第１電極１２０と対向して配置される。薄膜トランジスタＴ２は、活性層Ｌ２と、第２のビアＶ２を介して活性層Ｌ２に電気的に接続されたドレインＤ２と、電源線１２に接続されたソースＳ２とをさらに含む。ドレインＤ２は第３のビアＶ３を介して画素電極２にも電気的に接続されている。
【００３７】
図２は、有機発光ダイオード（ＯＬＥＤ）を含む画素回路である図１の画素領域の等価回路を示す。この例では、図１の画素電極２は、例えば、ＯＬＥＤのアノード電極としてもよい。図２の画素回路は単なる例示であり、他の実施例も可能であることが理解されるであろう。本開示の構成は、ＯＬＥＤアレイ基板に限定されず、液晶ディスプレイ（ＬＣＤ）アレイ基板にも適用できることも理解されるであろう。
【００３８】
図１に戻ると、薄膜トランジスタＴ１、Ｔ２は、アモルファスシリコンＴＦＴ、ポリシリコンＴＦＴ、または酸化物半導体ＴＦＴであってもよい。薄膜トランジスタＴ１において、ゲートＧ１は、ゲート線１０の一部（すなわち、ゲート線１０から延在する独立したゲートパターンは存在しない）であってもよく、且つソースＳ１は、データ線１１の一部（すなわち、データ線１１から延在する独立したソースパターンは存在しない）であってもよい。本開示の実施例は、特定の種類および／または構造のＴＦＴに限定されない。限定ではなく例として、ゲート線１０、ゲートＧ１およびＧ２、電源線１２、ソースＳ１およびＳ２、ドレインＤ１およびＤ２、ならびにデータ線１１は、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）などの金属材料またはそれらの合金から製造することができる。また、それらの部材は、単層構造または多層構造、例えば、積層設計されたＭｏ／Ａｌ／Ｍｏ、Ｔｉ／Ｃｕ／Ｔｉ、およびＭｏ／Ｔｉ／Ｃｕなどの構造であってもよい。
【００３９】
図３は図１のアレイ基板の一部領域の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。
【００４０】
図３に示すように、アレイ基板は、ベース基板１を含み、ベース基板１上に薄膜トランジスタＴ２の活性層Ｌ２とゲート絶縁層３とが配置されている。ゲート絶縁層３は、薄膜トランジスタＴ２のゲートＧ２と活性層Ｌ２との間に挟まれている。活性層Ｌ２とゲートＧ２とは互いに積層されている。図３の例では、薄膜トランジスタＴ２は、ゲートＧ２が活性層Ｌ２よりもベース基板１から離れている位置にあるトップゲート型のトランジスタである。具体的には、ゲート絶縁層３は活性層Ｌ２を覆い、且つゲートＧ２はゲート絶縁層３上に位置している。層間絶縁層４は、ゲートＧ２上に配置されている。薄膜トランジスタＴ２のソースＳ２およびドレインＤ２は、層間絶縁層４上に位置している。ソースＳ２は、層間絶縁層４およびゲート絶縁層３を貫通する第１のビアＶ１を介して活性層Ｌ２に電気的に接続され、且つドレインＤ２は、層間絶縁層４およびゲート絶縁層３を貫通する第２のビアＶ２を介して活性層Ｌ２に電気的に接続されている。ドレインＤ２は、第２のビアＶ２内に位置する第１の部分Ｄ２−１と、第２のビアＶ２外に位置する第２の部分Ｄ２−２とを含む。パッシベーション層５は、ソースＳ２およびドレインＤ２上に配置されている。パッシベーション層５は、ドレインＤ２の第１の部分Ｄ２−１を覆う部分５１を含む。この例では、パッシベーション層５の部分５１は、ドレインＤ２の第１の部分Ｄ２−１上に直接に位置している。画素電極２はパッシベーション層５上に位置し、パッシベーション層５を貫通する第３のビアＶ３を介してドレインＤ２に電気的に接続される。
【００４１】
この実施例では、アレイ基板は、画素電極２上に配置された画素定義層６をさらに含む。画素定義層６には、画素電極２の領域を露出するように画素定義層６を貫通する開口部６１が設けられている。有機発光層７は、開口部６１内に配置され、画素電極２の露出領域を覆っている。アレイ基板は、有機発光層７と画素定義層６とを覆う相補型画素電極８をさらに含む。相補型画素電極８、有機発光層７、及び画素電極２は、ＯＬＥＤデバイスを構成する。例えば、画素電極２はＯＬＥＤデバイスのアノードになり、相補型画素電極８はＯＬＥＤデバイスのカソードになる。いくつかの例では、画素定義層６は、例えば１〜３μｍの厚さを有してもよい。これにより、有機発光層７に十分に深い堆積空間を提供することができる。
【００４２】
画素定義層６は一般に、有機樹脂材料から作製される。ＯＬＥＤデバイスの発光中、発光に発生された熱により、樹脂材料中の残留ガスが画素定義層６から逃げる。
【００４３】
パッシベーション層５（特にパッシベーション層の一部５１）がない場合、画素定義層６から逃げるガスは、画素電極２と活性層Ｌ２との間のビア構造（例えば、第２のビアＶ２および第３のビアＶ３）を介して活性層Ｌ２に透過することがある。これは活性層の安定性に影響を及ぼし、薄膜トランジスタＴ２の電気的特性を変化させる。
【００４４】
これに対し、画素定義層６と活性層Ｌ２との間にパッシベーション層５（特にパッシベーション層の一部５１）が存在するので、活性層Ｌ２へのガスの透過が遮断され、薄膜トランジスタＴ２の電気的安定性が向上される。前述のように、この構成はＬＣＤアレイ基板にも同様に適用可能である。また、他の絶縁層（例えば、ゲート絶縁層３、層間絶縁層４）も活性層Ｌ２へのガスの透過を遮断するように機能できる。
【００４５】
ベース基板１上の第３のビアＶ３の正投影とベース基板１上の第２のビアＶ２の正投影とは重ならなくてもよい。画素電極２は、第３のビアＶ３を介してドレインＤ２の第２の部分Ｄ２−２に電気的に接続されている（すなわち、画素電極２の一部は、第３のビアＶ３内に堆積されると共に、ドレインＤ２の第２の部分Ｄ２−２に直接に接触する）ことが考えられ、図１および図３に示す例では、ベース基板１上の第３のビアＶ３の正投影は、ベース基板１上の第２のビアＶ２の正投影を囲むことにより、画素電極２とドレインＤ２の第２の部分Ｄ２−２との間の広い接触面積が提供される。これにより、電気的接触の確実性を高めることができる。特に、図３の例では、ベース基板１上の第３のビアＶ３の正投影は円環状である。
【００４６】
本実施例では、ベース基板１上の第３のビアＶ３の正投影の幾何学的中心とベース基板１上の第２のビアＶ２の正投影の幾何学的中心とは重なっている。図３の例では、ベース基板１上の第３のビアＶ３の正投影は円環状であるため、該正投影の幾何学的中心（または形状中心）は、円環状を構成する２つの円の中心となる（２つの円の中心は重なっている）。
【００４７】
図４は図１のアレイ基板の一部領域の他の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。図３と同じ符号は同じ要素を示す。
【００４８】
図４に示すように、ベース基板１上の第３のビアＶ３の正投影とベース基板１上の第２のビアＶ２の正投影とは部分的に重なっている。具体的には、ベース基板１上の第３のビアＶ３の正投影は、ベース基板１上の第２のビアＶ２の正投影を完全に覆うことができる。これにより、画素電極２とドレインＤ２の第２の部分Ｄ２−２との間の接触面積が増大され、電気的接触の確実性が高まる。
【００４９】
本実施例では、第２のビアＶ２は、ベース基板１に向かってテーパ状に形成されている。すなわち、第２のビアＶ２の孔径は、上から下に向かって徐々に小さくなっている。いくつかの例では、ドレイン金属が第２のビアＶ２に堆積されるときに第２のビアＶ２の形状に従って凹部を形成できるように、第２のビアＶ２の最小孔径は第２のビアＶ２の深さの３倍よりも大きい。これにより、パッシベーション層５のドレインＤ２を覆う部分５１は第２のビアＶ２内のドレインＤ２の凹部上に形成され、活性層Ｌ２へのガスの透過をより効果的に遮断することができる。
【００５０】
図５は図１のアレイ基板の一部領域のさらに他の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。図３と同じ符号は同じ要素を示す。
【００５１】
図３および図４に対して上述した実施例とは異なり、図５の実施例では、ゲート絶縁層３は、活性層Ｌ２のゲートＧ２に対応する領域のみに配置され、すなわちゲート絶縁層３は、ゲートＧ２の下のみに配置されている。この場合、図５に示すように、ソースＳ２は、層間絶縁層４を貫通する第１のビアＶ１を介して活性層Ｌ２に接続され、且つドレインＤ２は、層間絶縁層４を貫通する第２のビアＶ２を介して活性層Ｌ２に接続されている。
【００５２】
アレイ基板の他の構成は、図３に対して上述した実施例と同様であり、本明細書では再度説明しない。
【００５３】
図６は図１のアレイ基板の一部領域のまたさらに他の例示的な構造を表す図１のＡ−Ａ’線に沿う概略断面図である。図３と同じ符号は同じ要素を示す。
【００５４】
図６に示すように、アレイ基板は、パッシベーション層５上に配置された平坦層９（例えば、厚さ１〜４μｍ）をさらに含む。平坦層９には、第３のビアＶ３に対応する第４のビアＶ４が配置されている。ここで、第４のビアＶ４が第３のビアＶ３に対応するとは、平坦層９に第４のビアＶ４が形成され且つ画素電極２がまだ堆積されていない場合、第３のビアＶ３が第４のビアＶ４から露出できることである。
【００５５】
画素電極２は平坦層９上に配置されている。画素電極２は、第３のビアＶ３内に位置する第１の部分２１と、第４のビアＶ４内に位置する第２の部分２２と、平坦層９上に位置する第３の部分２３とを含む。画素電極２の第１の部分２１は、ドレインの第２の部分Ｄ２−２と直接電気的に接触している。画素電極２の一部が第３のビアＶ３および第４のビアＶ４内に堆積されるので、画素電極２の第１の部分２１とドレインＤ２の第２の部分Ｄ２−２との間の確実な接続を達成することができる。
【００５６】
画素定義層６は、画素電極２の上方に配置されている。画素定義層６上には、複数の開口部６１（図６には、そのうちの１つのみが示されている）が設けられている。複数の開口部６１のそれぞれは、対応する画素電極２の領域を露出するように画素定義層６を貫通している。図６に示す画素領域では、画素電極２の露出領域を覆うように有機発光層７が開口部６１内に配置され、且つ有機発光層７と画素定義層６とを覆うように相補型画素電極８が設けられている。相補型画素電極８、有機発光層７、及び画素電極２は、ＯＬＥＤデバイスを構成する。
【００５７】
図６の例では、ベース基板１上の第４のビアＶ４の正投影は、ベース基板１上の第３のビアＶ３の正投影を完全に覆っている。更に、ベース基板１上の第４のビアＶ４の正投影は、ベース基板１上の第２のビアＶ２の正投影も完全に覆っている。第４のビアＶ４の面積は大きいことにより、画素電極２とドレインＤ２との間の良好な電気的接続が提供される。ここで、ベース基板１上の第４のビアＶ４の正投影は円形でもよいし正方形でもよい。また、ベース基板１上の第４のビアＶ４の正投影の幾何学的中心と、ベース基板１上の第３のビアＶ３の正投影の幾何学的中心とは重なっている。
【００５８】
上記各実施例において、ゲート絶縁層３、層間絶縁層４、及びパッシベーション層５のそれぞれは、窒化シリコン又は酸化シリコン材料を用いて作製してもよい。そのうちのそれぞれは、単層構造または多層構造、例えば、積層設計された酸化シリコンと窒化シリコンであってもよい。平坦層９は、有機樹脂材料を用いて作製してもよい。画素電極２は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ、インジウム錫酸化物）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ、インジウム亜鉛酸化物）及びＦＴＯ（Ｆｌｕｏｒｉｎｅ−Ｄｏｐｅｄ  Ｔｉｎ  Ｏｘｉｄｅ、フッ素ドープ酸化錫）等の透明金属酸化物導電材料を用いて作製してもよい。画素電極２が具体的にＯＬＥＤデバイスのアノードである実施例では、画素電極２は透明金属酸化物導電材料を用いて作製してもよい。あるいは、画素電極２は、透明金属酸化物導電材料と金属材料（例えば、銀（Ａｇ））との積層構造を採用してもよい。例えば、画素電極２は、ＩＴＯ／Ａｇ／ＩＴＯの３層構造としてもよい。相補型画素電極８は、アルミニウム（Ａｌ）および／または銀（Ａｇ）などの金属材料を用いて作製してもよく、単層構造または積層構造としてもよい。他の実施例も考えられる。
【００５９】
各薄膜トランジスタは、上記の実施例においてトップゲート型のトランジスタとして示されているが、ボトムゲート型のトランジスタとしてもよいと理解されるであろう。その中で、ゲートは、活性層Ｌ２よりもベース基板１に近い位置にある。
【００６０】
図７は、本開示の実施例による表示装置７０を示すブロック図である。限定ではなく例として、該表示装置７０は、携帯電話、タブレット、テレビ、ディスプレイ、ノートブック、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品または部材としてもよい。
【００６１】
図７を参照すると、表示装置７０は、画像を表示するための表示パネル１００と、表示パネル１００にゲート走査信号を出力するためのゲート駆動器２００と、表示パネル１００にデータ電圧を出力するためのデータ駆動器３００と、ゲート駆動器２００とデータ駆動器３００とを制御するためのタイミング制御器４００と、を含んでいる。
【００６２】
表示パネル１００は、アレイ基板１０１と、アレイ基板１０１と対向する対向基板１０２とを含んでいる。液晶表示装置の場合、表示パネル１００は、アレイ基板１０１と対向基板１０２との間に挟まれた液晶層（図示せず）をさらに含み、対向基板１０２はカラーフィルタ基板であってもよい。有機発光ダイオード表示装置の場合、対向基板１０２はカバーであってもよい。
【００６３】
アレイ基板１０１は、アレイ状に配列された複数の画素領域ＰＸを含んでいる。各画素領域ＰＸは、複数のゲート線ＧＬと複数のデータ線ＤＬとの対応する交差点に位置する。各画素領域は、薄膜トランジスタ（図示せず）と他の関連素子を有する画素を含む。
【００６４】
ゲート駆動器２００は、各ゲート線ＧＬにゲート走査信号を順次に印加するように各ゲート線ＧＬの第１の端に電気的に接続される。いくつかの例示的な実施例では、ゲート駆動器２００はアレイ基板１０１内に直接に設置（例えば，集積）してもよい。あるいは、ゲート駆動器２００は、テープキャリアパッケージ（ＴＣＰ）により表示パネル１００に接続されてもよい。
【００６５】
データ駆動器３００は、各データ線ＤＬにデータ電圧を出力するように各データ線ＤＬの第１の端に電気的に接続される。いくつかの実施例において、データ駆動器３００は、並列に動作する複数のデータ駆動チップを含んでいる。
【００６６】
タイミング制御器４００は、ゲート駆動器２００とデータ駆動器３００のそれぞれの動作を制御する。具体的には、タイミング制御器４００は、データ駆動器３００の駆動動作を制御するようにデータ制御信号と画像データを出力し、ゲート駆動器２００の駆動動作を制御するようにゲート制御信号を出力する。データ制御信号と画像データはデータ駆動器３００に印加される。ゲート制御信号は、ゲート駆動器２００に印加される。
【００６７】
本開示は、図面および上述の説明において詳細に説明且つ図示されているが、これらの説明および図示は、限定的ではなく例示的とみなされるべきである。本開示は、開示された実施例に限定されない。当業者は、本開示の図面、開示された内容及び特許請求の範囲などを検討した後に、本願発明の主題を実施すると、本開示の実施例の変体を理解や実現することができる。請求項において、用語「含む」は他の素子またはステップを排除するものではない。用語「１つ」又は「一つ」は、複数を排除するものではない。互いに異なる従属請求項に特定の手段の単なる事実が記載されているのは、これらの手段の組み合わせにより利益を取得することができないことを意味するものではない。
【符号の説明】
【００６８】
１  ベース基板
２  画素電極
３  ゲート絶縁層
４  層間絶縁層
５  パッシベーション層
６  画素定義層
７  有機発光層
８  相補型画素電極
９  平坦層
１０  ゲート線
１１  データ線
１２  電源線
２１  第１の部分
２２  第２の部分
２３  第３の部分
５１  パッシベーション層の一部
６１  開口部
１００  表示パネル
１０１  アレイ基板
１０２  対向基板
１２０  第１電極
１３０  第２電極
２００  ゲート駆動器
３００  データ駆動器
４００  タイミング制御器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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