(57)【要約】  より多数の論理デバイス（例えば、量子ビット）を有するスケーラブルプロセッサの動作に有用なアプローチは、例えば、シフトレジスタ、マルチプレクサ（すなわち、ＭＵＸ）、デマルチプレクサ（すなわち、ＤＥＭＵＸ）、及び永久磁気メモリ（すなわち、ＰＭＭ）などを実装するため、及び／又はＸＹ若しくはＸＹＺアドレス指定方式を使用するため、及び／又はデバイスのアレイにわたって「編組」パターンで延在する制御線を使用するために、ＱＦＰを有利に利用する。これらの記載されたアプローチの多くは、そのようなプロセッサへの入力及び／又はプロセッサからの出力を実装するのに特に適している。超伝導デジタル−アナログコンバータ（ＤＡＣ）を備える超伝導量子プロセッサが提供される。ＤＡＣは、薄膜超伝導材料及び／又は一連のジョセフソン接合を介してエネルギーを蓄積するために運動インダクタンスを使用してもよく、シングルループ又はマルチループ設計を使用してもよい。蛇行構造を含む、エネルギーストレージ要素の特定の構造が開示されている。ＤＡＣ間及び／又はターゲットデバイスとのガルバニック接続、並びに誘導接続が開示されている。
2020537395.tif 000002
【特許請求の範囲】
【請求項１】
システムであって、
複数のサブアレイに配置された複数のＤＡＣを含むデジタル−アナログコンバータ（ＤＡＣ）の第１の２次元アレイであって、各サブアレイが、複数の行、ＤＡＣの第１の列、ＤＡＣの及び第２の列を含む、第１の２次元アレイと、
前記第１の２次元アレイの前記複数のサブアレイの各サブアレイの前記第１の列の前記ＤＡＣに、電流を選択的に供給するように結合された第１の電力線と、
前記第１の２次元アレイの前記複数のサブアレイの各サブアレイの前記第２の列の前記ＤＡＣに、電流を選択的に供給するように結合された第２の電力線と、
前記ＤＡＣの第１の２次元アレイの前記第１の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの前記第１の対角線に沿って各ＤＡＣに近接して配置された第１の制御線と、を備える、システム。
【請求項２】
前記ＤＡＣの第１の２次元アレイの前記第１の対角線が、前記ＤＡＣの第１の２次元アレイの前記複数のサブアレイの各サブアレイの前記複数の行の各行、前記第１の列、及び前記第２の列にわたって延在する、請求項１に記載のシステム。
【請求項３】
少なくとも、複数のサブアレイに配置された複数のＤＡＣを含むＤＡＣの第２の２次元アレイであって、各サブアレイが、複数の行、ＤＡＣの第１の列、及びＤＡＣの第２の列を含む、第２の２次元アレイと、
前記第２の２次元アレイの前記複数のサブアレイの各サブアレイの前記第２の列の前記ＤＡＣに、電流を選択的に供給するように更に結合された前記第１の電力線と、
前記第２の２次元アレイの前記サブアレイの前記第１の列の前記ＤＡＣに、電流を選択的に供給するように更に結合された前記第２の電力線と、
前記ＤＡＣの第２の２次元アレイの前記第１の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第２の２次元アレイの前記第１の対角線に沿って各ＤＡＣに近接して更に配置された前記第１の制御線と、を更に備える、請求項１に記載のシステム。
【請求項４】
前記ＤＡＣの第１の２次元アレイの前記第１の対角線が、前記ＤＡＣの第１の２次元アレイの前記複数のサブアレイの各サブアレイの前記複数の行の各行、前記第１の列、及び前記第２の列にわたって延在する、請求項３に記載のシステム。
【請求項５】
前記ＤＡＣの第２の２次元アレイの前記第１の対角線が、前記ＤＡＣの第２の２次元アレイの前記複数のサブアレイの各サブアレイの前記複数の行の各行、前記第１の列、及び前記第２の列にわたって延在する、請求項３に記載のシステム。
【請求項６】
前記第１の２次元アレイの前記第１の対角線が、前記第２の２次元アレイの前記第１の対角線に対して垂直である、請求項４に記載のシステム。
【請求項７】
前記第１の制御線が、前記ＤＡＣの第１の２次元アレイの前記第１の対角線に沿った蛇行経路をたどり、前記第１の制御線が、前記ＤＡＣの第２の２次元アレイの前記第１の対角線に沿った蛇行経路をたどる、請求項３に記載のシステム。
【請求項８】
前記第１の制御線が、前記ＤＡＣの第１の２次元アレイの前記第１の対角線に沿った蛇行経路をたどり、前記第１の制御線が、前記ＤＡＣの第１の２次元アレイの第２の対角線に沿った蛇行経路をたどる、請求項３に記載のシステム。
【請求項９】
前記ＤＡＣの第１の２次元アレイの第３の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの前記第３の対角線に沿って各ＤＡＣに近接して配置された第２の制御線、を更に備え、前記第２の制御線が、前記ＤＡＣの第２の２次元アレイの第２の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第２の２次元アレイの前記第２の対角線に沿って各ＤＡＣに近接して更に配置されている、請求項３に記載のシステム。
【請求項１０】
前記第１のアレイの第２の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第２の対角線に沿って各ＤＡＣに近接して配置された第３の制御線、を更に備え、前記第３の制御線が、前記第２のアレイの第３の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第３の対角線に沿って各ＤＡＣに近接して更に配置されている、請求項９に記載のシステム。
【請求項１１】
前記ＤＡＣの第１の２次元アレイの第３の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの前記第３の対角線に沿って各ＤＡＣに近接して配置された第２の制御線、を更に備え、前記第２の制御線が、前記ＤＡＣの第１の２次元アレイの第４の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの前記第４の対角線に沿って各ＤＡＣに近接して更に配置されている、請求項３に記載のシステム。
【請求項１２】
前記第１のアレイの第２の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第２の対角線に沿って各ＤＡＣに近接して配置された第３の制御線、を更に備え、前記第３の制御線が、前記第１のアレイの第１の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第１の対角線に沿って各ＤＡＣに近接して更に配置されている、請求項１１に記載のシステム。
【請求項１３】
ｎ本の制御線及びＰ本の電力線が存在し、ＤＡＣの前記第１及び前記第２のアレイのそれぞれが、Ｐ（ｎ−１）２個のＤＡＣを含む、請求項１に記載のシステム。
【請求項１４】
１つの電力線及び２つの信号線を含むそれぞれのトリプレットを介して前記ＤＡＣのうちの選択されたものに、通信可能に結合されて信号を供給させる制御回路を更に備え、前記トリプレットが、単一のそれぞれのＤＡＣを動作させるために一意に通信可能に結合されている、請求項１に記載のシステム。
【請求項１５】
前記第１の電力線が、前記ＤＡＣの第１の２次元アレイの第３の列の前記ＤＡＣに、電流を選択的に供給するように結合されており、前記第３の列が前記第１の列に隣接しておらず、
前記第２の電力線が、前記ＤＡＣの第１の２次元アレイの第４の列の前記ＤＡＣに、電流を選択的に供給するように結合されており、前記第４の列が前記第２の列に隣接しておらず、
前記第１の制御線が、前記ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの少なくとも１つのＤＡＣに動作可能に近接して配置されている、請求項１に記載のシステム。
【請求項１６】
少なくとも、前記第１の２次元アレイ内のＤＡＣではなく、前記第２の２次元アレイの複数の行及び複数の列に配置されている、複数のＤＡＣを含むＤＡＣの第２の２次元アレイを、更に備え、
前記第２の電力線が、前記ＤＡＣの第２の２次元アレイの第３の列の前記ＤＡＣに電流を選択的に供給するように更に結合されており、前記第３の列が、前記ＤＡＣの第２の２次元アレイの前記第１の列に隣接しておらず、
前記第１の電力線が、前記ＤＡＣの第２の２次元アレイの第４の列の前記ＤＡＣに電流を選択的に供給するように更に結合されており、前記第４の列が、前記ＤＡＣの第２の２次元アレイの前記第２の列に隣接していない、請求項１５に記載のシステム。
【請求項１７】
前記ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの少なくとも１つのＤＡＣに動作可能に近接して配置された第２の制御線、を更に備える、請求項１５に記載のシステム。
【請求項１８】
前記第１の制御線及び前記第２の制御線が、共通のＤＡＣなしで、異なるＤＡＣに動作可能に近接して配置されている、請求項１７に記載のシステム。
【請求項１９】
前記第１の制御線及び前記第２の制御線が、ＤＡＣのうちの同じ少なくとも１つに、前記少なくとも１つのＤＡＣを共通にして、動作可能に近接して配置されている、請求項１８に記載のシステム。
【請求項２０】
システムにおける動作方法であって、前記システムが、
複数のサブアレイに配置された複数のＤＡＣを備えるデジタル−アナログコンバータ（ＤＡＣ）の第１の２次元アレイであって、各サブアレイが複数の行、ＤＡＣの第１の列、及びＤＡＣの第２の列を含む、第１の２次元アレイと、前記第１の２次元アレイの前記複数のサブアレイの各サブアレイの前記第１の列の前記ＤＡＣに電流を選択的に供給するように結合された第１の電力線と、前記第１の２次元アレイの前記複数のサブアレイの各サブアレイの前記第２の列の前記ＤＡＣに電流を選択的に供給するように結合された第２の電力線と、前記ＤＡＣの第１の２次元アレイの第１の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの前記第１の対角線に沿って各ＤＡＣに近接して配置された第１の制御線と、前記ＤＡＣの第１の２次元アレイの第２の対角線に沿って前記それぞれのＤＡＣと通信可能に結合するように、前記ＤＡＣの第１の２次元アレイの前記第２の対角線に沿って各ＤＡＣに近接して配置された第２の制御線と、を備え、前記方法が、
第１の期間中に、同時に、
前記第１の電力線を介して、第１のＤＡＣに信号を印加することと、
前記第１の制御線を介して、前記第１のＤＡＣに信号を印加することと、
前記第２の電力線を介して、前記第１のＤＡＣに信号を印加することと、を含む、方法。
【請求項２１】
システムであって、
前記第１のアレイの複数の行及び複数の列に配置された複数のＤＡＣを含むデジタル−アナログコンバータ（ＤＡＣ）の第１のアレイと、
前記第１のアレイの第１の列の各ＤＡＣに電流を選択的に供給するように結合された第１の電力線であって、前記第１の列の前記ＤＡＣが第１の配置に配置されている、第１の電力線と、
前記第１のアレイの第２の列の各ＤＡＣに電流を選択的に供給するように更に結合された前記第１の電力線であって、前記第２の列の前記ＤＡＣが第２の配置に配置されている、前記第１の電力線と、
前記第１のアレイの前記第１の列及び前記第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第１の列及び前記第２の列の各ＤＡＣに動作可能に近接して配置された第１の制御線と、
前記第１のアレイの前記第１の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの第１の列の各ＤＡＣに動作可能に近接して配置された第２の制御線と、
前記第１のアレイの第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第２の列の各ＤＡＣに動作可能に近接して配置された第３の制御線と、を備える、システム。
【請求項２２】
前記第１の配置に配置されたＤＡＣの第３の列であって、前記第１のアレイの前記第１の列と前記第２の列との間に挿入されている、第３の列と、
前記第２の配置に配置されたＤＡＣの第４の列であって、前記第１のアレイの前記第２の列に隣接している、第４の列と、
前記第１のアレイの前記第３の列及び前記第４の列の各ＤＡＣに、電流を選択的に供給するように結合された第２の電力線と、を更に備え、
前記第１の制御線が、前記第１のアレイの前記第３の列及び前記第４の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第３の列及び前記第４の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第２の制御線が、前記第１のアレイの前記第３の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの第３の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第３の制御線が、前記第１のアレイの前記第４の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第４の列の各ＤＡＣに動作可能に近接して更に配置されている、請求項２１に記載のシステム。
【請求項２３】
前記第１の配置に配置されたＤＡＣの第５の列であって、前記第１のアレイの前記第３の列と前記第２の列との間に挿入されている、第５の列と、
前記第２の配置に配置されたＤＡＣの第６の列であって、前記第１のアレイの前記第４の列に隣接している、第６の列と、
前記第１のアレイの前記第５の列及び前記第６の列の各ＤＡＣに電流を選択的に供給するように結合された第３の電力線と、を更に備え、
前記第１の制御線が、前記第１のアレイの前記第５の列及び前記第６の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第５の列及び前記第６の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第２の制御線が、前記第１のアレイの前記第５の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第５の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第３の制御線が、前記第１のアレイの前記第６の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第６の列の各ＤＡＣに動作可能に近接して更に配置されている、請求項２２に記載のシステム。
【請求項２４】
前記第１の配置に配置されたＤＡＣの第１の追加の列であって、前記第２の列と、前記第１の配置に配置されたＤＡＣを含む前記第１のアレイの列のサブセットとの間に挿入された、第１の追加の列と、
前記第２の配置に配置されたＤＡＣの第２の追加の列であって、前記第２の配置に配置されたＤＡＣを含む前記第１のアレイの列のサブセットに隣接している、第２の追加の列と、
前記第１のアレイの前記第１の追加の列及び前記第２の追加の列の各ＤＡＣに、電流を選択的に供給するように結合された追加の電力線と、を更に備え、
前記第１の制御線が、前記第１のアレイの前記第１の追加の列及び前記第２の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１の追加の列及び前記第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第２の制御線が、前記第１のアレイの前記第１の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第３の制御線が、前記第１のアレイの前記第２の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されている、請求項２３に記載のシステム。
【請求項２５】
少なくとも、前記第１のアレイ内のＤＡＣではなく、前記第２のアレイの複数の行及び複数の列に配置されている、複数のＤＡＣを含むＤＡＣの第２のアレイを、を更に備え、
前記第１の電力線が、前記第２のアレイの第１の列の各ＤＡＣに電流を選択的に供給するように結合されており、前記第１の列の前記ＤＡＣが前記第１の配置に配置されており、
前記第１の電力線が、前記第２のアレイの第２の列の各ＤＡＣに電流を選択的に供給するように更に結合されており、前記第２の列の前記ＤＡＣが前記第２の配置に配置されており、
前記第２の制御線が、前記第２のアレイの前記第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第２の列の各ＤＡＣに動作可能に近接して配置されており、
第４の制御線が、前記第２のアレイの前記第１の列及び前記第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第１の列及び前記第２の列の各ＤＡＣに動作可能に近接して配置されており、
第５の制御線が、前記第２のアレイの前記第１の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第１の列の各ＤＡＣに動作可能に近接して配置されている、請求項２１に記載のシステム。
【請求項２６】
前記第１の配置に配置されたＤＡＣの第１の追加の列であって、前記第２のアレイの前記第２の列と、前記第１の配置に配置されたＤＡＣを含む前記第２のアレイの列のサブセットとの間に挿入された、第１の追加の列と、
前記第２の配置に配置されたＤＡＣの第２の追加の列であって、前記第２の配置に配置されたＤＡＣを含む前記第２のアレイの列のサブセットに隣接している、第２の追加の列と、
前記第２のアレイの前記第１の追加の列及び前記第２の追加の列の各ＤＡＣに、電流を選択的に供給するように結合された追加の電力線と、を更に備え、
前記第２の制御線が、前記第２のアレイの前記第２の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第４の制御線が、前記第２のアレイの前記第１の追加の列及び前記第２の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１の追加の列及び前記第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第５の制御線が、前記第２のアレイの前記第１の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１の追加の列の各ＤＡＣに動作可能に近接して更に配置されている、請求項２５に記載のシステム。
【請求項２７】
第３のアレイを更に備え、前記第４の制御線が、前記第３のアレイの前記第１の制御線に電気的に結合されている、請求項２６に記載のシステム。
【請求項２８】
第３のアレイを更に備え、前記第５の制御線が、前記第３のアレイの前記第３の制御線に電気的に結合されている、請求項２６に記載のシステム。
【請求項２９】
少なくとも、前記第１のアレイ内のＤＡＣではなく、前記第２のアレイの複数の行及び複数の列に配置されている、複数のＤＡＣを含むＤＡＣの第２のアレイを、更に備え、
前記第１の電力線が、前記第２のアレイの第１の列及び第２の列の各ＤＡＣに電流を選択的に供給するように結合されており、
前記第１の制御線が、前記第２のアレイの前記第１の列及び前記第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第１の列及び前記第２の列の各ＤＡＣに動作可能に近接して配置されており、
第４の制御線が、前記第２のアレイの前記第１の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第１の列の各ＤＡＣに動作可能に近接して配置されており、
第５の制御線が、前記第２のアレイの前記第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２のアレイの前記第２の列の各ＤＡＣに動作可能に近接して配置されている、請求項２１に記載のシステム。
【請求項３０】
前記第１の配置に配置されたＤＡＣの第１の追加の列であって、前記第２の列と、前記第２のアレイの前記第１の配置に配置されたＤＡＣを含む列のサブセットとの間に挿入された、第１の追加の列と、
前記第１の配置に配置されたＤＡＣの第２の追加の列であって、前記第２のアレイの前記第２の配置に配置されたＤＡＣを含む列のサブセットに隣接する、第２の追加の列と、
前記第１の追加の列及び前記第２の追加の列の各ＤＡＣに、電流を選択的に供給するように結合された追加の電力線と、を更に備え、
前記第１の制御線が、前記第１の追加の列及び前記第２の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１の追加の列及び前記第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第４の制御線が、前記第１の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、
前記第５の制御線が、前記第２の追加の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されている、請求項２９に記載のシステム。
【請求項３１】
第３のアレイを更に備え、前記第４の制御線が、前記第３のアレイの前記第３の制御線に電気的に結合されている、請求項３０に記載のシステム。
【請求項３２】
第３のアレイを更に備え、前記第５の制御線が、前記第３のアレイの前記第２の制御線に電気的に結合されている、請求項３０に記載のシステム。
【請求項３３】
合計でｎ本の制御線及びＰ本の電力線によって制御される、ｎ（ｎ−１）Ｐ個のＤＡＣが存在する、請求項２１に記載のシステム。
【請求項３４】
合計でＰ本の電力線が存在し、前記第１のアレイが２Ｐ個のＤＡＣを含む、請求項２１に記載のシステム。
【請求項３５】
１つの電力線及び２つの信号線を含むそれぞれのトリプレットを介して前記ＤＡＣのうちの選択されたものに、通信可能に結合されて信号を供給させる制御回路を更に備え、前記トリプレットが単一のそれぞれのＤＡＣを動作させるために一意に通信可能に結合されている、請求項２１に記載のシステム。
【請求項３６】
システムにおける動作方法であって、前記システムが、
前記第１のアレイの複数の行及び複数の列に配置された複数のＤＡＣを含むデジタル−アナログコンバータ（ＤＡＣ）の第１のアレイと、
前記第１のアレイの第１の列の各ＤＡＣに電流を選択的に供給するように結合された第１の電力線であって、前記第１の列の前記ＤＡＣが第１の配置に配置されている、第１の電力線と、
前記第１のアレイの第２の列の各ＤＡＣに電流を選択的に供給するように更に結合された前記第１の電力線であって、前記第２の列の前記ＤＡＣが第２の配置に配置されている、前記第１の電力線と、
前記第１の配置に配置されたＤＡＣの第３の列の各ＤＡＣに電流を選択的に供給するように結合された第２の電力線であって、前記第３の列が前記第１のアレイの前記第１の列と前記第２の列との間に挿入されている、第２の電力線と、
前記第２の配置に配置されたＤＡＣの第４の列の各ＤＡＣに電流を選択的に供給するように更に結合された前記第２の電力線であって、前記第４の列が前記第１のアレイの前記第２の列に隣接している、前記第２の電力線と、
前記第１のアレイの前記第１の列及び前記第２の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第１の列及び前記第２の列の各ＤＡＣに動作可能に近接して配置された第１の制御線であって、前記第１のアレイの前記第３の列及び前記第４の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの前記第３の列及び前記第４の列の各ＤＡＣに動作可能に近接して配置もされている、第１の制御線と、
前記第１のアレイの前記第１の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの第１の列の各ＤＡＣに動作可能に近接して配置された第２の制御線であって、前記第１のアレイの前記第３の列の前記それぞれのＤＡＣと通信可能に結合するように、前記第１のアレイの第３の列の各ＤＡＣに動作可能に近接して配置もされている、第２の制御線と、を備え、前記方法が、
第１の期間中に、同時に、
前記第１の電力線を介して、第１のＤＡＣ及び第２のＤＡＣに信号を印加することと、
前記第２の電力線を介して、第３のＤＡＣ及び第４のＤＡＣに信号を印加することと、
前記第１の制御線を介して、前記第１、前記第２、前記第３、及び前記第４のＤＡＣに信号を印加することと、
前記第２の制御線を介して、前記第１、前記第２、前記第３、及び前記第４のＤＡＣに信号を印加することと、を含む、方法。
【請求項３７】
システムであって、
Ｎ本の制御線と、
Ｐ本の電力線と、
複数のデジタル−アナログコンバータ（ＤＡＣ）であって、前記複数のＤＡＣの前記ＤＡＣのそれぞれが、それぞれの材料のループと、前記それぞれのループを中断し、前記材料のループ内で電気的に互いに並列に結合されたジョセフソン接合のそれぞれのペアとを含む、複数のデジタル−アナログコンバータ（ＤＡＣ）と、
編組構成に配置され、前記複数のＤＡＣの前記ＤＡＣに通信可能に結合された複数の制御線と、を備え、
前記複数のＤＡＣにおける前記ＤＡＣの合計が、信号線のそれぞれのトリプレットによって伝搬される信号を介して制御される前記信号線のそれぞれのトリプレットに通信可能に結合されているＮ（Ｎ−１）Ｐ個のＤＡＣを含む、システム。
【請求項３８】
各ＤＡＣが、信号線のそれぞれのトリプレットを介して制御され、各トリプレットが、２つの制御線と前記電力線のうちの１つとの一意の組み合わせを含む、請求項３７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
分野
この開示は、一般に、超伝導回路及びスケーラブルコンピューティング、例えば量子コンピューティングで使用されるものなどの超伝導デバイスに関し、特に、量子プロセッサにおける超伝導デジタル−アナログコンバータ（ＤＡＣ）の設計、及び量子プロセッサの量子ビットなどの論理要素のプログラミング又は読み出しに関する。
【背景技術】
【０００２】
背景
量子ビット
量子ビットは、量子コンピュータ用の情報の基本単位として使用することができる。量子ビットは、情報が記憶されている実際の物理デバイスを参照することができ、物理デバイスから抽象化された情報自体の単位を参照することもできる。量子ビットの例には、量子粒子、原子、電子、光子、イオンなどが含まれる。
【０００３】
量子ビットは、古典的なデジタルビットの概念を一般化したものである。量子ビットには、「０」及び「１」とラベル付けもされ得る、２つの個別の物理的状態が含まれる。物理的に、これらの２つの個別の状態は、ビット状態をエンコードする量が量子物理学の法則に従って挙動する、磁場、電流、又は電圧の方向又は大きさなど、量子情報ストレージデバイスの２つの異なる識別可能な物理的状態によって表される。これらの状態を記憶する物理量が量子力学的に挙動する場合、デバイスは更に、０と１との重ね合わせに配置され得る。すなわち、量子ビットは、「０」及び「１」の両方の状態で同時に存在できるため、両方の状態で同時に計算を実行できる。一般に、Ｎ個の量子ビットは、２Ｎ状態の重ね合わせであり得る。
【０００４】
標準的な表記法では、量子ビットの基底状態は、｜０?及び｜１?状態と呼ばれる。量子計算中、量子ビットの状態は、一般的に、基底状態の重ね合わせであり、したがって量子ビットは、｜０?基底状態を占有する非ゼロ確率、及び｜１?基底状態を占有する同時の非ゼロ確率を有する。数学的に、基底状態の重ね合わせは、｜Ψ?で示される量子ビットの全体的状態が、ａ及びｂがそれぞれ確率｜ａ｜２及び｜ｂ｜２に対応する係数である形式｜Ψ?＝ａ｜０?＋ｂ｜１?を有することを意味する。係数ａ及びｂはそれぞれ、実数部及び虚数部を有し、量子ビットの位相を特徴付けることができる。量子ビットの量子的性質は、主として、基底状態のコヒーレントな重ね合わせで存在する能力、及び量子ビットの状態が位相を有する能力に由来する。量子ビットがデコヒーレンスのソースから十分に分離されている場合、量子ビットは、基底状態のコヒーレントな重ね合わせとして存在するこの能力を保持することになる。
【０００５】
量子ビットを使用して計算を完了するために、量子ビットの状態が測定される（すなわち、読み出される）。典型的に、量子ビットの測定が実行されると、量子ビットの量子的性質が一時的に失われ、基底状態の重ね合わせが｜０?基底状態又は｜１?基底状態のうちのいずれかに崩壊し、それによって従来のビットとのその類似性を取り戻す。崩壊した後の量子ビットの実際の状態は、読み出し動作の直前の確率｜ａ｜２及び｜ｂ｜２に依存する。
【０００６】
量子ビットを使用して計算を完了するために、量子ビットの状態が測定される（すなわち、読み出される）。典型的に、量子ビットの測定が実行されると、量子ビットの量子的性質が一時的に失われ、基底状態の重ね合わせが｜０?基底状態又は｜１?基底状態のうちのいずれかに崩壊し、それによって従来のビットとのその類似性を取り戻す。崩壊した後の量子ビットの実際の状態は、読み出し動作の直前の確率｜ａ｜２及び｜ｂ｜２に依存する。
【０００７】
超伝導量子ビット
量子コンピュータでの使用を検討されている多くの異なるハードウェア及びソフトウェアのアプローチが存在する。１つのハードウェアアプローチでは、アルミニウムやニオブなどの超伝導材料で形成された集積回路を使用する。
【０００８】
超伝導量子ビットは、超伝導集積回路内に含めることができる超伝導デバイスの一種である。例えば、典型的な超伝導量子ビットは、スケーラビリティの利点を有し、一般に、例えば、電荷及び位相デバイス、位相又は磁束デバイス、ハイブリッドデバイスなどを含む情報をエンコードするために使用される物理的特性に応じて分類される。電荷デバイスは、デバイスの電荷状態で情報を記憶及び動作し、基本電荷は、クーパーペアと呼ばれる電子のペアで構成される。クーパーペアは２ｅの電荷を有し、例えば音子相互作用によって一緒にバインドされた２つの電子で構成される。磁束デバイスは、デバイスのいくつかの部分を通過する磁束に関連する変数に情報を記憶する。位相デバイスは、位相デバイスの２つの領域間の超伝導位相の差に関連する変数に情報を記憶する。最近では、電荷、磁束、及び位相の自由度のうちの２つ以上を使用するハイブリッドデバイスが開発されている。
【０００９】
磁束量子ビットの例には、１つのジョセフソン接合によって中断された超伝導ループを含むｒｆ−ＳＱＵＩＤ、又は複合ジョセフソン接合（単一のジョセフソン接合が２つの並列ジョセフソン接合によって置き換えられている）、又は３つのジョセフソン接合によって中断された超伝導ループを含む永続的な電流量子ビット、などが含まれる。量子ビットの例には、ハイブリッド電荷位相量子ビットが含まれる。
【００１０】
量子ビットは、対応するローカルバイアスデバイスに関連付けられ得る。ローカルバイアスデバイスは、外部磁束バイアスを量子ビットに提供する超伝導量子ビットに近接した金属ループを含み得る。ローカルバイアスデバイスはまた、複数のジョセフソン接合を含み得る。量子プロセッサ内の各超伝導量子ビットは、対応するローカルバイアスデバイスを有し得るか、又は量子ビットよりも少ないローカルバイアスデバイスがあり得る。いくつかの実施例では、電荷ベースの読み出しデバイス及びローカルバイアスデバイスを使用できる。従来の読み出しデバイスは、トポロジー内のそれぞれの量子ビットに誘導的に接続されたｄｃ−ＳＱＵＩＤ磁力計を含む。読み出しデバイスは、電圧又は電流を提供し得る。ｄｃ−ＳＱＵＩＤ磁力計は、典型的に、少なくとも１つのジョセフソン接合によって中断された超伝導材料のループによって形成される。
【００１１】
量子プロセッサ
コンピュータプロセッサは、アナログプロセッサ、例えば超伝導量子プロセッサなどの量子プロセッサの形態をとり得る。超伝導量子プロセッサは、例えば２つ以上の超伝導量子ビットなど、複数の量子ビット及び関連するローカルバイアスデバイスを含み得る。例示的な量子プロセッサの更なる詳細及び実施形態については、米国特許出願公開第２００６−０２２５１６５号、米国特許出願第１２／０１３，１９２号、及び２００７年１１月８日に出願された「Systems, Devices and Methods for Analog Processing」と題する米国仮特許出願第６０／９８６，５５４号に記載されている。
【００１２】
超伝導量子プロセッサは、量子ビットのそれぞれのペアを選択的に結合するように動作可能な複数の結合デバイスを含み得る。超伝導結合デバイスの例には、磁束によって量子ビットを一緒に結合するｒｆ−ＳＱＵＩＤ及びｄｃ−ＳＱＵＩＤが含まれる。ＳＱＵＩＤには、１つのジョセフソン接合（ｒｆ−ＳＱＵＩＤ）又は２つのジョセフソン接合（ｄｃ−ＳＱＵＩＤ）によって中断された超伝導ループが含まれる。結合デバイスは、相互接続されたトポロジー内で結合デバイスがどのように利用されているかに応じて、強磁性結合と反強磁性結合との両方が可能であり得る。磁束結合の場合、強磁性結合は、平行磁束がエネルギー的に有利であることを意味し、反強磁性結合は、反平行磁束がエネルギー的に有利であることを意味する。或いは、電荷ベースの結合デバイスを使用することもできる。他の結合デバイスは、例えば、米国特許出願公開第２００６−０１４７１５４号及び米国特許出願第１２／０１７，９９５号に見つけることができる。結合デバイスのそれぞれの結合強度は、例えば、量子ビット間に強磁性又は反強磁性結合を提供するために、ゼロと最大値との間で調整されてもよい。
【００１３】
実装されている特定のハードウェアに関係なく、単一の量子ビットを管理するには、複数のパラメータを制御する必要がある。従来、この要件では、個々の量子ビットとの外部通信（すなわち、プロセッサアーキテクチャの外部からの通信）が必要であった。しかしながら、全体的な処理能力はシステムの量子ビットの数とともに増加するため、従来のスーパーコンピュータの能力を超える大容量プロセッサは、多数の量子ビットを管理しなければならず、したがって個々の量子ビット上で複数のパラメータにわたって外部制御を使用する従来のアプローチでは、量子ビットパラメータをプログラミングするための複雑なシステムが必要となる。
【００１４】
このため、量子プロセッサのスケーラビリティは、量子ビットパラメータ制御システムの複雑さによって制限され、当該技術分野では、スケーラブルな量子ビットパラメータ制御システムを可能にするデバイスが必要とされている。
【００１５】
デジタル−アナログコンバータ（ＤＡＣ）
量子プロセッサは、量子効果を伴う計算を実行するための複数のプログラム可能なデバイスを提供する。プログラム可能なデバイスには、量子ビット、（プログラム可能に量子ビットを結合する）カプラ、及びそれらの構成要素が含まれる。プログラム可能なデバイスは、その動作に影響を与えるために印加される信号を介してプログラムされ、例えば、バイアス信号を磁束量子ビットに印加して、計算中にその磁束に影響を与え得る。
【００１６】
そのような信号は、多くの場合、プログラマブルデバイスに印加される前に、変換及び／又はストレージを必要とする。例えば、古典的なコンピュータは、量子プロセッサ用のデジタル信号を生成することができ、それらのデジタル信号は、１つ以上のデジタル−アナログコンバータ（ＤＡＣ）を介してアナログ形式に変換され得る。変換されたアナログ信号は、プログラム可能なデバイスに印加され得る。別の例として、信号（デジタルでもアナログでもよい）は、量子プロセッサによって計算前又は計算中に一度に受信され、信号が後でプログラマブルデバイスに印加されるまでＤＡＣを介して記憶され得る。ＤＡＣには多くの応用があり、これらの目的のうちの１つ以上（すなわち、変換及び／又はメモリ）に、及び／又は他の目的に使用され得る。これら及び他の目的のためのＤＡＣの応用例は、例えば、米国特許第７，８７６，２４８号及び第８，０９８，１７９号に更に詳細に記載されている。
【００１７】
超伝導量子プロセッサは、多くの場合、これら及び他の機能のための複数のＤＡＣを含む。そのようなＤＡＣは、一般にストレージインダクタ（例えば、超伝導磁気コイル）及びプログラム可能な結合要素を含む、磁束を蓄積する超伝導ＤＡＣ（Φ−ＤＡＣと呼ばれることもある）を含む。Φ−ＤＡＣは、回路（例えば、ストレージインダクタ）の変化の磁束レートを利用して、それらの磁場にエネルギーを蓄積し、それによって実効インダクタンス（磁気インダクタンスと呼ばれることもある）を生成する。
【００１８】
Φ−ＤＡＣ設計は、プロセッサの設計に様々なコストを課し得る。例えば、典型的な設計に対して十分な磁束を保存できる磁気ストレージインダクタは、比較的大きいことが多く（及び、現在の技術を使用するいくつかの製造層を必要とする場合がある）、プロセッサ上の他の構成要素に利用できるスペースが制限され得る。更に、Φ−ＤＡＣによって生成される磁場は強力であり、大幅なシールドが必要な場合がある。たとえシールドされている場合でも、Φ−ＤＡＣは、プロセッサ上の他の磁束に敏感なデバイスとのクロストークを引き起こす可能性がある。なおも更に、少なくともいくつかのΦ−ＤＡＣ設計では、製造のばらつきに特に敏感である。Φ−ＤＡＣ設計の例については、例えば、Johnsonら、「A scalable control system for a superconducting adiabatic quantum optimization processor」、arXiv:0907.3757、及びBunykら、「Architectural considerations in the design of a superconducting quantum annealing processor」、arXiv:1401.5504に、より詳細に記載されている。
【００１９】
このように、これらの欠点の少なくともいくつかを改善する超伝導ＤＡＣを提供するためのシステム及び方法に対する一般的な要望が存在する。
【００２０】
量子磁束パラメトロン
量子磁束パラメトロン（ＱＦＰ）は、いくつかの点で化合物ｒｆ−ＳＱＵＩＤに類似する超伝導ジョセフソン接合デバイスである。特定のポテンシャルエネルギー曲線が、ＱＦＰデバイスで生成され得る。このポテンシャルエネルギー曲線は、中央のピーク又は「障壁」の高さが調整可能な「Ｗ」に似ている場合があり、中央の障壁のいずれかの側上にある２つのウェルの独立した深さも同様である。「量子」という用語がＱＦＰデバイスの名前に現れるが、デバイスは、一般に、古典的な方法で動作される。要するに、中央の障壁の高さを迅速に上げることは、システムのエネルギー構成を大きく破壊すると古典的に信じられている。このように、ダンピング抵抗器が伝統的にＱＦＰ回路に組み込まれてエネルギーを放散するのを助け、システムを安定したエネルギー構成に戻す。これらのダンピング抵抗は、熱ノイズに特に敏感な任意のシステムに悪影響を与え得るプロセスである、過剰なエネルギーを熱の形態で散逸する。したがって、従来のＱＦＰ回路は、典型的に、超伝導量子プロセッサの要素など、熱ノイズに敏感なデバイスでの使用には適していない。
【００２１】
スケーラビリティ
超伝導プロセッサ（米国特許第８，１６９，２３１号に記載されているＮＤＲＯなど）の非散逸読み出し（ＮＤＲＯ）のデータレートは、プロセッサのサイズに関係なく一定である。その結果、アプローチは、大きなプロセッササイズ、例えば、多数の量子ビットを有する量子プロセッサ、又は多数のデバイスを有する古典的な超伝導プロセッサに対してスケーリングしない。
【００２２】
ＮＤＲＯ線と関連ハードウェアを追加することによってデータレートを上げることができるが、このアプローチは多数の量子ビットに対して読み取り可能にスケーリングできない。
【００２３】
追加のＮＤＲＯ線は、冷蔵庫（すなわち、フリッジ）の熱負荷を増加させ、フリッジの基本温度を上昇させる。オンチップで駆動される電力が増加すると、チップの熱負荷が増加する可能性がある。プロセッサのパフォーマンスは低いチップ温度に依存し得るため、プロセッサのパフォーマンスと読み出し速度との間にトレードオフが存在し得る。更に、より多くの線を追加すると、ハードウェアのコストが増加する。
【００２４】
超伝導量子プロセッサのパフォーマンスは、入力線の数と帯域幅によって制限され得る。例えば、いくつかの既存の実装では、超伝導量子プロセッサは、それぞれが３０ＭＨｚの帯域幅を有する約２００本の線を介してアクセスすることができる。入力線の数と帯域幅は、少なくとも部分的に、システムが量子プロセッサ上で新しい問題をエンコードできるレートを判定する。
【００２５】
線の数及び帯域幅を増加することは、容易にスケーラブルなアプローチではない。より多くの線を追加すると、より大きなサンプルスペースの必要性、及びプロセッサチップの周辺部でのより多くのコンタクトパッドの必要性など、複数の要求がシステム上に発生し得る。線の数を増加すると、プロセッサの熱負荷もまた増加し得る。更に、線の数が増加すると、非熱光子の経路が更に広がる可能性がある。
【００２６】
関連技術の前述の例、及びそれに関連する制限は、例示的であり、排他的ではないことが意図されている。関連技術の他の制限は、明細書を読んで図面を検討すると、当業者には明らかになるであろう。
【発明の概要】
【課題を解決するための手段】
【００２７】
簡単な概要
アナログプロセッサの動作グラフよりも大きい（及び／又はそれによって少なくとも完全には提供されない）サイズ及び／又は接続性を有する少なくともいくつかの問題を処理できるようにする必要がある。少なくともいくつかの実装では、（例えば、プロセッサが提供するよりも多くの計算デバイス及び／又はより多くの／他のカプラを必要とするために）アナログプロセッサの作業グラフ内に収まらない表現を有する少なくともいくつかの問題グラフの計算を可能にする計算システム及び方法が記載されている。
【００２８】
システムは、複数のサブアレイに配置された複数のＤＡＣを含むデジタル−アナログコンバータ（ＤＡＣ）の第１の２次元アレイであって、各サブアレイが複数の行、ＤＡＣの第１の列、及びＤＡＣの第２の列を含む、第１の２次元アレイと、第１の２次元アレイの複数のサブアレイの各サブアレイの第１の列のＤＡＣに電流を選択的に供給するように結合された第１の電力線と、第１の２次元アレイの複数のサブアレイの各サブアレイの第２の列のＤＡＣに電流を選択的に供給するように結合された第２の電力線と、ＤＡＣの第１の２次元アレイの第１の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第１の対角線に沿って各ＤＡＣに近接して配置された第１の制御線と、を含むものとして要約することができる。
【００２９】
ＤＡＣの第１の２次元アレイの第１の対角線は、ＤＡＣの第１の２次元アレイの複数のサブアレイにおける各サブアレイの複数の行、第１の列、及び第２の列の各行にわたって延在し得る。システムは、少なくとも複数のサブアレイに配置された複数のＤＡＣを含むＤＡＣの第２の２次元アレイであって、各サブアレイが複数の行、ＤＡＣの第１の列、及びＤＡＣの第２の列を含む、第２の２次元アレイを更に含み、第１の電力線が、第２の２次元アレイの複数のサブアレイの各サブアレイの第２の列のＤＡＣに電流を選択的に供給するように更に結合されており、第２の電力線が、第２の２次元アレイのサブアレイの第１の列のＤＡＣに電流を選択的に供給するように更に結合されており、第１の制御線が、ＤＡＣの第２の２次元アレイの第１の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイの第１の対角線に沿って各ＤＡＣに近接して更に配置されている。ＤＡＣの第１の２次元アレイの第１の対角線は、ＤＡＣの第１の２次元アレイの複数のサブアレイにおける各サブアレイの複数の行、第１の列、及び第２の列の各行にわたって延在し得る。ＤＡＣの第２の２次元アレイの第１の対角線は、ＤＡＣの第２の２次元アレイの複数のサブアレイにおける各サブアレイの複数の行、第１の列、及び第２の列の各行にわたって延在し得る。第１の２次元アレイの第１の対角線は、第２の２次元アレイの第１の対角線に対して垂直であり得る。第１の制御線は、ＤＡＣの第１の２次元アレイの第１の対角線に沿った蛇行経路をたどってもよく、第１の制御線は、ＤＡＣの第２の２次元アレイの第１の対角線に沿った蛇行経路をたどってもよい。第１の制御線は、ＤＡＣの第１の２次元アレイの第１の対角線に沿った蛇行経路をたどってもよく、第１の制御線は、ＤＡＣの第１の２次元アレイの第２の対角線に沿った蛇行経路をたどってもよい。システムは、ＤＡＣの第１の２次元アレイの第３の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第３の対角線に沿って各ＤＡＣに近接して配置された第２の制御線を更に含んでもよく、第２の制御線は、ＤＡＣの第２の２次元アレイの第２の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイの第２の対角線に沿って各ＤＡＣに近接して更に配置されている。システムは、第１のアレイの第２の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第２の対角線に沿って各ＤＡＣに近接して配置された第３の制御線を更に含んでもよく、第３の制御線は、第２のアレイの第３の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、第２のアレイの第３の対角線に沿って各ＤＡＣに近接して更に配置されている。システムは、ＤＡＣの第１の２次元アレイの第３の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第３の対角線に沿って各ＤＡＣに近接して配置された第２の制御線を更に含んでもよく、第２の制御線は、ＤＡＣの第１の２次元アレイの第４の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第４の対角線に沿って各ＤＡＣに近接して更に配置されている。システムは、第１のアレイの第２の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第２の対角線に沿って各ＤＡＣに近接して配置された第３の制御線を更に含んでもよく、第３の制御線は、第１のアレイの第１の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第１の対角線に沿って各ＤＡＣに近接して更に配置されている。システムには、ｎ本の制御線及びＰ本の電力線が存在してもよく、ＤＡＣの第１及び第２のアレイのそれぞれは、Ｐ（ｎ−１）２個のＤＡＣを含んでもよい。システムは、１つの電力線及び２つの信号線を含むそれぞれのトリプレットを介してＤＡＣのうちの選択されたものに、通信可能に結合されて信号を供給させる制御回路を更に含み、トリプレットが単一のそれぞれのＤＡＣを動作させるために一意に通信可能に結合されている。第１の電力線は、ＤＡＣの第１の２次元アレイの第３の列のＤＡＣに電流を選択的に供給するように結合されてもよく、第３の列は第１の列に隣接せず、第２の電力線は、ＤＡＣの第１の２次元アレイの第４の列のＤＡＣに電流を選択的に供給するように結合されてもよく、第４の列は第２の列に隣接せず、第１の制御線は、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの各ＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの少なくとも１つのＤＡＣに動作可能に近接して配置されてもよい。システムは、第１の２次元アレイのＤＡＣではなく、第２の２次元アレイの複数の行及び複数の列に配置された複数のＤＡＣを含む、少なくとも第２の２次元ＤＡＣアレイを更に含んでもよく、第２の電力線が、ＤＡＣの第２の２次元アレイの第３の列のＤＡＣに電流を選択的に供給するように更に結合されており、第３の列が、ＤＡＣの第２の２次元アレイの第１の列に隣接しておらず、第１の電力線が、ＤＡＣの第２の２次元アレイの第４の列のＤＡＣに電流を選択的に供給するように更に結合されており、第４の列が、ＤＡＣの第２の２次元アレイの第２の列に隣接していない。システムは、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの各ＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの少なくとも１つのＤＡＣに動作可能に近接して配置されている第２の制御線を、更に備えてもよい。第１の制御線及び第２の制御線は、ＤＡＣを共通にせずに、異なるＤＡＣに動作可能に近接して配置することができる。第１の制御線及び第２の制御線は、ＤＡＣのうちの同じ少なくとも１つに、その少なくとも１つのＤＡＣを共通にして、動作可能に近接して配置することができる。
【００３０】
システムにおける動作方法は、複数のサブアレイに配置された複数のＤＡＣを含むデジタル−アナログコンバータ（ＤＡＣ）の第１の２次元アレイであって、各サブアレイが、複数の行、第１の列、及びＤＡＣの第２列を含む、第１の２次元アレイと、第１の２次元アレイの複数のサブアレイの各サブアレイの第１の列のＤＡＣに電流を選択的に供給するように結合された第１の電力線と、第１の２次元アレイの複数のサブアレイの各サブアレイの第２の列のＤＡＣに電流を選択的に供給するように結合された第２の電力線と、ＤＡＣの第１の２次元アレイの第１の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第１の対角線に沿って各ＤＡＣに近接して配置された第１の制御線と、ＤＡＣの第１の２次元アレイの第２の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第２の対角線に沿って各ＤＡＣに近接して配置された第２の制御線と、を備えるシステムにおいて、方法が、第１の期間中に、同時に、第１の電力線を介して第１のＤＡＣに信号を印加することと、第１の制御線を介して第１のＤＡＣに信号を印加することと、第２の制御線を介して第１のＤＡＣに信号を印加することと、を含むものとして要約することができる。
【００３１】
システムは、第１のアレイの複数の行及び複数の列に配置された複数のＤＡＣを含むデジタル−アナログコンバータ（ＤＡＣ）の第１のアレイと、第１のアレイの第１の列の各ＤＡＣに電流を選択的に供給するように結合された第１の電力線であって、第１の列のＤＡＣが第１の配置に配置されており、第１のアレイの第２の列の各ＤＡＣに電流を選択的に供給するように更に結合され、第２の列のＤＡＣが第２の配置に配置されている、第１の電力線と、第１のアレイの第１の列及び第２の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第１の列及び第２の列の各ＤＡＣに動作可能に近接して配置されている第１の制御線と、第１のアレイの第１の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第１の列の各ＤＡＣに動作可能に近接して配置されている第２の制御線と、第１のアレイの第２の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第２の列の各ＤＡＣに動作可能に近接して配置されている第３の制御線と、を含むものとして要約することができる。
【００３２】
システムは、第１の配置に配置されたＤＡＣの第３の列であって、第１のアレイの第１の列と第２の列との間に挿入された、第３の列と、第２の配置に配置されたＤＡＣの第４の列であって、第１のアレイの第２の列に隣接している、第４の列と、第１のアレイの第３の列及び第４の列の各ＤＡＣに電流を選択的に供給するように結合された第２の電力線と、を更に含んでもよく、第１の制御線が、第１のアレイの第３の列及び第４の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第３の列及び第４の列の各ＤＡＣに動作可能に近接して更に配置されており、第２の制御線が、第１のアレイの第３の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第３の列の各ＤＡＣに動作可能に近接して更に配置されており、第３の制御線が、第１のアレイの第４の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第４の列の各ＤＡＣに動作可能に近接して更に配置されている。システムは、第１の配置に配置されたＤＡＣの第５の列であって、第１のアレイの第３の列と第２の列との間に挿入された、第５の列と、第２の配置に配置されたＤＡＣの第６の列であって、第１のアレイの第４の列に隣接している、第６の列と、第１のアレイの第５の列及び第６の列の各ＤＡＣに電流を選択的に供給するように結合された第３の電力線と、を更に含んでもよく、第１の制御線が、第１のアレイの第５の列及び第６の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第５の列及び第６の列の各ＤＡＣに動作可能に近接して更に配置されており、第２の制御線が、第１のアレイの第５の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第５の列の各ＤＡＣに動作可能に近接して更に配置されており、第３の制御線が、第１のアレイの第６の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第６の列の各ＤＡＣに動作可能に近接して更に配置されている。システムは、第１の配置に配置されたＤＡＣの第１の追加の列であって、第２の列と、第１の配置に配置されたＤＡＣを含む第１のアレイの列のサブセットとの間に挿入された、第１の追加の列と、第２の配置に配置されたＤＡＣの第２の追加の列であって、第２の配置に配置されたＤＡＣを含む第１のアレイの列のサブセットに隣接する、第２の追加の列と、第１のアレイの第１の追加の列及び第２の追加の列の各ＤＡＣに電流を選択的に供給するように結合された追加の電力線と、を更に含んでもよく、第１の制御線が、第１のアレイの第１の追加の列及び第２の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第１の追加の列及び第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、第２の制御線が、第１のアレイの第１の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第１の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、第３の制御線が、第１のアレイの第２の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されている。システムは、少なくとも、第１のアレイ内のＤＡＣではなく、第２のアレイの複数の行及び複数の列に配置された複数のＤＡＣを含むＤＡＣの第２のアレイを更に含んでもよく、第１の電力線が、第２のアレイの第１の列の各ＤＡＣに電流を選択的に供給するように結合されており、第１の列のＤＡＣが、第１の配置に配置されており、第１の電力線が、第２のアレイの第２の列の各ＤＡＣに電流を選択的に供給するように、更に結合されており、第２の列のＤＡＣが、第２の配置に配置されており、第２の制御線が、第２のアレイの第２の列の各ＤＡＣと通信可能に結合するように、第２のアレイの第２の列の各ＤＡＣに動作可能に近接して配置されており、第４の制御線が、第２のアレイの第１の列及び第２の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイの第１の列及び第２の列の各ＤＡＣに動作可能に近接して配置されており、第５の制御線が、第２のアレイの第１の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイの第１の列の各ＤＡＣに動作可能に近接して配置されている。システムは、第１の配置に配置されたＤＡＣの第１の追加の列であって、第２のアレイの第２の列と、第１の配置に配置されたＤＡＣを含む第２のアレイの列のサブセットとの間に挿入された、第１の追加の列と、第２の配置に配置されたＤＡＣの第２の追加の列であって、第２の配置に配置されたＤＡＣを含む第２のアレイの列のサブセットに隣接する、第２の追加の列と、第２のアレイの第１の追加の列及び第２の追加の列の各ＤＡＣに電流を選択的に供給するように結合された追加の電力線と、を更に含んでもよく、第２の制御線が、第２のアレイの第２の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、第４の制御線が、第２のアレイの第１の追加の列及び第２の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第１の追加の列及び第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、第５の制御線が、第２のアレイの第１の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第１の追加の列の各ＤＡＣに動作可能に近接して更に配置されている。システムは、第３のアレイを更に含んでもよく、ここで第４の制御線は、第３のアレイの第１の制御線に電気的に結合されている。システムは、第３のアレイを更に含んでもよく、ここで第５の制御線は、第３のアレイの第３の制御線に電気的に結合されている。システムは、第１のアレイのＤＡＣではなく、第２のアレイの複数の行及び複数の列に配置された複数のＤＡＣを含む、少なくとも第２のＤＡＣのアレイを更に含んでもよく、第１の電力線が、第２のアレイの第１の列及び第２の列の各ＤＡＣに電流を選択的に供給するように結合されており、第１の制御線が、第２のアレイの第１の列及び第２の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイの第１の列及び第２の列の各ＤＡＣに動作可能に近接して配置されており、第４の制御線が、第２のアレイの第１の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイの第１の列の各ＤＡＣに動作可能に近接して配置されており、第５の制御線が、第２のアレイの第２の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイの第２の列の各ＤＡＣに動作可能に近接して配置されている。システムは、第１の配置に配置されたＤＡＣの第１の追加の列であって、第２の列と、第２のアレイの第１の配置に配置されたＤＡＣを含む列のサブセットとの間に挿入された第１の追加列と、第１の配置に配置されたＤＡＣの第２の追加の列であって、第２のアレイの第２の配置に配置されたＤＡＣを含む列のサブセットに隣接する第２の追加の列と、第１の追加の列及び第２の追加の列の各ＤＡＣに電流を選択的に供給するように結合された追加の電力線と、を更に含んでもよく、第１の制御線が、第１の追加の列及び第２の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第１の追加の列及び第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、第４の制御線が、第１の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第１の追加の列の各ＤＡＣに動作可能に近接して更に配置されており、第５の制御線が、第２の追加の列のそれぞれのＤＡＣと通信可能に結合するように、第２の追加の列の各ＤＡＣに動作可能に近接して更に配置されている。システムは、第３のアレイを更に含んでもよく、ここで第４の制御線は、第３のアレイの第３の制御線に電気的に結合されている。システムは、第３のアレイを更に含んでもよく、ここで第５の制御線は、第３のアレイの第２の制御線に電気的に結合されている。システムには、合計でｎ本の制御線及びＰ本の電力線によって制御されるｎ（ｎ−１）Ｐ個のＤＡＣが存在してもよい。システムには、合計でＰ本の電力線が存在してもよく、第１のアレイは２Ｐ個のＤＡＣを含む。システムは、１つの電力線及び２つの信号線を含むそれぞれのトリプレットを介してＤＡＣのうちの選択されたものに、通信可能に結合されて信号を供給させる制御回路を更に含み、トリプレットが単一のそれぞれのＤＡＣを動作させるために一意に通信可能に結合されている。
【００３３】
システムにおける動作方法は、第１のアレイの複数の行及び複数の列に配置された複数のＤＡＣを含むデジタル―アナログコンバータ（ＤＡＣ）の第１のアレイと、第１のアレイの第１の列の各ＤＡＣに電流を選択的に供給するように結合された第１の電力線であって、第１の列のＤＡＣが第１の配置に配置され、第１のアレイの第２の列の各ＤＡＣに電流を選択的に供給するように更に結合され、第２の列のＤＡＣが第２の配置に配置された、第１の電力線と、第１の配置に配置されたＤＡＣの第３の列の各ＤＡＣに電流を選択的に供給するように結合された第２の電力線であって、第３の列が第１のアレイの第１の列と第２の列との間に挿入され、第２の配置に配置されたＤＡＣの第４の列の各ＤＡＣに電流を選択的に供給するように更に結合され、第４の列が第１のアレイの第２の列に隣接している、第２の電力線と、第１のアレイの第１の列及び第２の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第１の列及び第２の列の各ＤＡＣに動作可能に近接して配置された第１の制御線であって、第１のアレイの第３の列及び第４の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第３の列及び第４の列の各ＤＡＣに動作可能に近接して配置もされている、第１の制御線と、第１のアレイの第１の列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイの第１の列の各ＤＡＣに動作可能に近接して配置された第２の制御線であって、第１のアレイの第３の列の各ＤＡＣと通信可能に結合するように、第１のアレイの第３の列の各ＤＡＣに動作可能に近接して配置もされている、第２の制御線と、を備えるシステムにおいて、方法が、第１の期間中に、同時に、第１の電力線を介して第１のＤＡＣ及び第２のＤＡＣに信号を印加することと、第２の電力線を介して第３のＤＡＣ及び第４のＤＡＣに信号を印加することと、第１の制御線を介して、第１、第２、第３、及び第４のＤＡＣに信号を印加することと、第２の制御線を介して、第１、第２、第３、及び第４のＤＡＣに信号を印加することと、を含むものとして要約することができる。
【００３４】
システムは、Ｎ本の制御線と、Ｐ本の電力線と、複数のデジタル−アナログコンバータ（ＤＡＣ）であって、複数のＤＡＣの各ＤＡＣが、それぞれの材料のループと、それぞれのループを中断し、材料のループ内で電気的に互いに並列に結合されたジョセフソン接合のそれぞれのペアとを含む、複数のデジタル−アナログコンバータ（ＤＡＣ）と、編組構成に配置され、複数のＤＡＣのＤＡＣに通信可能に結合された複数の制御線と、含み、複数のＤＡＣにおけるＤＡＣの合計が、信号線のそれぞれのトリプレットによって伝搬される信号を介して制御される信号線のそれぞれのトリプレットに通信可能に結合されたＮ（Ｎ−１）Ｐ個のＤＡＣを含む、ものとして要約することができる。
【００３５】
各ＤＡＣは、信号線のそれぞれのトリプレットを介して制御することができ、各トリプレットは、２つの制御線と電力線のうちの１つとの一意の組み合わせを含む。
【００３６】
図面の幾つかの見方の簡単な説明
特許又は出願ファイルには、カラーで作成された図面が少なくとも１つ含まれている。この特許のコピー、又はカラー図面を有する特許出願公開は、要求に応じ、且つ必要な手数料の支払いにより、特許庁によって提供される。図面では、同一の参照番号は同様の要素又は行為を識別する。図面における要素のサイズ及び相対位置は、必ずしも縮尺通りに描かれていない。例えば、様々な要素の形状、及び角度は、必ずしも縮尺どおりに描かれておらず、これらの要素のいくつかは、図面の読みやすさを向上させるために任意に拡大及び配置されている場合がある。更に、描かれた要素の特定の形状は、特定の要素の実際の形状に関する情報を伝えることを必ずしも意図するものではなく、図面における認識を容易にするために単に選択されている場合がある。
【図面の簡単な説明】
【００３７】
【図１】図１は、少なくとも１つの例示された実装による、様々な論理デバイスを組み込み、及び／又は本明細書に記載された様々なアドレス指定アプローチを実装することができる、デジタルコンピュータ及び量子コンピュータを含むハイブリッドコンピューティングシステムの概略図である。
【図２】図２は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）のセットに通信可能に結合された量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタを示す概略図である。
【図３】図３は、少なくとも１つの例示された実装による、複数の中間ＱＦＰを介してデジタル−アナログコンバータ（ＤＡＣ）のセットに通信可能に結合された量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタを示す概略図である。
【図４】図４は、少なくとも１つの例示された実装による、図２又は図３のＱＦＰベースのシフトレジスタを使用する回路の動作方法を示すフロー図である。
【図５】図５は、少なくとも１つの例示された実装による、図４の方法の特定の実装であり得る、ＱＦＰベースのシフトレジスタを使用する回路の動作方法を示す。
【図６】図６は、少なくとも１つの例示された実装による、図４の方法の一般化であり得る、ＱＦＰベースのシフトレジスタを使用する回路の動作方法を示す。
【図７Ａ】図７Ａは、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）に結合された、ラッチ制御量子磁束パラメトロンデマルチプレクサ（ＱＦＰ−デマルチプレクサ）回路を示す。
【図７Ｂ】図７Ｂは、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）に結合された、ボディ磁束（アドレス）制御量子磁束パラメトロンデマルチプレクサ（ＱＦＰ−デマルチプレクサ）回路を示す。
【図８】図８は、少なくとも１つの例示された実装による、図７Ａのラッチ制御ＱＦＰ−デマルチプレクサ回路に関連付けられた信号のプロットのグラフである。
【図９】図９は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）にアドレス指定する３接合２ループ磁束ポンプを示す。
【図１０】図１０は、少なくとも１つの例示された実装による、図９の３接合２ループ磁束ポンプのプログラミング／デプログラミングパターンに対する最端接合の印加された磁束波形及びジョセフソン位相のプロットを示すグラフである。
【図１１】図１１は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）にアドレス指定する４接合３ループ磁束ポンプ回路の概略図である。
【図１２】図１２は、少なくとも１つの例示された実装による、図１１の４接合２ループ磁束ポンプのプログラミング／デプログラミングパターンに対する最端接合の印加された磁束波形及びジョセフソン位相のプロットを示すグラフである。
【図１３】図１３は、少なくとも１つの例示された実装による、複数のアドレス線を介して、それぞれのデジタル−アナログコンバータ（ＤＡＣ）をアドレス指定する８セットの４接合３ループ磁束ポンプ回路の概略図である。
【図１４】図１４は、少なくとも１つの例示された実装による、図１１の４接合２ループ磁束ポンプのプログラミング／デプログラミングパターンに対する最端ジョセフソン接合の印加された磁束波形及びジョセフソン位相のプロットを示すグラフである。
【図１５】図１５は、少なくとも１つの例示された実装による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプの動作方法のフロー図である。
【図１６Ａ】図１６Ａは、少なくとも１つの例示された実施形態による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプの動作方法のフロー図である。
【図１６Ｂ】図１６Ｂは、少なくとも１つの例示された実装による、図１１の４接合２ループ磁束ポンプをリセットするための最端ジョセフソン接合の印加された磁束波形及びジョセフソン位相のプロットを示すグラフである。
【図１７Ａ】図１７Ａは、少なくとも１つの例示された実装による、４セットのデジタル−アナログコンバータ（ＤＡＣ）、各ＤＡＣを個別にアドレス指定するように配置された複数の信号線、及びそれぞれの信号線のトリプレットを介してＤＡＣのうちの選択されたものに信号を供給させるように通信可能に結合された制御回路、の概略図である。
【図１７Ｂ】図１７Ｂは、図１７Ａの４セットのデジタル−アナログコンバータ（ＤＡＣ）及び制御線の概略図であり、ＤＡＣのセットにわたる編組制御線の方向を表す複数の対角線を更に示している。
【図１８Ａ】図１８Ａは、ＤＡＣのそれぞれの列に電流を供給する電力線、及び２つのアレイを電気的に結合する制御線の配置を示す、デジタル−アナログコンバータ（ＤＡＣ）の２つのアレイの概略図である。
【図１８Ｂ】図１８Ｂは、ＤＡＣのそれぞれの列に電流を供給する電力線、及びそれぞれのアレイにフィードバックする制御線の配置を示す、デジタル−アナログコンバータ（ＤＡＣ）の２つのアレイの概略図である。
【図１８Ｃ】図１８Ｃは、図１８Ａ及び図１８Ｂのデジタル−アナログコンバータ（ＤＡＣ）の２つのアレイ及び信号線の概略図であり、編組制御線の方向を表す複数の対角線を更に示している。
【図１９】図１９は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）のカルテット、電力線、及び３つの制御線の概略図である。
【図２０】図２０は、ＤＡＣの複数の列にわたる３つの制御線の配置を示す、デジタル−アナログコンバータ（ＤＡＣ）のアレイの概略図である。
【図２１】図２１は、図２０の複数のアレイの概略図であり、複数のアレイにわたる複数の制御線及び３つの電力線の配置を示している。
【図２２】図２２は、少なくとも１つの例示された実装による、ＤＡＣの２次元のセット（例えば、順序付けられたアレイ）内のＤＡＣを個別にアドレス指定するために制御線の編組配置を使用する動作方法のフロー図である。
【発明を実施するための形態】
【００３８】
詳細な説明
以下の記載では、様々な開示された実装の完全な理解を提供するために、特定の具体的な詳細が説明されている。しかしながら、当業者であれば、１つ以上のこれらの特定の詳細なしで、又は他の方法、構成要素、材料などを用いて、その実装を実施できることを認識するであろう。他の例では、コンピュータシステム、サーバコンピュータに関連する周知の構造、及び／又は通信ネットワークは、実装の説明を不必要に曖昧にすることを避けるために、詳細に示されていないか、又は記載されていない。この明細書及び添付の特許請求の範囲を通して、「要素」及び「要素（複数）」という用語は、コンピュータシステム、サーバコンピュータ、通信ネットワーク、超伝導回路、及び共振器に関連する全てのそのような構造、システム、及びデバイスを包含するように使用されているが、これらに限定されない。
【００３９】
コンテキストが他を必要としない限り、明細書及びそれに続く特許請求の範囲を通じて、「備える」という用語は「含む」と同義であり、包括的又はオープンエンドである（すなわち、追加の非引用の要素又は方法行為を除外しない）。
【００４０】
この明細書を通して「１つの実装」又は「実装」への参照は、実装に関連して説明された特定の特徴、構造又は特性が少なくとも１つの実装に含まれることを意味する。したがって、この明細書を通して様々な場所での「１つの実装では」又は「実装では」というフレーズの出現は、必ずしも全てが同じ実装を参照するとは限らない。更に、特定の特徴、構造、又は特性は、１つ以上の実装において任意の適切な方法で組み合わせられてもよい。
【００４１】
この明細書及び添付の特許請求の範囲で使用される場合、単数形「a」、「an」、及び「the」は、文脈から明らかにそうでないと示されない限り、複数の指示対象を含む。また、「又は（or）」という用語は、文脈から明らかにそうでないと示されない限り、「及び／又は（and／or）」を含む意味で一般に使用されていることに留意されたい。
【００４２】
本明細書で提供される見出し及び開示の要約は、便宜上のためだけのものであり、実装の範囲や意味を解釈するものではない。
【００４３】
古典的な電気回路では、複雑で精巧な動作は、トランジスタなどの単純なスイッチングデバイスの特定の配置によって実行され得る。そのような配置の例には、シフトレジスタ、メモリアレイ、加算器、フリップフロップなどが含まれる。超伝導エレクトロニクス、特に超伝導量子コンピューティングの進化する分野では、これらの各配置の超伝導アナログを実装する回路を開発することが不可欠である。これらの配置は、単純なスイッチングデバイスを使用して同様に構築することができるが、トランジスタなどの従来のスイッチングデバイスは、超伝導領域では適切ではない。したがって、多くの超伝導システムでは、多くの他の回路と動作を実現できる基本的な超伝導論理デバイスを確立することが重要である。
【００４４】
特に興味深い超伝導エレクトロニクスの応用は、量子コンピューティングの分野にある。超伝導回路は、巨視的なスケールで量子効果を利用することができ、いくつかの代替手段よりもはるかに扱いやすい量子計算の実装用のメカニズムを提供する。説明したように、量子計算の基本単位は量子ビットである。超伝導量子ビットは、超伝導磁束量子ビットを含む様々な形態で現れ得る。超伝導磁束量子ビットは、ジョセフソン接合として知られる少なくとも１つのスイッチングデバイスを含む超伝導ループの形態で実現され得る。次いで、量子プロセッサは、そのような超伝導磁束量子ビットをいくつでも含み得る。したがって、そのような量子プロセッサを実装する際に、そのようなデバイスの動作をしっかりと理解するとともに、多数の超伝導磁束量子ビットを製造するための技術が開発され得る。本システム、方法、及び装置は、量子プロセッサにおける超伝導スイッチングデバイスとしての基本的な超伝導磁束量子ビット構造の使用について説明する。例示的な実施形態では、超伝導磁束量子ビットの配置は、超伝導量子プロセッサにおける超伝導磁束ベースのシフトレジスタとして実装され得る。
【００４５】
この開示は、超伝導デジタル−アナログコンバータ（ＤＡＣ）を含む超伝導量子プロセッサに関する。ＤＡＣは、エネルギーを蓄積するために運動インダクタンスを使用するエネルギーストレージ要素を備える。シングルループ及びマルチループ（又は「カスケード」）ＤＡＣ設計は、様々な実装で開示されている。蛇行レイアウト及び／又はガルバニック結合の実装を含む、薄膜エネルギーストレージ要素、及び動的インダクタンスを提供するジョセフソン接合ベースのエネルギーストレージ要素の実装が開示されている。
【００４６】
用語ＤＡＣは全体を通して使用されているが、説明されているデバイスは、デジタル信号のアナログ信号への変換に必ずしも制限されない様々な目的に使用することができる（及びいくつかの実装では、そのような変換をまったく伴わない）ことが理解されよう。例えば、上述のように、超伝導ＤＡＣは、一定期間信号を記憶するために量子プロセッサによって使用されてもよい（例えば、それによってメモリの形態として動作する）。
【００４７】
読者の理解を支援するために、超伝導量子プロセッサの例の動作が以下に説明されている。これにより、超伝導ＤＡＣが動作し得るコンテキストを提供し、そのようなＤＡＣの少なくともいくつかの例示的な機能を示す。
【００４８】
例示的なハイブリッドコンピューティングシステム
図１は、様々な論理デバイスを組み込み、及び／又は本明細書に記載された様々なアドレス指定アプローチを実装し得る、古典的な、又はデジタルコンピュータ１０２及び量子コンピュータ１０４を含む、少なくとも１つの例示的な実装によるハイブリッドコンピューティングシステム１００を示す。
【００４９】
デジタルコンピュータ１０２は、１つ以上のデジタルプロセッサ１０６、例えば１つ以上のシングルコア若しくはマルチコアマイクロプロセッサ、セントラルプロセッサユニット（ＣＰＵ）、グラフィックプロセッサユニット（ＧＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、又は特定用途向け集積回路（ＡＳＩＣ）、を備える。デジタルコンピュータ１０２は、１つ以上のユーザインターフェース構成要素、例えば１つ以上のディスプレイ１０８ａ、ポインタデバイス１０８ｂ（例えば、コンピュータマウス、トラックボール）、及びキーパッド又はキーボード１０８ｃ、まとめて１０８、を含み得る。デジタルコンピュータ１０２は、１つ以上の非一時的なコンピュータ又はプロセッサ可読媒体、例えば１つ以上のメモリ（例えば、揮発性メモリ、スタティックメモリ、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ））１１０、及び／又は１つ以上のストレージデバイス（例えば、磁気ハードディスクドライブ（ＨＤＤ）、光ディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、及び／又はフラッシュドライブ）１１２、を含み得る。デジタルコンピュータ１０２は、量子コンピュータ１０４とインターフェースする１つ以上の量子コンピュータ制御サブシステム１１４を含み得る。プロセッサ１０６、メモリ１１０、ストレージ１１２、及び量子コンピュータ制御サブシステム１１４は、１つ以上の通信チャネル、例えば１つ以上のバス（例えば、電力バス、通信バス、命令バス、アドレスバス）１１６を介して通信可能に結合され得る。
【００５０】
非一時的コンピュータ又はプロセッサ可読媒体、例えば１つ以上のメモリ１１０は、１つ以上のプロセッサ１０６によって実行されるとプロセッサ１０６に本明細書で説明した様々なアルゴリズムの１つ以上を実行させる、プロセッサ実行可能命令及びデータを記憶する。プロセッサ実行可能命令及びデータは、例えば、ブートアップ時に動作するようにデジタルコンピュータ１０２を構成する、基本的な入出力システムの命令セット又は「モジュール」１１８ａを含み得る。プロセッサ実行可能命令及びデータは、例えば、動作のためにデジタルコンピュータ１０２を構成する、例えば、様々なファイル管理サービス及びユーザインターフェースサービスを提供する、オペレーティングシステムの命令セット又は「モジュール」１１８ｂを含み得る。プロセッサ実行可能命令及びデータは、例えば、他のコンピュータによる情報及びサービスへのアクセスを提供するサーバとして動作するためのデジタルコンピュータ１０２を構成する、命令のサーバセット又は「モジュール」１１８ｃを含み得る。プロセッサ実行可能命令及びデータは、例えば、問題を問題グラフに変換し、及び／又は量子コンピュータ１０４によって生成された潜在的なソリューションを後処理することに関連する様々な計算を実行するようにデジタルコンピュータ１０２を構成する、計算の命令セット又は「モジュール」１１８ｄを含み得る。プロセッサ実行可能命令及びデータは、例えば、問題グラフからハードウェアグラフに問題をマッピングして実行のための量子コンピュータ１０４の量子プロセッサ１２０に埋め込むようにデジタルコンピュータ１０２を構成する、量子プロセッサの命令セット又は「モジュール」１１８ｄを含み得る。プロセッサ実行可能命令及びデータは、例えば、量子コンピュータ１０４からの問題に対する潜在的なソリューションの読み出しに関連付けられた様々な読み出し機能を実行するようにデジタルコンピュータ１０２を構成する、読み出しの命令セット又は「モジュール」１１８ｆを含み得る。
【００５１】
量子コンピュータ１０４は、通常、複数の量子ビット及び複数のカプラを含み、各カプラが量子ビットのそれぞれの対を結合するように選択的に動作可能である、量子プロセッサ１２０を備える。量子コンピュータ１０４は、例えば、様々なインターフェース、すなわち磁束を量子ビットに選択的に結合する誘導性インターフェースを介して、量子ビットのそれぞれを制御するように動作可能に結合された量子ビット制御システム１２２を含む。量子コンピュータ１０４は、例えば、様々なインターフェース、すなわち磁束をカプラに選択的に結合してカプラの結合の強度又は「結合強度」を設定する誘導性インターフェースを介して、カプラのそれぞれを制御するように動作可能に結合されたカプラ制御システム１２４を含む。量子コンピュータ１０４は、各量子ビットの状態を読み出すように動作可能な様々なインターフェースを制御するように動作可能に結合された読み出し制御システム１２６を含む。
【００５２】
本明細書では、そのようなに実装するための様々なそれぞれのシステム、構成要素、構造、及びアルゴリズムについて説明する。説明されるシステム、構成要素、構造、及びアルゴリズムの多くは個別に実装されてもよく、一部が互いに組み合わせられて実装されてもよい。
【００５３】
量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタ
既存のシステムは、Ｘ−Ｙ−Ｚアドレス指定方式に依存してＤＡＣをアドレス指定し、Ｚは便宜上電力と称され（Ｃ２サイズプロセッサの全てのＤＡＣステージは直列に接続されている）、Ｘ信号及びＹ信号は便宜上アドレス（ＡＤＤＲ）及びトリガ（ＴＲＩＧ）と称される。Ｃ２ブロックの電源を入れ、ＡＤＤＲをアサートし、ＴＲＩＧを数回トグルすることにより、対応する数のパルスが一意に選択された１つのＤＡＣステージに書き込まれる。このアドレス指定方式は、数千の量子ビットレベル（例えば、８，０００又は１６，０００）を処理できる。例えば１００，０００量子ビット以上の次の複雑さレベルに進むには、数行だけを使用してＤＡＣに長いビットストリームを書き込みことによって、データをＰＭＭに直列にロードする方法を使用することができる。ＳＦＱベースのシフトレジスタはオンチップで消費する電力が多すぎるため、ＱＦＰベースの方式を使用することが好ましいであろう。
【００５４】
少なくとも１つの既存のアプローチでは、ＡＤＤＲ及びＴＲＩＧのそれぞれは、Φ０の約１／４（ここで、Φ０は超伝導磁束量子である）を提供し、選択されたＤＡＣステージでは（ここで、ＡＤＤＲ及びＴＲＩＧは磁束の方向で一致し、ＤＡＣステージがパワーアップされる）、切り替わるとΦ０合計信号の約１／２が見え、対応するＤＡＣストレージインダクタに別の単一の磁束量子（ＳＦＱ）が挿入される。原則として、これらの信号のうちの１つ（例えばＡＤＤＲ）は、専用の室温線からではなく、ＱＦＰステージによって磁気的に、又はＤＡＣステージの半分に結合されたＱＦＰシフトレジスタに磁気的に接続されている場合にはガルバニックに、供給され得る。２つの可能な配置が、図２及び３に示されている。特に、図２は、ＱＦＰ−ＳＲステージに磁気的に結合されたＤＡＣを示し、一方、図３は、磁束増幅器として機能し、追加の接合／ボディフットプリントを使ってＤＡＣにより多くの信号を提供する、ＤＡＣにガルバニックに結合された追加のＱＦＰを示す。全てのＤＡＣが（ＰＯＷＥＲ線を介して）直列に接続されているため、ＱＦＰシフトレジスタ（ＱＦＰ−ＳＲ）がステージ間にガルバニック接続を有する場合には、可能な磁束オフセットが存在する際にマージンを向上できることが望ましく、ＤＡＣとＱＦＰ−ＳＲとの間のどこかに（効率がより悪い）磁気接続であるはずである。
【００５５】
図２は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）２０２ａ、２０２ｂ（２つのみ示す、まとめて２０２）のセットに通信可能に結合されている量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタ２００を示す。
【００５６】
ＱＦＰベースのシフトレジスタは、複数のＱＦＰベースのシフトレジスタ要素２０４ａ、２０４ｂ、２０４ｃ（３つのみコールアウトされている、まとめて２０４）、及びＤＡＣのセット２０２のＤＡＣ２０２ａ、２０２ｂに誘導的又はガルバニックのいずれかで結合するインダクタラダー回路２０６を含む。
【００５７】
ＱＦＰそれぞれのベースのシフトレジスタ要素２０４は、それぞれが、材料のループ２０８、それぞれの材料のループ２０８を中断する一対のジョセフソン接合２１０ａ、２１０ｂ（２つがコールアウトされている、まとめて２１０）、及びそれぞれのインターフェース２１２、例えば誘導性インターフェースを含む、それぞれのＱＦＰである。材料のループ２０８は、臨界温度で超伝導を起こすものであり得る。インターフェース２１２は、アドレス線２１４（１つのみコールアウトされている）からの信号（例えば、磁束）を通信可能に結合するように配置され得る。ＱＦＰベースのシフトレジスタ２００は、ＤＡＣのセット２０２のＤＡＣ２０２ａごとに、少なくとも３つのＱＦＰレジスタ要素２０４ａ、２０４ｂ、２０４ｃを含むことが好ましい。
【００５８】
インダクタラダー回路２０６は、一対のレール２１６ａ、２１６ｂと、「ラング」としてレール２１６ａ、２１６ｂを横切って結合された互いに平行な複数のインダクタ２１８（１つのみコールアウトされている）とを有する、材料の導電経路２１６を含む。インダクタラダー回路２０６はまた、ＤＡＣ２０２ａの相補的インターフェース２２２（１つのみコールアウトされている）を介して信号（例えば、磁束）をそれぞれのＤＡＣ２０２ａ、２０２ｂに通信可能に結合するように配置された複数のインターフェース（例えば、誘導性インターフェース）２２０（１つのみコールアウトされている）を含む。材料の導電経路２１６は、臨界温度で超伝導を起こす経路であり得る。
【００５９】
ＤＡＣ２０２のセットのＤＡＣ２０２ａ、２０２ｂのそれぞれは、それぞれの材料のループ２２４（１つのみコールアウトされている）、及びそれぞれの材料のループを中断するジョセフソン接合２２６ａ、２２６ｂのそれぞれのペア（１つのペアのみコールアウトされている）を含み、ジョセフソン接合２２６ａ、２２６ｂは、電力線２３２を有する材料のループ２２４の電気接続２２５ａと２２５ｂとの間に電気的に並列に結合されている。ＤＡＣのセット２０２のＤＡＣ２０２ａ、２０２ｂのそれぞれは、それらに信号を結合するための、例えば誘導性インターフェースなどの複数のインターフェース２２２、２２８、２３０を含む。ＤＡＣのセット２００のＤＡＣ２０２ａ、２０２ｂのそれぞれは、磁束量子の変数を記憶するために、３つの信号のトリプレットによって、連続した回数、独立してアドレス指定可能である。３つの信号のトリプレットは、ＱＦＰベースのシフトレジスタ２００のＱＦＰベースのシフトレジスタ要素２０４を介して受信される第１の信号、電力線２３２を介して受信される第２の信号、及びトリガ線２３４を介して受信される第３の信号を含む。
【００６０】
制御回路２３６は、電力線２３２、トリガ線２３４、及びアドレス線２１４に信号を印加するように通信可能に結合されている。制御回路２３６は、電力線２３２、トリガ線２３４、及びアドレス線２１４に信号を印加して、ＤＡＣ２０２ａ、２０２ｂのうちの選択されたものに情報（例えば、複数の磁束量子）をロードする。
【００６１】
ＤＡＣの第１のセット２０２及び第１のシフトレジスタ２００として示されているが、ＤＡＣの追加のセット及び追加の関連するシフトレジスタを使用することができる。
【００６２】
図３は、少なくとも１つの例示された実装による、複数の中間ＱＦＰ３４０ａ、３４０ｂ（２つのみ示す、まとめて３４０）を介してＤＡＣ２０２ａ、２０２ｂのセット（２つのみ示す、まとめて２０２）に通信可能に結合された、ＱＦＰベースのシフトレジスタ２００を示す。
【００６３】
図３に示されている構造の多くは、図２に示されているものと類似又は全く同一であり、したがって同じ参照番号で称されている。簡潔に、したがって明確にするために、図３と図２との重要な違いのみを直下で説明する。
【００６４】
中間ＱＦＰ３４０ａ、３４０ｂは、ＤＡＣの第１のセット２０２のそれぞれのＤＡＣ２０２ａ、２０２ｂにガルバニックに結合するＱＦＰ磁束増幅器として動作する。ＱＦＰ３４０ａ、３４０ｂのそれぞれは、それぞれの材料のループ３４２（１つのみコールアウトされている）、及びそれぞれのループ３４２を中断するジョセフソン接合３４４ａ、３４４ｂのそれぞれのペア（１つのペアのみコールアウトされている）を含む。ＱＦＰ３４０ａ、３４０ｂのそれぞれは、それに信号を通信可能に結合するためのそれぞれのインターフェース（例えば、誘導性インターフェース）３４６（１つのみコールアウトされている）を含む。それぞれの材料のループ３４２は、臨界温度において超伝導を起こし得る。ＱＦＰ３４０ａ、３４０ｂのそれぞれは、ＤＡＣ２０２ａ、２２０ｂのうちのそれぞれ１つと、インダクタラダー回路２０６を介してＱＦＰベースのシフトレジスタ２００のＱＦＰベースのシフトレジスタ要素２０４ａ、２０４ｂ、２０４ｃとの間に通信的に（例えば、ガルバニックに、又は誘導的に）結合される。
【００６５】
図４は、少なくとも１つの例示された実装による、ＱＦＰベースのシフトレジスタを使用する回路の動作方法４００を示す。方法４００は、例えば、図２のＱＦＰベースのシフトレジスタ２００又は図３のＱＦＰベースのシフトレジスタ３００と共に使用され得る。
【００６６】
方法４００は、例えば、電力の印加、問題の提出、要求、又は例えばコールルーチン若しくはプログラムによる呼び出しに応じて、４０２において開始する。
【００６７】
４０４において、制御回路は、ＤＡＣの第１のセットの全てのＤＡＣをリセットする。全てのＤＡＣをリセットするために、制御回路は、トリガ線への、又はトリガ線を介して信号の印加を繰り返し生じさせて、ストレージインダクタの全ての磁束を解放してもよい。
【００６８】
４０６において、制御回路は、磁束の量子が追加されるそれぞれのＤＡＣステージに結合された第１の数のＱＦＰベースのシフトレジスタに、第１の方向（例えば、時計回り）に永久電流を印加させる。４０８において、制御回路は、磁束の量子がロードされないそれぞれのＤＡＣステージに結合された第２の数のＱＦＰベースのシフトレジスタに、反対方向（例えば、反時計回り）に永久電流を印加させる。
【００６９】
４１０において、制御回路は、電力線へ信号を印加させる。４１２において、第１の時間回数の間、制御回路は、トリガ線へ信号を印加させ、ここで第１の時間回数は追加される磁束の量子の総数に少なくとも比例している。典型的に、第１の時間回数は、ロードされる磁束の量子の総数に等しい。したがって、トリガ線ＴＲＩＧは、選択されたＱＦＰステージの時計回りの電流に加えられ、選択されていないステージの反時計回りの電流から差し引かれる極性でパルスされてもよく、合計回数は書き込まれるパルス数に等しく、それによってストレージインダクタのＳＦＱ量子の数を増加させる。４１４において、制御回路が、第１の時間回数の間、信号がトリガ線にまだ印加されていないと判定した場合、方法４００は４１２に戻る。
【００７０】
４１４において、制御回路が、第１の時間回数の間、信号がトリガ線に印加されたと判定すると、方法４００は、コールされるか再度呼び出されるまで、４１６において終了する。或いは、方法４００は、継続的に動作することができる。
【００７１】
図５は、少なくとも１つの例示された実装による、ＱＦＰ−ベースのシフトレジスタを使用する回路の動作方法５００を示す。方法５００は、方法４００（図４）の特定の実装であり得る。方法５００は、例えば、図２のＱＦＰ−ベースのシフトレジスタ２００又は図３のＱＦＰ−ベースのシフトレジスタ３００と共に使用され得る。
【００７２】
方法５００は、例えば、電力の印加、問題の提出、要求、又は例えばコールルーチン若しくはプログラムによる呼び出しに応じて、５０２において開始する。
【００７３】
５０４において、制御回路は、ＤＡＣにロードされる磁束の複数の量子に基づいて、全てのＤＡＣをソートする。５０６において、制御回路は、全てのＤＡＣをリセットさせる。全てのＤＡＣをリセットするために、制御回路は、トリガ線への、又はトリガ線を介して信号の印加を繰り返し生じさせてもよい。
【００７４】
５０８において、制御回路は、磁束の少なくとも１つの量子がロードされるそれぞれのＤＡＣステージに結合される複数のＱＦＰベースのシフトレジスタに、第１の方向（例えば、時計回り）に永久電流を印加させる。５１０において、制御回路は、磁束の１つ未満の量子がロードされるそれぞれのＤＡＣに結合される複数のＱＦＰベースのシフトレジスタステージに、反対方向（例えば、反時計回り）に永久電流を印加させる。５１２において、制御回路は、電力線へ又は電力線を介して信号を印加させる。５１４において、制御回路は、トリガ線へ又はトリガ線を介して信号を印加させる。
【００７５】
５１６において、制御回路はその後、少なくとも２つの磁束の量子がロードされるそれぞれのＤＡＣに結合された複数のＱＦＰベースのシフトレジスタに、第１の方向に永久電流を印加させる。５１８において、制御回路は、２つ未満の磁束の量子がロードされるそれぞれのＤＡＣに結合された第２の数のＱＦＰベースのシフトレジスタに、反対方向に永久電流を印加させる。５２０において、制御回路は、電力線へ信号を印加させる。５２２において、制御回路はその後、トリガ線へ又はトリガ線を介して信号を印加させる。
【００７６】
方法５００は、例えばコールされるか再度呼び出されるまで、５２４において終了する。
【００７７】
図６は、少なくとも１つの例示された実装による、ＱＦＰベースのシフトレジスタを使用する回路の動作方法６００を示す。方法６００は、方法４００（図４）の一般化であり得る。方法６００は、例えば、図２のＱＦＰベースのシフトレジスタ２００又は図３のＱＦＰベースのシフトレジスタ３００と共に使用され得る。
【００７８】
プログラミング（例えば、数万量子ビット、１量子ビットあたり８個のＤＡＣ、１量子ビットあたり１６個のＤＡＣステージのプログラミング）時間を節約するために、ＤＡＣステージは最初に、それぞれのステージに追加されるパルス数（最大で、例えば約２０個の単一磁束量子（ＭＡＸＳＦＱ）まで）によって、ソートすることができる。したがって、同じ目標パルス数を有する多くのステージが存在する可能性がある。例えば、あるステージでは１パルスが必要な場合があり、あるステージでは２パルスが必要な場合があり、ある他のステージでは３パルスが必要な場合があるなど、２０パルスを必要とするあるステージまで。最初に、少なくとも１つのパルスを必要とするステージが選択され、ＴＲＩＧが１回パルスされる。新しいパターンでは、ＳＦＱが１つだけ必要なステージが選択解除され、ＴＲＩＧが２回パルスされる。特に、他の全てのステージでは、３つ以上のＳＦＱが必要である。これは、２０個のＳＦＱを必要とするステージのみが残り、その後これらが選択されて満たされるまで続く。最悪ケースのシナリオのこのプロセスでは、ＱＦＰ−ＳＲ全体が新しい「シリアルプログラム」をプロセッサ上に書き込むために、最大ＭＡＸＳＦＱの再プログラミングサイクルが必要である。このプロセスでは、ＱＦＰ−ＳＲをより短いセクションに分割することにより、更に高速化でき、わずかに多くの線が室温になる。
【００７９】
ＱＦＰ−ＳＲはまた、データを量子ビットに近づけてそれらのＤＡＣをプログラムするための別の構造を使用するのではなく、ＮＤＲＯを用いた量子ビット読み出しに使用できる。信頼性のために、単一の長いシフトレジスタの代わりに、シフトレジスタステージのグリッド又はアレイを使用してもよい。このように、ＱＦＰ−ＳＲを通って全てのポイントに到達する可能性のある複数の経路が存在し、ＱＦＰ−ＳＲは、障害が発生したデバイスのいくらかの割合を許容できる。
【００８０】
方法６００は、例えば、電力の印加、問題の提出、要求、又は例えばコールルーチン若しくはプログラムによる呼び出しに応じて、６０２において開始する。
【００８１】
６０４において、制御回路は、ＤＡＣにロードされる磁束の複数の量子に基づいて、全てのＤＡＣステージをソートする。６０６において、制御回路は、全てのＤＡＣをリセットさせる。全てのＤＡＣをリセットするために、制御回路は、トリガ線への、又はトリガ線を介して信号の印加を繰り返し生じさせてもよい。
【００８２】
整数ｉが、１に等しいｉから、プログラムされる磁束ｎの量子の最大数に倍加される場合、制御回路は、６０８において少なくともｉ個の量子の磁束がロードされるそれぞれのＤＡＣステージに結合される複数のＱＦＰベースのシフトレジスタに、第１の方向（例えば、時計回り）に永久電流を印加させる。６１０において、制御回路がｉ＜ｎと判定した場合、方法６００の制御は６０８に戻る。６１０において、制御回路がｉ＝ｎと判定した場合、方法６００の制御は６１２に進む。
【００８３】
制御回路はまた、６１２においてｉ量子未満の磁束がロードされるそれぞれのＤＡＣに結合された複数のＱＦＰベースのシフトレジスタに、反対方向（例えば、反時計回り）に永続電流を印加させる。６１４において、制御回路がｉ＜ｎと判定した場合、方法６００の制御は６１２に戻る。６１４において、制御回路がｉ＝ｎと判定した場合、方法６００の制御は６１６に進む。
【００８４】
６１６において、制御回路は、電力線へ又は電力線を介して信号を印加させる。６１８において、制御回路は、トリガ線へ又はトリガ線を介して信号を印加させる。磁束ｎの量子の最大数は、例えば、１８〜２２であり得る。
【００８５】
方法６００は、例えばコールされるか再度呼び出されるまで、６２０において終了する。
【００８６】
量子磁束パラメトロン（ＱＦＰ）デジタル−アナログコンバータ（ＤＡＣ）
全てのパラメータで４ビット制御を達成するために、以前の量子プロセッサ設計と比較して励起状態の熱占有をいくらか低減させて、永久磁石メモリ（ＰＭＭ）の信頼性を向上させ、全体的なエネルギースケールをより高めることが望ましい場合がある。大規模な統合スケールでは、パフォーマンスは、４ビット制御、熱占有、及び（エネルギースケールを低減してプロセッサの実行時間を補償及びスローダウンさせることによって熱占有を増加させる）量子ビットＩｐの非線形性によって制限され得る。
【００８７】
本明細書では、量子ビットのパフォーマンスを改善し（例えば、長さの縮小により、量子ビットＩｐの非線形性が改善されてデバイスの高速化につながる）、キャリブレーションを高速化し（例えば、読み出し又はＰＭＭからのチップ上の電力損失がない）、及び制御精度を改善する（例えば、より高いｍａｘ−ＳＦＱ−ＤＡＣ）ための、アーキテクチャに対する様々な重要な変更が説明されている。説明されるプラットフォームでは、高帯域幅の線を使用することによって、並列化されたプログラミングを介して、並びに入力／出力（Ｉ／Ｏ）線が解放されるときの、及び／又はＩ／Ｏ線が追加されるときの読み出しを介して、動作を高速化するための基礎を提供する。
【００８８】
そのようなアプローチは、はるかに高速なプログラミング、キャリブレーション、読み出し、より高い制御精度、及びより大きなプロセッサをもたらし得る。更に、チップ上の電力消費が減少すると、内部エネルギー分割が例えば１００ｍＫを超えるフリースピンでは、状態を切り替えるために利用できる熱エネルギーをもはや有しなくなるため、低周波数磁束ノイズが低減され、換言すると、１／ｆコーナはより低い周波数に移動する必要がある。これにより、量子プロセッサチップ上のより短い量子ビットと組み合わせて、製造ノイズを大幅に低減する必要なしに、より高い制御精度を可能にし得る。
【００８９】
上述の性能改善は、より低い温度及びより短い量子ビットによって得られ得るが、本明細書で説明されている手法を使用する理由は更に存在する。問題解決とキャリブレーション時間との両方が、改善のための主要な領域である。キャリブレーション及び問題解決の時間は、異なる方法、すなわち、１）ｄｃ  ＳＱＵＩＤ読み出し時間、２）並行して読み取ることができるｄｃ  ＳＱＵＩＤの数、３）ｄｃ  ＳＱＵＩＤ読み取り後のクールダウン時間、４）ＰＭＭプログラミング後のクールダウン時間、及び５）チップ上の平衡温度、に依存する。
【００９０】
ＤＡＣロックインスタイル測定は、量子磁束パラメトロン−ＤＡＣ（ＱＦＰ−ＤＡＣ）キャリブレーション及びオフセット磁束測定に使用することができ、フルキャリブレーションのざっと３分の１である。キャリブレーションのこの３分の１に対して、上記の第４と第５の項目が以前の量子プロセッサアーキテクチャ上の時間を支配する。改善されたＰＭＭは、この問題に対処し得る。
【００９１】
キャリブレーションの残りの部分は、読み出し及び読み出し後の冷却によって時間制限される。本明細書で説明される少なくとも１つのアプローチは、読み出し制限後の冷却を解決し、読み出し時間を短縮することもできる。
【００９２】
本明細書で説明される設計では、並列キャリブレーション及び並列読み出しを容易にすることができ、１０００量子ビット以上を有する量子プロセッサが有限の時間でキャリブレーションされ動作可能となることを可能にする。
【００９３】
全ての中程度の積分スケールにおける問題解決の時間は、量子ビット長（セットエネルギースケール）、温度（上記の項目５、必要な繰り返しを介して）に依存し、より小さいスケールにおいて、読み出し時間、及びいくつかのパラメトリックレンジＰＭＭプログラミング時間に依存することになる。
【００９４】
ＱＦＰ−デマルチプレクサ及びＤＡＣの様々な実施形態が本明細書に記載されており、これらは既存のＳＦＱ−ＤＡＣと同様に実行するが、有利には電力を消費せず、したがって電流サイクル時間のいくつかの重要な部分を取り除く。このＱＦＰ−ＤＡＣ／デマルチプレクサは、実際にはロード時間を改善せず、事実上、同じＩ／Ｏ線に対して少し遅くなる。Ｉ／Ｏ線及び並列ローディングに対する改善は、これを高速化する１つの方法である。ＱＦＰ−ＤＡＣ／デマルチプレクサの最終的なパラメトリック設計は、製造能力によって大きく左右される。
【００９５】
新しい読み出し方式も説明されており、これにより、量子ビットを並列に読み取ることが可能になり、並びに、既存の設計よりもはるかに高いレートで（例えば、約１００倍高速に）量子ビットを読み出すことができる。この読み出し方式の設計パラメータが設定されている。
【００９６】
想定される要件に対処するために、ＤＡＣが状態をすばやく反転させる必要があるＤＡＣ上でロックイン測定を実行することができ、現在必要とされる測定間の数十ｍｓの冷却の必要性を取り除き、測定が入力／出力（Ｉ／Ｏ）帯域幅又は読み出し時間によって制限されるこのセクションでは、非散逸的なＰＭＭ方式が提案される。
【００９７】
図７Ａに示される回路は、ＱＦＰデマルチプレクサツリーで使用するための、ＱＦＰからＤＡＣに対して必要とされる複数の磁束量子を生成する。図７Ａは、ＬＡＴＣＨ１及び
【数１】
2020537395.tif 000003
によってアドレス指定されたデマルチプレクサツリーの最後のブランチの一部を示す。ＯＦＦＳＥＴ信号は、ＱＦＰの「オフ」方向になるように選択され、ＱＦＰ間に結合された磁束よりも大きい。この小さな回路での動作は次のとおりである。ＯＦＦＳＥＴを０に設定し、ＬＡＴＣＨ１を印加し、オフセットを大きな値に設定し、
【数２】
2020537395.tif 000004
を印加する。ＬＡＴＣＨ信号が印加されると、信号はΦ０／２からΦ０に移動し、印加されない場合は、信号がΦ０／２に留まることを意味する。これは、追加の共有ＬＡＴＣＨ「オフセット」線で、デマルチプレクサツリーのレベルごとに１つの線のみで（ＬＡＴＣＨ「オフセット」が時間に依存することを除いて）容易に達成できる。
【００９８】
次いで、ＬＡＴＣＨ２がＴＩＰにおいて入力なしでアサートされる。原則として、最後の２つのＱＦＰステージを組み合わせることができる。ここで、ＱＦＰ−ＤＡＣの左側の部分のうちの１つのみが、その中に正（負）の磁束量子を有し、残りは負（正）の磁束量子を有している。入力バイアス電流は、全てのＤＡＣ接合によって共有される電流バイアスに印加される。一度に１つのＤＡＣのみが切り替わることになるため、これを行うことができる。最後に、チッピングパルスが印加され、選択されたＤＡＣの信号に加えられ、全ての他の信号から差し引かれる。選択されたＤＡＣの臨界電流が一時的に超過するため、ＱＦＰ  ＤＡＣループからＤＡＣへの磁束量子をシャッフルすることができる。他は行わない。ＬＡＴＣＨ２／ＴＩＰサイクルを繰り返して、デマルチプレクサツリーを再実行することなく、所望の数の磁束量子をＤＡＣにロードすることができる。
【００９９】
量子磁束パラメトロンＱＦＰ−ＤＡＣはチップに電力を必要としないため、全ての接合の電流Ｉｃはほぼ自由に増加させることができるが、ＤＡＣの接合サイズが制限されるようになるため、ある時点でデマルチプレクサ／ＤＡＣの成長を制限するための新しい３層が必要になり得る。これにより、ＤＡＣのインダクタンスを低減し、ＤＡＣのフットプリントを縮小し、量子ビット長を縮小することが可能になる。そうして有利にも、より良い量子ビット及びより高速なプロセッサにつながり得る。特に、より小さいＤＡＣを実装するために、別の金属層又は３層が必要になる場合がある。本明細書で説明された改善されたリセットアプローチは、ＤＡＣステップサイズの低減及び精度の向上を同時に容易にし得る。
【０１００】
量子磁束パラメトロンデジタル−アナログコンバータ（ＱＦＰ  ＤＡＣ）は、有利にも、非常に小さな信号（ＱＦＰ信号）をマルチ磁束量子ＤＡＣに使用することを容易にする。それにより、例えば、大きな断熱量子プロセッサ、又は準直流磁場が使用される任意の量子プロセッサにおいて有利に使用することができる。そのように、高帯域幅の線で使用すれば、例えば、数百ＭＨｚのレートで更新されたＤＡＣを用いて有限サイズのツリー内で、複数ＧＨｚの更新レートで実行することができる。
【０１０１】
図７Ａは、少なくとも１つの例示された実装による、ＱＦＰデジタル−アナログコンバータ（ＱＦＰ−ＤＡＣ）７０２ａ、７０２ｂに結合された、ラッチ制御量子磁束パラメトロンデマルチプレクサ（ＱＦＰデマルチプレクサ）回路７００ａを示す。特に、図７Ａは、ＱＦＰデマルチプレクサツリーの最後のステージを示す。
【０１０２】
ラッチ制御ＱＦＰデマルチプレクサ回路７００ａは、複数のＱＦＰ７０４（１つを示す）を含み、各ＱＦＰ７０４に対して、量子磁束パラメトロンラッチ（ＱＦＰラッチ）７０６ａ、７０６ｂの複数の（例えば２つの）セット又はシーケンス（ＱＦＰラッチが１つのみの図７Ａに示す各シーケンス）を含む。ＱＦＰラッチ７０６ａ、７０６ｂの各セット又はシーケンスは、ＱＦＰ７０４と、ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂのそれぞれのペアの第１のＱＦＰ−ＤＡＣ７０２ａ及び第２のＱＦＰ−ＤＡＣ７０２ｂのうちのそれぞれの１つとの間で磁束を通信可能に結合するように選択的に動作可能である。電流バイアス線７１０は、ＱＦＰ−ＤＡＣ７０２の対のＱＦＰ−ＤＡＣ７０２ａ、７０２ｂの少なくとも両方に、有利にはバイアス抵抗なしに、電流バイアスを印加するように配置される。
【０１０３】
ＱＦＰ−ＤＡＣ７０２は、電流バイアスによって接続された非対称のＤＣ  ＳＱＵＩＤ（図７Ａの右側に示す）を含む。電流バイアスを取り除き、ＣＪＪへの磁気バイアスを使用することは可能であり得る。それがなければ、電流バイアスはバイアス抵抗を必要とせず、有利には熱を生じないが、全てのＱＦＰ−ＤＡＣ７０２を直列にバイアスする必要がある。特に、バイアス線７１０は、異なるツリーにアドレス指定するためにも使用することができる。
【０１０４】
ＱＦＰ７０４は、ツリー構造のブランチ間で、ツリー構造の入力又はノードとして機能することができる。ＱＦＰ７０４は、材料の第１のループ７１２ａ、材料の第１のループ７１２ａを中断する材料の第２のループ７１２ｂ、及び材料の第２のループ７１２ｂを中断する一対のジョセフソン接合７１４ａ、７１４ｂを含む。第２のループ７１２ｂは、信号、例えばＬＡＴＣＨ０と称される信号を受信するインターフェース（例えば、誘導性インターフェース）７１６を含む。材料の第１のループ７１２ａは、第１のセット又はシーケンスのそれぞれの第１のＱＦＰラッチ７０６ａ、７０６ｂのインターフェース７２０ａ、７２０ｂ、及びＱＦＰラッチ７０６ａ、７０６ｂの第２のセット又はシーケンス（各セット又はシーケンスには１つのみ示す）に、信号（例えば、磁束）を通信可能に結合するように配置された１対のインターフェース（例えば、誘導性インターフェース）７１８ａ、７１８ｂを含む。ＱＦＰ７０４の第１の材料のループ７１２ａ、及び第２の材料のループ７１２ｂは、例えば、臨界温度以下で超伝導性である材料であり得る。
【０１０５】
ＱＦＰラッチ７０６ａ、７０６ｂの第１及び第２のセット又はシーケンスの第１のＱＦＰラッチ７０６ａ、７０６ｂはそれぞれ、第１の材料のループ７２２ａ（図７Ａでは１つのみコールアウトされている）と、第１の材料のループ７２２ａを中断する第２の材料のループ７２２ｂ（図７Ａでは１つのみコールアウトされている）と、第２の材料のループ７２２ｂを中断するジョセフソン接合７２４ａ、７２４ｂのペア（図７Ａでは１つのみコールアウトされている）と、を含む。第１のループは、信号、例えばＯＦＦＳＥＴと称される信号を受信するインターフェース（例えば、誘導性インターフェース）７２５を含む。第２のループ７２２ｂは、信号、例えばＬＡＴＣＨ１又は
【数３】
2020537395.tif 000005
と称される信号を受信するインターフェース（例えば、誘導性インターフェース）７２６を含む。反対（例えば、第１のＱＦＰラッチ７０６ａ、７０６ｂの第１のループ７２２ａ内の矢印によって示されるように、時計回り及び反時計回り）の電流フローは、反対の信号ＬＡＴＣＨ１又は
【数４】
2020537395.tif 000006
を、第１のＱＦＰラッチ７０６ａ、７０６ｂの第２のループ７２２ｂのインターフェース７２６に印加することによって、第１のループ７２２ａにおいて確立され得る。第１の材料のループ７２２ａは、信号（例えば、磁束）を、ＱＦＰラッチ７０６ａ、７０６ｂ、又はＱＦＰ−ＤＡＣ７０２ａ、７０２ｂのセット又はシーケンスのそれぞれの第２のＱＦＰラッチのいずれかのインターフェース７３０（図７Ａでは１つのみコールアウトされている）に通信可能に結合するように配置された更なるインターフェース（例えば、誘導性インターフェース）７２８（図７Ａでは１つのみコールアウトされている）を含む。第１のＱＦＰラッチ７０６ａ、７０６ｂの第１及び第２の材料のループ７２２ａ、７２２ｂは、例えば、臨界温度以下で超伝導性である材料であり得る。
【０１０６】
ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂはそれぞれ、第１の材料７３８ａのループ（図７Ａでは１つのみコールアウトされている）と、第１の材料のループ７３８ａを中断する第２の材料のループ７３８ｂ（図７Ａでは１つのみコールアウトされている）と、第２の材料のループ７３８ｂを中断する１対のジョセフソン接合７４０ａ、７４０ｂ（図７Ａでは１対のみコールアウトされている）と、を含む。第１のループ７３８ａは、例えば、ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂに記憶された信号を読み出すための、複数のインターフェース（例えば、３つの誘導性インターフェース）７４２を含む。第２のループ７３８ｂは、信号、例えば、ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂの値をリセットするように動作可能なＲＥＳＥＴと称される信号を受信するインターフェース（例えば、誘導性インターフェース）７４４を含む。ＱＦＰラッチ７０６ａ、７０６ｂのセット又はシーケンスは、ＱＦＰ７０４を介して受信された信号を、ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂにデマルチプレクスするように動作可能であり、最終的にＱＦＰ−ＤＡＣ７０２ａ、７０２ｂから読み出すことができる。ＱＦＰ−ＤＡＣの第１及び第２の材料のループ７０２ａ、７０２ｂは、例えば、臨界温度以下で超伝導性である材料であり得る。
【０１０７】
ＱＦＰ−ＤＡＣはそれぞれ、第１の材料のループ７３８ａを中断する第３の材料のループ７３８ｃ（図７Ａでは１つのみコールアウトされている）と、第３の材料のループ７３８ｃを中断するジョセフソン接合のペア７４６ａ、７４６ｂ（図７Ａでは１つのペアのみコールアウトされている）と、を含む。第１のループ７３８ａは、信号、例えばＴＩＰと称される信号を受信するインターフェース（例えば、誘導性インターフェース）７３６ａを含む。第３のループ７３８ｃは、信号、例えばＬＡＴＣＨ２と称される信号を受信するインターフェース（例えば、誘導性インターフェース）７３６ｂを含む。ＱＦＰラッチ７０６ａ、７０６ｂの第１のループ７２２ａに反対の電流フローを確立することにより、反対（例えば、ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂの第１のループ７３８ａの矢印で示される、時計回り及び反時計回り）の電流フローを確立することができる。ＱＦＰ−ＤＡＣ７０２ａ、７０２ｂの第１、第２、及び第３の材料のループ７３８ａ、７３８ｂ、７３８ｃは、例えば、臨界温度以下で超伝導性である材料であり得る。
【０１０８】
図７Ｂは、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）に結合された、ボディ磁束（アドレス）制御量子磁束パラメトロンデマルチプレクサ（ＱＦＰ−デマルチプレクサ）回路７００ｂを示す。特に、図７Ｂは、ＱＦＰデマルチプレクサツリーの最後のステージを示す。
【０１０９】
図７Ｂに示されている構造の多くは、図７Ａに示されているものと類似又は全く同一であり、したがって同じ参照番号で示されている。簡潔に、したがって明確にするために、図７Ｂと図７Ａとの重要な違いのみを直下で説明する。
【０１１０】
図７Ａの実装とは対照的に、図７Ｂの実装では、同じＬＡＴＣＨ１信号を第１のＱＦＰラッチ７０６ａ、７０６ｂの両方に印加し、同じＯＦＦＳＥＴ信号を第１のＱＦＰラッチ７０６ａ、７０６ｂの両方に印加する代わりに、ＡＤＤＲ１及び
【数５】
2020537395.tif 000007
と称される反対のアドレス信号を、アドレス線を介して第１のＱＦＰラッチ７０６ａ、７０６ｂに印加することによって、電流フローの方向を制御する。
【０１１１】
デマルチプレクサはブロードキャストモードでも機能し、また、ＯＦＦＳＥＴ線を使用してツリーの中央から開始して信号を生成することもできることに留意されたい。正及び負のパルスをロードすることができる。リセットは、ＳＦＱ−ＤＡＣと同じ方法で達成される。任意選択的に、ＱＦＰ−ＤＡＣのジョセフソン接合をオーバーバイアスし、次いでバイアス電流を変動させることによって、全てのＱＦＰ−ＤＡＣをアンロードできるとともに、ＱＦＰ−ＤＡＣのジョセフソン接合が抑制され、準安定磁束量子の脱出を可能にする。バイアス電流が十分に変動すると、既知の状態になり得る。
【０１１２】
ＱＦＰデマルチプレクサは、ダイレクトアドレス指定を使用することによって約５ビットだけ縮小することができる（図７Ｂを参照）。例えば、５つのアドレス線をＱＦＰボディに対数的に合計することができる。これは、ツリーの物理的に大きな部分（例えば、第１のいくつかのアドレス）を処理するために有利に使用できる。
【０１１３】
いくつかの実装では、ＱＦＰ−ＤＡＣは制御されていないＭＦＱモードで実行され、チッピング中にＤＡＣ接合及び過電流バイアスを非シャントすることによって負荷速度を増加させる。これは、例えば、読み出しチェーンの非線形増幅器として使用されるＱＦＰ−ＤＡＣに有用であり得る。
【０１１４】
ＬＡＴＣＨ及び
【数６】
2020537395.tif 000008
ペアの実装は、グローバルＬＡＴＣＨＯＦＦＳＥＴ線（図７Ｂには表示なし）及びツリーレベルごとの単一ＬＡＴＣＨを介して最適に行われる。
【０１１５】
ＬＡＴＣＨアドレス指定されたデマルチプレクサは、マルチプレクサとして実行でき、読み出しに使用できる。
【０１１６】
更に、真に線が制限されている場合、ＱＦＰ  ＤＡＣの複合ジョセフソン接合（ＣＪＪ）を意図的に非対称化でき、ＬＡＴＣＨアドレス指定された実装のグローバルオフセット線の省略を可能にする（図７Ａ）。しかしながら、「オフセット」のオンとオフをそれ以上切り替えることができないため、マージンが減少する結果となる。
【０１１７】
設計されたように、ＱＦＰデマルチプレクサ回路は、同等のＳＦＱデマルチプレクサ回路の３分の１〜２分の１の負荷帯域幅を有し得る。
【０１１８】
新しいリセット手法は、図７Ａ及び／又は図７ＢのＱＦＰデマルチプレクサ回路の一部として実装できる。特に、その手法は、各ループと並列に４つのシャントされた接合を利用でき、等しくバイアスされて他の方法で実現され得るよりも改善されたリセットを提供できる。これは、実質的に、接合とメインループとの両方が抑制されたＤＣ  ＳＱＵＩＤと考えることができる。接合の抑制により、非対称の問題及びベータ限定の変調が取り除かれる。非対称性が存在する場合、通常のシャントリセットよりもいくらか優れているようである。ＱＦＰ−ＤＡＣを用いると、ＭＡＸ−ＳＦＱはいかなるペナルティなしに大幅に過剰設計でき得るため、リセット接合サイズを縮小し、その方法でより信頼性の高いリセットを獲得できる。このリセットの利点は、シャントされた２つの接合リセットが２つの接合の非対称性に依存する最終状態を有しながら、ループ内の重要な非対称性に対してすらゼロ磁束量子にリセットされることである。
【０１１９】
高速ロックインスタイル測定に十分に短い電力パルスを使用することにより、永久磁気メモリで使用される典型的な冷却時間を、例えば数十ミリ秒から数十マイクロ秒に低減することが容易になり得る。
【０１２０】
図８は、図７Ａのラッチ制御ＱＦＰデマルチプレクサ回路に関連付けられた信号のプロット８００を示す。
【０１２１】
特に、プロット８００は、デマルチプレクサなしのＱＦＰ−ＤＡＣのＷＲＳＰＩＣＥシミュレーションであり、デマルチプレクサは磁束入力としてシミュレートされる。
【０１２２】
プロット８００は、３つのパルスがＱＦＰ−ＤＡＣにロードされるときの、プロット８００の底部近くの位相８０２及び電流８０４の値を示す。プロット８００はまた、偽のデマルチプレクサ入力信号８０６、ラッチ信号８０８、及びチッピングパルス８１０、並びにバイアス電流８１２の値を示す。プロット８００はまた、ＱＦＰ接合フェーズ８１４の値を示す。ＱＦＰ−ＤＡＣを可逆的に実行するためにチップ線を介して正しい入力信号が印加されなかったため、リセットはＱＦＰ−ＤＡＣ上でノイズが多く、したがってＱＦＰ−ＤＡＣの負荷は断熱性ではないことに留意されたい。入力信号（偽の最終デマルチプレクサステージ）が反転すると、磁束はループにポンプされない。
【０１２３】
ガルバニック選択なしの多相磁束ＤＡＣアドレス指定に有用な多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプ
既存のアーキテクチャでは、Ｘ−Ｙ−Ｚアドレス指定方式を使用してプログラミングするＤＡＣを選択する。ＰＯＷＥＲ線と称されることもあるこれらの線のうちの１つは、ＤＡＣ  ＳＱＵＩＤループにガルバニックに接続されている。しかしながら、ＰＯＷＥＲ線からＤＡＣへのガルバニック接続は、例えば、ジョセフソンＤＡＣ、又は高動的インダクタンス材料から構成されたＤＡＣを使用すれば別の方法ででき得るものなどの、ガルバニックに共有されるインダクタンスなど、いくつかの代替的なＤＡＣ内結合方式を扱いにくくする。
【０１２４】
ＡＤＤＲＥＳＳ及びＴＲＩＧＧＥＲと称される他の２つの線は、ＤＡＣの選択に対するアクションが劣化しており、すなわち、バイアスの合計がしきい値を超えると、そのＤＡＣの選択が有効化される（ＰＯＷＥＲに依存する）ことを意味している。動作点において、ＰＯＷＥＲ信号は、ＡＤＤＲＥＳＳ及びＴＲＩＧＧＥＲ線から直交していない。このように３つの相対的に非直交のバイアスを使用する動作マージンは、ある意味では、Ｘ−Ｙアドレス指定を使用することに対して低減され、したがってこのアプローチでは、より高い次元のアドレス指定方式にうまくスケーリングできず、利用可能な動作マージンが、１／（アドレス指定次元の数）のようなものに低減される。
【０１２５】
これらの問題は両方とも、以下に説明するアドレス指定方式によってある程度改善される。すなわち、（１）アドレス指定回路によるＤＡＣへのガルバニック接続は不要であり、（２）磁束ポンプの制御信号は相対的により直交している。
【０１２６】
図９は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）９０２にアドレス指定する３接合２ループ磁束ポンプ回路９００を示す。
【０１２７】
図示された３接合２ループ磁束ポンプ回路９００は、２つのループ９０４ａ、９０４ｂ（まとめて９０４）を含む。ループ９０４のそれぞれは、ループ９０４の連続的に隣接する１つによって共有される共有部分９０６ａ、９０６ｂ（まとめて９０６）を有する。３接合２ループ磁束ポンプ回路９００は、３つのジョセフソン接合９０８ａ、９０８ｂ、９０８ｃを含む。ループ９０４の連続的に隣接する１つによって共有されるループ９０４の共有部分９０６のそれぞれは、ジョセフソン接合９０８ａ、９０８ｂ、９０８ｃのそれぞれの１つによって中断される。３接合２ループ磁束ポンプ９００の各ループ９０４は、それぞれのストレージインダクタンス９１０ａ、９１０ｂを有する。
【０１２８】
２つのインターフェース９１２ａ、９１２ｂは、ループ９０４のそれぞれのストレージインダクタンス９１０ａ、９１０ｂに対して配置され、磁束Φｘａ，Φｘｂをそれらと選択的に通信可能に結合する。各ループ９０４は、少なくとも臨界温度で超伝導を起こす材料で構成されてもよい。
【０１２９】
ＤＡＣ９０２は、第１の多接合ＳＱＵＩＤ磁束ポンプ回路９００のループ９０４ｂの最端の１つに結合される。ＤＡＣのループは、第１の多接合ＳＱＵＩＤ磁束ポンプ回路９００の最端ループ９０４ｂによって共有される共有部分９０６ｂを含むループ９１４を含む。ＤＡＣ９０２は、ストレージインダクタンス９１６を含む。ＤＡＣ９０２のストレージインダクタンス９１６は、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンスのうちの少なくとも１つ、又は磁気インダクタンス、動的インダクタンス、及びジョセフソンインダクタンスのうちの２つ以上の組み合わせである。ＤＡＣ９０２は、少なくとも臨界温度で超伝導を起こす材料のループで構成されてもよい。
【０１３０】
図９は、最も基本的な具体化を示しており、ここで、２ループ、３接合磁束ポンプが単一の超伝導ストレージインダクタに接続されている。インダクタ及び磁束ポンプ接合部のサイズによって、ＤＡＣの最大有効容量が判定される。図１０は、図９の３接合２ループ磁束ポンプのプログラミング／デプログラミングパターン、印加される磁束波形１００２及び１００４を示している。図９の接合部９０８ｃのジョセフソン位相１００６もまた示されており、ループ内の磁束量子の総数の２π倍である。
【０１３１】
図１０に示されるプログラミング動作の１つのモードは、印加された磁束Φｘａを使用して９０８ａ／９０８ｂループに磁束を出し入れし得る方法を示しており、印加された磁束Φｘｂは、９０８ｂ／９０８ｃループに対してそうするように使用できる。クロックΦｘａの位相がΦｘｂに対してπ／２だけ進んで一緒に動作する場合、磁束は、プログラミング信号のサイクルごとに１つのΦ０だけ、ポンプを介してＤＡＣ内に押し出される。ΦｘａがΦｘｂ対してπ／２だけ遅れている場合、磁束はループからポンプアウトされるか、又は負の磁束がポンプインされる。図１０の３つのクロックパルスバーストは、ＮΦ０がループにポンプインされ、２ＮΦ０がポンプアウトされ、ＮΦ０がポンプイン戻しされていることを示す。
【０１３２】
図１１は、少なくとも１つの例示された実装による、デジタル−アナログコンバータ（ＤＡＣ）９０２にアドレス指定する４接合３ループ磁束ポンプ回路１１００を示す。
【０１３３】
４接合３ループ磁束ポンプ回路１１００は、３接合３ループ磁束ポンプ９００（図９）に類似しているが、それにループを追加している。図９、及び図１２に付随する説明で使用されているのと同じ参照番号を使用して、類似又は全く同一の構造も識別される。簡潔に、したがって明確にするために、図１１と図９との重要な違いのみを直下で説明する。
【０１３４】
図示されるように、４接合２ループ磁束ポンプは、第３のループ９０４ｃ、第４のジョセフソン接合９０８ｄ、及び第３のループ９０４ｃ内の第３のストレージインダクタンス９０１ｃを追加する。第３のインターフェース９１２ｃは、第３のストレージインダクタンス９１０ｃに対して配置されて、それらと磁束Φｘｃとを選択的に通信可能に結合する。前述したように、各ループ９０４は、少なくとも臨界温度で超伝導を起こす材料で構成されてもよい。
【０１３５】
図１２は、少なくとも１つの例示された実装による、図１１の４接合２ループ磁束ポンプのプログラミング／デプログラミングパターンに対する、最端接合９０８ｄの印加された磁束波形１２０２〜１２０６及びジョセフソン位相１２０８のプロット１２００ａを示す。
【０１３６】
２ループ及び３つのジョセフソン接合、並びに３ループ及び４つのジョセフソン接合で示されているが、本明細書の教示は、更に多くのループ及びジョセフソン接合に拡張可能である。ループの数を増加すると、バイアスを印加することなくポンプ内に磁束を蓄積することを可能にすることができ、いくつかのクロックがアクティブであれば、磁束をループに入れるには十分である。
【０１３７】
ガルバニック選択線（例えば、少なくともいくつかの既存の実装ではＰＯＷＥＲ線）を回避することの利点の１つは、ソース側の他のガルバニック接続を懸念することなく、連続するＤＡＣストレージループをガルバニックに接続できるようにすることであるが、他方、他の望ましくない電流リターンパスがもたらされ得る。これは、ジョセフソンＤＡＣ若しくはλが大きい薄膜ＴｉＮ、ＮｂＮ、ＮｂＴｉＮ、又は粒状アルミニウムを用いるなどの、動的インダクタンスベースのストレージ要素を有するマルチステージＤＡＣに対して特にメリットがある。この場合では、少なくともいくつかの既存のアーキテクチャで行われているように、連結式ワッシャに磁気的にそれぞれを結合させるのではなく、関節式ストレージループで共有インダクタンスを使用することによって、分周比の設計を簡素化できる。
【０１３８】
複数のフェーズでは、例えば図１３に示すように、Ｘ−Ｙ−Ｚアドレス指定方式が可能である。図１３は、少なくとも１つの図示された実装による、いくつかのアドレス線１３５２を介して、それぞれのデジタル−アナログコンバータ（ＤＡＣ）９０２ａ、９０２ｂ、９０２ｃ、９０２ｄ、９０２ｅ、９０２ｆ、９０２ｇ、９０２ｈ（まとめて９０２）をアドレス指定している、８セットの４接合３ループ磁束ポンプ回路１１００ａ、１１００ｂ、１１００ｃ、１１００ｄ、１１００ｅ、１１００ｆ、１１００ｇ、１１００ｈ（まとめて１１００）を示す。
【０１３９】
４接合３ループ磁束ポンプ回路１１００は、例えば、４接合３ループ磁束ポンプ回路１１００（図１１）と同一であってもよい。ＤＡＣ９０２は、例えば、ＤＡＣ９０２（図１１）と同一であってもよい。図１１、及び図１４に付随する説明で使用されているのと同じ参照番号を使用して、類似又は全く同一の構造も識別される。簡潔としたがって明確さのために、構造の説明は繰り返さず、４接合３ループ磁束ポンプ回路のセット又はアレイのアドレス指定に使用されるＸ−Ｙ−Ｚアドレス指定方式にフォーカスする。
【０１４０】
特に、８つのＤＡＣ９０２は、（２＋２＋２）クロック線によって動作する８つの三相磁束ポンプ１１００でアドレス指定される。デバイスのセットの中で、特定のフェーズは、Ｎ本の線のうちの１つ（図１３では２つは実線対破線で示されている）によって動作される。選択を可能にするため、各フェーズの線は、どのＤＡＣがアドレス指定されるかを完全に指定する。各フェーズにおいて選択が行われ、各色の実線又は破線間で選択される。
【０１４１】
制御線の第１のセットは、多接合ＳＱＵＩＤ磁束ポンプ回路の第１のサブセット、例えば、多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ〜１１００ｄの第１の列をアドレス指定するための制御線の第１のサブセットと、多接合ＳＱＵＩＤ磁束ポンプ回路の第２のサブセット、例えば、多接合ＳＱＵＩＤ磁束ポンプ回路の第２の列１１００ｅ〜１１００ｈをアドレス指定するための制御線の第２のサブセットと、を含み得る。
【０１４２】
例えば、制御線の第１のサブセットは、第１のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ〜１１００ｄの第１のループのそれぞれのインターフェースに結合された第１の制御線１３５２ａ、第１のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ〜１１００ｄの第２のループのそれぞれのインターフェースに結合された第２の制御線１３５２ｂ、及び第１のサブセットの多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ〜１１００ｄの第３のループのそれぞれのインターフェースに結合された第３の制御線１３５２ｃ、を含み得る。
【０１４３】
例えば、制御線の第２のサブセットは、第２のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ〜１１００ｈの第１のループのそれぞれのインターフェースに結合された第１の制御線１３５２ｄ、第２のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ〜１１００ｈの第２のループのそれぞれのインターフェースに結合された第２の制御線１３５２ｅ、及び第３のサブセットの多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ〜１１００ｈの第３のループのそれぞれのインターフェースに結合された第３の制御線１３５２ｆ、を含み得る。
【０１４４】
制御線の第１のセット１３５２ａ〜１３５２ｆ（まとめて１３５２）は、Ｎｃｔｒｌ本の制御線を含むことができ、ここで、Ｎｃｔｒｌ＝２×Ｎであり、多接合ＳＱＵＩＤ磁束ポンプの総数Ｎｆｐが存在し、Ｎｆｐは２（Ｎ＋１）に等しい。
【０１４５】
制御回路１３６０は、多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループに、直流（ＤＣ）バイアスなしで通信可能に結合され、磁束信号の多相無線周波数（ＲＦ）クロッキングを実装するように動作可能である。
【０１４６】
磁束信号の多相無線周波数（ＲＦ）クロッキングは、第１の多接合ＳＱＵＩＤ磁束ポンプのループを通して、ＤＡＣ９０２に磁束を順次押し出す。磁束信号の多相無線周波数（ＲＦ）クロッキングは、ＤＡＣ９０２から多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループを通して、磁束を順次押し出す。磁束信号の多相無線周波数（ＲＦ）クロッキングの位相の総数は、ＤＡＣ９０２への多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループの総数Ｎに等しい。
【０１４７】
例えば、制御回路１３６０は、磁束信号を、第１のＮ個のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプ回路１１００の連続するループに順次印加することができ、ここで、各インターフェースに印加されたそれぞれの磁束信号は、多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループの線形連続に沿って直後に続くループに印加されるそれぞれの磁束信号に対してπ／２だけ進んでいる。
【０１４８】
また、例えば、制御回路１３６０は、磁束信号を、第１のＮ個のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプ回路１１００の連続するループに順次印加することができ、ここで、各インターフェースに印加されたそれぞれの磁束信号は、多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループの線形連続に沿って直後に続くループに印加されるそれぞれの磁束信号に対してπ／２だけ遅れている。
【０１４９】
一般に、ｎ相クロッキング方式では、不完全なパターン（例えば、１つ以上の相上でクロック信号が欠落しているパターン）は、ポンプを介した磁束量子の送信を妨害する。少なくともいくつかのパラメータ値、及びクロックのいくつかの組み合わせに対して、この干渉は完全ではなく、部分的なクロッキングはパルスを送信し得る。しかしながら、ブロッキングパルスは、例えば通常のＸ−Ｙ−Ｚ選択挙動をもたらすために、それ以外の静止線で有利に使用され得る。これは、図１４のプロット１４００に示されている。
【０１５０】
図１４は、少なくとも１つの例示された実装による、図１１の４接合２ループ磁束ポンプのプログラミング／デプログラミングパターンに対する、最端接合９０８ｄの印加された磁束波形及びジョセフソン位相のプロット１４００を示す。
【０１５１】
特に、プロット１４００は、３つのクロック信号１４０２、１４０４、及び１４０６、並びに磁束ポンプ内の最後のジョセフソン接合９０８ｄの１つの位相１４０８を示し、Ｘ―Ｙ―Ｚ選択能力を実証する。特に、最後のシーケンスは、第３のクロックフェーズで反対の大きさのブロッキングパルスを使用している。
【０１５２】
シーケンスは、磁束ポンプの出力接合での付随する位相進みと、位相進みをもたらさない３つの部分的（２／３）選択による、ＤＡＣの１つの成功したアドレス指定を示している。第３の部分的な選択は困難なケースであり、ＤＡＣのアドレス指定を防ぐためにブロッキングパルス（反対の大きさのクロックパルス）を必要とする。ブロッキングパルスの要件は、Ｘ−Ｙ−Ｚアドレス指定方式を制限しないが、並列ＤＡＣロード方式の計算に追加の制約を適用し得る。
【０１５３】
図９〜図１４及びそれに付随する説明により、少なくとも多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプは、Ｎ個のループであって、ここでＮは２以上の整数であり、各ループが少なくとも臨界温度で超伝導を起こす材料を含み、各ループが連続的に隣接するループによって共有される部分を有する、ループと、Ｍ個のジョセフソン接合であって、ここでＭはＮよりも大きく、各ループの各部分が少なくとも１つのジョセフソン接合によって中断された、連続的に隣接するループによって共有され、各ループがそれぞれのストレージインダクタンスを有する、ジョセフソン接合と、それらと磁束を選択的に通信可能に結合するそれぞれのループに対して配置された第１のＮ個のインターフェースと、を備え得ることが明らかになる。多接合ＳＱＵＩＤ磁束ポンプのループは、ループの線形アレイを形成する。数Ｎは整数であり、例えば、２〜４（端値を含む）であり得る。数Ｍは、合計Ｎ＋１に等しい。
【０１５４】
ＤＡＣは、多接合ＳＱＵＩＤ磁束ポンプの最端ループに結合され、ＤＡＣは、材料のループ及びストレージインダクタンスを含む。ＤＡＣのループには、多接合ＳＱＵＩＤ磁束ポンプの最端ループによって共有される部分が含まれる。インターフェースはそれぞれ、多接合ＳＱＵＩＤ磁束ポンプのそれぞれのループのストレージインダクタンスに近接して配置されたそれぞれの誘導性インターフェースであり得る。
【０１５５】
図１５は、少なくとも１つの例示された実装形態による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプの動作方法１５００を示す。
【０１５６】
この方法は、１５０２において、例えば、電源の印加、問題の提出、又はコールルーチン若しくはプログラムによる呼び出しで開始する。
【０１５７】
１５０４において、制御回路は、それぞれの第１のインターフェースを介して、磁束信号を多接合ＳＱＵＩＤ磁束ポンプの第１のループに印加させる。次いで、１５０６において、制御回路は、それぞれの第２のインターフェースを介して、磁束信号が多接合ＳＱＵＩＤ磁束ポンプの第２のループに順次印加させ、ここで第２のループに印加される磁束信号は、第１のループに印加される磁束信号と位相がずれている。
【０１５８】
任意選択的に、磁束ポンプが第３のループを含む場合、制御回路は、１５０８においてそれぞれの第３のインターフェースを介して、第１の多接合ＳＱＵＩＤ磁束ポンプの少なくとも第３のループに磁束信号を順次印加させる。第３のループに印加される磁束信号は、第２のループに印加される磁束信号と位相がずれている。
【０１５９】
任意選択的に、磁束ポンプが第４のループを含む場合、制御回路は、１５１０においてそれぞれの第４のインターフェースを介して、第１の多接合ＳＱＵＩＤ磁束ポンプの少なくとも第４のループに磁束信号を順次印加させる。第４のループに印加される磁束信号は、第３のループに印加される磁束信号と位相がずれている。
【０１６０】
例えば、制御回路は、多接合ＳＱＵＩＤ磁束ポンプのループの線形連続に沿って直後に続くループに印加されたそれぞれの磁束信号に対してπ／２だけ位相がずれている、それぞれの磁束信号を、それぞれの第１、第２、及び第３のインターフェースの各々に印加することができる。
【０１６１】
磁束信号を多接合ＳＱＵＩＤ磁束ポンプの第１、第２、及び任意選択的な追加（例えば、第３）のループに印加することは、多接合ＳＱＵＩＤ磁束ポンプのループを通して、デジタル−アナログコンバータ（ＤＡＣ）に磁束を順次押し出す磁束信号を印加することを含み得る。例えば、制御回路は、磁束信号を、多接合ＳＱＵＩＤ磁束ポンプの第１、第２、及び第３のループに印加することができ、それぞれの第１、第２、及び第３のインターフェースの各々に印加されるそれぞれの磁束信号は、多接合ＳＱＵＩＤ磁束ポンプのループの線形連続に沿って直後に続くループに印加されたそれぞれの磁束信号に対して、π／２だけ進んでいる。
【０１６２】
或いは、磁束信号を多接合ＳＱＵＩＤ磁束ポンプの第１、第２、及び任意選択的な追加（例えば、第３）のループに印加することは、多接合ＳＱＵＩＤ磁束ポンプのループを通して、デジタル−アナログコンバータ（ＤＡＣ）から磁束を順次押し出す磁束信号を印加することを含み得る。例えば、制御回路は、磁束信号を、多接合ＳＱＵＩＤ磁束ポンプの第１、第２、及び第３のループに印加することができ、それぞれの第１、第２、及び第３のインターフェースの各々に印加されるそれぞれの磁束信号は、多接合ＳＱＵＩＤ磁束ポンプのループの線形連続に沿って直後に続くループに印加されたそれぞれの磁束信号に対して、π／２だけ遅れている。
【０１６３】
第１の多接合ＳＱＵＩＤ磁束ポンプの第１、第２、及び第３のループに磁束信号を印加することは、第１、第２、及び第３の制御線を介して第１の符号及び第１の大きさの磁束信号を印加することと、磁束信号を、第１の多接合ＳＱＵＩＤ磁束ポンプの第１、第２、第３のループに順次印加しながら、第４の制御線を介して第２の符号及び第１の大きさの磁束信号を、第２の多接合ＳＱＵＩＤ磁束ポンプのループのうちの少なくとも１つに印加することと、を含んでもよく、ここで第２の符号は第１の符号の反対である。
【０１６４】
方法１５００は、例えば再度呼び出されるまで、１５１２において終了する。
【０１６５】
図１６は、少なくとも１つの例示された実施形態による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプの動作方法１６００を示す。
【０１６６】
この方法は、１６０２において、例えば、電源の印加、問題の提出、又はコールルーチン若しくはプログラムによる呼び出しで開始する。
【０１６７】
制御回路は、１６０４において、それぞれの第１のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプの第１のループに、第１の符号及び第１の大きさの磁束信号を同時に印加させ、１６０６において、それぞれの第２のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプの全ての他のループに、第１の符号及び第１の大きさの磁束信号を印加させ、ここで、全てのループに印加される磁束信号は互いに同相である。
【０１６８】
他の全てのループに第１の符号及び第１の大きさの磁束信号を印加することは、それぞれ第１、第２、及び第３の制御線を介して、第１の多接合ＳＱＵＩＤ磁束ポンプの第１、第２、及び少なくとも第３のループに、第１の符号及び第１の大きさの磁束信号を印加することを含み得る。
【０１６９】
方法１６００は、例えば再度呼び出されるまで、１６０８において終了する。
【０１７０】
磁束ＤＡＣをリセットすることは、図１６Ｂのプロット１６００ｂに示すように、１つの単純なリセット方式として実装するのが難しい挙動であり、全てのクロックフェーズ１６１０、１６１２、及び１６１４を同時に（フェーズ内で）アクティブにして、ＤＡＣをデプログラムすることを伴う（１６１６を参照）。図１６Ｂに示されるように、最初のクロックシーケンス１６１８はＤＡＣループをプログラムし、第２の後続のシーケンス１６２０はそれをアンロードする。第２のシーケンスの本質的な違いは、プログラミングシーケンスの交互パルスとは対照的に、パルスが同時に発生することである。同時に発生するので、磁束に対する優先方向は存在せず、したがってどちらの方向のパルスもアンロードする。したがって、ＤＡＣは最初に、前述のクロックシーケンスでプログラムされる。次いで、ＤＡＣは、クロックを同時に実行することによって空にされる。
【０１７１】
同等の設計容量のＤＡＣに対して機能し得る代替的な方式は、ＤＡＣをオーバーフィルしてＤＡＣを容量に到達させ、次いで既知の量だけＤＡＣをデプログラムすることである。たとえ様々なＤＡＣの設計容量が互いに異なる場合でも、このアプローチをなおも適用でき、単に、いくつかのＤＡＣのプログラミングの開始点はミッドスケールではなく、例えば、＋１０Φ０であり得る。実際には、全てのＤＡＣを容量いっぱいにでき、次いでデプログラムせず、容量いっぱいになることを出発点として扱うことができる。しかしながら、このアプローチは、不利なことに、所与のプロセッサ状態を達成するために磁束ポンプが送信しなければならないΦ０の総数を増加させる可能性があり得る。
【０１７２】
容量を基準点として使用しても、容量が２つのレベル間のちょうど境界にあるＤＡＣの問題が回避されないため、後続のリセット時に２つの可能な状態のいずれかで確率的に終了する。この挙動は、名目上のリセット時にちょうどエッジ上であったＤＡＣに対して、カスタマイズされたＤＡＣごとのリセット回復を実行することによって処理できる。ＤＡＣを容量にプログラムするために使用される磁束ポンプ（又は他のリセット方式）の場合、これは、リセット回復シーケンスでカスタマイズされたレベルで個別の磁束ポンプを動作させることによって、同様に処理できる。
【０１７３】
マルチコアプロセッサに対する拡張Ｘ−Ｙ−Ｚアドレス指定
上述のＸ−Ｙ−Ｚアドレス指定方式は、複数のコアを有するプロセッサ、例えば量子プロセッサの場合に拡張され得る。特に、２つ以上のプロセッサコアを直列に追加すると、同じ信号線の一部（特定のデバイスを駆動するためのＩＯ線など）の使用が可能になる。
【０１７４】
信号線は、サンプルホルダ、キャリアＰＣＢ、又はマルチチップモジュール上で直列に接続でき、個々のコアは、組み立てる前に個別にテスト及びキャリブレーションできる。
【０１７５】
そのようなマルチコアプロセッサの例示的な実装では、各コアが量子ビットのセルの配置であるＮコアを有し得る。Ｎは２以上であり得る。量子ビットのセルは、Ｑ個の量子ビット、例えば８個の量子ビットを有してもよく、コアは、Ｃ個のセル、例えば２４個のセルを有してもよい。
【０１７６】
セルごとに８量子ビットの実装では、量子ビットごとに９個のＤＡＣが存在するため、セルには５つのトリガ線及び１５本のアドレス線並びに１つの共通の電力線がある。電力線はタイルのアレイを選択し、アドレス線及びトリガ線は異なるセルのアレイ間で共有されてもよい。コアあたり８個の量子ビットの２４個のセル及びＮ個のコアを用いた実装を考慮すると、９×８×（２４×２４）＊Ｎ＝４１，４７２Ｎ個のアドレス指定されるＤＡＣが存在する。例えば、１６コアの場合、６６１，２４８個のＤＡＣが存在する。ここでは、１６コアでの実装について例示のみを目的として説明するが、当業者であれば、より少ない又はより多い数のコアも可能であることを理解するであろう。
【０１７７】
Ｘ−Ｙ−Ｚアドレス指定では、行数の立方根の上限の３倍、又は上記の例では２６４個が必要である。レイアウトをより規則的にするために、ユーザの電力線が各プロセッサコアの４分の１のセル（上記の例では、各線が６×２４＝１４４セルを選択する６４本の電力線）を選択することができる。１４４セルのグループ内の各ＤＡＣをアドレス指定するには、２４×５＝１２０トリガ線及び６×１５＝９０アドレス線が必要である。したがって、上記の例では、全てのＤＡＣのＸ−Ｙ−Ｚプログラミングのための合計の線数は、６４＋１２０＋９０＝２７４本である。
【０１７８】
１２個の水平量子ビットと１２個の垂直量子ビットとを含むセルあたり２４個の量子ビットを有する別の実装では、タイルに配置された１６個のユニットセルに２９本のアドレス線と３２つの電力線とがあるように、量子ビットあたり７個のＤＡＣと、量子ビットが接続されているカプラごとに１つのＤＡＣが存在し得る。そのような配置では、最大１５個のＤＡＣが各量子ビットを制御できる。電力線はＤＡＣの列を選択し、アドレス線はＤＡＣの異なる列とユニットセルの異なるアレイとの間で共有されてもよい。コアあたり２４個の量子ビットの１６個のユニットセル及びＮ個のコアを用いた実装を考慮すると、１５×２４×１６＊Ｎ＝５７６０Ｎ個のアドレス指定されるＤＡＣが存在する。例えば、１６コアの場合、９２，１６０個のＤＡＣが存在する。
【０１７９】
別のアプローチでは、電力線がＤＡＣの列を選択し、アドレス線がＤＡＣの列とユニットセルの異なるアレイとの間で共有されてもよい。ＤＡＣの列は、ＤＡＣのグリッド又はアレイを形成するようにタイル状に並べられたＤＡＣの垂直セグメントとして画定でき、それによって、６８０個の量子ビットを含むコアには、５７本のアドレス線及び２８本の電力線がある。コアあたり６８０個の量子ビット及びＮ個のコアを用いた実装を考慮すると、１５×６８０＊Ｎ＝１０２００Ｎ個のアドレス指定されるＤＡＣが存在する。例えば、１６コアの場合、１６３，２００個のＤＡＣが存在する。１６コアの実装は例示の目的でのみ与えられており、当業者であれば、より少ない又はより多い数のコアも可能であることを理解するであろう。
【０１８０】
編組制御線
図１７Ａは、４セットのデジタル−アナログコンバータ（ＤＡＣ）１７００ａ、１７００ｂ、１７００ｃ、１７００ｄ（まとめて１７００）、ＤＡＣ１７０４（ｉ、ｊ）のそれぞれを個別にアドレス指定するように配置された複数の信号線１７０２ａ〜１７０２ｃ（まとめて１７０２、明確にするために図１７Ａでは３つのみコールアウトされている）を示す（ここで、ｉは１〜ｎの整数、ｊは１〜ｎの整数であり、図を明確にするために図１７では６つのみ、まとめて１７０４とコールアウトされている）。制御回路１７０８は、通信可能に結合されて、少なくとも１つの例示された実施形態に従って、それぞれの対の信号線１７０２及び４つの電力線（図示せず）のうちの１つを介して、信号をＤＡＣ１７０４の選択されたものに供給させる。
【０１８１】
図示された実装では、ＤＡＣ１７００ａ〜１７００ｄの各セットのＤＡＣ１７０４は、複数の行（例えば、図面シートにわたって水平に延在する）、及び複数の列（例えば、図面シートにわたって垂直に延在する）を有する、それぞれの２次元アレイに配置される。ＤＡＣ１７００ａ〜１７００ｄの各セット又はアレイは、参照の便宜上、「電力線」と称され得る４つの信号線（図示せず）のうちのそれぞれ１つを介して制御又は選択される。同様に、ＤＡＣ１７００ａ〜１７００ｄの各セット又はアレイは、電源ドメインと称されてもよく、電源ドメイン内の各ＤＡＣは、同じ電力線によって制御又は選択される。ＤＡＣの各セット又はアレイ１７００ａ〜１７００ｄのＤＡＣ１７０４は、ＤＡＣ１７１０の合計３６個のカルテット、及び電源メインごとに合計１４４個のＤＡＣ１７０４（例えば、ＤＡＣのセット又はアレイ１７００ａ〜１７００ｄ）に対して、ＤＡＣ１７１０ａ、１７１０ｂ（２つのみコールアウトされており、１つはセット又はアレイ１７００ａ、１つはセット又はアレイ１７００ｂ、まとめて１７１０）の６×６グリッド又はカルテットのアレイ（すなわち、４個のＤＡＣ）に配置又は配列され得る。概して、順序付けられたアレイとして示されているが、本明細書で説明される技術及び構造の多くは、順序付けされていないアレイ若しくはＤＡＣのセット及び／又は他のデバイスと共に使用することができる。
【０１８２】
「電力線」に加えて、電力線と組み合わせて、４つの電力ドメイン１７００ａ〜１７００ｄの１４４個のＤＡＣ１７０４のそれぞれを一意にアドレス指定する他の信号線１７０２が存在する。これらの追加の信号線１７０２は、参照の便宜上、「制御線」と呼ばれ得る。以下に図示及び説明するように、これらの制御線１７０２は、所与の数のＤＡＣ１７０４をアドレス指定するための信号線１７０２の総数が相対的に少ない、非常に効率的なアドレス指定方式を実現するために、それぞれのセット若しくはアレイ又は電源ドメイン１７００ａ〜１７００ｄにわたる編組パターン又は構成で配置されている。例えば、Ｎ信号本の信号線１７０２は、信号線１７０２及び１つの電力線のそれぞれのペアに通信可能に結合されており、制御回路１７０８を介して供給されるときに、信号線１７０２及び１つの電力線のそれぞれのペアによって伝搬される信号を介して制御される、４（Ｎ信号−１）２個のＤＡＣ１７０４をアドレス指定することができる。このように、制御回路１７０８は、一対の信号線１７０２、及び４つの電力線のうちの１つを介して、全てのＤＡＣ１７０４を一意にアドレス指定することができる。
【０１８３】
Ｎ信号個の信号線１７０２は、制御線１７０２のセット及び電力線のセット（図示せず）を含むことができ、各トリプレットは、２つの制御線１７０２及び１つの電力線の一意の組み合わせから構成される。信号線１７０２及び電力線はそれぞれ、少なくとも臨界温度で超伝導を起こす材料で構成することができる。
【０１８４】
上述したように、ＤＡＣ１７０４は複数の２次元アレイに配列され、各２次元アレイは、それぞれ複数のＤＡＣ１７０４、複数の信号線１７０２、及び信号線の第１のサブセットを含み、信号線の第１のサブセットの各信号線は、それぞれの２次元アレイのＤＡＣに通信可能に結合されている。信号線の第１のサブセットの各信号線は、電力線と称されてもよく、それぞれの２次元アレイ又は電力ドメイン１７００ａ〜１７００ｄのＤＡＣの全てに通信可能に結合されている。各信号線１７０２は、制御線１７０２と称されてもよく、２つ以上の２次元アレイ１７００ａ〜１７００ｄのそれぞれのＤＡＣ１７０４のサブセットに通信可能に結合されている。例えば、信号線の第２のサブセットの各信号線１７０２は、２次元アレイ１７００ａ〜１７００ｄの全てのＤＡＣのサブセットに通信可能に結合されている。
【０１８５】
図示されるように、第１の制御線は、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの各ＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの少なくとも１つのＤＡＣに動作可能に近接して（例えば、伝送磁束に十分に近く）配置されている。図示されるように、第２の制御線は、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの各ＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの少なくとも３つの行及び少なくとも３つの列のそれぞれの少なくとも１つのＤＡＣに動作可能に近接して配置されている。第１の制御線及び第２の制御線は、ＤＡＣを共通にせずに、異なるＤＡＣに動作可能に近接して配置することができる。或いは、第１の制御線及び第２の制御線は、ＤＡＣのうちの同じ少なくとも１つに、その少なくとも１つのＤＡＣを共通にして、動作可能に近接して配置することができる。
【０１８６】
図１７Ｂは、４セットのデジタル−アナログコンバータ（ＤＡＣ）１７００ａ、１７００ｂ、１７００ｃ、１７００ｄ（まとめて１７００）、並びに制御線１７０２、例えば、図１７Ａの１７０２ａ、１７０２ｂ、及び１７０２ｃ（混乱を避けるために図１７Ｂでは具体的にコールアウトされていない）であり、編組制御線１７０２の方向を表す複数の対角線を示している。このアプローチでは、Ｎ信号本の制御線で、４（Ｎ信号−１）２個のＤＡＣを有利に制御することができる。
【０１８７】
制御線１７０２の編組については、第１の制御線は、ＤＡＣの第１の２次元アレイ１７００ａの第１の対角線１７７０ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１７００ａの第１の対角線１７７０ａに沿って各ＤＡＣに近接して配置されている。第１の制御線はまた、ＤＡＣの第２の２次元アレイ１７００ｂの第１の対角線１７７０ｂに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイ１７０２ｂの第１の対角線１７７０ｂに沿って各ＤＡＣに近接して配置されている。同様に、第１の制御線はまた、第３の２次元アレイ１７００ｃの第１の対角線１７７０ｃに沿って各ＤＡＣに近接して配置することができ、ＤＡＣの第４の２次元アレイ１７００ｄの第１の対角線１７７０ｄは、ＤＡＣの第３及び第４の２次元アレイ１７００ｃ、１７００ｄの第１の対角線１７７０ｃ、１７７０ｄに沿ってそれぞれのＤＡＣとそれぞれ通信可能に結合することができる。
【０１８８】
ＤＡＣの第１の２次元アレイ１７００ａのＤＡＣが複数の行及び列に配列される場合、ＤＡＣの第１の２次元アレイ１７００ａの第１の対角線１７７０ａは、例えば、ＤＡＣの第１の２次元アレイ１７００ａの全ての行及び全ての列にわたって延在してもよい。ＤＡＣの第２の２次元アレイ１７００ｂのＤＡＣが複数の行及び列に配列される場合、ＤＡＣの第２の２次元アレイ１７００ｂの第１の対角線１７７０ｂは、例えば、ＤＡＣの第２の２次元アレイの全ての行及び全ての列にわたって延在してもよい。同様に、ＤＡＣの第３及び第４の２次元アレイ１７００ｃ、１７００ｄのそれぞれの第１の対角線１７７０ｃ、１７７０ｄは、例えば、ＤＡＣの第３及び第４の２次元アレイ１７００ｃ、１７００ｄの全ての行及び全ての列にわたってそれぞれ延在してもよい。
【０１８９】
いくつかの実装形態では、第２の２次元アレイ１７０２ｂの第１の対角線１７７０ｂは、第１の２次元アレイ１７００ａの第１の対角線１７７０ａに対して垂直であり、第３の２次元アレイ１７００ｃの第１の対角線１７７０ｃは、第２の２次元アレイ１７００ｂの第１の対角線１７７０ｂに対して垂直である。いくつかの実装形態では、第４の２次元アレイ１７００ｄの第１の対角線１７７０ｄは、第１の２次元アレイ１７００ａの第１の対角線１７７０ａに対して垂直であり、第４の２次元アレイ１７００ｄの第１の対角線１７７０ｄは、第３の２次元アレイ１７００ｃの第１の対角線１７７０ｃに対して垂直である。
【０１９０】
特に、第１の制御線は、ＤＡＣの第１の２次元アレイ１７００ａの第１の対角線１７７０ａに沿って蛇行経路をたどることができる。第１の制御線は、ＤＡＣの第２の２次元アレイ１７００ｂの第１の対角線１７７０ｂに沿って蛇行経路をたどることができる。第１の制御線は、ＤＡＣの第３の２次元アレイ１７００ｃの第１の対角線１７７０ｃに沿って蛇行経路をたどることができる。第１の制御線は、ＤＡＣの第４の２次元アレイ１７００ｄの第１の対角線１７７０ｄに沿って蛇行経路をたどることができる。同様に、追加の制御線は、ＤＡＣの第１、第２、又は他の２次元アレイ１７００ａ〜１７００ｄのそれぞれの対角線に沿って蛇行経路をたどることができる。
【０１９１】
制御線の編組については、第２の制御線は、ＤＡＣの第１の２次元アレイ１７００ａの第２の対角線１７７２ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイの第２の対角線１７７２ａに沿って各ＤＡＣに近接して配置されている。第２の制御線はまた、ＤＡＣの第２の２次元アレイ１７００ｂの第２の対角線１７７２ｂに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイ１７００ｂの第２の対角線１７７２ｂに沿って各ＤＡＣに近接して配置されている。同様に、第２の制御線はまた、ＤＡＣの第３及び第４の２次元アレイ１７００ｃ、１７００ｄの第２の対角線１７７２ｃ、１７７２ｄに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第３及び第４の２次元アレイ１７００ｃ、１７００ｄの第２の対角線１７７２ｃ、１７７２ｄに沿って各ＤＡＣに近接して配置され得る。
【０１９２】
ＤＡＣの第１の２次元アレイのＤＡＣが複数の行及び複数の列に配列される場合、ＤＡＣの第１の２次元アレイ１７００ａの第２の対角線１７７２ａは、例えば、ＤＡＣ１７００ａの第１の２次元アレイの全ての行及び全ての列にわたって延在してもよい。或いは、ＤＡＣの第１の２次元アレイ１７００ａの第２の対角線１７７２ａは、例えば、ＤＡＣの第１の２次元アレイ１７００ａの行のサブセット（すなわち、全てより少ない）及び／又は列のサブセット（すなわち、全てより少ない）にわたって延在してもよい。このように、任意の所与の制御線は、ＤＡＣの２次元アレイ１７００ａ〜１７００ｄの部分的にわたって第１の対角線に沿って延在することができ、次いで方向を切り替え、ＤＡＣの残りの２次元アレイ１７００ａ〜１７００ｄにわたって第２の対角線に沿って延在することができる。第２の対角線は、第１の対角線から非ゼロの角度で、例えば直角又は９０°で延在することができる。いくつかの実装では、例えばＤＡＣのアレイが十分に大きい場合、所与の制御線は、１、２、３、又はそれ以上の対角線に沿って延在してもよく、各連続する対角線は先行及び後続の対角線に対して非ゼロの角度で延在してもよい。連続する角度は、全て同じにでき、又は１つ以上の角度を大きさ及び／又は方向で互いに異ならせることもできる。例えば、非ゼロの角度は、例えば、９０°、６０°、４５°又は３０°の角度を含み得る。また、例えば、角度の方向は、先行又は後続の対角線に対して時計回り又は反時計回りとすることができる。したがって、制御線のいくつかは、ＤＡＣ１７００ａ〜１７００ｄの１つ以上のセット又はアレイにわたって蛇行したジグザグ経路をとることができる。
【０１９３】
制御線の編組については、第３の制御線は、ＤＡＣの第１の２次元アレイ１７００ａの第３及び第４の対角線１７７４ａ、１７７６ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第３の対角線１７７４ａ及び第４の対角線１７７６ａに沿って各ＤＡＣに近接して配置されている。第４の対角線は、第３の対角線に対して非ゼロの角度（例えば、垂直、直角、９０°）で延在する。例えば、ＤＡＣ１７００ａの第１の２次元アレイのＤＡＣが複数の行及び列に配列される場合、ＤＡＣの第１の２次元アレイ１７００ａの第３の対角線１７７４ａは、ＤＡＣの第１の２次元アレイ１７００ａの第１の数の行及び第１の数の列にわたって延在してもよく、ＤＡＣ１７００ａの第１の２次元アレイの第４の対角線１７７６ａは、ＤＡＣの第１の２次元アレイ１７００ａの第２の数の行及び第２の数の列にわたって延在してもよい。いくつかの実装形態では、第１の数の行と第２の数の行との組み合わせは、ＤＡＣ１７００ａの第１の２次元アレイの全ての行を含み、第１の数の列と第２の数の列との組み合わせは、ＤＡＣ１７００ａの第１の２次元アレイの全ての列を含む。
【０１９４】
第３の制御線はまた、ＤＡＣの第２の２次元アレイの第３及び第４の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイ１７００ｂの第３の対角線（図示せず）及び第４の対角線（図示せず）に沿って各ＤＡＣに近接して配置することができ、ここで、ＤＡＣの第２の２次元アレイの第４の対角線は、ＤＡＣの第２の２次元アレイの第３の対角線に対して非ゼロの角度（例えば、垂直、直角）で延在する。第３の制御線は更に、ＤＡＣの第３の２次元アレイ１７００ｃの第３及び第４の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第３の次元アレイ１７００ｃの第３の対角線及び第４の対角線に沿って各ＤＡＣに近接して配置することができ、ここでも、ＤＡＣの第３の２次元アレイ１７００ｃの第４の対角線は、ＤＡＣの第３の２次元アレイ１７００ｃの第３の対角線に対して非ゼロの角度で延在する。第３の制御線はなおも更に、ＤＡＣの第４の２次元アレイ１７００ｄの第３及び第４の対角線に沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第４の次元アレイ１７００ｄの第３の対角線及び第４の対角線に沿って各ＤＡＣに近接して配置することができ、ここでも、ＤＡＣの第４の２次元アレイの第４の対角線は、ＤＡＣの第４の２次元アレイ１７００ｄの第３の対角線に対して非ゼロの角度で延在する。
【０１９５】
列あたりのＤＡＣＳの数が偶数又は奇数である場合、このアイデアの実装には小さな違いがある。図１８は、任意の多数の線にスケーリングされる編組交差のペア用の繰り返し可能なタイルを示している。
【０１９６】
図１８Ａは、デジタル−アナログコンバータ（ＤＡＣ）の２つのアレイ１８００ａ、１８００ｂ（まとめて及び個別に１８００）、各ＤＡＣ１８０４（ｉ、ｊ）（図を明確にするために図１８Ａでは３つのみコールアウトされており、まとめて及び個別に１８０４）を個別にアドレス指定するように配置された複数の信号線１８０２ａ〜１８０２ｃ（まとめて及び個別に１８０２、明確にするために図１８Ａでは３つのみコールアウトされている）を示している。制御回路は、少なくとも１つの図示された実装による、制御線１８０２のそれぞれの対並びに少なくとも第１の電力線１８０６ａ及び第２の電力線１８０６ｂを介して、ＤＡＣ１８０４のうちの選択されたものに通信可能に結合されて信号を供給させる。
【０１９７】
図示された実装では、ＤＡＣの各アレイ１８００のＤＡＣ１８０４は、複数のそれぞれのサブアレイ１８１０ａ、１８１０ｂ（まとめて及び個別に１８１０、明確にするために図１８Ａでは２つのみコールアウトされている）に配置され、各サブアレイ１８１０は、複数の行（例えば、図面シートにわたって水平に延在する）、及び２つの列（例えば、図面シートを上下に垂直に延在する）を有する。ＤＡＣの各アレイ１８００内のＤＡＣ、及びＤＡＣの各サブアレイ１８１０内のＤＡＣは、少なくとも２つの電力線１８０６ａ、１８０６ｂのうちの１つを介して制御又は選択することができる。少なくとも２つの電力線１８０６のうちの１つは、アレイの複数の隣接しない列の各ＤＡＣを制御又は選択することができる。例えば、サブアレイの列内の各ＤＡＣは、少なくとも２つの電力線１８０６のうちの１つによって制御又は選択され得る。非隣接の列には、それらの間に少なくとも１つの列が挿入される。
【０１９８】
１つのアプローチでは、電力線は、第１のアレイ１８００ａのＤＡＣ１８０４を第２のアレイ１８００ｂのＤＡＣ１８０４とは異なるように制御又は選択するように構成（例えば、レイアウト、配置）されてもよい。例えば、第１のアレイ１８００ａでは、サブアレイ１８１０の第１の列の各ＤＡＣは、第１の電力線１８０６ａによって制御又は選択されてもよく、サブアレイ１８１０の第２の列の各ＤＡＣは、第２の電力線１８０６ｂによって制御又は選択されてもよい。第２のアレイ１８００ｂでは、サブアレイ１８１０の第１の列の各ＤＡＣは、第２の電力線１８０６ｂによって制御又は選択されてもよく、サブアレイ１８１０の第２の列の各ＤＡＣは、第１の電力線１８０６ａによって制御又は選択されてもよい。他の実装形態では、電力線は、第２のアレイ１８００ｂのＤＡＣ１８０４と同様に、第１のアレイ１８００ａのＤＡＣ１８０４を制御又は選択するように構成（例えば、レイアウト、配置）されてもよい。例えば、第１のアレイ１８００ａ及び第２のアレイ１８００ｂでは、サブアレイ１８１０の第１の列の各ＤＡＣは、第１の電力線１８０６ａによって制御されてもよく、サブアレイ１８１０の第２の列の各ＤＡＣは、第２の電力線１８０６ｂによって制御されてもよい。２つの電力線１８０６で示されているが、本出願で説明される技術及び構造は、サブアレイ１８１０内の３つ以上の電力線１８０６及び３つ以上の列と共に使用することができる。
【０１９９】
ＤＡＣのカルテット（すなわち、４つのＤＡＣ）の３×３グリッド又はアレイにおける各アレイのＤＡＣ１８０４の配置は、単なる例示である。例えば、各アレイ１８００のＤＡＣ１８０４は、アレイ１８００内の合計で１４４個のＤＡＣに対して、ＤＡＣ１８０４のカルテットの６×６グリッド又はアレイに配置され得る。ＤＡＣ１８０４のカルテットの６×６アレイでは、各アレイ１８００は、６個のサブアレイ１８１０を含むことができ、各サブアレイ１８１０は、ＤＡＣ１８０４の１２つの行及び２つの列を含むことができる。図１８Ａには２つのアレイ１８００が示されているが、当業者であれば、任意の数のアレイをプロセッサ又はコアに実装し得ることを認識するであろう。例えば、１４４個のＤＡＣの１６個のアレイは、合計で２３０４個のＤＡＣに対して、プロセッサ又はコア内に４ｘ４グリッドに配置され得る。概して、順序付けられたアレイとして示されているが、本出願で説明される技術及び構造の多くは、順序付けされていないアレイ若しくはＤＡＣのセット及び／又は他のデバイスと共に使用することができる。
【０２００】
制御線１８０２ａ〜１８０２ｃ（まとめて及び個別に１８０２、明確にするために図１８Ａでは３つのみコールアウトされている）は、電力線１８０６ａ及び１８０６ｂ（まとめて及び個別に１８０６）と組み合わせて、各アレイ１８００内のＤＡＣ１８０４のそれぞれ１つを一意にアドレス指定する。図示されるように、制御線１８０２は、アレイ１８００内で編組構成に配置される。制御線１８０２の編組構成は、制御線１８０２が互いにより合わされているか、又はパターンに織り込まれている、例えば、反復パターンに織り込まれており、アレイ１８００内の２つ以上のＤＡＣ１８０４を通信可能に結合するように動作可能である。
【０２０１】
アレイの境界において、第１のアレイ１８００ａの制御線は、図１８Ａに示されるように、ストレートスルー配置で第２のアレイ１８００ｂの制御線１８０２と電気的に結合し得る。ストレートスルー配置は、プロセッサ又はコアのエッジ又は境界にないアレイ１８００を接続するのに適し得る。例えば、それぞれが第１のアレイ１８００ａの制御線を第２のアレイ１８００ｂの制御線に電気的に結合する、制御線１８０２ａ〜１８０２ｃを参照されたい。
【０２０２】
或いは、アレイ（第１のアレイ１８００ａ及び第２のアレイ１８００ｂなど）の境界において、第１のアレイ１８００ａの制御線１８０２は、例えば図１８Ｂに示される配置で、編組境界配置で第１のアレイ１８００ａ内で継続するか、又は第１のアレイ１８００ａにフィードバックするように配置されてもよい。編組境界配置（図１８Ｂに示す例など）は、第１のアレイから出ている制御線１８０２を第１のアレイにフィードバックし、出ている制御線１８０２を第１のアレイ１８００ａの別の制御線１８０２に電気的に結合する。編組境界配置は、プロセッサ又はコアのエッジ又は境界など、別のアレイ１８００ｂに電気的に結合されていないアレイ１８００のエッジに適している。電気的に結合された制御線１８０２は、ガルバニック接続又は誘導結合を介して結合され得る。
【０２０３】
複数の制御線１８０２及び電力線１８０６は、所与の数のＤＡＣ１８０４をアドレス指定するために、信号線の総数が相対的に少ない効率的なアドレス指定方式を実現する。図示された例では、ｎ本の制御線１８０２及びＰ本の電力線１８０６は、Ｐ（ｎ−１）２個のＤＡＣ１８０４をアドレス指定することができる。各ＤＡＣは、それぞれの対の制御線１８０２及び１つの電力線１８０６に通信可能に結合され得る。各ＤＡＣは、制御回路を介して供給される信号を介して制御することができ、それぞれのペアの制御線１８０２及び電力線１８０６によって伝搬され得る。制御回路は、一対の制御線１８０２及び少なくとも２つの電力線１８０６のうちの１つを介して、各ＤＡＣ１８０４を一意にアドレス指定することができる。すなわち、ＤＡＣ１８０４を制御する信号線の各トリプレットは、２つの制御線１８０２と１つの電力線１８０６との一意の組み合わせを含む。
【０２０４】
ＤＡＣ１８０４は、複数の２次元アレイ（２つのアレイ１８００ａ及び１８００ｂが図１８Ａに示されている）に配置され、各アレイは、複数のサブアレイ１８１０に配置されたそれぞれの複数のＤＡＣ１８０４を含む。複数の制御線１８０２の各制御線は、それぞれの２次元アレイ（例えば、アレイ１８００ａ及び１８００ｂのうちの１つ）のＤＡＣ１８０４に通信可能に結合される。複数の電力線１８０６の各電力線は、それぞれのサブアレイのＤＡＣの１つの列に通信可能に結合される。すなわち、各電力線１８０６は、それぞれの２次元アレイ１８００のＤＡＣの列の総数の半分に通信可能に結合され、電力が通信可能に結合される列は隣接していない。隣接していない列には、それらの間に少なくとも１つの列が挿入される。各制御線は、２つ以上の２次元アレイ１８００のそれぞれのＤＡＣ１８０４のサブセットに通信可能に結合され得る。
【０２０５】
図１８Ａに示すように、図１８Ａの第１の制御線１８０２ａ及び第２の制御線１８０２ｂは、図１７Ａに示す第１の制御線及び第２の制御線と同様に、少なくとも１つのＤＡＣに動作可能に近接して配置されている。
【０２０６】
図１８Ａ及び図１８Ｂでは、第１の電力線１８０６ａは、ＤＡＣの第１の２次元アレイ１８００ａの少なくとも２つの隣接していない列のＤＡＣに電流を選択的に供給するように結合されている。第１の電力線１８０６ａは、ＤＡＣの第２の２次元アレイ１８００ｂの少なくとも２つの隣接しない列のＤＡＣに、電流を選択的に供給するように更に結合される。
【０２０７】
第２の電力線１８０６ｂは、第１の電力線１８０６ａに結合されていないＤＡＣの第１の２次元アレイ１８００ａの少なくとも２つの隣接していない列のＤＡＣに電流を選択的に供給するように結合されている。第２の電力線１８０６ｂは、第１の電力線１８０６ａに結合されていないＤＡＣの第２の２次元アレイ１８００ｂの少なくとも２つの隣接していない列のＤＡＣに電流を選択的に供給するように更に結合されている。
【０２０８】
各構成要素のインターフェース、例えば誘導性インターフェースが磁束を介して通信可能に結合できる場合、制御線１８０２は、ＤＡＣ１８０４に近接して、又は動作可能に近接して配置され、それによって信号を制御線１８０２からそれぞれのＤＡＣ１８０４に伝送することができる。「近接」及び「動作可能に近接」という用語は、この明細書及び特許請求の範囲にわたって互換的に使用されており、２つの構成要素が通信可能に結合され、制御線が磁束を介してＤＡＣに信号を伝送できるように、制御線がＤＡＣの近くに配置されていることに留意されたい。
【０２０９】
図１８Ｃは、図１８Ａのデジタル−アナログコンバータ（ＤＡＣ）１８００ａ及び１８００ｂ（まとめて及び個別に１８００）の２つのアレイ、及び制御線１８０２ａ〜１８０２ｃ（まとめて及び個別に１８０２であり、明確にするために図１８Ｃでは特にコールアウトされていない）を示し、編組制御線１８０２の方向を表す複数の対角線を示している。このアプローチでは、ｎが制御線１８０２の数でありＰが電力線１８０６の数であるときに、Ｐ（ｎ−１）２個のＤＡＣを有利に制御でき、又は、電力ドメインの数が４で信号線の数が制御線の数と等しい特殊なケースでは、４（Ｎ−１）２個のＤＡＣを制御することができる。
【０２１０】
図１８Ａに示すように、アレイの境界において、第１のアレイ１８００ａの制御線１８０２は、例えば、ストレートスルー構成又は別の適切な構成で、第２のアレイ１８００ａの制御線１８０２と電気的に結合し得る。図１８Ａに示される構成では、図１８Ａに示される第１のアレイ１８００ａ及び第２のアレイ１８００ｂの制御線１８０２は、図１７Ｂに示される第１のアレイ１７００ａ及び第４のアレイ１７００ｄの制御線１７０２と同様に配置されている。図１８Ａ及び１８Ｃを一緒に参照すると、第１の制御線１８０２ａは、第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿って各ＤＡＣに近接して配置されている。第１の制御線１８０２ａはまた、ＤＡＣの第２の２次元アレイ１８００ｂの第１の対角線１８８０ｂに沿ってそれぞれのＤＡＣと通信可能に結合するように、第２の２次元アレイ１８００ｂの第１の対角線１８８０ｂに沿って各ＤＡＣに近接して配置されている。
【０２１１】
対角線に沿ってＤＡＣに近接して配置された制御線は、対角線の方向に蛇行経路をたどる。例えば、第１の対角線１８８０は、第１の２次元アレイ１８００ａの右上、下方、及び左に向けられる。図１８Ｃにおいて円で囲まれているＤＡＣ１８０４（２，４）、１８０４（１，４）、１８０４（１，５）（まとめて及び個別に１８０４、明確にするため図１８Ｃでは３つのみコールアウトされている）は、第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿って配置されており、第１の制御線１８０２ａは、円で囲まれたＤＡＣのそれぞれに近接して配置されている。任意の制御線１８０２がたどる蛇行経路は、制御線を複数のＤＡＣ１８０４の近くで又は近接させて、例えば誘導性インターフェースを介して制御線を近接するＤＡＣのそれぞれに通信可能に結合する、曲がりくねった、又はジグザグの波状経路であり得る。各編組制御線１８０２の蛇行経路は、それぞれの対角線の一般的な方向をたどる。
【０２１２】
ＤＡＣの第１の２次元アレイ１８００ａのＤＡＣが複数の行及び列に配列される場合、ＤＡＣの第１の２次元アレイ１８００ａの第１の対角線１８８０ａは、例えば、ＤＡＣの第１の２次元アレイ１８００ａの全ての行及び全ての列にわたって延在してもよい。ＤＡＣの第２の２次元アレイ１８００ｂのＤＡＣが複数の行及び列に配列される場合、ＤＡＣの第２の２次元アレイ１８００ｂの第１の対角線１８８０ｂは、例えば、ＤＡＣの第２の２次元アレイ１８００ｂの全ての行及び全ての列にわたって延在してもよい。いくつかの実装形態では、第２の２次元アレイ１８００ｂの第１の対角線１８８０ｂは、第１の２次元アレイ１８００ａの第１の対角線１８８０ａに垂直である。いくつかの実装形態では、第１及び第２の２次元アレイの第１の対角線のうちの少なくとも１つは、それぞれの２次元アレイ１８００の行及び列のサブセットにわたって延在する。
【０２１３】
図１８Ａに示される構成では、第１の制御線１８０２ａは、ＤＡＣの第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿って蛇行経路をたどることができる。第１の制御線１８０２ａはまた、ＤＡＣの第２の２次元アレイ１８００ｂの第１の対角線１８８０ｂに沿って蛇行経路をたどることができる。
【０２１４】
第２の制御線１８０２ｂは、ＤＡＣの第１の２次元アレイ１８００ａの第３の対角線１８８４ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第３の対角線１８８４ａに沿って各ＤＡＣに近接して配置されている。第２の制御線は１８０２ｂまた、ＤＡＣの第２の２次元アレイ１８００ｂの第２の対角線１８８２ｂに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイ１８００ｂの第２の対角線１８８２ｂに沿って各ＤＡＣに近接して配置されている。
【０２１５】
第３の制御線１８０２ｃは、ＤＡＣの第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿って各ＤＡＣに近接して配置されている。第３の制御線１８０２ｃはまた、ＤＡＣの第２の２次元アレイ１８００ｂの第３の対角線１８８４ｂに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第２の２次元アレイ１８００ｂの第３の対角線１８８４ｂに沿って各ＤＡＣに近接して配置されている。
【０２１６】
第１の２次元アレイ１８００ａの第２の対角線１８８２ａ、第３の対角線１８８４ａ、及び第４の対角線１８８６ａは、例えば、第１のアレイの全ての行及び全ての列にわたって延在してもよい。或いは、第１の２次元アレイ１８００ａの第２の対角線１８８２ａ、第３の対角線１８８４ａ、及び第４の対角線１８８６ａは、第１のアレイの行のサブセット及び／又は列のサブセットにわたって延在してもよい。同様に、第２の２次元アレイ１８００ｂの第２の対角線１８８２ｂ及び第３の対角線１８８４ｂは、例えば、第２のアレイ１８００ｂの全ての行及び全ての列にわたって延在してもよい。或いは、第２の２次元アレイ１８００ｂの第２の対角線１８８２ｂ及び第３の対角線１８８４ｂは、第２のアレイ１８００ｂの行のサブセット及び／又は列のサブセットにわたって延在してもよい。
【０２１７】
図１８Ｂに示すように、アレイの境界において、第１のアレイ１８００ａの制御線１８０２は、編組境界構成で第１のアレイ１８００ａ内で連続するように配置されてもよい。編組境界アプローチでは、図１８Ｂに示される第１のアレイ１８００ａ及び第２のアレイ１８００ｂの制御線１８０２は、図１７Ｂに示される第１のアレイ１７００ａ及び第２のアレイ１７００ｂの制御線１７０２と同様に配置されている。図１８Ｂ及び１８Ｃを一緒に参照すると、第１の制御線１８０２ａは、第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿って各ＤＡＣに近接して配置されている。第１の制御線１８０２ａはまた、ＤＡＣの第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿って各ＤＡＣに近接して配置されている。各構成要素のインターフェース、例えば誘導性インターフェースが磁束を介して通信可能に結合でき、それによって信号を制御線からそれぞれのＤＡＣに伝送できる場合、制御線はＤＡＣに近接している。
【０２１８】
図１８Ｂに示される編組境界アプローチでは、第１の制御線１８０２ａは、ＤＡＣの第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿って蛇行経路をたどることができる。第１の制御線１８０２ａはまた、ＤＡＣの第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿って蛇行経路をたどることができる。第２の制御線１８０２ｂは、ＤＡＣの第１の２次元アレイ１８００ａの第３の対角線１８８４ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第３の対角線１８８４ａに沿って各ＤＡＣに近接して配置されている。第２の制御線１８０２ｂはまた、ＤＡＣの第１の２次元アレイ１８００ａの第４の対角線１８８６ａに沿ってそれぞれのＤＡＣＳと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第４の対角線１８８６ａに沿って各ＤＡＣに近接して配置されている。第３の制御線１８０２ｃは、ＤＡＣの第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿ってそれぞれのＤＡＣと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第２の対角線１８８２ａに沿って各ＤＡＣに近接して配置されている。第３の制御線１８０２ｃはまた、ＤＡＣの第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿ってそれぞれのＤＡＣＳと通信可能に結合するように、ＤＡＣの第１の２次元アレイ１８００ａの第１の対角線１８８０ａに沿って各ＤＡＣに近接して配置されている。
【０２１９】
図１８Ａに示される構成又は図１８Ｂに示される構成のいずれかにおいて、追加の制御線１８０２は、第１又は第２の２次元アレイ１８００ａ、１８００ｂのそれぞれの対角線に沿って蛇行経路をたどることができる。図示された実装における制御線１８０２の編組は、図１７Ａ及び図１７Ｂに示される制御線の編組と同様である。例えば、図１８Ａの第１の制御線１８０２ａ及び第３の制御線１８０２ｃは、図１７Ａ及び図１７Ｂの第１の２次元アレイにおける第１の制御線及び第２の制御線と同様のパターンで織り込まれる。同様に、図１８Ａの第２の制御線１８０２ｂは、図１７Ａ及び図１７Ｂの第２の２次元アレイの第２の制御線と同様のパターンで、２つの制御線（図１８Ａではコールアウトされていない）と織り込まれる。図１８Ａ、図１８Ｂ、及び図１８Ｃの電力線１８０６は、各電力線１８０６がＤＡＣのアレイではなくＤＡＣのそれぞれの列に電流を選択的に供給するように結合されるという点で、図１７Ａ及び図１７Ｂの電力線とは異なる。図１８Ａ及び１８Ｂに示される構成では、（図面シートに対して）左右の側面境界において電気的に結合されていないものとして示されている制御線１８０２は、図１８Ａのストレートスルー配置によって追加のアレイに電気的に結合することができ、又は図１８Ｂの編組境界配置によってそれぞれのアレイに連続又はフィードバックするように配置することができる。
【０２２０】
図１９は、より大きなサイズのアレイを形成するように繰り返し可能にタイル及びスケーリングができる編組交差のペアのアレイを示している。
【０２２１】
図１９は、少なくとも１つの例示された実装による、ＤＡＣ１９００のアレイ、及び３つの制御線１９０２ａ、１９０２ｂ、１９０２ｃを示している。ＤＡＣのアレイ１９００、３つの制御線１９０２ａ、１９０２ｂ、１９０２ｃ（まとめて１９０２）は、図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、及び図１８Ｃの対応する構造と、類似又は全く同一でさえあり得る。図１９は、アレイ１９００の各ＤＡＣを個別にアドレス指定するための制御線１９０２の物理的配置をより良く示している。
【０２２２】
アレイ１９００は、第１のＤＡＣ１９０４ａ、ａ、第２のＤＡＣ１９０４ａ、ｂ、第３のＤＡＣ１９０４ｂ、ｂ、及び第４のＤＡＣ１９０４ｂ、ａを含む。各ＤＡＣには、材料のループ、材料のループを中断する１対のジョセフソン接合、及び１対のインターフェース（例えば、誘導性インターフェース）が含まれる。
【０２２３】
第１の制御線１９０２ａは、アレイ１９００の第１のＤＡＣ１９０４ａ、ａ、第４のＤＡＣ１９０４ｂ、ａ、第３のＤＡＣ１９０４ｂ、ｂ、及び第２のＤＡＣ１９０４ａ、ｂに動作可能に近接して通過する。第１の制御線１９０２ａは、第１、第４、第３、及び第２のＤＡＣ、１９０４ａ、ａ、１９０４ｂ、ａ、１９０４ｂ、ｂ、１９０４ａ、ｂの相補的インターフェースに動作可能に近接するインターフェース（例えば、誘導性インターフェース）を含み、それらの間に信号（例えば、磁束）を提供する。
【０２２４】
第２の制御線１９０２ｂは、アレイ１９００の第４のＤＡＣ１９０４ｂ、ａ、及び第１のＤＡＣ１９０４ａ、ａに動作可能に近接して通過する。第２の制御線１９０２ｂは、第４及び第１のＤＡＣ１９０４ｂ、ａ、１９０４ａ、ａの相補的インターフェースに動作可能に近接するインターフェース（例えば、誘導性インターフェース）を含み、それらの間に信号（例えば、磁束）を提供する。
【０２２５】
第３の制御線１９０２ｃは、アレイ１９００の第３のＤＡＣ１９０４ｂ、ｂ、及び第２のＤＡＣ１９０４ａ、ｂに動作可能に近接して通過する。第３の制御線１９０２ｃは、第３及び第２のＤＡＣ１９０４ｂ、ｂ、１９０４ａ、ｂの相補的インターフェースに動作可能に近接するインターフェース（例えば、誘導性インターフェース）を含んで、それらの間に信号（例えば、磁束）を提供する。
【０２２６】
図１９のアレイ１９００は基本的なユニットタイルであり、ＤＡＣのカルテットであるアレイの最も単純な実装例を示している。アレイ１９００は、２つの行と２つの列に配置された複数のＤＡＣを含むカルテットを形成する。アレイ１９００の第１の列は、第１のＤＡＣ１９０４ａ、ａ、及び第４のＤＡＣ１９０４ｂ、ａを含み得る。アレイ１９００の第２の列は、第２のＤＡＣ１９０４ａ、ｂ、及び第３のＤＡＣ１９０４ｂ、ｂを含み得る。アレイ１９００の各ＤＡＣ１９０４は、１つの電力線（図示せず）と２つの制御線１９０２との一意の組み合わせを介して制御されてもよい。複数の電力線（図示せず）うちの少なくとも１つを結合して、アレイ１９００の第１の列及び第２の列の各ＤＡＣに電流を選択的に供給することができる。アレイ１９００の各ＤＡＣ１９０４と通信可能に結合する２つの制御線１９０２は、第１の１９０２ａ、第２の１９０２ｂ、又は第３の制御線１９０２ｃのグループから選択され得る。図示された実装では、第１の制御線１９０２ａは、第１の列及び第２の列のそれぞれのＤＡＣに通信可能に結合するように、第１の列及び第２の列の各ＤＡＣ１９０４に動作可能に近接して配置されている。例えば、第１の制御線１９０２ａは、第１のＤＡＣ１９０４ａ、ａ、第４のＤＡＣ１９０４ｂ、ａ、第３のＤＡＣ１９０４ｂ、ｂ、及び第２のＤＡＣ１９０４ａ、ｂに動作可能に近接して配置されている。第２の制御線１９０２ｂは、第１の列のそれぞれのＤＡＣと通信可能に結合するように、第１の列の各ＤＡＣ、例えば、第１のＤＡＣ１９０４ａ、ａ、及び第４のＤＡＣ１９０４ｂ、ａに動作可能に近接して配置されている。第３の制御線１９０２ｃは、第２の列のそれぞれのＤＡＣと通信可能に結合するように、第２の列の各ＤＡＣ、例えば、第１のＤＡＣ１９０４ａ、ｂ、及び第４のＤＡＣ１９０４ｂ、ａに動作可能に近接して配置されている。
【０２２７】
他の実装では、図１９に示す基本ユニットタイルの第１の列及び第２の列、又は最も単純な実装形態を、繰り返しパターンで個別に並べて、追加の列及び追加の電力線を含めることができる。アレイの第１の列のような（すなわち、図１９の第１のＤＡＣ１９０４ａ、ａ、及び第４のＤＡＣ１９０４ｂ、ａに類似した、又はそれに類似した配置で配置されたＤＡＣを含む）ＤＡＣの第１の追加の列は、第２の列と、アレイの第１の列のような列のサブセットとの間に挿入される。アレイの第２の列のような（すなわち、図１９の第２のＤＡＣ１９０４ａ、ｂ、及び第３のＤＡＣ１９０４ｂ、ｂに類似した、又はそれに類似した配置で配置されたＤＡＣを含む）ＤＡＣの第２の追加の列は、アレイの第２の列のような列のサブセットに隣接している。追加の電力線は、第１の追加の列及び第２の追加の列の各ＤＡＣに、電流を選択的に供給するように結合されている。図示された実装では、任意の数（整数）の第１の追加の列、第２の追加の列、及び対応する数の追加の電力線を含むように拡張することができる。第１の制御線は、アレイの各列のそれぞれのＤＡＣと通信可能に結合するように、アレイの各列の各ＤＡＣに動作可能に近接して配置されている。第２の制御線は、アレイの第１の列及び第１の追加の列のような列のサブセットのそれぞれのＤＡＣと通信可能に結合するように、アレイの第１の列及び第１の追加の列のような列のサブセットの各ＤＡＣに動作可能に近接して配置されている。第３の制御線は、アレイの第２の列及び第２の追加の列のような列のサブセットのそれぞれのＤＡＣと通信可能に結合するように、アレイの第２の列及び第２の追加の列のような列のサブセットの各ＤＡＣに動作可能に近接して配置されている。
【０２２８】
図１９のアレイの第１の列及び第２の列をタイリングする１つの例示的な実装は、ＤＡＣの第３の列及び第４の列を含む。ＤＡＣの第３の列は、第１の列と同様である。ＤＡＣの第３の列は、アレイの第１の列の第１のＤＡＣ１９０４ａ、ａ及び第４のＤＡＣ１９０４ｂ、ａと同様であるＤＡＣを含み得る。アレイはまた、第２の列のようなＤＡＣの第４の列を含み得る。ＤＡＣの第４の列は、アレイの第２の列の第２のＤＡＣ１９０４ａ、ｂ及び第３のＤＡＣ１９０４ｂ、ｂと同様のＤＡＣを含み得る。第３の列は、第１の列と第２の列との間に挿入される。第４の列は第２の列に隣接している。第１、第２、第３、第４の列の順序は、アレイの左側から右側に順序通りでないことに留意されたい。アレイの左側から開始して右側に進む列の順序は、第１の列、第３の列、第２の列、第４の列である。第１の電力線は、アレイの第１及び第２の列の各ＤＡＣに電流を選択的に供給するように結合することができ、第２の列は、第３及び第４の列の間に挿入される。第２の電力線は、アレイの第３及び第４の列の各ＤＡＣに電流を選択的に供給するように結合することができ、第３の列は、第１及び第２の列の間に挿入される。このように、各電力線は、アレイの交互の列の各ＤＡＣに電流を選択的に供給するように結合することができる。第１の制御線は、アレイの第１、第２、第３、及び第４の列のそれぞれのＤＡＣと通信可能に結合するように、アレイの第１、第２、第３、及び第４の列の各ＤＡＣに動作可能に近接して配置されている。第２の制御線は、アレイの第１の列及び第３の列のそれぞれのＤＡＣと通信可能に結合するように、アレイの第１の列及び第３の列の各ＤＡＣに動作可能に近接して配置されている。第３の制御線は、アレイの第２の列及び第４の列のそれぞれのＤＡＣと通信可能に結合するように、アレイの第２の列及び第４の列の各ＤＡＣに動作可能に近接して配置されている。
【０２２９】
図２０に示される例示的な実装では、アレイ２０００は、図１９の第１の列２００６ａ及び第２の列２００６ｂをタイリングすることから形成されるＤＡＣ２００４の６つの列２００６ａ〜２００６ｆを含む。６つの列の順序は、（図面シートに対して）アレイ２０００の左側から右側に順序通りではないことに留意されたい。アレイ２０００の左側から開始して右側に進む列の順序は、第１、第３、第５、第２、第４、第６の列、２００６ａ、２００６ｃ、２０００ｅ、２００６ｂ、２００６ｄ、２００６ｆである。第５の列２００６ｅ及び第３の列２００６ｃは、アレイ２０００の第１の列２００６ａと同様であり、図１９の第１のＤＡＣ１９０４ａ、ａ、及び第４のＤＡＣ１９０４ｂ、ａと同様のＤＡＣを含み得る。第５の列２００６ｅは、アレイ２０００の第３の列２００６ｃと第２の列２００６ｂとの間に挿入される。第１、第３、及び第５の列は、アレイ２０００の第１の列２００６ａのような列のサブセットを形成する。第６の列２００６ｆ及び第４の列２００６ｄは、アレイ２０００の第２の列２００６ｂと同様であり、図１９の第２のＤＡＣ１９０４ａ、ｂ、及び第３のＤＡＣ１９０４ｂ、ｂと同様のＤＡＣを含み得る。第６の列２００６ｆは、第４の列２００６ｄに隣接している。第２、第４、及び第６の列は、アレイ２０００の第２の列２００６ｂのような列のサブセットを形成する。図２１の実装では、アレイ２０００は、第１、第２、及び第３の電力線（図示せず）を含み得る。第１の電力線は、第１の列２００６ａ及び第２の列２００６ｂの各ＤＡＣに、電流を選択的に供給するように結合される。第２の電力線は、第３の列２００６ｃ及び第４の列２００６ｄの各ＤＡＣに、電流を選択的に供給するように結合される。第３の電力線は、第５の列２００６ｅ及び第６の列２００６ｆの各ＤＡＣに、電流を選択的に供給するように結合される。このように、各電力線は、第１の列２００６ａのような列のサブセットの１つの列、及び第２の列２００６ｂのような列のサブセットの別の列に電流を供給する。
【０２３０】
第１の制御線２００２ａは、アレイ２０００の第１、第２、第３、第４、第５、及び第６の列２００６ａ〜２００６ｆのそれぞれのＤＡＣと通信可能に結合するように、アレイ２０００の第１、第２、第３、第４、第５、及び第６の列２００６ａ〜２００６ｆの各ＤＡＣに動作可能に近接して配置される。第２の制御線２００２ｂは、アレイの第１、第３、及び第５の列、２００６ａ、２００６ｃ、２００６ｅのそれぞれのＤＡＣと通信可能に結合するように、アレイの第１、第３、及び第５の列、２００６ａ、２００６ｃ、２００６ｅの各ＤＡＣに動作可能に近接して配置されている。第３の制御線２００２ｃは、アレイの第２、第４、及び第６の列、２００６ｂ、２００６ｄ、２００６ｆのそれぞれのＤＡＣと通信可能に結合するように、アレイの第２、第４、及び第６の列、２００６ｂ、２００６ｄ、２００６ｆの各ＤＡＣに動作可能に近接して配置されている。
【０２３１】
図２１は、図２０のアレイと同様に、デジタル−アナログコンバータ（ＤＡＣ）２１００ａ、２１００ｂ、２１００ｃの６つのアレイ（明確にするために図２１では３つのみコールアウトされており、まとめて及び個別に２１００）を示す。図２１はまた、ＤＡＣ２１０４ｉ、ｊ（ここで、ｉは１〜ｎの整数であり、ｊは１〜ｎの整数であり、明確にするために図２１では３つのみコールアウトされており、まとめて２１０４）のそれぞれにアドレス指定するように配置された複数の制御線２１０２ａ〜２１０２ｃ（明確にするために図２１では３つのみコールアウトされており、まとめて２１０２）を示す。制御回路は、少なくとも１つの例示された実装による、制御線２１０２のそれぞれのペア及び少なくとも３つの電力線２１０６ａ〜２１０６ｃ（まとめて２１０６）を介して、ＤＡＣ２１０４のうちの選択されたものに通信可能に結合されて信号を供給させる。
【０２３２】
図示された実装では、ＤＡＣ２１０４の各アレイ２１００内のＤＡＣ２１０４は、図２０のアレイのように、６つの列に配置される。各アレイ２１００の場合、６つの列の順序は、（図面シートに対して）アレイの左側から右側に順序通りではないことに留意されたい。各アレイの左側から開始して右側に進む列の順序は、第１、第３、第５、第２、第４、及び第６の列である。各アレイは、図１９の第１のＤＡＣ１９０４ａ、ａ、及び第４のＤＡＣ１９０４ｂ、ａと同様のＤＡＣ２１０４を含む図１９の第１の列と同様の列のサブセットを含む。第１の列と同様の列のサブセットには、第１、第３、第５の列が含まれる（すなわち、第３の列が挿入され、第１及び第５の列に隣接している）。各アレイはまた、図１９の第２のＤＡＣ１９０４ａ、ｂ、及び第３のＤＡＣ１９０４ｂ、ｂと同様のＤＡＣ２１０４を含む図１９の第２の列と同様の列のサブセットを含む。第２の列のような列のサブセットには、第２、第４、及び第６の列が含まれる（すなわち、第４の列が挿入され、第２と第６の列に隣接している）。ＤＡＣの各アレイ２１００は、３つの電力線２１０６によって制御又は選択される。各電力線は、各アレイ２１００内のそれぞれの列のペアに電流を選択的に供給する。例えば、第１の電力線２１０６ａは、各アレイ２１００の第１及び第２の列に電流を選択的に供給し、第２の電力線２１０６ｂは、各アレイ２１００の第３及び第４の列に電流を選択的に供給し、第３の電力線２１０６ｃは、各アレイ２１００の第５及び第６の列に電流を選択的に供給する。
【０２３３】
制御線２１０２は、電力線と組み合わせて使用されて、各アレイ２１００の各ＤＡＣを一意にアドレス指定する。図示されるように、これらの制御線は、それぞれのペアの制御線２１０２及び電力線２１０６によって伝搬される信号を介して各ＤＡＣが制御される効率的なアドレス指定方式を実現するために、それぞれのアレイのそれぞれにわたって織り込まれる。例えば、ｎ本の制御線２１０２及びＰ本の電力線２１０６は、約ｎ（ｎ−１）Ｐ個のＤＡＣ２１０４をアドレス指定することができる。図示された実装における各アレイは、２Ｐ個のＤＡＣを含み得るが、アレイにおける行の数がより多くなり得るため、アレイは、例えば３Ｐ個又は４Ｐ個のＤＡＣを含み得る。
【０２３４】
図２１に示すように、ＤＡＣは６個のアレイ２１００に配置され、各アレイは、それぞれの複数のＤＡＣ２１０４、複数の制御線２１０２、及び複数の電力線２１０６を含む。第１のアレイ２１００ａは、第１のアレイ２１００ａの各列のそれぞれのＤＡＣと通信可能に結合するように、第１のアレイ２１００ａの各列の各ＤＡＣに動作可能に近接して配置されている第１の制御線２１０２ａを含み得る。第１のアレイ１２００ａは、第１、第３、及び第５の列の各ＤＡＣに動作可能に近接して配置されている第２の制御線２１０２ｂを含み得る。第１のアレイ２１００ａはまた、第２、第４、及び第６の列の各ＤＡＣに動作可能に近接して配置されている第３の制御線２１０２ｃを含み得る。
【０２３５】
１つの実装では、第２の制御線２１０２ｂは、第２のアレイ２１００ｂの第２、第４、及び第６の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイ２１００ｂの第２、第４、及び第６の列の各ＤＡＣに動作可能に近接して更に配置されている。第１のアレイ２１００ａの第１の制御線２１０２ａと同様の第４の制御線（コールアウトされていない）は、第２のアレイ２１００ｂの各列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイ２１００ｂの各列の各ＤＡＣに動作可能に近接して配置されている。第４の制御線は、第１のアレイ２１００ａのような第３のアレイの第１の制御線２１０２ａに電気的に結合されてもよい。第１のアレイ２１００ａの第２の制御線２１０２ｂと同様の第５の制御線（コールアウトされていない）は、第２のアレイ２１００ｂの第１、第３、及び第５の列のそれぞれのＤＡＣと通信可能に結合するように、第２のアレイ２１００ｂの第１、第３、及び第５の列の各ＤＡＣに動作可能に近接して配置されている。第５の制御線は、第１のアレイ２１００ａのような第３のアレイの第３の制御線に電気的に結合されてもよい。
【０２３６】
別の実装では、第１の制御線２１０２ａは、第３のアレイ２１００ｃの各列のそれぞれのＤＡＣと通信可能に結合するように、第３のアレイ２１００ｃの各列の各ＤＡＣに動作可能に近接して更に配置されている。第１のアレイ２１００ａの第２の制御線と同様の第４の制御線（コールアウトされていない）は、第３のアレイ２１００ｃの第１、第３、及び第５の列のそれぞれのＤＡＣと通信可能に結合するように、第３のアレイ２１００ｃの第１、第３、及び第５の列の各ＤＡＣに動作可能に近接して配置されている。第４の制御線は、第１のアレイ２１００ａのような第４のアレイの第３の制御線に電気的に結合されてもよい。第１のアレイ２１００ａの第３の制御線と同様の第５の制御線（コールアウトされていない）は、第３のアレイ２１００ｃの第２、第４、及び第６の列のそれぞれのＤＡＣと通信可能に結合するように、第３のアレイ２１００ｃの第２、第４、及び第６の列の各ＤＡＣに動作可能に近接して配置されている。第５の制御線は、第１のアレイ２１００ａのような第４のアレイの第２の制御線に電気的に結合されてもよい。
【０２３７】
この明細書及び添付の特許請求の範囲を通して、「２次元アレイ」及び「アレイ」が参照されているが、これらは互換的に使用される２つの用語である。一般に、上記の実装におけるアレイは２次元であり、関連する構成要素（例えば、制御線、ＤＡＣ、ジョセフソン接合）は超伝導集積回路製造プロセスで容易に製造できることが好ましい。いくつかの実装は概略図であるため、アレイで表される線構成は、プロセッサ又はコア上に実装された実際のレイアウトと外観が異なる場合がある。上記の実装では、概して、順序付けられたアレイとして示されているが、本明細書で説明される技術及び構造の多くは、順序付けされていないアレイ若しくはＤＡＣのセット及び／又は他のデバイスと共に使用することができる。
【０２３８】
上述の方法、プロセス、又は技術は、１つ以上の非一時的プロセッサ可読媒体に記憶された一連のプロセッサ可読命令によって実装することができる。上述の方法、プロセス、又は技術方法のいくつかの例は、断熱量子コンピュータ若しくは量子アニーラなどの専用デバイスによって部分的に実行され、そうでなければ、断熱量子コンピュータ若しくは量子アニーラ、例えば少なくとも１つのデジタルプロセッサを含むコンピュータの動作を制御する。上述の方法、プロセス、又は技術は、様々な行為を含み得るが、当業者であれば、代替的な例において、特定の行為が省略され得、及び／又は追加的な行為が追加され得ることを理解するであろう。当業者であれば、例示された行為の順序が例示的な目的のためだけに示されており、代替的な例において変更され得ることを理解するであろう。上述の方法、プロセス、又は技術の例示的な行為又は動作のいくつかは、反復的に実行される。上述の方法、プロセス、又は技術のいくつかの行為は、各反復の間、複数の反復後、又は全ての反復の終了時に実行され得る。
【０２３９】
要約に記載されているものを含む、例示された実装の上記の説明は、網羅的であること、又は実装を開示された正確な形態に限定することを意図していない。本明細書では例示の目的で特定の実装及び例を説明しているが、当業者には認識されるように、本開示の趣旨及び範囲から逸脱することなく、様々な同等の変更を行うことができる。本明細書で提供される様々な実装の教示は、量子計算の他の方法に適用することができ、必ずしも、一般的に上述された量子計算の例示的な方法ではない。
【０２４０】
上述した様々な実装を組み合わせて、更なる実装を提供することができる。この明細書において参照され、及び／又は出願データシートにリストされ、並びにD-Wave Systems Incに一般に割り当てられている、全ての米国特許出願公開、米国特許出願、外国特許、及び外国特許出願は、参照によりその全体が本書に組み込まれており、そこには、国際特許出願第ＰＣＴ／ＵＳ２０１７／０３０８５７号、米国特許出願第６２／４０５，０２７号、米国特許出願第６２／３３１，２８７号、及び米国特許出願第１５／７２６，２３９号を含むが、これらに限定はされない。
【０２４１】
上記の詳細な説明に照らして、これら及び他の変更を実装に行うことができる。一般に、以下のクレームにおいて、使用される用語は、クレームを明細書及びクレームで開示された特定の実装に限定するように解釈されるべきではなく、全ての可能な実装をそのようなクレームの権利対象となる同等の全範囲を含むものと解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されない。
【図１】
2020537395.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
2020537395.tif 000016
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【誤訳訂正書】
【提出日】令和2年6月5日(2020.6.5)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】０００４
【訂正方法】変更
【訂正の内容】
【０００４】
標準的な表記法では、量子ビットの基底状態は、｜０〉及び｜１〉状態と呼ばれる。量子計算中、量子ビットの状態は、一般的に、基底状態の重ね合わせであり、したがって量子ビットは、｜０〉基底状態を占有する非ゼロ確率、及び｜１〉基底状態を占有する同時の非ゼロ確率を有する。数学的に、基底状態の重ね合わせは、｜Ψ〉で示される量子ビットの全体的状態が、ａ及びｂがそれぞれ確率｜ａ｜２及び｜ｂ｜２に対応する係数である形式｜Ψ〉＝ａ｜０〉＋ｂ｜１〉を有することを意味する。係数ａ及びｂはそれぞれ、実数部及び虚数部を有し、量子ビットの位相を特徴付けることができる。量子ビットの量子的性質は、主として、基底状態のコヒーレントな重ね合わせで存在する能力、及び量子ビットの状態が位相を有する能力に由来する。量子ビットがデコヒーレンスのソースから十分に分離されている場合、量子ビットは、基底状態のコヒーレントな重ね合わせとして存在するこの能力を保持することになる。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００５
【訂正方法】変更
【訂正の内容】
【０００５】
量子ビットを使用して計算を完了するために、量子ビットの状態が測定される（すなわち、読み出される）。典型的に、量子ビットの測定が実行されると、量子ビットの量子的性質が一時的に失われ、基底状態の重ね合わせが｜０〉基底状態又は｜１〉基底状態のうちのいずれかに崩壊し、それによって従来のビットとのその類似性を取り戻す。崩壊した後の量子ビットの実際の状態は、読み出し動作の直前の確率｜ａ｜２及び｜ｂ｜２に依存する。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】０００６
【訂正方法】変更
【訂正の内容】
【０００６】
量子ビットを使用して計算を完了するために、量子ビットの状態が測定される（すなわち、読み出される）。典型的に、量子ビットの測定が実行されると、量子ビットの量子的性質が一時的に失われ、基底状態の重ね合わせが｜０〉基底状態又は｜１〉基底状態のうちのいずれかに崩壊し、それによって従来のビットとのその類似性を取り戻す。崩壊した後の量子ビットの実際の状態は、読み出し動作の直前の確率｜ａ｜２及び｜ｂ｜２に依存する。
【国際調査報告】
2020537395.tif 000036
2020537395.tif 000037