(57)【要約】  本発明は、クロック信号（１０１）およびデジタルデータ信号（１０２）からデジタル値を形成する方法に関しており、ここで、クロック信号（１０１）は、クロック信号デジタル値シーケンスを得るためにサンプリングされ、ここで、デジタルデータ信号（１０２）は、データ信号デジタル値シーケンスを得るためにサンプリングされ、ここで、クロック信号デジタル値シーケンスからサンプリング時点が求められ、該サンプリング時点においてデータ信号デジタル値シーケンスからデータ信号デジタル値が抽出され、ここで、データ信号デジタル値からデジタル値が形成される。
2020517152.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号（１０１）およびデジタルデータ信号（１０２）からデジタル値（Ｄ）を形成する方法であって、
前記クロック信号（１０１）は、クロック信号デジタル値シーケンスを得るためにサンプリングされ、
前記デジタルデータ信号（１０２）は、データ信号デジタル値シーケンスを得るためにサンプリングされ、
前記クロック信号デジタル値シーケンスからサンプリング時点が求められ、前記サンプリング時点で前記データ信号デジタル値シーケンスからデータ信号デジタル値が抽出され、
前記データ信号デジタル値からデジタル値（Ｄ）が形成される、
方法。
【請求項２】
前記サンプリング時点は、前記クロック信号デジタル値シーケンスの値変化から決定される、
請求項１記載の方法。
【請求項３】
前記クロック信号デジタル値シーケンスは、二進値シーケンスである、
請求項１または２記載の方法。
【請求項４】
前記クロック信号（１０１）は、オーバーサンプリングされる、
請求項１から３までのいずれか１項記載の方法。
【請求項５】
前記デジタルデータ信号（１０２）は、前記データ信号デジタル値シーケンスを得るために、オーバーサンプリングされるか、または、前記サンプリング時点でのみサンプリングされる、
請求項１から４までのいずれか１項記載の方法。
【請求項６】
前記データ信号デジタル値シーケンスは、二進値シーケンスである、
請求項１から５までのいずれか１項記載の方法。
【請求項７】
前記データ信号デジタル値が前記デジタル値のビットを形成することによって、前記データ信号デジタル値からデジタル値が形成される、
請求項６記載の方法。
【請求項８】
フレーム信号デジタル値シーケンスを得るために、フレーム信号（１０３）がサンプリングされ、前記デジタル値（Ｄ）は、前記フレーム信号デジタル値シーケンスを付加的に使用して形成される、
請求項１から７までのいずれか１項記載の方法。
【請求項９】
前記クロック信号（１０１）および前記デジタルデータ信号（１０２）は、シリアル出力側を備えたアナログデジタル変換器（２００）から出力される、
請求項１から８までのいずれか１項記載の方法。
【請求項１０】
請求項１から９までのいずれか１項記載の方法を実施するように構成されている、
計算ユニット（３００）。
【請求項１１】
集積回路、特にＦＰＧＡとして構成されている、
請求項１０記載の計算ユニット（３００）。
【請求項１２】
請求項１０または１１記載の計算ユニット（３００）を備えた顕微鏡。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号およびデジタルデータ信号からデジタル値を形成する方法ならびにその実施のための計算ユニットに関する。
【背景技術】
【０００２】
例えば共焦点顕微鏡検査などの顕微鏡検査では、多数のセンサが使用され、それらのアナログ出力信号は、後続処理のためにデジタル化されなければならない。これに対しては、拡張されたアナログデジタル変換器（ＡＤＵもしくはＡＤＣ）またはアナログデジタルコンバータが使用でき、これらは、例えば完成したモジュールとして得られる。特に、配線を簡単に構成するために、シリアル出力側を備えたアナログデジタル変換器が頻繁に使用され、これらの変換器では複数のデジタル値が、少ない数の線路（例えばビットクロック、データ、フレーム）を用いてビットストリームとして出力される。ビットストリームの後続処理は、従来の集積回路（ＩＣ）もしくはＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で行うことができ、ここではこの目的のための方法がさらに公知であり、例えばザイリンクス社のＶｉｒｔｅｘもしくはＫｉｎｔｅｘ−ＦＰＧＡなどのような通常のモジュールに既に準備されている。
【０００３】
しかしながら、異なるＡＤＣの多数のビットストリームの同時評価の場合、特に多数のフォトセンサを用いた共焦点顕微鏡検査で直面し得るような特にタイミングに関する問題が生じる可能性がある。一方では、公知の評価方法では、特に、クロック信号（ビットクロック）とデータ信号（データ）とを再度同期させる必要がある。なぜなら信号処理によって最初に位相シフトが生じるからである（例えばザイリンクス社のアプリケーションノート：Ｖｉｒｔｅｘ−４およびＶｉｒｔｅｘ−５  ＦＰＧＡ，ＸＡＰＰ８６６（ｖ３．０）２００８年４月７日、「Ｂｉｔ−Ｃｌｏｃｋ  Ａｌｉｇｎｍｅｎｔ」参照）。他方では、この問題は、モジュールから異なる距離にある複数のＡＤＣが関与している場合に悪化する。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明によれば、独立特許請求項の特徴を有する、クロック信号およびデジタルデータ信号からデジタル値を形成する方法ならびにその実施のための計算ユニットが提案される。好適な実施形態は、従属請求項ならびに以下の説明の対象である。
【０００５】
本発明は、評価モジュール（ＩＣもしくはＦＰＧＡ）におけるデジタル値形成を、冒頭に述べた問題を含んでいる従来の方法を用いて実施するのではなく、（「単純な」）信号サンプリングを使用するという考察に基づいている。この信号サンプリングも上記のモジュールにおいて準備されており、さらにＧＨｚ領域の非常に高いサンプリングレートが可能である。このようにして、ＡＤＣが出力する信号（少なくともクロック信号とデータ信号）から信号デジタル値シーケンスが生成され、処理される。異なる信号のサンプリングは、実質的に同時に行われるため、信号間の位相シフトやその他のタイミングの問題は起こらない。したがって、本発明によれば、特にシリアル出力側を備えたＡＤＣの出力信号からデジタル値を形成する堅牢で、正確でかつ容易に実行できる方法が提示される。
【０００６】
好適には、サンプリング時点は、クロック信号デジタル値シーケンスの値変化から決定される。データ信号が後続処理のために必要な値を有しているこれらのサンプリング時点の決定は、詳細にはクロック信号の分析によって非常に簡単に行うことができる。通常のサンプリング時点は、クロック信号の信号エッジに、または信号エッジ間（好適には中央）にある。適切なサンプリング時点と信号エッジとの間の具体的な関係は、使用されるＡＤＣのデータシートから明らかになる。したがって、従来技術とは異なり、例えば状態自動制御器やそれによって駆動制御される遅延素子の準備などのような費用のかかる手段は不要である。
【０００７】
合目的的に、クロック信号デジタル値シーケンスは、二進値シーケンスである。すなわち、２つの値（通常は「０」と「１」）のみからなる値シーケンスである。それにより、評価に悪影響を与えることなく、サンプリングコストならびに計算コストを削減できる。
【０００８】
好適な実施形態によれば、クロック信号および／またはデジタルデータ信号は、オーバーサンプリングされる。好適には、サンプリング周波数は、クロック信号の周波数の８倍または１６倍である。クロック信号のオーバーサンプリングの際には、通常、データ信号のサンプリング時点に対して決定的なその信号エッジは、時間的に特に正確に決定することができる。好適にはクロック信号と同じサンプリングレートでデータ信号をオーバーサンプリングする場合には、正確にもしくはほぼ正確にサンプリング時点でサンプリングされた十分な数のデータ信号デジタル値も、（サンプリングレートに依存して）得られる。そのため、これらはデジタル値の形成のために簡単に選択することもできる。しかしながら、基本的には、サンプリング時点が十分に早い段階でわかっている限り、データ信号はサンプリング時点でのみサンプリングされれば十分である。
【０００９】
好適には、データ信号デジタル値シーケンスは、二進値シーケンスである。シリアル出力側を備えた従来のＡＤＣから発生するデータ信号は、二進値信号であるため、データ信号デジタル値シーケンスを二進値シーケンスとして実現することも十分である。これにより、評価に悪影響を与えることなく、サンプリングコストならびに計算コストを削減できる。
【００１０】
デジタル値を形成するための特に好ましい手段は、データ信号デジタル値がデジタル値のビットを形成することを含む。したがって、デジタル値を形成するために、簡単な操作だけが必要になる。
【００１１】
従来のＡＤＣは、通常、フレーム信号（Ｆｒａｍｅ  Ｃｌｏｃｋ）も出力するため、これも本発明の発展形態に従って好適には同様にサンプリングされる。次いで、そこから得られたフレーム信号デジタル値シーケンスは、好適には、デジタル値を形成するために付加的に使用され得る。例えば、フレーム信号は、データ信号からのどのビットが同じデジタル値に属するかを示すことができる。例えば、フレーム信号の各周期は１つのデジタル値に対応する。
【００１２】
必要に応じて、信号および／または信号デジタル値シーケンスは、ノイズを除去するためにフィルタリングすることができる。特に、ローパスフィルタは、ノイズおよびこれに類する障害のろ波のために使用可能である。
【００１３】
本発明による計算ユニット、例えば、特に顕微鏡の制御機器内の集積回路（ＩＣ）またはＦＰＧＡは、本発明による方法を実施するように構成されている。
【００１４】
本発明は、好適には、顕微鏡検査、特に共焦点顕微鏡検査に使用することができる。なぜなら、そこでは多数の信号が、例えば光電子増倍管、アバランシェフォトダイオードアレイ（シリコン光電子増倍管ＳｉＰＭ）、フォトダイオード、ロックインアンプのアナログ出力側からの信号が、またはユーザーによって測定装置から生成された、画像と同期して記録されるべきアナログ信号が、可及的に同時に検出されるべきであるからであり、なぜならそこから生成される画像内に、所定のピクセル位置でセンサの状態が同じ時点で表示される必要があるからである。複数の画像が相前後して撮影されるならば、画像シーケンスはサンプルの時間的変化を反映する。つまり、時間的相関は、すべての時事変化するサンプルに必要なものである。
【００１５】
本発明のさらなる利点および実施形態は、本明細書の説明および添付の図面から明らかになるであろう。
【００１６】
上述の特徴および以下でさらに説明すべき特徴は、本発明の権利範囲から逸脱することなく、それぞれ提示された組み合わせだけでなく、その他の組み合わせにおいても、あるいは単独でも使用可能であることを理解されたい。
【００１７】
本発明は、実施例に基づいて図面中に概略的に示されており、以下ではこれらの図面を参照して説明する。
【図面の簡単な説明】
【００１８】
【図１】シリアル出力側を備えたＡＤＣから出力される典型的な信号を概略的に示した図
【図２】本発明の好適な実施形態による図１の信号のサンプリングを概略的に示した図
【図３】本発明による計算ユニットの好適な実施形態を概略的に示した図
【発明を実施するための形態】
【００１９】
図１は、シリアル出力側を備えたＡＤＣから出力されるような３つの典型的な信号を概略的に示している。特にここでは、符号１０１が付されているクロック信号（ｂｉｔ＿ｃｌｏｃｋ）、符号１０２が付されているデータ信号、（ｄａｔａ）、および符号１０３が付されているフレーム信号（ｆｒａｍｅ＿ｃｌｏｃｋ）が示されている。
【００２０】
クロック信号１０１は、信号の基本クロックを表し、特に、データ信号１０２内のビットを識別するために用いられる。図示の実施形態では、特に、クロック信号の各立ち上がり信号エッジと各立ち下がり信号エッジとが、データ信号の１ビットを表している。したがって、いわゆるＤＤＲ信号（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）である。フレーム信号１０３は、同じデジタル値に属するビットを表すために用いられる。本願の例では、データ信号内の１つのデジタル値（Ｂｙｔｅ）の８つの例示的なビットが符号Ｄ０〜Ｄ７で表されている。ただし、基本的には、１つのデジタル値に９ビット以上が属する可能性、例えば１０，１２または１６ビットに拡張されている可能性もある。具体的な値（例えば「０」または「１」）に依存して、各ビットの信号レベルは「ハイ」または「ロー」である。
【００２１】
図２および図３を参照して、以下、本発明の好ましい実施形態を説明する。この場合、図２は、図１からの信号のサンプリングを概略的に示し、図３は、本発明による計算ユニットの好ましい実施形態を概略的に示す。
【００２２】
図３には、本発明の好ましい実施形態による計算ユニット３００と、この計算ユニット３００に接続された、シリアル出力側を備えかつ１つ以上のＡＤＣ２００のうちの１つにそれぞれ接続された各センサ１，２，・・・を備える１つ以上のアナログデジタル変換器２００（ＡＤＣ）と、からなる例示的な配置構成が示されている。特に、そのような配置構成は、特に共焦点顕微鏡のように多数のアナログ信号を同時に検出しなければならない測定機器で好適に使用することができる。
【００２３】
これらのセンサ１，２，・・・は、任意のセンサであり得る。共焦点顕微鏡の場合は、例えば光検出器であり得る。ＡＤＣ２００は、シリアル出力側を備えた従来の特にマルチチャネルのアナログデジタル変換器であり得る。計算ユニット３００は、例えば従来のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）である。
【００２４】
ＡＤＣ２００から供給される信号は、ＦＰＧＡ３００に供給され、図２に示されているようにサンプリングされ、この目的のためにサンプリング素子３０１が用いられ、該サンプリング素子３０１のサンプリングレートは、特に設定調整可能である。
【００２５】
図２では、対応する信号デジタル値シーケンスを得るために、データ信号１０２、クロック信号１０１およびフレーム信号１０３がサンプリングされることが示されている。例えば、サンプリングレートは、サンプリングクロック信号１０４（ｓａｍｐｌｅ＿ｃｌｏｃｋ）によって設定される。例えば、サンプリングは、サンプリングクロック信号１０４の立ち上がり信号エッジにおいても、立ち下がり信号エッジにおいても行われ、この場合、これらの信号１０１〜１０３内で生じる測定値は、黒丸もしくは白丸で示されている。図示の例では、これらの信号１０１〜１０３はオーバーサンプリングされ、ここではサンプリング周波数がクロック信号１０１の周波数の約４．５〜５倍であることが認識できる。
【００２６】
評価と後続処理の簡素化のために、信号デジタル値シーケンスとして、値「０」および「１」のみからなる二進値シーケンスが使用される。この目的のために、サンプリング素子３０１として、特にいわゆる直並列変換器が適している。この直並列変換器は、例えば、特定の方式で相互接続されているフリップフロップの配置構成からなる。ＦＰＧＡの所属の入力側には、好適には、論理信号を表す電圧レベル間で区別するために、閾値スイッチのみが存在する。
【００２７】
それにより、図示の例では、クロック信号デジタル値シーケンスは、１０００００１１１１・・・からなり、データ信号デジタル値シーケンスは、例えば１１１１１１１１１１・・・（黒丸）からなり、さらにフレーム信号デジタル値シーケンスは、００１１１１１１１１・・・からなり、したがって、その結果は以下の通りである。すなわち、
桁                      １  ２  ３  ４  ５  ６  ７  ８  ９  １０
ｂｉｔ＿ｃｌｏｃｋ      １  ０  ０  ０  ０  ０  １  １  １  １・・・
ｄａｔａ                １  １  １  １  １  １  １  １  １  １・・・
ｆｒａｍｅ＿ｃｌｏｃｋ  ０  ０  １  １  １  １  １  １  １  １・・・
【００２８】
信号デジタル値シーケンスは、例えばいわゆるＢａｒｒｅｌ−ｓｈｉｆｔｅｒなどの記憶素子３０２に供給される。これらの記憶素子３０２は、信号デジタル値シーケンスを後続処理できるようにするために、信号デジタル値シーケンスの一部をバッファリングし、所期のように転送するために使用される。これらの記憶素子３０２の各々の幅は、クロック信号１０１の少なくとも１つの周期が、つまりここでは少なくとも９〜１０ビットが記憶されるように選定されなければならない。好適には、これらの記憶素子３０２の各々は、当該クロック信号の２つの周期に収まるように選定されている。このことは、レベル変化の検出を容易にさせる。
【００２９】
バッファリングされた各サブクロック信号デジタル値シーケンスは、評価素子３０３に供給され、該評価素子３０３は、当該サブクロック信号デジタル値シーケンスの値変化について検査する。上記の例では、１桁目から２桁目への値１から値０への値変化と、６桁目から７桁目への値０から値１への値変化と、が検出可能である。これらの値変化は、クロック信号１０１における信号エッジと解される。使用されるＡＤＣの情報内では、そこから、データ信号１０２に対する適切なサンプリング時点として、例えば４桁目を求めることが可能である。この情報は、抽出素子３０４に伝送され、該抽出素子３０４は、サブデータ信号デジタル値シーケンスおよびサブフレーム信号デジタル値シーケンスから該当するビットを抽出し、デジタル値形成素子３０５に供給する。
【００３０】
複数の異なるＡＤＣ２００がＦＰＧＡ３００に接続されているならば、ＡＤＣとＦＰＧＡとの間のそれぞれの距離も通常は異なっており、そのため、異なるＡＤＣ２００の信号は、異なる位相関係で存在する。そのようなケースでは、記憶素子３０２または専用の遅延素子（図示せず）は、位相を同期させるのに用いることができる。すなわち、早期に到来した信号を、遅れて到来する信号とできるだけ同位相になるまで遅らせるのに用いることができる。
【００３１】
さらに、評価素子３０３は、記憶素子３０２からの新たなサブクロック信号デジタル値シーケンス、サブデータ信号デジタル値シーケンス、およびサブフレーム信号デジタル値シーケンスの転送を、評価の進行に依存して引き起こす。
【００３２】
次いで、十分に多数のステップの後、デジタル値形成素子３０５には、デジタル値Ｄの形成に必要なすべての情報（ここではビット）が存在し、デジタル値Ｄが形成される。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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