(57)【要約】  本発明は、基板の表面にＩＩＩ−Ｖ族材料からなる構造を含む素子を形成する処理であって、前記構造が、第１のＩＩＩ−Ｖ族材料（１）の表面に画定された少なくとも１個の上側接触レベル（Ｎｓｕｐ）および第２のＩＩＩ−Ｖ族材料（２）の表面に画定された下側接触レベル（Ｎｉｎｆ）を含み、少なくとも１個の誘電体（８）による前記構造のカプセル化の連続的な動作と、両方の接触部に対して誘電体内で一次開口（Ｏｓｐ、Ｏｉｐ）を形成するステップと、両方の接触部に対して誘電体内で二次開口（Ｏｓｓ、Ｏｉｓ）を形成するステップと、少なくとも１個の金属による前記開口の少なくとも部分的充填により、上側接触底面の金属化部分および少なくとも１個の上側接触パッドを形成して、前記接触部の各々で前記金属化部分と接触させるステップとを含む処理に関する。本発明の別の主題は前記処理を用いて形成される素子である。当該素子はレーザーダイオードであってよい。
2020502788.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面にＩＩＩ−Ｖ族材料の構造を含む素子を形成する処理であって、前記構造が、第１のＩＩＩ−Ｖ族材料（１）の表面に画定された少なくとも１個の上側接触レベル（Ｎｓｕｐ）および第２のＩＩＩ−Ｖ族材料（２）の表面に画定された下側接触レベル（Ｎｉｎｆ）を含み、
−少なくとも１個の誘電体（８）による前記構造のカプセル化を含む、少なくとも１個の誘電体によるカプセル化の一連のステップと、
−前記第１のＩＩＩ−Ｖ族材料および前記第２のＩＩＩ−Ｖ族材料の上に接触底面領域を画定すべく、前記誘電体（８）内に、前記第１のＩＩＩ−Ｖ族材料（１）の表面に少なくとも１個の上側開口（Ｏｓ）および前記第２のＩＩＩ−Ｖ族材料（２）の表面に少なくとも１個の下側開口（Ｏｉ）を形成するステップと、
−前記少なくとも上側開口（Ｏｓ）および前記少なくとも下側開口（Ｏｉ）において接触底面の金属化部分（３）を実行するステップと、
−少なくとも１個の金属材料（５）による、前記少なくとも上側開口（Ｏｓ）の少なくとも部分的充填および前記少なくとも下側開口（Ｏｉ）の少なくとも部分的充填により、少なくとも１個の上側接触パッドおよび少なくとも１個の下側接触パッドを形成するステップと、
−接触底面の金属化部分および接触パッドが、前記上側接触レベル（Ｎｓｕｐ）と接触している前記第１のＩＩＩ−Ｖ族材料の少なくとも１個の上側接触部および前記下側接触レベル（Ｎｉｎｆ）と接触している前記第２のＩＩＩ−Ｖ族材料の少なくとも１個の下側接触部を画定するステップと、
−少なくとも前記上側接触部および少なくとも前記下側接触部を、同一平面内で画定された上面を有するように誘電体に集積するステップを含む処理。
【請求項２】
前記構造が、第２のＩＩＩ−Ｖ族材料（２）の下側ベースと、前記ベースの上方に位置する第１のＩＩＩ−Ｖ族材料（１）のメサとを有する、請求項１に記載の形成処理。
【請求項３】
少なくとも１個の下側開口、次いで少なくとも１個の上側開口を連続的に形成するステップを含んでいることを特徴とする、請求項１または２のいずれか１項に記載の形成処理。
【請求項４】
少なくとも前記下側開口が、互いに重ね合わされた第１の下側開口（Ｏｉ１）および第２の下側開口（Ｏｉ２）を画定する複数のステップで形成される、請求項３に記載の処理。
【請求項５】
前記下側開口が、接触底面の金属化部分（３）、金属充填材、接触底面の金属化部分と同一の金属界面（３）、および金属充填材を、重ね合わされた状態で含んでいる、請求項３に記載の処理。
【請求項６】
少なくとも１個の上側開口、次いで少なくとも１個の下側開口を連続的に形成するステップを含んでいることを特徴とする、請求項１または２のいずれか１項に記載の形成処理。
【請求項７】
少なくとも１個の上側開口および少なくとも１個の下側開口を同時に形成するステップを含んでいるということを特徴とする、請求項１または２に記載の形成処理。
【請求項８】
少なくとも前記上側開口のおよび／または少なくとも前記下側開口の幅（Ｄ２）が０．５μｍ〜１０μｍ、好適には１μｍ〜５μｍの範囲である、請求項１〜７のいずれか１項に記載の形成処理。
【請求項９】
−前記第１のＩＩＩ−Ｖ族材料（１）の表面に少なくとも１個の一次上側開口（Ｏｓｐ）、および前記第２のＩＩＩ−Ｖ族材料（２）の表面に少なくとも１個の一次下側開口（Ｏｉｐ）を形成するステップと、
−前記少なくとも一次上側開口および前記少なくとも一次下側開口において接触底面の金属化部分（３）を実行するステップと、
−前記少なくとも一次上側開口（Ｏｓｐ）および前記少なくとも一次下側開口（Ｏｉｐ）を少なくとも１個の誘電体（８）によりカプセル化するステップと、
−前記少なくとも一次上側開口（Ｏｓｐ）に位置する誘電体に少なくとも１個の二次上側開口（Ｏｓｓ）を形成すると共に、前記一次下側開口（Ｏｉｐ）に位置する誘電体に少なくとも１個の二次下側開口（Ｏｉｓ）を形成するステップと、
−前記少なくとも二次上側開口（Ｏｓｓ）および前記少なくとも二次下側開口（Ｏｉｓ）を少なくとも１個の金属材料（５）により充填して少なくとも１個の上側接触パッドおよび少なくとも１個の下側接触パッドを形成するステップと、
−前記少なくとも上側開口（Ｏｓｓ）および前記少なくとも下側開口（Ｏｉｓ）を少なくとも１個の金属材料（５）により充填して少なくとも１個の上側接触パッドおよび少なくとも１個の下側接触パッドを形成するステップとを含んでいる、請求項１または２に記載の形成処理。
【請求項１０】
少なくとも１個の一次上側開口、次いで少なくとも１個の一次下側開口を連続的に形成するステップを含んでいることを特徴とする、請求項９に記載の形成処理。
【請求項１１】
少なくとも１個の二次上側開口と少なくとも１個の二次下側開口とを同時に形成するステップを含んでいることを特徴とする、請求項９に記載の形成処理。
【請求項１２】
−金属化部分（３）で覆われた前記ＩＩＩ−Ｖ族材料（１）および金属化部分（３）で覆われた前記ＩＩＩ−Ｖ族材料（２）を含むアセンブリを誘電体によりカプセル化するステップと、
−前記第２のＩＩＩ−Ｖ族材料（２）の反対側に少なくとも１個の二次下側開口（Ｏｉｓ１）を形成するステップと、
−前記第１のＩＩＩ−Ｖ族材料（１）の上方に少なくとも１個の二次上側開口（Ｏｓｓ）を形成して、少なくとも前記二次下側開口（Ｏｉｓ１）の上方に追加的な少なくとも１個の二次下側開口（Ｏｉｓ２）を形成するステップと、
−少なくとも前記二次上側開口（Ｏｓｓ）、少なくとも１個の追加的な二次下側開口（Ｏｉｓ２）および少なくとも前記二次下側開口（Ｏｉｓ１）を充填するステップとを含んでいることを特徴とする、請求項９〜１１のいずれか１項に記載の形成処理。
【請求項１３】
前記構造が少なくとも１個のいわゆる上側ＩＩＩ−Ｖ族材料（１０）、いわゆる中間ＩＩＩ−Ｖ族材料（２１）、第２のいわゆる下側ＩＩＩ−Ｖ族材料（２２）を含み、前記処理が、
−少なくとも１個の一次上側開口、少なくとも１個の一次中間開口、少なくとも１個の一次下側開口を形成するステップと、
−少なくとも１個の二次上側開口、少なくとも１個の二次中間開口、および少なくとも１個の二次下側開口を形成するステップと、
−前記開口を充填するステップとを含んでいることを特徴とする、請求項９または１０のいずれか１項に記載の形成処理。
【請求項１４】
−少なくとも前記二次下側開口が、寸法が異なる３個の部分（Ｏｉｓ１、Ｏｉｓ２、Ｏｉｓ３）を含み、
−少なくとも前記二次中間開口が、寸法が異なる２個の部分（Ｏｔｓ１、Ｏｔｓ２）を含み、
−少なくとも前記二次上側開口が部分（Ｏｓｓ）を含んでいる、請求項１３に記載の形成処理。
【請求項１５】
−第１の誘電体により前記構造カプセル化するステップと、
−前記第２のＩＩＩ−Ｖ族材料（２）の上に少なくとも１個の一次下側開口（Ｏｉｐ）を形成するステップと、
−前記第１の誘電体の表面、および前記第２のＩＩＩ−Ｖ族材料（２）の表面に金属化部分を堆積して、下側接触底面の金属化部分および第１のアセンブリ（Ｅ１）を画定するステップと、
−第２の誘電体により前記第１のアセンブリ（Ｅ１）をカプセル化するステップと、
−前記カプセル化された第１のアセンブリの平坦化するステップと、
−前記下側接触底面の金属化部分の上に少なくとも１個の二次下側開口（Ｏｉｓ１）を形成するステップと、
−少なくとも１個の金属材料により前記少なくとも二次下側開口を充填して前記下側接触部の少なくとも１個の接触パッドおよび第２のアセンブリ（Ｅ２）を画定するステップと、
−第３の誘電体により前記第２のアセンブリ（Ｅ２）をカプセル化するステップと、
−前記第１のＩＩＩ−Ｖ族材料（１）の上方に少なくとも１個の一次上側開口を形成するステップと、
−前記第３の誘電材料および前記上側開口の表面に金属化部分を堆積して上側接触底面の金属化部分および第３のアセンブリ（Ｅ３）を画定するステップと、
−第４の誘電体により前記第３のアセンブリをカプセル化するステップと、
−前記第３のアセンブリを平坦化するステップと、
−前記上側接触底面の金属化部分の上方に少なくとも１個の二次上側開口（Ｏｓｓ）を、および前記下側接触部の少なくとも前記接触パッドの上方に少なくとも１個の上側開口（Ｏｉｓ２）を形成するステップと、
−少なくとも１個の金属材料により、前記上側接触底面の金属化部分上方の前記少なくとも二次上側開口、および前記下側接触部の少なくとも前記接触パッド上方の前記少なくとも上側開口を充填することにより、前記上側接触部（Ｃｓｕｐ）および少なくとも前記下側接触部（Ｃｉｎｆ）が同一平面内で画定された表面を有するように、上側接触部用の少なくとも１個の上側パッドおよび下側接触パッドの少なくとも１個の延伸部を画定することを特徴とする、請求項９に記載の形成処理。
【請求項１６】
−第１の誘電体により前記構造をカプセル化するステップと、
−前記第１のＩＩＩ−Ｖ族材料（１）まで貫通するように少なくとも１個の一次上側開口（Ｏｓｐ）を形成するステップと、
−前記第１の誘電体の表面、および前記第１のＩＩＩ−Ｖ族材料（１）の表面に金属化部分を堆積して上側接触部の金属化部分および第１のアセンブリ（Ｅ１’）を画定するステップと、
−第２の誘電体により前記第１のアセンブリ（Ｅ１’）をカプセル化するステップと、
−前記カプセル化された第１のアセンブリを平坦化するステップと、
−前記上側接触底面部の金属化部分まで貫通するように少なくとも１個の二次上側開口（Ｏｓｓ）を形成するステップと、
−少なくとも１個の金属材料により前記少なくとも二次上側開口を充填して、前記上側接触部の少なくとも１個の接触パッドおよび第２のアセンブリ（Ｅ２’）を画定するステップと、
−前記第２のＩＩＩ−Ｖ族材料（２）の上方に少なくとも１個の一次下側開口（Ｏｉｐ）を形成するステップと、
−前記第１の誘電材料、および前記一次下側開口の表面に金属化部分を堆積して、下側接触部の金属化部分および第３のアセンブリ（Ｅ３’）を画定するステップと、
−第４の誘電体により前記第３のアセンブリをカプセル化するステップと、
−前記第３のアセンブリを平坦化するステップと、
−前記下側接触部最下層の上方に前記少なくとも１個の二次下側開口（Ｏｉｓ）を形成するステップと、
−前記上側接触部（Ｃｓｕｐ）および少なくとも前記下側接触部（Ｃｉｎｆ）が同一平面内で画定された表面を有する状態で、少なくとも１個の下側接触パッドを画定する前記少なくとも二次下側開口を充填するステップとを含んでいることを特徴とする、請求項９に記載の形成処理。
【請求項１７】
−少なくとも１個の一次上側開口および少なくとも１個の一次下側開口を同時に形成するステップと、
−少なくとも１個の二次上側開口および少なくとも１個の二次下側開口を同時に形成するステップとを含んでいることを特徴とする、請求項９に記載の形成処理。
【請求項１８】
前記平坦な接触部の表面に追加的接触レベルを形成するステップを含み、
−誘電体（８）の追加的な堆積ステップと、
−少なくとも１個の追加的下側開口および少なくとも１個の追加的な上側開口を形成するステップと、
−前記追加的な開口を少なくとも１個の金属材料により充填して少なくとも１個の追加的な下側接触部（Ｃｉｎｆ／ｓｕｐｌ）および少なくとも１個の追加的な上側接触部（Ｃｓｕｐ／ｓｕｐｌ）を画定するステップとを、
含んでいることを特徴とする、請求項１〜１７のいずれか１項に記載の形成処理。
【請求項１９】
−前記一次下側開口が２０μｍ〜５０μｍの幅（Ｄ２）を有し、
−前記二次下側開口が０．５μｍ〜５μｍ、好適には１μｍ〜３μｍの幅（Ｄ６）を有している、請求項９〜１８のいずれか１項に記載の形成処理。
【請求項２０】
−前記一次下側開口が２０μｍ〜５０μｍの幅（Ｄ２）を有し、
−前記二次下側開口が０．５μｍ〜５μｍ、好適には１μｍ〜３μｍの幅（Ｄ６）を有している、請求項９〜１８のいずれか１項に記載の形成処理。
【請求項２１】
前記第１のＩＩＩ−Ｖ族材料および／または前記第２のＩＩＩ−Ｖ族材料が、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡｓから選択されることを特徴とする、請求項１〜２０のいずれか１項に記載の形成処理。
【請求項２２】
前記基板がシリコンであることを特徴とする、請求項１〜２１のいずれか１項に記載の形成処理。
【請求項２３】
前記誘電体または誘電体群が、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、ベンゾシクロブテン（ＢＣＢ）またはＳＯＧを主体とする平坦化ポリマーから選択される、請求項１〜２２のいずれか１項に記載の形成処理。
【請求項２４】
Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等の金属が前記一次開口に堆積される、請求項１〜２３のいずれか１項に記載の形成処理。
【請求項２５】
Ｎｉ、Ｔｉ等の金属、およびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金が前記一次開口に堆積される、請求項１〜２３のいずれか１項に記載の形成処理。
【請求項２６】
金属化部分の堆積の後で１個以上の金属間化合物を形成すべく熱処理が行われる、請求項１〜２４のいずれか１項に記載の形成処理。
【請求項２７】
前記充填動作が、
−ＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗから選択された材料の１個以上の層を含む拡散障壁を堆積するステップと、
−Ｗ、Ｃｕ、Ａｌ、ＡｌＣｕ、ＡｌＳｉから選択された充填金属を堆積するステップとを含んでいる、請求項１〜２６のいずれか１項に記載の形成処理。
【請求項２８】
前記素子がレーザーであり、前記処理が、Ｓｉ等の半導体材料のガイド（９１）をＳｉＯ２等の誘電体基板（９０）内に形成する動作を含んでいる、請求項１〜２７のいずれか１項に記載の形成処理。
【請求項２９】
前記素子がレーザーであり、前記レーザーの垂直放射を可能にすべく円形の上側接触部を形成するステップを含んでいる、請求項１〜２７のいずれか１項に記載の形成処理。
【請求項３０】
請求項１〜２９のいずれか１項に記載の処理により得られる素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、最小直径が１００ｍｍのウェーハを受容可能なシリコンプラットフォーム上に形成可能なシリコン等の標準基板上へのＩＩＩ−Ｖ族材料の共集積である。提案する共集積は、１００ｍｍ以上のシリコン処理工程と互換性を有する平坦化された「後端」を有する集積の枠内に含まれる。
【背景技術】
【０００２】
現在ＩＩＩ−Ｖ族材料に集積される接触部は、Ａ．Ｂａｃａ，Ｆ．Ｒｅｎ，Ｊ．Ｚｏｌｐｅｒ，Ｒ．ＢｒｉｇｇｓおよびＳ．Ｐｅａｒｔｏｎの論文“Ａ  ｓｕｒｖｅｙ  ｏｆ  ｏｈｍｉｃ  ｃｏｎｔａｃｔｓ  ｔｏ  ＩＩＩ−Ｖ  ｃｏｍｐｏｕｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，Ｖｏｌ．３０８−３０９，ｐｐ．５９９−６０６，１９９７、またはＧ．Ｓｔａｒｅｅｖ，Ｈ．ＫｕｎｚｅｌおよびＧ．Ｄｏｒｔｍａｎｎの論文“Ａ  ｃｏｎｔｒｏｌｌａｂｌｅ  ｍｅｃｈａｎｉｓｍ  ｏｆ  ｆｏｒｍｉｎｇ  ｅｘｔｒｅｍｅｌｙ  ｌｏｗ−ｒｅｓｉｓｔａｎｃｅ  ｎｏｎａｌｌｏｙｅｄ  ｏｈｍｉｃ  ｃｏｎｔａｃｔｓ  ｔｏ  ｇｒｏｕｐ  ＩＩＩ−Ｖ  ｃｏｍｐｏｕｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．７４，Ｎｏ．１２，ｐ．７３４４，１９９３に記述されているように、「リフトオフ」（樹脂および注目する領域の上に金属を堆積し、次いで樹脂を溶解することにより、樹脂上の金属を除去して注目する領域の上に金属を残す）等の方法、および極めて高価またはシリコンクリーンルームから排除される極めて多種類の金属を用いる。
【０００３】
この種の非平坦集積は、複数のより高いレベルの形成、または他の物体の共集積への道を開かない。従って素子の小型化および高密度化が制約される。
【０００４】
最後に、既存の接触部に存在する層の個数（３〜５）の乗算により集積が複雑且つ非最適になる。接触部の非平坦集積の典型的な例が参考文献：Ｂ．ＢｅｎＢａｋｉｒ，Ｃ．Ｓｃｉａｎｃａｌｅｐｏｒｅ，Ａ．Ｄｅｓｃｏｓ，Ｈ．Ｄｕｐｒｅｚ，Ｄ．Ｂｏｒｄｅｌ，Ｌ．Ｓａｎｃｈｅｚ，Ｃ．Ｊａｎｙ，Ｋ．Ｈａｓｓａｎ，Ｐ．Ｂｒｉａｎｃｅａｕ，Ｖ．Ｃａｒｒｏｎ，ａｎｄ  Ｓ．Ｍｅｎｅｚｏ，“Ｈｅｔｅｒｏｇｅｎｅｏｕｓｌｙ  ｉｎｔｅｇｒａｔｅｄ  ＩＩＩ−Ｖ  ｏｎ  ｓｉｌｉｃｏｎ  ｌａｓｅｒｓ”，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔｓ，Ｖｏｌ．ＭＡ２０１４−０２，Ｎｏ．３４，ｐ．１７２４，２０１４、およびＨ．Ｄｕｐｒｅｚ，Ａ．Ｄｅｓｃｏｓ，Ｔ．Ｆｅｒｒｏｔｔｉ，Ｊ．Ｈａｒｄｕｉｎ，Ｃ．Ｊａｎｙ，Ｔ．Ｃａｒｄ，Ａ．Ｍｙｋｏ，Ｌ．Ｓａｎｃｈｅｚ，Ｃ．Ｓｃｉａｎｃａｌｅｐｏｒｅ，Ｓ．Ｍｅｎｅｚｏ，ａｎｄ  Ｂ．ＢｅｎＢａｋｉｒ，”Ｈｅｔｅｒｏｇｅｎｅｏｕｓｌｙ  ｉｎｔｅｇｒａｔｅｄ  ＩＩＩ−Ｖ  ｏｎ  ｓｉｌｉｃｏｎ  ｄｉｓｔｒｉｂｕｔｅｄ  ｆｅｅｄｂａｃｋ  ｌａｓｅｒｓ  ａｔ  １３１０ｎｍ”，Ｏｐｔｉｃａｌ  Ｆｉｂｅｒ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｃｏｎｆｅｒｅｎｃｅ  ａｎｄ  Ｅｘｈｉｂｉｔｉｏｎ（ＯＦＣ），２０１５，ｐｐ．１−３，Ｍａｒｃｈ  ２０１５に挙げられている。
【０００５】
図１に、ＩＩＩ−Ｖ族材料を直接再処理する貴金属からなる非平坦接続部を有するレーザー適用の上述のような構成を示す。ｎドープされたＩｎＰ基板上に多重量子井戸ＭＱＷに基づく能動領域を有する構造が形成され、その上にｐドープＩｎＰ層およびｐドープＩｎＧａＡｓ層が積層される。ｎドープ基板を接続すべく接続部がｎ−Ｐａｄ接触パッドを介して形成されて、ＩｎＧａＡｓのｐドープ層を接続するｐ−Ｐａｄ接触パッドを介して下側接触部および接続部を画定することが可能になるため、上側接触部を画定することができる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ａ．Ｂａｃａ，Ｆ．Ｒｅｎ，Ｊ．Ｚｏｌｐｅｒ，Ｒ．ｒｉｇｇｓ，ａｎｄ  Ｓ．Ｐｅａｒｔｏｎ，“Ａ  ｓｕｒｖｅｙ  ｏｆ  ｏｈｍｉｃ  ｃｏｎｔａｃｔｓ  ｔｏ  ＩＩＩ−Ｖ  ｃｏｍｐｏｕｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，Ｖｏｌ．３０８−３０９，ｐｐ．５９９−６０６，１９９７
【非特許文献２】Ｇ．Ｓｔａｒｅｅｖ，Ｈ．Ｋｕｎｚｅｌ，ａｎｄ  Ｇ．Ｄｏｒｔｍａｎｎ“Ａ  ｃｏｎｔｒｏｌｌａｂｌｅ  ｍｅｃｈａｎｉｓｍ  ｏｆ  ｆｏｒｍｉｎｇ  ｅｘｔｒｅｍｅｌｙ  ｌｏｗ−ｒｅｓｉｓｔａｎｃｅ  ｎｏｎａｌｌｏｙｅｄ  ｏｈｍｉｃ  ｃｏｎｔａｃｔｓ  ｔｏ  ｇｒｏｕｐ  ＩＩＩ−Ｖ  ｃｏｍｐｏｕｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．７４，Ｎｏ．１２，ｐ．７３４４，１９９３
【非特許文献３】Ｂ．ＢｅｎＢａｋｉｒ，Ｃ．Ｓｃｉａｎｃａｌｅｐｏｒｅ，Ａ．Ｄｅｓｃｏｓ，Ｈ．Ｄｕｐｒｅｚ，Ｄ．Ｂｏｒｄｅｌ，Ｌ．Ｓａｎｃｈｅｚ，Ｃ．Ｊａｎｙ，Ｋ．Ｈａｓｓａｎ，Ｐ．Ｂｒｉａｎｃｅａｕ，Ｖ．Ｃａｒｒｏｎ，ａｎｄ  Ｓ．Ｍｅｎｅｚｏ，“Ｈｅｔｅｒｏｇｅｎｅｏｕｓｌｙ  ｉｎｔｅｇｒａｔｅｄ  ＩＩＩ−Ｖ  ｏｎ  ｓｉｌｉｃｏｎ  ｌａｓｅｒｓ”，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔｓ，Ｖｏｌ．ＭＡ２０１４−０２，Ｎｏ．３４，ｐ．１７２４，２０１４
【非特許文献４】Ｈ．Ｄｕｐｒｅｚ，Ａ．Ｄｅｓｃｏｓ，Ｔ．Ｆｅｒｒｏｔｔｉ，Ｊ．Ｈａｒｄｕｉｎ，Ｃ．Ｊａｎｙ，Ｔ．Ｃａｒｄ，Ａ．Ｍｙｋｏ，Ｌ．Ｓａｎｃｈｅｚ，Ｃ．Ｓｃｉａｎｃａｌｅｐｏｒｅ，Ｓ．Ｍｅｎｅｚｏ，ａｎｄ  Ｂ．ＢｅｎＢａｋｉｒ，“Ｈｅｔｅｒｏｇｅｎｅｏｕｓｌｙ  ｉｎｔｅｇｒａｔｅｄ  ＩＩＩ−Ｖ  ｏｎ  ｓｉｌｉｃｏｎ  ｄｉｓｔｒｉｂｕｔｅｄ  ｆｅｅｄｂａｃｋ  ｌａｓｅｒｓ  ａｔ  １３１０ｎｍ”，Ｏｐｔｉｃａｌ  Ｆｉｂｅｒ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｃｏｎｆｅｒｅｎｃｅ  ａｎｄ  Ｅｘｈｉｂｉｔｉｏｎ（ＯＦＣ），２０１５，ｐｐ．１−３，Ｍａｒｃｈ  ２０１５
【発明の概要】
【課題を解決するための手段】
【０００７】
上に関連して、本発明は、シリコン処理工程と顕著に互換性を有するＩＩＩ−Ｖ族材料の上に接触部を形成することにより、最小直径が１００ｍｍのウェーハを処理するプラットフォーム上へのＩＩＩ−Ｖ族材料／シリコンの共集積を可能にする方法を提案する。
【０００８】
本発明は従って、１００ｍｍ以上のウェーハを処理するシリコン互換性を有するクリーンルーム内で集積され、小型で同時にまたは連続的に形成された少なくとも２レベルの平坦な接触部を有する最終製品への道を開く。
【０００９】
より正確には、本発明は、基板の表面にＩＩＩ−Ｖ族材料の構造を含む素子を形成する処理に関し、前記構造は、第１のＩＩＩ−Ｖ族材料の表面に画定された少なくとも１個の上側接触レベルおよび第２のＩＩＩ−Ｖ族材料の表面に画定された下側接触レベルを含み、前記下側接触レベル前記上側接触レベルよりも下にあり、当該処理は
−少なくとも１個の誘電体による前記構造のカプセル化を含む、少なくとも１個の誘電体によるカプセル化の一連のステップと、
−前記第１のＩＩＩ−Ｖ族材料および前記第２のＩＩＩ−Ｖ族材料の上に接触底面領域を画定すべく、前記誘電体内に、前記第１のＩＩＩ−Ｖ族材料の表面に少なくとも１個の上側開口および前記第２のＩＩＩ−Ｖ族材料の表面に少なくとも１個の下側開口を形成するステップと、
−前記少なくとも上側開口および前記少なくとも下側開口において接触底面の金属化を実行するステップと、
−少なくとも１個の金属材料による、前記少なくとも上側開口の少なくとも部分的充填および前記少なくとも下側開口の少なくとも部分的充填により、少なくとも１個の上側接触パッドおよび少なくとも１個の下側接触パッドを形成するステップと、
−接触底面の金属化部分および接触パッドが、前記上側接触レベルと接触している前記第１のＩＩＩ−Ｖ族材料の少なくとも１個の上側接触レベルおよび前記下側接触レベルと接触している前記第２のＩＩＩ−Ｖ族材料の少なくとも１個の下側接触部を画定するステップと、
−少なくとも前記上側接触部および少なくとも前記下側接触部を、同一平面内で画定された上面を有するように誘電体に集積するステップを含んでいる。
【００１０】
平坦な特徴とは、同一平面上に生じる接触部の組であるものと定義する。
【００１１】
従って本特許出願において、
−接触底面の金属化部分および接触パッドを含む上側開口を起点とする上側接触部と、
−接触底面の金属化部分および接触パッドを含む下側開口を起点とする下側接触部とが画定される。
【００１２】
この結果に到達すべく、下側接触部（充填部分の）は１個以上にステップで形成することができる。
【００１３】
このため、発明の詳細説明で詳述するように、２個の連続的な動作で下側開口を形成して、第１の下側開口および第２の上側開口を画定することができる。
【００１４】
金属材料は、
−純金属、金属合金、金属と非金属元素の合金、
−金属間化合物または半金属（結晶構造である合金とは異なる）
として定義される。
【００１５】
平面集積は、（例えば光学的／電子的）ハイブリッドまたは直接接合、あるいはバンプによるチップ移動により３Ｄ集積への道を開く。
【００１６】
ＩＩＩ−Ｖ／Ｓｉ共集積との関連で、平坦化された後端の形成（金属接合による相互接続を生じるステップの組に対応する）によっても下側レベル（例えば後端の前面または金属間化合物）のデバイスにおける接触部の形成に想到し得る。
【００１７】
本発明の複数の変型例によれば、当該構造は、第２のＩＩＩ−Ｖ族材料の下側ベースと、前記ベースの上方に位置する第１のＩＩＩ−Ｖ族材料のメサとを有している。
【００１８】
本発明によれば、少なくとも２個の代替方式、すなわち
−開口を形成して、当該開口の底面で接触底面の金属化を実行し、次いで前記接触底面の金属化部分と接触する接触パッドを形成すべく前記開口を充填すること、
−または、いわゆる一次開口を形成して、当該開口の底面で接触底面の金属化を実行し、次いで接触パッドを形成すべく誘電体で充填した後で二次開口を画定することにより、複数の接触パッドを一次開口で先に画定された同一の接触底面の金属化部分に接触させること、のいずれかにより２個のＩＩＩ−Ｖ族材料における接触部の形成に想到し得る。
【００１９】
第１の代替方式の関連事項：
本発明の複数の変型例によれば、当該処理は、少なくとも１個の下側開口、次いで少なくとも１個の上側開口を連続的に形成するステップを含んでいる。
【００２０】
本発明の複数の変型例によれば、少なくとも下側開口が、互いに重ね合わされた第１の下側開口および第２の下側開口を画定する複数のステップで形成される。
【００２１】
本発明の複数の変型例によれば、前記下側開口は、接触底面の金属化部分、金属充填材、接触底面の金属化部分と同一の金属界面、および金属充填材を、重ね合わされた状態で含んでいる。
【００２２】
本発明の複数の変型例によれば、当該処理は、少なくとも１個の上側開口、次いで少なくとも１個の下側開口を連続的に形成するステップを含んでいる。
【００２３】
本発明の複数の変型例によれば、当該処理は、少なくとも１個の上側開口と少なくとも１個の下側開口とを同時に形成するステップを含んでいる。
【００２４】
本発明の複数の変型例によれば、少なくとも１個の上側開口および／または少なくとも１個の下側開口の幅は０．５〜１０μｍ、好適には１μｍ〜５μｍの範囲である。
【００２５】
第２の代替方式の関連事項：
本発明の複数の変型例によれば、ＩＩＩ−Ｖ族材料の構造、すなわち第１のＩＩＩ−Ｖ族材料の表面に画定された少なくとも１個の上側接触レベル、および第２のＩＩＩ−Ｖ族材料の表面に画定された下側接触レベルを含む構造を含む素子を基板の表面に形成する処理は、
−少なくとも１個の誘電体により前記構造をカプセル化する一連のステップと、
−前記第１のＩＩＩ−Ｖ族材料および前記第２のＩＩＩ−Ｖ族材料の上に接触底面領域を画定すべく誘電体内に少なくとも１個の一次上側開口および少なくとも１個の一次下側開口を形成するステップと、
−前記接触底面領域の上に接触パッドの領域を画定すべく誘電体に少なくとも１個の二次上側開口および少なくとも１個の二次下側開口を形成するステップと、
−少なくとも１個の金属材料により、前記少なくとも一次上側開口、前記少なくとも一次下側開口、前記少なくとも二次上側開口、および前記少なくとも二次下側開口を少なくとも部分的に充填することにより、
・上側接触レベルと接触していて、少なくとも１個の上側接触底面の金属化部分を含む前記第１のＩＩＩ−Ｖ族材料の少なくとも１個の上側接触部および前記金属化部分と接触している少なくとも１個の上側接触パッドと、
・前記下側接触レベルと接触していて、少なくとも１個の下側接触底面の金属化部分を含む前記第２のＩＩＩ−Ｖ族材料の少なくとも１個の下側接触部および前記金属化部分と接触している少なくとも１個の下側接触パッドとを形成するステップと、
−少なくとも前記上側接触部および少なくとも前記下側接触部を、同一平面内で画定された表面を有するように誘電体内に集積するステップとを含んでいる。
【００２６】
本発明の複数の変型例によれば、当該処理は、少なくとも１個の一次上側開口および少なくとも１個の一次下側開口を連続的に形成するステップを含んでいる。
【００２７】
不随する接触抵抗を最小化すべくＩＩＩ−Ｖ族元素に存在する各々の材料とは独立に接触部の金属化部分を最適化することが有利であろう。
【００２８】
本発明の複数の変型例によれば、当該処理は、少なくとも１個の二次上側開口と少なくとも１個の二次下側開口とを同時に形成するステップを含んでいる。
【００２９】
本発明の複数の変型例によれば、当該処理は、
−金属化部分で覆われた第１のＩＩＩ−Ｖ族材料および金属化部分で覆われた第２のＩＩＩ−Ｖ族材料を含むアセンブリを誘電体によりカプセル化するステップと、
−第２のＩＩＩ−Ｖ族材料の反対側に少なくとも１個の二次下側開口を形成するステップと、
−前記第１のＩＩＩ−Ｖ族材料の上方に少なくとも１個の二次上側開口を形成して、少なくとも前記二次下側開口の上方に少なくとも１個の追加的な二次下側開口を形成するステップと、
−少なくとも前記二次上側開口、少なくとも１個の追加的な二次下側開口、および少なくとも前記二次下側開口を充填するステップとを含んでいる。
【００３０】
本発明の複数の変型例によれば、当該構造は少なくとも１個のいわゆる上側ＩＩＩ−Ｖ族材料、いわゆる中間ＩＩＩ−Ｖ族材料、いわゆる下側ＩＩＩ−Ｖ族材料を含み、当該処理は
−少なくとも１個の一次上側開口、少なくとも１個の一次中間開口、少なくとも１個の一次下側開口を形成するステップと、
−少なくとも１個の二次上側開口、少なくとも１個の二次中間開口、および少なくとも１個の二次下側開口を形成するステップと、
−前記開口を充填するステップとを含んでいる。
【００３１】
本発明の複数の変型例によれば：
−少なくとも前記二次下側開口は寸法が異なる３個の部分を含み、
−少なくとも前記二次中間開口は寸法が異なる２個の部分を含み、
−少なくとも前記二次上側開口は１個の部分を含んでいる。
【００３２】
本発明の複数の変型例によれば、当該処理は、以下のステップ、すなわち
−第１の誘電体により前記構造をカプセル化するステップと、
−前記第２のＩＩＩ−Ｖ族材料の上に少なくとも１個の一次下側開口を形成するステップと、
−前記第１の誘電体の表面および前記第２の半導体材料の表面に金属化部分を堆積して、下側接触部の金属化部分および第１のアセンブリを画定するステップと、
−第２の誘電体により前記第１のアセンブリをカプセル化するステップと、
−前記カプセル化された第１のアセンブリを平坦化するステップと、
−前記下側接触底面の金属化部分の上に少なくとも１個の二次下側開口を形成するステップと、
−少なくとも１個の金属材料により前記少なくとも二次下側開口を充填して前記下側接触部の少なくとも１個の接触パッドおよび第２のアセンブリを画定するステップと、
−第３の誘電体により前記第２のアセンブリをカプセル化するステップと、
−前記第１のＩＩＩ−Ｖ族材料の上方に少なくとも１個の一次上側開口を形成するステップと、
−前記第３の誘電材料および前記上側開口の表面に金属化部分を堆積して上側接触底面の金属化部分および第３のアセンブリを画定するステップと、
−第４の誘電体により前記第３のアセンブリをカプセル化するステップと、
−前記第３のアセンブリを平坦化するステップと、
−前記上側接触底面の金属化部分の上方に少なくとも１個の二次上側開口を、および前記下側接触部の少なくとも前記接触パッドの上方に少なくとも１個の上側開口を形成するステップと、
−少なくとも１個の金属材料により、前記上側接触底面の金属化部分上方の前記少なくとも二次上側開口、および前記下側接触部の少なくとも前記接触パッド上方の前記少なくとも上側開口を充填することにより、前記上側接触部および少なくとも前記下側接触部が同一平面内で画定された表面を有するように、上側接触部用の少なくとも１個の上側パッドおよび下側接触パッドの少なくとも１個の延伸部を画定するステップとを含んでいる。
【００３３】
複数の変型例によれば、当該処理は、以下のステップ、すなわち
−第１の誘電体により前記構造をカプセル化するステップと、
−前記第１のＩＩＩ−Ｖ族材料まで貫通する少なくとも１個の一次上側開口を形成するステップと、
−前記第１の誘電体の表面、および前記第１の半導体材料の表面に金属化部分を堆積して上側接触部の金属化部分および第１のアセンブリを画定するステップと、
−第２の誘電体により前記第１のアセンブリをカプセル化するステップと、
−前記カプセル化された第１のアセンブリを平坦化するステップと、
−前記上側接触底面の金属化部分の上に少なくとも１個の二次上側開口を形成するステップと、
−少なくとも１個の金属材料により前記少なくとも二次上側開口を充填して、前記上側接触部の少なくとも１個の接触パッドおよび第２のアセンブリを画定するステップと、
−前記第２のＩＩＩ−Ｖ族材料の上方に少なくとも１個の一次下側開口を形成するステップと、
−前記第１の誘電材料、および前記一次下側開口の表面に金属化部分を堆積して、下側接触部の金属化部分および第３のアセンブリを画定するステップと、
−第４の誘電体により前記第３のアセンブリをカプセル化するステップと、
−前記第３を平坦化するステップと、
−前記下側接触部最下層の上方に少なくとも１個の二次下側開口を形成するステップと、
−少なくとも１個の金属材料により前記少なくとも二次下側開口を充填して、前記上側接触部および少なくとも前記下側接触部が同一平面内で画定された表面を有するように、少なくとも１個の下側接触パッドを画定するステップとを含んでいる。
【００３４】
複数の変型例によれば、当該処理は、
−少なくとも１個の一次上側開口と少なくとも１個の一次下側開口とを同時に形成するステップと、
−少なくとも１個の二次上側開口と少なくとも１個の二次下側開口とを同時に形成するステップとを含んでいる。
【００３５】
本発明の複数の変型例によれば、当該処理は、前記平坦な接触部の表面に追加的な接触レベルを形成するステップを含んでいて、
−誘電体を追加的に堆積するステップと、
−少なくとも１個の追加的な下側開口および少なくとも１個の追加的な上側開口を形成するステップと、
−少なくとも１個の金属材料により前記追加的な開口を充填して、少なくとも１個の追加的な下側接触部および少なくとも１個の追加的な上側接触部を画定するステップとを含んでいる。
【００３６】
本発明の複数の変型例によれば、当該処理は、幅が２０μｍ〜５０μｍの一次下側開口を形成すると共に、幅が０．５μｍ〜５μｍ、好適には１μｍ〜３μｍの二次下側開口を形成するステップを含んでいる。
【００３７】
本発明の複数の変型例によれば、第１のＩＩＩ−Ｖ族材料および第２のＩＩＩ−Ｖ族材料は以下から選択される。
【００３８】
第１のＩＩＩ−Ｖ族材料は、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡｓ等のＩＩＩ−Ｖ族材料を含んでいてよい。
【００３９】
第２のＩＩＩ−Ｖ族材料もまた、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡｓ等のＩＩＩ−Ｖ族材料を含んでいてよい。
【００４０】
本発明の複数の変型例によれば基板はシリコンである。
【００４１】
本発明の複数の変型例によれば、誘電体または誘電体群は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、ベンゾシクロブテン（ＢＣＢ）またはＳＯＧを主体とする平坦化ポリマーから選択される。
【００４２】
本発明の複数の変型例によれば、Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等の金属が前記一次開口に堆積される。
【００４３】
本発明の複数の変型例によれば、Ｎｉ、Ｔｉ等の金属、およびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金が前記一次開口に堆積される。
【００４４】
本発明の複数の変型例によれば、充填動作は、
−ＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗ（フッ素非含有）から選択された材料の１個以上の層を含む拡散障壁を堆積するステップと、
−Ｗ、Ｃｕ、Ａｌ、ＡｌＣｕ、ＡｌＳｉから選択された充填金属を堆積するステップとを含んでいる。
【００４５】
拡散障壁に関して、障壁がＣＶＤ（化学的方法）により堆積されるため、Ｗはフッ素を含まず、その前駆体は、充填用のＷとは対照的に、Ｆを含まない。Ｆはデバイスに有害であるため障壁が用いられる。当該障壁はまた、充填金属（Ｗ、Ｃｕ、Ａｌ等）の核形成を促進するのに役立つことがある。
【００４６】
元素Ｗは、抵抗が極めて低く、使用が簡単であるため本発明に関して特に有利であり、従って二次開口の充填に有利に用いることができる。
【００４７】
本発明の複数の変型例によれば、金属化部分の堆積に続いて１個以上の金属間化合物の形成を目的として熱処理が行われる。
【００４８】
本発明の複数の変型例によれば、素子はレーザーであり、本発明の処理は、Ｓｉ等の半導体材料のガイドをＳｉＯ２等の誘電体基板内に形成する動作を含んでいる。
【００４９】
本発明の複数の変型例によれば、素子はレーザーであり、本発明の処理は、レーザーの垂直放射を可能にすべく円形の上側接触部を形成するステップを含んでいる。
【００５０】
本発明はまた、本発明の処理により得られた素子にも関する。
【００５１】
当該素子は、端面発光レーザー、または垂直発光レーザーであってよい。また有利な特徴として、素子の吸収帯域を広げるべく異なる吸収波長を有する一連の異なるＩＩＩ−Ｖ族材料を含む素子であってよい。
【００５２】
本発明は、極めて多くの初期構成、すなわち
−例えばＳｉチップ等、任意の種類の基板上でのウェーハへのＩＩＩ−Ｖ族移動と、
−ウェーハ間移動、
−ＩＩＩ−Ｖ族のＳｉ基板、またはＩＩＩ／Ｖの結晶成長を可能にする任意の永続的または一時的基板上へのＩＩＩ−Ｖ族のエピタキシに適用することができる。成長させたいＩＩＩ／Ｖ材料と同一の結晶構造および成長途上の層に近い格子パラメータの少なくとも１個の結晶核が存在しなければならない点に注意されたい。格子パラメータ間に５％を超える差があれば結晶は不完全である（ずれ、逆相結晶粒界または多結晶質の場合もある）。これはガラス等のアモルファス基板では不可能である。
【００５３】
出発基板の直径は１００ｍｍ以上であってよい。
【００５４】
以下の非限定的な記述および添付図面を精査することにより本発明に対する理解が深まると共に他の利点も明らかになろう。
【図面の簡単な説明】
【００５５】
【図１】従来技術のＩＩＩ−Ｖ族材料を主体とする素子の一例を示す。
【図２】本発明の処理の複数の例で用いる基板上のＩＩＩ−Ｖ族材料の構造の一例を示す。
【図３】本発明の第１の代替方式に関連して形成された素子の第１の例を示す。
【図４ａ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｂ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｃ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｄ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｅ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｆ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｇ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｈ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図４ｉ】第１の代替方式による、下側接触部を形成し、次いで個々の接触底面の金属化部分に上側接触部を形成するステップを含む本発明の処理の第１の例の各種のステップを示す。
【図５ａ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｂ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｃ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｄ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｅ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｆ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｇ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図５ｈ】第１の代替方式による、上側接触部を形成し、次いで個々の接触底面の金属化部分に下側接触部を形成するステップを含む本発明の処理の第２の例の各種のステップを示す。
【図６ａ】第１の代替方式による、個々の接触底面の金属化部分に形成された上側接触部と同時に下側接触部を形成するステップを含む本発明の処理の第３の例の各種のステップを示す。
【図６ｂ】第１の代替方式による、個々の接触底面の金属化部分に形成された上側接触部と同時に下側接触部を形成するステップを含む本発明の処理の第３の例の各種のステップを示す。
【図６ｃ】第１の代替方式による、個々の接触底面の金属化部分に形成された上側接触部と同時に下側接触部を形成するステップを含む本発明の処理の第３の例の各種のステップを示す。
【図６ｄ】第１の代替方式による、個々の接触底面の金属化部分に形成された上側接触部と同時に下側接触部を形成するステップを含む本発明の処理の第３の例の各種のステップを示す。
【図６ｅ】第１の代替方式による、個々の接触底面の金属化部分に形成された上側接触部と同時に下側接触部を形成するステップを含む本発明の処理の第３の例の各種のステップを示す。
【図７ｆ】前記下側接触パッドに金属界面層を不要にする、図４ａ〜４ｉに示す下側接触パッドを形成するステップの複数の変型例を示す。
【図７ｇ】前記下側接触パッドに金属界面層を不要にする、図４ａ〜４ｉに示す下側接触パッドを形成するステップの複数の変型例を示す。
【図７ｈ】前記下側接触パッドに金属界面層を不要にする、図４ａ〜４ｉに示す下側接触パッドを形成するステップの複数の変型例を示す。
【図７ｉ】前記下側接触パッドに金属界面層を不要にする、図４ａ〜４ｉに示す下側接触パッドを形成するステップの複数の変型例を示す。
【図７ｊ】前記下側接触パッドに金属界面層を不要にする、図４ａ〜４ｉに示す下側接触パッドを形成するステップの複数の変型例を示す。
【図７ｋ】前記下側接触パッドに金属界面層を不要にする、図４ａ〜４ｉに示す下側接触パッドを形成するステップの複数の変型例を示す。
【図８ｂ】デュアルダマシン処理により接触パッドを形成するステップの変型例を構成する処理ステップを示す。
【図８ｃ】デュアルダマシン処理により接触パッドを形成するステップの変型例を構成する処理ステップを示す。
【図８ｄ】デュアルダマシン処理により接触パッドを形成するステップの変型例を構成する処理ステップを示す。
【図８ｅ】デュアルダマシン処理により接触パッドを形成するステップの変型例を構成する処理ステップを示す。
【図９】本発明の処理の複数の変型例で使用できる追加的接触レベルの集積のステップを示す。
【図１０】本発明の処理により形成されるレーザー素子の第１の例を示す。
【図１１】本発明の処理により形成されるレーザー素子の第２の例を示す。
【図１２】本発明の第２の代替方式の関連で形成され、複数のパッドで共有される接触底面の金属化部分を含む素子の第１の例を示す。
【図１３ａ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｂ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｃ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｄ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｅ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｆ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｇ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｈ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｉ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｊ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｋ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｌ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｍ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｎ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１３ｏ】下側接触部、次いで上側接触部を形成するステップを含み、且つ二次上側開口および二次下側開口を含んでいる、本発明の第２の代替方式に関連して実行される処理の第１の例の各種のステップを示す。
【図１４ａ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｂ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｃ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｄ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｅ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｆ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｇ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｈ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｉ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｊ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｋ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｌ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｍ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１４ｎ】上側接触部、次いで下側接触部を形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される本発明の処理の第２の例の各種のステップを示す。
【図１５ａ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｂ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｃ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｄ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｅ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｆ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｇ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１５ｈ】下側および上側接触部を同時に形成するステップを含んでいる、本発明の第２の代替方式に関連して実行される処理の第３の例の各種のステップを示す。
【図１６ａ】本発明の第２の代替方式に関連して、二重レベルの二次上側および下側開口を同時に形成するステップを含んでいる、本発明の処理の第４の例の各種のステップを示す。
【図１６ｂ】本発明の第２の代替方式に関連して、二重レベルの二次上側および下側開口を同時に形成するステップを含んでいる、本発明の処理の第４の例の各種のステップを示す。
【図１６ｃ】本発明の第２の代替方式に関連して、二重レベルの二次上側および下側開口を同時に形成するステップを含んでいる、本発明の処理の第４の例の各種のステップを示す。
【図１６ｄ】本発明の第２の代替方式に関連して、二重レベルの二次上側および下側開口を同時に形成するステップを含んでいる、本発明の処理の第４の例の各種のステップを示す。
【図１７】本発明の処理の複数の変型例で使用できる追加的接触レベルの集積のステップを示す。
【図１８】本発明の処理により形成されるレーザー素子の第１の例を示す。
【図１９】本発明の処理により形成されるレーザー素子の第２の例を示す。
【図２０】光集積に関連して本発明の処理により得られる素子の一例を示す。
【図２１】少なくとも３レベルの異なるＩＩＩ−Ｖ族材料を用いることで異なる波長領域で吸収性を示す、本発明の処理により形成される素子の一例を示す。
【図２２】ＩＩＩ−Ｖ族材料を複数化および多様化することでより広い吸収帯域がアクセス可能になるように太陽電池に接触部が形成される素子の一例を示す。
【図２３ａ】接触部および移動長を示す電場力線の２個の模式図を示す。
【図２３ｂ】接触部および移動長を示す電場力線の２個の模式図を示す。
【図２４】ＴＬＭ構造の模式的表現を示す。
【図２５】ＴＬＭ構造の場合における接触部間の空間の関数として測定された全抵抗体の変化を示す。
【発明を実施するための形態】
【００５６】
本発明の各種の実施形態について以下の詳細説明で記述する。
【００５７】
接触部の集積を２レベルで示しているが、ＩＩＩ−Ｖ族材料のレベルで接触部の異なるレベルのトポグラフィを有する極めて多数のレベルに適用できる。
【００５８】
本発明について、図２に示すようにＩＩＩ−Ｖ族ベース材料２およびＩＩＩ−Ｖ族上側材料１を含む構造が上に形成されていて、ＩＩＩ−Ｖ族ベース材料の下方に表面を有するメサが形成可能になる基板９に関連して以下に述べる。
【００５９】
本明細書を通じて以下の参照符号を用いる。
−第１のＩＩＩ−Ｖ族材料：１、
−第２のＩＩＩ−Ｖ族材料：２、
−基板：９、
−１個以上の誘電材料：８、
−金属化部分：３、
−拡散障壁：４、
−金属充填材：５
−第１の材料１と接触する上側開口：Ｏｓ、
−第２の材料２と接触する下側開口：Ｏｉ。
【００６０】
上側接触部Ｃｓｕｐが、少なくとも１個の上側開口Ｏｓから出発して、または少なくとも１個の一次上側開口Ｏｓｐから出発して、および少なくとも１個の二次上側開口Ｏｓｓから出発して画定される。
【００６１】
下側接触部Ｃｉｎｆが、少なくとも１個の下側開口Ｏｌから出発して、または少なくとも１個の一次下側開口Ｏｉｐから出発して、および少なくとも１個の二次下側開口Ｏｉｓから出発して画定される。
【００６２】
中間接触部Ｃｉｎｔが、少なくとも１個の一次中間開口Ｏｔｐから出発して、および少なくとも１個の二次中間開口Ｏｔｓから出発して画定される。
【００６３】
図３に、本発明の第１の代替方式に属する処理により得られた素子の一例を示し、基板９上に、ＩＩＩ−Ｖ族材料１および２、拡散障壁４を含む接触パッドが上に形成された接触底面の金属化部分として機能する金属化部分３を示していて、二次開口は充填金属５で充填されている。当該アセンブリは誘電体８にカプセル化されている。図３に、接触レベル、すなわち下側レベルＮｉｎｆ、上側レベルＮｓｕｐを示す。本例によれば、拡散障壁７および充填金属６で充填された接触パッドが上に形成された追加的なレベルＮｓｕｐ／ｓｕｐｌに想到し得る。
【００６４】
第１のＩＩＩ−Ｖ族材料は、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡｓ等のＩＩＩ−Ｖ族材料を含んでいてよい。
【００６５】
第２のＩＩＩ−Ｖ族材料もまた、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡ等のＩＩＩ−Ｖ族材料を含んでいてよい。第２のＩＩＩ−Ｖ族材料は第１の材料と同一でも、異なっていてもよい。
【００６６】
板は、厚さが例えば数百ミリメートル（例えば２００ｍｍ）のオーダーのシリコン基板であってよい。
【００６７】
本発明によれば、上側および下側接触部の上側レベルは同一平面内にある。
【００６８】
図面は全て、環状または線形であってよい接触部の断面図を示す。
【００６９】
Ｉ）接触底面の金属化部分を受容すべく意図された種類の開口、および前記接触底面の金属化部分と接触する接触パッドの形成を含む本発明の第１の代替方式
下側接触部の形成に続いて本発明の第１の代替方式に従い上側接触部を形成するステップを含む本発明による処理の第１の例：
第１のステップ：
当該ステップは、基板９上のＩＩＩ−Ｖ族材料２のベースの表面に第１のＩＩＩ−Ｖ族材料１のメサを含む先に形成された構造のカプセル化を含んでいる。
【００７０】
使用する誘電体８は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、例えばベンゾシクロブタン（ＢＣＢ）を主成分とする平坦化ポリマー、またはＳＯＧ「スピンオングラス」方式、すなわち遠心分離によりアモルファス誘電体を堆積するものであってよい。
【００７１】
堆積物は単一層または多層であってよい。
【００７２】
誘電体は、ＰＶＤ（物理蒸着）、ＣＶＤ（化学蒸着）および／またはＡＬＤ（原子層堆積）により堆積される。堆積温度は典型的には５５０℃以下、好適には４５０℃以下であってよい。
【００７３】
形成された層の応力は有利な特徴として２００ＭＰａ以下、好適には１００ＭＰａ以下であってよい。
【００７４】
当該カプセル化ステップを図４ａに示す。
【００７５】
第２のステップ：
当該ステップは、ＣＭＰ動作（「化学機械平坦化」または「化学機械研磨」）または平坦化ポリマーの場合はドライエッチング（「エッチバック」）による部分的除去による誘電体の平坦化を含んでいる。
【００７６】
自己水平化という特性を有する特定のポリマーがある。すなわち、最初に下側を上側よりも前に充填する。しかし、空洞が完全に充填されることを保証すべく、堆積物は空洞の深さよりも厚い。従って余剰堆積物の厚さを薄くする必要がある。これはウェーハ全体に対する「エッチバック」と呼ばれるドライエッチングにより行うことができる。
【００７７】
ＣＭＰの前にトポグラフィ上に局所的リソグラフィ／エッチング動作を行うことも可能である。
【００７８】
当該平坦化ステップを図４ｂに示す。
【００７９】
第３のステップ：
当該ステップは、下側接触部の形成を意図して第１の下側開口Ｏｉ１を形成するステップを含んでいる。
【００８０】
寸法Ｄ１およびＤ２は典型的には以下の通りであってよい。
【００８１】
寸法Ｄ１（ＩＩＩ−Ｖ族材料１のメサの両側の誘電体の幅）は少なくとも２００ｎｍ、好適には２〜３μｍの範囲にある。
【００８２】
寸法Ｄ２（下側開口の幅）は０．５〜１０μｍ、好適には１〜５μｍの範囲にある。
【００８３】
寸法Ｄ３（誘電体の厚さ）は０．５μｍ〜５μｍ、好適には５〜３μｍの範囲にある。
【００８４】
これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【００８５】
連続エッチングを用いてもよい。具体的には、
第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで材料２まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【００８６】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【００８７】
第４のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分を堆積して下側接触部を画定するステップを含んでいるため、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【００８８】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢に従い実行することができる。
【００８９】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【００９０】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【００９１】
堆積温度は好適には４５０℃以下である。
【００９２】
アニーリング温度は好適には４５０℃以下である。
【００９３】
任意選択肢１によれば、金属または金属間化合物を堆積し、当該金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【００９４】
任意選択肢２によれば、金属を堆積し、必要な仕事関数を有する金属間化合物を形成すべく反応させる。この場合、アニーリングは固相反応として機能する。
【００９５】
反応しなかった金属の選択的除去を熱処理の後で実行することができる。
【００９６】
これらのステップの全てを図４ｄに示す。
【００９７】
第５のステップ：
当該ステップは、接続パッドを形成すべく第１の下側開口を充填するステップとＣＭＰ動作とを含んでいる。下側開口は２回充填される。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【００９８】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【００９９】
これらのステップの全てを図４ｅに示す。
【０１００】
第６のステップ：
当該ステップは、誘電体８の上方で画定されたアセンブリのカプセル化ステップを含んでいる。材料１上方の誘電体の厚さＤ５は典型的には２００ｎｍ〜１μｍ、好適には２００ｎｍ〜５００ｎｍの範囲にある。使用する誘電体はＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。堆積物は単一層または多層であってよい。これらはＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。
【０１０１】
堆積温度は４５０℃以下、好適には３００℃以下である。
【０１０２】
当該ステップを図４ｆに示す。
【０１０３】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が先に実行されていない場合、当該ステップの終了時点で実行することができる。
【０１０４】
第７のステップ：
当該ステップは、下側接触部の形成を意図して二次下側開口Ｏｉ２および上側接触部の形成を意図して開口Ｏｓを形成するステップを含んでいる。
【０１０５】
これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０１０６】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで材料１まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０１０７】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０１０８】
寸法Ｄ２（上側開口の幅）は０．５〜１０μｍ、好適には１〜５μｍの範囲にある。
【０１０９】
当該ステップを図４ｇに示す。
【０１１０】
第８のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分を堆積して下側接触部および上側接触部を画定するステップを含んでいるため、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【０１１１】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢に従い実行することができる。
【０１１２】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０１１３】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０１１４】
堆積温度は好適には４５０℃以下である。
【０１１５】
アニーリング温度は好適には４５０℃以下である。
【０１１６】
任意選択肢１によれば、金属または金属間化合物を堆積し、金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【０１１７】
当該ステップを図４ｈに示す。
【０１１８】
第９のステップ：
当該ステップは、接続パッドを形成すべく下側開口および上側開口を充填するステップとＣＭＰ動作とを含んでいる。下側開口および上側開口の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０１１９】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０１２０】
これらのステップの全てを図４ｉに示しており、上側接触部Ｃｓｕｐおよび下側接触部Ｃｉｎｆの２レベルの金属化部分３を示している。
【０１２１】
第１の例に記述されている実施形態の代替方式は図４ｃ〜４ｄ、次いで図４ｇ〜４ｈに示す接触部の空洞を連続的に画定するが、図４ｅ、４ｉに示すパッド空洞を単一ステップで画定するものである。
【０１２２】
上側接触部の形成に続いて本発明の第１の代替方式に従い下側接触部を形成するステップを含む本発明による処理の第２の例：
第１のステップ：
当該ステップは、基板９上のＩＩＩ−Ｖ族材料２のベースの表面に第１のＩＩＩ−Ｖ族材料１のメサを含む先に形成された構造のカプセル化を含んでいる。
【０１２３】
使用する誘電体８は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、例えばベンゾシクロブタン（ＢＣＢ）を主成分とする平坦化ポリマー、またはＳＯＧ「スピンオングラス」方式、すなわち遠心分離によりアモルファス誘電体を堆積するものであってよい。
【０１２４】
堆積物は単一層または多層であってよい。
【０１２５】
誘電体は、ＰＶＤ（物理蒸着）、ＣＶＤ（化学蒸着）および／またはＡＬＤ（原子層堆積）により堆積される。堆積温度は典型的には５５０℃以下、好適には４５０℃以下であってよい。
【０１２６】
形成された層の応力は有利な特徴として２００ＭＰａ以下、好適には１００ＭＰａ以下であってよい。
【０１２７】
当該カプセル化ステップを図５ａに示す。
【０１２８】
第２のステップ：
当該ステップは、ＣＭＰ動作（「化学機械平坦化」または「化学機械研磨」）または平坦化ポリマーの場合はドライエッチング（「エッチバック」）による部分的除去による誘電体の平坦化を含んでいる。
【０１２９】
自己水平化という特性を有する特定のポリマーがある。すなわち、最初に下側を上側よりも前に充填する。しかし、空洞が完全に充填されることを保証すべく、堆積物は空洞の深さよりも厚い。従って余剰堆積物の厚さを薄くする必要がある。これはウェーハ全体に対する「エッチバック」と呼ばれるドライエッチングにより行うことができる。
【０１３０】
ＣＭＰの前にトポグラフィ上に局所的リソグラフィ／エッチング動作を行うことも可能である。
【０１３１】
当該平坦化ステップを図５ｂに示す。
【０１３２】
第３のステップ：
当該ステップは、上側接触部の形成を意図して上側開口ＯＳを形成するステップを含んでいる。
【０１３３】
これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０１３４】
連続エッチングを用いてもよい。具体的には、
第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで材料１まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０１３５】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０１３６】
開口を形成する当該ステップを図５ｃに示す。
【０１３７】
第４のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分を堆積して下側接触部を画定するステップを含んでいるため、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【０１３８】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢に従い実行することができる。
【０１３９】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０１４０】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０１４１】
堆積温度は好適には４５０℃以下である。
【０１４２】
アニーリング温度は好適には４５０℃以下である。
【０１４３】
任意選択肢１によれば、金属または金属間化合物を堆積し、当該金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【０１４４】
当該ステップを図５ｄに示す。
【０１４５】
第５のステップ：
当該ステップは、接続パッドを形成すべく上側開口を充填するステップとＣＭＰ動作とを含んでいる。上側開口の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０１４６】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０１４７】
これらのステップの全てを図５ｅに示しており、下側接触部の２レベルの金属化部分３を示している。
【０１４８】
第６のステップ：
当該ステップは、下側接触部の形成を意図して下側開口Ｏｉを形成するステップを含んでいる。
【０１４９】
これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０１５０】
連続エッチングを用いてもよい。具体的には、
第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで材料２まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０１５１】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０１５２】
開口を形成する当該ステップを図５ｆに示す。
【０１５３】
第７のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分を堆積して下側接触部を画定するステップを含んでいるため、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【０１５４】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢により実行することができる。
【０１５５】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０１５６】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０１５７】
堆積温度は好適には４５０℃以下である。
【０１５８】
アニーリング温度は好適には４５０℃以下である。
【０１５９】
任意選択肢１によれば、金属または金属間化合物を堆積し、当該金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【０１６０】
当該ステップを図５ｇに示す。
【０１６１】
第８のステップ：
当該ステップは、接続パッドを形成すべく下側開口充填するステップとＣＭＰ動作とを含んでいる。下側開口は２回充填される。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０１６２】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０１６３】
これらの動作の全てを図５ｈに示し、下側接触部の２レベルの金属化部分３を示す。
【０１６４】
第２の例に記述されている実施形態の代替方式は図５ｃ〜５ｄ、次いで図５ｆ〜５ｇに示す接触部の空洞を連続的に開口するが、図５ｅ、５ｈに示すパッド空洞を単一ステップで開口するものである。
【０１６５】
本発明の第１の代替方式による上側接触部と下側接触部の同時形成を含む本発明による処理の第３の例：
第１のステップ：
当該ステップは、基板９上のＩＩＩ−Ｖ族材料２のベースの表面に第１のＩＩＩ−Ｖ族材料１のメサを含む先に形成された構造のカプセル化を含んでいる。
【０１６６】
使用する誘電体８は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、例えばベンゾシクロブタン（ＢＣＢ）を主成分とする平坦化ポリマー、またはＳＯＧ「スピンオングラス」方式、すなわち遠心分離によりアモルファス誘電体を堆積するものであってよい。
【０１６７】
堆積物は単一層または多層であってよい。
【０１６８】
誘電体は、ＰＶＤ（物理蒸着）、ＣＶＤ（化学蒸着）および／またはＡＬＤ（原子層堆積）により堆積される。堆積温度は典型的には５５０℃以下、好適には４５０℃以下であってよい。
【０１６９】
形成された層の応力は有利な特徴として２００ＭＰａ以下、好適には１００ＭＰａ以下であってよい。
【０１７０】
当該カプセル化ステップを図６ａに示す。
【０１７１】
第２のステップ：
当該ステップは、ＣＭＰ動作（「化学機械平坦化」または「化学機械研磨」）または平坦化ポリマーの場合はドライエッチング（「エッチバック」）による部分的除去による誘電体の平坦化を含んでいる。
【０１７２】
自己水平化という特性を有する特定のポリマーがある。すなわち、最初に下側を上側よりも前に充填する。しかし、空洞が完全に充填されることを保証すべく、堆積物は空洞の深さよりも厚い。従って余剰堆積物の厚さを薄くする必要がある。これはウェーハ全体に対する「エッチバック」と呼ばれるドライエッチングにより行うことができる。
【０１７３】
ＣＭＰの前にトポグラフィ上に局所的リソグラフィ／エッチング動作を行うことも可能である。
【０１７４】
当該平坦化ステップを図６ｂに示す。
【０１７５】
第３のステップ：
当該ステップは、上側接触部の形成を意図して上側開口Ｏｓを、および下側接触部の形成を意図して下側開口Ｏｉを形成するステップを含んでいる。
【０１７６】
これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０１７７】
連続エッチングを用いてもよい。具体的には、
第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで材料１および材料２まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０１７８】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０１７９】
当該開口形成ステップを図６ｃに示す。
【０１８０】
第４のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分を堆積して上側接触部および下側接触部を画定するステップを含んでいるため、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【０１８１】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢に従い実行することができる。
【０１８２】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０１８３】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０１８４】
堆積温度は好適には４５０℃以下である。
【０１８５】
アニーリング温度は好適には４５０℃以下である。
【０１８６】
任意選択肢１によれば、金属または金属間化合物を堆積し、当該金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【０１８７】
当該ステップを図６ｄに示す。
【０１８８】
第５のステップ：
当該ステップは、接続パッドを形成すべく上側開口および下側開口を充填するステップとＣＭＰ動作とを含んでいる。上側および下側開口の同時の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０１８９】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０１９０】
当該ステップを図６ｅに示す。
【０１９１】
上側接触部の形成に続いて本発明の第１の代替方式に従い下側接触部を形成するステップを含む本発明による処理の第１の例の一変型例は、（外部の）低レベルパッドに存在する金属化層３を除去すべくリソグラフィのステップを追加するものである。当該ステップにより界面が増えるため、電気的な見地から有害であり得る。
【０１９２】
以下に記述する当該変型例は、図４ａ〜４ｆに記述したものと共通のステップを含んでいて、図７ｆ〜７ｉに示すが、説明を分かり易くするため参照符号は変えていない。
【０１９３】
下側接触部のパッドが予め形成されていて、図７ｆに示すように誘電体８にカプセル化されたアセンブリを形成する。
【０１９４】
次いで、図７ｇに示すように上側接触部の形成を意図して開口Ｏｓを第１の材料１のレベルで形成する。これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０１９５】
連続エッチングを実行してもよい。すなわち、
第１のドライエッチングを用いて誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで材料１まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０１９６】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０１９７】
次いで、シリコン処理工程と互換性を有する金属化部分を堆積して上側接触部および下側接触部を画定することにより、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【０１９８】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢に従い実行することができる。
【０１９９】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０２００】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０２０１】
堆積温度は好適には４５０℃以下である。
【０２０２】
アニーリング温度は好適には４５０℃以下である。
【０２０３】
任意選択肢１によれば、金属または金属間化合物を堆積し、当該金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【０２０４】
当該ステップを図７ｈに示す。
【０２０５】
次いでＣＭＰ方式の動作を行い、図７ｉに示すように誘電スタックの最上部で過剰な金属を除去して、開口Ｏｓのレベルで層３を残したままにする。
【０２０６】
次いで、図７ｊに示すように下側接触部の形成を意図して二次下側開口Ｏｉ２を形成する。これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０２０７】
連続エッチングを用いてもよい。具体的には、
材料の上に下側接触部の外部パッドを露出させる誘電スタックエッチング、すなわち
・低レベルパッドの充填材までエッチングを１回実行するドライエッチング。この場合エッチストップ層の存在は任意選択的である。
・連続エッチング、すなわち第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで低レベルパッドの充填材まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０２０８】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０２０９】
次いで、先に形成された下方パッドの第１の部分の最上部に、上側パッドおよび下方パッドの上部を形成する。この動作は、開口ＯｓおよびＯｉ２の全てを充填することにより行われる。
【０２１０】
上側開口Ｏｓおよび下側開口Ｏｉ２の同時充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０２１１】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０２１２】
当該充填動作を図７ｋに示す。
【０２１３】
上述の３例に記述したパッドの開口の代替方式は、デュアルダマシン処理により接触パッドを集積するステップを含んでいる。デュアルダマシンは、金属充填、次いで過剰な金属（１または２層の障壁＋充填材）を除去するＣＭＰを単一ステップで連続的に実行する２段階のエッチング処理である。これにより一般にビア孔および当該ビア孔に至る線を形成すること、すなわち接続およびルーティングが可能になる。
【０２１４】
当該代替方式は、図８ｂ〜８ｅに示す実施形態に模式的に示す。図８ｂに示すようなカプセル化および平滑化されたアセンブリが上述のものと同様の仕方で形成される。
【０２１５】
誘電体の部分エッチングにより二次下側開口Ｏｉ２と呼ばれる下側開口の最上部を形成する。ドライエッチングを用いてもよい。この場合エッチストップ層の存在は任意選択的である。
【０２１６】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０２１７】
当該ステップを図８ｃに示す。
【０２１８】
上側開口Ｏｓと第１の下側開口Ｏｉ１と呼ばれる下側開口の下部とを形成すべく誘電体をエッチングする第２の動作を実行する。
【０２１９】
これらの開口はドライエッチングにより形成することができる。この場合エッチストップ層の存在は任意選択的である。
【０２２０】
連続エッチングを用いてもよい。具体的には、
材料の上に下側接触部の外部パッドを開口するための誘電スタックエッチング、すなわち
・低レベルパッドの充填材までエッチングを１回実行するドライエッチング。この場合エッチストップ層の存在は任意選択的である。
・連続エッチング、すなわち第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで低レベルパッドの充填材まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０２２１】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０２２２】
当該ステップを図８ｄに示す。
【０２２３】
次いで下側および上側接触部のパッドを充填により形成する。上側開口Ｏｓおよび下側開口Ｏｉ２、Ｏｉ２の同時充填は２回実行される。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０２２４】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０２２５】
当該充填動作を図８ｅに示す。
【０２２６】
先の例で記述した全ての実施形態を追加的なレベルの集積で補完することができる。
【０２２７】
従って追加的なステップが、誘電体８の追加的な堆積を実行し、次いで図９に示すように接触部Ｃｉｎｆ／ｓｕｐｌおよびＣｓｕｐ／ｓｕｐｌを画定すべくこれらの開口をエッチングおよび充填して上側および下側開口を形成することにより実行されてよい。
【０２２８】
このため、追加的な上側および下側開口において、ＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗからなる障壁７が堆積され、Ｗ、ＣｕまたはＡｌ、ＡｌＣｕ、ＡｌＳｉからなる金属６による充填が行われる。
【０２２９】
本発明の処理により形成されるレーザー素子の例：
本発明の処理は、有利な特徴としてＩＩＩ−Ｖ族材料を主体としてレーザーを生成可能にする。
【０２３０】
ＳｉＯ２の基板９０は、シリコンガイド９１を含み、その最上部に以下が形成される。すなわち、
−ｎドープＩｎＰからなる第２のＩＩＩ−Ｖ族材料２のベース、およびドーピングの程度が異なるＩｎＧａＡｓＰからなる多重量子井戸構造およびｐドープＩｎＧａＡｓの層を含むメサ１であり、ＩＩＩ−Ｖ族材料の特性が発光波長を決定する、
−誘電体８は、ＳｉＮ、ＳｉＯ２であっても、または例えばＢＣＢを主体とする平坦化ポリマーであってもよく、
−接触底面の金属化部分３は、例えばＮｉ、Ｔｉまたはそれらの合金（Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等）であってよく、
−Ｆに対する拡散障壁および／またはＷ４に対するキーイング層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗであってよい。
【０２３１】
充填金属５はＣｕまたはＡｌ、ＡｌＣｕ、ＡｌＳｉであってよい。
【０２３２】
レーザーの上述の例を図１０に示す。
【０２３３】
ＶＣＳＥＬ方式の垂直発光レーザー素子の例：
一般に、垂直空洞面発光レーザーダイオードすなわちＶＣＳＥＬが、従来の端面発光半導体レーザーとは対照的に、表面に対して垂直にレーザービームを発光する種類の半導体レーザーダイオードであることが想起できよう。
【０２３４】
レーザーの上述の例は主として先の例で記述したものと同様の構造を含んでいる。
【０２３５】
しかし、当該構造の最上部でレーザー放射の発光を可能にすべく上側接触部は円形にされている。
【０２３６】
上述の素子の例は、シリコン基板９を含み、その最上部にｎドープＩｎＰからなる第２のＩＩＩ−Ｖ族材料２のベース、ＩｎＧａＡｓＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓＮからなる多重量子井戸構造を含むメサ１、およびｐドープＩｎＧａＡｓの層が形成されており、ＩＩＩ−Ｖ族材料の特性が発光波長を決定する。
【０２３７】
誘電体８は、ＳｉＮ、ＳｉＯ２であっても、または例えばＢＣＢを主体とする平坦化ポリマーであってもよい。
【０２３８】
接触底面の金属化部分３は、例えばＮｉ、Ｔｉまたはそれらの合金（Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等）であってよい。
【０２３９】
Ｆに対する拡散障壁および／またはＷ４に対するキーイング層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗであってよい。
【０２４０】
充填金属５はＣｕまたはＡｌ、ＡｌＣｕ、ＡｌＳｉであってよい。
【０２４１】
金属化部分３および元素４、５が接触部Ｃｓｕｐ、Ｃｉｎｆを構成している。
【０２４２】
円形の上側接触部Ｃｓｕｐにより、レーザービームを素子の上面から引き出すことができる。
【０２４３】
レーザーの上述の例を図１１に示す。
【０２４４】
ＩＩ）一次開口および二次開口の形成を含む本発明の第２の代替方式
上述の第２の代替方式によれば、一次開口底面の金属化部分および二次開口の接触パッドを画定する。従って接触部は少なくとも開口底面の金属化部分および前記金属化部分と接触している接触パッドを含んでいる。
【０２４５】
図１２に、本発明の第１の代替方式に属する処理により得られた素子の一例を示し、基板９、ＩＩＩ−Ｖ族材料１、２、拡散障壁４を含む接触パッドが上部に形成された接触底面の金属化部分として機能する金属化部分３を示しており、二次開口は充填金属５で充填されている。全体が誘電体８内にカプセル化されている。図１２に、接触レベル、すなわち下側レベルＮｉｎｆ、上側レベルＮｓｕｐを示す。本例によれば、拡散障壁７および充填金属６で充填された接触パッドを上部に形成可能な追加的なレベルＮｓｕｐ／ｓｕｐｌに想到し得る。
【０２４６】
第１のＩＩＩ−Ｖ族材料は、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡｓ等のＩＩＩ−Ｖ族材料を含んでいてよい。
【０２４７】
第２のＩＩＩ−Ｖ族材料はまた、ＩｎＰ、Ｉｎ１−ｘＧａｘＡｓ（０≦ｘ≦１）、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、Ｉｎ１−ｘＧａｘＳｂ、ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ、Ｇａ１−ｘＩｎｘＰ、ＩｎｘＧａ１−ｘＡｓ１−ｙＮｙ、ＢｘＩｎｙＧａ１−ｘ−ｙＡ等のＩＩＩ−Ｖ族材料を含んでいてよい。これは第１の材料と同一または異なっていてもよい。
【０２４８】
基板は、厚さが例えば数百ミリメートル（例えば２００ｍｍ）のオーダーのシリコン基板であってよい。
【０２４９】
下側接触部の形成に続いて本発明の第２の代替方式に従い上側接触部を形成するステップを含む本発明による処理の第１の例：
第１のステップ：
当該ステップは、基板９上にＩＩＩ−Ｖ族材料２のベースの表面に第１のＩＩＩ−Ｖ族材料１のメサを含む先に形成された構造のカプセル化を含んでいる。
【０２５０】
使用する誘電体８は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、例えばベンゾシクロブタン（ＢＣＢ）を主成分とする平坦化ポリマー、またはＳＯＧ「スピンオングラス」方式、すなわち遠心分離によりアモルファス誘電体を堆積するものであってよい。
【０２５１】
堆積物は単一層または多層であってよい。
【０２５２】
誘電体は、ＰＶＤ（物理蒸着）、ＣＶＤ（化学蒸着）および／またはＡＬＤ（原子層堆積）により堆積される。堆積温度は典型的には５５０℃以下、好適には４５０℃以下であってよい。
【０２５３】
形成された層の応力は有利な特徴として２００ＭＰａ以下、好適には１００ＭＰａ以下であってよい。
【０２５４】
当該カプセル化ステップを図１３ａに示す。
【０２５５】
第２のステップ：
当該ステップは、ＣＭＰ動作（「化学機械平坦化」または「化学機械研磨」）または平坦化ポリマーの場合はドライエッチング（「エッチバック」）による部分的除去による誘電体の平坦化を含んでいる。
【０２５６】
自己水平化という特性を有する特定のポリマーがある。すなわち、最初に下側を上側よりも前に充填する。しかし、空洞が完全に充填されることを保証すべく、堆積物は空洞の深さよりも厚い。従って余剰堆積物の厚さを薄くする必要がある。これはウェーハ全体に対する「エッチバック」と呼ばれるドライエッチングにより行うことができる。
【０２５７】
ＣＭＰの前にトポグラフィ上に局所的リソグラフィ／エッチング動作を行うことも可能である。
【０２５８】
当該平坦化ステップを図１３ｂに示す。
【０２５９】
第３のステップ：
当該ステップは、下側接触部の形成を意図して一次下側開口Ｏｉｐを形成するステップを含んでいる。
【０２６０】
寸法Ｄ１、Ｄ２、Ｄ３およびＤ４は典型的には以下の通りであってよい。
【０２６１】
寸法Ｄ１（ＩＩＩ−Ｖ族材料１のメサの両側の誘電体の幅）は少なくとも２００ｎｍ、好適には２〜３μｍの範囲にある。
【０２６２】
寸法Ｄ２（一次下側開口の幅）は２０〜５０μｍの範囲にあってよい。
【０２６３】
寸法Ｄ３（誘電体の厚さ）は０．５μｍ〜５μｍ、好適には５〜３μｍの範囲にある。
【０２６４】
寸法Ｄ４（２個の一次下側開口間の中心幅）は０．５μｍ〜１０μｍ、好適には１〜５μｍの範囲にあってよい。
【０２６５】
このため、（複数層の場合）ＩＩＩ−Ｖ族材料２まで貫通するように誘電体の局所的エッチングを実行する。エッチングは、ドライエッチング動作によりＩＩＩ−Ｖ族材料２まで貫通するように１回実行されてよい。この場合エッチストップ層の存在は任意選択的である。
【０２６６】
連続エッチング動作を実行してもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いでＩＩＩ−Ｖ族材料２まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０２６７】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０２６８】
当該開口形成ステップを図１３ｃに示す。
【０２６９】
第４のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分を堆積して下側接触部を画定するステップを含んでいるため、貴金属、すなわちシリコン処理工程で使われない金属の使用を回避できるようになる。
【０２７０】
シリコン処理工程と互換性を有する金属化は、以下の二つの任意選択肢に従い実行することができる。
【０２７１】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０２７２】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０２７３】
堆積温度は好適には４５０℃以下である。
【０２７４】
アニーリング温度は好適には４５０℃以下である。
【０２７５】
任意選択肢１によれば、金属または金属間化合物を堆積し、当該金属間化合物の仕事関数を利用する。この場合、アニーリングは界面欠陥を修復して、金属または化合物を結晶化させる役割を果たす。
【０２７６】
任意選択肢２によれば、金属を堆積し、必要な仕事関数を有する金属間化合物を形成すべく反応させる。この場合、アニーリングは固相反応として機能する。
【０２７７】
反応しなかった金属の選択的除去を熱処理の後で実行することができる。
【０２７８】
次いで図１３ｄに示すアセンブリＥ１が得られる。
【０２７９】
第５のステップ：
当該ステップは、誘電体８によるアセンブリＥ１のカプセル化ステップを含んでいる。使用する誘電体はＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。堆積物は単一層または多層であってよい。これらはＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。
【０２８０】
堆積温度は４５０℃以下、好適には３００℃以下である。
【０２８１】
当該ステップを図１３ｅに示す。
【０２８２】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第４のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０２８３】
第６のステップ：
当該ステップは、ＣＭＰ動作または平坦化ポリマーの場合は「エッチバック」動作による誘電体の平坦化を含んでいる。
【０２８４】
ＣＭＰまたは「エッチバック」平坦化を実行するのは、
−第４のステップで選択的除去が金属の除去まで行われなかった場合、
−第４のステップで選択的除去が行われず、且つ金属に対するＣＭＰ方式または「エッチバック」方式の動作が不可能で、金属上で停止する場合（従って金属の選択的除去ステップを実行して図１３ｆに示すような構造が得られる）、
−図１３ｆに示すような構造が得られるまで、第４のステップで選択的除去が実行された場合である。
【０２８５】
典型的には、図示する高さＤ５（ＩＩＩ−Ｖ族材料１の最上部の誘電体の厚さ）は、２００ｎｍ〜１μｍの範囲にあってよい。
【０２８６】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第４のステップの終了時点または第５のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０２８７】
第７のステップ：
当該ステップは、接続パッドの形成を意図して上部二次下側開口Ｏｉｓ１に行われる動作を含んでいる。このため、下部レベルで金属化部分３まで貫通するように誘電スタックのエッチングを実行する。
【０２８８】
エッチング、すなわちドライエッチングは、金属化部分に達するまで１回実行される。この場合エッチストップ層の存在は任意選択的である。
【０２８９】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで金属化部分３まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０２９０】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。典型的には、図示する誘電体の寸法Ｄ６（二次下側開口の幅）は０．５μｍ〜５μｍ、好適には１μｍ〜３μｍの範囲にあってよい。当該ステップを図１３ｇに示す。
【０２９１】
第８のステップ：
当該ステップは、接続パッドを形成すべく二次下側開口を充填するステップとＣＭＰ動作とを含んでいる。二次下側開口の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層４の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属５（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０２９２】
最後にＣＭＰ動作を実行してパッド同士を分離する。２枚のパッド間の空洞の最上部に金属が存在するため、短絡は不可避である。ＣＭＰ動作により、パッドから金属だけを除去し、従ってパッド同士を分離することが可能になる。
【０２９３】
新たなアセンブリＥ２が形成されている。これらのステップの全てを図１３ｈに示す。
【０２９４】
第９のステップ：
当該ステップは、誘電体８によるカプセル化の動作を含んでいる。使用する誘電体はＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。堆積物は単一層または多層であってよい。誘電体は、ＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。堆積温度は４５０℃以下、好適には３００℃以下である。典型的には、図示する誘電体の高さＤ７は２００ｎｍ〜１μｍ、好適には２００ｎｍ〜５００ｎｍの範囲にある。当該ステップを図１３ｉに示す。
【０２９５】
第１０のステップ：
当該ステップは、上側接触部を形成すべく一次上側開口Ｏｓｐを形成するステップを含んでいる。
【０２９６】
当該ステップは、ＩＩＩ−Ｖ族材料１まで貫通するように誘電スタックをエッチングするステップを含んでいる。エッチングは、ドライエッチングによりＩＩＩ−Ｖ族材料１まで貫通するように１回実行されてよい。この場合エッチストップ層の存在は任意選択的である。
【０２９７】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いでＩＩＩ−Ｖ族材料１まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０２９８】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０２９９】
当該ステップを図１３ｊに示す。
【０３００】
第１１のステップ：
当該ステップは、上側接触部の形成を意図してシリコン処理工程と互換性を有する金属化部分３を堆積するステップを含んでいる。シリコン処理工程と互換性を有する金属化は二通りの仕方で実行することができる。
【０３０１】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０３０２】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０３０３】
アニーリング温度は好適には４５０℃以下である
【０３０４】
反応しなかった金属の選択的除去を熱処理の後で実行することができる。第３のアセンブリＥ３が得られる。
【０３０５】
当該ステップを図１３ｋに示す。
【０３０６】
第１２のステップ：
当該ステップは、第３のアセンブリＥ３のカプセル化を含んでいる。使用する誘電体はＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ）、ＳＯＧであってよい。堆積物は単一層または多層であってよい。これらはＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。堆積温度は４５０℃以下、好適には３００℃以下である。
【０３０７】
当該ステップを図１３ｌに示す。
【０３０８】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第１１のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０３０９】
第１３のステップ：
当該ステップは、平坦化動作を含んでいる。
【０３１０】
平坦化またはエッチバックを実行できるのは、
−第１１のステップで選択的除去が金属の除去まで行われなかった場合、
−第１１のステップで選択的除去が行われず、且つ金属に対するＣＭＰ方式または「エッチバック」方式の動作が不可能で、金属上で停止する場合（従って金属の選択的除去ステップを実行して図４ｍに示すような構造が得られる）、
−図１３ｍに示すような構造が得られるまで、第１１のステップで選択的除去が実行された場合である。
【０３１１】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第１１のステップの終了時点または第１２のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０３１２】
第１４のステップ：
当該ステップは、下側接触部の少なくとも接触パッドの最上部に二次上側開口Ｏｓｓおよび追加的な上側開口Ｏｉｓ２を形成するステップを含んでいる。
【０３１３】
当該ステップは、上側接触部レベルの金属化部分まで貫通するように且つ下側接触部の接触パッドまで貫通するように誘電スタックをエッチングするステップを含んでいる。
【０３１４】
エッチングは、ドライエッチングにより、金属化部分３に達するまで、且つ下側レベルのパッドに達するまで１回実行される。この場合エッチストップ層の存在は任意選択的である。
【０３１５】
連続エッチング動作を実行してもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、上側接触底面の金属化部分および下側接触部のパッド上で障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止する。
【０３１６】
金属化部分３まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングすることができる。
【０３１７】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０３１８】
当該ステップを図１３ｎに示す。
【０３１９】
第１５のステップ：
当該ステップは、先のステップで画定された開口を充填するステップを含んでいる。
【０３２０】
開口の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ等）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０３２１】
最後にＣＭＰ動作を実行してパッド同士を分離する。
【０３２２】
当該ステップを図１３ｏに示しており、上側接触部Ｃｓｕｐおよび下側接触部Ｃｉｎｆの形成に至る。
【０３２３】
第１の処理例の代替方式は、二次開口の同時形成と組み合わせた、一次開口の連続的な形成を含んでいてよい。
【０３２４】
上側接触部の形成に続いて本発明の第２の代替方式に従い下側接触部を形成するステップを含む本発明による処理の第２の例：
第１のステップ：
当該ステップは、基板９上にＩＩＩ−Ｖ族材料２のベースの表面に第１のＩＩＩ−Ｖ族材料１のメサを含む先に形成された構造のカプセル化を含んでいる。
【０３２５】
使用する誘電体８は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。
【０３２６】
堆積物は単一層または多層であってよい。
【０３２７】
誘電体は、ＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。堆積温度は典型的には４５０℃以下、好適には３００℃以下であってよい。
【０３２８】
形成された層の応力は２００ＭＰａ以下、好適には１００ＭＰａ以下であってよい。当該カプセル化ステップを図１４ａに示す。
【０３２９】
第２のステップ：
当該ステップは、ＣＭＰ方式または平坦化ポリマーの場合は「エッチバック」方式の動作による誘電体の平坦化を含んでいる。ＣＭＰの前にトポグラフィ上に局所的リソグラフィ／エッチング動作を行うことも可能である。当該平坦化ステップを図１４ｂに示す。
【０３３０】
第３のステップ：
当該ステップは、上側接触部の形成を意図して一次上側開口Ｏｓｐを形成するステップを含んでいる。
【０３３１】
このため、（複数層の場合）ＩＩＩ−Ｖ族材料１まで貫通するように誘電体の局所的エッチングを実行する。エッチングは、ドライエッチング動作によりＩＩＩ−Ｖ族材料１に達するまで１回実行されてよい。この場合エッチストップ層の存在は任意選択的である。
【０３３２】
連続エッチング動作を実行してもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで、ＩＩＩ−Ｖ族材料１まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０３３３】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０３３４】
当該開口形成ステップを図１４ｃに示す。
【０３３５】
第４のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分３をＩＩＩ−Ｖ族材料１の上に堆積するステップを含んでいる。
【０３３６】
金属化は、以下の二つの任意選択肢に従い実行することができる。
【０３３７】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０３３８】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０３３９】
アニーリング温度は好適には４５０℃以下である。
【０３４０】
反応しなかった金属の選択的除去を熱処理の後で実行することができる。
【０３４１】
従って図１４ｄに示すアセンブリＥ１’が得られる。
【０３４２】
第５のステップ：
当該ステップは、誘電体８によりアセンブリＥ１’のカプセル化を含んでいる。使用する誘電体はＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。堆積物は単一層または多層であってよい。これらは、ＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。
【０３４３】
堆積温度は４５０℃以下、好適には３００℃以下である。
【０３４４】
当該ステップを図１４ｅに示す。
【０３４５】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第４のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０３４６】
第６のステップ：
当該ステップは、ＣＭＰ方式または平坦化ポリマーの場合は「エッチバック」方式の動作による誘電体の平坦化を含んでいる。これらの動作を実行できるのは、
−第４のステップで選択的除去が金属の除去まで行われなかった場合、
−第４のステップで選択的除去が行われず、且つ金属に対するＣＭＰ方式または「エッチバック」方式の動作が不可能で、金属上で停止する場合（従って金属の選択的除去ステップを実行して図１４ｆに示すような構造が得られる）、
−図１４ｆに示すような構造が得られるまで、第４のステップで選択的除去が実行された場合である。
【０３４７】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第４のステップの終了時点または第５のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０３４８】
第７のステップ：
当該ステップは、接続パッドの形成を意図して二次上側開口Ｏｓｓに行われる動作を含んでいる。このため、上部レベルで金属化部分３まで貫通するように誘電スタックのエッチングを実行する。
【０３４９】
エッチングはドライエッチングであってよく、金属化部分に達するまで１回実行される。この場合エッチストップ層の存在は任意選択的である。
【０３５０】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで金属化部分３まで貫通するように乾式または湿式エッチングが障壁層および任意選択的な下位層をエッチングする。
【０３５１】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０３５２】
当該ステップを図１４ｇに示す。
【０３５３】
第８のステップ：
当該ステップは、接続パッドを形成すべく開口Ｏｓｓを充填するステップおよびＣＭＰ動作を含んでいる。
【０３５４】
開口Ｏｓｓの充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ等）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０３５５】
最後にＣＭＰを実行してパッド同士を分離する。新たなアセンブリＥ２’が形成される。これらのステップの全てを図１４ｈに示す。
【０３５６】
第９のステップ：
当該ステップは、下側接触部を形成すべく一次下側開口Ｏｉｐを形成するステップを含んでいる。
【０３５７】
当該ステップは、ＩＩＩ−Ｖ族材料２まで貫通するように誘電スタックをエッチングするステップを含んでいる。エッチングは、ドライエッチングによりＩＩＩ−Ｖ族材料２に達するまで１回実行されてよい。この場合エッチストップ層の存在は任意選択的である。
【０３５８】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いでＩＩＩ−Ｖ族材料２まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０３５９】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０３６０】
当該ステップを図１４ｉに示す。
【０３６１】
第１０のステップ：
当該ステップは、下側接触部の形成を意図してシリコン処理工程と互換性を有する金属化部分３を堆積するステップを含んでいる。ＣＭＯＳ互換性を有する金属化は、二通りの仕方で実行することができる。
【０３６２】
当該ステップは、上側接触部の形成を意図してシリコン処理工程と互換性を有する金属化部分３を堆積するステップを含んでいる。金属化は、二通りの仕方で実行することができる。
【０３６３】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０３６４】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで、当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０３６５】
堆積温度は好適には４５０℃以下である。
【０３６６】
アニーリング温度は好適には４５０℃以下である。
【０３６７】
反応しなかった金属の選択的除去を熱処理の後で実行することができる。第３のアセンブリＥ３’が得られる。
【０３６８】
当該ステップを図１４ｊに示す。
【０３６９】
第１１のステップ：
当該ステップは誘電体８によるアセンブリＥ３’のカプセル化を含んでいる。使用する誘電体はＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ）、ＳＯＧであってよい。堆積物は単一層または多層であってよい。これらはＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。
【０３７０】
堆積温度は４５０℃以下、好適には３００℃以下である。
【０３７１】
当該ステップを図１４ｋに示す。
【０３７２】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第１０のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０３７３】
第１２のステップ：
当該ステップは、ＣＭＰ方式または平坦化ポリマーの場合は「エッチバック」方式の動作により誘電体を平坦化する動作を含んでいる。
【０３７４】
当該ステップを図１４ｌに示す。
【０３７５】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第１０のステップの終了時点または第１２のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０３７６】
第１３のステップ：
当該ステップは、接続パッドの形成を意図して二次下側開口Ｏｉｓに行われる動作を含んでいる。このため、下側レベルで金属化部分３まで貫通するように誘電スタックのエッチングを実行する。
【０３７７】
エッチングは、ドライエッチングにより、金属化部分に達するまで１回実行される。この場合エッチストップ層の存在は任意選択的である。
【０３７８】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで金属化部分３まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０３７９】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。典型的には、図示する誘電体の高さＤ６は０．５μｍ〜５μｍ、好適には１μｍ〜３μｍの範囲にあってよい。
【０３８０】
当該ステップを図１４ｍに示す。
【０３８１】
第１４のステップ：
当該ステップは、先のステップで画定された開口を充填するステップを含んでいる。
【０３８２】
開口の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属（Ｗ、Ｃｕ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０３８３】
最後にＣＭＰ動作を実行してパッド同士を分離する。
【０３８４】
当該ステップを図１４ｎに示しており、上側接触部Ｃｓｕｐおよび下側接触部Ｃｉｎｆの形成に至る。
【０３８５】
第２の処理例の代替方式は、二次開口の同時形成と組み合わせた、一次開口の連続的な形成を含んでいてよい。
【０３８６】
本発明の第２の代替方式による上側接触部および下側接触部の同時形成を含む本発明による処理の第３の例：
第１のステップ：
当該ステップは、基板９上にＩＩＩ−Ｖ族材料２のベースの表面に第１のＩＩＩ−Ｖ族材料１のメサを含む先に形成された構造のカプセル化を含んでいる。
【０３８７】
使用する誘電体８は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。
【０３８８】
堆積物は単一層または多層であってよい。
【０３８９】
誘電体は、ＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。堆積温度は典型的には４５０℃以下、好適には３００℃以下であってよい。
【０３９０】
形成された層の応力は２００ＭＰａ以下、好適には１００ＭＰａ以下であってよい。当該カプセル化ステップを図１５ａに示す。
【０３９１】
第２のステップ：
当該ステップは、ＣＭＰ方式または平坦化ポリマーの場合は「エッチバック」方式の動作による誘電体の平坦化を含んでいる。ＣＭＰの前にトポグラフィ上に局所的リソグラフィ／エッチング動作を行うことも可能である。当該平坦化ステップを図１５ｂに示す。
【０３９２】
第３のステップ：
当該ステップは、下側接触部の形成を意図して一次下側開口Ｏｉｐおよび上側接触部の形成を意図して一次上側開口Ｏｓｐを形成するステップを含んでいる。
【０３９３】
このため、ＩＩＩ−Ｖ族材料２まで貫通するように、且つＩＩＩ−Ｖ族材料１まで貫通するように誘電体の局所的エッチングを実行する（複数層の場合）。
【０３９４】
エッチングは、ドライエッチング動作によりＩＩＩ−Ｖ族材料２以上まで、且つ材料１まで１回実行することができる。この場合エッチストップ層の存在は任意選択的である。
【０３９５】
連続エッチング動作を実行してもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いでＩＩＩ−Ｖ族材料２およびＩＩＩ−Ｖ族材料１まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０３９６】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または好適には例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０３９７】
当該開口形成ステップを図１５ｃに示す。
【０３９８】
第４のステップ：
当該ステップは、シリコン処理工程と互換性を有する金属化部分３をＩＩＩ−Ｖ族材料１およびＩＩＩ−Ｖ族材料２の上に堆積するステップを含んでいる。
【０３９９】
当該ステップは、上側接触部の形成を意図してシリコン処理工程と互換性を有する金属化部分３を堆積するステップを含んでいる。金属化は二通りの仕方で実行することができる。
【０４００】
−任意選択肢１：
（ａ）Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
金属堆積の後で実行される任意選択的な熱処理により相安定化を行うことができる。
（ｂ）Ｎｉ、ＴｉおよびＮｉＰｔ、ＮｉＴｉ、ＮｉＣｏ等の合金等、シリコン処理工程と互換性を有する金属３の堆積を実行する。
【０４０１】
−任意選択肢２：シリコン処理工程と互換性を有する金属（Ｎｉ、Ｔｉおよびそれらの合金）の堆積を実行し、次いで、当該金属とＩＩＩ−Ｖ族材料との間で固相反応を実行する目的で熱処理を実行して１個以上の金属間化合物の形成に至る。
【０４０２】
アニーリング温度は好適には４５０℃以下である。
【０４０３】
反応しなかった金属の選択的除去を熱処理の後で実行することができる。
【０４０４】
従って図１５ｄに示すアセンブリＥ１”が得られる。
【０４０５】
第５のステップ：
当該ステップは、誘電体８によりアセンブリＥ１”のカプセル化を含んでいる。使用する誘電体は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、平坦化ポリマー（例えばＢＣＢ、ＳＯＧ）であってよい。堆積物は単一層または多層であってよい。これらはＰＶＤ、ＣＶＤおよび／またはＡＬＤにより堆積される。
【０４０６】
堆積温度は４５０℃以下、好適には３００℃以下である。
【０４０７】
当該ステップを図１５ｅに示す。
【０４０８】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第４のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０４０９】
第６のステップ：
当該ステップは、ＣＭＰ方式または平坦化ポリマーの場合は「エッチバック」方式の動作による誘電体の平坦化を含んでいる。これらの動作を実行できるのは、
−第４のステップで選択的除去が金属の除去まで行われなかった場合、
−第４のステップで選択的除去が行われず、且つ金属に対するＣＭＰ方式または「エッチバック」方式の動作が不可能で、金属上で停止する場合（従って金属の選択的除去ステップを実行して図１５ｆに示すような構造が得られる）、
−図１５ｆに示すような構造が得られるまで、第４のステップで選択的除去が実行される場合である。
【０４１０】
１個以上の金属間化合物を形成する相安定化または熱処理の動作が第４のステップの終了時点または第５のステップの終了時点で実行されていない場合、当該ステップの終了時点で実行することができる。
【０４１１】
第７のステップ：
当該ステップは、接続パッドの形成を意図して二次上側開口Ｏｓｓおよび二次下側開口Ｏｉｓに行われる動作を含んでいる。このため、上側レベルおよび下側レベルで金属化部分３まで貫通するように誘電スタックのエッチングを実行する。
【０４１２】
エッチングは、ドライエッチングにより、金属化部分に達するまで１回実行される。この場合エッチストップ層の存在は任意選択的である。
【０４１３】
連続エッチングを用いてもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで金属化部分３まで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０４１４】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０４１５】
当該ステップを図１５ｇに示す。
【０４１６】
第８のステップ：
当該ステップは、先のステップで画定された開口を充填するステップを含んでいる。
【０４１７】
開口の充填は２回行われる。すなわち、
−拡散障壁／キーイングまたは核形成層の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属（Ｗ、Ｃｕ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０４１８】
最後にＣＭＰ動作を実行してパッド同士を分離する。
【０４１９】
当該ステップを図１５ｈに示しており、上側接触部Ｃｓｕｐおよび下側接触部Ｃｉｎｆの形成に至る。
【０４２０】
上述の処理の３例の代替方式は、下側接触部となる複数の部分を有する接触パッドを形成するステップを含んでいる。
【０４２１】
本発明の第２の代替方式による第４の処理例：
第１のステップ：
上述のものと同一のサブステップによれば、
−基板９と、
−ＩＩＩ−Ｖ族材料１と、
−ＩＩＩ−Ｖ族材料２と、
−金属化部分３とを含むアセンブリが形成される。
【０４２２】
当該アセンブリは、誘電体８内にカプセル化されていて、図１６ａに示している。
【０４２３】
第２のステップ：
当該ステップは、先に構成されたアセンブリの部分的エッチングにより、または誘電体８の部分的エッチングにより二次下側開口Ｏｉｓ１を形成するステップを含んでいる。ドライエッチングを用いてもよい。この場合エッチストップ層の存在は任意選択的である。
【０４２４】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０４２５】
当該ステップを図１６ｂに示す。
【０４２６】
第３のステップ：
第２のエッチング動作は、先に形成された開口Ｏｉｓ１の延伸に際して開口Ｏｉｓ２を形成して、金属化部分３まで貫通するように二次上側開口Ｏｓｓを形成することにより、二次下側開口を延伸すべく、２回実行される。
【０４２７】
エッチング動作は、ドライエッチングにより、金属化部分に達するまで１回実行されてよい。この場合エッチストップ層の存在は任意選択的である。
【０４２８】
好適には、連続エッチング動作を実行してもよい。具体的には、第１のドライエッチングにより誘電スタックの一部をエッチングして、障壁層（ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＢＣＢ、ＳＯＣ、好適にはＳｉＮ）で停止し、次いで金属化部分に達するまで貫通するように乾式または湿式エッチングにより障壁層および任意選択的な下位層をエッチングする。
【０４２９】
前記エッチング動作は、フォトリソグラフィに用いる樹脂を介して直接に、または例えばＳｉＮからなるハードマスクを用いて実行することができる。
【０４３０】
当該ステップを図１６ｃに示す。
【０４３１】
第４のステップ：
当該ステップは、先のステップで画定された開口を充填するステップを含んでいる。
【０４３２】
開口の充填は２回行われる。すなわち、
−拡散障壁キーイングまたは核形成層の堆積を実行する。当該層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、あるいはＣＶＤ、ＰＶＤまたはＡＬＤにより堆積されたＷを含んでいてよい。
−充填金属（Ｗ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉ）の堆積を実行し、堆積はＣＶＤ、ＥＣＤまたはＰＶＤにより行われる。
【０４３３】
最後にＣＭＰ動作を実行してパッド同士を分離する。
【０４３４】
当該ステップを図１６ｄに示しており、上側接触部Ｃｓｕｐおよび下側接触部Ｃｉｎｆの形成に至る。
【０４３５】
一般に、特に本発明の処理の先の例に記述している、先に形成された平坦な接触部の表面に追加的な接触レベルを形成することが可能である。
【０４３６】
従って追加的なステップが、誘電体８の追加的な堆積を実行し、次いで図１７に示すように接触部Ｃｉｎｆ／ｓｕｐｌおよびＣｓｕｐ／ｓｕｐｌを画定すべくこれらの開口をエッチングおよび充填して上側および下側開口を形成することにより実行されてよい。
【０４３７】
このため、追加的な上側および下側開口で、ＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗからなる障壁７が堆積され、Ｗ、ＣｕまたはＡｌ、ＡｌＣｕ、ＡｌＳｉからなる金属６による充填が行われる。
【０４３８】
追加的な接触レベルもまた、樹脂またはハードマスクを介して事前に形成された金属スタックをエッチングすることにより形成できる点に注意されたい。
【０４３９】
本発明の処理により形成されるレーザー素子の例：
本発明の処理を有利に用いてＩＩＩ−Ｖ族材料を主体とするレーザーを形成することができる。
【０４４０】
ＳｉＯ２の基板９０は、シリコンガイド９１を含み、その最上部に以下が形成される。すなわち、
−ｎドープＩｎＰからなる第２のＩＩＩ−Ｖ族材料２のベース、およびドーピングの程度が異なるＩｎＧａＡｓＰからなる多重量子井戸構造およびｐドープＩｎＧａＡｓの層を含むメサ１であり、ＩＩＩ−Ｖ族材料の特性が発光波長を決定する、
−誘電体８は、ＳｉＮ、ＳｉＯ２であっても、または例えばＢＣＢを主体とする平坦化ポリマーであってもよく、
−接触底面の金属化部分３は、例えばＮｉ、Ｔｉまたはそれらの合金（Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等）であってよく、
−Ｆに対する拡散障壁および／またはＷ４に対するキーイング層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗであってよい。
【０４４１】
充填金属５は、ＣｕまたはＡｌ、ＡｌＣｕ、ＡｌＳｉであってよい。
【０４４２】
レーザーの上述の例を図１８に示す。
【０４４３】
ＶＣＳＥＬ方式の垂直発光レーザー素子の例：
一般に、垂直空洞面発光レーザーダイオードすなわちＶＣＳＥＬが、従来の端面発光半導体レーザーとは対照的に、表面に対して垂直にレーザービームを発光する種類の半導体レーザーダイオードであることが想起できよう。
【０４４４】
レーザーの上述の例は主として先の例で記述したものと同様の構造を含んでいる。
【０４４５】
しかし、当該構造の最上部でレーザー放射の発光を可能にすべく上側接触部は円形にされている。
【０４４６】
上述の素子の例は、シリコン基板９を含み、その最上部にｎドープＩｎＰからなる第２のＩＩＩ−Ｖ族材料２のベース、ＩｎＧａＡｓＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓＮからなる多重量子井戸構造を含むメサ１、およびｐドープＩｎＧａＡｓの層が形成されており、ＩＩＩ−Ｖ族材料の特性が発光波長を決定する。
【０４４７】
誘電体８は、ＳｉＮ、ＳｉＯ２であっても、または例えばＢＣＢを主体とする平坦化ポリマーであってもよい。
【０４４８】
接触底面の金属化部分３は、例えばＮｉ、Ｔｉまたはそれらの合金（Ｎｉ２Ｐ、Ｎｉ３Ｐ、ＮｉＧｅ、ＴｉＰ、ＴｉＧｅ等）であってよい。
【０４４９】
Ｆに対する拡散障壁および／またはＷ４に対するキーイング層はＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｗであってよい。
【０４５０】
充填金属５はＣｕまたはＡｌ、ＡｌＣｕ、ＡｌＳｉであってよい。
【０４５１】
金属化部分３および素子４、５が接触部Ｃｓｕｐ、Ｃｉｎｆを構成している。
【０４５２】
円形の上側接触部Ｃｓｕｐにより、レーザービームは素子の上面から引き出すことができる。
【０４５３】
レーザーの上述の例を図１９に示す。
【０４５４】
上述のレーザー素子の場合、（例えば光学的／電子的）ハイブリッドまたは直接接合、あるいはバンプによるチップ移動により、平坦な接触部の集積は典型的に３Ｄ集積への道を開く。
【０４５５】
ＩＩＩ−Ｖ／Ｓｉ共集積との関連で、平坦化された後端の形成によっても下側レベル（例えば後端の前面または金属間化合物）のデバイスとの接続に想到し得る。
【０４５６】
上述の接触部Ｃｓｕｐ、ＣｉｎｆのアセンブリをＩＩＩ−Ｖ族素子（レーザー）およびシリコン部分の後端に形成することによる光集積に関連して図２０に一例を示す。誘電体８に集積された金属レベルＭｉを接続するパッドＰＭｉにより追加的な接触部が設けられている。典型的には、基板９１はシリコンであってよく、誘電体９０はＳｉＯ２であってよい。
【０４５７】
発光波長を分散できるように一連の異なるＩＩＩ−Ｖ族材料が積層されている太陽電池等の用途に用いられる素子の一例
上述の素子の例はシリコン基板９を含み、その最上部に図２１に示すように
−いわゆる下側レベルに位置するＩＩＩ−Ｖ族材料２２と、
−いわゆる中間レベルに位置するＩＩＩ−Ｖ族材料２１と、
−いわゆる上側レベルに位置するＩＩＩ−Ｖ族材料１０とが積層されている。
【０４５８】
上述の素子は、
−材料２２の接触部Ｃｉｎｆと、
−材料２１の接触部Ｃｉｎｔと、
−材料１０の接触部Ｃｓｕｐとを含んでいる。
【０４５９】
接触部Ｃｉｎｆは、連続的に形成された開口のスタックＯｉｓ１、Ｏｉｓ２およびＯｉｓ３を充填することにより形成される。
【０４６０】
接触部Ｃｉｎｔは、連続的に形成された開口のスタックＯｔｓ１、Ｏｔｓ２を充填することにより形成される。
【０４６１】
接触部Ｃｓｕｐは、開口Ｏｓｓを充填するステップにより形成される。
【０４６２】
典型的には、使用するＩＩＩ−Ｖ族材料は特に、ＩｎＧａＡｓＮ、ＢＩｎＧａＡｓ、ＩｎＧａＮ、ＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＡｓであってよい。
【０４６３】
図２１に示す例の変型例を図２２に示し、上述の２個の代替方式を混合した解決策、すなわちＩＩＩ−Ｖ族材料１０、２２の２個の上の単一種類の開口、および他のＩＩＩ−Ｖ族材料２１の上の一次開口および二次開口を示している。
【０４６４】
接触部が、異なる種類のドーピングにより異なる性質の２個のＩＩＩ−Ｖ族材料（ＩｎＰおよびＩｎＧａＡｓ）の上に形成される。固相反応または単に電極の堆積のいずれにより形成された接触部であるかに依らず、界面抵抗Ｒｃは異なる。
【０４６５】
界面抵抗Ｒｃが弱く、移動長が二次開口よりも短い場合、ＩＩＩ−Ｖ族材料を接触させるために単一の開口だけを形成してもよい。
【０４６６】
さもなければ２倍の開口を形成する必要がある。両方の層ＩＩＩ−Ｖに両方の条件を課すことが可能であるため、特定のケースにおいて二つの代替方式を混合した解決策を採用することが可能である。
【０４６７】
単一種類の単一の開口を形成する解決策は、適用された場合ステップ数を最小化し、且つ単一動作の組（フォト／リトグラフ／エッチング）で済むため、依然として好適な解決策である。
【０４６８】
出願人は、接触部を形成する二つの代替方式の一方を選択する条件、すなわち
−接触底面の金属化部分および充填を実行するための単一種類の開口、
−２種類の開口、すなわち金属化用の極めて大きい一次開口、および接触部の形成および充填のための二次開口について以下に説明する。
【０４６９】
選択の基準は移動長である。この長さは、電場力線がＩＩＩ／Ｖ半導体の金属接触部から出るために必要であり、従って辿る長さである。
【０４７０】
図２３ａ、２３ｂに、基準金属との２個の接触部、およびある電極から別の電極へ半導体基板を通過して移動する電場力線を示す。
【０４７１】
移動長は、半導体への電流の注入に用いる、金属パッドの端間のキャリアの注入距離（および面積）Ｌｔにより画定される。
【数１】
2020502788.tif 000003
【０４７２】
この距離は、基本的に２個のパラメータ、すなわち接触している下側基板の接触抵抗ρｃおよびシート抵抗に依存する。
【０４７３】
これらの要素を前提に、
−長さＬｔが二次開口の寸法よりも短い（Ｌｔ＜ａ）場合、この種の開口だけによる集積、すなわち接触底面の金属化および充填を考えればよく、
−長さＬｔが二次開口の寸法よりも長い（Ｌｔ＞ａ）場合、２種類の開口、すなわち本特許出願の関連では寸法Ｌｔよりも大きい表面の金属化、次いで充填用により小さい二次開口を採用すべきである。
【０４７４】
移動長は、当該量が直接得られる簡単な構造（ＴＬＭ）を形成することにより実験的に測定される。ドーピングした半導体上にパッドを形成して、当該各パッド間の電流を測定すれば充分である。
【０４７５】
図２４に、表面領域寸法がＷ．ａであって互いの間隔ｌｉが次第に増大する同一の接触部を有するこの種のＴＬＭ構造を模式的に示しており、Ｗは、電場力線と直交するように画定された接触部の幅である。
【０４７６】
抵抗を距離の関数としてプロットすることにより、図２５に示すように、接触部の抵抗が小さければ直線が得られ、Ｒｓｈ＝Ｒｓｋ（パッド下側の抵抗）、全抵抗は接触抵抗、シート抵抗および基板の抵抗に対応していると仮定して、当該直線と縦軸の交点で２×接触抵抗、横軸との交点で２×移動長が得られる。
【０４７７】
固相反応により得られる接触部の関連では近似的であるが、本方法は、注目する２ケースを区別して、集積の最適選択を行うのに充分正確である。
【０４７８】
Ｌｔ＞ａならば上記に拘わらず、デバイスの全抵抗が前記デバイスに対する動作に受容可能（注目するデバイスの寿命にわたり所望の性能および受容可能な発熱）なままである前提で、当該素子の全抵抗に関して妥協することにより、最も簡単且つ最も安価な集積を選択することができる。
【図１】
2020502788.tif 000004
【図２】
2020502788.tif 000005
【図３】
2020502788.tif 000006
【図４ａ】
2020502788.tif 000007
【図４ｂ】
2020502788.tif 000008
【図４ｃ】
2020502788.tif 000009
【図４ｄ】
2020502788.tif 000010
【図４ｅ】
2020502788.tif 000011
【図４ｆ】
2020502788.tif 000012
【図４ｇ】
2020502788.tif 000013
【図４ｈ】
2020502788.tif 000014
【図４ｉ】
2020502788.tif 000015
【図５ａ】
2020502788.tif 000016
【図５ｂ】
2020502788.tif 000017
【図５ｃ】
2020502788.tif 000018
【図５ｄ】
2020502788.tif 000019
【図５ｅ】
2020502788.tif 000020
【図５ｆ】
2020502788.tif 000021
【図５ｇ】
2020502788.tif 000022
【図５ｈ】
2020502788.tif 000023
【図６ａ】
2020502788.tif 000024
【図６ｂ】
2020502788.tif 000025
【図６ｃ】
2020502788.tif 000026
【図６ｄ】
2020502788.tif 000027
【図６ｅ】
2020502788.tif 000028
【図７ｆ】
2020502788.tif 000029
【図７ｇ】
2020502788.tif 000030
【図７ｈ】
2020502788.tif 000031
【図７ｉ】
2020502788.tif 000032
【図７ｊ】
2020502788.tif 000033
【図７ｋ】
2020502788.tif 000034
【図８ｂ】
2020502788.tif 000035
【図８ｃ】
2020502788.tif 000036
【図８ｄ】
2020502788.tif 000037
【図８ｅ】
2020502788.tif 000038
【図９】
2020502788.tif 000039
【図１０】
2020502788.tif 000040
【図１１】
2020502788.tif 000041
【図１２】
2020502788.tif 000042
【図１３ａ】
2020502788.tif 000043
【図１３ｂ】
2020502788.tif 000044
【図１３ｃ】
2020502788.tif 000045
【図１３ｄ】
2020502788.tif 000046
【図１３ｅ】
2020502788.tif 000047
【図１３ｆ】
2020502788.tif 000048
【図１３ｇ】
2020502788.tif 000049
【図１３ｈ】
2020502788.tif 000050
【図１３ｉ】
2020502788.tif 000051
【図１３ｊ】
2020502788.tif 000052
【図１３ｋ】
2020502788.tif 000053
【図１３ｌ】
2020502788.tif 000054
【図１３ｍ】
2020502788.tif 000055
【図１３ｎ】
2020502788.tif 000056
【図１３ｏ】
2020502788.tif 000057
【図１４ａ】
2020502788.tif 000058
【図１４ｂ】
2020502788.tif 000059
【図１４ｃ】
2020502788.tif 000060
【図１４ｄ】
2020502788.tif 000061
【図１４ｅ】
2020502788.tif 000062
【図１４ｆ】
2020502788.tif 000063
【図１４ｇ】
2020502788.tif 000064
【図１４ｈ】
2020502788.tif 000065
【図１４ｉ】
2020502788.tif 000066
【図１４ｊ】
2020502788.tif 000067
【図１４ｋ】
2020502788.tif 000068
【図１４ｌ】
2020502788.tif 000069
【図１４ｍ】
2020502788.tif 000070
【図１４ｎ】
2020502788.tif 000071
【図１５ａ】
2020502788.tif 000072
【図１５ｂ】
2020502788.tif 000073
【図１５ｃ】
2020502788.tif 000074
【図１５ｄ】
2020502788.tif 000075
【図１５ｅ】
2020502788.tif 000076
【図１５ｆ】
2020502788.tif 000077
【図１５ｇ】
2020502788.tif 000078
【図１５ｈ】
2020502788.tif 000079
【図１６ａ】
2020502788.tif 000080
【図１６ｂ】
2020502788.tif 000081
【図１６ｃ】
2020502788.tif 000082
【図１６ｄ】
2020502788.tif 000083
【図１７】
2020502788.tif 000084
【図１８】
2020502788.tif 000085
【図１９】
2020502788.tif 000086
【図２０】
2020502788.tif 000087
【図２１】
2020502788.tif 000088
【図２２】
2020502788.tif 000089
【図２３ａ】
2020502788.tif 000090
【図２３ｂ】
2020502788.tif 000091
【図２４】
2020502788.tif 000092
【図２５】
2020502788.tif 000093
【国際調査報告】
2020502788.tif 000094
2020502788.tif 000095
2020502788.tif 000096
2020502788.tif 000097
2020502788.tif 000098
2020502788.tif 000099