(57)【要約】【課題】異なるチャネル長を有する縦型輸送フィン電界効果トランジスタを提供する。【解決手段】異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法は、基板の第１の領域上の垂直フィンおよび基板の第２の領域上の垂直フィンを形成することと、基板の第２の領域上の垂直フィン上にカバー・ブロックを形成することと、第１の下部ソース／ドレインを基板の第１の領域上に形成することであって、第１の下部ソース／ドレインが第１の領域上の垂直フィンの下部を覆う、形成することと、カバー・ブロックを除去することと、第２の下部ソース／ドレインを基板の第２の領域内に形成することであって、第２の下部ソース／ドレインが基板の表面の下にあり、第２の下部ソース／ドレインが第２の領域上の垂直フィンの下部を覆わない、形成することとを含む。【選択図】図２０
2020523783.tif 000002
【特許請求の範囲】
【請求項１】
異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法であって、
基板の第１の領域上の垂直フィンおよび前記基板の第２の領域上の垂直フィンを形成することと、
前記基板の前記第２の領域上の前記垂直フィン上にカバー・ブロックを形成することと、
第１の下部ソース／ドレインを前記基板の前記第１の領域上に形成することであって、前記第１の下部ソース／ドレインが、前記第１の領域上の前記垂直フィンの下部を覆う、前記形成することと、
前記カバー・ブロックを除去することと、
第２の下部ソース／ドレインを前記基板の前記第２の領域内に形成することであって、前記第２の下部ソース／ドレインが前記基板の表面の下にあり、前記第２の下部ソース／ドレインが前記第２の領域上の前記垂直フィンの下部を覆わない、前記形成することと
を含んでいる、方法。
【請求項２】
前記基板の前記第１の領域上の前記垂直フィンおよび前記基板の前記第２の領域上の前記垂直フィンが、２０ｎｍ〜８０ｎｍの範囲内の高さを有する、請求項１に記載の方法。
【請求項３】
前記基板の上部を除去することによって前記基板の表面を後退させ、前記基板の前記第１の領域上の前記垂直フィンおよび前記基板の前記第２の領域上の前記垂直フィンの下にフィンの延長部分を形成することをさらに含んでいる、請求項１または２に記載の方法。
【請求項４】
前記基板が１５ｎｍ〜５０ｎｍの範囲内の深さに後退する、請求項３に記載の方法。
【請求項５】
前記第１の下部ソース／ドレインが、前記第１の領域上の前記垂直フィンの下の前記フィンの延長部分を覆う、請求項３または４に記載の方法。
【請求項６】
前記第１の下部ソース／ドレインおよび前記第２の下部ソース／ドレイが熱処理され、前記第１の下部ソース／ドレインおよび第２の下部ソース／ドレインから前記垂直フィンの隣接している部分へのドーパントの拡散を引き起こす、請求項５に記載の方法。
【請求項７】
下部スペーサを前記第１の領域および前記第２の領域上に同時に形成することをさらに含んでいる、請求項６に記載の方法。
【請求項８】
前記下部スペーサが、イオン・ビーム付着によって前記第１の領域および前記第２の領域上に形成される、請求項７に記載の方法。
【請求項９】
ゲート構造を前記第１の領域および前記第２の領域上の前記下部スペーサおよび垂直フィン上に形成することをさらに含んでいる、請求項８に記載の方法。
【請求項１０】
異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法であって、
複数の垂直フィンを基板上に形成することであって、前記複数の垂直フィンのうちの少なくとも１つが前記基板の第１の領域上にあり、前記複数の垂直フィンのうちの少なくとも１つが前記基板の第２の領域上にある、前記形成することと、
前記基板の前記第２の領域上の前記複数の垂直フィンのうちの前記少なくとも１つの上にカバー・ブロックを形成することと、
第１の下部ソース／ドレインを前記基板の前記第１の領域上に形成することであって、前記第１の下部ソース／ドレインが、前記基板の前記第１の領域上のエピタキシャル成長によって形成される、前記形成することと、
前記カバー・ブロックを除去することと、
第２の下部ソース／ドレインを前記基板の前記第２の領域内に形成することであって、前記第２の下部ソース／ドレインが前記基板の前記第２の領域へのイオン注入によって形成され、前記第１の下部ソース／ドレインおよび第２の下部ソース／ドレインが前記基板上の２つの異なる高度にある、前記形成することと、
第１の下部スペーサを前記基板の前記第１の領域上の前記第１の下部ソース／ドレイン上に形成し、第２の下部スペーサを前記基板の前記第２の領域上の前記第２の下部ソース／ドレイン上に形成することと
を含んでいる、方法。
【請求項１１】
前記第１の下部ソース／ドレインが、前記基板の前記第１の領域上で、１５ｎｍ〜５０ｎｍの範囲内の高さに成長する、請求項１０に記載の方法。
【請求項１２】
保護内側ライナーを前記複数の垂直フィン上に形成し、前記基板を後退させて、前記垂直フィンの各々の下にフィンの延長部分を形成することをさらに含んでいる、請求項１０または１１に記載の方法。
【請求項１３】
前記第１の下部ソース／ドレインが、前記第１の領域上の前記複数の垂直フィンのうちの前記少なくとも１つの下の前記フィンの延長部分を覆う、請求項１２に記載の方法。
【請求項１４】
保護外側ライナーを前記保護内側ライナーおよび第１の下部ソース／ドレイン上に形成することをさらに含んでいる、請求項１２または１３に記載の方法。
【請求項１５】
前記第１の下部ソース／ドレインがｎ型下部ソース／ドレインであり、前記第２の下部ソース／ドレインがｐ型下部ソース／ドレインである、請求項１４に記載の方法。
【請求項１６】
異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）であって、
基板の第１の領域上の垂直フィンおよび前記基板の第２の領域上の垂直フィンと、
前記基板の前記第１の領域上の第１の下部ソース／ドレインであって、前記第１の下部ソース／ドレインが、前記第１の領域上の前記垂直フィンの下部を覆う、前記第１の下部ソース／ドレインと、
前記基板の前記第２の領域内の第２の下部ソース／ドレインであって、前記第１の下部ソース／ドレインおよび前記第２の下部ソース／ドレインが前記基板上の２つの異なる高度にある、前記第２の下部ソース／ドレインと、
前記基板の前記第１の領域上の前記第１の下部ソース／ドレイン上の第１の下部スペーサ、および前記基板の前記第２の領域上の前記第２の下部ソース／ドレイン上の第２の下部スペーサと
を備えている、複数の縦型輸送フィン電界効果トランジスタ。
【請求項１７】
前記第１の下部ソース／ドレインが１５ｎｍ〜５０ｎｍの範囲内の厚さを有する、請求項１６に記載の複数の縦型輸送フィン電界効果トランジスタ。
【請求項１８】
前記基板の前記第１の領域上の前記垂直フィンが２０ｎｍ〜８０ｎｍの範囲内の高さを有し、前記基板の前記第２の領域上の前記垂直フィンが３５ｎｍ〜１３０ｎｍの範囲内の高さを有する、請求項１６または１７に記載の複数の縦型輸送フィン電界効果トランジスタ。
【請求項１９】
前記第１の領域上の前記垂直フィンが、高さにおいて、１５ｎｍ〜５０ｎｍの範囲内で、前記第２の領域上の前記垂直フィンとの差を有する、請求項１８に記載の複数の縦型輸送フィン電界効果トランジスタ。
【請求項２０】
前記第１の領域上の前記垂直フィン上のゲート構造および前記第２の領域上の前記垂直フィン上のゲート構造をさらに備えている、請求項１９に記載の複数の縦型輸送フィン電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ：vertical transport fin field effect transistor）を同じ基板上に形成することに関し、特に、エピタキシャル成長およびイオン注入の両方を利用して下部ソース／ドレインを形成することによって、均一なスペーサの厚さを維持しながら異なるチャネル長を有するＶＴ  ＦｉｎＦＥＴを形成することに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、通常、ソース、チャネル、およびドレイン（電流がソースからドレインに流れる）、ならびにチャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ（ＦＥＴ）は、さまざまな構造を有することができ、例えば、ＦＥＴは、ソース、チャネル、およびドレインが基板材料自体に形成されて製造され、電流が水平に（すなわち、基板の平面内で）流れ、ＦｉｎＦＥＴは、チャネルが基板から外側に延びて形成されるが、電流がやはりソースからドレインに水平に流れる。ＦｉｎＦＥＴのチャネルは、一般にフィンと呼ばれる薄いほぼ長方形のＳｉである直立の平板であることができ、基板の平面と平行してゲートが存在する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field effect transistor）と比較して、このフィンにゲートが存在する。
【０００３】
ソースおよびドレインのドープに応じて、ｎ型ＦＥＴ（ＮＦＥＴ：n-type FET）またはｐ型ＦＥＴ（ＰＦＥＴ：p-type FET）が形成され得る。ＮＦＥＴおよびＰＦＥＴが結合されて、ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴが一緒に結合された相補型金属酸化物半導体（ＣＭＯＳ：complementary metal oxide semiconductor）デバイスを形成することができる。
【０００４】
デバイスの寸法が絶え間なく縮小するのに伴い、個々の構成要素および電気的接触を形成することが困難になっている。したがって、チャネル長およびゲート誘電体厚を含む、より小さいデバイスの構成要素を形成することによって引き起こされるスケーリングの問題を克服しながら、従来のＦＥＴ構造の肯定的な態様を維持する手法が必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、当技術分野において、前述の問題に対処する必要がある。
【課題を解決するための手段】
【０００６】
第１の態様から見ると、本発明は、異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法を提供し、この方法は、基板の第１の領域上の垂直フィンおよび基板の第２の領域上の垂直フィンを形成することと、基板の第２の領域上の垂直フィン上にカバー・ブロック（cover block）を形成することと、第１の下部ソース／ドレインを基板の第１の領域上に形成することであって、第１の下部ソース／ドレインが第１の領域上の垂直フィンの下部を覆う、形成することと、カバー・ブロックを除去することと、第２の下部ソース／ドレインを基板の第２の領域内に形成することであって、第２の下部ソース／ドレインが基板の表面の下にあり、第２の下部ソース／ドレインが第２の領域上の垂直フィンの下部を覆わない、形成することとを含む。
【０００７】
さらに別の態様から見ると、本発明は、異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法を提供し、この方法は、複数の垂直フィンを基板上に形成することであって、複数の垂直フィンのうちの少なくとも１つが基板の第１の領域上にあり、複数の垂直フィンのうちの少なくとも１つが基板の第２の領域上にある、形成することと、基板の第２の領域上の複数の垂直フィンのうちの少なくとも１つの上にカバー・ブロックを形成することと、第１の下部ソース／ドレインを基板の第１の領域上に形成することであって、第１の下部ソース／ドレインが基板の第１の領域上のエピタキシャル成長によって形成される、形成することと、カバー・ブロックを除去することと、第２の下部ソース／ドレインを基板の第２の領域内に形成することであって、第２の下部ソース／ドレインが基板の第２の領域へのイオン注入によって形成され、第１の下部ソース／ドレインおよび第２の下部ソース／ドレインが基板上の２つの異なる高度にある、形成することと、第１の下部スペーサを基板の第１の領域上の第１の下部ソース／ドレイン上に形成し、第２の下部スペーサを基板の第２の領域上の第２の下部ソース／ドレイン上に形成することとを含む。
【０００８】
さらに別の態様から見ると、本発明は、異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を提供し、この縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）は、基板の第１の領域上の垂直フィンおよび基板の第２の領域上の垂直フィンと、基板の第１の領域上の第１の下部ソース／ドレインであって、第１の下部ソース／ドレインが第１の領域上の垂直フィンの下部を覆う、第１の下部ソース／ドレインと、基板の第２の領域内の第２の下部ソース／ドレインであって、第１の下部ソース／ドレインおよび第２の下部ソース／ドレインが基板上の２つの異なる高度にある、第２の下部ソース／ドレインと、基板の第１の領域上の第１の下部ソース／ドレイン上の第１の下部スペーサと、基板の第２の領域上の第２の下部ソース／ドレイン上の第２の下部スペーサとを備える。
【０００９】
本発明の一実施形態に従って、異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法が提供される。この方法は、基板の第１の領域上の垂直フィンおよび基板の第２の領域上の垂直フィンを形成することを含む。この方法は、基板の第２の領域上の垂直フィン上にカバー・ブロックを形成することをさらに含む。この方法は、第１の下部ソース／ドレインを基板の第１の領域上に形成することをさらに含み、第１の下部ソース／ドレインが、第１の領域上の垂直フィンの下部を覆う。この方法は、カバー・ブロックを除去することと、第２の下部ソース／ドレインを基板の第２の領域内に形成することとをさらに含み、第２の下部ソース／ドレインが基板の表面の下にあり、第２の下部ソース／ドレインが第２の領域上の垂直フィンの下部を覆わない。
【００１０】
本発明の別の実施形態に従って、異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を形成する方法が提供される。この方法は、複数の垂直フィンを基板上に形成することを含み、複数の垂直フィンのうちの少なくとも１つが基板の第１の領域上にあり、複数の垂直フィンのうちの少なくとも１つが基板の第２の領域上にある。この方法は、基板の第２の領域上の複数の垂直フィンのうちの少なくとも１つの上にカバー・ブロックを形成することをさらに含む。この方法は、第１の下部ソース／ドレインを基板の第１の領域上に形成することをさらに含み、第１の下部ソース／ドレインが、基板の第１の領域上のエピタキシャル成長によって形成される。この方法は、カバー・ブロックを除去することをさらに含む。この方法は、第２の下部ソース／ドレインを基板の第２の領域内に形成することをさらに含み、第２の下部ソース／ドレインが基板の第２の領域へのイオン注入によって形成され、第１の下部ソース／ドレインおよび第２の下部ソース／ドレインが基板上の２つの異なる高度にある。この方法は、第１の下部スペーサを基板の第１の領域上の第１の下部ソース／ドレイン上に形成し、第２の下部スペーサを基板の第２の領域上の第２の下部ソース／ドレイン上に形成することをさらに含む。
【００１１】
本発明のさらに別の実施形態に従って、異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）が提供される。複数の縦型輸送フィン電界効果トランジスタは、基板の第１の領域上の垂直フィンおよび基板の第２の領域上の垂直フィンを含む。複数のＶＴ  ＦｉｎＦＥＴは、基板の第１の領域上の第１の下部ソース／ドレインをさらに含み、第１の下部ソース／ドレインが、第１の領域上の垂直フィンの下部を覆う。複数のＶＴ  ＦｉｎＦＥＴは、基板の第２の領域内の第２の下部ソース／ドレインをさらに含み、第１の下部ソース／ドレインおよび第２の下部ソース／ドレインが基板上の２つの異なる高度にある。複数のＶＴ  ＦｉｎＦＥＴは、基板の第１の領域上の第１の下部ソース／ドレイン上の第１の下部スペーサ、および基板の第２の領域上の第２の下部ソース／ドレイン上の第２の下部スペーサをさらに含む。
【００１２】
これらおよびその他の特徴と利点は、以下の詳細な実施形態例の説明から明らかになり、その説明は添付の図面と併せて読む必要がある。
【００１３】
以降の説明では、以下の図を参照して、好ましい実施形態を詳細に示す。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に従って基板上の複数のフィン・テンプレートを示す側面断面図である。
【図２】本発明の実施形態に従って基板から形成された複数の垂直フィンを示す側面断面図である。
【図３】本発明の実施形態に従って複数の垂直フィン上に形成された保護内側ライナー（protective inner liner）を示す側面断面図である。
【図４】本発明の実施形態に従って、基板表面からの保護内側ライナーの除去後の基板の露出部分を示す側面断面図である。
【図５】本発明の実施形態に従って、露出したフィンの延長部分を形成するためにさらに後退した基板を示す側面断面図である。
【図６】本発明の実施形態に従って、基板の第１の領域上の露出した垂直フィンおよび基板の第２の領域上の垂直フィンのサブセット上に形成されたカバー・ブロックを示す側面断面図である。
【図７】本発明の実施形態に従って、露出したフィンの延長部分に隣接する基板の第１の領域上に形成された第１の下部ソース／ドレインを示す側面断面図である。
【図８】本発明の実施形態に従って、第１の領域内の第１の下部ソース／ドレイン上および第２の領域内の基板上に形成された保護外側ライナー（protective outer liner）を示す側面断面図である。
【図９】本発明の実施形態に従って、保護外側ライナーの一部の除去後の露出した第１の下部ソース／ドレインおよび露出した基板を示す側面断面図である。
【図１０】本発明の実施形態に従って、垂直フィンの下の基板の第２の領域内に形成される第２の下部ソース／ドレインの形成を示す側面断面図である。
【図１１】本発明の実施形態に従って、第１の領域上および第２の領域内の垂直フィンの下のエリアでの、下部ソース／ドレインから露出したフィンの延長部分へのドーパントの拡散を示す側面断面図である。
【図１２】本発明の実施形態に従って、第１の領域の一部および第２の領域の一部の上のハードマスク・カバー部（hardmask cover portion）、ならびに基板内に形成された分離領域を示す側面断面図である。
【図１３】本発明の実施形態に従って、第１の下部ソース／ドレインを第２の下部ソース／ドレインから分離する、基板内に形成された分離領域を示す側面断面図である。
【図１４】本発明の実施形態に従って、基板の第１の領域上および第２の領域上の下部ソース／ドレイン上に形成された下部スペーサを示す側面断面図である。
【図１５】本発明の実施形態に従って、下部スペーサ上に形成されたゲート誘電体層およびゲート誘電体層上に形成された仕事関数層を示す側面断面図である。
【図１６】本発明の実施形態に従って、仕事関数層上に形成されたキャッピング層およびキャッピング層上に形成された充填層を示す側面断面図である。
【図１７】本発明の実施形態に従って、後退した充填層、キャッピング層、仕事関数層、およびゲート誘電体層を示す側面断面図である。
【図１８】本発明の実施形態に従って、後退した充填層、キャッピング層、仕事関数層、およびゲート誘電体層上に形成された上部スペーサを示す側面断面図である。
【図１９】本発明の実施形態に従って、フィン・テンプレートの除去後の後退した垂直フィンを示す側面断面図である。
【図２０】本発明の実施形態に従って、垂直フィンの上面に形成された上部ソース／ドレインを示す側面断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態は、一般に、垂直フィン、上部スペーサ、および下部スペーサを形成するための同じ工程を維持しながら、異なる製造工程を使用して下部ソース／ドレインを形成することによって、異なるチャネル長を有する縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を同じ基板上に形成することに関する。異なるチャネル長を有する縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）を同じ基板上に形成することによって、回路の性能と電力消費の間でバランスをとることを可能にする。
【００１６】
本発明の実施形態は、一般に、上面を持ち上げるためにエピタキシャル成長を使用して、下部ソース／ドレインを基板の第１の領域上に形成することと、第２の領域内の基板の高さを維持するためにイオン注入を使用して、下部ソース／ドレインを基板の第２の領域上に形成することとに関する。基板の領域上で成長工程を利用することによって、第２の領域内の垂直フィンに隣接する最終的な表面の高さの制御を可能にし、一方、ドーパント注入工程を使用することによって、表面の高さが変わるのを防ぐ。
【００１７】
本発明の実施形態は、一般に、下部スペーサを第１の領域および第２の領域の両方の上に同時に形成することによって、均一な厚さを有する下部スペーサを異なる高さを有する垂直フィン上に形成することに関する。均一な下部スペーサの厚さおよび均一な上部スペーサの厚さを維持することによって、垂直フィンのドープされた延長領域および下部ソース／ドレインとの接合部のサイズにおける変動を防ぎ、高い寄生ソース／ドレイン抵抗を防ぐことができる。
【００１８】
本発明を適用できる適用例／使用例としては、ＶＴ  ＦｉｎＦＥＴを利用する相補型金属酸化物半導体（ＣＭＯＳ）デバイス、論理デバイス、およびメモリ・デバイスの形成が挙げられるが、これらに限定されない。
【００１９】
ここで、類似する数字が同じ要素または類似する要素を表す図面を参照すると、最初に図１では、本発明の一実施形態に従って、基板上の複数のフィン・テンプレートの側面断面図が示されている。
【００２０】
１つまたは複数の実施形態では、基板１１０は、活性表面半導体層（active surface semiconductor layer）を含む半導体または絶縁体であることができる。この基板は、基板の他の層に機械的支持を提供するキャリア層を含むことができる。この基板は、結晶領域、半結晶領域、微結晶領域、または非結晶質領域を含むことができる。この基板は、基本的に（すなわち、汚染物質を除き）、単一元素（例えば、シリコン）、主に（すなわち、ドープされた）単一元素（例えば、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ））であることができ、またはこの基板は、化合物（例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＧａＡｓ、ＳｉＣ、Ｓｉ：Ｃ、またはＳｉＧｅ）を含むことができ、あるいはその両方が可能である。
【００２１】
この基板は、複数の材料の層（例えば、絶縁体上シリコン（ＳＯＩ：silicon-on-insulator）基板、絶縁体上ゲルマニウム（ＧｅＯＩ：germanium-on-insulator）基板、または絶縁体上シリコンゲルマニウム（ＳＧＯＩ：silicon-germanium-on-insulator）基板などの、絶縁体上半導体（ＳｅＯＩ：semiconductor-on-insulator）基板）を含むこともできる。この基板は、高誘電率の酸化物または窒化物あるいはその両方を含む、基板を形成する他の層を含むこともできる。
【００２２】
１つまたは複数の実施形態では、基板１１０は、半導体ウェハー（例えば、シリコン・ウェハー）であることができる。さまざまな実施形態では、この基板は、単結晶シリコン（Ｓｉ）ウェハー、シリコンゲルマニウム（ＳｉＧｅ）ウェハー、またはＩＩＩ−Ｖ族半導体（例えば、ＧａＡｓ）ウェハーであることができ、あるいは単結晶シリコン（Ｓｉ）表面／活性層、シリコンゲルマニウム（ＳｉＧｅ）表面／活性層、またはＩＩＩ−Ｖ族半導体（例えば、ＧａＡｓ）表面／活性層を含むことができる。
【００２３】
１つまたは複数の実施形態では、フィン・テンプレート層が基板の表面上に形成され、１つまたは複数のフィン・テンプレート１２１を形成するようにパターン形成され得る。フィン・テンプレート層は、ブランケット付着することができ、フィン・テンプレート層をパターン形成してエッチングするために、リソグラフィ工程を使用することができる。さまざまな実施形態では、複数のフィン・テンプレート１２１は、緊密なピッチを提供するために、側壁画像転送（ＳＩＴ：sidewall image transfer）工程、自己整合二重パターン形成（ＳＡＤＰ：self-aligned double patterning）工程、または自己整合四重パターン形成（ＳＡＱＰ：self-aligned quadruple patterning）工程によって形成され得る。さまざまな実施形態では、直接印刷を使用して、フィン・テンプレート層からフィン・テンプレート１２１を提供することができる。
【００２４】
さまざまな実施形態では、フィン・テンプレート１２１は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、炭化ケイ素（ＳｉＣ）、ホウ炭化ケイ素（ＳｉＢＣ）、ホウ炭窒化ケイ素（silicon boro carbonitride）（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）、またはこれらの組み合わせであることができ、フィン・テンプレート１２１は、１つまたは複数の層を含んでよい。
【００２５】
図２は、本発明の実施形態に従って基板から形成された複数の垂直フィンを示す側面断面図である。
【００２６】
１つまたは複数の実施形態では、垂直フィン１１１は、方向性エッチング（例えば、反応性イオン・エッチング（ＲＩＥ：reactive ion etch））を使用して基板１１０から形成することができ、その場合、フィン・テンプレート１２１が基板１１０の一部をマスクする。
【００２７】
さまざまな実施形態では、複数の垂直フィン１１１は、垂直フィン１１１間の緊密なピッチを提供するために、側壁画像転送（ＳＩＴ）工程、自己整合二重パターン形成（ＳＡＤＰ）工程、または自己整合四重パターン形成（ＳＡＱＰ）工程によって形成され得る。液浸リソグラフィは、最小で約７８ｎｍのピッチを直接印刷することができる。極端紫外線リソグラフィ（ＥＵＶまたはＥＵＶＬとも呼ばれる）は、極端紫外線（ＥＵＶ：extreme  ultraviolet）波長を使用する次世代のリソグラフィ技術と考えられており、５０ｎｍ未満のピッチを直接印刷することができる。自己整合二重パターン形成（ＳＡＤＰ）は、約４０ｎｍ〜６０ｎｍのフィンのピッチを実現することができる。自己整合四重パターン形成（ＳＡＱＰ）は、４０ｎｍ未満のフィンのピッチに微細化することができる。これらの他の工程も企図され、特許請求および本発明の範囲は、示された特定の特徴に限定されるべきではない。
【００２８】
垂直フィン１１１は、基板１１０と同じ材料であることができる。垂直フィン１１１は、約２０ｎｍ〜約８０ｎｍの範囲内または約３０ｎｍ〜約６０ｎｍの範囲内の高さを有することができるが、他の高さも企図される。
【００２９】
図３は、本発明の実施形態に従って複数の垂直フィン上に形成された保護内側ライナーを示す側面断面図である。
【００３０】
１つまたは複数の実施形態では、保護内側ライナー１３０は、複数の垂直フィン１１１、フィン・テンプレート１２１、および基板１１０の露出した表面上に形成することができ、保護内側ライナー１３０は、コンフォーマルな成膜（例えば、原子層堆積（ＡＬＤ：atomic layer deposition）またはプラズマ促進原子層堆積（ＰＥＡＬＤ：plasma enhanced atomic layer deposition））によって形成され得る。
【００３１】
保護内側ライナー１３０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、炭化ケイ素（ＳｉＣ）、ホウ炭化ケイ素（ＳｉＢＣ）、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）、またはこれらの組み合わせであることができる。保護内側ライナー１３０は、フィン・テンプレート１２１と同じ材料であることができ、またはそれらの材料は、選択的エッチングを可能にするために、異なることができる。
【００３２】
図４は、本発明の実施形態に従って、基板表面からの保護内側ライナーの除去後の基板の露出部分を示す側面断面図である。
【００３３】
１つまたは複数の実施形態では、方向性エッチング（例えば、ＲＩＥ）を使用して、保護内側ライナー１３０の一部を基板表面およびフィン・テンプレート１２１の上面から除去することができる。保護内側ライナー１３０の除去によって、垂直フィン１１１に隣接する基板１１０の一部を露出することができる。
【００３４】
図５は、本発明の実施形態に従って、露出したフィンの延長部分を形成するためにさらに後退した基板を示す側面断面図である。
【００３５】
１つまたは複数の実施形態では、基板の上部を除去することによって、基板表面をさらに後退させることができ、選択的な方向性エッチング（例えば、ＲＩＥ）を使用して基板を除去することができる。基板表面を後退させることによって、垂直フィン１１１および保護内側ライナー１３０の各々の下に、フィンの延長部分１１２を形成することができ、垂直フィンの側壁の一部に、保護ライナーの断片１３１を残す。その結果生じるフィンの延長部分１２１の側壁が露出される。
【００３６】
さまざまな実施形態では、基板は、約１５ｎｍ〜約５０ｎｍの範囲内、または約２０ｎｍ〜約３５ｎｍの範囲内の深さに後退することができる。後退の深さは、約１５ｎｍ〜約５０ｎｍの範囲内、または約２０ｎｍ〜約３５ｎｍの範囲内で、フィンの高さを増やすことができる。
【００３７】
図６は、本発明の実施形態に従って、基板の第１の領域上の露出した垂直フィンおよび基板の第２の領域上の垂直フィンのサブセット上に形成されたカバー・ブロックを示す側面断面図である。
【００３８】
１つまたは複数の実施形態では、カバー層が、基板１１０および垂直フィン１１１上に形成され得る。このカバー層は、マスクしてパターン形成することができ、エッチング工程を使用して、基板１０２の第２の領域上にカバー・ブロック１４０を形成することができ、一方、基板１０１の第１の領域上では、垂直フィン１１１、フィン・テンプレート、および保護内側ライナー１３０が露出される。
【００３９】
カバー・ブロック１４０は、酸化ケイ素（ＳｉＯ）、低誘電率の誘電材料であることができ、例えば、フッ化物ドープ酸化ケイ素（例えば、フッ化物ドープ・ガラス）、炭素ドープ酸化ケイ素、多孔質酸化ケイ素、スピンオンシリコンベースの高分子材料（例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、およびメチルシルセスキオキサン（ＭＳＱ））、またはこれらの組み合わせであることができる。
【００４０】
図７は、本発明の実施形態に従って、露出したフィンの延長部分に隣接する基板の第１の領域上に形成された第１の下部ソース／ドレインを示す側面断面図である。
【００４１】
１つまたは複数の実施形態では、第１の下部ソース／ドレイン１５０を、第１の領域１０１内の露出した基板１１０上に形成することができ、第１の下部ソース／ドレイン１５０は、エピタキシャル成長工程によって形成され得る。第１の下部ソース／ドレイン１５０は、基板の表面から既定の高さまで成長することができ、この高さは、フィンの延長部分１１２の高さであることができる。第１の下部ソース／ドレイン１５０は、第１の領域１０１上の垂直フィン１１１の下部を覆うことができ、この下部は、保護ライナーの断片１３１の下にあることができる。第１の下部ソース／ドレインの形成によって、第１の下部ソース／ドレインの表面上の垂直フィン１１１の高さを減らすことができる。
【００４２】
１つまたは複数の実施形態では、第１の下部ソース／ドレイン１５０は、約１５ｎｍ〜約５０ｎｍの範囲内、または約２０ｎｍ〜約３５ｎｍの範囲内の高さ（すなわち、厚さ）に成長することができる。
【００４３】
さまざまな実施形態では、第１の領域１０１内の第１の下部ソース／ドレイン１５０は、ｐ型下部ソース／ドレインまたはｎ型下部ソース／ドレインになるようにドープされ得る。第１の下部ソース／ドレイン１５０は、基板と同じ結晶方位を有することができる。
【００４４】
図８は、本発明の実施形態に従って、第１の領域内の第１の下部ソース／ドレイン上および第２の領域内の基板上に形成された保護外側ライナーを示す側面断面図である。
【００４５】
１つまたは複数の実施形態では、カバー・ブロック１４０を除去することができ、カバー・ブロック１４０は、第１の下部ソース／ドレイン１５０の形成後に、選択的エッチング（例えば、ウェット化学エッチング、ドライ・プラズマ・エッチングなど）を使用して除去され得る。カバー・ブロックを除去することによって、第２の領域１０２内の基板１１０の表面を露出することができ、第２の領域１０２上の垂直フィン１１１上の保護ライナーの断片１３１を露出することができる。カバー・ブロックを除去することによって、第１の下部ソース／ドレイン１５０が第１の領域から第２の領域に移行することによって形成されるソース／ドレインの段１５２を露出することができる。第１の下部ソース／ドレインの上面は、基板表面とは異なる高度にある。
【００４６】
１つまたは複数の実施形態では、保護外側ライナー１６０は、第１の下部ソース／ドレイン１５０、第２の領域１０２内の基板１１０の露出した表面、および両方の領域１０１、１０２上の垂直フィン１１１上の露出した保護ライナーの断片１３１上に形成され得る。
【００４７】
保護外側ライナー１６０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、炭化ケイ素（ＳｉＣ）、ホウ炭化ケイ素（ＳｉＢＣ）、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）、またはこれらの組み合わせであることができる。保護外側ライナー１６０は、保護内側ライナー１３０と同じ材料であることができ、またはそれらの材料は、選択的エッチングを可能にするために、異なることができる。
【００４８】
図９は、本発明の実施形態に従って、保護外側ライナーの一部の除去後の露出した第１の下部ソース／ドレインおよび露出した基板を示す側面断面図である。
【００４９】
１つまたは複数の実施形態では、選択的な方向性エッチング（例えば、ＲＩＥ）を使用して、保護外側ライナー１６０の一部を基板表面、第１の下部ソース／ドレイン１５０、およびフィン・テンプレート１２１の上面から除去することができる。保護外側ライナー１６０の一部の除去によって、第２の領域１０２内の垂直フィン１１１に隣接する基板１１０の一部を露出することができる。保護外側ライナー１６０の一部をフィン・テンプレート１２１の上面から除去することによって、保護外側断片１６１を垂直フィン１１１の側壁に形成することができる。
【００５０】
さまざまな実施形態では、保護外側ライナー１６０および保護ライナーの断片１３１が、垂直フィン１１１に直接隣接する基板１１０の一部を陰にすることができる。保護外側ライナー１６０の一部は、垂直フィン１１１の側壁に隣接したままであることができる。保護外側ライナー１６０の一部は、分離柱１６２を形成するために、第１の下部ソース／ドレイン１５０の側壁にも隣接したままであることができる。図１０は、本発明の実施形態に従って、垂直フィンの下の基板の第２の領域内に形成された第２の下部ソース／ドレインの形成を示す側面断面図である。
【００５１】
１つまたは複数の実施形態では、第２の下部ソース／ドレイン１７０を、基板１１０の第２の領域１０２内に形成することができ、第２の下部ソース／ドレイン１７０は、イオン注入工程によって形成され得る。第２の下部ソース／ドレイン１７０を基板内に形成するために、イオン注入およびプラズマ・ドーピングを含むが、これらに限定されない、任意の適切なドーピング技術を使用することができる。第２の下部ソース／ドレイン１７０は、第２の下部ソース／ドレインが第２の領域１０２上の垂直フィン１１１の下部を覆わないように、基板１１０の表面の下にあることができる。したがって、第２の領域上の垂直フィン１１１の高さは、第２の下部ソース／ドレインの形成による影響を受けない。第１の下部ソース／ドレインおよび第２の下部ソース／ドレイン１７０は、同じ基板１１０上の２つの異なる高度にあることができる。
【００５２】
１つまたは複数の実施形態では、第２の下部ソース／ドレイン１７０は、基板１１０内に、約１５ｎｍ〜約５０ｎｍの範囲内、または約２０ｎｍ〜約３５ｎｍの範囲内の深さで形成され得る。
【００５３】
さまざまな実施形態では、第２の領域１０２内の第２の下部ソース／ドレイン１７０は、ｐ型下部ソース／ドレインまたはｎ型下部ソース／ドレインになるようにドープされ得る。第２の下部ソース／ドレイン１７０は、基板１１０と同じ結晶方位を有することができる。第１の下部ソース／ドレイン１５０および第２の下部ソース／ドレイン１７０は、ドーパントの同じ極性型（すなわち、ｎ型またはｐ型）または異なる極性を有することができる。
【００５４】
１つまたは複数の実施形態では、第１の下部ソース／ドレイン１５０は、約５×１０１９／ｃｍ３〜約１×１０２１／ｃｍ３の範囲内のドーパント濃度を有することができる。１つまたは複数の実施形態では、第２の下部ソース／ドレイン１７０は、約５×１０１９／ｃｍ３〜約１×１０２１／ｃｍ３の範囲内のドーパント濃度を有することができる。第２の下部ソース／ドレイン１７０のドーパント注入は、第１の下部ソース／ドレイン１５０に影響を与えることができない。
【００５５】
分離柱１６２に起因して、第１の下部ソース／ドレイン１５０と第２の下部ソース／ドレイン１７０の間にギャップが形成されてよく、このギャップの幅は、分離柱１６２の厚さになることができる。このギャップは、第１の下部ソース／ドレイン１５０を第２の下部ソース／ドレイン１７０から電気的に分離するのに役立つことができる。第１の下部ソース／ドレイン１５０と第２の下部ソース／ドレイン１７０の間に、分離領域が形成されてよい。
【００５６】
図１１は、本発明の実施形態に従って、第１の領域上および第２の領域内の垂直フィンの下のエリアでの、下部ソース／ドレインから露出したフィンの延長部分へのドーパントの拡散を示す側面断面図である。
【００５７】
１つまたは複数の実施形態では、垂直フィン１１１、保護ライナーの断片１３１、保護外側断片１６１、第１の下部ソース／ドレイン１５０、および第２の下部ソース／ドレイン１７０が熱処理され、第１の下部ソース／ドレイン１５０および第２の下部ソース／ドレイン１７０から垂直フィン１１１の隣接している部分へのドーパントの拡散を引き起こすことができる。垂直フィンへのｎ型ドーパントまたはｐ型ドーパントの拡散は、第１の領域内の垂直フィン内のドープされたフィン領域１１４およびドープされた延長部分の領域１１６ならびに第２の領域内の垂直フィン内のドープされたフィン領域１１５およびドープされた延長部分の領域１１７を形成することができ、ドープされたフィン領域１１４は、ドープされていないフィンの延長部分１１２だった。
【００５８】
１つまたは複数の実施形態では、保護ライナーの断片１３１、保護外側断片１６１、および分離柱１６２を、基板１１０、垂直フィン１１１、およびフィン・テンプレート１２１から除去（例えば、エッチング）して、第１の下部ソース／ドレイン１５０および第２の下部ソース／ドレイン１７０を露出することができる。第１の下部ソース／ドレイン１５０が垂直フィン１１１の一部を覆っており、ドープされた延長部分の領域１１６がチャネル長を短くしているため、基板１１０の第２の領域１０２上の垂直フィン１１１は、基板の第１の領域上の垂直フィン１１１よりも大きい高さを有することができる。ドープされた延長部分の領域１１７は、第２の領域内の垂直フィン１１１のチャネル長を短くすることがあるが、垂直フィンは、より長いチャネルを提供するより大きい初期の高さを有する。
【００５９】
図１２は、本発明の実施形態に従って、第１の領域の一部および第２の領域の一部の上のハードマスク・カバー部、ならびに基板内に形成された分離領域を示す側面断面図である。
【００６０】
１つまたは複数の実施形態では、ハードマスク・カバー層を、第１の下部ソース／ドレイン１５０、第２の下部ソース／ドレイン１７０、垂直フィン１１１、およびフィン・テンプレート１２１上に形成することができる。リソグラフィ・レジストをハードマスク・カバー層上に形成し、パターン形成することができ、ハードマスク・カバー層の露出部分を除去して、第１の領域１０１の一部および第２の領域１０２の一部の上のハードマスク・カバー部１６５を形成することができる。各ハードマスク・カバー部１６５は、異なる高さを有する垂直フィン１１１を覆うことができる。
【００６１】
ハードマスク・カバー部１６５は、基板１１０、第１の下部ソース／ドレイン１５０、第２の下部ソース／ドレイン１７０、垂直フィン１１１、およびフィン・テンプレート１２１から選択的に除去できる材料であることができる。
【００６２】
１つまたは複数の実施形態では、ハードマスク・カバー層は、第１の下部ソース／ドレイン１５０、第２の下部ソース／ドレイン１７０、または基板１１０、あるいはその組み合わせの一部を露出するようにパターン形成され得る。第１の下部ソース／ドレイン１５０、第２の下部ソース／ドレイン１７０、および基板１１０の一部を除去して、基板内に分離トラフを形成し、第１の下部ソース／ドレイン１５０と第２の下部ソース／ドレイン１７０の間の物理的距離を増やすことができる。第１の下部ソース／ドレイン１５０の形成によって作成された第１の領域１０１内の増加した材料の厚さが除去されているため、分離トラフは、第２の領域１０２と比較して、第１の領域１０１内で異なる深さを有することができる。
【００６３】
分離トラフは、絶縁誘電材料（例えば、ＳｉＯ２、低誘電率の誘電体）で満たされ、基板の第１の領域１０１内の分離領域１１８および基板の第２の領域１０２内の分離領域１１９を形成することができる。分離領域１１８は、分離領域１１９に当接することができ、ここで、第１の下部ソース／ドレイン１５０が第２の下部ソース／ドレイン１７０に隣接している。第１の下部ソース／ドレイン１５０の増加した材料の厚さが第１の領域１０１内でエッチングによって除去されているため、分離領域１１８は、分離領域１１９と異なる深さ（すなわち、厚さ）を有することができる。第１の領域１０１および第２の領域１０２の接合部で、分離領域１１９と分離領域１１８の間に段が形成されてよい。
【００６４】
図１３は、本発明の実施形態に従って、第１の下部ソース／ドレインを第２の下部ソース／ドレインから分離する、基板内に形成された分離領域を示す側面断面図である。
【００６５】
１つまたは複数の実施形態では、ハードマスク・カバー部１６５は、第１の下部ソース／ドレイン１５０、第２の下部ソース／ドレイン１７０、および垂直フィン１１１を露出するように除去され得る。
【００６６】
図１４は、本発明の実施形態に従って、基板の第１の領域上および第２の領域上の下部ソース／ドレイン上に形成された下部スペーサを示す側面断面図である。
【００６７】
１つまたは複数の実施形態では、下部スペーサ層を、第１の領域１０１および第２の領域１０２上に同時に形成することができ、下部スペーサ層は、第１の下部ソース／ドレイン１５０、第２の下部ソース／ドレイン１７０、および分離領域１１８、１１９を覆うことができる。下部スペーサ層は、第１の下部スペーサ１８０を基板の第１の領域上の第１の下部ソース／ドレイン１５０上に形成できること、および第２の下部スペーサ１８５を基板の第２の領域上の第２の下部ソース／ドレイン１７０上に形成できることを、含むことができる。
【００６８】
１つまたは複数の実施形態では、第１の下部スペーサ１８０および第２の下部スペーサ１８５を同時に形成することができ、第１の下部スペーサ１８０および第２の下部スペーサ１８５は、方向性成膜（例えば、イオン・ビーム付着（ＩＢＤ：ion beam deposition）、物理蒸着（ＰＶＤ：physical vapor deposition）、高密度プラズマ（ＨＤＰ：high density plasma）、またはこれらの組み合わせ）によって、第１の領域１０１および第２の領域１０２上に同時に形成され得る。さまざまな実施形態では、第１の下部スペーサ１８０および第２の下部スペーサ１８５は、窒化ケイ素（ＳｉＮ）、高誘電率の誘電体、またはこれらの組み合わせであることができる。
【００６９】
１つまたは複数の実施形態では、第１の下部スペーサ１８０および第２の下部スペーサ１８５は、約４ｎｍ〜約８ｎｍの範囲内の厚さを有することができる。
【００７０】
図１５は、本発明の実施形態に従って、下部スペーサ上に形成されたゲート誘電体層およびゲート誘電体層上に形成された仕事関数層を示す側面断面図である。
【００７１】
１つまたは複数の実施形態では、ゲート誘電体層１９０を、垂直フィン１１１、フィン・テンプレート１２１、第１の下部スペーサ１８０、および第２の下部スペーサ１８５上に形成することができ、ゲート誘電体層１９０は、層の厚さを制御するためにコンフォーマルな成膜（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。
【００７２】
さまざまな実施形態では、ゲート誘電体層１９０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、高誘電率の誘電体、またはこれらの組み合わせであることができる。ゲート誘電体層１９０は、層の厚さを制御するためにコンフォーマルな成膜によって形成されてよい。
【００７３】
１つまたは複数の実施形態では、仕事関数層２００がゲート誘電体層上に形成されてよい。仕事関数層２００は、遷移金属窒化物、遷移金属炭化物、またはこれらの組み合わせであることができる。
【００７４】
図１６は、本発明の実施形態に従って、仕事関数層上に形成されたキャッピング層およびキャッピング層上に形成された充填層を示す側面断面図である。
【００７５】
１つまたは複数の実施形態では、キャッピング層２１０を仕事関数層２００上に形成することができ、キャッピング層２１０は、コンフォーマルな成膜によって形成され得る。キャッピング層２１０は、窒化ケイ素（ＳｉＮ）であることができる。
【００７６】
１つまたは複数の実施形態では、充填層２２０をキャッピング層２１０上に形成することができ、充填層は垂直フィン１１１およびフィン・テンプレート１２１を覆う。充填層２２０は、垂直フィン１１１間の空間を埋めるブランケット付着によって形成され得る。キャッピング層２１０は、酸化ケイ素（ＳｉＯ）であることができる。
【００７７】
キャッピング層２１０および充填層２２０は、ゲート誘電体１９０および仕事関数層２００によって形成されたゲート構造をカプセル化することができ、キャッピング層２１０および充填層２２０は、ゲート構造を電気的に分離することができる。
【００７８】
さまざまな実施形態では、充填層をフィン・テンプレート１２１上に成膜することができ、化学機械研磨（ＣＭＰ：chemical-mechanical polishing）を使用して充填層２２０の高さを減らし、キャッピング層２１０の上面を露出し、滑らかで平坦な表面を実現することができる。
【００７９】
図１７は、本発明の実施形態に従って、後退した充填層、キャッピング層、仕事関数層、およびゲート誘電体層を示す側面断面図である。
【００８０】
１つまたは複数の実施形態では、充填層２２０、キャッピング層２１０、仕事関数層２００、およびゲート誘電体層１９０の高さを減らし、後退を形成することができる。この後退の形成によって、垂直フィン１１１の上部を露出することができる。非選択的な方向性エッチングまたは一連の選択的エッチングを使用して、充填層２２０、キャッピング層２１０、仕事関数層２００、およびゲート誘電体層１９０の高さを減らすことができる。
【００８１】
図１８は、本発明の実施形態に従って、後退した充填層、キャッピング層、仕事関数層、およびゲート誘電体層上に形成された上部スペーサを示す側面断面図である。
【００８２】
１つまたは複数の実施形態では、上部スペーサ２３０を、垂直フィン１１１、充填層２２０、キャッピング層２１０、仕事関数層２００、およびゲート誘電体層１９０上に形成することができる。上部スペーサ２３０は、ブランケット付着されて、エッチングされ得る。フィン・テンプレート１２１を、上部スペーサ２３０上に露出することができる。
【００８３】
図１９は、本発明の実施形態に従って、フィン・テンプレートの除去後の後退した垂直フィンを示す側面断面図である。
【００８４】
露出したフィン・テンプレート１２１を除去して、下にある垂直フィン１１１の上面を露出することができ、フィン・テンプレート１２１は、選択的エッチングを使用して除去され得る。
【００８５】
垂直フィンの上部を除去して、上部スペーサ２３０内に溝を形成することができ、垂直フィン１１１の上面は、上部スペーサ２３０の底面の下に縮小され得る。
【００８６】
図２０は、本発明の実施形態に従って、垂直フィンの上面に形成された上部ソース／ドレインを示す側面断面図である。
【００８７】
１つまたは複数の実施形態では、上部ソース／ドレイン２４０、２４５が、垂直フィン１１１の露出した上面上に形成され得る。上部ソース／ドレイン２４０、２４５を単結晶の垂直フィン１１１上でエピタキシャル成長させることができ、上部ソース／ドレイン２４０、２４５は、上部スペーサ２３０の上面上に延びることができる。
【００８８】
さまざまな実施形態では、基板の第１の領域１０１上の垂直フィン１１１は、約２０ｎｍ〜約８０ｎｍの範囲内または約３０ｎｍ〜約６０ｎｍの範囲内の高さを有することができるが、他の高さも企図される。基板の第２の領域１０２上の垂直フィン１１１は、約３５ｎｍ〜約１３０ｎｍの範囲内または約５０ｎｍ〜約９５ｎｍの範囲内の高さを有することができるが、他の高さも企図される。さまざまな実施形態では、基板の第１の領域１０１上の垂直フィン１１１は、高さにおいて、約１５ｎｍ〜約５０ｎｍの範囲内または約２０ｎｍ〜約３５ｎｍの範囲内で、第２の領域１０２上の垂直フィン１１１との差を有することができる。
【００８９】
１つまたは複数の実施形態では、第１の下部ソース／ドレイン１５０および第１の上部ソース／ドレイン２４０は、第１の領域１０１上のｎ型ソース／ドレインであることができ、第２の下部ソース／ドレイン１７０および第２の上部ソース／ドレイン２４５は、第２の領域１０２上のｐ型ソース／ドレインであることができる。さまざまな実施形態では、第１の下部ソース／ドレイン１５０および第１の上部ソース／ドレイン２４０は、第２の下部ソース／ドレイン１７０および第２の上部ソース／ドレイン２４５と同じ極性であることができる。
【００９０】
本発明の態様は特定の例示的なアーキテクチャに関して説明されているが、本発明の態様の範囲内で、他のアーキテクチャ、構造、基板材料、および工程の特徴もしくはステップに変更できるということが理解されるべきである。
【００９１】
層、領域、または基板などの要素が別の要素の「上（ｏｎ）」または「上（ｏｖｅｒ）」にあると言及される場合、その要素は他の要素の直接上に存在しているか、または介在する要素が存在している可能性もあるということも理解されるであろう。対照的に、ある要素が別の要素の「直接上（ｄｉｒｅｃｔｌｙ  ｏｎ）」または「直接上（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」にあると言及される場合、介在する要素は存在していない。ある要素が別の要素に「接続されている」または「結合されている」と言及される場合、その要素は他の要素に直接接続または結合されているか、または介在する要素が存在している可能性があるということも理解されるであろう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と言及される場合、介在する要素は存在していない。
【００９２】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などに存在する仮想ハード・ドライブなど）に格納できる、集積回路チップの設計を含むことができる。設計者が、チップを製造せず、チップの製造に使用されるフォトリソグラフイック・マスクも製造しない場合、設計者は、作成された設計を、物理的手段によって（例えば、設計を格納している記憶媒体のコピーを提供することによって）、または電子的手段によって（例えばインターネットを介して）、製造者に直接的または間接的に送信することができる。その後、格納された設計は、フォトリソグラフイック・マスクを製造するために、適切な形式（例えばＧＤＳＩＩ）に変換される。この形式は、通常、ウェハー上に形成されることになる対象のチップ設計の複数のコピーを含んでいる。フォトリソグラフイック・マスクは、エッチングまたはその他の処理が行われるウェハー（またはウェハー上の層、あるいはその両方）のエリアの定義に使用される。
【００９３】
本明細書に記載された方法は、集積回路チップの製造において使用され得る。製造された集積回路チップは、製造者によって、生のウェハーの形態で（つまり、パッケージ化されていない複数のチップを含んでいる１つのウェハーとして）、むき出しのダイで、またはパッケージ化された形態で配布することができる。パッケージ化された形態の場合、チップは、シング・チップ・パッケージ（マザーボードまたはその他の上位のキャリアに取り付けられるリードを備えたプラスチック・キャリアなど）内またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続あるいはその両方を備えるセラミック・キャリアなど）内に取り付けられる。いずれも場合も、その後チップは、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路素子、またはその他の信号処理デバイス、あるいはその組み合わせと統合される。最終製品は、玩具などの低価格のアプリケーションから、ディスプレイ、キーボード、またはその他の入力デバイス、および中央処理装置を備えている高度なコンピュータ製品まで、集積回路チップを含んでいる任意の製品であることができる。
【００９４】
材料の化合物が、リストされている元素（例えばＳｉＧｅ）に関して説明されるということも、理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含んでいる。例えば、ＳｉＧｅはＳｉｘＧｅ１−ｘを含んでおり、ｘは１以下などである。加えて、その他の元素を化合物に含めることができ、それらの元素も、本発明の原理に従って機能することができる。追加の元素を含む化合物は、本明細書では合金と呼ばれる。
【００９５】
本明細書における「一実施形態」または「実施形態」およびその他のそれらの変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書全体のさまざまな場所に現れる「一実施形態では」または「実施形態では」という語句、あるいは任意のその他の変形の出現は、必ずしもすべてが同じ実施形態を参照しているわけではない。
【００９６】
「／」、「〜または〜あるいはその両方」、および「〜のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡとＢのうちの少なくとも１つ」のケースでは、１番目にリストされたオプション（Ａ）のみの選択、または２番目にリストされたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することが意図されているということが認識されるべきである。さらに例を挙げると、「Ａ、Ｂ、またはＣ、あるいはその組み合わせ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、そのような語句は、１番目にリストされたオプション（Ａ）のみの選択、または２番目にリストされたオプション（Ｂ）のみの選択、または３番目にリストされたオプション（Ｃ）のみの選択、または１番目および２番目にリストされたオプション（ＡおよびＢ）のみの選択、または１番目および３番目にリストされたオプション（ＡおよびＣ）のみの選択、または２番目および３番目にリストされたオプション（ＢおよびＣ）のみの選択、または３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者または関連する技術によって容易に明らかであるように、リストされた項目の数だけ拡張できる。
【００９７】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、実施形態例を限定するよう意図されていない。本明細書において使用されるとき、単数形「ある（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、特に明示的に示されない限り、複数形も含むことが意図されている。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組み合わせの用語は、本明細書で使用される場合、記載された特徴、整数、ステップ、動作、要素、またはコンポーネント、あるいはその組み合わせの存在を示すが、１つまたは複数のその他の特徴、整数、ステップ、動作、要素、コンポーネント、またはこれらのグループ、あるいはその組み合わせの存在または追加を除外していないということが、さらに理解されるであろう。
【００９８】
「下」、「下側」、「上」、「上側」などの空間的に相対的な用語は、本明細書では、各図で示されているように、ある要素または特徴の別の要素または特徴に対する関係の説明を容易にするために使用できる。空間的に相対的な用語は、各図に示された配向に加えて、使用中または動作中のデバイスの異なる配向を包含するよう意図されていると理解されるであろう。例えば、図内のデバイスが反転した場合、他の要素または特徴の「下」にあると説明された要素は、他の要素または特徴の「上」に配向する。したがって、「下」という用語は、上および下の両方の配向を包含することができる。デバイスを、上下以外の方向（９０度の回転またはその他の配向）に配向することができ、それに応じて、本明細書で使用された空間的に相対的な記述を解釈することができる。加えて、ある層が２つの層の「間」に存在すると言及される場合、その層は２つの層の間の唯一の層であることができ、または１つまたは複数の介在する層が存在することもできるということも理解されるであろう。
【００９９】
本明細書では、第１、第２などの用語をさまざまな要素を説明するために使用できるが、それらの要素がこれらの用語によって限定されるべきではないということが、理解されるであろう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。したがって、本発明の概念の範囲を逸脱することなく、下で説明される第１の要素を、第２の要素と呼ぶことができる。
【０１００】
異なるチャネル長を有する縦型輸送フィン電界効果トランジスタおよび製造方法の好ましい（限定ではなく、例示的であるよう意図されている）実施形態について説明したが、上の教示を考慮して当業者によって変更および変形を行うことができるということに留意されたい。したがって、添付の請求項によって概説されている本発明の範囲内で、開示された特定の実施形態において変更を行ってよいということが理解されるべきである。本発明の態様について説明したが、特許証によって請求、要求、および保護される内容については、特許法が要求する詳細さで、添付の請求項に記載される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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