(57)【要約】  埋込みゲート構造を有するＦＥＴ。ＦＥＴのゲート電極は、複数の埋込みゲート構造であり、その上部が基板の上面の上方に延び、その底部が、チャネル層の底部、またはＨＥＭＴのチャネル層内の２ＤＥＧ面の底部の深さに少なくとも等しい深さまで埋め込まれる、複数の埋込みゲート構造を含み、その結果、埋込みゲート構造は側面からのみチャネル層に接触する。基板の上面の上方にあり、基板の上面に接触しないヘッド部分が、埋込みゲート構造の上部と接触し、埋込みゲート構造のすべてを相互接続する。ドレイン電流は、埋込みゲート構造でチャネル層を横方向ゲーティングすることによるチャネル幅変調によって制御される。ＦＥＴは、少なくとも１つの電界板を含むことができ、少なくとも１つの電界板は、電界板がセグメントに分割されたスリット構造を含む。【選択図】図２Ａ
2020526921.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）であって、
基板と、
前記基板上のエピタキシャルバッファ層と、
前記バッファ層上のエピタキシャルチャネル層と、
前記基板の上面上のソース電極およびドレイン電極と、
ゲート電極であり、
複数の埋込みゲート構造で、その上部が前記基板の上面の上方に延び、その底部が前記チャネル層の電流通過部分の底部の深さに少なくとも等しい深さまで埋め込まれ、その結果、前記埋込みゲート構造が前記チャネル層の側面からのみ前記チャネル層に接触する、複数の埋込みゲート構造、および
前記基板の上面の上方にあり、前記基板の上面に接触せず、前記埋込みゲート構造のすべてに接触し、それらを相互接続するヘッド部分
を含む、ゲート電極
を含み、
その結果、前記ＦＥＴのドレイン電流が、前記埋込みゲート構造で前記チャネル層を横方向ゲーティングすることによるチャネル幅変調によって制御される、電界効果トランジスタ（ＦＥＴ）。
【請求項２】
前記ＦＥＴが高電子移動度トランジスタ（ＨＥＭＴ）であり、前記チャネル層の前記電流通過部分が、２次元電子ガス（２ＤＥＧ）面を含む、請求項１に記載のＦＥＴ。
【請求項３】
前記チャネル層の上方にエピタキシャル上部障壁層をさらに含み、前記埋込みゲート構造の前記底部が、前記バッファ層または前記チャネル層中に埋め込まれる、請求項２に記載のＦＥＴ。
【請求項４】
前記埋込みゲート構造が円柱状である、請求項１に記載のＦＥＴ。
【請求項５】
前記埋込みゲート構造が矩形である、請求項１に記載のＦＥＴ。
【請求項６】
前記複数の埋込みゲート構造が、前記ソース電極および前記ドレイン電極に平行でそれらの間にあるラインに沿って存在する、請求項１に記載のＦＥＴ。
【請求項７】
前記複数の埋込みゲート構造が、前記ラインに沿って均等配置される、請求項６に記載のＦＥＴ。
【請求項８】
隣接する埋込みゲート構造間の間隔が、前記ＦＥＴに性能特性の所望のセットを与えるように選択される、請求項６に記載のＦＥＴ。
【請求項９】
前記隣接する埋込みゲート構造間の前記間隔が、前記ＦＥＴに所望の閾値電圧を与えるように選択される、請求項８に記載のＦＥＴ。
【請求項１０】
隣接する埋込みゲート構造間の前記間隔が、所望の伝達特性を前記ＦＥＴに与えるために、必要に応じて、前記ラインに沿って変わる、請求項６に記載のＦＥＴ。
【請求項１１】
前記ＦＥＴが高電子移動度トランジスタ（ＨＥＭＴ）であり、前記チャネル層が多層２ＤＥＧチャネルを含み、前記埋込みゲート構造が、前記多層２ＤＥＧチャネルの底部に少なくとも等しい深さまで埋め込まれる、請求項１に記載のＦＥＴ。
【請求項１２】
前記ゲート電極と前記ドレイン電極との間に少なくとも１つの電界板をさらに含み、前記電界板の各々はスリット構造を含み、前記スリット構造において、前記電界板のセグメントは、前記ゲート電極および前記ドレイン電極に平行でそれらの間にあるラインに沿って存在し、前記セグメントの上部は前記基板の前記上面の上方に延び、前記セグメントの底部は前記チャネル層の前記電流通過部分の前記底部の深さに少なくとも等しい深さまで埋め込まれ、さらに、前記基板の上面の上方にあり前記基板の上面に接触せず前記電界板の前記セグメントのすべてに接触しそれらを相互接続する電界板ヘッド部分を含む、請求項１に記載のＦＥＴ。
【請求項１３】
前記ソース電極、前記ドレイン電極、および前記ゲート電極によって形成された前記ＦＥＴが第１のＦＥＴであり、前記少なくとも１つの電界板が、前記第１のＦＥＴに直列に接続された第２のＦＥＴのゲート電極として動作し、前記電界板セグメント間の間隔が、前記第２のＦＥＴに所望の閾値電圧を与えるように選択される、請求項１２に記載のＦＥＴ。
【請求項１４】
前記電界板の各々が、前記ゲート電極または前記ソース電極に接続される、請求項１２に記載のＦＥＴ。
【請求項１５】
前記ＦＥＴが、
前記基板上のエピタキシャルバッファ層と、
前記バッファ層上の前記チャネル層と
を含む金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）である、請求項１に記載のＦＥＴ。
【請求項１６】
前記埋込みゲート構造が、金属、またはｐ型半導体（ｐ型ＮｉＯ材料、ｐ型ＧａＮ材料、ｐ型ＣｕＳ材料）、またはゲート誘電体と金属とを含むスタックを含む、請求項１に記載のＦＥＴ。
【請求項１７】
前記金属がＰｔ、Ｎｉ、またはＡｕを含む、請求項１６に記載のＦＥＴ。
【請求項１８】
前記スタックが、Ａｌ２Ｏ３／ＰｔまたはＨｆＯ２／Ｐｔを含む、請求項１６に記載のＦＥＴ。
【請求項１９】
前記埋込みゲート構造がｐ型ＮｉＯ材料を含む、請求項１に記載のＦＥＴ。
【請求項２０】
前記埋込みゲート構造がｐ型ＧａＮ材料を含む、請求項１に記載のＦＥＴ。
【請求項２１】
前記埋込みゲート構造がｐ型ＣｕＳ材料を含む、請求項１に記載のＦＥＴ。
【請求項２２】
前記基板の上面と前記ヘッド部分との間に誘電体材料をさらに含む、請求項１に記載のＦＥＴ。
【請求項２３】
前記誘電体材料がＳｉＮ、ＳｉＯ２、またはＢＣＢを含む、請求項２２に記載のＦＥＴ。
【請求項２４】
前記埋込みゲート構造のソース側に隣接しおよび接して側方凹部または側方注入領域をさらに含み、その結果、そうでなければ存在する可能性がある寄生ゲート−ソースキャパシタンスが低減される、請求項１に記載のＦＥＴ。
【請求項２５】
高電子移動度トランジスタ（ＨＥＭＴ）であって、
基板と、
前記基板上のエピタキシャルバッファ層と、
前記バッファ層上の前記チャネル層の内部に形成された２ＤＥＧ面を含むエピタキシャルチャネル層と、
前記チャネル層上のエピタキシャル上部障壁層と、
前記上部障壁層の上面上のソース電極およびドレイン電極と、
ゲート電極であり、
複数の埋込みゲート構造で、その上部が前記上部障壁層の上面の上方に延び、その底部が前記２ＤＥＧ面の底部の深さに少なくとも等しい深さまで埋め込まれ、その結果、前記埋込みゲート構造が、前記２ＤＥＧチャネル層の側面からのみ前記２ＤＥＧチャネル層に接触する、複数の埋込みゲート構造、および
前記上部障壁層の上面の上方にあり、前記上部障壁層の上面に接触せず、前記埋込みゲート構造のすべてに接触し、それらを相互接続するヘッド部分
を含む、ゲート電極
を含み、
その結果、前記ＨＥＭＴのドレイン電流が、前記埋込みゲート構造で前記２ＤＥＧチャネル層を横方向ゲーティングすることによるチャネル幅変調によって制御される、高電子移動度トランジスタ（ＨＥＭＴ）。
【請求項２６】
前記チャネル層が多層２ＤＥＧチャネルを含み、前記埋込みゲート構造が、前記多層２ＤＥＧチャネルの底部に少なくとも等しい深さまで埋め込まれる、請求項２５に記載のＨＥＭＴ。
【請求項２７】
前記ゲート電極と前記ドレイン電極との間に少なくとも１つの電界板をさらに含み、前記電界板の各々はスリット構造を含み、前記スリット構造において、前記電界板のセグメントは、前記ゲート電極および前記ドレイン電極に平行でそれらの間にあるラインに沿って存在し、前記セグメントの上部は前記上部障壁層の上面の上方に延び、前記セグメントの底部は前記２ＤＥＧ面の前記底部の深さに少なくとも等しい深さまで埋め込まれ、さらに、前記上部障壁層の上面の上方にあり前記上部障壁層の上面に接触せず前記電界板の前記セグメントのすべてに接触しそれらを相互接続する電界板ヘッド部分を含む、請求項２５に記載のＨＥＭＴ。
【請求項２８】
金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）であって、
基板と、
前記基板上のエピタキシャルバッファ層と、
前記バッファ層上のエピタキシャルチャネル層と、
前記チャネル層の上面上のソース電極およびドレイン電極と、
ゲート電極であり、
複数の埋込みゲート構造で、その上部が前記チャネル層の上面の上方に延び、その底部が前記チャネル層の底部の深さに少なくとも等しい深さまで埋め込まれ、その結果、前記埋込みゲート構造が、前記チャネル層の側面からのみ前記チャネル層に接触する、複数の埋込みゲート構造、および
前記チャネル層の上面の上方にあり、前記チャネルの上面に接触せず、前記埋込みゲート構造のすべてに接触し、それらを相互接続するヘッド部分
を含む、ゲート電極
を含み、
その結果、前記ＭＥＳＦＥＴのドレイン電流が、前記埋込みゲート構造で前記チャネル層を横方向ゲーティングすることによるチャネル幅変調によって制御される、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）。
【請求項２９】
電界効果トランジスタ（ＦＥＴ）であって、
基板と、
前記基板上の１つまたは複数の２次元半導体層と、
前記２次元半導体層を互いにおよび前記基板から分離する誘電体層と、
前記基板の上面上のソース電極およびドレイン電極と、
ゲート電極であり、
複数の埋込みゲート構造で、その上部が前記基板の上面の上方に延び、その底部が前記２次元半導体層のうちの最下のものの底部の深さに少なくとも等しい深さまで埋め込まれ、その結果、前記埋込みゲート構造が、側面からのみ前記２次元半導体層に接触する、複数の埋込みゲート構造、および
前記基板の上面の上方にあり、前記基板の上面に接触せず、前記埋込みゲート構造のすべてに接触し、それらを相互接続するヘッド部分
を含む、ゲート電極
を含み、
その結果、前記ＦＥＴのドレイン電流が、前記埋込みゲート構造で前記２次元半導体層を横方向ゲーティングすることによるチャネル幅変調によって制御される、電界効果トランジスタ（ＦＥＴ）。
【請求項３０】
前記２次元半導体層が、グラフェン、ＭｏＳ２、黒燐、ＭｏＳｅ２、およびＷＳｅ２を含む群から選択された材料を含む、請求項２９に記載のＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、一般に、電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、横方向ゲート電界の使用によるチャネル幅の変調によってドレイン電流を制御するための埋込みゲート構造を利用するＦＥＴに関する。
【背景技術】
【０００２】
[0002]大部分の従来の電界効果トランジスタ（ＦＥＴ）では、垂直ゲート電界の使用によってドレイン電流を変調するために、ゲート電極が半導体表面の上面に形成される。これは、高電圧動作中に電界強度が最も高くなる領域をゲートのドレイン端部に形成する。これは、従来のＦＥＴに関する重大な問題の主な原因である。例えば、半導体表面のゲートのドレイン端部での電子トラップによって引き起こされる電流コラプスは、ＦＥＴが大きい電圧振幅を供給するように動作されるときにＦＥＴのＲＦ電力性能（出力電力、効率、線形性、利得）を劣化させる一般に知られている問題である。強い圧電性を有するＧａＮベースの高電子移動度トランジスタ（ＨＥＭＴ）では、ゲートのドレイン端部の高い垂直電界が、上部障壁材料に引張応力を誘起することによってエピタキシャル層に亀裂を引き起こすことがある（いわゆる「逆圧電効果」）。この効果は、ＧａＮベースＨＥＭＴの信頼性を制限する。
【０００３】
[0003]高周波でＦＥＴを動作させると、さらなる問題が生じることがある。例えば、従来のＦＥＴでは、高周波動作のためにゲート長が縮小されると、静電分離（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｉｓｏｌａｔｉｏｎ）が劣化する（「短チャネル効果」）。これは、ＦＥＴの利得を制限し、オフ状態漏洩および破壊電圧特性を劣化させることがある。追加として、電力増幅器（ＰＡ）の高効率動作および低雑音増幅器（ＬＮＡ）の低雑音動作には低いニー電圧が好ましいが、ニー電圧は、金属−半導体接触抵抗およびデバイスアクセス抵抗から生じる寄生抵抗によって大きく制限される。理想的には、ドレイン−ソース電圧が低い（オーミック領域において）とき、Ｖｋｎｅｅを低下させる寄生抵抗の過剰な電圧降下なしに、すべての電圧が初期のチャネルピンチオフでは真性アクティブＦＥＴ領域（ｉｎｔｒｉｎｓｉｃ  ａｃｔｉｖｅ  ＦＥＴ  ｒｅｇｉｏｎ）にのみ印加される。
【０００４】
[0004]高い線形性動作には、緩やかなｇｍ曲線が好ましく、その理由は、ｇｍ曲線の急激な変化が大きいｇｍ微分係数（ｇｍ  ｄｅｒｉｖａｔｉｖｅ）（ｇｍ’およびｇｍ”）をもたらし、それがトランジスタの線形性性能を劣化させるからである。上部ゲートコンタクトを有する従来のＨＥＭＴでは、ｇｍ曲線は、一般に、垂直ゲート電界による電子密度変調を使用する動作原理のためにピークを示す。従来の金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）では、ｇｍ曲線は動作モードのためにより緩やかであるが、電子速度は、チャネル内のイオン化不純物による散乱の増加のためにＨＥＭＴよりも低く、それが、動作周波数を制限する。
【０００５】
[0005]ＦＥＴの高電力動作中に、消費された電力は、熱に変わる（「自己発熱」）。これが、ＰＡの出力電力、利得、および効率を制限する。加えて、接合温度の上昇は、トランジスタの寿命を縮める。従来のＦＥＴでは、接合温度は、電界が最も高いゲートのドレイン端部でピークに達し、ピーク接合温度は、デバイス周辺部、すなわち、ゲート幅の増加とともに上昇する。
【発明の概要】
【課題を解決するための手段】
【０００６】
[0006]埋込みゲート構造を有するＦＥＴが提示され、埋込みゲート構造は側面からのみチャネル層に接触する。ゲートはＦＥＴの上面に接触せず、したがって、ドレイン電流は、チャネル幅変調によってのみ制御される。この特有の構造および動作モードにより、静電気、破壊電圧、および信頼性の改善と、漏洩電流および寄生抵抗の低減と、表面トラップ効果の抑制とが可能になる。高周波性能、線形性、および自己発熱特性も改善され得る。
【０００７】
[0007]現ＦＥＴは、基板と、基板上に成長されたエピタキシャルチャネル層と、基板の上面上のソース電極およびドレイン電極とを含む。ＦＥＴのゲート電極は複数の埋込みゲート構造を含み、その上部は基板の上面の上方に延び、その底部は、チャネル層の２次元電子ガス（２ＤＥＧ）面の底部に少なくとも等しい深さまで（ＨＥＭＴの場合）、またはチャネル層の底部に少なくとも等しい深さまで（ＭＥＳＦＥＴの場合）埋め込まれ、その結果、埋込みゲート構造は側面からのみチャネル層に接触する。基板の上面の上方にあり、基板の上面に接触せず、埋込みゲート構造の上部と接触し、埋込みゲート構造のすべてを相互接続するヘッド部分を、ゲート電極はさらに含む。このようにして、ＦＥＴのドレイン電流は、埋込みゲート構造でチャネル層を横方向ゲーティングすることによるチャネル幅変調によって制御される。
【０００８】
[0008]埋込みゲート構造間の距離（すなわち、「ピッチ」）は固定されてもよく、または所望の閾値電圧などのＦＥＴの所望の伝達特性を提供するために必要に応じて変えられてもよい。現埋込みゲート構造は、ＨＥＭＴおよびＭＥＳＦＥＴを含む様々なタイプのＦＥＴで使用され得る。本ＦＥＴは、ゲート電極とドレイン電極との間に少なくとも１つの電界板（ｆｉｅｌｄ  ｐｌａｔｅ）をさらに含み、各電界板は、電界板のセグメントが、ゲート電極およびドレイン電極に平行でそれらの間にあるラインに沿って存在するスリット構造を含む。
【０００９】
[0009]本発明のこれらおよび他の特徴、態様、および利点は、以下の図面、説明、および特許請求の範囲を参照して一層よく理解されるようになるであろう。
【図面の簡単な説明】
【００１０】
【図１Ａ】[0001]従来のＨＥＭＴの斜視図である。
【図１Ｂ】従来のＨＥＭＴの断面図である。
【図２Ａ】[0002]本発明によるＨＥＭＴの斜視図である。
【図２Ｂ】本発明によるＨＥＭＴの断面図である。
【図２Ｃ】本発明によるＨＥＭＴの平面図である。
【図３】[0003]埋込みゲート構造間に異なるピッチを利用する本発明によるＦＥＴの１つの可能な実施形態の斜視図である。
【図４Ａ】[0004]ゲートヘッド部分と基板の上部との間に誘電体材料がある、本発明によるＦＥＴの斜視図および断面図である。
【図４Ｂ】ゲートヘッド部分と基板の上部との間に誘電体材料がない、本発明によるＦＥＴの斜視図および断面図である。
【図５】[0005]本発明によるＦＥＴの側方凹部形体を示す平面図である。
【図６Ａ】[0006]本発明による電界板を含むＦＥＴの平面図である。
【図６Ｂ】本発明による電界板を含むＦＥＴの断面図である。
【図７Ａ】[0007]現ゲート構造が埋め込まれるべき深さを示す異なるＦＥＴタイプの断面図である。
【図７Ｂ】本ゲート構造が埋め込まれるべき深さを示す異なるＦＥＴタイプの断面図である。
【図７Ｃ】本ゲート構造が埋め込まれるべき深さを示す異なるＦＥＴタイプの断面図である。
【発明を実施するための形態】
【００１１】
[0008]従来のＦＥＴの例示的な実施形態が図１ａおよび図１ｂに示され、本発明による埋込みゲート構造を有するＦＥＴの一実施形態が図２ａ〜図２ｃに示される。図示の例にはＨＥＭＴが示されているが、本明細書で説明される埋込みゲート構成は、ＭＥＳＦＥＴおよび金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）を含む他のＦＥＴタイプに適用され得る。図１ａおよび図１ｂに示された従来のプレーナＨＥＭＴ（ｐｌａｎａｒ  ＨＥＭＴ）では、バッファ層１０、チャネル層１２、および上部障壁層１４が、基板１６上に成長されている。ソース電極１８およびドレイン電極２０が、Ｔゲート２２とともに基板の上面にある。本明細書で使用されるとき、基板の「上面」は基板上に成長された最上のエピタキシャル層の表面を指すことに留意されたい。動作中（図１ｂに示された）、オン状態では、Ｔゲートに印加された電圧が垂直電界を作り出し、垂直電界は、チャネル層１２の空乏に影響を与え、それによって、ソース電極とドレイン電極との間の電流の流れを制御する。ドレイン電流は電子密度変調によって制御され、電子はＴゲート２２のフートの下を流れる。この従来の設計の１つの欠点は、オフ状態において、ソース−ドレイン電圧が高いとき、ソース−ドレインパンチスルーに起因して漏洩電流が存在する可能性があることである。
【００１２】
[0009]埋込みゲート構造を有するＦＥＴの１つの可能な実施形態が、図２ａ〜図２ｃに示される。この例示的な実施形態では、ＦＥＴはＨＥＭＴであり、ドレイン電流は、チャネル層内の２ＤＥＧ面を介して運ばれる。ＨＥＭＴは、基板３０と、エピタキシャルバッファ層３２と、エピタキシャルチャネル層内の２ＤＥＧ面３４と、エピタキシャル上部障壁層３６と、基板の上面上のソース電極３８およびドレイン電極４０とを含む。しかしながら、図１ａおよび図１ｂにおけるような基板表面上のＴゲート電極の代わりに、ここでは、ゲート電極は複数の埋込みゲート構造４２を含み、その上部は基板の上面の上方に延び、その底部は２ＤＥＧ面３４の底部の深さに少なくとも等しい深さまで埋め込まれる。基板の上面の上方にあり、基板の上面に接触せず、埋込みゲート構造のすべてに接触し、それらを相互接続するヘッド部分４４を、ゲート電極はさらに含む。したがって、埋込みゲート構造４２は、側面からのみ２ＤＥＧ面３４に接触する。そのように配置されると、ＦＥＴのドレイン電流は、埋込みゲート構造４２で２ＤＥＧ面３４を横方向ゲーティングすることによるチャネル幅変調によって制御される。次に、図２ｂに示されるように、オン状態のドレイン電流はチャネル幅変調によって制御され、デバイスは、オフ状態では、埋込みゲートが２ＤＥＧ面３４の下の空乏領域を横方向に延ばすので優れた静電分離を示す。
【００１３】
[0010]図２ａおよび図２ｂに示されたＨＥＭＴの上面図が図２ｃに示されている。ゲートヘッド部分４４は、明瞭にするために示されていない。ここで、電子は埋込みゲート構造４２間を流れ、チャネルの幅（Ｗｃｈ）は、埋込みゲート構造４２の側面により誘起される空乏４６によって、および隣接する埋込みゲート構造間のピッチ（「Ｐｇ−ｇ」）によって制御される。好ましくはナノメートルスケールの平行チャネルは、熱源を空間的に分散させることによって大信号動作中の自己発熱を低減する。
【００１４】
[0011]ＦＥＴが図２ａ〜図２ｃに示されたようなＨＥＭＴである場合、チャネル層は２ＤＥＧ面を含む。このタイプのＦＥＴでは、埋込みゲート構造４２の底部は、少なくとも２ＤＥＧ面の底部まで埋め込まれるべきである。２ＤＥＧ面はチャネル層の上部のみを占めるので、ゲート構造の底部は、チャネル層内にまたはさらにバッファ層３２中にあってもよい。
【００１５】
[0012]埋込みゲート構造が埋め込まれるべき深さは、デバイスタイプによって決まる。上記のように、ＨＥＭＴでは、ゲート構造の底部は、チャネル層の電流通過２ＤＥＧ面（ｃｕｒｒｅｎｔ−ｃａｒｒｙｉｎｇ  ２ＤＥＧ  ｐｌａｎｅ）の底部に少なくとも等しい深さまで埋め込まれるべきである。デバイスがＭＥＳＦＥＴである場合、埋込みゲート構造は、チャネル層の底部に少なくとも等しい深さまで埋め込まれ得る。一般に、埋込みゲート構造は、埋込みゲート構造が、側面からのみチャネル層の電流通過部分に接触し、その結果、ＦＥＴのドレイン電流が、埋込みゲート構造で電流通過層を横方向ゲーティングすることによるチャネル幅変調によって制御されるように、十分に深く埋め込まれなければならない。
【００１６】
[0013]上記のように、本明細書で説明されるような埋込みゲート構造を利用するＦＥＴは、チャネル層を横方向にゲーティングすることによってチャネル幅変調を介してドレイン電流を制御する。チャネルの下で横方向に延びた空乏領域は、静電分離を強化し、オフ状態における漏洩電流およびドレイン誘起障壁低下（ＤＩＢＬ）を低減し、さらに、オン状態において出力コンダクタンスを低下させ、それによって、トランジスタ利得を改善する。実効ソースおよびドレイン抵抗は、ソースおよびドレインの接触幅が実効チャネル幅よりも広いので非常に小さく（プレーナＨＥＭＴの約１／５）、それによって、ニー電圧は低下する。加えて、基板３０の上部とヘッド部分４４との間に接触がないので、大信号動作中の電子トラップ効果が抑制され、逆圧電効果が除去される。
【００１７】
[0014]埋込みゲート構造は、いくつかの形状のうちのいずれかを有することができる。例えば、構造は、図２ａ〜図２ｃに示されるように円柱状とすることができる。埋込みゲート構造は、例えば、矩形（以下で論じられる図３、図４ａ、図４ｂ、および図５に示されるように）、または他の適切な形状とすることもできる。
【００１８】
[0015]図２ａに示されるように、複数の埋込みゲート構造４２が、ソース電極およびドレイン電極に平行でそれらの間にあるラインに沿って存在することができるが、これは必須ではない。この例では、構造は、前記ラインに沿って均等配置される（すなわち、埋込みゲートは固定ピッチを有する）。閾値電圧などのＦＥＴ特性はピッチによって変化するので、所望の性能特性を達成するために、必要に応じて、固定ピッチが選択され得る。
【００１９】
[0016]埋込みゲート構造はまた、ピッチが固定されるのでなくむしろ隣接する埋込みゲート構造の対ごとに変わるように作られてもよい。これが図３に示されており、図３は本発明によるゲート電極を示す。ゲート電極は複数の埋込みゲート構造５０を含み、その上部は基板５２の上面の上方に延び、その底部は上述のような深さまで埋め込まれる。基板の上面の上方にあり、基板の上面に接触せず、埋込みゲート構造５０のすべてに接触し、それらを相互接続するヘッド部分５６を、ゲート電極はさらに含む。
【００２０】
[0017]この例では、埋込みゲート構造５０は、矩形であり、そして、ソース電極およびドレイン電極に平行でそれらの間にあるラインに沿って存在していない。加えて、埋込みゲート構造５０間のピッチは一定でない。例えば、構造５８と構造６０との間の距離は、構造６０と構造６２との間の距離と異なる。このようなピッチの変化を使用して、ＦＥＴの所望の伝達特性を提供することができる。例えば、埋込みゲート構造間の間隔は、重ね合わされたとき、所望のＩ−Ｖ曲線、相互コンダクタンス（ｇｍ）、およびその微分（ｇｍ２およびｇｍ３）、ならびに／または閾値電圧（Ｖｔｈ）が達成されるように選択され得る。埋込みゲート構造は電子ビームリソグラフィを使用して作られることが好ましく、それにより、構造のサイズおよび構造間のピッチの極めて正確な制御が可能になる。
【００２１】
[0018]上記のように、本発明によるＦＥＴは、ＨＥＭＴとすることができ、その場合、チャネル層は、２ＤＥＧチャネル層を含み、埋込みゲート構造は、２ＤＥＧ面の底部に少なくとも等しい深さまで埋め込まれる。図４ａに示された斜視図および断面図に示されているように、２ＤＥＧチャネル層は、多層２ＤＥＧチャネルとすることもできる。埋込みゲート部分７０は、基板７４上のエピタキシャルバッファ層７２中に埋め込まれる。多層２ＤＥＧチャネル７６は、バッファ層７２と上部障壁層７８との間にあり、ゲート電極ヘッド部分８０は、埋込みゲート部分７０を相互接続する。この例示的な実施形態では、３つの２ＤＥＧ層があるが、所与の用途のために必要に応じて層は多くても少なくてもよい。多層２ＤＥＧチャネルは、デバイスの占有面積を増加させることなしに、高周波性能のために２ＤＥＧの高速特性を利用しながら、ＦＥＴの電流密度および達成可能な出力電力（Ｐｏｕｔ）を増加させるのに役立つ。図４ａに示されるように、チャネル層は、埋込みゲート構造によって側面から空乏化される。
【００２２】
[0019]基板の上部とゲート電極ヘッド部分８０の底部との間の空隙８２は、図４ａに示されるように、単に空気で満たされた空所とすることができる。代替として、図４ｂに示されるように、この空隙は、ＳｉＮ、ＳｉＯ２、またはＢＣＢなどの誘電体材料８４で充填されてもよい。誘電体材料が使用される場合、ヘッド部分８０は、垂直ゲート電界（誘電体を通る）を介してＦＥＴ電流を変調しないように十分厚くすべきである。この条件は、ヘッド部分に関連するキャパシタンス（Ｃｈとして表される）が横方向接合キャパシタンス（ｌａｔｅｒａｌ  ｊｕｎｃｔｉｏｎ  ｃａｐａｃｉｔａｎｃｅ）（図４ｂにおいてＣｊとして表される）よりも非常に低い場合に達成される。キャパシタンスＣｈは、
Ｃｈ＝（誘電体材料の誘電率）×Ｌｇ×Ｗｃｈ／（誘電体材料の厚さ）
によって与えられる。誘電体材料層は、Ｃｈ＜０．１×Ｃｊの場合に、すなわち、ＣｈがＣｊの１０％未満である場合に、十分な厚さである。
【００２３】
[0020]図５は、本明細書で説明するような埋込みゲート構造を有するＦＥＴの別の可能な実施形態の平面図である。ここで、ゲート電極９０は、ゲートヘッド部分９２と、矩形埋込みゲート構造９４とを含み、矩形埋込みゲート構造９４は、ソース電極９６とドレイン電極９８との間に配置される。ゲートヘッド部分９２に印加される電圧は、チャネル層の横方向空乏１００を制御し、それによって、ドレイン電極とソース電極との間の電流の流れ１０２に影響を与える。
【００２４】
[0021]図５に示されるように、側方凹部または注入分離（ｉｍｐｌａｎｔ  ｉｓｏｌａｔｉｏｎ）１０４が、埋込みゲート構造９４に隣接して、好ましくは、埋込みゲート構造のソース側に含まれ得る。これらの凹部または注入構造は、寄生ゲート−ソースキャパシタンスを低減させ、それは、ＦＥＴの周波数性能を改善する。
【００２５】
[0022]本発明によるＦＥＴは、ゲート電極とドレイン電極との間に少なくとも１つの電界板をさらに含むことができ、その各々は、電界板が多数のセグメントに分割される「スリット」構造を含む。典型的な実施形態が、図６ａおよび図６ｂに示される。前の通りに、複数の埋込みゲート構造１１０が、ソース電極１１２とドレイン電極１１４との間に配置される。ここで、電界板のセグメント１１６は、ゲート電極およびドレイン電極に平行でそれらの間にあるラインに沿って存在し、セグメントの上部１１７は基板１１８の上面の上方に延び、セグメントの底部１２０はチャネル層の底部の深さに少なくとも等しい深さまで埋め込まれる。埋込みゲート構造と同様に、電界板セグメントには、基板の上面の上方にあり、基板の上面と接触していない電界板ヘッド部分１２２（図６ａには図示せず）がさらに含まれ、ヘッド部分１２２は、電界板の埋込みセグメントのすべてに接触し、それらを相互接続し、その結果、セグメントは、一緒に、単一の電界板として機能する。スリット構造がある電界板は、本明細書で説明されるように、ＦＥＴの破壊電圧および動的オン抵抗を改善する。電界板セグメント間のピッチは、埋込みゲート構造のピッチと異なることが好ましく、これは、ゲートのドレイン端部での電界強度を低下させるのに役立ち、それによって、上記の電界強度に関連する問題のうちのいくつかを緩和する。
【００２６】
[0023]実際には、ソース、ドレイン、および埋込みゲート構造１１０によって形成されたＦＥＴは第１のＦＥＴとして機能し、電界板セグメント１１６は、第１のＦＥＴに直列に接続された第２のＦＥＴのゲート電極として動作する。上記のように、埋込みゲート構造１１０間の間隔は、全デバイスの閾値電圧に影響を与える。しかしながら、電界板セグメント１１６間の間隔は、第２のＦＥＴに所望の閾値電圧を与えるように選択され得る。スリット電界板は、一般に、ゲート電極またはソース電極に接続される。
【００２７】
[0024]埋込みゲート構造は、例えば、金属（Ｐｔ、Ｎｉ、Ａｕなど）、ｐ型半導体（ｐ型ＮｉＯ材料、ｐ型ＧａＮ材料、ｐ型ＣｕＳ材料）、またはゲート誘電体と金属とを含むスタック（Ａｌ２Ｏ３／Ｐｔ、ＨｆＯ２／Ｐｔなど）を含むいくつかの異なる材料から製作され得る。埋込みゲート材料は、例えば原子層堆積（ＡＬＤ）を使用して堆積され得る。ｐ型半導体材料が使用される場合、常時オフ動作（ゼロゲートバイアスでドレイン電流がない）が行われ、それは、電力スイッチ用途で好まれる。
【００２８】
[0025]上記のように、現ＦＥＴ構造は、例えば、ＨＥＭＴまたはＭＥＳＦＥＴを形成するために使用され得る。本明細書で説明されるデバイス構造を利用し得るＨＥＭＴは、基板とエピタキシャル層材料の様々な組合せから形成され得る。いくつかの可能な材料の組合せが、以下にリストされる。他の組合せも可能であり得る。
【００２９】
１．ＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ、サファイア、またはダイヤモンド基板上のＡｌＧａＮ障壁／ＧａＮチャネル／ＧａＮまたはＡｌＧａＮバッファ
２．ＧａＡｓ基板上のＡｌＧａＡｓ障壁／ＩｎＧａＡｓチャネル／ＧａＡｓまたはＡｌＧａＡｓバッファ
３．ＩｎＰ基板上のＩｎＡｌＡｓ障壁／ＩｎＧａＡｓチャネル／ＩｎＰまたはＩｎＡｌＡｓバッファ
４．Ｇａ２Ｏ３基板上の（ＡｌＧａ）２Ｏ３障壁／Ｇａ２Ｏ３チャネル／Ｇａ２Ｏ３バッファ
[0026]現デバイス構造は、ＭＥＳＦＥＴの形体とすることもでき、それは、一般に、基板上のエピタキシャルバッファ層と、バッファ上のエピタキシャルチャネル層とを含むことになる。本明細書で説明されるデバイス構造を利用するＭＥＳＦＥＴは、基板とエピタキシャル層材料の様々な組合せから形成され得る。いくつかの可能な材料の組合せが、以下にリストされる。他の組合せも可能であり得る。
【００３０】
１．ＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ、サファイア、またはダイヤモンド基板上のＮ型ＧａＮチャネル／ＧａＮまたはＡｌＧａＮバッファ
２．ＧａＡｓ基板上のＮ型ＧａＡｓチャネル／ＧａＡｓまたはＡｌＧａＮバッファ
３．ＩｎＰ基板上のＮ型ＩｎＧａＡｓチャネル／ＩｎＰまたはＩｎＡｌＡｓバッファ
４．Ｇａ２Ｏ３基板上のＮ型Ｇａ２Ｏ３チャネル／Ｇａ２Ｏ３バッファ
[0027]ＧａＮ／ＡｌＧａＮは、高いバンドギャップおよび破壊特性と、強電界への頑強な反応とのために、高電力ＲＦ用途にとって好ましい材料系である。
【００３１】
[0028]上記のように、現ゲート構造の底部は、埋込みゲート構造が側面からのみチャネル層に接触するように、チャネル層の２次元電子ガス（２ＤＥＧ）面の底部に少なくとも等しい深さまで（ＨＥＭＴの場合）、またはチャネル層の底部に少なくとも等しい深さまで（ＭＥＳＦＥＴの場合）埋め込まれる。これが、図７ａおよび図７ｂに示される。ＨＥＭＴは図７ａに示される。ここで、バッファ層１３０、チャネル層１３２、および上部障壁層１３４が、基板１３６上にあり、チャネル層１３２は２ＤＥＧ面１３８を含む。ゲート電極１４０は、ヘッド部分１４２および埋込み部分１４４を含む。このデバイスタイプでは、ゲート電極１４０の底部は、２ＤＥＧ面１３８の底部に少なくとも等しい深さまで埋め込まれる。
【００３２】
[0029]ＭＥＳＦＥＴは図７ｂに示される。ここで、バッファ層１５０およびチャネル層１５２が基板１５４上にある。ゲート電極１５６は、ヘッド部分１５８および埋込み部分１６０を含む。このデバイスタイプでは、ゲート電極１５６の底部は、チャネル層１５２の底部に少なくとも等しい深さまで埋め込まれる。
【００３３】
[0030]現埋込みゲート構造が利用され得る別のタイプのＦＥＴは、１つまたは複数の２次元半導体層からなるＦＥＴである。これらの原子的に厚い層は、グラフェン、ＭｏＳ２、黒燐、ＭｏＳｅ２、およびＷＳｅ２などの材料を含むことができる。そのようなＦＥＴは、単一または多数の２次元半導体層を有することができる。そのようなＦＥＴの例示的な実施形態が図７ｃに示される。ここで、デバイスは、誘電体層１７８により、互いにおよび基板１８０から分離されている４つの２次元半導体層１７０、１７２、１７４、および１７６を含み、別の誘電体層１７８が、好ましくは、最上の２次元半導体層１７６の上にある。前の通りに、ゲート電極１８２は、ヘッド部分１８４および埋込みゲート構造１８６を含む。このタイプのＦＥＴでは、「チャネル層の電流通過部分」は、２次元半導体層のすべてを指し、その結果、ゲート構造の底部は、最下の２次元半導体層１７０の底部に少なくとも等しい深さまで埋め込まれるべきである。そのように配置されると、埋込みゲート構造は、側面からのみ２次元半導体層に接触し、その結果、ＦＥＴのドレイン電流は、前記埋込みゲート構造で２次元半導体層を横方向ゲーティングすることによるチャネル幅変調によって制御される。
【００３４】
[0031]本明細書に記載された本発明の実施形態は例示であり、多数の変更、変形、および再配置が、実質的に等価な結果を達成するために容易に構想され得、それらはすべて、添付の特許請求の範囲において定義されるような本発明の趣旨および範囲内に包含されるように意図される。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【国際調査報告】
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