(57)【要約】  アナログ電気入力信号を切り替えるためのスイッチ装置が開示される。スイッチ装置は、反転ウェル−シリコン・オン・インシュレータＮＭＯＳトランジスタであるスイッチングトランジスタと、オン状態の間にフローティング電圧を供給する電圧供給配置を含むブートストラップ配置であって、フローティング電圧は、電圧供給配置の正極端子および負極端子に供給されるブートストラップ配置とを備え、ブートストラップ配置はオン状態の間、正極端子がスイッチングトランジスタのフロントゲートコンタクトとスイッチングトランジスタのバックゲートコンタクトとに電気的に接続され、かつ負極端子はスイッチングトランジスタのソースコンタクトに電気的に接続されるように構成され、前記ブートストラップ配置は、オフ状態の間、前記正極端子および前記負極端子が、前記スイッチングトランジスタに電気的に接続されないように構成されている。【選択図】図４
2020528233.tif 000002
【特許請求の範囲】
【請求項１】
アナログ電気入力信号（ＩＳ）を切り替えるためのスイッチ装置であって、前記スイッチ装置（１）は、
スイッチングトランジスタ（１７）は、ソース領域（１３）に電気的に接続されたソースコンタクト（３）と、ドレイン領域（１４）に電気的に接続されたドレインコンタクト（４）と、ゲート領域（１５）に電気的に接続されたフロントゲートコンタクト（５）と、反転ウェル（１９）に電気的に接続されたバックゲートコンタクト（１８）とを含む反転ウェル−シリコン・オン・インシュレータＮＭＯＳトランジスタ（１７）であるスイッチングトランジスタ（１７）と、
前記アナログ電気入力信号（１８）を受信するための入力コンタクト（８）であって、前記入力コンタクト（８）は前記スイッチングトランジスタ（１７）の前記ソースコンタクト（３）に電気的に接続されている入力コンタクト（８）と、
前記スイッチ装置（１）のオン状態（ＯＮＳ）の間に前記アナログ電気入力信号（ＩＳ）に対応するアナログ電気出力信号（ＯＳ）を出力し、かつ前記スイッチ装置（１）のオフ状態（ＯＦＳ）の間に前記アナログ電気出力信号（ＯＳ）を出力しないための出力コンタクト（９）であって、前記出力コンタクト（９）は、前記スイッチングトランジスタ（１７）の前記ドレインコンタクト（４）に電気的に接続されている出力コンタクト（９）と、
前記オン状態（ＯＮＳ）の間に一定のフローティング電圧（ＦＷ）を提供する電圧供給配置（２３）を備えたブートストラップ配置（１０）であって、前記フローティング電圧 （ＦＷ）は、前記電圧供給配置（２３）の正極端子（２４）および負極端子（２５）に供給されるブートストラップ配置（１０）とを備え、
前記ブートストラップ配置（１０）は、前記オン状態（ＯＮＳ）の間に、
前記正極端子（２４）が、前記スイッチングトランジスタ（１７）の前記フロントゲートコンタクト（５）と、前記スイッチングトランジスタ（１７）の前記バックゲートコンタクト（１８）とに電気的に接続され、かつ
前記負極端子（２５）は、前記スイッチングトランジスタ（１７）のソースコンタクト（３）に電気的に接続されるように構成され、
前記ブートストラップ配置（１０）は、オフ状態（ＯＦＳ）の間に、
前記正極端子（２４）および前記負極端子（２５）は、前記スイッチングトランジスタ（１７）に電気的に接続されないように構成されている、スイッチ装置。
【請求項２】
前記スイッチ装置（１）は、接地電圧（ＧＲＶ）を供給するための接地コンタクト（７）を備え、
前記ブートストラップ配置（１０）は、
前記オン状態（ＯＮＳ）の間、前記スイッチングトランジスタ（１７）の前記フロントゲートコンタクト（５）及び前記スイッチングトランジスタ（１７）の前記バックゲートコンタクト（１８）は、前記接地コンタクト（７）に電気的に接続されないように構成され、
前記ブートストラップ配置（１０）は、前記オフ状態（ＯＦＳ）の間は、
前記スイッチングトランジスタ（１７）の前記フロントゲートコンタクト（５）および前記スイッチングトランジスタ（１７）の前記バックゲートコンタクト（１８）は、前記接地コンタクト（１７）に電気的に接続されているように構成された、請求項１に記載のスイッチ装置。
【請求項３】
前記スイッチ装置（１）は、正の供給電圧（ＰＳＶ）を供給するための正の供給電圧コンタクト（２６）を備え、
前記電圧供給配置（２３）は、キャパシタ（２７）を備え、
前記正極端子（２４）は、前記キャパシタ（２７）の正極接点（２８）に電気的に接続され、
前記負極端子（２５）は、前記キャパシタ（２７）の負極コンタクト（２９）に電気的に接続され、
前記ブートストラップ配置（１０）は、前記オン状態（ＯＮＳ）の間に、
前記キャパシタ（２７）の前記正極コンタクト（２８）は、前記正の供給電圧コンタクト（２６）に電気的に接続されておらず、
前記キャパシタ（２７）の前記負極コンタクト（２９）は、前記接地コンタクト（７）に電気的に接続されていないように構成され、
前記ブートストラップ構成（１０）は、前記オフ状態（ＯＦＳ）の間は
前記キャパシタ（２７）の前記正極コンタクト（２８）は、前記正の供給電圧コンタクト（２６）に電気的に接続され、
前記キャパシタ（２７）の前記負極コンタクト（２９）は、前記接地コンタクト（７）に電気的に接続されるように構成されている、請求項２に記載のスイッチ装置。
【請求項４】
前記ブートストラップ配置（１０）は、前記キャパシタ（２７）の前記正極コンタクト（２８）を前記正の供給電圧コンタクト（２５）に電気的に接続するための第１のスイッチ（３０）を備え、
前記ブートストラップ配置（１０）は、前記キャパシタ（２７）の前記負極コンタクト（２９）を前記接地コンタクト（７）に電気的に接続するための第２のスイッチ（３１）を備え、
前記ブートストラップ配置（１０）は、前記キャパシタ（２７）の前記正極コンタクト（２８）を前記スイッチングトランジスタ（１７）の前記フロントゲートコンタクト（５）および前記スイッチングトランジスタ（１７）の前記バックゲートコンタクト（１８）に電気的に接続するための第３のスイッチ（３２）を備え、
前記ブートストラップ配置（１０）は、前記キャパシタ（２７）の前記負極コンタクト（２９）を前記スイッチングトランジスタ（１７）の前記ソースコンタクト（３）に電気的に接続するための第４のスイッチ（３３）を備え、
前記ブートストラップ配置（１０）は、前記接地コンタクト（７）を前記スイッチングトランジスタ（１７）の前記フロントゲートコンタクト（５）におよび前記スイッチングトランジスタ（１７）のバックゲートコンタクト（１８）に電気的に接続するための第５のスイッチ（３４）を備える、請求項３に記載のスイッチ装置。
【請求項５】
前記スイッチ（３０、３１、３２、３４）は、１つ以上のバイナリ制御信号（φ1 φ2）によって制御される、請求項４に記載のスイッチ装置。
【請求項６】
前記スイッチングトランジスタ（１７）は、反転ウェル完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタ（１７）である、請求項１ないし５のいずれか１項に記載のスイッチ装置。
【請求項７】
前記スイッチングトランジスタ（１７）は、埋め込み絶縁体（２２）を含み、前記ソース領域（１３）、前記ドレイン領域（１４）および前記ゲート領域（１５）は、前記埋め込み絶縁体（２２）の第１の側に配置され、前記反転ウェル（１６）は、前記埋め込み絶縁体（２２）の第２の側に配置される、請求項１ないし６のいずれか１項に記載のスイッチ装置。
【請求項８】
前記スイッチングトランジスタ（１７）は、基板領域（１６）を含み、前記埋め込み絶縁体（２２）は、前記反転ウェル（１６）の第１の側に配置され、かつ前記基板領域（１６）は、前記反転ウェル（１６）の第２の側に配置される、請求項１ないし７のいずれか１項に記載のスイッチ装置。
【請求項９】
前記バックゲートコンタクト（１８）は、永久電気接続（２１）によって前記フロントゲートコンタクト（５）に電気的に接続される、請求項１ないし８のいずれか１項に記載のスイッチ装置。
【請求項１０】
請求項１ないし９のいずれか１項に記載のスイッチ装置（１）を備える、アナログ／デジタル変換器のためのサンプラ。
【請求項１１】
請求項１０に記載のサンプラを備える、アナログ／デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
スイッチドキャパシタ回路等の時間ディスクリート回路の多くのタイプの性能は、そのアナログスイッチトランジスタの線形性に依存する。単純なＭＯＳＦＥＴデバイスは、クロック信号により制御できて、そのソース端子とドレイン端子との間の信号伝送を導いたり遮断したりするこの種のアナログスイッチトランジスタの機能を提供する。しかしながら、薄いゲート酸化膜の低いブレークダウン電圧および最新のＣＭＯＳプロセスにおける極度のスケールダウンによる低電源電圧は、スイッチングトランジスタを駆動するスイッチ信号およびクロック信号の両方の電圧振幅を制限する。これにより、アナログスイッチ装置としてのＭＯＳＦＥＴデバイスの性能が制限される。充分な信号振幅をサポートする一方で導通および遮断が可能な信頼性のあるスイッチ装置の設計が、課題となっている。
【背景技術】
【０００２】
原理的には、アナログスイッチ装置は、２つの動作領域を有し、オン状態では、低抵抗であり、アナログ信号が２つのノード間を通過することを可能にし、オフ状態では、２つのノードを分離する高抵抗を有する。ＣＭＯＳプロセスにおいて実現されるスイッチは、オン状態の間、有限のスイッチ抵抗を示す。従来のスイッチの場合、オン状態の間のスイッチ抵抗の値は、その入力コンタクトにおける入力電圧の非線形関数である。この非理想性は、それ自体を歪みをもたらす非線形設定誤差として示す。
【０００３】
低電圧アナログスイッチ[3,4,5,6]の性能を向上させるために、低電圧印加のためのアナログスイッチ装置においてブートストラップ技術を使用することが知られている。周知の従来のブートストラップ技術は、導通時にスイッチングトランジスタのゲート・ソース間電圧を一定にすることにより、アナログスイッチ性能を向上させるが、オン状態の間のスイッチ装置のスイッチ抵抗の非線形入力依存性は、ボディ効果[4]により依然見られる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明の目的は、アナログ電気入力信号をスイッチングするための改良されたスイッチ装置を提供することである。
【課題を解決するための手段】
【０００５】
本願発明は、アナログ電気入力信号をスイッチングするためのスイッチ装置を提供する。スイッチ装置は、
【０００６】
スイッチングトランジスタは、ソース領域に電気的に接続されたソースコンタクトと、ドレイン領域に電気的に接続されたドレインコンタクトと、ゲート領域に電気的に接続されたフロントゲートコンタクトと、反転ウェルに電気的に接続されたバックゲートコンタクトとを備えた反転ウェル−シリコン・オン・インシュレータＮＭＯＳトランジスタであるスイッチングトランジスタと、
【０００７】
アナログ電気入力信号を受け取るための入力コンタクトであって、入力コンタクトは、スイッチングトランジスタのソースコンタクトに電気的に接続されている入力コンタクトと、
【０００８】
スイッチ装置のオン状態の間にアナログ電気入力信号に対応したアナログ電気出力信号を出力し、スイッチ装置のオフ状態の間にアナログ電気出力信号を出力しないようにするための出力コンタクトであって、スイッチングトランジスタのドレインコンタクトに電気的に接続された出力コンタクトと、
【０００９】
オン状態の間に一定のフローティング電圧を提供するための電圧供給配置を含むブートストラップ配置であって、前記フローティング電圧は電圧供給配置の正極端子および負極端子に供給されるブートストラップ配置とを備え、
【００１０】
このブートストラップ配置は、オン状態の間に、
【００１１】
正極端子は、スイッチングトランジスタのフロントゲートコンタクトと、スイッチングトランジスタのバックゲートコンタクトとに電気的に接続されており、かつ、
【００１２】
負極端子は、スイッチングトランジスタのソースコンタクトに電気的に接続されるように構成され、
【００１３】
このブートストラップ配置は、オフ状態の間に、
【００１４】
正極端子および負極端子は、スイッチングトランジスタに電気的に接続されないように構成されている。
【００１５】
電界効果トランジスタ、特にＮＭＯＳトランジスタのしきい値電圧は、ソースコンタクトとドレインコンタクトとの間に導電経路を形成するのに必要な最小ゲート・ソース間電位差である。シリコン・オン・インシュレータ技術におけるスイッチングトランジスタのしきい値電圧（Ｖth）は、しばしば埋め込み酸化物（ＢＯＸ）層である絶縁体の存在によるバックゲートバイアス電圧に強い依存性を有する。従って、このようなスイッチングトランジスタのバックゲートコンタクトを効果的に制御することができ、サンプリングスイッチとしての挙動を向上させることができる。
【００１６】
反転ウェルＮＭＯＳトランジスタは、従来のｐ基板またはｐウェルの代わりにｎウェル内にアクティブＮＭＯＳデバイスが配置されているものである。したがって、ウェルは"反転"される。シリコン・オン・インシュレータ技術における反転ウェルＮＭＯＳの選択は、以下の利点を有する。しきい値電圧は、シリコン・オン・インシュレータトランジスタにおけるバックゲートコンタクトを介して強く制御できる。バルクＮＭＯＳトランジスタでは、ＮＭＯＳデバイスがｐウェル内に配置されるので、これはまた、深いｎウェルを必要とし、それをｐ型基板から分離する。これにより、ウェル−基板接合部におけるより多くの寄生成分がもたらされ、また、余分なマスクが必要とされるためにさらなるコスト要因がもたらされる。厚い絶縁体層のために、２２ｎｍ ＦＤＳＯＩ ＣＭＯＳ技術[2]において、いくらかの電圧、例えば２Ｖまでの範囲の電圧を、トランジスタのバックゲートに印加することができる。ソースに対するバックゲートの正の電圧は、閾値電圧の低下をもたらす。これは、順方向ボディバイアスとしても知られている。
【００１７】
一般にブートストラップは、デバイスの２つのコンタクト間に一定電圧を印加することを指す。２つのコンタクト間の電圧は、供給電圧コンタクトまたは接地コンタクトのような非フローティングコンタクトにコンタクトが接続されていない場合には、フローティング電圧である。
【発明の効果】
【００１８】
本願発明によれば、ブートストラップ配置によって生成されたフローティング電圧は、オン状態の間、スイッチングトランジスタのフロントゲートコンタクトだけでなく、スイッチングトランジスタのバックゲートコンタクトにも印加される。換言すれば、フロントゲートコンタクトおよびバックゲートコンタクトは、少なくともオン状態の間に短絡される。この革新的な装置では、フロントゲートコンタクトおよびバックゲートコンタクトの両方がオン状態の間にソースコンタクトにブートストラップされ、フローティング電圧と入力信号の電圧との和に等しい電圧が印加される。
【００１９】
これにより、バックゲートコンタクトとソースコンタクトとの間の電位差が一定であるフローティング電圧であるため、スイッチングトランジスタの性能を向上させることができる。入力信号の電圧により閾値電圧のバリエーションが存在しないので、オン状態の間のスイッチ抵抗も入力に依存しない。バックゲートコンタクトとソースゲートコンタクトとの間の正の電圧は、スイッチングトランジスタの順方向ボディバイアスにつながる。これにより、オン状態中にスイッチングトランジスタのしきい値電圧が低下し、オン状態の間にスイッチ抵抗が導通する。したがって、スイッチングトランジスタのオン状態についての目標スイッチ抵抗を、より小さいアスペクト比（幅／長さ）で実現することができる。これにより、クロックフィードスルー[11]および電荷注入[11]のような面積依存性問題の低減がもたらされる
【００２０】
本願発明の好適な実施形態によれば、スイッチ装置は、接地電圧を供給するための接地コンタクトを含み、
【００２１】
このブートストラップ配置は、
【００２２】
オン状態の間、スイッチングトランジスタのフロントゲートコンタクトおよびスイッチングトランジスタのバックゲートコンタクトは、接地コンタクトに電気的に接続されないように構成され、
【００２３】
このブートストラップ配置は、オフ状態の間に、
【００２４】
スイッチングトランジスタのフロントゲートコンタクトおよびスイッチングトランジスタのバックゲートコンタクトは、接地コンタクトに電気的に接続されるように構成される。
【００２５】
これらの特徴により、オフ状態の間にスイッチングトランジスタのスイッチ抵抗を最大値で安定化させることができる。
【００２６】
本願発明の好適な実施形態によれば、スイッチ装置は、正の供給電圧を供給するための正の供給電圧コンタクトを備え、
【００２７】
電圧供給配置は、キャパシタを備えており、
【００２８】
正極端子は、キャパシタの正極コンタクトに電気的に接続され、
【００２９】
負極端子は、キャパシタの負極コンタクトに電気的に接続され、
【００３０】
ブートストラップ配置は、オン状態の間に、
【００３１】
キャパシタの正のコンタクトは、正の供給電圧コンタクトに電気的に接続されず、
【００３２】
キャパシタの負のコンタクトは、接地コンタクトに電気的に接続されないように構成される。
【００３３】
このブートストラップ配置は、オフ状態の間に、
【００３４】
キャパシタの正のコンタクトは、正の供給電圧コンタクトに電気的に接続され、かつ、
【００３５】
キャパシタの負のコンタクトは、接地コンタクトに電気的に接続されるように構成される。
【００３６】
これらの特徴は、本願発明のスイッチ装置の簡単でコスト効率の良い実装を提供する。
【００３７】
本願発明の好ましい実施形態によれば、ブートストラップ配置は、キャパシタの正のコンタクトを正の供給電圧コンタクトに電気的に接続するための第１のスイッチを備え、
【００３８】
ブートストラップ配置は、キャパシタの負のコンタクトを接地コンタクトに電気的に接続するための第２のスイッチを備え、
【００３９】
ブートストラップ配置は、キャパシタの正のコンタクトをスイッチングトランジスタのフロントゲートコンタクトとスイッチングトランジスタのバックゲートコンタクトとに電気的に接続するための第３のスイッチを備え、
【００４０】
ブートストラップ配置は、キャパシタの負のコンタクトをスイッチングトランジスタのソースコンタクトに電気的に接続するための第４のスイッチを備え、
【００４１】
ブートストラップ配置は、接地コンタクトをスイッチングトランジスタのフロントゲートコンタクトにおよびスイッチングトランジスタのバックゲートコンタクトに電気的に接続するための第５のスイッチを備える。
【００４２】
これらの特徴は、本願発明のスイッチ装置の簡単でコスト効率の良い実装を提供する。
【００４３】
本願発明の好ましい実施形態によれば、スイッチは、１つ以上のバイナリ制御信号によって制御される。バイナリ制御信号は、２つの信号レベルのうちの１つの信号レベルを毎回出力することを提供する制御信号である。特に、１つ以上のバイナリ制御信号は、繰り返しオン状態からオフ状態に切り替えかつオン状態に戻るために、クロックによって生成される１つ以上のクロック信号を含むことができる。
【００４４】
本願発明の好ましい実施形態によれば、スイッチングトランジスタは、反転ウェル完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタである。２種類のシリコン・オン・インシュレータトランジスタが存在する。部分的に空乏化されたシリコン・オン・インシュレータトランジスタおよび完全に空乏化されたシリコン・オン・インシュレータトランジスタである。部分的に空乏化されたシリコン・オン・インシュレータトランジスタについては、ゲート領域と絶縁体との間に挟まれた膜は大きいので、空乏領域は膜全体を覆うことができない。これとは対照的に、完全に空乏化されたシリコン・オン・インシュレータトランジスタにおいて膜は非常に薄く、空乏領域は膜全体を覆う。
【００４５】
スイッチングトランジスタは、２２ｎｍ ＦＤＳＯＩ ＣＭＯＳプロセスで製造することができる。
【００４６】
本願発明の好ましい実施形態によれば、スイッチングトランジスタは、埋め込み絶縁体を含み、ソース領域、ドレイン領域およびゲート領域は、埋め込み絶縁体の第１の側に配置され、反転ウェルは、埋め込み絶縁体の第２の側に配置されている。
【００４７】
本願発明の好ましい実施形態によれば、スイッチングトランジスタは、基板領域を含み、埋め込み絶縁体は、反転ウェルの第１の側に配置され、基板領域は、反転ウェルの第２の側に配置される。
【００４８】
本願発明の好ましい実施形態によれば、バックゲートコンタクトは、永久的な電気接続によってフロントゲートコンタクトに電気的に接続される。電気的接続部は、電気的接続部を切断し再接続することができる電気的スイッチ又は他の電気的構成部品を含まない場合には、永久的であると考えることができる
【００４９】
さらなる態様では、本願発明は、アナログ／デジタル変換器のためのサンプラを提供する。ここで、サンプラは、先述の請求項の１つによるスイッチ装置を備える。
【００５０】
別の態様では、本願発明は、アナログ／デジタル変換器を提供する。ここで、アナログ／デジタル変換器は、前の請求項に記載のサンプラを備える。
【発明を実施するための最良の形態】
【００５１】
本願発明の好ましい実施形態について、添付図面を参照して以下に説明する。
【図面の簡単な説明】
【００５２】
【図１】図１は、従来技術によるアナログ電気入力信号を切り替えるためのスイッチ装置の第１の実施形態を示す概略図である。
【図２】図２は、従来技術によるアナログ電気入力信号を切り替えるためのスイッチ装置の第２の実施形態を示す概略図である。
【図３】図３は、図１および図２に示すスイッチ装置で使用される従来のバルク−ＮＭＯＳトランジスタであるスイッチングトランジスタの実施形態を示す概略図である。
【図４】図４は、本願発明によるアナログ電気入力信号を切り替えるためのスイッチ装置の実施形態を示すブロック図である。
【図５】図５は、本願発明によるスイッチ装置に用いられる反転ウェル−シリコン・オン・インシュレータＮＭＯＳトランジスタであるスイッチングトランジスタの一実施形態を示す模式図である。
【図６】図６は、本願発明によるアナログ電気入力信号を切り替えるためのスイッチ装置の実施形態を示す機能図である。
【図７】図７は、本願発明によるアナログ電気入力信号を切り替えるためのスイッチ装置の実施形態を示す回路図である。
【図８】図８は、本願発明によるスイッチ装置および従来技術によるスイッチ装置の全高調波歪のシミュレーション結果を示す図である。
【００５３】
等しいまたは等価な要素または等しいまたは等価な機能性を有する要素は、以下の説明において、等しいまたは同等の参照番号で示されている。
【発明を実施するための形態】
【００５４】
以下の説明では、本開示の実施形態のより完全な説明を提供するために、複数の詳細が記載される。しかしながら、本開示の実施形態は、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。他の例では、本開示の実施形態を不明瞭にすることを避けるために、周知の構造およびデバイスは、詳細にではなく、ブロック図形式で示されている。また、以下に説明する異なる実施形態の特徴は、特に明記しない限り、互いに組合わせることができる。
【００５５】
図１は、従来技術によるアナログ電気入力信号ＩＳを切り替えるスイッチ装置１の第１の実施形態を示す概略図である。スイッチ装置１は、ソースコンタクト３、ドレインコンタクト４、フロントゲートコンタクト５、および接地コンタクト７に電気的に接続されたバルクコンタクト６を含む、従来のバルク−ＮＭＯＳトランジスタであるスイッチングトランジスタ２を備える。また、スイッチ装置１は、アナログ電気入力信号ＩＳを受ける入力コンタクト８を備え、入力コンタクト８は、スイッチングトランジスタ２のソースコンタクト３に電気的に接続されている。また、スイッチ装置１は、スイッチ装置１のオン状態ＯＮＳの間にアナログ電気入力信号ＩＳに対応するアナログ電気出力信号ＯＳを出力し、スイッチ装置１のオフ状態ＯＦＳの間にアナログ電気出力信号ＯＳを出力しない出力コンタクト９を備え、出力コンタクト９はスイッチングトランジスタ２のドレインコンタクト４に電気的に接続されている。
【００５６】
ブートストラップ配置１０は、オフ状態ＯＦＳの間にゲート電圧が接地電圧ＧＲＶに等しく、オン状態ＯＮＳの間にゲート電圧ＧＡＶが正の供給電圧ＰＳＶと入力信号ＩＳとの和に等しくなるように、ゲート電圧ＧＡＶをスイッチングトランジスタ２のゲートに供給することができる。
【００５７】
ブートストラップ配置１０は、オン状態ＯＮＳの間高レベルにありオフ状態ＯＦＳの間低レベルにある第１のバイナリ制御信号φ１と、オン状態ＯＮＳの間低レベルにありオフ状態ＯＦＳの間高レベルにある第２のバイナリ制御信号φ２とによって制御されることができる。ローレベルは、信号φ１およびφ２の両方について接地電圧ＧＲＶに等しくてもよく、ハイレベルは、信号φ１およびφ２の両方について正の供給電圧ＰＳＶに等しくてもよい。
【００５８】
図１の実施形態では、スイッチングトランジスタ２の基板によって形成されたｐウェルに電気的に接続されたバルクコンタクト６は、接地コンタクト７に電気的に永久的に接続されている。このような実施形態の欠点は、この場合のブートストラップが、部分的にオン状態ＯＮＳの間の入力信号ＩＳの電圧とは無関係に、スイッチングトランジスタ２のスイッチ抵抗のみにすることができることである（[5]参照）。オン状態ＯＮＳの間のスイッチ抵抗は、入力信号ＩＳの電圧に対する閾値電圧の依存性のために、入力信号ＩＳの電圧に対する非線形依存性を依然として有する。ソースコンタクトとバルクコンタクトとの間の電圧変動に依存するしきい値電圧の変動は、"ボディ効果"とも呼ばれる。
【００５９】
図２は、従来技術によるアナログ電気入力信号を切り替えるためのスイッチ装置の第２の実施形態を示す概略図である。第２の実施形態は、第１の実施形態に基づく。しかしながら、第２の実施形態では、第１の実施形態のようにバルクコンタクト６が接地コンタクト７に永久的に接続されていない点で第１の実施形態とは異なる。第２の実施形態において、バルクコンタクト６は、スイッチ１１を介してオン状態ＯＮＳの間にスイッチングトランジスタ２のソースコンタクト３に接続されている。スイッチ１１は、第１のバイナリ制御信号φ１がハイレベルのときにスイッチ１１が閉じるように第１のバイナリ制御信号φ１によって制御される。そうでなければ、オフ状態ＯＦＳの間、バルクコンタクト６は、さらなるスイッチ１２を介して接地コンタクト７に接続される。さらなるスイッチ１２は、第２のバイナリ制御信号φ２がハイレベルのときにスイッチ１２が閉じるように第２のバイナリ制御信号φ２によって制御される。
【００６０】
図２の実施形態では、バルクコンタクト６はｐウェルに電気的に接続され、ｐウェルは深いｎウェルによってスイッチングトランジスタ２のｐ基板から電気的に絶縁されている。スイッチングトランジスタ２が導通していないときに、オフ状態の間、バルクコンタクトは接地コンタクト６に短絡される。オン状態の間、それはソースコンタクト３に短絡される。このようにして、"ボディ効果"が回避され、オン状態の間に入力に依存しないスイッチ抵抗が得られる。しかしながら、ｐ型基板からｐウェルを分離するために必要な深いnウェルは、より多くの寄生成分をもたらし、また、余分なマスクの必要性に起因するさらなるコストにもつながる。
【００６１】
図３は、図１に示すスイッチ装置１に用いた従来のバルク−ＮＭＯＳトランジスタ２であるスイッチングトランジスタ２の一実施形態を模式図的に示している。ソースコンタクト３はソース領域１３に電気的に接続され、ドレインコンタクト４はドレイン領域１４に電気的に接続され、フロントゲートコンタクト５はゲート領域１５に電気的に接続され、バルクコンタクト６はバルク領域１６に電気的に接続されている。バルク−ＮＭＯＳトランジスタ２は、図２のスイッチ装置１において、スイッチングトランジスタ２を使用する場合に、接地となるバルク領域１６の下部からｐウェルとなるバルク領域１６の上部を分離するために、追加の深いｎウェルを必要とする。
【００６２】
図４は、本願発明によるアナログ電気入力信号を切り替えるためのスイッチ装置１の実施形態をブロック図として示す。スイッチ装置１は、
【００６３】
スイッチングトランジスタ１７は、ソース領域１３に電気的に接続されたソースコンタクト３と、ドレイン領域１４に電気的に接続されたドレインコンタクト４と、ゲート領域１５に電気的に接続されたフロントゲートコンタクト５と、反転ウェル１９に電気的に接続されたバックゲートコンタクト１８とを備えた反転ウェル−シリコン・オン・インシュレータ−ＮＭＯＳトランジスタ１７であるスイッチングトランジスタ１７と、
【００６４】
アナログ電気入力信号ＩＳを受ける入力コンタクト８であって、スイッチングトランジスタ１７のソースコンタクト３に電気的に接続された入力コンタクト８と、
【００６５】
スイッチ装置１のオン状態ＯＮＳ中にアナログ電気入力信号ＩＳに対応するアナログ電気出力信号ＯＳを出力し、スイッチ装置１のオフ状態ＯＦＳの間にアナログ電気出力信号ＯＳを出力しない出力コンタクト９であって、スイッチングトランジスタ１７のドレインコンタクト４に電気的に接続された出力コンタクト９と、
【００６６】
オン状態ＯＮＳの間に一定のフローティング電圧ＦＶを提供する電圧供給配置２３を備えたブートストラップ配置１０であって、フローティング電圧ＦＶは、電圧供給配置２３の正極端子２４及び負極端子２５に供給されるブートストラップ配置１０とを備える。
【００６７】
ここで、ブートストラップ配置１０は、オン状態ＯＮＳの間に、
【００６８】
正極端子２４は、スイッチングトランジスタ１７のフロントゲートコンタクト５と、スイッチングトランジスタ１７のバックゲートコンタクト１８とに電気的に接続され、
【００６９】
負極端子２５は、スイッチングトランジスタ１７のソースコンタクト３に電気的に接続されるように構成され、
【００７０】
ブートストラップ配置１０は、オフ状態ＯＦＳの間に構成され、
【００７１】
正極端子２４および負極端子２５は、スイッチングトランジスタ１７に電気的に接続されないように構成されている。
【００７２】
ＮＭＯＳのｎウェルとｐ基板との間の接合部に形成された寄生ダイオード２０も図示されている。
【００７３】
ブートストラップ配置１０は、ゲート電圧ＧＡＶはオフ状態ＯＦＳの間に接地電圧ＧＲＶに等しく、ゲート電圧ＧＡＶはオン状態ＯＮＳの間に正の供給電圧ＰＳＶと入力信号ＩＳとの和に等しいように、ゲート電圧ＧＡＶをスイッチングトランジスタ１７のゲートコンタクト５に供給することができる。
【００７４】
ブートストラップ配置１０は、オン状態ＯＮＳの間高レベルにありオフ状態ＯＦＳの間に低レベルにある第１のバイナリ制御信号φ１と、オン状態ＯＮＳの間低レベルにありオフ状態ＯＦＳの間高レベルにある第２のバイナリ制御信号φ２とによって制御されてもよい。低レベルは、信号φ１およびφ２の両方について接地電圧ＧＲＶに等しくてもよく、高レベルは、信号φ１およびφ２の両方について正の供給電圧ＰＳＶに等しくてもよい。
【００７５】
ＮＭＯＳスイッチングトランジスタ１７のバックゲートを制御することにより、大きい信号振幅でスイッチトランジスタ１７の高い線形性能を得ることにより、従来のスイッチブートストラップ技術[3]を改善することができる
【００７６】
本願発明によれば、ブートストラップ配置１０によって生成されたフローティング電圧ＦＶは、オン状態ＯＮＳの間、スイッチングトランジスタ１７のフロントゲートコンタクト５だけでなく、スイッチングトランジスタ１７のバックゲートコンタクト１８にも印加される。換言すれば、フロントゲートコンタクト５及びバックゲートコンタクト１８は、少なくともオン状態ＯＮＳの間に短絡される。この革新的な配置により、オン状態ＯＮＳの間にフロントゲートコンタクト５およびバックゲートコンタクト１８の両方がソースコンタクト３にブートストラップされ、フローティングＦＶ電圧と入力信号ＩＳの電圧との和に等しい電圧が印加される。
【００７７】
これにより、バックゲートコンタクト１８とソースコンタクト３との間の電位差が一定であるフローティング電圧ＦＶであるため、スイッチングトランジスタ１７の性能を向上させることができる。入力信号ＩＳの電圧によるしきい値電圧の変動がないので、オン状態ＯＮＳの間のスイッチ抵抗も入力に依存しない。バックゲートコンタクト１８とソースゲートコンタクト３との間の正の電圧は、スイッチングトランジスタ１７の順方向ボディバイアスにつながる。これにより、オン状態ＯＮＳの間にスイッチングトランジスタ１７のしきい値電圧が低下し、オン状態ＯＮＳの間にスイッチ抵抗が減少する。これにより、スイッチングトランジスタ１７のオン状態の目標スイッチ抵抗を、より小さいアスペクト比（幅／長さ）で実現することができる。これにより、クロックフィードの粗い[11]かつ電荷注入[11]のようなトランジスタ領域依存問題の低減がもたらされる。
【００７８】
本願発明の好適な実施形態によれば、スイッチ装置１は、接地電圧ＧＲＶを供給するための接地コンタクト７を備え、
【００７９】
ここで、ブートストラップ配置１０は、
【００８０】
オン状態ＯＮＳの間、スイッチングトランジスタ１７のフロントゲートコンタクト５とスイッチングトランジスタ１７のバックゲートコンタクト１８とは、接地コンタクト７に電気的に接続されないように構成され、
【００８１】
ブートストラップ配置１０は、オフ状態ＯＦＳの間に、
【００８２】
スイッチングトランジスタ１７のフロントゲートコンタクト５とスイッチングトランジスタ１７のバックゲートコンタクト１８とは、接地コンタクト７に電気的に接続されるように構成されている。
【００８３】
本願発明の好ましい実施形態によれば、バックゲートコンタクト１８は、永久電気接続２１によってフロントゲートコンタクト５に電気的に接続されている。
【００８４】
さらなる態様では、本願発明は、アナログ／デジタル変換器用のサンプラを提供し、サンプラは、本願発明によるスイッチ装置１を備える。
【００８５】
さらなる態様では、本願発明は、アナログ／デジタル変換器を提供する。ここで、アナログ／デジタル変換器は、本願発明によるサンプラを備える。
【００８６】
図５は、本願発明によるスイッチ装置において使用される反転ウェル−シリコン・オン・インシュレータＮＭＯＳトランジスタであるスイッチングトランジスタの実施形態を概略図で示す。
【００８７】
本願発明の好ましい実施形態によれば、スイッチングトランジスタ１７は、反転ウェル完全空乏化シリコン・オン・インシュレータＮＭＯＳトランジスタ１７である。完全空乏型シリコン・オン・インシュレータ技術は、バルク製品[1、2]に比べていくつかの利点をもたらす、費用対効果の高い先進的なプロセス・オプションとして出現した。
【００８８】
完全空乏型シリコン・オン・インシュレータ技術は、埋め込み酸化物層２２[2]上に７ｎｍ未満のシリコン薄膜を有するプレーナプロセスで製造されたデバイスであることを特徴とする。図５は、完全空乏化シリコン・オン・インシュレータ技術におけるデバイスの断面を示している。埋め込み酸化物層２２のために、これらのデバイスは、低減された漏れ電流を示し、ラッチアップに対するロバスト性を提供する。埋め込み酸化物層２２は、デバイスのウェルコンタクト１８を分離する。このコンタクトは、バックゲートコンタクト１８と呼ばれ、一方、薄いゲート酸化物の上の従来のゲートコンタクトはフロントゲートコンタクト５と呼ばれる。バックゲートコンタクト１８には、アプリケーションの要求に応じて最適な性能と電力効率とのバランスをとるようにトランジスタ１７のしきい値電圧を制御するために、拡張された範囲の電圧をバックゲートコンタクトに印加することができる。
【００８９】
提示された設計は完全空乏化されたシリコン・オン・インシュレータについて検証されているが、部分的にドープされたシリコン・オン・インシュレータトランジスタのような、シリコン・オン・インシュレータベースのトランジスタの他のフレーバーにも同様の考えを用いることができる
【００９０】
本願発明の好ましい実施形態によれば、スイッチングトランジスタ１７は、埋め込み絶縁体２２を含み、ソース領域１３、ドレイン領域１４およびゲート領域１５は、埋め込み絶縁体２２の第１の側に配置され、反転ウェル１６は、埋め込み絶縁体２２の第２の側に配置されている。
【００９１】
本願発明の好ましい実施形態によれば、スイッチングトランジスタ１７は、基板領域１６を含み、埋め込み絶縁体２２は、反転ウェル１６の第１の側に配置され、基板領域１６は、反転ウェル１６の第２の側に配置されている。
【００９２】
スイッチングトランジスタ１７としては、２２ｎｍＦＤＳＯＩ技術の反転ウェル内のＮＭＯＳトランジスタを用いることができる。反転ウェルＮＭＯＳトランジスタは、従来のｐウェルの代わりにｎウェルにアクティブＮＭＯＳデバイスが配置されているものである。したがって、ウェルは「反転」される。ＦＤＳＯＩにおける反転ウェルＮＭＯＳの選択は、以下の利点を有する。しきい値電圧は、反転ウェルシリコン・オン・インシュレータトランジスタにおけるバックゲートコンタクト１８を介して強く制御することができる。バルク−ＮＭＯＳトランジスタはｐウェル内に配置されるので、これはまた、深いｎウェルを必要とし、バックゲートコンタクトをｐ型基板から分離する。これは、ウェル−基板接合部におけるより多くの寄生成分をもたらし、また、余分なマスクの必要性に起因する追加のコストにつながる。絶縁体、例えば埋め込み酸化物層により、トランジスタ１７[2]のバックゲートには、２Ｖまでの電圧を印加することができる。ソースコンタクト３に対するバックゲートコンタクト１８の正の電圧は、しきい値電圧の低下につながる。これは、順方向ボディバイアスとしても知られている。
【００９３】
図６は、本願発明によるアナログ電気入力信号を切り替えるためのスイッチ装置の実施形態を機能図として示す。
【００９４】
本願発明の好適な実施形態によれば、スイッチ装置１は、正の供給電圧ＰＳＶを提供する正の供給電圧コンタクト２６を備え、
【００９５】
電圧供給配置２３は、キャパシタ２７を備え、
【００９６】
正極端子２４は、キャパシタ２７の正極コンタクト２８に電気的に接続され、
【００９７】
負極端子２５は、キャパシタ２７の負極コンタクト２９に電気的に接続され、
【００９８】
ブートストラップ配置１０は、オン状態ＯＮＳの間に、
【００９９】
キャパシタ２７の正極コンタクト２８は、正の供給電圧コンタクト２６に電気的に接続されず、
【０１００】
キャパシタ２７の負極コンタクト２９は接地コンタクト７に電気的に接続されないように構成されている。
【０１０１】
ブートストラップ配置１０は、オフ状態ＯＦＳの間に、
【０１０２】
キャパシタ２７の正極コンタクト２８は、正の供給電圧コンタクト２６に電気的に接続されており、かつ、
【０１０３】
キャパシタ２７の負極コンタクト２９は接地コンタクト７に電気的に接続されるように構成されている。
【０１０４】
本願発明の好ましい実施形態によれば、ブートストラップ配置１０は、キャパシタ２７の正極コンタクト２８を正の供給電圧コンタクト２５に電気的に接続するための第１のスイッチ３０を備え、
【０１０５】
ブートストラップ配置１０は、キャパシタ２７の負極コンタクト２９を接地コンタクト７に電気的に接続する第２のスイッチ３１を備え、
【０１０６】
ブートストラップ配置１０は、キャパシタ２７の正極コンタクト２８をスイッチングトランジスタ１７のフロントゲートコンタクト５及びスイッチングトランジスタ１７のバックゲートコンタクト１８に電気的に接続する第３のスイッチ３２を備え、
【０１０７】
ブートストラップ配置１０は、キャパシタ２７の負極コンタクト２９をスイッチングトランジスタ１７のソースコンタクト３に電気的に接続する第４のスイッチ３３を備え、
【０１０８】
ブートストラップ配置１０は、接地コンタクト７をスイッチングトランジスタ１７のフロントゲートコンタクト５とスイッチングトランジスタ１７のバックゲート１８とに電気的に接続するための第５のスイッチ３４を備える。
【０１０９】
前述したように、バックゲートコンタクト１８とフロントゲートコンタクト５とが互いに短絡されている反転ウェル１９を有するようにＮＭＯＳスイッチトランジスタ１７を実装することが提案され、このようにして、スイッチ装置を"バックゲート−アンド−フロントゲートブートストラップスイッチ"と呼ぶことができる。ＮＭＯＳのｎウェルとｐ基板との接合部に形成された寄生ダイオード２０も図示されている。非導通オフステージＯＦＳの間、第１のスイッチ３０及び第２のスイッチ３１が閉じられ、キャパシタ２７が正の電源電圧に充電される。導通状態ＯＮＳの間、キャパシタ２７は第３のスイッチ３２と第４のスイッチ３３とによりゲートコンタクト５および１８とスイッチングトランジスタ１７のソースコンタクトとの間に接続されている。これにより、フロントゲートコンタクト５およびバックゲートコンタクト１８の両方をソースコンタクト３にブートストラップする。このトポロジーは、従来のブートストラップスイッチの上でのスイッチの線形性を改善し、これら２つの理由により、フロントゲートコンタクト５のみがソースコンタクト３にブートストラップされる。
【０１１０】
ｉ）  順方向ボディバイアスは、電圧しきい値を減少させ、それにより、オン状態の間、スイッチングトランジスタ１７のスイッチ抵抗を減少させる。
【０１１１】
ｉｉ）  バックゲートコンタクト１８も入力信号ＩＳを追跡するので、入力信号ＩＳに依存するしきい値電圧変動が除去され、オン状態の間に入力とは独立したスイッチ抵抗が生じる。さらに、オン状態の間の順方向ボディバイアスによるしきい値電圧の減少は、スイッチングトランジスタ１７が、比較的小さいアスペクト比（幅／長さ)でオン状態の間に低いスイッチ抵抗となることを可能にする。
【０１１２】
本願発明の好ましい実施形態によれば、スイッチ３０,３１,３２,３３,３４は、１つ以上のバイナリ制御信号φ１、φ２によって制御される。
【０１１３】
図７は、本願発明によるアナログ電気入力信号ＩＳを切り替えるスイッチ装置１の実施形態を示す回路図である。ブートストラップ配置１０は、[6]および[12]に記載されたブートストラップ配置と同様である。しかしながら、提案されたスイッチ装置１の性能は、このようなブートストラップ配置１０を本明細書に記載のスイッチングトランジスタ１７と組み合わせることによって改善される。図７の回路図および図６の機能図は、同じスイッチ装置１を表している。しかしながら、図７の回路図は、図６のブロック図によるスイッチ装置の実施のためのほんの一例であることに留意されたい。
【０１１４】
提案されたブートストラップスイッチ装置１のスイッチング方式を実現するために、追加のクロック昇圧を必要としないので、[6]に示されたものと同様のトポロジーを選択することができる。図７はスイッチトポロジーの実装形態を示す図である。スイッチ−ブートストラップトポロジーの回路実装における大きな課題は、正の供給電圧ＰＳＶを超える内部電圧レベルの発生による全てのスイッチ３０,３１,３２,３３,３４の確実な動作を維持することである。埋め込み絶縁体２２により、シリコン・オン・インシュレータトランジスタ１７のバックゲートコンタクト１８は、２Ｖまでの電圧レベルをサポートすることができる。内部電圧レベルがこの限界未満であるので、トランジスタ１７のバックゲートコンタクト１８は、絶縁破壊を招くことなく接地コンタクト７に短絡させることができる。
【０１１５】
第１のスイッチ３０はＰＭＯＳトランジスタ３５として実現される。さらに、第２のスイッチ３１はＮＭＯＳトランジスタ３６として実現される。第３のスイッチ３２はＰＭＯＳトランジスタ３７に対応する。第４のスイッチ３３はＮＭＯＳトランジスタ３８により表され、第５のスイッチ３４はＮＭＯＳトランジスタ４０により表される。ＮＭＯＳトランジスタ３９は正の供給電圧ＰＳＶを超えた電圧レベルから保護することによりＮＭＯＳトランジスタ４０を確実に動作させる。
【０１１６】
各トランジスタ３５,３６,３７,３８,３９,４０,４１,４２は、ＦＤＳＯＩトランジスタ３５,３６,３７,３８,３９,４０,４１,４２とすることができ、その結果、各トランジスタ３５,３６,３７,３８,３９,４０,４１,４２のバックゲートコンタクトは、絶縁破壊を生じさせることなく接地コンタクトに短絡させることができる。
【０１１７】
オン状態ＯＮＳおよびオフ状態ＯＦＳの間にＰＭＯＳトランジスタ３７を十分にオン／オフするために、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４３の補助によりＰＭＯＳトランジスタ３７のゲートが制御される。図７のＰＭＯＳトランジスタ３７は、図６の第１のスイッチ３２に対応する。ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４３は、図６のスイッチ３０,３１,３２,３３および３４のいずれにも対応しないが、それらはＰＭＯＳトランジスタ３７の信頼性の高い動作に必要である。
【０１１８】
３８のゲートも、スイッチングトランジスタスイッチ１７のゲートと同じ信号によって制御される。
【０１１９】
図６に示すように、オン状態ＯＮＳの間に接地コンタクト７に短絡していないスイッチ３４の端子は、キャパシタのフローティング電圧ＦＶが正の供給電圧ＰＳＶと同じ値を有するので、オン状態ＯＮＳの間に正の供給電圧ＰＳＶと入力信号ＩＳの電圧との和の電圧を受ける。これは、スイッチ３４が１つのＮＭＯＳトランジスタ４０だけで実現される場合に、信頼性の問題を引き起こす可能性がある。これは、オン状態ＯＮＳの間に、入力信号ＩＳの電圧の正の値に対して、公称の正の供給電圧ＰＳＶより大きい電位差がＮＭＯＳトランジスタ４０のゲート酸化物とチャネルとの間で経験されるからである。この問題を解決するために、ＮＭＯＳトランジスタ３９は、図７に見られるように、そのゲートが正の供給電圧コンタクト２６に短絡されて追加される。これにより、オン状態ＯＮＳの間の正の供給電圧ＰＳＶと入力信号ＩＳの電圧との和が、ＮＭＯＳトランジスタ３９を介して部分的に低下することが可能になる。よって、ＮＭＯＳトランジスタ４０のゲート−酸化物およびチャネルは、電気的な過剰応力を受けない。
【０１２０】
図８は、本願発明に係るスイッチ装置１のおよび従来のスイッチ装置１の全高調波歪のシミュレーション結果を示している。第１の曲線ＣＵ１は、入力信号ＩＳのピーク間振幅に応じて、本願発明に係るスイッチ装置１の全高調波歪を示す。第２の曲線ＣＵ２は、入力信号ＩＳのピーク間振幅に応じて、従来技術によるスイッチ装置１の全高調波歪を示す。
【０１２１】
スイッチ装置１と負荷キャパシタとからなる基本的な差動サンプルホールド回路を用いて、性能を検証する。各スイッチングトランジスタ２または１７の幅は、２０ＭＨｚのナイキストサンプリング周波数でクロックされた５ｐｆ負荷キャパシタについてほぼ３００Ωの抵抗を有するオン状態ＯＮＳの間に達成するために最小チャネル長に対して決定される。公称の正の供給電圧ＰＳＶは０．８Ｖであり、入力コモンモード電圧は４００ｍＶである。図８は、広い範囲の振幅にわたってナイキスト帯域幅に近い９．５ＭＨｚの周波数を有する入力信号ＩＳについて計算されたサンプリング信号ＯＳの全高調波歪（ＴＨＤ）を示す。このプロットから、従来のスイッチ装置１と比較して、本願発明のスイッチ装置１では、導通時の線形性の大幅な改善が図られていることがわかる。
【０１２２】
上記の説明は単なる例示であり、本明細書に記載された構成および細部の変更および変形は、当業者には明らかであろうことが理解されるであろう。したがって、上記の説明および説明によって提示される具体的な詳細によってではなく、差し迫った特許請求の範囲によってのみ限定されることが意図される。
【０１２３】
これらの結果につながる研究は、欧州連合からの資金を受けた。
【符号の説明】
【０１２４】
１  スイッチ装置
２  従来のバルク−ＮＭＯＳトランジスタであるスイッチングトランジスタ
３  ソースコンタクト
４  ドレインコンタクト
５  フロントゲートコンタクト
６  バルクコンタクト
７  接地コンタクト
８  入力コンタクト
９  出力コンタクト
１０  ブートストラップ配置
１１  スイッチ
１２  スイッチ
１３  ソース領域
１４  ドレイン領域
１５  ゲート領域
１６  バルク領域
１７  反転ウェル−シリコン・オン・インシュレータＮＭＯＳトランジスタであるスイッチングトランジスタ
１８  バックゲートコンタクト
１９  反転ウェル
２０  寄生ダイオード
２１  永久的な電気的接続
２２  埋め込み絶縁体
２３  電圧供給配置
２４  正極端子
２５  負極端子
２６  正の供給電圧コンタクト
２７  キャパシタ
２８  正極コンタクト
２９  負極コンタクト
３０  第１のスイッチ
３１  第２のスイッチ
３２  第３のスイッチ
３３  第４のスイッチ
３４  第５のスイッチ
３５  ＰＭＯＳトランジスタ
３６  ＮＭＯＳトランジスタ
３７  ＰＭＯＳトランジスタ
３８  ＮＭＯＳトランジスタ
３９  ＮＭＯＳトランジスタ
４０  ＮＭＯＳトランジスタ
４１  ＰＭＯＳトランジスタ
４２  ＮＭＯＳトランジスタ
４３  ＮＭＯＳトランジスタ
ＩＳ  入力信号
ＯＳ  出力信号
ＯＮＳ  オン状態
ＯＦＳ  オフ状態
ＧＡＶ  ゲート電圧
ＧＲＶ  接地電圧
ＰＳＶ  正の供給電圧
φ１  第１のバイナリ制御信号
φ２  第２のバイナリ制御信号
ＦＶ  フローティング電圧
【参考文献】
【０１２５】
[1]  O. Weber et al., "14nm FDSOI technology for high speed and energy efficient applications," 2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers, Honolulu, HI, 2014, pp. 1-2.
[2]  R. Carter et al., "22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications," 2016 IEEE International Electron Devices Meeting (IEDM), San FrancＩＳco, CA, 2016, pp. 2.2.1-2.2.4.
[3]  B. Razavi, "The Bootstrapped Switch [A Circuit for All Seasons]," in IEEE Solid-State Circuits Magazine, vol. 7, no. 3, pp. 12-15, Summer 2015.
[4]  U. Moon et al., "Switched-capacitor circuit techniques in submicron low-voltage CMOS," VLSI and CAD, 1999. ICVC '99. 6th International Conference on, Seoul, 1999, pp. 349-358.
[5]  J. Steensgaard, "Bootstrapped low-voltage analog switches," Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on, Orlando, FL, 1999, pp. 29-32 vol.2.
[6]  M. Dessouky and A. Kaiser, "Input switch configuration suitable for rail-to-rail operation of switched op amp circuits," in Electronics Letters, vol. 35, no. 1, pp. 8-10, 7 Jan 1999.
[7]  J. Brunsilius et al., "A 16b 80MS/s 100mW 77.6dB SNR CMOS pipeline ADC," 2011 IEEE International Solid-State Circuits Conference, San Francisco, CA, 2011, pp. 186-188.
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[9]  UTBB-FDSOI Design & Migration Methodology, STMicroelectronics
[10]  Huang, Guanzhong, and Pingfen Lin. "A fast bootstrapped switch for high-speed high-resolution A/D converter." Circuits and Systems (APCCAS), 2010 IEEE Asia Pacific Conference on. IEEE, 2010.
[11]  U.C. Berkeley, EE247, Lecture 19, ADC Converters, Lecture Notes, 2006.
[12]  Chun-Cheng Liu, Soon-Jyh Chang, Guan-Ying Huang, Ying-Zu Lin "A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure", in IEEE Journal of Solid-State Circuits, Volume: 45, Issue: 4, April 2010.
【図１】
2020528233.tif 000003
【図２】
2020528233.tif 000004
【図３】
2020528233.tif 000005
【図４】
2020528233.tif 000006
【図５】
2020528233.tif 000007
【図６】
2020528233.tif 000008
【図７】
2020528233.tif 000009
【図８】
2020528233.tif 000010
【国際調査報告】
2020528233.tif 000011
2020528233.tif 000012