(57)【要約】  本書に記載の実施形態は、半導体デバイス（例えばメモリデバイスなど）を製造するための方法及び材料に関する。一実施形態では、メモリ層の積層体は異なるエッチング速度を有する複数の材料を含み、そのうちの１つの材料が、デバイス構造物内に空隙を形成するために、選択的に除去される。別の実施形態では、メモリ層の積層体のケイ素含有材料は、ドープされるか、又はケイ素化合物材料として製造される。別の実施形態では、窒化ケイ素材料は、メモリ層の積層体の酸化物含有層とケイ素含有層との間の界面層として利用される。【選択図】図６Ａ
2020537351.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスを製造する方法であって、
絶縁体層とメモリセル層とが交互になった積層体内に孔を形成することであって、前記絶縁体層が、複数の第１酸化物材料層の間に配置された第２酸化物材料層を備える、孔を形成することと、
複数の第１キャビティを形成するために、各メモリセル層の第１部分を除去することと、
前記複数の第１キャビティ内に、電荷トラップ材料を堆積させることと、
複数の第２キャビティを形成するために、各メモリセルの第２部分を除去することと、
前記第２キャビティの各々の中に、制御ゲートを形成することと、
空隙を形成するために、前記第２酸化物材料層を除去することとを含む、
方法。
【請求項２】
前記電荷トラップ材料を堆積させることが、
前記第１キャビティの表面上、及び前記絶縁体層の端面上に、前記電荷トラップ材料を堆積させることと、
前記第１キャビティの各々の中の前記電荷トラップ材料を、隣接した第１キャビティ内の前記電荷トラップ材料から電気的に分離させるために、前記電荷トラップ材料を除去することとを含む、請求項１に記載の方法。
【請求項３】
前記第２酸化物材料層を除去することが、前記絶縁体層の前記端面上に堆積されたゲート酸化物層の表面、及び前記第１キャビティ内に配置された前記電荷トラップ材料の表面を露出させるために、等方性エッチングプロセスを実施することを含む、請求項２に記載の方法。
【請求項４】
前記メモリセル層が犠牲層を含む、請求項１に記載の方法。
【請求項５】
前記犠牲層が、ポリシリコン材料、窒化ケイ素材料、及び酸化物材料からなる群から選択される、請求項４に記載の方法。
【請求項６】
前記犠牲層が、ヒ素がドープされたポリシリコン材料を含む、請求項５に記載の方法。
【請求項７】
前記複数の第１酸化物材料層が二酸化ケイ素を含む、請求項１に記載の方法。
【請求項８】
前記第２酸化物材料層が、湿式エッチング速度が速い酸化物材料を含む、請求項７に記載の方法。
【請求項９】
前記湿式エッチング速度が速い酸化物材料は、張力酸化物材料、ホウ素がドープされた酸化物材料、リンがドープされた酸化物材料、及びホウリンケイ酸ガラス材料からなる群から選択される、請求項８に記載の方法。
【請求項１０】
前記複数の第１酸化物材料層の各々の厚さ、及び前記第２酸化物材料層の厚さが、約１０ｎｍ以下である、請求項１に記載の方法。
【請求項１１】
メモリデバイスを製造する方法であって、
絶縁体層とメモリセル層とが交互になった積層体内に孔を形成することであって、前記絶縁体層は、複数の酸化物材料層の間に配置された窒化物材料層を備える、孔を形成することと、
複数の第１キャビティを形成するために、各メモリセル層の第１部分を除去することと、
前記複数の第１キャビティ内に、電荷トラップ材料を堆積させることと、
複数の第２キャビティを形成するために、各メモリセルの第２部分を除去することと、
前記第２キャビティの各々の中に、制御ゲートを形成することと、
前記複数の酸化物材料層の間に空隙を形成するために、前記窒化物材料層を除去することとを含む、
方法。
【請求項１２】
前記電荷トラップ材料を堆積させることが、
前記第１キャビティの表面上、及び前記絶縁体層の端面上に、前記電荷トラップ材料を堆積させることと、
前記第１キャビティの各々の中の前記電荷トラップ材料を、隣接した第１キャビティ内の前記電荷トラップ材料から電気的に分離させるために、前記電荷トラップ材料を除去することとを含む、請求項１１に記載の方法。
【請求項１３】
前記窒化物材料層を除去することが、前記絶縁体層の前記端面上に堆積されたゲート酸化物層の表面、及び前記第１キャビティ内に配置された前記電荷トラップ材料の表面を露出させるために、等方性エッチングプロセスを実施することを含む、請求項１２に記載の方法。
【請求項１４】
ゲート酸化物層に連結された第１メモリセルと、
前記ゲート酸化物層に連結された第２メモリセルと、
前記第１メモリセルと前記第２メモリセルとの間に配置された空隙と、
前記空隙に隣接した前記第１メモリセルの表面及び前記第２メモリセルの表面上に配置された、酸化物材料層とを備える、
三次元ＮＡＮＤデバイス。
【請求項１５】
前記空隙の厚さが約１０ｎｍ以下である、請求項１４に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、概して、半導体デバイスを形成するための方法及び材料に関する。より具体的には、本書に記載の実施形態は、三次元（３Ｄ）ｎｏｔ  ＡＮＤ（ＮＡＮＤ）を拡張可能にするための多層積層体に関する。
【０００２】
関連技術の説明
近年、メモリ及びその他の半導体デバイスの設計は急速な発展を遂げている。既存のメモリデバイスは、電圧が印加されなくとも、記憶されたデータを非常に長い期間にわたって保持することが可能であり、読出速度（ｒｅａｄｉｎｇ  ｒａｔｅ）も相対的に速い。記憶されたデータを消去し、メモリデバイスにデータを上書きすることは、比較的容易である。ゆえに、メモリデバイスは、マイクロコンピュータや自動制御システムなどに広く使用されている。ビット密度を増大させ、メモリデバイスのビット当たりのコストを削減するために、３Ｄ  ＮＡＮＤ（三次元Ｎｏｔ  ＡＮＤ）メモリデバイスが開発された。半導体産業における進歩を更に促進するために、ＲｅＲＡＭ（抵抗性ランダムアクセスメモリ）といったその他のメモリデバイス、及び先進的なハードマスク材料も開発されている。
【０００３】
メモリセルの層の数が増加する際のコストを削減するために、３Ｄ  ＮＡＮＤ技術向けの垂直ゲート３Ｄメモリセルが調査研究されている。酸化物／シリコン及び酸化物／窒化物の層積層体は、材料集積化の利点により有用であるが、メモリセル層の数が増加すると、これらの層の厚さが制限因子となる。ゆえに、メモリセル層の厚さを減少させることが望ましい。しかし、層を薄くすると、酸化物品質（すなわち絶縁破壊電圧）、シリコン抵抗率、及び高アスペクト比エッチングという問題が解決されない。
【０００４】
ゆえに、当該技術分野で必要とされているのは、半導体デバイスを製造するための改良型の方法及び材料である。より具体的には、必要とされているのは、３Ｄ  ＮＡＮＤを拡張可能にするための多層積層体である。
【発明の概要】
【０００５】
一実施形態では、メモリデバイスを製造する方法が提供される。この方法は、絶縁体層とメモリセル層とが交互になった積層体内に、孔を形成することを含む。絶縁体層は、複数の第１酸化物材料層の間に配置された第２酸化物材料層を含む。各メモリセル層の第１部分が除去されて複数の第１キャビティが形成され、複数の第１キャビティ内に電荷トラップ材料が堆積され、各メモリセルの第２部分が除去されて複数の第２キャビティが形成される。第２キャビティの各々の中に制御ゲートが形成され、第２酸化物材料が除去されて、空隙が形成される。
【０００６】
別の実施形態では、メモリデバイスを製造する方法が提供される。この方法は、絶縁体層とメモリセル層とが交互になった積層体内に、孔を形成することを含む。絶縁体層は、複数の第１酸化物材料層の間に配置された窒化物材料層を含む。各メモリセル層の第１部分が除去されて複数の第１キャビティが形成され、複数の第１キャビティ内に電荷トラップ材料が堆積され、各メモリセルの第２部分が除去されて、複数の第２キャビティが形成される。第２キャビティの各々の中に制御ゲートが形成され、窒化物材料が除去されて、空隙が形成される。
【０００７】
更に別の実施形態では、三次元ＮＡＮＤデバイスが提供される。このデバイスは、ゲート酸化物層に連結された第１メモリセルと、このゲート酸化物層に連結された第２メモリセルとを含む。第１メモリセルと第２メモリセルとの間に空隙が配置され、空隙に隣接した第１メモリセル及び第２メモリセルの表面上に、酸化物材料層が配置される。
【０００８】
本開示の上述の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、実施形態の一部は付随する図面に示されている。しかし、本開示は他の等しく有効な態様も許容しうるので、付随する図面は例示的な実施形態のみを示しており、したがって、範囲を限定するものと見なすべきではないことに、留意されたい。
【図面の簡単な説明】
【０００９】
【図１】従来型の三次元（３Ｄ）ＮＡＮＤメモリデバイスの一部分の概略断面図である。
【図２】本開示の一実施形態による、３Ｄ  ＮＡＮＤメモリデバイスの一部分の概略断面図を示す。
【図３】本開示の様々な実施形態による、３Ｄ  ＮＡＮＤメモリデバイス内にメモリセルを形成するためのプロセス工程のフロー図である。
【図４Ａ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｂ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｃ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｄ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｅ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｆ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｇ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｈ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図４Ｉ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図５Ａ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図５Ｂ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図６Ａ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【図６Ｂ】本開示の様々な実施形態による、図３のプロセスのある段階に対応する図２の３Ｄ  ＮＡＮＤメモリデバイスの概略断面図である。
【発明を実施するための形態】
【００１０】
理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれうると想定される。
【００１１】
本書に記載の実施形態は、半導体デバイス（例えばメモリデバイスなど）を製造するための方法及び材料に関する。一実施形態では、メモリ層の積層体は異なるエッチング速度を有する複数の材料を含み、そのうちの１つの材料が、デバイス構造物内に空隙を形成するために、選択的に除去される。別の実施形態では、メモリ層の積層体のケイ素含有材料は、このケイ素含有材料のシート抵抗を減少させるために、ドープされるか、又はケイ素化合物材料として製造される。別の実施形態では、メモリ層の積層体の酸化物含有層とケイ素含有層との間の接着性を向上させるために、窒化ケイ素材料が、この酸化物含有層とケイ素含有層との間の界面層として利用される。
【００１２】
従来型の三次元（３Ｄ）ＮＡＮＤメモリデバイスでは、図１に示しているように、メモリセルの電荷蓄積領域は、隣接したメモリセルの電荷蓄積領域との間で、トラップされた電荷の漏洩の影響を受けやすく、記憶されたデータが損なわれることがある。図１は、従来型の三次元（３Ｄ）ＮＡＮＤメモリデバイス１００の部分１５０の概略断面図である。部分１５０は、メモリセル１３１、１３２、及び１３３であって、各々が絶縁体層１１０（二酸化ケイ素層など）によって分離されている、メモリセル１３１、１３２、及び１３３を含む。メモリセル１３１〜１３３の各々は、関連付けられたメモリセルをプログラミングするための別個の制御ゲート１２３を含む。その一方で、単一のブロッキングゲート酸化物層１０４が、メモリセル１３１〜１３３の各々のためのゲート酸化物を形成しており、単一の電荷トラップ層１２１が、メモリセル１３１〜１３３の各々のための電荷トラップ領域１２５を提供し、かつ、単一のブロッキング酸化物層１２２が、一般に、制御ゲート１２３と電荷トラップ層１２１との間に配置される。
【００１３】
正のゲートバイアスにおいて、電子は、チャネル層１０５から、超薄型のゲート酸化物層１０４を通って電荷トラップ層１２１までトンネルしてよく、その後にトラップされる。例えば、窒化ケイ素（Ｓｉ３Ｎ４）は、電荷をトラップする内在特性を有する（電子又は孔）。絶縁体層１１０の厚さＴが減少すると、１つのメモリセルの電荷トラップ領域１２５にトラップされた電荷が、例えば電子ホッピング１２６により、隣接したメモリセルの電荷トラップ領域へと漏洩しうる。例えば、厚さＴが約１５〜２０ｎｍ未満である場合、電子ホッピング１２６が生じうる。加えて、制御ゲート１２３の角部が比較的鋭いことにより、フリンジ効果１２７が発生することがあり、フリンジ効果１２７は、隣接したメモリセルの電荷トラップ領域１２５にトラップされた電荷に影響を与えることもある。
【００１４】
本書に記載の実施形態は、概して、改良型のワード線絶縁を伴う３Ｄ  ＮＡＮＤメモリデバイス、及びそれを形成する方法に関する。具体的には、垂直ＮＡＮＤストリングの各メモリセルでは、電荷トラップ領域（各メモリセルの電荷蓄積領域として機能する）は、個別の電荷トラップ「アイランド（ｉｓｌａｎｄ）」として形成される。その結果として、１つのメモリセルの電荷トラップ領域は、隣接したメモリセルの隣接した電荷トラップ領域から、電気的に絶縁される。ゆえに、垂直ＮＡＮＤストリングにおけるすべてのメモリセルに隣接している単一の電荷トラップ層は、存在しない。一部の実施形態では、１つのメモリセルの電荷トラップ領域は、誘電体構造物（酸化ケイ素膜など）によって、隣接したメモリセルの電荷トラップ領域から分離される。他の実施形態では、メモリセルの電荷トラップ領域は、空気、ガス、又は真空を包含している空間的間隙によって、隣接したメモリセルの電荷トラップ領域から分離される。
【００１５】
図２は、本開示の一実施形態による、３Ｄ  ＮＡＮＤメモリデバイス２００の一部分の概略断面図を示している。３Ｄ  ＮＡＮＤメモリデバイス２００は、半導体基板２０２上に形成された、垂直に積層されたメモリセルのストリング２０１を含む。ストリング２０１は、複数の絶縁体層２１０の間に交互に配置された複数のメモリセル２２０を含む。図示しているように、絶縁体層２１０及びメモリセル２２０はメモリホール２０３の周囲に形成され、メモリホール２０３内には、ゲート酸化物層２０４、ポリシリコンチャネル２０５、及び充填剤材料２０６が配置される。
【００１６】
ストリング２０１は、ソース線（図示せず）に連結された選択ゲート、及びビット線（図示せず）に連結された選択ゲートを更に含み、これらの選択ゲートは各々、様々なメモリセル２２０内の制御ゲート２２３に、別々に連結される。ストリング２０１は、図２に示されている実施形態では単一の垂直構造物として構成されているが、他の実施形態では、２つの垂直カラムを有するＵ字形状構造物として構成されることもある。「上（ｔｏｐ、ｕｐ）」、及び「上向き（ｕｐｗａｒｄ）」という語は、本書では、半導体基板２０２の平面及び半導体基板２０２の質量中心から垂直方向に遠位側の要素又は方向を記述するために使用される。同様に、「垂直（ｖｅｒｔｉｃａｌ）」は、「上向き」方向に、すなわち「上」に向かって、整列された要素又は方向を記述するために使用される。
【００１７】
半導体基板２０２は、集積回路を形成するのに適した、任意の出発材料（シリコン（Ｓｉ）ウエハ又はゲルマニウム（Ｇｅ）基板など）でありうる。一例では、半導体基板２０２は、半導体基板２０２（３Ｄ  ＮＡＮＤメモリデバイス２００など）上に構造物を形成するために用いられるシリコン半導体基板であって、その上に一又は複数の層（膜積層体など）が形成されている、シリコン半導体基板である。半導体基板２０２は、結晶シリコン（例えばＳｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープさていないシリコン、パターニングされた又はパターニングされていないウエハ、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア、シリコン上に配置された金属層などといった、材料を含みうる。半導体基板２０２は、２００ｍｍ直径、３００ｍｍ直径、若しくは４５０ｍｍ直径の基板として、又は長方形若しくは正方形のパネルとして、構成されうる。
【００１８】
ゲート酸化物層２０４は、メモリセル２２０の各々のためのゲート酸化物として構成され、好適な誘電体材料（二酸化ケイ素など）を含む。チャネル２０５は、各メモリセル２２０の電荷トラップ領域（後述する）に電子を提供する、導電性構造物である。例えば、一部の実施形態では、チャネル２０５は、ドープされた又はドープされていない多結晶シリコン材料を含む。
【００１９】
絶縁体層２１０は、複数のメモリセル２２０の間に配置され、これらのメモリセル２２０同士を電気的に絶縁する。絶縁体層２１０の各々の厚さ２０８は、約２００ｎｍ未満（例えば約５０ｎｍ未満、例としては約２０ｎｍと約３０ｎｍとの間又はそれを下回る厚さ）である。本書に記載の実施形態を実装することで、薄型の絶縁体層２１０を利用がすることが可能になる。これにより、絶縁体層２１０に使用される酸化物材料の品質を維持しつつ、ストリング２０１の全高が低減される。本書に記載の絶縁体層２１０及びその材料は、厚さが減少しても、相当程度の、漏洩電流の絶縁破壊電圧を維持すると考えられている。本書で利用される場合、「漏洩電流の絶縁破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ  ｏｆ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）」とは、絶縁体を導電性にさせる最小電圧のことである。
【００２０】
絶縁体層２１０は、任意の好適な電気絶縁材料（ＴＥＯＳ形成された二酸化ケイ素など）でありうる。一例では、絶縁体層２１０は、湿式エッチング速度が速い酸化物材料から形成される。本書で利用される場合、「湿式エッチング速度が速い（ｈｉｇｈ  ｗｅｔ  ｅｔｃｈ  ｒａｔｅ）」とは、酸化物材料（すなわち絶縁体層２１０）のエッチング速度が、メモリデバイス２００で利用される別の酸化物材料（すなわちゲート酸化物層２０４）のエッチング速度を上回るということである湿式エッチング速度が速い酸化物材料は、約１０：１を上回る（例えば約１００：１以上の）エッチング選択性を有すると想定される。例えば、湿式エッチング速度が速い材料から形成された絶縁体層２１０であれば、ゲート酸化物層２０４の除去速度の約１０倍と約１００倍との間の速度、又はそれよりも速い速度で、除去される。ある種の実施形態では、湿式エッチング速度が速い材料を除去するためのエッチャントとして、ＨＦ材料又は希釈ＨＦ材料が利用される。
【００２１】
一実施形態では、湿式エッチング速度が速い材料は、応力酸化物（ｓｔｒｅｓｓｅｄ  ｏｘｉｄｅ）である。例えば、応力酸化物材料は、例としては約３００ＭＰａ以上の引張応力を示しうる。絶縁体層２１０を堆積させるために利用される堆積パラメータは、堆積された絶縁体層２１０の応力に影響を与えるよう、選択されうる。この応力酸化物では、従来的な酸化物と比較して、密度が減少することにより、応力酸化物のエッチング速度が有利に改善され、ひいては応力酸化物の優先的な除去が支援されると、考えられている。
【００２２】
別の実施形態では、絶縁体層２１０は、ドープされた酸化物材料から形成される。一例では、絶縁体層２１０はホウ素でドープされる。別の例では、絶縁体層２１０はリンでドープされる。別の例では、絶縁体層２１０は、ホウ素及びリンでドープされる。この例では、絶縁体層２１０は、ホウリンケイ酸ガラス材料から形成される。
【００２３】
メモリセル２２０の各々は、３Ｄ  ＮＡＮＤメモリデバイス２００のワード線に対応しており、各ワード線（ページの奥に向かって延在する）は、３Ｄ  ＮＡＮＤメモリデバイス２００の追加のメモリセル（視認不可）を形成する。ゆえに、各メモリセル２２０は、一又は複数ビットのデータを記憶するよう構成される。そのため、各メモリセル２２０は、電荷トラップ領域２２１と、ブロッキング酸化物２２２と、制御ゲート２２３とを含む。電荷トラップ領域２２１は、メモリセル２２０の電荷蓄積領域である。本開示の実施形態によると、各電荷トラップ領域２２１は、電荷トラップ層（例えば窒化ケイ素（Ｓｉ３Ｎ４）層）の一部分であって、最終的には、後述するように、各メモリセル２２０に１つずつ分離されて、個別の「電荷トラップアイランド（ｃｈａｒｇｅ  ｔｒａｐ  ｉｓｌａｎｄｓ）」となる部分から、形成される。
【００２４】
ブロッキング酸化物２２２は、制御ゲート２２３からゲート酸化物２０４への金属原子の拡散を防止又は低減する材料であって、制御ゲート２２３を電荷トラップ領域２２１から絶縁する材料を含む。制御ゲート２２３は、導電性材料を含んでおり、かつ、メモリセル２２０をプログラミングする時に、ある特定の電圧が近接した電荷トラップ領域２２１に印加されることを可能にするよう構成される。
【００２５】
各電荷トラップ領域２２１は、隣接したメモリセルの電荷トラップ領域２２１から物理的に分離されるので、絶縁体層２１０の厚さが約２００ｎｍ未満であっても、電子ホッピングは発生しえなくなる。加えて、隣接したメモリセル２２０の電荷トラップ領域２２１同士の間には絶縁体層２１０が延在しているので、電荷トラップ領域２２１は、制御ゲート２２３の角部が比較的鋭いことによって生じるフリンジ効果から、電気的に保護される。
【００２６】
様々な実施形態によると、新規な電荷トラップ領域は、「ゲートラスト（ｇａｔｅ−ｌａｓｔ）」製造プロセスを経て形成されてよく、このプロセスでは、３Ｄ  ＮＡＮＤデバイス内の各メモリセルのためのゲート構造物は、実質的に、それ以外の全てのメモリセルの要素が形成された後に形成される。あるいは、新規な電荷トラップ層は、「ゲートファースト（ｇａｔｅ−ｆｉｒｓｔ）」製造プロセスを経て形成されてもよく、このプロセスでは、各メモリセルのためのゲート構造物の少なくとも一部分は、メモリセルストリングの絶縁体層同士の間に元から堆積されていた、導電性材料から形成される。
【００２７】
図３は、本開示の様々な実施形態による、３Ｄ  ＮＡＮＤメモリデバイス内にメモリセルを形成するためのプロセス工程のフロー図である。図４Ａから図４Ｉは、本開示の様々な実施形態による、図３のプロセスの様々な段階に対応する３Ｄ  ＮＡＮＤメモリデバイス２００の概略断面図である。
【００２８】
方法３００は、図４Ａに示しているように、半導体基板２０２上に交互に堆積された絶縁体層２１０と犠牲メモリセル層３４０との積層体内にメモリホール２０３が形成される、工程３０１で始まる。メモリホール２０３を形成するために、任意の好適なエッチング方法（例えば、深掘り反応性イオンエッチング（ＤＲＩＥ）や、半導体ウエハ又はその他の基板に高アスペクト比の孔及びトレンチを作製するために用いられる高異方性のエッチングプロセス）が用いられうる。
【００２９】
一部の実施形態では、犠牲メモリセル層３４０はＳｉ３Ｎ４層である。他の実施形態では、犠牲メモリセル層３４０はポリシリコン層である。一実施形態では、犠牲メモリセル層３４０は、ポリシリコン材料である場合、ヒ素でドープされる。例えば、犠牲メモリセル層３４０はＰＥＣＶＤプロセスによって形成されてよく、このプロセスでは、ヒ素含有前駆体（ＡｓＨ３など）を利用する、インシトゥ（その場）のヒ素ドーピングプロセスが実施される。犠牲メモリセル層３４０のポリシリコン材料の格子構造の中でのヒ素の拡散は、その後の高温処理時に低減され、その結果、犠牲メモリセル層３４０と絶縁体層２１０との間の界面における、ドーパントの有利な低減がもたらされると、考えられている。
【００３０】
別の実施形態では、犠牲メモリセル層３４０は、酸化物材料（例えば湿式エッチング速度が速い酸化物材料、例としては、ホウリンケイ酸ガラスといった、ドープされた酸化物）から形成される。湿式エッチング速度が速いその他の酸化物材料は、約３．０を下回る誘電率を有する酸化物（例えば、炭素がドープされた多孔性酸化ケイ素材料）を含む。この実施形態では、絶縁体層２１０は二酸化ケイ素材料から形成される。犠牲メモリセル層３４０と絶縁体層２１０に、それぞれ湿式エッチング速度が速い酸化物材料と二酸化ケイ素材料を利用することによって、後続の凹化プロセス及び／又は剥離プロセスにおいて、犠牲メモリセル層３４０の選択的除去を可能にするのに十分なエッチング選択性が実現されると、考えられている。一例では、凹化プロセス及び／又は剥離プロセスを実施するために、ＨＦ又は希釈ＨＦのエッチング化学作用が利用される。
【００３１】
工程３０２では、図４Ｂに示しているように、犠牲メモリセル層３４０の露出した部分を除去するために凹化プロセスが実施される。工程３０２の凹化プロセスは、絶縁体層２１０及び犠牲メモリセル層３４０の、メモリホール２０３に露出している端面に対して実施される。一般に、工程３０２では、高い選択性を伴って犠牲メモリセル層３４０の一部分を除去するために、少なくとも絶縁体層２１０の材料に対しては選択的な、任意の等方性エッチングプロセスが用いられうる。
【００３２】
例えば、一部の実施形態では、酸素（Ｏ２）及び三フッ化窒素（ＮＦ３）を含むプロセスガスからの遠隔プラズマを介して形成される反応種により、犠牲メモリセル層３４０の一部分が除去される。より具体的には、フッ素含有前駆体、及び、いくつかの実施形態では酸素含有前駆体が、遠隔プラズマ領域へと流されていく間にプラズマに衝突（ｓｔｒｉｋｉｎｇ）して、プラズマ放出物を形成し、プラズマ放出物は次いで、シャワーヘッドを通って、半導体基板２０２を収納している基板処理領域に流入する。一般に、犠牲メモリセル層３４０の除去に使用されうる選択的エッチングプロセスは、犠牲メモリセル層３４０の材料に応じて選択される。例えば、様々な実施形態において、窒化ケイ素の犠牲メモリセル層、ポリシリコンの犠牲メモリセル層、又は湿式エッチング速度が速い酸化物材料の犠牲メモリセル層に応じて、湿式又は乾式のエッチング化学作用が選択される。
【００３３】
乾式エッチングプロセスの一例では、三フッ化窒素及び酸素（Ｏ２）の流れが、基板処理領域から分離しているが基板処理領域に流体連結された、遠隔プラズマ領域に導入される。三フッ化窒素は、遠隔プラズマ領域内で衝突する遠隔プラズマの中で励起される。より一般的には、フッ素含有前駆体及び酸素含有前駆体が、遠隔プラズマ領域へと流されうる。フッ素含有前駆体は、実施形態において、原子状フッ素、二原子フッ素、三フッ化臭素、三フッ化塩素、三フッ化窒素、フッ化水素、フッ素化炭化水素、六フッ化硫黄、及び二フッ化キセノンからなる群から選択された、少なくとも１つの前駆体を含む。酸素含有前駆体は、原子状酸素、分子状酸素（Ｏ２）、オゾン（Ｏ３）、二酸化窒素、又は亜酸化窒素のうちの１つ（これらの組み合わせを含む）でありうる。プラズマ放出物は、形成されて、半導体基板２０２を収納している基板処理領域内に入り、ひいては、図４Ｂに示しているように、犠牲メモリセル層３４０の一部分を除去する。本書に記載のプラズマは、プラズマ安定性及びプロセス均一性を向上させるために使用されうる、一又は複数の相対的に不活性なガス（Ｈｅ、Ｎ２、Ａｒなど）を含みうる。エッチング速度及びエッチング選択性を制御するために、種々のガスの流量及び比率が使用されうる。
【００３４】
本書に記載の実施形態では、フッ素含有ガス（ＮＦ３など）は約５ｓｃｃｍ（毎分標準立方センチメートル）と４００ｓｃｃｍとの間の流量で、ヘリウムは約０ｓｌｍ（毎分標準リットル）と３ｓｌｍとの間の流量で、Ｎ２は約０ｓｌｍと３ｓｌｍとの間の流量で、供給される。当業者であれば、その他のガス及び／又は流れが、処理チャンバの構成、基板のサイズと形状寸法、及びエッチングされるフィーチャのレイアウトを含む、いくつかの要因に応じて使用されうることを、認識しよう。
【００３５】
本書に記載の他の実施形態に加えて、すべての選択的エッチングプロセスにおける、リモートプラズマ領域及び／又は基板処理領域内の圧力は、実施形態では約０．０１トルと約３０トルとの間、又は約１トルと約５トルとの間でありうる。実施形態において、気相エッチングのためのラジカル及び／又は中性種を提供するために、イオンサプレッサ（シャワーヘッドでありうる）が使用されうる。イオンサプレッサは、イオン抑制要素とも称されうる。実施形態では、例えば、イオンサプレッサは、遠隔プラズマ領域から基板処理領域までの途中で、エッチングプラズマ放出物（ラジカル−フッ素（ｒａｄｉｃａｌ−ｆｌｕｏｒｉｎｅ）を含む）を濾過するために使用される。イオンサプレッサは、イオンよりも高いラジカル濃度を有する反応性ガスを提供するために使用されうる。プラズマ放出物は、リモートプラズマ領域と基板処理領域との間に配置されたイオンサプレッサを通過する。イオンサプレッサは、プラズマ生成領域から基板に移動するイオン種を劇的に低減させるか、又は実質的になくすよう機能する。
【００３６】
一般に、工程３０２で除去される犠牲メモリセル層の材料の質量は、その後に図２に示している絶縁された電荷トラップ領域２２１を形成するのに十分なものである。ゆえに、工程３０２で絶縁体層２１０の間に形成されるキャビティ４２１は、その後に形成される電荷トラップ領域２２１と実質的に同じサイズを有する。
【００３７】
工程３０２の凹化プロセスは、犠牲メモリセル層３４０の一部分を選択的に除去するよう構成されている、好適なエッチングチャンバ（カリフォルニア州Ｓａｎｔａ  ＣｌａｒａのＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＳｅｌｅｃｔｒａ（商標）プロセスチャンバなど）において実施されうる。詳細には、デュアルチャネルシャワーヘッドを伴って構成されたエッチングチャンバにより、処理領域の外部でエッチャント同士を分離させ、ひいては、処理領域内に供給される前の、エッチャントとチャンバ構成要素との相互作用、及びエッチャント同士の相互作用が制限されることを可能にする、エッチングプロセスが可能になる。工程３０２で用いられるエッチングチャンバは、スタンドアロンチャンバであっても、クラスタツールの一部（同じくＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能な、クラスタツールのＥＮＤＵＲＡ（登録商標）ラインのうちの１つなど）であってもよい。その他の製造業者による好適に構成されたプロセス装置が、本書に記載の実施形態にしたがって使用されうることも、想定される。
【００３８】
工程３０３では、図４Ｃに示しているように、犠牲メモリセル層３４０の露出した部分を酸化することによりブロッキング酸化物２２２を形成するために、ラジカル酸化プロセスが実施される。一般に、工程３０２では、３Ｄ  ＮＡＮＤメモリデバイス２００の各メモリセル２２０のための犠牲メモリセル層３４０を均一に酸化するのに適した、任意の等方性酸化プロセスが用いられうる。例えば、犠牲メモリセル層３４０の一部分が、遠隔プラズマを介して形成される反応種により、ブロッキング酸化物２２２に変換される。
【００３９】
一般に、ブロッキング酸化物２２２に変換されるＳｉ３Ｎ４又はポリシリコンの質量は、メモリセル２２０に用いられる特定の材料には、どのような厚さのブロッキング酸化物２２２が適しているかに基づいて、かつ、かかる特定の材料を形成するのに用いられるプロセス温度に基づいて、決定される。工程３０３が完了すると、犠牲メモリセル層３４０の一部分はブロッキング酸化物２２２に変換され、犠牲メモリセル層３４０の残部３４１は、絶縁体層２１０の間に配置されたままとなる。
【００４０】
工程３０３のラジカル酸化プロセスは、任意の好適な堆積チャンバ（カリフォルニア州Ｓａｎｔａ  ＣｌａｒａのＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＤｅｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｏｘｉｄａｔｉｏｎ  （ＤＰＯ）リアクタなど）において実施されうる。工程３０２で用いられる堆積チャンバは、スタンドアロンチャンバであっても、クラスタツールの一部（カリフォルニア州Ｓａｎｔａ  ＣｌａｒａのＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＧａｔｅ  Ｓｔａｃｋ  ＣＥＮＴＵＲＡ（登録商標）のうちの１つなど）であってもよい。その他の製造業者による別の好適に構成されたリアクタ及び／又はクラスタツールが、本書に記載の実施形態にしたがって、有利に利用されうることも想定される。
【００４１】
工程３０４では、図４Ｄに示しているようにＳｉ３Ｎ４層３４５を形成するために、メモリホール２０３内の露出した表面に対して、窒化物堆積プロセスが実施される。この窒化物堆積プロセスによって、キャビティ４２１（４Ｃ参照）がＳｉ３Ｎ４層３４５で充填されると、メモリセル２２０の電荷トラップ領域２２１が形成される。一般に、工程３０４では、各メモリセル２２０のための犠牲メモリセル層３４０内のキャビティ４２１を充填するのに適した、任意の窒化物堆積プロセスが用いられうる。
【００４２】
工程３０５では、Ｓｉ３Ｎ４層３４５の一部分を除去し、図４Ｅに示しているように互いから分離した電荷トラップ領域２２１を形成するために、窒化物除去プロセスが実施される。一部の実施形態では、工程３０５の窒化物除去プロセスは、工程３０２で用いられた窒化物エッチングプロセスと実質的に同様でありうる。一部の実施形態では、工程３０５の窒化物エッチングプロセスは、工程３０２の窒化物エッチングプロセスに関連して、大幅に遅いエッチング速度を有し、より微細な厚さ制御を提供するよう、改変される。工程３０５が完了すると、電荷トラップ領域２２１は、物理的かつ電気的に互いから分離される。
【００４３】
工程３０６では、メモリホール２０３内の露出した表面に対して、チャネル形成プロセスが実施される。ゆえに、一部の実施形態では、図４Ｆに示しているように、ゲート酸化物層２０４が、電荷トラップ領域２２１及び絶縁体層２１０の露出した表面上に堆積され、ポリシリコンチャネル２０５が、ゲート酸化物層２０４の露出した表面上に堆積され、メモリホール２０３の残部は、充填剤材料２０６で充填される。ゲート酸化物層２０４は更に、下にある基板２０２を露出させるためにエッチングされ、ポリシリコンチャネル２０５は、基板２０２と接触するように堆積されると想定される。ゲート酸化物層２０４及び充填剤材料２０６を形成するためには、従来型の酸化物堆積技法が用いられてよく、ポリシリコンチャネル２０５を形成するためには、従来型のポリシリコン堆積技術が用いられうる。ポリシリコンチャネル２０５と基板２０２との接触を可能にするための、ゲート酸化物層２０４のエッチングは、当該技術分野において既知の、従来型のマスキング及びエッチングの技法を含む。
【００４４】
工程３０７では、図４Ｇに示しているように、犠牲メモリセル層３４０の残部３４１に対して、窒化物剥離プロセスが実施される。一部の実施形態では、工程３０７の窒化物除去プロセスは、工程３０２で用いられた窒化物エッチングプロセスと実質的に同様でありうる。工程３０７が完了すると、絶縁体層２１０の間にキャビティ３４２が形成される。その後、メモリセル２２０の制御ゲート２２３を形成するために、キャビティ３４２は充填される。
【００４５】
工程３０８では、制御ゲート２２３は、図４Ｈに示しているように、ゲート形成プロセスを経て形成される。一部の実施形態では、工程３０８において、キャビティ３４２及び絶縁体層２１０の露出した表面上に高誘電率層３４３が堆積され、金属堆積プロセスを経て（例えば、化学気相堆積（ＣＶＤ）又は原子層堆積（ＡＬＤ）のプロセスを経て）制御ゲート２２３が形成され、高誘電率層３４３の露出した部分は、絶縁体層２１０からエッチングされる。高誘電率層３４３は、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、又はその他の好適な高誘電率材料を含みうる。加えて、一部の実施形態では、金属堆積プロセスに先だって、接着層又はバリア層（明瞭化のために図示してはいないが、窒化チタン（ＴｉＮ）又は窒化ケイ素（ＳｉＮ）の層など）が、キャビティ３４２内に堆積されることもある。
【００４６】
工程３０８が完了すると、各メモリセル２２０の電荷トラップ領域２２１は、絶縁体層２１０によって、隣接したメモリセル２２０の電荷トラップ領域から物理的かつ電気的に分離される。ゆえに、メモリセル２２０の電荷トラップ領域２２１は、電子ホッピング又はその他の漏洩の影響を受けにくくなり、３Ｄ  ＮＡＮＤメモリデバイス２００のワード線は、互いから電気的に絶縁される。
【００４７】
工程３０９では、図４Ｉに示しているように、各メモリセル２２０の電荷トラップ領域２２１が、「空隙」３４４によって、隣接したメモリセル２２０の電荷トラップ領域から分離されるように、絶縁体層２１０の一部又は全部が除去される。「空隙（ａｉｒ  ｇａｐ）」という語は、他の任意の、ガスで充填された間隙及び／又は真空を包含する間隙も表わしうることに、留意されたい。上述したように、絶縁体層２１０の材料は、犠牲酸化物層としての使用に適するよう選択され、工程３０９では、好適な酸化ケイ素エッチングプロセスが用いられうる。
【００４８】
図５Ａから図５Ｂは、本開示の様々な実施形態による、図３のプロセスの種々の段階に対応する、図２の３Ｄ  ＮＡＮＤメモリデバイス２００の概略断面図である。より具体的には、図５Ａは、図３の工程３０１に対応する。一実施形態では、絶縁体層２１０は、第１材料層５０２及び第２材料層５０４を含む。第１材料層５０２は隣接した犠牲メモリセル層３４０の表面上に堆積され、第２材料層５０４は、２つの第１材料層５０２の間に配置される。
【００４９】
一実施形態では、第１材料層５０２は、二酸化ケイ素などといった酸化物材料から形成される。第２材料層５０４は、湿式エッチング速度が速い酸化物材料から形成される。別の実施形態では、第１材料層５０２は酸化物材料から形成され、第２材料層５０４は、窒化ケイ素などといった窒化物材料から形成される。この実施形態では、犠牲メモリセル層３４０はポリシリコン材料から形成される。両方の実施形態において、第１材料層５０２と第２材料層５０４の各々として選択される材料は、第１材料層５０２に対して第２材料層５０４を選択的にエッチングすることを可能にするのに十分なほど、異なっている。
【００５０】
図５Ａに関連して説明している装置２００は、図４Ｂから図４Ｈにも併せて図示されている図３の工程にしたがって処理される。図５Ｂは工程３０９を示しており、この工程では、各メモリセル２２０の電荷トラップ領域２２１が「空隙」５４４によって隣接したメモリセル２２０の電荷トラップ領域から分離されるように、絶縁体層２１０の第２材料層５０４が除去される。図示しているように、第１材料層５０２は更に、空隙５４４を画定する。「空隙」という語は、他の任意の、ガスで充填された間隙及び／又は真空を包含する間隙も表わしうることに、留意されたい。上述したように、第２材料層５０４の材料は、利用される出発材料に応じて、犠牲酸化物層又は犠牲窒化物層としての使用に適するよう選択され、工程３０９では、第２材料層５０４を除去するために、好適な酸化物エッチングプロセスが用いられうる。
【００５１】
第１材料層５０２は、メモリセル２２０を絶縁すると共に、空隙５４４の利点からも受益するので、絶縁体層としての酸化物と空隙の両方に関連する利点が実現されると、想定される。空隙５４４は、第１材料層５０２が、相対的に薄く（例えば、１０ｎｍ以下の厚さを有するように）なり、かつ、Ｒｃ遅延を低減するための高い酸化物品質を有するものになることを可能にすると、考えられている。
【００５２】
図６Ａから図６Ｂは、本開示の様々な実施形態による、図３のプロセスの種々の段階に対応する、図２の３Ｄ  ＮＡＮＤメモリデバイス２００の概略断面図である。より具体的には、図６Ａは図３の工程３０１に対応する。一実施形態では、犠牲メモリセル層３４０は、第１材料層６０２及び第２材料層６０４を含む。第１材料層６０２は隣接した絶縁体層２１０の表面上に堆積され、第２材料層６０４は、２つの第１材料層６０２の間に配置される。第１材料層６０２と第２材料層６０４の各々の厚さは、約１０ｎｍ以下である。この実施形態では、積層された第１材料層６０２と第２材料層６０４とを有する犠牲メモリセル層３４０の厚さは、約３０ｎｍ以下である。
【００５３】
一実施形態では、第１材料層６０２は、シリコン材料（アモルファス又はポリシリコンなど）から形成される。第２材料層５０４は、金属材料（例えばタングステン材料、チタン材料、ニッケル材料など）から形成される。結果として、犠牲メモリセル層３４０を備える、シリコン／金属／シリコンの積層体が形成される。
【００５４】
図６Ａに関連して説明している装置２００は、図４Ｂから図４Ｆにも併せて図示している図３の工程にしたがって処理される。この実施形態では、工程３０７は実施されず、工程３０８は、ケイ素化合物を制御ゲート６０６として形成するための高温アニールである。この高温アニールは、第１材料層６０２及び第２材料層６０４に金属ケイ素化合物を形成させるのに十分な温度で実施される。一実施形態では、アニールの温度は約８５０℃以上である。このアニールは、急速熱アニール処理プロセスなどによって実施されうる。
【００５５】
ケイ素化合物を制御ゲートとして利用することにより、デバイス形成プロセスの効率が改善されるとともに、デバイス２００におけるシート抵抗を有利に低減させうると想定される。空隙を形成する工程３０９は、ケイ素化合物材料の制御ゲート６０６を利用する実施形態でも実装されうる。
【００５６】
本書に記載しているように、本開示の実施形態に従った、改良型の３Ｄ  ＮＡＮＤデバイス及びそれを製造する方法が想定される。デバイス構造物内の空隙を利用することによって、材料品質を犠牲にすることなく、酸化物の厚さの減少が実現される。加えて、本書に記載の実施形態により、シート抵抗及びＲｃ遅延の低減を示す３Ｄ  ＮＡＮＤデバイスが可能になる。したがって、本開示の実施形態の実行形態にしたがって、改良型の３Ｄ  ＮＡＮＤデバイスを製造する方法、及び改良型のデバイス構造物が実現されうる。
【００５７】
上記の説明は、本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱しなければ、本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は、以下の特許請求の範囲によって決定される。
【図１】
2020537351.tif 000003
【図２】
2020537351.tif 000004
【図３】
2020537351.tif 000005
【図４Ａ】
2020537351.tif 000006
【図４Ｂ】
2020537351.tif 000007
【図４Ｃ】
2020537351.tif 000008
【図４Ｄ】
2020537351.tif 000009
【図４Ｅ】
2020537351.tif 000010
【図４Ｆ】
2020537351.tif 000011
【図４Ｇ】
2020537351.tif 000012
【図４Ｈ】
2020537351.tif 000013
【図４Ｉ】
2020537351.tif 000014
【図５Ａ】
2020537351.tif 000015
【図５Ｂ】
2020537351.tif 000016
【図６Ａ】
2020537351.tif 000017
【図６Ｂ】
2020537351.tif 000018
【国際調査報告】
2020537351.tif 000019
2020537351.tif 000020