(57)【要約】  本願では、画素補償回路ユニット、画素回路および表示装置が公開されている。当該画素補償回路ユニットは、リセット電源線、リセット制御回路、ブリッジ回路および少なくとも二つの画素補償回路を含み、前記少なくとも二つの画素補償回路は前記リセット電源線に接続され、前記リセット制御回路は前記リセット電源線と前記ブリッジ回路に接続され、前記少なくとも二つの画素補償回路間は前記ブリッジ回路を介して接続される。本願における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。
2020533615.tif 000002
【特許請求の範囲】
【請求項１】
リセット電源線、リセット制御回路、ブリッジ回路および少なくとも二つの画素補償回路を含み、
前記少なくとも二つの画素補償回路は前記リセット電源線に接続され、前記リセット制御回路の一端は前記リセット電源線に接続され、前記リセット制御回路の他端は前記ブリッジ回路に接続され、前記少なくとも二つの画素補償回路間は前記ブリッジ回路を介して接続される、
画素補償回路ユニット。
【請求項２】
前記画素補償回路の数は二つであり、二つの画素補償回路は第一の画素補償回路と第二の画素補償回路とを含み、
前記ブリッジ回路は第一のノードに接続され、第一の画素補償回路は第一のノードに接続され、
前記ブリッジ回路は第二のノードに接続され、第二の画素補償回路は第二のノードに接続される、
請求項１に記載の画素補償回路ユニット。
【請求項３】
前記ブリッジ回路は第一のスイッチ管を含み、
前記第一のスイッチ管の制御極は第一の制御電源線に接続され、前記第一のスイッチ管の第一極は第一のノードに接続され、前記第一のスイッチ管の第二極は第二のノードに接続され、
前記リセット制御回路は第一のノードに接続される、
請求項２に記載の画素補償回路ユニット。
【請求項４】
前記ブリッジ回路は第一のスイッチ管を含み、
前記第一のスイッチ管の制御極は第一の制御電源線に接続され、前記第一のスイッチ管の第一極は第一のノードに接続され、前記第一のスイッチ管の第二極は第二のノードに接続され、
前記リセット制御回路は第二のノードに接続される、
請求項２に記載の画素補償回路ユニット。
【請求項５】
前記ブリッジ回路は第二のスイッチ管と第三のスイッチ管とを含み、
前記第二のスイッチ管の制御極は第一の制御電源線に接続され、前記第二のスイッチ管の第一極は第一のノードに接続され、前記第二のスイッチ管の第二極は第三のノードに接続され、
前記第三のスイッチ管の制御極は第一の制御電源線に接続され、前記第三のスイッチ管の第一極は前記第三のノードに接続され、前記第三のスイッチ管の第二極は第二のノードに接続され、
前記リセット制御回路は第三のノードに接続される、
請求項２に記載の画素補償回路ユニット。
【請求項６】
前記第一のスイッチ管はダブルゲート薄膜トランジスタである、
請求項３または４に記載の画素補償回路ユニット。
【請求項７】
前記リセット制御回路は第四のスイッチ管を含み、
前記第四のスイッチ管の制御極は第一の制御電源線に接続され、前記第四のスイッチ管の第一極は第一のノードに接続され、前記第四のスイッチ管の第二極はリセット電源線に接続される、
請求項３に記載の画素補償回路ユニット。
【請求項８】
前記リセット制御回路は第四のスイッチ管を含み、
前記第四のスイッチ管の制御極は第一の制御電源線に接続され、前記第四のスイッチ管の第一極は第二のノードに接続され、前記第四のスイッチ管の第二極はリセット電源線に接続される、
請求項４に記載の画素補償回路ユニット。
【請求項９】
前記リセット制御回路は第四のスイッチ管を含み、
前記第四のスイッチ管の制御極は第一の制御電源線に接続され、前記第四のスイッチ管の第一極は第三のノードに接続され、前記第四のスイッチ管の第二極はリセット電源線に接続される、
請求項５に記載の画素補償回路ユニット。
【請求項１０】
順次設けられる複数の画素補償回路ユニットを含み、前記画素補償回路ユニットに上記請求項１〜９のいずれか一項に記載の画素補償回路ユニットを用いる、
画素回路。
【請求項１１】
請求項１０に記載の画素回路を含む、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願の相互参照〕
本願は、２０１７年９月８日に中国国家知識産権局へ提出された特許出願Ｎｏ．２０１７１０８０５８４３．２の優先権を主張し、そのすべての内容は引用という形でここに併せられる。
【０００２】
本願は、表示技術分野に関するものであり、特に、画素補償回路ユニット、画素回路および表示装置に関する。
【背景技術】
【０００３】
アクティブマトリクス有機発光ダイオード（Ａｃｔｉｖｅ−ｍａｔｒｉｘ  ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ、略称ＡＭＯＬＥＤ）表示装置は従来の液晶表示ディスプレイに比べて、より広い視野角、より高いリフレッシュレート、より薄い寸法を有するため、その応用はますます広範囲にわたっている。
目下、ＡＭＯＬＥＤ表示装置にはいずれも画素補償回路が設けられており、広く使用されているのは電圧式補償回路である。しかし、電圧式補償回路において、データダイレクト式補償回路は蓄積容量Ｃｓｔに対する要求が低いため、小さな寸法の製品への応用に適しており、特に高ＰＰＩ製品に好適である。
【発明の概要】
【０００４】
本願は、画素補償回路の構造が簡素化できる、画素補償回路ユニット、画素回路および表示装置を提供する。
【０００５】
本願の一つの態様では、リセット電源線、リセット制御回路、ブリッジ回路および少なくとも二つの画素補償回路を含み、前記少なくとも二つの画素補償回路は前記リセット電源線に接続され、前記リセット制御回路の一端は前記リセット電源線に接続され、前記リセット制御回路の他端は前記ブリッジ回路に接続され、前記少なくとも二つの画素補償回路間は前記ブリッジ回路を介して接続される、画素補償回路ユニットを提供する。
【０００６】
任意で、前記画素補償回路の数は二つであり、二つの画素補償回路は第一の画素補償回路と第二の画素補償回路とを含み、前記ブリッジ回路は第一のノードに接続され、第一の画素補償回路は第一のノードに接続され、前記ブリッジ回路は第二のノードに接続され、第二の画素補償回路は第二のノードに接続される。
【０００７】
任意で、前記ブリッジ回路は第一のスイッチ管を含み、前記第一のスイッチ管の制御極は第一の制御電源線に接続され、前記第一のスイッチ管の第一極は第一のノードに接続され、前記第一のスイッチ管の第二極は第二のノードに接続され、前記リセット制御回路は第一のノードに接続される。
【０００８】
任意で、前記ブリッジ回路は第一のスイッチ管を含み、前記第一のスイッチ管の制御極は第一の制御電源線に接続され、前記第一のスイッチ管の第一極は第一のノードに接続され、前記第一のスイッチ管の第二極は第二のノードに接続され、前記リセット制御回路は第二のノードに接続される。
【０００９】
任意で、前記ブリッジ回路は第二のスイッチ管と第三のスイッチ管とを含み、前記第二のスイッチ管の制御極は第一の制御電源線に接続され、前記第二のスイッチ管の第一極は第一のノードに接続され、前記第二のスイッチ管の第二極は第三のノードに接続され、前記第三のスイッチ管の制御極は第一の制御電源線に接続され、前記第三のスイッチ管の第一極は前記第三のノードに接続され、前記第三のスイッチ管の第二極は第二のノードに接続され、前記リセット制御回路は第三のノードに接続される。
【００１０】
任意で、前記第一のスイッチ管はダブルゲート薄膜トランジスタである。
【００１１】
任意で、前記リセット制御回路は第四のスイッチ管を含み、前記第四のスイッチ管の制御極は第一の制御電源線に接続され、前記第四のスイッチ管の第一極は第一のノードに接続され、前記第四のスイッチ管の第二極はリセット電源線に接続される。
【００１２】
任意で、前記リセット制御回路は第四のスイッチ管を含み、前記第四のスイッチ管の制御極は第一の制御電源線に接続され、前記第四のスイッチ管の第一極は第二のノードに接続され、前記第四のスイッチ管の第二極はリセット電源線に接続される。
【００１３】
任意で、前記リセット制御回路は第四のスイッチ管を含み、前記第四のスイッチ管の制御極は第一の制御電源線に接続され、前記第四のスイッチ管の第一極は第三のノードに接続され、前記第四のスイッチ管の第二極はリセット電源線に接続される。
【００１４】
本願の一つの態様では、順次設けられる複数の画素補償回路ユニットを含み、前記画素補償回路ユニットに上記画素補償回路ユニットを用いる、画素回路を提供する。
【００１５】
本願の一つの態様では、上記画素回路を含む表示装置を提供する。
【図面の簡単な説明】
【００１６】
【図１】本願実施例が提供する画素補償回路ユニットの構造模式図である。
【図２】図１の画素補償回路ユニットの詳細な構造模式図である。
【図３】図１の画素補償回路ユニットのタイミングチャート図である。
【図４】本願の他の実施例の画素補償回路ユニットの詳細な構造模式図である。
【図５】本願のさらなる実施例の画素補償回路ユニットの詳細な構造模式図である。
【発明を実施するための形態】
【００１７】
当業者が本願の技術案をよりよく理解できるよう、以下では図面を組み合わせて、本願が提供する画素補償回路ユニット、画素回路および表示装置について詳細に述べる。
【００１８】
図１は、本願実施例の画素補償回路ユニットの構造模式図であり、図１に示すように、当該画素補償回路ユニットは、リセット電源線Ｖｉｎｔ、リセット制御回路１、ブリッジ回路２および少なくとも二つの画素補償回路を含み、少なくとも二つの画素補償回路はリセット電源線Ｖｉｎｔに接続され、リセット制御回路１の一端はリセット電源線Ｖｉｎｔに接続され、他端はブリッジ回路２に接続され、少なくとも二つの画素補償回路間はブリッジ回路２を介して接続される。
【００１９】
本一実施例において、画素補償回路の数は二つであり、二つの画素補償回路は第一の画素補償回路３と第二の画素補償回路４とを含む。つまり、そのうちの一つの画素補償回路は第一の画素補償回路３であり、別の画素補償回路は第二の画素補償回路４である。図２に示すように、ブリッジ回路２が第一のノードＮ１に接続され、第一の画素補償回路３が第一のノードＮ１に接続され、ブリッジ回路２が第二のノードＮ２に接続され、第二の画素補償回路４が第二のノードＮ２に接続されることで、第一の画素補償回路３と第二の画素補償回路４との間をブリッジ回路２を介して接続することを実現する。本実施例において、第一の画素補償回路は第二の画素補償回路の一つ前の行の画素補償回路であり、たとえば、第一の画素補償回路が一つ前の行の画素補償回路である場合、第二の画素補償回路は現在の行の画素補償回路である。本実施例において、ブリッジ回路２は、第一のノードＮ１と第二のノードＮ２とを接続するブリッジとすることができる。
【００２０】
本実施例が提供する画素補償回路ユニットの技術案において、少なくとも二つの画素補償回路はリセット電源線に接続され、リセット制御回路は前記リセット電源線とブリッジ回路に接続され、少なくとも二つの画素補償回路間はブリッジ回路を介して接続されており、本実施例における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。
【００２１】
図２は、図１の画素補償回路ユニットの詳細な構造模式図であり、図２に示すように、本実施例の画素補償回路ユニットにおいて、ブリッジ回路２は第一のスイッチ管Ｔ１を含む。第一のスイッチ管Ｔ１の制御極は第一の制御電源線Ｓｎ１に接続され、第一のスイッチ管Ｔ１の第一極は第一のノードＮ１に接続され、第一のスイッチ管Ｔ１の第二極は第二のノードＮ２に接続される。リセット制御回路１は第一のノードＮ１に接続される。本実施例において、たとえば、第一のスイッチ管Ｔ１はダブルゲートＴＦＴであり、ダブルゲートＴＦＴを用いてリーク電流を効果的に低減させることができるため、第一のノードＮ１と第二のノードＮ２の電圧は、１フレーム画面時間内において所定レベルに保持され、リーク電流が大き過ぎることによる、第一のノードＮ１と第二のノードＮ２の電圧低下が過大になるという問題は生じない。
【００２２】
本実施例において、リセット制御回路１は第四のスイッチ管Ｔ４を含む。第四のスイッチ管Ｔ４の制御極は第一の制御電源線Ｓｎ１に接続され、第四のスイッチ管Ｔ４の第一極は第一のノードＮ１に接続され、第四のスイッチ管Ｔ４の第二極はリセット電源線Ｖｉｎｔに接続される。
【００２３】
本実施例において、第一の画素補償回路３は、リセット回路、充電制御回路、駆動回路、記憶モジュール、スイッチモジュール、発光素子を含む。
【００２４】
リセット回路は第五のスイッチ管Ｔ５を含む。第五のスイッチ管Ｔ５の制御極は第一の制御電源線Ｓｎ１に接続され、第五のスイッチ管Ｔ５の第一極は第四のノードＮ４に接続され、第五のスイッチ管Ｔ５の第二極はリセット電源線Ｖｉｎｔに接続される。
【００２５】
充電制御回路は第六のスイッチ管Ｔ６と第七のスイッチ管Ｔ７を含む。第六のスイッチ管Ｔ６の制御極は第二の制御電源線Ｓｎ２に接続され、第六のスイッチ管６の第一極はデータ線Ｄａｔａに接続され、第六のスイッチ管Ｔ６の第二極は第五のノードＮ５に接続される。第七のスイッチ管Ｔ７の制御極は第二の制御電源線Ｓｎ２に接続され、第七のスイッチ管Ｔ７の第一極は第六のノードＮ６に接続され、第七のスイッチ管Ｔ７の第二極は第一のノードＮ１に接続される。
【００２６】
駆動回路は第八のスイッチ管Ｔ８を含む。第八のスイッチ管Ｔ８の制御極は第一のノードＮ１に接続され、第八のスイッチ管Ｔ８の第一極は第五のノードＮ５に接続され、第八のスイッチ管Ｔ８の第二極は第六のノードＮ６に接続される。
【００２７】
記憶回路は蓄積容量Ｃｓｔを含む。蓄積容量Ｃｓｔの一端は第一の電圧源に接続され、蓄積容量Ｃｓｔの他端は第一のノードＮ１に接続される。そのうち、第一の電圧源が出力する電圧はVＤＤである。
【００２８】
スイッチ回路は第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０とを含む。第九のスイッチ管Ｔ９の制御極はスイッチ制御電源線ＥＭに接続され、第九のスイッチ管Ｔ９の第一極は第一の電圧源に接続され、第九のスイッチ管Ｔ９の第二極は第五のノードＮ５に接続される。第十のスイッチ管Ｔ１０の制御極はスイッチ制御電源線ＥＭに接続され、第十のスイッチ管Ｔ１０の第一極は第六のノードＮ６に接続され、第十のスイッチ管Ｔ１０の第二極は第四のノードＮ４に接続される。
【００２９】
発光素子の第一端は第四のノードＮ４に接続され、発光素子の第二端は第二の電圧源に接続される。たとえば、発光素子はＯＬＥＤを含み、ＯＬＥＤの第一端は第四のノードＮ４に接続され、ＯＬＥＤの第二端は第二の電圧源に接続される。第二の電圧源が出力する電圧はＶＳＳである。
【００３０】
本実施例において、第二の画素補償回路４は第一の画素補償回路３の隣接する行の画素補償回路である。第二の画素補償回路４における各機能モジュールと第一の画素補償回路３における各機能モジュールは同一で、相違点は接続関係が異なるということである。具体的に言うと、第二の画素補償回路４において、第六のスイッチ管Ｔ６の制御極は第三の制御電源線Ｓｎ３に接続され、第六のスイッチ管Ｔ６の第一極はデータ線Ｄａｔａに接続され、第六のスイッチ管Ｔ６の第二極は第五のノードＮ５に接続され、第七のスイッチ管Ｔ７の制御極は第三の制御電源線Ｓｎ３に接続され、第七のスイッチ管Ｔ７の第一極は第六のノードＮ６に接続され、第七のスイッチ管Ｔ７の第二極は第二のノードＮ２に接続される。第二の画素補償回路４内の残りの構造に関する説明は第一の画素補償回路３を参照することができるため、ここでは改めて論じない。
【００３１】
本実施例において、第三の制御電源線Ｓｎ３は現在の段のゲート駆動回路（Ｇａｔｅ  Ｄｒｉｖｅｒ  ｏｎ  Ａｒｒａｙ、略称ＧＯＡ）に接続され、現在の段のＧＯＡは、第三の制御電源線Ｓｎ３を介して第二の画素補償回路４における第六のスイッチＴ６と第七のスイッチ管Ｔ７へ第三の制御電圧を出力し、現在の段のＧＯＡの一つ前の段のＧＯＡは、第二の制御電源線Ｓｎ２に接続され、一つ前の段のＧＯＡは、第二の制御電源線Ｓｎ２を介して第一の画素補償回路３における第六のスイッチＴ６と第七のスイッチ管Ｔ７へ第二の制御電圧を出力する。現在の段のＧＯＡの二つ前の段のＧＯＡは第一の制御電源線Ｓｎ１に接続され、二つ前の段のＧＯＡは第一の制御電源線Ｓｎ１を介して第一のスイッチ管Ｔ１、第四のスイッチ管Ｔ４、第一の画素補償回路３における第五のスイッチ管Ｔ５、第二の画素補償回路４における第五のスイッチ管Ｔ５へ第一の制御電圧を出力する。
【００３２】
本実施例において、第一のスイッチ管Ｔ１から第十一のスイッチ管Ｔ１１はいずれもＴＦＴである。
【００３３】
図３は、図２の画素補償回路ユニットのタイミングチャート図である。以下では、図２と図３を組み合わせて画素補償回路の駆動過程について詳細に説明する。
【００３４】
リセット段階Ｔ１において、第一の制御電源線Ｓｎ１が出力する第一の制御電圧は低レベル電圧である。第一の制御電源線Ｓｎ１が第一のスイッチ管Ｔ１の制御極へ第一の制御電圧を出力することで第一のスイッチ管Ｔ１をオンさせ、第一の制御電源線Ｓｎ１が第四のスイッチ管Ｔ４の制御極へ第一の制御電圧を出力することで第四のスイッチ管Ｔ４をオンさせ、第一の制御電源線Ｓｎ１が第一の画素補償回路３と第二の画素補償回路４における各第五のスイッチ管Ｔ５へ第一の制御電圧を出力することで第一の画素補償回路３と第二の画素補償回路４における各第五のスイッチ管Ｔ５をいずれもオンさせる。リセット電源線Ｖｉｎｔが、オン状態である第四のスイッチ管Ｔ４を介して第一のノードＮ１へリセット電圧を出力することで、第一のノードＮ１をリセットすることを実現し、リセット電源線Ｖｉｎｔが、オン状態である第四のスイッチ管Ｔ４と第一のスイッチ管Ｔ１を介して第二のノードＮ２へリセット電圧を出力することで、第二のノードＮ２をリセットすることを実現し、リセット電源線Ｖｉｎｔが第一の画素補償回路３の第五のスイッチ管Ｔ５を介して第四のノードＮ４へリセット電圧を出力することで、第四のノードＮ４をリセットすることを実現し、リセット電源線Ｖｉｎｔが第二の画素補償回路４の第五のスイッチ管Ｔ５を介して第四のノードＮ４へリセット電圧を出力することで、第四のノードＮ４をリセットすることを実現する。そのうち、リセット電圧が低レベル電圧であれば、リセット後、第一のノードＮ１、第二のノードＮ２、二つの第四のノードＮ４の電圧はいずれも低レベル電圧である。
【００３５】
第一の充電段階Ｔ２において、第二の制御電源線Ｓｎ２が出力する第二の制御電圧は低レベル電圧である。第二の制御電源線Ｓｎ２が第一の画素補償回路３における第六のスイッチ管Ｔ６へ第二の制御電圧を出力することで第六のスイッチ管Ｔ６をオンさせる。第二の制御電源線Ｓｎ２が第一の画素補償回路３における第七のスイッチ管Ｔ７へ第二の制御電圧を出力することで、第七のスイッチ管Ｔ７をオンさせる。オン状態にある第七のスイッチ管Ｔ７の作用下で、第八のスイッチ管Ｔ８はダイオードの役割を果たし、データ線Ｄａｔａが、オン状態である第六のスイッチ管Ｔ６と第八のスイッチ管Ｔ８を介して第一のノードＮ１を充電し、エネルギーを蓄積容量Ｃｓｔに蓄えることで、第一のノードＮ１の電圧をＶｄａｔａ＋Ｖｔｈとし、そのうち、Ｖｄａｔａはデータ線Ｄａｔａが出力するデータ電圧であり、Ｖｔｈは第八のスイッチ管Ｔ８の閾値電圧である。本実施例では、第一の充電段階において第一の画素補償回路３の充電過程が完了する。
【００３６】
第二の充電段階Ｔ３において、第三の制御電源線Ｓｎ３が出力する第三の制御電圧は低レベル電圧である。第三の制御電源線Ｓｎ３が第二の画素補償回路４における第六のスイッチ管Ｔ６へ第三の制御電圧を出力することで第六のスイッチ管Ｔ６をオンさせる。第三の制御電源線Ｓｎ３が第二の画素補償回路４における第七のスイッチ管Ｔ７へ第三の制御電圧を出力することで、第七のスイッチ管Ｔ７をオンさせる。オン状態にある第七のスイッチ管Ｔ７の作用下で、第八のスイッチ管Ｔ８はダイオードの役割を果たし、データ線Ｄａｔａが、オン状態である第六のスイッチ管Ｔ６と第八のスイッチ管Ｔ８を介して第二のノードＮ２を充電し、エネルギーを蓄積容量Ｃｓｔに蓄えることで、第二のノードＮ２の電圧をＶｄａｔａ＋Ｖｔｈとし、そのうち、Ｖｄａｔａはデータ線Ｄａｔａが出力するデータ電圧であり、Ｖｔｈは第八のスイッチ管Ｔ８の閾値電圧である。本実施例では、第一の充電段階において第二の画素補償回路４の充電過程が完了する。
【００３７】
発光段階Ｔ４において、スイッチ制御電源線ＥＭが出力するスイッチ制御電圧は低レベル電圧である。スイッチ制御電源線ＥＭが第一の画素補償回路３における第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０の制御極へスイッチ制御電圧を出力することで、第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０をオンさせる。スイッチ制御電源線ＥＭが第二の画素補償回路４における第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０の制御極へスイッチ制御電圧を出力することで、第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０をオンさせる。第一の画素補償回路３および第二の画素補償回路４において、第八のスイッチ管Ｔ８が蓄積容量Ｃｓｔに蓄えられた電圧を駆動電流に転換し、当該駆動電流はＯＬＥＤの発光を駆動することに用いられ、駆動電流Ｉ＝１／２＊μｐ＊Ｃｏｘ＊Ｗ／Ｌ＊（Ｖｇｓ−Ｖｔｈ）であり、そのうち、μｐは正孔移動度であり、Ｃｏｘは絶縁層誘電率であり、Ｗ／Ｌは幅長比であって、Ｖｇｓ＝Ｖｄａｔａ＋Ｖｔｈ−ＶＤＤであるため、Ｉ＝１／２＊μ＊Ｃ＊Ｗ／Ｌ＊（Ｖｄａｔａ＋Ｖｔｈ−ＶＤＤ−Ｖｔｈ）＝１／２＊μ＊Ｃ＊Ｗ／Ｌ＊（Ｖｄａｔａ−ＶＤＤ）である。上記式から分かるように、駆動電流はＶｔｈの影響を受けないため、画素表示の均一性が向上している。発光段階Ｔ４において、第一の画素補償回路３と第二の画素補償回路４内のＯＬＥＤは同時に発光する。本実施例において、第一の電圧源が出力する電圧ＶＤＤは高レベル電信号であり、第二の電圧源が出力するＶＳＳは低レベル信号である。
【００３８】
説明しておくべき点は、上記リセット段階Ｔ１、第一の充電段階Ｔ２、第二の充電段階Ｔ３において、スイッチ制御電源線ＥＭが出力するスイッチ制御電圧が高レベル電圧であるため、第一の画素補償回路３内の第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０がオフされ、かつ第二の画素補償回路４内の第九のスイッチ管Ｔ９と第十のスイッチ管Ｔ１０もオフされる。
【００３９】
本実施例が提供する画素補償回路ユニットの技術案において、少なくとも二つの画素補償回路はリセット電源線に接続され、リセット制御回路は前記リセット電源線とブリッジ回路に接続され、少なくとも二つの画素補償回路間はブリッジ回路を介して接続されており、本実施例における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。本実施例において、第一の画素補償回路と第二の画素補償回路はスイッチ制御電源線が出力するスイッチ制御信号を共有するため、設計（Ｌａｙｏｕｔ）において信号の出力が簡素化されている。本実施例において、第一の制御電源線Ｓｎ１が出力する電圧を第一の画素補償回路と第二の画素補償回路の第一の制御電圧とすることで、第一の画素補償回路と第二の画素補償回路のリセットを実現することができ、ＧＯＡは二つの画素補償回路へ一つの制御電圧を出力するだけでよくなるため、ＧＯＡの段数が減らされる。
【００４０】
図４は本願のさらなる実施例の画素補償回路ユニットの詳細な構造模式図である。図４に示すように、上記実施例と比較した際の本実施例における画素補償回路ユニットの相違点は、ブリッジ回路２が第一のスイッチ管Ｔ１を含むということである。第一のスイッチ管Ｔ１の制御極は第一の制御電源線Ｓｎ１に接続され、第一のスイッチ管Ｔ１の第一極は第一のノードＮ１に接続され、第一のスイッチ管Ｔ２の第二極は第二のノードＮ２に接続される。リセット制御回路１は第二のノードＮ２に接続される。本実施例において、たとえば、第一のスイッチ管Ｔ１はダブルゲートＴＦＴであり、ダブルゲートＴＦＴを用いることでリーク電流を効果的に低減させることができるため、第一のノードＮ１と第二のノードＮ２の電圧は、１フレーム画面時間内において所定レベルに保持され、リーク電流が大き過ぎることによる、第一のノードＮ１と第二のノードＮ２の電圧低下が過大になるという問題は生じない。
【００４１】
リセット制御回路１は第四のスイッチ管Ｔ４を含む。第四のスイッチ管Ｔ４の制御極は第一の制御電源線Ｓｎ１に接続され、第四のスイッチ管Ｔ４の第一極は第二のノードＮ２に接続され、第四のスイッチ管Ｔ４の第二極はリセット電源線Ｖｉｎｔに接続される。
【００４２】
リセット段階Ｔ１において、第一の制御電源線Ｓｎ１が出力する第一の制御電圧は低レベル電圧である。第一の制御電源線Ｓｎ１が第一のスイッチ管Ｔ１の制御極へ第一の制御電圧を出力することで第一のスイッチ管Ｔ１をオンさせ、第一の制御電源線Ｓｎ１が第四のスイッチ管Ｔ４の制御極へ第一の制御電圧を出力することで第四のスイッチ管Ｔ４をオンさせ、第一の制御電源線Ｓｎ１が第一の画素補償回路３と第四の画素補償回路４内の各第五のスイッチ管Ｔ５へ第一の制御電圧を出力することで第一の画素補償回路３と第二の画素補償回路４内の各第五のスイッチ管Ｔ５をいずれもオンさせる。リセット電源線Ｖｉｎｔが、オン状態である第四のスイッチ管Ｔ４を介して第二のノードＮ２へリセット電圧を出力することで、第二のノードＮ２をリセットすることを実現し、リセット電源線Ｖｉｎｔが、オン状態である第四のスイッチ管Ｔ４と第一のスイッチ管Ｔ１を介して第一のノードＮ１へリセット電圧を出力することで、第一のノードＮ１をリセットすることを実現し、リセット電源線Ｖｉｎｔが第一の画素補償回路３の第五のスイッチ管Ｔ５を介して第四のノードＮ４へリセット電圧を出力することで、第四のノードＮ４をリセットすることを実現し、リセット電源線Ｖｉｎｔが第二の画素補償回路４の第五のスイッチ管Ｔ５を介して第四のノードＮ４へリセット電圧を出力することで、第四のノードＮ４をリセットすることを実現する。そのうち、リセット電圧が低レベル電圧であれば、リセット後、第一のノードＮ１、第二のノードＮ２、二つの第四のノードＮ４の電圧はいずれも低レベル電圧である。
【００４３】
本実施例において、残りの構造および残りの作業段階に関する説明はいずれも図２に示すものと同一であり、具体的な説明は図２の実施例を参照することができるため、ここでは改めて論じない。
【００４４】
本実施例が提供する画素補償回路ユニットの技術案において、少なくとも二つの画素補償回路はリセット電源線に接続され、リセット制御回路は前記リセット電源線とブリッジ回路に接続され、少なくとも二つの画素補償回路間はブリッジ回路を介して接続され、本実施例における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。本実施例において、第一の画素補償回路と第二の画素補償回路はスイッチ制御電源線が出力するスイッチ制御信号を共有するため、設計（Ｌａｙｏｕｔ）において信号の出力が簡素化されている。
【００４５】
図５は本願のさらなる実施例の画素補償回路ユニットの詳細な構造模式図であり、図５に示すように、上記各実施例と比較した際の本実施例が提供する画素補償回路ユニットの相違点は、ブリッジ回路２が第二のスイッチ管Ｔ２と第三のスイッチ管Ｔ３とを含むということである。第二のスイッチ管Ｔ２の制御極は第一の制御電源線Ｓｎ１に接続され、前記第二のスイッチ管Ｔ２の第一極は第一のノードＮ１に接続され、第二のスイッチ管Ｔ２の第二極は第三のノードＮ３に接続され、第三のスイッチ管Ｔ３の制御極は第一の制御電源線Ｓｎ１に接続され、第三のスイッチ管Ｔ３の第一極は第三のノードＮ３に接続され、第三のスイッチ管Ｔ３の第二極は第二のノードＴ２に接続され、リセット制御回路１は第三のノードＮ３に接続される。本実施例において、第二のスイッチ管Ｔ２と第三のスイッチ管Ｔ３はいずれもシングルゲートＴＦＴであり、二つのシングルゲートが一つのダブルゲートＴＦＴの効果を奏する。二つのシングルゲートで形成されるダブルゲートＴＦＴはリーク電流を効果的に低減できるため、第一のノードＮ１と第二ノードＮ２の電圧は、１フレーム画面時間内において所定レベルに保持され、リーク電流が大き過ぎることによる、第一のノードＮ１と第二のノードＮ２の電圧低下が過大になるという問題は生じない。また、二つのシングルゲートは画素補償回路ユニットにおいて対称に設けられており、二つのシングルゲート内のリーク電流には差がなく、両端の容量が同一電位に保たれることで、画素補償回路ユニット内の二つの画素補償回路が表示する時の階調を同一にさせる。
【００４６】
リセット制御回路１は第四のスイッチ管Ｔ４を含む。第四のスイッチ管Ｔ４の制御極は第一の制御電源線Ｓｎ１に接続され、第四のスイッチ管Ｔ４の第一極は第三のノードＮ３に接続され、第四のスイッチ管Ｔ４の第二極はリセット電源線Ｖｉｎｔに接続される。
【００４７】
リセット段階Ｔ１において、第一の制御電源線Ｓｎ１が出力する第一の制御電圧は低レベル電圧である。第一の制御電源線Ｓｎ１が第二のスイッチ管Ｔ２の制御極へ第一の制御電圧を出力することで第二のスイッチ管Ｔ２をオンさせ、第一の制御電源線Ｓｎ１が第三のスイッチ管Ｔ３の制御極へ第一の制御電圧を出力することで第三のスイッチ管Ｔ３をオンさせ、第一の制御電源線Ｓｎ１が第四のスイッチ管Ｔ４の制御極へ第一の制御電圧を出力することで第四のスイッチ管Ｔ４をオンさせ、第一の制御電源線Ｓｎ１が第一の画素補償回路３と第二の画素補償回路４における各第五のスイッチ管Ｔ５へ第一の制御電圧を出力することで第一の画素補償回路３と第二の画素補償回路４における各第五のスイッチ管Ｔ５をいずれもオンさせる。リセット電源線Ｖｉｎｔが、オン状態である第四のスイッチ管Ｔ４と第二のスイッチ管Ｔ２を介して第一のノードＮ１へリセット電圧を出力することで、第一のノードＮ１をリセットすることを実現し、リセット電源線Ｖｉｎｔが、オン状態である第四のスイッチ管Ｔ４と第三のスイッチ管Ｔ３を介して第二のノードＮ２へリセット電圧を出力することで、第二のノードＮ２をリセットすることを実現し、リセット電源線Ｖｉｎｔが第一の画素補償回路３の第五のスイッチ管Ｔ５を介して第四のノードＮ４へリセット電圧を出力することで、第四のノードＮ４をリセットすることを実現し、リセット電源線Ｖｉｎｔが第二の画素補償回路４の第五のスイッチ管Ｔ５を介して第四のノードＮ４へリセット電圧を出力することで、第四のノードＮ４をリセットすることを実現する。そのうち、リセット電圧が低レベル電圧であれば、リセット後、第一のノードＮ１、第二のノードＮ２、二つの第四のノードＮ４の電圧はいずれも低レベル電圧である。
【００４８】
本実施例において、残りの構造および残りの作業段階に関する説明はいずれも図２に示すものと同一であり、具体的な説明は図２の実施例を参照することができるため、ここでは改めて論じない。
【００４９】
本実施例が提供する画素補償回路ユニットの技術案において、少なくとも二つの画素補償回路はリセット電源線に接続され、リセット制御回路は前記リセット電源線とブリッジ回路に接続され、少なくとも二つの画素補償回路間はブリッジ回路によって接続されており、本実施例における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。本実施例において、第一の画素補償回路と第二の画素補償回路はスイッチ制御電源線が出力するスイッチ制御信号を共有するため、設計（Ｌａｙｏｕｔ）において信号の出力が簡素化されている。
【００５０】
本願の実施例では、順次設けられる複数の画素補償回路ユニットを含む画素回路を提供する。画素補償回路ユニットは上記各実施例におけるいずれかの画素補償回路ユニットを含んでよい。
【００５１】
本実施例が提供する画素回路の技術案において、少なくとも二つの画素補償回路はリセット電源線に接続され、リセット制御回路は前記リセット電源線とブリッジ回路に接続され、少なくとも二つの画素補償回路間はブリッジ回路を介して接続されており、本実施例における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。本実施例において、第一の画素補償回路と第二の画素補償回路はスイッチ制御電源線が出力するスイッチ制御信号を共有するため、設計（Ｌａｙｏｕｔ）において信号の出力が簡素化されている。
【００５２】
本願の実施例では、上記画素回路を含む表示装置を提供する。
【００５３】
本実施例が提供する表示装置の技術案において、少なくとも二つの画素補償回路はリセット電源線に接続され、リセット制御回路は前記リセット電源線とブリッジ回路に接続され、少なくとも二つの画素補償回路間はブリッジ回路によって接続されており、本実施例における複数の画素補償回路は一本のリセット電源線を共用するため、リセット電源線の数が減らされ、これにより、画素補償回路の構造が簡素化されている。本実施例において、第一の画素補償回路と第二の画素補償回路はスイッチ制御電源線が出力するスイッチ制御信号を共有するため、設計（Ｌａｙｏｕｔ）において信号の出力が簡素化されている。
【００５４】
以上の実施の形態は、本発明の原理を説明するために用いた例示的な実施の形態であって、本発明はこれに限らない。当業者は、本発明の精神と実質的な状況を逸脱しなければ、各種変形と改善をなすことができ、これらの変形と改善も本発明の請求範囲であると見なされる。
【符号の説明】
【００５５】
１  リセット制御回路
２  ブリッジ回路
３  画素補償回路
４  画素補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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