(57)【要約】  低ドロップアウトレギュレータ（１００）は第１のスイッチングトランジスタ（１０４）と、コンパレータ（１０２）と、ミラーコンデンサ（１０６）とを備える。第１のスイッチングトランジスタ（１０４）の第１の端子を負荷（１０８）に結合し、第２の端子を電源電圧に結合している。コンパレータ（１０２）の第１の入力端子を基準電圧（Ｖｒｅｆ）に結合し、第２の入力端子を第１のスイッチングトランジスタ（１０４）の第１の端子に結合し、かつ出力端子を第１のスイッチングトランジスタ（１０４）の制御端子に結合している。ミラーコンデンサ（１０６）の第１の端子を第１のスイッチングトランジスタ（１０４）の制御端子に結合し、第２の端子を第１のスイッチングトランジスタ（１０４）の第１の端子および負荷（１０８）に結合している。
2020510397.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子、第２の端子、および制御端子を含む第１のスイッチングトランジスタであって、前記第１のスイッチングトランジスタの前記第１の端子が負荷に接続され、前記第１のスイッチングトランジスタの前記第２の端子が電源電圧に接続されている、スイッチングトランジスタと、
第１の入力端子、第２の入力端子、および出力端子を含むコンパレータであって、前記コンパレータの前記第１の入力端子が基準電圧に接続され、前記コンパレータの前記第２の入力端子が前記第１のスイッチングトランジスタの前記第１の端子に接続され、かつ前記コンパレータの前記出力端子が前記第１のスイッチングトランジスタの前記制御端子に接続されている、コンパレータと、
第１の端子および第２の端子を含むミラーコンデンサであって、前記ミラーコンデンサの前記第１の端子が前記第１のスイッチングトランジスタの前記制御端子に接続され、前記ミラーコンデンサの前記第２の端子が前記第１のスイッチングトランジスタの前記第１の端子および前記負荷に接続されている、ミラーコンデンサと
を備える、低ドロップアウトレギュレータ。
【請求項２】
入力部および出力部を含む駆動モジュールをさらに備え、前記駆動モジュールの前記入力部は、前記コンパレータの前記出力端子に結合され、前記駆動モジュールの前記出力部は、前記第１のスイッチングトランジスタの前記制御端子に結合されている、
請求項１に記載の低ドロップアウトレギュレータ。
【請求項３】
前記駆動モジュールが、
ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）であって、前記Ｐ−ＭＯＳＦＥＴのソースが前記電源電圧に接続され、前記Ｐ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に接続され、かつ前記Ｐ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続されている、Ｐ−ＭＯＳＦＥＴと、
ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）であって、前記Ｎ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続され、前記Ｎ−ＭＯＳＦＥＴのソースが接地電位に結合され、かつ前記Ｎ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に接続されている、Ｎ−ＭＯＳＦＥＴと
をさらに含む、請求項２に記載の低ドロップアウトレギュレータ。
【請求項４】
前記駆動モジュールが、
入力端子および出力端子を含む第１のインバータをさらに備え、前記第１のインバータの前記入力端子は前記コンパレータの前記出力端子に接続され、前記第１のインバータの前記出力端子は前記第１のスイッチングトランジスタの前記制御端子に接続されている、
請求項２に記載の低ドロップアウトレギュレータ。
【請求項５】
前記駆動モジュールが、
ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）であって、前記Ｐ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に接続され、かつ前記Ｐ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続されているＰ−ＭＯＳＦＥＴと、
第１の電流源であって、前記第１の電流源の入力端子が前記電源電圧に接続され、前記第１の電流源の出力端子が前記Ｐ−ＭＯＳＦＥＴの前記ソースに接続されている第１の電流源と、
ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）であって、前記Ｎ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続され、前記Ｎ−ＭＯＳＦＥＴのソースが接地電位に結合され、かつ前記Ｎ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に結合されているＮ−ＭＯＳＦＥＴと、
第２の電流源であって、前記第２の電流源の入力端子が前記Ｎ−ＭＯＳＦＥＴの前記ソースに結接続され、前記第２の電流源の出力端子が接地電位に結合されている第２の電流源と
をさらに含む、請求項２に記載の低ドロップアウトレギュレータ。
【請求項６】
駆動モジュールが、
入力端子および出力端子を含む第１のインバータをさらに備え、前記第１のインバータの前記入力端子は、前記コンパレータの前記出力端子に接続され、前記第１のインバータの前記出力端子は、前記Ｐ−ＭＯＳＦＥＴの前記ゲートおよび前記Ｎ−ＭＯＳＦＥＴの前記ゲートに接続されている、
請求項５に記載の低ドロップアウトレギュレータ。
【請求項７】
前記駆動モジュールが、
第２のインバータをさらに含み、前記第２のインバータの入力端子は、前記コンパレータの前記出力端子に接続され、前記第２のインバータの出力端子は、前記第１のインバータの前記入力端子に接続されている、
請求項４または６に記載の低ドロップアウトレギュレータ。
【請求項８】
前記第１のインバータが、反転バッファまたは反転増幅器を含む、
請求項４または６に記載の低ドロップアウトレギュレータ。
【請求項９】
前記ミラーコンデンサの容量値は、前記負荷の等価容量の容量値よりも小さく、かつ、前記第１のスイッチングトランジスタの前記制御端子における寄生容量の容量よりも大きい、
請求項１から８のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項１０】
前記ミラーコンデンサの前記容量値は、前記負荷の前記等価コンデンサの前記容量値の１％以下であり、かつ、前記第１のスイッチングトランジスタの前記制御端子における前記寄生容量の前記容量値の１０倍以上である、
請求項９に記載の低ドロップアウトレギュレータ。
【請求項１１】
前記第１のスイッチングトランジスタが、ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）を含む、
請求項１から１０のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項１２】
前記ミラーコンデンサの耐電圧が約１００ｍＶであり、また、静電容量が約４００ｐＦである、
請求項１から１１のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項１３】
前記低ドロップアウトレギュレータの電圧スルーレートが、前記低ドロップアウトレギュレータの出力電圧および前記負荷の等価容量によって決まる、
請求項１から１２のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項１４】
前記第１のスイッチングトランジスタの前記第１の端子は、ノンドミナントポールであり、
前記第１のスイッチングトランジスタの前記制御端子は、ドミナントポールである、
請求項１から１３のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項１５】
前記第１のインバータの前記入力端子および前記第１のインバータの前記出力端子は、ノンドミナントポールである、
請求項４または６に記載の低ドロップアウトレギュレータ。
【請求項１６】
前記第２のインバータの前記入力端子および前記第２のインバータの前記出力端子は、ノンドミナントポールである、
請求項７に記載の低ドロップアウトレギュレータ。
【請求項１７】
制御信号に応じて、電源と前記低ドロップアウトレギュレータの負荷との間のスイッチングを制御するように構成された第１のスイッチングトランジスタと、
前記第１のスイッチングトランジスタの出力電圧と基準電圧とを比較するように構成されたコンパレータであって、前記コンパレータの出力信号に基づいて前記制御信号が生成される、コンパレータと、
第１の端子および第２の端子を含むミラーコンデンサであって、前記ミラーコンデンサの前記第１の端子は、前記第１のスイッチングトランジスタの制御端子に接続され、前記ミラーコンデンサの前記第２の端子は、前記第１のスイッチングトランジスタの出力端子に接続され、かつ前記ミラーコンデンサは、前記低ドロップアウトレギュレータの前記負荷に対する出力電圧を安定させるように構成されている、ミラーコンデンサと
を備える、低ドロップアウトレギュレータ。
【請求項１８】
前記コンパレータに前記制御信号を生成させる前記出力信号を駆動するように構成された駆動モジュール
をさらに備える、請求項１７に記載の低ドロップアウトレギュレータ。
【請求項１９】
前記駆動モジュールは、さらに、前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の安定性を高めるための前記制御信号をバッファリングするように構成されている、
請求項１８に記載の低ドロップアウトレギュレータ。
【請求項２０】
前記駆動モジュールが、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧のノイズマージンを増加するように構成された、相補型金属酸化膜半導体（ＣＭＯＳ）インバータ
をさらに含む、請求項１７または１８に記載の低ドロップアウトレギュレータ。
【請求項２１】
前記駆動モジュールが、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の変化率を調整するように構成された、１または複数の電流源
をさらに含む、請求項２０に記載の低ドロップアウトレギュレータ。
【請求項２２】
前記１または複数の電流源には、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の上昇速度を制限するように構成された、第１の電流源が含まれる、
請求項２１に記載の低ドロップアウトレギュレータ。
【請求項２３】
前記１または複数の電流源には、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の降下速度を制限するように構成された、第２の電流源が含まれる、
請求項２２に記載の低ドロップアウトレギュレータ。
【請求項２４】
前記駆動モジュールが、
前記コンパレータの前記出力信号を増幅またはバッファリングするように構成された、１もしくは複数のデジタルインバータ
をさらに含む、請求項１７から２３のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項２５】
前記ミラーコンデンサの容量値は、前記負荷の等価容量の容量値よりも小さく、かつ、前記第１のスイッチングトランジスタの前記制御端子における寄生容量の容量値よりも大きい、
請求項１７から２４のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項２６】
前記ミラーコンデンサの前記容量値は、前記負荷の前記等価コンデンサの前記容量値の１％以下であり、かつ、前記第１のスイッチングトランジスタの前記制御端子における前記寄生容量の前記容量値の１０倍以上である、
請求項２５に記載の低ドロップアウトレギュレータ。
【請求項２７】
前記低ドロップアウトレギュレータの過渡応答を支配するように構成された、前記第１のスイッチングトランジスタの前記制御端子におけるドミナントポールをさらに備える、
請求項１７から２６のいずれか一項に記載の低ドロップアウトレギュレータ。
【請求項２８】
三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスのワード線に電力を供給するシステムであって、
初期電圧を前記初期電圧よりも高い電源電圧まで上昇させるように構成されたチャージポンプと、
周期クロックを生成し、かつ前記チャージポンプを駆動するように構成された発振器と、
三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスのワード線に駆動電圧を出力するために前記電源電圧を調整するように構成された、低ドロップアウトレギュレータであって、前記低ドロップアウトレギュレータは、
第１の端子、第２の端子、および制御端子を含む第１のスイッチングトランジスタであって、前記第１のスイッチングトランジスタの前記第１の端子を前記ワード線に結合し、前記第１のスイッチングトランジスタの前記第２の端子を前記チャージポンプの前記電源電圧に結合している、第１のスイッチングトランジスタと、
第１の入力端子、第２の入力端子、および出力端子を含むコンパレータであって、前記コンパレータの前記第１の入力端子を基準電圧に結合し、前記コンパレータの前記第２の入力端子を前記第１のスイッチングトランジスタの前記第１の端子に結合し、かつ前記コンパレータの前記出力端子を前記第１のスイッチングトランジスタの前記制御端子に結合している、コンパレータと、
第１の端子および第２の端子を含むミラーコンデンサであって、前記ミラーコンデンサの前記第１の端子を前記第１のスイッチングトランジスタの前記制御端子に結合し、前記ミラーコンデンサの前記第２の端子を前記第１のスイッチングトランジスタの前記第１の端子および前記ワード線に結合している、ミラーコンデンサと
を備える、システム。
【請求項２９】
三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスのワード線に電力を供給するシステムであって、
初期電圧を前記初期電圧よりも高い電源電圧まで上昇させるように構成されたチャージポンプと、
周期クロックを生成し、かつ前記チャージポンプを駆動するように構成された発振器と、
三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスのワード線に駆動電圧を出力するために前記電源電圧を調整するように構成された、低ドロップアウトレギュレータであって、前記低ドロップアウトレギュレータは、
制御信号に応じて、前記チャージポンプと前記ワード線との間のスイッチングを制御するように構成された第１のスイッチングトランジスタと、
前記第１のスイッチングトランジスタの出力電圧と基準電圧とを比較するように構成されたコンパレータであって、前記コンパレータの出力信号に基づいて前記制御信号が生成されている、コンパレータと、
第１の端子および第２の端子を含むミラーコンデンサであって、前記ミラーコンデンサの前記第１の端子を前記第１のスイッチングトランジスタの制御端子に結合し、前記ミラーコンデンサの前記第２の端子を前記第１のスイッチングトランジスタの出力端子に結合し、かつ前記ミラーコンデンサが、前記ワード線に対する前記駆動電圧を安定させるように構成されている、ミラーコンデンサと
を備える、システム。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２０１７年３月８日に出願された中国特許出願第２０１７１０１３５６５３．４号の優先権を主張し、その内容全体は参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示は、概して半導体回路技術の分野に関し、より詳細には、低ドロップアウトレギュレータに関する。
【背景技術】
【０００３】
低ドロップアウトレギュレータ（ＬＤＯ）は、電源電圧が出力電圧と非常に近似する場合でも出力電圧を調整することができる、直流（ＤＣ）電圧リニアレギュレータである。半導体技術の発展に伴い、ＬＤＯの設計は三次元（３Ｄ）ＮＡＮＤフラッシュメモリの製造プロセスの重要な側面となっており、その際、ビット当たり、より低コストでより高密度化を実現するために、メモリセルを複数の層に垂直に積層している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のアナログＬＤＯは、種々の回路構造で広く使用されている。種々の負荷条件下でのＬＤＯの出力安定性を確保するには、自己消費電力を大きくし、デカップリング容量を多くすることが重要となる。既存のアナログＬＤＯの帯域幅は狭く、その負荷過渡応答速度は遅い。その一方で、既存のデジタルＬＤＯにはノイズが大きい、スイッチング電力が大きい、アーキテクチャが複雑、かつアルゴリズム制御が困難などの欠点もある。
【課題を解決するための手段】
【０００５】
したがって、開示している低ドロップアウトレギュレータでは、上記の１または複数の課題、および他の課題を解決することを目的としている。
【０００６】
本開示のいくつかの実施形態によれば、低ドロップアウトレギュレータを提供する。
【０００７】
いくつかの実施形態では、低ドロップアウトレギュレータは第１のスイッチングトランジスタと、コンパレータと、ミラーコンデンサとを備える。第１のスイッチングトランジスタは第１の端子と、第２の端子と、制御端子とを含み、第１のスイッチングトランジスタの第１の端子を負荷に結合し、第１のスイッチングトランジスタの第２の端子を電源電圧に結合している。コンパレータは第１の入力端子と、第２の入力端子と、出力端子とを有し、コンパレータの第１の入力端子を基準電圧に結合し、コンパレータの第２の入力端子を第１のスイッチングトランジスタの第１の端子に結合し、かつコンパレータの出力端子を第１のスイッチングトランジスタの制御端子に結合している。ミラーコンデンサは第１の端子と第２の端子とを有し、ミラーコンデンサの第１の端子を第１のスイッチングトランジスタの制御端子に結合し、ミラーコンデンサの第２の端子を第１のスイッチングトランジスタの第１の端子および負荷に結合している。
【０００８】
本低ドロップアウトレギュレータは、入力部および出力部を含む駆動モジュールをさらに備え得、駆動モジュールの入力部をコンパレータの出力端子に結合し、駆動モジュールの出力部を第１のスイッチングトランジスタの制御端子に結合している。
【０００９】
駆動モジュールは、ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）に結合される、ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）をさらに含み得る。Ｐ−ＭＯＳＦＥＴのソースを電源電圧に結合し、Ｐ−ＭＯＳＦＥＴのドレインを第１のスイッチングトランジスタの制御端子に結合し、かつＰ−ＭＯＳＦＥＴのゲートをコンパレータの出力端子に結合している。また、Ｎ−ＭＯＳＦＥＴのゲートをコンパレータの出力端子に結合し、Ｎ−ＭＯＳＦＥＴのソースを接地電位に結合し、かつＮ−ＭＯＳＦＥＴのドレインを第１のスイッチングトランジスタの制御端子に結合している。
【００１０】
駆動モジュールは、入力端子および出力端子を含む第１のインバータをさらに備え得、第１のインバータの入力端子をコンパレータの出力端子に結合し、第１のインバータの出力端子を第１のスイッチングトランジスタの制御端子に結合している。
【００１１】
駆動モジュールは、ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）と、ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）と、第１の電流源と、第２の電流源とをさらに含み得る。Ｐ−ＭＯＳＦＥＴのドレインを第１のスイッチングトランジスタの制御端子に結合し、Ｐ−ＭＯＳＦＥＴのゲートをコンパレータの出力端子に結合している。第１の電流源の入力端子を電源電圧に結合し、第１の電流源の出力端子をＰ−ＭＯＳＦＥＴのソースに結合している。Ｎ−ＭＯＳＦＥＴのゲートをコンパレータの出力端子に結合し、Ｎ−ＭＯＳＦＥＴのソースを接地電位に結合し、かつＮ−ＭＯＳＦＥＴのドレインを第１のスイッチングトランジスタの制御端子に結合している。第２の電流源の入力端子をＮ−ＭＯＳＦＥＴのソースに結合し、第２の電流源の出力端子を接地電位に結合している。
【００１２】
駆動モジュールは、入力端子および出力端子を含む第１のインバータをさらに備え得、第１のインバータの入力端子をコンパレータの出力端子に結合し、第１のインバータの出力端子をＰ−ＭＯＳＦＥＴのゲートおよびＮ−ＭＯＳＦＥＴのゲートに結合している。
【００１３】
駆動モジュールは第２のインバータをさらに含み得、第２のインバータの入力端子をコンパレータの出力端子に結合し、第２のインバータの出力端子を第１のインバータの入力端子に結合している。
【００１４】
第１のインバータは、反転バッファまたは反転増幅器を含み得る。
【００１５】
ミラーコンデンサの容量値を、負荷の等価容量の容量値よりも小さくすることができ、またこれを、第１のスイッチングトランジスタの制御端子における寄生容量の容量値よりも大きくすることができる。
【００１６】
ミラーコンデンサの容量値を、負荷の等価コンデンサの容量値の１％以下とすることができ、またこれを、第１のスイッチングトランジスタの制御端子における寄生容量の容量値の１０倍以上とすることができる。
【００１７】
第１のスイッチングトランジスタは、ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）を含み得る。
【００１８】
ミラーコンデンサの耐電圧は約１００ｍＶであり、静電容量は約４００ｐＦである。
【００１９】
本低ドロップアウトレギュレータの電圧スルーレートは、本低ドロップアウトレギュレータの出力電圧および負荷の等価容量によって決まる。
【００２０】
第１のスイッチングトランジスタの第１の端子をノンドミナントポールとすることができる一方、第１のスイッチングトランジスタの制御端子をドミナントポールとすることができる。
【００２１】
第１のインバータの入力端子および第１のインバータの出力端子を、ノンドミナントポールとすることができる。
【００２２】
第２のインバータの入力端子および第２のインバータの出力端子を、ノンドミナントポールとすることができる。
【００２３】
本開示の別の態様は、制御信号に応じて、本低ドロップアウトレギュレータの電源と負荷との間のスイッチングを制御するように構成された第１のスイッチングトランジスタと、第１のスイッチングトランジスタの出力電圧と基準電圧とを比較するように構成されたコンパレータであって、コンパレータの出力信号に基づいて制御信号が生成されている、コンパレータと、第１のスイッチングトランジスタの制御端子と出力端子との間に電気的に結合され、かつ本低ドロップアウトレギュレータの負荷に対する出力電圧を安定させるように構成された、ミラーコンデンサとを備える、別の低ドロップアウトレギュレータを開示する。
【００２４】
本低ドロップアウトレギュレータは、コンパレータの出力信号を駆動して制御信号を生成し、かつ制御信号をバッファリングすることにより、本低ドロップアウトレギュレータの負荷に対する出力電圧の安定性を高めるように構成された駆動モジュールをさらに備え得る。
【００２５】
この駆動モジュールは、本低ドロップアウトレギュレータの負荷に対する出力電圧のノイズマージンを増加させるように構成された、相補型金属酸化膜半導体（ＣＭＯＳ）インバータを含み得る。
【００２６】
この駆動モジュールは、本低ドロップアウトレギュレータの負荷に対する出力電圧の変化率を調整するように構成された、１または複数の電流源をさらに含み得、この１または複数の電流源にはたとえば、本低ドロップアウトレギュレータの負荷に対する出力電圧の上昇速度を制限するように構成された、第１の電流源、および／または本低ドロップアウトレギュレータの負荷に対する出力電圧の降下速度を制限するように構成された、第２の電流源が挙げられる。
【００２７】
この駆動モジュールは、コンパレータの出力信号を増幅かつ／またはバッファリングするように構成された、１もしくは複数のデジタルインバータをさらに含み得る。
【００２８】
本開示の別の態様は、三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスのワード線に電力を供給するシステムを提供する。本システムは、初期電圧を初期電圧よりも高い電源電圧まで上昇させるように構成されたチャージポンプと、周期クロックを生成し、かつチャージポンプの段コンデンサを駆動するように構成された発振器と、三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスのワード線に駆動電圧を出力するために電源電圧を調整するように構成された、開示している低ドロップアウトレギュレータとを備える。
【００２９】
当業者であれば、本開示の他の態様を、本開示の明細書、特許請求の範囲、および図面に照らして理解することができる。
【図面の簡単な説明】
【００３０】
本明細書に組み込まれ、本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造および使用を有効にする役割をさらに果たしている。
【図１】本開示のいくつかの実施形態に係る、低ドロップアウトレギュレータの概略回路図である。
【図２】本開示のいくつかの他の実施形態に係る、別の低ドロップアウトレギュレータの概略構造図である。
【図３】図２に示す低ドロップアウトレギュレータの一実装形態を表す、概略回路図である。
【図４】図２に示す低ドロップアウトレギュレータの別の実装形態を表す、概略回路図である。
【図５】図２に示す低ドロップアウトレギュレータの別の実装形態を表す、概略回路図である。
【図６】図２に示す低ドロップアウトレギュレータの別の実装形態を表す、概略回路図である。
【図７】本開示のいくつかの実施形態に従って、開示している低ドロップアウトレギュレータを三次元ＮＡＮＤメモリデバイスに実装する典型的なシステムの概略ブロック図である。
【００３１】
本開示の実施形態を、添付の図面を参照しながら説明する。
【発明を実施するための形態】
【００３２】
特定の構成および配置について述べるが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
【００３３】
なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、または特性を含み得ることを示しているが、全ての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、または特性を実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を当業者の知識の範囲内でもたらすであろう。
【００３４】
通常、用語はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「および（ａｎｄ）」、「または（ｏｒ）」、あるいは「および／または（ａｎｄ／ｏｒ）」などの用語を使用する場合、これらは、こうした用語が使用される文脈に少なくとも部分的に依存し得る、種々の意味を含み得る。通常「または（ｏｒ）」は、Ａ、ＢまたはＣなどのリストのうちの少なくとも１つを意味するのに使用される場合、Ａ、ＢおよびＣのうちの２つ以上またはそれらの全てを含み得る。また、本明細書で「１または複数の（ｏｎｅ  ｏｒ  ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、または特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造、または特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ  ｏｎ（に基づいて／を基に）」という用語は、必ずしも排他的な一連の要因を伝達することを意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
【００３５】
背景技術のセクションで述べたように、既存のアナログ低ドロップアウトレギュレータ（ＬＤＯ）およびデジタルＬＤＯの両方に欠点が存在する。種々の実施形態によれば、本開示は、従来のアナログＬＤＯアーキテクチャおよび既存のデジタルＬＤＯアーキテクチャの設計メトリックを組み合わせるためのデジタル支援アナログＬＤＯアプローチに基づいた、低ドロップアウトレギュレータを提供する。開示している低ドロップアウトレギュレータにより、広帯域幅、低自己消費電流、少量のデカップリング容量、低電力、および許容可能なノイズを実現することができる。
【００３６】
図１を参照すると、本開示のいくつかの実施形態に係る、低ドロップアウトレギュレータの概略回路図が示されている。図示のように、低ドロップアウトレギュレータ（ＬＤＯ）１００はコンパレータ（Ｃｏｍｐ）１０２と、第１のスイッチングトランジスタ（Ｋ１）１０４と、ミラーコンデンサ（Ｃｍ）１０６とを備える。
【００３７】
コンパレータ（Ｃｏｍｐ）１０２の第１の入力端子を基準電圧（Ｖｒｅｆ）に結合することができる。いくつかの実施形態では、低ドロップアウトレギュレータ（ＬＤＯ）１００の負荷（Ｌｏａｄ）１０８の設計電圧に基づいて、基準電圧（Ｖｒｅｆ）の値を決定することができる。たとえば、低ドロップアウトレギュレータ（ＬＤＯ）１００の負荷（Ｌｏａｄ）１０８のタイプによって、基準電圧（Ｖｒｅｆ）の値を固定にすることもできるし、可変にすることもできる。つまり、基準電圧（Ｖｒｅｆ）を固定電圧源によって生成することもできるし、調整可能な電圧値を供給できる回路によって生成することもできる。
【００３８】
コンパレータ（Ｃｏｍｐ）１０２の第２の入力端子を第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の出力端子を第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。
【００３９】
第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子を負荷（Ｌｏａｄ）１０８に結合することができる。第１のスイッチングトランジスタ（Ｋ１）１０４の第２の端子を電源電圧（Ｖｃｃ）に結合することができる。
【００４０】
ミラーコンデンサ（Ｃｍ）１０６の第１の端子を第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。ミラーコンデンサ（Ｃｍ）１０６の第２の端子を第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子に結合することができ、またこれは、負荷（Ｌｏａｄ）１０８および出力電圧（Ｖｘ）にも結合している。
【００４１】
いくつかの実施形態では、第１のスイッチングトランジスタ（Ｋ１）１０４を、図１に示すｐチャネルＭＯＳＦＥＴなどの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とすることができる。第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子をＭＯＳＦＥＴのゲートとすることができ、第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子および第２の端子を、それぞれＭＯＳＦＥＴのソースおよびドレインとすることができる。
【００４２】
コンパレータ（Ｃｏｍｐ）１０２を、Ｌｉｎｅａｒ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｒｐｏｒａｔｉｏｎが設計したＬＴＣ６７０２の小型マイクロパワー低電圧コンパレータなど、任意の適切な電圧コンパレータとすることができる。電圧コンパレータの帯域幅が従来のＬＤＯ回路で使用される誤差演算増幅器の動作帯域幅よりも広いため、開示しているＬＤＯの帯域幅は、従来のＬＤＯと比較して拡大している。
【００４３】
いくつかの実施形態では、負荷（Ｌｏａｄ）１０８は、コンデンサ型、電流源型、抵抗型、またはそれらの種々の組み合わせなど、任意の適切なタイプである１または複数の負荷を含み得る。
【００４４】
図１に示すＬＤＯの操作状態では、コンパレータ（Ｃｏｍｐ）１０２は、基準電圧（Ｖｒｅｆ）の大きさと、負荷（Ｌｏａｄ）１０８に出力している出力電圧（Ｖｘ）の大きさとを比較することができる。出力電圧（Ｖｘ）が基準電圧（Ｖｒｅｆ）よりも高くなると、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子にあるノード（Ｎｇ）は、論理信号が「１」などのハイレベルとなる。このため、第１のスイッチングトランジスタ（Ｋ１）１０４はオフとなり、その結果負荷（Ｌｏａｄ）１０８は、ミラーコンデンサ（Ｃｍ）１０６に蓄積された電力を消費して、出力電圧（Ｖｘ）を低下させることになる。出力電圧（Ｖｘ）が基準電圧（Ｖｒｅｆ）よりも低くなると、ノード（Ｎｇ）は論理信号が「０」などのローレベルとなる。このため、第１のスイッチングトランジスタ（Ｋ１）１０４はオンとなり、負荷（Ｌｏａｄ）１０８に電流を伝導して、出力電圧（Ｖｘ）を上昇させる。したがって、出力電圧（Ｖｘ）を基準電圧（Ｖｒｅｆ）で安定させることができる。
【００４５】
従来のＬＤＯと、図１に示す、開示している広帯域幅ＬＤＯとの１つの相違は、出力の安定性を確保するための追加の回路構造を、回路１００が必要としない点にある。ミラーコンデンサ（Ｃｍ）１０６は出力電圧（Ｖｘ）の発振を抑制することにより、種々の負荷条件の電源要求を満たしている。
【００４６】
ミラーコンデンサ（Ｃｍ）１０６が生じるミラー効果により、出力電圧（Ｖｘ）のノイズが大き過ぎる場合、発振振幅はミラーコンデンサ（Ｃｍ）１０６を介してノード（Ｎｇ）に結合される。このようにして、第１のスイッチングトランジスタ（Ｋ１）１０４のオンおよびオフ動作を遅延させて出力電圧（Ｖｘ）の発振を抑制し、これによって出力電圧（Ｖｘ）の非線形歪みを補正することができる。その結果、負荷（Ｌｏａｄ）１０８に適合する特定の範囲内で出力電圧（Ｖｘ）を安定させることができる。
【００４７】
なお、コンパレータ（Ｃｏｍｐ）１０２およびミラーコンデンサ（Ｃｍ）１０６が出力電圧（Ｖｘ）に対してローカルフィードバック制御を行うことにより、図１に示す、開示しているＬＤＯのロードダンプ時の応答速度を大幅に向上させることができる。たとえば、ミラーコンデンサを備える、開示しているＬＤＯの応答速度は約１μｓであり得る一方、従来のＬＤＯの応答速度は約５μｓであり得る。つまり、ロードダンプが発生したことに応答する際の、開示しているＬＤＯの応答速度は、従来のアナログＬＤＯの応答速度よりも大幅に速くなる。
【００４８】
さらに、開示しているＬＤＯの電圧スルーレートを、出力電圧（Ｖｘ）および負荷（Ｌｏａｄ）１０８の等価容量によって決定することができる。
【００４９】
なお、ミラーコンデンサ（Ｃｍ）１０６の容量値Ｃｘはまた、負荷（Ｌｏａｄ）１０８の等価容量の容量値Ｃｌｏａｄよりも小さい。ミラーコンデンサ（Ｃｍ）１０６の容量値Ｃｘは、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子における寄生容量の容量値Ｃｐよりも大きい。このため、出力電圧（Ｖｘ）のノイズを可能な限りノード（Ｎｇ）に結合することで、出力電圧（Ｖｘ）の非線形歪みを確実に低減することができる。
【００５０】
いくつかの実施形態では、負荷（Ｌｏａｄ）１０８の等価容量の容量値Ｃｌｏａｄと第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子における寄生容量の容量値Ｃｐとが既知であると仮定すると、ミラーコンデンサ（Ｃｍ）１０６の容量値Ｃｘは次の関係式を満たし得る。１００Ｃｘ≦ＣｌｏａｄおよびＣｘ≧１０Ｃｐ。このような場合、出力電圧（Ｖｘ）の発振の約９０％〜１００％をノード（Ｎｇ）に結合することができる。出力電圧（Ｖｘ）のノイズは、たとえば従来のアナログＬＤＯにおけるノイズの元の絶対振幅約２０１ｍＶから、開示しているＬＤＯにおけるノイズの絶対振幅約２０ｍＶまで低減するなど、１桁分低減することができる。結果として生じる出力電圧（Ｖｘ）の波形は、より広範な負荷条件のニーズを満たすことができる。解説
【００５１】
開示しているＬＤＯのコンパレータ（Ｃｏｍｐ）は、第１のスイッチ（Ｋ１）１０４からの電圧出力を負荷（Ｌｏａｄ）１０８および基準電圧（Ｖｒｅｆ）と比較している。この比較結果は第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子へと送信され、その結果、ＬＤＯ１００が誤差演算増幅器によって制限されないような広帯域幅を有するようになる。
【００５２】
さらにミラー効果により、ミラーコンデンサは第１のスイッチングトランジスタの出力発振を抑制し、かつＬＤＯの出力ノイズを低減して、その結果、出力の波形が種々の負荷条件の要求を満たすことができるようになる。その結果として、既存のアナログＬＤＯとは異なり、開示している広帯域幅ＬＤＯの閉ループは不安定になる可能性がある。ミラーコンデンサを使用することにより、ＬＤＯの帯域幅を制限することなく、負荷に必要となる特定の範囲内で第１のスイッチングトランジスタの出力発振を安定させることができる。
【００５３】
したがって、開示しているＬＤＯは、安定した出力、広帯域幅、および高速負荷過渡応答速度を有し得る。さらに、開示しているＬＤＯの消費自己消費電流は、従来のＬＤＯの自己消費電流（たとえば、１０μＡ）と比較して低くなる（たとえば、１μＡ）ので、電力、ノイズ、ロードダンプ、ロードレギュレーション、リニアレギュレーションなどに関して同じ設計仕様を実現することができる。
【００５４】
図２を参照すると、本開示のいくつかの他の実施形態に係る、別の低ドロップアウトレギュレータ２００の概略構造図が示されている。図１に示すＬＤＯの構造に基づいて、開示しているＬＤＯは、コンパレータ（Ｃｏｍｐ）１０２によって出力される信号を駆動し、かつこの信号を第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子へと送信するように構成された駆動モジュール２１０をさらに備え得る。
【００５５】
いくつかの実施形態では、駆動モジュール２１０は、コンパレータ（Ｃｏｍｐ）１０２によって出力される信号を、第１のスイッチングトランジスタ（Ｋ１）１０４の駆動要求を満たすように有効にすることができる。さらに、いくつかの実施形態では、駆動モジュール２００は、第１のスイッチングトランジスタ（Ｋ１）１０４に送信される信号をバッファリングして、ＬＤＯ２００の出力安定性を向上させることもできる。なお、駆動モジュール２１０は、任意の適切な回路部品を含み得る。以下で、駆動モジュール２１０のいくつかの典型的な実装形態を図３〜図６に関連して説明する。
【００５６】
図３を参照すると、図２に示す低ドロップアウトレギュレータの１つの典型的な実装形態を表す、概略回路図が示されている。いくつかの実施形態では、駆動モジュール３１０はｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ、ＰＭ）と、ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ、ＮＭ）とを含み得る。
【００５７】
Ｐ−ＭＯＳＦＥＴ（ＰＭ）のソースを電源電圧（Ｖｃｃ）に結合することができる。Ｐ‐ＭＯＳＦＥＴ（ＰＭ）のドレインを、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。Ｐ−ＭＯＳＦＥＴ（ＰＭ）のゲートを、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。Ｎ−ＭＯＳＦＥＴ（ＮＭ）のゲートを、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。Ｎ−ＭＯＳＦＥＴ（ＮＭ）のソースを接地することができる。Ｎ−ＭＯＳＦＥＴ（ＮＭ）のドレインを、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。
【００５８】
いくつかの実施形態では、第１のスイッチングトランジスタ（Ｋ１）１０４はＰ−ＭＯＳＦＥＴである。Ｐ‐ＭＯＳＦＥＴのゲートを、駆動モジュール３１０の出力端子に結合することができる。Ｐ−ＭＯＳＦＥＴのドレインを負荷（Ｌｏａｄ）１０８に結合することができる。Ｐ‐ＭＯＳＦＥＴのソースを電源電圧（Ｖｃｃ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の非反転入力端子を基準電圧（Ｖｒｅｆ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の反転入力端子を、第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子（すなわち、Ｐ‐ＭＯＳＦＥＴのドレイン）に結合することができる。
【００５９】
駆動モジュール３１０は、相補型金属酸化膜半導体（ＣＭＯＳ）インバータである。コンパレータ（Ｃｏｍｐ）１０２の出力がハイレベルになると、ノード（Ｎｇ）の電圧は接地電圧までローに引き下げられる。また、コンパレータ（Ｃｏｍｐ）１０２の出力がローレベルになると、ノード（Ｎｇ）の電圧は電源電圧（Ｖｃｃ）までハイに引き上げられる。これにより、ノイズマージンが増加する。
【００６０】
図４を参照すると、図２に示す低ドロップアウトレギュレータの別の実装形態の概略回路図が示されている。いくつかの実施形態では、駆動モジュール４１０は、出力電圧（Ｖｘ）の変化率を制限するための、１または複数の定電流源をさらに含み得る。
【００６１】
たとえば図４に示すように、駆動モジュール１００は、第１の電流源（Ｉｐｕ）および／または第２の電流源（Ｉｐｄ）を含み得る。第１の電流源（Ｉｐｕ）の入力端子を電源電圧（Ｖｃｃ）に結合することができる。第１の電流源（Ｉｐｕ）の出力端子を、Ｐ‐ＭＯＳＦＥＴ（ＰＭ）のソースに結合することができる。第２の電流源（Ｉｐｄ）の入力端子を、Ｎ−ＭＯＳＦＥＴ（ＮＭ）のソースに結合することができる。第２の電流源（Ｉｐｄ）の出力端子を接地することができる。
【００６２】
第１の電流源（Ｉｐｕ）を使用して、出力電圧（Ｖｘ）の上昇速度を制限することができる。第２の電流源（Ｉｐｄ）を使用して、出力電圧（Ｖｘ）の降下速度を制限することができる。
【００６３】
図５を参照すると、図２に示す低ドロップアウトレギュレータの別の実装形態の概略回路図が示されている。いくつかの実施形態では、駆動モジュール５１０は１または複数のデジタルインバータを含み得る。
【００６４】
たとえば図５に示すように、駆動モジュール５１０は、第１のデジタルインバータ（Ｉｎｖ１）を含み得る。第１のデジタルインバータ（Ｉｎｖ１）の入力端子を、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。第１のデジタルインバータ（Ｉｎｖ１）の出力端子を、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。
【００６５】
いくつかの実施形態では、第１のスイッチングトランジスタ（Ｋ１）１０４をＰ−ＭＯＳＦＥＴとすることができる。Ｐ‐ＭＯＳＦＥＴのゲートを、駆動モジュール１００の出力端子に結合することができる。Ｐ−ＭＯＳＦＥＴのドレインを負荷（Ｌｏａｄ）１０８に結合することができる。Ｐ‐ＭＯＳＦＥＴのソースを電源電圧（Ｖｃｃ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の非反転入力端子を基準電圧（Ｖｒｅｆ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の反転入力端子を、第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子（すなわち、Ｐ‐ＭＯＳＦＥＴのドレイン）に結合することができる。
【００６６】
第１のデジタルインバータ（Ｉｎｖ１）を、電流非補償型インバータ、反転バッファ、反転増幅器などの任意の適切なタイプのインバータとすることができる。第１のデジタルインバータ（Ｉｎｖ１）の遅延時間および／または増幅率は、実際の状況に応じて設定することができる。
【００６７】
いくつかの実施形態では、多段増幅または緩衝構造を適用することができる。たとえば、駆動モジュール５１０は、第２のデジタルインバータ（図５には図示せず）をさらに含み得る。第２のデジタルインバータの入力端子を、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。第２のデジタルインバータの出力端子を、第１のデジタルインバータ（Ｉｎｖ１）の入力端子に結合することができる。
【００６８】
図６を参照すると、図２に示す低ドロップアウトレギュレータの別の実装形態の概略回路図が示されている。駆動モジュール６１０は第１のデジタルインバータ（Ｉｎｖ１）と、Ｐ−ＭＯＳＦＥＴ（ＰＭ）と、Ｎ−ＭＯＳＦＥＴ（ＮＭ）とを含み得る。
【００６９】
第１のデジタルインバータ（Ｉｎｖ１）の入力端子を、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。第１のデジタルインバータ（Ｉｎｖ１）の出力端子を、Ｐ−ＭＯＳＦＥＴ（ＰＭ）のゲートに結合することができる。Ｐ−ＭＯＳＦＥＴ（ＰＭ）のソースを電源電圧（Ｖｃｃ）に結合することができる。Ｐ‐ＭＯＳＦＥＴ（ＰＭ）のドレインを、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。Ｎ−ＭＯＳＦＥＴ（ＮＭ）のゲートを、第１のデジタルインバータ（Ｉｎｖ１）の出力端子に結合することができる。Ｎ−ＭＯＳＦＥＴ（ＮＭ）のソースを接地することができる。Ｎ−ＭＯＳＦＥＴ（ＮＭ）のドレインを、第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子に結合することができる。
【００７０】
いくつかの実施形態では、駆動モジュール１００は、第２のデジタルインバータ（Ｉｎｖ２）をさらに含み得る。第２のデジタルインバータ（Ｉｎｖ２）の入力端子を、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。第２のデジタルインバータ（Ｉｎｖ２）の出力端子を、第１のデジタルインバータ（Ｉｎｖ１）の入力端子に結合することができる。
【００７１】
上記のように、第１のデジタルインバータ（Ｉｎｖ１）および第２のデジタルインバータ（Ｉｎｖ２）を、電流非補償型インバータ、反転バッファ、反転増幅器などを含む、任意の適切なタイプのインバータとすることができる。
【００７２】
いくつかの実施形態では、第１のスイッチングトランジスタ（Ｋ１）１０４をＰ−ＭＯＳＦＥＴとすることができる。Ｐ‐ＭＯＳＦＥＴのゲートを、駆動モジュール６１０の出力端子に結合することができる。Ｐ−ＭＯＳＦＥＴのドレインを負荷（Ｌｏａｄ）１０８に結合することができる。Ｐ‐ＭＯＳＦＥＴのソースを電源電圧（Ｖｃｃ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の非反転入力端子を基準電圧（Ｖｒｅｆ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の反転入力端子を、第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子（すなわち、Ｐ‐ＭＯＳＦＥＴのドレイン）に結合することができる。
【００７３】
いくつかの実施形態では、駆動モジュール６１０は、第１の電流源（Ｉｐｕ）および／または第２の電流源（Ｉｐｄ）をさらに含み得る。第１の電流源（Ｉｐｕ）の入力端子を電源電圧（Ｖｃｃ）に結合することができる。第１の電流源（Ｉｐｕ）の出力端子を、Ｐ‐ＭＯＳＦＥＴ（ＰＭ）のソースに結合することができる。第２の電流源（Ｉｐｄ）の入力端子を、Ｎ−ＭＯＳＦＥＴ（ＮＭ）のソースに結合することができる。第２の電流源（Ｉｐｄ）の出力端子を接地することができる。
【００７４】
たとえば、図６に示す回路トポロジーを使用して、開示している広帯域幅ＬＤＯの動作原理をここで詳細に説明する。ノード（Ｎ１）はコンパレータ（Ｃｏｍｐ）１０２の出力端子にあり、ノード（Ｎ２）は第２のデジタルインバータ（Ｉｎｖ２）の出力端子にあり、ノード（Ｎ３）は第１のデジタルインバータ（Ｉｎｖ１）の出力端子にあり、また、ノード（Ｎｇ）は第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子にあると仮定することができる。
【００７５】
コンパレータ（Ｃｏｍｐ）１０２は、基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｘ）とを比較することができる。出力電圧（Ｖｘ）が基準電圧（Ｖｒｅｆ）よりも高くなると、コンパレータ（Ｃｏｍｐ）１０２はローレベルの信号を出力し得る。このため、ノード（Ｎ１）はローレベルとなり、ノード（Ｎ２）はハイレベルとなり、ノード（Ｎ３）はローレベルとなる。その結果、Ｐ‐ＭＯＳＦＥＴ（ＰＭ）はオンになり、Ｎ−ＭＯＳＦＥＴ（ＮＭ）はオフになる。ノード（Ｎｇ）がハイレベルとなっているため、第１のスイッチングトランジスタ（Ｋ１）１０４はオフになる。その結果、負荷（Ｌｏａｄ）１０８はミラーコンデンサ（Ｃｍ）に蓄積された電力を消費して、出力電圧（Ｖｘ）をローに引き下げる。
【００７６】
出力電圧（Ｖｘ）が基準電圧（Ｖｒｅｆ）を下回ると、コンパレータ（Ｃｏｍｐ）１０２はハイレベルの信号を出力し得る。このため、ノード（Ｎ１）はハイレベルとなり、ノード（Ｎ２）はローレベルとなり、ノード（Ｎ３）はハイレベルとなる。その結果、Ｐ‐ＭＯＳＦＥＴ（ＰＭ）はオフになり、Ｎ−ＭＯＳＦＥＴ（ＮＭ）はオンになる。ノード（Ｎｇ）がローレベルとなっているため、第１のスイッチングトランジスタ（Ｋ１）１０４はオンになり、電流を出力電圧（Ｖｘ）に伝導する。その結果、出力電圧（Ｖｘ）が引き上げられる。
【００７７】
回路の動的変化により、出力電圧（Ｖｘ）が基準電圧（Ｖｒｅｆ）と等しくなるという状況は無視することができる。上記のプロセスを繰り返すことにより、出力電圧（Ｖｘ）を基準電圧（Ｖｒｅｆ）で動的に安定させることができる。なお、図６に示す回路トポロジーでは、ノード（Ｎｇ）がＬＤＯ６００の閉制御ループの過渡応答を支配するドミナントポールとなる一方、ノード（Ｎ１）、ノード（Ｎ２）、およびノード（Ｎ３）はノンドミナントポールとなる。
【００７８】
よって、低ドロップアウトレギュレータについて説明する。いくつかの実施形態では、開示している低ドロップアウトレギュレータは、制御信号に応じて、本低ドロップアウトレギュレータの電源と負荷との間のスイッチングを制御するように構成された第１のスイッチングトランジスタと、第１のスイッチングトランジスタの出力電圧と基準電圧とを比較するように構成されたコンパレータであって、コンパレータの出力信号に基づいて制御信号が生成されている、コンパレータと、第１のスイッチングトランジスタの制御端子と出力端子との間に電気的に結合され、かつ本低ドロップアウトレギュレータの負荷に対する出力電圧を安定させるように構成された、ミラーコンデンサとを備え得る。
【００７９】
本低ドロップアウトレギュレータは、コンパレータの出力信号を駆動して制御信号を生成し、かつ制御信号をバッファリングすることにより、本低ドロップアウトレギュレータの負荷に対する出力電圧の安定性を高めるように構成された駆動モジュールをさらに備え得る。いくつかの実施形態では、この駆動モジュールは、本低ドロップアウトレギュレータの負荷に対する出力電圧のノイズマージンを増加させるように構成された、相補型金属酸化膜半導体（ＣＭＯＳ）インバータ、および／あるいはコンパレータの出力信号を増幅かつ／またはバッファリングするように構成された、１もしくは複数のデジタルインバータを含み得る。
【００８０】
さらに、この駆動モジュールは、本低ドロップアウトレギュレータの負荷に対する出力電圧の変化率を調整するように構成された、１または複数の電流源を含み得、この１または複数の電流源にはたとえば、本低ドロップアウトレギュレータの負荷に対する出力電圧の上昇速度を制限するように構成された、第１の電流源、および／または本低ドロップアウトレギュレータの負荷に対する出力電圧の降下速度を制限するように構成された、第２の電流源が挙げられる。
【００８１】
なお、ミラーコンデンサの容量値は負荷の等価容量の容量値よりも小さく、第１のスイッチングトランジスタの制御端子における寄生容量の容量値よりも大きい。たとえば、ミラーコンデンサの容量値を、負荷の等価コンデンサの容量値の１％以下とし、またこれを、第１のスイッチングトランジスタの制御端子における寄生容量の容量値の１０倍以上としている。
【００８２】
いくつかの実施形態では、本低ドロップアウトレギュレータは、本低ドロップアウトレギュレータの過渡応答を支配するように構成された、第１のスイッチングトランジスタの制御端子におけるドミナントポールをさらに備える。
【００８３】
いくつかの実施形態では、開示している広帯域幅ＬＤＯは、電源電圧（Ｖｃｃ）が約１．２Ｖであり、かつ基準電圧（Ｖｒｅｆ）が約０．１Ｖであるとき、耐電圧が約１００ｍＶであり、静電容量が約４００ｐＦのミラーコンデンサを使用することにより、最大５０ｍＡの出力負荷を確保することができる。なお、図１〜図６に関連して上述した、開示している広帯域幅ＬＤＯの各実施形態を、単一の回路として別々に使用することもできるし、または別の回路に集積される回路の一部として使用することもできる。
【００８４】
図７を参照すると、本開示のいくつかの実施形態に従って、開示している低ドロップアウトレギュレータを三次元（３Ｄ）ＮＡＮＤメモリデバイスに実装する典型的なシステムの概略ブロック図が示されている。
【００８５】
３Ｄ  ＮＡＮＤフラッシュメモリデバイスは、スマートフォン、タブレットＰＣ、ＭＰ３プレーヤー、デジタルカメラ、およびノートＰＣなどのモバイルアプリケーションで広く採用されている。バッテリの寿命はモバイルデバイスの重要な要素の１つであるため、低電力設計を考慮する必要がある。通常、３Ｄ  ＮＡＮＤフラッシュメモリは、３．３Ｖまたは１．８Ｖなどの単一の電源電圧と、読取り操作、プログラム操作、および消去操作などの段線形計画の操作に必要となる広範囲の高出力電圧とを受け取っている。典型的なＮＡＮＤフラッシュメモリは、いくつかの高電圧発生器の同時操作により、プログラム操作中に大電流を消費している。
【００８６】
３Ｄ  ＮＡＮＤフラッシュメモリデバイスのワード線に電力を供給する、典型的なシステム７００を図７に示している。図示のように、システム７００は発振器７１０と、チャージポンプ７２０と、低ドロップアウトレギュレータ７３０と、ワード線（ＷＬ）スイッチ７４０と、３Ｄ  ＮＡＮＤメモリ回路内のワード線とを備え得る。
【００８７】
システム７００は、３Ｄ  ＮＡＮＤフラッシュメモリデバイスに広範囲の出力電圧を供給して、段線形計画の操作をサポートしている。システム７００は、２５Ｖなどの高出力調整電圧と、任意の負荷容量に対する高速の立ち上がり時間とを有するため、チャージポンプ７２０を使用して、電源電圧をより高い電圧へと上昇させることができる。発振器７１０を使用して周期クロック信号を生成し、かつチャージポンプ７２０に駆動信号を供給することができる。
【００８８】
低ドロップアウトレギュレータ７３０を、図１〜図６に関連して上述した、開示しているＬＤＯのいずれか１つとすることができる。低ドロップアウトレギュレータ７３０を使用して、段計画のパルスに対応する大電流および低出力調整電圧を引き出すことができる。低ドロップアウトレギュレータ７３０の出力を使用して、３Ｄ  ＮＡＮＤフラッシュメモリデバイスでのプログラム操作中にワード線スイッチ７４０を通じて、選択したワード線７５０を駆動することができる。
【００８９】
本明細書に記載している例（「など（ｓｕｃｈ  ａｓ）」、「たとえば（ｅ．ｇ．）」、「含む（ｉｎｃｌｕｄｉｎｇ）」などの言葉で表現されている項も）の提供を、クレームされた主題を特定の例に限定しているものとして解釈すべきではなく、むしろこれらの例については、想定可能な多くの態様の一部のみを例示することが意図されている。
【００９０】
さらに、本開示で使用している「第１の（ｆｉｒｓｔ）」および「第２の（ｓｅｃｏｎｄ）」などの単語は、順序、量、または重要性を示すものではなく、単に異なる構成要素を区別することを意図している。「備える（ｃｏｍｐｒｉｓｅ）」または「含む（ｉｎｃｌｕｄｉｎｇ）」などの単語は、その単語の前にある要素または対象物が、他の要素または対象物を除外することなく、その単語およびそれらの均等物の後にリストされている要素または対象物を網羅できることを意味している。「結合する（ｃｏｎｎｅｃｔ）」または「連結する（ｌｉｎｋ）」などの単語は、物理的または機械的な結合に限定されず、電気的結合を直接的にも間接的にも含む場合がある。
【００９１】
上記の例示的な実施形態において本開示を説明かつ例示してきたが、本開示を単なる例示としてなしたものであり、本開示の実施形態の詳細における多くの変更を、本開示の精神および範囲から逸脱することなくなすことができ、また本開示の精神および範囲は、以下に続く特許請求の範囲によってのみ制限されることが理解される。開示している実施形態の特徴を、種々の方法で組み合わせて再構成することができる。本開示の精神および範囲から逸脱することなく、本開示に対してなされる修正、その均等事項、または改善を当業者であれば理解することができ、またこれらが本開示の範囲内に包含されることが意図される。
【図１】
2020510397.tif 000003
【図２】
2020510397.tif 000004
【図３】
2020510397.tif 000005
【図４】
2020510397.tif 000006
【図５】
2020510397.tif 000007
【図６】
2020510397.tif 000008
【図７】
2020510397.tif 000009
【手続補正書】
【提出日】令和1年11月6日(2019.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の端子、第２の端子、および制御端子を含む第１のスイッチングトランジスタであって、前記第１のスイッチングトランジスタの前記第１の端子が負荷に接続され、前記第１のスイッチングトランジスタの前記第２の端子が電源電圧に接続されている、スイッチングトランジスタと、
第１の入力端子、第２の入力端子、および出力端子を含むコンパレータであって、前記コンパレータの前記第１の入力端子が基準電圧に接続され、前記コンパレータの前記第２の入力端子が前記第１のスイッチングトランジスタの前記第１の端子に接続され、かつ前記コンパレータの前記出力端子が前記第１のスイッチングトランジスタの前記制御端子に接続されている、コンパレータと、
第１の端子および第２の端子を含むミラーコンデンサであって、前記ミラーコンデンサの前記第１の端子が前記第１のスイッチングトランジスタの前記制御端子に接続され、前記ミラーコンデンサの前記第２の端子が前記第１のスイッチングトランジスタの前記第１の端子および前記負荷に接続されている、ミラーコンデンサと
を備える、低ドロップアウトレギュレータ。
【請求項２】
入力部および出力部を含む駆動モジュールをさらに備え、前記駆動モジュールの前記入力部は、前記コンパレータの前記出力端子に結合され、前記駆動モジュールの前記出力部は、前記第１のスイッチングトランジスタの前記制御端子に結合されている、
請求項１に記載の低ドロップアウトレギュレータ。
【請求項３】
前記駆動モジュールが、
ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）であって、前記Ｐ−ＭＯＳＦＥＴのソースが前記電源電圧に接続され、前記Ｐ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に接続され、かつ前記Ｐ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続されている、Ｐ−ＭＯＳＦＥＴと、
ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）であって、前記Ｎ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続され、前記Ｎ−ＭＯＳＦＥＴのソースが接地電位に結合され、かつ前記Ｎ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に接続されている、Ｎ−ＭＯＳＦＥＴと
をさらに含む、請求項２に記載の低ドロップアウトレギュレータ。
【請求項４】
前記駆動モジュールが、
入力端子および出力端子を含む第１のインバータをさらに備え、前記第１のインバータの前記入力端子は前記コンパレータの前記出力端子に接続され、前記第１のインバータの前記出力端子は前記第１のスイッチングトランジスタの前記制御端子に接続されている、
請求項２に記載の低ドロップアウトレギュレータ。
【請求項５】
前記駆動モジュールが、
ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）であって、前記Ｐ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に接続され、かつ前記Ｐ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続されているＰ−ＭＯＳＦＥＴと、
第１の電流源であって、前記第１の電流源の入力端子が前記電源電圧に接続され、前記第１の電流源の出力端子が前記Ｐ−ＭＯＳＦＥＴの前記ソースに接続されている第１の電流源と、
ｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）であって、前記Ｎ−ＭＯＳＦＥＴのゲートが前記コンパレータの前記出力端子に接続され、前記Ｎ−ＭＯＳＦＥＴのソースが接地電位に結合され、かつ前記Ｎ−ＭＯＳＦＥＴのドレインが前記第１のスイッチングトランジスタの前記制御端子に結合されているＮ−ＭＯＳＦＥＴと、
第２の電流源であって、前記第２の電流源の入力端子が前記Ｎ−ＭＯＳＦＥＴの前記ソースに結接続され、前記第２の電流源の出力端子が接地電位に結合されている第２の電流源と
をさらに含む、請求項２に記載の低ドロップアウトレギュレータ。
【請求項６】
駆動モジュールが、
入力端子および出力端子を含む第１のインバータをさらに備え、前記第１のインバータの前記入力端子は、前記コンパレータの前記出力端子に接続され、前記第１のインバータの前記出力端子は、前記Ｐ−ＭＯＳＦＥＴの前記ゲートおよび前記Ｎ−ＭＯＳＦＥＴの前記ゲートに接続されている、
請求項５に記載の低ドロップアウトレギュレータ。
【請求項７】
前記駆動モジュールが、
第２のインバータをさらに含み、前記第２のインバータの入力端子は、前記コンパレータの前記出力端子に接続され、前記第２のインバータの出力端子は、前記第１のインバータの前記入力端子に接続されている、
請求項４に記載の低ドロップアウトレギュレータ。
【請求項８】
前記第１のインバータが、反転バッファまたは反転増幅器を含む、
請求項４に記載の低ドロップアウトレギュレータ。
【請求項９】
前記ミラーコンデンサの容量値は、前記負荷の等価容量の容量値よりも小さく、かつ、前記第１のスイッチングトランジスタの前記制御端子における寄生容量の容量値よりも大きい、
請求項１に記載の低ドロップアウトレギュレータ。
【請求項１０】
前記第１のスイッチングトランジスタが、ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）を含む、
請求項１に記載の低ドロップアウトレギュレータ。
【請求項１１】
前記第１のスイッチングトランジスタの前記第１の端子は、ノンドミナントポールであり、
前記第１のスイッチングトランジスタの前記制御端子は、ドミナントポールである、
請求項１に記載の低ドロップアウトレギュレータ。
【請求項１２】
制御信号に応じて、電源と前記低ドロップアウトレギュレータの負荷との間のスイッチングを制御するように構成された第１のスイッチングトランジスタと、
前記第１のスイッチングトランジスタの出力電圧と基準電圧とを比較するように構成されたコンパレータであって、前記コンパレータの出力信号に基づいて前記制御信号が生成される、コンパレータと、
第１の端子および第２の端子を含むミラーコンデンサであって、前記ミラーコンデンサの前記第１の端子は、前記第１のスイッチングトランジスタの制御端子に接続され、前記ミラーコンデンサの前記第２の端子は、前記第１のスイッチングトランジスタの出力端子に接続され、かつ前記ミラーコンデンサは、前記低ドロップアウトレギュレータの前記負荷に対する出力電圧を安定させるように構成されている、ミラーコンデンサと
を備える、低ドロップアウトレギュレータ。
【請求項１３】
前記コンパレータに前記制御信号を生成させる前記出力信号を駆動し、かつ前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の安定性を高めるための前記制御信号をバッファリングするように構成された駆動モジュール
をさらに備える、請求項１２に記載の低ドロップアウトレギュレータ。
【請求項１４】
前記駆動モジュールが、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧のノイズマージンを増加するように構成された、相補型金属酸化膜半導体（ＣＭＯＳ）インバータ
を含む、請求項１３に記載の低ドロップアウトレギュレータ。
【請求項１５】
前記駆動モジュールが、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の変化率を調整するように構成された、１または複数の電流源
をさらに含む、請求項１３に記載の低ドロップアウトレギュレータ。
【請求項１６】
前記１または複数の電流源には、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の上昇速度を制限するように構成された、第１の電流源が含まれる、
請求項１５に記載の低ドロップアウトレギュレータ。
【請求項１７】
前記１または複数の電流源には、
前記低ドロップアウトレギュレータの前記負荷に対する前記出力電圧の降下速度を制限するように構成された、第２の電流源がさらに含まれる、
請求項１６に記載の低ドロップアウトレギュレータ。
【請求項１８】
前記駆動モジュールが、
前記コンパレータの前記出力信号を増幅またはバッファリングするように構成された、１もしくは複数のデジタルインバータを含む、
請求項１３に記載の低ドロップアウトレギュレータ。
【請求項１９】
前記ミラーコンデンサの容量値は、前記負荷の等価容量の容量値よりも小さく、かつ、前記第１のスイッチングトランジスタの前記制御端子における寄生容量の容量値よりも大きい、
請求項１２に記載の低ドロップアウトレギュレータ。
【請求項２０】
前記低ドロップアウトレギュレータの過渡応答を支配するように構成された、前記第１のスイッチングトランジスタの前記制御端子におけるドミナントポールをさらに備える、
請求項１２に記載の低ドロップアウトレギュレータ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
ミラーコンデンサの容量値を、負荷の等価容量の容量値の１％以下とすることができ、またこれを、第１のスイッチングトランジスタの制御端子における寄生容量の容量値の１０倍以上とすることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
いくつかの実施形態では、負荷（Ｌｏａｄ）１０８の等価容量の容量値Ｃｌｏａｄと第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子における寄生容量の容量値Ｃｐとが既知であると仮定すると、ミラーコンデンサ（Ｃｍ）１０６の容量値Ｃｘは次の関係式を満たし得る。１００Ｃｘ≦ＣｌｏａｄおよびＣｘ≧１０Ｃｐ。このような場合、出力電圧（Ｖｘ）の発振の約９０％〜１００％をノード（Ｎｇ）に結合することができる。出力電圧（Ｖｘ）のノイズは、たとえば従来のアナログＬＤＯにおけるノイズの元の絶対振幅約２０１ｍＶから、開示しているＬＤＯにおけるノイズの絶対振幅約２０ｍＶまで低減するなど、１桁分低減することができる。結果として生じる出力電圧（Ｖｘ）の波形は、より広範な負荷条件のニーズを満たすことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
開示しているＬＤＯのコンパレータ（Ｃｏｍｐ）は、第１のスイッチングトランジスタ（Ｋ１）１０４からの電圧出力を負荷（Ｌｏａｄ）１０８および基準電圧（Ｖｒｅｆ）と比較している。この比較結果は第１のスイッチングトランジスタ（Ｋ１）１０４の制御端子へと送信され、その結果、ＬＤＯ１００が誤差演算増幅器によって制限されないような広帯域幅を有するようになる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
たとえば図４に示すように、駆動モジュール４１０は、第１の電流源（Ｉｐｕ）および／または第２の電流源（Ｉｐｄ）を含み得る。第１の電流源（Ｉｐｕ）の入力端子を電源電圧（Ｖｃｃ）に結合することができる。第１の電流源（Ｉｐｕ）の出力端子を、Ｐ‐ＭＯＳＦＥＴ（ＰＭ）のソースに結合することができる。第２の電流源（Ｉｐｄ）の入力端子を、Ｎ−ＭＯＳＦＥＴ（ＮＭ）のソースに結合することができる。第２の電流源（Ｉｐｄ）の出力端子を接地することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
いくつかの実施形態では、第１のスイッチングトランジスタ（Ｋ１）１０４をＰ−ＭＯＳＦＥＴとすることができる。Ｐ‐ＭＯＳＦＥＴのゲートを、駆動モジュール５１０の出力端子に結合することができる。Ｐ−ＭＯＳＦＥＴのドレインを負荷（Ｌｏａｄ）１０８に結合することができる。Ｐ‐ＭＯＳＦＥＴのソースを電源電圧（Ｖｃｃ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の非反転入力端子を基準電圧（Ｖｒｅｆ）に結合することができる。コンパレータ（Ｃｏｍｐ）１０２の反転入力端子を、第１のスイッチングトランジスタ（Ｋ１）１０４の第１の端子（すなわち、Ｐ‐ＭＯＳＦＥＴのドレイン）に結合することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
いくつかの実施形態では、駆動モジュール６１０は、第２のデジタルインバータ（Ｉｎｖ２）をさらに含み得る。第２のデジタルインバータ（Ｉｎｖ２）の入力端子を、コンパレータ（Ｃｏｍｐ）１０２の出力端子に結合することができる。第２のデジタルインバータ（Ｉｎｖ２）の出力端子を、第１のデジタルインバータ（Ｉｎｖ１）の入力端子に結合することができる。
【国際調査報告】
2020510397.tif 000010
2020510397.tif 000011
2020510397.tif 000012