(57)【要約】  例示的なレシーバは、パッド（３０２）に結合されたパッドスプリッタ回路（３０４）を含み、パッドスプリッタ回路は、第１の論理信号（ｐａｄ＿ｔｏｐ）および第２の論理信号（ｐａｄ＿ｂｏｔ）を生成するように構成され、レシーバはさらに、第１および第２の論理信号を受信するためにパッドスプリッタ回路に結合されたワイドレンジレシーバ（３０６）を含み、ワイドレンジレシーバは、第１のシュミットトリガ（３０６ＨＶ）レシーバと第２のシュミットトリガレシーバ（３０６ＨＶ）との組合せを含み、レシーバはさらに、パッドスプリッタ回路およびワイドレンジレシーバに結合された制御回路（３１２）と、パッドスプリッタ回路およびワイドレンジレシーバに結合されたバイアス生成器回路（３０８）とを含む。
2020533911.tif 000002
【特許請求の範囲】
【請求項１】
トランスミッタであって、
第１のノードおよび第２のノードに論理信号を結合するように構成された入力回路と、
前記第１のノードに結合された入力を有する第１のレベルシフタと、
前記第１のレベルシフタの出力に結合された入力を有する第１のプリドライバと、
前記第２のノードに結合された入力を有する第２のレベルシフタと、
前記第２のレベルシフタの出力に結合された入力を有する第２のプリドライバとを含み、前記第２のプリドライバは、第１のモードでは第１の電圧スイングを有し、第２のモードでは第２の電圧スイングを有する出力信号を生成するように構成され、前記トランスミッタはさらに、
電源ノードと接地ノードとの間に結合された、上部ｐチャネルトランジスタ、底部ｐチャネルトランジスタ、上部ｎチャネルトランジスタ、および底部ｎチャネルトランジスタのスタックを含むドライバを含み、前記上部ｐチャネルトランジスタのゲートは前記第２のプリドライバの前記出力信号を受信するように結合され、前記底部ｎチャネルトランジスタのゲートは前記第１のプリドライバの出力に結合され、前記底部ｐチャネルトランジスタおよび前記上部ｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受けるように結合される、トランスミッタ。
【請求項２】
前記第２のレベルシフタは、第１の論理信号を生成するための前記論理信号の第１のレベルシフトと、第２の論理信号を生成するための前記論理信号の第２のレベルシフトとを実行するように構成され、前記第２のレベルシフタの前記出力は、前記第１の論理信号と前記第２の論理信号とを含む、請求項１に記載のトランスミッタ。
【請求項３】
前記第２のプリドライバは、前記電源ノードと基準ノードとの間に結合された、第１のｐチャネルトランジスタ、第２のｐチャネルトランジスタ、第１のｎチャネルトランジスタ、および第２のｎチャネルトランジスタのスタックを含み、前記第１のｐチャネルトランジスタのゲートは前記第１の論理信号を受信し、前記第２のｎチャネルトランジスタのゲートは前記第２の論理信号を受信し、前記第２のｐチャネルトランジスタおよび前記第１のｎチャネルトランジスタのゲートは前記第１および第２のバイアス電圧をそれぞれ受ける、請求項２に記載のトランスミッタ。
【請求項４】
前記第２のプリドライバは、前記第２のｐチャネルトランジスタと前記第１のｎチャネルトランジスタとの間に結合された第３のｐチャネルトランジスタおよび第３のｎチャネルトランジスタを含み、前記第３のｐチャネルトランジスタのゲートは、前記第３のｎチャネルトランジスタのソースおよび前記第１のｎチャネルトランジスタのドレインに結合され、前記第３のｎチャネルトランジスタのゲートは、前記第３のｐチャネルトランジスタのソースおよび前記第２のｐチャネルトランジスタのドレインに結合される、請求項３に記載のトランスミッタ。
【請求項５】
前記第２のプリドライバは、前記第２のｎチャネルトランジスタと前記基準ノードとの間に結合されたスルー制御回路を含む、請求項３に記載のトランスミッタ。
【請求項６】
前記第２のプリドライバは、前記第１のｐチャネルトランジスタのゲートと前記第２のｎチャネルトランジスタのゲートとの間に結合された伝送ゲートを含み、前記伝送ゲートは、第１のイネーブル信号を受信するように結合された第１の制御端子と、第２のイネーブル信号を受信するように結合された第２の制御端子とを含む、請求項３に記載のトランスミッタ。
【請求項７】
前記第２のプリドライバは、前記第１のｐチャネルトランジスタのドレインと前記第２のｎチャネルトランジスタのドレインとの間に結合された第４および第５のｎチャネルトランジスタを含み、前記第４のｎチャネルトランジスタのゲートは前記第２のバイアス電圧を受けるように結合され、前記第５のｎチャネルトランジスタのゲートは前記第１のイネーブル信号を受信するように結合される、請求項６に記載のトランスミッタ。
【請求項８】
レシーバであって、
パッドに結合されたパッドスプリッタ回路を含み、前記パッドスプリッタ回路は、第１の論理信号および第２の論理信号を生成するように構成され、前記レシーバはさらに、
前記第１および第２の論理信号を受信するように前記パッドスプリッタ回路に結合されたワイドレンジレシーバを含み、前記ワイドレンジレシーバは、第１のシュミットトリガレシーバと第２のシュミットトリガレシーバとの組合せを含み、前記レシーバはさらに、
前記パッドスプリッタ回路および前記ワイドレンジレシーバに結合された制御回路と、
前記パッドスプリッタ回路および前記ワイドレンジレシーバに結合されたバイアス生成器回路とを含む、レシーバ。
【請求項９】
前記ワイドレンジレシーバは、
電源ノードと上部入力ノードとの間に結合された第１、第２、および第３のｐチャネルトランジスタを含み、前記第１のｐチャネルトランジスタのゲートは第１のイネーブル電圧を受けるように結合され、前記第２のｐチャネルトランジスタのゲートは第１のバイアス電圧を受けるように結合され、前記第３のｐチャネルトランジスタのゲートは前記第２の論理信号を受信するように結合され、前記ワイドレンジレシーバはさらに、
底部入力ノードと基準ノードとの間に結合された第１のｎチャネルトランジスタを含み、前記第１のｎチャネルトランジスタのゲートは前記第２の論理信号を受信するように結合され、前記ワイドレンジレシーバはさらに、
前記上部入力ノードと前記底部入力ノードとの間に結合された第１の伝送ゲートを含む、請求項８に記載のレシーバ。
【請求項１０】
前記ワイドレンジレシーバは、
前記電源ノードと前記上部入力ノードとの間に結合された第４および第５のｐチャネルトランジスタを含み、前記第４のｐチャネルトランジスタのゲートは第２のイネーブル電圧を受けるように結合され、前記第５のｐチャネルトランジスタのゲートは前記第１の論理信号を受信するように結合され、前記ワイドレンジレシーバはさらに、
前記上部入力ノードと前記底部入力ノードとの間に結合された、第６および第７のｐチャネルトランジスタと、第２および第３のｎチャネルトランジスタ（ＭＮＴ０、ＭＮ４）とを含み、前記第６のｐチャネルトランジスタのゲートは前記第１のバイアス電圧を受けるように結合され、前記第３のｎチャネルトランジスタのゲートは第２のバイアス電圧を受けるように結合される、請求項９に記載のレシーバ。
【請求項１１】
前記ワイドレンジレシーバは、
前記電源ノードと前記上部入力ノードとの間に結合された第８および第９のｐチャネルトランジスタと、
前記電源ノードと上部出力ノードとの間に結合された第１０および第１１のｐチャネルトランジスタとを含み、
前記第８のｐチャネルトランジスタのゲートは前記第１０のｐチャネルトランジスタのゲートに結合され、前記第９のｐチャネルトランジスタのゲートは前記上部出力ノードに結合され、前記第１１のｐチャネルトランジスタのゲートは前記上部入力ノードに結合される、請求項１０に記載のレシーバ。
【請求項１２】
前記ワイドレンジレシーバは、前記上部出力ノードと底部出力ノードとの間に結合された、第１２および第１３のｐチャネルトランジスタと、第４および第５のｎチャネルトランジスタとを含み、前記第１２のｐチャネルトランジスタのゲートは前記第１のバイアス電圧を受けるように結合され、前記第５のｎチャネルトランジスタのゲートは前記第２のバイアス電圧を受けるように結合される、請求項１１に記載のレシーバ。
【請求項１３】
前記ワイドレンジレシーバは、
前記底部入力ノードと前記基準ノードとの間に結合された第６のｎチャネルトランジスタと、
前記底部出力ノードと前記基準ノードとの間に結合された第７のｎチャネルトランジスタとを含み、
前記第６のｎチャネルトランジスタのゲートは前記底部出力ノードに結合され、前記第７のｎチャネルトランジスタ（ＭＮ８）のゲートは前記底部入力ノードに結合される、請求項１２に記載のレシーバ。
【請求項１４】
前記ワイドレンジレシーバは、前記上部出力ノードと前記底部出力ノードとの間に結合された第２の伝送ゲートを含む、請求項１３に記載のレシーバ。
【請求項１５】
前記ワイドレンジレシーバは、第１の抵抗を提供する第１の回路と、第２の抵抗を提供する第２の回路とを含み、前記第１の抵抗は前記第２の抵抗と並列であり、前記ワイドレンジレシーバはさらに、前記第１の抵抗の並列の組合せと直列に結合された、第３の抵抗を提供する第３の回路を含み、前記第１、第２、および第３の抵抗の組合せが前記ワイドレンジレシーバのトリガーポイントを制御する、請求項８に記載のレシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は概して電子回路に関し、特に、集積回路のための、グリッチのない広供給範囲トランシーバに関する。
【背景技術】
【０００２】
背景
集積回路（integrated circuit：ＩＣ）における入力／出力（input/output：ＩＯ）回路はさまざまなＩＯ規格をサポートすることができ、広い供給範囲を必要とする。ＩＣ作製技術の進歩は、その任意の２つの端子間の電圧限度が低いＩＯトランジスタをもたらした。このため、広い供給範囲にわたって複数のＩＯ規格に対処できるＩＯ回路を設計することは、ますます難易度が高くなっている。この課題に取組むための１つの手法は、広い供給範囲を高電圧範囲と低電圧範囲とに分割することである。高電圧モードおよび低電圧モードでＩＯパッドを駆動するために、２つの異なるデータ経路を使用することができる。同様に、高電圧モードおよび低電圧モードでＩＯパッドからデータを受信するように、２つの異なるレシーバを使用することができる。しかしながら、そのような実現化例は、一方のモードから他方のモードへの（高から低への、または低から高への）スイッチングがある場合に、ＩＯパッドにおいて、およびレシーバの出力においてグリッチをもたらすおそれがある。そのようなグリッチは、２つのデータ経路のターンオフおよびターンオンについての遅延の不整合に起因する。そのようなグリッチは、望ましくない状態変更、リセット、および機能故障を引き起こすおそれがある。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
一例では、トランスミッタは、第１のノードおよび第２のノードに論理信号を結合するように構成された入力回路と、第１のノードに結合された入力を有する第１のレベルシフタと、第１のレベルシフタの出力に結合された入力を有する第１のプリドライバと、第２のノードに結合された入力を有する第２のレベルシフタと、第２のレベルシフタの出力に結合された入力を有する第２のプリドライバとを含み、第２のプリドライバは、第１のモードでは第１の電圧スイングを有し、第２のモードでは第２の電圧スイングを有する出力信号を生成するように構成され、トランスミッタはさらに、電源ノードと接地ノードとの間に結合された、上部ｐチャネルトランジスタ、底部ｐチャネルトランジスタ、上部ｎチャネルトランジスタ、および底部ｎチャネルトランジスタのスタックを含むドライバを含み、上部ｐチャネルトランジスタのゲートは第２のプリドライバの出力信号を受信するように結合され、底部ｎチャネルトランジスタのゲートは第１のプリドライバの出力に結合され、底部ｐチャネルトランジスタおよび上部ｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受けるように結合される。
【０００４】
いくつかの実施形態では、第２のレベルシフタは、第１の論理信号を生成するための論理信号の第１のレベルシフトと、第２の論理信号を生成するための論理信号の第２のレベルシフトとを実行するように構成されてもよい。第２のレベルシフタの出力は、第１の論理信号と第２の論理信号とを含んでいてもよい。
【０００５】
いくつかの実施形態では、第２のプリドライバは、電源ノードと基準ノードとの間に結合された、第１のｐチャネルトランジスタ、第２のｐチャネルトランジスタ、第１のｎチャネルトランジスタ、および第２のｎチャネルトランジスタのスタックを含んでいてもよい。第１のｐチャネルトランジスタのゲートは第１の論理信号を受信してもよく、第２のｎチャネルトランジスタのゲートは第２の論理信号を受信してもよく、第２のｐチャネルトランジスタおよび第１のｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受けてもよい。
【０００６】
いくつかの実施形態では、第２のプリドライバは、第２のｐチャネルトランジスタと第１のｎチャネルトランジスタとの間に結合された第３のｐチャネルトランジスタおよび第３のｎチャネルトランジスタを含んでいてもよい。第３のｐチャネルトランジスタのゲートは、第３のｎチャネルトランジスタのソースおよび第１のｎチャネルトランジスタのドレインに結合されてもよい。第３のｎチャネルトランジスタのゲートは、第３のｐチャネルトランジスタのソースおよび第２のｐチャネルトランジスタのドレインに結合されてもよい。
【０００７】
いくつかの実施形態では、第２のプリドライバは、第２のｎチャネルトランジスタと基準ノードとの間に結合されたスルー制御回路を含んでいてもよい。
【０００８】
いくつかの実施形態では、第２のプリドライバは、第１のｐチャネルトランジスタのゲートと第２のｎチャネルトランジスタのゲートとの間に結合された伝送ゲートを含んでいてもよい。伝送ゲートは、第１のイネーブル信号を受信するように結合された第１の制御端子と、第２のイネーブル信号を受信するように結合された第２の制御端子とを含んでいてもよい。
【０００９】
いくつかの実施形態では、第２のプリドライバは、第１のｐチャネルトランジスタのドレインと第２のｎチャネルトランジスタのドレインとの間に結合された第４および第５のｎチャネルトランジスタを含んでいてもよい。第４のｎチャネルトランジスタのゲートは第２のバイアス電圧を受けるように結合されてもよく、第５のｎチャネルトランジスタのゲートは第１のイネーブル信号を受信するように結合されてもよい。
【００１０】
別の例では、レシーバは、パッドに結合されたパッドスプリッタ回路を含み、パッドスプリッタ回路は、第１の論理信号および第２の論理信号を生成するように構成され、レシーバはさらに、第１および第２の論理信号を受信するようにパッドスプリッタ回路に結合されたワイドレンジレシーバを含み、ワイドレンジレシーバは、第１のシュミットトリガレシーバと第２のシュミットトリガレシーバとの組合せを含み、レシーバはさらに、パッドスプリッタ回路およびワイドレンジレシーバに結合された制御回路と、パッドスプリッタ回路およびワイドレンジレシーバに結合されたバイアス生成器回路とを含む。
【００１１】
いくつかの実施形態では、ワイドレンジレシーバは、電源ノードと上部入力ノードとの間に結合された第１、第２、および第３のｐチャネルトランジスタを含んでいてもよい。第１のｐチャネルトランジスタのゲートは第１のイネーブル電圧を受けるように結合されてもよく、第２のｐチャネルトランジスタのゲートは第１のバイアス電圧を受けるように結合されてもよく、第３のｐチャネルトランジスタのゲートは第２の論理信号を受信するように結合されてもよい。第１のｎチャネルトランジスタが底部入力ノードと基準ノードとの間に結合されてもよく、第１のｎチャネルトランジスタのゲートは第２の論理信号を受信するように結合されてもよい。第１の伝送ゲートが上部入力ノードと底部入力ノードとの間に結合されてもよい。
【００１２】
いくつかの実施形態では、ワイドレンジレシーバは、電源ノードと上部入力ノードとの間に結合された第４および第５のｐチャネルトランジスタを含んでいてもよい。第４のｐチャネルトランジスタのゲートは第２のイネーブル電圧を受けるように結合されてもよく、第５のｐチャネルトランジスタのゲートは第１の論理信号を受信するように結合されてもよい。第６および第７のｐチャネルトランジスタと、第２および第３のｎチャネルトランジスタ（ＭＮＴ０、ＭＮ４）とが、上部入力ノードと底部入力ノードとの間に結合されてもよい。第６のｐチャネルトランジスタのゲートは第１のバイアス電圧を受けるように結合されてもよく、第３のｎチャネルトランジスタのゲートは第２のバイアス電圧を受けるように結合されてもよい。
【００１３】
いくつかの実施形態では、ワイドレンジレシーバは、電源ノードと上部入力ノードとの間に結合された第８および第９のｐチャネルトランジスタを含んでいてもよい。第１０および第１１のｐチャネルトランジスタが、電源ノードと上部出力ノードとの間に結合されてもよい。第８のｐチャネルトランジスタのゲートは第１０のｐチャネルトランジスタのゲートに結合されてもよく、第９のｐチャネルトランジスタのゲートは上部出力ノードに結合されてもよく、第１１のｐチャネルトランジスタのゲートは上部入力ノードに結合されてもよい。
【００１４】
いくつかの実施形態では、ワイドレンジレシーバは、上部出力ノードと底部出力ノードとの間に結合された、第１２および第１３のｐチャネルトランジスタと、第４および第５のｎチャネルトランジスタとを含んでいてもよい。第１２のｐチャネルトランジスタのゲートは第１のバイアス電圧を受けるように結合されてもよく、第５のｎチャネルトランジスタのゲートは第２のバイアス電圧を受けるように結合されてもよい。
【００１５】
いくつかの実施形態では、ワイドレンジレシーバは、底部入力ノードと基準ノードとの間に結合された第６のｎチャネルトランジスタと、底部出力ノードと基準ノードとの間に結合された第７のｎチャネルトランジスタとを含んでいてもよい。第６のｎチャネルトランジスタのゲートは底部出力ノードに結合されてもよく、第７のｎチャネルトランジスタ（ＭＮ８）のゲートは底部入力ノードに結合されてもよい。
【００１６】
いくつかの実施形態では、ワイドレンジレシーバは、上部出力ノードと底部出力ノードとの間に結合された第２の伝送ゲートを含んでいてもよい。
【００１７】
いくつかの実施形態では、ワイドレンジレシーバは、第１の抵抗を提供する第１の回路と、第２の抵抗を提供する第２の回路とを含んでいてもよい。第１の抵抗は第２の抵抗と並列であってもよく、第３の抵抗を提供する第３の回路が、第１の抵抗の並列の組合せと直列に結合されてもよい。第１、第２、および第３の抵抗の組合せがワイドレンジレシーバのトリガーポイントを制御してもよい。
【００１８】
別の例では、トランシーバは、トランスミッタと、レシーバとを含む。トランスミッタは、第１のノードおよび第２のノードに論理信号を結合するように構成された入力回路と、第１のノードに結合された入力を有する第１のレベルシフタと、第１のレベルシフタの出力に結合された入力を有する第１のプリドライバと、第２のノードに結合された入力を有する第２のレベルシフタと、第２のレベルシフタの出力に結合された入力を有する第２のプリドライバとを含み、第２のプリドライバは、第１のモードでは第１の電圧スイングを有し、第２のモードでは第２の電圧スイングを有する出力信号を生成するように構成され、トランスミッタはさらに、電源ノードと接地ノードとの間に結合された、上部ｐチャネルトランジスタ、底部ｐチャネルトランジスタ、上部ｎチャネルトランジスタ、および底部ｎチャネルトランジスタのスタックを含むドライバを含み、上部ｐチャネルトランジスタのゲートは第２のプリドライバの出力信号を受信するように結合され、底部ｎチャネルトランジスタのゲートは第１のプリドライバの出力に結合され、底部ｐチャネルトランジスタおよび上部ｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受けるように結合される。レシーバは、パッドに結合されたパッドスプリッタ回路を含み、パッドスプリッタ回路は、第１の論理信号および第２の論理信号を生成するように構成され、レシーバはさらに、第１および第２の論理信号を受信するようにパッドスプリッタ回路に結合されたワイドレンジレシーバを含み、ワイドレンジレシーバは、第１のシュミットトリガレシーバと第２のシュミットトリガレシーバとの組合せを含み、レシーバはさらに、パッドスプリッタ回路およびワイドレンジレシーバに結合された制御回路と、パッドスプリッタ回路およびワイドレンジレシーバに結合されたバイアス生成器回路とを含む。
【００１９】
いくつかの実施形態では、第２のレベルシフタは、第１の論理信号を生成するための論理信号の第１のレベルシフトと、第２の論理信号を生成するための論理信号の第２のレベルシフトとを実行するように構成されてもよい。第２のレベルシフタの出力は、第１の論理信号と第２の論理信号とを含んでいてもよい。
【００２０】
いくつかの実施形態では、第２のプリドライバは、電源ノードと基準ノードとの間に結合された、第１のｐチャネルトランジスタ、第２のｐチャネルトランジスタ、第１のｎチャネルトランジスタ、および第２のｎチャネルトランジスタのスタックを含んでいてもよい。第１のｐチャネルトランジスタのゲートは第１の論理信号を受信してもよく、第２のｎチャネルトランジスタのゲートは第２の論理信号を受信してもよく、第２のｐチャネルトランジスタおよび第１のｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受けてもよい。
【００２１】
いくつかの実施形態では、第２のプリドライバは、第２のｐチャネルトランジスタと第１のｎチャネルトランジスタとの間に結合された第３のｐチャネルトランジスタおよび第３のｎチャネルトランジスタを含んでいてもよい。第３のｐチャネルトランジスタのゲートは、第３のｎチャネルトランジスタのソースおよび第１のｎチャネルトランジスタのドレインに結合されてもよい。第３のｎチャネルトランジスタのゲートは、第３のｐチャネルトランジスタのソースおよび第２のｐチャネルトランジスタのドレインに結合されてもよい。
【００２２】
いくつかの実施形態では、ワイドレンジレシーバは、第１の抵抗を提供する第１の回路と、第２の抵抗を提供する第２の回路とを含んでいてもよい。第１の抵抗は第２の抵抗と並列であってもよく、第３の抵抗を提供する第３の回路が、第１の抵抗の並列の組合せと直列に結合されてもよい。第１、第２、および第３の抵抗の組合せがワイドレンジレシーバのトリガーポイントを制御してもよい。
【００２３】
これらおよび他の局面は、以下の詳細な説明を参照して理解され得る。
図面の簡単な説明
上述の特徴が詳細に理解され得る態様で、上に簡単に概説されたより特定的な説明が、例示的な実現化例を参照して得られ得る。それらのうちのいくつかを添付図面に示す。しかしながら、添付図面は典型的な実現化例を示すに過ぎず、したがってその範囲を限定するものとして考えられるべきではないということに留意されたい。
【図面の簡単な説明】
【００２４】
【図１】一例に従ったトランスミッタのブロック図である。
【図２】一例に従ったプリドライバを示す概略図である。
【図３】一例に従ったレシーバを示すブロック図である。
【図４】図３のレシーバの動作を説明するグラフである。
【図５】ワイドレンジレシーバの一例を示す概略図である。
【図６】高電圧モードでの図５のワイドレンジレシーバを示す図である。
【図７】低電圧モードでの図５のワイドレンジレシーバを示す図である。
【図８Ａ】図５のワイドレンジレシーバの動作を示す図である。
【図８Ｂ】図５のワイドレンジレシーバの動作を示す図である。
【図９】ワイドレンジレシーバの別の例を示す概略図である。
【図１０】一例に従ったトランシーバを示すブロック図である。
【図１１】一例に従ったプログラマブルＩＣを示すブロック図である。
【図１２】図１０のプログラマブルＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実現化例を示す図である。
【発明を実施するための形態】
【００２５】
理解を容易にするため、これらの図面に共通している同一の要素を示すために、可能であれば同一の参照符号が使用されている。ある例の要素が他の例に有益に組み込まれ得ることが考えられる。
【００２６】
詳細な説明
以下に、さまざまな特徴を、図面を参照して説明する。図面は縮尺通りに描かれても描かれなくてもよいこと、および、図面全体を通し、同様の構造または機能の要素は同じ参照符号によって表わされることに留意されたい。図面は、特徴の説明を容易にするようにのみ意図されていることに留意されたい。それらは、請求される発明の網羅的な説明として、または請求される発明の範囲に対する限定として意図されてはいない。加えて、図示された例は、示されたすべての局面または利点を有していなくてもよい。ある特定の例とともに説明された局面または利点は、必ずしもその例に限定されず、そのように図示されていなくても、またはそのように明示的に説明されていなくても、任意の他の例において実践され得る。
【００２７】
集積回路のための、グリッチのない広供給範囲トランシーバが説明される。複数の供給電圧（たとえば１．２Ｖ、１．５Ｖ、１．８Ｖ、２．５Ｖ、３．３Ｖ）をサポートするトランシーバにおいて、回路は、信頼性を理由として２つのモードに（たとえば、１．２Ｖ、１．５Ｖ、および１．８Ｖのための低電圧（low-voltage：ＬＶ）モードと、２．５Ｖおよび３．３Ｖのための高電圧モード（high-voltage：ＨＶ）モードとに）分割される。ここに説明される手法は、モード変更がある場合にはいつでも、双方の動作モード時の単一回路解決策を証明することによって、あらゆるグリッチ発生の問題を解決する。トランシーバのこれらのおよびさらなる局面を、図面に関して以下に説明する。
【００２８】
図１は、一例に従ったトランスミッタ１００のブロック図である。トランスミッタ１００は、入力回路１０２と、レベルシフタ１０４と、レベルシフタ１０６と、Ｐプリドライバ１０８と、Ｎプリドライバ１１０と、バイアス回路１１２と、ドライバ１１４と、制御回路１２８とを含む。入力回路１０２の入力は、入力論理信号を受信するためのノード１１６に結合される。入力論理信号は、論理ハイ値または論理ロー値のいずれかを有するデジタル信号である。入力回路１０２の出力は、ノード１１８および１２０にそれぞれ結合される。入力回路１０２は、入力論理信号をノード１１８および１２０に結合する。
【００２９】
レベルシフタ１０４の入力は、ノード１１８に結合される。レベルシフタ１０４の出力は、Ｐプリドライバ１０８の入力に結合される。レベルシフタ１０６の入力は、ノード１２０に結合される。レベルシフタ１０６の出力は、Ｎプリドライバ１１０の入力に結合される。
【００３０】
ドライバ１１４は、電源ノードｖｃｃｏと接地ノードｇｎｄとの間に結合された、トランジスタＭＰ＿ｔｏｐ、ＭＰ＿ｂｏｔ、ＭＮ＿ｔｏｐ、およびＭＮ＿ｂｏｔのスタックを含む。特に、トランジスタＭＰ＿ｔｏｐおよびＭＰ＿ｂｏｔは、ｐチャネル電界効果トランジスタ（field effect transistor：ＦＥＴ）、たとえばｐ型金属酸化膜半導体ＦＥＴ（metal oxide semiconductor FET：ＭＯＳＦＥＴ）である。トランジスタＭＮ＿ｔｏｐおよびＭＮ＿ｂｏｔは、ｎチャネルＦＥＴ、たとえばｎ型ＭＯＳＦＥＴである。トランジスタＭＰ＿ｔｏｐのソースは、電源ノードｖｃｃｏに結合される。トランジスタＭＰ＿ｔｏｐのドレインは、トランジスタＭＰ＿ｂｏｔのソースに結合される。トランジスタＭＰ＿ｂｏｔのドレインは、トランジスタＭＮ＿ｔｏｐのドレインに結合される。トランジスタＭＮ＿ｔｏｐのソースは、トランジスタＭＮ＿ｂｏｔのドレインに結合される。トランジスタＭＮ＿ｂｏｔのソースは、ノードｇｎｄに結合される。トランジスタＭＰ＿ｂｏｔおよびＭＮ＿ｔｏｐのドレインは、出力ノード１１６（たとえば、トランスミッタ１００が配置される集積回路（ＩＣ）のピンまたはパッド）に結合される。
【００３１】
Ｐプリドライバ１０８の出力は、トランジスタＭＰ＿ｔｏｐのゲート（ノード１２６と呼ばれる）に結合される。Ｎプリドライバ１１０の出力は、トランジスタＭＮ＿ｂｏｔのゲートに結合される。バイアス回路１１２は、トランジスタＭＰ＿ｂｏｔおよびＭＮ＿ｔｏｐのゲートに結合された出力を含む。バイアス回路１１２は、バイアス電圧１２２をトランジスタＭＰ＿ｂｏｔへ供給し、バイアス電圧１２４をトランジスタＭＮ＿ｔｏｐへ供給する。
【００３２】
制御回路１２８は、レベルシフタ１０４の入力に結合された出力と、Ｐプリドライバ１０８の入力に結合された出力と、バイアス回路１１２の入力に結合された出力とを含む。動作時、制御回路１２８は、トランスミッタ１００のモードに基づいて、レベルシフタ１０４と、Ｐプリドライバ１０８と、バイアス回路１１２とを制御する。選択されたモードは、ノードｖｃｃｏの電圧レベル（すなわち、外部回路（図示せず）によって供給されたｖｃｃｏ電圧のレベル）に依存する。一例では、ｖｃｃｏが閾値電圧（たとえば２．１Ｖ）を横切るまで、トランスミッタ１００はＬＶモードにあり、その後、トランスミッタ１００はＨＶモードにある。たとえば、ｖｃｃｏは、１．２Ｖ、１．３５Ｖ、１．５Ｖ、１．８Ｖ、２．５Ｖ、および３．３Ｖといった複数の電圧から選択可能であり得る。電圧１．２Ｖ、１．３５Ｖ、１．５Ｖ、および１．８ＶはＬＶモードに対応し、電圧２．５Ｖおよび３．３ＶはＨＶモードに対応する。制御回路１２８は、トランスミッタ１００がＨＶモードにあるかまたはＬＶモードにあるかを判断するために、ノードｖｃｃｏを監視し得る。それに代えて、制御回路１２８は、モードを選択するように構成可能であり得る。そのような場合、制御回路１２８は、ｖｃｃｏを提供する電圧源１２９を制御することができる。
【００３３】
以下の表１は、ＨＶモードおよびＬＶモードでのトランスミッタ１００におけるＩＯシグナリングを概説する：
【００３４】
【表１】
2020533911.tif 000003
【００３５】
表１では、バイアス電圧１２４はｖｃｃａｕｘ（たとえば、１．８Ｖといった、デバイスを保護するための補助電圧）である。ＨＶモードおよびＬＶモードの双方で、トランジスタＭＮ＿ｔｏｐはゲート電圧ｖｃｃａｕｘによってオンにバイアスされる。ＨＶモードおよびＬＶモードの双方で、ＭＮ＿ｂｏｔ（信号）のゲート電圧は０とｖｃｃａｕｘとの間でスイングする。ＨＶモードでは、トランジスタＭＰ＿ｂｏｔはゲート電圧（ｖｃｃｏ−１．８）によってオンにバイアスされ、トランジスタＭＰ＿ｔｏｐ（信号）のゲート電圧は（ｖｃｃｏ−１．８）とｖｃｃｏとの間でスイングする。ＬＶモードでは、トランジスタＭＰ＿ｂｏｔはｇｎｄのゲート電圧によってオンにバイアスされ、トランジスタＭＰ＿ｔｏｐ（信号）のゲート電圧は０とｖｃｃｏとの間でスイングする。１．８という電圧は、トランジスタＭＰ＿ｔｏｐが任意の２つの端子間の１．８を超える電圧によって損傷されないように選択される。表１の１．８という電圧は、トランジスタＭＰ＿ｔｏｐの特性に依存して異なり得る。
【００３６】
以下の表２は、ＨＶモードおよびＬＶモードでのトランスミッタ１００におけるＩＯ高インピーダンスを概説する：
【００３７】
【表２】
2020533911.tif 000004
【００３８】
表２では、ＨＶモードおよびＬＶモードの双方で、トランジスタＭＰ＿ｔｏｐおよびＭＮ＿ｂｏｔは遮断されるように制御される。双方のモードで、ＭＰ＿ｔｏｐのゲート電圧はｖｃｃｏであり、ＭＮ＿ｂｏｔのゲート電圧は０である。双方のモードで、トランジスタＭＮ＿ｔｏｐはゲート電圧ｖｃｃａｕｘを用いてオンにバイアスされる。トランジスタＭＰ＿ｂｏｔは、ＨＶモードではゲート電圧ｖｃｃｏ−１．８を用いて、ＬＶモードではｇｎｄのゲート電圧を用いて、オンにバイアスされる。
【００３９】
トランスミッタ１００には、（ＨＶ経路およびＬＶ経路とは対照的に）入力回路１０２からドライバ１１４のトランジスタＭＰ＿ｔｏｐへの単一経路がある。Ｐプリドライバ１０８の出力スイングは、ＬＶモードとＨＶモードとの間で（たとえば制御回路１２８によって）制御可能である。たとえば、上述の例示的な表１で説明されたように、ＬＶモードでは、Ｐプリドライバ１０８の出力スイングは０からｖｃｃｏまでであり得る。ＨＶモードでは、Ｐプリドライバ１０８の出力スイングは（ｖｃｃｏ−１．８）からｖｃｃｏまでであり得る。このため、（ＨＶからＬＶへの、またはＬＶからＨＶへの）モード移行が起こる場合にはいつでも、Ｐプリドライバ１０８の信号スイングのみが変化し、出力ノード１１６でグリッチが現われない。さらに、高インピーダンスモードでは、動作モードにかかわらず、ＭＰ＿ｔｏｐのゲートはｖｃｃｏにあり、ＭＰ＿ｂｏｔはオンにバイアスされる。これは、出力ノード１１６でグリッチがない円滑な動作を保証する。
【００４０】
表１の例では、ＬＶモードおよびＨＶモードの双方で、Ｎプリドライバ１１０の出力スイングは０からｖｃｃａｕｘまでである。Ｎプリドライバ１１０はインバータであり得る。レベルシフタ１０６は、０とｖｃｃａｕｘとの間でスイングするように論理信号をレベルシフトするように構成される。Ｐプリドライバ１０８も、インバータとして機能する。Ｐプリドライバ１０８の例示的な回路実現化例が図２に示され、以下に説明される。
【００４１】
図２は、一例に従ったＰプリドライバ１０８を示す概略図である。Ｐプリドライバ１０８は、トランジスタスタック２０２と、伝送ゲート２０４と、伝送ゲート２０６とを含む。トランジスタスタック２０２は、ｐチャネルトランジスタＭＰＴ１、ＭＰＴ２、およびＭＰＴ３と、ｎチャネルトランジスタＭＮＴ１、ＭＮＴ２、およびＭＮＴ３とを含む。トランジスタＭＰＴ１のソースは、電源ノードｖｃｃｏに結合される。トランジスタＭＰＴ１のドレインは、トランジスタＭＰＴ２のソースに結合される。トランジスタＭＰＴ２のドレインは、トランジスタＭＰＴ３のソースに結合される。トランジスタＭＰＴ３のドレインは、トランジスタＭＮＴ１のドレインに結合される。トランジスタＭＮＴ１のソースは、トランジスタＭＮＴ２のドレインに結合される。トランジスタＭＮＴ２のソースは、トランジスタＭＮＴ３のドレインに結合される。トランジスタＭＮＴ３のソースは、接地ノード（ｇｎｄ）または基準ノードに直接結合され、基準ノードは、オプションのスルー制御回路２０８を通して接地ノードに間接的に結合される。
【００４２】
トランジスタＭＰＴ１のゲートは、ノードｐ＿ｉｎに結合される。トランジスタＭＮＴ３のゲートは、ノードｎ＿ｉｎに結合される。ノードｐ＿ｉｎおよびｎ＿ｉｎは、レベルシフタ１０４の出力に結合される。トランジスタＭＰＴ２のゲートは、バイアス電圧ｐｂｉａｓを受けるように結合される。トランジスタＭＮＴ２のゲートは、バイアス電圧ｎｂｉａｓを受けるように結合される。バイアス電圧ｐｂｉａｓおよびｎｂｉａｓは、バイアス回路１１２によって生成される。トランジスタＭＰＴ３のゲートは、トランジスタＭＮＴ１のソースに結合される。トランジスタＭＮＴ１のゲートは、トランジスタＭＰＴ３のソースに結合される。ノードｐｇａｔｅ＿ｔｏｐは、トランジスタＭＰＴ１のドレインとトランジスタＭＰＴ２のソースとによって形成される。ノードｐｇａｔｅ＿ｔｏｐは、ノード１２６（すなわち、ドライバ１１４におけるトランジスタＭＰ＿ｔｏｐのゲート）に結合される。トランジスタＭＰＴ２およびＭＮＴ２は、高電圧ストレスからトランジスタＭＰＴ１およびＭＮＴ３をそれぞれ保護する。トランジスタＭＰＴ３およびＭＮＴ１は、トランジスタスイッチングによるホットキャリア注入（hot-carrier injection：ＨＣＩ）劣化を緩和する。スルー制御回路２０８は、トランジスタスタック２０２によって形成されたインバータのスルーを制御するために提供され得る。
【００４３】
伝送ゲート２０４は、ノードｐ＿ｉｎとｎ＿ｉｎとの間に結合される。伝送ゲート２０４は、ｎチャネルトランジスタＭＮＴ４およびＭＮＴ５と、ｐチャネルトランジスタＭＰＴ４およびＭＰＴ５とを含む。トランジスタＭＮＴ４およびＭＮＴ５の基板端子は、接地ノードｇｎｄに結合される。トランジスタＭＰＴ４およびＭＰＴ５の基板端子は、電源ノードｖｃｃｏに結合される。明確にするために、他のトランジスタ（すなわち、伝送ゲートの一部ではないもの）の基板端子は図面から省略される。ｎチャネルトランジスタの基板端子は接地ノードに接続可能であり、ｐチャネルトランジスタの基板端子は電源ノードに結合可能であるということが理解されるべきである。トランジスタＭＮＴ４の一方のソース／ドレインはノードｐ＿ｉｎに結合され、トランジスタＭＮＴ４の他方のソース／ドレインはトランジスタＭＮＴ５のソース／ドレインに結合される。トランジスタＭＮＴ５の他方のソース／ドレインはノードｎ＿ｉｎに結合される。同様に、トランジスタＭＰＴ４の一方のソース／ドレインはノードｐ＿ｉｎに結合され、トランジスタＭＰＴ４の他方のソース／ドレインはトランジスタＭＰＴ５のソース／ドレインに結合される。トランジスタＭＰＴ５の他方のソース／ドレインはノードｎ＿ｉｎに結合される。トランジスタＭＮＴ４のゲートは、バイアス電圧ｎｂｉａｓを受けるように結合される。トランジスタＭＮＴ５のゲートは、制御電圧ｅｎを受けるように結合される。トランジスタＭＰＴ５のゲートは、バイアス電圧ｐｂｉａｓを受けるように結合される。トランジスタＭＰＴ４のゲートは、制御電圧ｅｎ＿ｂ＿ｖｃｃｏを受けるように結合される。制御電圧ｅｎおよびｅｎ＿ｂ＿ｖｃｃｏは、制御回路１２８によって生成される。制御電圧ｅｎおよびｅｎ＿ｂ＿ｖｃｃｏは互いの論理反転であるが、異なる電圧スイングを有する。特に、制御電圧ｅｎは、ＨＶモードでは０Ｖであり、ＬＶモードではｖｃｃｏである。制御電圧ｅｎ＿ｂ＿ｖｃｃｏは、ＨＶモードではｖｃｃｏであり、ＬＶモードでは０である。
【００４４】
伝送ゲート２０６は、ｎチャネルトランジスタＭＮＴ６およびＭＮＴ７を含む。トランジスタＭＮＴ６およびＭＮＴ７の基板端子は、接地ノードｇｎｄに結合される。トランジスタＭＮＴ６のソース／ドレインはノードｐｇａｔｅ＿ｔｏｐに結合され、トランジスタＭＮＴ６の他方のソース／ドレインはトランジスタＭＮ７のソース／ドレインに結合される。トランジスタＭＮＴ７の他方のソース／ドレインは、トランジスタＭＮＴ２のソースとトランジスタＭＮＴ３のドレインとによって形成されたノードに結合される。トランジスタＭＮＴ６のゲートは、バイアス電圧ｎｂｉａｓを受けるように結合される。トランジスタＭＮＴ７のゲートは、制御電圧ｅｎを受けるように結合される。
【００４５】
表３は、ＨＶモードおよびＬＶモードの双方についてのバイアス電圧および制御電圧の条件を示す：
【００４６】
【表３】
2020533911.tif 000005
【００４７】
トランジスタＭＮＴ４、ＭＮＴ５、ＭＰＴ４、およびＭＰＴ５は、スイッチとして機能する。ＬＶモードでは、トランジスタＭＮＴ４およびＭＰＴ５はオンにバイアスされる。また、制御電圧ｅｎおよびｅｎ＿ｂ＿ｖｃｃｏは、トランジスタＭＮＴ５およびＭＰＴ４をオンにバイアスする。このため、ノードｐ＿ｉｎおよびｎ＿ｉｎは共通であり、０とｖｃｃｏとの間でスイングする。出力ノードｐｇａｔｅ＿ｔｏｐも、各々オンにバイアスされるトランジスタＭＮＴ６およびＭＮＴ７の助けにより、０からｖｃｃｏへスイングする。ＨＶモードでは、制御電圧ｅｎおよびｅｎ＿ｂ＿ｖｃｃｏは、トランジスタＭＮＴ５およびＭＰＴ４をオフにバイアスする。このため、ノードｐ＿ｉｎおよびｎ＿ｉｎは、伝送ゲート２０４によって分離される。同様に、トランジスタＭＮＴ７はオフにバイアスされ、ノードｐｇａｔｅ＿ｔｏｐは、トランジスタＭＮＴ２のソースおよびトランジスタＭＮＴ３のドレインから分離される。ノードｐｇａｔｅ＿ｔｏｐは、（ｖｃｃｏ−１．８）からｖｃｃｏへスイングする。これは、ＨＶ動作モードでは信頼性問題がないことを保証する。ノードｐ＿ｉｎは、（ｖｃｃｏ−１．８）からｖｃｃｏへスイングする。ノードｎ＿ｉｎは、０からｖｃｃａｕｘへスイングする。
【００４８】
図３は、一例に従ったレシーバ３００を示すブロック図である。レシーバ３００は、入力パッド３０２と、パッドスプリッタ回路３０４と、ワイドレンジレシーバ３０６と、バイアス生成器３０８と、レベルシフタ３１０と、制御回路３１２とを含む。パッドスプリッタ回路３０４の入力は、パッド３０２に結合される。パッドスプリッタ回路３０４の出力（ｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔと示される）は、ワイドレンジレシーバ３０６の入力に結合される。ワイドレンジレシーバ３０６の出力（ｏｕｔと示される）は、レベルシフタ３１０の入力に結合される。レベルシフタ３１０の出力は、レシーバ３００の出力を提供する。バイアス発生器３０８の出力は、パッドスプリッタ回路３０４およびワイドレンジレシーバ３０６の入力に結合されて、さまざまなバイアス電圧を提供する。制御回路３１２の出力は、パッドスプリッタ回路３０４およびワイドレンジレシーバ３０６の入力に結合されて、それらに制御電圧を提供する。
【００４９】
技術の進歩およびトランジスタ寸法の縮小とともに、ＩＯトランジスタ（ｐチャネルおよびｎチャネル）の任意の２つの端子間の最大電圧は、より低くなっている（たとえば１．８９Ｖ）。したがって、ＨＶモード（たとえばｖｃｃｏ＝３．３Ｖまたは２．５Ｖ）では、ＩＯトランジスタの任意の２つの端子間の電圧差を制限するための手法が必要とされる。バイアス生成器３０８は、動作モード（ＨＶまたはＬＶ）に依存して異なるバイアス電圧を生成する。同様に、制御回路３１２は、動作モード（ＨＶまたはＬＶ）に依存して異なる制御電圧を生成する。パッドスプリッタ回路３０４は、以下にさらに説明されるように、モードに依存してパッド電圧（すなわち、パッド３０２上の電圧）からｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔ電圧を生成する。ワイドレンジレシーバ３０６は、２つのレシーバをｖｃｃｏ範囲全体（たとえば３．３Ｖ〜１．２Ｖ）をサポートする単一のエンティティへと組合せるシュミットトリガである。ワイドレンジレシーバ３０６の例を、以下にさらに説明する。
【００５０】
図５は、ワイドレンジレシーバ３０６の一例を示す概略図である。ワイドレンジレシーバ３０６は、ｐチャネルトランジスタＭＰ１〜ＭＰ１７と、ｎチャネルトランジスタＭＮＴ０と、ｎチャネルトランジスタＭＮ１〜ＭＮ１０とを含む。
【００５１】
トランジスタＭＰ１のソースは、電源ノードｖｃｃｏに結合される。トランジスタＭＰ１のドレインは、トランジスタＭＰ２のソースに結合される。トランジスタＭＰ２のドレインは、トランジスタＭＰ３のソースに結合される。トランジスタＭＰ３のドレインは、ノードＮ１に結合される。トランジスタＭＰ１のゲートは、（制御回路３１２によって生成された）制御電圧ｅｎ＿ｌｖを受ける。トランジスタＭＰ２のゲートは、（バイアス生成器３０８によって生成された）バイアス電圧ｐｂｉａｓを受ける。トランジスタＭＰ３のゲートは、（パッドスプリッタ回路３０４によって出力された）ノードｐａｄ＿ｂｏｔに結合される。
【００５２】
トランジスタＭＰ６のソースは、電源ノードｖｃｃｏに結合される。トランジスタＭＰ６のドレインは、トランジスタＭＰ７のソースに結合される。トランジスタＭＰ７のドレインは、ノードＮ１に結合される。トランジスタＭＰ６のゲートは、（制御回路３１２によって生成された）制御電圧ｅｎ＿ｈｖを受ける。トランジスタＭＰ７のゲートは、（パッドスプリッタ回路３０４によって出力された）ノードｐａｄ＿ｔｏｐに結合される。
【００５３】
トランジスタＭＰ１０のソースは、電源ノードｖｃｃｏに結合される。トランジスタＭＰ１０のドレインは、トランジスタＭＰ１１のソースに結合される。トランジスタＭＰ１１のドレインは、ノードＮ１に結合される。トランジスタＭＰ１２のソースは、電源ノードｖｃｃｏに結合される。トランジスタＭＰ１２のドレインは、トランジスタＭＰ１３のソースに結合される。トランジスタＭＰ１３のドレインは、ノードＮ２に結合される。トランジスタＭＰ１０のゲートはトランジスタＭＰ１２のゲートに結合され、それらは各々、バイアス電圧ｐｂｉａｓを供給するノードにも結合される。トランジスタＭＰ１３のゲートは、ノードＮ１に結合される。トランジスタＭＰ１１のゲートは、ノードＮ２に結合される。
【００５４】
トランジスタＭＮ１およびＭＮ２の基板端子は、接地ノードｇｎｄに結合される。トランジスタＭＰ４およびＭＰ５の基板端子は、電源ノードｖｃｃｏに結合される。トランジスタＭＮ１の一方のソース／ドレインはノードＮ１に結合され、トランジスタＭＮ１の他方のソース／ドレインはトランジスタＭＮ２のソース／ドレインに結合される。トランジスタＭＮ２の他方のソース／ドレインは、ノードＮ３に結合される。同様に、トランジスタＭＰ４の一方のソース／ドレインはノードＮ１に結合され、トランジスタＭＰ４の他方のソース／ドレインはトランジスタＭＰ５のソース／ドレインに結合される。トランジスタＭＰ５の他方のソース／ドレインは、ノードＮ３に結合される。トランジスタＭＮ１のゲートは、バイアス電圧ｎｂｉａｓを受けるように結合される。トランジスタＭＮ２のゲートは、制御電圧ｅｎを受けるように結合される。トランジスタＭＰ５のゲートは、バイアス電圧ｐｂｉａｓを受けるように結合される。トランジスタＭＰ４のゲートは、制御電圧ｅｎ＿ｂ＿ｖｃｃｏを受けように結合される。トランジスタＭＮ１、ＭＮ２、ＭＰ４、およびＭＰ５は、伝送ゲート５０２を形成する。
【００５５】
トランジスタＭＰ８のソースは、ノードＮ１に結合される。トランジスタＭＰ８のドレインは、トランジスタＭＰ９のソースに結合される。トランジスタＭＰ９のドレインは、トランジスタＭＮＴ０のドレインに結合される。トランジスタＭＮＴ０のソースは、トランジスタＭＮ４のドレインに結合される。トランジスタＭＮ４のソースは、ノードＮ３に結合される。トランジスタＭＰ８のゲートは、バイアスノードｐｂｉａｓに結合される。トランジスタＭＮ４のゲートは、バイアスノードｎｂｉａｓに結合される。トランジスタＭＮＴ０のゲートは、トランジスタＭＰ８のドレインに結合される。トランジスタＭＰ９のゲートは、トランジスタＭＮ４のドレインに結合される。
【００５６】
トランジスタＭＰ１４のソースは、ノードＮ２に結合される。トランジスタＭＰ１４のドレインは、トランジスタＭＰ１５のソースに結合される。トランジスタＭＰ１５のドレインは、トランジスタＭＮ６のドレインに結合される。トランジスタＭＮ６のソースは、トランジスタＭＮ７のドレインに結合される。トランジスタＭＮ７のソースは、ｏｕｔノードに結合される。トランジスタＭＰ１４のゲートは、バイアスノードｐｂｉａｓに結合される。トランジスタＭＮ７のゲートは、バイアスノードｎｂｉａｓに結合される。トランジスタＭＮ６のゲートは、トランジスタＭＰ１４のドレインに結合される。トランジスタＭＰ１５のゲートは、トランジスタＭＮ７のドレインに結合される。
【００５７】
トランジスタＭＮ９およびＭＮ１０の基板端子は、接地ノードｇｎｄに結合される。トランジスタＭＰ１６およびＭＰ１７の基板端子は、電源ノードｖｃｃｏに結合される。トランジスタＭＮ９の一方のソース／ドレインはノードＮ２に結合され、トランジスタＭＮ９の他方のソース／ドレインはトランジスタＭＮ１０のソース／ドレインに結合される。トランジスタＭＮ１０の他方のソース／ドレインは、ｏｕｔノードに結合される。同様に、トランジスタＭＰ１６の一方のソース／ドレインはノードＮ２に結合され、トランジスタＭＰ１６の他方のソース／ドレインはトランジスタＭＰ１７のソース／ドレインに結合される。トランジスタＭＰ１７の他方のソース／ドレインは、ｏｕｔノードに結合される。トランジスタＭＮ９のゲートは、バイアス電圧ｎｂｉａｓを受けるように結合される。トランジスタＭＮ１０のゲートは、制御電圧ｅｎを受けるように結合される。トランジスタＭＰ１７のゲートは、バイアス電圧ｐｂｉａｓを受けるように結合される。トランジスタＭＰ１６のゲートは、制御電圧ｅｎ＿ｂ＿ｖｃｃｏを受けるように結合される。トランジスタＭＮ９、ＭＮ１０、ＭＰ１６、およびＭＮ１７は、伝送ゲート５０４を形成する。
【００５８】
トランジスタＭＮ３のドレインは、ノードＮ３に結合される。トランジスタＭＮ３のソースは、ノードｇｎｄに結合される。トランジスタＭＮ３のゲートは、ノードｐａｄ＿ｂｏｔに結合される。トランジスタＭＮ５のドレインは、ノードＮ３に結合される。トランジスタＭＮ５のソースは、ノードｇｎｄに結合される。トランジスタＭＮ８のドレインは、ｏｕｔノードに結合される。トランジスタＭＮ８のソースは、ノードｇｎｄに結合される。トランジスタＭＮ８のゲートは、ノードＮ３に結合される。トランジスタＭＮ５のゲートは、ｏｕｔノードに結合される。
【００５９】
ワイドレンジレシーバ３０６の動作は、図４のグラフを参照して理解され得る。図４のグラフは、時間、特に時刻Ｔ１〜Ｔ５を表わすｘ軸と、電圧を表わすｙ軸とを含む。グラフ４０２は、パッド電圧（すなわち、入力パッド３０２での電圧）を示す。グラフ４０４は、ＨＶモードでの電圧ｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔを示す。グラフ４０６は、ＬＶモードでの電圧ｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔを示す。ＨＶモードおよびＬＶモードについてのバイアス電圧およびイネーブル電圧を、表４に概説する：
【００６０】
【表４】
2020533911.tif 000006
【００６１】
表５は、ＨＶモードおよびＬＶモードについての、パッドスプリッタ回路３０４によって生成されたｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔの電圧範囲を概説する（ｖｔｎおよびｖｔｐはそれぞれ、ｎチャネルトランジスタおよびｐチャネルトランジスタの閾値電圧である）：
【００６２】
【表５】
2020533911.tif 000007
【００６３】
ＨＶモードでは、パッドスプリッタ回路３０４は、表５に説明され、グラフ４０４に示されるように、ｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔ電圧を生成する。電圧ｐａｄ＿ｂｏｔは増加し、（ｎｂｉａｓ−ｖｔｎ）でクリップする。電圧ｐａｄ＿ｔｏｐは（ｐｂｉａｓ＋ｖｔｐ）で始まり、３．３まで増加する。電圧ｐａｄ＿ｂｏｔは次に、０まで減少する。電圧ｐａｄ＿ｔｏｐは次に、（ｐｂｉａｓ＋ｖｔｐ）まで減少する。これは、トランジスタＭＰ３、ＭＰ７、およびＭＮ３が信頼できる限度内で動作する（すなわち、任意の２つの端子間の電圧が最大電圧（たとえば１．８Ｖ）を上回らない）ことを保証する。ＬＶモードでは、パッドスプリッタ回路３０４は、ｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔを同じ電圧になるように生成する。たとえば、パッドスプリッタ回路３０４は、伝送ゲートを使用してｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔを短絡させ得る。グラフ４１６に示すように、ｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔは双方とも、０からｖｃｃｏへの、およびｖｃｃｏから０へのフルスイングを有する。グラフ４０２に示すように、ＨＶモードおよびＬＶモードの双方で、パッド電圧は、０からｖｃｃｏへ、およびｖｃｃｏから０へスイングする。
【００６４】
ＨＶモードを仮定する。時間Ｔ１で、ｅｎ＿ｌｖがｖｃｃｏと等しいため、トランジスタＭＰ３はオフである。制御電圧ｅｎおよびｅｎ＿ｂ＿ｖｃｃｏの状態に起因して、伝送ゲート５０２および５０４は双方ともオフである。電圧ｐａｄ＿ｂｏｔは０であり、電圧ｐａｄ＿ｔｏｐは（ｐｂｉａｓ＋ｖｔｐ）である。トランジスタＭＰ６〜ＭＰ９、ＭＮＴ０、およびＭＮ４はオンである。これはノードＮ１をｖｃｃｏに設定し、ノードＮ３を（ｎｂｉａｓ−ｖｔｎ）に設定する。トランジスタＭＰ１３はオフである。トランジスタＭＰ１４、ＭＰ１５、およびＭＮ６〜ＭＮ８はオンである。そのため、ｏｕｔノードは０Ｖであり、ノードＮ２は（ｐｂｉａｓ＋ｖｔｐ）である。これはトランジスタＭＰ１１およびＭＰ１０をオンに設定する。すべてのトランジスタは線形領域にある。トランジスタＭＰ６およびＭＰ７の実効抵抗がＲ１であり、トランジスタＭＰ１０およびＭＰ１１の実効抵抗がＲ２であり、トランジスタＭＰ８、ＭＰ９、ＭＮＴ０、およびＭＮ４の実効抵抗がＲ３であり、トランジスタＭＮ３の実効抵抗がＲ４であると仮定する。Ｔ１で、トランジスタＭＮ３がオフであるため、抵抗Ｒ４は高インピーダンスである。
【００６５】
ＨＶモードおよび時間Ｔ１〜Ｔ３を仮定する。ｐａｄ＿ｂｏｔが増加するにつれて、Ｒ４は減少する。ｐａｄ＿ｔｏｐが増加するにつれて、Ｒ１は増加する。Ｒ４と、Ｒ１およびＲ２の並列の組合せ（Ｒ１／／Ｒ２）との間には、競合がある。ある時点で、Ｒ４は（Ｒ１／／Ｒ２）＋Ｒ３と比べて十分に小さくなるため、それはノードＮ３を接地へ引っ張り、ノードＮ１をｐｂｉａｓ＋ｖｔへ引っ張る。これはトランジスタＭＮ８をオフにし、トランジスタＭＰ１３をオンにする。ノードＮ２はｖｃｃｏになり、Ｒ２を効果的に遮断する。時間Ｔ２で生じるこのトリガーポイント（図４のポイント４１２）は、入力高閾値（input high threshold：ＶＩＨ）と呼ばれる。
【００６６】
ＨＶモードおよび時間Ｔ３を仮定する。Ｐａｄ＿ｔｏｐはｖｃｃｏに達し、それはトランジスタＭＰ７をオフにする。そのため、Ｒ１は高インピーダンスになる。ノードＮ３はｇｎｄになり、ノードＮ１はｐｂｉａｓ＋ｖｔｐになる。ノードＮ２はｖｃｃｏになり、このためＲ２を遮断する。出力ノードはｎｂｉａｓ−ｖｔｎになり、それはシュミットトリガの出力である。Ｒ２は遮断され、トランジスタＭＮ５はオンになり、実効抵抗Ｒ５を提供する。回路は、高から低への移行の準備ができる。
【００６７】
ＨＶモードおよび時間Ｔ３〜Ｔ５を仮定する。ｐａｄ＿ｔｏｐはｖｃｃｏからｐｂｉａｓに向かって動き、ｐａｄ＿ｂｏｔはｎｂｉａｓから０まで下がる。移行中、Ｒ４は増加し、Ｒ１は減少する。Ｒ１は、（Ｒ４／／Ｒ５）＋Ｒ３と競合している。ある時点（たとえばＴ４）で、Ｒ１＜＜（Ｒ４／／Ｒ５＋Ｒ３）であり、回路は、ｖｃｃｏになるようにノードＮ１をトリガする。Ｔ４（図４の４１４）でのこのスイッチングポイントは、入力低閾値（input low threshold：ＶＩＬ）と呼ばれる。ノードＮ１はｖｃｃｏになり、ノードＮ３はｎｂｉａｓ−ｖｔｎになる。このトリガはラッチングを実行に移し、再生フィードバックに起因して強制的にノードＮ２をｐｂｉａｓ＋ｖｔｐにし、出力ノードを０にする。
【００６８】
ＶＩＨは、ＭＰ１０およびＭＰ１１をサイズ決めすることによって、独立して微調整され得る。ＶＩＬは、ＭＮ５をサイズ決めすることによって、独立して微調整され得る。このため、回路についてのヒステリシスが微調整され得る（ヒステリシス＝ＶＩＨ−ＶＩＬ）。粗補正のために、Ｒ１を減少させること、またはＲ４を増加させることは、ＶＩＬおよびＶＩＨをともに増加させるであろう。その逆は、ＶＩＬおよびＶＩＨをともに減少させるであろう。Ｒ３は、入力スルーが非常に遅い場合に引き込まれる電流の量を制御するであろう。デューティサイクル歪み（duty cycle distortion：ＤＣＤ）は、ＭＰ１２、ＭＰ１３、およびＭＮ８を適切にサイズ決めすることによって制御され得る。
【００６９】
また、Ｔ１からＴ５までのサイクル全体にわたり、すべてのノードの電圧は、トランジスタの任意の２つの端子が最大電圧（たとえば１．８９Ｖ）を上回らないようになっているということが観察され得る。ＭＰ９およびＭＮＴ０は、それらの間のノードの充放電を遅くするのを助け、高周波動作中にストレス（たとえばＨＣＩ）を減少させるのを助ける。
【００７０】
ＬＶモードでは、ワイドレンジレシーバ３０６は、上述されたＨＶモードと同様に動作するが、以下の例外がある。パッドスプリッタ回路３０４はｐａｄ＿ｔｏｐおよびｐａｄ＿ｂｏｔを短絡させて、それらを入力パッド３０２と同等にする。バイアス電圧および制御電圧の他の条件は、上述の表４に示される。ノードＮ１がノードＮ３に結合され、ノードＮ２がｏｕｔノードに結合されるように、伝送ゲート５０２および５０４は双方ともオンである。伝送ゲート５０２の実効抵抗はＲ７である。抵抗Ｒ７は抵抗Ｒ３と並列である。しかしながら、抵抗Ｒ７＜＜Ｒ３であるため、抵抗Ｒ７は、ＨＶモードで存在する抵抗Ｒ３を効果的に置き換える。時間Ｔ１では、ｐａｄ＿ｂｏｔは０である。ＭＰ１、ＭＰ２、およびＭＰ３の実効抵抗はＲ６である。入力が上昇する場合、Ｒ６およびＲ２の並列の組合せはＲ４と競合しており、それはトリガＶＩＨを定める。入力が下降する場合、Ｒ４およびＲ５の並列の組合せはＲ６と競合しており、それはトリガＶＩＬを定める。
【００７１】
ワイドレンジレシーバ３０６は２つのレシーバを組合せており、一方のレシーバはＨＶモードでイネーブルにされ、他方のレシーバはＬＶモードでイネーブルにされる。図６は、ＨＶモードで形成されたレシーバ３０６ＨＶを示す。レシーバ３０６ＨＶは、伝送ゲート５０２および５０４を開放し、ＨＶモードをイネーブルにし、ＬＶモードをディスエーブルにすることから生じる。図７は、ＬＶモードで形成されたレシーバ３０６ＬＶを示す。レシーバ３０６ＬＶは、伝送ゲート５０２および５０４を閉鎖し、ＨＶモードをディスエーブルにし、ＬＶモードをイネーブルにすることから生じる。伝送ゲート５０２を閉鎖することは、伝送ゲート５０２の実効抵抗Ｒ７を通してノードＮ１およびＮ３を結合する。同様に、伝送ゲート５０４を閉鎖することは、伝送ゲート５０４の実効抵抗Ｒ８を通してノードＮ２およびｏｕｔを結合する。図６および図７に示すレシーバ３０６ＨＶおよび３０６ＬＶの構造は例であることに留意されたい。２つのレシーバを組合せるための枠組みは、図６および図７に示すもの以外の構造を有するレシーバを組合せるために使用され得る。
【００７２】
ある条件下では、２つのレシーバをスイッチングすることは、（グリッチを除去するために）望ましくないかもしれない。そのような場合、制御電圧ｅｎ＿ｌｖが、ワイドレンジレシーバ３０６をイネーブル／ディスエーブルにするために使用されてもよく、制御電圧ｅｎ＿ｈｖがオプションで、ＨＶモードでの仕様を満たすようにオンまたはオフにされてもよい。これは、ワイドレンジレシーバ３０６の、グリッチがより少ない動作も保証する。いったんイネーブルにされると、制御電圧ｅｎ＿ｌｖは、ｖｃｃｏにかかわらず、常にオンである。制御電圧ｅｎ＿ｈｖは、ｖｃｃｏに基づいてオンまたはオフになる（たとえば、ｖｃｃｏが２．５Ｖまたは３．３Ｖである場合、ｅｎ＿ｈｖはｐｂｉａｓであり、ｖｃｃｏが１．８Ｖ以下である場合、ｅｎ＿ｈｖはｖｃｃｏである）。これは、ＬＶモードからＨＶモードへの、またはその逆の移行がある場合にはいつでも、ｅｎ＿ｌｖによって制御される１つの脚部は常にオンであり、ｖｃｃｏに基づいたｅｎ＿ｈｖのスイッチングは並列抵抗を追加するであろう（シュミットレシーバは３状態にならないため、グリッチはない）ということを保証する。
【００７３】
図８Ａおよび図８Ｂは、ワイドレンジレシーバ３０６の動作を示す。図８Ａは、ワイドレンジレシーバ３０６がＶＩＨトリガに接近する際の動作を示す。図８Ｂは、ワイドレンジレシーバ３０６がＶＩＬトリガに接近する際の動作を示す。図８Ａに示すように、上昇移行中、（上昇移行に関して増加している）Ｒｗは、Ｒｘ（不変抵抗）と並列である。並列の組合せは、上昇移行に関して減少しているＲｙと競合している。競合に起因してスイッチングが起こるポイントは、ＶＩＨを生じさせる。図８Ｂに示すように、下降移行中、（下降移行に関して減少している）Ｒｗは、Ｒｚ（不変抵抗）と並列である（下降移行に関して増加している）Ｒｙの並列の組合せと競合して、ＶＩＬを達成する。
【００７４】
図９は、ワイドレンジレシーバ３０６の別の例を示す概略図である。図５の要素と同一または同様である図９の要素は、同じ参照符号を用いて示され、詳細に上述されている。本例では、トランジスタＭ０、Ｍ２、Ｍ３、およびＭ４が、ワイドレンジレシーバ３０６に追加される。トランジスタＭ０のドレインは、Ｎ３に結合される。トランジスタＭ０のソースは、トランジスタＭ４のドレインに結合される。トランジスタＭ４のソースは、ｇｎｄノードに結合される。トランジスタＭ３のドレインは、ノードＮ３に結合される。トランジスタＭ３のソースは、トランジスタＭ２のドレインに結合される。トランジスタＭ２のソースは、ｇｎｄノードに結合される。トランジスタＭ０のゲートは、ｐａｄ＿ｂｏｔに結合される。トランジスタＭ２のゲートは、ノードＮ３に結合される。トランジスタＭ４のゲートは、（制御回路３１２によって生成された）制御電圧ｅｎ＿ｓを受ける。トランジスタＭ３のゲートは、（制御回路３１２によって生成された）制御電圧ｅｎ＿ｖｉｌを受ける。トランジスタＭ０およびＭ４は、ＶＩＨおよびＶＩＬをともにプログラムする（増加／減少させる）ために使用され得る。トランジスタＭ２およびＭ３は、ＶＩＬを個々にプログラムする（増加／減少させる）ために使用され得る。別の例（明示的に図示せず）では、ＶＩＨを独立して制御するために、同様のｐチャネルトランジスタがノードＮ２とｖｃｃｏとの間に追加され得る。
【００７５】
図５に示すワイドレンジレシーバ３０６は、低電圧シュミットレシーバを高電圧シュミットレシーバと組合せるための枠組みを提供し、それらの例示的な構造は図６〜７に示される。ワイドレンジレシーバ３０６は、高電圧シュミットレシーバおよび低電圧シュミットレシーバの別々の実現化例に関して、面積および消費電力を減少させる。ワイドレンジレシーバ３０６はさらに、上述されたようにグリッチのない動作を提供する。
【００７６】
図１０は、一例に従ったトランシーバ１０００を示すブロック図である。トランシーバ１０００は、トランスミッタ１００と、レシーバ３００とを含む。トランスミッタ１００は、図１〜２に関して上述されたように構成され、動作する。レシーバ３００は、図３〜９に関して上述されたように構成され、動作する。
【００７７】
図１１は、一例に従ったプログラマブルＩＣ１を示すブロック図である。プログラマブルＩＣ１は、プログラマブルロジック３と、構成ロジック２５と、構成メモリ２６とを含む。プログラマブルＩＣ１は、不揮発性メモリ２７、ＤＲＡＭ２８、および他の回路２９といった外部回路に結合され得る。プログラマブルロジック３は、ロジックセル３０と、サポート回路３１と、プログラマブルインターコネクト３２とを含む。ロジックセル３０は、複数の入力の一般的な論理関数を実現するように構成され得る回路を含む。サポート回路３１は、トランシーバ、入力／出力ブロック、デジタル信号プロセッサ、メモリなどといった専用回路を含む。サポート回路３１は、トランスミッタ１００、レシーバ３００、および／またはトランシーバ１０００の１つ以上のインスタンスを含み得る。ロジックセルとサポート回路３１とは、プログラマブルインターコネクト３２を使用して相互接続され得る。ロジックセル３０をプログラムするための、サポート回路３１のパラメータを設定するための、およびプログラマブルインターコネクト３２をプログラムするための情報が、構成ロジック２５によって構成メモリ２６に格納される。構成ロジック２５は、不揮発性メモリ２７または任意の他のソースから（たとえば、ＤＲＡＭ２８または他の回路２９から）構成データを取得することができる。いくつかの例では、プログラマブルＩＣ１は、処理システム２を含む。処理システム２は、マイクロプロセッサ、メモリ、サポート回路、ＩＯ回路などを含み得る。処理システム２は、トランスミッタ１００、レシーバ３００、および／またはトランシーバ１０００の１つ以上のインスタンスを含み得る。
【００７８】
図１２は、プログラマブルＩＣ１のフィールドプログラマブルゲートアレイ（field programmable gate array：ＦＰＧＡ）実現化例を示す。プログラマブルＩＣ１は、トランシーバ３７と、構成可能論理ブロック（configurable logic block：ＣＬＢ）３３と、ランダムアクセスメモリブロック（random access memory block：ＢＲＡＭ）３４と、入力／出力ブロック（input/output block：ＩＯＢ）３６と、構成およびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫ）４２と、デジタル信号処理ブロック（digital signal processing block：ＤＳＰ）３５と、特殊入力／出力ブロック（Ｉ／Ｏ）４１（たとえば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタリングロジックなどといった他のプログラマブルロジック３９とを含む多数の異なるプログラマブルタイルを含む。ＦＰＧＡはまた、ＰＣＩｅインターフェイス４０、アナログ−デジタル変換器（analog-to-digital converter：ＡＤＣ）３８などを含み得る。トランシーバ３７は、トランシーバ１０００の１つ以上のインスタンスを含み得る。他の例では、ＦＰＧＡは、互いから離れた（すなわち、トランシーバ内にない）トランスミッタ１００および／またはレシーバ３００の１つ以上のインスタンスを含み得る。
【００７９】
いくつかのＦＰＧＡでは、各プログラマブルタイルは少なくとも１つのプログラマブル相互接続素子（interconnect element：ＩＮＴ）４３を含み、それは、図１２の上部に含まれる例によって示されるように、同じタイル内のプログラマブル論理素子の入力および出力端子４８への接続部を有する。各プログラマブル相互接続素子４３はまた、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続素子の相互接続セグメント４９への接続部を含み得る。各プログラマブル相互接続素子４３はまた、論理ブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント５０への接続部を含み得る。一般的なルーティングリソースは、相互接続セグメント（たとえば相互接続セグメント５０）のトラックを含む論理ブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含み得る。一般的なルーティングリソースの相互接続セグメント（たとえば相互接続セグメント５０）は、１つ以上の論理ブロックにまたがり得る。プログラマブル相互接続素子４３は一般的なルーティングリソースとともに、図示されたＦＰＧＡのためのプログラマブル相互接続構造（プログラマブルインターコネクト）を実現する。
【００８０】
例示的な一実現化例では、ＣＬＢ３３は、ユーザロジックを実現するようにプログラミングされ得る構成可能論理素子（configurable logic element：ＣＬＥ）４４と、単一のプログラマブル相互接続素子（ＩＮＴ）４３とを含み得る。ＢＲＡＭ３４は、１つ以上のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（BRAM logic element：ＢＲＬ）４５を含み得る。典型的には、１つのタイルに含まれる相互接続素子の数は、タイルの高さに依存する。図示された例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）も使用されてもよい。ＤＳＰタイル３５は、適切な数のプログラマブル相互接続素子に加えて、ＤＳＰ論理素子（DSP logic element：ＤＳＰＬ）４６を含み得る。ＩＯＢ３６は、たとえば、プログラマブル相互接続素子４３の１つのインスタンスに加えて、入力／出力論理素子（input/output logic element：ＩＯＬ）４７の２つのインスタンスを含み得る。当業者には明らかであるように、たとえばＩ／Ｏ論理素子４７に接続される実際のＩ／Ｏパッドは典型的には、Ｉ／Ｏ論理素子４７の面積に制限されない。
【００８１】
図示された例では、（図１２に示す）ダイの中心近くの水平区域は、構成、クロックおよび他の制御ロジックのために使用される。この水平区域または列から延在する垂直列５１は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分散させるために使用される。
【００８２】
図１２に示すアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を乱す追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。
【００８３】
なお、図１２は、単に例示的なＦＰＧＡアーキテクチャを例示するよう意図されている。たとえば、１行における論理ブロックの数、行の相対的な幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに、図１２の上部に含まれる相互接続／ロジック実現化例は、単に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢが現われる場所であればどこでも、ＣＬＢの２つ以上の隣接する行が典型的には含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体サイズに応じて変化する。
【００８４】
前述の事項は特定の例に向けられているが、その基本的範囲から逸脱することなく他の例およびさらに別の例が考案されてもよく、その範囲は請求項によって定められる。
【図１】
2020533911.tif 000008
【図２】
2020533911.tif 000009
【図３】
2020533911.tif 000010
【図４】
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【図５】
2020533911.tif 000012
【図６】
2020533911.tif 000013
【図７】
2020533911.tif 000014
【図８Ａ】
2020533911.tif 000015
【図８Ｂ】
2020533911.tif 000016
【図９】
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【図１０】
2020533911.tif 000018
【図１１】
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【図１２】
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【手続補正書】
【提出日】令和1年7月9日(2019.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランスミッタであって、
第１のノードおよび第２のノードに論理信号を結合するように構成された入力回路と、
前記第１のノードに結合された入力を有する第１のレベルシフタと、
前記第１のレベルシフタの出力に結合された入力を有する第１のプリドライバと、
前記第２のノードに結合された入力を有する第２のレベルシフタとを含み、前記第２のレベルシフタは、第１の論理信号を生成するための前記論理信号の第１のレベルシフトと、第２の論理信号を生成するための前記論理信号の第２のレベルシフトとを実行するように構成され、前記第２のレベルシフタの出力は、前記第１の論理信号と前記第２の論理信号とを含み、前記トランスミッタはさらに、
前記第２のレベルシフタの出力に結合された入力を有する第２のプリドライバを含み、前記第２のプリドライバは、第１のモードでは第１の電圧スイングを有し、第２のモードでは第２の電圧スイングを有する出力信号を生成するように構成され、前記第２のプリドライバは、電源ノードと基準ノードとの間に結合された、第１のｐチャネルトランジスタ、第２のｐチャネルトランジスタ、第１のｎチャネルトランジスタ、および第２のｎチャネルトランジスタのスタックを含み、前記第１のｐチャネルトランジスタのゲートは前記第１の論理信号を受信し、前記第２のｎチャネルトランジスタのゲートは前記第２の論理信号を受信し、前記第２のｐチャネルトランジスタおよび前記第１のｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受け、前記トランスミッタはさらに、
電源ノードと接地ノードとの間に結合された、上部ｐチャネルトランジスタ、底部ｐチャネルトランジスタ、上部ｎチャネルトランジスタ、および底部ｎチャネルトランジスタのスタックを含むドライバを含み、前記上部ｐチャネルトランジスタのゲートは前記第２のプリドライバの前記出力信号を受信するように結合され、前記底部ｎチャネルトランジスタのゲートは前記第１のプリドライバの出力に結合され、前記底部ｐチャネルトランジスタおよび前記上部ｎチャネルトランジスタのゲートは第１および第２のバイアス電圧をそれぞれ受けるように結合される、トランスミッタ。
【請求項２】
前記第２のプリドライバは、前記第２のｐチャネルトランジスタと前記第１のｎチャネルトランジスタとの間に結合された第３のｐチャネルトランジスタおよび第３のｎチャネルトランジスタを含み、前記第３のｐチャネルトランジスタのゲートは、前記第３のｎチャネルトランジスタのソースおよび前記第１のｎチャネルトランジスタのドレインに結合され、前記第３のｎチャネルトランジスタのゲートは、前記第３のｐチャネルトランジスタのソースおよび前記第２のｐチャネルトランジスタのドレインに結合される、請求項１に記載のトランスミッタ。
【請求項３】
前記第２のプリドライバは、前記第２のｎチャネルトランジスタと前記基準ノードとの間に結合されたスルー制御回路を含む、請求項１に記載のトランスミッタ。
【請求項４】
前記第２のプリドライバは、前記第１のｐチャネルトランジスタのゲートと前記第２のｎチャネルトランジスタのゲートとの間に結合された伝送ゲートを含み、前記伝送ゲートは、第１のイネーブル信号を受信するように結合された第１の制御端子と、第２のイネーブル信号を受信するように結合された第２の制御端子とを含む、請求項１に記載のトランスミッタ。
【請求項５】
前記第２のプリドライバは、前記第１のｐチャネルトランジスタのドレインと前記第２のｎチャネルトランジスタのドレインとの間に結合された第４および第５のｎチャネルトランジスタを含み、前記第４のｎチャネルトランジスタのゲートは前記第２のバイアス電圧を受けるように結合され、前記第５のｎチャネルトランジスタのゲートは前記第１のイネーブル信号を受信するように結合される、請求項４に記載のトランスミッタ。
【国際調査報告】
2020533911.tif 000021
2020533911.tif 000022
2020533911.tif 000023
2020533911.tif 000024