(57)【要約】【課題】メモリデバイスを製造する方法、およびメモリデバイスを提供する。【解決手段】メモリデバイスは、ウエハ上の半導体デバイスを含む。半導体デバイスは、ゲート構造、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含む。ゲート構造は、ウエハの第１の側にある。第１のソース／ドレイン領域もウエハの第１の側にあり、ゲート構造の第１の端部に接触する。第２のソース／ドレイン領域は、ウエハの第２の側にあり、第１の側に延在してゲート構造の第２の端部に接触する。メモリデバイスは、ウエハの第２の側のメモリ記憶素子をさらに含む。メモリ記憶素子は、第２のソース／ドレイン領域に接触する。【選択図】図８
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【特許請求の範囲】
【請求項１】
メモリデバイスを製造する方法であって、
半導体ウエハの第１の側に、少なくとも１つのゲート構造および第１のソース／ドレイン領域を含む半導体デバイスを形成することと、
前記第１の側と反対側の前記半導体ウエハの第２の側に、メモリ記憶素子を形成することと、
を含み、
前記メモリ記憶素子が、前記第１のソース／ドレイン領域とは異なる前記半導体デバイスの第２のソース／ドレイン領域と電気的に通じている、
方法。
【請求項２】
前記半導体ウエハの前記第１の側に、前記少なくとも１つのゲート構造に接触する第１の導電性要素を形成してソース線を画定することと、
前記半導体ウエハの前記第１の側に、前記ソース線から電気的に絶縁された第２の導電性要素を形成することであって、前記第２の導電性要素がワード線を画定する、前記形成することと、
前記半導体ウエハの前記第２の側に、前記メモリ記憶素子に接触する第３の導電性要素を形成することであって、前記第３の導電性要素がビット線を画定する、前記形成することと、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体デバイスを形成することが、
前記半導体ウエハの前記第１の側に位置する前記少なくとも１つのゲート構造の第１の端部に前記第１のソース／ドレイン領域を形成ことと、
前記第１の側と反対側の前記半導体ウエハの前記第２の側に、前記半導体ウエハの前記第１の側に延在し、前記第１の端部の反対側の前記少なくとも１つのゲート構造の第２の端部に接触する第１の表面を有する前記第２のソース／ドレイン領域を形成することと、
前記第２のソース／ドレイン領域の上面に前記メモリ記憶素子を形成することと、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記メモリ記憶素子を形成することが、
前記半導体ウエハの前記第２の側をリセスして、前記第１の表面と反対側の前記第２のソース／ドレイン領域の第２の表面を露出させることと、
導電性メモリ・コンタクトを、前記導電性メモリ・コンタクトと前記第２のソース／ドレイン領域とが互いに垂直に整列するように、前記第２のソース／ドレイン領域の前記第２の表面に形成することと、
前記導電性メモリ・コンタクト上に前記メモリ記憶素子を形成することと、
を含む、請求項３に記載の方法。
【請求項５】
前記メモリ記憶素子を形成することが、
前記導電性メモリ・コンタクト上に複数の個別の磁気トンネル接合（ＭＴＪ）層を積層することと、
前記ＭＴＪ層をパターニングしてＭＴＪ記憶素子を形成することと、
をさらに含む、請求項４に記載の方法。
【請求項６】
前記複数の個別のＭＴＪ層を積層することが、
前記メモリ・コンタクトの表面に固定磁性層を堆積させることと、
前記固定磁性層上に誘導体トンネル障壁層を堆積させることと、
前記誘導体トンネル障壁層上に自由磁性層を堆積させることと、
を含む、請求項５に記載の方法。
【請求項７】
前記固定磁性層および前記自由磁性層が強磁性材料から構成され、前記誘導体トンネル障壁層が酸化物材料を含む、請求項６に記載の方法。
【請求項８】
前記第１のソース／ドレイン領域と、前記少なくとも１つのゲート構造と、前記第２のソース／ドレイン領域とが、前記半導体デバイスを垂直型電界効果トランジスタ（ＶＴＦＥＴ）として画定する垂直軸に沿って整列している、請求項７に記載の方法。
【請求項９】
前記半導体デバイスを形成することが、
前記半導体ウエハの前記第１の側に前記第２のソース／ドレイン領域を形成すること、
をさらに含む、請求項２に記載の方法。
【請求項１０】
前記半導体ウエハ内にパンチスルー・コンタクト・ビアを形成することをさらに含み、前記パンチスルー・コンタクト・ビアが、前記半導体ウエハの前記第１の側に位置する前記第２のソース／ドレイン領域に接触する第１のビア端部と、前記半導体ウエハの前記第２の側に位置する前記メモリ記憶素子に接触する第２のビア端部と、を有する、請求項９に記載の方法。
【請求項１１】
前記メモリ記憶素子を形成することが、
導電性メモリ・コンタクト上に複数の個別の磁気トンネル接合（ＭＴＪ）層を積層することと、
前記ＭＴＪ層をパターニングしてＭＴＪ記憶素子を形成することと、
をさらに含む、請求項１０に記載の方法。
【請求項１２】
前記ＭＴＪ記憶素子を形成することが、
前記複数の個別のＭＴＪ層を積層する前に、前記半導体ウエハの裏面をリセスして前記第２のビア端部を露出させることと、
前記第２のビア端部にメモリ・コンタクトを堆積させることと、
前記メモリ・コンタクトの表面に固定磁性層を堆積させることと、
前記固定磁性層上に誘導体トンネル障壁層を堆積させることと、
前記誘導体トンネル障壁層上に自由磁性層を堆積させることと、
をさらに含む、請求項１１に記載の方法。
【請求項１３】
水平軸に沿って延在して、第１の側および前記第１の側と反対側の第２の側を画定し、垂直軸に沿って延在してウエハの高さを画定する、ウエハと、
前記ウエハ上の半導体デバイスであって、
前記ウエハの前記第１の側の少なくとも１つのゲート構造、
前記ウエハの前記第１の側の第１のソース／ドレイン領域であり、前記少なくとも１つのゲート構造の第１の端部に接触する第１のソース／ドレイン領域、
前記ウエハの前記第２の側の第２のソース／ドレイン領域であり、前記第１の側に延在して前記第１の端部の反対側に位置する前記少なくとも１つのゲート構造の第２の端部に接触する第２のソース／ドレイン領域、および
前記ウエハの前記第２の側のメモリ記憶素子であり、前記第２のソース／ドレイン領域に接触するメモリ記憶素子、
を含む、前記半導体デバイスと、
を含む、メモリデバイス。
【請求項１４】
前記ウエハの前記第１の側の第１の導電性要素であって、前記少なくとも１つのゲート構造に接触してソース線を画定する、前記第１の導電性要素と、
前記ウエハの前記第１の側の第２の導電性要素であって、前記ソース線から電気的に絶縁されてワード線を画定する、前記第２の導電性要素と、
前記ウエハの前記第２の側の第３の導電性要素であって、前記メモリ記憶素子に接触してビット線を画定する、前記第３の導電性要素と、
をさらに含む、請求項１３に記載のメモリデバイス。
【請求項１５】
前記メモリ記憶素子が磁気記憶素子を画定するために前記垂直軸に沿って積層された複数の個別の磁気トンネル接合（ＭＴＪ）層を含む、請求項１４に記載のメモリデバイス。
【請求項１６】
前記第２のソース／ドレイン領域と前記磁気記憶素子との間に介在する導電性のメモリ・コンタクトをさらに含む、請求項１５に記載のメモリデバイス。
【請求項１７】
前記複数の個別のＭＴＪ層が、
前記メモリ・コンタクトの表面の固定磁性層と、
前記固定磁性層上の誘導体トンネル障壁層と、
前記誘導体のトンネル障壁層上の自由磁性層と、
を含む、請求項１６に記載のメモリデバイス。
【請求項１８】
前記固定磁性層および前記自由磁性層が強磁性材料で構成され、前記誘導体トンネル障壁層が酸化物材料を含む、請求項１７に記載のメモリデバイス。
【請求項１９】
前記酸化物材料がアルミニウム酸化物（ＡｌＯ２）である、請求項１８に記載のメモリデバイス。
【請求項２０】
前記少なくとも１つのゲート構造が前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に介在する複数のゲート構造を含む、請求項１３ないし１９のいずれか一項に記載のメモリデバイス。
【請求項２１】
半導体ウエハの第１の側に、少なくとも１つのゲート構造、第１のソース／ドレイン領域および第２のソース／ドレイン領域を含む半導体デバイスを形成することであって、前記第１のソース／ドレイン領域が、前記第２のソース／ドレイン領域よりも大きな長さを有し、前記第２のソース／ドレイン領域を越えて延在する延出部を画定する、前記形成することと、
前記半導体ウエハの前記第１の側に、前記第１のソース／ドレイン領域の上面の埋め込み絶縁体層を形成することと、
前記埋め込み絶縁体層を貫いて延在し、前記ゲート構造に対してオフセットされるように前記延出部に接触する導電性パンチスルービアを形成することと、
前記第１の側と反対側の前記半導体ウエハの第２の側に、オフセット・メモリ記憶素子を形成することであって、前記オフセット・メモリ記憶素子が、前記パンチスルービアの表面に接触し、前記ゲート構造に対してオフセットされている、前記形成することと、
を含む、メモリデバイスを製造する方法。
【請求項２２】
前記導電性パンチスルービアを形成することが、
前記半導体ウエハの前記第１の側に、前記パンチスルービアを形成することと、
前記半導体ウエハを反転させて前記第２の側を露出させることと、
前記第２の側の一部分を除去して前記パンチスルービアの前記表面を露出させることと、
を含む、請求項２１に記載の方法。
【請求項２３】
前記オフセット・メモリ記憶素子の上面にビット線を形成することをさらに含む、請求項２２に記載の方法。
【請求項２４】
半導体ウエハの第１の側に、少なくとも１つのゲート構造および第１のソース／ドレイン領域を含む半導体デバイスを形成することと、
前記半導体ウエハの前記第１の側に、前記第１のソース／ドレイン領域の上面の埋め込み絶縁体層を形成することと、
前記第１の側と反対側の前記半導体ウエハの第２の側に、前記埋め込み絶縁体層を貫いて延在し、前記第１のソース／ドレイン領域に接触する導電性ビア／コンタクトを形成することと、
前記半導体ウエハの前記第２の側に、メモリ記憶素子を形成することと、
を含み、
前記メモリ記憶素子および前記ビア／コンタクトがそれぞれ、前記第１のソース／ドレイン領域とは異なる前記半導体デバイスの第２のソース／ドレイン領域と電気的に通じている、
メモリデバイスを製造する方法。
【請求項２５】
前記ビア／コンタクトが、前記第１のソース／ドレイン領域と前記メモリ記憶素子との間に介在している、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体メモリおよび記憶装置のための製造方法ならびに結果として得られる構造に関し、より詳細には、不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
従来のランダム・アクセス・メモリ（ＲＡＭ）チップ技術とは異なり、磁気ＲＡＭ（ＭＲＡＭ）のデータは、電荷または電流フローとしてではなく、磁気メモリ素子によって記憶される。磁気メモリ素子は、それぞれが磁化を保持することができる２つの強磁性プレートから形成されている。２つの強磁性プレートは、薄い絶縁層によって互いに分離され、磁気トンネル接合（ＭＴＪ）を画定する。２つの強磁性プレートの一方は、特定の磁化方向に設定された永久磁石であるが、もう一方の強磁性プレートは、データを記憶するために、外部場の方向と一致するように変えることができる、または印加電流を使用して変えることができる磁化方向を有する。
【０００３】
ＭＲＡＭデバイスは、磁気データの記憶を容易にするためにＭＴＪを利用するため、ＭＲＡＭデバイスは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）技術と異なり、絶え間ない電荷リフレッシュを必要としない。したがって、ＭＲＡＭデバイスは、絶え間ない電力消費を必要とすることなく電源をオフにした状態でメモリを保持し、それによって全体的な電力効率の実質的な改善をもたらす。しかしながら、ＭＴＪの製造には、例えば、非ＣＭＯＳ互換材料、磁性フェライト材料などの新種の材料を必要とする場合がある。加えて、従来の後工程（ＢＥＯＬ：back end of line）プロセスに従って製造されたＭＲＡＭデバイスは、ＭＲＡＭ全体の占有面積（footprint）を削減する努力を妨げる制約された寸法という欠点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、当技術分野において前述の問題に対処する必要がある。
【課題を解決するための手段】
【０００５】
第１の態様から見ると、本発明は、メモリデバイスを製造する方法を提供し、本方法は、半導体ウエハの第１の側に、少なくとも１つのゲート構造および第１のソース／ドレイン領域を含む半導体デバイスを形成することと、第１の側と反対側の半導体ウエハの第２の側に、メモリ記憶素子を形成することと、を含み、メモリ記憶素子が、第１のソース／ドレイン領域とは異なる半導体デバイスの第２のソース／ドレイン領域と電気的に通じている。
【０００６】
さらなる態様から見ると、本発明は、水平軸に沿って延在して第１の側および第１の側と反対側の第２の側を画定し、垂直軸に沿って延在してウエハの高さを画定するウエハと、ウエハ上の半導体デバイスとを含むメモリデバイスを提供する。半導体デバイスは、ウエハの第１の側の少なくとも１つのゲート構造、ウエハの第１の側の第１のソース／ドレイン領域であり、少なくとも１つのゲート構造の第１の端部に接触する第１のソース／ドレイン領域、ウエハの第２の側の第２のソース／ドレイン領域であり、第１の側に延在して第１の端部の反対側に位置する少なくとも１つのゲート構造の第２の端部に接触する第２のソース／ドレイン領域、およびウエハの第２の側のメモリ記憶素子であり、第２のソース／ドレイン領域に接触するメモリ記憶素子を含む。
【０００７】
さらなる態様から見ると、本発明は、メモリデバイスを製造する方法を提供し、本方法は、半導体ウエハの第１の側に、少なくとも１つのゲート構造、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含む半導体デバイスを形成することであって、第１のソース／ドレイン領域が、第２のソース／ドレイン領域よりも大きな長さを有し、第２のソース／ドレイン領域を越えて延在する延出部を画定する、前記形成することと、半導体ウエハの第１の側に、第１のソース／ドレイン領域の上面の埋め込み絶縁体層を形成することと、埋め込み絶縁体層を貫いて延在し、ゲート構造に対してオフセットされるように延出部に接触する導電性パンチスルービアを形成することと、第１の側と反対側の半導体ウエハの第２の側に、オフセット・メモリ記憶素子を形成することであって、オフセット・メモリ記憶素子が、パンチスルービアの表面に接触し、ゲート構造に対してオフセットされている、前記形成することと、を含む。
【０００８】
さらなる態様から見ると、本発明は、メモリデバイスを製造する方法を提供し、本方法は、半導体ウエハの第１の側に、少なくとも１つのゲート構造および第１のソース／ドレイン領域を含む半導体デバイスを形成することと、半導体ウエハの第１の側に、第１のソース／ドレイン領域の上面の埋め込み絶縁体層を形成することと、第１の側と反対側の半導体ウエハの第２の側に、埋め込み絶縁体層を貫いて延在し、第１のソース／ドレイン領域に接触する導電性ビア／コンタクトを形成することと、半導体ウエハの第２の側に、メモリ記憶素子を形成することであって、メモリ記憶素子およびビア／コンタクトがそれぞれ、第１のソース／ドレイン領域とは異なる半導体デバイスの第２のソース／ドレイン領域と電気的に通じている、前記形成することを含む。
【０００９】
本発明の実施形態は、メモリデバイスを製造するための方法を対象とする。本方法の非限定的な例には、半導体ウエハの第１の側に、少なくとも１つのゲート構造および第１のソース／ドレイン領域を含む半導体デバイスを形成することが含まれる。本方法は、メモリ記憶素子が、第１のソース／ドレイン領域とは異なる半導体デバイスの第２のソース／ドレイン領域と電気的に通じるように、第１の側と反対側の半導体ウエハの第２の側にメモリ記憶素子を形成することをさらに含む。
【００１０】
本発明の実施形態は、ウエハ上に半導体デバイスを含むメモリデバイスを対象とする。半導体デバイスは、ゲート構造、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含む。ゲート構造は、ウエハの第１の側にある。第１のソース／ドレイン領域もウエハの第１の側にあり、ゲート構造の第１の端部に接触する。第２のソース／ドレイン領域は、ウエハの第２の側にあり、第１の側に延在してゲート構造の第２の端部に接触する。メモリデバイスは、ウエハの第２の側のメモリ記憶素子をさらに含む。メモリ記憶素子は、第２のソース／ドレイン領域に接触する。
【００１１】
本発明の実施形態は、メモリデバイスを製造する方法を対象とする。本方法の非限定的な例には、半導体ウエハの第１の側に、少なくとも１つのゲート構造、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含む半導体デバイスを形成することであって、第１のソース／ドレイン領域が、第２のソース／ドレイン領域よりも大きな長さを有し、第２のソース／ドレイン領域を越えて延在する延出部を画定する、前記形成することが含まれる。本方法は、半導体ウエハの第１の側に、第１のソース／ドレイン領域の上面の埋め込み絶縁体層を形成することをさらに含む。本方法は、埋め込み絶縁体層を貫いて延在し、ゲート構造に対してオフセットされるように延出部に接触する導電性パンチスルービアを形成することをさらに含む。本方法は、第１の側と反対側の半導体ウエハの第２の側に、オフセット・メモリ記憶素子を形成することであって、オフセット・メモリ記憶素子が、パンチスルービアの表面に接触し、ゲート構造に対してオフセットされている、前記形成することをさらに含む。
【００１２】
本発明の実施形態は、メモリデバイスを製造するための方法を対象とする。本方法の非限定的な例には、半導体ウエハの第１の側に、少なくとも１つのゲート構造および第１のソース／ドレイン領域を含む半導体デバイスを形成することが含まれる。本方法は、半導体ウエハの第１の側に、第１のソース／ドレイン領域の上面の埋め込み絶縁体層を形成することをさらに含む。本方法は、第１の側と反対側の半導体ウエハの第２の側に、埋め込み絶縁体層を貫いて延在し、第１のソース／ドレイン領域に接触する導電性ビア／コンタクトを形成することをさらに含む。本方法は、メモリ記憶素子およびビア／コンタクトがそれぞれ、第１のソース／ドレイン領域とは異なる半導体デバイスの第２のソース／ドレイン領域と電気的に通じるように、半導体ウエハの第２の側にメモリ記憶素子を形成することをさらに含む。
【００１３】
さらなる利点は、本発明の技術を通して実現される。本発明の実施形態および態様は、本明細書で詳細に説明され、特許請求される主題の一部と見なされる。よりよく理解するために、詳細な説明および図面を参照されたい。
【００１４】
本明細書に記載される排他的権利の詳細は、明細書の最後の特許請求の範囲において特に指摘され、明確に主張されている。本発明の実施形態の前述および他の利点は、添付の図面と併せて以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態によるウエハ上に形成された垂直型電界効果トランジスタ（ＶＴＦＥＴ）の断面図である。
【図２】本発明の実施形態による、ウエハの前面にワード線およびソース線を形成した後のＶＴＦＥＴを示す図である。
【図３】本発明の実施形態による、向きを反転させたＶＴＦＥＴを示す図である。
【図４】本発明の実施形態による、ウエハの裏面をリセス（recess）した後のＶＴＦＥＴを示す図である。
【図５】本発明の実施形態による、埋め込みソース／ドレイン領域を露出させた後のＶＴＦＥＴを示す図である。
【図６】本発明の実施形態による、裏面ソース／ドレイン・コンタクトを形成した後のＶＴＦＥＴを示す図である。
【図７】本発明の実施形態による、裏面ソース／ドレイン・コンタクト上にメモリ・コンタクトを形成した後のＶＴＦＥＴを示す図である。
【図８】本発明の実施形態による、メモリ・コンタクト上に複数のＭＴＪ層を積層してＭＲＡＭデバイスを形成した後のＶＴＦＥＴを示す図である。
【図９】本発明の実施形態による、ＭＴＪ層をパターニングして磁気記憶素子を形成した後のＭＲＡＭデバイスを示す図である。
【図１０】本発明の実施形態による、磁気記憶素子上にビット線を形成した後のＭＲＡＭデバイスを示す図である。
【図１１】本発明の実施形態による、裏面メモリ素子および前面メモリ・アクセスＶＴＦＥＴを含む完成したＭＲＡＭデバイスの断面図である。
【図１２】本発明の実施形態による、ＭＲＡＭアレイを表す概略図である。
【図１３】本発明の実施形態による、プレーナ・メモリ・アクセスＦＥＴを含むウエハの前面図である。
【図１４】本発明の実施形態による、図１３に示すウエハの線Ａ−Ａに沿ってとられた断面図である。
【図１５】本発明の実施形態による、ウエハの前面にワード線およびソース線を形成した後のメモリ・アレイを示す図である。
【図１６】本発明の実施形態による、ワード線上に接合膜およびバルク・ハンドルウエハを積層した後の向きを反転させたウエハを示す図である。
【図１７】本発明の実施形態による、裏面をリセスした後のウエハを示す図である。
【図１８】本発明の実施形態による、メモリ記憶素子およびビット線の形成後のメモリ・アレイを示す図である。
【図１９】本発明の実施形態による、ＶＴＦＥＴのソース／ドレイン領域に接触するオフセット・パンチスルービアを含むウエハの断面図である。
【図２０】本発明の実施形態による、オフセット・メモリ素子を形成するためにオフセット・パンチスルービア上に積層された複数のＭＴＪ層を示す図である。
【図２１】本発明の実施形態による、ウエハ上に形成されたＶＴＦＥＴの断面図である。
【図２２】ＶＴＦＥＴのソース／ドレイン領域上に形成された裏面ビア／コンタクトを含むＭＲＡＭデバイスの形成後のウエハを示す図である。
【発明を実施するための形態】
【００１６】
本明細書に表された図面は、例示である。本発明の範囲から逸脱することなく、本明細書に記載された図面または動作に対して多くの変形形態があり得る。例えば、行為を異なる順番で実行することができ、または行為を追加、削除、または変更することができる。また、用語「結合される」およびその変形形態は、２つの要素間に通信経路を有することを表し、要素間に介在する要素／接続のない要素間の直接接続を意味するものではない。これらの変形形態はすべて、本明細書の一部と考えられる。
【００１７】
記載された実施形態の添付の図および以下の詳細な説明では、図に示される様々な要素には、２桁または３桁の参照番号が設けられている。わずかな例外を除いて、各参照番号の左端の数字は、その要素が最初に示されている図に対応する。
【００１８】
簡潔にするために、半導体デバイスおよびＩＣ製造に関連する従来の技術は、本明細書で詳細に記載される場合もあり、されない場合もある。さらに、本明細書に記載された様々なタスクおよびプロセス・ステップは、本明細書で詳細に記載されない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップは、よく知られているため、簡潔にするために、多くの従来のステップは、本明細書では簡単に言及されるだけであり、またはよく知られているプロセスの詳細を提供することなく完全に省略される。
【００１９】
用語「ＲＡＭ」およびその変形形態は、この詳細な説明では、１つまたは複数のデータビット（例えば、「０」または「１」）を記憶することができるデータ記憶装置を説明するために使用される。熟語「中間半導体デバイス」およびその変形形態は、最終段階の前の製造段階にある半導体デバイスを指す。
【００２０】
ここで本発明の態様により具体的に関連する技術の概要に目を向けると、不揮発性メモリ（ＮＶＭ）デバイスに処理速度の改善および高密度を提供し、同時に、削減されたデバイス占有面積で低電流リークを提供することを目的とするＮＶＭ技術が台頭してきている。これらの台頭するＮＶＭ技術には、相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、抵抗ランダム・アクセス・メモリ（ＲｅＲＡＭ）、強誘電体ランダム・アクセス・メモリ（ＦｅＲＡＭ）、および磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）が含まれる。例えば、ＭＲＡＭデバイスは、例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）およびフラッシュメモリを含む従来の充電式および電流ベースの半導体メモリデバイスを上回る利点を提示する。例えば、ＤＲＡＭデバイスのメモリ素子は、時間が経つにつれその電荷を失うコンデンサである。その結果、ＤＲＡＭを使用するメモリ・アセンブリは、それらのチップ内のすべてのセルを１秒間に約２０回リフレッシュし、各セルを読み取って、その内容を書き換えなければならない。ＤＲＡＭセルのサイズが縮小するとともに、セルをより頻繁にリフレッシュする必要があり、結果として消費電力が大きくなる。
【００２１】
ＭＲＡＭデバイスは、磁気データの記憶を容易にするためにＭＴＪを使用するため、ＭＲＡＭデバイスは、絶え間ない電荷リフレッシュを必要としない。したがって、ＭＲＡＭデバイスは、絶え間ない電力消費を必要とすることなく電源をオフにした状態でメモリを保持し、それによって全体的な電力効率の実質的な改善をもたらす。しかしながら、ＭＴＪの製造には、例えば、非ＣＭＯＳ互換材料、磁性フェライト材料などの新種の材料を必要とする場合がある。加えて、従来の後工程（ＢＥＯＬ）プロセスに従って製造されたＭＲＡＭデバイスは、ＭＲＡＭ全体の占有面積を削減する努力を妨げる、寸法が制約されているという欠点がある。
【００２２】
ここで本発明の１つまたは複数の実施形態の態様の概要に目を向けると、メモリデバイス（例えば、ＰＣＲＡＭデバイス、ＲｅＲＡＭデバイス、ＦｅＲＡＭデバイス、ＭＲＡＭデバイスなど）を提供する裏面メモリ・アーキテクチャが記載される。裏面メモリ・アーキテクチャは、半導体ウエハの第１の表面（例えば、前面）のアクセストランジスタと、ウエハの反対側の第２の表面（例えば、裏面）のメモリ素子と、を含む。アクセストランジスタは、ウエハの裏面に形成された磁気メモリ素子と接触する埋め込みメモリ・コンタクトを含む垂直型電界効果トランジスタ（ＶＴＦＥＴ）として形成することができる。アクセストランジスタは、パンチスルー・コンタクトを利用してウエハの裏面に形成された磁気メモリ素子との電気的接続を容易にするプレーナ型ＦＥＴまたはフィンＦＥＴとして形成することもできる。いずれの場合も、占有面積を削減したＭＲＡＭデバイスを製造することができる。
【００２３】
本発明の１つまたは複数の実施形態の態様は、本明細書に記載された裏面メモリ・アーキテクチャが、従来のＢＥＯＬ製造技術を妨げるＭＴＪの高さ制約を克服するため、従来技術の上述の欠点に対処する。この裏面メモリ・アーキテクチャにより、メモリ・アレイのエッジに沿って、裏面ビット線を前面に渡すこともでき、それによってＭＲＡＭデバイス全体の占有面積をさらに削減する。
【００２４】
ここで本発明の態様のより詳細な説明に目を向けると、図１は、１つまたは複数の非限定的な実施形態による中間半導体デバイス１００を表す。中間半導体デバイス１００は、長さを規定する第１の軸（例えば、Ｘ軸）、幅を規定する第２の軸（例えば、Ｙ軸）、および高さを規定する第３の軸（例えば、Ｚ軸）に沿って延在するウエハ１０１を含む。ウエハ１０１は、第１の側と、第１の側の反対側に位置する第２の側を有する。第１の側は、例えば、前面（Ｆｒｏｎｔとして明示される）と呼ばれ、一方、第２の側は、例えば、裏面（Ｂａｃｋとして明示される）と呼ばれる。
【００２５】
１つまたは複数の実施形態では、中間半導体デバイス１００は、例えば、ＶＴＦＥＴなどのトランジスタ・デバイスをさらに含む。ＶＴＦＥＴは、第１のソース／ドレイン（Ｓ／Ｄ）領域１１６と第２のＳ／Ｄ領域１０６との間に垂直に配置された１つまたは複数のチャネル領域１１０を有する。第１のＳ／Ｄ領域１１６は、上部Ｓ／Ｄ領域１１６と呼ばれ、第２のＳ／Ｄ領域１０６は、下部Ｓ／Ｄ領域１０６と呼ばれる。上部Ｓ／Ｄ領域１１６および下部Ｓ／Ｄ領域１０６は、例えば、シリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）などの半導体材料で構成され、１つまたは複数のエピタキシ・プロセスに従って形成することができる。エピタキシ・プロセスは、例えば、四塩化ケイ素などのガスまたは液体前駆体による気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、または液相エピタキシ（ＬＰＥ）を含むが、これらに限定されない様々なよく知られている技術を使用して行うことができる。
【００２６】
ＶＴＦＥＴは、１つまたは複数のゲート構造１１３をさらに有する。各ゲート構造１１３は、チャネル領域１１０を閉じ込めるゲート誘電体層１１４、およびゲート誘電体層１１４のすべての部分を包み込む導電性のコンタクト１１２を含む。したがって、チャネル領域１１０の垂直の向きは、ゲート構造１１３がチャネル領域１１０のすべての壁を閉じ込めるまたは包み込むことを可能にし、それによって、静電ゲート制御を改善し、一方でゲート電圧を下げる可能性を提供する。Ｓ／Ｄスペーサ１０８は、ゲート誘電体層１１４とＳ／Ｄ領域１０６および１１６との間にそれぞれ形成され、Ｓ／Ｄ領域をゲート構造１１３から電気的に絶縁するのを支援する。動作中に、電流は、上部Ｓ／Ｄ領域１１６と下部Ｓ／Ｄ領域１０６との間でチャネル領域１１０を垂直方向に流れ、したがってデバイスの頂面に対して主に垂直に流れる。
【００２７】
第１の層間絶縁膜（ＩＬＤ）１２０は、ウエハ１０１の前面に形成され、ゲート構造１１３および上部Ｓ／Ｄ領域１１６を閉じ込める。第１のビア１１８は、第１のＩＬＤ１２０に形成され上部Ｓ／Ｄ領域１１６への電気的なアクセスを提供する。例えば、１つまたは複数のマスクおよびパターニング操作を行って、上部Ｓ／Ｄ領域１１６の上面を露出させるボイドを第１のＩＬＤ層１２０に形成することができる。続いて、例えば、ボイドを金属材料などの導電性材料で充填して第１のビア１１８を形成することができる。化学機械平坦化（ＣＭＰ）プロセスを行って、ＩＬＤ１２０の上面から余分な金属材料を除去することができる。したがって、ＩＬＤ１２０と第１のビア１１８の上面は、互いに同一平面上にある（すなわち、共面である）。
【００２８】
さらに図１を参照すると、下部Ｓ／Ｄ領域１０６は、埋め込みＳ／Ｄ領域として形成され、半導体層１０２に接触する。半導体層１０２は、Ｓｉを含むが、これに限定されない様々な半導体材料で構成することができ、下部Ｓ／Ｄ領域１０６をエピタキシャル成長させるためにシード層として用いることができる。
【００２９】
ウエハ１０１の裏面は、下部Ｓ／Ｄ領域１０６を隣接する半導体デバイス（図示せず）から電気的に絶縁する働きをする浅いトレンチ分離（ＳＴＩ）領域１０４をさらに含むことができる。以下でより詳細に論じる後続の製造プロセスに従ってウエハ１０１の裏面に形成されるメモリデバイス・コンタクト（図１には図示せず）の高さを制御する働きをするＳＴＩ領域１０４を所望の高さで形成することができる。１つまたは複数の非限定的な実施形態では、ＳＴＩ領域１０４は、例えば、約１００ナノメートル（ｎｍ）の全高を有する。ＳＴＩ領域１０４の全高（例えば、１００ｎｍ）と下部Ｓ／Ｄ領域１０６の全高（例えば、３０ｎｍ）との差（例えば、７０ｎｍ）は、以下でより詳細に説明するメモリデバイス・コンタクトの高さを規定する。
【００３０】
図２は、ウエハ１０１の前面のメモリ線アレイ１５０の形成後の図１の中間半導体デバイスを示す。メモリ線アレイは、ソース線１５２およびワード線１５４を含む。１つまたは複数の後工程（ＢＥＯＬ）製造プロセスを行って、ソース線１５２およびワード線１５４を形成することができる。例えば、導電性材料で構成されたソース線１５２が第１のＩＬＤ１２０の上面に最初に形成される。ソース線１５２は、ソース線１５２の一部が第１のビア１１８の上面に接触するように、第１の軸（例えば、Ｘ軸）に沿って延在する。第２のＩＬＤ１２１をソース線１５２の上面に堆積させ、次いで、パターニングしてワード線１５４の寸法を規定するボイドを形成する。次いで、ボイドを導電性材料で充填してワード線１５４を形成し、このワード線１５４は、第２のＩＬＤ１２０によってソース線１５２から分離され、ソース線１５２とは反対の方向に（例えば、Ｙ軸に沿って）延在する。
【００３１】
ここで図３〜図１０を参照すると、ウエハ１０１を反転させた後の半導体デバイス１００が示されている。したがって、様々な製造プロセスをウエハ１０１の裏面に適用して、裏面メモリ素子（図３に図示せず）を形成することができる。ウエハ１０１は、接合膜２０２およびバルク・ハンドルウエハ２０４をワード線１５４の上部に積層した後に反転させることができることを認識されたい。デバイスの用途に応じて、追加の金属線またはビアあるいはその両方を、ワード線を越えて前面に形成することができる。例えば、ワード線１５４の第１の部分は、ウエハ１０１の前面に形成することができ、一方、ワード線１５４の第２の部分は、ウエハ１０１の裏面に渡される。
【００３２】
ハンドルウエハ２０４は、接合膜２０２上に形成される。接合膜２０２は、Ｓｉ接着剤を有する接着材料またはポリイミドで構成されている。あるいは、接合膜２０２は、誘電体材料への接合を容易にするために酸化物を主成分とするまたは窒化物を主成分とする材料で構成することができる。接合膜２０２は、単一層で形成することができ、または多層を含むことができる。バルク・ハンドルウエハ２０４は、例えば、Ｓｉなどの様々な材料で構成することができ、１つまたは複数の後続の製造プロセスを実行する際の追加的な支持を提供することができる。
【００３３】
図４に目を向けると、半導体層１０２をリセスした後の半導体デバイス１００が示されている。半導体層１０２は、ウエハ研削、反応性イオン・エッチング（ＲＩＥ）プロセス、またはＣＭＰプロセスを含むが、これらに限定されない様々な技術を使用してリセスすることができる。例えば、ＣＭＰプロセスを適用する場合、ＳＴＩ領域１０４に達する（すなわち、ＳＴＩ領域１０４上で停止する）まで半導体層１０２をリセスすることができる。したがって、ＳＴＩ領域１０４と残った半導体層１０２の露出表面は、互いに同一平面上にある（すなわち、共面である）。
【００３４】
図５に目を向けると、残った半導体層１０２を除去して下にある下部Ｓ／Ｄ領域１０６を露出させた後の半導体デバイス１００が示されている。ＳＴＩ領域１０４および下部Ｓ／Ｄ領域１０６を維持しながら、残った半導体層１０２を選択的にエッチング除去する選択エッチング・プロセスを実行することができる。したがって、下にある下部Ｓ／Ｄ領域１０６を露出させるボイド２０８が形成される。
【００３５】
選択エッチング・プロセスには、例えば、水酸化アンモニウム（ＮＨ４ＯＨ）化学物質を利用するウェット・エッチング・プロセスが含まれる。半導体層１０２がＳｉで形成され、下部Ｓ／Ｄ領域１０６がＳｉＧｅで形成されている場合、半導体層１０２のＳｉ材料を下部Ｓ／Ｄ領域１０６のＳｉＧｅ材料よりも積極的に攻撃するＮＨ４ＯＨ化学物質からなるウェット・エッチング・プロセスを使用することができる。例えば、ＮＨ４ＯＨ化学物質は、４：１のエッチング比を達成することができ、すなわち、Ｓｉ材料をＳｉＧｅ材料よりも４倍積極的にエッチングすることができる。ＳｉＧｅは、一般に、ｐＦＥＴのＳ／Ｄ領域に見出される。あるいは、アクセストランジスタ（例えば、ＶＴＦＥＴ）は、ＳｉＣのＳ／Ｄ領域１０６を含むことができるｎＦＥＴとして製造することができる。この場合、Ｓｉの除去は、Ｓ／Ｄ領域１０６のＳｉＣ材料を維持しながら、半導体層１０２のＳｉ材料を積極的に攻撃する化学物質を使用して達成することができる。炭素ドーピングを適用して、材料間のエッチング比を変えることもできる。
【００３６】
ここで図６を参照すると、ボイド２０８に導電性材料を堆積させ、下部Ｓ／Ｄ領域１０６上にＳ／Ｄコンタクト２１０を形成した後の半導体デバイス１００が示されている。導電性材料は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、およびタングステン（Ｗ）を含むが、これらに限定されない金属材料とすることができる。余分な導電性材料は、ＳＴＩ領域１０４上で停止するＣＭＰプロセスを実行することによって、ウエハ１０１の裏面から除去することができる。したがって、Ｓ／Ｄコンタクト２１０の露出面は、ＳＴＩ領域１０４の露出面と同一平面上にある。Ｓ／Ｄコンタクト２１０の高さは、７０ｎｍとして示されているが、Ｓ／Ｄコンタクト２１０の寸法は、これに限定されない。
【００３７】
図７に目を向けると、Ｓ／Ｄコンタクト２１０は、ＳＴＩ領域１０４の表面より下に部分的にリセスすることができる。フッ素を主成分とする化学物質を組み込むＲＩＥプロセスが、例えば、タングステン（Ｗ）からなるリセスＳ／Ｄコンタクト２１０に使用することができる。図示されていないが、Ｓ／Ｄコンタクト２１０は、１つまたは複数のコンタクト・ライナを含むことができる。例えば、チタン（Ｔｉ）からなる第１のライナ（図示せず）をＳ／Ｄコンタクト２１０上に堆積させることができる。その後、チタン窒化物（ＴｉＮ）からなる第２のライナ（図示せず）を第１のライナ（例えば、Ｔｉライナ）上に堆積させることができる。
【００３８】
結果として生じるキャビティを、例えば、ＴａＮなどの第２の導電性材料で充填してメモリ・コンタクト２１２を形成することができる。メモリ・コンタクト２１２は、任意選択であり、本発明の実施形態の１つまたは複数から省略することができる。第２の導電性材料２１２は、例えば、物理的気相堆積（ＰＶＤ）または他のスパッタリング技術などの様々なプロセスを使用して堆積させることができる。したがって、Ｓ／Ｄコンタクト２１０は、裏面ウエハ１０１に対して様々な製造技術を実行することによって完成することができる。加えて、Ｓ／Ｄコンタクト２１０およびメモリ・コンタクト２１２の裏面形成は、結果として下部Ｓ／Ｄ領域１０６と、Ｓ／Ｄコンタクト２１０の裏面形成と、メモリ・コンタクト２１２との自己整合をもたらす。言いかえれば、埋め込み下部Ｓ／Ｄ領域１１６を利用して、メモリ素子のための自己整合コンタクトを形成することができ、これについては以下でより詳細に論じる。コンタクト（ランディング・パッドとも呼ばれる）は、エッチング耐性があり、裏面メモリ素子のパターニング中に下にある要素および構造のための保護として働くことができる。
【００３９】
ここで図８を参照すると、メモリ記憶素子２１４がメモリ・コンタクト２１２およびＳＴＩ領域１０４の露出面上に形成されている。以降、メモリ記憶素子２１４は、ＭＲＡＭ記憶素子の観点から説明される。しかしながら、本発明は、これに限定されず、様々な他のタイプのメモリ記憶素子を本発明の範囲から逸脱することなく実施することができることを認識されたい。
【００４０】
１つまたは複数の非限定的な実施形態では、ＭＲＡＭ記憶素子２１４は、互いの上部に垂直に配置された複数の個々の磁気トンネル接合（ＭＴＪ）層２１５ａ〜２１５ｃを含むメモリ・スタック２１４として形成される。ＭＴＪ層は、例えば、固定磁性層２１５ａ、誘導体トンネル障壁層２１５ｂ、および自由磁性層を２１５ｃ含む。固定磁性層２１５ａは、メモリ・コンタクト２１２上に形成されている。自由磁性層２１５ｃは、固定磁性層２１５ａの上方に位置する。誘導体トンネル障壁層２１５ｂは、固定磁性層２１５ａと自由磁性層２１５ｃとの間に介在している。固定磁性層２１５ａおよび自由磁性層２１５ｃは、強磁性材料で構成されている。誘導体トンネル障壁層２１５ｂは、例えば、アルミニウム酸化物（ＡｌＯ２）などの酸化物または金属酸化物材料で構成されている。したがって、ＭＴＪ層２１５ａ〜２１５ｃのスタックは、磁気記憶を促進してＭＲＡＭビット／セルを形成することができるＭＴＪを画定する。
【００４１】
ＭＴＪ層２１５ａ〜２１５ｃは、例えば、ＰＶＤプロセスを使用して堆積させることができる。各ＭＴＪ層２１５ａ〜２１５ｃは、約１０ｎｍ以下の範囲にある（例えば、Ｚ軸に沿って延在する）垂直厚を有することができる。本明細書では３つのＭＴＪ層２１５ａ〜２１５ｃが記載されているが、ＭＴＪ層の数は、これに限定されない。
【００４２】
さらに図８を参照すると、フォトレジストマスク２１６がメモリ・スタック２１４上に形成されている。フォトレジストマスク２１６は、最初にメモリ・スタック上にフォトレジスト層を堆積させ、次いで、リソグラフィ・パターニング・プロセスを実行することによって形成することができる。
【００４３】
図９に目を向けると、フォトレジストマスク２１６によって画定されたパターンをメモリ・スタック２１４に転写するイオンビーム・エッチング（ＩＢＥ）プロセスを実行した後の半導体デバイス１００が示されている。それに応じて、磁気記憶素子２１７（例えば、ＭＲＡＭ素子２１７）がメモリ・コンタクト２１２上に形成される。したがって、ウエハの単一の側（例えば、前面）にのみ形成されるＭＲＡＭ素子およびアクセストランジスタを含む従来のＭＲＡＭデバイスと異なり、本明細書に記載された本発明の１つまたは複数の非限定的な実施形態は、ウエハ１０１の第１の側（例えば、裏面）にＭＲＡＭ素子２１７を設け、一方、アクセストランジスタ（例えば、ＶＴＦＥＴ）は、ウエハ１０１の反対側（例えば、前面）にある。
【００４４】
さらに図９を参照すると、ＭＲＡＭ素子２１７を閉じ込めるメモリ・スタック絶縁膜２１８を堆積させている。メモリ・スタック絶縁膜２１８は、例えば、窒化ケイ素（ＳｉＮ）などの窒化物材料からなり、例えば、化学気相堆積（ＣＶＤ）プロセスにより堆積させる。絶縁膜２１８は、膜の接着を支援し、一方でＭＲＡＭ素子２１７の表面からの金属原子の拡散も阻止する。絶縁膜２１８は、さらなる処理中のＭＲＡＭ素子２１７の熱劣化を抑えることもできる。
【００４５】
図１０を参照すると、ＭＲＡＭ素子２１７を取り囲むように第３のＩＬＤ層２１９を絶縁膜２１８上に堆積させている。次いで、第３のＩＬＤ層２１９をリセスして絶縁膜２１８の上面を露出させる。ＲＩＥプロセスを行ってＩＬＤ層２１９をリセスすることができ、絶縁膜２１８の上面が除去され、下にあるＭＲＡＭ素子２１７が露出するまで継続することができる。あるいは、第１のエッチング・プロセスを行って、絶縁膜２１８の上面が露出するまでＩＬＤ層２１９をリセスすることができる。次いで、異なるエッチング・プロセス（例えば、異なる化学物質を用いるエッチング・プロセス）を使用して、絶縁膜２１８の上面を除去し、下にあるＭＲＡＭ素子２１７を露出させることができる。
【００４６】
さらに図１０を参照すると、導電性材料からなるビット線２２０が第３のＩＬＤ２１９上に形成されている。ビット線２２０は、ビット線２２０の一部がＭＲＡＭ素子２１７の露出面に接触するように、第１の軸（例えば、Ｘ軸）に沿って延在する。図示されていないが、ビット線２２０の形成後に、ウエハ１０１を再び反転させることができ、必要に応じて前面の構成要素の処理を継続することができる。
【００４７】
ここで図１１を参照すると、裏面メモリ素子２１７および前面ＶＴＦＥＴ６０８を含む完成したＭＲＡＭデバイス６００が示されている。例えば、裏面メモリ素子２１７は、ＭＴＪとして構築することができる。構成要素のいくつかを識別するのを支援するために、回路図がＭＲＡＭデバイス６００上に重ねられている。例えば、回路図は、ＶＴＦＥＴ６０８がソース線１５２とメモリ素子２１７との間に接続されていることを示す。したがって、ＶＴＦＥＴ６０８は、裏面メモリ素子２１７によって規定されたメモリ・ビット／セルのアクセストランジスタとして働くことができる。完成したＭＲＡＭデバイス６００は、ウエハ１０１の前面からビット線２２０にアクセスするために、アレイのエッジに追加のビア６０４を含むこともできる。
【００４８】
図１２を参照すると、ＭＲＡＭアレイ７００を表す概略図が示されている。ＭＲＡＭアレイ７００は、前面７０４および裏面７０２を含むウエハ上に形成される。前面７０４は、複数のアクセストランジスタ７１０Ａ、７１０Ｂ、および７１０Ｃを含む。各トランジスタ７１０Ａ〜７１０Ｃは、第１のソース端子、ゲート端子、および第２のソース／ドレイン端子を含む。各第１のソース／ドレイン端子は、前面７０４に形成された共通のソース線７０８に接続されている。各ゲート端子は、前面７０４に形成されたそれぞれのワード線７１４Ａ、７１４Ｂ、および７１４Ｃに接続されている。
【００４９】
裏面７０２は、複数のＭＴＪ７１２Ａ、７１２Ｂ、および７１２Ｃを含む。各ＭＴＪ７１２ａ〜７１２ｃは、固定磁性層７１３ａと自由磁性層７１３ｃとの間に介在する誘導体トンネル障壁層７１３ｂを含むことができる。各アクセストランジスタ７１０Ａ、７１０Ｂ、および７１０Ｃの第２のＳ／Ｄ端子は、裏面７０２に延在して、それぞれのＭＴＪ７１２Ａ、７１２Ｂ、および７１２Ｃの第１の端子に接続されている。ＭＴＪ７１２Ａ、７１２Ｂ、および７１２Ｃの反対側の端子は、裏面７０２に形成されたビット線７０６に接続されている。
【００５０】
ＭＲＡＭアレイ７００は、前面７０４に形成されたセンスアンプ７１６をさらに含む。センスアンプ７１６は、ビット線入力端子７１７、基準入力端子７１８、および出力端子７２０を含む。ビット線入力端子７１７は、ビット線７０６に接続されている。基準入力端子７１８は、基準電圧源に接続されている。ビットの読み取り動作は、所望のビットを基準セルと比較する電流センスアンプによって実行される。センスアンプを使用して、基準セルに対するセルの抵抗を評価することによって、ビットがロー状態か、またはハイ状態かを判定することができる。
【００５１】
ここで、図１３に目を向けると、１つまたは複数の実施形態によるトランジスタ・アレイ３００を含むウエハ３０２の第１の側の図（例えば、前面の図）が図１３に示されている。結果として得られるトランジスタ・アレイ３００の前面４０１は、ワード線３１０およびソース線３０４に接続された１つまたは複数のトランジスタ３０８を含む。トランジスタ３０８は、プレーナ型ＦＥＴまたはフィン型ＦＥＴ（フィンＦＥＴ）として製造することができる。各トランジスタ３０８のゲートは、ワード線３１０に接触し、トランジスタ３０８の第１のソース／ドレイン端子は、ビア４１６を介してソース線３０４に接触している。トランジスタ３０８の第２のソース／ドレイン端子は、ウエハ３０２の反対側（すなわち、裏面）に形成されたＭＲＡＭ素子（図１３には図示せず）の一方の側に接触している。また、ビット線３０６がウエハ３０２の裏面に形成され、メモリ記憶素子の第２の側に接触している。トランジスタ・アレイ３００は、以下でより詳細に説明するように、図１４〜図１８に示す一連の製造操作に従って製造することができる。
【００５２】
ここで図１４に目を向けると、中間工程（ＭＯＬ：middle of line）製造プロセスの完了後の、線Ａ−Ａに沿ってとられた中間トランジスタ・アレイ３００が示されている。中間トランジスタ・アレイ３００は、前面４０１および裏面４０３を含むウエハ３０２を含む。前面４０１は、埋め込み酸化物（ＢＯＸ）層４０４および中間層４０６を含む。ＢＯＸ層４０４は、例えば、ＳｉＯ２などの様々な誘電体材料からなり、例えば、約５ｎｍ〜約５０ｎｍの範囲にある厚さを有する。中間層４０６は、ＢＯＸ層４０４の第１の表面に形成され、Ｓｉを含むが、これに限定されない半導体材料からなる。例えば、中間層４０６の厚さは、例えば、約２ｎｍ〜約１０ｎｍの範囲にある。
【００５３】
１つまたは複数のトランジスタ３０８は、中間層４０６の上面に形成されている。各トランジスタ３０８は、ゲート構造４１２、第１のソース／ドレイン領域４１１、および第２のソース／ドレイン領域４１３を含む。ゲート構造４１２は、１対の対向するスペーサ４１０間に介在するゲート４０８を含む。ゲート４０８は、例えば、タングステン（Ｗ）を含む導電性材料から形成することができ、スペーサは、例えば、ＳｉＮなどの窒化物材料から形成することができる。
【００５４】
第１のＳ／Ｄ領域４１１および第２のＳ／Ｄ領域４１３は、ゲート構造４１２の両側に形成されている。第１のＳ／Ｄ領域４１１および第２のＳ／Ｄ領域４１３は、例えば、Ｓｉ、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、炭化ケイ素（ＳｉＣ）、インジウムリン（ＩｎＰ）、ガリウムヒ素（ＧａＡｓ）など、またはそれらの組合せから構成することができる。有機金属ＣＶＤ（ＭＯＣＶＤ）エピタキシ、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、気相エピタキシ（ＶＰＥ）、選択エピタキシャル成長（ＳＥＧ）など、またはそれらの組合せを含むが、これらに限定されない様々なエピタキシ・プロセス実行してＳ／Ｄ領域を形成することができる。エピタキシャル・ソース／ドレイン領域は、成長またはその後の注入あるいはその両方の間にイン・シトゥー・ドーピングを介して、５×１０１９ｃｍ−３以上の濃度にさらにドープすることができる。ドーパントは、例えば、ｐ型トランジスタ用のホウ素、インジウムなどを含むことができ、例えば、ｎ型トランジスタ用のリン、ヒ素などを含むことができる。第１のＳ／Ｄ領域４１１および第２のＳ／Ｄ領域４１３は、例えば、四塩化ケイ素などのガスまたは液体前駆体による気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、または液相エピタキシ（ＬＰＥ）を含むが、これらに限定されない様々なエピタキシ・プロセスに従って形成することができる。
【００５５】
前面４０１は、第１のＩＬＤ層４１４および導電性ビア４１６をさらに含む。ＩＬＤ層４１４は、中間層４０６の上面に形成され、トランジスタ３０８を閉じ込める。ＩＬＤ層４１４は、例えば、ＳｉＯ２などの誘電体材料で構成され、トランジスタ３０８を互いに電気的に絶縁する働きをする。ビア４１６は、ＩＬＤ層４１４を貫いて延在し、第１のＳ／Ｄ領域４１１の上面に接触する。したがって、ソース線（図１４には図示せず）は、第１のＳ／Ｄ領域４１１との電気的接続を達成することができる。
【００５６】
裏面４０３は、ＢＯＸ層４０４の反対側に形成された第２のＩＬＤ４０２を含む。パンチスルービア４１８は、中間層４０６およびＢＯＸ層４０４を貫通して裏面４０３のアクセスを容易にする。パンチスルービア４１８は、所与のトランジスタ３０８の第２のＳ／Ｄ領域４１３に接触する第１の端部、および第２のＩＬＤ４０２内に延在する第２の端部を含む。
【００５７】
図１５に目を向けると、ウエハ３０２の前面にワード線３１０およびソース線３０４を形成する様々なＢＥＯＬ処理技術後のトランジスタ・アレイ３００が示されている。ソース線３０４は、例えば、第１のＩＬＤ４１４の上面にＳｉＯ２からなる第３のＩＬＤ層４２０を堆積させることによって形成される。第３のＩＬＤ層４２０は、下にあるビア４１６を露出させるキャビティを形成するようにパターニングされる。キャビティは、導電性材料で充填され、ビア４１６に接触するソース線３０４を形成する。
【００５８】
さらに図１５を参照すると、ＳｉＯ２からなる第４のＩＬＤ層４２２を、例えば、第３のＩＬＤ層４２０の上面に堆積させて、ソース線３０４を覆う。ワード線３１０は、第４のＩＬＤ層４２２の上面に形成され、導電性材料からなる。第４のＩＬＤ層４２２は、ワード線３１０をソース線３０４から電気的に絶縁する働きをする。単一のワード線３１０が示されているが、用途に応じて、追加の金属線およびビアを形成することができる。
【００５９】
図１６に目を向けると、ワード線３１０の上部に接合膜４５２およびバルク・ハンドルウエハ４５４を積層した後、トランジスタ・アレイ３００を反転させている。トランジスタ・アレイ３００を反転させる前に（すなわち、前面４０１から裏面４０３に）、接合膜４５２がワード線３１０の上面に形成され、Ｓｉ接着剤を有する接着材料またはポリイミドから構成される。あるいは、接合材料は、誘導体接合のための酸化物ベースまたは窒化物ベースの膜とすることもできる。バルク・ハンドルウエハ４５４は、接合膜４５２の上面に形成される。接合膜４５２は、ハンドルウエハ４５４の上面に形成され、次いで、ウエハ１０１に貼り付けられる。バルク・ハンドルウエハ４５４は、例えば、Ｓｉなどの様々な材料から構成することができ、１つまたは複数のその後の製造プロセスを実行する際に、追加的な支持を提供することができる。
【００６０】
図１７に目を向けると、第２のＩＬＤ４０２の除去後のトランジスタ・アレイ３００が示されている。第２のＩＬＤ４０２は、例えば、ＢＯＸ層４０４の上面で停止する化学機械平坦化（ＣＭＰ）プロセスを実行することによって除去することができる。したがって、パンチスルービア４１８の一部は、ＢＯＸ層４０４の表面でアクセス可能になる。
【００６１】
ここで図１８を参照すると、トランジスタ・アレイ３００は、ＭＲＡＭ素子５０４およびビット線３０６の形成後のＭＲＡＭアレイとして示されている。単一のＭＲＡＭ素子５０４およびビット線３０６が示されているが、ウエハ３０２上に形成された追加のトランジスタ３０８ｎに対応して、追加のＭＲＡＭ素子およびビット線を形成することができることを認識されたい。
【００６２】
ＭＲＡＭ素子５０４は、磁気記憶を促進してＭＲＡＭビット／セルを形成することができるＭＴＪを規定する。ＭＲＡＭ素子５０４は、例えば、ＴａＮから構成されたメモリ・コンタクトの上部に形成されて示されている。ＭＲＡＭ素子５０４は、ＢＯＸ層４０４の上面にＭＴＪ層５０５ａ、５０５ｂ、および５０５ｃのスタックを堆積させ、次いで、メモリ・コンタクト５０５の上部に残るＭＲＡＭスタックの一部分がＭＲＡＭ素子５０４を画定するように、ＭＲＡＭスタックをパターニングすることによって形成することができる。ＭＴＪ層５０５ａ〜５０５ｃは、固定磁性層５０５ａ、誘導体トンネル障壁層５０５ｂ、および自由磁性層５０５ｃを含む。固定磁性層５０５ａおよび自由磁性層５０５ｃは、強磁性材料から構成されている。誘導体トンネル障壁層５０５ｂは、例えば、アルミニウム酸化物（ＡｌＯ２）などの酸化物または金属酸化物材料から構成されている。誘導体トンネル障壁層５０５ｂは、電子が自由磁性層５０５ｃから固定磁性層５０５ａにトンネリングすることができる厚さを有する。３つのＭＴＪ層が記載されているが、ＭＲＡＭ素子５０４は、これに限定されず、追加のＭＴＪ層を含むことができることを認識されたい。
【００６３】
メモリ・スタック絶縁膜５０６をＢＯＸ層４０４の上面に堆積させ、ＭＲＡＭ素子５０４の外面と共形にする。メモリ・スタック絶縁膜５０６は、例えば、窒化ケイ素（ＳｉＮ）などの窒化物材料から構成され、例えば、化学気相堆積（ＣＶＤ）プロセスにより堆積させる。エッチング・プロセスを実行して、メモリ・スタック絶縁膜５０６の上方部分をリセスし、下にあるＭＲＡＭ素子５０４を露出させる。
【００６４】
さらに図１８を参照すると、例えば、ＳｉＯ２から構成された第５のＩＬＤ層５０８を、メモリ・スタック絶縁膜５０６上に堆積させてＭＲＡＭ素子５０４を閉じ込める。次いで、第５のＩＬＤ層５０８をリセスして、メモリ・スタック絶縁膜５０６の上面を露出させる。ＲＩＥプロセスを実行して、第５のＩＬＤ層５０８をリセスすることができ、メモリ・スタック絶縁膜５０６の上面が除去され、下にあるＭＲＡＭ素子５０４が露出されるまで、継続することができる。あるいは、第１のエッチング・プロセスを実行して、メモリ・スタック絶縁膜５０６の上面が露出されるまで、第５のＩＬＤ層５０８をリセスすることができる。次いで、異なるエッチング・プロセス（例えば、異なる化学物質を使用するエッチング・プロセス）を実行して、メモリ・スタック絶縁膜５０６の上面を除去し、下にあるＭＲＡＭ素子５０４を露出させることができる。
【００６５】
ここで図１９および図２０を参照すると、本発明の１つまたは複数の実施形態による中間半導体デバイス１００の断面図が示されている。図１９を参照すると、ウエハ１０１を反転させて裏面を露出させた後の中間半導体デバイス１００が示されている。半導体デバイス１００は、第１のＳ／Ｄ領域１０６と第２のＳ／Ｄ領域１１６との間に介在するゲート構造１１３を有するＶＴＦＥＴを含む。
【００６６】
中間半導体デバイス１００は、第１のＳ／Ｄ領域１０６の上面の埋め込み絶縁体層４５０と、埋め込み絶縁体４５０を貫いて延在し、第１のＳ／Ｄ領域１０６に接触するオフセット・パンチスルービア４５５と、をさらに含む。本発明の１つまたは複数の実施形態では、埋め込み絶縁体４５０およびオフセット・パンチスルービア４５５は、ウエハの前面に、すなわち、ウエハ１０１を反転させて裏面を露出させる前に形成される。第１のＳ／Ｄコンタクト１０６の長さは、第２のＳ／Ｄコンタクト１１６の長さよりも大きい。このようにして、第１のＳ／Ｄコンタクト１０６は、第２のＳ／Ｄコンタクト１１６を越えて延在し、オフセットビア４５５の端部の一部分を支持する延出部分１０７を提供する。埋め込み絶縁体層４５０は、例えば、ＳｉＯ２などの酸化物材料から構成された層を含むことができる。オフセット・パンチスルービア４５５は、金属材料などの導電性材料から構成することができる。
【００６７】
図２０に目を向けると、オフセット・メモリ素子２１７がオフセット・パンチスルービア４５５の上面に形成されている。オフセット・メモリ素子２１７は、オフセット・パンチスルービア４５５の上面に形成されたメモリ・コンタクト２１２と、メモリ・コンタクト２１２上に積層された複数のＭＴＪ層と、を含むことができる。オフセット・メモリ素子２１７の形成は、図９および図１０に示す２１７を形成するために使用される同様の製造技術を実行することによって達成することができる。ビット線２２０は、ＩＬＤ層２１９の上面に形成され、オフセット・メモリ素子２１７の上面に接触して、完成されたＭＲＡＭ半導体デバイス１００を形成する。
【００６８】
ここで図２１および図２２に参照すると、本発明の１つまたは複数の実施形態による中間半導体デバイス１００の断面図が示されている。図２１を参照すると、中間半導体デバイス１００は、第１のＳ／Ｄ領域１０６と第２のＳ／Ｄ領域１１６との間に延在する１つまたは複数のチャネル領域１１０を有するＶＴＦＥＴを含む。ゲート構造１１３は、チャネル領域１１０の外側部分を包み込む。
【００６９】
中間半導体デバイス１００は、埋め込み絶縁体層５００をさらに含む。埋め込み絶縁体層５００は、第１のＳ／Ｄ領域１０６の上面に形成されている。埋め込み絶縁体層５００は、ＳｉＯ２を含むが、これに限定されない酸化物材料から構成することができる。
【００７０】
図２２に目を向けると、第１のＳ／Ｄ領域１０６の上面に形成された裏面ビア／コンタクト５０２の形成後の完成したＭＲＡＭ半導体デバイスが示されている。裏面ビア／コンタクト５０２は、埋め込み絶縁体層５００の一部分を除去して、第１のＳ／Ｄ領域１０６の上面を露出させるボイド（図示せず）を形成することによって形成することができる。次いで、ボイドを、例えば、金属材料などの導電性材料で充填して、裏面ビア／コンタクト５０２を形成する。
【００７１】
さらに図２２を参照すると、メモリ素子２１７が裏面ビア／コンタクト５０２の上面に形成されている。メモリ素子２１７は、裏面ビア／コンタクト５０２の上に形成されたメモリ・コンタクト２１２と、メモリ・コンタクト２１２上に積層された複数のＭＴＪと、を含むことができる。メモリ素子２１７の形成は、図９および図１０に示す２１７を形成するために使用される同様の製造技術を実行することによって達成することができる。ビット線２２０は、ＩＬＤ層２１９の上面に形成されメモリ素子２１７の上面に接触してＭＲＡＭ半導体デバイス１００を形成する。
【００７２】
本明細書に記載されるように、本発明の様々な非限定的な実施形態は、従来のＢＥＯＬ製造技術を妨げるＭＴＪの高さ制約を克服する裏面メモリ・アーキテクチャを有するＭＲＡＭデバイスを提供することによって従来技術の欠点に対処する。この裏面メモリ・アーキテクチャにより、裏面ビット線をメモリ・アレイのエッジに沿って前面に渡すこともでき、それによってＭＲＡＭデバイスの全体的な占有面積がさらに削減される。
【００７３】
本発明の１つまたは複数の実施形態は、関連する図面を参照して本明細書に記載されている。代替の実施形態は、範囲から逸脱することなく考案することができる。様々な接続および位置関係（例えば、の上に、の下に、に隣接するなど）が、以下の説明および図面の要素間で述べられているが、当業者は、本明細書に記載された位置関係の多くが、向きが変更されても記載された機能性が維持される場合は、向きに無関係であることを認識されるであろう。これらの接続または位置関係あるいはその両方は、別段の規定がない限り、直接的または間接的であってもよく、本発明は、この点に関して限定的であることは意図されていない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係であってもよい。間接的な位置関係の例として、層「Ｂ」の上に層「Ａ」を形成することに対する本明細書における言及は、層「Ａ」および層「Ｂ」の関連する特徴および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
【００７４】
以下の定義および略語は、特許請求の範囲および本明細書の解釈に使用されるべきである。本明細書で使用されるとき、用語「備える」、「備えている」、「含む」、「含んでいる」、「有する」、「有している」、「含有する」、または「含有している」、あるいはそれらの任意の他の変形形態は、非排他的な包含を含むことが意図されている。例えば、要素の列挙を含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素だけに限定されず、そのような組成物、混合物、プロセス、方法、物品、または装置に明示的に列挙されていない、あるいは固有の他の要素を含むことができる。
【００７５】
さらに、用語「例示的」は、本明細書では、「例、実例、または例示として役立つ」ことを意味するために使用される。「例示的」として本明細書に記載された任意の実施形態または設計は、他の実施形態または設計よりも好ましいもしくは有利であると必ずしも解釈されるべきではない。用語「少なくとも１つ」および「１つまたは複数」は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解される。用語「複数」は、２以上の任意の整数、すなわち２、３、４、５などを含むと理解される。用語「接続」は、間接的な「接続」および直接の「接続」を含むことができる。
【００７６】
「一実施形態」、「実施形態」、「例示的実施形態」などへの本明細書における言及は、記載された実施形態が特定の特徴、構造、または特性を含むことを示すが、すべての実施形態が特定の特徴、構造、または特性を含んでも、含まなくてもよい。さらに、そのような言い回しは、必ずしも同じ実施形態に言及しているわけではない。さらに、特定の特徴、構造、または特性がある実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連するそのような特徴、構造、または特性に影響を与えることは、当業者の知識の範囲内であろう。
【００７７】
以降の説明の目的のために、用語「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」およびそれらの派生語は、図面内で方向付けされているような、記載された構造および方法に関連するものとする。用語「上にある」、「頂部に」、「上に配置された」、または「頂部に配置された」は、第１の構造などの第１の要素が第２の構造などの第２の要素の上に存在し、第１の要素と第２の要素との間に界面構造などの介在する要素が存在してもよいことを意味する。用語「直接接触」は、第１の構造などの第１の要素および第２の構造などの第２の要素が、２つの要素の界面でいかなる中間の導電性、絶縁性、または半導体層なしで接続されていることを意味する。
【００７８】
例えば、「第２の要素に対して選択的な第１の要素」などの句「選択的に」は、第１の要素をエッチングすることができ、第２の要素がエッチストップとして作用することができることを意味する。
【００７９】
用語「約」、「実質的に」、「およそ」、およびそれらの変形形態は、出願を申請する時点で利用可能な機器に少なくとも部分的に基づいて特定の量の測定に関連付けられた誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±８％もしくは５％、または２％の範囲を含むことができる。
【００８０】
本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関連する従来の技術は、本明細書で詳細に記載される場合もあり、記載されない場合もある。しかしながら、背景として、本発明の１つまたは複数の実施形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な説明がここで提供される。本発明の１つまたは複数の実施形態を実施するのに使用される特定の製造作業を個々に知ることができるが、本発明の記載された作業の組合せ、または結果として生じる構造、あるいはその両方は、独特である。したがって、本発明による半導体デバイスの製造に関連して記載される作業の独特の組合せは、半導体（例えば、シリコン）基板上で実行される様々な個別に知られた物理的および化学的プロセスを利用し、それらの一部は、すぐ後の段落に記載されている。
【００８１】
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長、被覆、さもなければ転写する任意のプロセスである。利用可能な技術には、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、そして最近では、とりわけ原子層堆積（ＡＬＤ）が含まれる。
【００８２】
リセスプロセスには、ウエハから材料を除去するエッチング、研削などの任意のプロセスが含まれる。例には、エッチング・プロセス（ウェットまたはドライ）、および化学機械平坦化（ＣＭＰ）などが含まれる。半導体ドーピングは、一般に、拡散またはイオン注入あるいはその両方によって、例えば、トランジスタのソースおよびドレインをドーピングすることによる電気的性質の変更である。これらのドーピングプロセスに続いて、炉アニーリングまたは急速熱アニール（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化する働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタとそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、基板の導電率を電圧の印加によって変更することができる。
【００８３】
これらの様々な構成要素の構造を作成することによって、数百万のトランジスタを構築して互いに配線し、最新のマイクロ電子デバイスの複雑な回路を形成することができる。半導体リソグラフィは、半導体基板上に３次元リリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造、および回路の数百万のトランジスタを接続する多くのワイヤを構築するために、リソグラフィおよびエッチング・パターンの転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、以前に形成されたパターンに位置合わせされ、徐々に、導体、絶縁体、および選択的にドープされた領域が構築され、最終デバイスを形成する。
【００８４】
図のフローチャートおよびブロック図は、本発明の１つまたは複数の実施形態による製造または動作方法あるいはその両方の可能な実施態様を示す。方法の様々な機能／動作は、ブロックによってフローチャートで表される。一部の代替の実施態様では、ブロックに記載された機能は、図に記載された順序から外れて発生することがある。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実行することができ、またはブロックは、含まれている機能性に応じて、時には逆の順番で実行することができる。
【００８５】
本発明の１つまたは複数の実施形態の説明は、例示を目的として提示されたが、網羅的であること、または記載された実施形態に限定されることは意図されていない。多くの変更形態および変形形態が記載された実施形態の範囲から逸脱せずに当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の応用または技術的改良を最も良く説明するように、あるいは他の当業者が本明細書に記載された実施形態を理解することができるように選択された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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