(57)【要約】半導体装置及びその製造方法を開示する。当該方法は、周辺区域の基板の表面上に形成されたゲート誘電体上にポリシリコンゲート層を堆積するステップと、ポリシリコンゲート層上に誘電体層を形成するステップと、誘電体層上に高さ向上（ＨＥ）フィルムを堆積するステップとを含む。次に、周辺区域に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、ＨＥフィルム、誘電体層、ポリシリコンゲート層、及びゲート誘電体がパターニングされる。高エネルギ注入は、ＨＶＦＥＴゲートに隣接する基板内のソース又はドレイン区域内に少なくとも１つの低濃度ドープ区域を形成するために実行される。その後、ＨＥフィルムを除去し、周辺区域の基板上に低電圧（ＬＶ）論理ＦＥＴを形成する。一実施形態では、ＬＶ論理ＦＥＴが高誘電率金属ゲート論理ＦＥＴである。【選択図】図６Ａ
2020528212.tif 000002
【特許請求の範囲】
【請求項１】
周辺区域の基板の表面上に形成されるゲート誘電体の上にポリシリコンゲート層を堆積するポリシリコンゲート層堆積ステップと、
前記ポリシリコンゲート層の上に誘電体層を形成する誘電体層形成ステップと、
前記誘電体層の上に高さ向上（ＨＥ）フィルムを堆積する高さ向上フィルム堆積ステップと、
前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層及び前記ゲート誘電体を、前記周辺区域に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、パターニングするパターニングステップと、
高エネルギ注入を実施して、前記高電圧電界効果トランジスタゲートに隣接する前記基板のソース又はドレイン（Ｓ／Ｄ）区域の少なくとも１つの低濃度ドープ区域を形成する高エネルギ注入ステップと、
前記高さ向上フィルムを除去する除去ステップと、
前記周辺区域に、高誘電率金属ゲート（ＭＫＭＧ）論理ＦＥＴである低電圧（ＬＶ）論理ＦＥＴを形成する低電圧論理ＦＥＴ形成ステップと、
を含む半導体デバイスの製造方法。
【請求項２】
前記基板の前記低濃度ドープ区域の深さは、前記高電圧電界効果トランジスタゲートの高さよりも深い、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記高さ向上フィルム堆積ステップは、アモルファスシリコンフィルム又はポリシリコンフィルムを堆積することを含む、請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記高さ向上フィルムに事前アモルファス化注入物を注入することを更に含む、請求項３に記載の半導体デバイスの製造方法。
【請求項５】
前記除去ステップは、化学機械平坦化（ＣＭＰ）、プラズマエッチング又はこれらの組み合わせを含む、請求項１に記載の半導体デバイスの製造方法。
【請求項６】
前記高エネルギ注入ステップは、低濃度ドープドレイン（ＬＤＤ）を形成することを含む、請求項１に記載の半導体デバイスの製造方法。
【請求項７】
前記高電圧電界効果トランジスタゲートは、パターニングされる前記ポリシリコンゲート層から形成されるポリシリコンゲートを備え、
前記ポリシリコンゲート上にケイ化物を形成することを更に含む、請求項１に記載の半導体デバイスの製造方法。
【請求項８】
前記ポリシリコンゲート層堆積ステップは、メモリ区域における前記基板の前記表面上に形成されるＯＮＯスタックの上に前記ポリシリコンゲート層を堆積することを含み、
前記パターニングステップは、前記誘電体層、前記ポリシリコンゲート層及び前記ＯＮＯスタックを、前記メモリ区域に形成されるメモリゲート（ＭＧ）に関して、パターニングすることを更に含む、請求項１に記載の半導体デバイスの製造方法。
【請求項９】
メモリ区域の基板の表面上に形成されるＯＮＯスタックの上、及び周辺区域の前記基板の前記表面上に形成されるゲート誘電体の上に、ポリシリコンゲート層を堆積するポリシリコンゲート層堆積ステップと、
前記ポリシリコンゲート層の上に誘電体層を形成する誘電体層形成ステップと、
前記誘電体層の上に高さ向上（ＨＥ）フィルムを堆積する高さ向上フィルム堆積ステップと、
前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層、前記ゲート誘電体及び前記ＯＮＯスタックを、前記メモリ区域に形成されるメモリゲート（ＭＧ）に関して、及び前記周辺区域に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、パターニングするパターニングステップと、
高エネルギ注入を実施して、前記高電圧電界効果トランジスタゲートに隣接する前記基板のソース又はドレイン（Ｓ／Ｄ）区域の少なくとも１つの低濃度ドープ区域を形成する高エネルギ注入ステップと、
前記高さ向上フィルムを除去する除去ステップと、
前記周辺区域に、高誘電率金属ゲート（ＭＫＭＧ）論理ＦＥＴである低電圧（ＬＶ）論理ＦＥＴを形成する低電圧論理ＦＥＴ形成ステップと、
を含む半導体デバイスの製造方法。
【請求項１０】
前記高さ向上フィルム堆積ステップは、前記高さ向上フィルムを、前記高エネルギ注入からのドーパントが前記高電圧電界効果トランジスタゲートの下に存在するチャネルに到達することを妨げるのに十分な厚さまで堆積することを含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１１】
前記高さ向上フィルム堆積ステップは、アモルファスシリコンフィルム又はポリシリコンフィルムを堆積することを含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１２】
前記高さ向上フィルムに事前アモルファス化注入物を注入することを更に含む、請求項１１に記載の半導体デバイスの製造方法。
【請求項１３】
前記除去ステップは、化学機械平坦化（ＣＭＰ）、プラズマエッチング又はこれらの組み合わせを含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１４】
前記高エネルギ注入ステップは、低濃度ドープドレイン（ＬＤＤ）を形成するステップを含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１５】
前記高電圧電界効果トランジスタゲートは、パターニングされる前記ポリシリコンゲート層から形成されるポリシリコンゲートを備え、
前記ポリシリコンゲート上にケイ化物を形成することを更に含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１６】
パターニングステップは、前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層、及び前記ゲート誘電体を、前記高電圧電界効果トランジスタゲートに関してパターニングすることは別個に、前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層及び前記ＯＮＯスタックを、前記メモリゲートに関してパターニングすることを含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１７】
基板の表面上に形成されるゲート誘電体の上にポリシリコンゲート層を堆積するポリシリコンゲート層堆積ステップと、
前記ポリシリコンゲート層の上に誘電体層を形成する誘電体層形成ステップと、
前記誘電体層の上に高さ向上（ＨＥ）フィルムを堆積する高さ向上フィルム堆積ステップと、
前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層及び前記ゲート誘電体を、前記基板の前記表面上に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、パターニングするパターニングステップと、
高エネルギ注入を実施して、前記高電圧電界効果トランジスタゲートに隣接する前記基板のソース又はドレイン（Ｓ／Ｄ）区域の少なくとも１つの低濃度ドープ区域を形成する高エネルギ注入ステップと、
前記高さ向上フィルムを除去する除去ステップと、
前記基板の前記表面上に、高誘電率金属ゲート（ＭＫＭＧ）論理ＦＥＴである低電圧（ＬＶ）論理ＦＥＴを形成する低電圧論理ＦＥＴ形成ステップと、
を含む、半導体デバイスの製造方法であり、
前記基板の前記低濃度ドープ区域の深さは、前記基板の前記表面上に存在する前記高電圧電界効果トランジスタゲートのゲート高さよりも深く、
前記高さ向上フィルム堆積ステップは、前記高さ向上フィルムを、前記高エネルギ注入からのドーパントが前記高電圧電界効果トランジスタゲートの下に存在するチャネルに到達することを妨げるのに十分な厚さまで堆積することを含む、半導体デバイスの製造方法。
【請求項１８】
前記高さ向上フィルム堆積ステップは、アモルファスシリコンフィルム又はポリシリコンフィルムを堆積することを含む、請求項１７に記載の半導体デバイスの製造方法。
【請求項１９】
前記高さ向上フィルムに事前アモルファス化注入物を注入することを更に含む、請求項１８に記載の半導体デバイスの製造方法。
【請求項２０】
前記除去ステップは、化学機械平坦化（ＣＭＰ）、プラズマエッチング又はこれらの組み合わせを含む、請求項１７に記載の半導体デバイスの製造方法。
【請求項２１】
前記高エネルギ注入ステップは、低濃度ドープドレイン（ＬＤＤ）を形成することを含む、請求項１７に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は２０１７年１２月２０日に出願された米国特許出願第１５／８４８，３２７号の国際出願であり、これは２０１７年７月１９日に出願された米国仮特許出願第６２／５３４，４６３号の利益及び優先権を主張し、これら出願の全ては参照によりそれら全体が本明細書に組み込まれるものとする。
【技術分野】
【０００２】
本開示は一般に、半導体装置に関し、より詳細には、単一の基板上に埋め込まれ又は一体的に形成される、メモリセルを含む不揮発性メモリ（ＮＶＭ）デバイス、高電圧電界効果トランジスタ（ＨＶＦＥＴ）、及び高度な論理ＦＥＴ、並びにその製造方法に関する。
【背景技術】
【０００３】
フラッシュ又は不揮発性メモリ（ＮＶＭ）装置は、典型的には記憶素子又はセルのグリッド又はアレイを含み、各々は、少なくとも１つのＮＶＭトランジスタと、デコーダ、ドライバ、センスアンプ、並びにアレイからの読出し及びアレイへの書込みのための制御回路を含む多数の周辺回路とを含む。ＮＶＭトランジスタは一般に、電荷トラップ層又は電荷蓄積層を含み、プログラム動作及び消去動作のために４〜１０ボルトの範囲の高電圧（ＨＶ）を必要とする。周辺回路は、典型的には低電圧で動作する論理電界効果トランジスタ（ＦＥＴ）と、ＮＶＭトランジスタが必要とする高電圧をサポートすることができる多数のＨＶＦＥＴとを含む。
【０００４】
効率、安全性、機能性、及び信頼性を改善するために、メモリセルと同じ基板上に論理ＦＥＴ及びＨＶＦＥＴをモノリシックに組み込むことがますます一般的になってきている。しかしながら、論理ＦＥＴ及びＨＶＦＥＴをＮＶＭトランジスタと共に同じ基板上に組み込むことは、各々の装置又はトランジスタが典型的に異なった製造パラメータを必要とするので、困難である。
【０００５】
従って、単一の基板上に埋め込まれ又は一体的に形成されるメモリセル、ＨＶＦＥＴ及び論理ＦＥＴを集積する半導体又はＮＶＭ装置、並びにそれらを製造する方法が必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００６】
半導体装置及びその製造方法を提供する。一般に、当該方法は、基板のメモリ区域内に存在する基板の表面上に形成されるべきメモリゲート（ＭＧ）に関するＯＮＯスタックを形成し、周辺区域内の基板の表面上に形成されるべき高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートのためのゲート誘電体を形成することから始まる。次に、ＯＮＯスタック及びゲート誘電体の上にポリシリコンゲート層が堆積され、ポリシリコンゲート層の上に誘電体層が形成され、誘電体層の上に高さ向上（ＨＥ）フィルムが堆積される。次に、ＨＥフィルム、誘電体層、ゲート層、ゲート誘電体及びＯＮＯスタックが、ＭＧ及びＨＶＦＥＴゲートに関してパターニングされる。ソース／ドレイン（Ｓ／Ｄ）区域がＨＶＦＥＴゲートに隣接して注入され、ＨＥポリシリコン層が除去されてＭＧ及びＨＶＦＥＴゲートが形成される。基板内のＳ／Ｄ区域の深さは、一般に、基板表面上のＨＶＦＥＴゲートの高さよりも深い。いくつかの実施形態では、ＨＥフィルムがアモルファスシリコン又はポリシリコンを含み、ドレイン注入物からのドーパントがＨＶＦＥＴゲートの下にあるチャネルに到達するのを妨げるのに十分な厚さである。
【０００７】
別の実施形態によれば、本方法は、ＨＥフィルムを除去した後に、周辺区域に含まれる低電圧（ＬＶ）論理ＦＥＴのためのポリシリコンゲートを形成するステップと、高誘電率金属ゲート（ＨＫＭＧ）工程を使用して、ＬＶ論理ＦＥＴのポリシリコンゲートを金属ゲートで置換するステップとをさらに含む。
【０００８】
本発明の実施形態のさらなる構成及び利点、並びに本発明の様々な実施形態の構造及び動作は、添付図面に関連して以下に詳細に記載される。本発明は、本明細書に記載される特定の実施形態に限定されないことに留意されたい。そのような実施形態は、本明細書では例示の目的のみのために提示される。追加の実施形態は、本明細書に含まれる教示に基づいて、関連技術の当業者には明らかであろう。
【図面の簡単な説明】
【０００９】
【図１】メモリセルのアレイと、デコーダ、ドライバ、センスアンプ及び制御回路を含む多数の周辺回路とを、単一の基板上に一体的に形成した不揮発性メモリ（ＮＶＭ）デバイスの概略構成図である。
【図２】本開示の一実施形態による、メモリ区域にスプリットゲートメモリセルを含み、周辺区域にＨＶＦＥＴ及び論理ＦＥＴを含むＮＶＭデバイスの一部の断面構成図である。
【図３】本開示の一実施形態による、図２のスプリットゲートメモリセルの一実施形態の断面の詳細な構成図である。
【図４】本開示の一実施形態による、図２の論理ＦＥＴの一実施形態の断面の詳細な構成図である。
【図５】本開示の一実施形態による、図２のＨＶＦＥＴの一実施形態の断面の詳細な構成図である。
【図６Ａ】本開示の一実施形態によるＮＶＭデバイスを製造する方法を示すフローチャートである。
【図６Ｂ】本開示の一実施形態によるＮＶＭデバイスを製造する方法を示すフローチャートである。
【図６Ｃ】本開示の一実施形態によるＮＶＭデバイスを製造する方法を示すフローチャートである。
【図７Ａ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｂ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｃ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｄ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｅ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｆ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｇ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｈ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【図７Ｉ】図６Ａ−６Ｃの製造方法によるＮＶＭデバイスの製造中の様々な時点におけるＮＶＭデバイスの一部の断面図である。
【発明を実施するための形態】
【００１０】
ここで、対応する参照符号が対応する部分を示す添付の模式図を参照して、例示のみを目的として、本発明の実施形態を説明する。さらに、本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本発明の実施形態を示し、明細書とともに、本発明の原理を説明し、関連技術の当業者が本発明を実施し使用することを可能にするのにさらに役立つ。
【００１１】
本発明の実施形態の構成及び利点が、以下の詳細な記載を引き抜きと併せて読めば、より明らかになるのであろう。図面において、同様の参照番号は一般に、同一の、機能的に類似する、及び／又は構造的に類似する要素を示す。
【００１２】
本明細書は、本発明の構成を組み込んだ１つ以上の実施形態を開示する。開示される実施形態は、単に本発明を例示するものである。本発明の範囲は、開示される実施形態に限定されない。本発明は、本願に添付される特許請求の範囲によって定められる。
【００１３】
記載された実施形態、及び本明細書における「ある実施形態」、「一実施形態」、「例示的実施形態」などへの言及は記載された実施形態が特定の構成、構造、又は特徴を含み得ることを示すが、すべての実施形態が必ずしも特定の構成、構造、又は特徴を含み得るわけではない。そのうえ、そのような語句は、必ずしも同じ実施形態を参照しているわけではない。さらに、特定の特徴、構造、又は特性が実施形態と関連して記載される場合、明示的に記載されるか否かにかかわらず、他の実施形態と関連して、そのような構成、構造、又は特徴をもたらすことは、当業者の知識の範囲内であることが理解される。
【００１４】
様々な実施形態をより詳細に説明する前に、明細書全体にわたって使用され得る特定の用語に関して、さらなる説明が与えられる。
【００１５】
用語「エッチング」又は「エッチングする」は、本明細書ではエッチングが完了した後に材料の少なくとも一部が残るように、材料をパターニングする製造プロセスを一般的に説明するために使用される。例えば、ケイ素をエッチングするプロセスは、ケイ素上にマスキング層（例えば、フォトレジスト又はハードマスク）をパターニングし、その後、もはやマスキング層によって保護されていないケイ素の領域を除去する工程を含むことを理解されたい。したがって、マスクによって保護されたケイ素の領域は、エッチングプロセスが完了した後に残ることになる。しかしながら、別の例では、エッチングが、マスクを使用し又は使用しない工程を指してもよく、エッチング工程が完了した後に材料の一部を残しても残さなくてもよい工程を指してもよい。
【００１６】
上記の説明は、「エッチング」という用語を「除去」と区別するのに役立つ。材料を除去するとき、実質的に全ての材料が工程中に除去される。しかしながら、いくつかの実施形態では、「除去する」が、エッチングを組み込むことができる広義の用語であると考えられる。
【００１７】
「ＣＭＰ」という用語は本明細書では、一般に、半導体製造中に基板上又は基板の上の面を平滑化するために使用される化学機械研磨又は平坦化処理を記述するために使用される。この工程は一般に、研磨剤及び／又は腐食性コロイダルスラリーと、動的研磨ヘッドに基板を固定することによって提供され、基板を回転する研磨パッドに押圧する機械的力との組合せを使用する。この工程は基板から材料を除去し、それによって平坦化された表面を提供する。
【００１８】
本明細書の説明中に、メモリセル、ロジック、及び高電圧トランジスタ又はデバイスが製造される基板の様々な領域が言及される。本明細書では２つの異なる領域が記載されているが、任意の個数の区域が基板上に存在してもよく、特定のタイプのデバイス又は材料を有する区域を指定してもよいことを理解されたい。概して、これらの領域は、類似するデバイスを含む本基板の領域を簡便に説明するために使用され、記載される実施形態の範囲又は精神を限定するべきものではない。
【００１９】
「堆積」又は「配置」という用語は、本明細書では基板に材料層を塗布する行為を説明するために使用される。このような用語は、熱成長、スパッタリング、蒸着、気相成長法、エピタキシャル成長、電気めっきなどを含むが、これらに限定されない任意の可能な層形成技術を説明することを意味する。様々な実施形態によれば、例えば、堆積は、任意の適切な公知の方法に従って実行されてもよい。例えば、物質を基板上に成長させ、被覆し、又は転写する任意の工程を、堆積は含むことができる。いくつかの周知の技術には、とりわけ、物理的気相成長法（ＰＶＤ）、化学的気相成長法（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマ強化ＣＶＤ(ＰＥＣＶＤ)が含まれる。
【００２０】
説明全体を通して使用される「基板」は、最も一般的にはケイ素であると考えられる。しかしながら、基板は、ゲルマニウム、ガリウムヒ素、インジウムリン等のような広範囲の半導体材料のいずれであってもよい。他の実施形態では、基板がガラスウェハ又はサファイヤウェハなどの非導電性であってもよい。
【００２１】
本明細書で使用される「マスク」は、マスクされていない部分の材料の選択的除去（例えば、エッチング）を可能にする任意の適切な材料を含むことができる。いくつかの実施形態によれば、マスク構造は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド)(ＰＭＧＩ)、フェノールホルムアルデヒド樹脂、好適なエポキシなどのフォトレジスト、又はケイ素窒化物を含むハードマスクを含むことができる。
【００２２】
そのような実施形態をより詳細に説明する前に、本実施形態を実施することができる例示的なメモリセル及び環境を提示することが有益である。
【００２３】
図１はメモリアレイ１０２と、デコーダ、ドライバ、センスアンプ及び制御回路を含む多数の周辺回路とを含む不揮発性メモリ（ＮＶＭ）デバイス１００の概略構成図を示しており、これらの周辺回路は、単一の基板上に一体的に形成されて、メモリアレイ１０２からの読出し及びそれへの書込みを行う。図１を参照すると、ＮＶＭ装置１００は、マイクロコントローラ、マイクロプロセッサ又は状態マシンのような命令及び制御回路１０４を更に含み、メモリアレイからの読出し又はそれへの書込みのための他の周辺回路と共に、メモリアレイ１０２内のメモリセル（図１には図示せず）の各々に命令又は制御信号を発する。一般に、周辺回路は更に、行デコーダ１０６、列デコーダ１０８、センスアンプ１１０、及びソースラインドライバ１１２を含む。
【００２４】
データワードがＮＶＭ装置１００に記憶又は書込まれるとき、行デコーダ１０６は、メモリアドレスを受け取り、復号し、メモリアドレスは次に、命令及び制御回路１０４に供給される。次に、命令及び制御回路１０４は、選択された行のメモリセルのワード線（ＷＬ）に信号を印加することによって、メモリアレイ１０２のメモリセルの行を選択し、列アドレスを列デコーダ１０８に供給し、制御信号をソースラインドライバ１１２に供給する。列デコーダ１０８は列アドレスを変換し、選択される列の各メモリセルのビット線（ＢＬ）に信号を印加する。次に、ソースラインドライバ１１２は、典型的には約４〜約１０ボルトの直流の高電圧をメモリセルのソースラインに結合して、メモリセル内のＮＶＭトランジスタをプログラム又は消去する。
【００２５】
一般に、データワードがＮＶＭ装置１００から呼び出されるか又は読み出されるとき、行デコーダ１０６は、メモリアドレスを受信し、デコードし、コマンド及び制御回路１０４に供給し、次に、コマンド及び制御回路１０４は、選択される行内のメモリセルのＷＬに信号を印加することによってメモリアレイ１０２内のメモリセルの行を選択し、列アドレスを列デコーダ１０８に供給し、制御信号をソースラインドライバ１１２に供給し、センスアンプ１１０は、選択された行内のメモリセルごとのデータ電圧を基準電圧と比較して、論理「０」又は「１」がセルから読み出されるか判定する。
【００２６】
周辺回路の各々は、多数の低電圧論理電界効果トランジスタ（ＦＥＴ）を含むことができ、一方、行デコーダ１０６及びソースラインドライバ１１２は、プログラム動作及び消去動作に必要な電圧（例えば、４〜１０Ｖ）を支持するために、多数の高電圧電界効果トランジスタ（ＨＶＦＥＴ）を更に含む。
【００２７】
図２は、メモリ区域２１４内の基板２１０上に形成されるメモリ配列２０２を含むＮＶＭデバイス２００の一部の断面図を示す。ＮＶＭ装置２００は更に、同じ基板２１０の周辺区域２１６内又は周辺区域２１６上に形成されるＨＶＦＥＴ２０６及び論理ＦＥＴ２０８を含む。図示の実施形態では、メモリセルが、それぞれメモリゲート（ＭＧ）及び選択ゲート（ＳＧ）を含むスプリットゲートメモリセルである。一般に、図示の実施形態のように、隣接するメモリセル２０４、ＨＶＦＥＴ２０６及び論理ＦＥＴ２０８は、それぞれの範囲又は区域又はデバイスを囲む浅いトレンチ分離構造（ＳＴＩ２１２）によって互いに分離される。この例では、基板２１０は、メモリセル２０４が配置されるメモリ区域２１４と、周辺区域２１６とを含む。周辺区域２１６は、ＳＴＩ２１２によって、論理ＦＥＴ２０８が形成される論理又は低電圧領域（ＬＶ）と、ＨＶＦＥＴ２０６が形成されるＨＶ領域とにさらに分割される。図示の実施形態では、メモリアレイ２０２が、それぞれメモリゲート（ＭＧ）及び選択（ＳＧ）を含む複数のスプリットゲートメモリセル２０４を含む。図２の断面図は例示にすぎず、周辺区域２１６は、論理ＦＥＴ２０８及びＨＶＦＥＴ２０６だけでなく、この図には示されていない抵抗器、コンデンサ、インダクタなどの追加の集積回路構成要素を更に含むことができることを理解されたい。また、メモリ区域２１４及び周辺区域２１６は隣接しない領域を含む基板２１０の任意の領域に配置することができ、様々な領域２１４／２１６のそれぞれの多数の例を含むことができることを理解されたい。
【００２８】
基板２１０、及び実際には、本明細書全体を通して使用されるような一般的な基板が様々な実施形態によるシリコンとすることができる。しかしながら、基板２１０は、ゲルマニウム、ガリウムヒ素、インジウムリン等のような広範囲の半導体材料のいずれであってもよい。他の実施形態では、基板２１０がガラスウェハ又はサファイヤウェハなどの非導電性であってもよい。
【００２９】
メモリセル２０４、論理ＦＥＴ２０８及びＨＶＦＥＴ２０６について、図３〜図５を用いてより詳細に説明する。
【００３０】
図３は、基板３０８上の共通又は共有チャネル３０６上に形成されるメモリゲート（ＭＧ３０２）及び選択ゲート（ＳＧ３０４）を含むスプリットゲートメモリセル３００を例示する。それぞれのメモリセルは、第１及び第２のソース／ドレイン（Ｓ／Ｄ）領域３１０及び３１２を含む。領域３１０及び３１２は、それぞれに印加される電位に応じて、スプリットゲートメモリセル３００のソース又はドレインのいずれかを形成する。スプリットゲートメモリセル３００において、便宜上、相対的バイアスとは無関係に、ＳＧ３０４に隣接する領域３１０を一般にドレインと呼び、ＭＧ３０２に隣接する領域３１２を一般にソースと呼ぶ。一般に、基板３０８はｐ型シリコン基板であるか、又はメモリセル３００が形成されるｐ型ウェルを含み、一方、領域３１０及び３１２は、ｎ型ドーパントで中程度から高度にドープされる。しかしながら、基板３０８をｎ型とし、領域３１０及び３１２をｐ型ドーパントでドープすることもできる。
【００３１】
ＭＧ３０２及びＳＧ３０４は両方とも、ドープされたポリシリコン導体を含む。ＳＧ３０４のドープされるポリシリコン導体は、選択ゲート誘電体３１４上又はその上に配置され、ＭＧゲート３０２のドープされるポリシリコン導体は誘電体層間に１つ以上の電荷トラップ層を有する、多層電荷蓄積又はトラップスタック３１６上又はその上に配置される。一例では、電荷トラップスタック３１６が２つの二酸化シリコン層３１６ａ、３１６ｃの間に挟まれた電荷トラップシリコン窒化物層３１６ｂを含み、集合的及び一般に「ＯＮＯスタック」と呼ばれる３層構造を生成する。他の電荷トラップスタック３１６は、２つの誘電体層３１６ａ、３１６ｃの間に挟まれるポリシリコン電荷蓄積層３１６ｂを含み、フローティングゲートＭＯＳ電界効果トランジスタ（ＦＧＭＯＳ）を形成することができる。垂直ゲート間誘電体３１８も、ＳＧ３０４とＭＧ３０２との間に配置されて、ゲートのドープされるポリシリコン導体を電気的に絶縁する。いくつかの実施形態では、図示のように、ゲート間誘電体３１８は、異なる誘電特性を有する誘電体材料の層又はフィルムのうちの１つ以上を含むことができる。例えば、ゲート間誘電体３１８は、電荷トラップ誘電体３１６と同様のＯＮＯ誘電体を含むことができる。
【００３２】
メモリセル３００は、選択ゲート３０４並びにＳ／Ｄ領域３１０及び３１２の表面上に自己整合ケイ化物又はＳＡＬＩＣＩＤＥ３２０と、ＳＧ及びＭＧの両方を取り囲むサイドウォールスペーサ３２２とを更に含む。サイドウォールスペーサ３２２は、酸化ケイ素又は窒化物ケイ素などの誘電体材料の１つ以上の層を含むことができる。ＳＡＬＩＣＩＤＥ３２０は、Ｓ／Ｄ領域３１０及び３１２などのメモリセルの活性領域への接点（この図には示されていない）間の抵抗と、ＳＧ３０４のポリシリコンへの接点間の抵抗と、任意に、この図には示されていない実施形態ではＭＧ３０２への接点間の抵抗と、を低減する。図３に示すようないくつかの実施形態では、ＳＧ３０４の最上部に形成されるＳＡＬＩＣＩＤＥ３２０が、ゲート間誘電体３１８に隣接するサイドウォールから引き戻されるか、又はさらに離れて、ＳＡＬＩＣＩＤＥとＭＧ３０２との間の短絡又は漏れに対するさらなる分離を提供する。本明細書はスプリットゲートアーキテクチャの全体的な概観を提供することを意図しており、実際には、最終メモリセル３００を形成するために、より詳細なステップ及び層が提供されることを理解されたい。
【００３３】
図４は、図１及び図２のＮＶＭ装置に使用するのに適した論理ＦＥＴ４００の実施形態を示す。図示の実施形態では、論理ＦＥＴ４００が、サイドウォールスペーサ４０４によって囲まれた金属ゲート４０２と、基板４１２内に形成されたソース及びドレイン（Ｓ／Ｄ）領域４１０を分離するチャネル４０８の上にある高誘電率（high-k）ゲート誘電体４０６とを有する高誘電率金属ゲート（ＨＫＭＧ）論理ＦＥＴである。論理ＦＥＴ４００は、コンタクト（この図には示されていない）とＳ／Ｄ領域との間の抵抗を低減するために、Ｓ／Ｄ領域４１０の表面上又は表面の上に自己整合ケイ化物又はＳＡＬＩＣＩＤＥ４１４を更に含む。金属ゲート４０２はアルミニウム、銅、チタニウム、タングステン、及びこれらの合金を含むが、これらに限定されない、任意の好適な金属又は合金から作製することができる。高誘電率ゲート誘電体４０６に適した高誘電率誘電体は酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、オキシ窒化物ハフニウム、酸化ジルコニウムハフニウム、及び酸化ランタンを含むことができるが、これらに限定されない。あるいは、高誘電率ゲート誘電体４０６が適切な高誘電率誘電体材料の１つ以上の層を含むことができる。サイドウォールスペーサ４０４は、酸化ケイ素又は窒化物ケイ素などの誘電体物質の１つ以上の層を含むことができる。
【００３４】
ＨＫＭＧ論理ＦＥＴ４００の金属ゲート４０２は、以前の世代の論理ＦＥＴのゲートよりも幅が狭く、又は流路長が短く、したがって、メモリデバイスの性能を改善し、メモリデバイスが製造されるダイス又はチップの大きさを縮小することができる。
【００３５】
従来、約４０ナノメートル（ｎｍ）以上の横方向寸法を有するゲートを用いて、厚いゲートポリシリコンを用いて単一基板上にメモリセル、ＨＶＦＥＴ及び論理トランジスタを一体的に形成することができた。しかしながら、ゲートのような回路素子の横方向寸法が縮小し続けるにつれて、回路素子の高さを制限することが必要になってきている。特に、ゲート置換工程を用いて製造されたＨＫＭＧ論理ＦＥＴの金属ゲート４０２の高さは、犠牲ゲートのエッチング又は除去から生じる高アスペクト比開口部が金属で完全に充填されることを保証するために、約３００〜約１０００オングストローム（Å）に制限される。
【００３６】
図６Ａ〜６Ｃ及び７Ａ〜７Ｉを参照して以下により詳細に説明すると、ゲート置換プロセスでは、犠牲又はダミーゲートが、高誘電率ゲート誘電体４０６、犠牲ゲートの周りに形成されたサイドウォールスペーサ４０４、並びにサイドウォールスペーサ及び犠牲ゲートの上に形成されたレベル間誘電体（ＩＬＤ）の上に形成される。次に、ＩＬＤはＣＭＰを用いて研磨され、平坦化されて、犠牲ゲートの上面が露出され、犠牲ゲートが選択的エッチング処理を用いてサイドウォールスペーサ４０４の内側から除去される。次に、金属ゲート４０２は、サイドウォールスペーサ４０４の内側に堆積される。金属ゲートの最も狭い幅は約１０〜約４０ｎｍであり得るので、ＨＫＭＧ論理ＦＥＴの金属ゲート４０２の高さは約３００〜約１０００Åに制限される。さらに、層間誘電体（図６Ａ〜６Ｃ及び７Ａ〜７Ｉでは図示せず）を平坦化するために必要なＣＭＰ処理のために、サイドウォールスペーサ４０４は犠牲ゲートを露出し、ＨＫＭＧ論理ＦＥＴ４００の前又はそれと同時に形成され、それと同一平面上にあるメモリセル及びＨＶＦＥＴのゲートの高さは、同様の高さに制限される。
【００３７】
図５は、図１及び図２のＮＶＭデバイスに使用するのに適したＨＶＦＥＴ５００の実施形態を示す。ＨＶＦＥＴ５００は、本開示の実施形態に従って製造され、図６Ａ〜６Ｃ及び７Ａ〜７Ｉを参照して以下に詳細に説明される。ＨＶＦＥＴ５００は、最大約２０ボルトの大きさの電圧を処理することができる。ＨＶＦＥＴ５００は、サイドウォールスペーサ５０４によって囲まれ、基板５１２内に形成されるソース及びドレイン（Ｓ／Ｄ）領域５１０を分離するチャネル５０８の上に横たわるＨＶＦＥＴゲート誘電体５０６の上又は上方に配置された、ドープされるポリシリコンゲート５０２を含む。サイドウォールスペーサ５０４は、酸化ケイ素又は窒化物ケイ素などの誘電体物質の１つ以上の層を含むことができる。ＨＶＦＥＴ５００は、ドープされるポリシリコンゲート５０２及びＳ／Ｄ領域５１０の表面上又はその上方に形成された自己整合ケイ化物又はＳＡＬＩＣＩＤＥ５１４を更に含み、ドープされるポリシリコンゲートとＳ／Ｄ区域との接点（当該図には示されていない）間の抵抗を低減する。
【００３８】
必要とされる高い降伏電圧を提供するために、ＨＶＦＥＴ５００は、より厚いＨＶＦＥＴゲート誘電体５０６、より長いチャネル５０８、及び深いＳ／Ｄ領域５１０を有する。深いＳ／Ｄ領域５１０は、ＨＶＦＥＴゲート５０２形成後に高エネルギ低ドーズ注入を用いて形成され、低濃度ドープドレイン（ＬＤＤ）を形成する。深いとは、基板５１２の表面５１６の下に約４００〜約２０００Åの深さまで延在するＳ／Ｄ領域５１０を意味する。高エネルギ、低ドーズ注入とは、約３０から約１００キロ電子ボルト（ｋｅＶ）のエネルギで、約１ｅ１２ｃｍ-3から約１ｅ１４ｃｍ-3の注入量で、適切なイオン種を注入することを意味する。
【００３９】
以前の世代のＨＶＦＥＴは、注入されたイオンが高エネルギドレイン領域の注入中にゲートスタックを貫通してチャネル５０８に到達するのを防止するために、十分に厚くドープされた多結晶シリコンゲート５０２に依存していた。しかしながら、上述したように、ＨＫＭＧ論理ＦＥＴ４００を形成するために使用されるゲート置換プロセスによって課される制限のために、ＨＶＦＥＴゲート５０２は、約１０００Å以下である必要がある。本開示の方法の一実施形態を使用すると、ＨＶＦＥＴ５００はＬＤＤ注入によって部分的に製造された深いＳ／Ｄ領域５１０を有するように製造することができ、ＨＶＦＥＴゲート５０２は、薄い多結晶シリコンゲート層から形成され、約３００〜約１０００Åのゲート高さを有する。
【００４０】
メモリセル、ＨＫＭＧ論理ＦＥＴ、及び単一基板上に埋め込まれるか、又は一体的に形成されるＨＶＦＥＴを含むＮＶＭ装置の製造方法の実施形態を、図６Ａ〜６Ｃ及び７Ａ〜７Ｉに関連して以下に詳細に説明する。図６Ａ〜６Ｃは、方法又はプロセスのフローの実施形態を示すフローチャートである。図７Ａ〜７Ｉは、図６Ａ〜６Ｃの方法によるＮＶＭ装置７００の製造中のＮＶＭ装置７００の一部の断面図を示すブロック図である。
【００４１】
図６Ａ及び７Ａを参照して、プロセスが基板７０４に浅いトレンチ分離（ＳＴＩ）構造７０２を形成して、メモリ区域７０６のメモリアレイを形成すべき領域を周辺区域７０８から電気的に分離し、ＨＫＭＧ論理ＦＥＴを形成すべき低電圧（ＬＶ）領域を、ＨＶＦＥＴを形成すべき高電圧（ＨＶ）領域から分離することから始まる（工程６０２）。
【００４２】
次に、メモリ区域７０６の基板７０４の表面７１２に、１つ以上のメモリセルのための連続した第１のチャネル７１０が形成され、周辺区域７０８のＬＶ領域に、ＨＫＭＧ論理ＦＥＴのための第２のチャネル７１４が形成され、ＨＶＦＥＴのための第３のチャネル７１６がＨＶ領域に形成される（工程６０４）。チャネル７１０、７１４及び７１６は、イオン注入技術を用いて適切なイオン種を注入することによって形成することができる。例えば、ｐ型チャネルインプラントは約５〜約５０ＫｅＶのエネルギでホウ素Ｂ+イオンを、約１ｅ１１ｃｍ-3から約５ｅ１３ｃｍ-3までの濃度又は注入量までインプラントすることができ、一方、ｎ型チャネルインプラントは、リン又はヒ素イオンを同程度のエネルギ及び同程度の注入量でインプラントすることができる。
【００４３】
図６Ａ及び７Ｂを参照して、プロセスは、メモリ区域７０６内の第１のチャネル７１０の上にある電荷トラップスタック７１８と、基板７０４の周辺区域７０８内のＨＶ領域内の第３のチャネル７１６の上にある高電圧（ＨＶ）ゲート誘電体７２０とを形成するステップに進む（工程６０６）。一実施形態では、電荷トラップスタック７１８がトンネル層７１８ａ、電荷トラップ又は蓄積層７１８ｂ、及びブロック層７１８ｃを堆積又は形成することによって形成される。トンネル層７１８ａは、二酸化ケイ素（ＳｉＯ2）などの誘電体物質を含むことができ、熱的に成長させることも、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって堆積させることもできる。好適な誘電体電荷トラップ層７１８ｂは、ＣＶＤ、ＰＥＣＶＤ、又はＡＬＤによって堆積されたシリコン窒化物（ＳｉＮ）、シリコンリッチ窒化物、又は酸窒化ケイ素（ＳｉＯＮ）の１つ以上の層を含むことができる。あるいは、電荷蓄積層７１８ｂがＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって堆積された導電性フローティングゲート電荷蓄積層ポリシリコンを含むことができる。ブロック層７１８ｃは、熱成長又は堆積された二酸化ケイ素（ＳｉＯ2）及び／又はＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって堆積された高誘電率誘電体の１つ以上の層を含むことができる。ブロック層７１８ｃに適した高誘電率誘電体材料は酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、オキシ窒化物ハフニウム、酸化ジルコニウムハフニウム、及び酸化ランタンを含むことができるが、これらに限定されない。
【００４４】
ＨＫＭＧ論理ＦＥＴが形成されるＬＶ領域内の基板７０４の表面７１２は、ＨＫＭＧ論理ＦＥＴを形成する前に剥離されるので、電荷トラップスタック７１８は図示のように、周辺区域７０８のＬＶ領域上に延在することも可能である。
【００４５】
ＨＶゲート誘電体７２０は、周辺区域７０８のＨＶ領域内の第３のチャネル７１６の上に形成される。ＨＶゲート誘電体７２０は、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって堆積された二酸化シリコン（ＳｉＯ2）又はシリコン窒化物（ＳｉＮ）などの好適な誘電体物質の１つ以上の層を含むことができる。あるいは、ＨＶゲート誘電体７２０が酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、オキシ窒化物ハフニウム、酸化ジルコニウムハフニウム、又は酸化ランタンなどの高誘電率誘電体材料を含むことができる。
【００４６】
次に、第１のポリシリコンゲート層７２２が、電荷トラップスタック７１８及びＨＶゲート誘電体７２０の上に堆積される（工程６０８）。第１のポリシリコンゲート層７２２はドープされたポリシリコン層とすることができ、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって約３００〜約１０００Åの厚さに堆積することができる。あるいは、第１のポリシリコンゲート層７２２をドープされていないポリシリコン層として堆積することができ、このポリシリコン層はその後、ＭＧ及びＨＶゲートとして機能するために、適切なイオン種及び適切な注入量でドープされる。
【００４７】
薄い誘電体層７２４が第１のポリシリコンゲート層７２２の上に形成される（工程６１０）。誘電体層７２４は、約２０〜約５００Åの厚さまで、熱的に成長されるか、又はＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって堆積される二酸化ケイ素（ＳｉＯ2）を含むことができる。
【００４８】
次に、高さ向上（ＨＥ）フィルム７２６が誘電体層７２４上に堆積される（工程６１２）。ＨＥフィルム７２６は、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって約４００〜約１０００Åの厚さに堆積されたアモルファスシリコンフィルム又はポリシリコンフィルムを含むことができる。一般に、ＨＥフィルム７２６の厚さは、下にある誘電体層７２４及び第１のポリシリコンゲート層７２２の厚さ、及び区域注入からのドーパントが第３のチャネル７１６に到達するのを防止するのに十分なＨＶＦＥＴ区域注入のエネルギ及び注入量を考慮して選択される。例えば、約３０〜約１００ｋｅＶのエネルギ、及び約１ｅ１２ｃｍ-3〜約１ｅ１４ｃｍ-3の注入量を有する高エネルギ、低注入量区域注入については、第１のポリシリコンゲート層７２２、誘電体層７２４、及び約１０００〜約２５００ÅのＨＥフィルム７２６の複合厚さである。この範囲の複合厚さは、深い区域からの注入イオンが第１のポリシリコンゲート層７２２、誘電体層７２４、及びＨＥフィルム７２６を含むＨＶＦＥＴゲートスタックを貫通し、第３のチャネル７１６に到達するのを実質的に防止するのに十分であることが分かった。
【００４９】
図６Ａ及び７Ｃを参照して、ＨＥフィルム７２６、誘電体層７２４、第１のポリシリコンゲート層７２２、ＨＶゲート誘電体７２０及び電荷トラップスタック７１８をパターニングして、メモリ区域７０６にメモリゲート（ＭＧ７２８）を形成し、周辺区域７０８にＨＶＦＥＴゲート７３０を形成する（工程６１４）。ＨＥフィルム７２６、誘電体層７２４、第１のポリシリコンゲート層７２２、及び電荷トラップスタック７１８は、ＬＶ領域上の適所に残すことができる。パターニングはＨＥフィルム７２６の表面上にマスクを形成するための標準的なフォトリソグラフィ技術を使用して達成することができ、次いで、任意の標準的なドライエッチング技術又はウェットエッチング技術を使用して、ＨＥフィルム及び下にある層を異方性エッチングすることができる。例えば、ポリシリコン層はＣＨＦ3又はＣ2Ｈ2またはＨＢｒ／Ｏ2のようなポリシリコンエッチング化学構造のプラズマ中で、中程度の出力（約５００Ｗ）で低圧エッチングを用いてドライエッチングすることができ、二酸化ケイ素（ＳｉＯ2）はウェットまたはドライエッチングのいずれかが可能であり、シリコン窒化物（ＳｉＮ）がＣＦ4、又はＣＨＦ3のようなフッ素含有ガスの低圧プラズマを用いてドライエッチングすることができる。ＨＥフィルム７２６、誘電体層７２４、第１のポリシリコンゲート層７２２、ＨＶゲート誘電体７２０、及び電荷トラップスタック７１８がエッチングまたはパターニングされて、図７Ｃに示すＭＧ７２８及びＨＶＦＥＴゲート７３０が形成された後、マスク（図７Cには図示せず）から残っているフォトレジストが除去され、ウェット・クリーニングが実行される。あるいは、ＭＧ７２８及びＨＶＦＥＴゲート７３０が追加のマスク層を使用することによって、別々のエッチングステップでパターニングすることができる。
【００５０】
任意選択で、ＭＧ７２８及びＨＶＦＥＴゲート７３０の上に残っているＨＥフィルム７２６をアモルファス化するために、事前アモルファス化注入を実行することができる（工程６１６）。事前アモルファス化注入は、任意の適切な半導体材料またはドーパントを使用して実行することができる。例えば、事前アモルファス化注入は、約５〜約５０ｋｅＶのエネルギで、約１ｅ１３ｃｍ-3から約５ｅ１５ｃｍ-3までの注入量のゲルマニウム（Ｇｅ）イオンを注入するステップを含み得る。ＨＶＦＥＴの深く低濃度でドープされたドレイン（ＬＤＤ）を形成するために高エネルギ低注入量注入を実行する前にＨＥフィルム７２６をアモルファス化することは、注入されたイオンがＨＶＦＥＴゲートスタックを貫通してチャネル７１６に到達することを防止する、ＨＥフィルム７２６の能力を改善する。
【００５１】
図６Ｂ及び７Ｄを参照して、高エネルギ、低注入量の注入を実行して、基板７０４内にＨＶＦＥＴゲート７３０に隣接して１つ以上のＬＤＤ７３２を構成する（工程６１８）。上述のように、注入は約３０〜約１００キロ電子ボルト（ｋｅＶ）のエネルギで、約１ｅ１２ｃｍ-3から約５ｅ１４ｃｍ-3までの注入量での適切なイオン種をインプラントするステップを含むことができ、これにより、基板７０４の表面の下の約４００〜約２０００Åの深さまで延びるＬＤＤ７３２を提供できる。
【００５２】
次に、ゲート間誘電体７３４が、ＭＧ７２８のサイドウォール上に形成される（工程６２０）。上述したように、ゲート間誘電体７３４は、異なった誘電特性を有する誘電体材料の層又はフィルムのうちの１つ以上を含むことができる。例えば、ゲート間誘電体７３４は、電荷トラッピングスタック７１８と同様のＯＮＯ誘電体を含むことができ、同じＣＶＤ、ＰＥＣＶＤ、またはＡＬＤ技術を使用して、約１００〜約５００Åの厚さに堆積させることができる。
【００５３】
次に、メモリ区域７０６内のゲート間誘電体７３４の構造から基板７０４の表面上に残っている材料を除去し、ＳＧゲート誘電体７３６を、ＭＧ７２８に隣接して形成されるべきＳＧのためのメモリ区域内の基板の表面上に形成する（工程６２２）。表面上に残っている材料は、上述した任意の通常の酸化物及び窒化物プラズマエッチング化学方法を用いた異方性ドライエッチングを用いて除去できることが理解されるであろう。ＳＧゲート誘電体７３６は、ＣＶＤ、ＰＥＣＶＤまたはＡＬＤによって約１０〜約６０Åの厚さに堆積された酸化ケイ素または窒化物ケイ素などの好適な誘電体材料の１つ以上の層を含むことができる。あるいは、ＳＧゲート誘電体７３０が酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、オキシ窒化物ハフニウム、酸化ジルコニウムハフニウム、及び酸化ランタンなどの好適な高誘電率誘電体材料を含むことができる。
【００５４】
図６Ｂ及び７Ｅを参照して、ＭＧ７２８、ＨＶＦＥＴゲート７３０及び基板７０４の表面７１２の上に第２のポリシリコンゲート層７３８が堆積される（工程６２４）。第１のポリシリコンゲート層７２２と同様に、第２のポリシリコンゲート層７３８は、ドープされたポリシリコン層、又は、その後ドープされる、ドープされていないポリシリコン層を含むことができ、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤによって少なくとも約４００Åの厚さに堆積される。
【００５５】
図６Ｂ及び７Ｆを参照して、基板７０４の表面上または表面の上の層を、プラズマエッチング、ＣＭＰプロセス、またはこれらの組み合わせを使用して平坦化または研磨して、ＭＧ７２８及びＨＶＦＥＴゲート７３０上の第２のポリシリコンゲート層７３８及びＨＥフィルム７２６の一部を除去し、第２のポリシリコンゲート層を平坦化する（工程６２６）。MG７２８及びＨＶＦＥＴゲート７３０上に残っている誘電体層７２４の部分は、平坦化に使用されるＣＭＰ又はプラズマエッチングのためのストップ層として働くことができる。
【００５６】
図６Ｂ及び７Ｇを参照して、周辺区域７０８のＬＶ領域内に第１のポリシリコンゲート層７２２及び誘電体層７２４を含むゲートスタックを除去し、基板７０４の表面７１２を露出させる。高誘電率ゲート誘電体７４２が露出された表面上に堆積され、ドープされ又はドープされていないポリシリコン又はアモルファスシリコン層が高誘電率ゲート誘電体上に堆積され、及び両方の層がＬＶ領域内に論理ゲートパターン７４４を形成するためにパターン化される（工程６２７）。その後、第２のポリシリコンゲート層７３８は、メモリセルの一方の側、例えば、ソース側から、及びＨＶ領域から除去され、第２のポリシリコンゲート層７３８は平坦化され、パターニングされて、メモリ区域７０６内のメモリセルドレインの他方の側、例えば、ドレイン側に選択ゲート（ＳＧ７４０）を形成する（工程６２８）。例えば、ポリシリコン層を、ＣＨＦ3またはＣ2Ｈ2またはＨＢｒ／Ｏ2のような標準的なポリシリコンエッチング化学構造のプラズマ中で、中程度の出力（約５００Ｗ）で低圧エッチングを用いてドライエッチングすることができ、二酸化ケイ素をウェット又はドライエッチングでき、窒化物層をＣＦ4、又はＣＨＦ3のようなフッ素含有ガスのプラズマ中での低圧窒化物エッチングを用いてエッチングすることができる。
【００５７】
高誘電率ゲート誘電体７４２は、ＣＶＤ、ＰＥＣＶＤ、又はＡＬＤを使用して約１０〜約８０Åの厚さに堆積された、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、オキシ窒化物ハフニウム、酸化ジルコニウムハフニウム、及び酸化ランタンなどの高誘電率誘電体物材料の１つ以上の層を含むことができる。
【００５８】
論理ゲートパターン７４４は、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤを使用して約３００〜約１０００Åの厚さに堆積され、パターン化されたハードマスク７４８及び上述のポリシリコンまたはシリコンドライエッチング技術のいずれかを使用してパターン化された、ドープされ又はドープされていないポリシリコン又はアモルファスシリコンから形成された多数のダミーまたは犠牲ゲート７４６を含む。パターニングされたハードマスク７４８は、通常、標準的なフォトリソグラフィ及びエッチング技術を用いて、二酸化シリコン（ＳｉＯ2）又は窒化物シリコン（ＳｉＮ）のような導電性材料の層をパターニングすることによって形成される。
【００５９】
図６Ｃ及び７Ｈを参照して、適切な種のドーパントイオンを注入して、メモリ区域７０６において、ＭＧ７２８及びＳＧ７４０に隣接するソース／ドレイン（Ｓ／Ｄ）区域７５０を形成し、周辺区域７０において、論理ゲートパターン７４４に隣接するＬＶ領域にＳ／Ｄ区域７５２を形成する（工程６３０）。一般に、これらのＳ／Ｄ区域７５０／７５２は深くないので、注入は、典型的には約１〜約５０キロ電子ボルト（ｋｅＶ）の低エネルギ、約１ｅ１３ｃｍ-3から約２ｅ１５ｃｍ-3の中等度に重い注入量で実施される。これらの注入の低エネルギのために、ＨＶＦＥＴゲート７３０の薄いポリシリコンは、注入されたイオンがチャネル７１６に到達するのを防止するのに十分な厚さである。しかしながら、ＬＤＤ７３２内のドーパントの濃度を望ましくなく増加させることを回避するために、ＨＶ領域は、好ましくは注入を実行する前にマスクされる。
【００６０】
次に、ＭＧ７２８、ＳＧ７４０、ＨＶＦＥＴゲート７３０及び論理ゲートパターン７４４のサイドウォールに隣接してスペーサー７５４を形成する（工程６３２）。スペーサー７５４は一般に、二酸化ケイ素（ＳｉＯ2）または窒化物ケイ素（ＳｉＮ）などの共形誘電体層を連続的に堆積させ、その後、ブランケットまたはスペーサーエッチングを行って、基板７０４の水平面上に堆積した誘電体材料の大部分を除去することによって形成され、その結果、図示のスペーサー形状が得られる。
【００６１】
次に、ＭＧ７２８、ＳＧ７４０及び論理ゲートパターン７４４に隣接するＬＤＤ７３２及びＳ／Ｄ領域７５０／７５２上に自己整合ケイ化物またはＳＡＬＩＣＩＤＥ７５６を形成する（工程６３４）。ＳＡＬＩＣＩＤＥはまた、ＨＶＦＥＴゲート、並びにＭＧ及びＳＧポリシリコンゲートのうちの少なくとも１つの上に形成され得る。ＳＡＬＩＣＩＤＥ７５６はチタニウム、コバルト、ニッケル、白金、及び／又はタングステンなどの任意の好適な遷移金属を含むことができ、例えば、プレクリーンエッチング、金属析出、アニール、及びウェットストリップを含む、当技術分野で一般に使用される任意のケイ化物プロセスによって形成することができる。
【００６２】
図６Ｃ及び７Ｉを参照して、層間誘電体（ＩＬＤ７５８）が基板７０４上に形成または堆積され、ＣＭＰ処理を用いて平坦化されて平坦化表面を形成し、それを介して犠牲ゲートの上面が露出される（工程６３６）。一般に、ＩＬＤ７５８は、二酸化ケイ素（ＳｉＯ2）のような任意の好適な誘電性材料を含むことができ、ＣＶＤを含む好適かつスタンダードな堆積技術を用いて堆積または形成することができる。
【００６３】
次に、薄いパターン化ハードマスク７６０が、メモリ区域７０６内のメモリアレイ上、及び周辺区域７０８内の高電圧領域上に形成される（工程６３８）。パターニングされたハードマスク７６０は一般に、通常のフォトリソグラフィ及びエッチング技術を使用して、窒化物ケイ素などの誘電体材料の層をパターニングすることによって形成される。
【００６４】
次に、ＬＶにおいて犠牲ゲート７４６をスペーサー７５４の内側から除去し、得られた開口部を金属で充填して、ＨＫＭＧ論理ＦＥＴの金属ゲート７５６を形成する（工程６４０）。犠牲ゲート７４６は、ＣＨＦ3又はＣ2Ｈ2又はＨＢｒ／Ｏ2などの通常のポリシリコンエッチング化学構造を用いて除去することができる。一般に、金属は、アルミニウム、銅、チタン、タングステン、及びそれらの合金などの任意の適切な金属を含むことができ、ＣＶＤ及びスパッタリングなどの物理蒸着（ＰＶＤ）を含む、適切かつ標準的な堆積技術を使用して堆積又は形成されて、金属層を堆積し、金属層はＣＭＰ工程で再度平坦化されて、スペーサー７５４開口部にない金属層の部分を除去することができる。ＭＧ７２２、ＳＧ７３４、及びＨＶＦＥＴゲート７２４は、パターン化されたハードマスク７６０によって覆われているので、ゲートもＳＡＬＩＣＩＤＥ７５０も、エッチングまたは金属堆積プロセスにおいて損傷を受けないことに留意されたい。
【００６５】
最後に、パターン化されたハードマスク７６０は、除去されてもされなくてもよく、１つ以上の垂直接点又はビアがＩＬＤ７５８を通ってＳＡＬＩＣＩＤＥ７５０まで形成される。
【００６６】
「概要」及び「要約」ではなく、「発明を実施するための形態」の項は、特許請求の範囲を解釈するために使用されることを意図していると理解される。「概要」及び「要約」のセクションは、本発明者によって企図されるような本発明の１つ以上の例示的な実施形態を記載することができるが、すべてではなく、したがって、本発明及び添付の特許請求の範囲をいかなる形でも限定することを意図するものではない。
【００６７】
このように、単一の基板上に埋め込まれた、または一体的に形成されたメモリセル、ＨＫＭＧ論理ＦＥＴ、及びＨＶＦＥＴを含むＮＶＭ装置、並びにその形成方法が開示されている。本発明の実施形態は、指定された機能の実施及びその関係を示す機能的構成要素の助けを借りて、上記で説明されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書において任意に定義されている。指定された機能及びその関係が適切に実行される限り、代替の境界を定義することができる。
【００６８】
特定の実施形態の前記の説明は、本発明の一般的な性質を十分に明らかにするので、他者は当該技術分野の知識を適用することによって、本発明の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正及び／または適応させることができる。したがって、そのような適応及び修正は、本明細書で提示される教示及び指針に基づいて、開示される実施形態の均等の意味及び範囲内にあることが意図される。本明細書中の語法または用語は説明の目的のためのものであり、限定のためのものではなく、本明細書の用語または語法は、教示及びガイダンスに照らして当業者によって解釈されるべきであることを理解されたい。
【００６９】
本発明の幅及び範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。
【図１】
2020528212.tif 000003
【図２】
2020528212.tif 000004
【図３】
2020528212.tif 000005
【図４】
2020528212.tif 000006
【図５】
2020528212.tif 000007
【図６Ａ】
2020528212.tif 000008
【図６Ｂ】
2020528212.tif 000009
【図６Ｃ】
2020528212.tif 000010
【図７Ａ】
2020528212.tif 000011
【図７Ｂ】
2020528212.tif 000012
【図７Ｃ】
2020528212.tif 000013
【図７Ｄ】
2020528212.tif 000014
【図７Ｅ】
2020528212.tif 000015
【図７Ｆ】
2020528212.tif 000016
【図７Ｇ】
2020528212.tif 000017
【図７Ｈ】
2020528212.tif 000018
【図７Ｉ】
2020528212.tif 000019
【手続補正書】
【提出日】令和2年2月28日(2020.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
周辺区域の基板の表面上に形成されるゲート誘電体の上にポリシリコンゲート層を堆積するポリシリコンゲート層堆積ステップと、
前記ポリシリコンゲート層の上に誘電体層を形成する誘電体層形成ステップと、
前記誘電体層の上に、アモルファスシリコンフィルム又はポリシリコンフィルムを含む高さ向上（ＨＥ）フィルムを堆積する高さ向上フィルム堆積ステップと、
前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層及び前記ゲート誘電体を、前記周辺区域に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、パターニングするパターニングステップと、
前記高さ向上フィルムに事前アモルファス化注入物を注入するステップと、
高エネルギ注入を実施して、前記高電圧電界効果トランジスタゲートに隣接する前記基板のソース又はドレイン（Ｓ／Ｄ）区域の少なくとも１つの低濃度ドープ区域を形成する高エネルギ注入ステップと、
前記高さ向上フィルムを除去する除去ステップと、
前記周辺区域に、高誘電率金属ゲート（ＭＫＭＧ）論理ＦＥＴである低電圧（ＬＶ）論理ＦＥＴを形成する低電圧論理ＦＥＴ形成ステップと、
を含む半導体デバイスの製造方法。
【請求項２】
前記基板の前記低濃度ドープ区域の深さは、前記高電圧電界効果トランジスタゲートの高さよりも深い、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記除去ステップは、化学機械平坦化（ＣＭＰ）、プラズマエッチング又はこれらの組み合わせを含む、請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記高エネルギ注入ステップは、低濃度ドープドレイン（ＬＤＤ）を形成することを含む、請求項１に記載の半導体デバイスの製造方法。
【請求項５】
前記高電圧電界効果トランジスタゲートは、パターニングされる前記ポリシリコンゲート層から形成されるポリシリコンゲートを備え、
前記ポリシリコンゲート上にケイ化物を形成することを更に含む、請求項１に記載の半導体デバイスの製造方法。
【請求項６】
前記ポリシリコンゲート層堆積ステップは、メモリ区域における前記基板の前記表面上に形成されるＯＮＯスタックの上に前記ポリシリコンゲート層を堆積することを含み、
前記パターニングステップは、前記誘電体層、前記ポリシリコンゲート層及び前記ＯＮＯスタックを、前記メモリ区域に形成されるメモリゲート（ＭＧ）に関して、パターニングすることを更に含む、請求項１に記載の半導体デバイスの製造方法。
【請求項７】
メモリ区域の基板の表面上に形成されるＯＮＯスタックの上、及び周辺区域の前記基板の前記表面上に形成されるゲート誘電体の上に、ポリシリコンゲート層を堆積するポリシリコンゲート層堆積ステップと、
前記ポリシリコンゲート層の上に誘電体層を形成する誘電体層形成ステップと、
前記誘電体層の上に高さ向上（ＨＥ）フィルムを堆積する高さ向上フィルム堆積ステップと、
前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層、前記ゲート誘電体及び前記ＯＮＯスタックを、前記メモリ区域に形成されるメモリゲート（ＭＧ）に関して、及び前記周辺区域に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、パターニングするパターニングステップと、
高エネルギ注入を実施して、前記高電圧電界効果トランジスタゲートに隣接する前記基板のソース又はドレイン（Ｓ／Ｄ）区域の少なくとも１つの低濃度ドープ区域を形成する高エネルギ注入ステップと、
前記高さ向上フィルムを除去する除去ステップと、
前記周辺区域に、高誘電率金属ゲート（ＭＫＭＧ）論理ＦＥＴである低電圧（ＬＶ）論理ＦＥＴを形成する低電圧論理ＦＥＴ形成ステップと、
を含む半導体デバイスの製造方法。
【請求項８】
前記高さ向上フィルム堆積ステップは、前記高さ向上フィルムを、前記高エネルギ注入からのドーパントが前記高電圧電界効果トランジスタゲートの下に存在するチャネルに到達することを妨げるのに十分な厚さまで堆積することを含む、請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記除去ステップは、化学機械平坦化（ＣＭＰ）、プラズマエッチング又はこれらの組み合わせを含む、請求項７に記載の半導体デバイスの製造方法。
【請求項１０】
前記高エネルギ注入ステップは、低濃度ドープドレイン（ＬＤＤ）を形成するステップを含む、請求項７に記載の半導体デバイスの製造方法。
【請求項１１】
前記高電圧電界効果トランジスタゲートは、パターニングされる前記ポリシリコンゲート層から形成されるポリシリコンゲートを備え、
前記ポリシリコンゲート上にケイ化物を形成することを更に含む、請求項７に記載の半導体デバイスの製造方法。
【請求項１２】
パターニングステップは、前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層、及び前記ゲート誘電体を、前記高電圧電界効果トランジスタゲートに関してパターニングすることは別個に、前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層及び前記ＯＮＯスタックを、前記メモリゲートに関してパターニングすることを含む、請求項７に記載の半導体デバイスの製造方法。
【請求項１３】
前記高さ向上フィルム堆積ステップは、アモルファスシリコンフィルム又はポリシリコンフィルムを堆積することを含む、請求項７に記載の半導体デバイスの製造方法。
【請求項１４】
前記高さ向上フィルムに事前アモルファス化注入物を注入することを更に含む、請求項１３に記載の半導体デバイスの製造方法。
【請求項１５】
基板の表面上に形成されるゲート誘電体の上にポリシリコンゲート層を堆積するポリシリコンゲート層堆積ステップと、
前記ポリシリコンゲート層の上に誘電体層を形成する誘電体層形成ステップと、
前記誘電体層の上に高さ向上（ＨＥ）フィルムを堆積する高さ向上フィルム堆積ステップと、
前記高さ向上フィルム、前記誘電体層、前記ポリシリコンゲート層及び前記ゲート誘電体を、前記基板の前記表面上に形成される高電圧電界効果トランジスタ（ＨＶＦＥＴ）ゲートに関して、パターニングするパターニングステップと、
高エネルギ注入を実施して、前記高電圧電界効果トランジスタゲートに隣接する前記基板のソース又はドレイン（Ｓ／Ｄ）区域の少なくとも１つの低濃度ドープ区域を形成する高エネルギ注入ステップと、
前記高さ向上フィルム全体を除去する除去ステップと、
前記基板の前記表面上に、高誘電率金属ゲート（ＭＫＭＧ）論理ＦＥＴである低電圧（ＬＶ）論理ＦＥＴを形成する低電圧論理ＦＥＴ形成ステップと、
を含む、半導体デバイスの製造方法であり、
前記高さ向上フィルムは前記半導体デバイスに含まれず、
前記高さ向上フィルム堆積ステップは、アモルファスシリコンフィルム又はポリシリコンフィルムを堆積することを含む、半導体デバイスの製造方法。
【請求項１６】
前記高さ向上フィルムに事前アモルファス化注入物を注入することを更に含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項１７】
前記除去ステップは、化学機械平坦化（ＣＭＰ）、プラズマエッチング又はこれらの組み合わせを含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項１８】
前記高エネルギ注入ステップは、低濃度ドープドレイン（ＬＤＤ）を形成することを含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項１９】
前記基板の前記低濃度ドープ区域の深さは、前記基板の前記表面上に存在する前記高電圧電界効果トランジスタゲートのゲート高さよりも深い、請求項１５に記載の半導体デバイスの製造方法。
【請求項２０】
前記高さ向上フィルム堆積ステップは、前記高さ向上フィルムを、下に存在する前記誘電体層及びポリシリコンゲート層の厚さ、並びに前記高エネルギ注入のエネルギ及び注入量に基づいて選択される厚さまで堆積して、前記高エネルギ注入からのドーパントが前記高電圧電界効果トランジスタゲートの下に存在するチャネルに到達することを妨げることを含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項２１】
基板のメモリ区域に配置されるゲート間誘電体によって分離されるメモリゲートスタック及び選択ゲートスタックを含む不揮発性メモリ（ＮＶＭ）セルと、
前記基板の周辺区域に配置される高誘電率金属ゲート（ＭＫＭＧ）スタックを含む第１電界効果トランジスタ（ＦＥＴ）と、
前記周辺区域に配置される高電圧（ＨＶ）ゲートスタックを含む第２電界効果トランジスタと、
を備える半導体デバイスであり、
前記不揮発性メモリセルの前記メモリゲートスタック及び前記選択ゲートスタックと、前記第２電界効果トランジスタの前記高電圧ゲートスタックとの最上面は、前記基板からほぼ同じ高さを有する、半導体デバイス。
【請求項２２】
前記メモリゲートスタックは、複数層電荷トラップ層の上に配置されるメモリゲートを含み、
前記選択ゲートスタックは、誘電体層の上に配置される選択ゲートを含む、請求項２１に記載の半導体デバイス。
【請求項２３】
前記第１電界効果トランジスタの前記高誘電率金属ゲートスタックは、高誘電率誘導体層の上に配置される金属ゲートを含む、請求項２１に記載の半導体デバイス。
【請求項２４】
前記第２電界効果トランジスタの前記高電圧ゲートスタックは、高電圧誘電体層の上に配置されるポリシリコンゲートを含む、請求項２１に記載の半導体デバイス。
【請求項２５】
前記不揮発性メモリセルは、スプリットゲートメモリトランジスタを含む、請求項２１に記載の半導体デバイス。
【請求項２６】
前記第２電界効果トランジスタは、最高ほぼ２０Ｖまで動作可能な高電圧デバイスであり、前記基板の表面の下に４００Åから２，０００Åまでの深さを有するソース及びドレイン区域を含み、
前記第２電界効果トランジスタのポリシリコンゲートは、３００Åから１，０００Åまでのゲート高さを有する、請求項２１に記載の半導体デバイス。
【請求項２７】
自己整合ケイ化物（ＳＡＬＩＣＩＤＥ）層が、前記選択ゲートの少なくとも一部の上に配置され、
前記自己整合ケイ化物層は前記ゲート間誘電体と直接接触しない、請求項２１に記載の半導体デバイス。
【請求項２８】
メモリ区域に存在する複数のスプリットゲートトランジスタと、
周辺区域に存在する複数の論理トランジスタと、
前記周辺区域に存在する複数の高電圧（ＨＶ）トランジスタと、
を備えるメモリデバイスであり、
それぞれのスプリットゲートトランジスタが、選択ゲートスタックに隣接して配置されるメモリゲートスタックを含み、
それぞれの論理トランジスタが、高誘電率金属ゲート（ＨＫＭＧ）スタックを含み、
それぞれの高電圧トランジスタが、高電圧ゲートスタックを含み、
前記複数のスプリットトランジスタの前記メモリゲートスタック及び前記選択ゲートスタックと、前記複数の高電圧トランジスタの前記高電圧ゲートスタックとは、ほぼ同じ高さかつ共通に平坦化される最上面を有し、
前記メモリ区域及び前記周辺区域は単一の基板内に配置される、メモリデバイス。
【請求項２９】
前記メモリゲートスタックは、複層電荷トラップ層の上に配置されるメモリゲートを含み、
前記選択ゲートスタックは誘電体層の上に配置される選択ゲートを含む、請求項２８に記載のメモリデバイス。
【請求項３０】
前記複数の論理トランジスタの前記高誘電率金属ゲートスタックはそれぞれ、高誘電率誘電体層の上に配置される金属ゲートを含む、請求項２８に記載のメモリデバイス。
【請求項３１】
前記メモリゲートスタック及び選択ゲートスタックは、ゲート間誘電体によって分離され、
自己整合ケイ化物（ＳＡＬＩＣＩＤＥ）層が、前記選択ゲートのそれぞれの少なくとも一部の上に配置され、
前記自己整合ケイ化物層は前記ゲート間誘電体と直接接触しない、請求項２８に記載のメモリデバイス。
【国際調査報告】
2020528212.tif 000020
2020528212.tif 000021
2020528212.tif 000022