(57)【要約】  例示的なデジタル時間コンバータ（ＤＴＣ）（１０２）は、順に結合される複数の遅延セル（３０２）を有する遅延チェーン回路（３０１）を含み、前記遅延チェーン回路は、第１のクロック信号を受け取る第１の入力（Ｆｒｅｆ）と、第２のクロック信号を受け取る第２の入力（ＦＤＣＯ）とを含み、例示的なデジタル時間コンバータ（ＤＴＣ）（１０２）はさらに、前記複数の遅延セルに複数の制御信号をそれぞれ提供するよう前記遅延チェーン回路に結合されるＤＥＭコントローラ（３１０）を含む。
2020537435.tif 000002
【特許請求の範囲】
【請求項１】
デジタル時間コンバータ（ＤＴＣ）であって、
順に結合される複数の遅延セルを有する遅延チェーン回路を含み、前記遅延チェーン回路は、第１のクロック信号を受け取る第１の入力と、第２のクロック信号を受け取る第２の入力とを含み、前記デジタル時間コンバータ（ＤＴＣ）はさらに、
前記複数の遅延セルに複数の制御信号をそれぞれ提供するよう前記遅延チェーン回路に結合される動的要素マッチング（ＤＥＭ）コントローラを含む、デジタル時間コンバータ。
【請求項２】
前記遅延チェーン回路の出力に結合される位相検出器と、
前記位相検出器の出力に結合されるアキュムレータと、
前記アキュムレータの出力および前記ＤＥＭコントローラの入力に結合される較正回路とをさらに含み、前記較正回路は、制御信号を受け取る入力を含む、請求項１に記載のＤＴＣ。
【請求項３】
前記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み、前記遅延チェーン回路は、前記複数の遅延セルを通る第１のパスと、前記複数の遅延セルを通る第２のパスとを含み、前記複数の遅延セルの各々は、前記複数の制御信号のそれぞれの制御信号に基づいて、前記第１のパスにその第１の遅延回路を結合し、前記第２のパスにその第２の遅延回路を結合するか、または、前記第１のパスにその第２の遅延回路を結合し、前記第２のパスにその第１の遅延回路を結合する、請求項１または請求項２に記載のＤＴＣ。
【請求項４】
前記複数の遅延セルの各々は、第１のマルチプレクサと、第２のマルチプレクサと、前記第１および第２のマルチプレクサの間に結合される第１および第２の遅延回路とを含む、請求項１に記載のＤＴＣ。
【請求項５】
前記複数の遅延セルの各々の前記第１のマルチプレクサおよび前記第２のマルチプレクサは、複数のトランスミッションゲートを含む、請求項４に記載のＤＴＣ。
【請求項６】
前記複数の遅延セルの各々の前記第１および第２の遅延回路は各々、第１のインバータと、第２のインバータと、前記第１および第２のインバータの間に結合されるスイッチドキャパシタアレイとを含む、請求項４に記載のＤＴＣ。
【請求項７】
前記複数の遅延セルの各々の前記第１のマルチプレクサおよび前記第２のマルチプレクサは、複数のスリーステートインバータを含み、前記複数の遅延セルの各々の前記第１および第２の遅延回路は各々、前記第１および第２のマルチプレクサの間に結合されるスイッチドキャパシタアレイを含む、請求項４に記載のＤＴＣ。
【請求項８】
前記複数の遅延セルの各々は、マルチプレクサと、前記マルチプレクサに結合される第１および第２の遅延回路を含む、請求項１に記載のＤＴＣ。
【請求項９】
前記遅延チェーン回路は、複数の別個の遅延チェーンを含み、前記複数の別個の遅延チェーンの各々は、前記複数の遅延セルの部分を含み、前記ＤＥＭコントローラは、前記複数の別個の遅延チェーンにそれぞれ結合される複数の別個のＤＥＭコントローラを含む、請求項１に記載のＤＴＣ。
【請求項１０】
デジタル時間変換の方法であって、
第１の遅延パスに第１のクロック信号を結合し、第２の遅延パスに第２のクロック信号を結合することを含み、前記第１および第２の遅延パスの各々は、順に結合される複数の遅延セルを有する遅延チェーン回路によって実現されており、前記方法はさらに、
前記第２の遅延パスに対する前記第１の遅延パスの遅延を調節するよう、前記複数の遅延セルに複数の制御信号を提供することを含む、方法。
【請求項１１】
前記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み、前記複数の遅延セルの各々は、前記複数の制御信号のそれぞれの制御信号に基づいて、前記第１の遅延パスにその第１の遅延回路を結合し、前記第２の遅延パスにその第２の遅延回路を結合するか、または、前記第１の遅延パスにその第２の遅延回路を結合し、前記第２の遅延パスにその第１の遅延回路を結合する、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は一般に電子回路に関し、特に、デュアルパスデジタル時間コンバータ（ＤＴＣ：digital-to-time converter）に関する。
【背景技術】
【０００２】
背景
デジタル位相ロックループ（ＤＰＬＬ： digital phase-locked loop）は、それらのテクノロジポータビリティ（technology portability）、ループ帯域幅のコンフィギュラビリティ（loop bandwidth configurability）、および全体的なシリコンエリアの消費により、周波数シンセサイザにおけるアナログＰＬＬを置換するものとして魅力的になってきている。さらに、周波数シンセサイザのうち、フラクショナルＮ乗算（fractional-N multiplication）が可能なものは、入力基準周波数および合成出力周波数といったシステムレベルの計画が緩和されるため、好ましい。しかしながら、スプリアスの生成に結びつく量子化ノイズおよび非線形性に関するいくつかの問題によって、さまざまな用途におけるＤＰＬＬの使用が制限される。
【０００３】
フラクショナル動作についての問題に関しては、フィルタリングされていないスプリアストーンがＰＬＬループ帯域幅内に存在し得る場合、ほとんど整数のチャネルがいつ所望されるかということである。より有意なスプリアストーンの源は位相検出器内に存在する。従来、ＤＰＬＬにおいて、フラクショナル位相検出器は、インバータ要素によって入力信号と出力信号との間の位相差（遅延）を量子化することができる時間デジタルコンバータ（ＴＤＣ）によって実現される。ＴＤＣにおけるインバータ要素の制限のある分解能および非線形性によって、禁止スプリアストーン（prohibiting spurious tone）が作り出され得る。
【０００４】
最近、位相検出の分解能は、さらにより高い精度で信号（入力周波数または出力周波数のいずれか）のうちの１つを遅延させるデジタル時間コンバータ（ＤＴＣ）の使用によって向上されている。しかしながら、従来のＤＴＣは、信号のうちの１つにのみ適用されており、これにより、スプリアストーンの生成を回避するために、潜在的な大きな面積および電力消費を伴う非常に複雑な較正ロジックの使用が必要とされる。それでも、電源上のノイズおよび動的なミスマッチは容易に較正され得ず、非常に多くの場合、位相測定結果はシミュレートされたものよりも悪化する。
【発明の概要】
【課題を解決するための手段】
【０００５】
概要
例において、デジタル時間コンバータ（ＤＴＣ）は、順に結合される複数の遅延セルを有する遅延チェーン回路を含み、上記遅延チェーン回路は、第１のクロック信号を受け取る第１の入力と、第２のクロック信号を受け取る第２の入力とを含み、上記デジタル時間コンバータはさらに、上記複数の遅延セルに複数の制御信号をそれぞれ提供するよう上記遅延チェーン回路に結合される動的要素マッチング（ＤＥＭ）コントローラを含む。
【０００６】
別の例では、デジタル位相ロックループ（ＤＰＬＬ）は、クロック信号を生成するように構成されるデジタル制御発振器（ＤＣＯ）と、上記ＤＣＯの出力に結合される第１の入力と、基準クロック信号を受け取るように構成される第２の入力とを有するデジタル時間コンバータ（ＤＴＣ）とを含み得る。上記ＤＴＣは、順に結合される複数の遅延セルを有する遅延チェーン回路を含み、上記遅延チェーン回路は、上記基準クロック信号を受け取る第１の入力と、上記クロック信号を受け取る第２の入力とを含み、上記ＤＴＣはさらに、上記複数の遅延セルに複数の制御信号をそれぞれ提供するよう上記遅延チェーン回路に結合されるＤＥＭコントローラを含む。
【０００７】
別の例では、デジタル時間変換の方法は、
第１の遅延パスに第１のクロック信号を結合し、第２の遅延パスに第２のクロック信号を結合することを含み、上記第１および第２の遅延パスの各々は、順に結合される複数の遅延セルを有する遅延チェーン回路によって実現されており、上記方法はさらに、
上記第２の遅延パスに対する上記第１の遅延パスの遅延を調節するよう、上記複数の遅延セルに複数の制御信号を提供することを含む。
【０００８】
これらの局面および他の局面は、以下の詳細な説明を参照して理解され得る。
上記の特徴が詳細に理解され得るような態様で、そのいくつかが添付の図面において示される例示的な実現例を参照することによって、上で簡潔に概説されたより詳細な記載が提供され得る。しかしながら、添付の図面は、典型的である例示的な実現例のみを示しているので、その範囲を限定するものと考えられるべきではない。
【図面の簡単な説明】
【０００９】
【図１Ａ】例に従ったデジタル位相ロックループ（ＤＰＬＬ）を示すブロック図である。
【図１Ｂ】別の例に従ったＤＰＬＬを示すブロック図である。
【図２Ａ】シングルパスＤＴＣの伝達関数を示すグラフである。
【図２Ｂ】デュアルパスＤＴＣの伝達関数を示すグラフである。
【図３】例に従ったＤＴＣを示すブロック図である。
【図４】例に従ったＤＴＣの遅延セルを示すブロック図である。
【図５Ａ】異なる例に従った遅延セルのブロック図を示す図である。
【図５Ｂ】異なる例に従った遅延セルのブロック図を示す図である。
【図５Ｃ】異なる例に従った遅延セルのブロック図を示す図である。
【図６Ａ】例に従ったマルチプレクサを示す概略図である。
【図６Ｂ】例に従ったマルチプレクサを示す概略図である。
【図７Ａ】例に従った遅延回路を示す概略図である。
【図７Ｂ】例に従った遅延回路を示す概略図である。
【図８】別の例に従ったＤＴＣを示すブロック図である。
【図９】本願明細書において記載されるデュアルパスＤＴＣが使用され得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ： field programmable gate array）を示すブロック図である。
【発明を実施するための形態】
【００１０】
理解を促進するために、可能な場合、これらの図に共通の同一の要素を指定するために同一の参照番号が使用されている。１つの例の要素は、他の例において有用に援用され得ると考えられる。
詳細な説明
図を参照して、さまざまな特徴が以下に記載される。なお、これらの図は、尺度決めされて描かれている場合もあり、そうでない場合もある。また、同様の構造または機能の要素は、これらの図の全体にわたって同様の参照番号によって表わされる。なお、図は単に特徴の説明を促進するように意図されている。図は、請求される発明の網羅的な記載として意図されず、または、請求される発明の範囲に対する限定として意図されない。さらに、示される例は、示されるすべての局面または利点を有する必要はない。特定の例に関連して記載される局面または利点は必ずしもその例に限定されず、たとえそのように示されていない場合でも、または、そのように明示的に記載されていない場合でも、任意の他の例において実施され得る。
【００１１】
デュアルパスデジタル時間コンバータ（ＤＴＣ）を提供するための技術が記載される。例において、ＤＴＣは、順に結合される複数の遅延セルを有する遅延チェーン回路を含む。遅延チェーン回路は、基準クロック信号を受け取る第１の入力と、合成された高周波クロック信号を受け取る第２の入力とを含む。ＤＴＣはさらに、複数の遅延セルに複数の制御信号をそれぞれ提供するよう遅延チェーン回路に結合される動的要素マッチング（ＤＥＭ）コントローラを含む。遅延チェーンは、制御信号によってデジタルに選択される速いパスおよび遅いパスを提供する。これらの局面および他の局面は、以下の記載および図面を参照して理解され得る。
【００１２】
図１Ａは、例に従ったデジタル位相ロックループ（ＤＰＬＬ）１００Ａを示すブロック図である。ＤＰＬＬ１００Ａは、デジタル時間コンバータ（ＤＴＣ）１０２と、ループフィルタ１０４と、デジタル制御発振器（ＤＣＯ： digitally controlled oscillator）１０６と、分周器１０８とを含む。ＤＴＣ１０２の第１の入力は基準クロック信号（ΦＲ）を受け取り、ＤＴＣ１０２の第２の入力は分周器１０８の出力に結合され、ＤＴＣ１０２の第３の入力はデジタル信号（α）を受け取る。ＤＴＣ１０２の出力はループフィルタ１０４の入力に結合される。ループフィルタ１０４の出力はＤＣＯ１０６の入力に結合される。ＤＣＯ１０６の出力は分周器１０８の第１の入力に結合される。分周器１０８の第２の入力はデジタル信号（Ｎ）を受け取る。デジタル信号αおよびＮは各々、マルチビットの幅を有しており、これにより提供されるコードはそれぞれαおよびＮと称される。
【００１３】
動作において、ＤＣＯ１０６はクロック信号（ΦＶ）を生成する。分周器１０８はコードＮでクロック信号ΦＶを除算する。ＤＴＣ１０２は、コードαに基づいて、基準クロック信号ΦＲおよび分割されたクロック信号ΦＶに若干異なる遅延を適用するデュアルパスＤＴＣである。ＤＴＣ１０２は、１つの信号への絶対遅延ではなく、２つの入力信号（ΦＲおよび除算されたΦＶ）同士間の相対遅延を提供する。以下にさらに記載されるように、相対遅延は、正または負であり得る。ＤＴＣ１０２は、同じ合計遅延が、所望の出力遅延と独立して実現され、中点においてセンタリングされ、コードαの中心に対する対称性を利用するので、コードに依存する非線形性を回避する。ＤＴＣ１０２は、位相誤差を表わすデジタル信号ΦＥを出力する。ループフィルタ１０４はデジタル信号ΦＥをフィルタリングし、デジタル信号ＯＴＷを生成する。デジタル信号ＯＴＷは、ＤＣＯ１０６の振動周波数を制御し、したがってクロック信号ΦＶの周波数を制御する。
【００１４】
図１Ｂは、別の例に従ったＤＰＬＬ１００Ｂを記載するブロック図である。ＤＰＬＬ１００Ｂは、アキュムレータ１１０と、加算器１０９と、ループフィルタ１１２と、ＤＣＯ１１６と、ＤＴＣ１０２と、アキュムレータ１１４とを含む。アキュムレータ１１０の入力はデジタル信号ＦＣＷを受け取る。アキュムレータ１１０の出力は加算器１０９の第１の入力に結合される。加算器１０９の第２の入力はアキュムレータ１１４の出力に結合される。加算器１０９の第３の入力はＤＴＣ１０２の出力に結合される。加算器１０９の出力はループフィルタ１１２の入力に結合される。ループフィルタ１１２の出力はＤＣＯ１１６の入力に結合される。ＤＣＯ１１６の出力はＤＴＣ１０２の第１の入力に結合される。ＤＴＣの第２の入力は基準クロック信号ΦＲを受け取る。ＤＣＯ１１６の出力はさらにアキュムレータ１１４のクロック入力に結合される。アキュムレータ１１４の別の入力は、「１」の値を提供するデジタル信号を受け取る。
【００１５】
動作において、ＤＣＯ１０６はクロック信号ΦＶを生成する。ＤＴＣ１０２は、上述したように、デジタル信号ΦＥ＿ＦＲＡＣを生成するよう、基準クロック信号ΦＲおよびクロック信号ΦＶに基づいて動作するデュアルパスＤＴＣである。アキュムレータ１１０は、クロックサイクルごとに、コードＦＣＷを累積する。加算器１０９はＦＣＷ−Ｒｖ−ΦＥ＿ＦＲＡＣを計算し、デジタル信号ΦＥを出力する。ループフィルタ１１２はデジタル信号ΦＥをフィルタリングし、ＤＣＯ１１６の振動周波数を制御するデジタル信号ＯＴＷを生成する。アキュムレータ１１４は、クロック信号ΦＶに基づいてインクリメントするカウンタとして動作する。アキュムレータ１１４は、アキュムレータ１１４の累積された値を含むデジタル信号Ｒｖを出力する。したがって、ＤＴＣ１０２は、分周器ベースのＤＰＬＬ（たとえばＤＰＬＬ１００Ａ）またはカウンタベースのＤＰＬＬ（たとえばＤＰＬＬ１００Ｂ）の両方において使用され得る。
【００１６】
ＤＴＣ１０２の利点は、原点（origin）を中心とする伝達関数である。図２Ａは、入力クロック信号のうちの１つに絶対遅延を提供するシングルパスＤＴＣの伝達関数２０２を示すグラフである。それぞれ、Ｘ軸は、ＤＴＣコードを表わし、Ｙ軸は、第１の入力と第２の入力との間に加えられる相対遅延を表わす。伝達関数２０２は０でないｙ切片を含む。さらに、電源ノイズが、正方向または負方向のいずれかに伝達関数の傾きを変化させ得る。シングルパスＤＴＣは、電源ノイズに強く依存し、電源ジッタの注入（power supply jitter injection）を被る。
【００１７】
図２Ｂは、デュアルパスＤＴＣ１０２の伝達関数２０４を示すグラフである。Ｘ軸はＤＴＣコードを表わし、Ｙ軸は出力でのコンバータ時間を表す。伝達関数２０４は原点を通る。原点に関する伝達関数２０４の対称性によって、出力に対する電源ノイズの影響が低減される。ＤＴＣ１０２では、電源ノイズに対する相対遅延は非常に小さい。ノイズが両方の入力クロック信号に等しく影響を与えるからである。
【００１８】
図３は、例に従ったＤＴＣ３００を示すブロック図である。ＤＴＣ３００は、デュアルパス遅延チェーン３０１および制御回路３５０を含む。デュアルパス遅延チェーン３０１は、遅延セル３０２１．．．３０２Ｍを含む（一般に、複数の遅延セル３０２または遅延セル３０２と称される）。遅延セル３０２Ｍの入力は、基準クロック信号ＦｒｅｆおよびＤＣＯ出力信号ＦＤＣＯを受け取る。遅延セル３０２Ｍ．．．３０２１は、連続的に出力から入力へ結合される。遅延セル３０２１の出力は、バイナリ位相検出器（ＢＰＤ： binary phase detector）３０４の入力に結合され得る。制御回路３５０は、バイナリ位相検出器（ＢＰＤ）３０４と、アキュムレータ３０６と、較正回路３０８と、動的要素マッチング（ＤＥＭ： dynamic element matching）コントローラ３１０とを含む。遅延セル３０２１の出力はＢＰＤ３０４の入力に結合される。ＢＰＤ３０４の出力はアキュムレータ３０６の入力に結合される。アキュムレータ３０６の出力は較正回路３０８の第１の入力に結合される。較正回路３０８の第２の入力はデジタル信号ＳＣＴＲＬを受け取る。較正回路３０８の出力はＤＥＭコントローラ３１０の入力に結合される。ＤＥＭコントローラ３１０の出力は、遅延セル３０２Ｍ．．．３０２１の付加的な入力にそれぞれ結合される。
【００１９】
ＤＴＣ３００は、上に記載されるＤＰＬＬ１００ＡまたはＤＰＬＬ１００ＢにおけるＤＴＣ１０２として使用され得る。そのような場合、Ｆｒｅｆは信号ΦＲであり、ＦＤＣＯは、除算されたクロック信号ΦＶまたはクロック信号ΦＶであり、ＳＣＴＲＬは信号αであり、ＢＢ＿ｏｕｔはΦＥまたはΦＥ＿ＦＲＡＣである。ＤＴＣ３００はさらに、デジタルアナロクコンバータ（ＤＡＣ： digital-to-analog converter）ベースのＤＰＬＬのような他のタイプのＤＰＬＬにおいて使用され得る。
【００２０】
動作において、クロック信号Ｆｒｅｆは、遅延セル３０２を通る第１のパス３０５１（「基準パス」と称される）を横断し、クロック信号ＦＤＣＯは遅延セル３０２を通る第２のパス３０５２（「ＤＣＯパス」と称される）を横断する。遅延セル３０２の各々は、以下の２つの状態のうちの１つを有する。すなわち、（１）第１の状態では、速い遅延が基準パスに加えられるとともに遅い遅延がＤＣＯパスに加えられ、または、（２）第２の状態では、遅い遅延が基準パスに加えられるとともに速い遅延がＤＣＯパスに加えられる。各遅延セル３０２の状態はＤＥＭコントローラ３１０によって出力されるロジック信号によって決定される。ＤＥＭコントローラ３１０は、遅延セル３０２のうちｎ個を第１の状態にセットし得、その結果、遅延セル３０２のうちのＭ−ｎ個が第２の状態になる。ｎは０とＭとの間である（０とＭとを含む）。遅延チェーン３０１は、本質的に遅延セル３０２に影響を与えるミスマッチおよびノイズを低減し、それらの間のより堅牢な相対時間差（Δｔ）に対する同様の遅延変調を入力クロック信号に行う。フラクショナルＮ動作が実際の入力位相差とマッチするのに必要である反対方向での遅延差の変調は、入力クロック信号の各々が経験する速い遅延／遅い遅延の数によって規定される。入力クロック信号の各々に適用される絶対遅延は適切ではなく、最大の基準周波数にのみ影響を与える。正しいＤＴＣゲインが提供される場合、遅延チェーン３０１の出力での時間差は、基準パスとＤＣＯパスとの間の差によって規定されるＤＴＣ分解能内に常に存在することになる（たとえば数十フェムト秒の範囲内）。
【００２１】
遅延チェーン３０１の出力はＢＰＤ３０４に結合され、ＢＰＤ３０４は、デジタル信号ＢＢ＿ｏｕｔを生成するためにバンバン位相検出器（bang-bang phase detector)として動作し得る。アキュムレータ３０６はＢＰＤ３０４の出力を累積するように動作する。較正回路３０８は、アキュムレータ３０６の出力および信号ＳＣＴＲＬの両方を受け取る。信号ＳＣＴＲＬは、入力クロック信号同士間の選択された時間差をセットする。たとえば、信号ＳＣＴＲＬは、クロック信号同士間の時間差を０に向かわせるようにセットされ得る。較正回路３０８は、ＢＰＤ３０４の累積された出力をモニターし、遅延チェーン３０１における電源ノイズおよびミスマッチを補償するようにＳＣＴＲＬ信号を調節する。ＤＥＭコントローラ３１０は、遅延セル３０２のための個々の制御信号を生成する温度計デコーダなどであり得る。
【００２２】
図４は、例に従ったＤＴＣ３００の遅延セル３０２を示すブロック図である。遅延セル３０２Ｍ．．．３０２１はそれぞれ遅延回路４０２Ｍ．．．４０２１（一般に複数の遅延回路４０２または遅延回路４０２と称される）を含む。遅延セル３０２Ｍ．．．３０２１はさらに、それぞれ遅延回路４０４Ｍ．．．４０４１（一般に複数の遅延回路４０４または遅延回路４０４と称される）を含む。各遅延回路４０２はτ０の時間遅延を提供し、各遅延回路４０４はτ１の時間遅延を提供する。τ０はτ１未満である（すなわちτ０は速い遅延であり、τ１は遅い遅延である）。遅延回路４０２Ｍ．．．４０２１はさらにそれぞれ、それに関連付けられる非線形性を表す時間遅延σＭ．．．σ１を含む。同様に、遅延回路４０４Ｍ．．．４０４１はさらにそれぞれ、それに関連付けられる非線形性を表す時間遅延εＭ．．．ε１を含む。遅延回路４０２Ｍ．．．４０２１はさらにそれぞれ、それに関連付けられる非相関ノイズを表す時間遅延χＭ．．．χ１を含む。遅延回路４０２Ｍ．．．４０２１はさらにそれぞれ、それに関連付けられる非相関ノイズを表す時間遅延ΨＭ．．．Ψ１を含む。電源電圧として、ＶＤＤが遅延セル３０２の各々に結合される。
【００２３】
図４のアーキテクチャを考慮して、制御コードＳ（Ｓは整数）に基づいて両方の入力クロック信号が経験する時間遅延は、次のように表現され得る。
【００２４】
【数１】
2020537435.tif 000003
【００２５】
式中、ＴＲＥＦが基準パスによって提供される合計時間遅延であり、ＴＤＣＯはＤＣＯパスによって提供される合計遅延である。遅延チェーン３０１の出力の時間差は次のとおりである。
【００２６】
【数２】
2020537435.tif 000004
【００２７】
式中、Ｓは０とＭとの間の整数である。
図５Ａは、例に従った遅延セル３０２を示すブロック図である。遅延セル３０２は、マルチプレクサ５０２と、速い遅延回路４０２と、遅い遅延回路４０４と、マルチプレクサ５０４とを含む。マルチプレクサ５０２は、入力ＩＮ１およびＩＮ２と、速い遅延４０２および遅い遅延４０４にそれぞれ結合される出力とを含む。マルチプレクサ５０４は、速い遅延４０２および遅い遅延４０４の出力にそれぞれ結合される入力を含む。マルチプレクサ５０４は出力ＯＵＴ１およびＯＵＴ２を含む。マルチプレクサ５０２および５０４は、所与の制御信号Ｓを受け取る入力を有する。動作において、マルチプレクサ５０２および５０４は、入力ＩＮ１を出力ＯＵＴ１に方向付けし、入力ＩＮ２を出力ＯＵＴ２に方向付けする。マルチプレクサ５０２および５０４はそれぞれ、Ｓの値に基づいて、速い遅延４０２または遅い遅延４０４のいずれかを通るように入力ＩＮ１を方向付けする一方、遅い遅延４０４または速い遅延４０２のいずれかを通るように入力ＩＮ２を方向付けする。マルチプレクサ５０２および５０４は異なる態様で実現され得る。しかしながら、これらのパスは可能な限り対称であることが望ましく、パス同士間のミスマッチが低減される。
【００２８】
図５Ｂは、別の例に従った遅延セル３０２Ａを示すブロック図である。遅延セル３０２Ａは、図５Ａにおいて上述した遅延セル３０２の代替的な実現例である。遅延セル３０２Ａでは、マルチプレクサ５０４は省略される。図５Ｃは、さらに別の例に従った遅延セル３０２Ｂを示すブロック図である。遅延セル３０２Ｂは、図５Ａにおいて上述される遅延セル３０２の代替的な実現例である。遅延セル３０２Ｂでは、マルチプレクサ５０２は省略される。したがって、上述される遅延セル３０２は、入力マルチプレクサおよび出力マルチプレクサの両方（図５Ａ）を有するか、入力マルチプレクサのみ（図５Ｂ）を有するか、または、出力マルチプレクサのみ（図５Ｃ）を有するように実現され得る。各遅延セル３０２における単一のマルチプレクサのみの場合、ＢＰＤ３０４は、遅延セル３０２によって行なわれる「フリップ」の数のパリティを示す信号をＤＥＭコントローラ３１０から受け取り得る。フリップの数が奇数であった場合（奇数パリティ）、ＢＰＤ３０４はその出力を反転し得る。フリップの数が偶数であった場合（偶数パリティ）、ＢＰＤ３０４はその出力を反転しない。
【００２９】
図６Ａは、例に従ったマルチプレクサ６００Ａを示す概略図である。マルチプレクサ６００Ａは、各遅延セル３０２のマルチプレクサ５０２および５０４を実現し得る。マルチプレクサ６００Ａは、トランスミッションゲート６０２、６０４、６０６および６０８を含む。トランスミッションゲート６０４および６０８の入力は第１の入力Ｉ１に結合され、トランスミッションゲート６０２および６０６の入力は第２の入力Ｉ２に結合される。トランスミッションゲート６０２および６０４の出力は出力Ｏ１に結合され、トランスミッションゲート６０６および６０８の出力は出力Ｏ２に結合される。制御信号Ｓは、トランスミッションゲート６０２および６０８の真の制御端子と、トランスミッションゲート６０４および６０６の相補制御端子とに結合される。制御信号Ｓの相補は、トランスミッションゲート６０２および６０８の相補制御端子と、トランスミッションゲート６０４および６０６の真の制御端子とに結合される。トランスミッションゲート６０２．．．６０８の使用は、基準パスおよびＤＣＯパスの両方への等しい遅延および負荷を保証する。内側トランスミッションゲート６０４および６０６は、Ｓ＝０の場合にアクティブであり、出力トランスミッションゲート６０２および６０８はＳ＝１の場合にアクティブである。
【００３０】
図７Ａは、例に従った遅延回路７００Ａを示す概略図である。遅延回路７００Ａは、速い遅延回路４０２または遅い遅延回路４０４を実現し得る。遅延回路７００Ａは、インバータ７０２と、スイッチドキャパシタアレイ７０４と、インバータ７０６とを含む。インバータ７０２の入力は入力ＩＮに結合される。インバータ７０２の出力は、スイッチドキャパシタアレイ７０４に結合される。インバータ７０６の入力は、スイッチドキャパシタアレイ７０４に結合される。インバータ７０６の出力は出力ＯＵＴに結合される。スイッチドキャパシタアレイ７０４はインバータ７０２とインバータ７０６との間に結合される。動作では、インバータ７０２は、信号リカバリと、入力マルチプレクサのトランスミッションゲートからのバッファリングおよびアイソレーションとを提供する。インバータ７０６は、出力マルチプレクサのトランスミッションゲートのバッファリングおよびアイソレーションを提供する。スイッチドキャパシタアレイ７０４は、複数の金属酸化膜半導体（ＭＯＳ： metal oxide semiconductor）キャパシタ７１０１．．．７１０Ｎ（Ｎは１より大きい整数）と、複数のインバータ７０８１．．．７０８Ｎとを含む。インバータ７０８の出力は、ＭＯＳキャパシタ７１０の第１の端子に結合される。ＭＯＳキャパシタ７１０の第２の端子はインバータ７０２とインバータ７０６との間のノードに結合される。インバータ７０８の入力は、スイッチドキャパシタアレイ７０４の全体のキャパシタンスを決定する制御信号ＰＮ．．．Ｐ１を受け取る。信号ＰＮ．．．Ｐ１は、ＤＥＭコントローラ３１０によって生成され得る。遅延はＧｍ／Ｃによって与えられ、式中、Ｇｍはインバータ７０２のトランスコンダクタンスであり、Ｃはスイッチドキャパシタアレイ７０４のキャパシタンスである。速い遅延を実現するために、制御信号ＰＮ．．．Ｐ１は、最小のキャパシタンスを提供するようにすべてのＭＯＳキャパシタをＯＦＦに制御し得る。遅い遅延を実現するために、制御信号ＰＮ．．．Ｐ１は、ＰＶＴ条件に基づいて決定され得る特定のキャパシタンスを提供するよう、ＭＯＳキャパシタの１つ以上がＯＮになるように制御し得る。
【００３１】
図６Ａ〜図７Ａは、ＤＴＣ３００の遅延チェーン３０１において使用され得るマルチプレクサ６００Ａおよび遅延回路７００Ａの一例を示す。別の例では、トランスミッションゲート６０２．．．６０８はスリーステートインバータと置換され得る。図６Ｂは、トランスミッションゲート６０２．．．６０８を置換するスリーステートインバータ６１０．．．６１６を有するマルチプレクサ６００Ｂを示す。図７Ｂは、遅延セルにおけるインバータ７０２および７０６が省略される遅延回路７００Ｂを示す。さらに別の例において、インバータ７０２および７０６は、それぞれの入力マルチプレクサおよび出力マルチプレクサの対向する側に配置され得る。すなわち、インバータ７０２は、入力マルチプレクサの入力側に配置され得、インバータ７０６は、出力マルチプレクサの出力側に配置され得る。
【００３２】
図８は、別の例に従ったＤＴＣ８００を示すブロック図である。本例では、ＤＴＣ８００の遅延チェーンは別個の遅延チェーン８０２１、８０２２および８０２３に分割される。同様に、ＤＥＭコントローラは別個のＤＥＭコントローラ８０６１、８０６２および８０６３に分割される。同様に、較正回路は別個の較正回路８０８１、８０８２および８０８３に分割される。遅延チェーン８０２１の出力は、遅延チェーン８０２２の入力に結合され、かつ、アキュムレータ８０４１の入力に結合される。アキュムレータ８０４１の出力は較正回路８０８１の入力に結合される。較正回路８０８１の出力はＤＥＭコントローラ８０６１の入力に結合される。遅延チェーン８０２２の出力は、遅延チェーン８０２３の入力に結合され、アキュムレータ８０４２の入力に結合される。アキュムレータ８０４２の出力は較正回路８０８２の入力に結合される。較正回路８０８２の出力はＤＥＭコントローラ８０６２の入力に結合される。遅延チェーン８０２３の出力はアキュムレータ８０４３の入力に結合される。アキュムレータ８０４３の出力は較正回路８０８３の入力に結合される。較正回路８０８３の出力はＤＥＭコントローラ８０６３の入力に結合される。較正回路８０８１、８０８２および８０８３の入力は粗（coarse）制御信号、中間粗（mid-coarse）制御信号および精細（fine）制御信号を受け取る。
【００３３】
本例では、デュアルパスＤＴＣは、異なる分解能を有するユニット加重ブロックへセグメント化される。アラインメントするように信号エッジをセンタリングすることによりデュアルパスＤＴＣが動作するという事実によって、各セグメントの入力範囲は、以前のセグメントの±０．５の最下位ビット（ＬＳＢ： least significant bit）であり、要素の数を指数関数的に低減する。わずかな数のユニットにより、大きなダイナミックレンジおよび超精細な分解能が得られ得る。
【００３４】
上記の例に記載されるデュアルパスＤＴＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または同様のタイプのプログラマブル回路のような集積回路内で実現され得る。図９は、マルチギガビットトランシーバ（「ＭＧＴ」）１と、コンフィギュラブルロジックブロック（「ＣＬＢ」）２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３と、入出力ブロック（「ＩＯＢ」）４と、コンフィギュレーションおよびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５と、デジタル信号処理ブロック（「ＤＳＰ」）６と、専用入出力ブロック（「Ｉ／Ｏ」）７（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタルコンバータおよびシステムモニタリングロジックなどといった他のプログラマブルロジック８とを含む多くの異なるプログラマブルタイルを含むＦＰＧＡ９００のアーキテクチャを示す。いくつかのＦＰＧＡはさらに、専用のプロセッサブロック（「ＰＲＯＣ」）１０を含む。ＦＰＧＡ９００は、上記のいずれかの例に従って構築され得るデュアルパスＤＴＣ９０２の１つ以上のインスタンスを含み得る。
【００３５】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、図９の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素の入出力端子２０への接続を有する少なくとも１つのプログラマブルインターコネクト要素（「ＩＮＴ」）１１を含み得る。各プログラマブルインターコネクト要素１１は、同じタイルまたは他のタイルにおいて隣接するプログラマブルインターコネクト要素のインターコネクトセグメント２２への接続を含み得る。各プログラマブルインターコネクト要素１１はさらに、ロジックブロック（図示せず）同士間の一般的なルーティングリソースのインターコネクトセグメント２４への接続を含み得る。一般的なルーティングリソースは、インターコネクトセグメント（たとえば、インターコネクトセグメント２４）のトラックを含むロジックブロック（図示せず）と、インターコネクトセグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含み得る。一般的なルーティングリソース（たとえば、インターコネクトセグメント２４）のインターコネクトセグメントは、１つ以上のロジックブロックに亘り得る。一般的なルーティングリソースと一緒に得られるプログラマブルインターコネクト要素１１は、示されるＦＰＧＡのためのプログラマブルインターコネクト構造（「プログラマブルインターコネクト」）を実現する。
【００３６】
例示的な実現例では、ＣＬＢ２は、ユーザロジックと単一のプログラマブルインターコネクト要素（「ＩＮＴ」）１１とを実現するようにプログラムされ得るコンフィギュラブルロジック要素（「ＣＬＥ」）１２を含み得る。ＢＲＡＭ３は１つ以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（「ＢＲＬ」）１３を含み得る。典型的に、タイルに含まれるインターコネクト要素の数は、タイルの高さに依存する。示される例において、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）も使用され得る。ＤＳＰタイル６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（「ＤＳＰＬ」）１４を含み得る。ＩＯＢ４はたとえば、プログラマブルインターコネクト要素１１の１つのインスタンスに加えて、入出力ロジック要素（「ＩＯＬ」）１５の２つのインスタンスを含み得る。当業者に明らかであろうように、たとえば典型的にＩ／Ｏロジック要素１５に接続される実際のＩ／Ｏパッドは、入出力ロジック要素１５のエリアに制限されない。
【００３７】
示される例において、ダイ（図９に示される）の中心の近くの水平エリアは、コンフィギュレーション、クロックおよび他の制御ロジックのために使用される。ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を分配するよう、この水平エリアまたはカラムから延在する垂直カラム９が使用される。
【００３８】
図９に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構成する規則的なカラム構造を乱す付加的なロジックブロックを含む。付加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭのいくつかのカラムに亘る。プロセッサブロック１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラおよび周辺装置などの完全なプログラマブル処理システムまで及ぶさまざまなコンポーネントを含み得る。
【００３９】
なお、図９は、例示的なＦＰＧＡアーキテクチャのみを示すように意図される。たとえば、ロウにおけるロジックブロックの数、ロウの相対的な幅、ロウの数および順番、ロウに含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、ならびに、図９の上部に含まれるインターコネクト／ロジック実現例は、純粋に例示的である。たとえば、実際のＦＰＧＡでは、ＣＬＢが現われるところはどこでも、ＣＬＢの１つより多い隣接するロウが典型的に含まれており、これにより、ユーザロジックの効率的な実現が促進されるが、隣接するＣＬＢのロウの数はＦＰＧＡの全体的なサイズとともに変動する。
【００４０】
非限定的な例のリストが以下に提供される。
一例では、デジタル時間コンバータ（ＤＴＣ）が提供され得る。そのようなＤＴＣは、順に結合される複数の遅延セルを有する遅延チェーン回路を含み得、上記遅延チェーン回路は、第１のクロック信号を受け取る第１の入力と、第２のクロック信号を受け取る第２の入力とを含み得、上記ＤＴＣはさらに、上記複数の遅延セルに複数の制御信号をそれぞれ提供するよう上記遅延チェーン回路に結合される動的要素マッチング（ＤＥＭ）コントローラを含み得る。
【００４１】
そのようなＤＴＣはさらに、上記遅延チェーン回路の出力に結合される位相検出器と、上記位相検出器の出力に結合されるアキュムレータと、上記アキュムレータの出力および上記ＤＥＭコントローラの入力に結合される較正回路とを含み得、上記較正回路は制御信号を受け取る入力を含む。
【００４２】
あるそのようなＤＴＣにおいて、上記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み得、上記遅延チェーン回路は、上記複数の遅延セルを通る第１のパスと、上記複数の遅延セルを通る第２のパスとを含み得、上記複数の遅延セルの各々は、上記複数の制御信号のそれぞれの制御信号に基づいて、上記第１のパスにその第１の遅延回路を結合し、上記第２のパスにその第２の遅延回路を結合するか、または、上記第１のパスにその第２の遅延回路を結合し、上記第２のパスにその第１の遅延回路を結合する。
【００４３】
あるそのようなＤＴＣにおいて、上記複数の遅延セルの各々は、第１のマルチプレクサと、第２のマルチプレクサと、上記第１および第２のマルチプレクサの間に結合される第１および第２の遅延回路とを含み得る。
【００４４】
あるそのようなＤＴＣにおいて、上記複数の遅延セルの各々の上記第１のマルチプレクサおよび上記第２のマルチプレクサは、複数のトランスミッションゲートを含み得る。
【００４５】
あるそのようなＤＴＣにおいて、上記複数の遅延セルの各々の上記第１および第２の遅延回路は各々、第１のインバータと、第２のインバータと、上記第１および第２のインバータの間に結合されるスイッチドキャパシタアレイとを含む。
【００４６】
あるそのようなＤＴＣにおいて、上記複数の遅延セルの各々の上記第１のマルチプレクサおよび上記第２のマルチプレクサは、複数のスリーステートインバータを含み得、上記複数の遅延セルの各々の上記第１および第２の遅延回路は各々、上記第１および第２のマルチプレクサの間に結合されるスイッチドキャパシタアレイを含む。
【００４７】
あるそのようなＤＴＣにおいて、上記複数の遅延セルの各々は、マルチプレクサと、上記マルチプレクサに結合される第１および第２の遅延回路とを含み得る。
【００４８】
あるそのようなＤＴＣにおいて、上記遅延チェーン回路は、複数の別個の遅延チェーンを含み得、上記複数の別個の遅延チェーンの各々は、上記複数の遅延セルの部分を含み得、上記ＤＥＭコントローラは、上記複数の別個の遅延チェーンにそれぞれ結合される複数の別個のＤＥＭコントローラを含み得る。
【００４９】
別の例では、デジタル位相ロックループ（ＤＰＬＬ）が提供され得る。そのようなＤＰＬＬは、クロック信号を生成するように構成されるデジタル制御発振器（ＤＣＯ）と、上記ＤＣＯの出力に結合される第１の入力と、基準クロック信号を受け取るように構成される第２の入力とを有するデジタル時間コンバータ（ＤＴＣ）とを含み得、上記ＤＴＣは、順に結合される複数の遅延セルを有する遅延チェーン回路を含み、上記遅延チェーン回路は、上記基準クロック信号を受け取る第１の入力と、上記クロック信号を受け取る第２の入力とを含み、上記ＤＴＣはさらに、上記複数の遅延セルに複数の制御信号をそれぞれ提供するよう上記遅延チェーン回路に結合されるＤＥＭコントローラを含む。
【００５０】
あるそのようなＤＰＬＬにおいて、上記ＤＴＣはさらに、上記遅延チェーン回路の出力に結合される位相検出器と、上記位相検出器の出力に結合されるアキュムレータと、上記アキュムレータの出力および上記ＤＥＭコントローラの入力に結合される較正回路とを含み得、上記較正回路は制御信号を受け取る入力を含む。
【００５１】
あるそのようなＤＰＬＬにおいて、上記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み得、上記遅延チェーン回路は、上記複数の遅延セルを通る第１のパスと、上記複数の遅延セルを通る第２のパスとを含み得、上記複数の遅延セルの各々は、上記複数の制御信号のそれぞれの制御信号に基づいて、上記第１のパスにその第１の遅延回路を結合し、上記第２のパスにその第２の遅延回路を結合するか、または、上記第１のパスにその第２の遅延回路を結合し、上記第２のパスにその第１の遅延回路を結合する。
【００５２】
あるそのようなＤＰＬＬにおいて、上記複数の遅延セルの各々は、第１のマルチプレクサと、第２のマルチプレクサと、上記第１および第２のマルチプレクサの間に結合される第１および第２の遅延回路とを含み得る。
【００５３】
あるそのようなＤＰＬＬにおいて、上記複数の遅延セルの各々の上記第１のマルチプレクサおよび上記第２のマルチプレクサは、複数のトランスミッションゲートを含み得る。
【００５４】
あるそのようなＤＰＬＬにおいて、上記複数の遅延セルの各々の上記第１および第２の遅延回路は各々、第１のインバータと、第２のインバータと、上記第１および第２のインバータの間に結合されるスイッチドキャパシタアレイとを含む。
【００５５】
あるそのようなＤＰＬＬにおいて、上記複数の遅延セルの各々の上記第１のマルチプレクサおよび上記第２のマルチプレクサは、複数のスリーステートインバータを含み得、上記複数の遅延セルの各々の上記第１および第２の遅延回路は各々、上記第１および第２のマルチプレクサの間に結合されるスイッチドキャパシタアレイを含む。
【００５６】
あるそのようなＤＰＬＬにおいて、上記複数の遅延セルの各々は、マルチプレクサと、上記マルチプレクサに結合される第１および第２の遅延回路とを含み得る。
【００５７】
あるそのようなＤＰＬＬにおいて、上記遅延チェーン回路は複数の別個の遅延チェーンを含み得、上記複数の別個の遅延チェーンの各々は、上記複数の遅延セルの部分を含み、上記ＤＥＭコントローラは、上記複数の別個の遅延チェーンにそれぞれ結合される複数の別個のＤＥＭコントローラを含み得る。
【００５８】
別の例では、デジタル時間変換の方法が提供され得る。そのような方法は、第１の遅延パスに第１のクロック信号を結合し、第２の遅延パスに第２のクロック信号を結合することを含み得、上記第１および第２の遅延パスの各々は、順に結合される複数の遅延セルを有する遅延チェーン回路によって実現されており、上記方法はさらに、上記第２の遅延パスに対する上記第１の遅延パスの遅延を調節するよう、上記複数の遅延セルに複数の制御信号を提供することを含み得る。
【００５９】
あるそのような方法において、上記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み得、上記複数の遅延セルの各々は、上記複数の制御信号のそれぞれの制御信号に基づいて、上記第１の遅延パスにその第１の遅延回路を結合し、上記第２の遅延パスにその第２の遅延回路を結合するか、または、上記第１の遅延パスにその第２の遅延回路を結合し、上記第２の遅延パスにその第１の遅延回路を結合する。
【００６０】
上記は特定の例に関するが、基本的な範囲から逸脱することがなければ、他の例およびさらに別の例が考案され得、その範囲は、添付の請求の範囲によって決定される。
【図１Ａ】
2020537435.tif 000005
【図１Ｂ】
2020537435.tif 000006
【図２Ａ】
2020537435.tif 000007
【図２Ｂ】
2020537435.tif 000008
【図３】
2020537435.tif 000009
【図４】
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【図５Ａ】
2020537435.tif 000011
【図５Ｂ】
2020537435.tif 000012
【図５Ｃ】
2020537435.tif 000013
【図６Ａ】
2020537435.tif 000014
【図６Ｂ】
2020537435.tif 000015
【図７Ａ】
2020537435.tif 000016
【図７Ｂ】
2020537435.tif 000017
【図８】
2020537435.tif 000018
【図９】
2020537435.tif 000019
【手続補正書】
【提出日】令和2年4月15日(2020.4.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デジタル時間コンバータ（ＤＴＣ）であって、
順に結合される複数の遅延セルを有する遅延チェーン回路を含み、前記遅延チェーン回路は、第１のクロック信号を受け取る第１の入力と、第２のクロック信号を受け取る第２の入力とを含み、前記第１のクロック信号は前記遅延チェーン回路を通る第１のパスを横断し、前記第２のクロック信号は前記遅延チェーン回路を通る第２のパスを横断し、前記遅延セルの各々は、速い遅延を前記第１のパスに加えるとともに遅い遅延を前記第２のパスに加える第１の状態、または、遅い遅延を前記第１のパスに加えるとともに速い遅延を前記第２のパスに加える第２の状態のいずれかを有し、前記デジタル時間コンバータ（ＤＴＣ）はさらに、
前記複数の遅延セルの各々を前記第１の状態または前記第２の状態のいずれかにセットするために前記複数の遅延セルに複数の制御信号をそれぞれ提供するよう前記遅延チェーン回路に結合される動的要素マッチング（ＤＥＭ）コントローラを含み、前記ＤＥＭコントローラは、制御信号に応答して、前記遅延セルのうちｎ個が前記第１の状態にあり残りの遅延セルが前記第２の状態にあるように前記複数の遅延セルの状態をセットし、前記デジタル時間コンバータ（ＤＴＣ）はさらに、
前記遅延チェーン回路の前記第１のパスおよび前記第２のパスの出力に結合され、前記出力に対してバンバン位相検出を行うように構成される位相検出器と、
前記位相検出器の出力に結合され、前記位相検出器の前記出力を累積するように構成されるアキュムレータと、
前記アキュムレータの出力および前記ＤＥＭコントローラの入力に結合される較正回路とを含み、前記較正回路は、前記制御信号を受け取る入力を含み、前記較正回路は、前記アキュムレータの前記出力をモニターすることによって、前記制御信号が前記ＤＥＭコントローラに供給される前に、前記遅延チェーンにおける電源ノイズおよびミスマッチについて前記制御信号を調節するように構成される、デジタル時間コンバータ（ＤＴＣ）。
【請求項２】
前記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み、前記複数の遅延セルの各々は、前記第１の状態において、前記第１のパスにその第１の遅延回路を結合し、前記第２のパスにその第２の遅延回路を結合するか、または、前記第２の状態において、前記第１のパスにその第２の遅延回路を結合し、前記第２のパスにその第１の遅延回路を結合する、請求項１に記載のＤＴＣ。
【請求項３】
前記複数の遅延セルの各々は、第１のマルチプレクサと、第２のマルチプレクサと、前記第１および第２のマルチプレクサの間に結合される第１および第２の遅延回路とを含む、請求項１に記載のＤＴＣ。
【請求項４】
前記複数の遅延セルの各々の前記第１のマルチプレクサおよび前記第２のマルチプレクサは、複数のトランスミッションゲートを含む、請求項３に記載のＤＴＣ。
【請求項５】
前記複数の遅延セルの各々の前記第１および第２の遅延回路は各々、第１のインバータと、第２のインバータと、前記第１および第２のインバータの間に結合されるスイッチドキャパシタアレイとを含む、請求項３に記載のＤＴＣ。
【請求項６】
前記複数の遅延セルの各々の前記第１のマルチプレクサおよび前記第２のマルチプレクサは、複数のスリーステートインバータを含み、前記複数の遅延セルの各々の前記第１および第２の遅延回路は各々、前記第１および第２のマルチプレクサの間に結合されるスイッチドキャパシタアレイを含む、請求項３に記載のＤＴＣ。
【請求項７】
前記複数の遅延セルの各々は、マルチプレクサと、前記マルチプレクサに結合される第１および第２の遅延回路を含む、請求項１に記載のＤＴＣ。
【請求項８】
前記遅延チェーン回路は、複数の別個の遅延チェーンを含み、前記複数の別個の遅延チェーンの各々は、前記複数の遅延セルの部分を含み、前記ＤＥＭコントローラは、前記複数の別個の遅延チェーンにそれぞれ結合される複数の別個のＤＥＭコントローラを含む、請求項１に記載のＤＴＣ。
【請求項９】
デジタル時間変換の方法であって、
第１の遅延パスに第１のクロック信号を結合し、第２の遅延パスに第２のクロック信号を結合することを含み、前記第１および第２の遅延パスの各々は、順に結合される複数の遅延セルを有する遅延チェーン回路によって実現されており、前記遅延セルの各々は、速い遅延を前記第１の遅延パスに加えるとともに遅い遅延を前記第２の遅延パスに加える第１の状態、または、遅い遅延を前記第１の遅延パスに加えるとともに速い遅延を前記第２の遅延パスに加える第２の状態のいずれかを有し、前記方法はさらに、
動的要素マッチング（ＤＥＭ）コントローラが、前記複数の遅延セルの各々を前記第１の状態または前記第２の状態のいずれかにセットするために前記複数の遅延セルに複数の制御信号を提供することを含み、前記ＤＥＭコントローラは、制御信号に応答して、前記遅延セルのうちｎ個が前記第１の状態にあり残りの遅延セルが前記第２の状態にあるように前記複数の遅延セルの状態をセットし、前記方法はさらに、
前記遅延チェーン回路の前記第１および第２の遅延パスの出力を位相検出器に結合することを含み、前記位相検出器は、前記出力に対してバンバン位相検出を行なうように構成され、前記方法はさらに、
前記位相検出器の出力をアキュムレータに結合することを含み、前記アキュムレータは前記位相検出器の前記出力を累積するように構成され、前記方法はさらに、
前記アキュムレータの出力および前記ＤＥＭコントローラの入力を較正回路に結合することを含み、前記較正回路は、前記制御信号を受け取る入力を含み、前記較正回路は、前記アキュムレータの前記出力をモニターすることによって、前記制御信号が前記ＤＥＭコントローラに供給される前に、前記遅延チェーンにおける電源ノイズおよびミスマッチについて前記制御信号を調節するように構成される、方法。
【請求項１０】
前記複数の遅延セルの各々は、第１の遅延回路および第２の遅延回路を含み、前記複数の遅延セルの各々は、前記第１の状態において、前記第１の遅延パスにその第１の遅延回路を結合し、前記第２の遅延パスにその第２の遅延回路を結合するか、または、前記第２の状態において、前記第１の遅延パスにその第２の遅延回路を結合し、前記第２の遅延パスにその第１の遅延回路を結合する、請求項９に記載の方法。
【国際調査報告】
2020537435.tif 000020
2020537435.tif 000021
2020537435.tif 000022