(57)【要約】  本発明は、集積化集中素子デバイスが光限定性ガラスの中又は上のシステムインパッケージ（ＳｉＰ，system-in-package）である、パッケージの中にシステムを生成するための方法を含み、この方法は、感光性ガラス基板の上又は中の１又は２以上の電気的構成要素を備える設計レイアウトをマスキングするステップと、感光性ガラス基板を活性化するステップと、結晶材料を作製するように加熱及び冷却して、ガラス結晶基板を形成するステップと、ガラス結晶基板をエッチングするステップと、光限定性ガラスの表面上のガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングするステップとを含み、集積化集中素子デバイスは、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる。
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【特許請求の範囲】
【請求項１】
集積化集中素子デバイスが光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ，system-in-package）として形成された、パッケージ内のシステムを生成するための方法であって、
１又は２以上の構造体を備える設計レイアウトをマスキングして、感光性ガラス基板の上又は中に１又は２以上の電気的構成要素を形成するステップと、
前記感光性ガラス基板の少なくとも一部分を活性化エネルギー源に露光するステップと、
少なくとも１０分間、前記感光性ガラス基板をそのガラス転移温度を超えて加熱するステップと、
前記露光されたガラスの少なくとも一部を結晶材料に変換させるように前記感光性ガラス基板を冷却して、ガラス結晶基板を形成するステップと、
前記ガラス結晶基板をエッチャント溶液でエッチングして、前記デバイス内に１又は２以上のチャネルを形成するステップであって、前記ガラス結晶基板が、トレンチに隣接しており、セラミック相に変換されてもよい、ステップと、
前記トレンチを充填し前記光限定性ガラスの表面上に堆積する銅の電気めっきを可能にするように、前記エッチングステップ中に露光される前記ガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングして生成するステップとを含み、
前記集積化集中素子デバイスが、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる、
前記方法。
【請求項２】
集積化集中素子デバイスがＳｉＰ内にあるアイソレータを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
集積化集中素子デバイスがＳｉＰ内にあるサーキュレータを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
集積化集中素子デバイスがＳｉＰ内にあるＲＦフィルタを形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
集積化集中素子デバイスがＳｉＰ内にあるローパス、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
光限定性ガラス基板の中又は上に電力結合器、電力分割器ＲＦ回路を形成するステップをさらに含む、請求項１に記載の方法。
【請求項７】
基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３５％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサを形成するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
請求項１に記載の方法によって作製される光限定性ガラスの中又は上のシステムインパッケージ（ＳｉＰ，system-in-package）に実装されるパッケージ集中素子デバイス。
【請求項１１】
集積化集中素子デバイスがＳｉＰ内にあるアイソレータである、請求項１０に記載のデバイス。
【請求項１２】
集積化集中素子デバイスがＳｉＰ内にあるサーキュレータである、請求項１０に記載のデバイス。
【請求項１３】
集積化集中素子デバイスがＳｉＰ内にあるＲＦフィルタである、請求項１０に記載のデバイス。
【請求項１４】
集積化集中素子デバイスがＳｉＰ内にあるローパス、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つである、請求項１０に記載のデバイス。
【請求項１５】
光限定性ガラス基板の中又は上の電力結合器、電力分割器ＲＦ回路である、請求項１０に記載のデバイス。
【請求項１６】
等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３０％を排除するＳｉＰ  ＲＦ回路である、請求項１０に記載のデバイス。
【請求項１７】
等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３５％を排除するＳｉＰ  ＲＦ回路である、請求項１０に記載のデバイス。
【請求項１８】
等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも５０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項１０に記載のデバイス。
【請求項１９】
１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサである、請求項１０に記載のデバイス。
【請求項２０】
集積化集中素子デバイスが光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ，system-in-package）として形成された、パッケージ内のシステムを生成するための方法であって、
１又は２以上の構造体を備える設計レイアウトをマスキングして、感光性ガラス基板の上又は中に１又は２以上の電気的構成要素を形成するステップと、
前記露光されたガラスの少なくとも一部を結晶材料に変換して、ガラス結晶基板を形成するステップと、
前記ガラス結晶基板をエッチャント溶液でエッチングして、前記デバイス内に１又は２以上のチャネルを形成するステップであって、前記ガラス結晶基板が、トレンチに隣接しており、セラミック相に変換されてもよい、ステップと、
前記トレンチを充填し前記光限定性ガラスの表面上に堆積する銅の電気めっきを可能にするように、前記エッチングステップ中に露光される前記ガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングするステップとを含み、
前記集積化集中素子デバイスが、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる、
前記方法。
【請求項２１】
集積化集中素子デバイスがＳｉＰ内にあるアイソレータを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
集積化集中素子デバイスがＳｉＰ内にあるサーキュレータを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２３】
集積化集中素子デバイスがＳｉＰ内にあるＲＦフィルタを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２４】
集積化集中素子デバイスがＳｉＰ内にあるローパス、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２５】
光限定性ガラス基板の中又は上に電力結合器、電力分割器ＲＦ回路を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２６】
基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２７】
基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３５％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２８】
等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも５０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２９】
１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサを形成するステップをさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
なし
【０００２】
連邦政府の資金による研究の記載
なし
【０００３】
本発明は、一般に、パッケージ光活性ガラス基板内のＲＦシステムのためのＲＦ集中素子デバイスの分野に関する。
【背景技術】
【０００４】
本発明の範囲を限定することなく、ＲＦ集中素子デバイスに関連するその背景技術について説明する。
【０００５】
感光性ガラス構造体は、集積化電子素子などを他の素子システム又はサブシステムと併用するいくつかのマイクロマシニングプロセス及び微細加工プロセスに対して提案されてきた。従来のガラスのシリコン微細加工は、高価で、歩留まりが低く、一方、射出成形プロセス又はエンボスプロセスでは、一貫性のない形状が生産されている。シリコン微細加工プロセスは、高価な資本設備、総じて１００万ドルを超える費用がそれぞれにかかるフォトリソグラフィー及び反応性イオンエッチング又はイオンビームミリングのツールに依存しており、これらのツールには、何百万〜何十億超えという費用のかかる超清浄高生産のシリコン加工施設が必要である。射出成形及びエンボスは、３次元形状を生産する、それほど費用のかからない方法であるが、転写の際に欠陥を生じさせ、又は確率論的な硬化プロセスに起因して差をもたらす。理想的なインダクタは、抵抗とキャパシタンスがゼロになる。しかし、実際のインダクタは、「寄生」抵抗、インダクタ、及びキャパシタンスを有する。
【０００６】
歴史的には、インダクタキャパシタンスは、絶縁コイル巻線間の電荷分離の結果であるという仮定に基づいて、「巻線間のキャパシタンス」と呼ばれている。しかしながら、インダクタが導電接地板を介して測定される場合、コイルと接地板との間のキャパシタンスもまた、測定の一部である。測定接地板からのコイルの距離、及び測定基板の実効誘電率は、キャパシタンス対接地に影響を及ぼす。このことは、テスト治具がどのようにＳＲＦ測定に影響を及ぼすかについて部分的に説明している。次の等式は、ＳＲＦがどのようにＬＣ回路内のインダクタンスとキャパシタンスとに関係しているかについて示している。
【０００７】
【数１】
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【０００８】
ただし、Ｌは、ヘンリー単位でのインダクタンスであり、Ｃは、ファラッド単位でのキャパシタンスである。
【０００９】
付加インダクタンスに加えて、キャパシタンス及び抵抗は、（１）ＰＣＢ相互接続部、（２）長尺の金属再配線、（３）ボンドパッド、（４）はんだボール、（５）基板損失及び誘電率／損失正接、並びに／又は（６）一貫性のない組立てからの損失を排除する。
【００１０】
この等式から、一般に、ＲＦフィルタ及び／又はマイクロ波フィルタは、１又は２以上の結合された共振器でできており、複数の異なる技術を使用して共振器／フィルタを作製し得ることが明白である。共振器／フィルタのほとんどが、３つの大まかなカテゴリ、すなわち、集中素子、マイクロストリップ伝送線、及び同軸導波管のうちの１つに分類される。
【００１１】
集中素子又はインダクタコンデンサ（ＬＣ）のフィルタは、ＲＦ及びマイクロ波のフィルタ並びに他のデバイスにおいて使用される最も単純な共振器構造体である。集中素子回路は、並列又は直列のインダクタ及びコンデンサからなる。集中素子のフィルタ／デバイスの利点は、それらが非常に小型であり得ることであるが、欠点は、それらは、品質係数が低く、歪み／雑音のレベルが大きく、比較的、性能が劣ることである。そのため、集中素子デバイスは、ＲＦ／マイクロ波の適用例においては実行可能な一選択肢とは見なされない。
【００１２】
２００３年に発表されたInder Bahlによる書籍、Lumped Elements for RF and Microwave Circuitsには、「理想的な集中素子は、フリンジ場に起因する関連の寄生リアクタンスにより、より低いマイクロ波周波数でも実現不可能である。ＲＦ及びマイクロ波の周波数では、各構成要素には、関連の電場及び磁場、並びに有限の散逸損失がある。したがって、そのような構成要素は、それらにわたる電気エネルギー及び磁気エネルギーを貯蔵又は放出し、それらの抵抗は、電力散逸の原因になる。これらの素子内のＣ、Ｌ、及びＲの構成要素の相対値は、ＬＥの使用目的によって決まる。それらの電気的振舞いについて説明するには、そのような構成要素の等価回路モデルが、一般に使用される。集中素子等価回路（ＥＣ，equivalent circuit）モデルは、関連の寄生成分が下付き文字によって表される基本回路素子（Ｌ、Ｃ、又はＲ）からなる。ＭＩＣ及びＭＭＩＣの正確なコンピュータ支援型設計には、これらの構成要素の完全で正確な特性評価が必要である。これには、接地板、フリンジ場、近接効果、基板の材料及び厚さ、導体の厚さ、並びに関連の実装技術及び適用例の効果を含む包括的なモデルが必要である。したがって、その寄生成分及びそれらの周波数依存特性を伴う集中素子のＥＣ表現は、正確な素子モデル化に不可欠である。ＥＣモデルは、もしあれば共振を含むその応答について十分に説明するのに必要な回路素子からなる。モデルは、解析的な電磁シミュレーション、及び測定ベースの方法を使用して開発され得る。集中素子の初期モデルは、解析的な半経験的な等式を使用して開発された。１９４３年には、Termanは、薄い金属の直線のインダクタンスの式を発表し、後にそれは、金属化厚さの効果を追加したCaulton et al.によって改善された。Wheelerは、より低いマイクロ波周波数において適度に優れた正確性を伴う、円形スパイラルインダクタのインダクタンスについての近似式を提示した。この式は、マイクロ波集中回路の設計において広範に使用されてきた。その他の者も、複数のジオメトリのインダクタンス計算について論じてきた。ＭＩＣのマイクロストリップインダクタの論理的モデル化は、通常、２つの方法、すなわち、集中素子手法と結合線手法とに基づいている。集中素子手法は、接地板効果を伴う自由空間インダクタンスについての式を使用する。これらの周波数に依存しない式は、インダクタの全長が動作波長のごく一部であるとき、及びターン間キャパシタンスが無視できるときのみ、有用である。結合線手法においては、インダクタは、多導体結合マイクロストリップ線を使用して解析される。ＲＦ及びマイクロ波の回路のための１０の集中素子のこの技法は、２ターンについて最大で約１８ＧＨｚまでのスパイラルインダクタの性能を適度によく予測する。櫛歯型コンデンサの初期理論については、Alleyが発表し、Joshi et al.は、これらのコンデンサについての修正された式を提示した。Mondalは、結合線手法に基づいて、ＭＩＭコンデンサの分散モデルについて報告した。Pengelly et al.は、Ｑ係数に特に重点を置いて、インダクタ及び櫛歯型コンデンサを含む、ＧａＡｓ上の異なる集中素子に関する最初の広範な結果を提示した。Pettenpaul et al.は、基本マイクロストリップ理論及び回路網解析と共に数値解法を使���する集中素子モデルについて報告した。一般に、解析モデルは、集中素子の電気性能を推測するのに優れている。マイクロ波周波数における集中Ｌ、Ｃ、Ｒ素子の実現は、構成要素のサイズを動作波長よりもはるかに小さく維持することによって可能である。しかしながら、構成要素のサイズが１／１０よりも大きくなると、これらの構成要素は、抵抗、キャパシタンス、及びインダクタンスなどの望ましくない関連の寄生成分をもたらす。ＲＦ周波数及びより高い周波数では、寄生成分のリアクタンスはより著しくなり、周波数の上昇により、結果的に、より高い損失及びスプリアス共振がもたらされることになる。したがって、経験的表現は、ＬＥ性能を正確に予測するほど正確ではない。一旦、集中素子が、電磁（ＥＭ，electromagnetic）シミュレーション又は測定結果のいずれかによって正確に特徴付けられると、寄生リアクタンスは、構成要素の不可欠な一部になり、それらの効果は、設計内に含められ得る。ワークステーション計算能力及びユーザフレンドリーのソフトウェアにおける近年の進歩は、ＥＭ場シミュレータの開発を可能にしている。これらのシミュレータは、伝送線などの単一及び多層の受動回路素子及びそれらの不連続性、パッチ、多層構成要素、すなわち、インダクタ、コンデンサ、抵抗器、ビアホール、エアブリッジ、インダクタ変成器、及びパッケージなど、並びに様々な回路素子間の受動結合のシミュレーションの重要な役割を果たす。密に詰められたモノリシックマイクロ波集積化回路（ＭＭＩＣ，Monolithic Microwave Integrated Circuit）の性能に対する放射線、表面波、及び構成要素間の相互作用の効果の正確な評価は、３次元（３Ｄ）ＥＭシミュレータを使用してのみ計算され得る。集中素子の正確なモデルを開発する最も一般に使用される方法は、ＤＣ抵抗及びＳパラメータデータを測定することによる。このモデル化手法により、迅速で正確な結果が得られるが、それらの結果は、一般に、測定されるデバイスのみに限定される。ＥＣモデルパラメータは、適用例に応じて、測定されたＤＣ及びＳパラメータデータ（１又は２ポートのデータ）を最大で２６又は４０ＧＨｚまで相関させるコンピュータ最適化によって抽出される。モデルパラメータ値の正確度は、近年開発されたオンウェハ較正標準及び技法を使用することによって測定正確度と同程度にすることができる。等価な回路モデルは、最初の並列共振周波数（ｆｒｅｓ）まではほとんど有効である。しかしながら、設計が高調波に関わっているとき、例えば、出力部において第２及び第３の高調波の終端部を備える電力増幅器では、最高設計周波数まで働くＥＭシミュレーションデータ、又はより高次の共振を考慮するより複雑なモデルのいずれかが必要である。動作周波数がｆｒｅｓ／３未満である場合には、上述のモデルは適当である。ＲＦ周波数及びマイクロ波周波数においては、ＬＥの抵抗は、表皮効果に起因して、それらのＤＣ値とは全く異なる。ＲＦ信号がＬＥにわたって印加されたとき、導体材料の有限導電率に起因して、ＥＭ場は、導体にその断面に沿って制限された深さしか侵入しない。場が表面における値の１／ｅ（約３６．９％）に減少する導体内の距離は、侵入深さ、又は表皮深さと呼ばれる。この効果は���周波数に応じ、侵入深さは周波数の増加と共に減少する。ＲＦ電流の流れは、表面のみに限定され、その結果、ＤＣ値よりも高いＲＦ表面抵抗がもたらされる。この効果は、構成要素内の抵抗損失の正確なモデル化の間、考慮される。」と記述されている。
【００１３】
ストリップラインとしても知られているマイクロストリップ伝送線は、優れた共振器／フィルタを作製し、サイズ及び性能の観点から、集中素子フィルタよりも優れた妥協案を提案することができる。マイクロストリップ回路を製造するのに使用されるプロセスは、精密な薄膜プロセスを使用するプリント回路ボードを製造するのに使用されるプロセスと非常に似ているが、石英基板、セラミック基板、サファイア基板、及び金などのより低い抵抗の金属を使用して、低い電力／損失のＲＦ適用例に必要な性能を得ることが必要である。
【００１４】
同軸導波管（ＣＷ，Coaxial Waveguide）フィルタは、平面伝送線よりも高いＱ係数を提供し、高性能ＲＦ適用例において使用される。同軸共振器は、それらのサイズを低減させるために、高誘電率材料を活用することができる。周波数、サイズに反比例するＣＷフィルタのサイズは、セラミック基板に関して３０ＧＨｚを上回る周波数において２ｃｍ２未満に達することができる。セラミック基板と物理的サイズとの組合せにより、フィルタが、これらのフィルタを他のＲＦフィルタと比べて高価にすること及び大型にすることが避けられ、そのため、市販の可搬型で小型のＲＦ製品には一般に使用されていない。
【００１５】
最も一般的なＲＦフィルタのうちの１つは、表面弾性波（ＳＡＷ，surface acoustic wave）及び／又はバルク弾性波（ＢＡＷ，bulk acoustic wave）である。ＳＡＷとＢＡＷとは共に、動作周波数が圧電材料における音速を超えると、信号対雑音比の減少を呈する。単一の結晶ＢＡＷデバイスは、より高い性能を有するように示されているが、周波数が圧電材料の音速を超えるときの信号対雑音の劇的な急減を被りもする。ＳＡＷフィルタ及びＢＡＷフィルタにおいて使用される圧電材料の音速により、それらの適用例が３ＧＨｚ未満の周波数に限定されている。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】２００３年に発表されたInder Bahlによる書籍、Lumped Elements for RF and Microwave Circuits
【発明の概要】
【発明が解決しようとする課題】
【００１７】
全てのこれらの利点にもかかわらず、依然として、既存のデバイスには、信号対雑音比を増加させ、構築が容易で安価であり、（１）ＰＣＢ相互接続部、（２）長尺の金属再配線、（３）ボンドパッド、（４）はんだボール、（５）基板損失及び誘電率／損失正接、並びに／又は（６）一貫性のない組立てからの損失を排除する改善の必要性がある。
【課題を解決するための手段】
【００１８】
１つの実施形態においては、本発明は、集積化集中素子デバイスが光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ，system-in-package）として形成される、パッケージの中にシステムを生成するための方法を含み、この方法は、１又は２以上の構造体を備える設計レイアウトをマスキングして、感光性ガラス基板の上又は中に１又は２以上の電気的構成要素を形成するステップと、感光性ガラス基板の少なくとも一部分を活性化エネルギー源に露光するステップと、少なくとも１０分間、感光性ガラス基板をそのガラス転移温度を超えて加熱するステップと、露光されたガラスの少なくとも一部を結晶材料に変成させるように感光性ガラス基板を冷却して、ガラス結晶基板を形成するステップと、ガラス結晶基板をエッチャント溶液でエッチングして、デバイスの中に１又は２以上のチャネルを形成するステップであって、ガラス結晶基板が、トレンチに隣接しており、セラミック相に変換されてもよい、ステップと、トレンチを充填し光限定性ガラスの表面上に堆積する銅の電気めっきを可能にするように、エッチングステップ中に露光されるガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングするステップとを含み、集積化集中素子デバイスは、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる。１つの態様においては、方法は、集積化集中素子デバイスがＳｉＰ内にあるアイソレータを形成するステップをさらに含む。別の態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるサーキュレータを形成するステップをさらに含む。別の態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるＲＦフィルタを形成するステップをさらに含む。別の態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるローパス、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器（transformer）、サーキュレータ、アイソレータのうちの少なくとも１つを形成するステップをさらに含む。別の態様においては、方法は、光限定性ガラス基板の中又は上に電力結合器、電力分割器ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失（基板への実装素子のパッケージ化に関連する損失）の少なくとも３５％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも５０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電��結合器、及び／又はダイプレクサを形成するステップをさらに含む。
【００１９】
本発明の別の実施形態は、本明細書に上述の方法によって作製される光限定性ガラス基板の中又は上のシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスを含む。１つの態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるアイソレータである。別の態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるサーキュレータである。別の態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるＲＦフィルタである。別の態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つである。別の態様においては、デバイスは、光限定性ガラス基板の中又は上の電力結合器、電力分割器ＲＦ回路である。別の態様においては、デバイスは、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３０％を排除するＳｉＰ  ＲＦ回路である。別の態様においては、デバイスは、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３５％を排除するＳｉＰ  ＲＦ回路である。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも５０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、デバイスは、１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサである。
【００２０】
さらなる別の実施形態においては、本発明は、集積化集中素子デバイスが光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）として形成される、パッケージの中にシステムを生成するための方法を含み、この方法は、１又は２以上の構造体を備える設計レイアウトをマスキングして、感光性ガラス基板の上又は中に１又は２以上の電気的構成要素を形成するステップと、露光されたガラスの少なくとも一部を結晶材料に変成して、ガラス結晶基板を形成するステップと、ガラス結晶基板をエッチャント溶液でエッチングして、デバイスの中に１又は２以上のチャネルを形成するステップであって、ガラス結晶基板が、トレンチに隣接しており、セラミック相に変換されてもよい、ステップと、トレンチを充填し光限定性ガラスの表面上に堆積する銅の電気めっきを可能にするように、エッチングステップ中に露光されるガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングするステップとを含み、集積化集中素子デバイスは、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる。１つの態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるアイソレータを形成するステップをさらに含む。別の態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるサーキュレータを形成するステップをさらに含む。別の態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるＲＦフィルタを形成するステップをさらに含む。別の態様においては、方法は、集積化集中素子デバイスがＳｉＰの中にあるローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つを形成するステップをさらに含む。別の態様においては、方法は、光限定性ガラス基板の中又は上に電力結合器、電力分割器ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも３５％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、等価な表面実装型デバイスと比較したとき、ＲＦ寄生信号損失の少なくとも５０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む。別の態様においては、方法は、１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサを形成するステップをさらに含む。
【００２１】
本発明の別の実施形態は、本明細書に上述の方法によって作製される光限定性ガラス基板の中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスを含む。１つの態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるアイソレータである。別の態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるサーキュレータである。別の態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるＲＦフィルタである。別の態様においては、デバイスは、集積化集中素子デバイスがＳｉＰの中にあるローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つである。別の態様においては、デバイスは、光限定性ガラス基板の中又は上の電力結合器、電力分割器ＲＦ回路である。別の態様においては、デバイスは、基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３０％を排除するＳｉＰ  ＲＦ回路である。別の態様においては、デバイスは、基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３５％を排除するＳｉＰ  ＲＦ回路である。別の態様においては、デバイスは、１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサである。
【図面の簡単な説明】
【００２２】
本発明の特徴及び利点をより完全に理解するために、次に、添付の図に沿って本発明の詳細な説明を参照する。
【図１Ａ】本発明のシステムインパッケージ（ＳｉＰ）対表面実装技術（ＳＭＴ，Surface-Mount Technology）におけるコンデンサの性能に対するキャパシタンスの寄生信号／損失の影響を示すグラフである。
【図１Ｂ】本発明のＳｉＰ対ＳＭＴにおけるインダクタの性能に対する寄生信号／損失の影響を示すグラフである。
【図２Ａ】本発明のＰＣＢ上の表面実装パッケージにおける３０ＧＨｚバンドパスフィルタ及びＲＦの歪みの性能を示すグラフである。
【図２Ｂ】本発明の２８ＧＨｚのＳｉＰバンドパスフィルタの性能を示すグラフである。
【図２Ｃ】本発明のＳｉＰベースの２．５ＧＨｚローパスフィルタの性能を示すグラフである。
【図２Ｄ】本発明のＳｉＰベースの２．５ＧＨｚローパスフィルタの画像である。
【図３Ａ】本発明のＳｉＰベースの１９ＧＨｚバンドパスフィルタの性能を示すグラフである。
【図３Ｂ】本発明のＳｉＰベースの１９ＧＨｚバンドパスフィルタの画像である。
【図４Ａ】本発明のＳｉＰベースの２４ＧＨｚバンドパスフィルタの性能を示すグラフである。
【図４Ｂ】本発明のＳｉＰベースの２４ＧＨｚバンドパスフィルタの画像である。
【図５Ａ】本発明のＳｉＰベースの３３ＧＨｚローパスフィルタの性能を示すグラフである。
【図５Ｂ】本発明のＳｉＰベースの３３ＧＨｚローパスフィルタの画像である。
【図６Ａ】本発明のＳｉＰベースの２８ＧＨｚバンドパスフィルタの性能を示すグラフである。
【図６Ｂ】本発明のＳｉＰベースの２８ＧＨｚバンドパスフィルタの画像である。
【図７Ａ】本発明のＳｉＰベースの７ＧＨｚバンドパスフィルタの性能を示すグラフである。
【図７Ｂ】本発明の複数のＳｉＰベースの７ＧＨｚバンドパスフィルタの画像である。
【図８】本発明のＳｉＰベースのフィルタの挿入損失を示すグラフである。
【図９】本発明の集中素子を含むドハティ増幅器設計を示す図である。
【図１０】電力分割器／結合器を示す図である。
【図１１】終端抵抗器が集中素子サーキュレータに接続されているときのサーキュレータを示す図であり、それは、アイソレータになる。
【図１２】本発明の集積化集中素子デバイスを備えるガラスベースのＳｉＰを示す図である。ＳｉＰは、およそ０．５ｃｍ×０．５ｃｍである。
【図１３】本発明の集積化集中素子デバイスを備えるガラスベースのＳｉＰのサンプル化を示している。ＳｉＰのサイズに応じて、単一のウェハ上に多数のＳｉＰが存在し得る。
【図１４Ａ−１４Ｆ】本発明を使用するデバイスを作製するプロセスを示す図である。
【図１５Ａ−１５Ｆ】本発明を使用するデバイスを作製するさらなる処理ステップを示す図である。
【発明を実施するための形態】
【００２３】
本発明の様々な実施形態の作製及び使用について詳細に後述するが、本発明が幅広い多様な特定の文脈で具現化され得る多くの適用可能な発明概念を提供していることを認識すべきである。本明細において論じる特定の実施形態は、単に本発明を作製し使用するための特定のやり方を示しているにすぎず、本発明の範囲を定めるものではない。
【００２４】
本発明の理解を容易にするために、いくつかの用語が以下に定義される。本明細書において定義される用語は、本発明に関係する分野の当業者によって一般に理解される意味を有する。「ａ」、「ａｎ」及び「ｔｈｅ」などの用語は、単数形の実体のみを示すように意図するものではなく、特定の例が例示に使用され得る概括的なクラスを含む。本明細書における専門用語は、本発明の特定の実施形態について説明するのに使用されるが、それらの用法は、特許請求の範囲において概説されていない限り、本発明を限定するものではない。
【００２５】
本発明は、ＲＦドメインにおける集中素子デバイスに関連する寄生損失及び寄生信号を排除する。集中素子デバイス又は集中素子デバイスの配列は、広い数の電子デバイス及び機能を実装するためのコンデンサ、インダクタ、及び抵抗器からなり、これらの電子デバイス及び機能は、寄生信号若しくは寄生損失を排除又は大いに低減するマイクロ波及び高周波のための光限定性ガラスセラミックのシステムインパッケージ（ＳｉＰ）の中に、フィルタ（バンドパスフィルタ、バンドストップフィルタ、ハイパスフィルタ、ノッチフィルタ、ローパスフィルタ）、サーキュレータ、アンテナ、電力調節部、電力結合器、電力分割器、マッチング回路網、アイソレータ、及び／又はドハティ電力増幅器を含む。寄生信号又は寄生損失は、パッケージ化された集中素子デバイスをＳｉＰに取り付けるパッケージ化、はんだボンディング（ボールグリッド）、電子コネクタ（ワイヤ）、電気的ボンドパッド、及び実装素子からのインダクタンス、キャパシタンス、及び抵抗と組み合わせられるアンテナ効果から生じさせられる。歪み信号又は損失は、プリント回路ボード又は基板上の他のＲＦデバイスに伝送される。実際の意図された性能から大きい性能変動を生成するのに十分な変動が集中素子の従来のパッケージ化及び実装には存在する。これらの変動は、パッケージ化におけるわずかな差に起因してランダムであるように見え、それにより、ＲＦ製品に多数の設計の繰返し及び／又は手動のトリミング／訂正に耐えさせて、所望の動作エンベロープを満たす最終的なＲＦ回路を生成する。ＲＦパッケージ化及び素子実装に関連する歪みを排除することにより、ＲＦフィルタデバイスは、設計され／シミュレーションされるようにあらかじめ形成することが可能になる。光限定性ガラスセラミックＳｉＰに集中素子デバイスを集積化することにより、回路は、ＲＦスペクトル全体を通して設計されシミュレーションされるようにあらかじめ形成することが可能になる。これらの集中素子デバイス構造体は、デバイスパリティ、より低い損失、低信号歪み、低減した寄生キャパシタンス、低減した費用、及びより小さい物理的サイズに対する設計により、２次元又は３次元の集中素子デバイスを形成するように、個別に又は同時のいずれかで、水平平面だけでなく垂直平面でも構成されている。
【００２６】
背景技術において説明したように、感光性ガラス構造体は、集積化電子素子などを他の素子システム又はサブシステムと併用するいくつかのマイクロマシニングプロセス及び微細加工プロセスに対して提案されてきた。本発明は、従来のガラスのシリコン微細加工に対して利点を有し、この従来のガラスは、高価で、歩留まりが低く、一方、射出成形プロセス又はエンボスプロセスでは、一貫性のない形状が生産されている。本発明は、シリコン微細加工プロセスに対して付加的利点を有し、このシリコン微細加工プロセスは、高価な資本設備、総じて１００万ドルを超える費用がそれぞれにかかるフォトリソグラフィー及び反応性イオンエッチング又はイオンビームミリングのツールに依存しており、これらのツールには、何百万〜何十億超えという費用のかかる超清浄高生産のシリコン加工施設が必要である。本発明は、射出成形及びエンボスに伴う問題も克服し、この射出成形及びエンボスは、転写の際に欠陥を生じさせ、又は確率論的な硬化プロセスに起因して差をもたらす。理想的なインダクタは、抵抗とキャパシタンスがゼロになる。しかし、実際のインダクタは、「寄生」抵抗、インダクタ、及びキャパシタンスを有する。インダクタの第１の自己共振周波数は、インダクタがその自己キャパシタンスにより共振する最低周波数である。第１の共振は、インダクタンスとキャパシタンスとの並列組合せによってモデル化され得る。抵抗器「Ｒ１」は、インダクタの自己共振周波数（ＳＲＦ，self-resonant frequency）における共振周波数付近のインピーダンスを制限し、次の条件のうちの全てが満たされる：（１）入力インピーダンスは、そのピークである、（２）入力インピーダンスの相角度は、正（誘導性）から負（容量性）へと移行して、ゼロである、（３）相角度がゼロであるので、Ｑはゼロである、（４）負の容量性リアクタンス（Ｘｃ＝１／ｊωＣ）は、正の誘導性リアクタンス（ＸＬ＝ｊωＬ）を取り消すだけであるので、実効インダクタンスはゼロである、（５）２ポート挿入損失（例えば、Ｓ２１ｄＢ）は、最大値であり、これは、周波数対Ｓ２１ｄＢのプロットの中の最小値に対応する、及び（６）２ポート相（例えば、Ｓ２１）の角度は、より低い周波数における負からより高い周波数における正へと移行して、ゼロである。
【００２７】
これらのニーズに対処するために、本発明者らは、半導体、ＲＦエレクトロニクス、マイクロ波エレクトロニクス、及び光学撮像用の新規なパッケージ化及び基板材料としてガラスセラミック（APEX（登録商標）ガラスセラミック）を開発した。APEX（登録商標）ガラスセラミックは、単純な３ステッププロセスで第一世代の半導体設備を使用して処理され、最終材料は、ガラス若しくはセラミックのいずれかに形作られ、又はガラスとセラミックとの両方の領域を包含することができる。APEX（登録商標）ガラスセラミックは、次、すなわち、簡単に加工された高密度のビアと、電子デバイスとのうちの一方又は一部を含むＳｉＰの生成を可能にし、この電子デバイスは、インダクタ、コンデンサ、抵抗器、伝送線、同軸線、アンテナ、マイクロプロセッサ、メモリ、増幅器、トランジスタ、マッチング回路網、ＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、マルチプレクサ、及び／又はダイプレクサを含む。
【００２８】
図１Ａは、同じ３ｐＦコンデンサと５ｐＦコンデンサとのテスト結果を示している。１組のコンデンサが、ガラスＳｉＰ上に集積化され、テストされた。他の組のコンデンサは、表面実装技術（ＳＭＴ）でパッケージ化され、テストされた。結果的に生じるデータは、ＳｉＰ集積化コンデンサが、ＳＭＴでパッケージ化される同じコンデンサと比較して、１５０％〜１３５％の間のより高いＳＲＦを有し、したがって、従来技術に対して著しく改善したことを示した。性能の改善は、ボンディングパッド、ボールボンド、埋込みリード、基板、及びＳＭＴパッケージ化に関連する他の寄生効果から損失を取り除くことに起因する。図１Ｂは、ＳＭＴか、又は集積化ＳｉＰかのいずれかにおいて測定される２つのインダクタ（５６ｎＨと９５ｎＨ）間の性能を示している。ＳｉＰベースのインダクタは、ＳＭＴパッケージ化のパッドによって生じさせられるキャパシタンスに関連する寄生損失又は信号を取り除くことに起因してＳＭＴの一部よりもＳＲＦが５０％高い。平均的な集積化ＳｉＰ構成要素に関しては、ＳＭＴと正確に同じ一部と比較してＳＲＦが５０％高い。ＳＭＴデバイスに対する集積化ＳｉＰデバイス間の性能差がｄＢ単位で測定されるとき、パッケージの中にシステムを作製するのに使用される他のＲＦ／マイクロ波構成要素に加えて、フィルタ、ドハティ増幅器、サーキュレータ、アイソレータ、アンテナ、電力分割器、電力結合器において実現されるインダクタとコンデンサとの組合せの使用に関連する寄生損失又は信号を付加することができる。損失の組合せに関しては、図２Ａ〜図２Ｄでわかり得る。図２Ａ及び図２Ｂは、ＳｉＰに集積化される集中素子フィルタの性能と、表面実装デバイス（ＳＭＤ）パッケージの中にパッケージ化されるその他との差を示している。図１Ａは、プリント回路ボードベースのＳｉＰにおいて実装されるＳＭＤパッケージ内の集中素子バンドパスフィルタのための信号を示している。図１Ｂは、ガラスベースのＳｉＰに直接、集積化される同じ集中素子バンドパスフィルタの信号を示している。図１Ａ及び図１Ｂの性能曲線の下のエリア間の正規化差は、およそ２００％である。これは、ＳｉＰ基板の中に直接、集積化されるＲＦ集中素子デバイスの使用により、寄生雑音及び損失が、最大で２００％低減又は排除されることを示している。損失、歪み／雑音、寄生信号及び劣っている性能品質係数を排除すると、ＳｉＰベースの集中素子デバイスは、１２０よりもはるかに大きい品質係数のインダクタと共に、８０よりもはるかに大きい品質係数のコンデンサを有することができる。ＳｉＰの中に直接、集積化される集中素子デバイスの性能の向上により、この場合、小さい形状サイズにより結合され得るＲＦ／マイクロ波デバイスにおける劇的に改善した機能が実証されている。ＳｉＰの中又はＳｉＰの上の直接、集積化された集中素子ベースのデバイスは、ＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサを含むが、これらに限定するものではない。ＳｉＰ上のこれらの直接、集積化された集中素子デバイスは、集積化回路デバイスと接続される。これらの集積化回路デバイスは、マイクロプロセッサ、マルチプレクサ、スイッチ、増幅器、及びメモリを含むが、これらに限定するものではない。図３Ａは、本発明のＳｉＰベースの１９ＧＨｚバンドパスフィルタの性能を示すグラフである。図３Ｂは、本発明のＳｉＰベースの１９ＧＨｚバンドパスフィルタの画像である。
【００２９】
図４Ａは、本発明のＳｉＰベースの２４ＧＨｚバンドパスフィルタの性能を示すグラフである。本発明は、キャパシタンス対周波数を測定したとき、本発明のＳｉＰ対ＳＭＴについて１５０％及び１３５％、信号を改善した。図４Ｂは、ＳｉＰベースの２４ＧＨｚバンドパスフィルタの性能を示すグラフである。本発明は、インダクタンス対周波数を測定したとき、ＳＭＴと比較したとき、本発明のＳｉＰを使用して５０％、信号を改善した。
【００３０】
図５Ａは、本発明のＳｉＰベースの３３ＧＨｚローパスフィルタの性能を示すグラフである。図５Ｂは、本発明のＳｉＰベースの３３ＧＨｚローパスフィルタの画像を示している。
【００３１】
図６Ａは、本発明のＳｉＰベースの２８ＧＨｚバンドパスフィルタの性能を示すグラフである。図６Ｂは、本発明のＳｉＰベースの２８ＧＨｚバンドパスフィルタの画像を示している。
【００３２】
図７Ａは、本発明のＳｉＰベースの７ＧＨｚバンドパスフィルタの性能を示すグラフである。図７Ｂは、本発明の複数のＳｉＰベースの７ＧＨｚバンドパスフィルタの画像を示している。
【００３３】
図８は、本発明のＳｉＰベースのフィルタの挿入損失を示すグラフである。
【００３４】
図９は、本発明を使用して作製され得る集中素子を含むドハティ増幅器設計を示している。図１０は、本発明を使用して作製され得る電力分割器／結合器を示している。図１１は、終端抵抗器が集中素子サーキュレータに接続されているときのサーキュレータを示し、それは、アイソレータになり、本発明を使用して作製され得る。図１２は、本発明の集積化集中素子デバイスを備えるガラスベースのＳｉＰを示している。ＳｉＰは、およそ０．５ｃｍ×０．５ｃｍである。図１３は、本発明の集積化集中素子デバイスを備えるガラスベースのＳｉＰのサンプル化を示している。ＳｉＰのサイズに応じて、単一のウェハ上に多数のＳｉＰが存在し得る。
【００３５】
具体的には、集積化集中素子ＲＦデバイスを備えるＳｉＰは、従来の半導体処理設備を使用するAPEX（登録商標）ガラスにおけるデバイスパリティに対する設計により生産されてきた。APEX（登録商標）ガラスＳｉＰ内の集積化集中素子ＲＦフィルタは、図１２でわかり得る。このAPEX（登録商標）ガラスＳｉＰは、集積化集中素子デバイスを備える。ＳｉＰの中心における空きエリアは、ＳｉＰを完成するように集積化回路を配置するためにある。図１３は、本発明の集積化集中素子デバイスを備えるガラスベースのＳｉＰのサンプル化を示している。ＳｉＰのサイズに応じて、単一のウェハ上に多数のＳｉＰが存在し得る。APEX（商標）ガラスウェハには、集積化集中素子デバイスを備える５００超えのＳｉＰが投入された。
【００３６】
十分に集積化された集中素子デバイスを備えるＳｉＰは、光限定性ガラスにおいて生産され得、この光限定性ガラスは、温度安定性が高く、機械的及び電気的特性に優れており、プラスチック及び多くの金属よりも耐化学性に優れている。本発明者らが知る限りでは、唯一の市販の光限定性ガラスは、Schott社製のFOTURAN（商標）である。FOTURAN（商標）は、微量の銀イオンを含有するリチウムアルミニウムシリケートガラスを含む。酸化セリウムの吸収バンド内でＵＶ光に露光されると、酸化セリウムは、光子を吸収し電子を解放する増感剤として作用し、それにより、隣接する酸化銀を還元して銀原子が形成され、例えば、
Ce3+ + Ag+ = Ce4+ + Ag0
である。
【００３７】
銀原子は、ベーキングプロセス中に銀ナノクラスタに合体し、周囲のガラスを結晶化するために核生成サイトを誘導する。マスクを通してＵＶ光に露光された場合、ガラスの露光領域のみ、後続の熱処理中に結晶化することになる。
【００３８】
この熱処理は、ガラス転移温度付近の（例えば、FOTURAN（商標）の場合、空気中で４６５℃よりも高い）温度で実施されなければならない。結晶相は、フッ化水素酸（ＨＦ）などのエッチャントに、露光されていない硝子状の非晶質領域よりも可溶性である。具体的には、FOTURAN（商標）の結晶領域は、１０％ＨＦ中の非晶質領域よりも約２０倍速くエッチングされ、それにより、露光領域が除去されると、壁勾配比が約２０：１のマイクロ構造体が可能になる。本明細書に参照することによって組み込まれているT. R. Dietrich et al., "Fabrication technologies for microsystems utilizing photoetchable glass," Microelectronic Engineering 30, 497 (1996)を参照されたい。
【００３９】
好ましくは、成形されたガラス構造体は、少なくとも１又は２以上の２次元又は３次元の誘導性デバイスを包含する。誘導性デバイスは、一連の接続されたループを作製することによって形成されて、自立インダクタを形成する。ループは、長方形、円形、楕円形、フラクタル、又は誘導を生じさせるパターンを生成する他の形状のいずれかとすることができる。APEX（登録商標）ガラスのパターン化領域には、めっき又は気相堆積を含むいくつかの方法によって、金属、合金、複合材、ガラス、又は他の磁気媒体が充填され得る。デバイス内の構造体（ループ、ターン、又は他の誘導性素子）の寸法と数が組み合わせられる媒体の磁気誘電率により、デバイスのインダクタンスがもたらされる。
【００４０】
FOTURAN（商標）については、Invenios社（FOTURAN（商標）の米国の供給業者）によって供給される情報に記載されており、これは、酸化シリコン（ＳｉＯ２）７５〜８５重量％、酸化リチウム（Ｌｉ２Ｏ）７〜１１重量％、酸化アルミニウム（Ａｌ２Ｏ３）３〜６重量％、酸化ナトリウム（Ｎａ２Ｏ）１〜２重量％、三酸化アンチモニウム（Ｓｂ２Ｏ３）又は酸化ヒ素（Ａｓ２Ｏ３）０．２〜０．５重量％、酸化銀（Ａｇ２Ｏ）０．０５〜０．１５重量％、及び酸化セリウム（ＣｅＯ２）０．０１〜０．０４重量％から構成される。本明細書において使用されるとき、「APEX（登録商標）ガラスセラミック」、「APEXガラス」、又は単に「APEX」という用語は、本発明のガラスセラミック組成物の１つの実施形態を表すために使用される。
【００４１】
本発明は、レンズに使用される成形APEXガラス構造体によって撮像適用例に使用するための、及び貫通層又は層内の設計を含む光限定性APEXガラスを備える光学マイクロ構造体を加工するための単一材料手法を提供する。
【００４２】
概ね、ガラスセラミック材料は、マイクロ構造体の形成において限られた成功しか収めておらず、性能、均一性、他者による使用可能性、及び入手可能性の問題に悩まされてきた。過去のガラスセラミック材料は、歩留まりエッチングアスペクト比がおよそ１５：１であるのとは対照的に、APEX（登録商標）ガラスは、平均エッチングアスペクト比が５０：１よりも大きい。これにより、使用者は、より小さくより深い形状を生成することが可能になる。加えて、本発明者らの製造プロセスにより、９０％よりも高い製品歩留まりが可能になる（これまでのガラス歩留まりは、５０％前後である）。最後に、これまでのガラスセラミックでは、ガラスのおよそ３０％しか、セラミック状態に変換されず、一方、APEX（登録商標）ガラスセラミックの場合、この変換は、７０％前後である。
【００４３】
APEX（登録商標）ガラス組成物は、その性能の向上について３つの主な仕組みを提供する：（１）銀の量が多いほど、より小さいセラミック結晶の形成につながり、これは粒界においてより速くエッチングされる、（２）シリカ含有量（ＨＦ酸によってエッチングされる主な構成成分）の減少により、露光されていない材料の望ましくないエッチングが減少する、並びに（３）アルカリ金属及び酸化ホウ酸の全重量パーセントが高いほど、製造中にさらにより均質なガラスが生産される。
【００４４】
本発明は、電磁透過、変成器、フィルタリング適用例に使用される誘導性構造体を形成するのに使用するためのガラスセラミック構造体を加工するための方法を含む。本発明は、ガラスセラミック構造体の多平面内に生成される誘導性構造体を含み、そのようなプロセスは、（ａ）基板の向き又はエネルギー源の向きのいずれかを変更することによって様々な角度において露光が生じるように、励起エネルギーに露光するステップ、（ｂ）ベーキングステップ、及び（ｃ）エッチングステップを採用する。角度のサイズは、鋭角又は鈍角のいずれであってもよい。湾曲した構造体及び指状の構造体は、ほとんどのガラス、セラミック、又はシリコンの基板に生成することが実現不可能ではなくとも困難である。本発明は、ガラスセラミック基板のための水平平面だけでなく垂直平面にもそのような構造体を生成できる能力を生み出している。本発明は、ガラスセラミックの上又は中に誘導性構造体を加工するための方法を含む。
【００４５】
ガラスのセラミック化は、ガラス基板全体をおよそ２０Ｊ／ＣＭ２の３１０ｎｍ照明に露光することによって達成される。ガラス空間をセラミック内に生成することを試みるとき、使用者は、ガラスがガラスのままの状態に維持すべきところを除いて、材料の全てを露光する。１つの実施形態では、本発明は、直径が異なる種々の同心円を包含する石英／クロムマスクを提供する。
【００４６】
本発明は、電気マイクロ波及び高周波の適用例におけるガラスセラミック構造体の上又は中に誘導性デバイスを加工するための方法を含む。ガラスセラミック基板は、シリカ６０〜７６重量％、Ｋ２Ｏ少なくとも３重量％及びＫ２ＯとＮａ２Ｏとの組合せ６〜１６重量％、Ａｇ２Ｏ及びＡｕ２Ｏからなる群から選択される少なくとも１つの酸化物０．００３〜１重量％、Ｃｕ２Ｏ０．００３〜２重量％、Ｂ２Ｏ３０．７５〜７重量％、Ａｌ２Ｏ３６〜７重量％、Ｂ２Ｏ３とＡｌ２Ｏ３との組合せ１３重量％以下、Ｌｉ２Ｏ８〜１５重量％、及びＣｅＯ２０．００１〜０．１重量％を含むが、これらに限定されない広い数の組成変形形態を有する感光性ガラス基板とすることができる。この及び他の様々な組成物は、一般に、APEX（登録商標）ガラスと呼ばれる。
【００４７】
露光された部分は、ガラス基板をガラス転移温度付近の温度まで加熱することによって結晶材料に変成させることができる。ガラス基板をフッ化水素酸などのエッチャントでエッチングすると、露光された部分の、露光されていない部分に対する異方性エッチング比は、少なくとも３０：１であり、このとき、ガラスは、広域スペクトル中紫外線（約３０８〜３１２ｎｍ）投光ランプに露光されて、アスペクト比が少なくとも３０：１の成形ガラス構造体がもたらされ、誘導性構造体が生成される。露光用のマスクは、誘導性構造体／デバイスを生成するための湾曲した構造体を形成するように露光するために、連続したグレースケールを提供するハーフトーンマスクとすることができる。ハーフトーンマスク又はグレースケールにより、露光強度を制御することによってデバイス構造体を制御することが可能になる。指状のマスクのアンダーカットもまた、誘導性構造体／デバイスの生成に向けて生産するのに使用され得る投光露光と共に使用され得る。次いで、露光されたガラスは、典型的には、２ステッププロセスでベーキングされる。１０分〜２時間の間、４２０℃〜５２０℃の間で加熱される温度範囲により、銀イオンを銀ナノ粒子へと合体させ、１０分〜２時間の間、５２０℃〜６２０℃の間で加熱される温度範囲により、酸化リチウムは、銀ナノ粒子の周りに形成することが可能になる。次いで、ガラス板は、エッチングされる。ガラス基板は、異方性エッチングによる成形ガラス構造体を提供するように、典型的には５〜１０体積％のＨＦ溶液のエッチャントでエッチングされ、露光された部分の、露光されていない部分に対するエッチング比は、広域スペクトル中紫外線投光照明により露光されたときは、少なくとも３０：１であり、レーザにより露光されたときは、３０：１よりも大きい。
【００４８】
次いで、ガラス構造体は、典型的には、５〜１０体積％のＨＦ溶液のエッチャントでエッチングされる。十分に集積化された集中素子デバイス構造体が、生成される。
【００４９】
本発明及びその利点について詳細に説明してきたが、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲から逸脱することなく、様々な変更、置換、及び代替を本明細書において行うことができることを理解すべきである。所望の回路性能又は材料互換性があるいくつかの場合においては、ＳｉＰは、光限定性ガラスベースのデバイスのうちの１つの代わりに、抵抗器、コンデンサ、又はインダクタのＳＭＤバージョンを使用することを選択することができる。素子のうちの１又は２以上のＳＭＤバージョンを使用すると、組立て及びパッケージ化の際に細心の注意が必要なＳｉＰの寄生発生雑音に寄与することになる。その上、本出願の範囲は、本明細書において記載されるプロセス、機械、製造物、物質の組成物、手段、方法、及びステップの具体的な実施形態に限定されるように意図するものではない。当業者は、本発明の開示から、本明細書において説明される対応する実施形態と実質的に同じ機能を実施し、又は実質的に同じ結果を達成する、現存する又は後に開発されることになるプロセス、機械、製造物、物質の組成物、手段、方法、若しくはステップが、本発明に従って利用可能であることを容易に認識するであろう。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造物、物質の組成物、手段、方法、又はステップをそれらの範囲内に含むように意図されている。
【００５０】
図１４Ａ〜図１４Ｆは、本発明を使用してデバイスを作製するプロセスを示している。図１４Ａ〜図１４Ｄは、本発明の１つの例を示している。図１４Ａは、光限定性ガラス１０である出発材料を示し、この光限定性ガラス１０は、ウェハとすることができ、好ましくは、例えば、表面粗さが５０ｎｍ以下で、ＲＭＳ粗さが＜２００Åの表面対表面の平行度が１０％以下の１ｍｍの厚さのAPEX（登録商標）ガラスであってもよい。図１４Ａ〜図１４Ｄのそれぞれにおいては、上面等角図が、破線Ａ−Ａ’に沿って示されている断面側面図と共に示されている。この例においては、ＳｉＰ及びその製造物の抵抗器セクションが示されている。ステップ１からの光限定性ガラスウェハの表面においては、トレンチ／長方形のパターンが形成されている光限定性ガラス１０上にフォトマスクが堆積され、光限定性ガラス１０は、強度が約２０Ｊ／ｃｍ２の３１０ｎｍにおける放射線に露光され、上述の露光を生成するようにベーキングされる。露光の幅、長さ、及び深さは、抵抗器値を決定する、抵抗器媒体の抵抗率と組み合わせられる。上面図と断面側面図は共に、図示の抵抗器のビアパターンを含んで示されている。マスクによってカバーされていない光限定性ガラス１０を露光することにより、光限定性ガラス１０の中にセラミック１２が生成される。
【００５１】
図１４Ｂにおいては、先行ステップにおいて形成されたセラミック１２が、さらに処理される。セラミック１２に変換された光限定性ガラス１０領域は、上述のＨＦ酸のウェットエッチングでエッチングされて、トレンチ１４が形成される。
【００５２】
図１４Ｃにおいては、光限定性ガラス１０のエッチングされた領域には、アルミナ、ＡｌＮ、Ｂｅ、又は他の高周波数抵抗器材料のＲＦ抵抗器ペースト又は媒体１６が充填される。トレンチ１４には、シルクスクリーンプロセスによって堆積される抵抗器ペースト又は媒体１６が充填される。過剰なペーストは、ＤＩ軽水（light DI water）、又はＩＰＡリンス及びナイロン拭き取りによって除去される。
【００５３】
抵抗器ペースト１６を含む光限定性ガラス１０ウェハは、次いで、アルゴン又は真空などの不活性環境を含む焼なまし炉内に置かれる。光限定性ガラス１０ウェハは、抵抗性材料を焼結するように傾斜付けられる。表面上の過剰な抵抗器媒体はいずれも、２μｍシリカ研磨媒体及び水により、５分間のＣＭＰプロセスによって除去され得る。
【００５４】
光限定性ガラス１０には、抵抗器を接続するために、標準フォトレジストが再度、コーティングされる。抵抗器層が堆積可能なフォトレジストを通してパターンを生成するように標準プロセスに続いて、パターンが露光され現像される。ウェハは、照明Ｏ２プラズマに露光されて、そのパターンでいずれの残留有機材料も除去される。典型的には、これは、１分間、２００Ｗ順方向電力により０．１ｍトールにおいて達成される。次に、金属化層１８、例えば、薄膜状のタンタル、チタニウム、ＴｉＮ、ＴｉＷ、ＮｉＣｒ、又は他の同様の媒体が堆積される。典型的には、堆積は、真空堆積によって達成される。シード層の真空堆積は、４０Å／分の速度において、ガラス基板上にリフトオフパターンを通してタンタルをＤＣスパッタリングすることによって達成され得る。
【００５５】
別の方法においては、光限定性ガラス１０ウェハには、標準フォトレジストがコーティングされる。金属シード層が堆積可能なフォトレジストを通してパターンを生成するように標準プロセスに続いて、パターンが露光され現像される。ウェハは、照明Ｏ２プラズマに露光されて、そのパターンでいずれの残留有機材料も除去される。典型的には、これは、１分間、２００Ｗ順方向電力により０．１ｍトールにおいて達成される。４００Åのタンタルの薄膜シード層が、真空堆積によって堆積される。シード層の真空堆積は、４０Å／分の速度において、ガラス基板上にリフトオフパターンを通してタンタルをＤＣスパッタリングすることによって達成され得る。
【００５６】
図１４Ｅに示す別の実施形態においては、ＳｉＰのコンデンサセクションが、マスクを使用して形成される。ステップ１からの光限定性ガラス１０ウェハの表面においては、フォトマスクを使用して、上述の光限定性ガラスにおいてはしご形状の露光部を生成するように、強度約２０Ｊ／ｃｍ２の３１０ｎｍ照明においてコンデンサを撮像する。はしごの踏み板間の間隔は、５〜９５％の間の範囲に及ぶことができる。この構造体は、互いにかみ合った電極ベースのコンデンサを形成する。
【００５７】
図１４Ｆに示す別の実施形態においては、ＳｉＰのインダクタセクションは、マスクを使用して形成される。本明細書に上述の光限定性ガラス１０ウェハ上のコンデンサ又は抵抗器に隣接する表面においては、貫通孔ビアのパターンを含むフォトマスクが作製され、ここでは、ビアの行のうちの一方が、他方の行に対して３０％オフセットされている。ビアパターンは、上述の露光部を生成するように、強度約２０Ｊ／ｃｍ２の３１０ｎｍ放射線において露光される。この図は、インダクタのためのビアパターンの上面図を示している。
【００５８】
セラミックに変換されたガラス領域は、上述のＨＦ酸のウェットエッチングでエッチングされる。光限定性ガラス１０ウェハは、銅めっき槽中に置かれ、この槽は、エッチングされたセラミック構造体を優先的にめっきし、ビア及び上述の互いにかみ合った線構造体を完全に充填する。
【００５９】
図１５Ａ〜図１５Ｆは、本発明を使用してデバイスを作製するためのさらなる処理ステップを示している。図１５Ａは、銅がガラス構造体（ビア及び互いにかみ合った線）を通して充填され、APEXガラス構造体が、インダクタのためのビアを接続しコンデンサのための互いにかみ合ったパターンを仕上げるパターンを有する第２のフォトマスクを使用して露光されることを示している。図１５Ｂは、インダクタの断面図を示している。３１０ｎｍ照明の強度は、０．１Ｊ／ｃｍ２であり、ウェハは、上述したように、３０分間、アルゴンにおいて６００℃でベーキングされる。図１５Ａ及び図１５Ｂは、これにより、最初の数ミクロンの露光されたガラスをセラミックに変換することを示している。ウェハは、金属銀を露光する希釈ＨＦ槽中に置かれる。ウェハは、露光された銀／エッチングされた領域を選択的に金属化する銅めっき溶液中に置かれる。図１５Ｃは、次のステップを示し、ここでは、付加的フォト露光及びエッチングが達成されて、コンデンサの品質係数すなわちＱを改善するように、コンデンサの互いにかみ合った電極間のガラス／セラミック材料を除去することができる。図１５Ｄは、次のステップを示し、ここでは、付加的フォト露光及びエッチングが達成されて、コンデンサの品質係数を改善するように、互いにかみ合った電極間のガラス／セラミック材料を除去し、キャパシタンスを劇的に増加させる高ｋ媒体で充填され得る。図１５Ｅは、次のステップを示し、ここでは、付加的フォト露光及びエッチングが達成されて、インダクタの品質係数すなわちＱを改善するように、コイルが自立できるようにするために、インダクタの長方形の輪郭内で材料として識別されるガラス／セラミック材料を除去することができる。図１５Ｆは、次のステップを示し、ここでは、付加的フォト露光及びエッチングが達成されて、インダクタの長方形の輪郭内で、又は長方形の輪郭の外側で材料として識別されるガラス／セラミック材料を除去することができる。この領域には、磁気コアインダクタを生成するように、不活性ガスの下、焼結され得る磁気粒子が充填され得る。これにより、さらにより高いレベルのインダクタンスを伴う集積化インダクタが可能になる。
【００６０】
本明細書において論じられているいずれの実施形態も、本発明のいずれの方法、一式、試薬、又は組成物に関して実装され得、逆もまた同様であることが企図される。さらには、本発明の組成物は、本発明の方法を達成するために使用され得る。
【００６１】
本明細書に説明される具体的な実施形態が、本発明を限定するものとしてではなく、例示として示されていることが理解されよう。本発明の主要な特徴は、本発明の範囲から逸脱することなく、様々な実施形態において採用され得る。当業者は、本明細書に説明される特定の手順に対する数多くの等価物を日常的な実験のみを使用して認識し、又は確認することができるであろう。そのような等価物は、本発明の範囲内にあると見なされ、特許請求の範囲によって包含される。
【００６２】
本明細書に言及の全ての発行物及び特許出願は、本発明が関係する当業者のレベルを示している。全ての発行物及び特許出願は、各個々の発行物又は特許出願が参照によって組み込まれていると具体的に及び個々に示されている場合と同じ範囲まで参照によって本明細書に組み込まれている。
【００６３】
特許請求の範囲及び／又は本明細書における「備える、含む（comprising）」という用語と併用するとき、「ａ」又は「ａｎ」という単語の使用は、「１つ（one）」を意味し得るが、「１又は２以上（one or more）」、「少なくとも１つ（at least one）」、及び「１又は複数（one or more than one）」という意味とも一致する。特許請求の範囲における「又は（or）」という用語の使用は、代替形態のみを明示的に示さない限り、又は代替形態が互いに排他的でない限り、「及び／又は（and/or）」を意味するのに使用されるが、本開示は、単なる代替形態及び「及び／又は（and/or）」を示す定義を支持する。本出願全体を通じて、「約（about）」という用語は、値がデバイスの固有の誤差変動を含むことを示すのに使用され、方法は、値、又は研究課題の中に存在する変動を決定するのに採用される。
【００６４】
本明細書及び特許請求の範囲に使用されるとき、「備える、含む（comprising）」（及び「comprise」や「comprises」などのcomprisingのいずれかの形態）、「有する（having）」（及び「have」や「has」などのhavingのいずれかの形態）、「含む（including）」（及び「includes」や「include」などのincludingのいずれかの形態）、又は「包含する（containing）」（及び「contains」や「contain」などのcontainingのいずれかの形態）は、包括的又はオープンエンドであり、追加の列挙されていない要素又は方法ステップを排除しない。本明細書に提供される組成物及び方法のうちのいずれかの実施形態においては、「備える、含む（comprising）」は、「本質的に〜からなる（consisting essentially of）」又は「〜からなる（consisting of）」により置き換えられ得る。本明細書において使用されるとき、「本質的に〜からなる（consisting essentially of）」という句は、指定された整数又はステップだけでなく、特許請求される発明の特徴又は機能にそれほど影響しないものが必要である。本明細書において使用されるとき、「〜からなる（consisting）」という用語は、列挙した整数（例えば、特徴、要素、特性、特質、方法／プロセスステップ、若しくは制限）、又は整数の群（例えば、特徴（複数可）、要素（複数可）、特性（複数可）、特質（複数可）、方法／プロセスステップ又は制限（複数可））の存在のみを示すのに使用される。
【００６５】
本明細書において使用される「又はそれらの組合せ（or combinations thereof）」という用語は、その用語に先行するリスト化された項目の全ての配列及び組合せを示している。例えば、「Ａ、Ｂ、Ｃ、又はそれらの組合せ（A, B, C, or combinations thereof）」は、Ａ、Ｂ、Ｃ、ＡＢ、ＡＣ、ＢＣ、又はＡＢＣ、及び順序が特定の文脈で重要である場合、ＢＡ、ＣＡ、ＣＢ、ＣＢＡ、ＢＣＡ、ＡＣＢ、ＢＡＣ、又はＣＡＢのうちの少なくとも１つも含むように意図されている。この例に続いて、ＢＢ、ＡＡＡ、ＡＢ、ＢＢＣ、ＡＡＡＢＣＣＣＣ、ＣＢＢＡＡＡ、及びＣＡＢＡＢＢなどの１又は２以上の項目又は用語の繰返しを包含する組合せが明示的に含まれている。当業者は、別段、文脈から明らかでない限り、通常はいずれの組合せにも項目又は用語の数に対する制限がないことを理解するであろう。
【００６６】
本明細書において使用されるとき、限定することなく、「約（about）」、「実質的な（substantial）」、又は「実質的に（substantially）」などの近似の単語は、そのように修飾されたとき、必ずしも絶対的又は完璧ではないと理解されるものの、存在する条件を指定することを保証するには十分に近いと当業者には見なされることになる条件を示す。説明が変わることがあり得る程度は、どの程度、変更を起こし得るかに依存することになり、修飾された特徴が、修飾されていない特徴の所要の特性及び能力を依然として有すると当業者に依然として認識させる。概して、先の議論を条件とするが、「約（about）」などの近似の単語によって修飾される本明細書における数値的な値は、記載の値とは、少なくとも±１、２、３、４、５、６、７、１０、１２又は１５％異なっている場合がある。
【００６７】
本明細書において開示され、特許請求される組成物及び／又は方法の全ては、本開示に照らして必要以上の実験なしに、作製され実行され得る。本発明の組成物及び方法を好ましい実施形態の観点で説明してきたが、変形形態が、組成物及び／又は方法に対して、本発明の概念、趣旨、及び範囲から逸脱することなく、本明細書に説明される方法のステップ又はステップシーケンスで適用され得ることは当業者には明らかであろう。当業者には明らかな全てのそのような同様の置換形態及び修正形態は、添付の特許請求の範囲によって定義される本発明の趣旨、範囲、及び概念のうちにあるものと見なされる。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【手続補正書】
【提出日】令和2年3月5日(2020.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積化集中素子デバイスが光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ，system-in-package）として形成された、パッケージ内のシステムを生成するための方法であって、
１又は２以上の構造体を備える設計レイアウトをマスキングして、感光性ガラス基板の上又は中に１又は２以上の電気的構成要素を形成するステップと、
前記感光性ガラス基板の少なくとも一部分を活性化エネルギー源に露光するステップと、
少なくとも１０分間、前記感光性ガラス基板をそのガラス転移温度を超えて加熱するステップと、
前記露光されたガラスの少なくとも一部を結晶材料に変換させるように前記感光性ガラス基板を冷却して、ガラス結晶基板を形成するステップと、
前記ガラス結晶基板をエッチャント溶液でエッチングして、前記デバイス内に１又は２以上のチャネルを形成するステップであって、前記ガラス結晶基板が、トレンチに隣接しており、セラミック相に変換されてもよい、ステップと、
前記トレンチを充填し前記光限定性ガラスの表面上に堆積する銅の電気めっきを可能にするように、前記エッチングステップ中に露光される前記ガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングして生成するステップとを含み、
前記集積化集中素子デバイスが、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる、
前記方法。
【請求項２】
１又は２以上の集積化集中素子デバイス、サーキュレータ、又はＲＦフィルタがＳｉＰ内にあるアイソレータを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
集積化集中素子デバイスがＳｉＰ内にあるローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、変成器、サーキュレータ、アイソレータのうちの少なくとも１つを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
光限定性ガラス基板の中又は上に電力結合器、電力分割器ＲＦ回路を形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３０％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
基板への実装素子のパッケージ化に関連するＲＦ寄生信号の少なくとも３５％を排除するＳｉＰ  ＲＦ回路を形成するステップをさらに含む、請求項１に記載の方法。
【請求項７】
１又は２以上のＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンスマッチング素子、５０オーム終端素子、集積化接地板、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦ結合器、ＲＦ分割器、変成器、スイッチ、電力分割器、電力結合器、及び／又はダイプレクサを形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
請求項１に記載の方法によって作製される光限定性ガラスの中又は上のシステムインパッケージ（ＳｉＰ，system-in-package）に実装されるパッケージ集中素子デバイス。
【請求項９】
集積化集中素子デバイスが光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ，system-in-package）として形成された、パッケージ内のシステムを生成するための方法であって、
１又は２以上の構造体を備える設計レイアウトをマスキングして、感光性ガラス基板の上又は中に１又は２以上の電気的構成要素を形成するステップと、
前記露光されたガラスの少なくとも一部を結晶材料に変換して、ガラス結晶基板を形成するステップと、
前記ガラス結晶基板をエッチャント溶液でエッチングして、前記デバイス内に１又は２以上のチャネルを形成するステップであって、前記ガラス結晶基板が、トレンチに隣接しており、セラミック相に変換されてもよい、ステップと、
前記トレンチを充填し前記光限定性ガラスの表面上に堆積する銅の電気めっきを可能にするように、前記エッチングステップ中に露光される前記ガラス結晶基板の表面においてシード層を堆積、成長、又は選択的にエッチングするステップとを含み、
前記集積化集中素子デバイスが、等価な表面実装型デバイスと比較したとき、光限定性ガラスの中又は上にシステムインパッケージ（ＳｉＰ）に実装されるパッケージ集中素子デバイスから寄生雑音及び損失を少なくとも２５％、低減させる、
前記方法。
【国際調査報告】
2020526952.tif 000038
2020526952.tif 000039
2020526952.tif 000040
2020526952.tif 000041