(57)【要約】本開示は、３次元メモリアレイ、及び３次元メモリアレイを加工する方法を含む。数多くの実施形態は、絶縁材料により互いに分離された複数の導電線と、複数の導電線に対し略垂直に延びるように配置された複数の導電延長体と、複数の導電延長体の各導電延長体の周りに形成され、複数の導電線の各導電線と２つの異なる接点を有する記憶素子材料とを含み、複数の導電線の各導電線との２つの異なる接点は、該各導電線の２つの異なる端部に存在する。【選択図】図４Ｃ
2020517094.tif 000002
【特許請求の範囲】
【請求項１】
絶縁材料により互いに分離された複数の導電線と、
前記複数の導電線に対し略垂直に延びるように配置された複数の導電延長体と、
前記複数の導電延長体の各導電延長体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料と
を備え、
前記複数の導電線の各導電線との前記２つの異なる接点は、前記各導電線の２つの異なる端部に存在する、
３次元メモリアレイ。
【請求項２】
前記３次元メモリアレイは、前記複数の導電延長体の各導電延長体の周りに形成された導電筒体を含み、
前記記憶素子材料は、前記複数の導電延長体の各導電延長体の周りに形成された前記導電筒体の周りに形成される、
請求項１に記載の３次元メモリアレイ。
【請求項３】
前記記憶素子材料は、自己選択型記憶素子材料である、請求項１に記載の３次元メモリアレイ。
【請求項４】
前記アレイは、前記アレイ上で実行されるプログラム動作または検知動作中に、前記複数の導電線の各導電線との前記２つの異なる接点を個別に選択するように構成された回路を含む、請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
【請求項５】
前記アレイは、前記アレイ上で実行されるプログラム動作または検知動作中に、前記複数の導電線の各導電線との前記２つの異なる接点を同時に選択するように構成された回路を含む、請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
【請求項６】
前記絶縁材料は、誘電材料である、請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
【請求項７】
前記記憶素子材料は、正方形状または円形状の前記導電延長体の各導電延長体の周りに同心状に形成される、請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
【請求項８】
複数のメモリセルを備え、
各メモリセルは、
前記複数の導電線のうちの１つの導電線の一部と、
前記複数の導電延長体のうちの１つの導電延長体の一部と、
前記記憶素子材料の一部と
を含み、
各メモリセルの前記記憶素子材料の前記一部は、前記各メモリセルの前記導電延長体の前記一部の周りに形成され、前記各メモリセルの前記導電線の前記一部との２つの異なる接点を、前記導電線の異なる端部に有する、
請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
【請求項９】
各メモリセルは、別個の導電線に接続された、個別にアドレス指定可能な２つのメモリセルを備える、請求項８に記載の３次元メモリアレイ。
【請求項１０】
各メモリセルは、前記複数の導電線のうちのその各導電線の前記一部と略同一平面上にある、請求項８に記載の３次元メモリアレイ。
【請求項１１】
第１の絶縁材料により互いに分離された複数の導電線と、
複数の垂直スタックと
を備え、
前記複数の垂直スタックの各垂直スタックは、
前記複数の導電線に対し略垂直に延びるように配置された導電延長体と、
前記導電延長体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料と
を備え、
前記複数の導電線の各導電線との前記２つの異なる接点は、前記各導電線の２つの異なる端部に存在し、第２の絶縁材料により互いに分離されている、
３次元メモリアレイ。
【請求項１２】
前記記憶素子材料は、カルコゲナイド材料である、請求項１１に記載の３次元メモリアレイ。
【請求項１３】
前記アレイは回路を含み、前記回路は、前記アレイ上で実行されるプログラム動作または検知動作中に、
前記複数の垂直スタックのうちの１つの垂直スタックの前記記憶素子材料が前記複数の導電線のうちの１つの導電線と有する前記２つの異なる接点のうちの１つの接点に対し、アクセス電圧を印加し、
前記２つの異なる接点のうちの前記１つの接点に対し前記電圧が印加されている間に、前記垂直スタックの前記記憶素子材料が前記導電線と有する前記２つの異なる接点のうちのもう１つの接点に、抑止電圧を印加する
ように構成されている、
請求項１１に記載の３次元メモリアレイ。
【請求項１４】
前記回路は、前記アレイ上で実行される前記プログラムまたは検知動作中に、前記垂直スタックの前記導電延長体に電圧を印加するように構成され、
前記導電延長体に印加される前記電圧は、前記２つの異なる接点のうちの前記１つの接点に印加される前記アクセス電圧と同じ大きさと反対の極性を有する、
請求項１３に記載の３次元メモリアレイ。
【請求項１５】
前記複数の導電線の各導電線は、前記メモリアレイの異なるアクセス線であり、
前記複数の垂直スタックの各垂直スタックの前記導電延長体は、前記メモリアレイの異なるデータ線に通信可能に接続されている、
請求項１１〜１４のいずれか１項に記載の３次元メモリアレイ。
【請求項１６】
前記第１の絶縁材料及び前記第２の絶縁材料は、同じ絶縁材料である、請求項１１〜１４のいずれか１項に記載の３次元メモリアレイ。
【請求項１７】
前記複数の導電線は、金属または半金属材料を含み、
前記導電延長体は、金属材料を含む、
請求項１１〜１４のいずれか１項に記載の３次元メモリアレイ。
【請求項１８】
前記複数の導電線の前記金属または半金属材料、及び前記導電延長体の前記金属材料は、異なる金属材料である、請求項１７に記載の３次元メモリアレイ。
【請求項１９】
３次元メモリアレイを加工する方法であって、
第１の絶縁材料により互いに分離された複数の平面に導電線材料を形成することと、
前記複数の平面における前記導電線材料を貫通する第１の開口部を形成することと、
前記第１の開口部に第２の絶縁材料を形成することと、
前記複数の平面における前記導電線材料と、前記第１の開口部に形成された前記第２の絶縁材料とを貫通する第２の開口部を形成することと、
記憶素子材料を前記第２の開口部に形成することであって、前記記憶素子材料が前記複数の平面の各平面における前記導電線材料との２つの異なる接点を有するようにし、前記２つの異なる接点は、前記第２の絶縁材料により互いに分離されている、前記記憶素子材料を前記第２の開口部に形成することと、
前記第２の開口部に前記記憶素子材料を形成した後に、前記第２の開口部に導電延長体を形成することと、
を含む前記方法。
【請求項２０】
前記方法は、
前記第１の開口部を形成すると同時に、前記複数の平面における前記導電線材料を貫通する追加の第１の開口部を形成することと、
前記第１の開口部に前記第２の絶縁材料を形成すると同時に、前記追加の第１の開口部に前記第２の絶縁材料を形成することと、
前記第２の開口部を形成すると同時に、前記複数の平面における前記導電線材料と、前記追加の第１の開口部に形成された前記第２の絶縁材料とを貫通する追加の第２の開口部を形成することと、
前記記憶素子材料を前記追加の第２の開口部に形成することであって、前記追加の第２の開口部に形成される前記記憶素子材料が前記複数の平面の各平面における前記導電線材料との２つの異なる接点を有するようにし、前記２つの異なる接点は、前記追加の第１の開口部に形成された前記第２の絶縁材料により互いに分離されており、前記記憶素子材料は、前記第２の開口部に前記記憶素子材料を形成するのと同時に、前記追加の第２の開口部に形成される、前記記憶素子材料を前記第２の開口部に形成することと、
前記追加の第２の開口部に前記記憶素子材料を形成した後に、前記第２の開口部に前記導電延長体を形成するのと同時に、前記追加の第２の開口部に導電延長体を形成することと、
を含む請求項１９に記載の方法。
【請求項２１】
前記複数の平面の各平面の前記導電線材料との前記記憶素子の前記２つの異なる接点の接触面積は、
前記各導電線材料の厚さと、
前記第２の開口部に隣接する前記各導電線材料の部分の幅と
に基づく、請求項１９〜２０のいずれか１項に記載の方法。
【請求項２２】
３次元メモリアレイを加工する方法であって、
第１の絶縁材料により互いに分離された複数の平面に導電線材料を形成することと、
前記複数の平面における前記導電線材料を貫通する第１の開口部を形成することと、
前記第１の開口部に第２の絶縁材料を形成することと、
前記複数の平面における前記導電線材料を貫通する第２の開口部を形成することと、
記憶素子材料を前記第２の開口部に形成することであって、前記記憶素子材料が前記複数の平面の各平面における前記導電線材料との２つの異なる接点を有するようにし、前記２つの異なる接点は、前記第２の絶縁材料により互いに分離されている、前記記憶素子材料を前記第２の開口部に形成することと、
前記第２の開口部に前記記憶素子材料を形成した後に、前記第２の開口部に導電筒体を形成することと、
前記第２の開口部に前記導電筒体を形成した後に、前記第２の開口部に導電延長体を形成することと
を含む前記方法。
【請求項２３】
前記方法は、
前記第２の開口部内の前記記憶素子材料と接触するように前記導電筒体を形成することと、
前記第２の開口部内の前記導電筒体と接触するように前記導電延長体を形成することと
を含む、請求項２２に記載の方法。
【請求項２４】
前記複数の平面の各平面の前記導電線材料との前記記憶素子材料の前記２つの異なる接点は、非連続的接点である、請求項２２〜２３のいずれか１項に記載の方法。
【請求項２５】
前記記憶素子材料が有する、前記複数の平面の各平面の前記導電線材料との前記２つの異なる接点のうちの１つの接点は、前記記憶素子材料の第１の側面上にあり、
前記記憶素子材料が有する、前記複数の平面の各平面の前記導電線材料との前記２つの異なる接点のうちのもう１つの接点は、前記第１の側面とは反対の前記記憶素子材料の第２の側面上にある、
請求項２２〜２３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して半導体メモリ及び方法に関し、より具体的には三次元メモリアレイに関する。
【背景技術】
【０００２】
メモリデバイスは通常、コンピュータまたは他の電子デバイスの内部半導体、集積回路、及び／または外部着脱デバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む数多くの異なる種類のメモリが存在する。揮発性メモリは、データを維持するために電力を要し得、揮発性メモリには特に、ランダムアクセスメモリ（ＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、及び同期式動的ランダムアクセスメモリ（ＳＤＲＡＭ）が含まれ得る。不揮発性メモリは、電源が入っていない時に保存データを保持することで永続データを提供することができ、不揮発性メモリには特に、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、並びに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導電性メモリなどの抵抗可変メモリが含まれ得る。
【０００３】
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲の電子応用の揮発性及び不揮発性メモリとして、利用され得る。不揮発性メモリは、例えば、電子デバイスの中でも特に、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤなどのポータブルミュージックプレーヤ、及び動画プレーヤに使用され得る。
【０００４】
抵抗可変メモリデバイスは、記憶素子（例えば可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶することができる抵抗メモリセルを含み得る。よって、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変化させることにより、対象データ状態に対応するデータを記憶するようにプログラムされ得る。抵抗メモリセルは、特定の期間、セルに（例えばセルの抵抗メモリ素子に）、正または負の電気パルス（例えば正または負の電圧または電流パルス）などの電界またはエネルギーの源を印加することで、対象データ状態（例えば特定の抵抗状態に対応）にプログラムすることができる。抵抗メモリセルの状態は、印加された呼掛け電圧に応じてセルを流れる電流を検知することにより、特定され得る。セルの抵抗レベルに基づいて変化する検知電流は、セルの状態を示し得る。
【０００５】
多数のデータ状態（例えば抵抗状態）のうちの１つを、抵抗メモリセルに設定することができる。例えば、シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうち、対象となる１つにプログラムすることができ、２つの異なるデータ状態は、２進単位の１または０で表すことができ、セルが特定レベルより上また下のどの抵抗にプログラムされるかに依存し得る。さらなる例として、いくつかの抵抗メモリセルは、２つを超えるデータ状態のうち、対象となる１つにプログラムすることができる（例えば１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれ得る。ＭＬＣは、各セルが２桁以上（例えば２ビット以上）を表し得るため、メモリセルの数を増やすことなく、より高密度のメモリを提供することができる。
【図面の簡単な説明】
【０００６】
【図１Ａ】本開示の一実施形態による、３次元メモリアレイの形成に関連する加工ステップの様々な図を示す。
【図１Ｂ】本開示の一実施形態による、３次元メモリアレイの形成に関連する加工ステップの様々な図を示す。
【図２Ａ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図２Ｂ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図２Ｃ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図３Ａ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図３Ｂ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図３Ｃ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図４Ａ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図４Ｂ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図４Ｃ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図５Ａ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図５Ｂ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図５Ｃ】本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。
【図６】本開示の実施形態による、３次元メモリアレイを示す。
【図７】本開示の一実施形態による、メモリデバイスの形態の装置のブロック図である。
【発明を実施するための形態】
【０００７】
本開示は、３次元メモリアレイ、及び３次元メモリアレイを加工する方法を含む。数多くの実施形態は、絶縁材料により互いに分離された複数の導電線と、複数の導電線に対し略垂直に延びるように配置された複数の導電延長体と、複数の導電延長体の各導電延長体の周りに形成され、複数の導電線の各導電線と２つの異なる接点を有する記憶素子材料とを含み、複数の導電線の各導電線との２つの異なる接点は、該各導電線の２つの異なる端部に存在する。
【０００８】
本開示による３次元メモリアレイのメモリセルは、従来の３次元メモリアレイのメモリセルと比較すると、セルの記憶素子とセルの導電線（例えば電極面）との接触面積が、削減されている場合がある。例えば、本開示による３次元メモリアレイのメモリセルの記憶素子と導電線との接触面積は、従来の３次元メモリアレイのメモリセルの記憶素子と導電線との接触面積と比較すると、３分の１に削減され得る。いくつかの例では、接触面積が４分の１以下に削減される場合がある。
【０００９】
本開示による３次元メモリアレイのメモリセルの接触面積の削減により、３次元メモリアレイの性能（例えばアレイを含むメモリデバイスの性能）は、従来の３次元メモリアレイの性能と比較して、向上し得る。例えば、接触面積の削減により、セルをそれらの対象
データ状態にプログラムするために使用するプログラミング電流は、従来の３次元メモリアレイのセルをプログラムするために使用するプログラミング電流と比較して、削減され得る。さらなる例では、接触面積の削減により、セルの記憶素子の電圧閾値ウィンドウが改善され得、これにより、セルの状態を特定する検知ウィンドウは、従来の３次元メモリアレイのセルと比較して、向上し得る。
【００１０】
さらに、本開示による３次元メモリアレイのメモリセルの密度は、従来の３次元メモリアレイのメモリセルの密度よりも、高くあり得る。例えば、本開示による３次元メモリアレイの導電線あたりのメモリセルの密度は、従来の３次元メモリアレイの導電線あたりのメモリセルの密度の最大２倍であり得る。
【００１１】
本明細書で使用される「ａ」または「ａｎ」は、１つ以上の何かを指し得、「ａ  ｐｌｕｒａｉｌｔｙ  ｏｆ（複数の）」は、２つ以上の何かを指し得る。例えば、「ａ  ｍｅｍｏｒｙ  ｃｅｌｌ（メモリセル）」は、１つ以上のメモリセルを指し得、複数のメモリセルは、２つ以上のメモリセルを指し得る。
【００１２】
本明細書の図は、最初の１桁または複数桁の数字が図面の図番号に対応し、残りの数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図における同様の要素または構成要素は、同様の数字を使用することで識別され得る。例えば、１０２は、図１Ａの要素「０２」を参照し得、同様の要素が、図２Ａの２０２として参照され得る。
【００１３】
図１Ａ〜図１Ｂは、本開示の一実施形態による、３次元メモリアレイ（図１Ａ〜図１Ｂでは１００と称される）の形成に関連する加工ステップの様々な図を示す。例えば、図１Ａは、加工ステップの概略断面図を示し、図１Ｂは、図１Ａに示される切断線Ｐ−Ｐに沿った加工ステップの上面図（例えば平面図）を示す。
【００１４】
図１Ａ〜図１Ｂは、第１の絶縁材料１０４により互いに垂直に分離された複数の平面における導電線材料１０２の形成（例えば堆積）を示す。例えば、絶縁材料１０４がエッチング停止材料（例えば基板材料）（図１Ａ〜図１Ｂには図示せず）上に形成され得、次に第１の導電線材料１０２が絶縁材料上に形成され得、次に追加の絶縁材料１０４が第１の導電線材料上に形成され得、次に第２の導電線材料１０２が、第１の導電線材料上に形成された絶縁材料上に形成され得、次に追加の絶縁材料１０４が第２の導電線材料上に形成され得、このように交互に導電線材料１０２と絶縁材料１０４の形成が継続され得る。
【００１５】
複数の平面の各平面は、例えばアレイの異なる高位、デッキ、または平面（例えば電極面）など、３次元メモリアレイの異なるレベルに存在し得る（例えば異なるレベルを形成し得る）。例えば、各導電線材料１０２は、アレイの異なるアクセス線（例えばワード線）であり得る。導電線材料１０２は、金属（もしくは半金属）材料、または中でもドープポリシリコン材料などの半導体材料を、含み得る（例えばそのような材料から成り得る）。図１Ａ〜図１Ｂに示される実施形態では、６つのレベルが示されているが、本開示の実施形態は、この数量に限定されない。絶縁材料１０４は、例えば酸化ケイ素などの誘電材料であり得る。
【００１６】
図２Ａ〜図２Ｃは、本開示の一実施形態による、３次元メモリアレイ（図２Ａ〜図２Ｃでは２００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図２Ａは、後続の加工ステップを受けた図１Ａ〜図１Ｂに示される構造の、図２Ｂ及び図２Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図２Ｂは、後続の加工ステップを受けた図１Ａ〜図１Ｂに示される構造の、図２Ａ及び図２Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図２Ｃは、後続の加工ステップを受けた図１Ａ〜図１Ｂに示される構造の、図２Ａ及び図２Ｂに示される切断線Ｐ−Ｐに沿った上面
図を示す。
【００１７】
図２Ａ〜図２Ｃに示されるように、複数の開口部（例えばビアまたは穴）２０６が、交互に配置された絶縁材料２０４と導電線材料２０２を貫通して形成（例えばエッチング及び／またはパターン化）され得る。例えば、図２Ａ〜図２Ｃに示されるように、各開口部２０６の少なくとも一部が各導電線材料２０２を通過するように、複数の開口部２０６は導電線材料２０２を貫通して形成され得る。開口部２０６を形成することにより、導電線材料２０２の部分が除去され得、その結果、導電線材料２０２の残りの領域に、開口部２０６の形成時に除去される領域は含まれ得ない。
【００１８】
複数の開口部２０６のそれぞれは、同時に形成され得る。例えば、複数の開口部２０６のそれぞれは、単一のエッチング及び／または単一マスクを使用したパターンで、形成され得る。
【００１９】
図２Ａ〜図２Ｃに示されるように、開口部２０６のうち異なるものは、異なる形状及び／または寸法で形成され得る。例えば、図２Ａ〜図２Ｃに示される実施形態では、アレイ２００の２つの対向側面に隣接して（例えば沿って）形成される開口部２０６は、長方形であり得、その間に形成される残りの開口部２０６は、正方形であり得る。本明細書でさらに説明されるように、複数の開口部２０６の形成は、後で各導電線材料２０２を２つの異なる副平面（例えば偶数平面及び奇数平面）に分割することができるように、行われる。さらなる例として、開口部２０６は、導電線材料２０２がＢ−Ｂ方向に広く、Ｗ−Ｗ方向に狭くなるように、形成され得る。しかしながら、本開示の実施形態は、開口部２０６の特定の形状（複数可）及び／または寸法（複数可）に限定されない。例えば、中でも、鋭い角または丸い角を有する円形状、楕円形状、及び／または角形状の開口部が形成されてもよい。
【００２０】
図３Ａ〜図３Ｃは、本開示の一実施形態による、３次元メモリアレイ（図３Ａ〜図３Ｃでは３００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図３Ａは、後続の加工ステップを受けた図２Ａ〜図２Ｃに示される構造の、図３Ｂ及び図３Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図３Ｂは、後続の加工ステップを受けた図２Ａ〜図２Ｃに示される構造の、図３Ａ及び図３Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図３Ｃは、後続の加工ステップを受けた図２Ａ〜図２Ｃに示される構造の、図３Ａ及び図３Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
【００２１】
図３Ａ〜図３Ｃに示されるように、複数の開口部２０６のそれぞれは、各開口部２０６内に絶縁材料３０８を形成（例えば堆積）することにより、充填され得る。例えば、図３Ａ〜図３Ｃに示されるように、複数の開口部２０６のそれぞれは、絶縁材料３０８で完全に充填され得る。
【００２２】
絶縁材料３０８は、例えば酸化ケイ素などの誘電材料であり得る。例えば、絶縁材料３０８は、絶縁材料３０４と同じ絶縁材料であり得る。さらなる例として、絶縁材料３０８は、絶縁材料３０４とは異なる絶縁材料であり得る。例えば、絶縁材料３０８は、窒化ケイ素であり得る。
【００２３】
図４Ａ〜図４Ｃは、本開示の一実施形態による、３次元メモリアレイ（図４Ａ〜図４Ｃでは４００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図４Ａは、後続の加工ステップを受けた図３Ａ〜図３Ｃに示される構造の、図４Ｂ及び図４Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図４Ｂは、後続の加工ステップを受けた図３Ａ〜図３Ｃに示される構造の、図４Ａ及び図４Ｃに示される切断
線Ｂ−Ｂに沿った概略断面図を示す。さらに、図４Ｃは、後続の加工ステップを受けた図３Ａ〜図３Ｃに示される構造の、図４Ａ及び図４Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
【００２４】
図４Ａ〜図４Ｃに示されるように、複数の開口部（例えばビアまたは穴）４１０が、交互に配置された絶縁材料４０４と導電線材料４０２を貫通して、及び絶縁材料４０８を貫通して、形成（例えばエッチング及び／またはパターン化）され得る。例えば、図４Ａ〜図４Ｃに示されるように、複数の開口部４１０は、各導電線材料４０２の２つの異なる副平面を、互いから隔離するため遮断し切断するように、導電線材料４０２を貫通して、及び絶縁材料４０８を貫通して、形成され得る。
【００２５】
開口部４１０を形成することにより、導電線材料４０２及び絶縁材料４０８の部分が除去され得、その結果、導電線材料４０２及び絶縁材料４０８の残りの領域に、開口部４１０の形成時に除去される領域は含まれ得ない。よって、図４Ａ〜図４Ｃに示されるように、開口部４１０の形成により、各導電線材料４０２は、第１（例えば奇数）の副平面４１１−１と、第２（例えば偶数）の副平面４１１−２とに分割され得る。
【００２６】
複数の開口部４１０のそれぞれは、同時に形成され得る。例えば、複数の開口部４１０のそれぞれは、単一のエッチング及び／または単一マスクを使用したパターンで、形成され得る。
【００２７】
図４Ａ〜図４Ｃに示されるように、複数の開口部４１０のそれぞれは、同じ形状及び寸法であり得る。例えば、図４Ａ〜図４Ｃに示される実施形態では、複数の開口部４１０のそれぞれは、正方形であり得る。しかしながら、本開示の実施形態は、開口部４１０の特定の形状（複数可）及び／または寸法（複数可）に限定されない。例えば、いくつかの例では、垂直方向または水平方向の主軸を有する円形状、楕円形状、及び／または長方形状の開口部が、形成され得る。
【００２８】
さらに、図４Ａ〜図４Ｃに示される導電線材料４０２は、隣接する開口部４１０の間に「Ｔ」または「＋」形状を有するが、本開示の実施形態はこれに限定されない。例えば、導電線材料４０２は、このような「Ｔ」または「＋」形状を有し得ず、これは、例えば開口部４１０が、隣接する導電線材料４０２の間の間隔と同じ、またはこの間隔よりわずかに大きい寸法（例えば直径）を有する場合に達成され得、結果、各開口部４１０の形成により、Ｗ−Ｗ方向に延びる導電線材料４０２の全ての部分が除去され、開口部４１０は、切断線Ｗ−Ｗに垂直な導電線材料４０２の部分に接する。このような例では、メモリセルの寸法（例えば導電線材料４０２と開口部４１０との接触面積）は、開口部４１０の寸法により制御され得、一方、図４Ａ〜図４Ｃに示される実施形態では、メモリセルの寸法は、導電線材料４０２の構成により制御され得る。
【００２９】
図５Ａ〜図５Ｃは、本開示の一実施形態による、３次元メモリアレイ（図５Ａ〜図５Ｃでは５００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図５Ａは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ｂ及び図５Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図５Ｂは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ａ及び図５Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図５Ｃは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ａ及び図５Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
【００３０】
図５Ａ〜図５Ｃに示されるように、各開口部４１０内に記憶素子材料５１２を形成（例えば堆積）し、次に各開口部４１０内に、その中に形成した記憶素子材料５１２と接する
ように（例えば上に）導電筒体（例えば管）５１４を形成し、次に各開口部４１０内に、その中に形成した導電筒体５１４と接するように（例えば上に）導電延長体５１６を形成することにより、複数の開口部４１０のそれぞれは充填され得、よって、記憶素子材料５１２は、導電筒体５１４の周りに同心状に形成され、これは導電延長体５１６の周りに同心状に形成される。例えば、図５Ａ〜図５Ｃに示される実施形態では、各開口部４１０内に形成された記憶素子材料５１２及び導電筒体５１４は、正方形状の各自の導電延長体５１６の周りに同心状に形成される。しかしながら、本開示の実施形態は、正確な、または略正確な正方形状に限定されない。例えば、本明細書で使用される「同心」は、例えば円形状、楕円形状、または長方形状を含む任意の形で、実質的に互いを囲む構造を指し得る。
【００３１】
明確にするため、及び本開示の実施形態を不明瞭にしないために図５Ａ〜図５Ｃに示されていないが、いくつかの例では、記憶素子材料５１２及び導電筒体５１４が各開口部４１０の中に堆積される時に、記憶素子材料５１２の一部及び導電筒体５１４の一部は、各開口部４１０の底部にも形成され得る（例えば底部を覆い得る）。さらに、図５Ａ〜図５Ｃには示されていないが、アレイ５００の下には、アドレス指定可能なアクセス線が存在し得る。
【００３２】
図５Ａ〜図５Ｃに示されるように、各開口部４１０内に形成された記憶素子材料５１２、導電筒体５１４、及び導電延長体５１６は、図５Ａ〜図５Ｃに関連して導電線５０２と称され得る複数の平面内に形成された導電線材料に対し、略垂直に延びるように配置される。例えば、複数の平面内に形成された導電線材料は、図５Ａ〜図５Ｃに示される加工ステップ後（例えば導電線材料の形成及びパターン化が完了した後）の導電線５０２を含み得る。よって、各開口部４１０内に形成された記憶素子材料５１２、導電筒体５１４、及び導電延長体５１６は、アレイ５００の垂直スタックを含み得る。すなわち、アレイ５００は、複数の垂直スタックを含むことができ、各スタックは、図５Ａ〜図５Ｃに示されるように、導電延長体５１６の周りに同心状に形成された記憶素子材料５１２及び導電筒体５１４を含む。例えば、記憶素子材料５１２は、導電延長体５１６と第１の導電線５０２との間に、また導電延長体５１６と第２の導電線５０２との間に形成され得、第２の導電線は、第１の導電線５０２と同一平面上にあるが、電気的に分離されている。導電筒体５１４は、記憶素子材料５１２のどちらかと導電延長体５１６との間に存在し得る。
【００３３】
本明細書でさらに説明されるように（例えば図６に関連して）、各導電延長体５１６は、異なるデータ（例えばビット）線に、一端が通信可能に接続された柱であり得る。各導電延長体５１６は、例えばタングステンなどの金属材料を含み得る。例えば、各電延長体５１６は、複数の導電線５０２とは異なる金属材料を含み得る。
【００３４】
各導電延長体５１６の周りに同心状に形成された導電筒体５１４は、例えば電極筒体であり得る。導電筒体５１４は、金属（または半金属）材料、または中でもドープポリシリコン材料などの半導体材料を含み得、これは例えば、複数の導電線５０２と同じ材料であり得る。しかし、他の金属、半金属、または半導体材料も使用することができる。
【００３５】
各導電筒体５１４及び導電延長体５１６の周りに同心状に形成された記憶素子材料５１２は、自己選択型記憶素子材料として機能し得る（例えば選択デバイスと記憶素子の両方として機能し得る）カルコゲナイド合金及び／またはガラスなどのカルコゲナイド材料であり得る。例えば、記憶素子材料５１２（例えばカルコゲナイド材料）は、それに印加されるプログラムパルスなどの印加電圧に応答し得る。閾値電圧未満の印加電圧の場合、記憶素子材料５１２は、「オフ」状態（例えば電気的に非導電状態）のままであり得る。あるいは、閾値電圧より大きい印加電圧に応じて、記憶素子材料５１２は、「オン」状態（例えば電気的に導電状態）になり得る。さらに、所与の極性の記憶素子材料５１２の閾値
電圧は、印加電圧の極性（例えば正極性または負極性）に基づいて変わり得る。例えば、プログラムパルスが正であるか負であるかに基づいて、閾値電圧は変わり得る。
【００３６】
記憶素子材料５１２として機能し得るカルコゲナイド材料の例には、動作中に相が変わらない合金（例えばセレンベースのカルコゲナイド合金）を含むカルコゲナイド材料の中でも、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）材料、例えばＩｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、及びゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）材料、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などが挙げられる。さらに、カルコゲナイド材料は、微量の他のドーパント材料を含み得る。本明細書で使用されるハイフン付きの化学組織表記は、特定の混合物または化合物に含まれる元素を示し、示された元素を伴う全ての化学量論を表すことを意図する。
【００３７】
図５Ａ〜図５Ｃに示されるように、各開口部４１０内の導電筒体５１４及び導電延長体５１６の周りに同心状に形成された記憶素子材料５１２（例えばアレイ５００の各垂直スタックの記憶素子材料５１２）は、複数の導電線５０２の各導電線との２つの異なる接点（例えば接点５１８−１及び５１８−２）を、該各導電線の２つの異なる端部に有し得る。例えば、接点のうちの１つは、各導電線５０２の第１（例えば奇数）の副平面５１１−１との接点であり得、もう１つの接点は、各導電線５０２の第２（例えば偶数）の副平面５１１−２との接点であり得る。各記憶素子材料５１２の異なる２接点５１８−１及び５１８−２と、各導電線５０２との接触面積（例えば記憶素子材料５１２と各導電線５０２との接触面積）は、該各導電線５０２の厚さと、開口部４１０に隣接していた該各導電線の部分の幅（例えば現在該各記憶素子材料５１２に接している該各導電線の部分の幅）とに基づき得る（例えばこれらを乗算することで決定され得る）。
【００３８】
図５Ａ〜図５Ｃに示されるように、各導電線５０２との各記憶素子材料５１２の異なる２接点５１８−１及び５１８−２は、絶縁材料５０８により互いに分離され得る。例えば、図５Ａ〜図５Ｃに示されるように、接点５１８−１は、記憶素子材料５１２の片側面上にあり得、接点５１８−２は、記憶素子材料５１２の反対側面上にあり得、記憶素子材料５１２の残りの２側面（並びに接点５１８−１及び５１８−２を含む記憶素子材料５１２の側面の一部）は、絶縁材料５０８と接し得る。よって、本明細書でさらに説明されるように、各導電線５０２との各記憶素子材料５１２の異なる２接点５１８−１及び５１８−２は、個別に選択可能及び／またはアドレス指定可能であり得る非連続的な（例えば別個の）接点であり得る。
【００３９】
さらに、明確にするため、及び本開示の実施形態を不明瞭にしないために図５Ａ〜図５Ｃに示されていないが、いくつかの例では、異なる２接点５１８−１及び５１８−２は、各導電線５０２の偶数または奇数の副平面に沿って、すなわちその副平面の幅内に、形成され得る。例えば、本明細書で前述されたように（例えば図４Ａ〜図４Ｃに関連して）、隣接する開口部間に導電線５０２が「Ｔ」または「＋」形状を有さない実施形態では、異なる２接点５１８−１及び５１８−２は、そのように形成され得る。
【００４０】
対照的に、従来の３次元メモリアレイの記憶素子材料は、記憶素子材料の全周囲の各導電線と、１つの連続的な接点を有し得る。このような従来の手法では、記憶素子材料と各導電線との接触面積は、該各導電線の厚さと、記憶素子材料の全外周とに基づき得る（例えばこれらを乗算することで決定され得る）。この接触面積は、図５Ａ〜図５Ｃに示される接点５１８−１及び５１８−２の接触面積よりも、３倍以上大きくあり得る。
【００４１】
図５Ａ〜図５Ｃに示されるように、各垂直スタックの導電延長体５１６、導電筒体５１４、及び記憶素子材料５１２がそれぞれの導電線５０２の近傍を通るアレイ５００の位置
（例えば各導電線５０２との接点５１８−１及び５１８−２の位置）に、導電延長体５１６、導電筒体５１４、記憶素子材料５１２、及び導電線５０２のその部分を含む同心メモリセル５２０が形成され得る。さらに、各セル５２０は、別個の導電線に接続された、別個に（独立して）アドレス指定可能な２つのセルを含み得る。例えば、アレイ５００の各平面は、その平面上の別個の導電線に接続された２つの（例えば半円形状または半正方形状の）セル（例えば奇数セル及び偶数セル）を備える同心構造を含み得る。
【００４２】
よって、図５Ａ〜図５Ｃに示されるように、各垂直スタックは、複数のメモリセル５２０を含み得、各メモリセル５２０は、複数の導電線５０２の異なる導電線５０２の部分と、そのスタックの導電延長体５１６、導電筒体５１４、及び記憶素子材料５１２の異なる部分とを含み、各セル５２０の記憶素子材料５１２の部分は、該各セル５２０の導電筒体５１４及び導電延長体５１６の部分の周りに同心状に形成され、該各セル５２０の導電線５０２の部分との接点５１８−１及び５１８−２を有する。例えば、各メモリセル５２０の導電線５０２の部分は、その導電線５０２の第１（例えば奇数）の副平面５１１−１の一部と、その導電線５０２の第２（例えば偶数）の副平面５１１−２の一部とを含み得、各セル５２０の導電延長体５１６、導電筒体５１４、及び記憶素子材料５１２の部分は、導電線５０２のその部分の近傍を通る導電延長体５１６、導電筒体５１４、及び記憶素子材料５１２の部分を含み得る。よって、同心メモリセルが導電線５０２と略同一平面上にあるように、同心メモリセル５２０は、アレイ５００のワード線が形成されたレベルと実質的に同じレベルに形成され得る。
【００４３】
本明細書で前述されたように、各メモリセル５２０の接点５１８−１及び５１８−２の接触面積（例えば記憶素子材料５１２と導電線５０２との接触面積）は、従来の３次元メモリアレイのメモリセルの接触面積より、削減され得る（例えば３分の１以下）。よって、本明細書で前述されたように、３次元メモリアレイ５００の性能（例えばアレイ５００を含むメモリデバイスの性能）は、従来の３次元メモリアレイの性能と比較して、向上し得る。
【００４４】
明確にするため、及び本開示の実施形態を不明瞭にしないために図５Ａ〜図５Ｃに示されていないが、例えば、材料の相互拡散に対する接着層または障壁を形成するため、及び／または組成物の混合を緩和するために、記憶素子材料５１２、導電筒体５１４、及び／または導電延長体５１６の前、後、及び／または間に、他の材料が形成されてもよい。さらに、いくつかの例では、導電延長体５１６が記憶素子材料５１２に直接接し得るように、アレイ５００は、導電筒体５１４を含み得ない（例えば各開口部４１０に導電筒体５１４は形成され得ない）。さらに、図５Ａ〜図５Ｃに示される実施形態では、最上の絶縁材料５０４上に形成され得た記憶素子材料５１２、導電筒体５１４、及び導電延長体５１６の任意の部分が、各導電延長体５１６（例えば各柱）を互いに分離するために、除去されている。これは、例えばエッチング及び／または化学機械研磨（ＣＭＰ）により、行われ得る。さらに、いくつかの例では、導電筒体５１４は、任意であり得る（例えばこのような例では、記憶素子材料５１２と導電延長体５１６との間に、導電筒体は形成されなくてもよい）。
【００４５】
図６は、本開示の実施形態による、３次元メモリアレイ６００を示す。アレイ６００は、例えば、図５Ａ〜図５Ｃに関連して前述されたアレイ５００であり得る。すなわち、アレイ６００は、本明細書で（例えば図１Ａ〜図１Ｂ、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、及び図５Ａ〜図５Ｃに関連して）前述された加工ステップに従って加工され得る。
【００４６】
図６に示されるように、ワード線（ＷＬ）と称され得るアクセス線が、複数のレベル（例えば高位、デッキ、平面）に配置され得る。例えば、ワード線は、Ｎレベルに配置され
得る。絶縁材料（明確にするため、及び本開示の実施形態を不明瞭にしないために図６に示されていない）は、ワード線のレベルを分離し得る。よって、絶縁材料により分離されたワード線のレベルは、ＷＬ／絶縁材料のスタックを形成し得る。さらに、本明細書で前述されたように、各レベルに２つ（例えば１対）のワード線が作成されるように、各レベルのワード線は、２つの副平面（例えば奇数副平面及び偶数副平面）に分割され得る。しかしながら、本開示の実施形態は、各レベルに２つのワード線に限定されない。
【００４７】
さらに、ビット線（ＢＬ）と称され得るデータ線が、ワード線に略垂直に配置され、ワード線のＮレベルより上のレベルに（例えばＮ＋１レベルに）設置され得る。各ビット線は、ワード線に近接して多数の導電延長体（例えば垂直延長体）を有し得、垂直延長体とワード線との間メモリセルが形成される。
【００４８】
例えば、アレイ６００は、本明細書でワード線と称され得る複数の導電線６０２（例えばアクセス線）、及び本明細書でビット線と称され得る複数の導電線６２４（例えばデータ線）を含み得る。ワード線６０２は、多数のレベルに配置され得る。図６では、ワード線６０２は、４つのレベルに配置されているように示される。しかし、ワード線６０２が配置され得るレベルの数は、この数に限定されず、ワード線６０２は、これより多いレベル、または少ないレベルに配置され得る。ワード線６０２は、特定レベル内で、互いに略平行に配置される。ワード線６０２は、スタック内で、垂直に整列され得る。例えば、複数のレベルのそれぞれのレベルにおけるワード線６０２は、真上及び／または真下のワード線６０２と整列するように、各レベル内で同じ相対位置に配置され得る。絶縁材料（例えば、図６に示されていないが、図５Ａ〜図５Ｃに関連して前述された絶縁材料５０４）は、ワード線６０２が形成されたレベルの間、及び特定レベルにおけるワード線６０２の間に、配置され得る。
【００４９】
図６に示されるように、ビット線６２４は、ワード線６０２が配置されたレベルとは異なるレベルに（例えばワード線６０２が配置されたレベルの上に）、互いに略平行に配置され得る。例えば、図６に示されるように、ビット線は、メモリアレイ６００の上部に配置され得る。さらなる例として、ビット線は、アレイ６００の底部に配置され得る（例えば導電延長体５１６が、開口部４１０の底部にあるビット線と接触するように）。ビット線とワード線との間に重なり（例えば異なるレベルでの交差）が生じるように、ビット線６２４はさらに、ワード線６０２に略垂直に（例えば直交して）配置され得る。しかしながら、本開示の実施形態は、厳密に平行／直交構造に限定されない。
【００５０】
図６にて各ワード線６０２に示される指標は、特定のレベル内のワード線の位置（例えば順序）及びそのレベルを示す。例えば、ワード線ＷＬ２，０は、レベル０内の位置２に配置されていること（位置２に配置されたワード線のスタックのうち一番下にあるワード線）が示され、ワード線ＷＬ２，３は、レベル３内の位置２に配置されていること（位置２に配置されたワード線のスタックのうち一番上のワード線）が示される。ワード線６０２が配置され得るレベルの数、及び各レベルのワード線６０２の数は、図６に示される数より多くても少なくてもよい。
【００５１】
ビット線６２４とワード線６０２のスタックとの各重なりにおいて、ビット線６２４の導電延長体６１６は、ワード線のスタック内の各ワード線６０２の一部と交差するように、ビット線６２４及びワード線６０２に略垂直に配向される。例えば、図６に示されるように、ビット線６２４の導電延長体６１６は、ビット線６２４から垂直に延びて、その下のそれぞれのワード線６０２の一部と交差するように配置され得る。例えば、一例として、導電延長体６１６は、ワード線６０２により完全に囲まれるように、ワード線６０２を貫通することができる。一実施形態によれば、導電延長体６１６は、本明細書で前述されたように（例えば図５Ａ〜図５Ｃに関連して）、メモリセル６２０を形成できるように、
ワード線６０２（例えば隣接したワード線）の近くを通り得る。例えば、図６は、導電延長体６１６とワード線の交差点に１つのセル６２０を示すが、いくつかの例では、本明細書で前述されたように、導電延長体６１６は、１対のワード線（例えば１つは偶数及び１つは奇数）に接続され得る。
【００５２】
図６にて、ビット線６２４の導電延長体６１６及びワード線６０２が異なるレベルで互いに近接している位置近くに、メモリセル６２０は、３次元アーキテクチャで配置されていることが示される。例えば、本明細書で前述されたように（例えば図５Ａ〜図５Ｃに関連して）、導電延長体６１６がワード線６０２の一部を貫通する位置に、メモリセル６２０は配置され得る。
【００５３】
よって、メモリセル６２０は、複数のレベルに配置され得、各レベルは、導電延長体とワード線の交差点にメモリセルを有する。メモリセル６２０のレベルは、互いに異なるレベルに形成され得、これにより垂直に積み重ねられる。従って、メモリアレイ６００は、共通のビット線６２４及び別個のワード線６０２を有するメモリセル６２０を含む３次元メモリアレイであり得る。例えば、各メモリセル６２０は、その各ワード線６０２と、略同一平面上にあり得る。４つのワード線６０２のレベル（及び４つのメモリセル６２０の対応レベル）が図６に示されるが、本開示の実施形態は、これに限定されず、より多く、またはより少ないワード線６０２のレベル（及びメモリセル６２０の対応レベル）を含むことができる。メモリセルは、ワード線が形成されたのと実質的に同じレベルに形成され得る。
【００５４】
さらに、メモリアレイ６００のメモリセル６２０は、デコーダ回路に接続され得る（図６に図示せず）。本明細書でさらに説明されるように（例えば図７に関連して）、デコーダ回路を使用して、プログラムまたは検知動作中に、特定のメモリセル６２０を選択することができる。
【００５５】
図７は、本開示の一実施形態による、メモリデバイス７３０の形態の装置のブロック図を示す。本明細書で使用される「装置」は、例えば回路もしくは回路機構、ダイ（複数可）、モジュール（複数可）、デバイス（複数可）、またはシステム（複数可）など、様々な構造のうちのいずれか、または構造の組み合わせを指し得るが、これらに限定されない。
【００５６】
図７に示されるように、メモリデバイス７３０は、メモリアレイ７００を含み得る。メモリアレイ７００は、例えば、図５Ａ〜図５Ｃ、及び図６に関連してそれぞれ前述された３次元メモリアレイ５００及び／または６００であり得る。明確にするため、及び本開示の実施形態を不明瞭にしないために、図７では単一のメモリアレイ７００が示されるが、メモリデバイス７３０は、アレイ７００に類似した任意の数のメモリアレイを含み得る。
【００５７】
図７に示されるように、メモリデバイス７３０は、メモリアレイ７００に接続されたデコーダ回路７３２を含み得る。本明細書で使用されるデコーダ回路７３２は、行デコーダ及び／または列デコーダ回路を含み得る及び／または指し得る。デコーダ回路７３２は、アレイ７００と同じ物理デバイス（例えば同じダイ）上に含まれ得る、またはアレイ７００を含む物理デバイスに通信可能に接続された別個の物理デバイス上に含まれ得る。
【００５８】
デコーダ回路７３２は、アレイ７００上で実行されるプログラム及び／または検知動作中に、メモリアレイ７００のメモリセルにアクセスするためのアドレス信号を受信し復号化し得る。例えば、デコーダ回路７３２は、プログラムまたは検知動作中にアクセスするアレイ７００の特定のメモリセルを選択するのに使用される回路の部分を含み得る。例えば、メモリセルの導電延長体を選択するのに、デコーダ回路７３２の第１の部分が使用さ
れ得、セルの記憶素子材料とワード線との異なる２接点（例えば５１８−１及び５１８−２）のうちの１つを選択するのに、デコーダ回路７３２の第２の部分が使用され得、セルの記憶素子材料とワード線との２接点のうちのもう１つを選択するのに、デコーダ回路７３２の第３の部分が使用され得る。メモリセルの導電延長体は、例えば、ビット線に実質的に直交して延びる線により駆動される、導電延長体の柱上の例えば垂直トランジスタなどのセレクタを用いて、選択することができる。セルの記憶素子材料とワード線との２つの異なる接点は、例えば、セルのワード線の２つの異なる副平面を選択することにより、選択することができる（例えば、ワード線の偶数の副平面を選択することにより接点のうちの１つを選択でき、ワード線の奇数の副平面を選択することにより、もう１つの接点を選択することができる）。
【００５９】
一実施形態では、プログラムまたは検知動作中にアクセスされる、セルの記憶素子材料とワード線との２つの異なる接点を、個別に選択するために、デコーダ回路７３２（例えばデコーダ回路７３２の第２及び第３の部分）が使用され得る。例えば、デコーダ回路７３２を使用して、２つの異なる接点のうちの１つに（例えば対応するワード線を通して）アクセス電圧（例えばプログラムまたは読み出し電圧）を印加することで、その接点が選択され、第１の接点に電圧が印加されている間に、もう１つの接点に抑止電圧を印加することで、もう１つの接点は選択除外され得る。抑止電圧は、例えば、接地電圧など、セルの記憶素子材料にわたる全体的な電圧降下を低減する電圧であり得る。さらに、最初の接点に電圧が印加されている間、デコーダ回路７３２（例えばデコーダ回路７３２の第１の部分）を使用して、メモリセルの導電延長体に電圧が印加され得る。メモリセルの導電延長体に印加される電圧は、第１の接点に印加されるアクセス電圧と同じ大きさ及び反対の極性を有し得、抑止電圧は、アクセス電圧と、導電延長体に印加される電圧との間の大きさを有し得る。
【００６０】
例えば、メモリセルを特定の電圧（例えばＶｐ）でプログラムするプログラム動作中、Ｖｐ／２の電圧がその導電延長体に印加され得、−Ｖｐ／２の電圧がその２つの接点のうちの１つに印加され得、同時にそのもう１つの接点は接地される。さらなる例として、−Ｖｐの電圧でセルをプログラムするには、−Ｖｐ／２の電圧がその導電延長体に印加され得、Ｖｐ／２の電圧がその２つの接点のうちの１つに印加され得、同時にそのもう１つの接点は接地される。さらなる例として、特定の電圧（例えばＶｒ）で行われる検知動作中に、Ｖｒ／２の電圧がセルの導電延長体に印加され得、−Ｖｒ／２の電圧がセルの２つの接点のうちの１つに印加され得、もう１つの接点は接地され得る。さらに、別の例では、導電延長体及び／または接点（複数可）に印加される電圧は、時間と共に変わり得る。
【００６１】
一実施形態では、プログラムまたは検知動作中にアクセスされる、セルの記憶素子材料とワード線との２つの異なる接点を、同時に選択するために、デコーダ回路７３２（例えばデコーダ回路７３２の第２及び第３の部分）が使用され得る。例えば、デコーダ回路７３２を使用して、２つの異なる接点は、一緒に同時にバイアスをかけられ得る。このような実施形態では、デコーダ回路７３２に必要な回路の数は、接点が個別に選択される実施形態に必要な数より少なくあり得る。
【００６２】
図７に示される実施形態は、本開示の実施形態を不明瞭にしないために図示されていない追加の回路、ロジック、及び／または構成要素を含み得る。例えば、メモリデバイス７３０は、数ある動作の中でもデータの検知（例えば読み出し）、プログラム（例えば書き込み）、移動、及び／または消去などの動作を、メモリアレイ７００上で行うためのコマンドを送信するコントローラを含み得る。さらに、メモリデバイス７３０は、Ｉ／Ｏ回路を通してＩ／Ｏコネクタにより提供されるアドレス信号をラッチするアドレス回路を含み得る。さらに、メモリデバイス７３０は、メモリアレイ（複数可）７００とは別個に、及び／またはメモリアレイ（複数可）７００に加えて、例えばＤＲＡＭまたはＳＤＲＡＭな
どのメインメモリを含み得る。
【００６３】
本明細書では特定の実施形態が例示され説明されているが、同じ結果を達成するために計算された構成が、示された特定の実施形態と置き換えられ得ることが、当業者には理解されよう。本開示は、本開示の多数の実施形態の適応形態または変形形態を対象とすることを意図する。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されていない他の実施形態は、上記の説明を再考察することで、当業者には明らかになるであろう。本開示の多数の実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。従って、本開示の多数の実施形態の範囲は、添付の特許請求の範囲を参照し、添付の特許請求の範囲が権利を与えられる内容と同等物の最大範囲に沿って、特定されるべきである。
【００６４】
前述の発明を実施するための形態において、いくつかの特徴は、開示を簡素化するために、単一の実施形態にまとめられている。この開示方法は、本開示の開示された実施形態が各請求項に明示的に列挙される特徴より多くの特徴を使用する必要があるという意図を反映するものとして、解釈されるべきではない。むしろ、下記の特許請求の範囲が反映するように、発明内容は、単一の開示された実施形態の全ての特徴より少ない。従って、下記の特許請求の範囲は、本明細書では発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立する。
【図１Ａ】
2020517094.tif 000003
【図１Ｂ】
2020517094.tif 000004
【図２Ａ】
2020517094.tif 000005
【図２Ｂ】
2020517094.tif 000006
【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【手続補正書】
【提出日】令和1年10月10日(2019.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁材料（１０４）により互いに分離された複数の導電線であって、前記複数の導電線の各導電線は、第１の副平面と第２の副平面とに分割される、前記複数の導電線と、
前記複数の導電線に対し略垂直に延びるように配置された複数の導電延長体と、
前記複数の導電延長体の各導電延長体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料と
を備え、
各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点である、
３次元メモリアレイ。
【請求項２】
前記複数の導電線の各導電線の前記第１の副平面と前記第２の副平面とは、互いから隔離される、請求項１に記載の３次元メモリアレイ。
【請求項３】
前記３次元メモリアレイは複数のメモリセルを含み、
各メモリセルは、前記複数の導電線の内の異なる導電線の一部を含み、
各メモリセルの前記導電線の前記一部は、前記導電線の前記第１の副平面の一部と前記導電線の前記第２の副平面の一部とを含む、
請求項１または２に記載の３次元メモリアレイ。
【請求項４】
各メモリセルは、前記記憶素子材料の一部を含み、
各メモリセルの前記記憶素子材料の前記一部は、前記各メモリセルの前記導電線の前記一部との２つの異なる接点を有し、前記接点の内の一方は、前記各メモリセルの前記導電線の前記第１の副平面の前記一部との接点であり、前記接点の内の他方は、前記各メモリセルの前記導電線の前記第２の副平面の前記一部との接点である、
請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
【請求項５】
前記アレイは、前記アレイ上で実行されるプログラム動作または検知動作中に、前記複数の導電線の内の導電線との前記記憶素子材料の前記２つの異なる接点を選択するように
構成された回路を含む、請求項１〜４のいずれか１項に記載の３次元メモリアレイ。
【請求項６】
前記回路は、前記導電線の前記第１の副平面を選択することによって前記導電線との前記記憶素子材料の前記接点の内の１つを選択し、前記導電線の前記第２の副平面を選択することによって前記導電線との前記記憶素子材料の前記接点の内の他方を選択するように構成される、請求項１〜５のいずれか１項に記載の３次元メモリアレイ。
【請求項７】
前記回路は、前記導電線との前記記憶素子材料の前記２つの異なる接点を個別に選択するように構成される、請求項１〜６のいずれか１項に記載の３次元メモリアレイ。
【請求項８】
絶縁材料により互いに分離された複数の導電線であって、前記複数の導電線の各導電線は、第１の副平面と第２の副平面とに分割される、前記複数の導電線と、
複数の垂直スタックと
を備え、
前記複数の垂直スタックの各垂直スタックは、
前記複数の導電線に対し略垂直に延びるように配置された導電延長体と、
前記導電延長体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料と
を備え、
各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点である、
３次元メモリアレイ。
【請求項９】
各垂直スタックの前記記憶素子材料は、前記各垂直スタックの前記導電延長体の周りに同心円状に形成される、請求項８に記載の３次元メモリアレイ。
【請求項１０】
各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面に沿って形成され、
各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面に沿って形成される、
請求項８または９に記載の３次元メモリアレイ。
【請求項１１】
前記複数の垂直スタックの各垂直スタックは、複数のメモリセルを含み、
各垂直スタックの各メモリセルは、前記複数の導電線の内の異なる導電線の一部を含み、
各メモリセルの前記導電線の前記一部は、前記導電線の前記第１の副平面の一部と前記導電線の前記第２の副平面の一部とを含む、
請求項８〜１０のいずれか１項に記載の３次元メモリアレイ。
【請求項１２】
前記複数の導電線の各導電線は、前記メモリアレイの異なるアクセス線である請求項８〜１１のいずれか１項に記載の３次元メモリアレイ。
【請求項１３】
前記アレイは、前記アレイ上で実行されるプログラム動作または検知動作中に、前記複数の導電線の内の導電線との前記記憶素子材料の前記２つの異なる接点に電圧を印加するように構成された回路を含む、請求項８〜１２のいずれか１項に記載の３次元メモリアレイ。
【請求項１４】
前記導電線との前記記憶素子材料の前記接点の内の一方に印加される前記電圧はアクセス電圧であり、
前記導電線との前記記憶素子材料の前記接点の内の他方に印加される前記電圧は抑止電圧である、
請求項８〜１３のいずれか１項に記載の３次元メモリアレイ。
【請求項１５】
３次元メモリアレイを加工する方法であって、
第１の絶縁材料により互いに分離された複数の平面に導電線材料を形成することと、
前記複数の平面における前記導電線材料を貫通する第１の開口部を形成することと、
前記第１の開口部に第２の絶縁材料を形成することと、
前記複数の平面における前記導電線材料と、前記第１の開口部に形成された前記第２の絶縁材料とを貫通する第２の開口部を形成し、前記複数の平面の各平面における前記導電線材料が第１の副平面と第２の副平面とに分割されるようにすることと、
記憶素子材料を前記第２の開口部に形成することであって、前記記憶素子材料が前記複数の平面の各平面における前記導電線材料との２つの異なる接点を有するようにし、各平面における前記導電線材料との前記接点の内の一方は、前記各平面の前記第１の副平面との接点であり、各平面における前記導電線材料との前記接点の内の他方は、前記各平面の前記第２の副平面との接点である、前記記憶素子材料を前記第２の開口部に形成することと、
を含む前記方法。
【請求項１６】
前記方法は、前記第２の開口部に前記記憶素子材料を形成した後に、前記第２の開口部に導電延長体を形成することを含む、請求項１５に記載の方法。
【請求項１７】
前記方法は、
前記第２の開口部に前記記憶素子材料を形成した後に、前記第２の開口部に導電筒体を形成することと、
前記第２の開口部に前記導電筒体を形成した後に、前記第２の開口部に導電延長体を形成することと、
を含む請求項１５または１６に記載の方法。
【請求項１８】
前記第２の開口部を形成することは、前記複数の平面における前記導電線材料と前記第２の第２の絶縁材料との一部を除去し、その結果、前記複数の平面における前記導電線材料および前記第２の絶縁材料の残りの領域が前記第２の開口部の形成時に除去される領域を含まないようにすることを含む、請求項１５〜１７のいずれか１項に記載の方法。
【国際調査報告】
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