(57)【要約】  マイクロ電子デバイス（１００）が、拡張ヘッド（１１１）を備える導電性ピラー（１０９）と、拡張ヘッド（１１１）上のはんだ（１１２）とを含むバンプボンド構造（１０８）を有する。導電性ピラー（１０９）は、Ｉ／Ｏパッド（１０３）から拡張ヘッド（１１１）まで延在するカラム（１１０）を含む。拡張ヘッド（１１１）は、導電性ピラー（１０９）の少なくとも一つの側部上を、カラム（１１０）を越えて横方向に延在する。一態様において、拡張ヘッド（１１１）は、拡張ヘッド（１１１）の厚さにほぼ等しい半径を備える丸みのある側部外形と、平坦な頂部表面とを有し得る。別の態様において、拡張ヘッド（１１１）は、異なる横方向に異なる横方向距離、カラム（１１０）を越えて延在し得る。更なる態様において、拡張ヘッド（１１１）は、二つの個々のノードに電気接続するための二つの接続エリアを有し得る。
2020537344.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ電子デバイスであって、
入力／出力（Ｉ／Ｏ）表面を有する基板、
前記Ｉ／Ｏ表面上のＩ／Ｏパッド、及び、
前記Ｉ／Ｏパッド上のバンプボンド構造、
を含み、
前記バンプボンド構造が、
前記Ｉ／Ｏパッド上のカラムと、前記カラム上の拡張ヘッドとを含む導電性ピラー、及び、
前記拡張ヘッドのコンタクト表面上のはんだ、
含み、
前記拡張ヘッドが、前記カラムの全ての横方向側部上を、前記拡張ヘッドの垂直方向厚さにほぼ等しい横方向距離、前記カラムを越えて延在し、前記拡張ヘッドが、前記拡張ヘッドの前記厚さにほぼ等しい半径を有する丸みのある側部外形を有し、前記拡張ヘッドが、前記カラムとは反対側に位置する平坦である前記コンタクト表面を有する、
マイクロ電子デバイス。
【請求項２】
請求項１に記載のマイクロ電子デバイスであって、さらに、前記カラムと前記Ｉ／Ｏパッドとの間にシード層を含む、マイクロ電子デバイス。
【請求項３】
請求項１に記載のマイクロ電子デバイスであって、前記カラム及び前記拡張ヘッドが主として銅を含む、マイクロ電子デバイス。
【請求項４】
マイクロ電子デバイスを形成する方法であって、
入力／出力（Ｉ／Ｏ）表面を有し、前記Ｉ／Ｏ表面上にＩ／Ｏパッドを備える基板を提供すること、
導電性層を提供するシード層を、前記シード層が前記Ｉ／Ｏパッドに接するように、前記Ｉ／Ｏ表面の上に形成すること、
めっきマスクを、前記めっきマスクが前記Ｉ／Ｏパッドの上の前記シード層を露出させるように、前記シード層の上に形成すること、
前記Ｉ／Ｏパッド上のカラムと、前記カラム上の拡張ヘッドとを含む導電性ピラーを形成するために前記めっきマスクを介して金属が延在するように、前記めっきマスクによって露出された箇所の前記シード層上に前記金属を電気めっきすること、
前記拡張ヘッドのコンタクト表面上にはんだを形成すること、
前記めっきマスクを除去すること、及び、
前記カラムによって露出された箇所の前記シード層を除去すること、
を含み、
前記Ｉ／Ｏパッド上の前記カラムが、前記シード層から前記めっきマスクの頂部表面まで延在し、前記めっきマスクの前記頂部表面が、前記シード層とは反対側に位置し、
前記拡張ヘッドが、前記カラムの全ての横方向側部上を、前記拡張ヘッドの垂直方向厚さとほぼ等しい横方向距離、前記カラムを越えて延在し、前記拡張ヘッドが、前記拡張ヘッドの前記厚さとほぼ等しい半径を有する丸みのある側部外形を有し、前記拡張ヘッドが、前記カラムとは反対側に置かれる、平坦である前記コンタクト表面を有する、
方法。
【請求項５】
請求項４に記載の方法であって、前記めっきマスクを形成することが、フォトレジストを用いるフォトリソグラフィプロセスを含む、方法。
【請求項６】
請求項４に記載の方法であって、前記カラム及び前記拡張ヘッドが主として銅を含む、方法。
【請求項７】
マイクロ電子デバイスであって、
入力／出力（Ｉ／Ｏ）表面を有する基板
前記Ｉ／Ｏ表面上のＩ／Ｏパッド、及び、
前記Ｉ／Ｏパッド上のバンプボンド構造、
を含み、
前記バンプボンド構造が、
前記Ｉ／Ｏパッド上のカラムと、前記カラム上の拡張ヘッドとを含む導電性ピラー、及び、
前記拡張ヘッドのコンタクト表面上のはんだ、
を含み、
前記拡張ヘッドが、前記カラムとは反対側に位置する、平坦である前記コンタクト表面を有し、前記拡張ヘッドが、第１の横方向に第１の横方向距離及び第２の横方向に第２の横方向距離、前記カラムを越えて横方向に延在し、前記第１の横方向距離が前記第２の横方向距離より大きい、
マイクロ電子デバイス。
【請求項８】
請求項７に記載のマイクロ電子デバイスであって、前記カラム及び前記拡張ヘッドが主として銅を含む、マイクロ電子デバイス。
【請求項９】
請求項７に記載のマイクロ電子デバイスであって、前記平坦なコンタクト表面が、前記拡張ヘッドの横方向縁部まで延在する、マイクロ電子デバイス。
【請求項１０】
マイクロ電子デバイスを形成する方法であって、
入力／出力（Ｉ／Ｏ）表面を有し、前記Ｉ／Ｏ表面上にＩ／Ｏパッドを備える基板を提供すること、
前記Ｉ／Ｏパッド上のカラムと、前記カラム上の拡張ヘッドとを含む導電性ピラーを、前記Ｉ／Ｏパッド上に形成すること、及び、
前記拡張ヘッドのコンタクト表面上にはんだを形成すること、
を含み、
前記拡張ヘッドが、前記カラムとは反対側に位置する、平坦である前記コンタクト表面を有し、前記拡張ヘッドが、第１の横方向に第１の横方向距離及び第２の横方向に第２の横方向距離、前記カラムを越えて横方向に延在し、前記第１の横方向距離が前記第２の横方向距離より大きい、
方法。
【請求項１１】
請求項１０に記載の方法であって、前記導電性ピラーを形成することが、
導電性層を提供するシード層を、前記シード層が前記Ｉ／Ｏパッドに接するように、前記Ｉ／Ｏ表面の上に形成すること、
カラムめっきマスクが、前記Ｉ／Ｏパッドの上の前記シード層を露出させるカラム開口を有するように、前記シード層の上に前記カラムめっきマスクを形成すること、
ヘッドめっきマスクが、前記カラムめっきマスクにおける前記カラム開口を露出させるヘッド開口を有するように、前記カラムめっきマスクの上に前記ヘッドめっきマスクを形成すること、
銅が、前記カラムを形成するために前記カラム開口を介して延在し、また、前記拡張ヘッドを形成するために前記ヘッド開口内へ延在するように、前記カラムめっきマスクによって露出された箇所の前記シード層上に前記銅を電気めっきすること、
前記ヘッドめっきマスクを除去すること、
前記カラムめっきマスクを除去すること、及び、
前記カラムによって露出される箇所の前記シード層を除去すること、
を含む、方法。
【請求項１２】
請求項１０に記載の方法であって、前記導電性ピラーを形成することが、
導電性層を提供するシード層を、前記シード層が前記Ｉ／Ｏパッドに接するように、前記Ｉ／Ｏ表面の上に形成すること、
ピラーめっきマスクを、前記Ｉ／Ｏパッドの上の前記シード層を露出させるカラム開口と、前記カラム開口を露出させるヘッド開口とを前記ピラーめっきマスクが有するように、前記シード層の上に形成すること、
金属を、前記金属が、前記カラムを形成するために前記カラム開口を介して、及び、前記拡張ヘッドを形成するために前記ヘッド開口内へ延在するように、前記ピラーめっきマスクによって露出された箇所の前記シード層上に電気めっきすること、
前記ピラーめっきマスクを除去すること、及び、
前記カラムによって露出される箇所の前記シード層を除去すること、
を含む、方法。
【請求項１３】
請求項１０に記載の方法であって、前記導電性ピラーを形成することが、第１のアディティブプロセスによって前記カラムを形成すること、及び、第２のアディティブプロセスによって前記拡張ヘッドを形成することを含む、方法。
【請求項１４】
マイクロ電子デバイスであって、
入力／出力（Ｉ／Ｏ）表面を有する基板、
前記Ｉ／Ｏ表面上の第１のＩ／Ｏパッド、及び、
前記第１のＩ／Ｏパッド上のバンプボンド構造、
を含み、
前記バンプボンド構造が、
前記Ｉ／Ｏパッド上の第１のカラムと、前記第１のカラム上の拡張ヘッドとを含む導電性ピラー、及び、
前記拡張ヘッドのコンタクト表面上のはんだ、
を含み、
前記拡張ヘッドが、前記第１のカラムとは反対側に位置する前記コンタクト表面を有し、前記拡張ヘッドが、少なくとも一つの横方向に前記第１のカラムを越えて横方向に延在し、前記バンプボンド構造が前記コンタクト表面上に第１の接続エリアを有し、前記バンプボンド構造が前記拡張ヘッド上に第２の接続エリアを有する、
マイクロ電子デバイス。
【請求項１５】
請求項１４に記載のマイクロ電子デバイスであって、前記第２の接続エリアが前記拡張ヘッドの前記コンタクト表面上にある、マイクロ電子デバイス。
【請求項１６】
請求項１４に記載のマイクロ電子デバイスであって、
前記マイクロ電子デバイスが、前記Ｉ／Ｏ表面上に第２のＩ／Ｏパッドを含み、
前記導電性ピラーが、前記第２のＩ／Ｏパッド上に第２のカラムを含み、
前記第２のカラムが、前記第２の接続エリアにおいて前記拡張ヘッドに接する、
マイクロ電子デバイス。
【請求項１７】
マイクロ電子デバイスを形成する方法であって、
入力／出力（Ｉ／Ｏ）表面を有し、前記Ｉ／Ｏ表面上にＩ／Ｏパッドを備える基板を提供すること、
前記Ｉ／Ｏパッド上のカラムと、前記カラム上の拡張ヘッドとを含む導電性ピラーを、前記Ｉ／Ｏパッド上に形成すること、及び、
前記拡張ヘッドのコンタクト表面上にはんだを形成すること、
を含み、
前記拡張ヘッドが、前記第１のカラムとは反対側に位置する前記コンタクト表面を有し、前記拡張ヘッドが、少なくとも一つの横方向に前記第１のカラムを越えて横方向に延在し、前記バンプボンド構造が前記コンタクト表面上に第１の接続エリアを有し、前記バンプボンド構造が前記拡張ヘッド上に第２の接続エリアを有する、
方法。
【請求項１８】
請求項１７に記載の方法であって、前記導電性ピラーを形成することが、
導電性層を提供する第１のシード層を、前記第１のシード層が前記Ｉ／Ｏパッドに接するように、前記Ｉ／Ｏ表面の上に形成すること、
カラムめっきマスクを、前記Ｉ／Ｏパッドの上の前記第１のシード層を露出させるカラム開口を前記カラムめっきマスクが有するように、前記第１のシード層の上に形成すること、
前記カラム開口において前記カラムを形成するために、前記第１のシード層上に金属を電気めっきすること、
第２のシード層を、前記第２のシード層が前記カラムに接するように、前記カラムめっきマスクの上に形成すること、
ヘッドめっきマスクを、前記カラムの上の前記第２のシード層を露出させるヘッド開口を前記ヘッドめっきマスクが有するように、前記第２のシード層の上に形成すること、
前記拡張ヘッドを形成するために、前記ヘッドめっきマスクによって露出される箇所の前記第２のシード層上に金属を電気めっきすること、
前記ヘッドめっきマスクを除去すること、
前記拡張ヘッドによって露出された箇所の前記第２のシード層を除去すること、
前記カラムめっきマスクを除去すること、及び、
前記カラムによって露出される箇所の前記第１のシード層を除去すること、
を含む、方法。
【請求項１９】
請求項１７に記載の方法であって、前記導電性ピラーを形成することが、
導電性層を提供する第１のシード層を、前記第１のシード層が前記Ｉ／Ｏパッドに接するように、前記Ｉ／Ｏ表面の上に形成すること、
カラムめっきマスクを、前記Ｉ／Ｏパッドの上の前記第１のシード層を露出させるカラム開口を前記カラムめっきマスクが有するように、前記第１のシード層の上に形成すること、
前記カラム開口において前記カラムを形成するために、前記第１のシード層上に銅を電気めっきすること、
ヘッドトレンチ層を、前記カラムを露出させるヘッドトレンチを前記ヘッドトレンチ層が有するように、前記カラムめっきマスクの上に形成すること、
第２のシード層を、前記第２のシード層が前記カラムに接するように、前記ヘッドトレンチ層の上に形成すること、
前記ヘッドトレンチにおいて銅ヘッド層を形成するために、前記第２のシード層上に銅を電気めっきすること、
前記拡張ヘッドを提供するために、前記ヘッドトレンチの近傍の前記ヘッドトレンチ層の上から前記銅ヘッド層及び前記第２のシード層を除去し、前記ヘッドトレンチにおける前記銅ヘッド層を残すこと、
前記ヘッドトレンチ層を除去すること、
前記カラムめっきマスクを除去すること、及び、
前記カラムによって露出された箇所の前記第１のシード層を除去すること、
を含む、方法。
【請求項２０】
請求項１９に記載の方法であって、前記ヘッドトレンチの近傍の前記ヘッドトレンチ層の上から前記銅ヘッド層及び前記第２のシード層を除去することが、銅化学機械研磨（ＣＭＰ）プロセスによって行われる、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して、マイクロ電子デバイスに関し、特に、マイクロ電子デバイスにおけるバンプボンドに関する。
【背景技術】
【０００２】
マイクロ電子デバイスには、入力／出力（Ｉ／Ｏ）接続のための導電性ピラーを備えるバンプボンド構造を有するものがある。次世代のテクノロジーノードにおいて、構成要素サイズが減少し回路密度が増加するので、多くの場合において、バンプボンド構造を介する電流密度が増加しており、これが、エレクトロマイグレーション及びその他の劣化メカニズムを増加させ得る。
【発明の概要】
【０００３】
説明される例において、マイクロ電子デバイスが、拡張ヘッドを備える導電性ピラーと、拡張ヘッド上のはんだとを含むバンプボンド構造を有する。導電性ピラーは、入力／出力（Ｉ／Ｏ）パッドから拡張ヘッドまで延在するカラムを含む。拡張ヘッドは、導電性ピラーの少なくとも一つの側部上をカラムを越えて横方向に延在する。一態様において、拡張ヘッドは、拡張ヘッドの厚さとほぼ等しい半径を備える丸みのある側部外形と、平坦な頂部表面とを有し得る。別の態様において、拡張ヘッドは、第１の横方向に第１の横方向距離及び第２の横方向に第２の横方向距離、カラムを越えて延在し得、第１の横方向距離は第２の横方向距離より大きい。更なる態様において、拡張ヘッドは、二つの個々のノードに電気接続するための二つの接続エリアを有し得る。
【図面の簡単な説明】
【０００４】
【図１Ａ】拡張ヘッドを備える導電性ピラーを含む、例示のマイクロ電子デバイスの断面図である。
【図１Ｂ】拡張ヘッドを備える導電性ピラーを含む、例示のマイクロ電子デバイスの断面図である。
【図１Ｃ】拡張ヘッドを備える導電性ピラーを含む、例示のマイクロ電子デバイスの断面図である。
【０００５】
【図２Ａ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【図２Ｂ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【図２Ｃ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【図２Ｄ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【図２Ｅ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【図２Ｆ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【図２Ｇ】例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。
【０００６】
【図３】拡張ヘッドを備える導電性ピラーを含む、別の例示のマイクロ電子デバイスの断面図である。
【０００７】
【図４Ａ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図４Ｂ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図４Ｃ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図４Ｄ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図４Ｅ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図４Ｆ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【０００８】
【図５Ａ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【図５Ｂ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【図５Ｃ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【０００９】
【図６Ａ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図６Ｂ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図６Ｃ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図６Ｄ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図６Ｅ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【００１０】
【図７Ａ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図７Ｂ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図７Ｃ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図７Ｄ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【００１１】
【図８】拡張ヘッドを備える導電性ピラーを含む、別の例示のマイクロ電子デバイスの断面図である。
【００１２】
【図９Ａ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図９Ｂ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図９Ｃ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図９Ｄ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【００１３】
【図１０Ａ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【図１０Ｂ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【００１４】
【図１１Ａ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｂ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｃ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｄ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｅ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｆ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｇ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｈ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｉ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｊ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１１Ｋ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【００１５】
【図１２Ａ】拡張ヘッドを備える一対の導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【図１２Ｂ】拡張ヘッドを備える一対の導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【００１６】
【図１３Ａ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｂ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｃ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｄ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｅ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｆ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｇ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｈ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１３Ｉ】別の例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【００１７】
【図１４Ａ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【図１４Ｂ】拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。
【００１８】
【図１５Ａ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１５Ｂ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１５Ｃ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１５Ｄ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１５Ｅ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【図１５Ｆ】更なる例示の形成の方法の或る段階において示される、拡張ヘッドを備える導電性ピラーを含む或るマイクロ電子デバイスの断面図である。
【発明を実施するための形態】
【００１９】
図面は一定の縮尺で描かれていない。いくつかの行為又は事象が、他の行為又は事象と異なる順で及び／又は同時に生じ得るので、本記載は、行為又は事象の図示される順に限定されない。また、本記載に従った方法論を実装するために、いくつかの図示される行為又は事象は任意選択である。
【００２０】
マイクロ電子デバイスが、マイクロ電子デバイスの入力／出力（Ｉ／Ｏ）パッド上にバンプボンド構造を有する。Ｉ／Ｏパッドは、マイクロ電子デバイスの相互接続に電気的に結合されるボンドパッドであり得る。Ｉ／Ｏパッドは、マイクロ電子デバイスの相互接続の上の再配線層（ＲＤＬ）の一部であり得る。Ｉ／Ｏパッドは、マイクロ電子デバイスのＢＯＡＣ（ｂｏｎｄ−ｏｖｅｒ−ａｃｔｉｖｅ）構造におけるバンプパッドであり得る。Ｉ／Ｏパッドのその他の表現も本記載の範囲内である。Ｉ／Ｏパッド上にシード層が配置され得る。シード層は、アンダーバンプメタライゼーション（ＵＢＭ）層と呼ばれることもある。バンプボンド構造は導電性ピラーを含む。マイクロ電子デバイスのいくつかのバージョンにおいて、導電性ピラーは、実質的に銅のみを含み得、又は、金、銀、ニッケル等などの他の材料と共に、主として銅を含み得る。その他のバージョンにおいて、導電性ピラーは、ニッケル又はタングステンなどの一つ又は複数の金属を含み得る。更なるバージョンにおいて、導電性ピラーは、導電性ナノ粒子、グラフェン、カーボンナノチューブ、又は導電性有機ポリマーを含み得る。導電性ピラーは、Ｉ／Ｏパッド上にカラムを有し、カラムは、存在する場合はシード層に接する。本記載において、カラムがＩ／Ｏパッド「上」にあると記載される場合、カラムはＩ／Ｏパッド上に直接にあり得、又は、シード層などの介在要素が存在し得る。カラムがＩ／Ｏパッド「上に直接に」あると記載される場合、意図して配置される他の介在要素は存在しない。導電性ピラーはカラム上に拡張ヘッドを含む。拡張ヘッドは、Ｉ／Ｏパッドとは反対側に置かれ、そのため、カラムはＩ／Ｏパッドから拡張ヘッドまで延在する。拡張ヘッドは、導電性ピラーの少なくとも一つの側部上を、カラムを越えて横方向に延在する。本記載において、用語「横方向」及び「横方向に」は、Ｉ／Ｏパッドがその上に置かれるマイクロ電子デバイスのＩ／Ｏ表面に平行の方向を指す。
【００２１】
バンプボンド構造は、拡張ヘッド上にはんだを含む。はんだは拡張ヘッド上に直接にあり得、又は、バリア層が、拡張ヘッドとはんだとの間に置かれ得る。はんだと拡張ヘッドとの間の界面のエリアは、Ｉ／Ｏ表面に平行のカラムの断面エリアより大きい。マイクロ電子デバイスの動作の間、カラムを介する電流が拡張ヘッドを介して広がり得、そのため、はんだと拡張ヘッドとの間の界面を介する電流密度が、カラムを介する電流密度より低くなる。はんだと拡張ヘッドとの間の界面を介して一層低い電流密度を有することは、有利にも、バンプボンド構造において一層低いエレクトロマイグレーション及び一層低いボイド形成を提供し得る。
【００２２】
一態様において、拡張ヘッドは、拡張ヘッドの厚さとほぼ等しい半径を有する丸みのある側部外形と、平坦であるコンタクト表面とを有し得る。用語「側部外形」は、マイクロ電子デバイスのＩ／Ｏ表面に垂直の面に沿った、拡張ヘッドの境界を指す。用語「コンタクト表面」は、カラムとは反対に位置し、マイクロ電子デバイスのＩ／Ｏ表面に平行の、拡張ヘッドの表面を指す。拡張ヘッドは、カラムの全ての側部上を、ほぼ等しい距離、カラムを越えて横方向に延在し得る。或る意味において、用語「ほぼ」は、１０パーセント以内を意味するように用いられ得る。別の意味において、用語「ほぼ」は、マイクロ電子デバイスの製造の間に生じる製造交差内を意味するように用いられ得る。更なる意味において、用語「ほぼ」は、マイクロ電子デバイスの構造を測定するときに生じる測定交差内を意味するように用いられ得る。
【００２３】
別の態様において、拡張ヘッドは、第１の横方向に第１の横方向距離及び第２の横方向に第２の横方向距離、カラムを越えて横方向に延在し得、第１の横方向距離は第２の横方向距離より大きい。拡張ヘッドは、平坦であるコンタクト表面を有する。平坦なコンタクト表面は、拡張ヘッドの横方向縁部まで延在し得る。代替として、拡張ヘッドは、拡張ヘッドの横方向縁部の少なくとも一部の周りに湾曲した外形を有し得る。
【００２４】
或る更なる態様において、拡張ヘッドは、二つの個々のノードに電気接続するための二つの接続エリアを有し得る。両方の接続エリアが、リードなど、パッケージ電極に接続するために置かれ得る。代替として、一方の接続エリアが、パッケージ電極への接続を成すために置かれ得、他方の接続エリアが、導電性ピラーの別のカラムを介してマイクロ電子デバイスの別のＩ／Ｏパッドへの接続を成し得る。
【００２５】
マイクロ電子デバイスを形成するための方法が開示される。いくつかの方法において、導電性ピラーは、めっきマスクを用いる電気めっきによって形成され得る。めっきマスクは、フォトリソグラフィプロセス、アディティブプロセス、又はそれらの組み合わせによって形成され得る。他の方法において、導電性ピラーは、アディティブプロセスによって形成され得る。用語「アディティブプロセス」とは、導電性ピラーの所望の最終的な形状を生成するために、導電性ナノ粒子インク又はめっきマスク材料などの材料を所望のエリアに配置するプロセスを指す。アディティブプロセスは、導電性ピラー又はめっきマスクを形成することを可能にし得、有利にも、製造コスト及び複雑さを低減する。アディティブプロセスの例には、バインダージェッティング、材料ジェッティング、指向性エネルギー堆積、材料押出、パウダーベッド融着、シート積層、液槽光重合、ダイレクトレーザ堆積、静電堆積、レーザ焼結、電気化学堆積、及び光重合押出が含まれる。
【００２６】
図１Ａ〜図１Ｃは、拡張ヘッドを備える導電性ピラーを含む例示のマイクロ電子デバイスの断面図である。図１Ａを参照すると、マイクロ電子デバイス１００は、Ｉ／Ｏ表面１０２を備える基板１０１を有する。マイクロ電子デバイス１００は、Ｉ／Ｏ表面１０２上にＩ／Ｏパッド１０３を有する。基板１０１は、例えば、トランジスタなどの構成要素と、Ｉ／Ｏ表面１０２まで延在する誘電体層とを備える、半導体ウェハであり得る。代替として、基板１０１は、微小電気機械システム（ＭＥＭＳ）デバイスを含むウェハであり得る。各Ｉ／Ｏパッド１０３上にシード層１０４が配置され得る。Ｉ／Ｏパッド１０３は、例えば、アルミニウム又は銅を含み得る。シード層１０４は、チタン、ニッケル、パラジウムを、又は、銅などの金属を電気めっきするための表面を提供するのに適したその他の金属を含み得る。Ｉ／Ｏパッド１０３は、例えばビア１０６を介して、基板１０１における相互接続１０５に電気的に結合され得る。Ｉ／Ｏ表面１０２の上に、保護的オーバーコート（ＰＯ）層１０７が、Ｉ／Ｏパッド１０３を露出させる開口を備えて、任意選択で配置され得る。ＰＯ層１０７は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、ポリイミド、又は、水蒸気及び汚染物質の拡散を低減させるその他の誘電体材料を含み得る。図１Ａに示すように、シード層１０４は、開口においてＩ／Ｏパッド１０３に接し、また、開口の近隣のＰＯ層１０７の上を中途まで延在し得る。
【００２７】
マイクロ電子デバイス１００は、Ｉ／Ｏパッド１０３上にバンプボンド構造１０８を含む。各バンプボンド構造１０８は導電性ピラー１０９を含み、導電性ピラー１０９は、カラム１１０及び拡張ヘッド１１１を有する。カラム１１０は、対応するＩ／Ｏパッド１０３から拡張ヘッド１１１まで延在する。図１Ａに示すように、カラム１１０は、Ｉ／Ｏ表面１０２に平行の面において実質的に円形の断面を有し得る。代替として、カラム１１０は、丸められた正方形断面、楕円断面、丸められた矩形断面、又はその他の形状の断面を有し得る。カラム１１０は、銅、タングステン、金、ニッケル、金属ナノ粒子、カーボンナノチューブ、グラフェン、又は導電性有機ポリマーなどの導電性材料を含む。
【００２８】
拡張ヘッド１１１は、Ｉ／Ｏパッド１０３とは反対側でカラム１１０上に位置する。拡張ヘッド１１１は、導電性材料、例えば、カラム１１０に関連して開示される材料の任意のものを含む。図１Ａに示すように、カラム１１０は拡張ヘッド１１１と連続し得る。
【００２９】
各バンプボンド構造１０８は、拡張ヘッド１１１上にはんだ１１２を含む。はんだ１１２は、例えば、スズ、銀、ビスマス、又はその他の金属を含み得る。図１Ａに図示しないが、任意選択のバリア層が、はんだ１１２と拡張ヘッド１１１との間に配置され得る。
【００３０】
図１Ｂを参照すると、この例の拡張ヘッド１１１は、拡張ヘッド１１１の垂直方向厚さ１１５とほぼ等しい半径１１４を有する丸みのある側部外形１１３を有する。半径１１４は、カラム１１０と拡張ヘッド１１１との交差部から拡張ヘッド１１１の横方向表面まで延在する。拡張ヘッド１１１は、カラム１１０とは反対に位置し、平坦なコンタクト表面１１６を有する。図１Ｂに示すように、平坦なコンタクト表面１１６は、丸みのある側部外形１１３まで延在し得る。この例の拡張ヘッド１１１は、拡張ヘッド１１１の垂直方向厚さ１１５とほぼ等しい横方向距離１１７、カラム１１０の全ての横方向側部上を、カラム１１０を越えて横方向に延在する。
【００３１】
図１Ｃは、リードフレーム又はチップキャリアなどのパッケージ構造に組み立てられたマイクロ電子デバイス１００を示す。バンプボンド構造１０８は、パッケージ構造のパッケージ電極１１８にはんだ付けされる。図１Ｃに示すように、パッケージ電極１１８は、パッケージ構造のリード１１８として表現され得る。はんだ１１２は、各導電性ピラー１０９を、対応するリード１１８に結合する。はんだ１１２は、丸みのある側部外形１１３及び平坦なコンタクト表面１１６を覆う。
【００３２】
図１Ｂの半径１１４が拡張ヘッド１１１の図１Ｂの垂直方向厚さ１１５とほぼ等しいことに起因して、導電性ピラー１０９を介する電流が、丸みのある側部外形１１３にわたって広がることが、モデリングにより示されている。丸みのある側部外形１１３にわたって分布される電流を有することは、拡張ヘッド１１１とはんだ１１２との間の界面にわたる電流密度を低減し、これが、有利にも、エレクトロマイグレーション及びボイド形成を低減し得、それゆえ、マイクロ電子デバイス１００の信頼性が改善される。平坦であるコンタクト表面１１６を有することは、コンタクト表面１１６とリード１１８との間のはんだ１１２の均一の厚さを提供する。はんだ１１２が拡張ヘッド１１１より高い電気抵抗を有するので、はんだ１１２の均一の厚さは、有利にも、コンタクト表面１１６を介する一層均一の電流密度をはんだ１１２に提供し得、エレクトロマイグレーション及びボイド形成をさらに低減する。
【００３３】
図２Ａ〜図２Ｇは、例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図２Ａを参照すると、マイクロ電子デバイス２００は、Ｉ／Ｏ表面２０２上にＩ／Ｏパッド２０３を備える基板２０１を有する。基板２０１は、図１Ａの基板１０１に関連して開示される特性を有し得る。Ｉ／Ｏパッド２０３は、ビア２０６を介して、基板２０１における相互接続２０５に電気的に結合され得る。ＰＯ層２０７が、Ｉ／Ｏ表面２０２の上に、Ｉ／Ｏパッド２０３を露出させる開口を備えて、任意選択で配置され得る。
【００３４】
Ｉ／Ｏ表面２０２の上に、存在する場合はＰＯ層２０７上に、シード層２０４が形成される。シード層２０４は、ＰＯ層２０７における開口を介して、Ｉ／Ｏパッド２０３に接する。シード層２０４は、後続の電気めっきプロセスのための導電性層を提供する。シード層２０４は、図１Ａのシード層１０４に関連して開示される金属のうちの任意のものを含み得る。シード層２０４は、例えば、スパッタプロセス、蒸着プロセス、又はそれらの組み合わせによって形成され得る。
【００３５】
シード層２０４の上に、カラムめっきマスク２１９が形成される。カラムめっきマスク２１９は、Ｉ／Ｏパッド２０３の上のエリアにおけるシード層２０４を露出させる。カラムめっきマスク２１９は、フォトレジストを含み得、フォトリソグラフィプロセスによって形成され得る。代替として、カラムめっきマスク２１９は、材料ジェッティング又は材料押出などのアディティブプロセスによって形成され得る。
【００３６】
図２Ｂを参照すると、金属電気めっき槽２２０を用いる電気めっきプロセスが、カラムめっきマスク２１９によって露出される箇所のシード層２０４上に導電性ピラー２０９を形成する。金属電気めっき槽２２０は、例えば硫酸銅の形態で、銅を含み得、並びに、レベラー、抑制剤と呼ばれることもあるサプレッサ、及びブライトナーと呼ばれることもある促進剤などの、添加物を含み得る。金属電気めっき槽２２０は、導電性ピラー２０９の電気的又は機械的特性を改善するために、銀又はニッケルなどのその他の金属を含み得る。
【００３７】
導電性ピラー２０９は、シード層２０４からカラムめっきマスク２１９の頂部表面まで延在するカラム２１０を含む。カラムめっきマスク２１９の頂部表面は、シード層２０４とは反対側に位置する。図２Ｂは、完成途中の導電性ピラー２０９を示す。
【００３８】
図２Ｃを参照すると、電気めっきプロセスは、導電性ピラー２０９を形成するために金属電気めっき槽２２０を用いて継続される。各導電性ピラー２０９は、カラム２１０と、カラム２１０上の拡張ヘッド２１１とを含む。電気めっきプロセスは、導電性ピラー２０９上に等方性の金属めっきを提供するために、充分に金属電気めっき槽２２０を混合するように行われる。カラム電気めっきプロセスの等方性の性質のため、拡張ヘッド２１１が、カラム２１０を越えて横方向に延在し、図１Ｂに関連して開示される特性を有する丸みのある側部外形２１３及び平坦なコンタクト表面２１６を有することとなる。図２Ｃは、完成した導電性ピラー２０９を示す。
【００３９】
図２Ｄを参照すると、はんだ電気めっき槽２２１を用いるはんだ電気めっきプロセスが、拡張ヘッド２１１上にはんだ２１２を形成する。はんだ２１２は、図１Ａのはんだ１１２に関連して開示される金属を含み得る。はんだがカラム２１０の側部上に形成されるのを防ぐために、カラムめっきマスク２１９は、はんだ電気めっきプロセスの間、適所に残され得る。図２Ｄに図示しないが、はんだ２１２を形成する前に、任意選択のバリア層が導電性ピラー２０９上に形成され得る。バリア層は、導電性ピラー２０９からの銅と、はんだ２１２からのスズなどの金属との金属間化合物の形成を低減し得る。はんだ２１２及び導電性ピラー２０９は共に、バンプボンド構造２０８を提供する。
【００４０】
図２Ｅを参照すると、はんだ２１２が拡張ヘッド２１１上に形成された後、カラムめっきマスク２１９は除去される。カラムめっきマスク２１９は、例えば酸素ダウンストリームアッシャー又はオゾン発生器からの酸素ラジカル２２２を用いて除去され得る。図２Ｅは、完全に除去される途中の、カラムめっきマスク２１９を示す。カラムめっきマスク２１９は、ウェットクリーンプロセス、又は酸素ラジカルを用いたプロセスとその後に続くウェットクリーンプロセスとの組み合わせによって除去され得る。
【００４１】
図２Ｆを参照すると、導電性ピラー２０９によって露出される箇所のシード層２０４は除去され、カラム２１０とＩ／Ｏパッド２０３との間のシード層２０４を残す。シード層２０４は、酸浴槽２２３を用いるウェットエッチングプロセスによって除去され得る。ウェットエッチングプロセスは、はんだ２１２及び導電性ピラー２０９のエッチングを、許容できる制限内に保つ一方、シード層２０４を除去するように時間調整され得る。図２Ｆは、完成途中のシード層２０４の除去を示す。
【００４２】
図２Ｇは、バンプボンド構造２０８の形成が完了した後のマイクロ電子デバイス２００を示す。この例のマイクロ電子デバイス２００は、図１Ａのマイクロ電子デバイス１００に類似の構造を有し得、図１Ａ〜図１Ｃに関連して開示されるものに類似する利点を獲得し得る。
【００４３】
図３は、拡張ヘッドを備える導電性ピラーを含む、別の例示のマイクロ電子デバイスの断面図である。マイクロ電子デバイス３００は、Ｉ／Ｏ表面３０２を備える基板３０１と、Ｉ／Ｏ表面３０２上のＩ／Ｏパッド３０３とを有する。基板３０１は、例えば、集積回路若しくはディスクリート半導体構成要素を含む半導体ウェハ、又は、ＭＥＭＳデバイスを含むＭＥＭＳウェハであり得る。Ｉ／Ｏ表面３０２の上に、任意選択でＰＯ層３０７が、Ｉ／Ｏパッド３０３を露出させる開口を備えて、配置され得る。各Ｉ／Ｏパッド３０３上にシード層３０４が配置され得る。
【００４４】
マイクロ電子デバイス３００は、Ｉ／Ｏパッド３０３上にバンプボンド構造３０８を含む。各バンプボンド構造３０８は導電性ピラー３０９を含み、導電性ピラー３０９は、カラム３１０及び拡張ヘッド３１１を有する。カラム３１０は、対応するＩ／Ｏパッド３０３から拡張ヘッド３１１まで延在する。図３に示すように、カラム３１０は、Ｉ／Ｏ表面３０２に平行の面に、細長の断面を有し得る。拡張ヘッド３１１は、Ｉ／Ｏパッド３０３とは反対側でカラム３１０上に置かれる。カラム３１０は、拡張ヘッド３１１と連続し得る。カラム３１０及び拡張ヘッド３１１は、図１Ａに関連して開示される導電性材料の任意のものを含み得る。この例の一つのバージョンにおいて、カラム３１０及び拡張ヘッド３１１は、主として銅を含み得る。
【００４５】
カラム３１０は、先細の垂直方向外形を有し得、図３に示すように、Ｉ／Ｏパッド３０３の近傍のカラム３１０の幅は、拡張ヘッド３１１の近傍のカラム３１０の幅より小さい。用語「垂直方向」は、Ｉ／Ｏ表面３０２に垂直の方向を指す。先細の垂直方向外形は、一定幅の垂直方向外形を有する類似のカラムと比較して、有利にも、電流をカラム３１０を介して拡散し得る。この例の拡張ヘッド３１１は、カラム３１０を越えて横方向に延在し、図１Ｂに関連して開示される特性を備える丸みのある側部外形３１３及び平坦なコンタクト表面３１６を有する。
【００４６】
拡張ヘッド３１１上に、任意選択のバリア層３２４が配置され得る。バリア層３２４は、例えば、ニッケル、タングステン、コバルト、モリブデン、又は、銅の拡散を低減させるその他の金属を含み得る。
【００４７】
各バンプボンド構造３０８は、バリア層３２４上にはんだ３１２を含む。はんだ３１２は、図１Ａのはんだ１１２に関連して開示される金属の任意のものを含み得る。バリア層３２４は、導電性ピラー３０９からの銅と、はんだ３１２からのスズなどの金属との金属間化合物の形成を低減し得る。
【００４８】
バンプボンド構造３０８は、図１Ａのバンプボンド構造１０８に関連して開示される利点を獲得し得る。カラム３１０の細長の断面は、円形の断面を有するカラムを備える類似のバンプボンド構造よりも、特定の横方向ピッチで一層高い電流を可能にし得る。
【００４９】
図４Ａ〜図４Ｆは、別の例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図４Ａを参照すると、マイクロ電子デバイス４００は、Ｉ／Ｏ表面４０２上にＩ／Ｏパッド４０３を備える基板４０１を有する。基板４０１は、図１Ａの基板１０１に関連して開示される特性を有し得る。Ｉ／Ｏ表面４０２の上に、ＰＯ層４０７が、Ｉ／Ｏパッド４０３を露出させる開口を備えて、配置され得る。
【００５０】
Ｉ／Ｏ表面４０２の上に、存在する場合はＰＯ層４０７上に、シード層４０４が形成される。シード層４０４は、ＰＯ層４０７における開口を介して、Ｉ／Ｏパッド４０３に接する。シード層４０４は、後続の電気めっきプロセスのための導電性層を提供する。シード層４０４は、図１Ａのシード層１０４に関連して開示される金属の任意のものを含み得る。シード層４０４は、図２Ａのシード層２０４に関連して開示されるように形成され得る。
【００５１】
シード層４０４の上に、カラムめっきマスク４１９が形成される。カラムめっきマスク４１９は、Ｉ／Ｏパッド４０３の上のエリアにおいてシード層４０４を露出させる。カラムめっきマスク４１９は、フォトレジストを含み得、及び、フォトリソグラフィプロセスによって形成され得る。この例において、カラムめっきマスク４１９は、先細の垂直方向外形を有し得、これにより、一定幅の垂直方向外形を備える類似のめっきマスクよりも、フォトリソグラフィプロセスに対して一層のプロセス許容度が提供され得、有利にも、製造コスト及び複雑さが低減される。
【００５２】
図４Ｂを参照すると、金属電気めっき槽４２０を用いるカラム電気めっきプロセスが、カラムめっきマスク４１９によって露出された箇所のシード層４０４上に導電性ピラー４０９を形成する。金属電気めっき槽４２０は、図２Ｂの金属電気めっき槽２２０に類似の配合を有し得る。導電性ピラー４０９は、シード層４０４からカラムめっきマスク４１９の頂部表面まで延在するカラム４１０を含み、及び、カラム４１０上に拡張ヘッド４１１を含む。カラムめっきマスク４１９の頂部表面は、シード層４０４とは反対に置かれる。カラム電気めっきプロセスは、導電性ピラー４０９上に等方性の金属めっきを提供するように構成される。カラム電気めっきプロセスの等方性の性質の結果、拡張ヘッド４１１は、カラム４１０を越えて横方向に延在し、図１Ｂに関連して開示される特性を備える、丸みのある側部外形４１３及び平坦なコンタクト表面４１６を有することとなる。図４Ｂは、完成した導電性ピラー４０９を示す。
【００５３】
図４Ｃを参照すると、バリア電気めっき槽４２５を用いるバリア電気めっきプロセスが、拡張ヘッド４１１上にバリア層４２４を形成する。バリア電気めっき槽４２５は、例えば、ニッケル、コバルト、タングステン、モリブデン、又はそれらの組み合わせ、及び任意選択でその他の金属を含み得る。所望の組成及び構造を備えるバリア層４２４を形成するために、バリア電気めっきプロセスは、パルスめっきプロセス又は逆パルスめっきプロセスを用い得る。バリア層４２４は、図３のバリア層３２４に関連して開示されるような組成を有し得る。
【００５４】
図４Ｄを参照すると、はんだ電気めっき槽４２１を用いるはんだ電気めっきプロセスが、バリア層４２４上にはんだ４１２を形成する。はんだ４１２は、図１Ａのはんだ１１２に関連して開示される金属を含み得る。カラムめっきマスク４１９は、はんだ電気めっきプロセスの間、適所に残され得る。バリア層４２４は、導電性ピラー４０９からの銅と、はんだ４１２からのスズなどの金属との金属間化合物の形成を低減し得る。はんだ４１２、バリア層４２４、及び導電性ピラー４０９は共に、バンプボンド構造４０８を提供する。
【００５５】
図４Ｅを参照すると、はんだ４１２が拡張ヘッド４１１上に形成された後、カラムめっきマスク４１９が除去される。カラムめっきマスク４１９は、ウェットクリーン溶液４２６を用いて除去され得る。ウェットクリーン溶液４２６は、ｎ−メチル−２−ピロリジン（ＮＭＰ）又はジメチルスルホキシド（ＤＭＳＯ）などの溶剤を含み得る。ウェットクリーン溶液４２６のためのレジスト除去化学物質の専売の配合物が、幾つかの供給業者から市販されている。図４Ｅは、完成途中の、カラムめっきマスク４１９の除去を示す。ウェットクリーン溶液４２６は、カラムめっきマスク４１９を除去するために、アッシャープロセスなどのその他のプロセスと組み合わせて用いられ得る。
【００５６】
図４Ｆを参照すると、導電性ピラー４０９によって露出された箇所のシード層４０４は除去され、カラム４１０とＩ／Ｏパッド４０３との間のシード層４０４を残す。シード層４０４は、図２Ｆに関連して開示されるように除去され得る。
【００５７】
図５Ａ〜図５Ｃは、拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。マイクロ電子デバイス５００は、Ｉ／Ｏ表面５０２を備える基板５０１と、Ｉ／Ｏ表面５０２上のＩ／Ｏパッド５０３とを有する。基板５０１は、例えば、集積回路若しくはディスクリート半導体構成要素を含む半導体ウェハ、又は、ＭＥＭＳデバイスを含むＭＥＭＳウェハであり得る。Ｉ／Ｏ表面５０２の上に、任意選択でＰＯ層５０７が、Ｉ／Ｏパッド５０３を露出させる開口を備えて配置され得る。各Ｉ／Ｏパッド５０３上に、シード層５０４が配置され得る。シード層５０４は、図１Ａのシード層１０４に類似の組成を有し得る。
【００５８】
マイクロ電子デバイス５００は、Ｉ／Ｏパッド５０３上のバンプボンド構造５０８を含む。各バンプボンド構造５０８は導電性ピラー５０９を含み、導電性ピラー５０９は、カラム５１０及び拡張ヘッド５１１を有する。カラム５１０は、対応するＩ／Ｏパッド５０３から拡張ヘッド５１１まで延在する。拡張ヘッド５１１は、Ｉ／Ｏパッド５０３とは反対側でカラム５１０上に置かれる。カラム５１０は、拡張ヘッド５１１と連続し得る。カラム５１０及び拡張ヘッド５１１は、図１Ａに関連して開示される導電性材料の任意のものを含み得る。この例の一つのバージョンにおいて、カラム５１０及び拡張ヘッド５１１は、主として銅を含み得る。各バンプボンド構造５０８はさらに、拡張ヘッド５１１上に配置されるはんだ５１２を含む。
【００５９】
各拡張ヘッド５１１は、平坦なコンタクト表面５１６を有する。この例において、平坦なコンタクト表面５１６は、図５Ａに示すように、拡張ヘッド５１１の横方向縁部まで延在し得る。同様に、はんだ５１２は、拡張ヘッド５１１の横方向縁部まで延在し得る。
【００６０】
図５Ｂは、バンプボンド構造５０８の上面図である。この例の各拡張ヘッド５１１は、第１の横方向５２８に第１の横方向距離５２７及び第２の横方向５３０に第２の横方向距離５２９、対応するカラム５１０を越えて横方向に延在し、ここで、第１の横方向距離５２７は、第２の横方向距離５２９より大きい。第２の横方向距離５２９は、任意選択で、ゼロに近いか、又は場合によってはほぼゼロであり得、そのため、第２の横方向５３０における拡張ヘッド５１１の横方向表面は、第２の横方向５３０におけるカラム５１０の横方向表面と実質的に同等である。第２の横方向５３０は、第１の横方向５２８とは異なる方向に延在する。一例において、第１の横方向５２８及び第２の横方向５３０は、互いに対して直角に方位付けられ得る。別の例において、第１の横方向５２８及び第２の横方向５３０は、反対の方向に方位付けられ得る。第１の横方向５２８及び第２の横方向５３０の相対的な方位は、同じマイクロ電子デバイス５００のバンプボンド構造５０８の実例の間で異ってよい。
【００６１】
図５Ｃは、リードフレーム又はチップキャリアなどのパッケージ構造に組み立てられるマイクロ電子デバイス５００を示す。バンプボンド構造５０８は、リード５１８として表現され得る、パッケージ構造のパッケージ電極５１８にはんだ付けされ得る。はんだ５１２は、各導電性ピラー５０９を、対応するリード５１８に結合する。対応するカラム５１０に関して拡張ヘッド５１１の構成を有することは、リード５１８に対してＩ／Ｏパッド５０３の一層スペース効率の良い配置を提供し得、それゆえ、有利にも、所与のサイズのマイクロ電子デバイス５００に対し一層小さなパッケージ構造を可能にする。
【００６２】
図６Ａ〜図６Ｅは、別の例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図６Ａを参照すると、マイクロ電子デバイス６００は、Ｉ／Ｏ表面６０２を備える基板６０１と、Ｉ／Ｏ表面６０２上のＩ／Ｏパッド６０３とを有する。基板６０１は、図１Ａの基板１０１に類似し得る。Ｉ／Ｏ表面６０２の上に、任意選択でＰＯ層６０７が、Ｉ／Ｏパッド６０３を露出させる開口を備えて配置され得る。
【００６３】
Ｉ／Ｏ表面６０２の上に、存在する場合はＰＯ層６０７上に、シード層６０４が形成される。シード層６０４はＰＯ層６０７における開口を介して、Ｉ／Ｏパッド６０３に接する。シード層６０４は、後続の電気めっきプロセスのための導電性層を提供し、また、図１Ａのシード層１０４に関連して開示される金属の任意のものを含み得る。シード層６０４は、図２Ａのシード層２０４に関連して開示されるように形成され得る。
【００６４】
シード層６０４の上に、カラムめっきマスク６１９が形成される。カラムめっきマスク６１９はカラム開口６３１を有し、カラム開口６３１は、Ｉ／Ｏパッド６０３の上のエリアにおいてシード層６０４を露出させる。カラムめっきマスク６１９は、第１のフォトレジストを含み得、第１のフォトリソグラフィプロセスによって形成され得る。或る場合において、第１のフォトレジストはネガティブフォトレジストであり得、これは、紫外線（ＵＶ）光に露出された後、現像液に不溶性となり、そのため、ＵＶ光の第２の露出に反応しない。別の場合において、第１のフォトレジストはポジティブフォトレジストであり得、これは、ＵＶ光に露出された後、現像液に可溶性となり、そのような場合、カラムめっきマスク６１９は、例えば、ＵＶ光に対する全面露出と、その後に続くベーキングオペレーションによって、ＵＶ光に対して非感光性にされ得る。
【００６５】
図６Ｂを参照すると、カラムめっきマスク６１９の上に、ヘッドめっきマスク６３２が形成される。ヘッドめっきマスク６３２はヘッド開口６３３を有し、ヘッド開口６３３は、図６Ｂに示すように、カラムめっきマスク６１９においてカラム開口６３１を露出させ、各カラム開口６３１の周りのカラムめっきマスク６１９の頂部表面上のエリアを露出させる。ヘッドめっきマスク６３２は、第２のフォトレジストを含み得、第２のフォトリソグラフィプロセスによって形成され得る。第１のフォトレジスト及び第１のフォトリソグラフィプロセスは、第２のフォトレジスト及び第２のフォトリソグラフィプロセスとの互換性のために選択され得る。例えば、第１のフォトレジスト及び第２のフォトレジストはいずれもネガティブフォトレジストであり得、又は、いずれもポジティブフォトレジストであり得る。フォトリソグラフィプロセスを用いてヘッドめっきマスク６３２及びカラムめっきマスク６１９を形成することは、有利にも、マイクロ電子デバイス６００をつくる製造施設における既存の導電性ピラープロセスと互換性があり得る。
【００６６】
図６Ｃを参照すると、金属電気めっき槽６２０を用いるカラム電気めっきプロセスが、カラムめっきマスク６１９のカラム開口６３１及びヘッドめっきマスク６３２のヘッド開口６３３において、シード層６０４上に導電性ピラー６０９を形成する。金属電気めっき槽６２０は、図２Ｂの金属電気めっき槽２２０に類似の配合を有し得る。導電性ピラー６０９は、シード層６０４からカラムめっきマスク６１９の頂部表面まで延在するカラム６１０を含み、また、ヘッドめっきマスク６３２のヘッド開口６３３において、カラム６１０上に拡張ヘッド６１１を含む。カラムめっきマスク６１９の頂部表面は、シード層６０４とは反対側に位置する。カラム電気めっきプロセスは、拡張ヘッド６１１上に、平坦なコンタクト表面６１６を提供するように構成され得る。拡張ヘッド６１１は、図５Ｂに関連して開示される構成を備えて、カラム６１０を越えて横方向に延在する。図６Ｃは、完成した導電性ピラー６０９を示す。
【００６７】
図６Ｄを参照すると、はんだ電気めっき槽６２１を用いるはんだ電気めっきプロセスが、コンタクト表面６１６上にはんだ６１２を形成する。はんだ６１２は、図１Ａのはんだ１１２に関連して開示される金属を含み得る。カラムめっきマスク６１９及びヘッドめっきマスク６３２は、はんだ電気めっきプロセスの間、適所に残され得、そのため、はんだ６１２は、拡張ヘッド６１１の横方向縁部まで延在する。はんだ６１２及び導電性ピラー６０９は共に、バンプボンド構造６０８を提供する。
【００６８】
図６Ｅを参照すると、はんだ６１２が拡張ヘッド６１１上に形成された後、図６Ｄのカラムめっきマスク６１９及びヘッドめっきマスク６３２が除去される。カラムめっきマスク６１９及びヘッドめっきマスク６３２は、例えば、図２Ｅ又は図４Ｅに関連して開示される方法の任意のものを用いて除去され得る。その後、導電性ピラー６０９によって露出された箇所のシード層６０４は除去され、カラム６１０とＩ／Ｏパッド６０３との間のシード層６０４を残す。シード層６０４は、図２Ｆに関連して開示されるように除去され得る。
【００６９】
図７Ａ〜図７Ｄは、更なる例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図７Ａを参照すると、マイクロ電子デバイス７００は、Ｉ／Ｏ表面７０２を備える基板７０１と、Ｉ／Ｏ表面７０２上のＩ／Ｏパッド７０３とを有する。基板７０１は、図１Ａの基板１０１に類似し得る。Ｉ／Ｏパッド７０３は、図７Ａに示すように、相互接続７０５の頂面上に配置され得る。Ｉ／Ｏ表面７０２の上に、任意選択でＰＯ層７０７が、Ｉ／Ｏパッド７０３を露出させる開口を備えて配置され得る。Ｉ／Ｏ表面７０２の上に、存在する場合はＰＯ層７０７上に、シード層７０４が形成される。シード層７０４は、ＰＯ層７０７における開口を介して、Ｉ／Ｏパッド７０３に接する。シード層７０４は、後続の電気めっきプロセスのための導電性層を提供し、図１Ａのシード層１０４に関連して開示される金属の任意のものを含み得る。シード層７０４は、図２Ａのシード層２０４に関連して開示されるように形成され得る。
【００７０】
シード層７０４の上に、ピラーめっきマスク７３４が形成される。図７Ａに示すように、ピラーめっきマスク７３４は、Ｉ／Ｏパッド７０３の上のエリアにおいてシード層７０４を露出させるカラム開口７３１を有し、また、開口７３１を露出させ、各カラム開口７３１の周りのエリアを露出させるヘッド開口７３３を有する。ピラーめっきマスク７３４は、マスク材料７３６をディスペンスする、インクジェット装置７３５を用いる材料ジェッティングプロセスなどの、アディティブプロセスによって形成され得る。マスク材料は、例えば、流れ特性を改善するための溶剤と共に、ノボラック樹脂などの、有機ポリマーを含み得る。アディティブプロセスが完了した後、溶剤などの揮発性材料を除去するため、又は、マスク材料７３６を架橋結合するために、ピラーめっきマスク７３４がベークされ得る。アディティブプロセスを用いてピラーめっきマスク７３４を形成することは、二つのフォトリソグラフィプロセスを用いるものと比較して、有利にも、製造コストを低減し得る。
【００７１】
図７Ｂを参照すると、金属電気めっき槽７２０を用いるピラー電気めっきプロセスが、ピラーめっきマスク７３４のカラム開口７３１及びヘッド開口７３３において、シード層７０４上の導電性ピラー７０９を形成する。金属電気めっき槽７２０は、図２Ｂの金属電気めっき槽２２０に類似の配合を有し得る。導電性ピラー７０９は、カラム開口７３１においてカラム７１０を含み、また、ヘッド開口７３３においてカラム７１０上の拡張ヘッド７１１を含む。この例では、ピラー電気めっきプロセスは、図７Ｂに示すように、平坦であるコンタクト表面７１６を、拡張ヘッド７１１上に、丸みのある端部を備えて提供するように構成され得る。拡張ヘッド７１１は、図５Ｂに関連して開示される構成を備えて、カラム７１０を越えて横方向に延在し得る。図７Ｂは完成した導電性ピラー７０９を示す。
【００７２】
図７Ｃを参照すると、はんだ電気めっき槽７２１を用いるはんだ電気めっきプロセスが、コンタクト表面７１６上にはんだ７１２を形成する。はんだ７１２は、図１Ａのはんだ１１２に関連して開示される金属を含み得る。ピラーめっきマスク７３４は、はんだ電気めっきプロセスの間、適所に残され得、そのため、はんだ７１２が、拡張ヘッド７１１の横方向縁部まで延在する。はんだ７１２及び導電性ピラー７０９は共に、バンプボンド構造７０８を提供する。
【００７３】
図７Ｄを参照すると、はんだ７１２が拡張ヘッド７１１上に形成された後、図７Ｃのピラーめっきマスク７３４が除去される。ピラーめっきマスク７３４は、例えば、図２Ｅ又は図４Ｅに関連して開示される方法の任意のものを用いて除去され得る。その後、導電性ピラー７０９によって露出された箇所のシード層７０４が除去され、カラム７１０とＩ／Ｏパッド７０３との間のシード層７０４を残す。シード層７０４は、図２Ｆに関連して開示されるように除去され得る。
【００７４】
図８は、拡張ヘッドを備える導電性ピラーを含む、別の例示のマイクロ電子デバイスの断面図である。マイクロ電子デバイス８００は、Ｉ／Ｏ表面８０２を備える基板８０１と、Ｉ／Ｏ表面８０２上のＩ／Ｏパッド８０３とを有する。基板８０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド８０３は、ビア８０６を介して相互接続８０５に電気的に結合され得る。Ｉ／Ｏ表面８０２の上に、任意選択でＰＯ層８０７が、Ｉ／Ｏパッド８０３を露出させる開口を備えて配置され得る。この例において、Ｉ／Ｏパッド８０３は、ニッケル、パラジウム、プラチナ、又は金などの保護金属のキャップ層を備える、アルミニウム又は銅のベースパッドを含み得る。
【００７５】
マイクロ電子デバイス８００は、Ｉ／Ｏパッド８０３上にバンプボンド構造８０８を含む。各バンプボンド構造８０８は導電性ピラー８０９を含み、導電性ピラー８０９は、カラム８１０及び拡張ヘッド８１１を有する。この例では、導電性ピラー８０９は、介在シード層なしで、対応するＩ／Ｏパッド８０３上に直接配置され得る。カラム８１０は、対応するＩ／Ｏパッド８０３から拡張ヘッド８１１まで延在する。拡張ヘッド８１１は、Ｉ／Ｏパッド８０３とは反対側でカラム８１０上に位置する。カラム８１０は、拡張ヘッド８１１と連続し得る。カラム８１０及び拡張ヘッド８１１は、図１Ａに関連して開示される導電性材料の任意のものを含み得る。この例の一つのバージョンにおいて、カラム８１０及び拡張ヘッド８１１は、主として銅を含み得る。
【００７６】
拡張ヘッド８１１は、カラム８１０とは反対に位置する平坦なコンタクト表面８１６を有する。図８に示すように、カラム８１０は先細の垂直方向外形を有し得る。代替として、カラム８１０は、一定幅の垂直方向外形を有し得る。
【００７７】
拡張ヘッド８１１は、図５Ａ及び図５Ｂの拡張ヘッド５１１に関連して開示される構成を有し得る。代替として、拡張ヘッド８１１は、図１Ａ及び図１Ｂの拡張ヘッド１１１に関連して開示される構成を有し得る。
【００７８】
この例において、導電性ピラー８０９は、共に付着される導電性ナノ粒子を含み得る。ナノ粒子は、共に融着され得、そのため、導電性ピラー８０９は実質的に空隙がない。
【００７９】
各バンプボンド構造８０８はさらに、拡張ヘッド８１１上に配置されるはんだ８１２を含む。図８に図示しないが、バンプボンド構造８０８はさらに、はんだ８１２と導電性ピラー８０９との間に配置されるバリア層を含み得る。バリア層は、図３のバリア層３２４に関連して開示される特性を有し得る。
【００８０】
図９Ａ〜図９Ｄは、別の例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図９Ａを参照すると、マイクロ電子デバイス９００は、Ｉ／Ｏ表面９０２を備える基板９０１と、Ｉ／Ｏ表面９０２上のＩ／Ｏパッド９０３とを有する。基板９０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド９０３は、ビア９０６を介して相互接続９０５に電気的に結合され得る。Ｉ／Ｏ表面９０２の上に、任意選択でＰＯ層９０７が、Ｉ／Ｏパッド９０３を露出させる開口を備えて配置され得る。この例において、Ｉ／Ｏパッド９０３は、例えば図８に関連して開示されるような保護金属のキャップ層を備える、アルミニウム又は銅のベースパッドを含み得る。
【００８１】
導電性ピラー９０９のカラム９１０が、第１のアディティブプロセスによってＩ／Ｏパッド９０３上に直接形成される。第１のアディティブプロセスは、図９Ａに示すように、導電性ナノ粒子９３８をディスペンスする静電ディスペンス装置９３７を用いる静電堆積プロセスを含み得る。導電性ナノ粒子９３８は、例えば、金属ナノ粒子、炭素ナノ粒子、グラフェンナノ粒子、又はカーボンナノチューブナノ粒子を含み得る。代替として、第１のアディティブプロセスは、例えば、材料ジェッティングプロセス、レーザ焼結プロセス、又は電気化学堆積プロセスを含み得る。図９Ａは、完成途中のカラム９１０を示す。第１のアディティブプロセスを用いてカラム９１０を形成することは、めっきマスクを用いた電気めっきと比較して、マイクロ電子デバイス９００の製造コスト及び複雑さを低減し得る。
【００８２】
図９Ｂを参照すると、カラム９１０上に、第２のアディティブプロセスによって、導電性ピラー９０９の拡張ヘッド９１１が形成される。拡張ヘッド９１１は、平坦であるコンタクト表面９１６を有するように形成される。図９Ｂに示すように、平坦なコンタクト表面９１６は、拡張ヘッド９１１の横方向縁部まで延在し得る。代替として、平坦なコンタクト表面９１６は、拡張ヘッド９１１の横方向縁部から窪み得、拡張ヘッド９１１は、横方向縁部の周りに丸みのある又は多角形の外形を備えて形成されてもよい。第２のアディティブプロセスは、電気化学堆積装置９３９を用いる電気化学堆積プロセスを含み得、電気化学堆積装置９３９は、銅などの金属を、図９Ｂに示すように、電解液９４０を介して導電性ピラー９０９上にめっきする。代替として、第２のアディティブプロセスは、例えば、材料ジェッティングプロセス、レーザ焼結プロセス、又は静電堆積プロセスを含み得る。第２のアディティブプロセスは、図９Ａを参照して説明される、第１のアディティブプロセスの続きであり得る。拡張ヘッド９１１は、図１Ａの導電性ピラー１０９に関連して開示される導電性材料の任意のものを含み得る。第２のアディティブプロセスを用いて拡張ヘッド９１１を形成することは、マイクロ電子デバイス９００の製造コスト及び複雑さをさらに低減し得る。
【００８３】
図９Ｃを参照すると、導電性ピラー９０９は、例えば放射加熱プロセス９４１によって、任意選択で加熱され得る。導電性ピラー９０９から揮発性材料を除去するため、又は、導電性ピラー９０９におけるナノ粒子を融着するため、又は、導電性ピラー９０９の密度を高めるため、導電性ピラー９０９は加熱され得る。放射加熱プロセス９４１の代わりに、導電性ピラー９０９は、ホットプレートプロセス、強制空気加熱プロセス、又はファーネスプロセスによって加熱されてもよい。導電性ピラー９０９を形成するためにナノ粒子を用いることで、対応するバルク金属の融点より低い温度でナノ粒子を融着させることが可能となり得る。例えば、３０ナノメートルより小さな銅ナノ粒子が５００℃未満で融着され得ることが報告されている。
【００８４】
図９Ｄを参照すると、はんだ９１２が、拡張ヘッド９１１上に形成され、平坦なコンタクト表面９１６を覆う。はんだ９１２は、第３のアディティブプロセスによって形成され得る。第３のアディティブプロセスは、材料押出装置９４２を用いた材料押出プロセスを含み得、材料押出装置９４２は、図９Ｄに示すように、はんだペースト９４３を拡張ヘッド９１１上にディスペンスする。代替として、第３のアディティブプロセスは、例えば、バインダージェッティングプロセス、材料ジェッティングプロセス、材料押出、静電堆積プロセス、又は電気化学堆積プロセスを含み得る。はんだ９１２はその後、必要に応じて、揮発性材料を除去するために加熱され得る。はんだ９１２は、導電性ピラー９０９におけるナノ粒子を融着させるために必要とされる温度より低い温度で、例えば１００℃〜３００℃で加熱され得る。
【００８５】
導電性ピラー９０９及びはんだ９１２は、マイクロ電子デバイス９００のバンプボンド構造９０８を提供する。カラム９１０及び拡張ヘッド９１１は、図９Ａ〜図９Ｄに示したものとは異なる形状を有し得る。例えば、カラム９１０及び拡張ヘッド９１１は、図１Ａ及び図１Ｂに示した形状を有し得る。
【００８６】
図１０Ａ及び図１０Ｂは、拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。図１０Ａを参照すると、マイクロ電子デバイス１０００は、Ｉ／Ｏ表面１００２を備える基板１００１と、Ｉ／Ｏ表面１００２上のＩ／Ｏパッド１００３とを有する。基板１００１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド１００３は、ビア１００６を介して相互接続１００５に電気的に結合され得る。Ｉ／Ｏ表面１００２の上に、任意選択でＰＯ層１００７が、Ｉ／Ｏパッド１００３を露出させる開口を備えて配置され得る。Ｉ／Ｏパッド１００３上に、第１のシード層１００４が配置され得る。第１のシード層１００４は、図１Ａのシード層１０４に類似の組成を有し得る。
【００８７】
マイクロ電子デバイス１０００は、Ｉ／Ｏパッド１００３上にバンプボンド構造１００８を含む。バンプボンド構造１００８は導電性ピラー１００９を含み、導電性ピラー１００９は、カラム１０１０及び拡張ヘッド１０１１を有する。この例において、バンプボンド構造１００８は、カラム１０１０と拡張ヘッド１０１１との間に第２のシード層１０４４を含み得る。第２のシード層１０４４は、電気めっきプロセスに適した導電性材料の組成を有し得る。カラム１０１０及び拡張ヘッド１０１１は、図１Ａに関連して開示される導電性材料の任意のものを含み得る。この例の一つのバージョンにおいて、カラム１０１０及び拡張ヘッド１０１１は、主として銅を含み得る。或る場合において、拡張ヘッド１０１１は、カラム１０１０と同じ組成を含み得る。別の場合において、拡張ヘッド１０１１は、カラム１０１０とは異なる組成を有し得る。カラム１０１０は、第１のシード層１００４から第２のシード層１０４４まで延在する。拡張ヘッド１０１１は、カラム１０１０とは反対側で第２のシード層１０４４上に位置する。拡張ヘッド１０１１は、少なくとも一つの横方向に、カラム１０１０を越えて横方向に延在する。拡張ヘッド１０１１は、平坦であるコンタクト表面１０１６を有する。コンタクト表面１０１６は、カラム１０１０とは反対側に位置する。
【００８８】
この例のバンプボンド構造１００８は、コンタクト表面１０１６上に第１の接続エリア１０４５を、及びコンタクト表面１０１６上に第２の接続エリア１０４６を有する。バンプボンド構造１００８は、第１の接続エリア１０４５における及び第２の接続エリア１０４６における拡張ヘッド１０１１上にはんだ１０１２を含む。バンプボンド構造１００８は、第１の接続エリア１０４５と第２の接続エリア１０４６との間の拡張ヘッド１０１１上に絶縁層１０４７を任意選択で含み得る。
【００８９】
図１０Ｂを参照すると、マイクロ電子デバイス１０００は、リードフレーム又はチップキャリアなどのパッケージ構造に組み立てられる。バンプボンド構造１００８は、パッケージ構造の第１のリード１０１８ａ及び第２のリード１０１８ｂであり得る第１のパッケージ電極１０１８ａ及び第２のパッケージ電極１０１８ｂに接続される。はんだ１０１２は、第１の接続エリア１０４５において導電性ピラー１００９を第１のリード１０１８ａに結合し、第２の接続エリア１０４６において導電性ピラー１００９を第２のリード１０１８ｂに結合する。拡張ヘッド１０１１を第１のリード１０１８ａ及び第２のリード１０１８ｂに接続させることは、有利にも、所与のサイズのマイクロ電子デバイス１０００に対して一層小さなパッケージ構造を可能にし得る。
【００９０】
図１１Ａ〜図１１Ｋは、更なる例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図１１Ａを参照すると、マイクロ電子デバイス１１００は、Ｉ／Ｏ表面１１０２を備える基板１１０１と、Ｉ／Ｏ表面１１０２上のＩ／Ｏパッド１１０３とを有する。基板１１０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド１１０３は、一つ又は複数のビア１１０６を介して相互接続１１０５に電気的に結合され得る。Ｉ／Ｏ表面１１０２の上に、任意選択でＰＯ層１１０７が、Ｉ／Ｏパッド１１０３を露出させる開口を備えて配置され得る。
【００９１】
Ｉ／Ｏ表面１１０２の上に、存在する場合はＰＯ層１１０７上に、第１のシード層１１０４が形成される。第１のシード層１１０４は、ＰＯ層１１０７における開口を介して、Ｉ／Ｏパッド１１０３に接する。第１のシード層１１０４は、後続の第１の電気めっきプロセスのための導電性層を提供し、図１Ａのシード層１０４に関連して開示される金属の任意のものを含み得る。第１のシード層１１０４は、図２Ａのシード層２０４に関連して開示されるように形成され得る。
【００９２】
第１のシード層１１０４の上に、カラムめっきマスク１１１９が形成される。カラムめっきマスク１１１９はカラム開口１１３１を有し、カラム開口１１３１は、Ｉ／Ｏパッド１１０３の上のエリアにおいて第１のシード層１１０４を露出させる。カラムめっきマスク１１１９は、例えば、図６Ａに関連して開示されるようなフォトリソグラフィプロセスによって形成され得、又は、図７Ａに関連して開示されるようなアディティブプロセスによって形成され得る。カラムめっきマスク１１１９を形成するその他の方法も、この例の範囲内にある。
【００９３】
図１１Ｂを参照すると、カラム電気めっきプロセスが、カラム開口１１３１における第１のシード層１１０４上に、すなわち、カラムめっきマスク１１１９によって露出された箇所に、カラム１１１０を形成する。カラム電気めっきプロセスは、図２Ｂに関連して開示されるカラム電気めっきプロセスに類似し得る。カラム１１１０は、第１のシード層１１０４から、カラムめっきマスク１１１９の頂部表面の近傍まで延在する。カラムめっきマスク１１１９の頂部表面は、第１のシード層１１０４とは反対側に位置する。この例の一つのバージョンにおいて、カラム１１１０は、図１１Ｂに示すように、カラムめっきマスク１１１９の頂部表面より数ミクロン下まで延在し得る。別のバージョンにおいて、カラム１１１０は、カラムめっきマスク１１１９の頂部表面まで延在し得る。更なるバージョンにおいて、カラム１１１０は、カラムめっきマスク１１１９の頂部表面より数ミクロン上方に延在し得る。カラム１１１０は、導電性ピラー１１０９の一部である。
【００９４】
図１１Ｃを参照すると、カラム１１１０上及びカラムめっきマスク１１１９の上に、第２のシード層１１４４が形成される。第２のシード層１１４４は、後続の第２の電気めっきプロセスのための導電性層を提供する。第２のシード層１１４４は、図１Ａのシード層１０４に関連して開示される金属の任意のものを含み得る。第２のシード層１１４４は、図２Ａのシード層２０４に関連して開示されるように形成され得る。
【００９５】
図１１Ｄを参照すると、第２のシード層１１４４の上にヘッドめっきマスク１１３２が形成される。図１１Ｄに示すように、ヘッドめっきマスク１１３２はヘッド開口１１３３を有し、ヘッド開口１１３３は、カラム１１１０の周りの第２のシード層１１４４を露出させる。ヘッドめっきマスク１１３２は、例えば、カラムめっきマスク１１１９を形成するために用いられるプロセスに類似するプロセスによって形成され得る。ヘッドめっきマスク１１３２を形成するその他の方法も、この例の範囲内にある。
【００９６】
図１１Ｅを参照すると、ヘッド電気めっきプロセスが、ヘッド開口１１３３における第２のシード層１１４４上に、すなわち、ヘッドめっきマスク１１３２によって露出された箇所に、拡張ヘッド１１１１を形成する。ヘッド電気めっきプロセスは、図２Ｂに関連して開示される金属電気めっきプロセスに類似し得る。拡張ヘッド１１１１は、第２のシード層１１４４からヘッドめっきマスク１１３２の頂部表面の近傍まで延在する。ヘッドめっきマスク１１３２の頂部表面は、第２のシード層１１４４とは反対側に位置する。この例の一つのバージョンにおいて、拡張ヘッド１１１１は、図１１Ｅに示すように、ヘッドめっきマスク１１３２の数ミクロン下まで延在し得る。別のバージョンにおいて、拡張ヘッド１１１１は、拡張ヘッド１１１１の頂部表面まで延在し得る。更なるバージョンにおいて、拡張ヘッド１１１１は、ヘッドめっきマスク１１３２の頂部表面より上に延在し得る。拡張ヘッド１１１１は導電性ピラー１１０９の一部である。拡張ヘッド１１１１は、第２のシード層１１４４とは反対側に位置するコンタクト表面１１１６を有する。この例の拡張ヘッド１１１１は、コンタクト表面１１１６上に第１の接続エリア１１４５を、及びコンタクト表面１１１６上に第２の接続エリア１１４６を有する。
【００９７】
図１１Ｆを参照すると、拡張ヘッド１１１１上に絶縁層１１４７が形成され得る。絶縁層１１４７は、第１の接続エリア１１４５と第２の接続エリア１１４６との間のコンタクト表面１１１６上に置かれ得る。絶縁層１１４７は、ポリマー材料、シリコーン材料などの有機誘電体材料、又は、二酸化ケイ素若しくは酸化アルミニウムなどの無機誘電体材料を含み得る。絶縁層１１４７は、感光性ポリイミドなどの感光性ポリマー材料を用いるフォトリソグラフィプロセスによって形成され得る。代替として、絶縁層１１４７は、誘電体材料の層の堆積と、その後に続くマスク及びエッチングプロセスによって形成され得る。更なる例において、絶縁層１１４７はアディティブプロセスによって形成され得る。
【００９８】
図１１Ｇを参照すると、第１の接続エリア１１４５及び第２の接続エリア１１４６におけるコンタクト表面１１１６上に、はんだ１１１２が形成される。はんだ１１１２は、例えば、電気めっきプロセスによって、又はアディティブプロセスによって形成され得る。はんだ１１１２は、図１Ａのはんだ１１２に関連して開示される金属の任意のものを含み得る。
【００９９】
図１１Ｈを参照すると、図１１Ｇのヘッドめっきマスク１１３２が除去されている。ヘッドめっきマスク１１３２は、例えば、図２Ｅ又は図４Ｅに関連して開示される方法の任意のものを用いて除去され得る。この例では、図１１Ｈに示すように、第２のシード層１１４４は、カラムめっきマスク１１１９の除去を防止し得る。
【０１００】
図１１Ｉを参照すると、拡張ヘッド１１１１によって露出された箇所の第２のシード層１１４４が除去され、少なくともカラム１１１０と拡張ヘッド１１１１との間の適所に第２のシード層１１４４を残す。第２のシード層１１４４は、例えば、ウェットエッチングプロセス又はプラズマプロセスによって除去され得る。図１１Ｉに示すように、第２のシード層１１４４の除去は、カラムめっきマスク１１１９を実質的にそのままにし得る。
【０１０１】
図１１Ｊを参照すると、図１１Ｉのカラムめっきマスク１１１９が除去されている。カラムめっきマスク１１１９は、例えば、図２Ｅ又は図４Ｅに関連して開示される方法の任意のものを用いて除去され得る。この例では、図１１Ｊに示すように、カラムめっきマスク１１１９の除去は、第１のシード層１１０４及び第２のシード層１１４４を実質的にそのままにし得る。
【０１０２】
図１１Ｋを参照すると、カラム１１１０によって露出された箇所の第１のシード層１１０４が除去され、カラム１１１０とＩ／Ｏパッド１１０３との間の第１のシード層１１０４を残す。第１のシード層１１０４は、基板１１０１の上の適所にＯＰ層１１０７の少なくとも一部を残すように、ウェットエッチングプロセス又はプラズマプロセスによって除去され得る。また、第１のシード層１１０４の除去は、第１のシード層１１０４を除去するために用いられる反応物に露出された箇所の第２のシード層１１４４の一部を除去し得、カラム１１１０と拡張ヘッド１１１１との間の第２のシード層１１４４を残す。カラム１１１０、第２のシード層１１４４、拡張ヘッド１１１１、及びはんだ１１１２は、マイクロ電子デバイス１１００のバンプボンド構造１１０８を提供する。
【０１０３】
図１２Ａ及び図１２Ｂは、拡張ヘッドを備える一対の導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。図１２Ａを参照すると、マイクロ電子デバイス１２００は、Ｉ／Ｏ表面１２０２を備える基板１２０１を有する。マイクロ電子デバイス１２００は、Ｉ／Ｏ表面１２０２上に第１のＩ／Ｏパッド１２０３ａ及び第２のＩ／Ｏパッド１２０３ｂを含む。基板１２０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド１２０３ａ及び１２０３ｂは、ビア１２０６を介して相互接続１２０５に電気的に結合され得る。Ｉ／Ｏ表面１２０２の上に、任意選択でＰＯ層１２０７が、Ｉ／Ｏパッド１２０３ａ及び１２０３ｂを露出させる開口を備えて配置され得る。Ｉ／Ｏパッド１２０３ａ及び１２０３ｂ上に、第１のシード層１２０４が配置され得る。第１のシード層１２０４は、図１Ａのシード層１０４に類似する組成を有し得る。
【０１０４】
マイクロ電子デバイス１２００は、Ｉ／Ｏパッド１２０３ａ及び１２０３ｂ上にバンプボンド構造１２０８を含む。バンプボンド構造１２０８は導電性ピラー１２０９を含み、導電性ピラー１２０９は、第１のＩ／Ｏパッド１２０３ａ上に第１のカラム１２１０ａを及び第２のＩ／Ｏパッド１２０３ｂ上に第２のカラム１２１０ｂを有する。また、バンプボンド構造１２０８は、第１のカラム１２１０ａ及び第２のカラム１２１０ｂ上に拡張ヘッド１２１１を含む。この例では、バンプボンド構造１２０８は、第１のカラム１２１０ａと拡張ヘッド１２１１との間及び第２のカラム１２１０ｂと拡張ヘッド１２１１との間に、第２のシード層１２４４を含み得る。第２のシード層１２４４は、電気めっきプロセスに適した組成を有し得る。この例では、第２のシード層１２４４は、図１２Ａに示すように、拡張ヘッド１２１１の横方向表面上に延在し得る。カラム１２１０ａ及び１２１０ｂ並びに拡張ヘッド１２１１は、図１Ａに関連して開示される導電性材料の任意のものを含み得る。この例の一つのバージョンにおいて、カラム１２１０ａ及び１２１０ｂ並びに拡張ヘッド１２１１は、主として銅を含み得る。第１のカラム１２１０ａは、第１のシード層１２０４から第２のシード層１２４４まで延在し、第２のカラム１２１０ｂに関しても同様である。拡張ヘッド１２１１は、第１のカラム１２１０ａ及び第２のカラム１２１０ｂとは反対側で、第２のシード層１２４４上に位置する。拡張ヘッド１２１１は、平坦であるコンタクト表面１２１６を有する。コンタクト表面１２１６は、第１のカラム１２１０ａ及び第２のカラム１２１０ｂとは反対側に位置する。この例のバンプボンド構造１２０８は、コンタクト表面１２１６上に第１の接続エリア１２４５を有する。この例のバンプボンド構造１２０８は、拡張ヘッド１２１１と第２のカラム１２１０ｂとの間の境界において、第２の接続エリア１２４６を有し、第２の接続エリア１２４６では、拡張ヘッド１２１１が、第２のシード層１２４４を介して第２のカラム１２１０ｂに接する。バンプボンド構造１２０８は、拡張ヘッド１２１１のコンタクト表面１２１６上にはんだ１２１２を含む。はんだ１２１２は、図１Ａのはんだ１１２に関連して開示されるような組成を有し得る。
【０１０５】
図１２Ｂは、リードフレーム又はチップキャリアなどのパッケージ構造に組み立てられた後のマイクロ電子デバイス１２００を示す。バンプボンド構造１２０８は、リード１２１８であり得る、パッケージ構造のパッケージ電極１２１８に接続される。はんだ１２１２は、第１の接続エリア１２４５において、導電性ピラー１２０９をパッケージ電極１２１８に結合する。そのため、バンプボンド構造１２０８は、第１のＩ／Ｏパッド１２０３ａを、第１の接続エリア１２４５を介してパッケージ電極１２１８に、及び、第２の接続エリア１２４６を介して第２のＩ／Ｏパッド１２０３ｂに電気的に接続する。バンプボンド構造１２０８は、有利にも、所与のサイズのマイクロ電子デバイス１２００に対して一層小さなパッケージ構造を可能にし得る。
【０１０６】
図１３Ａ〜図１３Ｉは、別の例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図１３Ａを参照すると、マイクロ電子デバイス１３００は、Ｉ／Ｏ表面１３０２を備える基板１３０１を有する。マイクロ電子デバイス１３００は、Ｉ／Ｏ表面１３０２上に第１のＩ／Ｏパッド１３０３ａ及び第２のＩ／Ｏパッド１３０３ｂを含む。基板１３０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド１３０３ａ及び１３０３ｂは、ビア１３０６を介して相互接続１３０５に電気的に結合され得る。Ｉ／Ｏ表面１３０２の上に、任意選択でＰＯ層１３０７が、Ｉ／Ｏパッド１３０３ａ及び１３０３ｂを露出させる開口を備えて配置され得る。
【０１０７】
Ｉ／Ｏ表面１３０２の上に、存在する場合はＰＯ層１３０７上に、第１のシード層１３０４が形成される。第１のシード層１３０４は、ＰＯ層１３０７における開口を介して、Ｉ／Ｏパッド１３０３ａ及び１３０３ｂに接する。第１のシード層１３０４は、図１１Ａの第１のシード層１１０４に類似の組成を有し得、類似のプロセスによって形成され得る。
【０１０８】
第１のシード層１３０４の上に、カラムめっきマスク１３１９が形成される。カラムめっきマスク１３１９は、第１のＩ／Ｏパッド１３０３ａの上の第１のエリアにおいて第１のシード層１３０４を露出させる第１のカラム開口１３３１ａを有し、また、第２のＩ／Ｏパッド１３０３ｂの上の第２のエリアにおいて第１のシード層１３０４を露出させる第２のカラム開口１３３１ｂを有する。図１３Ａに示すように、第１のカラム開口１３３１ａ及び第２のカラム開口１３３１ｂは、先細の垂直方向外形を有し得る。カラムめっきマスク１３１９は、一定幅の垂直方向外形を備える開口を有する類似のめっきマスクを形成するプロセスと比較して、緩やかな規格のフォトリソグラフィプロセスによって形成され得る。緩やかな規格のフォトリソグラフィプロセスを用いることは、有利にも、マイクロ電子デバイス１３００の製造コストを低減させ得る。
【０１０９】
図１３Ｂを参照すると、カラム電気めっきプロセスが、第１のカラム開口１３３１ａにおける第１のシード層１３０４上に第１のカラム１３１０ａを、また、第２のカラム開口１３３１ｂにおける第１のシード層１３０４上に第２のカラム１３１０ｂを形成する。カラム電気めっきプロセスは、図２Ｂに関連して開示されるカラム電気めっきプロセスに類似し得る。第１のカラム１３１０ａ及び第２のカラム１３１０ｂは、導電性ピラー１３０９の一部である。
【０１１０】
図１３Ｃを参照すると、カラムめっきマスク１３１９の上にヘッドトレンチ層１３３２が形成される。図１３Ｃに示すように、ヘッドトレンチ層１３３２はヘッドトレンチ１３３３を有し、ヘッドトレンチ１３３３は、第１のカラム１３１０ａ及び第２のカラム１３１０ｂを露出させ、また、第１のカラム１３１０ａの周り及び第２のカラム１３１０ｂ周りのカラムめっきマスク１３１９を露出させる。ヘッドトレンチ層１３３２は、例えば、カラムめっきマスク１３１９と互換性のあるプロセスによって形成され得る。
【０１１１】
図１３Ｄを参照すると、ヘッドトレンチ層１３３２の上に第２のシード層１３４４が形成され、第２のシード層１３４４は、ヘッドトレンチ１３３３内へ延在し、第１のカラム１３１０ａ及び第２のカラム１３１０ｂに接する。第２のシード層１３４４は、後続のヘッド電気めっきプロセスのための導電性層を提供する。第２のシード層１３４４は、図１Ａのシード層１０４に関連して開示される金属の任意のものを含み得、図２Ａのシード層２０４に関連して開示されるように形成され得る。
【０１１２】
図１３Ｅを参照すると、ヘッド電気めっきプロセスは、第２のシード層１３４４上に銅ヘッド層１３４８を形成する。銅ヘッド層１３４８は、ヘッドトレンチ１３３３を充填し、また、ヘッドトレンチ１３３３の近傍のヘッドトレンチ層１３３２の上に延在する。ヘッドトレンチ１３３３の近傍のヘッドトレンチ層１３３２の上よりも、ヘッドトレンチ１３３３において一層大きな厚さを備える銅ヘッド層１３４８を形成するために、ヘッド電気めっきプロセスは、レベラー、抑制剤と呼ばれることもあるサプレッサ、及び、ブライトナーと呼ばれることもある促進剤などの、添加物を用い得る。
【０１１３】
図１３Ｆを参照すると、ヘッドトレンチ１３３３の近傍のヘッドトレンチ層１３３２の上の銅ヘッド層１３４８が除去されて、導電性ピラー１３０９の拡張ヘッド１３１１を提供するための、ヘッドトレンチ１３３３における銅ヘッド層１３４８を残す。ヘッドトレンチ１３３３の近傍のヘッドトレンチ層１３３２の上の第２のシード層１３４４も除去される。ヘッドトレンチ層１３３２の上の銅ヘッド層１３４８は、例えば、研磨パッドと銅を除去するスラリーとを用いる銅化学機械研磨（ＣＭＰ）プロセスによって除去され得る。また、ヘッドトレンチ層１３３２の上の第２のシード層１３４４は、銅ＣＭＰプロセスによって除去され得、又は、選択的ウェットエッチングプロセスによって除去され得る。拡張ヘッド１３１１は、第１のカラム１３１０ａ及び第２のカラム１３１０ｂとは反対側に位置するコンタクト表面１３１６を有する。図１３Ｃ〜図１３Ｆに関連して開示されるような拡張ヘッド１３１１を形成するための方法は、ダマシンプロセス、特に、銅ダマシンプロセスと呼ばれることもある。
【０１１４】
図１３Ｇを参照すると、コンタクト表面１３１６上にはんだ１３１２が形成される。はんだ１３１２は、例えば、電気めっきプロセスによって、又は、アディティブプロセスによって形成され得る。はんだ１３１２は、図１Ａのはんだ１１２に関連して開示される金属の任意のものを含み得る。第１のカラム１３１０ａ、第２のカラム１３１０ｂ、第２のシード層１３４４、拡張ヘッド１３１１、及びはんだ１３１２は、マイクロ電子デバイス１３００のバンプボンド構造１３０８を提供する。
【０１１５】
図１３Ｈを参照すると、図１３Ｇのヘッドトレンチ層１３３２及びカラムめっきマスク１３１９が除去されて、第１のＩ／Ｏパッド１３０３ａ及び第２のＩ／Ｏパッド１３０３ｂ上の適所にバンプボンド構造１３０８を残す。ヘッドトレンチ層１３３２及びカラムめっきマスク１３１９は、酸素プラズマプロセス又はダウンストリームアッシャープロセスなど、単一プロセスによって除去され得る。代替として、ヘッドトレンチ層１３３２は、ヘッドトレンチ層１３３２の材料に適した第１の除去プロセスによって除去され得、その後、カラムめっきマスク１３１９が、カラムめっきマスク１３１９の材料に適した第２の除去プロセスによって除去され得る。例えば、第１の除去プロセスは、酸素ラジカルを用いるドライプロセスを含み得、第２の除去プロセスは、一つ又は複数の有機溶剤を用いるウェット除去プロセスを含み得る。
【０１１６】
図１３Ｉを参照すると、第１のカラム１３１０ａ及び第２のカラム１３１０ｂによって露出された箇所の第１のシード層１３０４が除去されて、第１のカラム１３１０ａと第１のＩ／Ｏパッド１３０３ａとの間及び第２のカラム１３１０ｂと第２のＩ／Ｏパッド１３０３ｂとの間の第１のシード層１３０４を残す。第１のシード層１３０４は、基板１３０１の上の適所にＰＯ層１３０７の少なくとも一部を残すように、ウェットエッチングプロセス又はプラズマプロセスによって除去され得る。第２のシード層１３４４が第１のシード層１３０４とは異なる組成を有するこの例のバージョンにおいて、第１のシード層１３０４の除去は、図１３Ｉに示すように、第２のシード層１３４４を実質的にそのままにし得る。第１のカラム１３１０ａ及び第２のカラム１３１０ｂ、第２のシード層１３４４、拡張ヘッド１３１１、並びにはんだ１３１２は、マイクロ電子デバイス１３００のバンプボンド構造１３０８を提供する。
【０１１７】
図１４Ａ及び図１４Ｂは、拡張ヘッドを備える導電性ピラーを含む、更なる例示のマイクロ電子デバイスの断面図である。図１４Ａを参照すると、マイクロ電子デバイス１４００は、Ｉ／Ｏ表面１４０２を備える基板１４０１を有する。マイクロ電子デバイス１４００は、Ｉ／Ｏ表面１４０２上に、第１のＩ／Ｏパッド１４０３ａ及び第２のＩ／Ｏパッド１４０３ｂを含む。基板１４０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド１４０３ａ及び１４０３ｂは、ビア１４０６を介して相互接続１４０５に電気的に結合され得る。Ｉ／Ｏ表面１４０２の上に、任意選択でＰＯ層１４０７が、Ｉ／Ｏパッド１４０３ａ及び１４０３ｂを露出させる開口を備えて配置され得る。
【０１１８】
この例のマイクロ電子デバイス１４００はさらに、補助パッド１４４９を含み得る。図１４Ａに示すように、補助パッド１４４９は、任意選択で、ビア１４０６の一つを介した相互接続１４０５の一つに対する電気接続がなくてもよい。補助パッド１４４９は、第１のＩ／Ｏパッド１４０３ａ及び第２のＩ／Ｏパッド１４０３ｂと同じ組成及び同じ構造を有し得る。ＰＯ層１４０７は、補助パッド１４４９を露出させる開口を有する。
【０１１９】
Ｉ／Ｏパッド１４０３ａ及び１４０３ｂ上に、並びに補助パッド１４４９上に、第１のシード層１４０４が配置され得る。第１のシード層１４０４は、図１Ａのシード層１０４に類似する組成を有し得る。
【０１２０】
マイクロ電子デバイス１４００はバンプボンド構造１４０８を含む。バンプボンド構造１４０８は導電性ピラー１４０９を含む。導電性ピラー１４０９は、第１のシード層１４０４上にカラム１４１０を含み、カラム１４１０は、第１のＩ／Ｏパッド１４０３ａ及び第２のＩ／Ｏパッド１４０３ｂの上に延在する。また、この例の導電性ピラー１４０９は、補助パッド１４４９の上の第１のシード層１４０４上に補助カラム１４５０を含む。補助カラム１４５０は、カラム１４１０から分離される。この例では、第１のシード層１４０４は、図１４Ａに示すように、カラム１４１０及び補助カラム１４５０の横方向表面上に延在し得る。
【０１２１】
導電性ピラー１４０９はさらに、カラム１４１０上及び補助カラム１４５０上に第２のシード層１４４４を含む。導電性ピラー１４０９は、第２のシード層１４４４上に拡張ヘッド１４１１を含む。この例の拡張ヘッド１４１１は、カラム１４１０の上及び補助カラム１４５０の上に延在する。図１４Ａに示すように、第２のシード層１４４４は、拡張ヘッド１４１１の横方向表面上に延在し得る。拡張ヘッド１４１１は、平坦であるコンタクト表面１４１６を有する。コンタクト表面１４１６は、カラム１４１０とは反対側及び補助カラム１４５０とは反対側に位置する。補助カラム１４５０は、拡張ヘッド１４１１のための機械的支持を提供し得る。
【０１２２】
この例のバンプボンド構造１４０８は、コンタクト表面１４１６上の第１の接続エリア１４４５を、及びコンタクト表面１４１６上の第２の接続エリア１４４６を有する。バンプボンド構造１４０８は、第１の接続エリア１４４５及び第２の接続エリア１４４６において拡張ヘッド１４１１上にはんだ１４１２を含む。バンプボンド構造１４０８は、第１の接続エリア１４４５と第２の接続エリア１４４６との間の拡張ヘッド１４１１上に絶縁層１４４７を任意選択で含み得る。
【０１２３】
図１４Ｂを参照すると、マイクロ電子デバイス１４００は、リードフレーム又はチップキャリアなどのパッケージ構造に組み立てられる。パッケージ構造は、第１のパッケージ電極１４１８ａ、第２のパッケージ電極１４１８ｂ、及び、第１のパッケージ電極１４１８ａと第２のパッケージ電極１４１８ｂとの間に位置する第３のパッケージ電極１４１８ｃを有する。第１のパッケージ電極１４１８ａ、第２のパッケージ電極１４１８ｂ、及び第３のパッケージ電極１４１８ｃは、第１のリード１４１８ａ、第２のリード１４１８ｂ、及び第３のリード１４１８ｃとして表現され得る。バンプボンド構造１４０８は、第１のリード１４１８ａ及び第２のリード１４１８ｂに接続される。はんだ１４１２は、第１の接続エリア１４４５において導電性ピラー１４０９を第１のリード１４１８ａに結合し、また、第２の接続エリア１４４６において導電性ピラー１４０９を第２のリード１４１８ｂに結合する。第３のリード１４１８ｃは、絶縁層１４４７によって拡張ヘッド１４１１から絶縁され得、有利にも、第３のリード１４１８ｃとバンプボンド構造１４０８との間の好ましくない電気的コンタクトを防止し得る。第１のリード１４１８ａ及び第２のリード１４１８ｂに接続された拡張ヘッド１４１１を有することは、バンプボンド構造毎に一つの接続エリアを備えるバンプボンド構造を用いることと比較して、マイクロ電子デバイス１４００又はリード１４１８ａ、１４１８ｂ、及び１４１８ｃに対して一層効率的なレイアウトを可能にし得る。
【０１２４】
図１５Ａ〜図１５Ｆは、更なる例示の形成の方法の種々の段階において示される、拡張ヘッドを備える導電性ピラーを含むマイクロ電子デバイスの断面図である。図１５Ａを参照すると、マイクロ電子デバイス１５００は、Ｉ／Ｏ表面１５０２を備える基板１５０１を有する。マイクロ電子デバイス１５００は、Ｉ／Ｏ表面１５０２上に、第１のＩ／Ｏパッド１５０３ａ、第２のＩ／Ｏパッド１５０３ｂ、及び補助パッド１５４９を含む。基板１５０１は、図１Ａに関連して開示される基板１０１に類似し得る。Ｉ／Ｏパッド１５０３ａ及び１５０３ｂは、ビア１５０６を介して相互接続１５０５に電気的に結合され得る。図１５Ａに示すように、補助パッド１５４９は、任意選択で、ビア１５０６の一つを介する相互接続１５０５の一つに対する電気接続がなくてもよい。Ｉ／Ｏ表面１５０２の上に、任意選択でＰＯ層１５０７が、Ｉ／Ｏパッド１５０３ａ及び１５０３ｂ並びに補助パッド１５４９を露出させる開口を備えて配置され得る。
【０１２５】
基板１５０１の上に、及び、存在する場合はＰＯ層１５０７の上に、カラムトレンチ層１５１９が形成される。カラムトレンチ層１５１９は、第１のＩ／Ｏパッド１５０３ａ及び第２のＩ／Ｏパッド１５０３ｂを露出させるカラムトレンチ１５３１を有する。カラムトレンチ層１５１９は、補助パッド１５４９を露出させる補助カラムトレンチ１５５１を有する。カラムトレンチ層１５１９は、有機ポリマーを、又は銅ＣＭＰプロセス及び後続の除去プロセスに適したその他の材料を含み得る。カラムトレンチ層１５１９は、例えば、フォトリソグラフィプロセスによって、又はアディティブプロセスによって形成され得る。
【０１２６】
その後、カラムトレンチ層１５１９の上に、第１のシード層１５０４が形成される。第１のシード層１５０４は、カラムトレンチ１５３１内へ延在し、第１のＩ／Ｏパッド１５０３ａ及び第２のＩ／Ｏパッド１５０３ｂに接する。また、第１のシード層１５０４は、補助カラムトレンチ１５５１内へ延在し、補助パッド１５４９に接する。第１のシード層１５０４は、後続のカラム電気めっきプロセスのための導電性層を提供する。
【０１２７】
カラム電気めっきプロセスは、第１のシード層１５０４上に銅カラム層１５５２を形成する。銅カラム層１５５２は、カラムトレンチ１５３１及び補助カラムトレンチ１５５１を充填し、また、カラムトレンチ１５３１及び補助カラムトレンチ１５５１の近傍のカラムトレンチ層１５１９の上に延在する。カラムトレンチ１５３１及び補助カラムトレンチ１５５１の近傍のカラムトレンチ層１５１９の上よりも、カラムトレンチ１５３１及び補助カラムトレンチ１５５１において一層大きな厚さを有する銅カラム層１５５２を形成するために、カラム電気めっきプロセスは添加物を用い得る。
【０１２８】
図１５Ｂを参照すると、カラムトレンチ層１５１９の上の銅カラム層１５５２は、例えば銅ＣＭＰプロセスによって除去され、カラムトレンチ１５３１及び補助カラムトレンチ１５５１において銅カラム層１５５２を残す。カラムトレンチ１５３１における銅カラム層１５５２は、導電性ピラー１５０９のカラム１５１０を提供する。補助カラムトレンチ１５５１における銅カラム層１５５２は、導電性ピラー１５０９の補助カラム１５５０を提供する。図１５Ｂに示すように、カラムトレンチ層１５１９の上の第１のシード層１５０４も除去される。第１のシード層１５０４は、カラムトレンチ層１５１９の上から銅カラム層１５５２を除去するために用いられるプロセスによって、カラムトレンチ層１５１９の上から除去され得る。代替として、第１のシード層１５０４は、ウェットエッチングプロセスなど、別個のプロセスによって、カラムトレンチ層１５１９の上から除去され得る。
【０１２９】
図１５Ｃを参照すると、カラムトレンチ層１５１９の上に、ヘッドトレンチ層１５３２が形成される。図１５Ｃに示すように、ヘッドトレンチ層１５３２はヘッドトレンチ１５３３を有し、ヘッドトレンチ１５３３は、カラム１５１０及び補助カラム１５５０を露出させ、また、カラム１５１０及び補助カラム１５５０の周りのカラムトレンチ層１５１９を露出させる。ヘッドトレンチ層１５３２は、例えば、フォトリソグラフィプロセス又はアディティブプロセスによって形成され得る。ヘッドトレンチ層１５３２は、カラムトレンチ層１５１９を形成するために用いられるプロセスに類似するプロセスによって形成され得る。
【０１３０】
ヘッドトレンチ層１５３２の上に、ヘッドトレンチ１５３３内へ延在し、カラム１５１０及び補助カラム１５５０に接する、第２のシード層１５４４が形成される。第２のシード層１５４４は、後続のヘッド電気めっきプロセスのための導電性層を提供する。
【０１３１】
ヘッド電気めっきプロセスは、第２のシード層１５４４上の銅ヘッド層１５４８を形成する。銅ヘッド層１５４８は、ヘッドトレンチ１５３３を充填し、また、ヘッドトレンチ１５３３の近傍のヘッドトレンチ層１５３２の上に延在する。ヘッドトレンチ１５３３の近傍のヘッドトレンチ層１５３２の上よりも、ヘッドトレンチ１５３３において一層大きな厚さを備える銅ヘッド層１５４８を形成するために、ヘッド電気めっきプロセスは、カラム電気めっきプロセスにおいて用いられるものに類似の添加物を用い得る。
【０１３２】
図１５Ｄを参照すると、ヘッドトレンチ１５３３の近傍のヘッドトレンチ層１５３２の上の銅ヘッド層１５４８が、例えば、銅ＣＭＰプロセスによって除去されて、導電性ピラー１５０９の拡張ヘッド１５１１を提供するために、ヘッドトレンチ１５３３における銅ヘッド層１５４８を残す。また、ヘッドトレンチ１５３３の近傍のヘッドトレンチ層１５３２の上の第２のシード層１５４４が除去される。また、ヘッドトレンチ層１５３２の上の第２のシード層１５４４は、銅ＣＭＰプロセスによって除去され得、又は、或る別個のプロセスによって除去され得る。拡張ヘッド１５１１は、カラム１５１０及び補助カラム１５５０とは反対側に位置するコンタクト表面１５１６を有する。
【０１３３】
図１５Ｅを参照すると、コンタクト表面１５１６は、第１の接続エリア１５４５及び第２の接続エリア１５４６を含む。この例では、第１の接続エリア１５４５及び第２の接続エリア１５４６は、横方向に分離されている。第１の接続エリア１５４５と第２の接続エリア１５４６との間で、コンタクト表面１５１６上に絶縁層１５４７が形成され得る。絶縁層１５４７は、材料の任意のものを含み得、図１５Ｆの絶縁層１５４７に関連して開示されるプロセスの任意のものによって形成され得る。
【０１３４】
第１の接続エリア１５４５及び第２の接続エリア１５４６におけるコンタクト表面１５１６上にはんだ１５１２が形成される。はんだ１５１２は、例えば、電気めっきプロセスによって、又はアディティブプロセスによって形成され得る。はんだ１５１２は、図１Ａのはんだ１１２に関連して開示される金属の任意のものを含み得る。はんだ１５１２は、絶縁層１５４７が形成された後に形成され得、又は、絶縁層１５４７を形成する前に形成され得る。第１のシード層１５０４、カラム１５１０、補助カラム１５５０、第２のシード層１５４４、拡張ヘッド１５１１、はんだ１５１２、及び絶縁層１５４７が、バンプボンド構造１５０８を提供する。
【０１３５】
図１５Ｆを参照すると、図１５Ｅのヘッドトレンチ層１５３２及びカラムトレンチ層１５１９が除去され、第１のＩ／Ｏパッド１５０３ａ、第２のＩ／Ｏパッド１５０３ｂ、及び補助パッド１５４９上の適所にバンプボンド構造１５０８を残す。ヘッドトレンチ層１５３２及びカラムトレンチ層１５１９は、ヘッドトレンチ層１５３２がカラムトレンチ層１５１９と直接接することによって促進される単一プロセスによって除去され得る。ヘッドトレンチ層１５３２及びカラムトレンチ層１５１９は、例えば、酸素ラジカルを用いたドライ除去プロセス、又は一つ又は複数の有機溶剤を用いたウェット除去プロセスによって除去され得る。
【０１３６】
本明細書において開示される例の様々な特徴が、例示のマイクロ電子デバイスの他の表現において組み合わせられ得る。例えば、図１Ａ及び図１Ｂ、図３、図５Ａ及び図５Ｂ、図８、図１０Ａ、図１２Ａ、並びに図１４Ａに関連して開示される導電性ピラーのカラム及び拡張ヘッドは、図２Ａ〜図２Ｇ、図４Ａ〜図４Ｆ、図６Ａ〜図６Ｅ、図７Ａ〜図７Ｄ、図９Ａ〜図９Ｄ、図１１Ａ〜図１１Ｋ、図１３Ａ〜図１３Ｉ、及び図１５Ａ〜図１５Ｆに関連して開示される方法によって形成され得る。図２Ａ、図４Ａ、図６Ａ、図６Ｂ、図７Ａ、図１１Ａ、図１１Ｄ、及び図１３Ａに関連して開示されるめっきマスクは、本明細書において開示されるめっきマスク又はトレンチ層を形成するための方法の任意のものによって形成され得る。同様に、図１３Ｃ、図１５Ａ、及び図１５Ｃに関連して開示されるトレンチ層は、本明細書において開示されるトレンチ層又はめっきマスクを形成するための方法の任意のものによって形成され得る。図１Ａ及び図１Ｂ、図３、図５Ａ及び図５Ｂ、図８、図１０Ａ、図１２Ａ、並びに図１４Ａにおいて開示されるバンプボンド構造は、図３に関連して開示されるようなバリア層を含み得る。
【０１３７】
特許請求の範囲内で、説明される実施形態における改変が可能であり、他の実施形態が可能である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
2020537344.tif 000037
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１１Ｉ】
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【図１１Ｊ】
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【図１１Ｋ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【国際調査報告】
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