(57)【要約】  スレーブコンピュータ（２２）の初期プログラミング方法（１０）であって、−  スレーブコンピュータ（２２）とメインコンピュータ（２３）との間でシリアル・インタープロセッサ・インターフェース（２１）が構成され（１１）、−  データ（２４）が、インターフェース（２１）を介してスレーブコンピュータ（２２）のフラッシュメモリ（２５）に書き込まれる（１２）ことを特徴とする方法。
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【特許請求の範囲】
【請求項１】
設定データ（２４）を用いたスレーブコンピュータ（２２）の初期プログラミング方法（１０）であって、
−  前記スレーブコンピュータ（２２）とメインコンピュータ（２３）との間でシリアル・インタープロセッサ・インターフェース（２１）が構成され（１１）、
−  前記データ（２４）が、前記インターフェース（２１）を介して前記スレーブコンピュータ（２２）のフラッシュメモリ（２５）に書き込まれる（１２）
ことを特徴とする方法。
【請求項２】
−  前記インターフェース（２１）の前記構成（１１）が、ＬＶＤＳ出力側（２７）、ＬＶＤＳ入力側（２６）、およびシステムクロック（２８）を含むことを特徴とする、
請求項１に記載の方法（１０）。
【請求項３】
−  前記データ（２４）が、前記書き込み（１２）の前にフィールドバス（２９）を介して前記メインコンピュータ（２３）に伝達されることを特徴とする、
請求項１または２に記載の方法（１０）。
【請求項４】
−  前記伝達が送信（Ｔｘ）および受信（Ｒｘ）を行う前記フィールドバス（２９）のドライバモジュール（３０）によって行われることを特徴とする、
請求項３に記載の方法（１０）。
【請求項５】
−  前記データ（２４）が、前記スレーブコンピュータ（２２）と前記メインコンピュータ（２３）とに共通する回路基板上のプログラミングポイント（３１）を介して伝達されることを特徴とする、
請求項１から４のいずれか一項に記載の方法（１０）。
【請求項６】
−  前記メインコンピュータ（２３）が、プログラミングステーションから前記データ（２４）を受信し、
−  前記書き込み（１２）が前記メインコンピュータ（２３）によって行われることを特徴とする、
請求項１から５のいずれか一項に記載の方法（１０）。
【請求項７】
−  前記メインコンピュータ（２３）が、前記インターフェース（２１）を介して、前記スレーブコンピュータ（２２）のダイレクトアクセスメモリにプログラムをロードし、前記データ（２４）を前記スレーブコンピュータ（２２）へ伝達し、
−  前記書き込み（１２）が前記プログラムによって行われることを特徴とする、
請求項１から５のいずれか一項に記載の方法（１０）。
【請求項８】
請求項１から７のいずれか一項に記載の方法（１０）を実施するために設定されているコンピュータプログラム。
【請求項９】
請求項８に記載のコンピュータプログラムが保存されている機械可読式記憶媒体。
【請求項１０】
請求項１から７のいずれか一項に記載の方法（１０）を実施するために設定されている装置（２０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スレーブコンピュータの初期プログラミング方法に関する。さらに、本発明は、対応する装置、対応するコンピュータプログラム、および対応する記憶媒体に関する。
【背景技術】
【０００２】
デジタルおよび自動化技術では、プロセッサと周辺機能とを含む半導体部品は全て、マイクロコントローラ（μコントローラ、μＣ、ＭＣＵ）と呼ばれる。従来技術によるマイクロコントローラは、直接電気的に消去および書き換え可能ないわゆるフラッシュメモリ（ｆｌａｓｈ  ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、Ｆｌａｓｈ−ＥＥＰＲＯＭ）を有する場合がある。また、メインコンピュータ（ｍａｓｔｅｒ）およびスレーブコンピュータ（ｓｌａｖｅ）として構成された複数のマイクロコントローラを備えた制御機器（ｅｌｅｃｔｒｏｎｉｃ  ｃｏｎｔｒｏｌ  ｕｎｉｔ、ＥＣＵ）が公知である。
【０００３】
ＤＥ１０２００７０５１６５７Ａ１（独国特許出願公開第１０２００７０５１６５７号）は、通信システムおよび通信システムの作動方法を提供し、通信システムは、ＣＡＮバスと、ＣＡＮバスによって結合された少なくとも２つの機器とを有する。このような機器は、ＣＡＮ制御ユニットと、非同期シリアル通信インターフェースユニットと、切替手段とを有する。ＣＡＮ制御ユニットは、第１の伝送モードで、第１の物理プロトコルを使用して、ＣＡＮバスを介してＣＡＮデータフレームを伝送するのに適している。非同期シリアル通信インターフェースユニットは、第２の伝送モードで、第２の物理プロトコルを使用して、ＣＡＮバスを介してＡＳＣデータフレームを伝送するのに適している。切替手段は、機器と少なくとも１つのさらなる機器との間に適用される、少なくとも１つの取り決めに応じて、第１の伝送モードと第２の伝送モードとを切り替えるように設定されている。
【発明の概要】
【０００４】
本発明は、独立請求項にかかるスレーブコンピュータの初期プログラミング方法、対応する装置、対応するコンピュータプログラム、および対応する記憶媒体を提供する。
ここで、提案されたアプローチは、配信状態（ｖｉｒｇｉｎ  ｄｅｖｉｃｅ）におけるマイクロコントローラのブート（ｂｏｏｔ）中に、一般的にはブートローダがフラッシュ内の定義済みアドレスについて、有効なプログラム開始アドレスが存在するかどうかを判断するという認識に基づく。有効なエントリがない場合、ブートローダは、ＡＳＣプロトコル（ＡＳＣ＠ＣＡＮ）によるＣＡＮインターフェースを介してデータを受信するために、ＣＡＮまたはＵＡＲＴを介して非同期シリアル通信（ｓｙｎｃｈｒｏｎｏｕｓ  ｓｅｒｉａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ、ＡＳＣ）を開始する。次に、受信したデータはフラッシュメモリにプログラムされる。
【０００５】
さらに、本発明にかかるアプローチでは、マイクロコントローラの性能が不十分な制御機器において、マスタスレーブ構成の２つのマイクロコントローラを有する構想がよく使用されることが認識されている。この場合、スレーブとして構成された第２のμＣは、例えば不十分なＡＤＣチャネルやより多くのＣＡＮインターフェースのための周辺機器拡張機能として使用できる。しかしながら、スレーブは独立したプログラムを実施し、固有の接続された周辺部品を作動させることもできる。その後、結果はマスタに提供されるか、マスタ自体によって読み取られる。さらに、制御機器のハードウェアファミリ内の様々なパフォーマンスクラスを表示し、付加価値として特定の追加機能を提供するために、スレーブは差し込み可能なボードとして構成される。両方のμＣは高性能のシリアルプロセッサインターフェース（ｓｅｒｉａｌ  ｉｎｔｅｒｐｒｏｃｅｓｓｏｒ  ｉｎｔｅｒｆａｃｅ、ＳＩＰＩ）を介して接続されており、したがって十分なパフォーマンスのデータ交換を行うことができる。
【０００６】
このインターフェースの特有性は、アドレス保護メカニズムがアクティブになっていない限り、マスタがスレーブの全てのアドレスに対して、書き込みまたは読み取りアクセスを行えることである。伝送速度が速いため、通常、送信ポートおよび受信ポートは、ＥＭＶ要件を満たすために得られるＡＮＳＩ／ＴＩＡ／ＥＩＡ−６４４−１９９５規格における低電圧差動信号（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌ、ＬＶＤＳ）を伝送するように設定されている。
【０００７】
したがって、本発明によれば、ＳＩＰＩインターフェースを介した新しいブートモードが提案される。ここで、ＣＡＮ／ＵＡＲＴまたはＳＩＰＩ間のブートモードの選択は、それ自体が公知の方法で、例えばＨＷ構成ピンを用いて行われる。新しいブートモードは、ブートプロセス中に認識される。ＳＩＰＩ機能を設定するために、ピンをＬＶＤＳで構成し、ＳＩＰＩモジュール（ＰＬＬ、トランスミッタ、レシーバなど）の最小限の初期化が行われる必要がある。その後、マスタがさらに制御を引き継ぐ。
【発明の効果】
【０００８】
この解決方法の利点の１つは、すでに接続されているＳＩＰＩインターフェースを使用して、スレーブがマスタによって直接プログラミングできることである。
これにより、スレーブμＣをプログラムするために、例えばＣＡＮトランシーバなどの特別な追加ハードウェアを省略できる。したがって、スレーブコンピュータの工場プログラミングのみに発生するコストがなくなる。
【０００９】
さらに、ニードルアダプタの追加のプログラミングポイントが不要となる。これにより、回路基板上の空き領域を開放することができる。これによって利用可能となるスペースは、他の回路の解体に使用できる。現存の信号導体が通常使用されるため、ＵＡＲＴを介したいわゆる「ＡＳＣ＠ＣＡＮ」プロセスで使用されるピンなど、μＣのスレーブプログラミング用の追加ピンも不要である。
【００１０】
スレーブプログラミングのための特別な設備（第２のプログラミングステーションなど）が不要であるため、生産工業にはさらなる利点がある。
従属請求項で実施される方法により、独立請求項で記載された基本的な考え方の有利な発展形態および改善形態が可能となる。
【００１１】
本発明の実施例を図面に示し、以下の説明で詳述する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態にかかる方法のフローチャートを示す。
【図２】第２の実施形態にかかる制御機器を概略的に示す。
【発明を実施するための形態】
【００１３】
図１は、本発明にかかる方法（１０）の基本シーケンスを示しており、そのステップは、図２にかかる制御機器（２０）を参照して詳述される。
スレーブコンピュータ（２２）のブートプロセス中に、ブートローダは有効なプログラム開始アドレスの存在について、定義されたアドレスのフラッシュメモリ（２５）を検査する。有効なエントリが見つからない場合、ブートローダは、例えば外部ハードウェア構成ピンなど、事前構成を介してＳＩＰＩブートモードを認識し、プログラムされるべきデータ（２４）を待つ。データ受信が行えるように、メインコンピュータ（２３）との通信が保証されるように、ＳＩＰＩインターフェース（２１）がまずブート中に構成される（プロセス１１−図１）。特に初期化のためのＳＩＰＩ動作には、対応するポートとしてＬＶＤＳ入力側（２６）、ＬＶＤＳ出力側（２７）、およびシステムクロック（２８）が考えられる。後者は、スレーブＳＩＰＩ−ＰＬＬの入力クロックとして、またはシリカの代わりに、スレーブコンピュータ（２２）全体の入力クロックとして使用される。第２のケースでは、スレーブＳＩＰＩ−ＰＬＬのクロックは、スレーブコンピュータ（２２）のシステムＰＬＬから派生する。
【００１４】
スレーブコンピュータ（２２）のさらなるプログラミング（プロセス１２−図１）は、様々な方法で行うことができる。例えば、メインコンピュータ（２３）は、プログラミングステーションからプログラムされるべきデータ（２４）を受信し、それらをスレーブコンピュータ（２２）のフラッシュメモリ（２５）に直接書き込む。
【００１５】
別の実施形態によれば、メインコンピュータ（２３）は、最初にＳＩＰＩインターフェース（２１）を介してプログラムをスレーブコンピュータ（２２）のＲＡＭにロードする。このプログラムが実行され、フラッシュメモリ（２５）のプログラミングを引き継ぐ。プログラミングデータ（２４）は、メインコンピュータ（２３）およびＳＩＰＩインターフェース（２１）を介してプログラミングステーションからスレーブコンピュータ（２２）へ伝達される。
【００１６】
具体的なソフトウェア実装は、本発明の範囲から逸脱することなく、プログラミング構想に応じて変化してよい。
【図１】
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【図２】
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【国際調査報告】
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