(57)【要約】  Ｃｕ酸化物生成を大幅に低減することによって低減温度（たとえば、高くても２００℃）での銅−銅（Ｃｕ−Ｃｕ）接合を可能にするために、方法および装置が説明される。これらの技術は、より速いサイクル時間を提供し、特別の手段（たとえば、フォーミングガス）を伴わない。このような技術は、より長いキュー（Ｑ）またはステージング時間も可能にし得る。１つの例示の半導体構造（１００）は、概して、半導体層（１０２）と、半導体層（１０２）の上方に配置される接着層（１０４）と、接着層（１０４）の上方に配置される金属層（１０６）と、アノード金属層（１０６）の上方に配置されるカソード金属層（１０８）とを含む。アノード金属層（１０６）の酸化電位は、カソード金属層（１０８）の酸化電位よりも高いものであり得る。このような半導体構造（１００）は、２．５Ｄまたは３Ｄ集積を実装するＩＣパッケージ（３００，４００）の製造に利用され得る。
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に配置される、接着層と、
前記接着層の上方に配置される、アノード金属層と、
前記アノード金属層の上方に配置される、カソード金属層と、を備える、半導体構造。
【請求項２】
前記アノード金属層は、マグネシウム（Ｍｇ）を含む、請求項１に記載の半導体構造。
【請求項３】
前記アノード金属層は、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、およびニッケル（Ｎｉ）からなる群から選択される元素を含む、請求項１に記載の半導体構造。
【請求項４】
前記カソード金属層は、銅（Ｃｕ）を含む、請求項１から請求項３のいずれか１項に記載の半導体構造。
【請求項５】
前記アノード金属層の酸化電位は、前記カソード金属層の酸化電位よりも高い、請求項１から請求項４のいずれか１項に記載の半導体構造。
【請求項６】
前記アノード金属層は、第１金属を含み、前記カソード金属層は、第２金属を含み、前記第１金属は、前記第２金属よりも高い酸化電位を有する、請求項１から請求項５のいずれか１項に記載の半導体構造。
【請求項７】
前記第１金属は、前記第２金属よりも負の酸化物生成のギブス自由エネルギを有する、請求項６に記載の半導体構造。
【請求項８】
前記アノード金属層は、多孔質酸化物と関連する金属を含み、前記多孔質酸化物の酸化速度は、時間の関数として線形である、請求項１から請求項７のいずれか１項に記載の半導体構造。
【請求項９】
前記アノード金属層は、１．０未満の酸化物−金属体積比を有する金属を含む、請求項１から請求項８のいずれか１項に記載の半導体構造。
【請求項１０】
前記アノード金属層は、前記カソード金属層にカソード防食を提供することによって前記カソード金属層と結び付く酸化物の成長を阻害するように構成される、請求項１から請求項９のいずれか１項に記載の半導体構造。
【請求項１１】
前記接着層は、チタン（Ｔｉ）を含み、前記半導体層は、シリコン（Ｓｉ）を含む、請求項１から請求項１０のいずれか１項に記載の半導体構造。
【請求項１２】
前記カソード金属層は、前記アノード金属層上に直接配置される、請求項１から請求項１１のいずれか１項に記載の半導体構造。
【請求項１３】
前記カソード金属層は、１つ以上のピラーを備える、請求項１から請求項１２のいずれか１項に記載の半導体構造。
【請求項１４】
パッケージ基板と、
前記パッケージ基板の上方に配置される、複数のダイと、を備え、
前記複数のダイの少なくとも１つは、複数の銅ピラーマイクロバンプを介して複数のダイの別のものに電気的に接続され、
前記複数のダイの少なくとも１つは、
前記銅ピラーマイクロバンプを形成する、カソード金属層と、
前記カソード金属層の上方に配置される、アノード金属層と、
前記アノード金属層の上方に配置される、接着層と、
前記接着層の上方に配置される、半導体層と、を備え、
前記アノード金属層の酸化電位は、前記カソード金属層の酸化電位よりも高い、集積回路パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は、概して集積回路に関し、より特定的には銅−銅（Ｃｕ−Ｃｕ）接合を用いた集積回路パッケージングに関する。
【背景技術】
【０００２】
背景
電子装置（たとえば、コンピュータ、ラップトップ、タブレット、コピー機、デジタルカメラ、スマートフォンなど）は、しばしば集積回路（ＩＣ：integrated circuit、「チップ」としても知られる）を用いる。これらの集積回路は、典型的には、集積回路パッケージにおいてパッケージされた半導体ダイとして実装される。半導体ダイは、メモリ、ロジック、および／または様々な他の好適な回路タイプの任意のものを含み得る。
【０００３】
多くの集積回路および他の半導体装置は、たとえば、プリント回路基板（ＰＣＢ：printed circuit board）のような回路基板への表面実装パッケージのために、ボールグリッドアレイ（ＢＧＡ）のようなバンプの配置を利用する。（積層シリコンインターコネクト（ＳＳＩ：stacked silicon interconnect）用途において用いられるような）ｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）バンプまたはマイクロバンプなどの、様々な好適なパッケージピン構造の任意のものは、集積回路（ＩＣ）ダイ（または他のパッケージ装置）上のチャンネルとパッケージが設置される回路基板との間に電気信号を伝達するために用いられ得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
本開示の１つの例は、半導体構造である。半導体構造は、一般的に、半導体層と、半導体層の上方に配置される接着層と、接着層の上方に配置されるアノード金属層と、アノード金属層の上方に配置されるカソード金属層とを含む。
【０００５】
いくつかの実施形態において、アノード金属層は、マグネシウム（Ｍｇ）を含み得る。
いくつかの実施形態において、アノード金属層は、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、およびニッケル（Ｎｉ）からなる群から選択される元素を含み得る。
【０００６】
いくつかの実施形態において、カソード金属層は、銅（Ｃｕ）を含み得る。
いくつかの実施形態において、アノード金属層の酸化電位は、カソード金属層の酸化電位よりも高いものであり得る。
【０００７】
いくつかの実施形態において、アノード金属層は、第１の金属を含み得、カソード金属層は、第２の金属を含み得、第１の金属は、第２の金属よりも高い酸化電位を有し得る。
【０００８】
いくつかの実施形態において、第１の金属は、第２の金属よりも負の酸化物生成のギブス自由エネルギを有し得る。
【０００９】
いくつかの実施形態において、アノード金属層は、多孔質酸化物と結び付く金属を含み得、多孔質酸化物の酸化速度は、時間の関数として線形であり得る。
【００１０】
いくつかの実施形態において、アノード金属層は、１．０未満の酸化物−金属体積比を有する金属を含み得る。
【００１１】
いくつかの実施形態において、アノード金属層は、カソード金属層にカソード防食をもたらすことによってカソード金属層と結び付く酸化物の成長を阻害するように構成され得る。
【００１２】
いくつかの実施形態において、接着層は、チタン（Ｔｉ）を含み得、半導体層は、シリコン（Ｓｉ）を含み得る。
【００１３】
いくつかの実施形態において、カソード金属層は、アノード金属層上に直接配置され得る。
【００１４】
いくつかの実施形態において、カソード金属層は、１つ以上のピラーを備える。
本開示の別の例は、半導体構造を製造する方法である。上記方法は、概して、半導体の上方に接着層を配置することと、接着層の上方にアノード金属層を配置することと、アノード金属層の上方にカソード金属層を配置することとを含む。
【００１５】
本開示の別の例は、集積回路パッケージを製造する方法である。上記方法は、概して、半導体層の上方に配置される接着層と、接着層の上方に配置されるアノード金属層と、アノード金属層の上方に配置されるカソード金属層とを有する半導体構造を提供することと、２００℃未満の温度で、半導体構造のカソード層を別の構造の金属層に接合することとを含む。
【００１６】
いくつかの実施形態において、上記方法は、リソグラフィおよび電気めっきを用いてカソード金属層の上方に複数のピラーを形成することをさらに含む。複数のピラーは、カソード金属層と同じ組成を有し得る。
【００１７】
いくつかの実施形態において、上記方法は、カソード金属層をエッチングして複数のピラー間のカソード金属層の少なくとも一部を除去することと、レジストで複数のピラーを含む半導体構造の上面を被覆することと、アノード金属層が露出されるようにリソグラフィを用いて複数のピラー間におけるレジストの少なくとも一部を除去することと、半導体層が露出しレジストが除去されるように複数のピラー間におけるアノード金属層および接着層の少なくとも一部をエッチングすることとをさらに含み得る。
【００１８】
いくつかの実施形態において、アノード金属層は、マグネシウム（Ｍｇ）を含み得、カソード金属層は、銅（Ｃｕ）を含み得る。
【００１９】
いくつかの実施形態において、アノード金属層の酸化電位は、カソード金属層の酸化電位よりも高いものであり得る。
【００２０】
いくつかの実施形態において、上記方法は、２００℃未満の温度で、半導体構造のカソード金属層を別の構造の金属層に接合することをさらに含み得る。
【００２１】
本開示のさらに別の例は、集積回路パッケージである。パッケージは、概して、パッケージ基板と、パッケージ基板の上方に配置される複数のダイとを含む。複数のダイの少なくとも１つは、複数の銅ピラーマイクロバンプを介して複数のダイの別の１つに電気的に接続される。複数のダイの少なくとも１つは、銅ピラーマイクロバンプを形成するカソード金属層と、カソード金属層の上方に配置されるアノード金属層と、アノード金属層の上方に配置される接着層と、接着層の上方に配置される半導体層とを含む。アノード金属層の酸化電位は、カソード金属層の酸化電位よりも高い。
【００２２】
これらのおよび他の局面は、以下の詳細な説明を参照して理解され得る。
本開示の上述の構成が詳細に理解されることが可能であるように、上記に要約された本開示のより特定的な説明が、実施例を参照することによってなされ得る。そのいくつかが、添付された図面に示される。しかしながら、添付された図面は、この開示の典型的な例示のみを示し、したがってその範囲の限定であると考えられるべきではなく、本開示のために他の等しく効果的な実施例が認められ得ることに留意されたい。
【図面の簡単な説明】
【００２３】
【図１】本開示の実施例にしたがう、カソード金属層とのガルバニ列におけるアノード金属層を有する例示の半導体構造の断面図である。
【図２】本開示の実施例にしたがう、図１の半導体構造に基づく銅−銅接合のための銅ピラーを形成するための例示の動作を示す図である。
【図３】本開示の実施例にしたがう、例示の２．５Ｄ集積回路（ＩＣ）パッケージの断面図である。
【図４】本開示の実施例にしたがう、例示の３Ｄ  ＩＣパッケージの断面図である。
【図５】本開示の実施例にしたがう、例示の半導体構造を製造する動作のフロー図である。
【発明を実施するための形態】
【００２４】
詳細な説明
本開示の実施例は、酸化物生成に対する懸念が低減されたＣｕ−Ｃｕ接合のための技術および装置を提供し、これにより、この接合のために特別な要求なく、低減温度（たとえば、高くとも２００℃）およびより速いサイクル時間での十分な接合を提供する。本開示の実施例は、より長いキュー（queue）（Ｑ）またはステージング時間も可能にし得る。
【００２５】
銅−銅接合のための例示のカソード防食
チップツーチップ（Ｃ２Ｃ）、チップツーウェハ（Ｃ２Ｗ）、およびウェハツーウェハ（Ｗ２Ｗ）接合技術は、チップおよび／またはウェハが様々なストレス（たとえば、温度、ひずみ、ねじれなど）に曝されるときに接続不良を回避するように実質的に堅牢である相互接続技術に頼っている。はんだ相互接続を有する銅（Ｃｕ）ピラーは、数十年もの間、低密度設計および高密度設計のための、この産業の主力商品であった。しかしながら、密度が増加し続け、ピッチが低減されるにつれて、このＣｕピラー技術は、低減されたはんだ体積、脆弱な金属間化合物（ＩＭＣ：intermetallic compound）、ボイディング（voiding）、低熱伝導度などの様々な問題に直面している。銅−銅（Ｃｕ−Ｃｕ）接合は、数年もの間、産業によって追求されてきた代替的な相互接続であるが、今日まで、実用的なまたは大量製造（ＨＶＭ：high volume manufacturing）の解決法を提示していない。Ｃｕ−Ｃｕ接合に対する１つの重大な課題は、十分な相互接続を阻害するＣｕ表面上での急速な酸化物生成である。
【００２６】
現在は、接合を成功させるために、４００℃ほどの温度が要求される。しかしながら、このような高温はある材料（たとえば、ポリマー）を融解し得る。大学、合併企業、および産業は、限られた成果しかあげられていない低温Ｃｕ−Ｃｕ接合を可能にするために、数年間様々な方法を試みてきた。たとえば、酸浸漬接合、挿入接合、自己組織化単分子膜（ＳＡＭ：self-assembled monolayer）、および表面活性化接合（ＳＡＢ：surface activation bonding）が、この長年にわたる要求に対処するためにすべて試みられてきたが、今までのところ、ＨＶＭのための条件を満たす解決法を生み出すことに失敗している。
【００２７】
本開示の実施例は、Ｃｕ酸化物生成を大幅に低減させることによって低減温度（たとえば、高くとも２００℃）でのＣｕ−Ｃｕ金属接合のための技術を提供する。これらの技術は、より速いサイクル時間を可能にし、特別の手段（たとえば、フォーミングガス）を伴わない。このような技術は、より長いキュー（Ｑ）またはステージング時間も可能にし得る。
【００２８】
ある金属は不動態化酸化物を形成し得、あるものは多孔質酸化物を形成し、他のものは非常に脆い酸化物を形成するため、これらの技術を得ることは、異なる金属が異なる酸化物生成挙動を有することを認識することを含んでいた。ピリング−ベドワース（Plling-Bedworth1）比（ＲＰＢ）は、酸化物−金属体積比を表す。ＲＰＢ＜１のとき、酸化物被覆は破壊され、保護効果を提供しない（たとえば、マグネシウム（Ｍｇ）：ＲＰＢ＝０．８１）。ＲＰＢ＞２のとき、酸化物被覆は剥がれ落ち、保護効果を提供しない（たとえば、鉄（Ｆｅ）：ＲＰＢ＝２．１）。１≦ＲＰＢ≦２のとき、酸化物被覆は不動態化する（たとえば、アルミニウム（Ａｌ）：ＲＰＢ＝１．２８またはチタン（Ｔｉ）：ＲＰＢ＝１．７３）。Ｍｇについて、酸化物は多孔質であるため、酸化速度式は線形である（たとえば、Ｗ＝Ｋ１ｔ、Ｗは単位面積当たりの重量増加、Ｋ１は定数であり、ｔは時間である。）非多孔質酸化物を有する金属（たとえば、Ｃｕ）は、放物線または対数挙動のいずれかに従う。たとえば、放物線の酸化速度は、Ｗ＝Ｋ２ｔ＋Ｋ３で表され得、Ｋ２およびＫ３は所与の温度における時間依存の定数である。ＡｌまたはＦｅの酸化速度は、周囲温度付近で対数的であり、Ｗ＝Ｋ４ｌｏｇ（Ｋ５ｔ＋Ｋ６）として表され得、Ｋ４、Ｋ５およびＫ６は定数である。
【００２９】
上記の概念を用いて、Ｃｕ酸化を阻害するために、Ｃｕと他の金属との間にガルバニック対が形成されて得る。理想的な場合は、図１の例示の半導体構造１００に描写されるようなＣｕ／Ｍｇ対である。Ｍｇは、多孔質酸化物を形成し、その酸化物成長速度は線形である。以下の表に示されるように、Ｍｇ酸化電位（２．３７Ｖ）は、Ｃｕの酸化電位（−０．３４Ｖ）よりも高い。
【００３０】
【表１】
2020512703.tif 000003
【００３１】
したがって、Ｍｇは、Ｃｕとのガルバニ列において非常にアノード性を有する。さらに、Ｍｇの酸化物生成のギブス自由エネルギ（−５６９．４３ｋＪ／ｍｏｌ）は、Ｃｕの酸化物生成のギブス自由エネルギ（−１２７ｋＪ／ｍｏｌ）よりも負である。Ｍｇはそれ自体を犠牲にすることによってＣｕに対してカソード防食を提供するため、相互接続におけるＣｕおよびＭｇの融合は、Ｃｕ酸化物成長を阻害するまたは少なくとも低減する。Ｍｇ酸化物は線形の成長速度で多孔質であるため、Ｍｇは、電子を失い続け、Ｃｕ酸化を起こさずに酸化物を形成し得る。
【００３２】
図１は、本開示の実施例にしたがう、例示の半導体構造１００の断面図である。半導体構造１００は、ウェハまたは（たとえば、ウェハからの単一化の後）個々のダイを有し得る。半導体構造１００は、ウェハ層１０２（または基板層）と、ウェハ層１０２の上方に配置される接着層１０４と、接着層１０４の上方に配置されるアノード金属層１０６と、アノード金属層１０６の上方にかつアノード金属層１０６とのガルバニ列で配置されるカソード金属層１０８とを備える。ウェハ層１０２は、シリコン（Ｓｉ）などの任意の好適な半導体材料を含み得る。接着層１０４は、ウェハ層１０２に良好に接着する、様々な好適な金属材料（たとえば、チタン（Ｔｉ）、タンタル（Ｔａ）、またはクロム（Ｃｒ））の任意のものを含み得る。カソード金属層１０８は、Ｃｕ−Ｃｕ接合がチップおよび／またはウェハ間に相互接続を形成可能であるように、Ｃｕを含み得る。
【００３３】
アノード金属層１０６は、図１に示されるように、Ｍｇからなり得る。しかしながら、アノード金属層１０６は、Ｍｇに対する代替物として、様々な他の好適な金属の任意のものを含み得る。アノード金属層１０６に好適な金属は、カソード金属層１０８の酸化電位よりも高い酸化電位を有し得、この金属はＣｕよりもアノード性であるため、Ｃｕとのガルバニ列にあるときカソード防食をもたらす。たとえば、アノード金属層１０６は、Ａｌ、亜鉛（Ｚｎ）、またはニッケル（Ｎｉ）を含み得る。しかしながら、これらの金属のいくつかは線形の成長速度に沿わないため、酸化は経時的に制御された拡散となり得、これにより酸素（Ｏ）に供給される電子を制限する。
【００３４】
図２は、本開示の実施例にしたがう、図１の半導体構造１００に基づくＣｕ−Ｃｕ接合のための銅ピラーを形成するための例示の動作２００を示す。動作２００から結果として生じる構造は、２００℃未満のまたは２００℃に等しい温度でのＣ２Ｃ、Ｃ２Ｗ、またはＷ２Ｗ接合のために用いられ得る。
【００３５】
Ｓｉのウェハ層１０２または別の好適な半導体層から始まり、接着層１０４、アノード金属層１０６、およびカソード金属層１０８が、ウェハ層１０２の上方に連続して配置され得る。様々な好適な技術の任意のもの（たとえば、物理蒸着（ＰＶＤ：physical vapor deposition））が、ウェハ層１０２の上方に層１０４，１０６および１０８を配置して半導体構造１００を形成するために利用され得る。リソグラフィおよび電気めっきが、リソグラフィマスクにしたがって、設計された領域において半導体構造１００の上方に多数のピラー２０２（たとえば、銅（Ｃｕ）ピラー）を形成するために用いられ得る。この態様では、カソード金属層１０８が、ピラー２０２を備えると考えられ得る。次に、ピラー２０２間の領域２０４において、カソード金属層１０８の一部が（たとえば、エッチングによって）除去される。したがって、カソード金属層１０８は、このプロセスにおいて、ピラーをめっきするためのシード層であると考えられ得る。シード層の一部は連続的に除去され、シード層の残部は各ピラーの部分を形成する。領域２０４においてシード層をエッチングした後、構造の上面は、レジスト２０６で被覆され得る。ピラー２０２間の所望の領域２０８においてレジストの一部を除去するために、リソグラフィが用いられ得る。その後、アノード金属層１０６（および、ある場合においては、示されるように、接着層１０４）の一部が、ピラー２０２間の領域２１０において、様々な好適な技術の任意のもの（たとえば、エッチング）を用いて除去される。レジスト２０６も除去され得る。図２における結果として生じる構造は、急速な銅酸化物生成を不可能にするため、２００℃以下の温度において十分な相互接続を形成するための別の構造（たとえば、チップまたはウェハ）とのＣｕ−Ｃｕ接合に好適である。
【００３６】
いくつかの実施例のために、ピラー２０２の形成の後または間に、アノード金属（たとえば、Ｍｇ）の側壁が、ピラーの横方向表面上に形成され得るとともに、ピラーを取り囲み得る。これらのアノード側壁は、ピラー２０２と同じ高さまたはピラー２０２よりも低い高さを有し得る。これらの側壁は、図２に示される動作の休止を通して維持され得る。
【００３７】
例示の集積回路パッケージ
集積回路（ＩＣ）ダイ（「チップ」ともよばれる）は、典型的には、回路基板（たとえば、プリント回路基板（ＰＣＢ））との電気接続のためにパッケージに配置される。パッケージは、腐食の原因になり得る、起こり得る物理的ダメージおよび湿度から集積回路ダイを保護する。本開示の実施例は、このようなＩＣパッケージを形成するためにチップツーチップ（Ｃ２Ｃ）、チップツーウェハ（Ｃ２Ｗ）、またはウェハツーウェハ（Ｗ２Ｗ）接合のために利用され得る。Ｃｕ−Ｃｕ接合は、本開示の実施例にしたがって、Ｃ２Ｃ、Ｃ２Ｗ、またはＷ２Ｗ集積を実施するために２００℃未満の温度で行われ得る。
【００３８】
多くの異なるタイプのＩＣダイが、本開示の実施例から利益を得て、ＩＣパッケージに含まれ得る。１つの例示のタイプのＩＣダイは、ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ（ＦＰＧＡ）ダイなどのプログラマブルＩＣダイである。ＦＰＧＡは、典型的には、プログラマブルタイトルのアレイを含む。これらのプログラマブルタイトルは、たとえば、ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｂｌｏｃｋ（ＩＯＢ）、ｃｏｎｆｉｇｕｒａｂｌｅ  ｌｏｇｉｃ  ｂｌｏｃｋ（ＣＬＢ）、ｄｅｄｉｃａｔｅｄ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｂｌｏｃｋ（ＢＲＡＭ）、倍率器、ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｂｌｏｃｋ（ＤＳＰ）、処理装置、時間管理部、ｄｅｌａｙ  ｌｏｃｋ  ｌｏｏｐ（ＤＬＬ）などを含み得る。別のタイプのプログラマブルＩＣダイは、ｃｏｍｐｌｅｘ  ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅ（ＣＰＬＤ）ダイである。ＣＰＬＤは、相互接続スイッチマトリックスによって、ともにおよびｉｎｐｕｔ／ｏｕｔｐｕｔ（Ｉ／Ｏ）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ａｒｒａｙ（ＰＬＡ）およびｐｒｏｇｒａｍｍａｂｌｅ  ａｒｒａｙ  ｌｏｇｉｃ（ＰＡＬ）装置に用いられるものに類似の２レベルＡＮＤ／ＯＲ構造を含む。他のプログラマブルＩＣは、装置上の様々な要素をプログラム可能に相互接続する金属層などの処理層を適用することによってプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブル装置として知られる。「プログラマブルＩＣ」という記載は、ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ（ＡＳＩＣ）などの、部分的にのみプログラム可能な装置を包含し得る。
【００３９】
機能上昇が向上したより小さい電子装置の需要として、ＩＣパッケージ技術は、単なる伝統的な２次元（２Ｄ）構成を超えて展開されており、増加された集積をもたらす。伝統的な２Ｄ構成は、基板（たとえば、ｓｙｓｔｅｍ−ｉｎ−ｐａｃｋａｇｅ（ＳｉＰ）基板）上および同面上に直接配置される多数のＩＣダイを含む。しかしながら、２．５Ｄおよび３Ｄ集積を有するＩＣパッケージが、さらに開発されている。２．５Ｄおよび３Ｄ集積の例は、以下に提供される。
【００４０】
図３は、本開示の実施例にしたがう、積層シリコンインターコネクト（ＳＳＩ）技術を利用する例示の２．５Ｄ  ＩＣパッケージ３００の断面図である。２．５Ｄと伝統的な２Ｄ  ＩＣパッケージとの主な相違は、ＩＣダイが配置されるｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ（ＴＳＶ）を有するインターポーザの含有である。たとえば、ＩＣパッケージ３００は、第１ダイ３０２1（標識された「ダイ＃１」）および第２ダイ３０２2（標識された「ダイ＃２」）（集合的に「ダイ３０２」とよばれる）を含む。ダイ３０２は、ｓｕｐｅｒ  ｌｏｇｉｃ  ｒｅｇｉｏｎ（ＳＬＲ）ともよばれる、製造性の高いＦＰＧＡダイスライスを含む、様々な好適なダイの任意のものを含み得る。概念の図示を容易にするために図３には２つのダイ３０３のみが示されているが、２．５Ｄ  ＩＣパッケージは２つ以上のダイを含んでもよいことが理解されるべきである。各ダイ３０２は、チップ基板３０４と、装置層３０６と、金属層３０８とを含み得る。ダイ３０２は、マイクロバンプ３１０によってインターポーザ３１１に接続される、示されるようなフリップチップダイであり得る。マイクロバンプ３１０は、図２のピラー２０２に類似して形成され得る、銅ピラーマイクロバンプ（銅ピラーバンプ、銅ピラーμバンプ、または銅ピラーともよばれる）として実施され得る。マイクロバンプ３１０は、従来のはんだバンプよりも細かいピッチを許容する。銅ピラーマイクロバンプを用いたダイ３０２とインターポーザ３１１との間に形成される相互接続は、本開示の実施例から利益を得るであろう酸化物生成が低減されたＣｕ−Ｃｕ接合の１つの例である。
【００４１】
ＳＳＩ技術は、異なるタイプのダイ３０２またはシリコンプロセスがインターポーザ３１１上で相互接続されることを可能にする。インターポーザ３１１は、ＩＣダイ３０２が並んで設置され相互接続される、相互接続媒体として機能する。インターポーザ３１１は、たとえば、パッシブシリコンインターポーザであり得る。図３には１つのインターポーザ３１１のみが示されているが、ＩＣパッケージにはいくつかの実施例のために多数のインターポーザが実装されてもよい。インターポーザ３１１は、インターポーザ基板３１６と、基板３１６の上方に配置される頂面金属層３１２と、基板３１６の下方に配置される底面金属層３１８とを含み得る。いくつかの実施例のために、インターポーザ３１１は、インターポーザにわたって高帯域幅で低遅延の接続を提供し得る、複数の相互接続線（図示せず）も含み得る。インターポーザ３１１は、インターポーザ３１１とパッケージ基板３２２との間に配置される、ダイ３０２と複数の共晶バンプ３２０との間のルーティング接続（たとえば、ｃｏｎｔｒｏｌｌｅｄ−ｃｏｌｌａｐｓｅ  ｃｈｉｐｃｏｎｎｅｃｔｉｏｎ（Ｃ４）バンプ）のためのＴＳＶ３１４も含み得る。ＴＳＶ３１４は、並列および直列のＩ／Ｏ、パワー／接地、クロッキング、構成信号などのためのダイ３０２とパッケージ基板３２２との間の接続を提供し得る。複数の共晶バンプ３２０は、インターポーザ３１１をパッケージ基板３２２に、より特定的にはパッケージ基板３２２の表面またはパッケージ基板３２２におけるビア上の伝導性要素に電気的に接続する。
【００４２】
ＩＣパッケージ３００は、パッケージ基板３２２の下方に配置される複数のはんだボール３２４も有する。はんだボール３２４は、たとえば、回路基板３２６（たとえば、ＰＣＢ）の表面上に配置される導電性パッドのマッチング配列と電気的に接触するための行および列のアレイに配置され得る。
【００４３】
図４は、本開示の実施例にしたがう、例示の３Ｄ  ＩＣパッケージ４００の断面図である。３Ｄ  ＩＣパッケージは、（たとえば、インターポーザまたは他のパッシブダイなどの介在構成要素なく）別のＩＣダイの頂部上に積層される少なくとも１つのＩＣダイを含む。これらの活性化ダイは、互いに直接接合され得る。下方のダイは、ＴＳＶを用いて上方のダイが下方のダイおよびパッケージ基板と通信することを可能にし得る。たとえば、３Ｄ  ＩＣパッケージ４００は、第２ダイ４０２2（標識された「ダイ＃２」）の上方に設置される第１ダイ４０２1（標識された「ダイ＃１」）（集合的に「ダイ４０２」とよばれる）を含む。図４には２つのダイ４０２のみが示されているが、読者は、２つ以上のダイが積層されてもよいことを理解するであろう。さらに、示される２つのダイ４０２は同じ大きさであるが、ダイは異なる寸法を有してもよいことが理解されるべきである。たとえば、ダイ＃２は、ダイ＃１よりも幅広くてもよく、この場合、別のダイ（図示せず）がダイ＃２の上方、ダイ＃１と同じ平面上に配置されてもよい。
【００４４】
図４に示されるように、ダイ＃２は、ダイ＃２がダイ＃１に電気的に接続され得るように、マイクロバンプ３１０との接続のためにチップ基板３０４の背面上に配置される背面金属層３０９を含み得る。ダイ＃２は、ダイ＃１がパッケージ基板３２２に直接電気的に接続され得るように、ＴＳＶ４１４を含み得る。
【００４５】
パッケージを製造するための例示の動作
図５は、本開示の実施例にしたがう、半導体構造および／または半導体構造を含むパッケージ（たとえば、以下に記載されるようなＩＣパッケージ）を製造するための例示の動作５００のフロー図である。動作５００の少なくとも一部は、たとえば、半導体処理室を含み得る半導体構造を製造するためのシステムによって行われ得る。
【００４６】
動作５００は、ブロック５０２において、半導体層の上方に接着層を配置することによって開始し得る。ブロック５０４では、アノード金属層が接着層の上方に配置され得る。ブロック５０６では、カソード金属層がアノード金属層の上方に配置され得る。
【００４７】
いくつかの実施例によれば、ブロック５０２で接着層を配置すること、ブロック５０４でアノード金属層を配置すること、またはカソード金属層を配置することの少なくとも１つは、物理蒸着（ＰＶＤ）を用いることを含む。
【００４８】
いくつかの実施例によれば、動作５００は、リソグラフィおよび電気メッキを用いてカソード金属層の上方に複数のピラーを形成することをさらに伴う。複数のピラーは、カソード金属層と同じ組成を有し得る。いくつかの実施例のために、動作５００は、カソード金属層をエッチングして複数のピラー間のカソード層の少なくとも一部を除去することをさらに含む。いくつかの実施例のために、動作５００は、レジストで複数のピラーを含む半導体構造の上面を被覆することをさらに含む。いくつかの実施例のために、動作５００は、アノード金属層が露出するように、リソグラフィを用いて複数のピラー間のレジストの少なくとも一部を除去することをさらに伴う。いくつかの実施例のために、動作５００は、半導体層が露出するとともにレジストが除去されるように、複数のピラー間のアノード層および接着層の少なくとも一部をエッチングすることをさらに含む。
【００４９】
いくつかの実施例によれば、アノード金属層は、マグネシウム（Ｍｇ）を含む。
いくつかの実施例によれば、アノード金属層は、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、およびニッケル（Ｎｉ）からなる群から選択される元素を含む。
【００５０】
いくつかの実施例によれば、カソード金属層は、銅（Ｃｕ）を含む。
いくつかの実施例によれば、アノード金属層の酸化電位は、カソード金属層の酸化電位よりも高い。
【００５１】
いくつかの実施例によれば、アノード金属層は、多孔質酸化物と結び付く金属を含む。この場合、多孔質酸化物の酸化速度は、時間の関数として線形であり得る。
【００５２】
いくつかの実施例によれば、アノード金属層は、１．０未満の酸化物−金属体積比を有する金属を含む。
【００５３】
いくつかの実施例によれば、アノード層は、カソード金属層にカソード防食を提供することによってカソード金属層と結び付く酸化物の成長を阻害するように構成される。
【００５４】
いくつかの実施例によれば、動作５００は、任意のブロック５０８において、２００℃未満の温度で、半導体構造のカソード金属層を別の構造の金属層に接合することをさらに含む。
【００５５】
本開示の実施例は、酸化物生成に対する懸念が低減されたＣｕ−Ｃｕ接合のための集積方法を提供し、これにより、この接合のために特別な要求なく、低減温度およびより速いサイクル時間での十分な接合を提供する。本開示の実施例は、より長いキュー（Ｑ）またはステージング時間も可能にし得る。
【００５６】
本願（以下の請求項を含む）に用いられるように、項目の一覧「の少なくとも１つ」という記載は、単一の部材を含む、それらの項目の組み合わせを意味する。例として、「ｘ、ｙ、およびｚの少なくとも１つ」は、ｘ、ｙ、ｚ、ｘ−ｙ、ｘ−ｚ、ｙ−ｚ、ｘ−ｙ−ｚ、およびその組み合わせ（たとえば、ｘ−ｙ−ｙおよびｘ−ｘ−ｙ−ｚ）をカバーすることを意図する。
【００５７】
前述のものは本開示の実施例に係るが、その基本的な範囲を逸脱することなく本開示の他のおよびさらに別の実施例が考えられ得、その範囲は以下の請求項によって決定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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