(57)【要約】本開示は、シフトレジスタユニットに関する。前記シフトレジスタユニットは、シフトレジスタ回路及びＮ個の出力制御回路を含むことが可能であり、Ｎは、２より大きいか又はそれに等しい整数である。前記シフトレジスタ回路は、入力信号端子、クロック信号端子及び出力ノードにそれぞれ電気的に接続されることが可能である。前記Ｎ個の出力制御回路の中で、第ｉ出力制御回路は、Ｎ個の制御信号端子のうち第ｉ制御信号端子、前記出力ノード及びＮ個のゲートラインのうち第ｉゲートラインにそれぞれ電気的に接続されることが可能である。ｉは、Ｎより小さいか又はそれに等しい正の整数である。前記シフトレジスタユニットは、前記Ｎ個の制御信号端子の制御下で、ゲート駆動信号をそれぞれ前記Ｎ個のゲートラインに逐次出力するように構成される。
2020531877.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタユニットであって、シフトレジスタ回路及びＮ個の出力制御回路を含み、Ｎは、２より大きいか又はそれに等しい整数であり、
前記シフトレジスタ回路は、入力信号端子、クロック信号端子及び出力ノードにそれぞれ電気的に接続され、
前記Ｎ個の出力制御回路の中で、第ｉ出力制御回路は、Ｎ個の制御信号端子のうち第ｉ制御信号端子、前記出力ノード及びＮ個のゲートラインのうち第ｉゲートラインにそれぞれ電気的に接続され、
ｉは、Ｎより小さいか又はそれに等しい正の整数であり、
前記シフトレジスタユニットは、前記Ｎ個の制御信号端子の制御下で、ゲート駆動信号をそれぞれ前記Ｎ個のゲートラインに逐次出力するように構成されることを特徴とするシフトレジスタユニット。
【請求項２】
前記シフトレジスタ回路は、前記入力信号端子からの入力信号及び前記クロック信号端子からのクロック信号の制御下で、前記ゲート駆動信号を前記出力ノードに出力するように構成され、前記第ｉ出力制御回路は、前記第ｉ制御信号端子からの第ｉ制御信号の制御下で、前記ゲート駆動信号を前記第ｉゲートラインに出力するように構成されることを特徴とする請求項１に記載のシフトレジスタユニット。
【請求項３】
前記シフトレジスタユニットは、Ｎ個のリセット回路を更に含み、前記Ｎ個のリセット回路の中で、第ｉリセット回路は、Ｎ個のリセット信号端子のうち第ｉリセット信号端子、電力供給信号端子及び前記第ｉゲートラインにそれぞれ電気的に接続され、
前記第ｉリセット回路は、前記第ｉリセット信号端子からの第ｉリセット信号の制御下で、電力供給信号を前記電力供給信号端子から前記第ｉゲートラインに出力するように構成されることを特徴とする請求項１に記載のシフトレジスタユニット。
【請求項４】
前記第ｉ出力制御回路は、第１トランジスタを含み、前記第１トランジスタのゲート電極は、前記第ｉ制御信号端子に電気的に接続され、前記第１トランジスタの第１電極は、前記出力ノードに電気的に接続され、前記第１トランジスタの第２電極は、前記第ｉゲートラインに電気的に接続されることを特徴とする請求項１に記載のシフトレジスタユニット。
【請求項５】
前記第ｉリセット回路は、第２トランジスタを含み、前記第２トランジスタのゲート電極は、前記第ｉリセット信号端子に電気的に接続され、前記第２トランジスタの第１電極は、前記電力供給信号端子に電気的に接続され、前記第２トランジスタの第２電極は、前記第ｉゲートラインに電気的に接続されることを特徴とする請求項３に記載のシフトレジスタユニット。
【請求項６】
前記シフトレジスタユニットは、第１出力制御回路と、第２出力制御回路とを含み、前記第２出力制御回路は、第３トランジスタを更に含み、
前記第３トランジスタのゲート電極及び第１電極は、前記出力ノードに電気的に接続され、前記第３トランジスタの第２電極は、前記第２出力制御回路の第１トランジスタの第１電極に電気的に接続されることを特徴とする請求項４に記載のシフトレジスタユニット。
【請求項７】
前記Ｎ個のリセット信号端子のうち最初の（Ｎ−１）個のリセット信号端子の中で、第ｉリセット信号端子は、前記Ｎ個のゲートラインのうち第（ｉ＋１）ゲートラインに電気的に接続され、前記Ｎ個のリセット信号端子のうち第Ｎリセット信号端子は、次段のシフトレジスタユニットの第１ゲートラインに電気的に接続されることを特徴とする請求項３に記載のシフトレジスタユニット。
【請求項８】
前記シフトレジスタ回路は、入力サブ回路と、出力サブ回路と、プルダウンサブ回路とを含み、
前記入力サブ回路は、前記入力信号端子及びプルアップノードにそれぞれ電気的に接続され、且つ前記入力信号端子からの入力信号の制御下で、前記プルアップノードの電位を制御するように構成され、
前記出力サブ回路は、第１クロック信号端子、前記プルアップノード及び前記出力ノードにそれぞれ電気的に接続され、且つ前記プルアップノードの電位及び前記第１クロック信号端子からの第１クロック信号の制御下で、前記ゲート駆動信号を前記出力ノードに出力するように構成され、
前記プルダウンサブ回路は、前記入力信号端子、第２クロック信号端子、電力供給信号端子、リセット端子、前記プルアップノード及び前記出力端子にそれぞれ電気的に接続され、且つ前記入力信号、前記第２クロック信号端子からの第２クロック信号及びリセット信号端子からのリセット信号の制御下で、前記電力供給信号を前記電力供給信号端子から前記プルアップノード及び前記出力ノードにそれぞれ出力するように構成されることを特徴とする請求項１乃至７のいずれか１項に記載のシフトレジスタユニット。
【請求項９】
シフトレジスタユニットの駆動方法であって、前記シフトレジスタユニットは、シフトレジスタ回路及びＮ個の出力制御回路を含み、前記Ｎ個の出力回路は、それぞれＮ個の制御信号端子に１対１対応で電気的に接続され、並びにＮ個のゲートラインに１対１対応で電気的に接続され、前記方法は、入力ステージと、出力ステージとを含み、前記出力ステージは、Ｎ個のサブ出力ステージを含み、
前記入力ステージで、入力信号端子は、第１電位の入力信号を提供して前記シフトレジスタ回路を充電し、
前記出力ステージで、クロック信号端子は、第１電位のクロック信号を提供し、前記シフトレジスタ回路は、前記クロック信号の制御下で、ゲート駆動信号を出力ノードに出力し、
前記Ｎ個のサブ出力ステージのうち第ｉサブ出力ステージで、前記Ｎ個の制御信号端子のうち第ｉ制御信号端子は、第１電位の第ｉ制御信号を提供し、第ｉ出力制御回路は、前記第ｉ制御信号の制御下で、前記ゲート駆動信号を前記Ｎ個のゲートラインのうち第ｉゲートラインに出力し、
前記Ｎ個の制御信号端子は、第１電位の制御信号を逐次出力し、前記第１電位は、有効電位であることを特徴とする駆動方法。
【請求項１０】
前記シフトレジスタユニットは、Ｎ個のリセット回路を更に含み、前記Ｎ個のリセット回路は、それぞれＮ個のリセット信号端子に１対１対応で電気的に接続され、並びに前記Ｎ個のゲートラインに１対１対応で電気的に接続され、前記方法は、Ｎ個のリセットステージを更に含み、
前記Ｎ個のリセットステージのうち第ｉリセットステージで、前記Ｎ個のリセット信号端子のうち第ｉリセット信号端子は、第１電位の第ｉリセット信号を提供し、前記Ｎ個のリセット回路のうち第ｉリセット回路は、前記第ｉリセット信号の制御下で、電力供給信号を電力供給信号端子から前記第ｉゲートラインに出力し、前記電力供給信号は、第２電位であることを特徴とする請求項９に記載の駆動方法。
【請求項１１】
前記Ｎ個のリセット信号端子のうち最初の（Ｎ−１）個のリセット信号端子の中で、前記第ｉリセット信号端子は、前記Ｎ個のゲートラインのうち第（ｉ＋１）ゲートラインに電気的に接続され、前記Ｎ個のリセットステージのうち最初の（Ｎ−１）個のリセットステージの中で、前記第ｉリセットステージと、前記Ｎ個のサブ出力ステージのうち第（ｉ＋１）サブ出力ステージとは、同時に実行されることを特徴とする請求項１０に記載の駆動方法。
【請求項１２】
カスケード接続された少なくとも二つの請求項１乃至８のいずれか１項に記載のシフトレジスタユニットを含むゲートドライバオンアレイ。
【請求項１３】
前記シフトレジスタユニットの各々において、前記第Ｎリセット信号端子は、次段のシフトレジスタユニットの第１ゲートラインに電気的に接続されることを特徴とする請求項１２に記載のゲートドライバオンアレイ。
【請求項１４】
前記シフトレジスタユニットの各々における前記第ｉ出力制御回路に接続される第ｉ制御信号端子は、同一制御信号端子であることを特徴とする請求項１２に記載のゲートドライバオンアレイ。
【請求項１５】
請求項１２乃至１４のいずれか１項に記載のゲートドライバオンアレイを含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１７年８月１６日に中国特許庁に提出された中国特許出願２０１７１０７００６６６.１の優先権を主張し、その全ての内容が援用により本出願に取り込まれる。
【０００２】
本開示は、表示技術に関し、特に、シフトレジスタユニット、シフトレジスタユニットの駆動方法、ゲートドライバオンアレイ及び表示装置に関する。
【背景技術】
【０００３】
表示装置が画像を表示する時、ゲートドライバオンアレイ（Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙ、ＧＯＡ）は、ピクセルユニットを１行ずつ走査する必要がある。一般的に、ＧＯＡは、複数のカスケード接続されたシフトレジスタユニットを含む。該シフトレジスタユニットの各々は、一行のピクセルユニットを駆動するために用いられ、該複数のシフトレジスタユニットは、該表示装置における１行ごとの走査及び複数行のピクセルユニットの駆動を実現するために用いられる。
【０００４】
関連先行技術では、通常、シフトレジスタユニットは、複数個のトランジスタ及びキャパシタ用いて出力ゲート駆動信号の電位を制御する。前記シフトレジスタユニットは、一般的に多すぎる素子を含む。従って、ＧＯＡは、表示装置において比較的大きなレイアウト面積を占める。これは、表示装置の表示ボーダーの狭小化に不利である。
【発明の概要】
【０００５】
従って、本開示の一例は、シフトレジスタユニットである。前記シフトレジスタユニットは、シフトレジスタ回路及びＮ個の出力制御回路を含むことが可能であり、Ｎは、２より大きいか又はそれに等しい整数である。前記シフトレジスタ回路は、入力信号端子、クロック信号端子及び出力ノードにそれぞれ電気的に接続されることが可能である。前記Ｎ個の出力制御回路の中で、第ｉ出力制御回路は、Ｎ個の制御信号端子のうち第ｉ制御信号端子、前記出力ノード及びＮ個のゲートラインのうち第ｉゲートラインにそれぞれ電気的に接続されることが可能である。ｉは、Ｎより小さいか又はそれに等しい正の整数である。前記シフトレジスタユニットは、前記Ｎ個の制御信号端子の制御下で、ゲート駆動信号をそれぞれ前記Ｎ個のゲートラインに逐次出力するように構成されることが可能である。
【０００６】
一実施例において、前記シフトレジスタ回路は、前記入力信号端子からの入力信号及び前記クロック信号端子からのクロック信号の制御下で、前記ゲート駆動信号を前記出力ノードに出力するように構成されることが可能である。前記第ｉ出力制御回路は、前記第ｉ制御信号端子からの第ｉ制御信号の制御下で、前記ゲート駆動信号を前記第ｉゲートラインに出力するように構成されることが可能である。
【０００７】
前記シフトレジスタユニットは、Ｎ個のリセット回路を更に含むことが可能である。前記Ｎ個のリセット回路の中で、第ｉリセット回路は、Ｎ個のリセット信号端子のうち第ｉリセット信号端子、電力供給信号端子及び前記第ｉゲートラインにそれぞれ電気的に接続されることが可能であり、前記第ｉリセット回路は、前記第ｉリセット信号端子からの第ｉリセット信号の制御下で、電力供給信号を前記電力供給信号端子から前記第ｉゲートラインに出力するように構成されることが可能である。前記第ｉ出力制御回路は、第１トランジスタを含むことが可能である。前記第１トランジスタのゲート電極は、前記第ｉ制御信号端子に電気的に接続されることが可能である。前記第１トランジスタの第１電極は、前記出力ノードに電気的に接続されることが可能である。前記第１トランジスタの第２電極は、前記第ｉゲートラインに電気的に接続されることが可能である。
【０００８】
前記第ｉリセット回路は、第２トランジスタを含むことが可能である。前記第２トランジスタのゲート電極は、前記第ｉリセット信号端子に電気的に接続されることが可能である。前記第２トランジスタの第１電極は、前記電力供給信号端子に電気的に接続されることが可能である。前記第２トランジスタの第２電極は、前記第ｉゲートラインに電気的に接続されることが可能である。前記シフトレジスタユニットは、第１出力制御回路と、第２出力制御回路とを含むことが可能である。前記第２出力制御回路は、第３トランジスタを更に含むことが可能である。前記第３トランジスタのゲート電極及び第１電極は、前記出力ノードに電気的に接続されることが可能であり、前記第３トランジスタの第２電極は、前記第２出力制御回路の第１トランジスタの第１電極に電気的に接続されることが可能である。
【０００９】
前記Ｎ個のリセット信号端子のうち最初の（Ｎ−１）個のリセット信号端子の中で、第ｉリセット信号端子は、前記Ｎ個のゲートラインのうち第（ｉ＋１）ゲートラインに電気的に接続されることが可能である。前記Ｎ個のリセット信号端子のうち第Ｎリセット信号端子は、次段のシフトレジスタユニットの第１ゲートラインに電気的に接続されることが可能である。
【００１０】
前記シフトレジスタ回路は、入力サブ回路と、出力サブ回路と、プルダウンサブ回路とを含むことが可能である。前記入力サブ回路は、前記入力信号端子及び前記プルアップノードにそれぞれ電気的に接続されることが可能であり、且つ前記入力信号端子からの入力信号の制御下で、前記プルアップノードの電位を制御するように構成されることが可能である。前記出力サブ回路は、第１クロック信号端子、前記プルアップノード及び前記出力ノードにそれぞれ電気的に接続されることが可能であり、且つ前記プルアップノードの電位及び前記第１クロック信号端子からの第１クロック信号の制御下で、前記ゲート駆動信号を前記出力ノードに出力するように構成されることが可能である。前記プルダウンサブ回路は、前記入力信号端子、第２クロック信号端子、前記電力供給信号端子、リセット端子、前記プルアップノード及び前記出力端子にそれぞれ電気的に接続されることが可能であり、且つ前記入力信号、前記第２クロック信号端子からの第２クロック信号及び前記リセット信号端子からのリセット信号の制御下で、前記電力供給信号を前記電力供給信号端子から前記プルアップノード及び前記出力ノードにそれぞれ出力するように構成されることが可能である。
【００１１】
本開示の他の一例は、シフトレジスタユニットの駆動方法である。前記シフトレジスタユニットは、シフトレジスタ回路及びＮ個の出力制御回路を含むことが可能である。前記Ｎ個の出力回路は、それぞれＮ個の制御信号端子に１対１対応で電気的に接続され、並びにＮ個のゲートラインに１対１対応で電気的に接続されることが可能である。前記方法は、入力ステージと、出力ステージとを含み、前記出力ステージは、Ｎ個のサブ出力ステージを含むことが可能である。前記入力ステージで、入力信号端子は、第１電位の入力信号を提供して前記シフトレジスタ回路を充電することが可能である。前記出力ステージで、クロック信号端子は、第１電位のクロック信号を提供することが可能であり、前記シフトレジスタ回路は、前記クロック信号の制御下で、ゲート駆動信号を出力ノードに出力する。前記Ｎ個のサブ出力ステージのうち第ｉサブ出力ステージで、前記Ｎ個の制御信号端子のうち第ｉ制御信号端子は、第１電位の第ｉ制御信号を提供することが可能であり、第ｉ出力制御回路は、前記第ｉ制御信号の制御下で、前記ゲート駆動信号を前記Ｎ個のゲートラインのうち第ｉゲートラインに出力することが可能である。前記Ｎ個の制御信号端子は、第１電位の制御信号を逐次出力することが可能であり、前記第１電位は、有効電位である。
【００１２】
前記シフトレジスタユニットは、Ｎ個のリセット回路を更に含むことが可能である。前記Ｎ個のリセット回路は、それぞれＮ個のリセット信号端子に１対１対応で電気的に接続され、並びに前記Ｎ個のゲートラインに１対１対応で電気的に接続されることが可能である。前記方法は、Ｎ個のリセットステージを更に含むことが可能である。前記Ｎ個のリセットステージのうち第ｉリセットステージで、前記Ｎ個のリセット信号端子のうち第ｉリセット信号端子は、第１電位の第ｉリセット信号を提供することが可能であり、前記Ｎ個のリセット回路のうち第ｉリセット回路は、前記第ｉリセット信号の制御下で、電力供給信号を電力供給信号端子から前記第ｉゲートラインに出力することが可能である。前記電力供給信号は、第２電位であることが可能である。前記Ｎ個のリセット信号端子のうち最初の（Ｎ−１）個のリセット信号端子の中で、前記第ｉリセット信号端子は、前記Ｎ個のゲートラインのうち第（ｉ＋１）ゲートラインに電気的に接続されることが可能である。前記Ｎ個のリセットステージのうち最初の（Ｎ−１）個のリセットステージの中で、前記第ｉリセットステージと、前記Ｎ個のサブ出力ステージのうち第（ｉ＋１）サブ出力ステージとは、同時に実行されることが可能である。
【００１３】
本開示の他の一例は、カスケード接続された少なくとも二つの本開示の一実施例に係るシフトレジスタユニットを含むゲートドライバオンアレイである。前記シフトレジスタユニットの各々において、前記第Ｎリセット信号端子は、次段のシフトレジスタユニットの第１ゲートラインに電気的に接続されることが可能である。前記シフトレジスタユニットの各々における前記第ｉ出力制御回路に接続される第ｉ制御信号端子は、同一制御信号端子であって可能である。
【００１４】
本開示の他の一例は、本開示の一実施例に係るゲートドライバオンアレイを含む表示装置である。
【００１５】
本発明と見なされる主題は、本明細書の終末での請求項に特に指摘され且つ明確に請求される。本発明の前述の及び他の目的、特徴並びに利点は、添付図面を結合しながら進められる次の詳細な記述からより明らかになるであろう。図面中、
【図面の簡単な説明】
【００１６】
【図１】本開示の一実施例に係るシフトレジスタユニットの概略構造図である。
【図２】本開示の一実施例に係るシフトレジスタユニットの概略構造図である。
【図３】本開示の実施例に係るシフトレジスタユニットの部分的構造図である。
【図４】本開示の一実施例に係るシフトレジスタユニットの概略構造図である。
【図５】本開示の一実施例に係るシフトレジスタ回路の概略構造図である。
【図６】本開示の一実施例に係るシフトレジスタ回路の概略構造図である。
【図７】本開示の一実施例に係るシフトレジスタユニットの駆動方法のフローチャートである。
【図８】本開示の一実施例に係るシフトレジスタユニットにおける各々の信号端子のタイミング図である。
【図９】本開示の一実施例に係るＧＯＡの概略構造図である。
【図１０】本開示の一実施例に係るクロック信号及び三つの制御信号のタイミング図である。
【発明を実施するための形態】
【００１７】
本開示の技術方案の分野における通常の知識を有する者によるより良い理解を提供するために、以下では、添付図面及び実施例を参照しながら本開示を更に詳細に説明する。本開示の説明全般にわたって、図１〜１０を参照する。図面を参照する時、全般にわたって示される同様の構造及び要素は、同様の参照番号で表す。
【００１８】
本開示の実施例におけるトランジスタは、薄膜トランジスタ、電界効果トランジスタ又は同じ特性を持つ他の装置である。本開示の実施例におけるトランジスタは、回路におけるその機能に基づいて、主にスイッチトランジスタである。スイッチトランジスタのソース電極と、ドレイン電極とは、対称となるため、本開示の実施例において、そのソース電極と、ドレイン電極とは、交換可能である。更に、該ソース電極は、第１電極と呼ばれ、前記ドレイン電極は、第２電極と呼ばれる。図面におけるトランジスタの形によれば、トランジスタの中間の端子は、ゲート電極であり、その信号入力端子は、ソース電極であり、その信号出力端子は、ドレイン電極である。本開示の実施例におけるスイッチトランジスタは、Ｐ型スイッチトランジスタ及びＮ型スイッチトランジスタのいずれか一つを含む。前記Ｐ型スイッチトランジスタは、そのゲート電極がローレベルにある時にオンになり、そのゲート電極がハイレベルにある時にオフになる。前記Ｎ型スイッチトランジスタは、そのゲート電極がハイレベルにある時にオンになり、そのゲート電極がローレベルにある時にオフになる。また、本開示の様々な実施例における複数の信号の各々は、第１電位と、第２電位とを有する。この全文において、前記第１電位及び前記第２電位は、ただ信号の電位の二つの状態を表す。前記第１電位又は前記第２電位が特定の値を有することを表すものではない。本明細書において、用語である「第１」及び「第２」は、接頭辞として付加されたものである。しかし、これらの接頭辞は、用語を区別するためだけに付加されたものであり、用語の順序や優劣などの特別な意味を持たない。
【００１９】
図１は、本開示の一実施例に係るシフトレジスタユニットの概略構造図である。図１に示すように、前記シフトレジスタユニットは、シフトレジスタ回路１０及びＮ個の出力制御回路２０を含む。前記Ｎは、２より大きいか又はそれに等しい整数である。即ち、前記シフトレジスタユニットには、少なくとも二つの出力制御回路２０がある。
【００２０】
前記シフトレジスタ回路１０は、入力信号端子ＩＮ、クロック信号端子ＣＫ及び出力ノードＰ１にそれぞれ電気的に接続される。入力信号端子ＩＮからの入力信号及びクロック信号端子ＣＫからのクロック信号の制御下で、前記シフトレジスタ回路は、ゲート駆動信号を前記出力ノードＰ１に出力するために用いられる。
【００２１】
前記Ｎ個の出力制御回路２０の中で、第ｉ出力制御回路２０は、Ｎ個の制御信号端子のうち第ｉ制御信号端子、出力ノードＰ１及びＮ個のゲートラインのうち第ｉゲートラインにそれぞれ電気的に接続される。前記第ｉ制御信号端子により提供される前記第ｉ制御信号が前記第１電位にある時、出力ノードＰ１は、ゲート駆動信号を前記第ｉゲートラインに出力する。「ｉ」は、Ｎより小さいか又はそれに等しい正の整数である。
【００２２】
例えば、図１に示す構成において、第１出力制御回路２０は、出力ノードＰ１、Ｎ個の制御信号端子のうち第１制御信号端子Ｔ１及びＮ個のゲートラインのうち第１ゲートラインであるゲートライン１にそれぞれ接続される。前記第Ｎ出力制御回路は、出力ノードＰ１、前記Ｎ個の制御信号端子のうち第Ｎ制御信号端子ＴＮ及び前記Ｎ個のゲートラインのうち第ＮゲートラインであるゲートラインＮにそれぞれ電気的に接続される。
【００２３】
Ｎ個の制御信号端子Ｔ１乃至ＴＮは、第１電位にある制御信号を逐次出力する。更に、前記第ｉ制御信号端子により提供される前記第ｉ制御信号が前記第１電位である時、前記第ｉ制御信号端子以外の他の制御信号端子により提供される制御信号は、前記第２電位にある。前記第１電位は、有効電位である。
【００２４】
本開示の一実施例は、シフトレジスタユニットである。前記シフトレジスタユニットは、Ｎ個の出力制御回路を含む。一つの制御信号端子の制御下で、前記出力制御回路の各々は、ゲート駆動信号をゲートラインに出力する。従って、前記シフトレジスタユニットは、Ｎ個の制御信号端子の制御下で、それぞれゲート駆動信号を前記Ｎ個のゲートラインに逐次出力できる。即ち、一つのシフトレジスタユニットは、複数のゲートラインを制御でき、これにより、前記ＧＯＡにおけるシフトレジスタユニットの数が大幅に減少される。その結果、前記ＧＯＡの占有面積を著しく低減し、これにより、前記表示装置の狭額縁が容易になる。
【００２５】
図２は、本開示の一実施例に係るシフトレジスタユニットの概略構造図である。図２に示すように、前記シフトレジスタユニットは、Ｎ個のリセット回路３０を更に含む。
【００２６】
Ｎ個のリセット回路３０の中で、第ｉリセット回路３０は、前記Ｎ個のリセット信号端子のうち第ｉリセット信号端子、電力供給信号端子ＶＳＳ及び前記第ｉゲートラインにそれぞれ電気的に接続される。前記第ｉリセット信号端子により提供される前記第ｉリセット信号が第１電位にある時、前記第ｉリセット信号端子は、電力供給信号を電力供給信号端子ＶＳＳから前記第ｉゲートラインに出力する。前記電力供給信号は、第２電位にある。
【００２７】
例えば、図２に示す構成において、第１リセット回路は、前記Ｎ個のリセット信号端子のうち第１リセット信号端子Ｒ１及び前記Ｎ個のゲートラインのうち第１ゲートラインであるゲートライン１にそれぞれ電気的に接続される。前記第２リセット回路は、前記Ｎ個のリセット信号端子のうち第２リセット信号端子Ｒ２及び前記Ｎ個のゲートラインのうち第２ゲートラインであるゲートライン２にそれぞれ電気的に接続される。
【００２８】
前記第ｉ制御信号が第１電位から第２電位に変わった時、前記第ｉリセット信号端子により提供される前記第ｉリセット信号は、前記第２電位から前記第１電位に変わる。即ち、前記第ｉ出力制御回路が前記第ｉゲートラインへのゲート駆動信号の出力を停止した時、前記第ｉゲートラインが他のゲートラインに出力される信号に影響を及ぼすことを防止するために、前記第ｉリセット回路は、前記第ｉゲートラインをリセットし始める。
【００２９】
図３は、本開示の一実施例に係るシフトレジスタユニットの部分的構造図である。図３に示すように、第ｉ出力制御回路２０は、第１トランジスタＭ１を含む。
【００３０】
一実施例において、第１トランジスタＭ１のゲート電極は、第ｉ制御信号端子Ｔｉに電気的に接続される。第１トランジスタＭ１の第１電極は、出力ノードＰ１に電気的に接続される。第１トランジスタＭ１の第２電極は、前記第ｉゲートライン、即ち、ゲートラインｉに電気的に接続される。第ｉ制御信号端子Ｔｉにより提供される前記第ｉ制御信号が第１電位にある時、第１トランジスタＭ１は、オンになり、出力ノードＰ１は、ゲート駆動信号をゲートラインｉに出力する。
【００３１】
更に、図３に示すように、第ｉリセット回路３０は、第２トランジスタＭ２を含む。
【００３２】
一実施例において、第２トランジスタＭ２のゲート電極は、第ｉリセット信号端子Ｒｉに電気的に接続される。第２トランジスタＭ２の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第２トランジスタＭ２の第２電極は、前記第ｉゲートライン、即ち、ゲートラインｉに電気的に接続される。第ｉリセット信号端子Ｒｉにより提供される前記第ｉリセット信号が第１電位にある時、第２トランジスタＭ２は、オンになり、且つ電力供給信号を電力供給信号端子ＶＳＳからゲートラインｉに出力する。前記電力供給信号が第２電位にあるため、ゲートラインｉは、リセットされる。
【００３３】
図４は、本開示の一実施例に係る一つのシフトレジスタユニットの概略構造図である。図４に示すように、前記シフトレジスタユニットは、二つの出力制御回路、即ち、第１出力制御回路２０１と、第２出力制御回路２０２とを含む。第１トランジスタＭ１に加えて、第２出力制御回路２０２は、第３トランジスタＭ３を更に含むことが可能である。
【００３４】
一実施例において、トランジスタＭ３のゲート電極及び第１電極は、出力ノードＰ１に電気的に接続される。第３トランジスタＭ３の第２電極は、第２出力制御回路２０２の第１トランジスタＭ１の第１電極に電気的に接続される。それに対応して、第２出力制御回路２０２の第１トランジスタＭ１の第１電極は、第３トランジスタＭ３を介して出力ノードＰ１に電気的に接続される。
【００３５】
出力ノードＰ１の電位が第１電位にある時、第３トランジスタＭ３は、オンになる。従って、第３トランジスタＭ３は、出力ノードＰ１の電位を第１トランジスタＭ１と第３トランジスタＭ３の間の接続ポイント、即ち、第１トランジスタＭ１の第１電極に蓄積することができる。その結果、前記第２制御信号の制御下で、第１トランジスタＭ１がオンになる時、出力ノードＰ１の電位は、ゲートライン２に出力されることができ、即ち、ゲート駆動信号がゲートライン２に出力される。
【００３６】
なお、本開示の一実施例において、前記Ｎ個のリセット信号端子のうち最初の（Ｎ−１）個のリセット信号端子の中で、前記第ｉリセット信号端子は、前記Ｎ個のゲートラインのうち第（ｉ＋１）ゲートラインに電気的に接続される。
【００３７】
前記Ｎ個のリセット信号端子のうち第Ｎリセット信号端子は、シフトレジスタユニットの次段の第１ゲートラインに電気的に接続される。
【００３８】
図４に示すように、一実施例において、前記シフトレジスタユニットは、二つの出力制御回路２０１、２０２及び二つのリセット回路３０１、３０２を含む。第１リセット回路３０１は、前記第１リセット信号端子に電気的に接続され、第２リセット回路３０２は、前記第２リセット信号端子Ｒ２に電気的に接続される。図４に示すように、第１リセット回路３０１を制御するための前記第１リセット信号端子は、前記第２ゲートラインであるゲートライン２に電気的に接続される。第２リセット回路３０２を制御するための第２リセット信号端子Ｒ２は、シフトレジスタユニットの次段の第１ゲートラインに電気的に接続されるが、図面には示されていない。
【００３９】
前記Ｎ個のゲートラインは、Ｎ個の出力制御回路の制御下で、第１電位のゲート駆動信号を逐次出力できるため、前記第ｉリセット信号端子が前記第（ｉ＋１）ゲートラインに電気的に接続された時、前記Ｎ個のリセット信号端子が前記第１電位にあるリセット信号を逐次出力することを保証できる。更に、前記第ｉリセット信号と、前記第（ｉ＋１）ゲートラインに送信される信号の時系列は、同一である。更に、前記第ｉ制御信号が前記第１電位から前記第２電位に変わった時、前記第ｉゲートラインに送信される信号の電位は、前記第１電位から前記第２電位に変わり、従って、前記第ｉリセット信号は、前記第２電位から前記第１電位に変わる。
【００４０】
図５は、本開示の一実施例に係るシフトレジスタ回路の概略構造図である。図５に示すように、シフトレジスタ回路１０は、二つのクロック信号端子に電気的に接続される。一実施例において、シフトレジスタ回路１０は、第１クロック信号端子ＣＬＫ及び第２クロック信号端子ＣＬＫＢに電気的に接続される。シフトレジスタ回路１０は、入力サブ回路１０１と、出力サブ回路１０２と、プルダウンサブ回路１０３とを含む。
【００４１】
入力サブ回路１０１は、入力信号端子ＩＮ及びプルアップノードＰＵにそれぞれ電気的に接続される。入力信号端子ＩＮからの入力信号の制御下で、入力サブ回路１０１は、プルアップノードＰＵの電位を制御するために用いられる。
【００４２】
出力サブ回路１０２は、第１クロック信号端子ＣＬＫ、プルアップノードＰＵ及び出力ノードＰ１にそれぞれ電気的に接続される。プルアップノードＰＵ及び第１クロック信号端子ＣＬＫからの第１クロック信号の制御下で、出力サブ回路１０２は、前記ゲート駆動信号をノードＰ１に出力するために用いられる。
【００４３】
プルダウンサブ回路１０３は、入力信号端子ＩＮ、第２クロック信号端子ＣＬＫＢ、電力供給信号端子ＶＳＳ、リセット端子ＲＳＴ、プルアップノードＰＵ及びその出力端子にそれぞれ電気的に接続される。プルダウンサブ回路１０３は、前記入力信号、第２クロック信号端子ＣＬＫＢからの第２クロック信号及びセット端子ＲＳＴからのリセット信号の制御下で、電力供給信号を電力供給信号端子ＶＳＳからそれぞれプルアップノードＰＵ及び出力ノードＰ１に出力するために用いられる。前記電力供給信号は、第２電位にあり、従って、プルアップノードＰＵ及び出力ノードＰ１は、リセットされることができる。
【００４４】
図６は、本開示の一実施例に係るシフトレジスタ回路の概略構造図である。図６に示すように、前記シフトレジスタ回路における入力サブ回路１０１は、第４トランジスタＭ４を含む。出力サブ回路１０２は、第５トランジスタＭ５と、キャパシタＣとを含む。プルダウンサブ回路１０３は、第６トランジスタＭ６乃至第１５トランジスタＭ１５である１０個のトランジスタを含む。
【００４５】
第４トランジスタＭ４のゲート電極及び第１電極は、入力信号端子ＩＮに電気的に接続される。第４トランジスタＭ４の第２電極は、プルアップノードＰＵに電気的に接続される。
【００４６】
第５トランジスタＭ５のゲート電極は、プルアップノードＰＵに電気的に接続される。第５トランジスタＭ５の第１電極は、第１クロック信号端子ＣＬＫに電気的に接続される。第５トランジスタＭ５の第２電極は、出力ノードＰ１に電気的に接続される。
【００４７】
キャパシタＣの一端子は、プルアップノードＰＵに電気的に接続される。キャパシタＣの他端子は、出力ノードＰ１に電気的に接続される。
【００４８】
第６トランジスタＭ６のゲート電極は、リセット端子ＲＳＴに電気的に接続される。第６トランジスタＭ６の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第６トランジスタＭ６の第２電極は、プルアップノードＰＵに電気的に接続される。
【００４９】
第７トランジスタＭ７のゲート電極は、リセット端子ＲＳＴに電気的に接続される。第７トランジスタＭ７の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第７トランジスタＭ７の第２電極は、出力ノードＰ１に電気的に接続される。
【００５０】
第８トランジスタＭ８のゲート電極は、第１０トランジスタＭ１０の第２電極及び第１１トランジスタＭ１１の第２電極に電気的に接続される。第８トランジスタＭ８の第１電極は、第２クロック信号端子ＣＬＫＢに電気的に接続される。第８トランジスタＭ８の第２電極は、プルダウンノードＰＤに電気的に接続される。
【００５１】
第９トランジスタＭ９のゲート電極は、プルアップノードＰＵに電気的に接続される。第９トランジスタＭ９の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第９トランジスタＭ９の第２電極は、プルダウンノードＰＤに電気的に接続される。
【００５２】
第１０トランジスタＭ１０のゲート電極は、プルアップノードＰＵに電気的に接続される。第１０トランジスタＭ１０の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第１０トランジスタＭ１０の第２電極は、第８トランジスタＭ８のゲート電極に電気的に接続される。
【００５３】
第１１トランジスタＭ１１のゲート電極及び第１電極は、第２クロック信号端子ＣＬＫＢに電気的に接続される。第１１トランジスタＭ１１の第２電極は、第８トランジスタＭ８のゲート電極に電気的に接続される。
【００５４】
第１２トランジスタＭ１２のゲート電極は、プルダウンノードＰＤに電気的に接続され、第１２トランジスタＭ１２の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第１２トランジスタＭ１２の第２電極は、プルアップノードＰＵに電気的に接続される。
【００５５】
第１３トランジスタＭ１３のゲート電極は、プルダウンノードＰＤに電気的に接続され、第１３トランジスタＭ１３の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第１３トランジスタＭ１３の第２電極は、出力ノードＰ１に電気的に接続される。
【００５６】
第１４トランジスタＭ１４のゲート電極は、第２クロック信号端子ＣＬＫＢに電気的に接続される。第１４トランジスタＭ１４の第１電極は、電力供給信号端子ＶＳＳに電気的に接続される。第１４トランジスタＭ１４の第２電極は、出力ノードＰ１に電気的に接続される。
【００５７】
第１５トランジスタＭ１５のゲート電極は、第２クロック信号端子ＣＬＫＢに電気的に接続される。第１５トランジスタＭ１５の第１電極は、入力信号端子ＩＮに電気的に接続され、第１５トランジスタＭ１５の第２電極は、プルアップノードＰＵに電気的に接続される。
【００５８】
本開示の一実施例に係るシフトレジスタにおけるシフトレジスタ回路は、図６に示すような構造を有する。他の構造も採用することが可能である。一実施例において、交流リセットモデルの構造が採用される。即ち、リセット制御信号として、交流信号が採用される。別の実施例において、直流リセットモデルの構造が採用することが可能である。即ち、リセット制御信号として、直流信号が採用される。本開示の実施例は、ここで限定されない。
【００５９】
本開示の一実施例によれば、シフトレジスタユニットが提供される。前記シフトレジスタユニットは、Ｎ個の出力制御回路を含む。前記出力制御回路の各々は、一つの制御信号端子の制御下で、ゲート駆動信号をゲートラインに出力する。従って、前記シフトレジスタユニットは、Ｎ個の制御信号端子の制御下で、ゲート駆動信号を前記Ｎ個のゲートラインに逐次出力することができる。即ち、一つのシフトレジスタユニットは、複数のゲートラインを制御することができる。このため、前記ＧＯＡにおけるシフトレジスタユニットの数が大幅に減少されることができ、従って、前記ＧＯＡの占有面積を著しく低減し、表示装置の狭額縁を容易にする。また、前記表示装置の解像度が低下しないと共に、前記表示装置のピクセル密度を改善する。
【００６０】
図７は、本開示の一実施例に係るシフトレジスタユニットの駆動方法のフローチャートである。前記方法は、図１〜４のいずれか一つに示すシフトレジスタユニットを駆動するために用いられる。図１乃至図４に示すように、前記シフトレジスタユニットは、シフトレジスタ回路１０及びＮ個の出力制御回路２０を含む。前記Ｎ個の出力回路は、前記Ｎ個の制御信号端子に１対１対応で電気的に接続され、並びに前記Ｎ個のゲートラインに１対１対応で電気的に接続される。前記駆動方法は、入力ステージと、出力ステージとを含む。前記出力ステージは、Ｎ個のサブ出力ステージを含む。図７を参照すると、前記方法は、以下の通りである。
【００６１】
ステップ４０１で、入力ステージで、入力信号端子ＩＮにより提供される入力信号は、第１電位にあり、入力信号端子ＩＮは、シフトレジスタ回路１０を充電するために用いられる。
【００６２】
ステップ４０２で、出力ステージで、クロック信号端子により提供されるクロック信号は、第１電位にある。シフトレジスタ回路１０は、前記クロック信号の制御下で、ゲート駆動信号をその出力ノードに出力する。前記出力ステージの第ｉサブ出力ステージで、前記Ｎ個の制御信号端子のうち第ｉ制御信号端子により提供される前記第ｉ制御信号は、第１電位にある。前記第ｉ制御信号端子以外の他の制御信号端子により提供される制御信号は、第２電位にある。前記Ｎ個の出力制御回路のうち第ｉ出力制御回路は、前記第ｉ制御信号の制御下、ゲート駆動信号を前記Ｎ個のゲートラインのうち第ｉゲートラインに出力する。
【００６３】
前記Ｎ個の制御信号端子は、それぞれ第１電位にある制御信号を逐次出力できる。前記第１電位は、有効電位であり、従って、前記Ｎ個の出力制御回路がそれぞれ出力ステージを逐次実行できることを確保する。
【００６４】
一実施例において、図２〜４に示すように、前記シフトレジスタユニットは、Ｎ個のリセット回路３０を更に含む。Ｎ個のリセット回路３０は、前記Ｎ個のリセット信号端子に１対１対応で電気的に接続される。従って、前記駆動方法は、Ｎ個のリセットステージを更に含む。
【００６５】
前記Ｎ個のリセットステージのうち前記ｉリセットステージで、前記Ｎ個のリセット信号端子のうち第ｉリセット信号端子により提供される前記第ｉリセット信号は、第１電位にある。Ｎ個のリセット回路３０のうち第ｉリセット回路３０は、前記第ｉリセット信号の制御下で、電力供給信号を電力供給信号端子ＶＳＳから前記第ｉゲートラインに出力する。前記電力供給信号は、第２電位にある。
【００６６】
前記第ｉ制御信号が第１電位から第２電位に変わった時、前記第ｉリセット信号端子により提供される前記第ｉリセット信号は、第２電位から第１電位に変わる。即ち、前記第ｉリセットステージは、前記第ｉサブ出力ステージが完了した後に実行される。
【００６７】
更に、本開示の一実施例に係るシフトレジスタユニットにおいて、前記Ｎ個のリセット信号端子のうち最初の（Ｎ−１）個のリセット信号端子の中で、その第ｉリセット信号端子は、前記Ｎ個のゲートラインのうち前記第（ｉ＋１）ゲートラインに電気的に接続される。従って、前記Ｎ個のリセットステージのうち前記最初の（Ｎ−１）個のリセットステージで、前記第ｉリセットステージと、前記Ｎ個のサブ出力ステージのうち前記第（ｉ＋１）サブ出力ステージとは、同時に実行される。前記第Ｎリセットステージは、シフトレジスタユニットの次段の前記第１サブ出力ステージと同時に実行される。
【００６８】
図８は、本開示の一実施例に係るシフトレジスタユニットの信号端子のタイミング図である。図４に示すようなシフトレジスタユニット及び図６に示すようなシフトレジスタ回路を例として、本開示の実施例が提供するシフトレジスタユニットの駆動方法について以下のように詳細に説明する。
【００６９】
図８に示すように、入力ステージｔ１において、入力信号端子ＩＮにより提供される入力信号及び第２クロック信号端子ＣＬＫＢにより提供される第２クロック信号は、第１電位にある。第１クロック信号端子ＣＬＫにより提供される第１クロック信号は、第２電位にある。図６に示すように、第４トランジスタＭ４、第１５トランジスタＭ１５及び第１４トランジスタＭ１４は、オンになる。入力信号端子ＩＮは、前記入力信号をプルアップノードＰＵに出力し、プルアップノードＰＵを充電する。一方、電力供給信号端子ＶＳＳは、前記第２電位の電力供給信号を出力ノードＰ１に出力する。更に、プルアップノードＰＵの制御下で、第５トランジスタＭ５、第９トランジスタＭ９及び第１０トランジスタＭ１０は、オンになる。第１クロック信号端子ＣＬＫは、第２電位の第１クロック信号を出力ノードＰ１に出力する。電力供給信号端子ＶＳＳは、電力供給信号をプルダウンノードＰＤ及び第８トランジスタＭ８のゲート電極にそれぞれ出力し、従って、第８トランジスタＭ８、第１２トランジスタＭ１２及び第１４トランジスタＭ１３は、オンになる。
【００７０】
出力ステージｔ２で、信号端子ＩＮにより提供される入力信号及び第２クロック信号端子ＣＬＫＢにより提供される第２クロック信号は、第２電位にある。第１クロック信号端子ＣＬＫにより提供される第１クロック信号は、第１電位にあり、プルアップノードＰＵの電位は、キャパシタＣのブートストラップ效果の作用下で更にプルアップされる。第５トランジスタＭ５は、完全にオープンされる。第１クロック信号端子ＣＬＫは、前記第１電位のクロック信号、即ち、ゲート駆動信号を出力ノードＰ１に出力する。一方、出力ステージｔ２で、第９トランジスタＭ９及び第１０トランジスタＭ１０は、ＯＮの状態に留まり、電力供給信号端子ＶＳＳは、電力供給信号をプルダウンノードＰＤ及び第８トランジスタＭ８にそれぞれ出力し、従って、第８トランジスタＭ８、第１２トランジスタＭ１２及び第１４トランジスタＭ１３は、オフになり、これにより、プルアップノードＰＵ及び出力ノードＰ１の電位に影響を与えることを回避し、前記ゲート駆動信号の安定した出力を確保する。
【００７１】
更に、図４に示すように、二つの出力制御回路２０１、２０２が前記シフトレジスタユニットに含まれるため、それに応じて、図８に示すように、出力ステージｔ２は、第１サブ出力ステージｔ２１と、第２サブ出力ステージｔ２２とに分かれる。
【００７２】
第１サブ出力ステージｔ２１で、第１制御信号端子Ｔ１により出力される第１制御信号は、第１電位にある。第１出力制御回路２０１における第１トランジスタＭ１は、オンになり、且つゲート駆動信号を出力ノードＰ１から前記ゲートライン１、即ち、Ｇ１に出力する。この時、第２制御信号端子Ｔ２より出力される第２制御信号は、前記第２電位にある。従って、第２出力制御回路２０２における第１トランジスタＭ１は、オフになる。ゲートライン２、即ち、Ｇ２には、信号が出力されない。第２出力制御回路２０２は、第３トランジスタＭ３を更に含むことが可能である。出力ノードＰ１の制御下で、第３トランジスタＭ３は、出力ステージｔ２で常にオンのまま保持されることができ、従って、出力ノードＰ１の電位は、第２出力制御回路２０２の第１トランジスタＭ１の第１電極に蓄積される。
【００７３】
図８を参照すると、第２サブ出力ステージｔ２２で、第２制御信号端子Ｔ２により出力される第２制御信号は、第１電位にある。第１制御信号端子Ｔ１により出力される第１制御信号は、第２電位にある。この時、第２出力制御回路２０２の第１トランジスタＭ１は、オンになる。第１出力制御回路２０１の第１トランジスタＭ１は、オフになる。出力ノードＰ１は、ゲート駆動信号をＧ２に出力する。この時、Ｇ１には、駆動信号が出力されない。
【００７４】
更に、図４に示すように、第１リセット回路３０１における第２トランジスタＭ２のゲート電極、即ち、前記第１リセット信号端子は、ゲートライン２に電気的に接続される。このため、出力ノードＰ１が前記第１電位にあるゲート駆動信号をゲートライン２に出力する時、第１リセット回路３０１における第２トランジスタＭ２は、オンになる。電力供給信号端子ＶＳＳは、前記第２電位にある電力供給信号をゲートラインＧ１に出力し、従って、ゲートラインＧ１は、リセットされる。従って、第２サブ出力ステージｔ２２は、前記第１リセットステージでもある。
【００７５】
次に、図８に示すように、シフトレジスタユニットの次段は、出力ステージｔ３を実行し始める。シフトレジスタユニットの現在段の出力ステージｔ２は、前記シフトレジスタユニットの次段の入力ステージでもある。出力ステージｔ３で、前記シフトレジスタユニットの次段における前記シフトレジスタ回路は、ゲート駆動信号を出力ノードＰ２に出力することができる。図８に示すように、前記シフトレジスタユニットの次段も二つの出力制御回路を含み、前記二つの出力制御回路も第１制御信号端子Ｔ１及び第２制御信号端子Ｔ２によりそれぞれ制御される場合、前記シフトレジスタユニットの次段の出力ステージｔ３も、第１サブ出力ステージｔ３１と、第２サブ出力ステージｔ３２とに分かれることが可能である。第１サブ出力ステージｔ３１で、第１制御信号端子Ｔ１により出力される第１制御信号は、第１電位にある。前記第１出力制御回路は、ゲート駆動信号を出力ノードＰ２からゲートラインＧ３に出力することが可能である。第２サブ出力ステージｔ３２で、第２制御信号端子Ｔ２より出力される第２制御信号は、第１電位にある。前記第２出力制御回路は、ゲート駆動信号を出力ノードＰ２からゲートラインＧ４に出力することが可能である。
【００７６】
現在段の前記シフトレジスタユニットの第２リセット回路におけるリセット信号端子ＩＮは、次段のシフトレジスタユニットの第１ゲートライン、例えば、図８に示されるゲートラインＧ３に接続されるため、次段のシフトレジスタユニットの第１サブ出力ステージは、現在段の前記シフトレジスタユニットの最後のリセットステージでもある。
【００７７】
例えば、図８に示される時系列において、次段のシフトレジスタユニットの第１サブ出力ステージｔ３１で、前記ゲートラインＧ３を介して送信される前記ゲート駆動信号の電位は、第１電位にある。現在段の前記シフトレジスタユニットの第２リセット回路３０２における第２トランジスタＭ２は、オンになる。電力供給信号端子ＶＳＳは、前記第２電位の電力供給信号をゲートラインＧ２に出力し、ゲートラインＧ２は、リセットされる。即ち、次段のシフトレジスタユニットの第１サブ出力ステージｔ３１は、現在段のシフトレジスタユニットの前記第２リセットステージである。
【００７８】
上記の実施例において、各々のトランジスタは、Ｎ型トランジスタであり、前記第１電位は、前記第２電位に対してより高い電位である。別の実施例において、前記トランジスタはＰ型トランジスタでもあり、前記トランジスタがＰ型トランジスタである場合、前記第１電位は、前記２電位に対してより低い電位である。また、各々の信号端子の電位変化は、図８に示される電位変化と反対である。
【００７９】
一実施例において、シフトレジスタユニットの駆動方法を提供する。前記駆動方法の前記出力ステージは、Ｎ個のサブ出力ステージを含む。前記サブ出力ステージの各々で、出力制御回路は、制御信号端子の制御下で、ゲート駆動信号をゲートラインに出力する。従って、前記シフトレジスタユニットは、Ｎ個の制御信号端子の制御下で、ゲート駆動信号をそれぞれ前記Ｎ個のゲートラインに逐次出力する。即ち、前記シフトレジスタ回路の原駆動時系列が変わらないということに基づいて、シフトレジスタユニットは、複数のゲートラインを制御するために用いられる。従って、ＧＯＡに配置される必要があるシフトレジスタユニットの数が大幅に減少されることができ、その占有面積を効果的に低減する。これは、表示装置の狭額縁の設計を容易にする。また、前記表示装置の解像度が低下しないと共に、前記表示装置のピクセル密度を改善する。
【００８０】
図９は、本開示の一実施例に係るＧＯＡの概略構造図である。図９に示すように、前記ＧＯＡは、カスケード接続された少なくとも二つのシフトレジスタユニット００を含み、シフトレジスタユニット００の各々は、図１〜４のいずれか一つに示すようなシフトレジスタユニットであって可能である。
【００８１】
シフトレジスタユニット００の各々において、前記第Ｎリセット信号端子は、次段のシフトレジスタユニットの第１ゲートラインに電気的に接続される。
【００８２】
例えば、図９に示すように、各々のシフトレジスタユニットは、二つの出力制御回路及びリセット回路を含む。各々のシフトレジスタユニットにおける前記第２リセット回路のリセット信号端子は、次段の前記シフトレジスタユニットの第１ゲートラインに電気的に接続される。例えば、第１段の前記シフトレジスタユニットの第２リセット信号端子は、第２段の前記シフトレジスタユニットの第１ゲートライン、即ち、ゲートライン３に電気的に接続される。
【００８３】
本開示の一実施例において、前記ＧＯＡにおける前記シフトレジスタユニットの各々の段での第ｉ出力制御回路に電気的に接続される第ｉ制御信号端子は、同一の信号端子であって可能である。例えば、図９に示すように、各々のシフトレジスタユニットは、二つの出力制御回路を含む。各々のシフトレジスタユニットにおける第１出力制御回路は、第１制御信号端子Ｔ１に電気的に接続され、各々のシフトレジスタユニットにおける第２出力制御回路は、第２制御信号端子Ｔ２に電気的に接続される。
【００８４】
一実施例において、シフトレジスタユニットの各々の段における出力ノードＰ１は、次段のシフトレジスタユニットの入力信号端子に電気的に接続される。シフトレジスタユニットの各々の段における出力ノードＰ１は、直前の段の前記シフトレジスタユニットのリセット端子ＲＳＴにも電気的に接続される。一実施例において、前記第１段のシフトレジスタユニットの入力信号端子ＩＮは、フレーム開始信号端子ＳＴＶに電気的に接続される。このため、クロック信号端子の制御下で、前記シフトレジスタユニットの各々の段におけるシフトレジスタ回路は、フレーム開始信号端子ＳＴＶにより提供される入力信号を前記第１段から最後段に逐次シフトする。
【００８５】
一実施例において、Ｎ個の制御信号端子より出力される制御信号の時系列は、前記シフトレジスタユニットにおけるクロック信号の時系列に応じて決定される。具体的には、前記Ｎ個の制御信号端子により出力される制御信号の周波数及びデューティー比は、同一である。各々の制御信号の周波数は、前記クロック信号の周波数の２倍であることが可能である。例えば、前記クロック信号の周波数が６０Ｈｚである場合、前記制御信号の周波数は、１２０Ｈｚである。前記クロック信号の周波数が３０Ｈｚである場合、前記制御信号の周波数は、６０Ｈｚである。また、各々のクロックサイクルの期間で、前記クロック信号が前記第１電位にある場合、前記Ｎ個の制御信号端子は、第１電位にある制御信号を逐次出力することができる。前記Ｎ個の制御信号が前記第１電位にある期間の長さの合計は、前記クロック信号が前記１電位にある期間の長さの合計に等しい。
【００８６】
一実施例において、前記シフトレジスタユニットの各々は、三つの出力制御回路を含む。前記三つの出力制御回路は、第１制御信号端子Ｔ１、第２制御信号端子Ｔ２及び第３制御信号端子Ｔ３にそれぞれ電気的に接続される。図１０は、本開示の一実施例に係るクロック信号及び三つの制御信号のタイミング図である。図１０に示すように、各々のクロックサイクルにおいて、ステージｔｍにおいてクロック信号端子ＣＬＫにより提供されるクロック信号は、第１電位にある。第１制御信号端子Ｔ１、第２制御信号端子Ｔ２及び第３制御信号端子Ｔ３は、前記第１電位の制御信号を逐次提供することができる。例えば、ｔｍ１ステージの期間で第１制御信号端子Ｔ１により提供される第１制御信号の電位は、前記第１電位にある。ｔｍ２ステージの期間で第２制御信号端子Ｔ２により提供される第２制御信号の電位は、前記第１電位にある。ｔｍ３ステージの期間で第３制御信号端子Ｔ３により提供される第３制御信号の電位は、前記第１電位にある。三つのステージｔｍ１乃至ｔｍ３の合計期間は、前記第１電位にある前記クロック信号のクロックサイクルｔｍの各々の期間に等しい。
【００８７】
前記制御信号端子により出力される前記制御信号の周波数は、前記クロック信号の周波数より高く、前記クロック信号の周波数の３倍であって可能である。従って、２０Ｈｚのクロック周波数で６０Ｈｚの駆動効果を実現できる。別の実施例において、４０Ｈｚクロック周波数で１２０Ｈｚの駆動効果を実現できる。前記クロック信号周波数が低い場合、前記シフトレジスタユニットの内部トランジスタ上の電圧のインパクトを減少でき、これにより、前記トランジスタの閾値電圧のドリフトを抑制し、製品の寿命を延ばす。一方、高周波数駆動が容易になるため、解像度比を低下させることなく、３Ｄディスプレイに十分な切替え速度を提供することができる。また、表示パネルの消費電力を増加させない。
【００８８】
本開示の他の一例は、表示装置である。例えば、図９に示すように、前記表示装置は、本開示の一実施例に係るＧＯＡを含む。前記ＧＯＡは、カスケード接続された少なくとも二つの図１〜４のいずれか一つに示すようなシフトレジスタユニットを含む。前記表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、ＡＭＯＬＥＤパネル、移動電話、タブレットコンピュータ、テレビジョン、ディスプレイ、ノートＰＣ、デジタルフォトフレーム、ナビゲータ又は他の表示機能付き製品であって可能である。
【００８９】
以上、本開示の様々な実施例の記述を説明の目的で提示したが、網羅的であること、又は開示された施例に限定することが意図されない。記述された実施例の範囲及び精神から逸脱せずに行われる多様な変更及び変化は当業者にとって明らかであろう。ここで使用された用語は、実施例の原理、実際応用又は市場で見つかる技術に対する技術改善を最適に解釈するか、或いは、本分野の他の当業者がここで開示される実施例を理解できるようにするために選ばれたものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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