(57)【要約】【解決手段】本発明は、光電子デバイス(10)に関し、光電子デバイス(10)は、支持体(12)と、支持体を覆っている少なくとも１つの第１の導電層(18)と、第１の導電層に接合されて、第１の表面(22)及び第１の表面と反対側の第２の表面(23)を有する表示画素回路(Pix) とを備えており、表示画素回路は、第１の表面及び第１の表面と反対側の第３の表面(24)を有する電子回路(20)を有しており、第１の表面は第１の導電層に接合されており、少なくとも１つの光電子回路(26)が、第３の表面に接合されて少なくとも１つの発光ダイオードを有しており、発光ダイオードの電極の少なくとも１つが電子回路に第３の表面によって接続されており、光電子デバイスは、表示画素回路を覆って、第２の表面側で表示画素回路の電子回路に電気的に結合されている少なくとも１つの第２の導電層(34)を更に備えている。
2020527756.tif 000002
【特許請求の範囲】
【請求項１】
光電子デバイス(10; 40; 50; 60; 70)であって、
支持体(12)と、
前記支持体を覆っている少なくとも１つの第１の導電層(18)と、
前記第１の導電層に接合されて、第１の表面(22)及び前記第１の表面と反対側の第２の表面(23)を有する複数の表示画素回路(Pix) と
を備えており、
前記表示画素回路は、前記第１の表面及び前記第１の表面と反対側の第３の表面(24)を有する電子回路(20)を夫々有しており、前記第１の表面は前記第１の導電層に接合されており、少なくとも１つの光電子回路(26; 42)が、前記第３の表面に接合されて少なくとも１つの発光ダイオード(LED) を有しており、前記発光ダイオードの電極の少なくとも１つが前記電子回路に前記第３の表面によって接続されており、
前記光電子デバイスは、前記表示画素回路の少なくとも１つを覆って、前記第２の表面側で前記表示画素回路の少なくとも１つの電子回路に電気的に結合されている少なくとも１つの第２の導電層(34)を更に備えていることを特徴とする光電子デバイス。
【請求項２】
前記表示画素回路(Pix) 間の前記第１の導電層(18)を覆う電気絶縁層(32)を更に備えていることを特徴とする請求項１に記載の光電子デバイス。
【請求項３】
前記電気絶縁層(32)は前記表示画素回路(Pix) の側面を覆っていることを特徴とする請求項２に記載の光電子デバイス。
【請求項４】
前記表示画素回路(Pix) の少なくとも１つは、前記電子回路(20)及び前記光電子回路(26; 42)を覆う電気絶縁部分(28)を更に有しており、少なくとも１つの導電素子(30)が、前記電気絶縁部分(28)を横切り、前記第２の導電層(34)と前記光電子回路(26; 42)又は前記電子回路(20)とに電気的に結合されていることを特徴とする請求項１〜３のいずれか１つに記載の光電子デバイス。
【請求項５】
前記表示画素回路(Pix) の少なくとも１つでは、前記光電子回路(42)は、前記光電子回路の残り部分から電気的に絶縁されて前記電子回路(20)及び前記導電素子(30)に電気的に結合されている貫通接続部(48)を有していることを特徴とする請求項４に記載の光電子デバイス。
【請求項６】
前記支持体(12)を覆っている少なくとも２つの別個の第１の導電層(52)を備えており、前記表示画素回路の内の第１の表示画素回路(Pix) は前記第１の導電層に接合されており、少なくとも２つの第２の導電層(34)は夫々、前記表示画素回路の内の第２の表示画素回路を覆っており、前記第２の表示画素回路の電子回路(20)に電気的に結合されていることを特徴とする請求項１〜５のいずれか１つに記載の光電子デバイス。
【請求項７】
制御信号(COM) により変調された電圧(VE)を前記第１の導電層(18)と前記第２の導電層(34)との間に供給するための供給部(49)を更に備えており、
各表示画素回路(Pix) の電子回路(20)は、前記電圧を復調して前記制御信号を抽出することが可能であることを特徴とする請求項１〜５のいずれか１つに記載の光電子デバイス。
【請求項８】
各電子回路(20)は、識別子が記憶されているメモリを有しており、前記電子回路に記憶された識別子は互いに異なっており、各電子回路(20)は、変調された電圧(VE)から、前記識別子の内の１つを表す情報を抽出することが可能であることを特徴とする請求項７に記載の光電子デバイス。
【請求項９】
少なくとも１つの導波路(64)を更に備えており、前記導波路(64)は、場合によっては前記表示画素回路(Pix) の前記光電子回路(26; 42)に結合されている前記第２の導電層(34)と一体化されており、電磁放射線を導くことが可能であることを特徴とする請求項１〜６のいずれか１つに記載の光電子デバイス。
【請求項１０】
前記導波路と結合された、前記電磁放射線の放射源(68)を更に備えており、
前記表示画素回路(Pix) 毎に、前記光電子回路(26; 42)は、前記電子回路(20)に測定信号を供給することが可能な前記電磁放射線のセンサを有していることを特徴とする請求項９に記載の光電子デバイス。
【請求項１１】
前記放射源(68)は、前記電磁放射線を制御信号(COM) を用いて変調することが可能であり、
前記表示画素回路(Pix) 毎に、前記電子回路(20)は前記測定信号を復調して制御信号を抽出することが可能であることを特徴とする請求項１０に記載の光電子デバイス。
【請求項１２】
少なくとも２つの導波路を備えており、前記導波路は、場合によっては前記表示画素回路(Pix) の異なる組立体の光電子回路(26; 42)に結合されている前記第２の導電層(34)と一体化されていることを特徴とする請求項９〜１１のいずれか１つに記載の光電子デバイス。
【請求項１３】
前記導波路(64)と前記表示画素回路(Pix) の少なくとも一部との間に光結合手段(70)を更に備えていることを特徴とする請求項９〜１２のいずれか１つに記載の光電子デバイス。
【請求項１４】
光電子デバイス(10; 40; 50; 60; 70)を製造する方法であって、
a)  第１の表面(22)及び前記第１の表面と反対側の第２の表面(23)を有する複数の表示画素回路(Pix) であって、前記表示画素回路は、前記第１の表面及び前記第１の表面と反対側の第３の表面(24)を有する電子回路(20)を夫々有しており、少なくとも１つの光電子回路(26; 42)が、前記第３の表面に接合されて少なくとも１つの発光ダイオード(LED) を有しており、前記発光ダイオードの電極の少なくとも１つが前記電子回路に前記第３の表面によって接続されている前記表示画素回路を製造する工程、
b)  少なくとも１つの第１の導電層(18)で覆われた支持体(12)を製造する工程、
c)  各表示画素回路の電子回路(20)の第１の表面を前記第１の導電層に接合する工程、及び
d)  前記表示画素回路の少なくとも１つを覆って、前記第２の表面側で前記表示画素回路の少なくとも１つの光電子回路に電気的に結合されている少なくとも１つの第２の導電層(34)を形成する工程
を有することを特徴とする方法。
【請求項１５】
工程c)及び工程d)間に、前記表示画素回路(Pix) 間の前記第１の導電層(18)を覆う電気絶縁層(32)を形成する工程を更に有することを特徴とする請求項１４に記載の方法。
【請求項１６】
工程a)では、前記表示画素回路(Pix) の少なくとも１つに、前記電子回路(20)及び前記光電子回路(26; 42)を覆う電気絶縁部分(28)、並びに前記電気絶縁部分(28)を横切って前記第２の導電層(34)と前記光電子回路(26; 42)又は前記電子回路(20)とに電気的に結合されている少なくとも１つの導電素子(30)を形成することを特徴とする請求項１４又は１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体材料に基づく、以下LED と称される発光ダイオードを備えた光電子デバイス、特に表示画面又は画像投影デバイス、及びこの製造方法に関する。
【背景技術】
【０００２】
画像の画素は、光電子デバイスによって表示される画像の単位素子に相当する。光電子デバイスがカラー画像の表示画面である場合、光電子デバイスは一般に、画像の各画素を表示するために表示サブ画素とも称される少なくとも３つの成分を備えており、これらの成分は実質的に単一色（例えば赤、緑及び青）で光放射線を夫々放射する。３つの表示サブ画素によって放射される放射線を重ね合わせることにより、表示画像の画素に対応する色付けの感覚が観察者に与えられる。この場合、画像の画素を表示するために使用される３つの表示サブ画素によって形成される集合体が光電子デバイスの表示画素と称される。
【０００３】
各表示サブ画素は、例えば半導体材料から構成されている光源、特には発光ダイオードを有してもよい。「ピックアンドプレース」法と称される、発光ダイオードを備えた光電子デバイス、特に表示画面又は画像投影デバイスを製造する公知の方法では、発光ダイオードを別個の部品の形態で製造し、発光ダイオードを電気的に接続するための導電性トラックを有してもよい支持体上の所望の位置に各発光ダイオードを置く。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような方法の不利点は、一般に発光ダイオードを支持体上に正確に置く必要があるということである。このため、発光ダイオードの大きさが減少するにつれて更に複雑になるアライメント法を実行することが必要である。
【０００５】
このような方法の別の不利点は、光電子デバイスの解像度が高くなると、発光ダイオードを支持体上に移す回数が増え、ひいては光電子デバイスの製造期間が長くなり、このような製造は工業規模での製造と適合しない場合があるということである。
【０００６】
組み立てられたユニットLED 部品から構成された大型のLED ディスプレイを形成するために、LED は、多くのLED を制御する制御回路と共に組み立てられるべきである。異なるユニットはワイヤによって共に結合されている。このような組立体は、送信可能なデータの量を減少させ、ビデオストリームの表示が困難である。
【０００７】
複数の製造業者によって開発されているＴＶ、タブレット、スマートフォンの形態のための、以下μLED と称されるマイクロメートル範囲のLED ディスプレイでは、ビデオストリームを高解像度で表示するために、アクティブアレイが必要である。現在、ディスプレイのためのアクティブアレイは薄膜トランジスタ、つまりTFT に形成されている。TFT では、アモルファスシリコン又はポリシリコンの堆積物が、大きな表面積のガラス上に使用され、大きな表面積のための複雑なマイクロエレクトロニクス法の使用が必要である。
【０００８】
制御電子機器をLED 又はμLED と一体化するいわゆるスマートピクセルの使用により、TFT 無しのアクティブアレイを形成し得る場合がある。このようなアクティブアレイは画素の下に埋め込まれた電子機器に基づいているので、アクティブアレイは非常に大きな表面積で形成されてもよい。他方、シリコンベースの技術を用いることは、このような電子機器に役立つ。この技術を一体化する大型の屋外又は屋内の画面は、アクティブマトリクスによって制御されてもよいため、画面の輝度を上昇させ、更により大きなデータストリームを表示し得る。
【０００９】
この手法の別の利点は、非常に多くの画素を用いて大型の画面を形成するということである。所定のTFT アクティブマトリクス、又は組み立てられる電子機器による制約を課さない。
【００１０】
従って、実施形態の目的は、発光ダイオードを備えた前述した光電子デバイスの不利点を少なくとも部分的に克服することである。
【００１１】
実施形態の別の目的は、光電子デバイスの製造中に光電子デバイスの支持体上に部品を移す回数を減らすことである。
【００１２】
実施形態の別の目的は、光電子デバイスの支持体上に部品を置く際の精度の制約を減らすことである。
【００１３】
実施形態の別の目的は、光電子デバイスが工業規模且つ低コストで製造され得ることである。
【００１４】
別の目的は、光電子デバイスがアクティブアレイを備えているということである。
【００１５】
別の目的は、光電子デバイスがビデオストリームを表示可能であるということである。
【課題を解決するための手段】
【００１６】
従って、実施形態は、光電子デバイスであって、
支持体と、
前記支持体を覆っている少なくとも１つの第１の導電層と、
前記第１の導電層に接合されて、第１の表面及び前記第１の表面と反対側の第２の表面を有する複数の表示画素回路と
を備えており、
前記表示画素回路は、前記第１の表面及び前記第１の表面と反対側の第３の表面を有する電子回路を夫々有しており、前記第１の表面は前記第１の導電層に接合されており、少なくとも１つの光電子回路が、前記第３の表面に接合されて少なくとも１つの発光ダイオードを有しており、前記発光ダイオードの電極の少なくとも１つが前記電子回路に前記第３の表面によって接続されており、
前記光電子デバイスは、前記表示画素回路を覆って、前記第２の表面側で前記表示画素回路の電子回路に電気的に結合されている少なくとも１つの第２の導電層を更に備えていることを特徴とする光電子デバイスを提供する。
【００１７】
実施形態によれば、前記光電子デバイスは、前記表示画素回路間の前記第１の導電層を覆う電気絶縁層を更に備えている。
【００１８】
実施形態によれば、前記電気絶縁層は前記表示画素回路の側面を覆っている。
【００１９】
実施形態によれば、前記表示画素回路は夫々、前記電子回路及び前記光電子回路を覆う電気絶縁部分を更に有しており、少なくとも１つの導電素子が、前記電気絶縁部分を横切り、前記第２の導電層と前記光電子回路又は前記電子回路とに電気的に結合されている。
【００２０】
実施形態によれば、前記表示画素回路毎に、前記光電子回路は、前記光電子回路の残り部分から電気的に絶縁されて前記電子回路及び前記導電素子に電気的に結合されている貫通接続部を有している。
【００２１】
実施形態によれば、前記光電子デバイスは、前記支持体を覆っている少なくとも２つの別個の第１の導電層を備えており、前記表示画素回路の組立体が前記第１の導電層に接合されており、少なくとも２つの第２の導電層は夫々、前記表示画素回路の組立体の内の１つを覆って、前記表示画素回路の組立体の内の１つの電子回路に電気的に結合されている。
【００２２】
実施形態によれば、前記光電子デバイスは、制御信号により変調された電圧を前記第１の導電層と前記第２の導電層との間に供給するための供給部を更に備えており、各表示画素回路の電子回路は、前記電圧を復調して前記制御信号を抽出することが可能である。
【００２３】
実施形態によれば、各電子回路は、識別子が記憶されているメモリを有しており、前記電子回路に記憶された識別子は互いに異なっており、各電子回路は、変調された電圧から、前記識別子の内の１つを表す情報を抽出することが可能である。
【００２４】
実施形態によれば、前記光電子デバイスは、少なくとも１つの導波路を更に備えており、前記導波路は、場合によっては前記表示画素回路の前記光電子回路に結合されている前記第２の導電層と一体化されており、電磁放射線を導くことが可能である。
【００２５】
実施形態によれば、前記光電子デバイスは、前記導波路と結合された、前記電磁放射線の放射源を更に備えており、前記表示画素回路毎に、前記光電子回路は、前記電子回路に測定信号を供給することが可能な前記電磁放射線のセンサを有している。
【００２６】
実施形態によれば、前記放射源は、前記電磁放射線を制御信号を用いて変調することが可能であり、前記表示画素回路毎に、前記電子回路は前記測定信号を復調して制御信号を抽出することが可能である。
【００２７】
実施形態によれば、前記光電子デバイスは少なくとも２つの導波路を備えており、前記導波路は、場合によっては前記表示画素回路の異なる組立体の光電子回路に結合されている前記第２の導電層と一体化されている。
【００２８】
実施形態によれば、前記光電子デバイスは、前記導波路と前記表示画素回路の少なくとも一部との間に光結合手段を更に備えている。
【００２９】
実施形態は、光電子デバイスを製造する方法であって、
a)  第１の表面及び前記第１の表面と反対側の第２の表面を有する複数の表示画素回路であって、前記表示画素回路は、前記第１の表面及び前記第１の表面と反対側の第３の表面を有する電子回路を夫々有しており、少なくとも１つの光電子回路が、前記第３の表面に接合されて少なくとも１つの発光ダイオードを有しており、前記発光ダイオードの電極の少なくとも１つが前記電子回路に前記第３の表面によって接続されている前記表示画素回路を製造する工程、
b)  少なくとも１つの第１の導電層で覆われた支持体を製造する工程、
c)  各表示画素回路の電子回路の第１の表面を前記第１の導電層に接合する工程、及び
d)  前記表示画素回路を覆って、前記第２の表面側で前記表示画素回路の光電子回路に電気的に結合されている少なくとも１つの第２の導電層を形成する工程
を有することを特徴とする方法を提供する。
【００３０】
実施形態によれば、前記方法は、工程c)及び工程d)間に、前記表示画素回路間の前記第１の導電層を覆う電気絶縁層を形成する工程を更に有する。
【００３１】
実施形態によれば、工程a)では、前記表示画素回路毎に、前記電子回路及び前記光電子回路を覆う電気絶縁部分、並びに前記電気絶縁部分を横切って前記第２の導電層と前記光電子回路又は前記電子回路とに電気的に結合されている少なくとも１つの導電素子を形成する。
【図面の簡単な説明】
【００３２】
前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。
【００３３】
【図１】光電子デバイスの実施形態を部分的に簡略化して示す側面断面図である。
【図２】光電子デバイスの実施形態を部分的に簡略化して示す平面図である。
【図３】図１及び図２に示されている光電子デバイスの表示画素を示す等価電気回路図である。
【図４Ａ】光電子デバイスの他の実施形態を部分的に簡略化して示す側面断面図である。
【図４Ｂ】光電子デバイスの他の実施形態を部分的に簡略化して示す側面断面図である。
【図５】図４Ｂに示されている光電子デバイスの表示画素を示す等価電気回路図である。
【図６】光電子デバイス製造方法の利点を示す図１及び図２に示されている光電子デバイスを部分的に簡略化して示す平面図である。
【図７】図１又は図４に示されている光電子デバイスの制御を示す図である。
【図８Ａ】光電子デバイスの他の実施形態を部分的に簡略化して示す平面図である。
【図８Ｂ】光電子デバイスの他の実施形態を部分的に簡略化して示す平面図である。
【図９】光電子デバイスの別の実施形態を部分的に簡略化して示す側面断面図である。
【図１０】光電子デバイスの他の実施形態を部分的に簡略化して示す平面図である。
【図１１】光電子デバイスの他の実施形態を部分的に簡略化して示す平面図である。
【図１２】光電子デバイスの他の実施形態を部分的に簡略化して示す平面図である。
【図１３】制御する表示画素に結合された導電性細片に加えられる電位のタイミング図である。
【図１４】制御する表示画素の電源端子間の電圧のタイミング図である。
【図１５】表示画素の実施形態を示す等価電気回路図である。
【図１６】図１５の表示画素の一部を示す等価電気回路図である。
【図１７】図１５の表示画素の動作中の信号のタイミング図である。
【図１８】図１５の表示画素の一部を示す等価電気回路図である。
【図１９】図１５の表示画素の一部を示す等価電気回路図である。
【図２０】図１５の表示画素の一部を示す等価電気回路図である。
【図２１】図１５の表示画素の一部を示す等価電気回路図である。
【図２２】図１８に示されている実施形態に係る制御部を有する表示画素の動作中の信号のタイミング図である。
【図２３】表示画素の別の実施形態を示す等価電気回路図である。
【図２４】図２３の表示画素の一部を示す等価電気回路図である。
【図２５】図２３の表示画素の一部を示す等価電気回路図である。
【図２６】図２３の表示画素の動作中の信号のタイミング図である。
【図２７Ａ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｂ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｃ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｄ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｅ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｆ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｇ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｈ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２７Ｉ】図１及び図２に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２８Ａ】図４Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２８Ｂ】図４Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２８Ｃ】図４Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【図２８Ｄ】図４Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【発明を実施するための形態】
【００３４】
明瞭化のために、同一の要素は様々な図面において同一の参照番号で示されており、更に、電子回路の表示ではよくあるように、様々な図面は正しい縮尺で示されていない。更に、本開示の理解に有用な要素のみが示され説明されている。特に、発光ダイオードの構造は当業者に広く知られており、詳細に説明されていない。
【００３５】
以下の記載では、「最上部」、「下方」、「上側」又は「下側」などの相対位置を表す用語に言及する場合、図面の向き、又は通常の使用位置の光電子デバイスを指す。「約」、「略」及び「程度」という用語は、特に指定されていない場合、10％の範囲内、好ましくは５％の範囲内を意味する。更に、発光ダイオードの「アクティブ領域」は、発光ダイオードによる電磁放射線の大部分を放射する発光ダイオードの領域を表す。更に、第１の一定の状態、例えば「０」と示される低状態と、第２の一定の状態、例えば「１」と示される高状態との間で交互に生じる信号は「二値信号」と称される。同一の電子回路の異なる二値信号の高状態及び低状態は異なってもよい。特に、二値信号は、高状態又は低状態で完全には一定でなくてもよい電圧又は電流に対応してもよい。
【００３６】
図１及び図２は、表示画素を備えた、例えば表示画面又は画像投影デバイスに対応する光電子デバイス10の実施形態を示し、２つの表示画素が図１に示されており、３つの表示画素が図２に示されている。図１は、図２の線I-I に沿った断面図であり、図２は、図１の線II-II に沿った断面図である。
【００３７】
光電子デバイス10は、図１の下から上に、
好ましくは平行な下面14及び下面14と反対側の上面16を有する支持体12と、
上面16を覆う導電層18を有する第１の電極層18と、
第１の電極層18上に載置されて第１の電極層18と接し、下面22及び下面22と反対側の上面23を有する、以下表示画素回路とも称される複数の表示画素Pix と
を備えており、各表示画素Pix は、
下面22及び下面22と反対側の上面24を有する、以下制御回路と称される電子回路20であって、下面22及び上面24は好ましくは平行であり、下面22は、例えば接合材料によって第１の電極層18に接合されている電子回路20と、
電子回路20の上面24に接合された光電子回路26であって、表示画素Pix 毎に３つの光電子回路26が図２に示されており、不図示の少なくとも１つの発光ダイオードを夫々有している光電子回路26と、
光電子回路26と光電子回路26間の制御回路20の上面24とを覆う電気絶縁部分28と、
電気絶縁部分28を横切って光電子回路26と制御回路20の上面24とに接する導電素子30と、
表示画素Pix 間の第１の電極層18と、電子回路20の側面及び場合によっては電気絶縁部分28の側面とを覆う電気絶縁層32と、
発光ダイオードによって放射される放射線を少なくとも部分的に通す導電層を有し、電気絶縁層32及び電気絶縁部分28を覆って各表示画素Pix の導電素子30と接している第２の電極層34と
を有している。
【００３８】
図示されていない封止層が導電層34を覆ってもよい。
【００３９】
電子回路20の下面22が接合材料によって第１の電極層18に接合されるとき、接合材料は導電性を有することが好ましい。変形例として、例えば電子回路20の下面22の外周部に設けられた導電性を有さない接合材料を使用してもよい。
【００４０】
実施形態によれば、各光電子回路26は少なくとも１つの発光ダイオードを有している。光電子回路26が２以上の発光ダイオードを有する場合、光電子回路26の全ての発光ダイオードは、好ましくは実質的に同一の波長で光放射線を放射することが好ましい。
【００４１】
各発光ダイオードは、アクティブ領域を含む実質的に平面の半導体層の積層体を有するいわゆる二次元発光ダイオードに相当してもよい。各発光ダイオードは、三次元半導体素子、特にマイクロワイヤ、ナノワイヤ、円錐、円錐台、角錐又は角錐台を覆う半導体シェルを含むラジアル構造を有する少なくとも１つの三次元発光ダイオードを含んでもよく、半導体シェルは、アクティブ領域を含む非平面の半導体層の積層体から形成されている。このような発光ダイオードの例は、米国特許出願公開第2014／0077151 号明細書及び米国特許出願公開第2016／0218240 号明細書に記載されている。各発光ダイオードは、シェルが半導体素子の軸方向の延長部分に配置されているアキシャル構造を有する少なくとも１つの三次元発光ダイオードを含んでもよい。
【００４２】
表示画素Pix 毎に、光電子回路26は「フリップチップ」タイプの接続によって制御回路20に接合されてもよい。光電子回路26を制御回路20に結合する可溶性の導電素子36、例えばはんだボール又はインジウムボールにより、光電子回路26と制御回路20との機械的な結合が保証され、光電子回路26の一又は複数の発光ダイオードと制御回路20との電気接続が更に保証される。別の実施形態によれば、各光電子回路26は直接接合によって制御回路20に接合されてもよい。
【００４３】
実施形態によれば、各表示画素Pix は、少なくとも２つのタイプの光電子回路26を有している。第１のタイプの光電子回路26は第１の波長の第１の放射線を放射することができ、第２のタイプの光電子回路26は第２の波長の第２の放射線を放射することができる。実施形態によれば、各表示画素Pix は、少なくとも３つのタイプの光電子回路26を有しており、第３のタイプの光電子回路26は第３の波長の第３の放射線を放射することができる。第１、第２及び第３の波長は異なってもよい。
【００４４】
実施形態によれば、第１の波長は青色の光に対応し、430 nm〜490 nmの範囲内にある。実施形態によれば、第２の波長は緑色の光に対応し、510 nm〜570 nmの範囲内にある。実施形態によれば、第３の波長は赤色の光に対応し、600 nm〜720 nmの範囲内にある。
【００４５】
実施形態によれば、各表示画素Pix は第４のタイプの光電子回路26を有しており、第４のタイプの光電子回路26は第４の波長の第４の放射線を放射することができる。第１、第２、第３及び第４の波長は異なってもよい。実施形態によれば、第４の波長は黄色の光に対応し、570 nm〜600 nmの範囲内にある。別の実施形態によれば、第４の放射線は、特に700 nmと980 nmとの間の波長の近赤外領域の放射線、紫外線又は白色の光に相当する。
【００４６】
各光電子回路26は、一又は複数の発光ダイオードが載置されている半導体基板を有してもよい。半導体基板は、例えばシリコン、ゲルマニウム、炭化シリコン、GaN 若しくはGaAsのようなIII-V 族化合物で形成された基板、ZnO 基板又はサファイア基板である。別の実施形態によれば、各光電子回路26が基板を有さないことが可能である。そのため、ミラー層が、一又は複数の発光ダイオードと接して光電子回路26の下面に配置されてもよい。実施形態によれば、ミラー層は、発光ダイオードによって放射される放射線を少なくとも部分的に反射することができる。
【００４７】
各制御回路20は、発光ダイオードを制御するために使用される不図示の電子部品、特にトランジスタを有してもよい。各制御回路20は、電子部品がその内部及び／又は最上部に形成されている半導体基板を有してもよい。そのため、制御回路20の下面22は、電子部品が形成されている側の基板の前面と反対側の基板の裏面に相当してもよい。半導体基板は、例えばシリコン、特に単結晶シリコンで形成された基板である。
【００４８】
光電子回路26は発光ダイオード及び発光ダイオードを接続する素子のみを有しており、制御回路20は、光電子回路26の発光ダイオードを制御するのに必要な全ての電子部品を有していることが好ましい。変形例として、光電子回路26は、発光ダイオードに加えて他の電子部品を更に有してもよい。
【００４９】
光電子デバイス10は、10〜109 の表示画素Pix を備えてもよい。各表示画素Pix は、平面視で１μｍ2 〜100 mm2の範囲内の表面積を占めてもよい。各表示画素Pix の厚さは100 μｍ〜10ｍｍの範囲内であってもよい。各電子回路20の厚さは１μｍ〜2,000 μｍの範囲内であってもよい。各光電子回路26の厚さは0.2 μｍ〜1,000 μｍの範囲内であってもよい。
【００５０】
支持体12は、例えばポリマー、特にエポキシ樹脂を含む電気絶縁性材料、特にプリント回路を製造するために使用されるFR4 材料、又は金属材料、例えばアルミニウムで形成されてもよい。支持体12の厚さは100 μｍ〜10ｍｍの範囲内であってもよい。
【００５１】
導電層18は、例えばアルミニウム、銀、銅又は亜鉛で形成された金属層に相当することが好ましい。導電層18の厚さは0.5 μｍ〜1,000 μｍの範囲内であってもよい。
【００５２】
各絶縁部分28は、誘電体材料、例えば酸化シリコン(SiO2)、窒化シリコン（SixNy、ここでｘは約３であり、ｙは約４であり、例えばSi3N4 ）、酸窒化シリコン（SiOxNy、ここでｘは約1/2 であってもよく、ｙは約１であってもよく、例えばSi2ON2）、酸化アルミニウム(Al2O3) 又は酸化ハフニウム(HfO2)で形成されてもよい。各絶縁部分28の最大の厚さは0.5 μｍ〜1,000 μｍの範囲内であってもよい。
【００５３】
各導電素子30は、銅、チタン、ニッケル、金、スズ、アルミニウム、及びこれらの化合物の少なくとも２つの合金を含む群から選択された材料で形成されてもよい。
【００５４】
絶縁層32は、誘電体材料、例えば酸化シリコン(SiO2)、窒化シリコン（SixNy 、ここでｘは約３であり、ｙは約４であり、例えばSi3N4 ）、酸窒化シリコン（SiOxNy、ここでｘは約1/2 であってもよく、ｙは約１であってもよく、例えばSi2ON2）、酸化アルミニウム(Al2O3) 又は酸化ハフニウム(HfO2)で形成されてもよい。絶縁層32の厚さは0.02μｍ〜1,000 μｍの範囲内であってもよい。絶縁層32は不透明であることが好ましい。絶縁層32は、白色樹脂、黒色樹脂、又は特に酸化チタン粒子が充填された透明な樹脂に相当してもよい。
【００５５】
導電層34は、発光ダイオードによって放射される電磁放射線を通過させることができる。導電層34を形成する材料は、酸化インジウムスズ(ITO) 、酸化アルミニウム亜鉛、酸化ガリウム亜鉛又はグラフェンのような透明な導電性材料であってもよい。表示画素Pix 上の導電層34の最小の厚さは0.1 μｍ〜1,000 μｍの範囲内であってもよい。
【００５６】
封止層は、少なくとも部分的に透明な絶縁材料で形成されてもよい。封止層は、少なくとも部分的に透明な無機材料で形成されてもよい。例として、無機材料は、SiOx（ここでｘは１〜２の間の実数である）又はSiOyNz（ここでｙ及びｚは０〜１の間の実数である）の形態の酸化シリコン、及び酸化アルミニウム、例えばAl2O3 を含む群から選択されている。封止層は、少なくとも部分的に透明な有機材料で形成されてもよい。例として、封止層は、シリコーンポリマー、エポキシドポリマー、アクリルポリマー又はポリカーボネートである。
【００５７】
実施形態によれば、動作中、表示画素Pix 、特には表示画素Pix の光電子回路26の発光ダイオードに供給するために第１の電極層18と第２の電極層34との間に電圧VEを印加する。
【００５８】
図３は、図１及び図２に示されている表示画素Pix の等価電気回路図である。各発光ダイオードLED の第１の電極、例えばカソードが表示画素Pix の制御回路20に接続されている一方、各発光ダイオードLED の第２の電極、例えばアノードが第２の電極層34に接続されている。制御回路20は第１の電極層18と第２の電極層34との間に接続されており、電圧VEを受ける。制御回路20は光電子回路26の発光ダイオードを制御する。
【００５９】
図４Ａは、絶縁層32が設けられておらず、第２の電極層34が基板38上に載置されている点を除いて、光電子デバイス10の全ての要素を備えている光電子デバイス37の別の実施形態の図１と同様の図である。光電子デバイス37を製造する方法では、第１の電極層18を支持体12上に形成し、第１の電極層18上に表示画素Pix を組み立て、第２の電極層34を基板38上に形成し、その後、表示画素Pix を第２の電極層34上に結合する。支持体12及び基板38は可撓性を有してもよいため、可撓性の光電子デバイス37を製造することが可能になる。
【００６０】
図４Ｂは、表示画素Pix 毎に、複数の光電子回路26が、表示画素Pix の制御回路20の上面24を覆って制御回路20の上面24に、例えば可溶性の導電素子36によって接合されている１つの光電子回路42に一体化されている点を除いて、光電子デバイス10の全ての要素を備えた光電子デバイス40の別の実施形態の図１と同様の図である。光電子回路42は、好ましくは平行な下面44及び下面44と反対側の上面46を夫々有しており、光電子回路42の下面44は制御回路20の上面24に接合されている。光電子回路42は、例えば上面46を下面44に結合して光電子回路42の残り部分から電気的に絶縁されている光電子回路42の部分47に形成されている少なくとも１つの貫通垂直接続部48又はTSV （シリコン貫通電極）を有している。部分47は電気絶縁性材料又は半導体材料で形成されてもよい。部分47が半導体材料で形成されている場合、TSV 48は電気絶縁層で囲まれている。各光電子回路42の上面46は絶縁部分28で覆われている。TSV 48と接している導電素子30が絶縁部分28を横切っている。別の実施形態によれば、制御回路20の電力供給がTSV 48以外の手段で行われる。
【００６１】
実施形態によれば、各TSV 48は、電気絶縁層で囲まれた、導電性材料、例えばポリシリコン、タングステン、銅、アルミニウム又は耐火性金属材料で形成されたコアを有してもよい。
【００６２】
各光電子回路42は、第１の波長の第１の放射線を放射することができる少なくとも１つの第１の発光ダイオードと、第２の波長の第２の放射線を放射することができる第２の発光ダイオードとを有している。各光電子回路42は、第３の波長の第３の放射線を放射することができる少なくとも１つの第３の発光ダイオードを更に有してもよい。
【００６３】
図５は、各光電子回路42が３つの発光ダイオードを有している場合の図３に示されている表示画素Pix の等価電気回路図である。この実施形態では、光電子回路42の各発光ダイオードLED の２つの電極は表示画素Pix の制御回路20に接続されている。制御回路20は第１の電極層18と第２の電極層34との間に接続されており、電圧VEを受ける。制御回路20は光電子回路26の発光ダイオードLED を制御する。
【００６４】
本実施形態では、導電層18が光電子デバイス10, 40の全ての表示画素Pix と接しており、導電層34が光電子デバイス10, 40の全ての表示画素Pix と接している。
【００６５】
光電子デバイス10又は光電子デバイス40を製造する方法の実施形態では、複数の表示画素Pix を製造して、各表示画素Pix を第１の電極層18上に個別に取り付ける。実施形態によれば、電極層18, 34は全ての表示画素Pix に共通であり、表示画素Pix の接続は簡略化され、電極層18上への各表示画素Pix の載置を高精度に行う必要がない。このため、表示画素Pix を第１の電極層18上に配置するために、より低いコストでより高速な技術を実施し得ることが有利である。更に、発光ダイオードが表示画素Pix の電子回路20上に予め組み立てられているので、光電子デバイス10又は光電子デバイス40の組み立て中に行なわれる移送回数を減らす。本実施形態では、各表示画素Pix は、画素の識別子が記憶されているメモリを有してもよい。製造方法は、各表示画素Pix の位置を識別子に応じて回収する較正段階を有してもよい。そのため、動作中、データを識別子に応じて画素に伝送してもよい。
【００６６】
図６は、表示画素Pix があまり正確に配置されず、例えば行及び列に完全に整列しないことが可能であること、並びに特定の表示画素Pix が行及び列の方向に対して傾いてもよいことを示す光電子デバイス10又は光電子デバイス40の平面略図である。
【００６７】
前述した実施形態では、第１の電極層18は全ての表示画素Pix に接続されており、支持体12の大部分又は全てに亘って延びている連続した層の形態で設けられている。
【００６８】
表示画素Pix 毎に、制御回路20が制御信号を受信することができ、受信した制御信号から、表示画素の発光ダイオード、特に表示画素によって放射される光の明度、彩度及び輝度を制御することができる。
【００６９】
実施形態によれば、制御信号を、電圧VEの変調によって表示画素Pix の制御回路20に送信してもよい。
【００７０】
図７は、制御信号COM を受信する処理部49を非常に概略的に示し、処理部49は、制御信号COM を用いて変調された、表示画素Pix に電力を供給するための電圧VEを光電子デバイス10, 40に供給することができる。処理部49は専用回路に相当してもよく、又はメモリに記憶されたコンピュータプログラムの指示を実行することができるプロセッサ、例えばマイクロプロセッサ又はマイクロコントローラを有してもよい。
【００７１】
各表示画素Pix の制御回路20は、電圧VEの復調によって制御信号COM を抽出してもよい。そのため、制御回路20は、制御信号COM をアドレス指定するかを決定することができる。例として、識別子は各表示画素Pix に関連付けられてもよく、電圧VEの復調によって得られる制御信号COM は、制御信号が対象としている表示画素の識別子を有してもよい。
【００７２】
表示画素Pix のアクティブアドレッシングを行ってもよいことが有利である。実際、各制御回路20は、表示画素が新たな制御信号を受信するまでディスプレイ特性、特に表示画素の明度、彩度及び輝度の維持を制御してもよい。
【００７３】
図８Ａは、光電子デバイス10又は光電子デバイス40の全ての要素を備えた光電子デバイス50の別の実施形態を示す平面略図であり、この実施形態では第１の電極層18が支持体12上に延びている平行な導電性細片52に分割されており、３つの導電性細片52が例として図８Ａに示されている。少なくとも１つの行の表示画素Pix が導電性細片52上に分散している。複数行の表示画素Pix が導電性細片52上に分散していることが好ましく、図８Ａには例として、３行の表示画素Pix が導電性細片52毎に示されている。
【００７４】
別の実施形態によれば、第１の電極層18及び／又は第２の電極層34は別個の電極部分に分割されてもよい。別の実施形態によれば、第２の電極層34は平行な導電性細片に更に分割されてもよい。第１の電極層18及び第２の電極層34が夫々細片に分割されると、第１の電極層18の細片の大きさは、好ましくは第２の電極層34の細片の大きさと実質的に同一であり、第２の電極層34の各細片は、第１の電極層18の細片の１つを実質的に覆っている。別の実施形態によれば、第１の電極層18又は第２の電極層34の一方が表示画素Pix に共通であってもよい一方、他方の第１の電極層18又は第２の電極層34が平行な導電性細片に分割されている。第１の電極層18及び第２の電極層34が表示画素の組立体を挟持する積層された細片に分割されている実施形態では、表示画素の組立体毎に電圧VEを異なって変調することにより、異なる制御信号を並列に送信してもよい。このため、表示画素Pix の組立体毎に制御信号を並列に送信することが可能になる。このため、電磁放射線の変調周波数を低下させる、及び／又は送信データの速度を増加させることが可能になる。
【００７５】
図８Ｂは、光電子デバイス55の別の実施形態を示す部分的な平面略図であり、この実施形態では、第１の電極層18が行方向に沿って延びている導電性細片56に分割され、行電極と称されており、第２の電極層34が列方向に沿って延びている導電性細片58に分割され、列電極と称される。少なくとも１つの表示画素Pix は、平面視で各行電極56と各列電極58との交差部分に配置され、行電極56及び列電極58に接続されている。例として図８Ｂでは、３つの表示画素Pix が、平面視で各行電極56及び各列電極58の交差部分に設けられており、表示すべき画像の画素を形成している。このため、複数の表示画素Pix が表示すべき画像の画素毎に設けられているとき、表示画素Pix の１つに欠陥がある場合の冗長性を有することが可能になる。
【００７６】
図９は、光電子デバイス10の全ての要素を備えており、第２の電極層34を覆う第１の層62及び第２の層64の積層体を更に備えている光電子デバイス60の別の実施形態の図１と同様の図である。第１の層62は、第２の層64を形成する材料の屈折率より大きい屈折率を有する材料で形成されている。第１の層62及び第２の層64は、表示画素Pix によって放射される放射線を少なくとも部分的に通す。第２の層64は、例えばガラス、SiO2、Al2O3、HfO2、有機材料、例えばポリマー、特にポリ（メタクリル酸メチル）(PMMA)で形成されている。第１の層62は、例えば空気膜に相当する。第２の層64は、例えば可視域又は可視域外の電磁放射線66、好ましくは赤外域と紫外域との間の波長領域の電磁放射線66のための導波路を形成している。光電子デバイス60は、このような放射線66を第２の層64に放射することができる光電子回路68を備えている。光電子回路68は、第２の層64の外周部に配置されてもよく、放射線66を光電子回路68の側縁部から第２の層64に放射してもよい。赤外線は前述した制御信号を伝送するために変調される。実施形態によれば、光結合手段70が各表示画素Pix と導波路64との間に設けられているため、導波路64内を案内される放射線66の一部72が、各表示画素Pix のレベルで光結合手段70を介して抜け出る。例として、光結合手段70は、各表示画素Pix と第２の層64との光結合を保証すべく、各表示画素Pix に対向する第２の層64及び／又は第１の層62に設けられたテクスチャリングに相当する。光結合手段70は、例えば導波路64内を伝播する電磁放射線の一部を、関連付けられた表示画素Pix に向かって反射することを可能にする回折格子に相当する。
【００７７】
各表示画素Pix は、光電子回路68によって放射される放射線を検出することができる少なくとも１つのセンサ74、例えばフォトダイオード又はフォトレジスタを有しており、センサ74は、例えば表示画素Pix によって受ける放射線72の強度を表す電気信号を制御回路20に供給する。制御回路20はセンサ74に接続されており、センサ74によって供給される測定信号に基づき制御信号を抽出することができる。
【００７８】
実施形態によれば、制御信号を伝送する同一の電磁放射線が全ての表示画素Pix に伝送される。別の実施形態によれば、複数の導波路が設けられてもよく、各導波路は表示画素の組立体に関連付けられている。別の実施形態によれば、光連続性遮断領域が、画素の異なるグループをアドレス指定し得るために導波路に形成されてもよい。
【００７９】
図１０は、別個の導波路82又は光不連続性を有する１つの導波路を備えた光電子デバイス80の別の実施形態を示す部分的な平面略図であり、導波路は不図示の表示画素の組立体を覆っている。光電子デバイス80は、非可視域の電磁放射線を関連する導波路82に夫々放射することができる光電子回路84を更に備えている。このため、表示画素Pix の組立体毎に制御信号を並列に送信することが可能になる。このため、電磁放射線の変調周波数を低下させる、及び／又は送信データの速度を増加させることが可能になる。
【００８０】
図１１は、光電子デバイス80の全ての要素を備えた光電子デバイス90の別の実施形態を示す部分的な平面略図であり、別個の導波路82は夫々少なくとも１つの行の表示画素を覆っている。
【００８１】
本実施形態では、第１の電極層18又は第２の電極層34が列方向に延びている導電性細片92に分割されている。各導電性細片92は、少なくとも１つの画素列の表示画素に結合されている。
【００８２】
表示画素の制御方法の実施形態には、表示画素又は表示画素のグループを電極18, 92を介して選択する選択段階、及び選択段階後の、導波路82の内の１つによって選択された表示画素の一部にデータを伝送する伝送段階がある。選択すべき表示画素に結合された導電性細片92を第１の電位にすることにより、選択段階を行ってもよい一方、他の導電性細片92を第１の電位とは異なる第２の電位に維持する。選択された表示画素のみがアクティブであり、電磁放射線によって伝送されるデータを処理することができる。他の表示画素は非アクティブであり、放射線によって伝送されるデータを無視する。その後、データを伝送する放射線を、対象の画素を覆う導波路82内に放射する。選択されて導波路82で覆われている表示画素のみが、導波路82によって伝送される放射線を検出することによって得られたデータを処理する。
【００８３】
実施形態によれば、各導電性細片92は一列の表示画素に結合されており、各導波路82は一行の表示画素のみを覆っている。そのため、前述した制御方法により、１つの表示画素のみを選択して１つの表示画素のみにデータを伝送することが可能になる。
【００８４】
図１２は、光電子デバイス100 の別の実施形態を示す部分的な平面略図であり、この実施形態では、第１の電極層18が行方向に沿って延びている導電性細片102 に分割されて行電極と称され、各導電性細片102 は画素行の表示画素Pix に結合されており、第２の電極層34が列方向に沿って延びている導電性細片104 に分割されて列電極と称され、各導電性細片104 は、画素列の表示画素Pix に結合されている。
【００８５】
図１２に示されているように、各導電性細片102 の幅は列方向に沿って測定された表示画素Pix の大きさより大きく、各導電性細片104 の幅は行方向に沿って測定された表示画素Pix の大きさより大きい。そのため、行毎に、行に属する表示画素Pix が完全には整列しないことが可能である。同様に、列毎に、列に属する表示画素Pix が完全には整列しないことが可能である。
【００８６】
表示画素Pix を制御する方法の実施形態には、表示画素を選択する選択段階、及び選択段階後の、表示画素Pix にデータを伝送する伝送段階がある。
【００８７】
図１３は、制御されるべき表示画素に結合された列電極及び行電極に夫々印加される電位Vpix+ 及び電位Vpix- を夫々示すタイミング図であり、図１４は、制御されるべき表示画素の電源端子間の電圧sig を示すタイミング図である。
【００８８】
実施形態によれば、光電子デバイス100 は、２つの値V0, V1（V1はV0より大きい）間で各行電極の電位を変えることができ、２つの値V2, V3（V3はV2より大きく、V2はV1より大きい）間で各列電極の電位を変えることができる。V3とV2との差はV1とV0との差と等しくてもよい。
【００８９】
実施形態によれば、制御方法は、制御されるべき表示画素を選択する選択段階S1、及び選択段階S1後の、選択された表示画素にデータを伝送する伝送段階S2を有する。
【００９０】
選択段階S1では、制御されるべき表示画素に結合された行電極をV0にして、他の行電極をV1のままにし、制御されるべき表示画素に結合された列電極をV3にして、他の列電極をV2のままにする。制御されるべき表示画素の電圧はV3−V0である一方、同一行の他の表示画素の電圧はV2−V0であり、同一列の他の表示画素の電圧はV3−V1であり、他の行及び列の他の表示画素の電圧はV2−V1である。制御されるべき表示画素以外の全ての表示画素の電圧はV3−V0より小さい。
【００９１】
伝送段階S2では、制御されるべき表示画素の列電極の電位をV2とV3との間で変える一方、制御されるべき表示画素の行電極をV1のままにする。そのため、制御されるべき表示画素の電圧は、列電極の電位のように変わる。
【００９２】
各表示画素は、選択段階S1で、表示画素に印加される電源電圧が閾値より大きいかを検出することができる。表示画素が、選択段階S1で、表示画素に印加される電源電圧が閾値より大きいと検出するとき、表示画素は、後で伝送段階S2中に伝送されるデータを処理することができる。表示画素が、選択段階S1で、表示画素に印加される電源電圧が閾値より小さいと検出するとき、表示画素は、後で伝送段階S2中に伝送されるデータを処理しない。
【００９３】
本実施形態により、他の表示画素の電力供給を維持しながら、表示画素を選択することが可能になる。本実施形態により、表示画素アレイの内の１つの表示画素にデータを伝送することが更に可能になる。表示画素アレイの全ての表示画素が同一の光電子デバイスに対応してもよいことが有利である。このため、表示画素の構成及び組立てを簡略化することが可能になる。本実施形態により、データを複数の表示画素に同時的に伝送すること、又はデータを全ての表示画素に同時的に伝送することさえ更に可能になる。更に、電極の内の１つの電位が伝送段階S2中に一定のままであるため、表示画素が伝送段階S2中に一定の基準電位を有することが可能になり、表示画素による信号の処理が簡略化されることが有利である。
【００９４】
伝送段階S2中に伝送されるデータはバイナリデータ及び／又はアナログデータであってもよい。伝送されるデータを変調してもよい。変調は、周波数変調、振幅変調、位相変調又はパルス幅変調であってもよい。
【００９５】
例として、図１３及び図１４では、伝送段階S2は、バイナリデータの伝送に対応するサブ段階Scom、第１の表示サブ画素、例えば赤色表示サブ画素のための制御信号の伝送に対応するサブ段階SR、第２の表示サブ画素、例えば緑色表示サブ画素のための制御信号の伝送に対応するサブ段階SG、及び第３の表示サブ画素、例えば青色表示サブ画素のための制御信号の伝送に対応するサブ段階SBを連続的に有している。変形例として、サブ段階Scomは省略されてもよい。
【００９６】
実施形態によれば、各サブ段階SR, SG, SBでは、対象とする表示サブ画素のアクティブ化の所望の継続時間を表す継続時間の電圧パルスを送信する。
【００９７】
図１５は、表示画素Pix の実施形態を示す等価電気回路図である。
【００９８】
表示画素Pix は、電位Vpix+ の列電極104 の内の１つ、及び電位Vpix- の行電極102 の内の１つに結合されている。
【００９９】
表示画素Pix は、処理部CM（信号プロセッサ）、第１の表示サブ画素（赤色画素）、例えば赤色表示サブ画素を制御するための制御部CR、第２の表示サブ画素（緑色画素）、例えば緑色表示サブ画素を制御するための制御部CG、及び第３の表示サブ画素（青色画素）、例えば青色表示サブ画素を制御するための制御部CBを有している。処理部CMの電子部品は制御回路20のレベルに配置されている。制御部CR, CG, CBの電子部品は、制御回路20のレベル及び／又は光電子回路26のレベルに配置されてもよい。
【０１００】
処理部CM及び制御部CR, CG, CBは夫々、電力供給のために電位Vpix+ 及び電位Vpix- に関連付けられた列電極104 及び行電極102 に結合されている。処理部CMは、入力信号として電位値Vpix+, Vpix-及び信号end を受信し、３つの二値信号data, write, clearを出力する。実施形態によれば、制御部CR, CG, CBは同一であり、各制御部CR, CG, CBは、３つの入力write capacitor, write enable, clear pixel及び出力write doneを有する。変形例として、制御部CBは制御部CR, CGとは異なってもよく、出力write doneを有さなくてもよい。各制御部CR, CG, CBの入力write capacitor は信号dataを受信する。各制御部CR, CG, CBの入力clear pixel は信号clear を受信する。制御部CRの入力write enableは信号write を受信する。制御部CGの入力write enableは制御部CRの出力write doneに結合されており、制御部CBの入力write enableは制御部CGの出力write doneに結合されている。図１５に示されている実施形態では、制御部CBの出力write doneが、処理部CMによって受信される信号end を供給する。
【０１０１】
図１６は、制御部CRの実施形態を示す等価電気回路図であり、制御部CG及び制御部CBは同一であってもよい。
【０１０２】
実施形態によれば、制御部CRは発光ダイオードLED を有しており、発光ダイオードLED は、電位Vpix+ の電極に結合されたアノードと、MOS トランジスタT1のドレイン又はソースの制御端子に結合されたカソードとを有しており、MOS トランジスタT1の他方の制御端子は電位Vpix- の電極に結合されている。制御部CRはコンデンサC1を更に有しており、コンデンサC1は、トランジスタT1のゲートに結合された電極と、電位Vpix- の電極に結合された他方の電極とを有している。制御部CRはMOS トランジスタT2を更に有しており、MOS トランジスタT2は、MOS トランジスタT1のゲートに結合されたドレイン又はソースの制御端子と、電位Vpix- の電極に結合された他方の制御端子とを有している。MOS トランジスタT2のゲートは入力clear pixel に結合されている。制御部CRは３入力AND 論理ゲートAND1を更に有しており、３入力AND 論理ゲートAND1は、制御部CRの入力write enable及び入力write capacitor に相当する２つの入力を有している。３入力AND 論理ゲートAND1は、電位Vpix+ の電極に結合された端子とトランジスタT1のゲートに結合された他方の端子とを有する電流源CSに制御信号enableを供給する。制御部CRはRSフリップフロップRS1 を更に有しており、RSフリップフロップRS1 は、信号enableを受信して立下りエッジを感知可能なＳ入力と、制御部CRの入力clear pixel に結合されたＲ入力と、３入力AND 論理ゲートAND1の第３の入力に結合された
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出力とを有している。RSフリップフロップRS1 のＱ出力は制御部CRの出力write doneに結合されている。
【０１０３】
図１７は、図１５の表示画素の制御サイクル中の信号のタイミング図である。t0, t1, t2, t3, t4, t5, t6, t7を連続的な時点と称する。制御部CRの出力write enableは信号Red Doneを供給する。制御部CGの出力write enableは信号Green Doneを供給する。制御部CBの出力write enableは信号Blue Done を供給する。
【０１０４】
信号Red Cap, Green Cap, Blue Capは、制御部CR, CG, CBのコンデンサC1の電圧に夫々対応する。信号sig は電位Vpix+ と電位Vpix- との差に対応する。信号sig は３つの離散値「０」、「１」及び「２」をとってもよい。
【０１０５】
本実施形態では、信号dataは選択段階を除いた信号sig に等しく、信号write は、表示サブ画素の制御段階中、「１」に設定される。
【０１０６】
時間t0で、信号Red Done, Green Done, Blue Done は「１」であり、信号sig は「０」であり、信号clear は「０」である。時点t1で、信号sig は「０」から「２」に切り替わる。処理部CMは、表示画素が選択されていることを検出し、信号clear を「１」に設定する。時点t2で、信号sig は「０」に切り替わる。その後、処理部CMは信号write を「１」に設定し、信号clear を「０」に設定する。このため、制御部CR, CG, CBのフリップフロップRS1 が初期化され、信号Red Done, Green Done, Blue Done が「０」に設定され、制御部CR, CG, CBのコンデンサC1を空にして、電圧Red Cap, Green Cap, Blue Capが「０」に設定される。時点t3で、赤色表示サブ画素の制御段階が開始する。本実施形態では、赤色表示サブ画素がアクティブ化され、信号sig が「１」に切り替わる。信号dataは信号sig と等しいため、信号sig 及び信号dataが「０」に切り替わる時点t4まで、制御部CRのコンデンサC1が電流源CSによって充電される。その後、信号Red Doneは「１」に切り替わる。時点t5で、緑色表示サブ画素の制御段階が開始する。本実施形態では、緑色表示サブ画素がアクティブ化されず、信号sig が非常に短い時間「１」に切り替わる。制御部CGのコンデンサC1は実質的に充電されず、その後、信号Green Doneは「１」に切り替わる。時点t6で、青色表示サブ画素の制御段階が開始する。本実施形態では、青色表示サブ画素がアクティブ化され、信号sig が「１」に切り替わる。信号dataは信号sig と等しいため、信号sig 及び信号dataが「０」に切り替わる時点t7まで、制御部CRのコンデンサC1が電流源CSによって充電される。その後、信号Blue Done は「１」に切り替わる。
【０１０７】
図１８は、信号end が制御部CGの出力write によって供給される場合に適合された処理部CMの別の実施形態の等価電気回路図であり、制御部CR, CGは、例えば以下に述べる図２０に示されている電気回路図に対応し、制御部CBは、例えば以下に述べる図２１に示されている電気回路図に対応する。本実施形態では、伝送段階S2中、信号dataは、所与の継続時間△Ｔ遅れた信号sig と等しく、信号write は信号sig と等しい。
【０１０８】
処理部CMはブロックスタート検出器を有しており、ブロックスタート検出器は、電位Vpix+ の電極に結合された入力s+及び電位Vpix- の電極に結合された入力s-を有しており、二値信号start を供給する。ブロックスタート検出器は、入力s+及び入力s-間の電圧に対応する信号sig が「２」に切り替わることを検出することができ、信号sig が「０」に戻るときに信号start を「１」に設定することができる。
【０１０９】
処理部CMはブロックデータ抽出器を有しており、ブロックデータ抽出器は、電位Vpix+ の電極に結合された入力s+と、電位Vpix- の電極に結合された入力s-と、信号start を受信する入力enableとを有している。ブロックデータ抽出器は、信号clear と信号sig から抽出される信号raw_dataとを供給し、信号raw_dataは、例えば選択段階以外の信号sig の二値信号に相当する。
【０１１０】
処理部CMはブロックゼロ検出器を有しており、ブロックゼロ検出器は、信号raw_dataを受信して、信号raw_dataに等しい信号write 、及び信号raw_dataに等しい信号dataを供給し、信号dataでは、「１」での各パルスの継続時間は継続時間ΔＴ減少し、各パルスの開始は継続時間ΔＴ遅れ、信号raw_dataのパルスが継続時間ΔＴより短い場合、信号dataが対応するパルスを有さないように、各パルスの終了は変更されない。
【０１１１】
図１９は、図１８に示されている処理部CMの実施形態を更に詳細に示す電気回路図である。
【０１１２】
処理部CMは第１の分圧ブリッジを有しており、第１の分圧ブリッジは、電位Vpix+ の電極と電位Vpix- の電極との間に直列に組み立てられた２つの抵抗器R1, R2を有している。第１の分圧ブリッジの中間点は、直列の一連の２つのインバータINV1, INV2に供給し、第２のインバータINV2は信号start を供給する。処理部CMはRSフリップフロップRS2 を有しており、RSフリップフロップRS2 は、信号start を受信するＳ入力と、立下りエッジを感知可能で信号end を受信するＲ入力とを有している。信号end を、図２０に示されているように制御部CGの出力write doneによって供給する。処理部CMはNOR 論理ゲートNOR1を有しており、NOR 論理ゲートNOR1は、信号start を受信する第１の入力、及びRSフリップフロップRS2 の
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出力に結合された第２の入力を有しており、信号enableを供給する。
【０１１３】
処理部CMは第２の分圧ブリッジを有しており、第２の分圧ブリッジは、電位Vpix+ の電極と電位Vpix- の電極との間に直列に組み立てられた２つの抵抗器R3, R4を有している。処理部CMは、電位Vpix+ の電極と電位Vpix- の電極との間に直列に組み立てられた３つのMOS トランジスタT3, T4, T5を有している。MOS トランジスタT3はＰチャネルを有しており、MOS トランジスタT4, T5はＮチャネルを有している。MOS トランジスタT3, T4のゲートは信号enableを受信する。第２の分圧ブリッジの中間点はMOS トランジスタT5のゲートに電力を供給する。
【０１１４】
MOS トランジスタT3のソースはインバータINV3に電力を供給し、インバータINV3は信号write を供給する。処理部CMは２入力AND 論理ゲートAND2を有しており、２入力AND 論理ゲートAND2は信号write を受信する第１の入力を有している。処理部CMは、インバータINV3の出力と２入力AND 論理ゲートAND2の第２の入力との間に組み立てられた抵抗器R5を有している。処理部CMはコンデンサC2を有しており、コンデンサC2は、２入力AND 論理ゲートAND2の第２の入力に結合された電極と、電位Vpix- の電極に結合された他方の電極とを有している。２入力AND 論理ゲートAND2の出力は信号dataを供給する。
【０１１５】
図２０は、制御部CRの他の実施形態を示す等価電気回路図であり、この実施形態では、制御部CGは同一であってもよい。制御部CRは、フリップフロップRS1 のＳ入力が制御部CRの入力write enableに結合されている点と、制御部CRが２入力AND 論理ゲートAND3を有し、２入力AND 論理ゲートAND3が、Ｑ信号を受信する第１の入力、入力write enableに結合された第２の入力及び出力write doneに結合された出力を有している点とを除いて、図１６に示される制御部の全ての要素を備えている。
【０１１６】
図２１は、制御部CBの別の実施形態を示す電気回路図である。制御部CBは、フリップフロップRS1 が設けられていない点と、３入力AND 論理ゲートAND1が、制御部CBの入力write capacitor に結合された第１の入力及び制御部CBの入力write enableに結合された第２の入力を有して信号enableを供給する２入力AND 論理ゲートAND4と取り替えられている点とを除いて、図１６に示される制御部の全ての要素を備えている。
【０１１７】
図２２は、図１８の表示画素の制御サイクル中の信号のタイミング図である。t'0, t'1, t'2, t'3, t'4, t'5, t'6, t'7, t'8, t'9 を連続的な時点と称する。信号Red write enable、信号Green write enable及び信号Blue write enable は、制御部CR, CG, CBの入力write enableによって夫々受信する信号に相当する。
【０１１８】
信号は、時点t0, t1, t2の信号に関して前述したように時点t'0, t'1, t'2 で変わる。時点t'3 で、赤色表示サブ画素の制御段階が開始する。本実施形態では、赤色表示サブ画素がアクティブ化され、信号sig が「１」に切り替わる。信号dataは、継続時間△Ｔ遅れた信号sig に等しいため、制御部CRのコンデンサC1が、時点t'4 から信号sig 、信号data及び信号Red write enableが「０」に切り替わる時点t'5 まで電流源CSによって充電される。その後、制御部CRの信号write doneが信号Red write enableに等しくなる。時点t'6 で、緑色表示サブ画素の制御段階が開始する。本実施形態では、緑色表示サブ画素がアクティブ化されず、信号sig が△Ｔより短い継続時間「１」に切り替わる。信号Red write enable及び信号Green write enableも、この非常に短い継続時間「１」に切り替わる。しかしながら、信号dataは「０」のままであるため、制御部CGのコンデンサC は充電されない。その後、制御部CRの信号write doneが信号Green write enableに等しくなる。時点t'7 で、青色表示サブ画素の制御段階が開始する。本実施形態では、青色表示サブ画素がアクティブ化され、信号sig が「１」に切り替わる。信号dataは、継続時間△Ｔ遅れた信号sig に等しいため、制御部CBのコンデンサC が、時点t'8 から信号sig 、信号data、信号Red write enable、信号Green write enable及び信号Blue write enable が「０」に切り替わる時点t'9 まで電流源CSによって充電される。
【０１１９】
実施形態によれば、表示画素は、150 未満のMOS トランジスタ、５つの抵抗器及び４つのコンデンサで形成されてもよい。従って、表示画素は小さな表面積を占めてもよい。
【０１２０】
図２３は、表示画素Pix の別の実施形態を示す電気回路図である。
【０１２１】
表示画素Pix は、電位Vpix+ の列電極104 の内の１つ、及び電位Vpix- の行電極102 の内の１つに結合されている。
【０１２２】
表示画素Pix は、レベル検出部M1、立上りエッジ検出器M2、計数器M3（環状計数器）、及び表示サブ画素制御部CR, CG, CBを有している。レベル検出部M1、立上りエッジ検出器M2及び計数器M3の電子部品は制御回路20のレベルに配置されている。表示サブ画素制御部CR, CG, CBの電子部品は、制御回路20のレベル及び／又は光電子回路26のレベルに配置されてもよい。
【０１２３】
レベル検出部M1、立上りエッジ検出器M2、計数器M3及び表示サブ画素制御部CR, CG, CBは夫々、電力供給のために電位Vpix+ 及び電位Vpix- に関連付けられた列電極104 及び行電極102 に結合されている。
【０１２４】
レベル検出部M1は、入力V+及び入力V-で入力信号として電位値Vpix+ 及び電位値Vpix- を夫々受信し、二値信号Reset を更に受信し、二値信号Detect enable 及び二値信号clear を供給する。立上りエッジ検出器M2は、入力V+及び入力V-で入力信号として電位値Vpix+ 及び電位値Vpix- を夫々受信し、入力Enableで二値信号Detect enable を受信し、二値信号Clock を供給する。計数器M3は、二値信号Clock を受信して３つの二値信号b0, b1, b2を供給する。二値信号b2の立下りエッジはレベル検出部M1をリセットする。
【０１２５】
表示サブ画素制御部CR, CG, CBは夫々入力Cap reset 及び入力Progを有している。各表示サブ画素制御部CR, CG, CBの入力Cap reset は信号Detect enable を受信する。表示サブ画素制御部CRの入力Progは信号b0を受信し、表示サブ画素制御部CGの入力Progは信号b1を受信し、表示サブ画素制御部CBの入力Progは信号b2を受信する。
【０１２６】
本実施形態では、レベル検出部M1は、信号sig の増加によって表示画素が選択されていることを検出することができる。選択が検出されると、立上りエッジ検出器M2は信号sig の立上りエッジを検出する。表示サブ画素制御部CR, CG, CBのコンデンサは連続的に充電され、１つの表示サブ画素制御部から別の表示サブ画素制御部への切り替えは、信号sig の立下りエッジによって生じる。各手順の初めに、表示サブ画素制御部CR, CG, CBのコンデンサは放出される。
【０１２７】
図２４は計数器M3の実施形態を示す。計数器M3は、非同期の/S入力及び/R入力を有する一連の４つのＤ型フリップフロップD1, D2, D3, D4を有している。Ｄ型フリップフロップD1, D2, D3, D4のck入力は信号Clock を受信する。Ｄ型フリップフロップD1のＱ出力はＤ型フリップフロップD2のＤ入力に結合されており、Ｄ型フリップフロップD2のＱ出力はＤ型フリップフロップD3のＤ入力に結合されており、Ｄ型フリップフロップD3のＱ出力はＤ型フリップフロップD4のＤ入力に結合されている。Ｄ型フリップフロップD1の出力は、計数器の設定の際に「１」である一方、他のＤ型フリップフロップの出力は論理状態「０」である。ビットb0は、Ｄ型フリップフロップD2のＱ出力によって供給される信号に対応し、ビットb1は、Ｄ型フリップフロップD3のＱ出力によって供給される信号に対応し、ビットb2は、Ｄ型フリップフロップD4のＱ出力によって供給される信号に対応する。レベル検出部M1からの信号clear がインバータINV9に供給され、Ｄ型フリップフロップD1の/S入力及びＤ型フリップフロップD2, D3, D4の/R入力に電力を供給する。
【０１２８】
図２５は表示サブ画素制御部CRの実施形態を示す。表示サブ画素制御部CG, CBは同一の構造を有してもよい。表示サブ画素制御部CRは、３入力AND 論理ゲートAND1及びRSフリップフロップRS1 が設けられていない点、電流源CSが表示サブ画素制御部CRの入力Progで受信する信号によって制御される点、及び、トランジスタT2のゲートが表示サブ画素制御部CRの入力Cap_reset で受信する信号によって制御される点を除いて、図１６に示されている制御部CRと同一の構造を有している。
【０１２９】
図２６は、図２３の表示画素の制御サイクル中の信号のタイミング図である。t"0, t"1, t"2, t"3, t"4, t"5, t"6, t"7, t"8, t"9, t"10, t"11, t"12を連続的な時点と称する。
【０１３０】
時点t"0 で、信号sig 、信号Cap_reset 、信号detect enable 、信号up、信号b0、信号b1及び信号b2は「０」である。時点t"1 で、信号sig は「０」から「２」に切り替わる。レベル検出部M1は、表示画素が選択されていることを検出し、信号clear 及び信号detect enable を「１」に設定する。時点t"2 で、信号sig は「１」に切り替わり、レベル検出部M1は信号clear を「０」に切り替える。時点t"3 で、赤色表示サブ画素を制御するサブ段階SRが開始する。本実施形態では、赤色表示サブ画素がアクティブ化され、信号sig が「２」に切り替わる。信号clock は時点t"3 から時点t"4 まで「１」に設定される。信号b0は時点t"3 で「１」に設定される。時点t"5 で、信号sig は「１」に切り替わる。時点t"6 で、信号sig は「２」に切り替わり、緑色表示サブ画素を制御するサブ段階SGが開始する一方、赤色表示サブ画素の制御段階が終了する。本実施形態では、緑色表示サブ画素がアクティブ化される。信号clock は時点t"6 から時点t"7 まで「１」に設定される。信号b1は時点t"6 で「１」に設定される。信号b0は時点t"6 で「０」に設定される。時点t"8 で、信号sig は「２」に切り替わり、青色表示サブ画素を制御するサブ段階SBが開始する。本実施形態では、青色表示サブ画素がアクティブ化される。信号clock は時点t"8 から時点t"9 まで「１」に設定される。信号b2は時点t"8 で「１」に設定される。信号b1は時点t"8 で「０」に設定される。時点t"10で、信号sig は「１」に切り替わる。時点t"11で、信号sig は「２」に切り替わる。処理の終了が通知される。時点t"11で、信号clock は「１」に設定され、信号b2は「０」に設定され、青色表示サブ画素を制御するサブ段階SBが終了する。時点t"12で、信号sig は「１」に切り替わり、その後「０」に切り替わる。
【０１３１】
実施形態によれば、表示画素は、150 未満のMOS トランジスタ、３つの抵抗器及び４つのコンデンサで形成されてもよい。従って、表示画素は小さな表面積を占めてもよい。
【０１３２】
データ転送状態を最適化するために、全ての実施形態は、通信の継続時間、アドレス指定された行又は列の画素をオフする機能を一体化してもよく、データ転送中に駆動すべき負荷が制限される。このような機能性の追加を、電位差（Vpix+ −Vpix- ）を減少させることにより行ってもよい。
【０１３３】
図２７Ａ〜図２７Ｉは、図１及び図２に示されている図１０の光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【０１３４】
図２７Ａは、複数の所望の制御回路20を備えた電子回路110 を製造した後に得られた構造を示し、４つの制御回路20が例として図２７Ａに示されている。電子回路110 を製造する方法は、集積回路の製造方法の従来の工程を有してもよい。
【０１３５】
図２７Ｂは、光電子回路26を電子回路110 上に固定した後に得られた構造を示す。光電子回路26を電子回路110 上に組み立てる方法は半田付け工程を有してもよい。
【０１３６】
図２７Ｃは、光電子回路26及び光電子回路26間の電子回路110 を覆う電気絶縁層112 を堆積した後に得られた構造を示す。電気絶縁層112 は、前述した絶縁部分28の材料と同一の材料で形成されている。電気絶縁層112 は、SiO2、SiN 、Al2O3 、ZrO2、HfO2、又は化学蒸着法(CVD) 、プラズマ化学蒸着法(PECVD) 、原子層堆積法(ALD) 若しくはカソードスパッタリング法によって堆積させるあらゆる他の誘電体材料で形成されてもよい。
【０１３７】
図２７Ｄは、電気絶縁層112 内に導電素子30を形成した後に得られた構造を示す。光電子回路26及び／又は制御回路20上で停止する開口部を電気絶縁層112 にエッチングして、得られた構造全体に亘って導電層を堆積させ、開口部の外側の導電層の部分を除去することにより、導電素子30を形成してもよい。
【０１３８】
図２７Ｅは、電子回路110 及び絶縁層112 を切断して表示画素Pix を画定した後に得られた構造を示す。
【０１３９】
図２７Ｆは、支持体12上に予め堆積させた電極層18に表示画素Pix を固定した後に得られた構造を示す。例として、各表示画素Pix を電極層18に分子接合により、又は接合材料、特に導電性のエポキシ系接着剤を介して固定してもよい。
【０１４０】
図２７Ｇは、表示画素Pix 上、及び表示画素Pix 間の電極層18上に絶縁層32を形成した後に得た構造を示す。絶縁層32は、SiO2、SiN 、Al2O3 、ZrO2、HfO2又はあらゆる他の誘電体材料で形成されてもよい。
【０１４１】
図２７Ｈは、各表示画素Pix の最上部から絶縁層32を除去した後に得られた構造を示す。実施形態によれば、絶縁部分28上の停止部を用いて化学機械研磨(CMP) により除去してもよい。別の実施形態によれば、絶縁層32の化学エッチングにより除去してもよい。別の実施形態によれば、いわゆるリフトオフ法により除去してもよく、リフトオフ法では、絶縁層32を堆積させる前に各表示画素Pix の最上部に犠牲層を堆積させて、絶縁層32を堆積させた後、犠牲層及び犠牲層を覆う絶縁層32の部分を除去する。
【０１４２】
図２７Ｉは、電極層34を形成した後に得られた構造を示す。電極層34は、CVD 、PECVD 、ALD 、カソードスパッタリング法又は蒸着法によって堆積したTCO （透明導電性酸化物）で形成されてもよい。
【０１４３】
図２８Ａ〜図２８Ｄは、図４Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を部分的に簡略化して示す側面断面図である。
【０１４４】
図２８Ａは、複数の光電子回路42を備えた光電子回路90を形成した後に得られた構造を示し、３つの光電子回路42が例として図２８Ａに示されている。例として、図２８Ａでは、各光電子回路42は、部分47によって分離された２つの光電子回路26を有している。
【０１４５】
図２８Ｂは、光電子回路42を横切るTSV 48を形成した後に得られた構造を示す。各TSV 48は、光電子回路90を横切る開口部をエッチングすることにより形成されてもよい。この開口部の断面は円形であってもよく又は矩形であってもよい。エッチングは深掘り反応性イオンエッチング（DRIE）であってもよい。その後、開口部の壁に絶縁層を堆積させる。絶縁層を、例えばPECVD による共形堆積、又は絶縁ポリマーの共形堆積により形成する。絶縁層の厚さは、10nm〜5,000 nmの範囲内であり、例えば略３μｍである。その後、TSV の充填を電解銅析出により行ってもよい。
【０１４６】
図２８Ｃは、光電子回路90上に絶縁層92を堆積させた後に得られた構造を示す。絶縁層92 は、前述した絶縁部分28の材料と同一の材料で形成されている。絶縁層92を、CVD 、PECVD 、ALD 又はカソードスパッタリング法によって堆積させてもよい。
【０１４７】
図２８Ｄは、絶縁層92内に導電素子30を形成した後に得られた構造を示す。
【０１４８】
本方法のその後の工程は、図２７Ｅ〜図２７Ｉに関連して前述した工程と同一であってもよい。
【０１４９】
異なる変形例を有する様々な実施形態が上記に述べられている。当業者は、いかなる進歩性も示すことなくこれらの様々な実施形態及び変形例の様々な要素を組み合わせてもよいことを注目すべきである。例として、図３に示されている電気回路図が、図４Ｂに示されている光電子デバイス40の構造を用いて実施されてもよく、図５に示されている電気回路図が、図１及び図２に示されている光電子デバイス10の構造を用いて実施されてもよい。
【０１５０】
本特許出願は、参照によって本明細書に組み込まれる仏国特許出願第17／56984 号明細書の優先権を主張している。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2020527756.tif 000032
【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
2020527756.tif 000035
【図２７Ｄ】
2020527756.tif 000036
【図２７Ｅ】
2020527756.tif 000037
【図２７Ｆ】
2020527756.tif 000038
【図２７Ｇ】
2020527756.tif 000039
【図２７Ｈ】
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【図２７Ｉ】
2020527756.tif 000041
【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２８Ｄ】
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【国際調査報告】
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