(57)【要約】様々な実施形態は方法及びいくつかの電荷トラップ構造を有する装置を含み、各電荷トラップ構造はゲートと誘電体ブロック領域との間に誘電体バリアを含み、誘電体ブロック領域は、電荷トラップ構造の電荷トラップ領域上に位置する。ゲートの少なくとも一部は、電荷トラップ構造が直接配置される領域から、ボイドによって分離されることができる。追加の装置、システム、及び方法が開示される。【選択図】図１
2020530662.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に配置される電荷トラップ構造を備える装置であって、
前記電荷トラップ構造は、
電流を伝導するように動作可能である半導体柱と、
トンネル領域によって、前記半導体柱から分離される電荷トラップ領域と、
前記電荷トラップ領域に隣接する誘電体ブロック領域と、
前記電荷トラップ領域で電荷の蓄積を制御するように動作可能である前記誘電体ブロック領域に隣接するゲートであって、前記ゲートの少なくとも一部は少なくとも１つのボイドによって、隣接ゲートの少なくとも一部から分離される、前記ゲートと、
前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアと、
を含む、前記装置。
【請求項２】
前記ボイドは、前記誘電体バリアの少なくとも一部、前記ゲートの少なくとも一部、前記隣接ゲートの少なくとも一部、及び前記ゲート上の誘電体領域の少なくとも一部の内部に含まれる、請求項１に記載の装置。
【請求項３】
前記誘電体バリアは、前記誘電体ブロック領域と前記ゲートとの間に約１５オングストローム〜約５０オングストロームの範囲の厚さを有する、請求項１に記載の装置。
【請求項４】
前記トンネル領域は、１つ、２つ、または３つの誘電体領域の配置である、請求項１に記載の装置。
【請求項５】
前記電荷トラップ領域は窒化物領域であり、
前記誘電体ブロック領域は酸化物領域であり、
前記トンネル領域は酸化物及び窒化物を含み、
前記半導体柱はポリシリコンを含み、
前記誘電体バリアは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する前記誘電体を含む、請求項４に記載の装置。
【請求項６】
半導体材料の垂直柱を含むメモリセルのストリングと、
垂直スタックに配置される複数の電荷トラップ構造であって、各電荷トラップ構造は、前記垂直スタックの前記複数の電荷トラップ構造の別の１つに垂直に隣接する、前記複数の電荷トラップ構造と、
を備える、メモリデバイスであって、
前記各電荷トラップ構造は、
前記垂直柱に隣接かつ接触するトンネル領域と、
前記トンネル領域に隣接かつ接触する電荷トラップ領域と、
前記電荷トラップ領域に隣接かつ接触する誘電体ブロック領域と、
ゲートであって、前記ゲートの少なくとも一部は少なくとも１つのボイドによって、隣接する電荷トラップ構造の前記ゲートの少なくとも一部から分離される、前記ゲートと、
前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアと、
を含む、前記メモリデバイス。
【請求項７】
前記ボイドは、前記誘電体バリアの少なくとも一部、前記電荷トラップ構造の前記ゲートの少なくとも一部の上の誘電体領域の少なくとも一部、及び、前記隣接する電荷トラップ構造の前記ゲートの少なくとも一部の上にもある前記誘電体領域の少なくとも一部の内部に含まれる、請求項６に記載のメモリデバイス。
【請求項８】
前記トンネル領域は、前記半導体材料の垂直柱に沿って延在し、前記ストリングの各電荷トラップ構造の前記トンネル領域として他の電荷トラップ構造を通って延在する、請求項６に記載のメモリデバイス。
【請求項９】
前記電荷トラップ領域は、前記半導体材料の垂直柱に沿って延在し、前記ストリングの各電荷トラップ構造の前記電荷トラップ領域として他の電荷トラップ構造を通って延在する、請求項６に記載のメモリデバイス。
【請求項１０】
前記誘電体ブロック領域は、前記半導体材料の垂直柱に沿って延在し、前記ストリングの各電荷トラップ構造の前記誘電体ブロック領域として他の電荷トラップ構造を通って延在する、請求項６に記載のメモリデバイス。
【請求項１１】
前記誘電体バリアは酸化アルミニウムを含む、請求項６に記載のメモリデバイス。
【請求項１２】
前記誘電体バリアは、酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体材料を含む、請求項６に記載のメモリデバイス。
【請求項１３】
前記垂直柱はドープ中空チャネルとして構造化される、請求項６に記載のメモリデバイス。
【請求項１４】
前記垂直柱は誘電体材料を囲むポリシリコンを含む、請求項６に記載のメモリデバイス。
【請求項１５】
前記ゲートは前記メモリデバイスのメモリアレイのアクセス線に組み込まれている、請求項６に記載のメモリデバイス。
【請求項１６】
電荷トラップ構造を基板の上方に形成することを含む方法であって、
前記電荷トラップ構造を前記基板の上方に形成することは、
誘電体バリアを材料スタックの開口部の壁に形成することと、
前記誘電体バリア上にあり、前記誘電体バリアに接触する誘電体ブロック領域を形成することと、
前記誘電体ブロック領域上にあり、前記誘電体ブロック領域に接触する電荷トラップ領域を形成することと、
前記電荷トラップ領域上にあり、前記電荷トラップ領域に接触するトンネル領域を形成することと、
前記トンネル領域上にあり、前記トンネル領域に接触する半導体柱を形成することであって、前記半導体柱は前記トンネル領域によって前記電荷トラップ領域から分離され、前記半導体柱は電流を伝導するように動作可能である、前記半導体柱を形成することと、
前記誘電体バリア上にあり、前記誘電体バリアに接触するゲートを形成することであって、前記ゲートの少なくとも一部は少なくとも１つのボイドによって隣接ゲートの少なくとも一部から分離され、前記ゲートは前記誘電体バリアによって前記誘電体ブロック領域から分離され、前記ゲートは前記電荷トラップ領域で電荷の蓄積を制御するように動作可能である、前記ゲートを形成することと、
を含む、前記方法。
【請求項１７】
前記方法は、
前記開口部を前記材料スタックに形成することであって、前記材料スタックは交互に並ぶ犠牲領域及び分離誘電体を有する、前記開口部を形成することと、
前記誘電体バリアの材料を除去することなく、前記犠牲領域を実質的に除去する化学反応及びプロセスを使用して、前記誘電体バリアに隣接する前記犠牲領域を除去することと、
一つの犠牲領域が除去されている領域に前記ゲートを形成し、前記犠牲領域の別の１つが除去されている領域に前記隣接ゲートを形成することと、
前記誘電体バリアの前記材料を実質的に除去することなく、前記ゲートの材料を実質的に除去することなく、及び前記隣接ゲートの材料を実質的に除去することなく、隣接する犠牲領域の間に事前に形成した前記分離誘電体を除去する化学反応及びプロセスによって、開放エリアを形成するように前記ゲートと前記隣接ゲートとの間から材料を除去することと、
前記ボイドを形成するように、前記開放エリアの少なくとも一部に誘電体を形成することと、
を含む、請求項１６に記載の方法。
【請求項１８】
前記誘電体バリアを形成することは、アルミニウムを形成することを含む、請求項１６に記載の方法。
【請求項１９】
前記誘電体バリアを形成することは、酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体材料を形成することを含む、請求項１６に記載の方法。
【請求項２０】
前記電荷トラップ領域を形成することは、誘電体窒化物を前記電荷トラップ領域として形成することを含む、請求項１６に記載の方法。
【請求項２１】
前記ゲートを形成することは、前記ゲートの一部分としてタングステンを形成することを含む、請求項１６に記載の方法。
【請求項２２】
前記ゲートを形成することは、
前記誘電体バリア上にあり、前記誘電体バリアに接触する窒化チタン領域を形成することと、
前記タングステンを前記窒化チタン領域上に形成することと
を含む、請求項２１に記載の方法。
【請求項２３】
材料によって囲まれる開口部を伴う材料のスタックを形成し、第１の電荷トラップ構造を含む、メモリセルのストリングの複数の電荷トラップ構造のトンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成することであって、前記ストリングの前記第１の電荷トラップ構造を除く前記ストリングの各トラップ構造は、前記複数の電荷トラップ構造の別の１つの上方に配置される、前記形成することと、
前記誘電体バリアの材料に接触する複数のゲートを形成し、前記複数のゲートの各ゲートの少なくとも一部が開放エリアによって前記複数のゲートの垂直隣接ゲートの少なくとも一部から分離されるように、材料を前記スタックから除去し、前記誘電体バリアの前記材料の部分を露出することと、
さらに、各開放エリアの一部が隣接電荷トラップフラッシュ構造のゲート間のボイドとして残るように、前記材料のスタックを加工することと、
を含む、方法。
【請求項２４】
前記誘電体バリアの前記材料は酸化アルミニウムを含む、請求項２３に記載の方法。
【請求項２５】
前記誘電体バリアの前記材料は、酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体材料を含む、請求項２３に記載の方法。
【請求項２６】
前記誘電体バリアの材料に接触する複数のゲートを形成し、各ゲートが前記複数のゲートの垂直隣接ゲートから分離されるように材料を除去することは、
前記材料のスタックが、トンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成するように、前記材料に隣接する交互に並ぶ犠牲領域及び分離誘電体を含む状態で、
前記誘電体バリアの材料を除去することなく、前記犠牲領域を実質的に除去する化学反応及びプロセスを使用して、前記誘電体バリアの前記材料に隣接する前記犠牲領域を除去することと、
ゲート材料を犠牲領域が除去される各領域に形成することと、
前記誘電体バリアの前記材料を実質的に除去することなく、かつ各領域の前記ゲート材料を実質的に除去することなく、隣接する犠牲領域の間に事前に形成した前記分離誘電体を除去する化学反応及びプロセスによって、各ゲート間から材料を除去することと、
を含む、請求項２３に記載の方法。
【請求項２７】
前記犠牲領域が除去される各領域に前記ゲート材料を形成することは、メモリデバイスのメモリアレイのアクセス線に結合される前記ゲート材料を形成することを含む、請求項２６に記載の方法。
【請求項２８】
前記方法は、誘電体で、前記ボイドを形成する際に隣接する電荷トラップ構造のゲート間の前記開放エリアを封止することを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権出願］
本願は、全体が本明細書に参照により組み込まれる、２０１７年８月１１日に出願された米国出願番号第１５／６７５，１９７号に対する優先権の利益を主張する。
【背景技術】
【０００２】
エレクトロニクス産業は、部品サイズ及び電力要求の両方を小さくするプレッシャーが常にあり、メモリデバイスの動作を改善する市場主導のニーズがある。部品サイズを小さくする１つのアプローチは、３次元（３Ｄ）構成でデバイスを製作することである。例えば、メモリデバイスは、基板上に垂直にメモリセルのスタックとして配置されることができる。係るメモリセルは、電荷トラップセルとして実装されることができる。メモリデバイスの設計及び加工の進歩により、電荷トラップベースのメモリデバイス及びその動作に対する改善に取り組むことができる。
【図面の簡単な説明】
【０００３】
【図１】様々な実施形態による、例示的な電荷トラップ構造の断面図である。
【図２】様々な実施形態による、３次元メモリデバイスのメモリアレイのブロックアーキテクチャ及びページアドレスマッピングの例の概略図である。
【図３】様々な実施形態による、メモリデバイスの垂直ストリングのいくつかの電荷トラップ構造の例の断面図である。
【図４】様々な実施形態による、導電領域の上方に電荷トラップ構造を形成する例示的方法の特徴のフロー図である。
【図５】様々な実施形態による、ボイドによって分離されるスタック内の複数の電荷トラップ構造を形成する例示的方法の特徴のフロー図である。
【図６Ａ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｂ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｃ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｄ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｅ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｆ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｇ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｈ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｉ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｊ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｋ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｌ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｍ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図６Ｎ】様々な実施形態による、電荷トラップ構造を形成する例示的方法の段階を示す断面図である。
【図７】様々な実施形態による、複数のダイを有する例示的ウエハを示す。
【図８】様々な実施形態による、メモリセルとして、電荷トラップ構造のアレイで構造化されるメモリを含む例示的システムのブロック図を示す。
【発明を実施するための形態】
【０００４】
以下の詳細な説明は、例証により、本発明の様々な実施形態を示す付随の図面を参照する。これらの実施形態は、当業者がこれらの実施形態及び他の実施形態を実践することを可能にするために十分に詳細に説明される。他の実施形態が利用され得、構造的、論理的、及び電気的な変更はこれらの実施形態にされ得る。いくつかの実施形態が新しい実施形態を形成するために１つ以上の他の実施形態と組み合わせられることができるため、様々な実施形態は必ずしも相互に排他的ではない。したがって、以下の詳細な説明は限定的な意味で解釈されない。
【０００５】
本書で使用される用語「水平」は、いずれかの時点で基板の実際の配向にかかわらず、ウエハまたはダイの下層にあるもの等、基板の標準的な平面または表面に平行な平面として定義される。用語「垂直」は上記に定義した水平に垂直な方向を指す。用語「ウエハ」及び「基板」は、概して、集積回路が形成されるいずれかの構造を指し、また、集積回路製作の様々な段階中の係る構造を指すように、本明細書に使用される。ウエハは集積回路がダイの各々の基板に対して配置されるいくつかのダイを含み得る。
【０００６】
図１は、様々な電子装置に含まれ得る例示的な電荷トラップ（ＣＴ）構造１０１の実施形態の断面図である。係る装置は、メモリアレイ、メモリデバイス、集積回路、または電荷を蓄積する１つ以上のセルを含む他の装置を含み得る。ＣＴ構造１０１は、半導体柱１０３、電荷トラップ領域１０５、トンネル領域１０７、誘電体ブロック領域１０９、誘電体バリア１１０、及びゲート１１５を含み得る。ゲート１１５は、電荷トラップ領域１０５内の電荷の蓄積を制御するために誘電体ブロック領域１０９に隣接する。ゲート１１５の少なくとも一部は、少なくとも１つのボイド１２０によって、隣接ゲートの少なくとも一部から分離される。構造内のボイドは、固体物質がない及び液体物質がない、構造の領域である。ボイドは、排出領域、空隙、気体充填領域、または同様の構成の形態であり得る。構造内または構造間の空隙は、空気で充填される間隙または領域である。本明細書では、用語「空隙」は、間隙の形成中など、間隙内に包囲された周囲気体を含み得る。ボイドは、ゲート１１５の少なくとも一部と、電荷トラップ構造１０１が直接配置される領域の少なくとも一部との間に構造化され得る。
【０００７】
様々な実施形態では、導電性領域１１３を伴うＣＴ構造１０１の配置は、異なる構造配置を有し得る。ＣＴ構造１０１は、ＣＴ構造１０１への導電性領域１１３の動作結合を提供するために、伝送ゲートとして働くように動作することができるＣＴと異なるトランジスタ構造であり得るアクセストランジスタによって、導電性領域１１３から分離されることができる。係る代替の構造では、ＣＴ１０１の半導体柱１０３は、アクセストランジスタに結合及び統合され得、それにより、導電性領域１１３との半導体柱１０３の結合は、アクセストランジスタのチャネルによって行われる。加えて、ボイド１２０は、また、少なくとも部分的に、ゲート１１５をアクセストランジスタ構造から分離するために利用され得る。他の実施形態では、電荷トラップ構造１０１が直接配置される領域は別の電荷トラップ構造であり得、ボイド１２０は、電荷トラップ構造１０１が直接配置される電荷トラップ構造のゲートから電荷トラップ構造１０１のゲート１１５を少なくとも部分的に分離するために使用され得る。
【０００８】
電荷トラップ構造１０１は、基板１０２上に位置する導電性領域１１３の上方に配置されることができる。分離領域または他の集積回路構造は、導電性領域１１３から、電荷トラップ構造１０１の構成要素を分離することができる。代替として、ＣＴ構造１０１は導電性領域１１３上に配置されることができ、分離領域または結合領域がなく、ゲート１１５がボイド１２０及び封止誘電体１２２によって導電性領域１１３から分離されている。上記に留意したように、ＣＴ構造１０１は、導電性領域１１３上に配置されることができ、ボイド１２０及び封止誘電体１２２によって、ゲート１１５がアクセストランジスタから分離され、アクセストランジスタはＣＴ構造１０１を導電性領域１１３に結合する。
【０００９】
封止誘電体１２２は、ＣＴ構造１０１が統合される電子装置の異なるエリアの加工中、ボイド１２０を密封するために使用されるＣＴ構造１０１の領域であり、封止誘電体１２２の一部は完成した構造内にあり、ボイド１２０を封止し続ける。ボイド１２０は、誘電体バリア１１０の少なくとも一部、導電性領域１１３の少なくとも一部及び／またはＣＴ構造１０１が直接配置される領域の少なくとも一部、ゲート１１５の少なくとも一部、ならびに封止誘電体１２２の少なくとも一部によって境界される領域内部に含まれ得、封止誘電体１２２は、ゲート１１５の一部に配置される。代替として、封止誘電体１２２は、ゲート１１５の全表面に沿って配置されることができ、ボイド１２０のサイズを小さくし得る。本明細書の図は縮尺どおりに描かれていない。さらに、ＣＴ構造１０１が統合される装置の他の構成要素に対するゲート１１５、半導体柱１０３、及び導電性領域１１３の電気的接続は、ＣＴ構造１０１に焦点を当てるために図示しない。
【００１０】
半導体柱１０３は電流を伝導するために動作可能であり、ゲート１１５は電荷蓄積領域内で電荷の蓄積を制御するために動作可能である。ゲート１１５は金属ゲートであり得る。ゲート１１５は金属及び金属化合物の組み合わせを含み得る。ゲート１１５は導電性があり、限定ではないが、導電性のある窒化チタン及び／またはタングステンを含み得る。例えば、ゲート１１５は、タングステン領域１１５−２が配置される導電性のある窒化チタン領域１１５−１を含む。ゲート１１５は制御ゲートと称され得、誘電体ブロック領域１０９は制御誘電体と称され得る。
【００１１】
半導体柱１０３は、限定ではないが、多結晶シリコン（ポリシリコン）を含み得る。半導体柱１０３の半導体材料は導電性領域１１３の多数キャリア濃度未満である多数キャリア濃度を有し得、導電性領域１１３は半導体領域として構造化される。多数キャリア濃度の差は、１０の累乗で数桁分の値であり得る。図１に示される構造１０１の領域は、中央領域１０４の周囲の材料のリングとして配置されることができる。中央領域１０４は誘電体であり得る。中央領域１０４は、限定ではないが、誘電体酸化物等の誘電体材料の領域であり得る。中央領域１０４の誘電体酸化物の例は酸化ケイ素を含み得る。
【００１２】
電荷トラップ領域１０５は、トンネル領域１０７によって半導体柱１０３から分離される。電荷トラップ領域１０５は、半導体柱１０３から電荷を蓄積することができる誘電体材料であり得る。電荷トラップ領域１０５は、誘電体窒化ケイ素を含む領域等の誘電体窒化物領域であり得る。電荷トラップ領域１０５の他の誘電体材料は、電荷をトラップするために使用されることができる。トンネル領域１０７は、例えば、限定ではないが、等価酸化膜厚（ＥＯＴ）等の選択された基準を満たすように設計された領域として構築され得る。ＥＯＴは、代表的な物理的厚さに関する誘電体の静電容量等のトンネル領域１０７の電気特性を定量化したものである。例えば、ＥＯＴは、所与の誘電体（トンネル領域１０７）と同じ静電容量密度を有することが必要であろう理論的なＳｉＯ２層の厚さとして定義されることができ、漏れ電流及び信頼性の考察を無視している。トンネル領域は酸化物及び窒化物を含み得る。トンネル領域１０７は誘電体バリアのセットを含み得る。図１の例は、３つの領域のトンネルバリアであるトンネル領域１０７を示す。３つの領域のトンネルバリアは、誘電体酸化物の領域、次に、誘電体窒化物の領域、次に、別の誘電体酸化物の領域として配置されることができる。代替として、トンネル領域１０７は、２つの領域のトンネルバリアまたは１つの領域のトンネルバリアであり得る。さらに、トンネル領域１０７は４つ以上の領域を有し得、材料及び厚さの選択は、電荷トラップ領域１０５に対するトンネル領域として機能する所与の厚さを伴う材料の性能によって決まる。
【００１３】
誘電体ブロック領域１０９は、電荷トラップ領域１０５上に配置され、電荷トラップ領域１０５に接触する。誘電体ブロック領域１０９は、電荷が電荷トラップ領域１０５からゲート１１５まで流れることをブロックする機構を提供する。誘電体ブロック領域１０９は、トンネル領域１０７内で使用されるもの等の酸化物または他の誘電体であり得る。ゲート１１５は誘電体ブロック領域１０９に隣接して配置されるが、誘電体ブロック領域１０９とゲート１１５との間にある誘電体バリア１１０によって誘電体ブロック領域１０９から分離され、誘電体バリア１１０の材料は、誘電体ブロック領域１０９の材料と異なる。
【００１４】
誘電体ブロック領域１０９とゲート１１５との間にある薄い領域として構造化される誘電体バリア１１０は、ゲート１１５から誘電体ブロック領域１０９を通って電荷トラップ領域１０５への電子のバックトンネルを防止するトンネルバリアの向上を可能にし、それによって、動作上の消去飽和を小さい正の閾値電圧（Ｖｔ）レベルまたは小さい負の閾値電圧（Ｖｔ）レベルに制限することができる。誘電体バリア１１０は、誘電体ブロック領域１０９とゲート１１５との間に約１５オングストローム〜約５０オングストロームの範囲の厚さを有し得る。誘電体バリア１１０の材料の選択はＣＴ構造１０１の製作に基づき得る。例えば、ボイド１２０を含むＣＴ構造１０１がＣＴ構造１０１の側面に対するエリアからの材料の除去によって形成されるプロセスでは、誘電体バリア１１０の材料は、誘電体バリア１１０の材料がＣＴ構造１０１の側面からのこれらの材料の除去に使用される処理化学及び温度において除去を阻むように、選択されることができる。誘電体バリア１１０の材料は、マスクとして働き、係る除去プロセスでは誘電体ブロック領域１０９の除去を防止することができる。
【００１５】
誘電体バリア１１０は、ＡｌＯｘ領域、またはＡｌＯｘよりも高い誘電率κを有する誘電体領域として実現され得る。（命名ＡＢｘの使用は、ＡＢ化合物の特定の化学量論に限定されないＡＢ材料を指す。）誘電体バリア１１０は、酸化アルミニウムの電子親和力よりも低い電子親和力を有し得る。誘電体バリア１１０は、酸化アルミニウム、酸化ハフニウム、酸化ジルコ二ウム、あるいは酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、または酸化タンタルの１つ以上を伴う酸化ハフニウム及び／または酸化ジルコ二ウムの混合物のうちの１つ以上を含み得る。使用されることができる薄膜の例は、ＨｆＯ２基材及び／またはＺｒＯ２基材、ならびに、ＡｌＯｘ、ＳｉＯ２、ＴｉＯ２、ＧａＯｘ、ＮｂＯｘ、及びＴａ２Ｏ５等の他の材料との混合物を含む。係る材料は、特定の化学量論に限定されない場合がある。
【００１６】
様々な実施形態では、メモリデバイスは、電荷を蓄積するメモリセルが３次元構造の異なるレベルに配置されるメモリ構造として構造化されることができる。例えば、メモリデバイスは、ＣＴ構造１０１と同様のメモリセルが配置されることができる３次元ＮＡＮＤスタックを含み得る。ＮＡＮＤアレイアーキテクチャは、アレイのメモリがアクセス線に対する論理列に結合されるように配置されるメモリ（例えば、メモリセル）のアレイとして配置されることができる。アクセス線はワード線であり得る。アレイのメモリは、ソース線等の共通領域とデータ線との間に直列に一緒に結合されることができる。データ線はビット線であり得る。
【００１７】
３次元ＮＡＮＤスタックは、３次元ＮＡＮＤスタック内に配置されるＣＴ構造の間でボイドの処理を可能にするために選択された誘電体バリアの材料を使用して、誘電体バリア１１０等の誘電体バリアとともに実装されることができる。３次元ＮＡＮＤスタック内のＣＴセルの内部では、アクセス線（例えば、ワード線）に結合され得る、またはアクセス線の一部として形成され得る、係るＣＴセルのそれぞれのゲートは、窒化ケイ素等の材料を有する最初に形成した領域が除去され、スタック内の垂直ストリングのいくつかのＣＴセルの導電性ゲートと置換されるプロセスで形成されることができる。係るゲートは、置換ゲートと称され得る。
【００１８】
図２は、３次元メモリデバイス２００のメモリアレイ２１２のブロックアーキテクチャ及びページアドレスマッピングの例の実施形態の概略図である。メモリデバイス２００は、３次元ＮＡＮＤメモリデバイス２００の形態で実現され得る。メモリデバイス２００は、電荷蓄積デバイス２０１の複数の垂直ストリング２１１を備え得る。図２に示されるＺ方向に、電荷蓄積デバイスのストリング２１１のそれぞれは、相互にわたって積み重ねられる複数の蓄積デバイス２０１を備え得、電荷蓄積デバイス２０１のそれぞれは複数の段の１つに対応する。例えば、図２に示されるように、３２個の電荷蓄積デバイスは、ストリング内で相互にわたって積み重ねられ、電荷蓄積デバイス２０１のそれぞれは、Ｔｉｅｒ０〜Ｔｉｅｒ３１として示される３２段の１つに対応する。Ｚ方向の蓄積デバイス及び段の数は３２に限定されない。各々のストリング２１１の電荷蓄積デバイス２０１は、電荷蓄積デバイスのストリングが形成される半導体材料（例えば、ポリシリコン）の各々の柱内に形成されるもの等の共通チャネル領域を共有し得る。柱は、ポリシリコン、単結晶シリコン、またはトランジスタが製作されることができる他の半導体構造であり得る。
【００１９】
図２に示されるＸ方向では、ストリングの１６個のグループは、３２個のアクセス線（ＣＧ）を共有する８つのストリングを備え得る。アクセス線ＣＧのそれぞれは、８つのストリングの対応する１つのストリング２１１のそれぞれの各々の段に対応する電荷蓄積デバイス２０１を結合し得る（例えば、電気的に接続する、またはそうでなければ動作するように接続する）。各電荷蓄積デバイスが複数ビットの情報を記憶することが可能であるマルチレベルセルを備えるとき、同じアクセス線ＣＧ（ひいては、同じ段に対応するもの）によって結合される電荷蓄積デバイス２０１は、例えば、２つのページ（Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４等）に論理的にグループ化され得る。メモリデバイス２００は、クアッドレベルセルとして、各電荷蓄積デバイスを動作させるように配置されることができる。ページアドレスマッピングは、同じ段で水平にカウントアップする。
【００２０】
図２に示されるＹ方向では、ストリングの８つのグループは、８つのデータ線（ＢＬ）の対応する１つに結合される１６個のストリングを備え得る。この例のＳＧＳに関する構造は１６個の柱ストリングを一緒に接続する１つのプレート２９４であり、ＣＧに関する構造は１６個の柱ストリングを一緒に接続する１つのプレート２９３である。ＳＧＤは１つの柱ストリングによって分離される。各方向のストリング、段、アクセス線、データ線、ストリングのグループの数、及び／またはページの数は、図２に示されるものよりも大きいまたは小さい場合がある。
【００２１】
垂直ストリング２１１は、各垂直ストリングに沿って配置されるいくつかの電荷蓄積デバイス２０１を伴う半導体材料の垂直柱を含み得る。電荷蓄積デバイス２０１のそれぞれは、トンネル領域によって各々の垂直ストリングの垂直柱から分離された電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、電荷蓄積領域内の電荷の蓄積を制御するために誘電体ブロック領域に隣接するゲートであって、アクセス線に結合される、当該ゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアであって、ゲートの少なくとも一部と、隣接電荷蓄積デバイス２０１のゲートの少なくとも一部との間にボイドが存在する、当該誘電体バリアと、を含み得る。電荷蓄積デバイス２０１のそれぞれのゲートは、各々の電荷蓄積デバイス２０１のメモリアレイ２１２内の場所に対応するアクセス線ＣＧに結合（例えば、統合）されることができる。電荷蓄積デバイス２０１は、図１のＣＴ構造と同様の様式で実現され得る。
【００２２】
電荷蓄積デバイス２０１の構成要素は、いくつかの異なるパラメータから特性を選択することによって実装されることができる。電荷蓄積デバイス２０１の誘電体バリアは、酸化アルミニウム、酸化ハフニウム、酸化ジルコ二ウム、ならびに酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、または酸化タンタルの１つ以上を伴う酸化ハフニウム及び／または酸化ジルコ二ウムの混合物のうちの１つ以上を含み得る。誘電体バリアは、誘電体ブロック領域から電荷蓄積デバイス２０１のゲートまでの、約１５オングストローム〜約５０オングストロームの範囲の厚さを有し得る。
【００２３】
電荷蓄積デバイス２０１のトンネル領域は、３つの領域のトンネルバリアとして実装されることができる。係る３つの領域のトンネルバリアは、誘電体酸化物の領域、次に、誘電体窒化物の領域、次に、別の誘電体酸化物の領域として実装されることができる。電荷蓄積デバイス２０１のトンネル領域は、３つの領域以外の複数の領域バリアとして実装されることができる。係る複数の領域バリアは、領域の材料及び厚さの選択が電荷蓄積デバイス２０１の電荷トラップ領域に対するトンネル領域を機能させる所与の厚さを伴う材料の性能によって決まるように実装されることができる。電荷蓄積デバイス２０１のゲートは、金属及び金属化合物の組み合わせを含む金属ゲートまたはゲートとして実装されることができる。ストリング２１１内の電荷蓄積デバイス２０１のチャネルは、ポリシリコンチャネルとして実装されることができる。
【００２４】
図３は、メモリデバイス３００の垂直ストリング３１１における、いくつかのＣＴ構造（例えば、ＣＴ構造３０１−１、３０１−２、及び３０１−３）の実施形態の断面図である。垂直ストリング３１１は、３次元メモリのメモリアレイの複数のストリングの１つであり得る。複数の垂直ストリングを伴う３次元メモリデバイスの例は、図２に示される。複数の垂直ストリングを伴う他の３次元メモリデバイスは、ＣＴ構造３０１と同様に、ＣＴメモリセルで構造化されることができる。３次元メモリデバイス内の他の垂直ストリングは、電気的接続の異なるセットと共に配置される垂直ストリング３１１と同様に構造化されることができる。
【００２５】
垂直ストリング３１１は、ＣＴ構造３０１−１、３０１−２、及び３０１−３に結合され、それらの一部である、半導体材料の垂直柱３０３を含む。メモリデバイス３００は、垂直ストリングの３つのＣＴ構造に限定されない。図３は、垂直ストリング３１１の一部に沿って、または垂直ストリング３１１の一部として、垂直スタック３０６内に配置されるＣＴ構造のアーキテクチャに焦点が当てられた３つのＣＴ構造を示す。垂直ストリング３１１は、メモリデバイス３００のメモリサイズまたはメモリデバイス３００のアーキテクチャに関する他の要因に応じて、４つ以上のＣＴ構造、例えば、垂直ストリング３１１の垂直柱３０３に結合された８、１６、３２、６４、または他の数のＣＴ構造を含み得る。各ＣＴ構造は、ストリングのメモリセルとして配置されることができ、各ＣＴ構造はストリングの他のＣＴ構造と異なる垂直レベルにあり、各垂直レベルはメモリデバイスのメモリアレイの段である。
【００２６】
スタック３０６は基部３１６によって支持されることができる。図３では、基部３１６とスタック３０６との間に追加材料及び／または集積回路構造が存在し得ることを示すように、空間がスタック３０６の底部と基部３１６との間に示される。様々な適用では、係る追加統合材料は、例えば、ソース側選択トランジスタ材料を含み得る。基部３１６は基板３０２上に導電性領域３１３を含み得る。メモリ３００のアーキテクチャに応じて、導電性領域３１３はソース領域であり得る。導電性領域３１３は半導体材料を含み得る。半導体材料は、限定ではないが、単結晶シリコンまたは多結晶シリコンを含み得る。基板３０２は、半導体基板、または半導体材料及び絶縁材料の組み合わせを有する基板であり得る。
【００２７】
ＣＴ構造３０１−１は垂直ストリング３１１に沿って第１の電荷トラップ構造として配置され、ＣＴ構造３０１−１の上方に、電荷トラップ構造３０１−２及び３０１−３が垂直スタック３０６内に配置され、電荷トラップ構造３０１−２及び３０１−３のそれぞれは垂直スタック３０６の別のＣＴ構造の上方に配置される。垂直柱１０３の半導体材料は、各々、ＣＴ構造３０１−１、３０１−２、及び３０１−３のチャネル３０３−１、３０３−２、及び３０３−３として配置される。ＣＴ構造３０１−１、３０１−２、及び３０１−３のそれぞれは、その各々のチャネル３０３−１、３０３−２、及び３０３−３に隣接及び接触するトンネル領域３０７−１、３０７−２、及び３０７−３を各々含む。トンネル領域３０７−１、３０７−２、及び３０７−３のそれぞれは、バリアのセットとして実装されることができる。例えば、トンネル領域３０７−１、３０７−２、及び３０７−３のそれぞれは、３つの領域のトンネルバリアとして実装されることができる。係る３つの領域のトンネルバリアは、誘電体酸化物の領域、次に、誘電体窒化物の領域、次に、別の誘電体酸化物の領域として実装されることができる。トンネル領域３０７−１、３０７−２、及び３０７−３のそれぞれは、２つの領域のトンネルバリアとして実装され得る。トンネル領域３０７−１、３０７−２、及び３０７−３のそれぞれは、１つの領域のトンネルバリアとして実装され得る。さらに、トンネル領域３０７−１、３０７−２、及び３０７−３のそれぞれは４つ以上の領域を有し得、これらのトンネル領域の材料及び厚さの選択は、トンネル領域として機能する所与の厚さを伴う材料の性能によって決まる。
【００２８】
ＣＴ構造３０１−１、３０１−２、及び３０１−３のそれぞれは、その各々のトンネル領域３０７−１、３０７−２、及び３０７−３に隣接及び接触する電荷トラップ領域３０５−１、３０５−２、及び３０５−３を各々含む。電荷トラップ領域３１５−１、３１５−２、及び３１５−３のそれぞれは、各々、チャネル３０３−１、３０３−２、及び３０３−３からの電荷を蓄積することができる誘電体材料であり得る。電荷トラップ領域３１５−１、３１５−２、及び３１５−３は、誘電体窒化ケイ素を含む領域等の誘電体窒化物領域であり得る。電荷トラップ領域３１５−１、３１５−２、及び３１５−３の他の誘電体材料は、電荷をトラップするために使用されることができる。ＣＴ構造３０１−１、３０１−２、及び３０１−３のそれぞれは、その各々の電荷トラップ領域３０５−１、３０５−２、及び３０５−３に隣接及び接触する、誘電体ブロック領域３０９−１、３０９−２、及び３０９−３を各々含む。
【００２９】
ＣＴ構造３０１−１、３０１−２、及び３０１−３のそれぞれは、各々、誘電体バリア３１０−１、３１０−２、及び３１０−３と、ゲート３１５−１、３１５−２、及び３１５−３とを含み得、誘電体バリア３１０−１、３１０−２、及び３１０−３のそれぞれは、誘電体ブロック領域３０９−１、３０９−２、及び３０９−３と、その各々のＣＴ構造３０１−１、３０１−２、及び３０１−３のゲート３１５−１、３１５−２、及び３１５−３との間に配置される。誘電体バリア３１０−１、３１０−２、及び３１０−３のそれぞれは、ストリング３１１に関連付けられる３次元スタック３０６内に配置されるＣＴ構造３０１−１、３０１−２、及び３０１−３の間のボイドの処理を可能にするために選択された誘電体バリアの材料を使用して実装されることができる。３次元スタック３０６は、３次元ＮＡＮＤスタック３０６として実現され得る。誘電体バリア３１０−１、３１０−２、及び３１０−３のそれぞれは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を含み得る。
【００３０】
誘電体バリア３１０−１、３１０−２、及び３１０−３のそれぞれは、隣接するＣＴ構造の誘電体バリアまで延在することができ、その各々のＣＴ構造３０１−１、３０１−２、及び３０１−３のゲート３１５−１、３１５−２、及び３１５−３と、隣接する電荷トラップ構造のゲートと共に配置されることができ、電荷トラップ構造と隣接する電荷トラップ構造との間にボイドを提供する。ＣＴ構造３０１−３の誘電体バリア３１０−３は、ＣＴ構造３０１−２の誘電体バリア３１０−２まで延在することができ、ボイド３２０−３が提供されるように、ＣＴ構造３０１−３のゲート３１５−３と、隣接するＣＴ構造３０１−２のゲート３１５−２と共に配置される。ＣＴ構造３０１−２の誘電体バリア３１０−２は、ＣＴ構造３０１−１の誘電体バリア３１０−１まで延在することができ、ボイド３２０−２が提供されるように、ＣＴ構造３０１−２のゲート３１５−２と、隣接するＣＴ構造３０１−１のゲート３１５−１と共に配置される。ＣＴ構造３０１−１、３０１−２、及び３０１−３のそれぞれは、垂直ストリング３１１に関連付けられるスタック３０６の上方に垂直に、または下方に垂直に、隣接するＣＴ構造と共に配置される。加えて、ＣＴ構造３０１−１の誘電体バリア３１０−１は、スタック３０６が直接配置される領域まで延在することができる。スタック３０６が直接配置される領域は、分離領域、またはスタック３０６を基板３０２上の導電性領域３１３に結合するアクセストランジスタ等の別のアクティブなデバイスエリアであり得る。ＣＴ構造３０１−１の誘電体バリア３１０−１は、ＣＴ構造３０１−１のゲート３１５−１と、ボイド３２０−１が提供されるようにスタック３０６が直接配置される領域と共に配置されることができる。代替として、ストリング３１１は、ボイド３２０−１によって少なくとも部分的に提供されるゲート３１５−１と導電性領域３１３との間の電気的遮蔽を伴って構造化されることができる。
【００３１】
ボイド３２０−１、３２０−２、及び３２０−３のそれぞれは、各々、誘電体領域３２２−１、３２２−２、及び３２２−３によって封止されることができる。誘電体領域３２２−１は、スタック３０６が配置される領域（あるいは、導電性領域３１３）上に位置することができ、ＣＴ３０１−１のゲート３１５−１の少なくとも一部まで延在し、ゲート３１５−１の少なくとも一部の上に位置することができる。ボイド３２０−１は、スタック３０６が直接配置される領域（あるいは、導電性領域３１３）の少なくとも一部まで延在する誘電体バリア３１０−１の少なくとも一部、ゲート３１５−１の少なくとも一部、ゲート３１５−１の少なくとも一部の上の誘電体領域３２２−１の少なくとも一部、スタック３０６が直接配置される領域（あるいは、導電性領域３１３）の少なくとも一部、及びスタック３０６が直接配置される領域（あるいは、導電性領域３１３）の少なくとも一部の上の誘電体領域３２２−１の少なくとも一部の内部に含まれ得る。
【００３２】
誘電体領域３２２−２は、ＣＴ構造３０１−２のゲート３１５−２上に位置することができ、ＣＴ３０１−１のゲート３１５−１まで延在し、ゲート３１５−１の上に位置することができる。ボイド３２０−２は、誘電体バリア３１０−１まで延在する誘電体バリア３１０−２の少なくとも一部、ゲート３１５−２の少なくとも一部、ＣＴ構造３０１−２のゲート３１５−２上の誘電体領域３２２−２の少なくとも一部、隣接するＣＴ構造３０１−１のゲート３１５−１の少なくとも一部、及びＣＴ構造３０１−１のゲート３１５−１の少なくとも一部の上の誘電体領域３２２−２の少なくとも一部の内部に含まれ得る。
【００３３】
誘電体領域３２２−３は、ＣＴ３０１−３のゲート３１５−３上に位置することができ、ＣＴ構造３０１−２のゲート３１５−２まで延在し、ゲート３１５−２の上に位置することができる。ボイド３２０−３は、誘電体バリア３１０−２まで延在する誘電体バリア３１０−３の少なくとも一部、ゲート３１５−３の少なくとも一部、ＣＴ構造３０１−３のゲート３１５−３の少なくとも一部の上の誘電体領域３２２−３の少なくとも一部、隣接するＣＴ構造３０１−２のゲート３１５−２の少なくとも一部、及びＣＴ構造３０１−２のゲート３１５−２の少なくとも一部の上の誘電体領域３２２−３の少なくとも一部の内部に含まれ得る。
【００３４】
いくつかの変形例では、誘電体領域３２２−１、３２２−２、及び３２２−３はゲートの表面に沿って延在し得、ゲート間で、それらの誘電体領域は、各々の誘電体領域３２２−１、３２２−２、及び３２２−３によって分離された隣接するＣＴ構造の間で延在する誘電体バリアに各々位置する。係る変形例では、関連ボイドのそれぞれは、誘電体バリア、電荷トラップ構造のゲート上の誘電体領域、及び隣接する電荷トラップ構造のゲート上の誘電体領域の内部に含まれる。係るボイドは、封止誘電体がその関連の誘電体バリアまで延在しないものよりも小さい場合がある。隣接するＣＴ構造のゲート間のボイドは、隣接するＣＴ構造の間の誘電体バリアにおける垂直範囲で最大になる可能性がある。
【００３５】
第１のＣＴ構造３０１−１のトンネル領域３０７−１は、ストリング３１１に関連付けられる半導体材料の垂直柱３０３に沿って延在することができ、各々のＣＴ構造３０１−２及び３０１−３のそれぞれのトンネル領域３０７−２及び３０７−３として、他のＣＴ構造３０１−２及び３０１−３を通って延在することができる。第１のＣＴ構造３０１−１の電荷トラップ領域３０５−１は、ストリング３１１に関連付けられる半導体材料の垂直柱３０３に沿って延在することができ、各々のＣＴ構造３０１−２及び３０１−３のそれぞれの電荷トラップ領域３０５−２及び３０５−３として、他のＣＴ構造３０１−２及び３０１−３を通って延在することができる。第１のＣＴ構造３０１−１の誘電体ブロック領域３０９−１は、ストリング３１１に関連付けられる半導体材料の垂直柱３０３に沿って延在することができ、各々のＣＴ構造３０１−２及び３０１−３のそれぞれの誘電体ブロック領域３０９−２及び３０９−３として、他のＣＴ構造３０１−２及び３０１−３を通って延在することができる。
【００３６】
メモリデバイス３００のストリング３１１の垂直柱１０３は、ドープ半導体中空チャネルとして構造化されることができる。中空チャネルとは、３次元チャネルの中央の領域がチャネルの材料と異なる材料によって充填されることができることを意味する。垂直柱１０３は、誘電体３０４の周辺にある中空チャネルとしてポリシリコンを含み得る。垂直柱１０３は、導電性領域３１３と、垂直柱１０３に結合される導電データ線との間に、動作可能なように電流を伝導することができる。係る導電データ線は、アクセストランジスタによって垂直柱１０３に結合され得る。様々な３次元メモリアーキテクチャでは、導電性領域３１３及び垂直柱１０３に結合された導電データ線の係る配置は、ソース領域である導電性領域３１３と、データ線である導電データ線とが提供されることができる。電流は、ストリング３１１に沿ってＣＴ構造３０１−１、３０１−２、及び３０１−３内に蓄積される電荷によって影響を受ける可能性があり、電荷を蓄積する制御は、ＣＴ構造３０１−１、３０１−２、及び３０１−３のゲート３１５−１、３１５−２、及び３１５−３によって行われる。ゲート３１５−１、３１５−２、及び３１５−３は、メモリデバイス３００のメモリアレイのアクセス線に組み込まれることができる。アクセス線はワード線であり得る。
【００３７】
ＣＴ構造３０１−１とスタック３０６が配置される領域（あるいは、導電性領域３１３）との間のボイド３２０−１、ＣＴ構造３０１−２とＣＴ構造３０１−１との間のボイド３２０−２、及びＣＴ構造３０１−３とＣＴ構造３０１−２との間のボイド３２０−３は、メモリデバイス３００のメモリアレイのアクセス線の間にボイドを提供する。アクセス線の間のこれらのボイドは、３次元メモリデバイスのアクセス線間に従来の誘電体材料を使用することと比較して、アクセス線（ゲート）対アクセス線（ゲート）の静電容量を減少させることができる。許容静電容量に対してボイド３２０−１、３２０−２、及び３２０−３等のボイドを使用して、ＣＴセルに対するアクセス線（ゲート）の間の距離をより小さくすることを可能にし得、ＣＴセルに対するアクセス線（ゲート）のより大きい空間を可能にし、すなわち、アクセス線（ゲート）は垂直に広くなることができ、アクセス線の抵抗を下げることができる。
【００３８】
図４は、導電領域の上方に電荷トラップ構造を形成する例示的な方法４００の実施形態の特徴のフロー図である。４１０において、誘電体バリアは、材料スタック内の開口部の壁上に形成される。誘電体バリアを形成することは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を形成することを含み得る。他の誘電体を使用し得る。誘電体バリアを形成することは、電荷トラップ構造の処理中にエッチングされる誘電体ブロック領域をマスクするための温度と化学物質のエッチングに耐えることができる材料で誘電体バリアを形成することを含み得る。
【００３９】
４２０において、誘電体ブロック領域は、誘電体バリア上に形成され、誘電体バリアに接触する。誘電体ブロック領域の材料は誘電体バリアの材料と異なる。４３０において、電荷トラップ領域は、誘電体ブロック領域上に形成され、誘電体ブロック領域に接触する。電荷トラップ領域を形成することは、誘電体窒化物を電荷トラップ領域として形成することを含み得る。他の電荷トラップ材料を使用し得る。４４０において、トンネル領域は、電荷トラップ領域上に形成され、電荷トラップ領域に接触する。トンネル領域は、電荷トラップ領域への移送を提供することができる領域のセットとして形成され得る。４５０において、半導体柱、電流を伝導するために動作可能であるチャネルは、トンネル領域上に形成され、トンネル領域に接触する。半導体柱は、トンネル領域によって電荷トラップ領域から分離される。
【００４０】
４６０において、ゲートは誘電体バリア上に形成され、誘電体バリアに接触し、ゲートは誘電体バリアによって誘電体ブロック領域から分離される。ゲートは、電荷トラップ領域内の電荷の蓄積を制御するために動作可能である。ゲートを形成することは、ゲートとしてタングステンを形成することを含み得る。ゲートを形成することは、誘電体バリア上にあり、誘電体バリアに接触する窒化チタン領域を形成することと、タングステンを窒化チタン領域上に形成することとを含み得る。４７０において、ゲートを形成することは、電荷トラップ構造が直接配置される領域の少なくとも一部から、ボイドによって分離されるようにゲートが形成されることを含み得る。ゲートを形成することは、少なくとも１つのボイドによって隣接ゲートの少なくとも一部から分離されたゲートの一部を形成することを含み得る。誘電体バリアはゲートと共に配置され得、その状態では、ゲートの少なくとも一部と、電荷トラップ構造が直接配置される領域の少なくとも一部との間にボイドがある。
【００４１】
方法４００と同様または同一の方法は、開口部を材料スタック内に形成することを含み得、材料スタックは交互に並ぶ犠牲領域及び分離誘電体を有する。誘電体バリアの材料を実質的に除去することなく、犠牲領域を除去する化学反応及びプロセスを使用して、誘電体バリアに隣接する犠牲領域を除去することができる。ゲートは犠牲領域が除去されている領域内に形成されることができ、隣接ゲートは犠牲領域の別の１つが除去されている領域内に形成されることができる。誘電体バリアの材料を実質的に除去することなく、ゲートの材料を実質的に除去することなく、及び隣接ゲートの材料を実質的に除去することなく、隣接する犠牲領域の間に事前に形成した分離誘電体を除去する化学反応及びプロセスによって、開放エリアを形成するために、ゲートと隣接ゲートとの間から材料を除去することができる。ボイドを形成するために、開放エリアの少なくとも一部に誘電体を形成することができる。
【００４２】
基板に沿った場所の上方の単一の電荷トラップ構造に関して、電荷トラップ構造が直接配置されている領域は導電性領域であり得る。基板に沿った場所の上方のスタック内に形成されている複数の電荷トラップ構造に関して、電荷トラップ構造が直接配置されている領域は隣接する電荷トラップ構造のゲートを含み得、ゲートは導体材料である。誘電体バリアは、電荷トラップ構造が直接配置されている領域の少なくとも一部まで延在し、ゲートの少なくとも一部と、電荷トラップ構造が直接配置される領域の少なくとも一部との間にボイドを形成することができ、誘電体バリアはボイドを誘電体ブロック領域から分離する。誘電体はボイドを封止するために形成されることができる。
【００４３】
図５は、複数の電荷トラップ構造を形成する例示的な方法５００の実施形態の特徴のフロー図であり、各電荷トラップ構造は、ボイドによって隣接する電荷トラップ構造から分離される。５１０において、材料のスタックは、材料によって囲まれる開口部が形成され、複数の電荷トラップ構造のトンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成する。第１の電荷トラップ構造を含む複数の電荷トラップ構造は各トラップ構造体が形成され、第１の電荷トラップ構造に続いて、複数の電荷トラップ構造の別の１つの上方に配置される。誘電体バリアの材料は、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を含み得る。
【００４４】
５２０において、誘電体バリアの材料に接触する複数のゲートは形成され、各ゲートが開放エリアによって複数のゲートの垂直隣接ゲートから分離されるように、材料をスタックから除去し、誘電体バリアの材料の一部を露出する。誘電体バリアの材料に接触する複数のゲートを形成し、各ゲートが複数のゲートの垂直隣接ゲートから分離されるように材料を除去することは、材料のスタックが、トンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成するために、材料に隣接する交互に並ぶ犠牲領域及び分離誘電体を含む状態で、誘電体バリアの材料を実質的に除去することなく、犠牲領域を除去する化学反応及びプロセスを使用して、誘電体バリアの材料に隣接する犠牲領域を除去することと、ゲート材料を犠牲領域が除去される各領域内に形成することと、誘電体バリアの材料を実質的に除去することなく及び各領域内のゲート材料を実質的に除去することなく、隣接する犠牲領域の間に事前に形成した分離誘電体を除去する化学反応及びプロセスによって、各ゲート間から材料を除去することと、を含み得る。ゲート材料を犠牲領域が除去される各領域内に形成することは、メモリデバイスのメモリアレイ内のアクセス線に結合されるゲート材料を形成することを含み得る。
【００４５】
５３０において、さらに、各開放エリアの一部が隣接する電荷トラップ構造のゲート間のボイドであるように、材料のスタックを加工する。方法５００、または方法５００と同様の方法は、誘電体で、ボイドを形成する際に隣接する電荷トラップ構造のゲート間の開放エリアを封止することを含み得る。
【００４６】
様々な実施形態では、方法４００及び／または方法５００と同様の方法の変形例を使用して、関連ボイドを伴うＣＴ構造を形成することを含む方法を行うことができる。これらの特徴がいくつかの異なる一連のステップで行われ得、図４及び図５に提示される順序または特徴に限定されないことに留意されたい。
【００４７】
図６Ａ〜図６Ｎは、電子デバイス内の複数のＣＴ構造を形成する実施形態の段階の特徴を示す断面図である。図６Ａは、基板６０２上の導電性領域６１３の上方に材料スタック６２１を示す。材料スタック６１２は、導電性領域６１３の上方に、交互に並ぶ分離誘電体６１８及び犠牲領域６１９を含む。交互に並ぶ分離誘電体６１８及び犠牲領域６１９の数は、垂直スタック内に形成されるＣＴ構造の数によって決定され得る。３次元メモリデバイスでは、この数は、メモリデバイスのメモリアレイの段数（例えば、段毎の分離誘電体６１８及び犠牲領域６１９の対の数）によって決定され得る。メモリデバイスのメモリアレイの３つの段に対応し得る３つの分離誘電体６１８及び３つの犠牲領域６１９は、説明しやすくするために図６Ａに示される。分離誘電体６１８は、限定ではないが、酸化ケイ素等の酸化物を含み得、犠牲領域６１９は、限定ではないが、窒化ケイ素等の窒化物を含み得る。分離誘電体６１８及び犠牲領域６１９の材料の選択は、複数のＣＴ構造を製作する際に使用される温度及び化学反応によって決定され得る。
【００４８】
導電性領域６１３は半導体領域６１３であり得る。ポリシリコンを含む半導体領域６１３が形成され得る。図６Ａ〜図６Ｎでは、基板６０２上の導電性領域６１３と、導電性領域６１３から垂直方向に最低位置にある分離誘電体６１８との間に空間が示され、この分離誘電体６１８と導電性領域６１３との間に、追加材料及び／または集積回路構造が存在し得ることを示す。
【００４９】
図６Ｂは、ＣＴ構造の柱が形成されている溝６１４を形成するために除去プロセスを行った後の材料スタック６２１を示す。除去プロセスは、溝６１４の場所において、エリアをマスクすることと、材料スタック６２１をエッチングすることとを含み得る。溝６１４は材料スタック６２１内の開放柱６１４と称され得る。開放柱６１４のそれぞれは、メモリデバイスのメモリアレイのＣＴ構造の分離している個々のストリングになり得る。開放柱６１４のそれぞれは、円筒状の形状であり得る、または材料スタック６２１を通って垂直（ｚ方向）に延在するいくつかの他の同様の形状を有し得るが、ｙ方向に材料スタック６２１内で比較的短距離だけ延在する。図６Ｂでは、開放柱６１４はｘ方向に導電性領域６１３に沿って配置され、複数のＣＴ構造は開放柱６１４のそれぞれにｚ方向に相互に積み重ねられる。説明しやすくするために図示しないが、開放柱６１４はｙ方向に形成されることができ、複数のＣＴ構造は、ｙ方向における開放柱６１４のそれぞれにｚ方向に相互に積み重ねられる。例えば、図２を参照されたい。
【００５０】
図６Ｃは、図６Ｂに関連付けられる開放柱６１４の１つを示す。図６Ｃ以降の図はこの開放柱６１４の加工を示し、係る加工は図６Ｂの材料スタック６２１に関連付けられる他の同様の開放柱上で行われる。図６Ｄは、図６Ｃの開放柱６１４の壁上に形成される誘電体バリア６１０の材料を示す。誘電体バリア６１０の材料を形成することは、酸化アルミニウム、酸化ハフニウム、酸化ジルコ二ウム、ならびに酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、または酸化タンタルの１つ以上を伴う酸化ハフニウム及び／または酸化ジルコ二ウムの混合物のうちの１つ以上を堆積させることを含み得る。１つ以上の数の堆積プロセスを使用して、堆積を行うことができる。例えば、化学的蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、または３次元メモリデバイスを形成するのに適切な他のプロセスを使用して、堆積を実施することができる。これらの堆積技術は、図６Ａ〜図６Ｎに関連付けられる複数のＣＴを形成する様々な段階において材料を堆積する際に使用されることができる。
【００５１】
ＡＬＤは、領域のサブ領域のそれぞれにおいて、いくつかの異なる化合物のナノラミネートとして領域の形成を可能にし、形成された領域はナノメートル領域の総厚を有する。用語「ナノラミネート」は、スタック層内における２つ以上の材料の極薄層のコンポジット膜を意味する。一般的に、ナノラミネートの各層はナノメートル範囲で１桁の厚さを有する。さらに、ナノラミネートの個々の材料層のそれぞれは、材料の単分子層と同じくらい小さい厚さ、または５ナノメートルと同じくらい大きい厚さを有し得る。誘電体バリア６１０の材料は、２０オングストローム〜５０オングストロームの範囲の開放柱６１４の壁からの厚さで形成されることができる。
【００５２】
図６Ｅは、開放柱６１４の壁とは反対側の、誘電体バリア６１０の材料の表面上に形成される誘電体ブロック領域６０９の材料を示す。誘電体ブロック領域６０９の材料は、酸化ケイ素または他の誘電体材料を含み得る。図６Ｆは、誘電体バリア６１０の材料の表面とは反対側の、誘電体ブロック領域６０９の材料の表面上に形成される電荷トラップ領域６０５の材料を示す。電荷トラップ領域６０５の材料は誘電体窒化物を含み得る。例えば、電荷トラップ領域６０５の誘電体窒化物は窒化ケイ素を含み得る。
【００５３】
図６Ｇは、電荷トラップ領域６０５の材料上に形成されるトンネル領域６０７の材料を示す。トンネル領域６０７の材料は、図６Ｅに示される３つの領域のトンネルバリアとして実装されることができる。係る３つの領域のトンネルバリアは、誘電体酸化物の領域、次に、誘電体窒化物の領域、次に、別の誘電体酸化物の領域として実装されることができる。代替として、トンネル領域６０７の材料は、２つの領域のトンネルバリアとして実装され得る。また、トンネル領域６０７の材料は、１つの領域のトンネルバリアとして実装され得る。さらに、トンネル領域６０７の材料は４つ以上の領域を有し得、材料及び厚さの選択は、電荷トラップ領域６０５に対するトンネル領域として機能する所与の厚さを伴う材料の性能によって決まる。トンネル領域６０７の材料は、酸化ケイ素、または二酸化ケイ素の誘電率よりも大きい誘電率を有する誘電体等の１つ以上の誘電体を含み得る。
【００５４】
図６Ｈは、トンネル領域６０７の材料上に形成される半導体柱６０３の材料を示す。半導体柱６０３の材料はドープ中空チャネルとして形成され得る。ドープ中空チャネルは、導電性領域６１３上で結合され、導電性領域６１３に接触する材料及び／または集積回路構造を介して、導電性領域６１３に結合されることができる。例えば、半導体柱６０３の材料は、導電性領域６１３まで延在し、導電性領域６１３に接触するように堆積され得る。導電性領域６１３は、半導体柱６０３の多数キャリア濃度よりも高い濃度レベルにおける多数キャリア濃度を有する半導体領域６１３として形成されることができる。半導体領域６１３はソース領域として形成されることができる。
【００５５】
図６Ｈの加工された構造から、完成デバイスのＣＴ構造に関するゲート及びボイドを生成する手順を行うことができる。図６Ｈに示される、半導体柱６０３、トンネル領域６０７、誘電体ブロック領域６０９、ならびに分離誘電体６１８及び犠牲領域６１９の一部と一緒にある誘電体バリア６１０の材料によって囲まれる開放柱６１４の構造体の一方の側で、垂直スリットは、分離誘電体６１８及び犠牲領域６１９のセットを通るように作成され、誘電体バリア６１０の材料に隣接する分離誘電体６１８及び犠牲領域６１９の加工が適切なゲート及びボイドを形成することを可能にし得る。加工された開放柱６１４の間のスリットの例に関して、図６Ｌを参照されたい。係るスリットはプロセスの初期に作成されてもよい。
【００５６】
図６Ｉは、犠牲領域６１９を除去した後の図６Ｈの構造を示し、除去後に、空気が前の犠牲領域６１９を占める。犠牲領域６１９の除去は、分離領域６１８の材料及び誘電体バリア６１０の材料に対して選択的である犠牲領域６１９の材料をエッチングすることを含み得る。選択的とは、犠牲領域６１９を除去するエッチャントは、分離領域６１８の材料及び誘電体バリア６１０の材料を除去しないことを意味する。犠牲領域６１９の材料は窒化ケイ素等の窒化物であり、分離領域６１８の材料は酸化ケイ素等の酸化物であり、誘電体バリアの材料はＡｌＯｘ等の金属酸化物である場合、犠牲領域６１９の窒化物は高温リン酸エッチャントを使用して除去され得る。
【００５７】
図６Ｊは、以前に犠牲領域６１９であった空気領域内のゲート６１５の材料の堆積後の図６Ｉの構造を示す。ゲート６１５の材料を堆積するこの技術は、一般的に、置換ゲート堆積と称される。ゲート６１５の材料は金属を含み得る。係る金属は、限定ではないが、タングステンを含み得る。ゲート６１５の材料は金属及び非金属の化合物を含み得、化合物は金属特性を有する。ゲート６１５の材料は、限定ではないが、導電性窒化チタンを含み得る。ゲート６１５の材料は（複数の）材料の組み合わせを含み得る。例えば、ゲート６１５の材料は、限定ではないが、導電性窒化チタン及びタングステンを含み得る。いくつかの構造では、ゲート６１５の導電性窒化チタンは、分離領域６１８の材料及び誘電体バリア６１０の材料をゲート６１５のタングステンから分離し得る。
【００５８】
ゲート６１５の材料の堆積は、分離領域６１８の材料及び誘電体バリア６１０の材料に対して選択的である堆積技術を使用して、ある温度における材料で行われることができる。分離領域６１８の材料及び誘電体バリア６１０の材料に関する選択的堆積とは、堆積のために選択された材料が、分離領域６１８の材料及び誘電体バリア６１０の材料と実質的に相互作用することなく、所望の場所に堆積されることを意味する。分離領域６１８の材料及び誘電体バリア６１０の材料との接触面における相互作用が発生し得るが、分離領域６１８の材料及び誘電体バリア６１０の材料を実質的に堆積前のような状態のままにする。メモリデバイス内のメモリセルのストリングを形成することに関して、ゲート６１５の材料を形成することは、メモリアレイのアクセス線に結合または統合されるゲート６１５の材料を分離することを含み得る。これらのアクセス線はワード線であり得る。
【００５９】
図６Ｋは、ゲート６１５の材料の間の分離領域６１８の材料を除去した後の図６Ｊの構造を示す。分離領域６１８の段の除去は、ゲート６１５の材料及び誘電体バリア６１０の材料の選択と関連して選択される化学反応を使用して行われる。選択のために使用される基準は、ゲート６１５の材料及び誘電体バリア６１０の材料に対して選択的である化学反応を選択することを含み得、それにより、化学反応は、ゲート６１５の材料及び誘電体バリア６１０の材料に実質的に影響を及ぼさない。誘電体バリア６１０の材料は、誘電体ブロック領域６０９の材料を除去することなく、分離領域６１８の段を除去することを可能にするマスクとして働く。分離領域６１８の段の除去は、フッ化水素（ＨＦ）、蒸気エッチング、または誘電体バリア６１０の材料が耐えることができる他の化学反応の使用を含み得、これにより、誘電体ブロック領域６０９の下層にある材料は、分離領域６１８の段の除去によって除去されない。
【００６０】
ＡｌＯｘまたは他の高誘電率（ｈｉｇｈ−κ）材料等の誘電体バリア６１０の材料は、窒化物除去等の犠牲領域６１９の高温リン酸除去と、酸化物段除去等の分離領域６１８の除去のために使用されるＨＦまたは他の化学反応との両方に抵抗することが可能であるように堆積される。ＡｌＯｘに関して、これらの化学物質に耐えるようにＡｌＯｘを堆積するために実施され得る、高温ＡＬＤプロセス及びハロゲン化合物ベースＡＬＤプロセスがある。ハロゲン化物法は、これらの堆積膜が高温リン酸ならびにＨＦ及び他の酸化物エッチング化学反応に耐えるように実施され得るように、ＨｆＯｘ及び他の高誘電率材料を堆積するために存在する。除去プロセスを存続するようにＨｆＯｘ及び／または誘電体バリア６１０の他の高誘電率材料を形成するための他のプロセスは、標準的な金属有機ＡＬＤ前駆体の使用を含み得る。除去プロセスを存続するために誘電体バリア６１０を条件付ける他のプロセスは、ＡＬＤ堆積後の様々な処置を使用することを含み得る。これらの他のプロセスは、アニール（不活性環境または反応環境のいずか一方で行われる）、プラズマ処理等を含み得る。
【００６１】
図６Ｌは、開放柱６１４内に形成されるＣＴの側面に対してｘ方向のスリット６２４に対する図６Ｋの構造を示す。図６Ｌは、また、垂直スタック内のＣＴが図６Ｋの構造で加工されている他のストリングを示す。図６Ｍは、誘電体６２２が隣接ＣＴのゲート６１５の間にボイド６２０を形成するためにスリット６２４を介して堆積された後の図６Ｌの構造を示す。誘電体６２２は、ボイド６２０を封止する「ピンチオフ」封止プロセスで形成されることができる。封止プロセスは、プラズマ化学気相堆積法（ＰＥＣＶＤ）または他の消耗プロセスを使用して実施されることができる。封止部を形成する際に、ＰＥＣＶＤ、または完全に共形ではない他の堆積プロセス使用することは、ボイドを提供することができる。係る場合、封止膜は、一般的に、数ｍトル〜数トルの準大気圧で堆積される。この圧力は、ボイドを封止した後に、ボイドの内側にあるままである。このボイドは「空隙」と称され得るが、気体の組成は、ボイドを封止したときのプロセスのものだろう。
【００６２】
メモリデバイスのメモリアレイに関するＣＴメモリセルを形成する際のこの封止プロセスは、アクセス線に結合または統合されるゲート間にボイド６２０を形成する。隣接ゲート６１５の間の領域毎に、誘電体６２２は、誘電体バリア６１０の材料に向かって延在する隣接ゲート６１５の両方の表面に形成されることができる。いくつかの実施形態では、誘電体６２２は、誘電体バリア６１０に接触する隣接ゲート６１５の両方の表面に沿って延在し得、これは、誘電体６２２が誘電体バリア６１０に接触しないように、例えば、封止プロセスの時限終了により制御される封止プロセスよりも小さいボイドをもたらし得る。
【００６３】
図６Ｎは、図６Ａ〜図６Ｍに示される加工特徴に従った加工から生じる電子装置６００内の複数のＣＴを有するストリング６１１の実施形態の断面図を示す。電子装置６００内の複数のＣＴは、図３のメモリデバイス３００のＣＴと同様または同一に構造化されることができる。示されるＣＴの数は３であるが、ストリング６１１は、ストリング６１１内で４つ以上または２つ以下のＣＴを有し得る。本明細書の説明に留意されるように、電子装置は、ＣＴメモリセルの複数のストリングを有するメモリデバイスとして実現され得、各メモリセルは、メモリデバイスのメモリアレイへの電気的接続とメモリアレイ内部の場所が異なることを除いて、同一または同様である。
【００６４】
垂直ストリング６１１は、ＣＴ構造６０１−１、６０１−２、及び６０１−３に結合され、それらの一部である半導体材料の垂直柱６０３を含み、ＣＴ構造６０１−１、６０１−２、及び６０１−３は、基板６０２上の導電性領域６１３の上方の垂直ストリング６１１に沿って、または垂直ストリング６１１の一部として垂直スタック６０６内にある。図６Ｎでは、スタック６０６の底部と導電性領域６１３との間に追加材料及び／または集積回路構造が存在し得ることを示すように、空間がスタック６０６の底部と導電性領域６１３との間に示される。様々な適用では、係る追加統合材料は、例えば、ソース側選択トランジスタ材料を含み得る。メモリデバイスを含み得る電子装置６００のアーキテクチャに応じて、導電性領域６１３はソース領域であり得る。導電性領域６１３は半導体材料を含み得る。半導体材料は、限定ではないが、単結晶シリコンまたは多結晶シリコンを含み得る。基板６０２は、半導体基板、または半導体材料及び絶縁材料の組み合わせを有する基板であり得る。
【００６５】
ＣＴ構造６０１−１は垂直ストリング６１１に沿って第１の電荷トラップ構造として配置され、ＣＴ構造６０１−１の上方に、電荷トラップ構造６０１−２及び６０１−３が垂直スタック６０６内に配置され、電荷トラップ構造６０１−２及び６０１−３のそれぞれは垂直スタック６０６の別のＣＴ構造の上方に配置される。半導体柱６０３の半導体材料は、各々、ＣＴ構造６０１−１、６０１−２、及び６０１−３のチャネル６０３−１、６０３−２、及び６０３−３として配置される。ＣＴ構造６０１−１、６０１−２、及び６０１−３のそれぞれは、その各々のチャネル６０３−１、６０３−２、及び６０３−３に隣接及び接触するトンネル領域６０７−１、６０７−２、及び６０７−３を各々含む。トンネル領域６０７−１、６０７−２、及び６０７−３のそれぞれは、バリアのセット、例えば、３つの領域のトンネルバリアとして実装されることができる。係る３つの領域のトンネルバリアは、誘電体酸化物の領域、次に、誘電体窒化物の領域、次に、別の誘電体酸化物の領域として実装されることができる。トンネル領域６０７−１、６０７−２、及び６０７−３のそれぞれは、２つの領域のトンネルバリアとして実装され得る。トンネル領域６０７−１、６０７−２、及び６０７−３のそれぞれは、１つの領域のトンネルバリアとして実装され得る。さらに、トンネル領域６０７−１、６０７−２、及び６０７−３のそれぞれは４つ以上の領域を有し得、これらのトンネルの材料及び厚さの選択は、トンネル領域として機能する所与の厚さを伴う材料の性能によって決まる。
【００６６】
ＣＴ構造６０１−１、６０１−２、及び６０１−３のそれぞれは、その各々のトンネル領域６０７−１、６０７−２、及び６０７−３に隣接及び接触する電荷トラップ領域６０５−１、６０５−２、及び６０５−３を各々含む。電荷トラップ領域６０５−１、６０５−２、及び６０５−３のそれぞれは、各々、チャネル６０３−１、６０３−２、及び６０３−３から電荷を蓄積することができる誘電体材料であり得る。電荷トラップ領域６０５−１、６０５−２、及び６０５−３は、例えば、誘電体窒化ケイ素を含む領域等の誘電体窒化物領域であり得る。電荷トラップ領域６０５−１、６０５−２、及び６０５−３の他の誘電体材料は、電荷をトラップするために使用されることができる。ＣＴ構造６０１−１、６０１−２、及び６０１−３のそれぞれは、その各々の電荷トラップ領域６０５−１、６０５−２、及び６０５−３に隣接及び接触する、誘電体ブロック領域６０９−１、６０９−２、及び６０９−３を各々含む。
【００６７】
ＣＴ構造６０１−１、６０１−２、及び６０１−３のそれぞれは、各々、誘電体バリア６１０−１、６１０−２、及び６１０−３と、ゲート６１５−１、６１５−２、及び６１５−３とを含み得、誘電体バリア６１０−１、６１０−２、及び６１０−３のそれぞれは、誘電体ブロック領域６０９−１、６０９−２、及び６０９−３と、その各々のＣＴ構造６０１−１、６０１−２、及び６０１−３のゲート６１５−１、６１５−２、及び６１５−３との間に配置される。誘電体バリア６１０−１、６１０−２、及び６１０−３のそれぞれは、ストリング６１１に関連付けられる３次元スタック６０６内に配置されるＣＴ構造６０１−１、６０１−２、及び６０１−３の間のボイドの処理を可能にするために選択された誘電体バリアの材料を使用して実装されることができる。３次元スタック６０６は、３次元ＮＡＮＤスタック６０６として実現され得る。誘電体バリア６１０−１、６１０−２、及び６１０−３のそれぞれは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を含み得る。
【００６８】
誘電体バリア６１０−１、６１０−２、及び６１０−３のそれぞれは、隣接するＣＴ構造の誘電体バリアまで延在し、その各々のＣＴ構造６０１−１、６０１−２、及び６０１−３のゲート６１５−１、６１５−２、及び６１５−３と、隣接する電荷トラップ構造のゲートと共に配置されることができ、電荷トラップ構造と隣接する電荷トラップ構造との間にボイドを提供する。ＣＴ構造６０１−３の誘電体バリア６１０−３は、ＣＴ構造６０１−２の誘電体バリア６１０−２まで延在し、ボイド６２０−３が提供されるように、ＣＴ構造６０１−３のゲート６１５−３と、隣接するＣＴ構造６０１−２のゲート６１５−１と共に配置される。ＣＴ構造６０１−２の誘電体バリア６１０−２は、ＣＴ構造６０１−１の誘電体バリア６１０−１まで延在し、ボイド６２０−２が提供されるように、ＣＴ構造６０１−２のゲート６１５−２と、隣接するＣＴ構造６０１−１のゲート６１５−１と共に配置される。ＣＴ構造６０１−１、６０１−２、及び６０１−３のそれぞれは、垂直ストリング６１１に関連付けられるスタック６０６の上方に垂直に、または下方に垂直に、隣接するＣＴ構造と共に配置される。加えて、ＣＴ構造６０１−１の誘電体バリア６１０−１は、スタック６０６が配置される領域まで延在する。当該領域は、分離領域、またはスタック６０６を基板６０２上の導電性領域６１３に結合するアクセストランジスタ等の別のアクティブなデバイスエリアであり得る。ＣＴ構造６０１−１の誘電体バリア６１０−１は、ＣＴ構造６０１−１のゲート６１５−１と、ボイド６２０−１が提供されるようにスタック６０６が配置される領域と共に配置される。代替として、ストリング６１１は、導電性領域６１３上に直接構造化されることができ、ゲート６１５−１と導電性領域６１３との間の電気的遮蔽は、少なくとも部分的に、ボイド６２０−１によって提供される。
【００６９】
ボイド６２０−１、６２０−２、及び６２０−３のそれぞれは、各々、誘電体領域６２２−１、６２２−２、及び６２２−３によって封止されることができる。誘電体領域６２２−１は、スタック６０６が配置される領域（あるいは、導電性領域６１３）上に位置し、ＣＴ６０１−１のゲート６１５−１まで延在し、ＣＴ６０１−１のゲート６１５−１上に位置する。ボイド６２０−１は、スタック６０６が配置される領域（あるいは、導電性領域６１３）まで延在する誘電体バリア６１０−１と、ゲート６１５−１と、ゲート６１５−１の上の誘電体領域６２２−１と、スタック６０６が配置される領域（あるいは、導電性領域６１３）と、スタック６０６が配置される領域（あるいは、導電性領域６１３）上の誘電体領域６２２−１との内部に含まれることができる。
【００７０】
誘電体領域６２２−２は、ＣＴ構造６０１−２のゲート６１５−２上に位置し、ＣＴ６０１−１のゲート６１５−１まで延在し、ゲート６１５−１上に位置する。ボイド６２０−２は、誘電体バリア６１０−１まで延在する誘電体バリア６１０−２と、ゲート６１５−２と、ＣＴ構造６０１−２のゲート６１５−２上の誘電体領域６２２−２と、隣接するＣＴ構造６０１−１のゲート６１５−１と、ＣＴ構造６０１−１のゲート６１５−１上の誘電体領域６２２−２との内部に含まれる。
【００７１】
誘電体領域６２２−３は、ＣＴ６０１−３のゲート６１５−３上に位置し、ＣＴ構造６０１−２のゲート６１５−２まで延在し、ゲート６１５−２上に位置する。ボイド６２０−３は、誘電体バリア６１０−２まで延在する誘電体バリア６１０−３と、ゲート６１５−３と、ＣＴ構造６０１−３のゲート６１５−３上の誘電体領域６２２−３と、隣接するＣＴ構造６０１−２のゲート６１５−２と、ＣＴ構造６０１−２のゲート６１５−２上の誘電体領域６２２−３との内部に含まれる。
【００７２】
いくつかの変形例では、誘電体領域６２２−１、６２２−２、及び６２２−３はゲートの表面に沿って延在し得、ゲート間で、それらの誘電体領域は、各々、各々の誘電体領域６２２−１、６２２−２、及び６２２−３によって分離された隣接するＣＴ構造の間で延在する誘電体バリアに位置する。係る変形例では、関連ボイドのそれぞれは、誘電体バリア、電荷トラップ構造のゲート上の誘電体領域、及び隣接する電荷トラップ構造のゲート上の誘電体領域の内部に含まれる。係るボイドは、封止誘電体がその関連の誘電体バリアまで延在しないものよりも小さい場合がある。隣接するＣＴ構造のゲート間のボイドは、隣接するＣＴ構造の間の誘電体バリアにおける垂直範囲で最大になる可能性がある。
【００７３】
図６Ｎから分かり得るように、電子装置６００のトンネル領域６０７−１、６０７−２、及び６０７−３、電荷トラップ領域６０５−１、６０５−２、及び６０５−３、誘電体ブロック領域６０９−１、６０９−２、及び６０９−３は、図３のメモリデバイス３００のトンネル領域３０７−１、３０７−２、及び３０７−３、電荷トラップ領域３０５−１、３０５−２、及び３０５−３、誘電体ブロック領域３０９−１、３０９−２、及び３０９−３と同様または同一に実装されることができる。
【００７４】
メモリデバイス６００のストリング６１１の半導体柱６０３は、ドープ半導体中空チャネルとして構造化されることができる。半導体柱６０３は、誘電体６０４の周辺にある中空チャネルとしてポリシリコンを含み得る。半導体柱６０３は、導電性領域６１３と、半導体柱６０３に結合される導電データ線との間に、動作可能なように電流を伝導することができる。係る導電データ線は、アクセストランジスタによって半導体柱６０３に結合され得る。様々な３次元メモリアーキテクチャでは、導電性領域６１３及び半導体柱６０３に結合された導電データ線の係る配置は、ソース領域である導電性領域６１３と、導電データ線とが提供されることができる。導電データ線はビット線であり得る。電流は、ストリング６１１に沿ってＣＴ構造６０１−１、６０１−２、及び６０１−３内に蓄積される電荷によって影響を受ける可能性があり、電荷を蓄積する制御は、ＣＴ構造６０１−１、６０１−２、及び６０１−３のゲート６１５−１、６１５−２、及び６１５−３によって行われる。ゲート６１５−１、６１５−２、及び６１５−３は、電子装置６００のアクセス線に組み込まれることができる。アクセス線はワード線であり得る。
【００７５】
図３のメモリデバイス３００と同様に、ＣＴ構造６０１−１とスタック６０６が配置される領域（あるいは、導電性領域６１３）との間のボイド６２０−１、ＣＴ構造６０１−２とＣＴ構造６０１−１との間のボイド６２０−２、及びＣＴ構造６０１−３とＣＴ構造６０１−２との間のボイド６２０−３は、電子装置６００のアクセス線の間にボイドを提供する。これらのボイドは、係るアクセス線の間に従来の誘電体材料を使用することと比較して、アクセス線（ゲート）対アクセス線（ゲート）の静電容量を減少させることができる。許容静電容量に対してボイド６２０−１、６２０−２、及び６２０−３等のボイドを使用して、ＣＴセルに対するアクセス線（ゲート）の間の距離をより小さくすることを可能にし得、ＣＴセルに対するアクセス線（ゲート）のより大きい空間を可能にし、すなわち、アクセス線（ゲート）は垂直に広くなることができ、アクセス線の抵抗を下げることができる。
【００７６】
本明細書に教示される１つ以上のＣＴを形成する方法に関連付けられる特徴を使用すると、メモリデバイスはいくつかのＣＴメモリセルを含み得る。メモリデバイスは、いくつかの垂直ストリングであって、各垂直ストリングは半導体材料の垂直柱を含む、当該いくつかの垂直ストリングと、各ストリングの垂直スタック内に配置される複数の電荷トラップ構造であって、各電荷トラップ構造は、垂直スタック内の複数の電荷トラップ構造の別の１つに垂直に隣接する、当該電荷トラップ構造と、を備え得る。各電荷トラップ構造は、垂直柱に隣接及び接触するトンネル領域と、トンネル領域に隣接及び接触する電荷トラップ領域と、電荷トラップ領域に隣接及び接触する誘電体ブロック領域と、ゲートであって、隣接する電荷トラップ構造のゲートからボイドによって分離される、当該ゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアと、を含み得る。ボイドは、誘電体バリア、電荷トラップ構造のゲート上の誘電体領域、及び隣接する電荷トラップ構造のゲート上の誘電体の内部に含まれ得る。
【００７７】
メモリデバイスは、垂直スタック内の複数の電荷トラップ構造のいくつかの配列を含み得る。トンネル領域は、半導体材料の垂直柱に沿って延在することができ、各電荷トラップ構造のトンネル領域として他の電荷トラップ構造を通って延在することができる。電荷トラップ領域は、半導体材料の垂直柱に沿って延在することができ、各電荷トラップ構造の電荷トラップ領域として他の電荷トラップ構造を通って延在することができる。第１の電荷トラップ領域の誘電体ブロック領域は、半導体材料の垂直柱に沿って延在することができ、各電荷トラップ構造の誘電体ブロック領域として他の電荷トラップ構造を通って延在することができる。誘電体バリアは、半導体材料の垂直柱に沿って延在することができ、各電荷トラップ構造の誘電体バリアとして他の電荷トラップ構造を通って延在することができる。
【００７８】
メモリデバイスは、各電荷トラップ構造のいくつかの特徴を含み得る。誘電体バリアは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を含み得る。垂直柱はドープ中空チャネルとして構造化されることができる。ドープ中空チャネルは、誘電体の周辺にあるポリシリコンを含み得る。ゲートは、メモリデバイスのメモリアレイのアクセス線に組み込まれることができる。
【００７９】
図７は、複数の電子的構成要素を提供するように配列されるウエハ７００の例の実施形態を示す。ウエハ７００は、いくつかのダイ７０５を製作することができるウエハとして提供されることができる。代替として、ウエハ７００は、いくつかのダイ７０５が電気的機能を提供するように加工され、パッケージのためにウエハ７００からのダイシングを待っている、ウエハとして提供されることができる。ウエハ７００は、半導体ウエハ、絶縁ウエハ上の半導体、または集積回路チップ等の電子デバイスを加工するための他の適切なウエハとして提供されることができる。図１〜図６に関連するいずれかの実施形態または実施形態の組み合わせに関連付けられる方法に従って、ウエハ７００を製造することができる。
【００８０】
様々なマスキング技術及び加工技術を使用すると、ダイ７０５のそれぞれは機能回路を含むように加工されることができ、それにより、ダイ７０５のそれぞれがウエハ７００上の他のダイと同じ機能及びパッケージ構造を伴う集積回路として製作される。代替として、様々なマスキング技術及び加工技術を使用すると、ダイ７０５の様々なセットは機能回路を含むように加工されることができ、それにより、ダイ７０５の全てがウエハ７００上の他のダイと同じ機能及びパッケージ構造を伴う集積回路として製作されるわけではない。電子能力を提供するパッケージダイ上に統合される回路を有するパッケージダイは、本明細書では、集積回路（ＩＣ）と称される。
【００８１】
ウエハ７００は複数のダイ７０５を備え得る。複数のダイのダイ７０５のそれぞれは、電荷トラップ構造を含み得る。電荷トラップ構造及び同様の電荷トラップ構造は、図１〜図６に関連付けられる電荷フラッシュ構造の様々な特徴を含み得る。電荷トラップ構造は、電流を伝送するために動作可能である半導体柱と、トンネル領域によって、半導体柱から分離される電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、電荷トラップ領域内の電荷の蓄積を制御する誘電体ブロック領域上のゲートであって、電荷トラップ構造が直接配置される領域から、ボイドによって分離される該ゲートと、誘電体ブロック領域をゲートから分離する誘電体バリアと、を含み得る。誘電体バリアはゲートと共に配置され得、その状態では、ゲートと、電荷トラップ構造が直接配置される領域との間にボイドが存在する。ボイドは、誘電体バリア、ゲート上にあり、ゲートに接触する誘電体領域、及び電荷トラップ構造が直接配置される領域の内部に含まれ得る。
【００８２】
ダイ７０５のそれぞれの電荷トラップ構造は、いくつかの垂直ストリングのうちの１つの垂直ストリングに沿って垂直スタック内に配置される複数の電荷トラップ構造の１つであり得、各トラップ構造は、垂直スタック内の複数の電荷トラップ構造の別の１つに垂直に隣接する。各々の垂直ストリングに沿った各電荷トラップ構造は、垂直ストリングに沿った全ての電荷トラップ構造の垂直ストリングに沿って垂直に配置される半導体材料の一部である電荷トラップ構造の半導体柱と、半導体柱に隣接及び接触するトンネル領域と、トンネル領域に隣接及び接触する電荷トラップ領域と、電荷トラップ領域に隣接及び接触する誘電体ブロック領域と、ゲートであって、隣接する電荷トラップ構造のゲートからボイドによって分離される、当該ゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアと、を含み得る。各電荷トラップ構造の誘電体バリアは、隣接する電荷トラップ構造の誘電体バリアまで延在することができ、各々の電荷トラップ構造のゲートと、隣接する電荷トラップ構造のゲートと共に配置されることができ、電荷トラップ構造と隣接する電荷トラップ構造との間にボイドを提供する。誘電体バリアは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を含み得る。半導体柱は、誘電体の周辺にあるポリシリコンを含み得る。
【００８３】
図８は、メモリセルとしてＣＴ構造のアレイで構造化されるメモリ８６３を含む、例示的なシステム８００の実施形態のブロック図を示す。ＣＴ構造及びメモリのアーキテクチャは、本明細書に説明される様々な実施形態に従った構造と同様または同一の様式において実現され得る。システム８００は、メモリ８６３に結合されて動作するコントローラ８６２を含み得る。また、システム８００は電子装置８６７及び周辺デバイス８６９を含み得る。コントローラ８６２、メモリ８６３、電子装置８６７、及び周辺デバイス８６９の１つ以上は、１つ以上のＩＣの形態であり得る。
【００８４】
バス８６６は、システム８００の様々な構成要素の間に及び／またはその中に電気伝導性を提供する。ある実施形態では、バス８６６は、それぞれが独立して構成されている、アドレスバス、データバス、及び制御バスを含み得る。代替実施形態では、バス８６６は、アドレス、データ、または制御の１つ以上を提供するための共通の導電線を使用することができ、導電線の使用はコントローラ８６２によって調整される。コントローラ８６２は、ある形態、または１つ以上のプロセッサであり得る。
【００８５】
電子装置８６７は追加メモリを含み得る。システム８００内のメモリは、限定ではないが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、同期型グラフィックスランダムアクセスメモリ（ＳＧＲＡＭ）、ダブルデータレートダイナミックＲＡＭ（ＤＤＲ）、ダブルデータレートＳＤＲＡＭ、及び磁気ベースメモリ等の１種類以上のメモリとして構築され得る。
【００８６】
周辺デバイス８６９は、ディスプレイ、撮像デバイス、印刷デバイス、無線デバイス、追加記憶メモリ、及びコントローラ８６２と連動して動作し得る制御デバイスを含み得る。様々な実施形態では、システム８００は、限定ではないが、ファイバー光学システムまたはデバイス、電気光学システムまたはデバイス、光学システムまたはデバイス、撮像システムまたはデバイス、ならびに無線システムまたはデバイス、通信システムまたはデバイス、及びコンピュータ等の情報処理システムまたはデバイスを含む。
【００８７】
特定の実施形態が本明細書に示され説明されているが、同じ目的を達成するために考えられた任意の配置が、示される特定の実施形態と交換され得ることが当業者によって認識される。様々な実施形態は、本明細書に説明される実施形態の置換及び／または組み合わせを使用する。上記の説明は例証であることが意図され、限定ではないことと、本明細書に使用される用語または専門用語が説明の目的のためのものであることとを理解されたい。加えて、前述の「発明を実施するための形態」では、様々な特徴が本開示を合理化する目的のために単一の実施形態で一緒にグループ化されることを理解することができる。本開示の方法は、主張される実施形態が各請求項に明示的に列挙されるものよりも多い特徴を必要とする意図を反映するものとして解釈されない。したがって、以下の特許請求の範囲は、本明細書によって、「発明を実施するための形態」に組み込まれ、各請求項は、個別の実施形態としてそれ自体に基づいている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図６Ｎ】
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【図７】
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【図８】
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【国際調査報告】
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