(57)【要約】  集積回路（ＩＣ）チップを製造する方法において、この方法は、第１のレベル間誘電体（ＩＬＤ）層（１１４）上に第１の薄膜抵抗器材料を堆積すること、第１の薄膜抵抗器材料に重なるエッチ遅延層（１１８）を堆積すること、エッチ遅延層及び第１の薄膜抵抗器材料をパターニング及びエッチングして第１の抵抗器（１１６）を形成することを含む。この方法は、第１の抵抗器に重なる第２のＩＬＤ層（１２０）を堆積すること、第１のエッチ化学成分を用いて第２のＩＬＤ層をパターニング及びエッチングして、第２のＩＬＤ層及びエッチ遅延層を介して第１の抵抗器へのビア（１２２Ｃ、１２２Ｄ）を形成することで続く。エッチ遅延層は第１のエッチ化学成分に対して選択的であり、エッチ遅延層の厚みは、ビアエッチングプロセスが、エッチ遅延層の実質的にすべての露出部分を除去し、下にある第１の薄膜抵抗器材料の消費を実質的に防止するような厚みである。
2020527859.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップを製造する方法であって、前記方法が、
第１のレベル間誘電体（ＩＬＤ）層上に第１の薄膜抵抗器材料を堆積すること、
前記第１の薄膜抵抗器材料に重なるエッチ遅延層を堆積させること、
第１の抵抗器を形成するために、前記エッチ遅延層及び前記第１の薄膜抵抗器材料をパターニング及びエッチングすること、
第１の抵抗器に重なる第２のＩＬＤ層を堆積させること、
前記第２のＩＬＤ層及び前記エッチ遅延層を介する前記第１の抵抗器へのビアを形成するため、第１のエッチ化学成分を用いて前記第２のＩＬＤ層をパターニング及びエッチングすること、
を含み、
前記エッチ遅延層が前記第１のエッチ化学成分に対して選択的であり、
前記エッチ遅延層の厚みが、ビアのエッチングが、前記エッチ遅延層の実質的にすべての露出部分を除去し、下にある前記第１の薄膜抵抗器材料の消費を実質的に防止するような厚みである、
方法。
【請求項２】
請求項１に記載の方法であって、前記エッチ遅延層及び前記第１の薄膜抵抗器材料をパターニング及びエッチングすることが、
第１のマスクを用いて、前記エッチ遅延層に重なる第１のフォトレジスト層を堆積及びパターニングすること、
前記エッチ遅延層をエッチングすること、
前記第１のフォトレジスト層の残りの部分をアッシングし、前記ＩＣチップを洗浄すること、
前記第１のマスクを用いて、前記エッチ遅延層及び前記第１の薄膜抵抗器材料に重なる第２のフォトレジスト層を堆積及びパターニングすること、
前記第１の薄膜抵抗器材料をエッチングすること、及び
前記第２のフォトレジスト層の残りの部分をアッシングし、前記ＩＣチップを洗浄すること、
を含む、方法。
【請求項３】
請求項１に記載の方法であって、前記エッチ遅延層を堆積させることが、第１の誘電体を堆積させることと、エッチ遅延材料を堆積させることと、第２の誘電体を堆積させることとを含む、方法。
【請求項４】
請求項１に記載の方法であって、前記エッチ遅延材料が、シリコン窒化物及びシリコンカーバイドを含むグループから選択される、方法。
【請求項５】
請求項３に記載の方法であって、前記エッチ遅延材料が、約５０〜７００オングストロームの範囲の厚みを有する、方法。
【請求項６】
請求項１に記載の方法であって、前記第１の薄膜抵抗器材料を堆積する前に、
メタライゼーション層に重なる第３のＩＬＤ層上に第２の薄膜抵抗器材料を堆積させること、
第２の抵抗器を形成するため、前記第２の薄膜抵抗器材料をパターニング及びエッチングすること、
前記第２の抵抗器に重なる、前記第１のＩＬＤの層を堆積させること、及び
前記第２の抵抗器のためのヘッド領域を形成するために、前記第１のＩＬＤ層をパターニング及びエッチングすること、
を更に含み、
前記第１の薄膜抵抗器材料を堆積させることが、前記ヘッド領域に前記第１の薄膜抵抗器材料を堆積させることを含み、
前記エッチ遅延層及び前記第１の薄膜抵抗器材料をパターニング及びエッチングすることが、前記第２の抵抗器のための抵抗器ヘッドを更に形成し、
前記第２のＩＬＤ層をパターニング及びエッチングすることが、前記第１のＩＬＤ層及び前記エッチ遅延層を介する、前記第２の抵抗器のための前記ヘッド領域へのビアを更に形成する、
方法。
【請求項７】
請求項６に記載の方法であって、前記第２の薄膜抵抗器材料を堆積する前に、
半導体デバイスが上に形成された半導体基板を提供すること、
前記半導体基板に直接重なる第４のＩＬＤ層を堆積させること、
前記第４のＩＬＤ層を介して延在するコンタクトを形成すること、
前記コンタクトに結合される前記メタライゼーション層を形成すること、及び
前記第３のＩＬＤ層を堆積させること、
を更に含み、
前記第２のＩＬＤ層をパターニング及びエッチングすることが、前記第１、第２、及び第３のＩＬＤ層を介する前記コンタクトへのビアを更に形成する、
方法。
【請求項８】
請求項１に記載の方法であって、前記第１の薄膜抵抗器材料及び前記第２の薄膜抵抗器材料が各々、シリコンクロム、ニッケルクロム、クロムシリコン酸化物、シリコンオキシナイトライド、及びＣｒＶＣＷＳｉＸＮＹＯＺを含むグループから選択される材料を含み、ここで、Ｖ、Ｗ、Ｘ、Ｙ、及びＺが、０以上４以下である、方法。
【請求項９】
請求項１に記載の方法であって、前記第１のエッチ化学成分が、アルゴン、酸素、ＣＦＹ、ＣＸＦＹ、及びＣＸＨＹＦＺを含むグループから選択され、ここで、Ｘ、Ｙ、及びＺの各々が、１〜４の間の数値に等しい、方法。
【請求項１０】
集積回路（ＩＣ）チップであって、
メタライゼーション層、
前記メタライゼーション層に直接重なる第１の誘電体層、
前記第１の誘電体層上に形成される薄膜抵抗器、
前記薄膜抵抗器に重なるエッチ遅延層、
前記薄膜抵抗器に重なる第２の誘電体層、
前記薄膜抵抗器の第１の端部の近傍に位置し、前記第１の誘電体層及び前記エッチ遅延層を介して延在し、前記薄膜抵抗器に接する第１のビア、
前記第１のビアとは反対の前記薄膜抵抗器の端部に位置し、前記第１の誘電体層及び前記エッチ遅延層を介して延在し、前記薄膜抵抗器に接する第２のビア、及び
前記第１の誘電体層及び前記第２の誘電体層を介して延在し、前記メタライゼーション層に接するための第３のビア、
を含む、ＩＣチップ。
【請求項１１】
請求項１０に記載のＩＣチップであって、前記第１の薄膜抵抗器材料が、シリコンクロム、ニッケルクロム、クロムシリコン酸化物、シリコンオキシナイトライド、及びＣｒＶＣＷＳｉＸＮＹＯＺを含むグループから選択される材料を含み、Ｖ、Ｗ、Ｘ、Ｙ、及びＺが各々、０以上４以下である、ＩＣチップ。
【請求項１２】
請求項１０に記載のＩＣチップであって、前記エッチ遅延層が、第１の誘電体、エッチ遅延材料、及び第２の誘電体の３層を含む、ＩＣチップ。
【請求項１３】
請求項１０に記載のＩＣチップであって、前記エッチ遅延材料が、ＳｉＮ、ＳｉＯＮ、ＳｉＣを含むグループから選択される材料を含む、ＩＣチップ。
【請求項１４】
請求項１０に記載のＩＣチップであって、前記エッチ遅延材料が、約５０〜７００オングストロームの範囲の厚みを有する、ＩＣチップ。
【請求項１５】
集積回路（ＩＣ）チップの製造方法であって、前記方法が、
半導体デバイスが上に形成された半導体基板を提供すること、
前記半導体基板に直接重なる第１のレベル間誘電体（ＩＬＤ）層を堆積すること、
前記第１のＩＬＤ層を介して延在するコンタクトを形成すること、
前記コンタクトに結合されるメタライゼーション層を形成すること、
第２のＩＬＤを堆積すること、
前記第２のＩＬＤ層上に第１の薄膜抵抗器材料を堆積させること、
第１の抵抗器を形成するため、前記第１の薄膜抵抗器材料をパターニング及びエッチングすること、
前記第１の抵抗器に重なる第３のＩＬＤ層を堆積させること、
前記第１の抵抗器のためのヘッド領域を形成するため、前記第３のＩＬＤ層をパターニング及びエッチングすること、
前記第３のＩＬＤ層上に第２の薄膜抵抗器材料を堆積させること、
前記第２の薄膜抵抗器材料に重なるエッチ遅延層を堆積させること、
第２の抵抗器と前記第１の抵抗器のための抵抗器ヘッドとを形成するため、前記エッチ遅延層及び前記第２の薄膜抵抗器材料をパターニング及びエッチングすること、
前記第２の抵抗器に重なる第４のＩＬＤ層を堆積させること、
前記第１の抵抗器、前記第２の抵抗器のヘッド、及び前記コンタクトへのビアを形成するため、前記第４のＩＬＤをパターニングすること、
第１のエッチ化学成分を用いて、必要に応じて、前記第４のＩＬＤ、前記第３のＩＬＤ、前記第２のＩＬＤ、及び前記エッチ遅延層を介して、前記第１の抵抗器、前記第２の抵抗器のヘッド、及び前記コンタクトへ、ビアを同時にエッチングすること、
を含み、
前記エッチ遅延層が前記ビアのエッチングに対して選択的であり、
前記エッチ遅延層の厚みが、前記ビアのエッチングが、前記エッチ遅延層の実質的にすべての露出部分を除去し、下にある第１及び前記第２の薄膜抵抗器材料の消費を実質的に防止するような厚みである、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して、薄膜抵抗器（ＴＦＲ）に関し、より詳細には、ビア遅延層を用いる薄膜抵抗器のためのデバイス及び方法に関する。
【背景技術】
【０００２】
複数の抵抗器を備えるチップを設計する際の問題の１つは、回路が適切に機能するように、同じ抵抗率を有するように設計されたすべての抵抗器が最終製品において調和することを保証することである。チップにわたってＴＦＲを調和させるタスクに更なる複雑度を加える一因は、ＴＦＲを形成するプロセスを組み込むのに必要なステップ数及びマスク数を制限することによってコストを抑えたいという要望である。異なる抵抗値を必要とする複数の薄膜抵抗器を含めることは、プロセスを更に複雑にする恐れがある。
【発明の概要】
【０００３】
説明される実施例は、薄膜抵抗器を有する集積回路を製造するためのプロセスに関する。記載されるプロセスは、薄膜抵抗器材料上に穏やかな着地を提供しつつ、エッチングプロセスの間に完全にエッチング除去され得るエッチ遅延剤を用いる。このプロセスは、電気的特性の有意な改善を提供し、薄膜抵抗器材料上のビアのための穏やかな着地を提供する一方で、下にある金属層への良好なビア結合を提供することによって、集積回路全体の改善された抵抗器の調和を促進する。
【０００４】
集積回路チップを製造するための方法の一態様において、この方法は、第１のレベル間誘電体（ＩＬＤ）層上に第１の薄膜抵抗器材料を堆積することと、第１の薄膜抵抗器材料に重なるエッチ遅延層を堆積することと、第１の抵抗器を形成するためにエッチ遅延層及び第１の薄膜抵抗器材料をパターニング及びエッチングすることと、第１の抵抗器に重なる第２のＩＬＤ層を堆積することと、第２のＩＬＤ層及びエッチ遅延層を介する第１の抵抗器へのビアを形成するために第１のエッチ化学成分を用いて第２のＩＬＤ層をパターニング及びエッチングすることとを含む。エッチ遅延層は第１のエッチ化学成分に対して選択的であり、エッチ遅延層の厚みは、ビアエッチングが、エッチ遅延層の実質的に全ての露出部分を除去し、下にある第１の薄膜抵抗器材料の消費を実質的に防止するような厚みである。
【０００５】
別の態様において、集積回路チップが、メタライゼーション層、メタライゼーション層に直接重なる第１の誘電体層、第１の誘電体層上に形成される薄膜抵抗器、薄膜抵抗器に重なるエッチ遅延層、薄膜抵抗器に重なる第２の誘電体層、薄膜抵抗器の第１の端部付近に位置し、第１の誘電体層及びエッチ遅延層を介して延在し、薄膜抵抗器に接する第１のビア、第１のビアとは反対の薄膜抵抗器の端部に位置し、第１の誘電体層及びエッチ遅延層を介して延在し、薄膜抵抗器に接する第２のビア、メタライゼーション層に接するために第１の誘電体層及び第２の誘電体層を介して延在する第３のビアを含む。
【図面の簡単な説明】
【０００６】
【図１】一実施例に従った、異なるレベル間誘電体ＩＬＤ層上の２つの異なるタイプの抵抗器を有する例示的な集積回路（ＩＣ）チップを示す。
【０００７】
【図１Ａ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【図１Ｂ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【図１Ｃ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【図１Ｄ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【図１Ｅ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【図１Ｆ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【図１Ｇ】一実施例に従って図１に示される抵抗器を形成するプロセスの異なる段階及び層を示す。
【０００８】
【図２】低シート抵抗器の調和を提供するために、記載される方法を含む幾つかの異なるプロセスの能力を比較する。
【０００９】
【図３】一実施例に従った、単一タイプの抵抗器を有する例示的な集積回路チップを示す。
【００１０】
【図４Ａ】一実施例に従った、ＴＦＲを含むチップを製造する全体的な方法を示す。
【図４Ｂ】一実施例に従った、ＴＦＲを含むチップを製造する全体的な方法を示す。
【図４Ｃ】一実施例に従った、ＴＦＲを含むチップを製造する全体的な方法を示す。
【図４Ｄ】一実施例に従った、ＴＦＲを含むチップを製造する全体的な方法を示す。
【図４Ｅ】一実施例に従った、ＴＦＲを含むチップを製造する全体的な方法を示す。
【００１１】
【図５】異なるＩＬＤ上の２つの異なるタイプの抵抗器を有するＩＣチップの一部、及び本設計を実装するために克服しなければならない問題を示す。
【図５Ａ】異なるＩＬＤ上の２つの異なるタイプの抵抗器を有するＩＣチップの一部、及び本設計を実装するために克服しなければならない問題を示す。
【図５Ｂ】異なるＩＬＤ上の２つの異なるタイプの抵抗器を有するＩＣチップの一部、及び本設計を実装するために克服しなければならない問題を示す。
【発明を実施するための形態】
【００１２】
図面において、類似の参照符号は同様の要素を示す。本記載において、「結合する（couple）」という用語は、「通信可能に結合される」と称されない限り、間接的又は直接的な電気的接続のいずれかを意味し、これは、ワイヤレス接続を含み得る。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するもの、又は他のデバイス及び接続を介する間接的電気的接続を介するものであり得る。
【００１３】
図５は、異なる抵抗率要件を有する２つの抵抗器を有する例示的なチップ５００を示し、２つの抵抗器は、通常、異なるレベルの誘電体上に形成される。チップ５００は、集積回路（特に図示せず）の構成要素が上に形成されたシリコン基板５０２を含む。２つの薄膜抵抗器がチップ５００内に示されているが、通常、これらの抵抗器の各々の複数のバージョンが提供される。薄膜抵抗器は、通常、０．１マイクロメートル又はそれ以下のオーダーの厚みを有するものとして定義される。これら２つの抵抗器は、高シート抵抗の抵抗器（本明細書では高シート抵抗器（ＨＳＲ）とも呼ばれる）と考えられ、実質的に５００〜２０００Ω／ｃｍ２の抵抗を有する薄膜抵抗器５１２と、低シート抵抗の抵抗器（本明細書では低シート抵抗器（ＬＳＲ）とも呼ばれる）と考えられ、実質的に５０〜３００Ω／ｃｍ２の抵抗を有する薄膜抵抗器５１７とを含む。図示の例では、抵抗器５１２、５１７は、金属‐１層５０６と金属‐２層（特に図示せず）との間に形成される。誘電体層５０４は、シリコン基板５０２上に形成されており、コンタクト５０８が、誘電体層５０４を介して延在し、金属‐１層５０６の一部を基板５０２内の下にある構成要素（特に図示せず）に結合する。誘電体層５１０が金属−１層５０６に重なる。誘電体５１０の頂部上に抵抗器５１２が形成され、その後、付加的な誘電体層５１４が堆積されている。誘電体層５１４を介する開口が、抵抗器５１７が形成されるのと同時に抵抗器ヘッド５１６が形成され得る空間を提供する。誘電体層５１８が、抵抗器５１７及び抵抗器ヘッド５１６に重なる。ビア５２０がすべて同時にエッチングされて、３つの個別の層、抵抗器ヘッド５１６、抵抗器５１７、及び金属‐１層５０６に接する。メタライゼーション層５０６に達し得るエッチングプロセスを提供するために、抵抗器ヘッド５１６及び抵抗器５１７に接するビアをオーバーエッチングしないように注意しなければならない。
【００１４】
図５Ａは、抵抗器５１２にエッチングされたビアのうちの１つのみが示されているが、ビア５２０を同時にエッチングするために非最適化ビアエッチングプロセスが用いられるチップ５００Ａを示す。このプロセスは、金属‐１接続のための良好なビア特性を提供するパラメータを用いて行われたが、チップ５００Ａに示されるように、エッチングプロセスは、抵抗器５１２及び抵抗器ヘッド５１６を完全にパンチスルーしている。この問題を解決する１つのアプローチは、薄膜抵抗器材料に対して非常に高い選択性を提供するエッチングプロセスに依存することである。図５Ｂは、薄膜抵抗器材料に対して高度に選択的なエッチングプロセスを用いて金属‐１ビアがエッチングされるチップ５００Ｂを示す。このプロセスは、以前のビア‐１エッチングを超える改善を示しているが、このエッチングプロセスは依然として、抵抗器ヘッド５１６及び抵抗器５１２をパンチスルーするか、又は、これらの中へ著しくエッチングしている。別の解決策は、抵抗器ヘッド５１６及び抵抗器５１７を形成するために堆積された薄膜抵抗器材料に重なる、エッチストップ層を用いることである。しかしながら、エッチストップ層を用いると、エッチングプロセスが完了した後にビアの下にあるエッチストップ層を除去するための付加的な工程が必要となる。より重要なのは、エッチストップ層のこの後続の除去が、所望のレベルの抵抗器の調和を可能にする薄膜抵抗器材料上の着地を提供しないことである。
【００１５】
図１は、一実施例に従ったＩＣチップ１００の一部を示す。ＩＣチップ１００は半導体基板１０２を含み、その上に誘電体層１０４が形成されている。半導体基板１０２は、シリコンウェハ又は任意の他の半導体材料であってもよく、具体的には示されていない集積回路デバイスを含む。参考までに、金属‐１層１０６が示されており、金属‐１層１０６は、半導体基板１０２に形成されるデバイス（特に図示せず）にコンタクト１０８を介して接する。ＩＬＤ１１０が金属‐１層１０６に重なっており、抵抗器１１２がＩＬＤ１１０の表面上に形成されている。抵抗器１１２はＨＳＲであり、これは通常、５００〜２０００Ω／ｃｍ２の範囲の抵抗を有する。一実施例において、抵抗器１１２の抵抗は１０００Ω／ｃｍ２である。２つの抵抗器ヘッド１１６が、抵抗器１１２の両端部に形成される。以下に説明するように、抵抗器１１７が、抵抗器ヘッド１１６を形成する薄膜抵抗器材料と同じ層で形成されている。抵抗器１１７は、５０〜３００Ω／ｃｍ２の範囲の抵抗を有するＬＳＲである。一実施例において、抵抗器１１７の抵抗は１００Ω／ｃｍ２である。ビアエッチングの間、抵抗器ヘッド１１６及び抵抗器１１７を形成する薄膜抵抗器材料のパンチスルー又は消費を防止するために、抵抗器ヘッド１１６及び抵抗器１１７上にエッチ遅延剤１１８の層が設けられる。ＩＬＤ１２０が、抵抗器ヘッド１１６、抵抗器１１７、及びＩＬＤ１１４に重なっており、ビア１２２Ａ、１２２Ｂが、ＩＬＤ１２０を介して延在して、抵抗器ヘッド１１６、抵抗器１１７、及び金属‐１層１０６に接する。特に示されていないが、金属‐２層が、ＩＬＤ１２０の表面上に形成され得る。
【００１６】
（従来技術で用いられるような）エッチストップ材料と（例示の実施例で用いられるような）エッチ遅延材料との間の差は、主に、層の厚みと、層が用いられる方式にある。エッチストップ層は、エッチングプロセスが、エッチストップ層を貫通しないが下にある層を保護するためにエッチストップ層の部分をそのままにして停止するように、充分厚く設計される。ビアエッチングプロセスはエッチストップを除去しないので、ビアの底部でエッチストップを除去するために個別のプロセスが用いられる。これに比べ、エッチ遅延層１１８は、エッチ遅延層を通るエッチングプロセスの進行を遅らせるが、下にある薄膜抵抗器材料の消費を実質的に防止しつつエッチングプロセスによって実質的に完全に除去されるような厚みに注意深く設計される。ウェハ製造において用いられる特殊なスタックを考慮してエッチ遅延層１１８を注意深く設計することにより、エッチングプロセスが、抵抗器ヘッド１１６、抵抗器１１７、及び金属‐１層１０６の各々の上にほぼ同時に穏やかに着地することができる。
【００１７】
図１Ａ〜図１Ｇは、チップ１００を形成する方法の様々な段階を示す。例示の実施例のために、この方法は、複数のデバイスをつくるように半導体基板が処理され、誘電体層１０４が形成され、金属‐１層１０６及びコンタクト１０８が形成され、ＩＬＤ１１０が堆積された後に始まる。上述した層の各々は、全体としてＩＣチップにとって重要であるが、これらの層を形成するために用いられる具体的なプロセスは、ここで説明される方法とは無関係であり、詳細には記載しない。説明する方法は、抵抗器１１２を形成することになる薄膜抵抗器材料１１２Ａの層の堆積で始まる。一実施例において、薄膜抵抗器材料１１２Ａはシリコンクロム（ＳｉＣｒ）である。一実施例において、薄膜抵抗器材料１１２Ａはニッケルクロム（ＮｉＣｒ）である。薄膜抵抗器材料１１２Ａとして用いることができる他の材料には、炭素及び／又は酸素を含むＳｉＣｒ及びＮｉＣｒの合金が含まれる。薄膜抵抗器材料の一般化された式は、ＣｒＶＣＷＳｉＸＮＹＯＺと書くことができ、ここで、Ｖ、Ｗ、Ｘ、Ｙ、及びＺは各々、０以上４以下である。薄膜抵抗器材料１１２Ａの厚みは、２０〜１００オングストロームの範囲とし得る。一実施例において、薄膜抵抗器材料１１２Ａは３２オングストロームの厚みを有する。
【００１８】
薄膜抵抗器材料１１２Ａが堆積された後、フォトレジスト１３０の層が堆積され、薄膜抵抗器材料１１２Ａの薄膜抵抗器が所望される部分のみを覆うようにパターニングされる。チップ１００Ａにおいて示されるように、ウェハは、フォトレジスト１３０によって覆われていない薄膜抵抗器材料１１２Ａの部分を除去するためのエッチングプロセスの準備ができている。エッチングプロセスが完了した後、抵抗器１１２が形成されており、抵抗器１１２のためのヘッド厚みを画定するＩＬＤ１１４が堆積される。図１Ｂに示されるように、フォトレジスト層１３２が、チップ１００ＢのＩＬＤ１１４上に堆積されており、抵抗器１１２の両端部上のヘッド領域を露出させるようにパターニングされ、その後、抵抗器１１２の表面上で停止するエッチングプロセスが続く。
【００１９】
抵抗器１１２のヘッド領域のためのエッチングプロセスが完了した後、フォトレジスト１３２が除去され、薄膜抵抗器材料１１６Ａが堆積される。ヘッド領域のための開口がＩＬＤ１１４を介してエッチングされた位置において、薄膜抵抗器材料１１６Ａはコンタクト開口のエッジをライニングし、ＩＬＤ１１４の表面のすべての他のエリアにおいて、薄膜抵抗器材料１１６Ａは平坦な層を形成する。抵抗器１１２と同様に、薄膜抵抗器材料１１６Ａは、ＳｉＣｒ、ＮｉＣｒ、又は、炭素及び／又は酸素を含むこれらの２つの材料の任意の合金とし得る。薄膜抵抗器材料１１６Ａの厚みは、２５０〜５００オングストロームの範囲とし得る。一実施例において、薄膜抵抗器材料１１６Ａは４００オングストロームの厚みを有する。その後、エッチ遅延層１１８が層１１４の上に堆積され、エッチ遅延層１１８は薄膜抵抗器材料１１６Ａの輪郭に従う。一実施例において、エッチ遅延層１１８は、エッチ遅延剤の薄い層が２つの誘電体層の間に挟まれる３層サンドイッチ状の材料を含む。
【００２０】
図１Ｄは、エッチ遅延層１１８を形成する３層の材料１００Ｄの一実施例を示す。この実施例の最も低いレベルにおいて、誘電体層１１９が、薄膜抵抗器材料１１６Ａに直接重なり、エッチ遅延層１２１が薄膜抵抗器材料１１６Ａに接するのを防止して、エッチ遅延層１２１と薄膜抵抗器材料１１６Ａとの間の望ましくない反応を防止する。誘電体層１１９は、酸化物又は窒化物などの任意の適切な誘電体とし得、０〜５００オングストロームの範囲の厚みを有し得る。一実施例において、誘電体層１１９は１００オングストロームの厚みを有する酸化物である。エッチ遅延層１２１は、３つの層の中央を形成し、エッチングプロセスに対して選択的である同じ性質の窒化物、シリコンカーバイド、又はその他の誘電体から形成され得る。少なくとも一実施例において、エッチ遅延層１２１は、エッチングプロセスに対して高度に選択的である。エッチ遅延層１２１は５０〜７００オングストロームの範囲の厚みを有し得る。一実施例において、エッチ遅延層１２１は４００オングストロームのシリコン窒化物を含む。エッチ遅延層１２１の正確な厚みは、用いられるスタック、及び具体的なエッチングプロセスに基づく。３層１００Ｄの第３の層は、ハードマスクとして機能する誘電体層１２３である。一実施例において、誘電体層１２３は１５０オングストロームの酸化物を含む。
【００２１】
図１Ｅは、図１Ｃの点線１４０で囲まれた領域を示し、わかりやすくするために拡大されている少数の層のみを含む。層１１９、１２１、１２３を含むエッチ遅延層１１８の堆積後、フォトレジスト層１３４が堆積され、所望の抵抗器１１６の外側の薄膜抵抗器材料１１６Ａの部分を除去するようにパターニングされる。図１Ｅに示されるように、エッチ遅延層１１８の層１１９、１２１、１２３はエッチングされているが、下にある層１１６Ａはまだエッチングされていない。説明される実施例において、エッチ遅延層１１８を除去するエッチングプロセスに続いて、フォトレジスト１３４の残りの部分がアッシングされ、ウェハが洗浄される。アッシング及び洗浄は、特定の望ましくないデバイス効果を防止するために行われる。これに続いて、フォトレジスト層１３６が堆積され、フォトレジスト層１３６はパターニングされ、薄膜抵抗器材料１１６Ａの不要な部分をエッチング除去して、抵抗器ヘッド１１６及び抵抗器１１７を形成するために用いられ、続いて、フォトレジスト１３６が取り除かれる。なお、図１Ｅのエッチングのために用いられるマスクと、図１Ｆのエッチングのために用いられるマスクは同じマスクである。
【００２２】
その後、ＩＬＤ１２０が、抵抗器１１７及び抵抗器ヘッド１１６に重なって堆積される。記載される方法における最終的な要素は、ビア１２０を形成することである。フォトレジスト１３８が、ＩＬＤ１２０上に堆積され、エッチングプロセスのためにパターニングされる。通常、ビアエッチ化学成分は、ＣＦ４、ＣＸＦＹ、ＣＸＨＹＦＺなどのフッ素化プラズマを用い、ここで、Ｘ＝１−４、Ｙ＝１−４、及びＺ＝１−４である。ビアエッチ化学成分は、アルゴンプラズマ又は酸素プラズマを用いることもできる。レベル間誘電体の層は、約４０００オングストローム〜約１ミクロンの厚みで変動し得、レベル毎で変動し得る。ＩＬＤ層１０４、１１０、１１４のために用いられる材料は、プラズマ励起化学気相成長（ＰＥＣＶＤ）、プラズマ励起ＴＥＯＳ堆積（ＰＥＴＥＯＳ）を用いて堆積された二酸化シリコンなどの誘電体を含み得、或いは、フッ素化又は低ｋ誘電体であってもよい。層１２０のための誘電体は、酸化物、ドープされた酸化物、低ｋ誘電体、又はフルオロシリケートガラス（ＦＳＧ）とし得る。ビアの臨界寸法は、０．１５ミクロン〜１．０ミクロンの範囲とし得る。エッチ遅延剤の厚みは、エッチ遅延剤がエッチングプロセスによって除去されるが、エッチングプロセスが実質的に薄膜抵抗器材料１１６Ａのいずれも消費することができないように、注意深く調整され得る。記載されるプロセスは、ビアエッチングプロセスが３つの異なるレベル上に実質的に同時に穏やかに着地することを可能にする。特に、２つのタイプの抵抗器をプロセスフローに追加することは、３つの付加的なマスク、すなわち、図１Ａに示されるようなフォトレジストレイアウトを提供するための第１のマスク、図１Ｂに示されるようなフォトレジストレイアウトを提供するための第２のマスク、及び図１Ｅに示されるようなフォトレジストレイアウト及び図１Ｆに示されるようなフォトレジストレイアウトの両方のために用いられる第３のマスクしか必要としない。（ビアのために図１Ｇのチップをパターニングするために用いられるマスクは、チップの他の部分のために不可欠であり、付加的な要素ではない。）また、説明される方法は、単一のタイプのＴＦＲのみがプロセスに追加される場合に用いることができ、ＴＦＲの単一のタイプは、ＨＳＲ又はＬＳＲのいずれかとし得る。この状況では、第２の抵抗器を画定するために必要なマスクは不要であり、下にある抵抗器のためのヘッドを画定するためのマスクも不要である。
【００２３】
図２は、考察された他の方法と比べた、記載される方法に対するＬＳＲ調和を示す。Ｘ軸は個別の方法を示し、Ｙ軸はチップ上の抵抗器間の差（Δ）の累積（Σ）を表す調和数を表す。ΣΔがゼロであるのが理想的である。ＢＳＬ０は、出発点であり、約８０００の芳しくないΣΔ値となった。他のテストされたプロセスＢＳＬ１、ＢＳＬ２、ＢＳＬ３は、約３５００〜５２００の範囲のΣΔ値を提供した。ＢＳＬ４として示される記載されたプロセスは、ΣΔを３０００未満の約２６００の値まで低下させる唯一のプロセスであった。ここで、ΣΔの値を更に低下させるために、抵抗器調和の他の要素における改善を考察することができる。
【００２４】
図３はＩＣチップ３００の一部を示し、ＩＣチップ３００は、記載されるプロセスを用いるが、この実施例においてＬＳＲである１つのタイプの抵抗器のみを含む。ＩＣチップ３００は半導体基板３０２を含み、その上にデバイスが形成されているが、具体的には示されていない。ＩＬＤ３０４が、半導体基板３０２に重なり、コンタクト３０８を含み、コンタクト３０８は、ＩＬＤ３０４を介して、基板３０２に組み込まれるデバイス（具体的には示されていない）に金属−１層３０６を結合するように延在する。第２のＩＬＤ層３１０が、金属‐１層３０６に重なっており、抵抗器３１７を支持する。エッチ遅延層３１８が、やはり３層であり得、抵抗器３１７の頂部表面に重なるが、ビア３２２によって貫通され、金属‐１層との電気的コンタクトを成すために他のビア３２２も存在する。ＩＬＤ３２０が抵抗器３１７に重なる。ＬＳＲ抵抗器のみが用いられる場合、抵抗器１１２をエッチングするための図１Ａに示されるマスクも、抵抗器１１２へのコンタクトをエッチングするための図１Ｂに示されるマスクも不要であり、従って、単一タイプの抵抗器を提供することは、単一の付加的なマスク、すなわち、抵抗器１１７の境界をエッチングすることのみを必要とする。エッチ遅延層３１８を用いることにより、エッチングプロセスは、抵抗器３０４及び金属‐１層１０６の両方に実質的に同時に穏やかに着地することができる。
【００２５】
図４Ａ〜図４Ｄは、ＩＣチップ上のＴＦＲ調和を改善するための方法４００を示す一連のフローチャートを示す。この方法は、チップ上に２つの異なるタイプの抵抗器を形成することに向けられているが、抵抗器の１つのタイプのみを形成するときに排除される要素が記載されている。図４Ａにおいて、フローチャート４００Ａは、半導体デバイスが上に形成された半導体基板を提供する（４０５）プロセスで開始する。上述したように、半導体基板内及び上に形成されるデバイスの厳密な性質は、記載される方法には関連しない。任意のタイプの電子デバイスが、任意のタイプの半導体基板において形成され得る。この方法は、半導体基板に直接重なる第１のＩＬＤ層を堆積すること（４１０）で続く。第１のＩＬＤ層を介して延在するコンタクトが形成され（４１５）、一般に、数百又は数千のこのようなコンタクトが単一のチップ上に形成される。コンタクトに結合されるメタライゼーション層も形成される（４２０）。用いられる具体的な金属プロセス又は金属は、任意の既知又は未知のプロセスとし得る。上述の実施例では、この層は金属‐１層であり、そのため、抵抗器は金属‐１と金属‐２層との間に形成されたが、他のメタライゼーション層間に配置された抵抗器もこの例示の実施例の範囲内に入る。次に、第２のＩＬＤ層がメタライゼーション層上に堆積される（４２５）
【００２６】
図４Ｂにおいて、方法４００Ｂは、第２のＩＬＤ層上に第１の薄膜抵抗器材料を堆積すること（４３０）で続く。薄膜抵抗器材料のこの層は、パターニング及びエッチングされて（４３５）、第１の抵抗器が形成される、すなわち、抵抗器の境界が画定される。その後、第３のＩＬＤ層が第１の抵抗器に重なって堆積され（４４０）、この第３のＩＬＤ層がパターニング及びエッチングされて（４４５）、第１の抵抗器のためのヘッド領域が形成される。要素４３０〜４４５を含む、フローチャート４００Ｂによって表される方法は、特定の実施例のために一つのタイプの抵抗器のみが不可欠である場合には排除され得る。
【００２７】
図４Ｃは、第３のＩＬＤ層上に第２の薄膜抵抗器材料を堆積すること（４５０）によってフローチャート４００Ｃで継続する。この第２の薄膜抵抗器材料は、第３のＩＬＤ層の表面上に堆積され得、二つのタイプの抵抗器が提供される場合、第１の抵抗器にエッチングされたヘッド領域の表面上にも堆積され得る。第２の薄膜抵抗器材料に重なってエッチ遅延層が堆積される（４５５）。一実施例において、エッチ遅延層は３層ハードマスクであり、その堆積は、図４Ｄに示す３つの個別の堆積プロセスを必要とする。プロセス４００Ｄにおいて、第１の誘電体が堆積され（４８０）、続いてエッチ遅延材料が堆積される（４８２）。最後に、第２の誘電体がエッチ遅延材料の上に堆積される（４８４）。
【００２８】
再び方法４００Ｃを参照すると、エッチ遅延層が堆積された後、エッチ遅延層と第２の薄膜抵抗器材料の両方がパターニング及びエッチングされて（４６０）、第２の抵抗器及び第１の抵抗器ヘッドが形成される。このプロセスの一実施例は図４Ｅにおいてより詳細に示され、ここで、方法４００Ｅは、第１のマスクを用いてエッチ遅延層に重なる第１のフォトレジスト層を堆積及びパターニングすること（４８８）、それに続いて、エッチ遅延層をエッチングする（４９０）ことを含む。第１のフォトレジスト層の残りの部分がアッシングされ（４９２）、ＩＣチップが洗浄される。これに続いて、同じく第１のマスクを用いて、エッチ遅延層及び第２の薄膜抵抗器材料に重なる第２のフォトレジスト層が堆積及びパターニングされる（４９４）。第２の導電性材料はエッチングされる（４９６）。これに続いて、第２のフォトレジスト層の残りの部分をアッシングし（４９８）、ＩＣチップを洗浄する。再び方法４００Ｃを参照すると、第４のＩＬＤ層が第２の抵抗器に重なって堆積され（４６５）、続いて、第１の抵抗器、第２の抵抗器のヘッド、及びコンタクトにビアを形成するために第４のＩＬＤ層がパターニングされる（４７０）。次いで、この方法は、第１のエッチ化学成分を用いて、第１の抵抗器、第２の抵抗器のヘッド、及びコンタクトへのビアを同時にエッチングする。エッチ遅延層は第１のエッチ化学成分に対して選択的であり、エッチ遅延層の厚みは慎重に選択されたので、このビアエッチングプロセスは、エッチ遅延層の実質的に全ての露出部分を除去し、下にある第１の薄膜抵抗器材料の消費を実質的に防止する。これで記載される方法が終了するが、金属‐２層の堆積など、チップが完了したと見なされる前に、更なるプロセスがＩＣチップ上で実施され得る。
【００２９】
ＩＣチップ上のＴＦＲ調和を改善するための記載されるデバイス及び方法は、薄膜抵抗器上のビアの改善された着地のため、改善された抵抗器調和を実証する。記載されるプロセスは、ＴＦＲ又はＴＦＲヘッドに、よりスムーズで制御されたオーミックコンタクトを提供する。エッチングプロセスに所望の選択性を提供するＳｉＮ、ＳｉＯＮ、ＳｉＣ、又は他の化合物とし得るエッチ遅延層が、ＴＦＲを画定する頂部伝導性層に重なり、下にあるＴＦＲのヘッドを画定することもできる。エッチ遅延層の厚みは、用いられる具体的なエッチング、及びエッチングが作用しなければならない層に関して決定され、抵抗器及び抵抗器ヘッド上に穏やかに着地するように注意深く微調整される。
【００３０】
特許請求の範囲内で、記載される配置に変形が可能であり、他の付加的な配置が可能である。
【図１】
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【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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