(57)【要約】組立体は、アクティブピクセルアレイ（２）を備えた半導体装置（１）と、当該アクティブピクセルアレイ（２）の外側に搭載されると共に、前記アクティブピクセルアレイにより提供される電圧又は電流を読み出すように構成された一又は複数の読み出し回路チップ（３）と、前記アクティブピクセルアレイ（２）と前記一又は複数の読み出し回路チップ（３）との間の電気接続部とを備えている。
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【特許請求の範囲】
【請求項１】
電磁放射線を検出するための組立体であって、
主表面（１１）を有し、半導体ウェハを含む半導体装置（１）と、
前記主表面（１１）において前記半導体ウェハに組み込まれたアクティブピクセルアレイ（２）と、
前記アクティブピクセルアレイ（２）の領域の外側において前記主表面（１１）の周辺に搭載されると共に、前記アクティブピクセルアレイ（２）により提供された電圧又は電流を読み出すように構成された一又は複数の読み出し回路チップ（３）と、
前記アクティブピクセルアレイ（２）と前記一又は複数の読み出し回路チップ（３）との間の電気接続部（８，１０）と、
を備えた、組立体。
【請求項２】
前記半導体ウェハは、単結晶である、請求項１に記載の組立体。
【請求項３】
前記半導体ウェハは、金属又はポリシリコンを含む最大で４つの相互接続層を有する、請求項１に記載の組立体。
【請求項４】
前記アクティブピクセルアレイ（２）は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、又はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を含む、請求項１〜３のうちいずれか一項に記載の組立体。
【請求項５】
前記アクティブピクセルアレイ（２）の各ピクセル（１２）は、少なくとも３つのトランジスタを含む、請求項１〜４のうちいずれか一項に記載の組立体。
【請求項６】
前記アクティブピクセルアレイ（２）の各ピクセル（１２）は、最大で２０個のアクティブトランジスタを含む、請求項１〜５のうちいずれか一項に記載の組立体。
【請求項７】
前記一又は複数の読み出し回路チップ（３）の追加のトランジスタをさらに備え、
前記アクティブピクセルアレイ（２）の前記トランジスタは、前記追加のトランジスタの対応するトランジスタ特徴サイズ以上のトランジスタ特徴サイズを有する、
請求項４〜６のうちいずれか一項に記載の組立体。
【請求項８】
前記一又は複数の読み出し回路チップ（３）の追加トランジスタをさらに備え、
前記アクティブピクセルアレイ（２）の前記トランジスタは、前記追加のトランジスタの対応するトランジスタ特徴サイズの少なくとも２倍の大きさのトランジスタ特徴サイズを有する、
請求項４〜６のうちいずれか一項に記載の組立体。
【請求項９】
前記アクティブピクセルアレイ（２）と前記一又は複数の読み出し回路チップ（３）との間の前記電気接続部（８，１０）は、はんだボール（８）を含む、
請求項１〜８のうちいずれか一項に記載の組立体。
【請求項１０】
前記アクティブピクセルアレイ（２）と前記一又は複数の読み出し回路チップ（３）との間の前記電気接続部（８，１０）は、ワイヤ（１０）を含む、
請求項１〜８のうちいずれか一項に記載の組立体。
【請求項１１】
電気相互接続部（６）を有する基板（５）をさらに備え、
前記半導体装置（１）は、前記基板（５）上に搭載されると共に、前記電気相互接続部（６）に電気的に接続されている、
請求項１〜１０のうちいずれか一項に記載の組立体。
【請求項１２】
前記半導体装置（１）を前記基板（５）の前記電気相互接続部（６）に電気的に接続するはんだボール（７）又ははんだバンプをさらに備える、
請求項１１に記載の組立体。
【請求項１３】
前記半導体装置（１）を前記一又は複数の読み出し回路チップ（３）及び／又は前記基板（５）の前記電気相互接続部（６）に電気的に接続するワイヤ（９、１０）をさらに備える、
請求項１１又は１２に記載の組立体。
【請求項１４】
電磁放射線を検出するための組立体を製造する方法であって、
アクティブピクセルアレイ（２）を半導体ウェハ上に組み込んで半導体装置（１）を形成するステップと、
一又は複数の読み出し回路チップ（３）を設けるステップと、
前記アクティブピクセルアレイ（２）の領域の外側において前記半導体装置（１）の周辺に前記一又は複数の読み出し回路チップ（３）を搭載するステップと、
前記アクティブピクセルアレイ（２）と前記一又は複数の読み出し回路チップ（３）との間に電気接続部（８，１０）を形成するステップと、
を含む、方法。
【請求項１５】
単結晶ウェハが前記半導体ウェハとして用いられ、
前記半導体装置（１）は、前記ウェハの主表面（１１）の全面積の３０％よりも多くの面積を覆うように形成される、
請求項１４に記載の方法。
【請求項１６】
前記半導体装置（１）は、ＣＭＯＳプロセスにより形成される、請求項１４又は１５に記載の方法。
【請求項１７】
前記半導体装置（１）は、ＮＭＯＳプロセスにより形成される、請求項１４又は１５に記載の方法。
【請求項１８】
前記半導体装置（１）は、ＰＭＯＳプロセスにより形成される、請求項１４又は１５に記載の方法。
【請求項１９】
前記製造プロセスにおいて、接触リソグラフィ又は近接リソグラフィが用いられる、請求項１４〜１８のうちいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電磁放射線、特にはＸ線を半導体装置により検出する分野に関する。
【背景技術】
【０００２】
Ｘ線の医療用途において、間接検出のためにＸ線管をフラットパネル検出器と組み合わせて使用する。シンチレータがＸ線を可視光に変換し、次いで可視光が、フォトダイオード及び読み出し回路を用いてデジタルコードに変換される。
【０００３】
パッシブタイプのフラットパネル検出器は、電荷を生成するためにアモルファスシリコンに形成されたフォトダイオードのアレイを備えている。各ピクセルが薄膜トランジスタを有し、これが活性化されて、蓄積された電荷を行ごとに読み出す。パネルの端に接続されている列読み出し回路が、電荷をデジタルコードに変換する。薄膜トランジスタの大きい寄生容量と高いオン抵抗とが、このタイプのフラットパネル検出器の読み出し速度及びノイズ性能に悪影響を与える。
【０００４】
読み出し速度及びノイズ性能は、読み出し回路をピクセルアレイと共に同一のウェハに組み込むことにより向上可能であり、こうして、アクティブピクセルセンサを形成する。相補型金属酸化膜半導体（ＣＭＯＳ）コンポーネントを含む単結晶シリコン上のアクティブピクセルセンサは、例えば携帯電話のカメラ又はウェブカメラで利用されており、ＣＭＯＳ技術を用いて製造される。
【０００５】
アモルファスシリコンパネル上のアクティブピクセルセンサが、幾つかのフラットパネル検出器で使用されており、ＣＭＯＳアクティブピクセルセンサと比較して相対的に低コストで、純粋なパッシブパネルよりも性能がわずかに優れている。しかし、アモルファスシリコンの薄膜トランジスタは、結晶シリコンウェハ上のトランジスタと比較して、相互コンダクタンスが低く、且つフリッカノイズが高いという欠点を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、画質を損なうことなく低コストで高性能の、特にＸ線のためのウェハスケール画像センサ、及び、このような画像センサを製造する方法を提供することである。
【課題を解決するための手段】
【０００７】
本目的は、請求項１に記載の電磁放射線を検出するための組立体、及び、請求項１４に記載の電磁放射線を検出するための組立体を製造する方法により達成される。実施形態及び変型例は従属請求項から派生する。
【０００８】
また、上述の定義は、特に明記しない限り、以下の説明にも当てはまる。
【０００９】
電磁放射線を検出するための組立体は、主表面を有する半導体装置と、前記主表面におけるアクティブピクセルアレイと、前記主表面上にて前記アクティブピクセルアレイの外側に取り付けられた読み出し回路チップ又は複数の読み出し回路チップと、を備え、前記読み出し回路チップ又は複数の読み出し回路チップが、前記アクティブピクセルアレイにより提供された電圧又は電流を読み出すように構成されている。前記組立体は、さらに、前記アクティブピクセルアレイと前記読み出し回路チップ又は複数の読み出し回路チップとの間の電気接続部を備えている。
【００１０】
前記半導体装置は半導体ウェハを含み、当該ウェハに前記アクティブピクセルアレイが組み込まれている。前記半導体ウェハは、具体的には単結晶であり得る。
【００１１】
一実施形態において、前記半導体ウェハは、金属又はポリシリコンから成る最大で４つの相互接続層を有する。
【００１２】
さらなる実施形態において、前記アクティブピクセルアレイは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、又は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を含む。前記アクティブピクセルアレイの各ピクセルに、少なくとも３つのトランジスタが設けられ得る。各ピクセルの前記トランジスタの個数は、２０個のアクティブトランジスタに制限され得る。
【００１３】
さらなる実施形態は、前記読み出し回路チップ又は複数の読み出し回路チップのさらなるトランジスタを備えている。前記アクティブピクセルアレイの前記トランジスタは、少なくとも前記さらなるトランジスタの対応するトランジスタ特徴サイズ以上のトランジスタ特徴サイズを有する。前記アクティブピクセルアレイと前記読み出し回路との前記トランジスタ特徴サイズの比が、２よりも大きい場合もある。
【００１４】
別の実施形態において、前記アクティブピクセルアレイは、２５０ｎｍ以上の特徴サイズを有する構造を含むことを特徴とするテクノロジーノードのトランジスタを含む。
【００１５】
さらなる実施形態において、前記アクティブピクセルアレイと前記読み出し回路チップ又は複数の読み出し回路チップとの間の前記電気接続部が、はんだボール若しくははんだバンプ、及び／又はワイヤを含む。
【００１６】
さらなる実施形態は、電気相互接続部を有する基板を備え、前記半導体装置は前記基板上に取り付けられ、且つ前記電気相互接続部に電気的に接続されている。これらの電気接続部に、はんだボール若しくははんだバンプ、及び／又はワイヤが設けられ得る。前記基板は、具体的にはプリント回路基板であり得る。
【００１７】
さらなる実施形態において、ワイヤが、前記半導体装置を前記読み出し回路チップ若しくは複数の読み出し回路チップに、及び／又は、前記基板の前記電気相互接続部に電気的に接続する。
【００１８】
電磁放射線を検出するための組立体の製造方法は、アクティブピクセルアレイを半導体ウェハ上に組み込み、それにより半導体装置を形成するステップと、読み出し回路チップ又は複数の読み出し回路チップを設けるステップと、前記読み出し回路チップ又は複数の読み出し回路チップを、前記半導体装置の周辺にて前記アクティブピクセルアレイの領域の外側に取り付けるステップと、前記アクティブピクセルアレイと前記読み出し回路チップ又は複数の読み出し回路チップとの間に電気接続部を形成するステップと、を含む。
【００１９】
前記方法において、単結晶生ウェハを出発材料として使用できる。前記アクティブピクセルアレイが前記生ウェハの主表面に形成される。その後の処理ステップで、ウェハを個片化して個々の半導体チップ又はダイを形成し得る。このようにして得られた半導体装置は、任意選択的に、前記主表面の元の面積全体の３０％よりも大きい面積を覆う。或いは、前記半導体装置が前記表面積の５０％よりも大きい面積を覆うこともあり得る。
【００２０】
前記半導体装置は、例えば、ＣＭＯＳ製造プロセス若しくはＮＭＯＳ製造プロセス又はＰＭＯＳ製造プロセスにより形成され得る。
【００２１】
以下に、添付図面を参照しつつ、組立体及び方法を詳細に説明する。
【図面の簡単な説明】
【００２２】
【図１】ウェハスケールイメージングセンサの上面図である。
【図２】はんだボール接続を備えたウェハスケールイメージングセンサの組立体の断面図である。
【図３】はんだボール及びワイヤによる接続を備えたウェハスケールイメージングセンサのさらなる組立体の断面図である。
【図４】ワイヤ接続を備えたウェハスケールイメージングセンサのさらなる組立体の断面図である。
【発明を実施するための形態】
【００２３】
図１は、アクティブピクセルアレイ２を含む半導体装置１の上面図である。各ピクセル１２に光検出器及びアクティブコンポーネントが設けられており、アクティブコンポーネントは、入射放射線に対する光検出器の反応に従って電圧又は電流を供給する。読み出し回路チップ３が、半導体装置１の周辺にてアクティブピクセルアレイ２の領域の外側に取り付けられている。ボンドパッド４が、外部との電気接続のために任意選択的に設けられ得る。半導体装置１は、詳細には、アクティブピクセル１２の構成要素が集積されている単結晶ウェハを含み得る。
【００２４】
図２は、組立体の一実施形態の断面図である。半導体装置１が基板５上に電気相互接続部６を用いて取り付けられている。基板５は、例えばプリント回路基板であり得、基板５には、裏面の再配線層（例として図２に概略的に示されている）が設けられ得る。図２に示されている実施形態において、はんだボール７（又ははんだバンプ）が、半導体装置１と基板５の電気相互接続部６との間の電気接続部として設けられている。読み出し回路チップ３が半導体装置１に、さらなるはんだボール８（又ははんだバンプ）により電気的に接続されている。
【００２５】
図３は、組立体のさらなる実施形態の断面図である。この組立体は、半導体装置１と基板５の電気相互接続部６との間の電気接続部に関して、図２に示した実施形態と異なる。はんだボールの代わりにワイヤ９が、電気接続のために設けられている。ワイヤ９は半導体装置１のボンドパッド４に接続されている。
【００２６】
図４は、組立体のさらなる実施形態の断面図である。この組立体は、半導体装置１と読み出し回路チップ３との間の電気接続部に関して、図２及び図３に示した実施形態と異なる。はんだボールの代わりにワイヤ１０が、電気接続のために設けられている。ワイヤ１０は半導体装置１のボンドパッド４に接続されている。また、図４は、基板５の電気相互接続部６への電気接続が、読み出し回路チップ３に電気接続されたワイヤ９により提供され得ることも示している。
【００２７】
電磁放射線検出用組立体の製造方法において、アクティブピクセルアレイが半導体ウェハ上で、詳細には単結晶ウェハ（例えばシリコンであり得る）上で処理される。別の実施形態において、ウェハはガリウムヒ素（ＧａＡｓ）から作られ得る。また、ゲルマニウム、セレン、リン化インジウム又はヒ化インジウムガリウムから作られるウェハも考えられ得る。各ピクセルに光検出器が設けられ、光検出器は、例えば１以上のフォトダイオード、及び、読み出し用の電圧又は電流を提供する少なくとも１つのアクティブコンポーネント（詳細には１以上のトランジスタ）を含み得る。ＮＭＯＳトランジスタと、金属又はポリシリコンから成る少なくとも２つの相互接続層とのみを作成すれば十分であろう。
【００２８】
上記実施形態によれば、プリント回路基板への最終的なボンディングためのボンドパッドを、読み出し回路チップへの相互接続のためのボンドパッドと同様に同一ウェハ上に形成できる。読み出し回路チップ３を半導体装置１に取り付けるためにダイ・トウ・ウェハ(die-to-wafer)ボンディング技術を用いる場合、さらなるプロセスステップ（例えばボンドパッドのメッキなど）が必要であろう。
【００２９】
混合信号特性を任意選択的に有する読み出し回路を提供する半導体チップを、標準的なプロセス、具体的には標準ＣＭＯＳプロセスで、特にはシリコンで製造できる。この読み出し回路は、アモルファスシリコンパネルにおけるフラットパネル検出器のための読み出し回路よりも単純であり得る。なぜなら、ピクセルがアクティブで、従って電荷ではなく電圧又は電流を提供するからである。例えば、フリップチップ組立体又はその他のダイ・トウ・ウェハボンディング技術、例えばワイヤボンディング等を使用して、読み出し回路チップ３を半導体装置１の半導体ウェハに取り付けることが可能である。
【００３０】
次いで、ウェハをアクティブピクセルアレイ２の境界に沿って切断して真直な縁を得ることができる。これにより、半導体装置１を隣接する装置に密接に組み付けられ、より大きいパネルを形成できる。アクティブピクセルアレイ２が矩形の領域を覆い、読み出し回路チップ３が矩形の側辺の１つの付近に配置される場合、ウェハはその他の３つの側辺にて切り取られ得る。任意選択的に、読み出し回路チップ３が配置されている第４の側辺も、基板５へのより容易なボンディングを可能にするために、また、より小さいフォームファクタを得るために切断してもよい。具体的に、このようにして得られる半導体装置１は、元の（生）ウェハの主表面積の３０％を超える横方向寸法を有し得る。
【００３１】
半導体装置１は、ウェハレベルの低コストの製造プロセスで製造され得る。標準的なステッパリソグラフィ又はスキャナリソグラフィが使用可能であるが、費用対効果が非常に高い接触リソグラフィ又は近接リソグラフィを用いることも可能である。ＣＭＯＳプロセスを使用すると、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を作成できるが、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかを作成するだけで十分でもあろう。装置構造は、例えば２５０ｎｍよりも大きい特徴サイズ（特にはトランジスタ特徴サイズ）を有する（「クォーターミクロンプロセス」）か、或いは、５００ｎｍよりも大きい特徴サイズ（特にはトランジスタ特徴サイズ）を有する（「ハーフミクロンプロセス」）。光検出器は、任意の慣用的な光検出器であってよく、具体的には、ｎ−注入領域及びｐ−注入領域を含み得る少なくとも１つのフォトダイオードを含み得る。フォトダイオードの少なくとも１つの注入領域が主表面１１と接触し得る。フォトダイオードは、例えば、ピン止めフォトダイオードであり得るが、その他のフォトダイオードの変型を用いてもよい。例えば、部分的にピン止めされたフォトダイオードを使用してもよい。
【００３２】
読み出し回路チップ３もＣＭＯＳプロセスにより製造され得る。読み出し回路チップ３の少なくとも１つのトランジスタ特徴サイズは、具体的に、半導体装置１の対応するトランジスタ特徴サイズよりも小さくてよい。半導体装置１の特徴サイズは、読み出し回路チップ３の対応する特徴サイズに少なくとも等しいサイズであり得る。或いは、半導体装置１の特徴サイズと読み出し回路チップ３の対応する特徴サイズとの比が、２よりも大きくてもよい。
【００３３】
方法は、例えば、上記の実施形態による組立体により実現され得る。
【００３４】
組立体は、特に、Ｘ線検出器、特には医療用の撮像に使用され得る。
【００３５】
上述のウェハスケールセンサは、アモルファスシリコンの薄膜トランジスタを使用する場合と比較して、イメージングシステム全体の性能を向上させることができ、また、従来のウェハスケール方法と比較して生産コストを大幅に削減できる。接触リソグラフィ又は近接リソグラフィを用いると、製造プロセスの費用効率が、ステッチングによる生産方法よりも大幅に高くなる。
【符号の説明】
【００３６】
１：半導体装置
２：アクティブピクセルアレイ
３：読み出し回路チップ
４：ボンドパッド
５：基板
６：相互接続部
７，８：はんだボール
９，１０：ワイヤ
１１：主表面
１２：ピクセル
【図１】
2020530694.tif 000003
【図２】
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【図３】
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【図４】
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【国際調査報告】
2020530694.tif 000007
2020530694.tif 000008