(57)【要約】  一例では、ＮＡＮＤメモリデバイスは、基板（１０２）と、交互の導体／誘電体スタック（１４２）と、ＮＡＮＤストリング（１３０）と、ソース導体層（１４４）と、ソース接点（１３２）とを含む。交互の導体／誘電体スタック（１４２）は、基板（１０２）の上側に複数の導体／誘電体の対を含む。ＮＡＮＤストリング（１３０）は、交互の導体／誘電体スタック（１４２）を通って垂直に延びる。ソース導体層（１４４）は、交互の導体／誘電体スタック（１４２）の上側にあり、ＮＡＮＤストリング（１３０）の端部に接触している。ソース接点（１３２）は、ソース導体層（１４４）に接触する端部を含む。ＮＡＮＤストリング（１３０）は、ソース導体層（１４４）によってソース接点（１３２）に電気的に接続される。ソース導体層（１４４）は、１つまたは複数の導電領域を含む。
2020527294.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤメモリデバイスであって、
基板と、
前記基板の上側に複数の導体／誘電体の対を備える交互の導体／誘電体スタックと、
前記交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングと、
前記交互の導体／誘電体スタックの上側にあり、前記ＮＡＮＤストリングの第１の端部に接触するソース導体層と、
前記ソース導体層に接触する第１の端部を備えるソース接点であって、前記ＮＡＮＤストリングが、前記ソース導体層によって前記ソース接点に電気的に接続される、ソース接点とを備える、
ＮＡＮＤメモリデバイス。
【請求項２】
前記ソース導体層は、金属、金属合金、および金属ケイ化物のうちの１つまたは複数をそれぞれが含む１つまたは複数の導電領域を有する、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項３】
前記金属は、銅、コバルト、ニッケル、チタン、およびタングステンのうちの１つまたは複数を含む、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項４】
前記金属合金は、銅、コバルト、ニッケル、チタン、およびタングステンのうちの少なくとも２つの合金を含む、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項５】
前記金属ケイ化物は、銅ケイ化物、コバルトケイ化物、ニッケルケイ化物、チタンケイ化物、およびタングステンケイ化物のうちの１つまたは複数を含む、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項６】
前記ＮＡＮＤストリングと前記ソース導体層との間にエピタキシャルシリコン層をさらに備え、前記ＮＡＮＤストリングは、前記エピタキシャルシリコン層によって前記ソース導体層に電気的に接続される、
請求項１から５のいずれか一項に記載のＮＡＮＤメモリデバイス。
【請求項７】
前記ソース導体層は、複数の導電領域と、前記複数の導電領域を電気的に分離する１つまたは複数の分離領域とを有し、
前記ＮＡＮＤストリングは、前記複数の導電領域の第１の導電領域によって前記ソース接点に電気的に接続される、
請求項１から６のいずれか一項に記載のＮＡＮＤメモリデバイス。
【請求項８】
前記交互の導体／誘電体スタックを通って垂直に延びる貫通アレイ接点（ＴＡＣ）をさらに備え、前記ＴＡＣは、前記複数の導電領域の第２の導電領域に接触する、
請求項７に記載のＮＡＮＤメモリデバイス。
【請求項９】
第１の接点を備える第１の相互接続層をさらに備え、前記ＮＡＮＤストリングは、前記第１の導電領域によって前記第１の接点に電気的に接続される、
請求項７または８に記載のＮＡＮＤメモリデバイス。
【請求項１０】
第２の接点を備える第１の相互接続層をさらに備え、前記ＴＡＣは、前記第２の導電領域によって前記第２の接点に電気的に接続される、
請求項８に記載のＮＡＮＤメモリデバイス。
【請求項１１】
前記基板と前記ＮＡＮＤストリングとの間に周辺デバイスをさらに備える、
請求項１から１０のいずれか一項に記載のＮＡＮＤメモリデバイス。
【請求項１２】
前記周辺デバイスの上側にあり、前記周辺デバイスに接触する第２の相互接続層をさらに備え、前記第２の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を有する、
請求項１１に記載のＮＡＮＤメモリデバイス。
【請求項１３】
前記ＮＡＮＤストリングの第２の端部および前記ソース接点の第２の端部に接触する第３の相互接続層をさらに備え、前記第３の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を有する、
請求項１２に記載のＮＡＮＤメモリデバイス。
【請求項１４】
前記第２の相互接続層と前記第３の相互接続層との間に結合インターフェースをさらに備え、前記周辺デバイスは、前記第２の相互接続層および前記第３の相互接続層によって前記ＮＡＮＤストリングに電気的に接続される、
請求項１３に記載のＮＡＮＤメモリデバイス。
【請求項１５】
ＮＡＮＤメモリデバイスを形成するための方法であって、
第１の基板上に交互の導体／誘電体スタックの形成を行うことと、
いずれも前記交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングおよびソース接点の形成を行うことと、
前記ソース導体層が前記ＮＡＮＤストリングの第１の端部および前記ソース接点の第１の端部に接触し、前記ＮＡＮＤストリングが前記ソース導体層によって前記ソース接点に電気的に接続されるように、前記第１の基板のソース導体層への置換を行うこととを含む、
方法。
【請求項１６】
前記ソース導体層は、金属、金属合金、および金属ケイ化物のうちの１つもしくは複数をそれぞれが含む１つまたは複数の導電領域を有する、
請求項１５に記載の方法。
【請求項１７】
前記第１の基板のソース導体層への置換は、
前記第１の基板を除去することと、
前記第１の基板の元の場所に前記ソース導体層を形成することとを含む、
請求項１５または１６に記載の方法。
【請求項１８】
前記第１の基板を除去することは、
前記第１の基板を薄くすることと、
前記薄くされた第１の基板を除去することとを含む、
請求項１７に記載の方法。
【請求項１９】
前記第１の基板のソース導体層への置換は、
前記第１の基板上に金属層を形成することと、
前記第１の基板内のシリコンと前記金属層内の金属との間の反応に基づいて金属ケイ化物層を形成することとを含む、
請求項１５に記載の方法。
【請求項２０】
金属層を形成することは、
前記第１の基板を薄くすることと、
前記薄くされた第１の基板上に前記金属層を形成することとを含む、
請求項１９に記載の方法。
【請求項２１】
金属層を形成することは、
前記交互の導体／誘電体スタックに接触する前記第１の基板の第１の表面に分離領域を形成することと、
前記第１の基板の第２の表面から前記第１の基板を薄くして、前記分離領域を露出させることとをさらに含む、
請求項２０に記載の方法。
【請求項２２】
前記ソース導体層内に１つまたは複数の分離領域の形成を行うことをさらに含む、
請求項１５から２１のいずれか一項に記載の方法。
【請求項２３】
第２の基板上に周辺デバイスの形成を行うことと、
前記ＮＡＮＤストリングが前記第１の基板と前記周辺デバイスとの間にあるように、前記ＮＡＮＤストリングおよび前記周辺デバイスの接合を行うこととをさらに含む、
請求項１５から２２のいずれか一項に記載の方法。
【請求項２４】
前記ＮＡＮＤストリングおよび前記周辺デバイスの接合は、
前記ＮＡＮＤストリングの第２の端部および前記ソース接点の第２の端部に接触する第１の相互接続層を形成することと、
前記周辺デバイスに接触する第２の相互接続層を形成することと、
前記周辺デバイスが前記第１の相互接続層および前記第２の相互接続層によって前記ＮＡＮＤストリングに電気的に接続されるように、前記第１の相互接続層と前記第２の相互接続層との間に結合インターフェースを形成することとを含む、
請求項２３に記載の方法。
【請求項２５】
第１の相互接続層を形成することは、１つまたは複数の誘電体層内に１つもしくは複数の導体層を形成することを含み、
第２の相互接続層を形成することは、１つまたは複数の誘電体層内に１つもしくは複数の導体層を形成することを含む、
請求項２４に記載の方法。
【請求項２６】
結合インターフェースを形成することは、（ｉ）前記第１の相互接続層内の前記誘電体層の１つと前記第２の相互接続層内の前記誘電体層の１つとの間に化学結合を形成することと、（ｉｉ）前記第１の相互接続層内の前記導体層の１つと前記第２の相互接続層内の前記導体層の１つとの間に物理的な相互拡散を引き起こすこととの１つまたは複数を含む、
請求項２５に記載の方法。
【請求項２７】
三次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板上の周辺デバイスと、
前記周辺デバイスの上側にそれぞれが垂直に延びる複数のメモリストリングと、
前記複数のメモリストリングの上側のソース導体層であって、前記複数のメモリストリングのそれぞれの上端が、前記ソース導体層の第１の表面に接触する、ソース導体層とを備える、
三次元（３Ｄ）メモリデバイス。
【請求項２８】
前記ソース導体層は、約２０℃で少なくとも約１×１０４Ｓ／ｍの導電率を有する導電領域を有する、
請求項２７に記載の３Ｄメモリデバイス。
【請求項２９】
前記ソース導体層は、金属、金属合金、および金属ケイ化物のうちの１つまたは複数を含む導電領域を有する、
請求項２７に記載の３Ｄメモリデバイス。
【請求項３０】
前記複数のメモリストリングのそれぞれは、前記メモリストリングの前記上端にエピタキシャルプラグを有する、
請求項２７から２９のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３１】
前記エピタキシャルプラグは、単結晶シリコンを含む、
請求項３０に記載の３Ｄメモリデバイス。
【請求項３２】
前記複数のメモリストリングのそれぞれは、対応するエピタキシャルプラグのコンダクタンスを制御するように構成された選択ゲートを有する、
請求項３０または３１に記載の３Ｄメモリデバイス。
【請求項３３】
前記ソース導体層のコンダクタンスは、前記選択ゲートから独立している、
請求項３２に記載の３Ｄメモリデバイス。
【請求項３４】
前記ソース導体層の第２の表面上に第１の相互接続層をさらに備える、
請求項２７から３３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３５】
前記周辺デバイスの上側の交互の導体／誘電体スタックであって、前記複数のメモリストリングのそれぞれが、前記交互の導体／誘電体スタックを通って垂直に延びる、交互の導体／誘電体スタックと、
前記周辺デバイスと前記交互の導体／誘電体スタックとの間の第２の相互接続層と
をさらに備える、
請求項３４に記載の３Ｄメモリデバイス。
【請求項３６】
前記ソース導体層は、第１の導体領域と、第２の導体領域と、前記第１の導体領域および前記第２の導体領域を電気的に分離する分離領域とを有する、
請求項３５に記載の３Ｄメモリデバイス。
【請求項３７】
前記複数のメモリストリングのそれぞれは、前記ソース導体層の前記第１の導電領域に接触する、
請求項３６に記載の３Ｄメモリデバイス。
【請求項３８】
前記交互の導体／誘電体スタックを通って垂直に延び、前記ソース導体層の前記第１の導電領域に接触する第１の接点をさらに備える、
請求項３６または３７に記載の３Ｄメモリデバイス。
【請求項３９】
前記第１の相互接続層は、前記ソース導体層の前記第２の導電領域に接触する第２の接点を有する、
請求項３６から３８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項４０】
前記第１の相互接続層が前記第２の相互接続層に電気的に接続されるように、前記交互の導体／誘電体スタックを通って垂直に延び、それぞれの端部において前記第２の導電領域および前記第２の相互接続層に接触する第３の接点を備える、
請求項３９に記載の３Ｄメモリデバイス。
【請求項４１】
前記ソース導体層は、平面視でトレンチ形状またはプレート形状である、
請求項２７から４０のいずれか一項に記載の３Ｄメモリデバイス。
【請求項４２】
三次元（３Ｄ）メモリデバイスを形成するための方法であって、
第１の基板上に交互の導体／誘電体スタックの形成を行うことと、
前記複数のメモリストリングの各々の第１の端部が前記第１の基板の第１の表面に接触するように、前記交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングの形成を行うことと、
前記第１の基板の除去を行うことと、
前記複数のメモリストリングのそれぞれの前記第１の端部がソース導体層の第１の表面に接触するように、前記ソース導体層の形成を行うこととを含む、
方法。
【請求項４３】
前記ソース導体層の第２の表面上に第１の相互接続層の形成を行うことをさらに含む、
請求項４２に記載の方法。
【請求項４４】
前記ソース導体層をパターン化して、前記ソース導体層内に分離領域の形成を行うことをさらに含む、
請求項４２または４３に記載の方法。
【請求項４５】
前記第１の基板上で、前記複数のメモリストリングの上側に第２の相互接続層の形成を行うことと、
第２の基板上に周辺デバイスの形成を行うことと、
前記第２の基板上で、前記周辺デバイスの上側に第３の相互接続層の形成を行うことと、
前記第２の相互接続層が前記第３の相互接続層の上側にあり、前記第３の相互接続層に接触するように、前記第１の基板および前記第２の基板の結合を行うこととをさらに含む、
請求項４２から４４のいずれか一項に記載の方法。
【請求項４６】
三次元（３Ｄ）メモリデバイスを形成するための方法であって、
第１の基板上に交互の導体／誘電体スタックの形成を行うことと、
前記第１の基板の第１の側に、前記交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングの形成を行うことと、
前記第１の基板の第２の側から前記第１の基板の薄化を行うことと、
前記薄くされた第１の基板の前記第２の側に金属層の形成を行うことと、
前記金属層の少なくとも一部と前記薄くされた第１の基板との間の反応に基づいてソース導体層の形成を行うこととを含む、
方法。
【請求項４７】
前記第１の基板をパターン化して、前記第１の基板内に分離領域の形成を行うことをさらに含み、前記分離領域は、前記ソース導体層内に残る、
請求項４６に記載の方法。
【請求項４８】
前記ソース導体層をパターン化して、前記ソース導体層内に分離領域の形成を行うことをさらに含む、
請求項４６に記載の方法。
【請求項４９】
前記第１の基板は、シリコンを含み、
前記ソース導体層は、金属ケイ化物を含む、
請求項４６から４８のいずれか一項に記載の方法。
【請求項５０】
前記第１の基板上で、前記複数のメモリストリングの上側に第１の相互接続層の形成を行うことと、
第２の基板上に周辺デバイスの形成を行うことと、
前記第２の基板上で、前記周辺デバイスの上側に第２の相互接続層の形成を行うことと、
前記第１の相互接続層が前記第２の相互接続層の上側にあり、前記第２の相互接続層に接触するように、前記第１の基板および前記第２の基板の結合を行うこととを含む、
請求項４６から４９のいずれか一項に記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２０１７年１１月３０日に出願された中国特許出願第２０１７１１２３６９２４．１号の優先権を主張し、その内容全体は参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００３】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改良することによって、より小さいサイズに縮小される。ただし、メモリセルの特徴サイズが下限に近づくと、平面プロセスおよび製造技術は、困難になり、コストがかかるようになる。その結果、平面メモリセルのメモリ密度は、上限に近づく。
【０００４】
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
【発明の概要】
【０００５】
本明細書では、３Ｄメモリアーキテクチャおよびその製造方法の実施形態を開示する。
【０００６】
本開示のいくつかの実施形態によれば、ＮＡＮＤメモリデバイスは、基板と、交互の導体／誘電体スタックと、ＮＡＮＤストリングと、ソース導体層と、ソース接点とを備える。交互の導体／誘電体スタックは、基板の上側に複数の導体／誘電体の対を備える。ＮＡＮＤストリングは、交互の導体／誘電体スタックを通って垂直に延びる。ソース導体層は、交互の導体／誘電体スタックの上側にあり、ＮＡＮＤストリングの第１の端部に接触している。ソース接点は、ソース導体層に接触する第１の端部を備える。ＮＡＮＤストリングは、ソース導体層によってソース接点に電気的に接続される。
【０００７】
いくつかの実施形態では、ソース導体層は、金属、金属合金、および／もしくは金属ケイ化物をそれぞれが含む１つまたは複数の導電領域を備える。金属は、銅、コバルト、ニッケル、チタン、および／またはタングステンを含むことができる。金属合金は、銅、コバルト、ニッケル、チタン、およびタングステンのうちの少なくとも２つの合金を含むことができる。金属ケイ化物は、銅ケイ化物、コバルトケイ化物、ニッケルケイ化物、チタンケイ化物、および／またはタングステンケイ化物を含むことができる。
【０００８】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、ＮＡＮＤストリングとソース導体層との間にエピタキシャルシリコン層を備える。ＮＡＮＤストリングは、エピタキシャルシリコン層によってソース導体層に電気的に接続され得る。ソース導体層は、複数の導電領域と、複数の導電領域を電気的に分離する１つまたは複数の分離領域とを備えることができる。ＮＡＮＤストリングは、複数の導電領域の第１の導電領域によってソース接点に電気的に接続され得る。
【０００９】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、交互の導体／誘電体スタックを通って垂直に延びる貫通アレイ接点（ＴＡＣ）を備える。ＴＡＣは、複数の導電領域の第２の導電領域に接触することができる。
【００１０】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、第１の相互接続層（例えば、バックエンドオブライン（ＢＥＯＬ）相互接続層）を備える。第１の相互接続層は、第１の接点と、第２の接点とを備えることができる。ＮＡＮＤストリングは、第１の導電領域によって第１の接点に電気的に接続され得る。ＴＡＣは、第２の導電領域によって第２の接点に電気的に接続され得る。
【００１１】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、基板とＮＡＮＤストリングとの間に周辺デバイスを備える。ＮＡＮＤメモリデバイスは、周辺デバイスの上側にあり、周辺デバイスに接触する第２の相互接続層（例えば、周辺相互接続層）を備えることもできる。第２の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を備えることができる。ＮＡＮＤメモリデバイスは、ＮＡＮＤストリングの第２の端部およびソース接点の第２の端部に接触する第３の相互接続層（例えば、アレイ相互接続層）をさらに備えることができる。第３の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を備えることができる。
【００１２】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、第２の相互接続層と第３の相互接続層との間に結合インターフェースを備える。周辺デバイスは、第２の相互接続層および第３の相互接続層によってＮＡＮＤストリングに電気的に接続され得る。
【００１３】
本開示のいくつかの実施形態によれば、ＮＡＮＤメモリデバイスを形成するための方法が、開示される。交互の導体／誘電体スタックが、第１の基板上に形成される。いずれも交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングおよびソース接点が、形成される。第１の基板は、ソース導体層に置き換えられ、それにより、ソース導体層は、ＮＡＮＤストリングの第１の端部およびソース接点の第１の端部に接触し、ＮＡＮＤストリングは、ソース導体層によってソース接点に電気的に接続される。いくつかの実施形態では、ソース導体層は、金属、金属合金、および／もしくは金属ケイ化物をそれぞれが含む１つまたは複数の導電領域を備える。
【００１４】
いくつかの実施形態では、第１の基板をソース導体層に置き換えるために、第１の基板が除去され、ソース導体層が、第１の基板の元の場所に形成される。第１の基板を除去するために、第１の基板を薄くすることができ、薄くされた第１の基板を除去することができる。
【００１５】
いくつかの実施形態では、第１の基板をソース導体層に置き換えるために、金属層が、第１の基板上に形成され、金属ケイ化物層が、第１の基板内のシリコンと金属層内の金属との間の反応に基づいて形成される。金属層を形成するために、第１の基板を薄くすることができ、薄くされた第１の基板上に金属層を形成することができる。金属層を形成するために、交互の導体／誘電体スタックに接触する第１の基板の第１の表面に分離領域を形成することができ、第１の基板を第１の基板の第２の表面から薄くして分離領域を露出させることができる。いくつかの実施形態では、第１の基板がソース導体層に置き換えられた後、１つまたは複数の分離領域が、ソース導体層内に形成される。
【００１６】
いくつかの実施形態では、周辺デバイスが、第２の基板上に形成され得る。ＮＡＮＤストリングおよび周辺デバイスは、ＮＡＮＤストリングが第１の基板と周辺デバイスとの間にあるように接合され得る。ＮＡＮＤストリングおよび周辺デバイスを接合するために、ＮＡＮＤストリングの第２の端部およびソース接点の第２の端部に接触する第１の相互接続層を形成することができ、周辺デバイスに接触する第２の相互接続層を形成することができ、また、第１の相互接続層と第２の相互接続層との間に結合インターフェースを形成することができ、それにより、周辺デバイスは、第１の相互接続層および第２の相互接続層によってＮＡＮＤストリングに電気的に接続され得る。第１の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を含むことができる。第２の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を備えることができる。
【００１７】
いくつかの実施形態では、第１の相互接続層と第２の相互接続層との間に結合インターフェースを形成するために、第１の相互接続層内の誘電体層の１つと第２の相互接続層内の誘電体層の１つとの間に化学結合が形成され、および／または第１の相互接続層内の導体層の１つと第２の相互接続層内の導体層の１つとの間に物理的な相互拡散が引き起こされる。
【図面の簡単な説明】
【００１８】
本明細書に組み込まれ、明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造および使用を有効にする役割をさらに果たしている。
【図１】いくつかの実施形態による、３Ｄメモリデバイスの断面図である。
【図２Ａ】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す図である。
【図２Ｂ】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【図２Ｃ】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【図２Ｄ】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【図３Ａ】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す図である。
【図３Ｂ】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【図３Ｃ】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【図３Ｄ】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【図４】いくつかの実施形態による、アレイデバイスおよび周辺デバイスを接合するための典型的な製造プロセスを示す図である。
【図５Ａ】いくつかの実施形態による、ソース導体層を形成するための典型的な製造プロセスを示す図である。
【図５Ｂ】いくつかの実施形態による、ソース導体層を形成するための典型的な製造プロセスを示す別の図である。
【図６Ａ】いくつかの実施形態による、ソース導体層を形成するための別の典型的な製造プロセスを示す図である。
【図６Ｂ】いくつかの実施形態による、ソース導体層を形成するための別の典型的な製造プロセスを示す別の図である。
【図７】いくつかの実施形態による、ソース導体層上にＢＥＯＬ相互接続層を形成するための典型的な製造プロセスを示す図である。
【図８】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な方法のフローチャートである。
【図９】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な方法のフローチャートである。
【図１０】いくつかの実施形態による、アレイデバイスおよび周辺デバイスを有する３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。
【図１１】いくつかの実施形態による、ソース導体層を形成するための典型的な方法のフローチャートである。
【図１２】いくつかの実施形態による、ソース導体層を形成するための別の典型的な方法のフローチャートである。
【発明を実施するための形態】
【００１９】
本開示の実施形態を、添付の図を参照しながら説明する。
【００２０】
特有の構成および配置が論じられるが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
【００２１】
本明細書における「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへの言及は、記載している実施形態が特定の特徴、構造、または特性を含み得るが、全ての実施形態がこの特定の機能、構造、または特性を必ずしも含まなくてよいことを示すことが、留意される。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているかどうかに関係なく、他の実施形態に関連して、そのような特徴、構造、または特性をもたらすことは、当業者の知識の範囲内であろう。
【００２２】
一般に、用語は、文脈の中での使用から少なくとも部分的に理解され得る。例えば、文脈に少なくとも部分的に依存して、本明細書で使用する「１つまたは複数（ｏｎｅ  ｏｒ  ｍｏｒｅ）」という用語は、任意の特徴、構造、または特性を単数の意味で説明するために使用されても、特徴、構造または特性の組合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語もまた、文脈に少なくとも部分的に依存して、単数形の使用法を伝えるか、または複数形の使用法を伝えると理解され得る。さらに、「に基づいて」という用語は、必ずしも排他的な要因のセットを伝えることを意図していないと理解されてよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にし得る。
【００２３】
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、および「上方（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「直接上」を意味するだけでなく、何かとの間に中間の特徴または層を備えて何かの「上にある」意味も含み、また「上側（ａｂｏｖｅ）」または「上方（ｏｖｅｒ）」は、何かの「上側」または「上方」の意味だけでなく、これがそれらの間に中間の特徴または層を何ら備えずに何かの「上側」または「上方」にある（すなわち何かの上に直接ある」という意味を含むこともできる。
【００２４】
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的な相対語は、ある要素または特徴と別の要素または特徴との図に示すような関係を説明する際、説明を簡単にするために本明細書において使用され得る。空間的な相対語は、図に示す配向に加えて、使用中または操作中のデバイスのさまざまな配向を包含するように意図される。装置は別の方向に配向され（９０度または他の配向に回転され）てよく、本明細書で使用する空間的な相対記述子もそれにしたがって同様に解釈され得る。
【００２５】
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体を、パターン化することができる。基板の上部に追加される材料をパターン化することが可能であり、またはパターン化しないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製され得る。
【００２６】
本明細書で使用する場合、「層」という用語は、ある厚を有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができるか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面間に位置することができる。層は、水平、垂直、および／またはテーパ表面に沿って延在することができる。基材は、層であることができ、その中に１つもしくは複数の層を含むことができ、ならびに／またはその上、その上側、および／もしくはその下側に１つもしくは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（その中に接点、相互接続線、および／またはビアが形成される）と、１つまたは複数の誘電体層とを含むことができる。
【００２７】
本明細書で使用する場合、「名目の／名目上」という用語は、製品またはプロセスの設計段階中に設定される、コンポーネントもしくはプロセス操作上の特性またはパラメータにおいて、希望値または目標値を指し、希望値を上回るおよび／または下回る値の範囲も有する。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連付けられた特定のテクノロジーノードに基づいて変動し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、例えば値の１０〜３０％以内で変動する所与の量の値を示すことができる（例えば、値の±１０％、±２０％、または±３０％）。
【００２８】
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤストリングなど、本明細書では「メモリストリング」と呼ばれる）を横方向に配向された基板上に有し、それによってメモリストリングが、基板に対して垂直方向に延びる、半導体デバイスを指す。本明細書で使用する場合、「垂直の／垂直に」という用語は、基板の横方向面に対して名目上垂直であることを意味する。
【００２９】
いくつかの３Ｄメモリデバイスでは、ソース選択ゲートが、３Ｄメモリデバイスの基板内に形成されたドープシリコンチャネルのオン／オフ状態を制御する。ソース選択ゲートの操作速度は、シリコンチャネルのコンダクタンスに依存し、これは、シリコンが半導体材料であるために限定され得る。さらに、メモリセルのブロック全体が単一のソース選択ゲートを共有し得るため、メモリブロックのアレイ共通ソースを駆動する負荷は、周辺デバイスにとって難題になり得る。
【００３０】
本開示による様々な実施形態は、他の３Ｄメモリデバイスによって使用される基板内のシリコンチャネルの代わりにソース導体層を備えた３Ｄメモリデバイスを提供する。本明細書に開示するソース導体層を形成する導電性材料（例えば、金属、金属合金、および／または金属ケイ化物）でシリコンを置き換えることにより、３Ｄメモリデバイスのソース側（例えば、共通ソース接点とＮＡＮＤストリングとの間）の抵抗を低減することができ、それによってデバイスの操作速度を増大させる。いくつかの実施形態では、ソース選択ゲートの消去操作の導電機構は、ゲート誘起ドレイン漏れ（ＧＩＤＬ）によって駆動されるようになり得る。
【００３１】
さらに、シリコン基板と比較して、本明細書で開示するソース導体層は、単一メモリブロック、複数のメモリブロック、またはメモリブロックの一部を所望に応じて駆動するための任意の適切なレイアウトに（例えば、異なる分離領域で）より容易にパターン化することができ、それによってメモリアレイに対する周辺デバイスの駆動能力を強化することができる。その導電性により、本明細書で開示するソース導体層は、相互接続層（例えば、ＢＥＯＬ相互接続の一部）としてパターン化され、使用され得る。
【００３２】
図１は、本開示のいくつかの実施形態による典型的な３Ｄメモリデバイス１００の断面を示す。３Ｄメモリデバイス１００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、絶縁体上のシリコン（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板１０２を含むことができる。
【００３３】
３Ｄメモリデバイス１００は、基板１０２上に周辺デバイスを含むことができる。周辺デバイスは、基板１０２「上」に形成することができ、ここで、周辺デバイスの全体または一部は、基板１０２内に（例えば、基板１０２の上面の下側に）および／もしくは基板１０２上に直接形成される。周辺デバイスは、基板１０２上に形成された複数のトランジスタ１０６を含むことができる。同様に、分離領域１０４およびドープ領域１０８（例えば、トランジスタ１０６のソース領域またはドレイン領域）が、基板１０２内に形成され得る。
【００３４】
いくつかの実施形態では、周辺デバイスは、３Ｄメモリデバイス１００の操作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流または電圧リファレンス、あるいは回路の任意のアクティブまたはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、もしくはコンデンサ）を含むことができる。いくつかの実施形態では、周辺デバイスは、（「ＣＭＯＳチップ」としても知られる）相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して基板１０２上に形成される。
【００３５】
３Ｄメモリデバイス１００は、トランジスタ１０６との間で電気信号を転送するために、トランジスタ１０６の上側に周辺相互接続層１２２を含むことができる。周辺相互接続層１２２は、接点１０７および接点１１４などの１つまたは複数の接点と、それぞれが１つもしくは複数の相互接続線および／またはビアを含む、導体層１１６および導体層１２０などの１つまたは複数の導体層とを含むことができる。本明細書で使用する場合、「接点」という用語は、垂直相互接続アクセス（例えば、ビア）および横方向線（例えば、相互接続線）を含む、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびＢＥＯＬ相互接続などの任意の適切なタイプの相互接続を広く含むことができる。周辺相互接続層１２２は、誘電体層１１０、１１２、および１１８などの１つまたは複数の層間誘電体（ＩＬＤ）層をさらに含むことができる。すなわち、周辺相互接続層１２２は、誘電体層１１２および１１８内に導体層１１６および１２０を含むことができる。周辺相互接続層１２２内の接点および導体層は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。周辺相互接続層１２２内の誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープ酸化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【００３６】
３Ｄメモリデバイス１００は、周辺デバイスの上側にメモリアレイデバイスを含むことができる。３Ｄメモリデバイス１００内の構成要素の空間的関係をさらに示すために、図１ではｘ軸およびｙ軸が追加されていることに留意されたい。基板１０２は、ｘ方向（横方向または幅方向）に横方向に延びる２つの横方向面（例えば、上面および底面）を含む。本明細書で使用する場合、１つの構成要素（例えば、層またはデバイス）が半導体デバイス（例えば、３Ｄメモリデバイス１００）の別の構成要素（例えば、層もしくはデバイス）の「上」、「上側」、または「下側」であるかどうかは、基板がｙ方向に半導体デバイスの最下平面内に位置決めされたときに半導体デバイスの基板（例えば、基板１０２）に対してｙ方向（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示を通して適用される。
【００３７】
いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリセルが基板１０２の上側に垂直に延びるＮＡＮＤストリング１３０のアレイの形態で設けられる、ＮＡＮＤフラッシュメモリデバイスである。アレイデバイスは、複数の導体層１３４および誘電体層１３６の対を通って延びる複数のＮＡＮＤストリング１３０を含むことができる。複数の導体／誘電体層の対は、本明細書では「交互の導体／誘電体スタック」１４２とも呼ばれる。交互の導体／誘電体スタック１４２内の導体層１３４および誘電体層１３６は、垂直方向に交互する。換言すれば、交互の導体／誘電体スタック１４２の上部または底部のものを除き、各導体層１３４は、両側の２つの誘電体層１３６に隣接することができ、各誘電体層１３６は、両側の２つの導体層１３４に隣接することができる。導体層１３４は、それぞれ同じ厚さを有するか、または異なる厚さを有することができる。同様に、誘電体層１３６は、それぞれ同じ厚さを有するか、または異なる厚さを有することができる。例えば、交互の導体／誘電体スタック１４２内の第１の複数の導体／誘電体の対の場合、各導体層１３４および誘電体層１３６の厚さは、約５ｎｍから約４０ｎｍの間（例えば、５ｎｍから４０ｎｍの間）であることができる。交互の導体／誘電体スタック１４２内の第２の複数の導体／誘電体の対の場合、各導体層１３４および誘電体層１３６の厚さは、約１０ｎｍから約４０ｎｍの間（例えば、１０ｎｍから４０ｎｍの間）であることができる。交互の導体／誘電体スタック１４２内の第３の複数の導体／誘電体の対の場合、各導体層１３４の厚さは、約５ｎｍから約４０ｎｍの間（例えば、５ｎｍから４０ｎｍの間）であることができ、各誘電体層１３６の厚さは、約５０ｎｍから約２００ｎｍの間（例えば、５０ｎｍから２００ｎｍの間）であることができる。
【００３８】
いくつかの実施形態では、交互の導体／誘電体スタック１４２は、異なる材料および／もしくは厚さを有する、この導体／誘電体層の対より多くの導体層または多くの誘電体層を含む。導体層１３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層１３６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【００３９】
図１に示すように、各ＮＡＮＤストリング１３０は、半導体チャネル１２８と、（「メモリ膜」としても知られる）誘電体層１２９とを含むことができる。いくつかの実施形態では、半導体チャネル１２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、誘電体層１２９は、トンネル層、蓄積層（「電荷トラップ／蓄積層」としても知られる）、およびブロッキング層を含む複合層である。各ＮＡＮＤストリング１３０は、円柱形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル１２８、トンネル層、蓄積層、およびブロッキング層は、柱の中心から外面に向かう方向にこの順序で配置される。トンネル層は、酸化ケイ素、窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。トンネル層の厚さ（例えば、各ＮＡＮＤストリング１３０の半径方向）は、約５ｎｍから約１５ｎｍの間（例えば、５ｎｍから１５ｎｍの間）であることができる。蓄積層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含むことができる。蓄積層の厚さ（例えば、各ＮＡＮＤストリング１３０の半径方向）は、約３ｎｍから約１５ｎｍの間（例えば、３ｎｍから１５ｎｍの間）であることができる。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、ブロッキング層は、厚さが約４ｎｍから約１５ｎｍの間（例えば、４ｎｍから１５ｎｍの間）の酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。別の例では、ブロッキング層は、厚さが約１ｎｍから約５ｎｍの間（例えば、１ｎｍから５ｎｍの間）の酸化アルミニウム（Ａｌ２Ｏ３）層などの高ｋ誘電体層を含むことができる。
【００４０】
いくつかの実施形態では、ＮＡＮＤストリング１３０は、ＮＡＮＤストリング１３０用の（それぞれがワード線の一部である）複数の制御ゲートを含む。交互の導体／誘電体スタック１４２内の各導体層１３４は、ＮＡＮＤストリング１３０の各メモリセル用の制御ゲートとして作用することができる。図１に示すように、ＮＡＮＤストリング１３０は、ＮＡＮＤストリング１３０の上端に選択ゲート１３８（例えば、ソース選択ゲート）を含むことができる。ＮＡＮＤストリング１３０は、ＮＡＮＤストリング１３０の下端に別の選択ゲート１４０（例えば、ドレイン選択ゲート）を含むことができる。本明細書で使用する場合、構成要素（例えば、ＮＡＮＤストリング１３０）の「上端」は、ｙ方向に基板１０２からより遠く離れた端部であり、構成要素（例えば、ＮＡＮＤストリング１３０）の「下端」は、ｙ方向に基板１０２により近い端部である。図１に示すように、各ＮＡＮＤストリング１３０について、ソース選択ゲート１３８は、ドレイン選択ゲート１４０の上側にあることができる。いくつかの実施形態では、選択ゲート１３８および選択ゲート１４０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含む。
【００４１】
いくつかの実施形態では、３Ｄメモリデバイス１００は、交互の導体／誘電体スタック１４２の上側にソース導体層１４４を含む。ソース導体層１４４の底面は、ＮＡＮＤストリング１３０の上端に接触することができる。ソース導体層１４４は、１つまたは複数の導電領域（例えば、導電領域１５８および１６０）と、導電領域を電気的に分離する１つまたは複数の分離領域（例えば、分離領域１４６）とを含むことができる。半導体層（例えば、ドープシリコンチャネル）とは異なり、導電領域１５８および１６０は導電性材料を含むため、導電領域１５８および１６０のコンダクタンスは、ソース選択ゲート１３８から独立している。したがって、ソース導体層１４４は、１つまたは複数のＮＡＮＤストリング１３０と、（例えば、３Ｄメモリデバイス１００のメモリブロック内のすべてのＮＡＮＤストリング１３０の共通ソース接点として作用する）ソース接点１３２との間の電気接続を、ＮＡＮＤストリングおよび共通ソース接点を電気的に接続するために半導体チャネルが使用される他の３Ｄメモリデバイスと比較してより低い抵抗を有して提供することができる。
【００４２】
導電領域１５８および１６０は、シリコン（例えば、アモルファスシリコン、単結晶シリコン、またはドープもしくは非ドープのポリシリコン）などの、半導体材料よりも高い導電率を有する導電性材料を含むことができる。いくつかの実施形態では、導電領域１５８および１６０はそれぞれ、約２０℃で少なくとも約１×１０４Ｓ／ｍ、例えば２０℃で少なくとも１×１０４Ｓ／ｍの導電率を有する。いくつかの実施形態では、導電領域１５８および１６０はそれぞれ、約２０℃で約１×１０４Ｓ／ｍから約１×１０８Ｓ／ｍの間、例えば２０℃で１×１０４Ｓ／ｍから１×１０８Ｓ／ｍの間（例えば、１×１０４Ｓ／ｍ、１×１０５Ｓ／ｍ、５×１０５Ｓ／ｍ、１×１０６Ｓ／ｍ、２×１０６Ｓ／ｍ、３×１０６Ｓ／ｍ、４×１０６Ｓ／ｍ、５×１０６Ｓ／ｍ、６×１０６Ｓ／ｍ、７×１０６Ｓ／ｍ、８×１０６Ｓ／ｍ、９×１０６Ｓ／ｍ、１×１０７Ｓ／ｍ、２×１０７Ｓ／ｍ、３×１０７Ｓ／ｍ、４×１０７Ｓ／ｍ、５×１０７Ｓ／ｍ、６×１０７Ｓ／ｍ、７×１０７Ｓ／ｍ、８×１０７Ｓ／ｍ、９×１０７Ｓ／ｍ、１×１０８Ｓ／ｍ、２０℃における、これらの値の任意のものによって下限が境界付けられた任意の範囲、またはこれらの値の任意の２つによって定められた任意の範囲内）の導電率を有する。導電領域１５８および１６０内の導電性材料は、金属、金属合金、および金属ケイ化物を含むことができるが、これらに限定されない。いくつかの実施形態では、導電領域１５８および１６０はそれぞれ、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、およびタングステン（Ｗ）などの１つまたは複数の金属を含む。金属は、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）など、任意の他の適切な金属を含むこともできる。いくつかの実施形態では、導電領域１５８および１６０はそれぞれ、各々がＣｕ、Ｃｏ、Ｎｉ、Ｔｉ、およびＷのうちの少なくとも２つの合金である１つもしくは複数の金属合金（例えば、ＴｉＮｉ合金もしくはＴｉＮｉ合金とＴｉＷ合金の組み合わせ）、または任意の他の適切な金属合金、例えば、Ａｇ、Ａｌ、Ａｕ、Ｐｔ、鉄（Ｆｅ）、クロム（Ｃｒ）などを含む。いくつかの実施形態では、導電領域１５８および１６０はそれぞれ、銅ケイ化物、コバルトケイ化物、ニッケルケイ化物、チタンケイ化物、およびタングステンケイ化物などの１つまたは複数の金属ケイ化物を含む。金属ケイ化物は、銀ケイ化物、アルミニウムケイ化物、金ケイ化物、白金ケイ化物など、任意の他の適切な金属ケイ化物を含むこともできる。
【００４３】
ソース導体層１４４をパターン化して、異なる配置で異なる数の導電領域および分離領域を有する任意の適切なレイアウトを形成することができる。ソース導体層１４４内の導電領域および分離領域の異なるレイアウトを使用して、単一メモリブロック、複数のメモリブロック、またはメモリブロックの一部分（例えば、１つもしくは複数のメモリフィンガ）内のＮＡＮＤストリングのアレイなど、さまざまな構成でメモリアレイを駆動することができる。ソース導体層１４４によって駆動されるメモリアレイの様々な構成に対応するために、いくつかの実施形態では、ソース導体層１４４は、平面図においてトレンチ形状またはプレート形状であり、それにより、導電領域（例えば、導電領域１５８）は、ＮＡＮＤストリング１３０のアレイに接触することができる。いくつかの実施形態では、ソース導体層１４４内の少なくとも１つの導電領域（例えば、導電領域１６０）は、ＮＡＮＤストリング１３０に接触していない（例えば、分離領域１４６により導電領域１５８から電気的に分離されている）。導電領域１６０は、アレイデバイスおよび／または周辺デバイスから上位レベル相互接続（例えば、ＢＥＯＬ相互接続）までの間に電気接続を提供するために、アレイデバイス内の任意の適切な接点に接触することができる。すなわち、ソース導体層１４４をパターン化して、ＢＥＯＬ相互接続の一部として機能するように任意の適切なレイアウトを形成することができる。
【００４４】
いくつかの実施形態では、分離領域１４６は、ソース導体層１４４の厚さ全体にわたって延びて、導電領域１５８および導電領域１６０を電気的に分離する。分離領域１４６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素、任意の他の適切な誘電体材料、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。パターン化プロセス（例えば、フォトリソグラフィおよび乾式／湿式エッチング）が、ソース導体層１４４内に分離領域１４６をパターン化するために使用され得る。次いで、分離領域１４６が、パターン化された領域における誘電体材料の熱成長および／または薄膜堆積によって形成され得る。複数の導電領域（例えば、導電領域１５８および１６０）のレイアウトは、ソース導体層１４４内に分離領域（例えば、分離領域１４６）を形成することによって画定され得る。
【００４５】
いくつかの実施形態では、ＮＡＮＤストリング１３０は、ＮＡＮＤストリング１３０の半導体チャネル１２８の上端上にエピタキシャル層１４７をさらに含む。エピタキシャル層１４７は、シリコンなどの半導体材料を含むことができる。エピタキシャル層１４７は、半導体層（例えば、シリコン基板）からエピタキシャル成長させることができる。例えば、エピタキシャル層１４７は、（例えば、３Ｄメモリデバイス１００において除去されソース導体層１４４に置き換えられる前に）シリコン基板からエピタキシャル成長させた単結晶シリコン層であることができる。各ＮＡＮＤストリング１３０について、エピタキシャル層１４７は、本明細書では「エピタキシャルプラグ」と呼ばれる。ＮＡＮＤストリング１３０の上端のエピタキシャルプラグ１４７は、ソース導体層１４４の導電領域１５８とＮＡＮＤストリング１３０の半導体チャネル１２８の両方に接触することができ、それによってＮＡＮＤストリング１３０とソース導体層１４４との間に電気接続を提供する。エピタキシャルプラグ１４７は、ソース選択ゲート１３８の部分的または全体の厚さを通って垂直に延びることができ、ＮＡＮＤストリング１３０の上端のソース選択ゲート１３８によって制御できるチャネルとして機能することができる。ソース選択ゲート１３８は、エピタキシャルプラグ１４７のコンダクタンスを制御することができる。一方、ソース選択ゲート１３８の上側のソース導体層１４４の導電領域１５８は導電性材料を含むため、ソース選択ゲート１３８は、導電領域１５８のコンダクタンスを制御できない。したがって、ＮＡＮＤストリング１３０のソース側の制御は、エピタキシャル層１４７上でのみ実行され得る。いくつかの実施形態では、ソース選択ゲート１３８の厚さおよびエピタキシャル層１４７の厚さは、それぞれ調整され得る。例えば、ソース選択ゲート１３８の厚さは、約５ｎｍから約１００ｎｍの間（例えば、５ｎｍから１００ｎｍの間）であることができ、エピタキシャル層１４７の厚さは、約１ｎｍから約１００ｎｍの間（例えば、１ｎｍから１００ｎｍの間）であることができる。
【００４６】
いくつかの実施形態では、アレイデバイスは、交互の導体／誘電体スタック１４２を通って垂直に延びるソース接点１３２をさらに含む。図１に示すように、ソース接点１３２の上端は、ソース導体層１４４の導電領域１５８に接触することができ、ソース導体層１４４の導電領域１５８によってＮＡＮＤストリング１３０に電気的に接続することができる。いくつかの実施形態では、複数のＮＡＮＤストリング（例えば、単一メモリブロック、複数のメモリブロック、またはメモリブロックの一部のＮＡＮＤストリングのアレイ）は、ソース導体層１４４によってソース接点１３２に電気的に接続され得る。したがって、ソース接点１３２は、複数のＮＡＮＤストリングの「共通ソース接点」と呼ばれ得る。ソース接点１３２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ソース接点１３２を交互の導体／誘電体スタック１４２内の周囲の導体層１３４から電気的に絶縁するために、任意の適切な誘電体材料を有する誘電体層が、ソース接点１３２と交互の導体／誘電体スタック１４２との間にあることができる。
【００４７】
いくつかの実施形態では、アレイデバイスは、交互の導体／誘電体スタック１４２を通って垂直に延びる貫通アレイ接点（ＴＡＣ）１６２をさらに含む。ＴＡＣ１６２は、交互の導体／誘電体スタック１４２の厚さ全体（例えば、垂直方向のすべての導体／誘電体の対）を通って延びることができる。ＴＡＣ１６２の上端は、ソース導体層１４４内の導電領域１６０に接触することができる。ＴＡＣ１６２は、導電領域１６０によって、周辺デバイスからＢＥＯＬ接触層１６６、ＢＥＯＬ導体層１６８、およびパッド層１５６に電気信号を運ぶことができる。ＴＡＣ１６２は、導体材料で充填された、（例えば、乾式／湿式エッチングプロセスによって形成された）、交互の導体／誘電体スタック１４２を通る垂直開口部を含むことができる。いくつかの実施形態では、誘電体層１６４が、電気絶縁の目的で、ＴＡＣ１６２と交互の導体／誘電体スタック１４２との間にある。ＴＡＣ１６２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ＴＡＣ１６２の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって導体材料で充填され得る。
【００４８】
図１に示すように、３Ｄメモリデバイス１００は、周辺相互接続層１２２の上側にあり、これに接触するアレイ相互接続層１２３を含むことができる。アレイ相互接続層１２３は、ビット線接点１２６と、１つまたは複数の導体層（例えば、導体層１２４）と、１つまたは複数の誘電体層（例えば、誘電体層１２１および１２５）とを含むことができる。各ビット線接点１２６は、対応するＮＡＮＤストリング１３０の下端に接触して、対応するＮＡＮＤストリング１３０を個別にアドレス指定することができる。導体層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層は、酸化ケイ素、窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【００４９】
周辺相互接続層１２２の誘電体層１１８とアレイ相互接続層１２３の誘電体層１２１との間に、結合インターフェース１１９が形成され得る。結合インターフェース１１９は、アレイ相互接続層１２３の導体層１２４と周辺相互接続層１２２の導体層１２０との間にも形成され得る。誘電体層１１８および誘電体層１２１のそれぞれは、窒化ケイ素または酸化ケイ素を含むことができる。
【００５０】
いくつかの実施形態では、第１の半導体構造１７０が、結合インターフェース１１９において第２の半導体構造１７２に結合される。第１の半導体構造１７０は、基板１０２と、基板１０２上の１つまたは複数の周辺デバイスと、周辺相互接続層１２２とを含むことができる。第２の半導体構造１７２は、ソース導体層１４４と、アレイ相互接続層１２３と、複数の導体／誘電体層の対を有する交互の導体／誘電体スタック１４２と、ＮＡＮＤストリング１３０とを含むことができる。第１の半導体構造１７０は、図１の結合インターフェース１１９の下側に示す要素を含むことができ、第２の半導体構造１７２は、図１の結合インターフェース１１９の上側に示す要素を含むことができる。周辺相互接続層１２２は、結合インターフェース１１９においてアレイ相互接続層１２３の導体層１２４に接触する導体層１２０を含むことができる。周辺相互接続層１２２は、結合インターフェース１１９においてアレイ相互接続層１２３の誘電体層１２１に接触する誘電体層１１８を含むこともできる。
【００５１】
図１に示すように、３Ｄメモリデバイス１００は、ソース導体層１４４の上側にＢＥＯＬ相互接続層１５３をさらに含むことができる。いくつかの実施形態では、ＢＥＯＬ相互接続層１５３は、導体層１５４および１６８と、接触層１４８および１６６と、１つまたは複数の誘電体層（例えば、誘電体層１５２）と、１つまたは複数のパッド層（例えば、パッド層１５６）とを含む。ＢＥＯＬ相互接続層１５３は、３Ｄメモリデバイス１００と外部回路との間で電気信号を転送することができる。ＢＥＯＬ相互接続層１５３内の導体層、接触層、およびパッド層（例えば、結合パッドを含む）は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ＢＥＯＬ相互接続層１５３内の誘電体層は、酸化ケイ素、窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【００５２】
ＢＥＯＬ相互接続層１５３は、周辺デバイスに電気的に接続され得る。詳細には、ＢＥＯＬ相互接続層１５３の接触層１６６は、ソース導体層１４４の上面においてソース導体層１４４の導電領域１６０に接触することができる。ＴＡＣ１６２の上端は、ソース導体層１４４の底面においてソース導体層１４４の導電領域１６０に接触することができる。ＴＡＣ１６２の下端は、アレイ相互接続層１２３内の接点に接触することができる。
【００５３】
いくつかの実施形態では、ＢＥＯＬ相互接続層１５３は、ソース導体層１４４も含む。例えば、ソース導体層１４４の導電領域１５８は、接触層１４８と共に、アレイデバイス（例えば、ＮＡＮＤストリング１３０およびソース接点１３２）を他の回路（例えば、ＢＥＯＬ導体層１５４およびパッド層１５６）に電気的に接続することができる。同様に、ソース導体層１４４の導電領域１６０は、接触層１６６、ＴＡＣ１６２、アレイ相互接続層１２３および周辺相互接続層１２２と共に、周辺デバイス（例えば、トランジスタ１０６）を他の回路（例えば、ＢＥＯＬ導体層１６８およびパッド層１５６）に電気的に接続することができる。いくつかの実施形態では、ＢＥＯＬ相互接続層１５３の一部として、ソース導体層１４４は、アレイデバイスおよび周辺デバイスの所望の相互接続構成に基づいて、導電領域の任意の適切なレイアウトを形成するようにパターン化され得る。
【００５４】
図２Ａ〜２Ｄは、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す。図８は、周辺デバイスおよび周辺相互接続層を形成するための典型的な方法８００のフローチャートである。図２Ａ〜２Ｄおよび図８に示す周辺デバイスおよび周辺相互接続層の一例は、図１に示す周辺デバイス（例えば、トランジスタ１０６）および周辺相互接続層１２２である。方法８００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。
【００５５】
図８を参照すると、方法８００は作業８０２で開始し、ここでは、周辺デバイスが第１の基板上に形成される。第１の基板は、シリコン基板であることができる。図２Ａに示すように、周辺デバイスが、第１のシリコン基板２０２上に形成される。周辺デバイスは、第１のシリコン基板２０２上に形成された複数のトランジスタ２０４を含むことができる。トランジスタ２０４は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせを含むがこれらに限定されない複数の処理ステップによって形成され得る。いくつかの実施形態では、ドープ領域２０８が第１のシリコン基板２０２内に形成され、例えばトランジスタ２０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態では、第１のシリコン基板２０２内には、分離領域２０６も形成される。
【００５６】
方法８００は、図８に示すように、作業８０４に進み、ここでは１つまたは複数の誘電体層および導体層が、周辺デバイスの上側に形成される。図２Ｂに示すように、第１の誘電体層２１０が、第１のシリコン基板２０２上に形成され得る。第１の誘電体層２１０は、周辺デバイス（例えば、トランジスタ２０４）との電気接続を行うために、ＭＥＯＬ接点を含む接触層２０９を含むことができる。
【００５７】
図２Ｃに示すように、第２の誘電体層２１６が、第１の誘電体層２１０上に形成される。いくつかの実施形態では、第２の誘電体層２１６は、別個のステップで形成された複数の層の組み合わせである。例えば、第２の誘電体層２１６は、導体層２１２と、接触層２１４とを含むことができる。導体層（例えば、導体層２１２）および接触層（例えば、接触層２０９および２１４）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電気めっき、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。導体層および接触層を形成するための製造プロセスは、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、またはそれらの任意の組み合わせを含むこともできる。誘電体層（例えば、誘電体層２１０および２１６）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。
【００５８】
方法８００は、図８に示すように、作業８０６に進み、ここでは周辺相互接続層の上部誘電体層および上部導体層が、形成される。作業８０４および８０６で形成された誘電体層および導体層は、「相互接続層」（例えば、周辺相互接続層）と総称することができる。誘電体層および導体層のそれぞれは、周辺デバイスとの間で電気信号を転送する周辺相互接続層の一部であることができる。図２Ｄに示すように、第３の誘電体層（上部誘電体層）２１８が、第２の誘電体層２１６上に形成され、上部導体層２２０が、第３の誘電体層２１８内に形成される。その結果、周辺相互接続層２２２が、形成される。導体層（例えば、導体層２２０）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電気めっき、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。導体層および接触層を形成するための製造プロセスは、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、またはそれらの任意の組み合わせを含むこともできる。誘電体層（例えば、誘電体層２１８）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。
【００５９】
図３Ａ〜図３Ｄは、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示している。図９は、アレイデバイスおよびアレイ相互接続層を形成するための典型的な方法９００のフローチャートである。図３Ａ〜図３Ｄおよび図９に示すアレイデバイスおよびアレイ相互接続層の一例は、図１に示すアレイデバイス（例えば、ＮＡＮＤストリング１３０）およびアレイ相互接続層１２３である。方法９００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。
【００６０】
図９を参照すると、方法９００は作業９０２で開始し、ここでは分離領域が、第２の基板内に形成される。第２の基板は、図３Ａの第２のシリコン基板３０２などのシリコン基板であることができる。アレイデバイスが、第２のシリコン基板３０２上に形成され得る。いくつかの実施形態では、第２のシリコン基板３０２内に、分離領域３０４が形成される。分離領域３０４は、熱成長および／または薄膜堆積によって形成され得る。パターン化プロセス（例えば、フォトリソグラフィおよび乾式／湿式エッチング）が、第２のシリコン基板３０２内に分離領域３０４をパターン化するために使用され得る。
【００６１】
方法９００は、図９に示すように作業９０４に進み、ここでは、（本明細書では「交互の誘電体スタック」とも呼ばれる）複数の誘電体層の対が、第２の基板上に形成される。図３Ｂに示すように、第１の誘電体層３０８および第２の誘電体層３１０の複数の対が、第２のシリコン基板３０２上に形成される。複数の誘電体の対は、交互の誘電体スタック３０６を形成することができる。交互の誘電体スタック３０６は、第１の誘電体層３０８と、第１の誘電体層３０８とは異なる第２の誘電体層３１０との交互スタックを含むことができる。いくつかの実施形態では、各誘電体層の対は、窒化ケイ素の層と、酸化ケイ素の層とを含む。いくつかの実施形態では、交互の誘電体スタック３０６内には、異なる材料で作製され、および／または異なる厚さを有する、この誘電体層の対よりも多くの層が存在する。いくつかの実施形態では、第１の誘電体層３０８はそれぞれ、同じ厚さを有するか、または異なる厚さを有することができる。同様に、第２の誘電体層３１０はそれぞれ、同じ厚さを有するか、または異なる厚さを有することができる。一例では、交互の誘電体スタック３０６内の第１の複数の誘電体の対の場合、各第１の誘電体層３０８および第２の誘電体層３１０の厚さは、約５ｎｍから約４０ｎｍ（例えば５ｎｍから４０ｎｍ）であることができる。交互の誘電体スタック３０６内の第２の複数の誘電体の対の場合、各第１の誘電体層３０８および第２の誘電体層３１０の厚さは、約１０ｎｍから約４０ｎｍの間（例えば、１０ｎｍから４０ｎｍの間）であることができる。交互の誘電体スタック３０６内の第３の複数の誘電体の対の場合、各第１の誘電体層３０８の厚さは、約５ｎｍから約４０ｎｍの間（例えば、５ｎｍから４０ｎｍの間）であり、各第２の誘電体層３１０の厚さは、約５０ｎｍから約２００ｎｍの間（例えば、５０ｎｍから２００ｎｍの間）であることができる。交互の誘電体スタック３０６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、交互の誘電体スタック３０６は、複数の導体／誘電体層の対、すなわち、導体層（例えば、ポリシリコン）および誘電体層（例えば、酸化ケイ素）の交互スタックで置き換えられ得る。
【００６２】
方法９００は、図９に示すように、作業９０６に進み、ここではアレイデバイスの複数のＮＡＮＤストリングが、第２の基板上に形成される。図３Ｃに示すように、ＮＡＮＤストリング３１８が、第２のシリコン基板３０２上に形成される。交互の誘電体スタック３０６の各第１の誘電体層３０８は、導体層３１６に置き換えられ、それによって交互の導体／誘電体スタック３１４内に複数の導体／誘電体層の対を形成することができる。第１の誘電体層３０８の導体層３１６への置き換えは、第２の誘電体層３１０に対して選択的に第１の誘電体層３０８を湿式エッチングし、この構造体を導体層３１６で充填することによって、実行され得る。各導体層３１６の厚さは、約５ｎｍから約４０ｎｍの間（例えば、５ｎｍから４０ｎｍの間）であることができる。導体層３１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導体層３１６は、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの薄膜堆積プロセスによって充填され得る。
【００６３】
いくつかの実施形態では、交互の導体／誘電体スタック３１４内の導体層３１６を使用して、ＮＡＮＤストリング３１８用の選択ゲートおよびワード線を形成する。交互の誘電体スタック３０６内の導体層３１６の少なくともいくつか（例えば、上部導体層および底部導体層３１６を除く）は、それぞれＮＡＮＤストリング３１８用のワード線として使用され得る。図３Ｃに示すように、交互の導体／誘電体スタック３１４内の上部導体層（最上部導体層）および底部導体層（最下部導体層）は、それぞれパターンニングされて、ＮＡＮＤストリング３１８用のそれぞれドレイン選択ゲート３３０およびソース選択ゲート３２８を形成することができる。いくつかの実施形態では、交互の誘電体スタック３０６の上端の第１の誘電体層３０８および第２の誘電体層３１０のうちの１つまたは複数の対がパターン化され、上部のパターン化された誘電体層の対内の第１の誘電体層３０８を、対応する導体層３１６に置き換えることができ、それによってドレイン選択ゲート３３０を形成する。いくつかの実施形態では、追加の導体層が、交互の導体／誘電体スタック３１４の上部に形成され、ＮＡＮＤストリング３１８用のドレイン選択ゲートを形成するようにパターン化される。
【００６４】
いくつかの実施形態では、ＮＡＮＤストリング３１８を形成する製造プロセスは、交互の導体／誘電体スタック３１４を通って垂直に延びる半導体チャネル３２０を形成することをさらに含む。いくつかの実施形態では、ＮＡＮＤストリング３１８を形成する製造プロセスは、半導体チャネル３２０と交互の導体／誘電体スタック３１４内の複数の導体／誘電体層の対との間に誘電体層３２２を形成することをさらに含む。誘電体層３２２は、トンネル層、蓄積層、およびブロッキング層を含むがこれらに限定されない複数の誘電体層の組み合わせなどの複合誘電体層であることができる。
【００６５】
トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電材料を含むことができる。半導体チャネルからの電子またはホールは、トンネル層を通ってＮＡＮＤストリング３１８の蓄積層までトンネリングすることができる。トンネル層の厚さ（例えば、ＮＡＮＤストリング３１８の半径方向）は、約５ｎｍから約１５ｎｍの間（例えば、５ｎｍから１５ｎｍの間）であることができる。蓄積層は、メモリ操作のために電荷を蓄積するための材料を含むことができる。蓄積層材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素の組み合わせ、またはそれらの任意の組み合わせを含むが、これらに限定されない。蓄積層の厚さ（例えば、ＮＡＮＤストリング３１８の半径方向）は、約３ｎｍから約１５ｎｍの間（例えば、３ｎｍから１５ｎｍの間）であることができる。ブロッキング層は、厚さが約４ｎｍから約１５ｎｍの間（例えば、４ｎｍから１５ｎｍの間）の酸化ケイ素または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ブロッキング層は、厚さが約１ｎｍから約５ｎｍの間（例えば、１ｎｍから５ｎｍの間）のＡｌ２Ｏ３層などの高ｋ誘電体層をさらに含むことができる。誘電体層３２２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成され得る。
【００６６】
いくつかの実施形態では、ＮＡＮＤストリング３１８を形成する製造プロセスは、ＮＡＮＤストリング３１８の端部にエピタキシャル層３２６を形成することをさらに含む。図３Ｃに示すように、エピタキシャル層３２６は、エピタキシャルプラグとしてＮＡＮＤストリング３１８の下端に形成され得る。エピタキシャル層３２６は、第２のシリコン基板３０２に接触し、そこからエピタキシャル成長したシリコン層であることができ、所望のドーピングレベルまで注入され得る。
【００６７】
いくつかの実施形態では、作業９０６は、１つまたは複数のソース接点（例えば、共通ソース接点）を形成することをさらに含む。図３Ｃに示すように、交互の導体／誘電体スタック３１４を通って垂直に延びるソース接点３２４が、第２のシリコン基板３０２上に形成され得る。ソース接点３２４は、第２のシリコン基板３０２に接触する端部を有することができる。いくつかの実施形態では、ソース接点３２４は、第２のシリコン基板３０２によって複数のＮＡＮＤストリング３１８に電気的に接続され得る。選択ゲート３２８が、ＮＡＮＤストリング３１８の下端に形成されて、スイッチとしてエピタキシャル層３２６をオンおよびオフすることができる。いくつかの実施形態では、エピタキシャル層３２６は、選択ゲート３２８の部分的または全体の厚さを通って垂直に延びる。ソース接点３２４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ソース接点３２４は、乾式／湿式エッチングプロセスによって交互の導体／誘電体スタック３１４を通る垂直開口部を形成し、その後、充填プロセスによって開口部を導体材料および他の材料（例えば、誘電体材料）で充填することによって形成され得る。開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって充填され得る。
【００６８】
方法９００は、図９に示すように作業９０８に進み、ここではアレイ相互接続層が、複数のＮＡＮＤストリングの上側に形成される。アレイ相互接続層は、ＮＡＮＤストリングと周辺デバイスなどの３Ｄメモリデバイスの他の部分との間で電気信号を転送することができる。図３Ｄに示すように、アレイ相互接続層３３８が、ＮＡＮＤストリング３１８の上側に形成される。いくつかの実施形態では、アレイ相互接続層３３８を形成する製造プロセスは、誘電体層３３４を形成することを含み、その後、誘電体層３３４内にＮＡＮＤストリング３１８に接触するビット線接点３３５を形成することが続く。誘電体層３３４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、もしくはそれらの任意の組み合わせなどの誘電体材料の１つまたは複数の層を含むことができる。ビット線接点３３５は、誘電体層３３４内に開口部を形成し、その後、開口部を導体材料および誘電体材料で充填することによって形成され得る。ビット線接点３３５は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ビット線接点３３５の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料および誘電体材料で充填され得る。
【００６９】
いくつかの実施形態では、アレイ相互接続層３３８を形成する製造プロセスは、誘電体層３３４内に１つまたは複数の導体層（例えば導体層３４０）および１つまたは複数の接触層（例えば接触層３４４）を形成することをさらに含む。導体層３４０および接触層３４４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導体層３４０および導体接触層３４４は、任意の適切な既知のＢＥＯＬ方法によって形成され得る。
【００７０】
いくつかの実施形態では、アレイ相互接続層３３８を形成する製造プロセスは、上部導体層３４２および上部誘電体層３３６を形成することをさらに含む。上部導体層３４２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層３３６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【００７１】
図４は、アレイデバイスおよび周辺デバイスを接合するための典型的な製造プロセスを示している。図５Ａ〜５Ｂおよび図６Ａ〜６Ｂは、ソース導体層を形成するためのさまざまな典型的な製造プロセスを示している。図７は、ソース導体層上にＢＥＯＬ相互接続層を形成するための典型的な製造プロセスを示している。図１０は、アレイデバイスおよび周辺デバイスを備えた３Ｄメモリデバイスを形成するための典型的な方法１０００のフローチャートである。図４〜図７に示す３Ｄメモリデバイスおよびソース導体層の一例は、図１に示す３Ｄメモリデバイス１００およびソース導体層１４４である。方法１０００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。
【００７２】
図１０を参照すると、方法１０００は、作業１００２で開始し、ここではアレイデバイス（およびアレイ相互接続層）は、第２の基板の下側に（例えば、第２の基板を上下逆にすることによって）位置決めされ、アレイ相互接続層は、周辺相互接続層と位置合わせされる。図４に示すように、アレイ相互接続層３３８は、第２のシリコン基板３０２の下側に置かれ得る。いくつかの実施形態では、アレイ相互接続層３３８と周辺相互接続層２２２との位置合わせは、アレイ相互接続層３３８の導体層３４２と周辺相互接続層２２２の導体層２２０との位置合わせによって実行される。その結果、アレイデバイスが周辺デバイスと接合されたとき、導体層３４２は導体層２２０に接触することができる。
【００７３】
方法１０００は、図１０に示すように、作業１００４に進み、ここではアレイ相互接続層は、周辺相互接続層と接合される。アレイ相互接続層は、第１および第２の基板をフリップチップ結合することにより、周辺相互接続層と接合され得る。いくつかの実施形態では、アレイ相互接続層および周辺相互接続層は、結果として生じる３Ｄメモリデバイスにおいて、アレイ相互接続層が周辺相互接続の上側にあり、周辺相互接続に接触するように、第１の基板および第２の基板を向かい合わせにハイブリッド結合することによって接合される。ハイブリッド結合（「金属／誘電体ハイブリッド結合」としても知られている）は、直接結合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間に結合を形成する）であることができ、これによって金属間結合および誘電体間結合を同時に得る。図４に示すように、アレイ相互接続層３３８を周辺相互接続層２２２に接合することができ、それによって結合インターフェース４０３を形成する。
【００７４】
処理プロセスを使用して、２つの相互接続層の接合プロセスの前または最中に、アレイ相互接続層３３８と周辺相互接続層２２２との間の結合強度を高めることができる。いくつかの実施形態では、誘電体層３３６および誘電体層２１８のそれぞれは、酸化ケイ素または窒化ケイ素を含む。いくつかの実施形態では、処理プロセスは、アレイ相互接続層３３８および周辺相互接続層２２２の表面を処理するプラズマ処理を含み、それにより、２つの相互接続層の表面は、誘電体層３３６と誘電体層２１８との間に化学結合を形成する。いくつかの実施形態では、処理プロセスは、アレイ相互接続層３３８および周辺相互接続層２２２の表面を処理する湿式プロセスを含み、それにより、２つの相互接続層の表面は、化学結合を形成して２つの誘電体層３３６と２１８間の結合強度を高める。いくつかの実施形態では、処理プロセスは、約２５０℃から約６００℃（例えば、２５０℃から６００℃）の温度で実行できる熱プロセスを含む。熱プロセスは、導体層３４２と導体層２２０との間の相互拡散を引き起こすことができる。その結果、導体層３４２は、接合プロセス後に導体層２２０と相互混合され得る。導体層３４２および導体層２２０は、それぞれＣｕを含むことができる。
【００７５】
方法１０００は、図１０に示すように、作業１００６に進み、ここではソース導体層が、ＮＡＮＤストリングの上側に形成される。交互の導体／誘電体スタック（およびその中のＮＡＮＤストリング）が形成される第２の基板は、接合プロセス後に除去することができ、ソース導体層は、交互の導体／誘電体スタック（およびその中のＮＡＮＤストリング）上に形成され得る。すなわち、ソース導体層は、第２の基板の元の場所（例えば、交互の導体／誘電体スタック上）に形成されることにより、接合プロセス後に第２の基板に置き換わることができる。いくつかの実施形態では、ソース導体層は、１つまたは複数の分離領域を形成するようにパターン化され得る。
【００７６】
図５Ａに示すように、いくつかの実施形態では、第２のシリコン基板３０２（図４に示す）が除去されており、ソース導体層４０５が、交互の導体／誘電体スタック３１４上に形成される。換言すれば、ソース導体層４０５は、第２のシリコン基板３０２の元の場所で第２のシリコン基板３０２に置き換わることができる。ソース導体層４０５は導電性材料を含むことができるため、ソース導体層４０５のコンダクタンスは、ソース導体層４０５の下側のソース選択ゲート３２８の影響を受ける恐れはない。ソース導体層４０５内の導電性材料は、ソース接点３２４とＮＡＮＤストリング３１８との間に電気接続を提供することができる。ソース導体層４０５内の導電性材料は、金属、金属合金、および金属ケイ化物を含むことができるが、これらに限定されない。いくつかの実施形態では、ソース導体層４０５は、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、もしくは任意の他の適切な金属などの１つまたは複数の金属を含む。いくつかの実施形態では、ソース導体層４０５は、それぞれがＣｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗのうちの少なくとも２つの合金（例えば、ＴｉＮｉ合金もしくはＴｉＮｉ合金とＴｉＷ合金の組み合わせ）である１つもしくは複数の金属合金、または任意の他の適切な金属合金を含む。いくつかの実施形態では、ソース導体層４０５は、銅ケイ化物、コバルトケイ化物、ニッケルケイ化物、チタンケイ化物、タングステンケイ化物、もしくは任意の他の適切な金属ケイ化物などの１つまたは複数の金属ケイ化物を含む。
【００７７】
いくつかの実施形態では、ソース導体層４０５は、約２０ｎｍから約５０μｍの間、例えば約２０ｎｍから約５０μｍの間（例えば、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１１０ｎｍ、１２０ｎｍ、１３０ｎｍ、１４０ｎｍ、１５０ｎｍ、１６０ｎｍ、１７０ｎｍ、１８０ｎｍ、１９０ｎｍ、２００ｎｍ、５００ｎｍ、１μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、これらの値のいずれかによって下限上に境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）の厚さを有する。いくつかの実施形態では、ソース導体層４０５は、約２００ｎｍから約５μｍの間、例えば約２００ｎｍから約５μｍの間（例えば、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、これらの値のいずれかによって下限上に境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）の厚さを有する。ソース導体層４０５は、ＣＶＤ、ＰＶＤ、およびＡＬＤを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。
【００７８】
図１１は、ソース導体層を形成するための典型的な方法のフローチャートである。方法１１００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。図１１を参照すると、方法１１００は、作業１１０２で開始し、ここでは第２の基板が、薄くされる。例えば、（図４の）第２のシリコン基板３０２は、薄くされて、薄くされたシリコン基板になることができる。いくつかの実施形態では、第２のシリコン基板３０２は、分離領域３０４が露出するまで、上面（交互の導体／誘電体スタック３１４に接触している底面とは反対）から薄くされ得る。すなわち、薄くされた第２の基板の厚さは、第２の基板内に形成された分離領域の厚さと同じであることができる。
【００７９】
方法１１００は、図１１に示すように、作業１１０４に進み、ここでは薄くされた第２の基板が、除去される。薄くされた第２の基板は、研削、湿式／乾式エッチング、ＣＭＰ、またはそれらの任意の組み合わせによって除去され得る。いくつかの実施形態では、作業１１０２をスキップすることができ、第２の基板（例えば、図４の第２のシリコン基板３０２）を、最初に薄くすることなく単一プロセスで除去できることが理解される。
【００８０】
方法１１００は、図１１に示すように作業１１０６に進み、ここでは、除去された第２の基板の元の場所にソース導体層が形成される。図５Ａに示すように、ソース導体層４０５を交互の導体／誘電体スタック３１４上に形成することができ、それにより、ソース導体層４０５の底面は、交互の導体／誘電体スタック３１４の上部誘電体層、ならびにＮＡＮＤストリング３１８の上端（例えば、エピタキシャル層３２６）およびソース接点３２４の上端に接触することができる。
【００８１】
方法１１００は、図１１に示すように作業１１０８に進み、ここではソース導体層が、パターン化される。いくつかの実施形態では、ソース導体層は、１つまたは複数の分離領域を形成するようにパターン化される。ソース導体層内の残りの導電性材料は、分離領域によって電気的に分離された導電領域になることができる。図５Ｂに示すように、分離領域４０７が、ソース導体層４０５内に形成され得る。分離領域４０７は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素、任意の他の適切な誘電体材料、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。パターン化プロセス（例えば、フォトリソグラフィおよび乾式／湿式エッチング）が、ソース導体層４０５内に分離領域４０７をパターン化するために使用され得る。次いで、分離領域４０７が、パターン化された領域における誘電体材料の熱成長および／または薄膜堆積によって形成され得る。ソース導体層４０５をパターン化して、異なる配置で異なる数の導電領域および分離領域を有する任意の適切なレイアウトを形成することができる。ソース導体層４０５内の導電領域および分離領域の異なるレイアウトを使用して、単一メモリブロック、複数のメモリブロック、またはメモリブロックの一部分（例えば１つもしくは複数のメモリフィンガ）内のＮＡＮＤストリングのアレイなど、さまざまな構成でメモリアレイを駆動することができる。ソース導体層４０５内に形成された導電領域は、ＮＡＮＤストリング３１８とソース接点３２４との間以外に、周辺デバイスとＢＥＯＬ相互接続との間およびアレイデバイスとＢＥＯＬ相互接続との間などの追加の電気接続を提供することができる。
【００８２】
図１２は、ソース導体層を形成するための別の典型的な方法のフローチャートである。方法１２００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。図１２を参照すると、方法１２００は、作業１２０２で開始し、ここでは第２の基板が、薄くされる。例えば、（図４の）第２のシリコン基板３０２は、薄くされて、（図６Ａの）薄くされた第２のシリコン基板４１７になることができる。いくつかの実施形態では、第２のシリコン基板３０２は、分離領域３０４が露出するまで、その上面側（ＮＡＮＤストリング３１８が形成される底面と反対）から薄くされ得る。すなわち、薄くされた第２のシリコン基板４１７の厚さは、第２のシリコン基板３０２内に形成された分離領域３０４の厚さと同じであることができる。第２の基板は、研削、湿式／乾式エッチング、ＣＭＰ、またはそれらの任意の組み合わせによって薄くされ得る。
【００８３】
方法１２００は、図１２に示すように、作業１２０４に進み、ここでは金属層が、薄くされた第２の基板上に形成される。図６Ａに示すように、金属層４１９が、薄くされた第２のシリコン基板４１７の上面側に形成され得る。金属層４１９は、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、金属ケイ化物を形成することができる任意の他の適切な金属、またはそれらの任意の組み合わせを含むことができる。金属層４１９は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、金属層４１９の厚さは、少なくとも約２ｎｍ（例えば、少なくとも２ｎｍ）、例えば約２ｎｍから約５００ｎｍの間（例えば、２ｎｍから５００ｎｍの間）である。金属層４１９の厚さは、後続のケイ化物化プロセスに対し十分な厚さであることができる。
【００８４】
方法１２００は、図１２に示すように、作業１２０６に進み、ここでは金属ケイ化物層が、形成される。金属ケイ化物層は、薄くされた第２の基板内のシリコンと金属層内の金属との反応に基づいて形成され得る。図６Ｂに示すように、ソース導体層４２１は、薄くされた第２のシリコン基板４１７と金属層４１９との反応に基づくケイ化物化プロセスにより形成された金属ケイ化物層であることができる。金属ケイ化物層は、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によって形成することができ、その結果、金属−シリコン合金（ケイ化物）が形成される。アニーリングプロセスは、例えば、急速熱アニーリング（ＲＴＡ）およびレーザーアニーリングを含むことができる。分離領域３０４内の誘電体材料は、金属層４１９内の金属と反応することはできない。したがって、分離領域３０４は、ソース導体層４２１内に残ることができる。いくつかの実施形態では、ケイ化物化プロセス後の金属層４１９の未反応部分は、ソース導体層４２１から除去され得る。金属層４１９の未反応部分の除去は、湿式エッチングプロセス、乾式エッチングプロセス、または任意の他の適切なプロセスによって実行され得る。
【００８５】
ソース導体層４２１内の金属ケイ化物材料は、金属層４１９内の金属材料に依存し得る。例えば、金属層４１９がＣｏ、Ｎｉ、Ｔｉ、またはＷを含む場合、ソース導体層４２１は、コバルトケイ化物、ニッケルケイ化物、チタンケイ化物、またはタングステンケイ化物をそれぞれ含む。いくつかの実施形態では、ソース導体層４２１内の金属ケイ化物材料は、ソース導体層４２１の伝導がソース選択ゲート３２８によって影響を受ける恐れがなく、ソース導体層４２１がＮＡＮＤストリング３１８およびソース接点３２４を電気的に接続することが可能となる十分に高い導電率を有する導電性材料である。いくつかの実施形態では、ソース導体層４２１内の金属ケイ化物材料の導電率は、約２０℃で少なくとも約１×１０４Ｓ／ｍ（例えば、２０℃で少なくとも１×１０４Ｓ／ｍ）、例えば約２０℃で約１×１０４Ｓ／ｍから約１×１０７Ｓ／ｍの間（例えば、２０℃で１×１０４Ｓ／ｍから１×１０７Ｓ／ｍの間）である。
【００８６】
図６Ｂに示すように、ソース導体層４２１の形成前に形成された分離領域３０４は、ソース導体層４２１内に残ることができ、分離領域３０４によって電気的に分離された導電領域は、ケイ化物化プロセスによって形成された金属ケイ化物を含む。すなわち、いくつかの実施形態では、ソース導体層４２１内の導電領域および分離領域は、金属ケイ化物層の形成（例えば、方法９００の作業９０２）の前にパターン化され得る。いくつかの実施形態では、金属ケイ化物層の形成後に（すなわち、ソース導体層４２１を直接パターン化することによって）追加のパターン化が実行されて、追加の分離領域（図６Ｂには図示せず）を形成する。例えば、方法１２００は、図１２に示すように作業１２０８に進み、金属ケイ化物層がパターン化されて、分離領域によって電気的に分離された分離領域および導電領域を形成する。いくつかの実施形態では、第２の基板内の分離領域（例えば、分離領域３０４）は、不要とすることができ、ソース導体層４２１内の分離領域は、ケイ化物化プロセス後にソース導体層４２１をパターン化することによって形成され得ることが、理解される。
【００８７】
パターン化プロセス（例えば、フォトリソグラフィおよび乾式／湿式エッチング）が、金属ケイ化物層の形成後にソース導体層４２１をパターン化するために使用され得る。次いで、分離領域が、パターン化された領域における誘電体材料の熱成長および／または薄膜堆積によって形成され得る。分離領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素、任意の他の適切な誘電体材料、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。複数の導電領域のレイアウトは、ソース導体層４２１内に分離領域を形成した後で画定され得る。ソース導体層４２１内の導電領域および分離領域の異なるレイアウトを使用して、単一メモリブロック、複数のメモリブロック、またはメモリブロックの一部分（例えば１つもしくは複数のメモリフィンガ）内のＮＡＮＤストリングのアレイなど、さまざまな構成でメモリアレイを駆動することができる。ソース導体層４２１内に形成された導電領域は、ＮＡＮＤストリング３１８とソース接点３２４との間以外に、周辺デバイスとＢＥＯＬ相互接続との間およびアレイデバイスとＢＥＯＬ相互接続との間などの追加の電気接続を提供することができる。
【００８８】
図１０に戻って参照すると、方法１０００は、作業１００８に進み、ここではＢＥＯＬ相互接続層が、ソース導体層の上側に形成される。図７に示すように、ＢＥＯＬ相互接続層７０２が、ソース導体層４０５／４２１の上側に形成される。ＢＥＯＬ相互接続層７０２は、誘電体層４０９と、１つまたは複数の接触層４１１と、１つまたは複数の導体層４１３と、パッド層４１５とを含むことができる。誘電体層４０９は、別個のプロセスステップで形成された複数の誘電体層の組み合わせであることができる。接触層４１１、導体層４１３、およびパッド層４１５は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層４０９は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、パッド層４１５は、外部回路またはデバイスに電気的に接続されて、接合されたアレイ／周辺デバイスと外部回路またはデバイスとの間で電気信号を転送する。いくつかの実施形態では、ＢＥＯＬ相互接続層７０２（例えば、接触層４１１）は、ソース導体層４０５／４２１に電気的に接続される（例えば、ソース導体層４０５／４２１の導電領域の上面に接触する）。
【００８９】
いくつかの実施形態では、アレイデバイス／アレイ相互接続層を形成し、周辺デバイス／周辺相互接続層を形成する順序を変更することができ、またはアレイデバイス／アレイ相互接続層の製造および周辺デバイス／周辺相互接続層の製造を並行して実行することができることを理解されたい。さらに、いくつかの実施形態によれば、交互の導体／誘電体スタック上にソース導体層を形成し、アレイデバイスと周辺デバイスを接合する順序を変更することができる。いくつかの実施形態では、ソース導体層は、アレイデバイスおよび周辺デバイスの接合の前に交互の導体／誘電体スタック上に形成される。一例では、第２の基板上にＮＡＮＤストリングを形成した後、最初にソース導体層を形成して第２の基板から置き換えることができ、次いでアレイ相互接続層を形成することができる。別の例では、第２の基板上にＮＡＮＤストリングを形成した後、最初にアレイ相互接続層を形成することができ、次いでソース導体層を形成して第２の基板から置き換えることができる。通常、ソース導体層を形成するタイミングは限定されず、本明細書で開示する３Ｄメモリデバイス（例えば、３Ｄメモリデバイス１００）の製造プロセス中の任意の適切なタイミングで行うことができる。
【００９０】
本開示による様々な実施形態は、他の３Ｄメモリデバイスによって使用される基板内のシリコンチャネルの代わりにソース導体層を備えた３Ｄメモリデバイスを提供する。本明細書に開示するソース導体層を形成する導電性材料（例えば、金属、金属合金、および／または金属ケイ化物）でシリコンを置き換えることにより、３Ｄメモリデバイスのソース側（例えば、共通ソース接点とＮＡＮＤストリングとの間）の抵抗を低減することができ、それによってデバイスの操作速度を増大させる。いくつかの実施形態では、ソース選択ゲートの消去操作の導電機構は、ゲート誘起ドレイン漏れ（ＧＩＤＬ）によって駆動されるようになり得る。
【００９１】
さらに、シリコン基板と比較して、本明細書で開示するソース導体層は、単一メモリブロック、複数のメモリブロック、またはメモリブロックの一部を所望に応じて駆動するための任意の適切なレイアウトに（例えば、異なる分離領域で）より容易にパターン化することができ、それによってメモリアレイに対する周辺デバイスの駆動能力を強化することができる。その導電性により、本明細書で開示するソース導体層は、相互接続層（例えば、ＢＥＯＬ相互接続の一部）としてパターン化され、使用され得る。
【００９２】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、基板と、交互の導体／誘電体スタックと、ＮＡＮＤストリングと、ソース導体層と、ソース接点とを含む。交互の導体／誘電体スタックは、基板の上側に複数の導体／誘電体の対を備える。ＮＡＮＤストリングは、交互の導体／誘電体スタックを通って垂直に延びる。ソース導体層は、交互の導体／誘電体スタックの上側にあり、ＮＡＮＤストリングの第１の端部に接触している。ソース接点は、ソース導体層に接触する第１の端部を備える。ＮＡＮＤストリングは、ソース導体層によってソース接点に電気的に接続される。
【００９３】
いくつかの実施形態では、３Ｄメモリデバイスは、基板と、基板上の周辺デバイスと、周辺デバイスの上側にそれぞれが垂直に延びる複数のメモリストリングと、複数のメモリストリングの上側のソース導体層とを含む。複数のメモリストリングのそれぞれの上端は、ソース導体層の第１の表面に接触する。
【００９４】
いくつかの実施形態では、ＮＡＮＤメモリデバイスを形成するための方法が、開示される。交互の導体／誘電体スタックが、第１の基板上に形成される。いずれも交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングおよびソース接点が、形成される。第１の基板は、ソース導体層に置き換えられ、それにより、ソース導体層は、ＮＡＮＤストリングの第１の端部およびソース接点の第１の端部に接触し、ＮＡＮＤストリングは、ソース導体層によってソース接点に電気的に接続される。
【００９５】
一部の実施形態では、３Ｄメモリデバイスを形成するための方法が、開示される。交互の導体／誘電体スタックが、第１の基板上に形成される。交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングが形成され、それにより、複数のメモリストリングのそれぞれの第１の端部は、第１の基板の第１の表面に接触する。第１の基板が、除去される。ソース導体層が形成され、それにより、複数のメモリストリングのそれぞれの第１の端部は、ソース導体層の第１の表面に接触する。
【００９６】
一部の実施形態では、３Ｄメモリデバイスを形成するための方法が、開示される。交互の導体／誘電体スタックが、第１の基板上に形成される。交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングが、第１の基板の第１の側に形成される。第１の基板は、第１の基板の第２の側から薄くされる。金属層が、薄くされた第１の基板の第２の側に形成される。ソース導体層が、金属層の少なくとも一部と薄くされた第１の基板との間の反応に基づいて形成される。
【００９７】
特有の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするので、当技術分野の知識を適用することにより、本開示の通常の概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途において容易に改変および／または適用できる。したがって、そのような適応および改変は、本明細書に提示した教示および手引きに基づいて、開示する実施形態の等価物の意味および範囲内にあるように意図される。本明細書の語法または用語は説明のためのものであり、限定するものではなく、したがって、本明細書の用語または語法は、その教示および手引きに照らして当業者によって解釈されるものであることを理解されたい。
【００９８】
特定の機能およびそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜上、任意に定義している。特定の機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
【００９９】
発明の概要および要約のセクションは、本発明者によって企図される本開示の全てではないが、１つまたは複数の典型的な実施形態を記載しており、したがって、いずれの形でも本開示および添付の特許請求の範囲を何ら限定することは意図されていない。
【０１００】
本開示の範囲および領域を、上記の典型的な実施形態のいずれによっても限定するべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義すべきである。
【図１】
2020527294.tif 000003
【図２Ａ】
2020527294.tif 000004
【図２Ｂ】
2020527294.tif 000005
【図２Ｃ】
2020527294.tif 000006
【図２Ｄ】
2020527294.tif 000007
【図３Ａ】
2020527294.tif 000008
【図３Ｂ】
2020527294.tif 000009
【図３Ｃ】
2020527294.tif 000010
【図３Ｄ】
2020527294.tif 000011
【図４】
2020527294.tif 000012
【図５Ａ】
2020527294.tif 000013
【図５Ｂ】
2020527294.tif 000014
【図６Ａ】
2020527294.tif 000015
【図６Ｂ】
2020527294.tif 000016
【図７】
2020527294.tif 000017
【図８】
2020527294.tif 000018
【図９】
2020527294.tif 000019
【図１０】
2020527294.tif 000020
【図１１】
2020527294.tif 000021
【図１２】
2020527294.tif 000022
【手続補正書】
【提出日】令和2年1月17日(2020.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＮＡＮＤメモリデバイスであって、
基板と、
前記基板の上側に複数の導体／誘電体の対を備える交互の導体／誘電体スタックと、
前記交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングと、
前記交互の導体／誘電体スタックの上側にあり、前記ＮＡＮＤストリングの第１の端部に接触するソース導体層と、
前記ソース導体層に接触する第１の端部を備えるソース接点であって、前記ＮＡＮＤストリングが、前記ソース導体層によって前記ソース接点に電気的に接続される、ソース接点とを備える、
ＮＡＮＤメモリデバイス。
【請求項２】
前記ソース導体層は、金属、金属合金、および金属ケイ化物のうちの１つまたは複数をそれぞれが含む１つまたは複数の導電領域を有する、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項３】
前記金属は、銅、コバルト、ニッケル、チタン、およびタングステンのうちの１つまたは複数を含む、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項４】
前記金属合金は、銅、コバルト、ニッケル、チタン、およびタングステンのうちの少なくとも２つの合金を含む、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項５】
前記金属ケイ化物は、銅ケイ化物、コバルトケイ化物、ニッケルケイ化物、チタンケイ化物、およびタングステンケイ化物のうちの１つまたは複数を含む、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項６】
前記ＮＡＮＤストリングと前記ソース導体層との間にエピタキシャルシリコン層をさらに備え、前記ＮＡＮＤストリングは、前記エピタキシャルシリコン層によって前記ソース導体層に電気的に接続される、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項７】
前記ソース導体層は、複数の導電領域と、前記複数の導電領域を電気的に分離する１つまたは複数の分離領域とを有し、
前記ＮＡＮＤストリングは、前記複数の導電領域の第１の導電領域によって前記ソース接点に電気的に接続される、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項８】
前記交互の導体／誘電体スタックを通って垂直に延びる貫通アレイ接点（ＴＡＣ）をさらに備え、前記ＴＡＣは、前記複数の導電領域の第２の導電領域に接触する、
請求項７に記載のＮＡＮＤメモリデバイス。
【請求項９】
第１の接点を備える第１の相互接続層をさらに備え、前記ＮＡＮＤストリングは、前記第１の導電領域によって前記第１の接点に電気的に接続される、
請求項７に記載のＮＡＮＤメモリデバイス。
【請求項１０】
第２の接点を備える第１の相互接続層をさらに備え、前記ＴＡＣは、前記第２の導電領域によって前記第２の接点に電気的に接続される、
請求項８に記載のＮＡＮＤメモリデバイス。
【請求項１１】
前記基板と前記ＮＡＮＤストリングとの間に周辺デバイスをさらに備える、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項１２】
前記周辺デバイスの上側にあり、前記周辺デバイスに接触する第２の相互接続層をさらに備え、前記第２の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を有する、
請求項１１に記載のＮＡＮＤメモリデバイス。
【請求項１３】
前記ＮＡＮＤストリングの第２の端部および前記ソース接点の第２の端部に接触する第３の相互接続層をさらに備え、前記第３の相互接続層は、１つまたは複数の誘電体層内に１つもしくは複数の導体層を有する、
請求項１２に記載のＮＡＮＤメモリデバイス。
【請求項１４】
前記第２の相互接続層と前記第３の相互接続層との間に結合インターフェースをさらに備え、前記周辺デバイスは、前記第２の相互接続層および前記第３の相互接続層によって前記ＮＡＮＤストリングに電気的に接続される、
請求項１３に記載のＮＡＮＤメモリデバイス。
【請求項１５】
三次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板上の周辺デバイスと、
前記周辺デバイスの上側にそれぞれが垂直に延びる複数のメモリストリングと、
前記複数のメモリストリングの上側のソース導体層であって、前記複数のメモリストリングのそれぞれの上端が、前記ソース導体層の第１の表面に接触する、ソース導体層とを備える、
三次元（３Ｄ）メモリデバイス。
【請求項１６】
前記ソース導体層は、約２０℃で少なくとも約１×１０４Ｓ／ｍの導電率を有する導電領域を有する、
請求項１５に記載の３Ｄメモリデバイス。
【請求項１７】
ＮＡＮＤメモリデバイスを形成するための方法であって、
基板上に交互の導体／誘電体スタックの形成を行うことと、
いずれも前記交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングおよびソース接点の形成を行うことと、
前記ソース導体層が前記ＮＡＮＤストリングの端部および前記ソース接点の端部に接触し、前記ＮＡＮＤストリングが前記ソース導体層によって前記ソース接点に電気的に接続されるように、前記基板のソース導体層への置換を行うこととを含む、
方法。
【請求項１８】
前記ソース導体層は、金属、金属合金、および金属ケイ化物のうちの１つもしくは複数をそれぞれが含む１つまたは複数の導電領域を有する、
請求項１７に記載の方法。
【請求項１９】
前記基板のソース導体層への置換は、
前記基板を除去することと、
前記基板の元の場所に前記ソース導体層を形成することとを含む、
請求項１７に記載の方法。
【請求項２０】
前記基板のソース導体層への置換は、
前記基板上に金属層を形成することと、
前記基板内のシリコンと前記金属層内の金属との間の反応に基づいて金属ケイ化物層を形成することとを含む、
請求項１７に記載の方法。
【国際調査報告】
2020527294.tif 000023
2020527294.tif 000024