(57)【要約】【解決手段】本発明は、駆動補償回路を提供するものである。当該駆動補償回路は、第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットとを含む。第１一時記憶ユニット及び第２一時記憶ユニットそれぞれ、ゲートユニットに接続されており、ゲートユニット、レベルシフタ、デジタルアナログ変換ユニット及び増幅ユニットは、順に接続されている。【選択図】図３
2020531915.tif 000002
【特許請求の範囲】
【請求項１】
第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットと、を含む駆動補償回路であって、
前記第１一時記憶ユニット及び前記第２一時記憶ユニットはそれぞれ、前記ゲートユニットに接続されており、
前記ゲートユニット、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットは、順に接続されており、
前記第１一時記憶ユニットは、第１補償信号を取得して記憶するのに用いられ、
前記第２一時記憶ユニットは、第２補償信号を取得して記憶するのに用いられ、
前記ゲートユニットは、前記第１一時記憶ユニット又は前記第２一時記憶ユニットを前記レベルシフタに選択的に接続するのに用いられ、
前記レベルシフタは、前記第１補償信号又は前記第２補償信号を処理した後、前記デジタルアナログ変換ユニットへと送信し、
前記デジタルアナログ変換ユニットは、前記第１補償信号又は前記第２補償信号に基づいて、対応するアナログ信号に変換し、
前記増幅ユニットは、前記アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信し、
前記増幅ユニットはアナログバッファ増幅器であり、前記ゲートユニットはゲートスイッチチップであることを特徴とする駆動補償回路。
【請求項２】
前記第１一時記憶ユニットは、第１レシーバと、第１シフトレジスタと、第１データ一時記憶器とを含み、前記第１レシーバ、前記第１シフトレジスタ及び前記第１データ一時記憶器は、順に接続されていることを特徴とする請求項１に記載の駆動補償回路。
【請求項３】
前記第２一時記憶ユニットは、第２レシーバと、第２シフトレジスタと、第２データ一時記憶器とを含み、前記第２レシーバ、前記第２シフトレジスタ及び前記第２データ一時記憶器は、順に接続されていることを特徴とする請求項２に記載の駆動補償回路。
【請求項４】
前記第１レシーバ及び前記第２レシーバはいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバであることを特徴とする請求項３に記載の駆動補償回路。
【請求項５】
フレームメモリをさらに含み、前記フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されていることを特徴とする請求項３に記載の駆動補償回路。
【請求項６】
前記第１データ一時記憶器は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有し、
前記第２データ一時記憶器は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有し、
前記ゲートユニットは、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有し、
前記第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の前記第１補償信号は前記第１シフトレジスタへと読み出され始め、前記第１制御信号ＳＴＢ１の立ち上がりエッジ時において、前記第１補償信号は前記第１データ一時記憶器へと出力され、
前記第３制御信号ＤＳが高レベルにあるとき、且つ前記第１制御信号ＳＴＢ１の立ち下がりエッジ時において、前記第１データ一時記憶器中の前記第１補償信号は、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットによって処理された後、データ線に転送され、
前記第２制御信号ＳＴＢ２の立ち上がりエッジ時において、前記第２補償信号は前記第２データ一時記憶器に格納され、
前記第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、前記第２補償信号はデータ線に転送されることを特徴とする請求項５に記載の駆動補償回路。
【請求項７】
第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットと、を含む駆動補償回路であって、
前記第１一時記憶ユニット及び前記第２一時記憶ユニットはそれぞれ、前記ゲートユニットに接続されており、
前記ゲートユニット、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットは、順に接続されており、
前記第１一時記憶ユニットは、第１補償信号を取得して記憶するのに用いられ、
前記第２一時記憶ユニットは、第２補償信号を取得して記憶するのに用いられ、
前記ゲートユニットは、前記第１一時記憶ユニット又は前記第２一時記憶ユニットを前記レベルシフタに選択的に接続するのに用いられ、
前記レベルシフタは、前記第１補償信号又は前記第２補償信号を処理した後、前記デジタルアナログ変換ユニットへと送信し、
前記デジタルアナログ変換ユニットは、前記第１補償信号又は前記第２補償信号に基づいて、対応するアナログ信号に変換し、
前記増幅ユニットは、前記アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信することを特徴とする駆動補償回路。
【請求項８】
前記第１一時記憶ユニットは、第１レシーバと、第１シフトレジスタと、第１データ一時記憶器とを含み、前記第１レシーバ、前記第１シフトレジスタ及び前記第１データ一時記憶器は、順に接続されていることを特徴とする請求項７に記載の駆動補償回路。
【請求項９】
前記第２一時記憶ユニットは、第２レシーバと、第２シフトレジスタと、第２データ一時記憶器とを含み、前記第２レシーバ、前記第２シフトレジスタ及び前記第２データ一時記憶器は、順に接続されていることを特徴とする請求項８に記載の駆動補償回路。
【請求項１０】
前記第１レシーバ及び前記第２レシーバはいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバであることを特徴とする請求項９に記載の駆動補償回路。
【請求項１１】
フレームメモリをさらに含み、前記フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されていることを特徴とする請求項９に記載の駆動補償回路。
【請求項１２】
前記第１データ一時記憶器は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有し、
前記第２データ一時記憶器は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有し、
前記ゲートユニットは、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有し、
前記第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の前記第１補償信号は前記第１シフトレジスタへと読み出され始め、前記第１制御信号ＳＴＢ１の立ち上がりエッジ時において、前記第１補償信号は前記第１データ一時記憶器へと出力され、
前記第３制御信号ＤＳが高レベルにあるとき、且つ前記第１制御信号ＳＴＢ１の立ち下がりエッジ時において、前記第１データ一時記憶器中の前記第１補償信号は、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットによって処理された後、データ線に転送され、
前記第２制御信号ＳＴＢ２の立ち上がりエッジ時において、前記第２補償信号は前記第２データ一時記憶器に格納され、
前記第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、前記第２補償信号はデータ線に転送されることを特徴とする請求項１１に記載の駆動補償回路。
【請求項１３】
データ駆動ユニットと駆動補償回路とを含むデータ駆動装置であって、
前記データ駆動ユニット及び前記駆動補償回路はいずれも、データ線に接続されており、
前記駆動補償回路は、第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットと、を含み、
前記第１一時記憶ユニット及び前記第２一時記憶ユニットはそれぞれ、前記ゲートユニットに接続されており、
前記ゲートユニット、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットは、順に接続されており、
前記第１一時記憶ユニットは、第１補償信号を取得して記憶するのに用いられ、
前記第２一時記憶ユニットは、第２補償信号を取得して記憶するのに用いられ、
前記ゲートユニットは、前記第１一時記憶ユニット又は前記第２一時記憶ユニットを前記レベルシフタに選択的に接続するのに用いられ、
前記レベルシフタは、前記第１補償信号又は前記第２補償信号を処理した後、前記デジタルアナログ変換ユニットへと送信し、
前記デジタルアナログ変換ユニットは、前記第１補償信号又は前記第２補償信号に基づいて、対応するアナログ信号に変換し、
前記増幅ユニットは、前記アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信することを特徴とするデータ駆動装置。
【請求項１４】
前記第１一時記憶ユニットは、第１レシーバと、第１シフトレジスタと、第１データ一時記憶器とを含み、前記第１レシーバ、前記第１シフトレジスタ及び前記第１データ一時記憶器は、順に接続されていることを特徴とする請求項１３に記載のデータ駆動装置。
【請求項１５】
前記第２一時記憶ユニットは、第２レシーバと、第２シフトレジスタと、第２データ一時記憶器とを含み、前記第２レシーバ、前記第２シフトレジスタ及び前記第２データ一時記憶器は、順に接続されていることを特徴とする請求項１４に記載のデータ駆動装置。
【請求項１６】
前記第１レシーバ及び前記第２レシーバはいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバであることを特徴とする請求項１５に記載のデータ駆動装置。
【請求項１７】
フレームメモリをさらに含み、前記フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されていることを特徴とする請求項１５に記載のデータ駆動装置。
【請求項１８】
前記第１データ一時記憶器は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有し、
前記第２データ一時記憶器は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有し、
前記ゲートユニットは、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有し、
前記第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の前記第１補償信号は前記第１シフトレジスタへと読み出され始め、前記第１制御信号ＳＴＢ１の立ち上がりエッジ時において、前記第１補償信号は前記第１データ一時記憶器へと出力され、
前記第３制御信号ＤＳが高レベルにあるとき、且つ前記第１制御信号ＳＴＢ１の立ち下がりエッジ時において、前記第１データ一時記憶器中の前記第１補償信号は、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットによって処理された後、データ線に転送され、
前記第２制御信号ＳＴＢ２の立ち上がりエッジ時において、前記第２補償信号は前記第２データ一時記憶器に格納され、
前記第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、前記第２補償信号はデータ線に転送されることを特徴とする請求項１７に記載のデータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶ディスプレイの分野に関するものであり、特に駆動補償回路及びデータ駆動装置に関するものである。
【背景技術】
【０００２】
図１を参照されたい。図１は、従来技術におけるデータ駆動回路を示す。この回路において、データ線に対してデータ駆動電圧を提供する際、トランジスタＴ１のＶｔｈに対する補償を実現するために、トランジスタＴ１に異なるデータ電圧を２度提供する必要がある。既存のデータ駆動チップにおけるＭＩＮＩ  ＬＶＤＳの周波数は比較的低く、トランジスタＴ１のＶｔｈに対する補償を満足に行なうためには、先にフレームレートを下げてからＭＩＮＩ  ＣＬＫを提供する方法により補償を行なう必要があった。このような方法では、大量生産の需要を満たすことはできない。
【０００３】
このため、従来技術には欠陥が存在しており、早急に改善すべきである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、データ駆動ユニットの駆動電圧に対して有効に補償を行なうという有益な効果がある、駆動補償回路及びデータ駆動装置を提供することである。
【課題を解決するための手段】
【０００５】
上述の課題を解決するために、本発明の提供する技術案は以下の通りである。
【０００６】
本発明は駆動補償回路を提供し、当該駆動補償回路は、第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットと、を含み、
【０００７】
前記第１一時記憶ユニット及び前記第２一時記憶ユニットはそれぞれ、前記ゲートユニットに接続されており、
前記ゲートユニット、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットは、順に接続されており、
【０００８】
前記第１一時記憶ユニットは、第１補償信号を取得して記憶するのに用いられ、
【０００９】
前記第２一時記憶ユニットは、第２補償信号を取得して記憶するのに用いられ、
【００１０】
前記ゲートユニットは、前記第１一時記憶ユニット又は前記第２一時記憶ユニットを前記レベルシフタに選択的に接続するのに用いられ、
前記レベルシフタは、前記第１補償信号又は前記第２補償信号を処理した後、前記デジタルアナログ変換ユニットへと送信し、
前記デジタルアナログ変換ユニットは、前記第１補償信号又は前記第２補償信号に基づいて、対応するアナログ信号に変換し、
前記増幅ユニットは、前記アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信し、
前記増幅ユニットはアナログバッファ増幅器であり、前記ゲートユニットはゲートスイッチチップである。
【００１１】
本発明の駆動補償回路において、前記第１一時記憶ユニットは、第１レシーバと、第１シフトレジスタと、第１データ一時記憶器とを含み、前記第１レシーバ、前記第１シフトレジスタ及び前記第１データ一時記憶器は、順に接続されている。
【００１２】
本発明の駆動補償回路において、前記第２一時記憶ユニットは、第２レシーバと、第２シフトレジスタと、第２データ一時記憶器とを含み、前記第２レシーバ、前記第２シフトレジスタ及び前記第２データ一時記憶器は、順に接続されている。
【００１３】
本発明の駆動補償回路において、前記第１レシーバ及び前記第２レシーバはいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバである。
【００１４】
本発明の駆動補償回路はフレームメモリをさらに含んでおり、前記フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されている。
【００１５】
本発明の駆動補償回路において、
前記第１データ一時記憶器は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有し、
前記第２データ一時記憶器は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有し、
前記ゲートユニットは、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有し、
【００１６】
前記第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の前記第１補償信号は前記第１シフトレジスタへと読み出され始め、前記第１制御信号ＳＴＢ１の立ち上がりエッジ時において、前記第１補償信号は前記第１データ一時記憶器へと出力され、
【００１７】
前記第３制御信号ＤＳが高レベルにあるとき、且つ前記第１制御信号ＳＴＢ１の立ち下がりエッジ時において、前記第１データ一時記憶器中の前記第１補償信号は、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットによって処理された後、データ線に転送され、
【００１８】
前記第２制御信号ＳＴＢ２の立ち上がりエッジ時において、前記第２補償信号は前記第２データ一時記憶器に格納され、
前記第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、前記第２補償信号はデータ線に転送される。
【００１９】
本発明は駆動補償回路をさらに提供し、当該駆動補償回路は、第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットと、を含み、
【００２０】
前記第１一時記憶ユニット及び前記第２一時記憶ユニットはそれぞれ、前記ゲートユニットに接続されており、
前記ゲートユニット、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットは、順に接続されており、
【００２１】
前記第１一時記憶ユニットは、第１補償信号を取得して記憶するのに用いられ、
【００２２】
前記第２一時記憶ユニットは、第２補償信号を取得して記憶するのに用いられ、
【００２３】
前記ゲートユニットは、前記第１一時記憶ユニット又は前記第２一時記憶ユニットを前記レベルシフタに選択的に接続するのに用いられ、
前記レベルシフタは、前記第１補償信号又は前記第２補償信号を処理した後、前記デジタルアナログ変換ユニットへと送信し、
前記デジタルアナログ変換ユニットは、前記第１補償信号又は前記第２補償信号に基づいて、対応するアナログ信号に変換し、
前記増幅ユニットは、前記アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信する。
【００２４】
本発明の駆動補償回路において、前記第１一時記憶ユニットは、第１レシーバと、第１シフトレジスタと、第１データ一時記憶器とを含み、前記第１レシーバ、前記第１シフトレジスタ及び前記第１データ一時記憶器は、順に接続されている。
【００２５】
本発明の駆動補償回路において、前記第２一時記憶ユニットは、第２レシーバと、第２シフトレジスタと、第２データ一時記憶器とを含み、前記第２レシーバ、前記第２シフトレジスタ及び前記第２データ一時記憶器は、順に接続されている。
【００２６】
本発明の駆動補償回路において、前記第１レシーバ及び前記第２レシーバはいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバである。
【００２７】
本発明の駆動補償回路はフレームメモリをさらに含んでおり、前記フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されている。
【００２８】
本発明の駆動補償回路において、
前記第１データ一時記憶器は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有し、
前記第２データ一時記憶器は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有し、
前記ゲートユニットは、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有し、
【００２９】
前記第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の前記第１補償信号は前記第１シフトレジスタへと読み出され始め、前記第１制御信号ＳＴＢ１の立ち上がりエッジ時において、前記第１補償信号は前記第１データ一時記憶器へと出力され、
【００３０】
前記第３制御信号ＤＳが高レベルにあるとき、且つ前記第１制御信号ＳＴＢ１の立ち下がりエッジ時において、前記第１データ一時記憶器中の前記第１補償信号は、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットによって処理された後、データ線に転送され、
【００３１】
前記第２制御信号ＳＴＢ２の立ち上がりエッジ時において、前記第２補償信号は前記第２データ一時記憶器に格納され、
前記第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、前記第２補償信号はデータ線に転送される。
【００３２】
本発明はデータ駆動装置をさらに提供し、当該データ駆動装置はデータ駆動ユニットと駆動補償回路とを含んでおり、前記データ駆動ユニット及び前記駆動補償回路はいずれも、データ線に接続されており、
【００３３】
前記駆動補償回路は、第１一時記憶ユニットと、第２一時記憶ユニットと、ゲートユニットと、レベルシフタと、デジタルアナログ変換ユニットと、増幅ユニットと、を含み、
【００３４】
前記第１一時記憶ユニット及び前記第２一時記憶ユニットはそれぞれ、前記ゲートユニットに接続されており、
前記ゲートユニット、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットは、順に接続されており、
【００３５】
前記第１一時記憶ユニットは、第１補償信号を取得して記憶するのに用いられ、
【００３６】
前記第２一時記憶ユニットは、第２補償信号を取得して記憶するのに用いられ、
【００３７】
前記ゲートユニットは、前記第１一時記憶ユニット又は前記第２一時記憶ユニットを前記レベルシフタに選択的に接続するのに用いられ、
前記レベルシフタは、前記第１補償信号又は前記第２補償信号を処理した後、前記デジタルアナログ変換ユニットへと送信し、
前記デジタルアナログ変換ユニットは、前記第１補償信号又は前記第２補償信号に基づいて、対応するアナログ信号に変換し、
前記増幅ユニットは、前記アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信する。
【００３８】
本発明のデータ駆動装置において、前記第１一時記憶ユニットは、第１レシーバと、第１シフトレジスタと、第１データ一時記憶器とを含み、前記第１レシーバ、前記第１シフトレジスタ及び前記第１データ一時記憶器は、順に接続されている。
【００３９】
本発明のデータ駆動装置において、前記第２一時記憶ユニットは、第２レシーバと、第２シフトレジスタと、第２データ一時記憶器とを含み、前記第２レシーバ、前記第２シフトレジスタ及び前記第２データ一時記憶器は、順に接続されている。
【００４０】
本発明のデータ駆動装置において、前記第１レシーバ及び前記第２レシーバはいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバである。
【００４１】
本発明のデータ駆動装置はフレームメモリをさらに含んでおり、前記フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されている。
【００４２】
本発明のデータ駆動装置において、
前記第１データ一時記憶器は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有し、
前記第２データ一時記憶器は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有し、
前記ゲートユニットは、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有し、
【００４３】
前記第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の前記第１補償信号は前記第１シフトレジスタへと読み出され始め、前記第１制御信号ＳＴＢ１の立ち上がりエッジ時において、前記第１補償信号は前記第１データ一時記憶器へと出力され、
【００４４】
前記第３制御信号ＤＳが高レベルにあるとき、且つ前記第１制御信号ＳＴＢ１の立ち下がりエッジ時において、前記第１データ一時記憶器中の前記第１補償信号は、前記レベルシフタ、前記デジタルアナログ変換ユニット及び前記増幅ユニットによって処理された後、データ線に転送され、
【００４５】
前記第２制御信号ＳＴＢ２の立ち上がりエッジ時において、前記第２補償信号は前記第２データ一時記憶器に格納され、
前記第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、前記第２補償信号はデータ線に転送される。
【発明の効果】
【００４６】
本発明における実施形態の有する有益な効果として、データ駆動ユニットの駆動電圧に対して有効に補償を行なうことができる。
【図面の簡単な説明】
【００４７】
【図１】従来技術におけるデータ線駆動回路の構造を示す図である。
【図２】本発明の好ましい実施形態における駆動補償回路の回路ブロック図である。
【図３】本発明の好ましい実施形態における駆動補償回路の詳細な回路ブロック図である。
【図４】本発明の実施形態における信号タイミング図である。
【発明を実施するための形態】
【００４８】
以下における各実施形態の説明は、添付の図面を参照して行われており、本発明で実施可能な特定の実施形態を例示している。本発明で用いられている、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等の方向を示す用語は、添付の図面における方向を示すものにすぎない。従って、これら方向を示す用語は、本発明を説明し及び理解する上で用いられるものであり、本発明を限定するものではない。
【００４９】
図中、構造が類似するモジュールは、同一の符号で示されている。
【００５０】
図２を参照されたい。図２は、本発明の一好ましい実施形態における駆動補償回路の構造を示す図である。当該駆動補償回路は、第１一時記憶ユニット１０と、第２一時記憶ユニット２０と、ゲートユニット３０と、レベルシフタ４０と、デジタルアナログ変換ユニット５０と、増幅ユニット６０とを含む。ここで、第１一時記憶ユニット２０及び第２一時記憶ユニット３０はそれぞれ、ゲートユニット３０に接続されており、ゲートユニット３０、レベルシフタ４０、デジタルアナログ変換ユニット５０及び増幅ユニット６０は、順に接続されている。
【００５１】
ここで、当該第１一時記憶ユニット１０は、第１補償信号を取得して記憶するのに用いられる。
【００５２】
ここで、当該第２一時記憶ユニット２０は、第２補償信号を取得して記憶するのに用いられる。
【００５３】
ここで、当該ゲートユニット３０は、第１一時記憶ユニット１０又は第２一時記憶ユニット２０をレベルシフタ４０に選択的に接続するのに用いられる。レベルシフタ４０は、第１補償信号又は第２補償信号を処理した後、デジタルアナログ変換ユニット５０へと送信する。デジタルアナログ変換ユニット５０は、第１補償信号又は第２補償信号に基づいて、対応するアナログ信号に変換する。増幅ユニット６０は、アナログ信号を所定の倍数で増幅した後、補償を行なうためにデータ駆動回路に送信する。データ駆動回路は、補償された駆動電圧信号をデータ線に出力する。
【００５４】
当該レベルシフタ４０は、前記第１補償信号又は前記第２補償信号を処理した後、デジタルアナログ変換ユニット５０へと送信するのに用いられる。例えば、前記第１補償信号又は前記第２補償信号の電圧が３．３Ｖである場合、レベルシフタはその３．３Ｖを、デジタルアナログ変換ユニット５０で求められる５Ｖにさらに引き上げる。
【００５５】
前記増幅ユニット６０はアナログバッファ増幅器であり、出力の駆動能力を高めるのに用いられる。
【００５６】
前記デジタルアナログ変換ユニット５０は、通常の小型のデジタルアナログ変換器である。
【００５７】
前記ゲートユニット３０は、ゲートスイッチチップである。
【００５８】
具体的には、図３も併せて参照されたい。前記第１一時記憶ユニット１０は、第１レシーバ１１と、第１シフトレジスタ１２と、第１データ一時記憶器１３とを含む。第１レシーバ１１、第１シフトレジスタ１２及び第１データ一時記憶器１３は、順に接続されている。
【００５９】
前記第２一時記憶ユニット２０は、第２レシーバ２１と、第２シフトレジスタ２２と、第２データ一時記憶器２３とを含む。第２レシーバ２１、第２シフトレジスタ２２及び第２データ一時記憶器２３は、順に接続されている。
【００６０】
第１レシーバ１１及び第２レシーバ１２はいずれも、Ｍｉｎｉ−ＬＶＤＳレシーバである。
【００６１】
いくつかの実施形態では、駆動補償回路はフレームメモリをさらに含む。フレームメモリには、前記第１補償信号又は前記第２補償信号が記憶されている。
【００６２】
さらに、第１データ一時記憶器１３は、第１制御信号ＳＴＢ１を受信するのに用いられる第１制御ポートを有する。第２データ一時記憶器２３は、第２制御信号ＳＴＢ２を受信するのに用いられる第２制御ポートを有する。ゲートユニット３０は、第３制御信号ＤＳを受信するのに用いられる第３制御ポートを有する。
【００６３】
第３制御信号ＤＳが低レベルにあるとき、前記フレームメモリ中の第１補償信号は前記第１シフトレジスタ１２へと読み出され始め、第１制御信号ＳＴＢ１の立ち上がりエッジ時において、第１補償信号は前記第１データ一時記憶器１３へと出力される。
【００６４】
第３制御信号ＤＳが高レベルにあるとき、且つ第１制御信号ＳＴＢ１の立ち下がりエッジ時において、第１データ一時記憶器１３中の第１補償信号は、レベルシフタ４０、デジタルアナログ変換ユニット５０及び増幅ユニット６０によって処理された後、データ線に転送される。
【００６５】
第２制御信号ＳＴＢ２の立ち上がりエッジ時において、第２補償信号は第２データ一時記憶器２３に格納される。第３制御信号ＤＳが低レベルにあるとき、且つ前記第２制御信号ＳＴＢ２の立ち下がりエッジ時において、第２補償信号はデータ線に転送される。
【００６６】
本実施形態において、当該第１制御信号ＳＴＢ１、第２制御信号ＳＴＢ２及び第３制御信号ＤＳはいずれも方形波信号であり、これら信号のタイミング関係は図３に示されている。
【００６７】
本発明の実施形態では、データ駆動ユニットと駆動補償回路とを含むデータ駆動装置がさらに提供されており、前記データ駆動ユニットは前記駆動補償回路に電気的に接続されており、データ駆動ユニットはデータ線に接続されている。当該駆動補償回路は、上述の実施形態における駆動補償回路である。
【００６８】
以上のように、本発明はその好ましい実施形態を通じて上記において開示されたが、上述の好ましい実施形態は本発明を限定するためのものではない。本分野の通常の技術者は、本発明の趣旨及び範囲から逸脱しない限りにおいて、様々な変更及び修整を施すことができる。従って、本発明の保護範囲は、特許請求の範囲で定められた範囲を基準とする。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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