(57)【要約】  差動入力レシーバは、入力回路（４０２）と、第１出力回路（４１９）と、増幅器（５０２）を含む第２出力回路（４５０）とを含む。入力回路（４０２）は、差動の入力信号を受けるように構成された第１入力ノード（４１０）および第２入力ノード（４１８）を有する。第１出力回路は、第１入力ノードおよび第１出力ノード（４２２）の間に結合された第１キャパシタ（４２０）と、第２入力ノードおよび第２出力ノード（４２５）の間に結合された第２キャパシタ（４２４）とを有し、第１周波数範囲内に入力信号がある場合、第１出力および第２出力において出力信号を生成する。増幅器（５０２）は、第１入力ノード（４１０）に結合された第１増幅器入力と、第２入力ノード（４１８）に結合された第２増幅器入力とを有する。第１周波数範囲よりも低い第２周波数範囲に入力信号がある場合、第２出力回路は、出力信号を生成する。
2020522931.tif 000002
【特許請求の範囲】
【請求項１】
差動入力レシーバを実現するための回路であって、
入力回路と、
第１出力回路と、
第２出力回路とを備え、
前記入力回路は、差動の入力信号を受けるように構成された第１入力ノードおよび第２入力ノードを有し、
前記第１出力回路は、前記第１入力ノードおよび第１出力ノードの間に結合された第１キャパシタと、前記第２入力ノードおよび第２出力ノードの間に結合された第２キャパシタとを有し、第１周波数範囲内に前記入力信号がある場合、前記第１出力ノードおよび前記第２出力ノードにおいて出力信号を生成し、
前記第２出力回路は、増幅器を含み、前記増幅器は、前記第１入力ノードに結合された第１増幅器入力と、前記第２入力ノードに結合された第２増幅器入力とを有し、前記第２出力回路は、前記第１周波数範囲よりも低い範囲に延在する第２周波数範囲に前記入力信号がある場合に出力信号を生成する、回路。
【請求項２】
前記第１入力ノードおよび第１増幅器入力の間に結合された第１抵抗と、
前記第１増幅器入力および第１増幅器出力の間に結合された第２抵抗と、
前記第２入力ノードおよび第２増幅器入力の間に結合された第３抵抗と、
前記第２増幅器入力および第２増幅器出力の間に結合された第４抵抗とをさらに備える、請求項１に記載の回路。
【請求項３】
前記第１増幅器出力および前記第１出力ノードの間に結合された第１出力抵抗と、
前記第２増幅器出力および前記第２出力ノードの間に結合された第２出力抵抗とをさらに備える、請求項２に記載の回路。
【請求項４】
前記増幅器の第１出力において第１電圧を生成するように構成された第１オフセット補償回路をさらに備える、請求項３に記載の回路。
【請求項５】
前記第２抵抗は、第１抵抗分割回路網を形成する第１直列接続抵抗を含み、
前記第１オフセット補償回路は、前記第１抵抗分割回路網のノードにおける第１オフセット電圧を制御するように構成された電流源を含む、請求項４に記載の回路。
【請求項６】
前記増幅器の第２出力において第２電圧を生成するように構成された第２オフセット補償回路をさらに備える、請求項５に記載の回路。
【請求項７】
前記第３抵抗は、第２抵抗分割回路網を形成する第２直列接続抵抗を含み、
前記第２オフセット補償回路は、前記第２抵抗分割回路網のノードにおける第２オフセット電圧を制御するように構成された電流源を含む、請求項６に記載の回路。
【請求項８】
前記増幅器回路にコモンモード制御信号を提供するように構成された制御回路をさらに備える、請求項１に記載の回路。
【請求項９】
差動入力レシーバを実現する方法であって、
差動の入力信号を受けるように第１入力ノードおよび第２入力ノードを構成することと、
前記第１入力ノードおよび第１出力ノードの間に第１キャパシタを結合することと、
前記第２入力ノードおよび第２出力ノードの間に第２キャパシタを結合することと、
第１周波数範囲に前記入力信号がある場合、前記第１出力ノードおよび前記第２出力ノードにおいて出力信号を生成することと、
増幅器の第１増幅器入力を前記第１入力ノードに結合するとともに前記増幅器の第２増幅器入力を前記第２入力ノードに結合することと、
前記第１周波数範囲よりも低い範囲に延在する第２周波数範囲に前記入力信号がある場合に前記増幅器の出力に基づいて出力信号を生成することとを含む、方法。
【請求項１０】
前記第１入力ノードおよび第１増幅器入力の間に第１抵抗を結合することと、
前記第１増幅器入力および第１増幅器出力の間に第２抵抗を結合することと、
前記第２入力ノードおよび第２増幅器入力の間に第３抵抗を結合することと、
前記第２増幅器入力および第２増幅器出力の間に第４抵抗を結合することとをさらに含む、請求項９に記載の方法。
【請求項１１】
前記第１増幅器出力および前記第１出力ノードの間に第１出力抵抗を結合することと、
前記第２増幅器出力および前記第２出力ノードの間に第２出力抵抗を結合することとをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記増幅器の第１出力において第１電圧を生成するように第１オフセット補償回路を構成することをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第２抵抗は、第１抵抗分割回路網を形成する第１直列接続抵抗を含み、
前記第１オフセット補償回路は、前記第１抵抗分割回路網のノードにおける第１オフセット電圧を制御するように構成された電流源を含む、請求項１２に記載の方法。
【請求項１４】
前記増幅器の第２出力において第２電圧を生成するように第２オフセット補償回路を構成することをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第３抵抗は、第２抵抗分割回路網を形成する第２直列接続抵抗を含み、
前記第２オフセット補償回路は、前記第２抵抗分割回路網のノードにおける第２オフセット電圧を制御するように構成された電流源を含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路装置に関し、具体的には、差動入力レシーバを実現するための回路および方法に関する。
【背景技術】
【０００２】
差動入力レシーバは、集積回路の入出力パッドにおいて差動入力を受け得る。入力信号は、コモンモード電圧（ＶＣＭｓ：common mode voltages）の範囲を有し得る。多くの場合、差動の入力信号を受ける集積回路内において異なるコモンモード電圧を有する信号を生成するために差動の入力信号をシフトする必要があり得る。
【０００３】
しかしながら、コモンモード電圧をシフトすることには、多くの欠点があり得る。たとえば、ＡＣ結合レシーバ入力を実現する場合、ブロッキングキャパシタは、独立したレシーバおよびトランスミッタのコモンモードのレベルを許容し得るが、そのような解決策は、所与のカットオフ周波数を有するハイパス特性を持ち得る。当該ハイパス特性においては、このカットオフ周波数より低い信号損失は、ベースライン変動を引き起こす。ＤＣ結合の解決策は、コモンモードレベルの制限、オフセットの複雑化、あるいは成分値のための望ましくない設計トレードオフによって妨げられ得る。
【０００４】
そのため、信号のシフトを可能にする差動入力レシーバを実現するための回路および方法が有益である。
【発明の概要】
【課題を解決するための手段】
【０００５】
差動入力レシーバを実現するための回路が説明される。回路は、入力回路と、第１出力回路と、第２出力回路とを備える。入力回路は、差動の入力信号を受けるように構成された第１入力ノードおよび第２入力ノードを有する。第１出力回路は、第１入力ノードおよび第１出力ノードの間に結合された第１キャパシタと、第２入力ノードおよび第２出力ノードの間に結合された第２キャパシタとを有する。第１周波数範囲内に入力信号がある場合、第１出力回路は、第１出力および第２出力において出力信号を生成する。第２出力回路は、増幅器を含む。増幅器は、第１入力ノードに結合された第１増幅器入力と、第２入力ノードに結合された第２増幅器入力とを有する。第１周波数範囲よりも低い範囲に延在する第２周波数範囲に入力信号がある場合、第２出力回路は、出力信号を生成する。
【０００６】
差動入力レシーバを実現する方法も説明される。回路は、差動の入力信号を受ける第１入力ノードおよび第２入力ノードを構成することと、第１入力ノードおよび第１出力ノードの間に第１キャパシタを結合することと、第２入力ノードおよび第２出力ノードの間に第２キャパシタを結合することと、第１周波数範囲に入力信号がある場合、第１出力ノードおよび第２出力ノードにおいて出力信号を生成することと、増幅器の第１増幅器入力を第１入力ノードに結合するとともに増幅器の第２増幅器入力を第２入力ノードに結合することと、第１周波数よりも低い範囲に延在する第２周波数範囲に入力信号がある場合、増幅器の出力に基づく出力信号を生成することとを含む。
【０００７】
以降の詳細な説明および請求項の考慮から他の特徴が認識される。
【図面の簡単な説明】
【０００８】
【図１】差動入力を受けるための入出力パッドを有する集積回路装置のブロック図である。
【図２】差動の入力信号を受けるための回路のブロック図である。
【図３】レシーバの入力パッドにおける例示的な入力信号およびレシーバ回路の入力における信号を示すタイミング図である。
【図４】第１出力回路および第２出力回路を示すブロック図である。
【図５】図４の第２出力回路の追加の要素を示すもう一つのブロック図である。
【図６】第１出力回路と、オフセット補償回路を有する第２出力回路とを示すもう一つのブロック図である。
【図７】図６のオフセット補償回路の動作を示すブロック図である。
【図８】第２出力回路のノードにおける電圧例のブロック図である。
【図９】差動入力レシーバを実現する方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
詳細な説明
以下で説明される回路および方法は、レシーバ（ＲＸ）入力パッドに結合されるレシーバ回路に配置され得るインターフェース回路を開示する。インターフェース回路は、従来の５０オーム終端に適合し、信号コモンモードを最適なトランスミッタ（ＴＸ）のレベル（すなわちレシーバ入力パッドにおいて受信されるレベル）からレシーバの信号処理回路（たとえば連続時間線形イコライザ（ＣＴＬＥ：continuous time linear equalizer））のための最適なレベルに変換しながら、広帯域特性を有する入力信号を、レシーバ入力パッドから入力レシーバチェーン回路へ伝達するか、または結合し得る。
【００１０】
ＩＣのパッドまたはバンプにおいて、レシーバのフロントエンド増幅器は、外部環境に接続され得る。レシーバのパッドにおけるコモンモードは、レシーバまたはトランスミッタにおいて設定され得る。しかしながら、レシーバ回路およびトランスミッタ回路にとっての最適なコモンモードレベルは、同じとは限らない。以下で説明される回路および方法は、システム設計者および回路設計者がＴＸおよびＲＸのコモンモードレベルを独立して自由に選択することを可能にする。当該回路は、真のレイル・ツー・レイルの入力コモンモードレベル（たとえば０Ｖから供給電圧まで）の使用を許容し、このコモンモードの範囲外において、より限定されるもののさらに機能的な性能を持続させることができる。当該回路および方法は、オフセット補償も可能にする。
【００１１】
ＲＸ入力回路は、信号のための２つのパスを実現することによって機能する。高周波パスは、２つのキャパシタを通過する２つのシングルエンドのパスから成る。低周波パスは、帰還抵抗回路網を有する単一の全差動増幅器から成る。或る実現によれば、高周波パスはパッシブな高周波パスであってよく、一方で低周波パスはアクティブな低周波パスであってもよい。フィードフォワード抵抗は、高周波パスおよび低周波パスをつなぐ。当該差動増幅器は、広いコモンモード入力範囲を用いてコモンモード制御を出力することになる。フィードフォワード増幅器のブロックにおける入力コモンモードの範囲は、抵抗分割器の使用によりＲＸパッドにおけるコモンモードの範囲よりも狭くてもよい。オフセット補償は、抵抗分割器に沿って導入され得る。
【００１２】
新規性が認められる発明の１つ以上の実現例の特徴を定義する請求項を明細書が含みながら、回路および方法は、図面とともに説明を考慮することによってより理解されると思われる。様々な回路および方法が開示されながら、当該回路および方法は、独創的な配置の単なる例示に過ぎず、当該配置は様々な形で具体化され得ることが理解されるべきである。そのため、この明細書内で開示されている特定の構造的および機能的な詳細は、限定として解釈されるべきではなく、むしろ単なる請求項にとっての根拠、および実質的に任意の適切な詳細構造における独創的な配置を様々に採用することを当該技術分野における当業者に教示するための代表的な根拠として解釈されるべきである。さらに、ここにおいて使用される用語および語句は、限定することを意図されておらず、むしろ回路および方法の分かり易い説明を提供することを意図されている。
【００１３】
最初に図１を参照すると、入出力回路を有する集積回路装置のブロック図が示されている。図１には、集積回路１００のブロック図が示されている。集積回路１００は、当該集積回路内においてデータを送受信するための回路を含む。具体的には、入出力ポート１０２は、プログラマブルリソース１０６を制御する制御回路１０４に結合されている。プログラマブルリソース１０６は、コンフィギュレーションメモリ１０７、コンフィギャラブルロジック素子１０８、ディジタル信号処理（ＤＳＰ：digital signal processing）ブロック１０９、アナログ・デジタル変換（ＡＤＣ）、ランダムアクセスメモリのブロック（ＢＲＡＭ：blocks of random access memory）１１０、および入出力ブロック１１１を有する。以下でより詳細に説明されるように、プログラマブルリソース１０６の様々な回路ブロックは、参照電圧の電圧値に基づいて選択され得る冗長回路として実現され得る。コンフィギュレーションデータは、コンフィギュレーションコントローラ１１２によってコンフィギュレーションメモリ１０８に提供され得る。コンフィギュレーションデータは、プログラマブルリソース１０６の操作を可能にする。メモリ１１３は、制御回路１０４およびプログラマブルリソース１０６に結合され得る。トランシーバ回路１１４は、制御回路１０４、プログラマブルリソース１０６、およびメモリ１１３に結合され得る。トランシーバ回路１１４は、入出力パッド１１６および１１７を介して集積回路における信号を受け得る。図示されるような制御回路１０４に結合される入出力パッド１１８のように、他の入出力ポートは、集積回路装置の回路に結合され得る。クロック回路網１２０は、図１の回路の様々な素子に結合される。以下に説明される回路および方法は、図１の入出力パッドおよびトランシーバのような図１の要素を用いて実現され得る。
【００１４】
図２を参照して、差動の入力信号を受けるための回路のブロック図が示されている。具体的には、入出力パッド１１６および１１７は、変換回路２０２に結合されている。変換回路２０２は、レシーバ回路２０４に印加される差動の入力信号の変換を可能にする。変換回路２０２は、変換回路２０２の入力に供給される、第１コモンモード電圧から第２コモンモード電圧を有する入力信号の変換を可能にする。第１コモンモード電圧は、レイル・ツー・レイルの入力コモンモードレシーバを可能にするための、接地と参照電圧Ｖｄｄとの間の任意のコモンモード電圧であり得る。第２コモンモード電圧は、選択された参照コモンモード電圧ＶＣＭｒｅｆであり得る。単一の差動入力信号だけが入力パッド１１６および１１７に供給されている限り、図３の左の入力例が、４つの異なるコモンモードレベルである接地、ＶＣＭｉｎ１、ＶＣＭｉｎ２、およびＶｄｄを中心にＶ＋／Ｖ−の間を振れる電圧を示していることに注目すべきである。その右に示される出力は、入力信号のＶＣＭに関わらず、信号振幅がＶＣＭｒｅｆレベルに変換されることを示す。以下でより詳細に説明されるように、変換回路２０２の出力において生成される出力信号の（図３においてＶＣＭｒｅｆの上方のＶ＋およびＶＣＭｒｅｆの下方のＶ−の値によって表現される）信号振幅も、オフセット注入を使用して制御され得る。
【００１５】
当該回路は、２つのコモンモードレベルの間の入力信号の効果的な変換を実現する。しかしながら、信号の変換はその平均およびこれに付加される任意の差動を含む。この場合、任意の電圧レベルは、ｖａｖｇ＋ｖｓｉｇと表現され得る。所与のプロセス（または半導体製造技術ノード）のために、信号（たとえばｖａｖｇ＋ｖｓｉｇ）の絶対値に制限が課される。この場合、プロセスの信頼性に関する懸念事項によって制限が課され得る。プロセスの信頼性に関する１つの懸念事項は、直接の装置故障である。電源レールより高すぎる電圧または低すぎる電圧に集積回路内部の装置がさらされることが禁止され得る。これは、当該装置が故障する可能性があるためである。第２の懸念事項は、過剰な電圧スパイクへの短期暴露を処理するために特に配置される静電放電（ＥＳＤ：electrostatic discharge）保護回路の存在である。そのようなＥＳＤ回路は、たとえばダイオードベースのクランプの形式を取り得る。０Ｖ供給範囲外のコモンモードレベルのために、信号には、これらの制限が課される。たとえば、電源レールが１．２Ｖであるが、集積回路の入力における装置は１．５Ｖを持続するとともにＥＳＤダイオードは０．５Ｖのターンオンを有するとする。その結果、信号は、１．５Ｖまたは１．２＋０．５＝１．７Ｖのうち低い方まで上昇することが可能とされる。たとえば、ｖａｖｇ＋ｖｓｉｇのために許容される状況は、１．２＋０．３（Ｖ），１．３＋０．２（Ｖ），１．４＋０．１（Ｖ）であり得る。コモンモードレベルに依存して、特定の信号振幅が許容される。同様の例が、０Ｖ（接地）を基準にした負の電圧についても構築され得る。
【００１６】
図４を参照して、ブロック図４００は、変換回路２０２として実現され得る第１出力回路および第２出力回路を示す。いくつかのノードおよび構成要素には、ＶｂおよびＶｂ’のようにアポストロフィが付されている。そのノード、機能、および構成要素は似ており、整合しており、および／または相補的であることを前提に、説明においては一方または両方が使用される。
【００１７】
図４の実現によると、入力回路４０２は、差動の入力信号のペアの第１入力信号（Ｉｎ）を受け、レシーバ入力パッド４０６において入力抵抗４０４を有する第１入力を含む。インダクタ４０８は、ノード４１０に結合されている。ノード４１０において電圧Ｖａが生成される。入力回路４０２は、第２入力パッド４１４に結合された第２入力抵抗４１２を含む。抵抗４０４および４１２は、トランスミッタの出力インピーダンスまたはチャンネル特性インピーダンスのいずれかのような、ＩＣの外部の抵抗を表すことを意図されている。抵抗４３８および４４０は、４０４および４１２のためのインピーダンス整合素子を表す。典型的には、４０４および４１２は通信チャンネルの場合においていずれも５０オームであるが、それらはこの値に限定されない。入力パッドにおいてインダクタ４１６は、電圧Ｖａ’が生成されるノード４１８に結合されている。第１出力回路４１９は、第１パスを含む。第１パスは、ノード４１０および第１出力ノード４２２の間に結合された第１キャパシタ４２０を有する。第１出力ノード４２２において電圧Ｖｂが出力信号（Ｏｕｔ）として生成される。負荷容量Ｃｉｎを表すキャパシタ４２６は、出力ノード４２２に示されている。第１出力回路４１９は、ノード４１８および第２出力ノード４２５の間に結合された第２キャパシタ４２４をさらに含む。第２出力ノード４２５において、電圧Ｖｂ’が反転出力信号（Ｏｕｔ＿ｂ）として生成される。負荷容量Ｃｉｎを表すキャパシタ４２８は、出力ノード４２５に示されている。Ｃｉｎは、レシーバチェーンの次段の負荷容量を表す。レシーバチェーンは、たとえば連続時間線形イコライザまたは他の信号増幅器、ＤＦＥ加算ブロック、もしくはデータスライサであり得る。第１出力回路４１９は、第１周波数範囲の入力信号の受信を可能にする。
【００１８】
入力回路４０２は、任意の電圧終端回路をさらに有し得る。当該電圧終端回路は、増幅器４３０を含む。増幅器４３０は、抵抗分割器のノードに結合された入力を有する。抵抗分割器は、参照電圧ＶＴに結合された第１抵抗４３２と、接地に結合された第２抵抗４３４とを含む。増幅器４３０の出力は、インダクタ４３６および抵抗４３８の第１直列接続、ならびに抵抗４４０およびインダクタ４４２の第２直列接続に結合される。インダクタ４３６は、ノード４１０および抵抗４３８の間に結合されている。抵抗４３８は、当該増幅器の出力に結合されている。当該増幅器の出力は、抵抗４４０に結合されている。抵抗４４０は、当該インダクタの一方端に結合されている。当該インダクタの他方端は、ノード４１８に結合されている。
【００１９】
第２出力回路４５０は、入力回路４０２の出力と出力ノード４２２，４２５との間に第３パスおよび第４パスを設ける。以下でより詳細に説明されるように、当該第２出力回路は、第１周波数範囲よりも低い第２周波数範囲における入力信号の受信を可能にする。低周波範囲における信号の送信のための回路の例は、図５の参照においてより詳細に説明される。第２出力回路４５０の周波数範囲は、当該出力における抵抗およびキャパシタの組合せに連動して、第２出力回路の増幅器の単位利得帯域幅によって決定され得る。所与の例においては、第２周波数は、０Ｈｚ（直流）の下限を有する。
【００２０】
図４の回路は、負荷回路における入力装置に接続され得る。当該負荷回路は、感知可能な直流電流を引かない任意のフロントエンドインターフェース回路であり得る。例として、負荷回路は、ｎ型金属酸化物半導体（ＮＭＯＳ：n-type metal oxide semiconductor）回路、ｐ型金属酸化物半導体（ＰＭＯＳ：p-type metal oxide semiconductor）回路、容量性サンプリング回路、連続時間線形イコライザ（ＣＴＬＥ）回路、および電流モード論理（ＣＭＬ：current mode logic）回路であり得る。
【００２１】
図５を参照して、もう一つのブロック図５００は、図４の第２出力回路４５０の追加要素を示す。より具体的には、フィードフォワード増幅器５０２は、第１抵抗回路網に結合された第１出力を有する。第１抵抗回路網は、ノード４１８とフィードフォワード増幅器５０２の出力との間に結合された、第１抵抗（Ｒａ）５０４および第２抵抗（Ｒｂ）５０６を含む。抵抗５０４と抵抗５０６との間のノードは、フィードフォワード増幅器５０２の第１入力に結合されている。フィードフォワード増幅器５０２は、第２抵抗回路網をさらに有する。第２抵抗回路網は、第３抵抗（Ｒａ’）５１０と、第４抵抗（Ｒｂ’）５１２とを含む。抵抗５１０と抵抗５１２との間のノードは、フィードフォワード増幅器５０２の第２入力に結合されている。フィードフォワード増幅器５０２の出力は、フィードフォワード抵抗を介して出力ノードに結合されている。すなわち、第１出力５０７は、抵抗５０６に結合されているとともに、ノード４２２におけるフィードフォワード抵抗（Ｒｆｆ）５０８に結合されている。第２出力５１３は、抵抗５１２に接続されているとともに、ノード４２５におけるフィードフォワード抵抗（Ｒｆｆ’）５１４に結合されている。
【００２２】
図５の変換回路は、たとえばＲＸ入力パッドにおけるコモンモードとＶｂ／Ｖｂ’における所望のコモンモードとの間のコモンモード遷移を可能にする。レシーバチェーン回路において後続するブロックへの入力は、たとえば、ＣＭＯＳ装置のゲート端子であり得る。この場合、ＲｆｆおよびＲｆｆ’において感知可能な直流電流は流れない。直流電流は、Ｒａ，Ｒｂにおいていずれかの方向に流れて、コモンモード変換を実現するために必要とされる電圧差を生じさせ得る。ＲＸパッドにおけるコモンモードは、電源レールの間の値を有し、限定的な場合において当該レールを越え得る。処理装置が当該電圧を維持することができ、かつレシーバ集積回路（ＩＣ：integrated circuit）のＥＳＤが許容するなら、入力パッドにおける絶対電圧は、電源レールを越え得る。コモンモードが当該レールを超えるにつれて、許容される信号振幅が減少し始める。アプリケーションおよび処理に特有の根拠に基づいて、いくつかのＩＣは、任意の入力信号が電源レールを越えることを特に禁止し得る。さらに、当該回路が入力コモンモードを所望の出力コモンモードに変換することが注目されるべきである。ＲｂがＲａに等しく、かつＦＦＡブロックが高インピーダンス入力を有する場合において、フィードフォワード増幅器（ＦＦＡ：feed forward amplifier）への入力コモンモードは、こられ２つのターゲットの間の中間であり得る。フィードフォワード増幅器は、広い入力コモンモードの範囲を有するように設計され得る。しかし、フィードフォワード増幅器は、所望の出力コモンモードレベルとの組合せにおいて、入力コモンモードが当該レールをどの程度超え得るかに影響を与え得る。オフセット電流を無視すると、ＶａおよびＶｂにおけるコモンモード電圧は、以下の等式（１）によって表現され得る。
【００２３】
【数１】
2020522931.tif 000003
【００２４】
等式（１）において、Ｖｃｍ（Ｖｂ，Ｖｂ’）は、ノードペアＶｂ，Ｖｂ’のコモンモード電圧を指す。さらに、ｉ（Ｒａ）は、抵抗Ｒａを流れる電流を指す。同様の定義がＶｃｍ（Ｖａ，Ｖａ’）およびｉ（Ｒｂ）に当てはまる。
【００２５】
抵抗５０８およびキャパシタ４２０の組合せによって主に決定されるコーナー周波数より高い周波数領域において、キャパシタ４２０を有するパスは有益な信号利得を提供する。増幅器５０２が十分に高い帯域幅を有するなら、当該増幅器およびキャパシタパスは、抵抗５０８およびキャパシタ４２０によって設定される同じコーナー周波数を両方が有しながら、一次重複を選択する。増幅器５０２のパスは、このコーナー周波数より低く動作する。一方、（キャパシタ４２０を介する）容量性パスはそれより高く動作する。増幅器５０２がとても遅いなら、抵抗５０８およびキャパシタ４２０によって規定されるコーナー周波数よりも低い信号の送信を、増幅器パスが抑止し得る。この状態は、周波数全体に亘る入出力電圧の伝達関数において望ましくないリップルとして現れ得る。当該増幅器は、平坦な応答を与えるのに十分な帯域幅を有することが望ましい。この場合、出力ノードにおいてキャパシタおよび抵抗を実現するために必要とされる領域と、十分な余裕をもってこのコーナー周波数を超えるために当該増幅器に必要とされる電力との間には、設計トレードオフが存在する。たとえば、高周波パス用のキャパシタ４２０および４２４のために１ｐＦのキャパシタが使用され、低周波パスを接続する抵抗５０８および５１４のために１００ｋオームが使用され得る。この場合、コーナー周波数は、１．５９２ＭＨｚにほぼ等しい。ほぼ０Ｈｚ（ＤＣ）から１．５９２ＭＨｚまでの周波数範囲を低周波パスが有し、１．５９２ＭＨｚから最大動作周波数までの周波数範囲を高周波パスが有し得る。通常、他の要因（たとえば、入力インピーダンス整合のためのｔ−コイルの実現、例としてＣａｃ素子の実効直列抵抗、寄生容量負荷、およびＣｉｎ）によって、最大動作周波数が決定される。最大動作周波数の実例は１０ＧＨｚであり、確かに最も高く、当該回路をＲＦ動作に適合させることができ得る。１．５９２ＭＨｚのコーナー周波数のため、ＦＦＡの単位利得周波数は、通常、１０倍より高くされる（すなわち、１０＊１．５９２ＭＨｚより高いか、または＞１５．９２ＭＨｚ）。
【００２６】
図６を参照して、もう一つのブロック図６００は、第１出力回路と、およびオフセット補償回路を有する第２出力回路とを示す。図６の実現によると、抵抗Ｒａ、Ｒｂ、Ｒａ’、およびＲｂ’の各々は、抵抗分割回路網を設けるように分割される。具体的には、Ｒａは抵抗６０２、６０４、および６０６に分割され、抵抗Ｒｂは抵抗６０８、６１０、および６１２に分割され、抵抗Ｒａ’は抵抗６１４、６１６、および６１８に分割され、抵抗Ｒｂ’は抵抗６２０、６２２、および６２４に分割される。第１オフセット補償回路６３０は、第１電流源６３２を含む。第１電流源６３２は、ノード６３５において第２電流源６３４に直列に結合されている。第１送信ゲート６３６は、ノード６３５と抵抗６１０および６１２の間のノードとの間に結合されている。第２送信ゲート６３８は、ノード６３５と抵抗６０８および６１０の間のノードとの間に結合されている。第１送信ゲートおよび第２送信ゲートを通過する電流は、電流源６３２および６３４によって制御されて、オフセット注入を提供するとともに出力フィードフォワード抵抗４５８において電圧Ｖｃを制御し得る。同様に、第２オフセット補償回路６４０は、第３電流源６４２を含む。第３電流源６４２は、ノード６４５において第４電流源６４４に直列に結合されている。第３送信ゲート６４６は、ノード６４５と、抵抗６２０および６２２の間のノードとの間に結合されている。第４送信ゲート６４８は、ノード６４５と、抵抗６２２および６２４の間のノードとの間に結合されている。第３送信ゲートおよび第４送信ゲートを通過する電流は、電流源６４２および６４４によって制御されて、オフセット注入を提供するとともに出力フィードフォワード抵抗４６４において電圧を制御し得る。
【００２７】
選択的な受動イコライザ６５０は、出力ノード４２２と４２５との間に結合され、スイッチ６５２，６５４によって制御され得る。スイッチ６５２，６５４は、たとえばトランジスタスイッチであり得る。ノード４２２に結合されたゲートを有する出力トランジスタ６６０は、検出電圧ＶｄおよびＶｅを生成するように実現され得る。一方、ノード４２５に結合されたゲートを有する出力トランジスタ６６２は、検出電圧Ｖｄ’およびＶｅ’を生成するように実現され得る。以下でより詳細に説明されるように、制御回路６６４は、フィードフォワード増幅器５０２を制御するように実現され得る。制御回路６６４は、ペアＶｂおよびＶｂ’、ＶｃおよびＶｃ’、ＶｄおよびＶｄ’、ならびにＶｅおよびＶｅ’のような異なるノードにおける電圧のペアを受けるともに、参照コモンモード電圧ＶＣＭｒｅｆも受けるように結合されている。制御回路６６４は、制御電圧Ｖｘを生成する。制御電圧Ｖｘは、出力において正確なコモンモード電圧を生成することを可能にする。
【００２８】
Ｖｘは、検出ブロックと、フィードフォワード増幅器のコモンモード制御ポートとの間のインターフェースノードである。ＦＦＡブロックのコモンモード制御ポートは、以下のように機能する。Ｖｘが上昇するか、または下降する場合、これは電源レールの間の制御信号であることが想定され、その結果、全差動増幅器であるフィードフォワード増幅器の出力コモンモードは、上昇するか、または下降する。この動作の兆候、すなわち上昇または下降がフィードフォワード増幅器の出力コモンモードにおいて上昇／下降または下降／上昇を生じさせるかどうかは、コモンモード検出制御回路を介する利得の兆候に依存する。コモンモード検出制御回路の実現は、（ｉ）Ｖｃ／Ｖｃ’の平均値、すなわち０．５＊（Ｖｃ＋Ｖｃ’）を得るための抵抗列、および（ｉｉ）Ｖｃの平均とＶＣＭｒｅｆとを比較する演算相互コンダクタンス増幅器（ＯＴＡ：operational transconductance amplifier）であり得る。Ｖｘは、このＯＴＡの出力に直接接続され得る。この負帰還ループのための安定性補償回路網は、どのペア（Ｖｂ，Ｖｃ，Ｖｄ，Ｖｅ等）が検出されるかに依存する。なぜなら、それらはすべて異なる周波数応答を有するためである。図６はＮＭＯＳ装置を負荷として明示的に示しているが、一方で、（感知可能な直流電流を引かない）イコライザ６５０が選択的であることに加えて、これらの負荷トランジスタは、ＮＭＯＳ、ＰＭＯＳ、またはもう一つの容量性負荷回路であり得ることが注目されるべきである。
【００２９】
値ＶＣＭは、一方端においてＶｃおよび他方端においてＶｃ’を有する抵抗列によって定められ得る。当該抵抗列の中間点は、ＶｃおよびＶｃ’のコモンモード（または平均であるｖｃｍｓｅｎｓｅ）における電圧を提供する。増幅器は、この平均電圧（ｖｃｍｓｅｎｓｅ）を参照電圧ＶＣＭｒｅｆと比較するために使用され得る。制御回路は、単一の被検出ペアおよび単一のＶＣＭｒｅｆの値のみを有し得る。この場合、Ｖｃ、Ｖｂ、ＶｄまたはＶｅのいずれも被制御ノードであり得る。たとえば、（入力トランジスタ６６０および６６２として示され、ＶｄおよびＶｅに接続されている）負荷ステージは、適切に制御されたＶｂノードとともにそれが最適に機能するように設計され得る。もう一つの例においては、被制御ノードとしてのＶｅとともに負荷ステージは最適に機能し得る。
【００３０】
ＶＣＭｒｅｆは、制御下にあるのがどのようなノードペアであっても当該ノードペアにとっての所望のコモンモードレベルに設定される。その実現がたとえば０．５＊（Ｖｂ＋Ｖｂ’）＝０．７５Ｖであるなら、ＶＣＭｒｅｆは０．７５Ｖである。当該設計は０．５＊（Ｖｅ＋Ｖｅ’）＝０．２Ｖであることを必要とし得て、その結果、ＶＣＭＲｅｆは、０．２Ｖである。ＶＣＭＲｅｆは、バンドギャップベースのリファレンスまたはＭＯＳの閾値電圧のような定電圧を用いて生成され得る。あるいは、それは、たとえばオンチップ抵抗に比例（あるいは反比例）する値を有し得る。被検出ノードペアおよびターゲットコモンモードの最適な選択は、アプリケーション固有である。
【００３１】
したがって、制御下のノードペア（たとえばＶｂ、Ｖｃ、ＶｄまたはＶｅ）および（制御ループにとってのターゲットとしての）関連するＶＣＭｒｅｆは、レシーバ入力パッドにおける入力コモンモード電圧に関連付けられる必要はない。被制御コモンモードは、当該パッドにおけるレベルから独立して、負荷ステージにおける高性能を支援する任意の値であり得る。その結果、変換回路はレベルシフタとして動作し、接地と供給との間（特定の場合においては若干その外側）のコモンモードレベルにおいて入力を取得し、それをターゲットレベルに変換する。
【００３２】
ＶＣＭｒｅｆの生成は、被制御ターゲット値の性質に依存する。実例には限定されないが、当該実例は、０Ｖまたはわずかな電源基準に関して定電圧を有するようにＶｂまたはＶｃを設定して、再度ＶｂまたはＶｃをターゲットとするための接地基準値を含む。所望の信号振幅に照らして（ターゲットノードにおける）所望のＶＣＭ設定ポイントがＦＦＡブロックの電源レールの飽和電圧以内の増幅器５０２の出力電圧とともに実現される必要があるという制限が被制御ターゲットに課される。別の言い方をすれば、Ｖｃ，Ｖｃ’は、増幅器５０２の電源の飽和電圧以内に収まっている必要がある。
【００３３】
オフセット注入は、この全ブロックだけでなく後続の下流回路の両方においてもオフセットを取り消すために実現される。Ｒｂは、ｎ個の別個の構成要素に分割され得る。ｎが３である場合の分割例が図示されており、Ｒｂは、Ｒｂ１＋Ｒｂ２＋Ｒｂ３によって表現される。抵抗Ｒｂの分割は、３つのセグメントとなる必要はなく、任意のセグメント数であってよい。一致させるために、Ｒａも同様に分割されてよいが、これは必須ではない。Ｒｂの分割は、Ｒｂ１／Ｒｂ２の間、およびＲｂ２／Ｒｂ３の間に新しい中間ノードを設ける。当該分割は３に限定される必要はない。オフセット注入源ＩＯＰ／ＩＯＭは、送信ゲートの１つにおいて双方向の電流の流れを可能にする。電流は、相補ゲートにおいて反対方向に流れる。図６においては、６３６および６４８は、相補ゲートである。増幅器回路５０２および抵抗Ｒｂの分割は、Ｖｃ／Ｖｃ’における差動電圧を生成するか、または取り消すような方法でオフセット電流が流れるように設計され得る。
【００３４】
Ｒａが分割抵抗として示されているが、一方で、２つのパスの利得が較正されて、Ｒａの調整がその較正の一部を形成し得ることが注目されるべきである。容量性パスは、調整可能であり得る。この場合、抵抗性の利得パス（Ｒａ，Ｒｂ，ＦＦＡ）は、第１利得パスに整合するように較正され得る。イコライザ型の伝達関数を意図的に実現するためにＲａおよびＲｂが選択され得ることも考えられる。当該伝達関数は、追加の機能を提供する。もしＲａとＲｂが等しくなければ、ＦＦＡ入力におけるＶＣＭは、入力パッドのＶＣＭおよび出力ＶＣＭターゲットの中間にはならないが、Ｒａ，Ｒｂの比に依存する他の値をとる。
【００３５】
図７を参照して、図６のオフセット補償回路の動作を示すブロック図が示される。そのような設計の一例は、Ｒａ，Ｒｂよりも実質的に低い増幅器５０２の出力インピーダンスを特定する。抵抗分割は、Ｒｂ１および／またはＲｂ２よりも低いＲｂ３を有するようにも設計され得る。そのとき、オフセット電流は、主にＲｂ３を流れるとともにＲｂ３’をその反対方向に流れる。もし送信ゲート６３８および６４６が有効であるなら、ゲート６３６および６４８が無効である間、オフセット電流は、抵抗Ｒｂ２およびＲｂ３（ならびにＲｂ２’，Ｒｂ３’）を流れ、図７の実現と比べて増加された差動電圧を生成する。もし、たとえば送信ゲート６３６および６４８が有効（６３８，６４６は無効）であるなら、オフセット電流は、図７に示されるようにＲｂ３を流れて、差動電圧の減少をもたらす。Ｒｂにおいて複数の分割を許容し、抵抗列に沿って複数の注入ポイントを可能にする能力は、同じ入力電流がオフセット電圧のいくつかの値を生成することを可能にする。電流源は、入力コードに応じて制御される電流を伴う電流デジタルアナログコンバータ（ＤＡＣｓ：digital-to-analog converters）であり得る。実際には、どの送信ゲートペアを使用するかの選択は、可変利得がオフセット電流ＤＡＣに適用されることを可能にする。
【００３６】
当該回路の高周波利得は、能動性の回路負荷の入力容量である、容量素子４２０および４２４の間の容量性ディバイダによって支配される。高周波利得のための単純化された利得の式は、以下の式（２）のようになり得る。
【００３７】
【数２】
2020522931.tif 000004
【００３８】
当該回路の低周波利得は、ＲａおよびＲｂの抵抗性ディバイダおよび増幅器５０２によって支配される。この場合、単純化された（ＦＦＡ出力インピーダンスおよび有限利得を排除する）低周波利得の式は、以下の式（３）のようになり得る。
【００３９】
【数３】
2020522931.tif 000005
【００４０】
入力パッドにおけるインピーダンス整合によって電圧利得も影響される。入力の５０オームまたはＲａは、反射損失のための仕様に依存して、正確な入力整合を提供するように調整され得る。ＲａまたはＲｂ内の要素に整合する反射損失を含むことは、低周波のＲａ／Ｒｂの利得関係を調節するために使用され得る。Ｒａおよび／またはＲｂは、イコライザ型の応答を許容するように調節され得る。
【００４１】
図８を参照して、第２出力回路のノードにおける電圧例のブロック図が示される。動作状態にある増幅器入力におけるコモンモードは、所望の出力コモンモードおよび当該パッドにおける入力コモンモードの間にある。ＲａおよびＲｂが等しい場合、増幅器の入力端子におけるコモンモードは、図８に示されるように、当該パッドおよび出力コモンノードの中間である。入力パッドにおける電圧に対する制限は、終端回路網および静電気放電（ＥＳＤ：electrostatic discharge）装置によって支配される。増幅器入力における電位は、たとえ外部のＶＣＭがないとしても、電源レール内にあり得る。
【００４２】
図９を参照して、フローチャートは、図４〜６に示されるような差動入力レシーバを実現する方法を示す。具体的には、ブロック９０２において、第１入力ノードおよび第２入力ノードが差動の入力信号を受けるように構成される。ブロック９０４において、第１入力ノードと第１出力ノードとの間に第１キャパシタが結合される。ブロック９０６において、第２入力ノードと第２出力ノードとの間に第２キャパシタが結合される。ブロック９０８において、入力信号が第１周波数範囲にある場合、第１出力ノードおよび第２出力ノードにおいて出力信号が生成される。ブロック９１０において、増幅器の第１増幅器入力が第１入力ノードに結合されるとともに、当該増幅器の第２増幅器入力が第２入力ノードに結合される。ブロック９１２において、第１周波数よりも低い範囲に延在する第２周波数範囲に入力信号がある場合、当該増幅器の出力に基づいて出力信号が生成される。第２周波数範囲は、０Ｈｚ（ＤＣ）まで延在し得る。
【００４３】
一例において、差動入力レシーバを実現するための回路が提供され得る。そのような回路は、入力回路と、第１出力回路と、第２出力回路とを含み得る。入力回路は、差動の入力信号を受けるように構成された第１入力ノードおよび第２入力ノードを有する。第１出力回路は、第１入力ノードおよび第１出力ノードの間に結合された第１キャパシタと、第２入力ノードおよび第２出力ノードの間に結合された第２キャパシタとを有する。第１周波数範囲内に入力信号がある場合、第１出力回路は、第１出力および第２出力において出力信号を生成する。第２出力回路は、増幅器を含む。当該増幅器は、第１入力ノードに結合された第１増幅器入力と、第２入力ノードに結合された第２増幅器入力とを有する。第１周波数範囲よりも低い範囲に延在する第２周波数範囲に入力信号がある場合、第２出力回路は、出力信号を生成する。
【００４４】
そのような回路は、第１抵抗と、第２抵抗と、第３抵抗と、第４抵抗とをさらに含み得る。第１抵抗は、第１入力ノードおよび第１増幅器入力の間に結合されている。第２抵抗は、第１増幅器入力および第１増幅器出力の間に結合されている。第３抵抗は、第２入力ノードおよび第２増幅器入力の間に結合されている。第４抵抗は、第２増幅器入力および第２増幅器出力の間に結合されている。
【００４５】
そのような回路は、第１増幅器出力および第１出力ノードの間に結合された第１出力抵抗と、第２増幅器出力および第２出力ノードの間に結合された第２出力抵抗とをさらに含み得る。
【００４６】
そのような回路は、当該増幅器の第１出力において第１電圧を生成するように構成された第１オフセット補償回路をさらに含み得る。
【００４７】
そのような回路において、第２抵抗は、第１抵抗分割回路網を形成する第１直列接続抵抗を含み得る。
【００４８】
そのような回路において、第１オフセット補償回路は、第１抵抗分割回路網のノードにおける第１オフセット電圧を制御するように構成された電流源を含み得る。
【００４９】
そのような回路は、当該増幅器の第２出力において第２電圧を生成するように構成された第２オフセット補償回路をさらに含み得る。
【００５０】
そのような回路において、第３抵抗は、第２抵抗分割回路網を形成する第２直列接続抵抗を含み得る。
【００５１】
そのような回路において、第２オフセット補償回路は、第２抵抗分割回路網のノードにおける第２オフセット電圧を制御するように構成された電流源を含み得る。
【００５２】
そのような回路は、当該増幅器回路にコモンモード制御信号を提供するように構成された制御回路をさらに含み得る。
【００５３】
もう一つの例において、差動入力レシーバを実現する方法が説明され得る。そのような方法は、差動の入力信号を受けるように第１入力ノードおよび第２入力ノードを構成することと、第１入力ノードおよび第１出力ノードの間に第１キャパシタを結合することと、第２入力ノードおよび第２出力ノードの間に第２キャパシタを結合することと、入力信号が第１周波数範囲にある場合、第１出力ノードおよび第２出力ノードにおいて出力信号を生成することと、増幅器の第１増幅器入力を第１入力ノードに結合するとともに当該増幅器の第２増幅器入力を第２入力ノードに結合することと、第１周波数範囲よりも低い範囲に延在する第２周波数範囲に入力信号がある場合、当該増幅器の出力に基づいて出力信号を生成することとを含み得る。
【００５４】
そのような方法は、第１入力ノードおよび第１増幅器入力の間に第１抵抗を結合することと、第１増幅器入力および第１増幅器出力の間に第２抵抗を結合することと、第２入力ノードおよび第２増幅器入力の間に第３抵抗を結合することと、第２増幅器入力および第２増幅器出力の間に第４抵抗を結合することとをさらに含み得る。
【００５５】
そのような方法は、第１増幅器出力および第１出力ノードの間に第１出力抵抗を結合することと、第２増幅器出力および第２出力ノードの間に第２出力抵抗を結合することとをさらに含み得る。
【００５６】
そのような方法は、増幅器の第１出力において第１電圧を生成するように第１オフセット補償回路を構成することをさらに含み得る。
【００５７】
そのような方法において、第２抵抗は、第１抵抗分割回路網を形成する第１直列接続抵抗を含み得る。
【００５８】
そのような方法において、第１オフセット補償回路は、第１抵抗分割回路網のノードにおける第１オフセット電圧を制御するように構成された電流源を含み得る。
【００５９】
そのような方法は、増幅器の第２出力において第２電圧を生成するように第２オフセット補償回路を構成することをさらに含み得る。
【００６０】
そのような方法において、第３抵抗は、第２抵抗分割回路網を形成する第２直列接続抵抗を含み得る。
【００６１】
そのような方法において、第２オフセット補償回路は、第２抵抗分割回路網のノードにおける第２オフセット電圧を制御するように構成された電流源を含み得る。
【００６２】
そのような方法は、当該増幅器回路にコモンモード制御信号を提供するように制御回路を構成することをさらに含み得る。
【００６３】
以上より、差動入力レシーバを実現するための新規の回路および方法が説明されたことが理解され得る。開示された発明を包含する多数の代替例および均等例の存在が予想されることが、当該技術分野における当業者によって理解され得る。結果として、本発明は、上述した実施形態に限定されるべきではなく、以下に続く請求項によってのみ限定されるべきである。
【図１】
2020522931.tif 000006
【図２】
2020522931.tif 000007
【図３】
2020522931.tif 000008
【図４】
2020522931.tif 000009
【図５】
2020522931.tif 000010
【図６】
2020522931.tif 000011
【図７】
2020522931.tif 000012
【図８】
2020522931.tif 000013
【図９】
2020522931.tif 000014
【手続補正書】
【提出日】令和1年6月25日(2019.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動入力レシーバを実現するための回路であって、
入力回路と、
第１出力回路と、
第２出力回路と、
第１出力抵抗と、
第２出力抵抗とを備え、
前記入力回路は、差動の入力信号を受けるように構成された第１入力ノードおよび第２入力ノードを有し、
前記第１出力回路は、前記第１入力ノードおよび第１出力ノードの間に結合された第１キャパシタと、前記第２入力ノードおよび第２出力ノードの間に結合された第２キャパシタとを有し、第１周波数範囲内に前記入力信号がある場合、前記第１出力ノードおよび前記第２出力ノードにおいて出力信号を生成し、
前記第２出力回路は、増幅器を含み、前記増幅器は、前記第１入力ノードに結合された第１増幅器入力と、前記第２入力ノードに結合された第２増幅器入力とを有し、前記第２出力回路は、前記第１周波数範囲よりも低い範囲に延在する第２周波数範囲に前記入力信号がある場合、第１増幅器出力および第２増幅器出力において出力信号を生成し、
前記第１出力抵抗は、前記第１増幅器出力および前記第１キャパシタの間において前記第１出力ノードに結合され、
前記第２出力抵抗は、前記第２増幅器出力および前記第２キャパシタの間において前記第２出力ノードに結合され、
前記第１周波数範囲は、前記第１出力抵抗の値、前記第１キャパシタの値、前記第２出力抵抗の値、および前記第２キャパシタの値に基づいている、回路。
【請求項２】
前記第１入力ノードおよび第１増幅器入力の間に結合された第１抵抗と、
前記第１増幅器入力および前記第１増幅器出力の間に結合された第２抵抗と、
前記第２入力ノードおよび第２増幅器入力の間に結合された第３抵抗と、
前記第２増幅器入力および前記第２増幅器出力の間に結合された第４抵抗とをさらに備える、請求項１に記載の回路。
【請求項３】
前記第１増幅器出力において第１電圧を生成するように構成された第１オフセット補償回路をさらに備える、請求項１に記載の回路。
【請求項４】
前記第２抵抗は、第１抵抗分割回路網を形成する第１直列接続抵抗を含み、
前記第１オフセット補償回路は、前記第１抵抗分割回路網のノードにおける第１オフセット電圧を制御するように構成された電流源を含む、請求項３に記載の回路。
【請求項５】
前記第２増幅器出力において第２電圧を生成するように構成された第２オフセット補償回路をさらに備える、請求項４に記載の回路。
【請求項６】
前記第３抵抗は、第２抵抗分割回路網を形成する第２直列接続抵抗を含み、
前記第２オフセット補償回路は、前記第２抵抗分割回路網のノードにおける第２オフセット電圧を制御するように構成された電流源を含む、請求項５に記載の回路。
【請求項７】
前記増幅器回路にコモンモード制御信号を提供するように構成された制御回路をさらに備える、請求項１に記載の回路。
【請求項８】
差動入力レシーバを実現する方法であって、
差動の入力信号を受けるように第１入力ノードおよび第２入力ノードを構成することと、
前記第１入力ノードおよび第１出力ノードの間に第１キャパシタを結合することと、
前記第２入力ノードおよび第２出力ノードの間に第２キャパシタを結合することと、
第１周波数範囲に前記入力信号がある場合、前記第１出力ノードおよび前記第２出力ノードにおいて出力信号を生成することと、
増幅器の第１増幅器入力を前記第１入力ノードに結合するとともに前記増幅器の第２増幅器入力を前記第２入力ノードに結合することと、
前記第１周波数範囲よりも低い範囲に延在する第２周波数範囲に前記入力信号がある場合、第１増幅器出力および第２増幅器出力において前記増幅器の出力に基づいて出力信号を生成することと、
前記第１増幅器出力および前記第１キャパシタの間において前記第１出力ノードに第１出力抵抗を結合することと、
前記第２増幅器出力および前記第２キャパシタの間において前記第２出力ノードに第２出力抵抗を結合することとを含み、
前記第１周波数範囲は、前記第１出力抵抗の値、前記第１キャパシタの値、前記第２出力抵抗の値、および前記第２キャパシタの値に基づいている、方法。
【請求項９】
前記第１入力ノードおよび第１増幅器入力の間に第１抵抗を結合することと、
前記第１増幅器入力および第１増幅器出力の間に第２抵抗を結合することと、
前記第２入力ノードおよび第２増幅器入力の間に第３抵抗を結合することと、
前記第２増幅器入力および第２増幅器出力の間に第４抵抗を結合することとをさらに含む、請求項８に記載の方法。
【請求項１０】
前記第１増幅器出力において第１電圧を生成するように第１オフセット補償回路を構成することをさらに含む、請求項８に記載の方法。
【請求項１１】
前記第２抵抗は、第１抵抗分割回路網を形成する第１直列接続抵抗を含み、
前記第１オフセット補償回路は、前記第１抵抗分割回路網のノードにおける第１オフセット電圧を制御するように構成された電流源を含む、請求項１０に記載の方法。
【請求項１２】
前記第２増幅器出力において第２電圧を生成するように第２オフセット補償回路を構成することをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第３抵抗は、第２抵抗分割回路網を形成する第２直列接続抵抗を含み、
前記第２オフセット補償回路は、前記第２抵抗分割回路網のノードにおける第２オフセット電圧を制御するように構成された電流源を含む、請求項１２に記載の方法。
【国際調査報告】
2020522931.tif 000015
2020522931.tif 000016