(57)【要約】動的ビジョンセンサ（ＤＶＳ）または変化検出センサは、光強度の変化に反応し、このような方法でシーンがどのように変化するかをモニタする。この開示は、単一画素およびアレイアーキテクチャの両方を取り上げる。ＤＶＳは、１つの画素または画素の２次元もしくは１次元アレイを含んでよい。画素によって登録された強度の変化が比較され、変化が正または負である画素アドレスが記録されて、処理される。多ビットのカラーまたはグレイレベルの画素値を連続するフレーム間で相関させる、本提案のＤＶＳは、画素についての３つだけの値、増加、減少または変化なしに基づいてフレームを解析し、従来のコンピュータビジョンシステムよりはるかに高速に視覚情報を処理することができる。【選択図】図１
2020503752.tif 000002
【特許請求の範囲】
【請求項１】
画素のアレイを備えるセンサであって、前記画素の各々は、
入射光を検出するフォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量の関数である、フォトセンサ、
メモリキャパシタであって、前記キャパシタの第１のプレートは、前記フォトレセプタ信号からの電荷を帯び、前記キャパシタの第２のプレートは、比較器ノードに接続されて、その電圧が前記フォトレセプタ信号の変化とともに変動する、メモリキャパシタ、および、
前記フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、前記比較器ノードの電圧を１つ以上の基準電圧と比較する１つ以上の比較器、
を含む、センサ。
【請求項２】
前記フォトセンサと前記メモリキャパシタとの間にフォトレセプタ回路をさらに備える、請求項１に記載のセンサ。
【請求項３】
前記フォトレセプタ回路は、前記フォトセンサからの電流に対数的応答を提供する、請求項２に記載のセンサ。
【請求項４】
前記キャパシタの前記第２のプレートは、前記比較器に直接接続される、請求項１に記載のセンサ。
【請求項５】
前記比較器ノードの電圧をリセットするためのリセット回路をさらに備える、請求項１に記載のセンサ。
【請求項６】
画素のアレイを備えるセンサであって、前記画素の各々は、
フォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量を示す、フォトセンサ、
前記フォトレセプタ信号からの電荷を帯びるメモリキャパシタ、および、
前記フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、比較器ノードの電圧を１つ以上の基準電圧と比較する１つだけの比較器、
を含む、センサ。
【請求項７】
画素のアレイを備えるセンサであって、前記画素の各々は、
フォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量の関数である、フォトセンサ、
前記フォトレセプタ信号からの電荷を帯びるメモリキャパシタ、および、
前記フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、前記メモリキャパシタからの電圧を１つ以上の基準電圧と比較して、前記メモリキャパシタにリセット電圧を提供する比較器、
を含む、センサ。
【請求項８】
画素のアレイを備えるセンサであって、前記画素の各々は、
フォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量の関数である、フォトセンサ、
前記フォトレセプタ信号からの電荷を帯びるメモリキャパシタ、および、
前記フォトレセプタ信号の変化をそれぞれのオン閾値およびオフ閾値に対して評価するために、前記メモリキャパシタの電圧を２つの基準電圧と連続して比較する比較器、
を含む、センサ。
【請求項９】
画素のアレイを備えるセンサであって、前記画素の各々は、
フォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量の関数である、フォトセンサ、
前記フォトレセプタ信号からの電荷を帯びるメモリキャパシタ、および、
前記フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、前記メモリキャパシタからの電圧を比較する１つ以上の比較器、ならびに、
前記１つ以上の比較器の出力を保存するための少なくとも１つのメモリ構造、
を含む、センサ。
【請求項１０】
前記メモリ構造は、スイッチおよび寄生キャパシタンスである、請求項９に記載のセンサ。
【請求項１１】
前記フォトセンサを前記メモリキャパシタに接続するためのスイッチをさらに備える、請求項１〜１０のいずれか一項に記載のセンサ。
【請求項１２】
グローバルリセット信号に応答して前記メモリキャパシタをリセットするためのリセット回路をさらに備える、請求項１〜１１のいずれか一項に記載のセンサ。
【請求項１３】
グローバルリセット信号に応答して、かつメモリ構造のコンテンツに応じて前記メモリキャパシタをリセットするためのリセット回路をさらに備える、請求項１〜１１のいずれか一項に記載のセンサ。
【請求項１４】
前記フォトセンサは、フォトダイオード、フォトトランジスタ、またはフォトアクティブエリアを備える、請求項１〜１３のいずれか一項に記載のセンサ。
【請求項１５】
センサであり、
画素のアレイであって、前記画素の各々は、
フォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量の関数である、フォトセンサ、および、
前記フォトレセプタ信号からの電荷を帯びるメモリキャパシタ、
シャッタ信号によって制御され、前記フォトセンサを前記メモリキャパシタに接続するスイッチ、
を含む、画素のアレイと、
前記フォトレセプタ信号の変化が１つ以上の閾値を超えるかどうかを判定するために、前記メモリキャパシタの電圧を１つ以上の基準電圧と比較する１つ以上の比較器と、
を備える、センサ。
【請求項１６】
前記１つ以上の比較器は、画素の前記アレイの周辺にある回路中に配置される、請求項１５に記載のセンサ。
【請求項１７】
前記１つ以上の比較器は、前記画素の列に割り当てられる、請求項１５に記載のセンサ。
【請求項１８】
センサであり、
画素のアレイであって、前記画素の各々は、
フォトセンサであって、フォトレセプタ信号は、前記フォトセンサによって受光された光の量の関数である、フォトセンサ、および、
前記フォトレセプタ信号からの電荷を帯びるメモリキャパシタ、
を含む、画素のアレイと、
前記フォトレセプタ信号の変化が１つ以上の閾値を超えるかどうかを判定するために、前記画素のメモリキャパシタの電圧を基準電圧と比較する読み出し回路中の１つ以上の比較器と、
を備える、センサ。
【請求項１９】
センサであり、
１つ以上の画素であって、前記１つ以上の画素の各々は、
フォトダイオードに入射する光を電流に変換できる前記フォトダイオードであって、前記電流の振幅は前記光の強度に比例する、フォトダイオード、
フォトレセプタ回路が前記フォトダイオードからの前記電流を受け取ることができるように前記フォトダイオードに接続された前記フォトレセプタ回路であって、前記フォトレセプタ回路は、前記フォトダイオードから受け取る前記電流を電圧に変換できるように、そしてその電圧を前記フォトレセプタ回路の出力として出力するように構成された、フォトレセプタ回路、および、
メモリキャパシタ、
第１および第２の入力を有する少なくとも１つの比較器であって、前記第１の入力は閾値電圧に設定されることでき、前記キャパシタが前記フォトレセプタ回路の前記出力と前記比較器の前記第２の入力との間にあるように、前記キャパシタは前記第２の入力に電気的に接続された、少なくとも１つの比較器、
少なくとも１つのメモリであって、前記比較器によって出力された値が前記メモリに割り当てられ、保存されることができるように前記比較器の出力に電気的に接続された、少なくとも１つのメモリ、ならびに、
前記比較器の前記第２の入力における電圧を予め定義された基準電圧に設定するために選択的に作動可能であるように構成されたリセット回路アセンブリ、
を含む、１つ以上の画素と、
１つ以上の閾値電圧を前記比較器の前記第１の入力に適用し、前記１つ以上の閾値電圧が前記比較器の前記第１の入力に適用された後に、前記比較器によって出力される前記１つ以上の値を保存するために前記メモリを始動し、前記比較器によって出力された前記値を前記メモリが保存した後に、前記比較器の前記第２の入力における電圧を予め定義された基準電圧に設定するために前記リセット回路を始動するように構成された、コントローラと、
を備える、センサ。
【請求項２０】
センサの作動の方法であって、
到来光を検出するアレイの画素のフォトセンサ、
前記フォトセンサによって受光された光の量の関数であるフォトレセプタ信号を生成するステップ、
前記フォトセンサによって前に検出された光に対応する電荷を保存するためにメモリキャパシタを用いるステップであって、前記キャパシタの第１のプレートは前記フォトレセプタ信号からの電荷を帯び、前記キャパシタの第２のプレートは、比較器ノードに接続されて、それらの電圧が前記フォトレセプタ信号の変化とともに変動する、ステップ、および、
前記フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、前記比較器ノードの電圧を１つ以上の基準電圧と比較するステップ、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本出願は、いずれもそれらの全体が参照により本明細書に組み込まれる、２０１６年１２月３０日出願のスイス仮特許出願第ＣＨ２０１６０００１７６４号、および２０１６年１２月３０日出願のスイス仮特許出願第ＣＨ２０１６０００１７６５号の優先権を主張する。
【０００２】
［技術分野］
本発明は、ビジョンセンサ、より詳しくは動的または変化検出センサに関する。これらのセンサは、光強度の変化に反応し、このような方法でシーンがどのように変化するかをモニタする。
【背景技術】
【０００３】
現在、マシンビジョンは、ほとんどが従来のカメラおよびそれらと関連するフレームベースの画像センサに基づく。いくつかのマシンビジョンタスク、例えば、物体認識には、これらの従来のフレームベースのカメラがよく適している。しかしながら、他のタスク、例えば、追跡または位置および動きの推定について、従来の画像センサは、欠点を有する。
【０００４】
主な欠点は、従来のカメラが冗長かつ不必要な著しい量のデータを生み出し、それらのデータを取り込み、通信して、処理しなければならないことである。この高いデータ負荷が時間分解能を減少させることによって反応時間を遅らせ、電力消費量の増加をもたらし、さらにマシンビジョンシステムのサイズおよびコストを増加させる。加えて、ほとんどの画像センサには限られたダイナミックレンジ、不十分な低照度性能およびモーションブラーの問題がある。
【０００５】
これらの欠点は、データが静止画（フレーム）のシーケンスとして取込まれるという事実から生じる。いくつかのケースでは、動的シーンを静止画像として符号化することが美しい画像および動画を作り出すのに有用であるが、マシンビジョンに用いるためのデータ処理には最適でない。
【０００６】
従来のカメラを用いた従来型コンピュータビジョンシステムは、典型的に、物体認識のために連続した画像フレーム間でフィーチャを比較する。モバイルシステムの位置および方位を推定するため、ならびに周りの世界の３次元マップを推測するために、部分的に重なっているが、異なる時間に異なる姿勢からとられた、２つの連続した画像が比較される。２つのフレーム間で発生した動きを推測するためには、特徴的な視覚的ランドマーク（キーとなる箇所または他の視覚的フィーチャ）を２つの画像にわたって照合しなければならない。両方の画像において互いに対応するこれらの箇所の対を見出すことは、「対応問題」を解決することとして知られている。
【０００７】
対応問題を解決するには、著しい量の処理能力を必要とする。ランドマークを検出するために、特徴的なフィーチャ（角、斑点、稜など）について画像中のすべての画素を検索しなければならないであろう。次に、いわゆるフィーチャ記述子を特徴付けるために画素およびそれらの周辺近傍の画素がグループ分けされ、フィーチャ記述子は、次に、フレーム間でフィーチャを照合し、それによって、対応する箇所の対を確立するために用いられる。これは、計算を多用する。画素強度を直接に比較する直接的なアプローチは、計算がさらにいっそう複雑である。
【０００８】
他方、いわゆる動的ビジョンセンサ（ＤＶＳ：Ｄｙｎａｍｉｃ  Ｖｉｓｉｏｎ  Ｓｅｎｓｏｒ）は、フレームベースの符号化の限界を克服するセンサである。本参照により本明細書に組み込まれる特許文献１、Ｌｉｃｈｔｓｔｅｉｎｅｒ等、「Ｐｈｏｔｏａｒｒａｙ  ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎｔ  Ｉｍａｇｅ  Ｄａｔａ」を参照。画素内データ圧縮を用いることによって、データ冗長性が除去され、高時間分解能、低レイテンシ、低消費電力で、モーションブラーのほとんどない高ダイナミックレンジが達成される。従って、ＤＶＳは、特に、太陽電池または電池式の圧縮センシング用途に、またはシステムの位置を推定しなければならず、限られた電池容量に起因して処理電力が限られる、モバイルマシンビジョン用途によく適している。
【０００９】
ＤＶＳは、視覚情報を局所的に前処理する。鮮明な画像を生成する代わりに、ＤＶＳは、コンピュータアプリケーションのためのスマートデータを作り出す。従来の画像センサは、動画を一連の静止画像として取り込むが、ＤＶＳは、シーン中の変化の位置を検出して、それだけを送信する。ＤＶＳは、画素内データ圧縮を行うため、従来のカメラよりはるかに効率的に視覚情報を符号化する。これは、より少ないリソース、より低い正味の電力を用いて、より速いシステム反応時間でデータを処理できることを意味する。高時間分解能が視覚的フィーチャの連続的な追跡を可能にし、それによって、対応問題を克服する。加えて、ＤＶＳのアーキテクチャは、高ダイナミックレンジおよび良好な低照度性能を可能にする。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００８／０１３５７３１号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
典型的なＤＶＳは、いくつかの欠点を抱える可能性がある：
【００１２】
１．画素回路は、いくつかのケースでは、増幅器および２つの比較器をそれらが含むため、大きくなりかねない。
【００１３】
２．非同期読み出し回路は、タイミングジッタを生じやすい。シーンの広い区域が短時間に変化するならば、ジッタが増加して、センサの部分からのデータ読み出しが遅延し、動きアーチファクトにつながりかねない。
【００１４】
３．ＤＶＳ画素回路は、セルフタイム式の傾向があるため、センサ時間分解能を課することができず、小区域における非常に速い変化が通信帯域幅を飽和させかねない。
【００１５】
４．ＤＶＳセンサは、作り出される出力データの量がシーンのダイナミックスに主に依存するという特性を有する。従って、データレートが予測不可能であり、処理段階における問題、すなわち、過負荷の問題につながる（すなわち、処理段階がデータ量に対処できない）。
【００１６】
５．いくつかのＤＶＳセンサでは、アレイ中の画素は、各行が読み出された後にその行がリセットされる。これは、フレームからフレームへの小さい変化を蓄積できないため、遅い移動が検出されないことを意味する。さらに、既存の画素回路設計は、ローリングシャッタに起因する動きアーチファクトを生じやすい。
【課題を解決するための手段】
【００１７】
本発明は、ＤＶＳ（動的ビジョンセンサ）設計に関係する。既存の解決法と関連する少なくともいくつかの不利な点を軽減する、取り除く、または陳腐化するために異なる実施形態を採用することができる。例えば、本発明の実施形態は、画素アレイに用いられる画素のサイズを縮小することを可能にして、その結果、同じ解像度に対してより小さいセンサ、または同じダイサイズに対してより高い解像度を可能にする。さらに、いくつかの実施形態では、画素アレイの画素が同時に作動されてよい（従って、同時に機能するセンサを可能にする）。そのうえ、光強度の変化を評価する時間を制御することができ、従って、時間分解能および事象レートを目下の状況および用途に適応可能にできる。
【００１８】
画素回路は、同時に、および／または外部タイミング基準によって機能できる。これは、以下に列挙されるいくつかの利点を有する：
【００１９】
１．センサの時間分解能を変化させることによる事象レート制御。
【００２０】
２．フレームベースの読み出しは、画素からの時間ジッタがより少ないデータ読み取りを可能にする。
【００２１】
３．クロックド画素回路を有すると、標準的なデジタル設計ツールを用いることができて、画素アレイにインターフェースで接続するデジタル通信回路の設計がより容易になる。典型的な既存のＤＶＳの非同期回路の設計は、適切な市販のツールが入手できないため、より難しくなりがちである。
【００２２】
４．コントローラによってタイミングを制御すると、変化検出フェーズと読み出しフェーズとを時間的に分離することが可能になる。これは、１つの画素から別の画素への寄生結合に起因して誤事象を生成するリスクを低減する。
【００２３】
一般に、一態様によれば、本発明は、センサを特徴とする。センサは、典型的に、画素のアレイを備える。アレイは、１または２次元アレイとすることができる。しかしながら、単一画素のセンサも可能である。
【００２４】
センサの画素の各々がいくつかの要素を含む。フォトセンサは、入射光を検出する。フォトレセプタ信号は、フォトセンサによって受光された光の量の関数である。メモリキャパシタがさらに設けられて、キャパシタの第１のプレートは、フォトレセプタ信号からの電荷を帯び、キャパシタの第２のプレートは、フォトレセプタ信号の変化とともにその電圧が変動する比較器ノードに接続される。次に、フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、１つ以上の比較器が比較器ノードの電圧を１つ以上の基準電圧と比較する。
【００２５】
一般に、別の態様によれば、本発明は、センサを特徴とする。このセンサは、典型的に、画素のアレイまたは単一画素を含む。それらの画素の各々がフォトセンサを含む。フォトレセプタ信号は、フォトレセプタによって受光された光の量の関数である。さらに、メモリキャパシタは、フォトレセプタ信号からの電荷を帯びる。画素には、１つだけの比較器が設けられる。比較器は、フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、比較器ノードの電圧を１つ以上の基準電圧と比較する。
【００２６】
画素中の単一の比較器のみの使用は、画素のサイズを縮小するという利点を有する。このサイズ縮小を用いてアレイのサイズを半導体チップの同じ面積に対して増加させることができる。他方では、それを用いて、センサの全体サイズを縮小し、より低コストのデバイスを可能にすることができる。
【００２７】
一般に、別の態様によれば、本発明は、センサを特徴とする。このセンサも画素のアレイまたは単一画素を備える。画素の各々は、フォトセンサおよびメモリキャパシタを含む。画素は、フォトレセプタ信号の変化を１つ以上の閾値に対して評価するためにメモリキャパシタからの電圧を１つ以上の基準電圧と比較する比較器をさらに含む。本発明によれば、比較器は、メモリキャパシタへのリセット電圧も提供する。
【００２８】
メモリキャパシタへリセット電圧を提供するために比較器を用いることが有用である。なぜなら、このリセット電圧が比較器におけるオフセットを考慮に入れる方法でメモリキャパシタをリセットするからである。これが重要なのは、画素アレイ中の比較器の各々が、製造ばらつきに起因して、わずかに異なるオフセットを有するかもしれないためである。本発明によれば、結果として生じる任意のオフセットがメモリキャパシタへリセット電圧を提供するために比較器を用いることによって除去される。
【００２９】
一般に、別の態様によれば、本発明は、センサを特徴とする。このセンサも画素のアレイまたは単一画素を備える。画素の各々は、フォトセンサおよびメモリキャパシタを含む。画素中には比較器がさらに設けられる。比較器は、フォトレセプタ信号上の変化をオン閾値またはオフ閾値に対して評価するために、メモリキャパシタからの電圧を２つの基準電圧と相次いで比較する。
【００３０】
本発明は、メモリキャパシタからの電圧をオン閾値またはオフ閾値と連続的に比較することによってオン事象およびオフ事象の両方を判定するために単一の比較器を用いるという利点を有する。
【００３１】
一般に、別の態様によれば、本発明は、センサを特徴とする。このセンサは、画素のアレイまたは単一画素を有する。それらの画素の各々がフォトセンサおよびメモリキャパシタを含む。さらに、画素は、フォトレセプタ信号の変化を１つ以上の閾値に対して評価するためにメモリキャパシタからの電圧を比較する１つ以上の比較器を有する。最後に、１つ以上の比較器の出力を保存するために、画素中にメモリ構造が設けられる。
【００３２】
画素中にメモリ構造を設けると、画素が閾値処理の結果を保存することが可能になる。これにより、例えば、アレイ中の様々な画素から情報がいつ読み出されるかのタイミングを見込むことが可能になる。
【００３３】
一般に、別の態様によれば、本発明は、画素のアレイまたは単一画素を特徴とする。これらの画素の各々がフォトセンサおよびメモリキャパシタを含む。本発明によれば、スイッチも画素の各々に設けられて、フォトセンサをメモリキャパシタに接続するシャッタ回路信号によって制御される。このような方法で、アレイ中の画素のすべてにグローバルシャッタ信号を提供できる。
【００３４】
グローバルシャッタの使用は、例えば、ローリングシャッタと関連する問題を回避するようにアレイ全体をトリガするために、単一の信号を用いることができるという点で有利である。
【００３５】
一般に、別の態様によれば、本発明は、センサを特徴とする。このセンサは、画素のアレイまたは単一画素を備える。それらの画素の各々がフォトセンサを含む。フォトレセプタ信号は、フォトレセプタ信号からの電荷を帯びるメモリキャパシタにおいてフォトセンサによって受光された光に基づく。本発明によれば、アレイの読み出し回路中に１つ以上の比較器が設けられる。これらの比較器は、フォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、アレイのメモリキャパシタの電圧を基準電圧と比較する。
【００３６】
この発明では、比較器が画素のアレイを囲む周辺回路へ移される。これは、それらの対応する画素をさらに縮小することを可能にする。他方では、アレイ全体に必要な閾値処理機能を提供するために、少数の比較器を用いることができる。
【００３７】
一般に、別の態様によれば、本発明を方法としても特徴付けることができる。具体的には、センサの作動の方法は、入射光を検出するアレイの画素のフォトセンサ、フォトセンサによって受光された光の量の関数であるフォトレセプタ信号を生成するステップ、フォトセンサによって前に検出された光に対応する電荷を保存するためにメモリキャパシタを用いるステップであって、キャパシタの第１のプレートは、フォトレセプタ信号からの電荷を帯び、キャパシタの第２のプレートは、比較器ノードに接続されて、それらの電圧がフォトレセプタ信号の変化とともに変動する、用いるステップ、およびフォトレセプタ信号の変化を１つ以上の閾値に対して評価するために、比較器ノードの電圧を１つ以上の基準電圧と比較するステップを含む。
【００３８】
構成および部分の組み合わせの様々な新規の詳細、ならびに他の利点を含む、本発明の上記および他の特徴が、次に、添付図面を参照してより詳しく記載され、特許請求の範囲において示されるであろう。本発明を具現化した特定の方法およびデバイスが、本発明の限定としてではなく、説明として示されることが理解されるであろう。本発明の原理および特徴は、本発明の範囲から逸脱することなく、様々な多くの実施形態に採用されてよい。
【００３９】
添付図面において、参照文字は、異なる図面を通じて同じ部分を指す。図面は、必ずしも縮尺通りではなく、本発明の原理を示す際にはむしろ強調されている。図面は、以下の通りである。
【図面の簡単な説明】
【００４０】
【図１】本発明の原理による、ＤＶＳまたは変化検出センサのための画素回路の構成要素および接続を示す回路図である。
【図２】随意的なサンプリング回路をもつ画素回路の代わりの実施形態を示す回路図である。
【図３】行および列の２次元画素アレイに配置された画素をもつセンサのレイアウトを示す概略図である。
【図４Ａ】フレームを処理する各フェーズが固定された時間量を要する、固定フレームレートをもつ変化検出センサのためのフェーズタイミングを示す。
【図４Ｂ】可変フレームレートをもつ変化検出センサのためのフェーズタイミングを示し、可変性は、事象読み出しフェーズに要する時間に帰される。
【図５】サンプリングのない画素回路の好ましい実施形態の構成要素を示す回路図である。
【図６】信号のタイムラインを示す。横時間軸は、上にラベル付けされたフェーズ作動の発生の持続時間および時刻に対応する。
【図７】サンプリングのある画素回路素子の好ましい実施形態の構成要素を示す回路図である。
【図８】前のものと比較して、より小さく、より簡単な画素回路の実施形態の構成要素を示す回路図である。
【図９】図８に図示される画素回路の実施形態に対応する信号のタイムラインを示す。
【図１０】メモリ回路が画素回路素子から読み出し回路へ移された、さらに小さく、より簡単な画素の実施形態の構成要素を示す回路図である。
【図１１】図１０に図示される画素回路の実施形態に対応する信号のタイムラインを示す。
【図１２】前の実施形態より高速にできる、画素ごとに２つの比較器をもつ別の画素の実施形態を示す回路図である。
【図１３】比較器機能が画素回路から読み出し回路へ移されたときになおさらに小さい画素サイズを示す回路図である。（注：示される２つの画素は、画素アレイの列に沿う。）
【図１４】図１３と同様の配置における２つの画素を示す。図中、画素回路は、画素出力の変化を増幅するための増幅回路を含む。
【図１５】サンプリング回路ＳＣの実施形態を示す回路図である。
【図１６】２段比較器Ａ１の実施形態を示す回路図である。
【図１７】オペレーショナルトランスコンダクタンス増幅器に基づく代わりの比較器の実施形態を示す回路図である。
【図１８】リセット回路の実施形態を示す回路図である。
【図１９】代わりのリセット回路を示す回路図である。
【図２０】リセット回路の第３の実施形態を示す回路図である。
【図２１】図８の画素の実施形態のリセット回路の第１の実施形態を示す回路図である。
【図２２】図８の画素の実施形態の代わりのリセット回路を示す回路図である。
【図２３】図８の画素の実施形態のリセット回路の第３の実施形態を示す回路図である。
【図２４】図１０に示される画素の実施形態のためのリセット回路を示す回路図である。
【図２５】図１０に示される画素の実施形態のためのリセット回路の実施形態を示す回路図である。
【図２６】フォトレセプタ回路の概略図である。
【図２７】画素フォトレセプタおよび回路の好ましい実施形態を示す回路図である。
【図２８】２つのＮＭＯＳフィードバックトランジスタをもつフォトレセプタの実施形態を示す回路図である。
【図２９】ＰＭＯＳフィードバックトランジスタをもつフォトレセプタの実施形態を示す回路図である。
【図３０】画素アレイ中の基本的な読み出し回路の実施形態を示す概略図である。
【図３１】事象ベースの読み出し回路の実施形態を示す概略図である。
【図３２】図５、図７および図１２における画素回路のための列論理回路の好ましい実施形態を示す回路図である。
【図３３】図８の画素回路のための列論理回路の実施形態を示す回路図である。
【図３４】図１０の画素回路のための列論理回路の実施形態を示す回路図である。
【図３５】図１３の画素回路のための列論理回路の実施形態を示す回路図である。
【図３６】図１３に示される画素回路および図３５の列論理回路実施のための信号タイムラインを示す。
【図３７】図１４に示される画素回路のための列論理回路の実施を示す。
【発明を実施するための形態】
【００４１】
次に、本発明の実例となる実施形態が示される添付図面を参照して、本発明をより十分に記載する。しかしながら、本発明は、多くの異なる形態で具現化されてよく、本明細書に提示される実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態を、本開示が十分かつ完全であり、本発明の範囲が当業者に十分に伝わるように提供する。
【００４２】
本明細書では、用語「および／または」は、関連する列挙項目のうちの１つ以上のあらゆる組み合わせを含む。さらに、単数形および冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、別に明記されない限り、複数形も同様に含むことが意図される。用語：含む、備える、含むことおよび／または備えることは、本明細書に用いられるときに、明記される特徴、整数、ステップ、作動、要素および／または構成要素の存在を特定するが、１つ以上の他の特徴、整数、ステップ、作動、要素、構成要素、および／またはそれらの群の存在または追加を排除しないことがさらに理解されるであろう。さらに、ある要素が、構成要素またはサブシステムを含めて、別の要素に接続または結合されることが言及され、および／または示されるときには、その要素を他の要素に直接接続または結合することができ、あるいは介在要素が存在してもよいことが理解されるであろう。
【００４３】
「第１の」および「第２の」などの用語が様々な要素を記述するために本明細書では用いられるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの要素を別の要素から区別するために用いられるに過ぎない。従って、以下に考察される要素を第２の要素および同様に呼ぶことができるであろうが、本発明の教示から逸脱することなく第２の要素が第１の要素と呼ばれてもよい。
【００４４】
別に定義されない限り、本明細書に用いられるすべての用語（技術および科学用語を含む）は、当業者によって共通に理解されるのと同じ意味を有する。一般に用いられる辞書に定義されるような用語は、関連する技術分野の文脈におけるそれらの意味と整合する意味を有すると解釈されるべきであり、本明細書において明示的にそのように定義されない限り、理想化されたまたは過度に形式的な感覚で解釈されることにはならないことがさらに理解されるであろう。
【００４５】
本出願を通して多くの専門用語が用いられる。便宜上および本発明の正確な記載のためにそれらの専門用語が以下に定義される。
【００４６】
閉じたスイッチ：導通している、すなわち、２つの端子が電気的に接続されたスイッチ。
【００４７】
電子接続：回路における２つのノード間の直接的（２つのノード間に電流が流れることができるような、電気的）か、またはバッファを介した、いずれかの接続。
【００４８】
事象：所与の画素における光強度の増加または減少。
【００４９】
事象フレーム：閾値電圧の適用、メモリの作動、メモリコンテンツの読み出しおよびリセットの１回の反復。
【００５０】
事象レート：画素回路によって生成され、送信される毎秒の事象の数。事象レートは、画素回路構成、閾値設定および時間分解能に、さらにセンサの動きならびに観察シーンにも依存する。
【００５１】
フレームレート：各画素が毎秒読み取られる回数。１つの事象フレーム全部が走査されるレートに相当する。フレームレートは、固定することもでき、または生成される事象の数に従属させることもできる。
【００５２】
動きアーチファクト：カメラまたは対象のいずれかがフレームにわたって速く動いている場合、ローリングシャッタは、画像中の潜在的な垂直線の顕著なスキューを示しかねない。フレーム中に速い動きがあれば、画像全体が歪みかねない。
【００５３】
ＯＦＦ事象：所与の画素についての光強度の離散的な減少。
【００５４】
ＯＮ事象：所与の画素についての光強度の離散的な増加。
【００５５】
開いたスイッチ：導通していないスイッチ、すなわち、２つの端子間に開回路が提供される。
【００５６】
画素アドレス：アレイ中の画素の位置を記述する番号または番号の対。通常、行番号および列番号。
【００５７】
パワーレイル：接地（Ｖｓｓ）または電源電圧（Ｖｄｄ）のいずれか。
【００５８】
一般に、図１は、本発明の原理によって組み立てられ、接続された画素回路の構成要素を示す。この文書の後の方では、画素の行および列を有し、各々の画素がこの実施形態または代わりの実施形態に示されるようなエレクトロニクスを有する、２次元画素アレイが参照される。
【００５９】
本発明における「画素」は、それに衝突する光の強度を記録するセンシング要素を指し、「画素回路」または「画素エレクトロニクス」は、画素の電子的構成要素および回路素子を指す。この文書では、用語「画素回路」は、画素のエレクトロニクスに関する考察に焦点に合わせるために用いられ、用語「画素」は、センシング要素を全体として指すために用いられる。典型的に、センサ（図３参照）は、画素１００の２次元アレイおよび追加の周辺回路素子から構成される。それでもなお、すべての用途に２次元アレイが必要とされるわけではない。センサは、単一画素（１つの画素のアレイ）または画素の１次元アレイ（ラインセンサ）を含むこともできる。
【００６０】
画素回路１００の主な構成要素が以下に列挙される。
【００６１】
１．フォトレセプタモジュール。図に示されるように、画素回路は、衝突光９を測定して光強度を電流Ｉｐｈｏｔｏへ変換するためのフォトダイオードＰＤ、または他のフォトセンサ、光強度に依存するフォトレセプタ信号Ｖｐｒを生成するためのフォトレセプタ回路ＰＲＣ、および過去のフォトレセプタ信号を記憶するためのメモリキャパシタＣ１を含む。フォトセンサＰＤおよびフォトレセプタ回路ＰＲＣは、フォトレセプタモジュールＰＲを構成する。
【００６２】
２．メモリキャパシタＣ１：フォトレセプタ信号Ｖｐｒ、従って、フォトセンサＰＤによって受光された光に応答する電荷をキャパシタの第１のプレートが帯びるようにフォトレセプタ信号Ｖｐｒを受け取る。メモリキャパシタＣ１の第２のプレートは、Ａ１の比較器ノード（反転入力）に接続される。従って、比較器ノードの電圧Ｖｄｉｆｆは、フォトレセプタ信号Ｖｐｒの変化とともに変動する。
【００６３】
３．比較器Ａ１：これは、現在のフォトレセプタ信号Ｖｐｒと過去のフォトレセプタ信号との間の差を閾値と比較するための手段である。この比較器Ａ１は、各画素中にあっても、または画素のサブセット（例えば、列）間で共有されてもよい。好ましい実施形態では、比較器が画素と一体になり、各画素が専用の比較器Ａ１を有する。
【００６４】
４．メモリ：メモリ５０は、コントローラ６０からのサンプル信号に基づいて比較器出力を保存する。メモリは、サンプリング回路（例えば、スイッチおよび寄生または明示的キャパシタ）あるいはデジタルメモリ回路（ラッチまたはフリップフロップ）とすることができる。１つの実施形態では、メモリがサンプリング回路であり、各画素が２つのメモリを有する。
【００６５】
５．条件付きリセット回路Ｒ１：リセットのための条件は、記憶された比較器出力の状態とコントローラによって適用されるリセット信号との組み合わせである。
【００６６】
６．周辺回路の構成要素：比較器Ａ１およびメモリ５０は、画素中または周辺回路中（画素回路の外部）に配置することができる。
【００６７】
周辺回路は、コントローラ６０を含み、コントローラ６０は、閾値信号を比較器Ａ１に適用し、制御信号をメモリ５０へ送り、条件付きリセット回路Ｒ１がアクティブになる時間を選択する。
【００６８】
周辺回路は、読み出し回路ＲＯも含んでよく、読み出し回路ＲＯは、メモリ５０のコンテンツを読み取り、所与の画素についての光強度が、増加した、減少した、または変化しなかったかどうかを判定して、（現在のメモリ値から計算された）出力をプロセッサへ送る。
【００６９】
さらに詳細には、比較器は、光が増加／減少したかどうかを伝える。Ｏｆｆ事象について：Ｖｄｉｆｆが（Ｖｂ上の）閾値Ｖｏｆｆより低ければ、比較器出力はハイであり、このレベルがメモリに保存される。これは、減少が検出されることを意味する。Ｖｄｉｆｆが閾値より低くなければ、比較器出力はローである：減少が検出されない。
【００７０】
唯一困難なのは、Ｏｎ事象では、ロー比較器出力が増加を意味し、一方でハイ比較器出力が変化なしを意味するが、Ｏｆｆ事象については、ハイ比較器出力が減少を意味し、一方でロー比較器出力が変化なしを意味することである。
【００７１】
従って、読み出しは、メモリコンテンツおよびどの閾値が適用されたかを知らなければならない。あるいは、後に記載される好ましい実施形態におけるように、メモリ極性がオンおよびオフの両方について同じであるように、Ｏｎに対してはインバータがある。
【００７２】
本発明の画素回路１００の１つの好ましい実施形態では、各画素回路１００が１つの比較器のみを含み、従ってこの比較器が最初にＯＮ事象のための比較器として、次にＯＦＦ事象のための比較器として機能する（逆もまた同様である）。
【００７３】
画素回路１００およびコントローラ６０は、以下のように作動する。
【００７４】
フォトセンサＰＤによって受光される光強度の変化は、フォトレセプタ信号Ｖｐｒの変化に換算される。リセット回路Ｒ１が導通していないときには、比較器Ａ１への反転入力（−）における比較器ノードの電圧ＶｄｉｆｆにもＶｐｒの変化が反映される。これは、メモリキャパシタＣ１の両端間の電圧が一定のままであるために発生する。
【００７５】
コントローラ６０によって選択された時刻に、比較器Ａ１は、メモリキャパシタＣ１の第２の端子における比較器ノードの電圧（Ｖｄｉｆｆ）を、比較器Ａ１の非反転入力（＋）に適用された（コントローラからの）閾値電圧Ｖｂと比較する。
【００７６】
コントローラ６０は、比較器出力Ｖｃｏｍｐを保存するためにメモリ５０を作動させる。メモリ５０は、示されるように、典型的に、画素回路１００の一部として実施される。しかしながら、他の実施形態では、メモリ５０は列論理回路（周辺回路、画素アレイの各列ごとに１つ）の一部として実施される。
【００７７】
メモリ５０に保持された保存比較器出力の状態が光強度の変化を示し、ＡＮＤ、コントローラ６０からのグローバルリセット信号であるＧｌｏｂａｌＲｅｓｅｔ信号がアクティブであれば、条件付きリセット回路Ｒ１は、導通している。ここで「ＡＮＤ」は、論理ＡＮＤ演算子を示す。条件付きリセット回路Ｒ１が導電状態にあると、比較器Ａ１の反転入力における比較器ノードの電圧（Ｖｄｉｆｆ）は、既知のレベルへリセットされる。従って、比較器Ａ１は、現在のフォトレセプタ信号ＶｐｒをメモリキャパシタＣ１上に保存する。
【００７８】
図２は、フォトレセプタ回路ＰＲＣとメモリキャパシタＣ１との間に随意的なサンプリング回路ＳＣを含む、別の実施形態による画素回路１００を示す。サンプリング回路ＳＣは、フォトレセプタ回路ＰＲＣの出力ＶｐｒとメモリキャパシタＣ１との間の選択的電子接続または切断を可能にする。
【００７９】
サンプリング回路ＳＣは、動きアーチファクトを回避するためすべての画素のフォトレセプタ出力を同じ瞬間にグローバルにサンプリングするためにコントローラ６０からのサンプル信号２５によって作動される。典型的に、サンプリング回路ＳＣは、サンプリングスイッチ１５０、寄生または明示的サンプリングキャパシタＣ２、およびバッファ増幅器Ａ２を備えてよい。（注：すべての実施でバッファ増幅器Ａ２が用いられるわけではない。）
【００８０】
画素回路１００およびコントローラ６０は、以下のように作動する。
【００８１】
光強度の変化は、図１の前の実施形態におけるように、フォトレセプタ信号Ｖｐｒの変化に換算される。
【００８２】
同時に、コントローラ６０は、フォトレセプタ回路ＰＲＣからのフォトレセプタ出力電圧ＶｐｒをサンプリングキャパシタＣ２へ電気的に接続することによってサンプリング回路ＳＣを作動させる。コントローラ６０は、さらに、制御信号２５を介してスイッチ１５０を開くことにより、フォトレセプタ出力電圧ＶｐｒをキャパシタＣ２から切断することによってサンプリング回路ＳＣを作動させる。
【００８３】
コントローラ６０によって指定された時刻に、比較器Ａ１は、比較器ノードにおけるＶｄｉｆｆをその非反転入力上に適用された閾値Ｖｂと比較する。同時に、コントローラ６０は、比較器出力Ｖｃｏｍｐを保存するためにメモリ５０を作動させる。前のように、メモリ５０は、画素回路１００中、または後に記載されるような周辺ＲＯ回路４２の列論理回路４４中のいずれかに配置される。
【００８４】
保存された比較器出力の状態が光強度の変化を示し、ＡＮＤ、（コントローラによって制御された）グローバルリセット信号であるＧｌｏｂａｌＲｅｓｅｔがアクティブであれば、条件付きリセット回路Ｒ１は、導通しており、Ｖｄｉｆｆが既知のレベルへリセットされて、次に、サンプリングＣ２上の電圧がメモリＣ１上に記憶される。
【００８５】
先述のように、画素または画素アレイをマシンビジョン用途のためのセンサとして用いることができる。マシンビジョン用途では、センサの出力が（直接的または間接的に）データプロセッサへ向かうことになり、データプロセッサではアルゴリズムがセンサの、またはセンサによって解析された物体の位置および動きを算出できる。
【００８６】
従来のセンサは、画素に衝突する光強度を表す画素値を含んだ画像を出力する。対照的に、本明細書では、センサは、光強度変化が検出された画素のアドレス（画素のアドレスがその行および列番号に対応する）を出力する。所与の画素におけるこの光強度変化は、事象と呼ばれる。より具体的には、用語「事象」は、画素の光強度を表し、その関数であるフォトレセプタ信号が、コントローラによって適用された閾値以上の量で変化したことを意味する。事象を送信するために、対応する画素のアドレスが、光強度変化が正または負であったかどうかを示すための１ビットとともに送信される。
【００８７】
時間的に現在および前のインスタンスの間の光強度変化を検出するために、各画素は、時間的に前のインスタンスにおける光強度の表現を保存する必要がある。
【００８８】
より具体的には、各画素は、この画素で放出された最後の事象の時刻におけるフォトレセプタ信号と、この画素における現在のフォトレセプタ信号との間の差を表す電圧Ｖｄｉｆｆを保存する。
【００８９】
好ましい実施形態において事象を検出するために、比較器ノードにおけるＶｄｉｆｆは、光強度の増加（ＯＮ事象）を検出するため最初に１つの閾値と比較されて、比較器出力が（明示的または寄生）キャパシタ上でサンプリングされるか、またはフリップフロップに保存される。次に、比較器ノードにおけるＶｄｉｆｆは、光強度の減少（ＯＦＦ事象）を検出するため第２の閾値と比較されて、比較器出力が（明示的または寄生）キャパシタ上でサンプリングされるか、またはフリップフロップに保存される。グローバルリセット信号がすべての画素へ送られて、各画素では、事象が検出された画素のみをリセットするために、このグローバルリセット信号が、サンプリングされた比較器出力と論理的にＡＮＤ処理される。次に、サンプリングされた比較器出力電圧が読み出されて、対応する画素アドレスがレシーバへ送られる。
【００９０】
図３は、画素１００−１〜１００−６の２次元アレイを備えるセンサ８を示す。図示されたセンサは、図を混乱させるのを避けるために、２つの行のみおよび３つの列のみが示される。実際には、センサ８は、ｍ行（典型的に２よりずっと大きい）およびｎ列（典型的に３よりずっと大きい）の画素からなるであろう。２次元アレイ中の画素を画素の行番号および列番号であるそのアドレスによって特定できる。例えば、画素１０３−６は、（上から数えて）行２および（左から数えて）列３をそのアドレスとして有する。
【００９１】
コントローラ６０は、画素１００、および行選択回路４０、読み出し回路４２のような他の構成要素、ならびにアレイからプロセッサ４６へのデータの送信を制御する。
【００９２】
図示された例では、行選択回路４０がコントローラ６０の一部として示される。この行選択回路４０は、行の１つまたは複数のサブセットを選択する。画素１００の行が選択されたときには、選択された行中の画素の比較器出力が読み出し回路４２へ伝達される。
【００９３】
読み出し回路４２は、画素アレイからのデータ（記憶された比較器出力）を読み取る。しばしば、読み出し回路４２は、このデータをセンサチップの外部にありうる、プロセッサ４６のような、ある種のレシーバ（通常はプロセッサの形態）へ送信する前に、より効率的な表現へさらに符号化する。
【００９４】
いくつかの列論理回路４４−１〜４４−ｎに分割された、ｎ個の列がある、読み出し回路４２は、比較器出力を読み取ることから、対応する画素について光強度が増加した、減少した、または変わらないままであるかどうかを判定する。
【００９５】
コントローラ６０は、好ましくは、以下に列挙されるような複数のフェーズ（図４Ａおよび４Ｂ）でセンサ８を作動させる：
【００９６】
１．照射変化の積分：この実施形態では、変化の積分が他のフェーズ中に継続し、追加の専用時間を必要としない。
【００９７】
２．ＯＮ事象についての比較フェーズ（図４Ａおよび図４Ｂ中の２１８）：各画素において、積分された照射変化をＯＮ閾値に対して比較するために比較器Ａ１が用いられる。結果は、メモリ５０に保存される。
【００９８】
３．ＯＦＦ事象についての比較フェーズ（図４Ａおよび図４Ｂ中の２２０）：各画素において、積分された照射変化をＯＦＦ閾値に対して比較するために比較器Ａ１が用いられる。結果は、メモリ５０に保存される。
【００９９】
４．リセットフェーズ（図４Ａおよび図４Ｂ中の２２２）：保存された比較器出力の状態が光強度の変化を示す各画素回路１００が、それぞれのリセット回路Ｒ１を導通させることによってリセットされる。
【０１００】
５．読み出しフェーズ（図４Ａおよび図４Ｂ中の２２４）：行選択回路４０の制御の下で、メモリ５０に保存された比較結果が画素アレイから読み出される。
【０１０１】
一般に、第１のフェーズ（照射変更の積分）は、変化の連続的な時間積分が他のフェーズ中に停止しないため、明示的な持続時間を有する必要がない。従って、このフェーズのための明示的な時間配分を省略することが可能である。
【０１０２】
もちろん、ＯＮおよびＯＦＦ事象の比較の順序を逆にすることができる。さらに、画素の実施形態によっては、読み出しフェーズがリセットフェーズの前に生じることができる。
【０１０３】
コントローラ６０は、好ましくは、フェーズの相対的なタイミングを制御して、画素を制御するために必要な信号を生み出す。図４Ａおよび図４Ｂに示されるように、いくつかの画素作動モードが可能である。
【０１０４】
固定された読み出し時間：図４Ａは、作動フェーズの各々が固定された持続時間を有する固定時間モードを示すタイミング図である。従って、フレームレートが固定される。図示された例では、各Ｅｖｔフレームが１００マイクロ秒長である。
【０１０５】
従って、読み出しフェーズも固定された持続時間を有するが、最もありそうなのは読み出すべき事象の数が事象フレームごとに変化することであろう。読み出しフェーズの持続時間の妥当な限度を維持するためには、単一の事象フレームにおいて読み取ることができる事象の数（２１４）を制限しなければならない。読み出すべき事象の数が可能な最大値より少なければ、アイドルフェーズがあることになる。
【０１０６】
事象の数が読み出しフェーズ中に読み出すことができる数より大きければ、３つの選択肢がある：１）プロセッサ４６に通知して、追加の事象を破棄する、２）プロセッサ４６に通知して、現在のフレームのためだけに読み出しフェーズを延長する（延ばされたフレーム後に、センサ、すなわち、画素アレイは、次の事象フレームを直ちに開始する）、または３）プロセッサ４６に通知して、現在のフレームのために読み出しフェーズを延長し、延ばされたフレーム後に、前の事象フレーム開始時刻との同期を保つために「オフィシャルな」フレーム開始時刻を待つ。
【０１０７】
図４Ａは、毎秒１０ｋ事象フレームまたはフレーム当たり１００マイクロ秒のフレームレート例について作動の実例となるタイムラインを示す。
【０１０８】
さらに詳細には、各事象フレーム２１２において、ＯＮ事象の比較２１８は、１０μｓを消費し、ＯＦＦ事象の比較２２０も１０μｓを消費する。次に、２０μｓのフェーズ２２２中に画素がリセットされる。最後に、読み出しフェーズ２２４では事象が画素アレイ２１０から読み出されて、読み出し回路４２中に蓄積される。読み出しフェーズは、６０μｓ続く。従って、この具体例では、フェーズの持続時間の合計が１０＋１０＋２０＋６０＝１００マイクロ秒である。
【０１０９】
連続する事象フレーム２１２−１、２１２−２、２１２−３の間に図示されるように、フェーズ２２４には６０μｓが割り当てられるが、このフェーズ２２４における実際の読み出し２１４は、様々な時間量を消費する。例えば、第１の事象フレーム２１２−１のためのフェーズ２２４−１における事象読み出し２１４−１については、２１４−１のために割り当てられた６０μｓの半分未満が消費される。対照的に、第３の事象フレーム２２４−３については、事象２１４−３の読み出しは、２２４−３のために割り当てられた６０μｓの３分の２を消費する。
【０１１０】
可変的な読み出し時間：図４Ｂに示される、可変的な読み出し時間モードでは、読み出しフェーズ２２４の持続時間は送信されるべき事象の数に依存する。結果として、１つのフレームの全長、従って、フレームレートは可変的であり、フレーム当たりの事象の数に依存する。
【０１１１】
さらに詳細には、前の例におけるように、事象フレーム２１２の各々は、１０μｓを消費するＯＮ事象の比較２１８と、１０μｓをやはり消費するＯＦＦ事象の比較２２０とに分割される。事象リセットフェーズ２２２は、各事象フレーム２１２中で２０μｓを消費する。他方、事象フレーム２１２の各々のための事象読み出しフェーズ２２４は、長さが可変的である。結果として、このフェーズは、画素アレイ２１０から読み出されることが必要な事象の数２１４によって決定付けられる時間の長さを有する。
【０１１２】
図５は、本発明の原理によって構築された、画素回路１００、サンプリングのない好ましい実施形態を示す。
【０１１３】
フォトセンサＰＤ、例えば、フォトダイオードもしくはフォトトランジスタまたはフォトアクティブ領域は、衝突光９を電気信号（すなわち、Ｉｐｈｏｔｏと指定される電流、または電荷）へ変換するために用いられる。Ｉｐｈｏｔｏは、次に、フォトレセプタ回路ＰＲＣによって電圧Ｖｐｒへ変換される。Ｖｐｒの光の強度に対する関係は、典型的に、対数的であるが、このおよび他のすべての画素の実施形態において線形とすることもできるであろう。
【０１１４】
好ましくは、いずれかのセンサの実施形態の１つ以上の画素の各々におけるフォトレセプタモジュールＰＲは対数フォトレセプタモジュールである。対数フォトレセプタモジュールとは、フォトセンサＰＤのセンシング表面に衝突する光の強度に比例するＩｐｈｏｔｏ電流を、検出光の対数関数である信号へ変換するように構成されたフォトレセプタである。Ｖｐｒは、Ｉｐｈｏｔｏに対して対数的であるように選ばれるが、Ｉｐｈｏｔｏおよび他の関数に比例するようにＶｐｒを選ぶことができたであろうことに留意すべきである。
【０１１５】
フォトダイオードによって生成された電流（ｉｐｈｏｔｏ）から出力電圧への対数的な変換は、広範囲の入力電流を限られた電圧範囲上にマッピングすることを可能にするため、非常に強力である。対数強度ドメインにおける差の比較は、それが正規化された差の比較と数学的に類似しているという利点も有する。コントラストのほとんどの定義は、正規化された差に基づく（例えば、輝度比、ＷｅｂｅｒコントラストまたはＭｉｃｈｅｌｓｏｎコントラスト）。対数強度ドメインにおける差の比較は、物体の反射率の差を背景照明とは独立して観測することも可能にする。
【０１１６】
メモリキャパシタＣ１は、キャパシタの第１のプレートがフォトレセプタ信号Ｖｐｒに応答する電荷を帯びるようにフォトレセプタ信号Ｖｐｒを受け取る。メモリキャパシタＣ１の第２のプレートは、比較器ノードＡ１に接続される。図示された例では、第２のプレートは事象比較器Ａ１の反転入力に接続される。従って、比較器ノードの電圧Ｖｄｉｆｆは、フォトレセプタ信号Ｖｐｒ、従って、フォトセンサＰＤによって受光された光の変化とともに変動する。
【０１１７】
比較フェーズ（例えば、図４Ａおよび図４Ｂ参照）中には、リセット回路Ｒ１のリセットスイッチＲＳが導通しておらず、従って、比較器ノードの電圧Ｖｄｉｆｆは、浮いている。メモリキャパシタＣ１の両端間の電圧は、画素１００がリセットされたときから一定のままなので、フォトレセプタ信号Ｖｐｒの変化が、結果として、浮いた比較器ノードの電圧Ｖｄｉｆｆを変化させる。
【０１１８】
ＯＮ事象の比較のために、閾値電圧Ｖｂがコントローラ６０によって値Ｖｏｎに設定される（図６参照）。事象比較器Ａ１は、従って、閾値電圧ＶｂをＶｄｉｆｆと比較する。コントローラ６０は、ＯＮ事象サンプリングスイッチＳ２を閉じる（ＯＮ選択のための）Ｏｎｓｅｌもパルスする。結果として、比較器出力がインバータＩ１によって反転されて、キャパシタンス上でサンプリングされる。図示された実施形態では、このキャパシタンスは、出力回路ＯＵＴのＯＮ事象出力トランジスタＮＭ２の寄生ゲートキャパシタンスである。
【０１１９】
ＯＦＦ事象の比較のために、バイアス電圧Ｖｂが値Ｖｏｆｆに設定される（図６参照）。従って、事象比較器Ａ１は、新しい閾値電圧ＶｂをＶｄｉｆｆと比較する。コントローラ６０は、ＯＦＦ事象サンプリングスイッチＳ１を閉じるＯｆｆｓｅｌもパルスする。結果として、比較器出力がキャパシタンス上でサンプリングされる。図示された実施形態では、このキャパシタンスは、出力回路ＯＵＴのＯＦＦ事象出力トランジスタＮＭ１の寄生ゲートキャパシタンスである。
【０１２０】
リセットフェーズ中には、閾値電圧Ｖｂが電圧レベルＶｒｅｓｅｔ（ＶｏｎとＶｏｆｆとの間、好ましくは、ＶｏｎとＶｏｆｆとの間の中央における値）に設定されて、ＧｌｏｂａｌＲｅｓｅｔ信号がコントローラ６０によってアクティブにされる。結果として、ＯＮ事象またはＯＦＦ事象のいずれかが（ＯＲゲートを用いて）検出されて、ＡＮＤ、ＧｌａｂａｌＲｅｓｅｔがアクティブであれば、リセット回路Ｒ１がリセットスイッチＲＳを閉じることになる。
【０１２１】
結果として、事象が検出された画素のみがリセットされる。有利には、リセット機能は、フレームからフレームへの小さい変化を蓄積できるため、遅い動きを検出することを可能にする。
【０１２２】
図示された回路例は、さらに、事象比較器Ａ１における任意のオフセットを補償し、その結果、画素アレイ８（図３）中の画素１００の応答にアレイにわたって一貫性をもたせるのを助ける。一般に、ＯＦＦ事象出力トランジスタＮＭ１またはＯＮ事象出力トランジスタＮＭ２上のいずれかにハイ電圧レベルが保存された、画素アレイ８内の画素１００では、リセットスイッチＲＳが閉じられる。発生する電圧フォロワー構成の結果として、メモリキャパシタＣ１の第２の端子におけるＶｄｉｆｆは、Ｖｒｅｓｅｔプラス比較器の任意のオフセットに落ち着くであろう。結果として、閾値に適用される補正が、今や、事象比較器Ａ１におけるオフセットについて補償される。
【０１２３】
読み出しフェーズ中には、画素アレイが行ごとに読み出される。従って、各画素回路１００は、コントローラ６０がそのＲｏｗＳｅｌｅｃｔ（行選択）信号を、一度に１つの行、アクティブにするのを待つ。
【０１２４】
画素制御信号およびそれらの経時的な変化（タイムラインプロット）が次に考察される。
【０１２５】
図６は、グローバル画素制御信号およびローカル画素信号のタイムラインを示す。Ｖｂ、Ｏｎｓｅｌ、ＯｆｆｓｅｌおよびＧｌｏｂａｌＲｅｓｅｔが画素アレイ中のすべての画素のためのグローバル信号であるのに対して、ＲｏｗＳｅｌｅｃｔは、行方向の（ローカル）信号である。
【０１２６】
さらに詳細には、ＯＮおよびＯＦＦ比較フェーズをもつ２つの事象フレームが示される。具体的には、比較フェーズ２１８−１およびＯＦＦ比較フェーズ２２０−１中に、閾値電圧ＶｂがＶｏｎおよびＶｏｆｆレベルの間で変更される。フォトレセプタ信号Ｖｐｒが一定なので、事象は、検出されない。
【０１２７】
ＯＮ比較フェーズ２１８−２中には、閾値電圧ＶｂがＶｏｎに変更される。フォトレセプタ信号Ｖｐｒが、今や、フォトセンサＰＤによって受光された光の量が増加したことを示す、より高いレベルにあるので、メモリキャパシタＣ１の第２の端子における電圧（Ｖｄｉｆｆ）も（変化が十分に大きければ、Ｖｏｎのレベルを超えて）増加する。結果として、コントローラ６０はＯｎｓｅｌもパルスし、ＯＮ事象サンプリングスイッチＳ２が閉じて、ＯＮ信号がＯＮ事象出力トランジスタＮＭ２（図５）のキャパシタンス上に保存される。ＲｏｗＳｅｌｅｃｔ信号がアクティブであるときに、ｎＲｘＯｎラインがローにプルされる。
【０１２８】
事象が検出されるため、リセットフェーズもメモリキャパシタＣ１の両端間の電圧をリセットする。具体的には、リセットフェーズ２２２−２において、閾値電圧Ｖｂは、中間レベルＶｒｅｓｅｔに設定される。リセット回路Ｒ１における論理のゆえにＰｉｘＲｅｓｅｔがハイであるので、ＶｄｉｆｆがＶｒｅｓｅｔへリセットされて、新しい電圧がメモリキャパシタＣ１の両端間に保存される。
【０１２９】
図７は、フォトレセプタＰＲとメモリキャパシタＣ１との間にサンプリング回路ＳＣをもつ別の画素回路１００（図５）を示す。
【０１３０】
これは、フォトレセプタ信号Ｖｐｒを比較前にサンプリングすることを可能にする。この構成は、ＯＮおよびＯＦＦ事象についての比較のために同じフォトレセプタ電圧値が確実に用いられるようにして、ＯＮ事象およびＯＦＦ事象についての比較の間に、Ｖｐｒの変化に起因して生じうる動きアーチファクトを回避する。
【０１３１】
さらに詳細には、各ＯＮ比較フェーズ２１８の前に、コントローラ６０からのサンプルラインは、サンプリングスイッチ１５０を閉じるためにしばらくの間アクティブである。これは、フォトレセプタ信号電圧ＶｐｒをメモリキャパシタＣ１のプレートへ転送する。次に、コントローラ６０からのサンプル信号ラインは、サンプリングスイッチ１５０が再び開くように非アクティブになる。従って、メモリキャパシタＣ１の左のプレート上の電荷は、静的であり、フォトレセプタ信号Ｖｐｒのその後の変化とともには変化しない。かかる変化は、典型的に、シーンの変化またはセンサとシーンとの間の移動の結果として生じるであろう。
【０１３２】
次に、ＯＮ比較フェーズ２１８およびＯＦＦ比較フェーズ２２０の両方が行われる。異なる閾値電圧Ｖｂに対するそれぞれの比較が、次に、フォトレセプタ信号Ｖｐｒからサンプリングされた同じ電圧に対して発生することになる。
【０１３３】
図８は、別の画素回路１００を示す。この設計は、より小さい画素をもたらす。
【０１３４】
より具体的には、この画素回路は、前の例（図５および図７）に採用された２つの出力ラインｎＲＸｏｎおよびｎＲＸｏｆｆを置き換える、１つだけの出力ラインｎＲＸを有する。この変化は、さらに、リセット回路Ｒ１中のＯＲゲート（図５および図７参照）の除去、ならびにＮＭ２、出力回路ＯＵＴ中の出力トランジスタ（図５および図７参照）のうちの１つの除去を可能にする。両方の事象極性について、出力信号ｎＲｘは、アクティブローである。リセット回路Ｒ１は、それが導通しているか否かを決定するために、ＧｌｏｂａｌＲｅｓｅｔ信号およびサンプリングされた比較器出力を用いる。
【０１３５】
この実施形態では、事象極性ごとに別々にリセットフェーズ（すなわち、ＯＦＦ事象のために１つのリセットフェーズおよびＯＮ事象のために別のリセットフェーズ）を有することが好ましい。
【０１３６】
さらに詳細には、前の実施形態と同様に、フォトレセプタ出力電圧Ｖｐｒの変化は浮いたノードのＶｄｉｆｆを変化させる。
【０１３７】
ＯＮ事象についての比較のために、バイアス電圧Ｖｂが電圧レベルＶｏｎに設定される。比較器は、ＶｂをＶｄｉｆｆと比較する。ＯｎＳｅｌをパルスすることによって、比較器出力はトランジスタＮＭ１の寄生キャパシタンス上でサンプリングされる。
【０１３８】
ＯＮ事象に起因するリセットのために、Ｖｂは（ＶｏｎとＶｏｆｆとの間の中央における）電圧レベルＶｒｅｓｅｔに設定されて、ＧｌｏｂａｌＲｅｓｅｔ信号はアクティブにされる。ハイ電圧レベルが出力トランジスタＮＭ１上に保存された画素において、リセットスイッチＲＳは閉じられて、その結果、ＶｄｉｆｆはＶｒｅｓｅｔプラス比較器のオフセットに落ち着くことになる。
【０１３９】
ＯＮ事象の、行ごとの、読み出しのために、ＲｏｗＳｅｌｅｃｔ信号は一度に１つの行についてアクティブにされる。出力トランジスタＮＭ１のゲートキャパシタンスがハイ電圧レベルを保存していれば、出力トランジスタＮＭ１は、導通しており、対応するリクエストラインｎＲｘは引き下げられる。このアクティブローリクエストは周辺読み出し回路４２中にラッチされる。
【０１４０】
ＯＦＦ事象についての比較のためには、バイアス電圧Ｖｂがコントローラ６０によってレベルＶｏｆｆに設定される。ＯｆｆＳｅｌをパルスすることによって、この新しい比較器出力は出力トランジスタＮＭ１の寄生キャパシタンス上でサンプリングされる。
【０１４１】
リセットされたＯＦＦ事象のために、Ｖｂは（ＶｏｎとＶｏｆｆとの間の中央における）電圧レベルＶｒｅｓｅｔに設定されて、ＧｌｏｂａｌＲｅｓｅｔ信号はアクティブにされる。ハイ電圧レベルが出力トランジスタＮＭ１のゲート上に保存された画素において、リセットスイッチＲＳは閉じられて、その結果、Ｖｄｉｆｆは、Ｖｒｅｓｅｔプラス比較器のオフセットに落ち着くことになる。
【０１４２】
行ごとに行われる、ＯＦＦ事象の読み出しのために、ＲｏｗＳｅｌｅｃｔ信号は一度に１つの行についてアクティブにされる。出力トランジスタＮＭ１のゲートキャパシタンスがハイ電圧レベルを保持すれば、それは導通しており、出力ラインｎＲｘは引き下げられる。このアクティブローリクエストは周辺読み出し回路４２中にラッチされる。
【０１４３】
図９は、グローバル画素制御信号およびローカル画素信号のタイムラインを示す。Ｖｂ、Ｏｎｓｅｌ、ＯｆｆｓｅｌおよびＧｌｏｂａｌＲｅｓｅｔは、グローバル信号であり、ＲｏｗＳｅｌｅｃｔは、行方向の（ローカル）信号である。
【０１４４】
この例では、ＯＮ比較フェーズが読み出しフェーズ２１８と組み合わされる。この間に、閾値電圧Ｖｂは、Ｖｏｎへ増加し、ＲｏｗＳｅｌｅｃｔは、アクティブである。しかし、図示されたフェーズ例２１８−１では、ＯＮ事象は、検出されない。同様に、ＯＦＦ比較フェーズが読み出しフェーズ２２０と組み合わされる。ＯＮリセットフェーズ２１９およびＯＦＦリセットフェーズ２２１中に、ＧｌｏｂａｌＲｅｓｅｔ信号は、アクティブである。
【０１４５】
ＯＮ比較および読み出しフェーズ２１８−２の前に、Ｖｐｒは、フォトセンサＰＤ上の光の増加に起因して増加し、そして結果として、Ｖｄｉｆｆは、Ｖｏｎより大きい値へ増加する。従って、事象比較器Ａ１は、ＯＮ事象を登録し、ＯｎＳｅｌがハイおよび再びローになり、従って、ＰｉｘＥｖｔがハイになるときに、これがメモリに保存される。行選択信号ＲｏｗＳｅｌｅｃｔがアクティブであるときに、ＯＮ事象が出力ラインｎＲｘ上の周辺回路へ通信される。ＯＮリセットフェーズ２１９−２中に、ＰｉｘＥｖｔおよびＧｌｏｂａｌＲｅｓｅｔが同時にハイである間に、ＰｉｘＲｅｓｅｔは、画素がリセットフェーズ２１９−２中にリセットされるようにハイになる。
【０１４６】
図１０は、別の画素回路１００を示す。この設計は、メモリ機能が画素回路１００中には配置されないが、代わりに読み出し回路４２の一部である、なおさらに小さい画素をもたらす。
【０１４７】
さらに詳細には、リセット回路Ｒ１は、リセットスイッチＲＳを閉じてメモリキャパシタＣ１をリセットすべきかどうかを決定するために、ＲｏｗＳｅｌｅｃｔ信号および読み出し回路４２からの出力アクノリッジ信号ＣｏｌＡｃｋを用いる。ＣｏｌＡｃｋおよびＲｏｗＳｅｌｅｃｔの論理ＡＮＤは、ＰｉｘＲｅｓｅｔ信号を記憶するようにラッチを設定するために用いられ、コントローラからのグローバル信号（ＲｅｓｅｔＰｉｘＲｅｓｅｔ）は、リセットフェーズ中にラッチをリセットするために用いられる。ＣｏｌＡｃｋおよびＲｏｗＳｅｌｅｃｔのＡＮＤを保存して、スイッチＲＳを制御するために直接にそれを用いない理由は、アレイ中のすべての画素を同時にリセットできるためである。ラッチがないと、読み出しフェーズ中に行ごとにリセットが生じることが必要であろう。
【０１４８】
読み出し回路４２からのＣｏｌＡｃｋ信号は、列中のすべての画素間で共有される。従って、画素のリセットを行ごとにアクティブにしなければならない。作動中に、行選択回路が対応するＲｏｗＳｅｌｅｃｔをアクティブにすることよって画素の１つの行を選択し、対応する比較器出力が出力トランジスタＮＭ１を介して読み出し回路へ伝達される。次に、コントローラ６０は伝達された比較器出力を保存するために読み出し回路４２中のメモリを作動させて、読み出し回路４２の列論理回路が光強度に増加または減少があったかどうかを判定する。列論理回路が光強度変化を検出した列では、ＣｏｌＡｃｋ信号がアクティブにされる。コントローラは、次に、アレイ２１０の事象比較器Ａ１の正の入力にリセット電圧Ｖｒｅｓｅｔを適用する。依然としてアクティブなＲｏｗＳｅｌｅｃｔ信号と一緒に、アクティブなＣｏｌＡｃｋ信号が対応する画素をリセットする。
【０１４９】
加えて、この画素回路では、比較器出力の極性がＯＮ事象（増加する光レベル）とＯＦＦ事象（減少する光レベル）との間で異なる。結果として、ＯＮ事象およびＯＦＦ事象についての比較器出力の極性の違いが読み出し回路４２において考慮される。これは、出力信号ｎＲｘがＯＮ事象についてアクティブハイ、ＯＦＦ事象についてはアクティブローであることを意味する。
【０１５０】
図１１は、グローバル画素制御信号およびローカル画素信号のタイムラインを示す。Ｖｂ、Ｏｎｓｅｌ、ＯｆｆｓｅｌおよびＲｅｓｅｔＰｉｘＲｅｓｅｔがグローバル信号であるのに対して、ＲｏｗＳｅｌｅｃｔは、行方向のローカル信号であり、ＣｏｌＡｃｋは、列方向のローカル信号である。
【０１５１】
この例では、ＯＮ比較フェーズが読み出しフェーズ２１８と組み合わされる。この間に、閾値電圧Ｖｂは、Ｖｏｎへ増加し、ＲｏｗＳｅｌｅｃｔは、アクティブである。しかし、図示されたフェーズ例２１８−１では、ＯＮ事象は、検出されない。同様に、ＯＦＦ比較フェーズが読み出しフェーズ２２０と組み合わされる。２つの比較および読み出しフェーズ後には、リセットフェーズ２２４がある。
【０１５２】
ＯＮ比較および読み出しフェーズ２１８−２の前に、Ｖｐｒは、フォトセンサＰＤ上の光の増加に起因して増加し、そして結果として、Ｖｄｉｆｆは、Ｖｏｎより大きい値へ増加する。従って、事象比較器Ａ１がＯＮ事象を登録し、行選択信号ＲｏｗＳｅｌｅｃｔがアクティブであるときに、これが出力ラインｎＲｘ上で周辺回路へ通信される。対応する列論理回路が事象を登録するため、この列論理回路は、ＣｏｌＡｃｋ信号をアクティブにすることになる。ＣｏｌＡｃｋおよびＲｏｗＳｅｌｅｃｔが同時にアクティブであるすべての画素では、ＰｉｘＲｅｓｅｔ信号がハイになり、比較器の入力と出力とを短絡させる。リセットフェーズ２２４−２中には、コントローラはＶｂにＶｒｅｓｅｔを適用し、ＰｉｘＲｅｓｅｔが依然としてハイであるため、画素がリセットされる。次に、コントローラは、すべてのＰｉｘＲｅｓｅｔをロー値に戻すために、ＲｅｓｅｔＰｉｘＲｅｓｅｔをしばらくの間ハイに設定する。
【０１５３】
図１２は、別の画素回路１００を示す。この設計は、より速い作動を可能にする。この設計は、ＯＮ事象およびＯＦＦ事象比較が同時に生じることを可能にする、画素ごとに２つの事象比較器を含む。加えて、メモリは、画素回路中に配置され、対応する比較器出力における２つのサンプリング回路によって実施される。図５におけるように、メモリは、寄生キャパシタンスをもつスイッチ、ここではＳ４およびＮＭ２の寄生ゲートキャパシタンスと、同様にＳ５およびＮＭ１の寄生ゲートキャパシタンスとの組み合わせである。比較器出力は、サンプリングされて、２つの出力トランジスタＮＭ１およびＮＭ２の寄生ゲートキャパシタンス上に保存される。
【０１５４】
さらに詳細には、ＯＦＦ事象比較器Ａ１は、画素アレイ２１０全体に提供されたＶｏｆｆ閾値電圧を受け取る。同様に、ＯＮ事象比較器Ａ２は、画素アレイ２１０全体に提供されたＶｏｎ閾値電圧を受け取る。
【０１５５】
コントローラ６０からのサンプル比較信号ＳａｍｐｌｅＣｏｍｐがアクティブであるときに、比較器Ａ１、Ａ２の出力は、それぞれ、ＯＦＦ事象出力トランジスタＮＭ１およびＯＮ事象出力トランジスタＮＭ２のゲートキャパシタンスへ転送される。次に、それらの状態が、ＲｏｗＳｅｌｅｃｔがアクティブである（すなわち、ＮＭ３が導電している）ときに、出力ラインｎＲｘｏｎおよびｎＲｘｏｆｆを介して読み取られる。
【０１５６】
ＯＮ事象またはＯＦＦ事象に応答して、リセット回路は、ＯＦＦ事象比較器Ａ１の反転入力およびＯＮ事象比較器Ａ２の非反転入力へ供給された、メモリキャパシタＣ１の第２の端子における電圧（Ｖｄｉｆｆ）をリセットする。このケースでは、アレイ２１０にわたってＶｄｉｆｆが共通電圧にリセットされる。
【０１５７】
図１３は、アレイ２１０からの列に沿った２つの代表的な画素１００を示す。ＲｅｓｅｔＬｅｖｅｌ、ＣｏｌＡｃｋおよびＶｓｆラインに沿った省略記号（点）は、列に沿った他の画素の存在を示す。それらは、混乱を避けるために図から省略された。この図の画素回路の実施形態は、なおさらに小さい画素をもたらす。その理由は、比較器機能が画素回路１００中には配置されないが、代わりに読み出し回路４２（図の底部に示される）の一部とされるためである。
【０１５８】
この画素回路１００は、その出力が他の実施形態について考察されたようにＶｐｒであるフォトレセプタ回路ＰＲＣとメモリキャパシタＣ１との間にサンプリングスイッチ１５０を含む。これは、フォトレセプタ回路ＰＲＣの出力とメモリキャパシタＣ１との選択的な電子接続を可能にする。サンプリングスイッチ１５０は、コントローラ６０からのライン２５上のサンプル信号Ｓａｍｐｌｅによって作動される。サンプル信号は、アレイ２１０中のすべての画素１００のフォトレセプタ出力を同時にグローバルにサンプリングするために、コントローラ６０によってアクティブにされる。これは、動きアーチファクトを回避する。
【０１５９】
具体的には、フォトレセプタ信号ＶｐｒがＶｐｒｓとしてメモリキャパシタＣ１へ転送される。バッファ２７が、次に、メモリキャパシタＣ１の第２の端子における電圧（Ｖｄｉｆｆ）を保持する。一般に、バッファ２７は、メモリキャパシタＣ１の第２の端子の電圧（Ｖｄｉｆｆ）を周辺回路へ伝達する。バッファは、行選択回路６０から来るＲｏｗＳｅｌｅｃｔ信号によってイネーブルされる。
【０１６０】
画素回路１００は、バッファ２７としてソースフォロワを用いる。これは、アレイ２１０中の画素の列についてメモリキャパシタＣ１の第２の端子上の電圧を読み出し回路４２へ伝達する。電圧Ｖｄｉｆｆは、読み出し回路へのラインＶｏｕｔ上で読み出し回路４２の端子Ｖｓｆに提供される。そこでは、事象比較器回路Ａ１がＶｄｉｆｆをＶｏｎレベルおよびＶｏｆｆレベルの両方と比較する。この列比較器Ａ１は、読み出し回路４２中に配置される。
【０１６１】
バッファ２７中では、トランジスタＭ１がユニティゲインソースフォロワ入力トランジスタとしての機能を果たし（ソースフォロワの電流源は、読み出し回路４２の一部である）、一方でＭ２は、ソースフォロワをイネーブルするためのスイッチである。読み出し回路４２は、画素の列ごとに別個のＣｏｌＡｃｋ信号があるように実施される。ＣｏｌＡｃｋ信号は、事象が検出された列においてのみアクティブである（図３７は、かかる読み出し回路４２を示す）。
【０１６２】
リセットトランジスタＮ１は、ＲｏｗＳｅｌｅｃｔ信号によって制御される。リセットトランジスタＮ２は、出力アクノリッジ信号ＣｏｌＡｃｋによって制御される。従って、これらの両方の信号がアクティブであるときには、リセットトランジスタＮ１およびＮ２が導電しており、メモリキャパシタＣ１上の第２の端子における電圧（Ｖｄｉｆｆ）は、読み出し回路４２からのリセットラインＲｅｓｅｔＬｅｖｅｌ上で画素の列２１０へ供給されたリセット電圧にリセットされる。トランジスタＮ１およびＮ２の直列接続は、従って、信号ＲｏｗＳｅｌｅｃｔおよびＣｏｌＡｃｋについて論理ＡＮＤ関数を形成する。
【０１６３】
理解されるべきは、フォトレセプタ回路ＰＲＣとメモリキャパシタＣ１との間のサンプルスイッチ１５０なしにこの実施形態を実施することもできるであろうということである。
【０１６４】
図１４は、アレイ２１０からの列に沿った２つの代表的な画素１００を示す。図１３におけるように、ＲｅｓｅｔＬｅｖｅｌ、ＣｏｌＡｃｋおよびＶｓｆラインに沿った省略記号（点）は、図を混乱させるのを避けるために省略された、他の画素の存在を示す。この設計も小さい画素面積に焦点を合わせる。前の実施形態におけるように、比較器機能は、画素回路１００中には配置されないが、代わりに読み出し回路４２の一部とされる。しかしながら、図１３の実施形態とは違って、この実施形態は、メモリキャパシタＣ１の第２の端末における電圧Ｖｄｉｆｆ、具体的には、画素が最後にリセットされてからの電圧の変化を増幅するために、バッファ２７中の容量性増幅器を用いる。
【０１６５】
Ｖｄｉｆｆは、増幅前に、これまでのようにＶｐｒｓから得られる（図１３）。Ｖｄｉｆｆの変化を増幅すると、フォトレセプタ信号Ｖｐｒの小さい変化を検出することが容易になる。バッファ２７の利得は、Ｃ１をＣ２で除したキャパシタンスの比によって与えられる。留意すべきは、キャパシタＣ２が明示的または寄生であってよいことである。キャパシタンスの比によるこの増大を除けば、図１４に示される画素の実施形態および機能は、図１３のものと同一である。
【０１６６】
バッファ２７では、トランジスタＭ１は、ＰＦＥＴ入力トランジスタであり、従ってバッファは増幅器であるが、一方でＭ２は、増幅器をイネーブルするためのスイッチである。読み出し回路４２は、画素の列ごとに別個のＣｏｌＡｃｋ信号があるように実施される。ＣｏｌＡｃｋ信号は、事象が検出された列においてのみアクティブである。図３７は、かかる読み出し回路４２を示す。
【０１６７】
ノードＶｄｉｆｆのリセットは、ＲｏｗＳｅｌｅｃｔ信号によって制御される行選択スイッチＲＳ、および出力アクノリッジ信号ＣｏｌＡｃｋによって制御される列リセットスイッチＣＳによって制御される。
【０１６８】
（図３５とともに）図１３では、リセットレベルがソースフォロワおよび読み出し回路中のＡ１によって決定される。実際のリセットレベルは、ソースフォロワのオフセットおよびＡ１のオフセットを含み、従って、これらのオフセットの両方が補償されることになる。
【０１６９】
（図３７とともに）図１４では、Ａ１が２つの比較器（ＯＮのために１つ、ＯＦＦのために１つ）として実施され、従って、それらの両方をリセットレベルに含めることはできない。しかし、図１４中のバッファが１よりずっと大きい利得を有するため、比較器のオフセットは、実際にはあまり問題ではなく、従って、補償されないままであってよい。
【０１７０】
かさねて図１３についてと同様に、図１４もフォトレセプタ回路ＰＲＣとメモリキャパシタＣ１との間のサンプルスイッチ１５０なしに実施できるであろう。
【０１７１】
次に、考察は、上記の画素回路の実施形態の態様／部分の可能な実施例を取り上げることへ移る。理解されるべきは、概ね、上記のいずれの回路も以下に記載される特徴のいずれか１つ以上を有してよいことである。
【０１７２】
図１５は、画素の実施形態（図２、図７、図１３および図１４）に用いられうるようなサンプリング回路ＳＣのコンパクトな実施形態を示す。サンプリング回路ＳＣは、スイッチとしてのｎＦＥＴトランジスタＴ１０と２つのｐＦＥＴトランジスタＴ１１およびＴ１２によって実施されたソースフォロワとを用い、ここでＴ１１は、ソースフォロワの電流源であり、一方でＴ１２は、ソースフォロワの入力トランジスタである。ｐＦＥＴトランジスタＴ１２のゲートキャパシタンスがサンプリングキャパシタを形成する。
【０１７３】
図１６および図１７は、照射における小さい変化を検出するために用いられる比較器Ａ１の様々な実施形態を示す。数ミリボルト程度の小さい電圧変化を検出することが必要である。これは、図１〜図３、図５、図７、図８、図１０、図１２〜図１４の回路に示される比較器がかなりの利得（好ましくは、１０ｄＢもしくは２０ｄＢより大きく、理想的には約４０ｄＢ、またはそれ以上）を必要とするであろうことを意味する。
【０１７４】
図１６は、必要な利得を提供するであろう２段比較器を示す。リセットスイッチＲＳも示され、この実施形態におけるリセットスイッチＲＳは、比較器の入力と出力とを接続せず、代わりに、入力を比較器の第１段の出力に接続する。
【０１７５】
図１７は、オペレーショナルトランスコンダクタンス増幅器に基づく比較器Ａ１の別の実施を示す。この増幅器は、比較器として５つのトランジスタを２つのトランジスタの出力段とともに用いる。この増幅器は、比較器の速度が基準電圧に依存せず、結果として、閾値の範囲にさらに多くの自由度があるという利点を有する。さらに、２つのトランジスタの２段比較器を用いた前の例のうちの１つを用いるよりもオフセット補償が良好であると思われる。
【０１７６】
リセットスイッチおよびリセット回路は、すべての実施形態において画素回路の一部である。それらの実施形態が以下に続く。
【０１７７】
リセットスイッチは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはＮＭＯＳおよびＰＭＯＳトランジスタを含んだ完全なトランスミッションゲートとして実施できる。用いられるスイッチのタイプに依存して、リセット信号の極性は、ＮＭＯＳトランジスタに対してアクティブハイ、ＰＭＯＳトランジスタに対してアクティブロー、およびトランスミッションゲートに対してはハイおよびローの両方の極性である。リセット信号がＰｉｘＲｅｓｅｔと呼ばれる場合、極性は、アクティブハイと考えられ、リセット信号がｎＰｉｘＲｅｓｅｔと呼ばれる場合には、極性がアクティブローと考えられる。
【０１７８】
図１８は、図５、図７、および図１２中の画素回路のためのリセット回路の実施を示す。図５、図７、および図１２に示される回路では、リセット信号生成のためにＡＮＤ−ＯＲ組み合わせが用いられる。リセットスイッチとして機能するＮＭＯＳトランジスタのために図１８に示されるＡＮＤ−ＯＲ組み合わせ回路を実施できる。ＯＮおよびＯＦＦは、サンプリングされた比較器出力である。例えば、ＯＮがハイ電圧レベルであれば、スイッチＳ１は導通しており、一方でＳ３は導通していない。ＰｉｘＲｅｓｅｔ上の電圧は、従って、このケースではＧｌｏｂａｌＲｅｓｅｔの電圧に従う。コントローラがＧｌｏｂａｌＲｅｓｅｔをハイ電圧レベルに設定する場合、リセットＮＭＯＳトランジスタは、導通しており、比較器がリセットされる。
【０１７９】
ＯＮおよびＯＦＦの両方がローであれば、Ｓ１およびＳ２のいずれも導通していないが、Ｓ３およびＳ４の両方は、導通している。ＰｉｘＲｅｓｅｔは、従って、接地に繋がれ、その結果、リセットトランジスタは、導通していない。
【０１８０】
図１９は、ＰＭＯＳリセットトランジスタを用いたリセットの代わりの実施を示す。例えば、電圧レベルＯＮがハイであれば、ＮＭ１が導通している。コントローラ６０がＧｌｏｂａｌＲｅｓｅｔをハイ電圧レベルに設定する場合、ＮＭ３も導通しており、ｎＰｉｘＲｅｓｅｔ上の電圧が接地へプルされることになり、従って、ＰＭＯＳリセットトランジスタは、導通している。コントローラ６０がＧｌｏｂａｌＲｅｓｅｔをロー電圧レベルに設定するときには、ｎＰｉｘＲｅｓｅｔと接地との間に電流経路はもはやない。次に、ＰＭ１における（ＰＭ１のゲート上のバイアス電圧によって制御される）バイアス電流がｎＰｉｘＲｅｓｅｔを電源電圧へゆっくりプルする。ＯＮまたはＯＦＦがいずれもハイ電圧レベルでなければ、ＰＭ１におけるバイアス電流がｎＰｉｘＲｅｓｅｔを電源電圧に維持することになり、従って、リセットトランジスタは、導通していない。
【０１８１】
図２０は、リセット回路のさらに別の実施を示す。このバージョンは、論理機能を実際のリセットスイッチへ組み込む。これは、よりコンパクトな実装を可能にする。ＯＮまたはＯＦＦのいずれかがハイ電圧レベルであり、（コントローラ６０によって制御される）ＧｌｏｂａｌＲｅｓｅｔがハイであれば、比較器入力間の経路は、導通している。
【０１８２】
図２１は、図８の画素の実施形態のためのリセット回路の実施を示す。ここでは、ＮＭＯＳトランジスタがリセットスイッチとして機能する。ＰｉｘＥｖｔは、サンプリングされた比較器出力である。ＰｉｘＥｖｔがハイ電圧レベルであれば、スイッチＳ１が導通しており、一方でＳ２は、導通していない。ＰｉｘＲｅｓｅｔ上の電圧は、従って、このケースではＧｌｏｂａｌＲｅｓｅｔの電圧に従う。コントローラがＧｌｏｂａｌＲｅｓｅｔをハイ電圧レベルに設定する場合、リセットＮＭＯＳトランジスタは、導通しており、比較器がリセットされる。
【０１８３】
ＰｉｘＥｖｔがローであれば、Ｓ１は、導通していないが、Ｓ２は導通している。ＰｉｘＲｅｓｅｔは、従って、接地に繋がれ、その結果、リセットトランジスタは、導通していない。
【０１８４】
図２２は、リセット回路の実施を示す。この回路は、ＰＭＯＳリセットトランジスタを用いる。電圧レベルＰｉｘＥｖｔがハイであれば、ＮＭ１が導通している。コントローラがＧｌｏｂａｌＲｅｓｅｔをハイ電圧レベルに設定する場合、ＮＭ２も導通しており、ｎＰｉｘＲｅｓｅｔ上の電圧が接地へプルされることになり、その結果、ＰＭＯＳリセットトランジスタは、導通している。コントローラがＧｌｏｂａｌＲｅｓｅｔをロー電圧レベルに設定するときには、ｎＰｉｘＲｅｓｅｔと接地との間に電流経路はもはやない。次に、ＰＭ１における（ＰＭ１のゲート上のバイアス電圧によって制御される）バイアス電流がｎＰｉｘＲｅｓｅｔを電源電圧へゆっくりプルする。ＰｉｘＥｖｔがロー電圧レベルであれば、ＰＭ１におけるバイアス電流がｎＰｉｘＲｅｓｅｔを電源電圧に維持することになり、結果として、リセットトランジスタは、導通していない。
【０１８５】
図２３は、論理機能を実際のリセットスイッチへ組み込むリセット回路を示す。これは、よりコンパクトな実装を可能にする。比較器の入力と出力との間の経路は、ＰｉｘＥｖｔがハイ電圧レベルであり、（コントローラによって制御される）ＧｌｏｂａｌＲｅｓｅｔがハイであれば、導通している。
【０１８６】
図２４は、図１０に示される画素回路と整合するリセット回路の実施の別の実施を示す。
【０１８７】
ここでは、ＲｏｗＳｅｌｅｃｔおよびＣｏｌＡｃｋ（ＣｏｌＡｃｋは、図１０における列論理回路から画素への信号である）の両方が高いときに、ノードｎＰｉｘＲｅｓｅｔが接地へプルされて、このロー電圧レベルが（明示的または寄生）キャパシタＣＲ上に保存され、その結果、比較器の入力と出力とを接続するスイッチは、導通している。アレイ全体で読み出しが完了した後に、事象を生成したすべての画素は、接地されたｎＰｉｘＲｅｓｅｔを有することになり、従って、リセットされる。次に、コントローラは、信号ＲｅｓｅｔＰｉｘＲｅｓｅｔをロー電圧レベルへセットすることになり、ＭＰ１は、導通しており、ｎＰｉｘＲｅｓｅｔを電源電圧へプルする。リセットフェーズ中にＲｅｓｅｔＰｉｘＲｅｓｅｔのレベルを制御することによって、ＰｉｘＲｅｓｅｔの上り勾配を制御することができる。
【０１８８】
図２４に示される実施形態では、キャパシタを用いてＰｉｘＲｅｓｅｔ信号のためのラッチが実施される（ノードがいつも駆動されるわけではない）。代わりに、図２５に示されるように、２つの交差結合インバータをラッチとして用いることができる。
【０１８９】
好ましい実施形態では、画素は、時間的な差ではなく時間的なコントラストに対する高ダイナミックレンジおよび感度を可能にするために、対数的フロントエンドを用いる。ネガティブフィードバック回路を採用すれば、照射の変化に対する高速応答を達成できる。
【０１９０】
図２６は、フィードバックをもつ基本的な対数フォトレセプタＰＲを示す。このフォトレセプタは、フォトセンサとしてフォトダイオードＰＤを用いる。フォトレセプタ回路ＰＲＣは、反転増幅器と、反転増幅器の入力および出力間に接続された対数的な電流−電圧関係をもつ回路要素Ｍ１とを含む。反転増幅器は、フォトダイオードＰＤにかかる電圧が確実にほとんど一定のままであるようにする。
【０１９１】
図２７は、フォトレセプタＰＲの好ましい実施形態を示す。フィードバック要素としてＮＭＯＳトランジスタ、および反転増幅器として共通ソース増幅器が用いられる。フロントエンドを画素のリセット中の電圧トランジェントから分離するために、対数フォトレセプタとキャパシタとの間に、ソースフォロワが用いられてよい。ソースフォロワは、入力信号のローパスフィルタリングを追加することも可能にし、その結果、積分ノイズを低減する。
【０１９２】
図２８および図２９は、２つのＮＭＯＳフィードバックトランジスタ（図２８）またはＰＭＯＳフィードバックトランジスタ（図２９）を用いたさらに２つの選択肢を示す。
【０１９３】
図５または図１２に示される画素読み出し回路ＲＯにおいては、列リクエストラインｎＲｘＯｎおよびｎＲｘＯｆｆが同じ列中のすべての画素間で共有される。ＲｏｗＳｅｌｅｃｔがアクティブであり、ＮＭ２の寄生キャパシタ上にハイ電圧が保存される場合、ＯＮ事象をデータ読み出し回路へシグナリングするためにｎＲｘＯｎがローにプルされる。ＮＭ２上にロー電圧が保存されている場合には、ＮＭ２が導通しておらず、従って、ｎＲｘＯｎは、ハイのままである。
【０１９４】
図８および図１０に示される画素回路については、読み出し回路ＲＯの列リクエストラインｎＲｘが同じ列中のすべての画素間で共有される。ＲｏｗＳｅｌｅｃｔがアクティブであり、ＮＭ１の寄生キャパシタ上にハイ電圧が保存されている場合、事象をデータ読み出し回路へシグナリングするためにｎＲｘがローにプルされる。ＮＭ１上にロー電圧が保存されている場合には、ＮＭ１が導通しておらず、従って、ｎＲｘは、ハイのままである。
【０１９５】
コントローラ６０は、画素への制御信号に必要な波形を生成し、比較器の入力における電圧Ｖｂを制御して、列論理回路を制御するために必要な波形を生成する。コントローラ６０は、多くのケースでは、さらに、これらの波形を外部タイミング基準へ同期させる。
【０１９６】
コントローラ６０を画素回路と同じセンサ集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）上に、または例えば、マイクロコントローラもしくはフィールドプログラマブルゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）を用いた別個のＩＣ中に集積できる。コントローラを有限状態マシンによって、またはマイクロコントローラコアを用いて実施できる。
【０１９７】
コントローラ６０の一部は、行選択回路である。行選択回路は、１つの行における各画素中のＯＵＴを一組のＲｏｗＳｅｌｅｃｔ信号によって選択してイネーブルする。行選択回路は、１つの行から次の行へ移ることを可能にするクロック入力を有する。行選択回路の出力は、画素の行ごとに１つの、一組のＲｏｗＳｅｌｅｃｔ信号である。行を選択することは、その行のためのＲｏｗＳｅｌｅｃｔ信号がアクティブ（ハイ電圧レベル）であり、一方で他のすべての行のためのＲｏｗＳｅｌｅｃｔ信号が非アクティブ（ロー電圧レベル）であることを意味する。アクティブなＲｏｗＳｅｌｅｃｔ信号は、「ハイ」比較器出力がサンプリングされた画素が、列中のすべての画素間で共有される信号ラインの状態を変化させることによって、列リクエストを生成することを可能にする。
【０１９８】
行選択回路は、現在選択された行のアドレスを符号化してこのアドレスをデータ読み出し回路へ出力する回路を含む。
【０１９９】
行選択回路は、走査中に行をスキップするやり方で構成される可能性を含んでよい。この特徴は、いわゆる関心領域（ＲＯＩ：ｒｅｇｉｏｎ−ｏｆ−ｉｎｔｅｒｅｓｔ）読み出しを実施するために用いられる。
【０２００】
コントローラ６０は、最初に、Ｖｂ（第１の比較器入力）を第１の閾値電圧（Ｖｏｎ）に設定して、次に、短い遅延後に、反転された比較器出力をＯＮノードへ電気的に接続するために信号ＯｎＳｅｌをロジックハイに設定する、有限状態マシンのようなソフトウェアまたはハードウェアを用いて実施される。次に、別の遅延後に、コントローラ（ハードウェアまたはソフトウェア）は、反転された比較器出力をＯＮノードから切断するためにＯｎＳｅｌをロジックローに設定する。次に、コントローラは、Ｖｂを第２の閾値電圧（Ｖｏｆｆ）に設定する。短い休止後に、ソフトウェアは、比較器出力をＯＦＦノードへ電気的に接続するために信号ＯｆｆＳｅｌをロジックハイに設定する。再び短い遅延後に、ソフトウェアは、比較器出力をＯＦＦノードから切断するためにＯｆｆＳｅｌをロジックローに設定する。次に、ソフトウェアは、Ｖｂをリセット電圧Ｖｒｅｓｅｔに設定する。ある遅延後に、ソフトウェアは、キャパシタの第２の端子をリセットレベルへ電気的に接続するために信号ＧｌｏｂａｌＲｅｓｅｔをロジックハイに設定する。別の遅延後に、ソフトウェアは、キャパシタの第２の端子をリセットレベルから切断するためにＧｌｏｂａｌＲｅｓｅｔをロジックローに設定する。
【０２０１】
次に、コントローラは、第１の行中の画素の記憶された比較器出力を読み出し回路に接続するために、第１のＲｏｗＳｅｌｅｃｔラインをロジックハイに設定して、この第１の行からの事象の送信を開始するために、信号を読み出し回路へ送る。読み出し回路が終了したときに、コントローラは、第１のＲｏｗＳｅｌｅｃｔラインをロジックローに設定し、第２のＲｏｗＳｅｌｅｃｔラインをロジックハイに設定する。
【０２０２】
すべての行が尽きるまで、すなわち、コントローラがすべての行について記憶された比較器出力を読み取るまで処理が行われる。
【０２０３】
すべての記憶された比較器出力を読み終えたときに、コントローラは、短い遅延後に、Ｖｂを第１の閾値電圧に再び設定することによってシーケンスを再開してよい。このプロセスがＤＶＳによるデータ取得の間、繰り返される。
【０２０４】
代わりに、シーケンスを直接に再開するのではなく、コントローラは、外部タイミング基準信号を待ってもよい。この外部タイミング基準信号は、プロセッサに由来してよい。
【０２０５】
読み出し回路が以下に記載される。
【０２０６】
その最も基本的な形態において、読み出し回路は、アレイ２１０中のすべての画素１００について比較器出力を読み取り、３値（増加、減少、または変化なし）画像をフレームごとに１度レシーバへ送る。
【０２０７】
図３０は、画素アレイ２１０のための読み出し回路を示す。
【０２０８】
画素アレイ２１０全体について比較器出力を読み取るために、アレイ２１０が行ごとに走査される。これは、行選択回路４０（コントローラ６０の一部）が画素の１つの行を選択することを意味し、これらの画素における比較器の出力（または、画素の実施形態に依存して、比較器の記憶された出力）が、読み出し回路４２の対応する列論理回路４４へ向かう列ラインに接続されることを意味する。列論理回路４４は、対応する画素に変化があったかどうかを判定し、次に、それぞれの列論理回路４４の出力が列走査回路４８を用いて走査される。列走査回路４８は、列論理回路の出力をプロセッサ４６へ向かう出力データラインへ連続的に接続する。
【０２０９】
事象ベースの読み出しが次に記載される。
【０２１０】
プロセッサ４６におけるより効率的な読み出しおよび処理を可能にするために、データ読み出し回路は、データをより効率的な方法で符号化することができる。この種類の画素回路では、データがまばらであることが予想され、これは、事象フレーム当たりわずかな比率の画素のみが変化を登録したことを意味する。
【０２１１】
まばらなデジタル信号を容易にさらに圧縮することができる。多次元デジタルデータを圧縮するためのポピュラーな方法は、このデータ中のデジタル信号の座標／アドレスを符号化することである。デジタル事象のこの符号化は、事象ベースの読み出しとしても知られる。事象ベースのビジョンセンサにおけるポピュラーな符号化スキームは、デジタル信号をアレイ中の画素の行および列座標ならびにタイムスタンプのタプルとして符号化することであり、デジタル事象の発生の場所および時を符号化することにつながる。これは、１つの実施形態では、光強度変化が検出された（事象が生じた）画素のアドレスのみが送信されることを意味する。
【０２１２】
図３１は、事象が生じた画素のアドレスからの読み出しを可能にする読み出し回路を示す。このために、列論理回路によって事象が検出されたすべての列のアドレスだけでなく、対応する行のアドレスも、次々に、出力される。
【０２１３】
この実施は、シフトレジスタ７０を採用する。画素の各列が１つの対応するシフトレジスタ段７２−１、７２−２、７２−３を有する。
【０２１４】
各シフトレジスタ段７２−１、７２−２、７２−３は、バイパスすることができる。バイパスは、それぞれの列論理回路４４−１、４４−２、４４−３のＥｖｅｎｔＤｅｔｅｃｔ出力によって制御される。ＥｖｅｎｔＤｅｔｅｃｔ出力がローであれば、対応するシフトレジスタ段７２−１、７２−２、７２−３は、バイパスされる。ＥｖｅｎｔＤｅｔｅｃｔ出力がハイであれば、シフトレジスタ段７２−１、７２−２、７２−３は、バイパスされない。
【０２１５】
コントローラ６０は、ｓｔａｒｔＰｕｌｓｅをハイに設定し、クロックをパルスすることによって事象の読み出しを開始する。これが第１段７２−１の入力マルチプレクサ７４−１で受け取られる。入力マルチプレクサは、ｄ入力をＤラッチ７８−１に提供する。Ｄラッチ７８−１出力Ｑは、出力マルチプレクサ７６−１へ提供される。クロック入力は、Ｄラッチ７８−１のクロック入力で受け取られる。
【０２１６】
次に、コントローラは、ｓｔａｒｔＰｕｌｓｅを再びローに設定する。バイパスされない（例えば、対応するＥｖｅｎｔＤｅｔｅｃｔがハイである）第１のシフトレジスタ段は、その出力にハイ電圧レベルを保存しているであろう。これは、対応する列論理回路のＡｄｄｒｅｓｓ＋ＥｖｅｎｔＰｏｌａｒｉｔｙを通信バスに接続する。レシーバは、今や、このアドレスを読み取ることができる。クロックの次のパルスでは、バイパスされない、次のシフトレジスタ段７２へハイレベルが移り、対応するＡｄｄｒｅｓｓ＋ＥｖｅｎｔＰｏｌａｒｉｔｙが通信バスに接続される。バイパスされない最後のシフトレジスタ段７２へハイレベルが移るまでこれが続く。この段の出力は、ライン８０を用いて、この行について読み出しが終了したことをコントローラ６０に伝える。コントローラ６０は、次に、次の行についてＲｏｗＳｅｌｅｃｔ信号をアクティブにし、行アドレスエンコーダ４０を通信バスに接続して、シフトレジスタを再始動する。
【０２１７】
列論理回路が次に記載される。
【０２１８】
図３２を参照すると、画素出力ｎＲｘＯｎおよびｎＲｘＯｆｆ（図５もしくは図７または図１２参照）あるいはｎＲＸだけ（図１０参照）について、画素回路の実施形態に依存して、列論理回路４４は、対応する画素における光強度が、変化しなかった、増加または減少したかどうかを、画素出力の状態（ロジックローまたはロジックハイ）が増加または減少を表す値に対応するかどうかをチェックすることによって判定する。列論理回路４４が増加または減少を検出した場合、データ読み出し回路に通知される。
【０２１９】
列論理回路の出力は、事象が検出されたときにアクティブである信号（ＥｖｅｎｔＤｅｔｅｃｔ）、事象の極性に対応する信号、および対応する列の列アドレスを符号化する番号である。（ハイＥｖｅｎｔＰｏｌａｒｉｔｙは、光強度の増加を意味する）。列アドレスは、列ごとの固定番号に過ぎないため、その実施は、図に示されない。
【０２２０】
列論理回路の実施の一部は、リクエストラインごとのバイアストランジスタ（図３２中の９２、９４）である。それらのバイアストランジスタは、画素がそれらをオンにプルしない限り、リクエストライン（ｎＲｘＯｎおよびｎＲｘＯｆｆ）をロジックハイレベルに保つ。
【０２２１】
事象発生は、２つのリクエストライン（ｎＲｘＯｆｆまたはｎＲｘＯｎ）のうちの１つがロー電圧にあるときにシグナリングされる。列論理回路は、コントローラ６０からのラッチクロック信号によって与えられた時刻に２つのリクエストラインのＮＡＮＤをフリップフロップ９６に、ｎＲｘＯｆｆの状態をフリップフロップ９８に保存する。
【０２２２】
図８の画素回路のための列論理回路の実施が図３３に示される。
【０２２３】
ここでは、事象は、Ｖｏｎが画素比較器に適用されたときにリクエストラインｎＲＸがローであるか、あるいはＶｏｆｆが画素比較器に適用されるときにリクエストラインがローであるかいずれかのときに検出される。リクエストラインの反転状態がコントローラのコマンドでフリップフロップに保存される。ＥｖｅｎｔＤｅｔｅｃｔは、フリップフロップ出力の論理ＯＲである。
【０２２４】
図１０の画素回路のための列論理回路の実施が図３４に示される。
【０２２５】
出力信号ＥｖｅｎｔＤｅｔｅｃｔおよびＥｖｅｎｔＰｏｌａｒｉｔｙに加えて、図１０の画素の実施形態のための列論理回路は、画素へ向かう信号を生成しなければならず、ＲｏｗＳｅｌｅｃｔ信号とともに事象の検出後の画素をリセットする。提案される実施では、このＣｏｌＡｃｋ信号がＥｖｅｎｔＤｅｔｅｃｔ信号と等価である。
【０２２６】
事象は、Ｖｏｎが画素比較器に適用されたときにリクエストラインｎＲＸがハイであるときか、またはＶｏｆｆが画素比較器に適用されたときにリクエストラインがローであるときに検出される。
【０２２７】
図１０の画素回路の実施形態は、画素中にメモリユニットを含まないので、列論理回路がメモリユニットを含む。
【０２２８】
図１３に示される回路の画素のための列論理回路の実施が図３５に示される。
【０２２９】
ここでは、列論理回路が比較器Ａ１を含む。画素はＶｄｉｆｆを表す信号を出力し、事象を検出するための比較は、列論理回路４４で行われる。
【０２３０】
画素のリセットは、比較器／増幅器Ｃｏｍｐ１を用いて行われる。画素がリセットされるべきときには、一致する列におけるＥｖｅｎｔＤｅｔｅｃｔ信号がハイである。コントローラ６０は、ＶｂをＶｒｅｓｅｔに設定し、ＤｏＲｅｓｅｔをハイに設定して、ＣｏｌＡｃｋをハイにする。ＲｏｗＳｅｌｅｃｔ＿ｍがハイの行では、一致するＲ１中の両方のトランジスタが導通しているため、電圧Ｖｄｉｆｆは、次に、Ｖｃｏｍｐへ短絡される。増幅器Ｃｏｍｐ１（Ａ１）およびソースフォロワによって形成されたフィードバック回路は、次に、ＶｄｉｆｆがＶｓｆをＶｒｅｓｅｔに等しくする電圧に確実に落ち着くようにする。
【０２３１】
図３６は、図１３に示される画素回路および図３５の列論理回路の実施のための信号タイムラインを示す。
【０２３２】
図１４の画素回路のための列論理回路の実施が図３７に示される。
【０２３３】
列論理回路は、２つの比較器Ａ１−１およびＡ１−２を含む。２つの比較器は、Ｖｏｕｔを一度に両方の閾値と比較することを可能にする。コントローラ６０によって制御される信号ラッチにおいて、比較器出力がフリップフロップ１１２、１１４に保存される。比較器出力の論理ＯＲが、コントローラ６０からの信号ＤｏＲｅｓｅｔとともに、信号ＣｏＡｃｋによって画素がリセットされるか否かを決定する。
【図１】
2020503752.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
2020503752.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2020503752.tif 000027
【図２５】
2020503752.tif 000028
【図２６】
2020503752.tif 000029
【図２７】
2020503752.tif 000030
【図２８】
2020503752.tif 000031
【図２９】
2020503752.tif 000032
【図３０】
2020503752.tif 000033
【図３１】
2020503752.tif 000034
【図３２】
2020503752.tif 000035
【図３３】
2020503752.tif 000036
【図３４】
2020503752.tif 000037
【図３５】
2020503752.tif 000038
【図３６】
2020503752.tif 000039
【図３７】
2020503752.tif 000040
【国際調査報告】
2020503752.tif 000041
2020503752.tif 000042
2020503752.tif 000043