(57)【要約】タイミングイベント検出を提供することを目的とする。第１の態様によれば、デバイスは、非検出期間の間、クロック条件バッファの出力を第１の状態にセットするように構成されたクロック条件バッファを備え、前記クロック条件バッファは、さらに、検出期間の間、前記出力を前記第１の状態から第２の状態へトグルするようにさらに構成され、前記クロック条件バッファは、前記出力が、前記検出期間の間の一方向にのみトグルすることを保証するようにさらに構成される。これは、偽のイベント検出を防止する。さらに、タイミングポイントに関して、パルス幅が低電圧で管理することが困難であり得る場合、パルス無しで動作可能である。【選択図】図１
2020530217.tif 000002
【特許請求の範囲】
【請求項１】
非検出期間の間に、クロック条件バッファの出力を、第１の状態に設定するように構成された、クロック条件バッファを備え、
前記クロック条件バッファはさらに、検出期間に、前記第１の状態から第２の状態に前記出力をトグルするように、さらに構成され、前記トグルは、前記２つの状態のいずれかによりイネーブルされ、
前記クロック条件バッファは、さらに、前記出力が、前記検出期間の間に、１つの方向にのみ、トグルすることを保証するようにさらに、構成される、デバイス。
【請求項２】
前記クロック条件バッファはさらに、前記１つの方向と異なる他の方向へのトグルバックの能力を欠くようにさらに、構成される、請求項１に記載のデバイス。
【請求項３】
前記クロック条件バッファは、前記条件トグルが、前記第１の状態で起こるように構成され、前記クロック条件バッファは、前記条件トグルが、前記第２の状態で起こるように構成される、請求項１乃至２のいずれか一項に記載のデバイス。
【請求項４】
第２のクロック条件バッファをさらに含む、請求項１乃至３のいずれか一項に記載のデバイス。
【請求項５】
前記２つのバッファは、並列に接続される、請求項４に記載のデバイス。
【請求項６】
前記２つのバッファは、直列に接続される、請求項４に記載のデバイス。
【請求項７】
前記第１のバッファは、第１のクロック条件反転バッファを備え、
前記第２のバッファは、第２のクロック条件反転バッファを備え、
前記第１および前記第２のクロック条件反転バッファは、前記バッファのラッチ（２０）が、非トランスペアレントであるとき、第１の状態を出力するように構成され、
前記第１のクロック条件反転バッファは、前記第１の状態から前記第２の状態へ、前記出力をトグルするように構成され、
前記第２のクロック条件反転バッファは、前記第２の状態から前記第１の状態へ、前記出力をトグルするように構成される、請求項４に記載のデバイス。
【請求項８】
前記第１のクロック条件反転バッファは、前記状態をどのように構成するかに応じて、プルアップまたはプルダウンするように構成される、請求項７に記載のデバイス。
【請求項９】
前記第２のクロック条件反転バッファは、前記状態を、どのように構成するかに応じて、プルダウンまたはプルアップするように構成される、請求項１乃至８のいずれか一項に記載のデバイス。
【請求項１０】
前記ラッチの検出フェーズは、前記ラッチが、トランスペアレントに構成されることを備える、請求項１乃至９のいずれか一項に記載のデバイス。
【請求項１１】
前記ラッチの非検出フェーズは、前記ラッチが、非トランスペアレントに構成されることを備える、請求項１乃至１０のいずれか一項に記載のデバイス。
【請求項１２】
前記第１、および前記第２のクロック条件反転バッファは、前記ラッチのクロック（ＣＬＫ）の反転クロック（ＸＣＬＫ）を受信し、前記第１のクロック条件反転バッファは、入力として、データ信号（Ｄ）を受信し、第１の比較信号を出力し、前記第２のクロック条件反転バッファは、前記第１の比較信号を入力として受け取り、第２の比較信号を出力する、請求項１乃至１１のいずれか一項に記載のデバイス。
【請求項１３】
前記第１の比較信号は、遅延され、前記データ信号と、前記第２の比較信号の反転バージョンは、遅延され、前記第１の比較信号の反転バージョン、請求項１乃至１２のいずれか一項に記載のデバイス。
【請求項１４】
前記クロック条件バッファは、前記ラッチの信号パスの外部に構成される、請求項１乃至１３のいずれか一項に記載のデバイス。
【請求項１５】
イベント検出デバイスの生成ブロックは、少なくとも前記クロック条件バッファを備え、前記デバイスは、イベント検出デバイスを備える、請求項１乃至１４のいずれか一項に記載のデバイス。
【請求項１６】
前記第１の比較信号ＸＤのフローティングロジックレベルによるリーケージを防止するように構成された、プルダウンキーパをさらに、含む、請求項１乃至１５のいずれか一項に記載のデバイス。
【請求項１７】
トランジスタは、両方のクロック条件反転バッファに共通であるように構成され、前記反転バッファのプルアップパスは、前記共通トランジスタにより制御される、請求項１乃至１６のいずれか一項に記載のデバイス。
【請求項１８】
検出ブロックをさらに備え、前記検出ブロックは、クロック条件バッファの前記出力と前記データ信号を受信し、前記ラッチのイベントを検出するように、さらに構成される、請求項１乃至１７のいずれか一項に記載のデバイス。
【請求項１９】
ラッチのイベント検出デバイスの検出ブロックにおいて、
第１のプルダウンパスと、
第２のプルダウンパスと、を備え、前記パスは、並列に結合され、両方のパスは、共通のプルアップパスに結合される、検出ブロック。
【請求項２０】
比較信号を生成するように構成された請求項１乃至１９のいずれか一項に記載のデバイスを有する前記生成ブロックと、前記比較信号に基づいて、前記イベントを検出するように構成された、前記検出ブロックを備えた、エラー検出デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、デジタル技術におけるイベント検出に関し、特に、タイミングイベント検出に関する。
【背景技術】
【０００２】
エレクトロニクスにおいて、フリップフロップまたはラッチは、２つの安定した状態、典型的には、ロウステートおよびハイステートを有し、ステート情報を記憶するのに用いることができる。フリップフロップは、双安定マルチバイブレータであり得る。回路は、１つまたは複数の制御入力に印加された信号により状態を変化させることができ、１つまたは２つの出力を有するであろう。それは、シーケンシャルロジックにおいては、基本的なストレージエレメントである。
【０００３】
フリップフロップとラッチは、コンピュータ、通信および多くの他の種類のシステムに使用されるデジタル電子システムの基本的な構成要素である。フリップフロップとラッチは、データストレージエレメントとして使用される。フリップフロップは、データの単一ビット（バイナリデジット）を記憶し、２つの状態の一方は「１」を表し、他方は、「ゼロ」を表す。そのようなデータストレージは、状態の記憶に使用することができ、そのような回路は、シーケンシャルロジックとして記載される。有限状態マシンに使用されると、出力と次の状態は、その現在の入力だけでなく、その現在の状態（それゆえ、従前の入力）に依存する。それはパルスの検出にも使用することができ、基準タイミング信号に対して、可変タイミングの入力信号を同期させるのにも使用することができる。
【０００４】
フリップフロップは、単純（simple）（トランスペアレントまたは不透明）であるか、またはクロック（同期またはエッジトリガ）のいずれかであり得る。歴史的には、フリップフロップという用語は、一般には、単純回路およびクロック回路の両方を指すが、近代の使用では、フリップフロップという用語を、もっぱら、クロック回路を説明するために確保しておくのが一般的であり、単純なものは一般的にラッチと呼ばれる。ラッチは、レベルに感知することができるのに対して、フリップフロップは、エッジに感知することができる。ラッチがイネーブルになると、トランスペアレントになるが、一方、フリップフロップの出力は、単一のタイプの（立ち上がりまたは立ち下がり（positive going or negative going）クロックエッジでのみ変化する。ラッチがディスエーブルになると、非トランスペアレントになる。
【０００５】
従来のデジタル設計フローでは、回路動作を保証するために、合成から得られる回路が、最悪の動作条件遅延を満たす必要があるという意味で、組み合わせ論理遅延制約は静的である。設計時の解析よりも、実行時の遅延が長い場合、正しい回路動作を確保することができない。従来の設計では、タイミング要件を満たすことにより、システムの面積と、消費電力の動的消費と、静的消費の両方を増加させる、過剰設計が導入される。
【０００６】
エネルギ消費の削減を目的とする場合、これを実現するには、回路の電圧を低くする必要がある。これは、ラッチの動作と構成に関して、新たな、および付加的課題を提起する。電圧が低くなると、回路の変動に対する感受性が高くなり、ＣＭＯＳプロセスノードが小さくなると、変動が悪化する。これらは、両方とも過剰設計を増大させる。それゆえ、実際のダイナミック動作条件を見つけることが、ますます重要になってきている。そのダイナミック動作条件は、たとえば、ダイナミック電圧、および周波数スケーリングで使用することができる。マージンと過剰設計を最小限に抑えるために、動的動作条件は、実際のロジックの条件であるべきであり、外部のカナリア回路（canary circuit）、またはロジック回路のコピーであるべきではない。図１において、イベントが登録され、イベント信号は、常にＤが変化すると、立ち上がることを見ることができる。一実施形態は、データが遅く到着し（データＤ内の第２の遷移２）、タイミングエラーの時である。次に、イベント信号がタイミングエラーのフラッグを立てる。次にエラー信号は、例えば、プロセッサにおいて、命令リプレイ（replay）をトリガするために使用することができる。
【発明の概要】
【０００７】
発明の要約は、下記の詳細な説明で、さらに述べる、簡単化されたフォームでの概念の選択を導入するために提供される。この発明の要約は、特許請求の範囲の主要な特徴、または必須の特徴を特定することを、意図するものではなく、また請求した主題の範囲を限定するために使用することを、意図したものでもない。
【０００８】
タイミングイベント検出を提供することを目的とする。目的は、独立請求項の特徴により達成される。さらなるインプリメンテーションフォームは、従属請求項、記載、および図面において提供される。
【０００９】
第１の態様によれば、デバイスは、非検出期間の間に、クロック条件バッファの出力を、第１の状態に設定するように構成されたクロック条件バッファと、前記クロック条件バッファは、さらに検出期間の間に、前記第１の状態から、前記第２の状態へ、前記出力をトグルするように構成され、前記トグルは、前記２つの状態のいずれかにより、イネーブルにされ、前記クロック条件バッファは、さらに、出力が、検出期間の間、一方向にのみトグルすることを保証するように構成される。これは、偽のイベント検出を防止することができる。さらに、タイミングポイントの観点に関して、「１」は、パルス無しで動作することができ、パルス幅は、低電圧で管理することが困難である場合がある。
【００１０】
一実施形態において、クロック条件バッファは、さらに、前記一方向以外の他の方向に、トグルバック（toggle back）する能力を、欠如するように構成される。一実施形態において、クロック条件バッファは、条件トグルが、第１の状態で生じるように構成され、クロック条件バッファは、条件トグルが、第２の状態で生じるように構成される。
【００１１】
一実施形態において、第２のクロック条件バッファをさらに含む。一実施形態において、２つのバッファは、パラレルに接続される。一実施形態において、２つのバッファは、シリーズに接続される。
【００１２】
一実施形態において、第１のバッファは、第１のクロック条件反転バッファ回路を備え、第２のバッファは、第２のクロック条件反転バッファ回路を備え、前記第１および第２のクロック条件反転バッファ回路は、前記バッファのラッチが、非トランスペアレントであるとき、第１の状態を出力するように構成され、前記第１のクロック条件反転バッファは、第１の状態から第２の状態へ出力をトグルするように構成され、前記第２のクロック条件反転バッファは、出力を第２の状態から第１の状態へトグルするように構成される。
【００１３】
一実施形態において、第１のクロック条件反転バッファは、どのように状態が構成されるかに依存して、プルアップまたはプルダウンするように構成される。一実施形態において、第２のクロック条件反転バッファは、どのように状態が構成されるかに依存して、プルアップまたはプルダウンするように構成される。一実施形態において、ラッチの検出フェーズは、ラッチがトランスペアレントに構成されることを備える。一実施形態において、ラッチの非検出フェーズは、ラッチが非トランスペアレントに構成されることを備える。
【００１４】
一実施形態において、第１および第２のクロック条件反転バッファは、ラッチのクロックの反転クロックを受信し、第１のクロック条件反転バッファは、入力としてデータ信号を受信し、第１の比較信号を出力し、前記第２のクロック条件反転バッファは、入力として、第１の比較信号を受信し、第２の比較信号を出力する。一実施形態において、第１の比較信号が遅延され、データ信号と、第２の比較信号の反転バージョンが遅延され、第１の比較信号の反転バージョン。一実施形態において、クロック条件バッファは、ラッチの信号路外に構成される。一実施形態において、イベント検出デバイスの生成ブロックは、少なくとも、クロック条件バッファを備え、デバイスは、イベント検出デバイスを備える。
【００１５】
一実施形態において、第１の比較信号ＸＤのフローティングロジックレベルによる、漏れを防止するように構成された、プルダウンキーパ（pull-down keeper）をさらに含む。一実施形態において、トランジスタは、反転バッファのプルアップパス（pull-up paths）が共通のトランジスタにより制御されるように、両方のクロック条件反転バッファに共通であるように、構成される。一実施形態において、検出ブロックをさらに備え、検出ブロックは、クロック条件バッファの出力と、データ信号を受信し、さらに、ラッチに関するイベントを示すイベントを、検出するようにさらに構成される。
【００１６】
第２の態様によれば、ラッチのイベント検出デバイスの検出ブロックは、第１のプルダウンパスと、第２のプルダウンパスとを備え、前記パスは、パラレルに結合され、両方は、共通のプルアップパスに結合される。２つのイベント検出ケース間のタイミングミスマッチは、それによりバランスをとることができる。付随する特徴の多くは、添付図面に関連して考慮される、以下の詳細な記述を参照することにより、より良く理解されるので、より容易に理解されるであろう。この出願は、添付図面の観点から下記詳細な記述から、より良く理解されるであろう。
【図面の簡単な説明】
【００１７】
【図１】図１は、タイミングイベント検出の概念を示すタイミング図を説明する。
【図２ａ】図２ａは、一実施形態に従う、反転機能を有するクロック条件バッファの回路図の概略表示を説明する。
【図２ｂ】図２ｂは、他の実施形態に従う、反転機能を有するクロック条件バッファの回路図の概略表示を説明する。
【図３ａ】図３ａは、一実施形態に従う、非反転機能を有したクロック条件バッファの回路図の概略表示を説明する。
【図３ｂ】図３ｂは、他の実施形態に従う、非反転機能を有したクロック条件バッファの回路図の概略表示を説明する。
【図４ａ】図４ａは、一実施形態に従う、２つの、反転する同じセットタイプの構造を有するブロック図の概略表示を説明する。
【図４ｂ】図４ｂは、一実施形態に従う、２つの、反転する、反対のセットタイプの構造を有するブロック図の概略表示を説明する。
【図４ｃ】図４ｃは、一実施形態に従う、１つが反転であり、１つが非反転である同じセットタイプの構造を有するブロック図の概略表示を説明する。
【図５】図５は、イベント検出を備えたラッチを有するシーケンシャル回路の概略ブロック図を説明する。
【図６】図６は、一実施形態に従う、イベント検出するように構成された、デバイスのブロック図の、概略表示を説明する。
【図７】図７は、一実施形態に従う、入力データ信号の、遅延され、かつ反転されたバージョンを生成するように構成されたデバイスの、ブロック図の概略表示を説明する。
【図８】図８は、一実施形態に従う、非トランスペアレントフェーズで低出力およびトランスペアレントで条件付きプルアップを備えた、クロック条件反転バッファの回路図の概略表示を説明する。
【図９】図９は、一実施形態に従う、デバイスの生成ブロックの回路図の概略表示を説明する。
【図１０】図１０は、他の実施形態に従うデバイスの生成ブロックの回路図の概略表示を説明する。
【図１１】図１１は、一実施形態に従う、デバイスの検出ブロックの回路図の概略表示を説明する。
【図１２】図１２は、他の実施形態に従う、プルダウン構成を有するデバイスの検出ブロックの回路図の概略表示を説明する。
【図１３】図１３は、一実施形態に従う、プルアップ構成を有するデバイスの検出ブロックの回路図の概略表示を説明する。
【発明を実施するための形態】
【００１８】
添付図面において、類似の参照符号（数字および大文字の略語のような）は、類似のパーツを示すために使用される。
添付図面に関連して、下記に示す詳細な記述は、実施形態の記載として意図したものであり、この実施形態が構成される、または、利用される唯一の形態として表すことを意図したものではない。しかしながら、同一、または等価な機能、および構造は、異なる実施形態により、達成することができる。
【００１９】
典型的に、ラッチ２０は、２つの異なる状態、すなわち第１の状態と、第２の状態を有する。ラッチの状態は、ロウ（ＬＯＷ）またはハイ（ＨＩＧＨ）であるとして記載することができ、例えば、図１に説明するようにステートマシンの、２つの異なる状態の例を説明する。他の種類の状態を、ロウおよびハイの代わりに、または追加して、使用することができることに留意する必要がある。
【００２０】
マイクロプロセッサの効率を増加させる一般的な傾向がある。主な効率の増加は、回路とラッチ２０、および他のデジタル技術プロセッサコンポーネントのウルトラロウ（ultra-low）または低電圧サブしきい値動作によって得られる。ロウ乃至ウルトラロウ電圧動作を用いて、デジタル動作あたりのエネルギが低減される、ほぼ最小のエネルギポイントで動作させることは、実現可能である。さらに、タイミングマージンの消去は、公称動作電圧に対して生じさせることができる。
【００２１】
一実施形態の目的は、例えば、データラッチ２０が、トランスペアレントであるクロックフェーズか、または別個に生成された検出時間のような検出時間の期間に、イベントのようなデータ変化を検出することであり得る。検出デバイスは、検出期間の間の入力がロウからハイへ、またはハイからロウへ変化したときのいずれかの場合に、イベント検出に関する出力を生成するように構成される、クロック条件バッファを備える。一実施形態によれば、両方向のデータ変化を検出することができる、２つのクロック条件バッファを必要とする。しかしながら、２つのクロック条件バッファの種々の接続可能性により、一実施形態は、最初に１つのクロック条件バッファの動作を導入することにより、より簡潔に記載される。
【００２２】
クロック条件バッファは、１つの入力と、１つの出力を有する回路構成を指すことができ、非検出フェーズの期間に、例えば、関連する、モニタされるラッチが、非トランスペアレントであり、バッファの出力は、ロウまたはハイに設定され、バッファの入力は、出力に影響を与えない。検出フェーズの期間に、バッファは、条件に応じて、その出力を、それまで設定されていた極性と異なる、他の極性にトグルする。トグル動作は、入力極性のみに依存することができ、従って、トグルは、入力変化に依存することはできない。クロック条件バッファの動作は、設定された値から一度トグルすると、バッファが設定された値にトグルバックすることができないように構成され、この機能は、バッファに、「条件付き」の特徴を与える。
【００２３】
クロック条件バッファの動作により、バッファ出力がトグルされていて、バッファの入力が、バッファをトグルしないロジックレベルにあると、検出期間の間に、イベントが生じている。このタイプのイベント条件は、以下のデジタルブロックで容易に評価することができる。
【００２４】
上述した機能を有する回路ブロックをインプリメントするための種々の実施形態がある。バッファは、非検出フェーズの期間に、ロウ（ＬＯＷ）またはハイ（ＨＩＧＨ）のいずれかに設定することができ、検出フェーズの期間に、ロウ（ＬＯＷ）またはハイ（ＨＩＧＨ）の入力レベルにより、１つの方向にトグルすることができる。ＣＭＯＳの場合、ＮＭＯＳトランジスタは、ノードをロウ（ＬＯＷ）にプル（pull）するために使用され、ＰＭＯＳトランジスタは、ノードをハイ（ＨＩＧＨ）にプルするために使用される。しかしながら、特に低電圧において、ＮＭＯＳトランジスタは、またノードをプルアップするために使用することもでき、ＰＭＯＳトランジスタは、ノードをプルダウンするために使用することもできる。プルダウンのためにＮＭＯＳを用い、プルアップのためのＰＭＯＳを用いると、２つの異なる例示バッファを構成することができ、非検出フェーズの期間に、第１のバッファにおいて、セットフェーズは、出力をロウ（ＬＯＷ）に設定し、第２の例示バッファにおいて、出力は、ハイ（ＨＩＧＨ）に設定される。トランジスタレベル構成は、関連シンボルを有した図２に示される。
【００２５】
図２ａは、反転機能を有したクロック条件バッファを説明する。バッファにおいて、セット値は、ロウ（ＬＯＷ）であり得、入力レベルをロウ（ＬＯＷ）にトグルすることができる。図２ａにおいて、出力（ＯＵＴ）は、ＮＭＯＳトランジスタＭ３により非検出フェーズの期間に、ロウ（ＬＯＷ）に設定され、その関連する制御電圧は、ハイ（ＨＩＧＨ）である。同時に、プルアップ機能は、ＰＭＯＳトランジスタＭ１により禁止され、従って、バッファの入力（ＩＮ）は、この期間に出力（ＯＵＴ）に影響しない。検出期間の間に、トランジスタＭ１とＭ２の入力は、ロウ（ＬＯＷ）であり、バッファの入力電圧（入力（ＩＮ）に関連するトランジスタＭ２）がロウ（ＬＯＷ）である場合、バッファの出力（ＯＵＴ）は、ロウ（ＬＯＷ）からハイ（ＨＩＧＨ）にトグルするように、バッファを構成する。さらに、バッファは、検出フーズの期間に、一度トグルした出力が、それ以上プルダウンしないように構成される。ロウ（ＬＯＷ）入力信号レベルは、出力（ＯＵＴ）をトグルさせ、出力レベルをハイ（ＨＩＧＨ）にさせ、この構成は、二者択一的に言及される、反転クロック条件バッファ、または、クロック条件反転バッファであるとみなすことができる。関連するシンボルは、三角形のバッファ内の矢印により、トグル方向を示す。さらに、よく知られた反転シンボルを形成する、三角形の出力における円は、反転動作を示し、それゆえ、この構造は、入力レベルロウ（ＬＯＷ）にトグルすることができる。
【００２６】
図２ｂは、反転機能を有したクロック条件バッファを説明し、セット値は、ハイ（ＨＩＧＨ）であり、入力レベルをハイ（ＨＩＧＨ）にトグルする。図２ｂにおいて、出力（ＯＵＴ）は、非検出フェーズの期間ハイ（ＨＩＧＨ）に設定され、トグル能力は、構造が反転しているので、ハイ（ＨＩＧＨ）からロウ（ＬＯＷ）である。関連するシンボルは、また図１ａのトリガ矢印方向と同様の論拠で図示される。
【００２７】
ＮＭＯＳトランジスタに（少なくとも部分的に）プルアップ機能を持たせ、ＰＭＯＳに（少なくとも部分的に）プルダウン機能を持たせることも可能であり、非反転バッファは、またインプリメンテーションを具現化することができる。２つの具現化された構成は、図２のトランジスタタイプを変更した、入力トランジスタタイプを有する、図３に示される。図３ａは、セット値がロウ（ＬＯＷ）でトグル入力レベルがハイ（ＨＩＧＨ）を有する、非反転機能を備えた、クロック条件バッファを説明する。図３ａにおいて、入力がハイ（ＨＩＧＨ）の場合、出力（ＯＵＴ）は、非検出フェーズの期間、ロウ（ＬＯＷ）に設定され、検出フェーズの期間プルアップされる。それゆえ、条件トグル動作は、非反転であり得る。これは、バッファの出力に、反転を表す円を削除したことにより、関連するシンボルに示される。図３ｂは、非反転機能を備え、セット値がハイ（ＨＩＧＨ）で、入力レベルを、ロウ（ＬＯＷ）にトグルした、クロック条件バッファを説明する。図３ｂの構造は、非検出フェーズの期間ハイ（ＨＩＧＨ）にセットされ、検出フェーズの期間に、入力レベルにより、ロウ（ＬＯＷ）にトグルされる。
【００２８】
両方向に対する、データ入力変化を検出可能にするために、２つのクロック条件バッファを必要とし、一方は、ハイ（ＨＩＧＨ）からロウ（ＬＯＷ）への入力変化をモニタし、他方は、ロウ（ＬＯＷ）からハイ（ＨＩＧＨ）への遷移をモニタする。検出フェーズの期間に、入力値を受信するために、２つのバッファを接続する種々の可能性があるので、そのフェーズの期間における、データの変化をモニタすることができる。バッファは、パラレルまたはシリアルに接続することができるので、２つのバッファのタイプの選択のための唯一の要件は、一方がＬＯＷからＨＩＧＨへの遷移をモニタし、他方がＨＩＧＨからＬＯＷへの遷移をモニタすることである。図４において、２つのバッファに関して示される接続の３つの実施形態がある。図４ａは、２つの、反転で同じセットタイプの構造を直列にしたものを説明する。第１のブロックは、ＬＯＷからＨＩＧＨの遷移をモニタし、第２のブロックは、ＨＩＧＨからＬＯＷへの遷移をモニタする。図４ｂは、２つの、反転で、反対のセットタイプの並列構造を説明する。下ブロックは、ＬＯＷからＨＩＧＨへの遷移をモニタし、上ブロックは、ＨＩＧＨからＬＯＷへの遷移をモニタする。図４Ｃは、１つの反転、および１つの非反転で同じセットタイプの並列構造を説明する。下ブロックは、ＬＯＷからＨＩＧＨへの遷移をモニタし、上ブロックはＨＩＧＨからＬＯＷへの遷移をモニタする。
【００２９】
バッファの入力および出力から、イベント発生を抽出するための以下のロジックの構成は、バッファタイプ選択から選択へ変化する。２つのバッファを接続するための最も効率的な方法の１つは、２つの類似の反転バッファを直列に接続することである。このタイプの構成は、次により詳細に記載する。
【００３０】
一実施形態によれば、データ信号極性変化は、ラッチトランスペアレント期間に検出することができる。したがって、可能なイベントが検出できる。図５は、イベント検出のための回路１０の一実施形態を示し、ラッチ２０のデータＤとクロックＣＬＫ入力は、（立ち上がりエッジでトリガしたラッチに関する）クロックハイ期間内でデータが遷移すると、イベント信号を発生する（回路と呼ぶことができる）遷移検出器１０に接続される。検出するように構成された回路１０は、図２に示すようにラッチ２０に結合することができるので、回路１０は、ラッチ２０のメイン信号パスの外部である。回路１０は、イベント検出デバイスの発生ブロック（例えば、図３の１００）を備える。生成ブロック１００は、イベント検出目的のためのデータ信号Ｄの比較信号を作るように構成される。回路１０は、入力としてクロックＣＬＫとデータ信号Ｄのみを受信し、必要とすることができる。回路１０は、（例えば、図２−４の）クロック条件バッファを、またはイベント検出デバイスの生成ブロック１００を確立する（例えば、図６の）２以上のクロック反転バッファを備えることができる。反転バッファは、一般に、図２−４に関して上述したが、反転バッファに類似した、反転バッファであり得る。反転バッファは常に、ラッチ２０が非トランスペアレントのとき、例えば、非検出フェーズにおいてロウステートを出力する。さらに、第１のクロック反転バッファは、判定のトグル動作（例えば、ハイ（ＨＩＧＨ）からロウ（ＬＯＷ）への変化）無しに、一方向への（例えば、ロウ（ＬＯＷ）からハイ（ＨＩＧＨ）への変化状態）トグル動作のみを行うことができる。第２のクロック反転バッファは、第１の反転バッファに関する、反対のトグル動作（例えば、プルアップ動作無しに、プルダウン動作）のみを行うことができる。
【００３１】
従って、ラッチ２０は、クロック（ＣＬＫ）が、ハイ（ＨＩＧＨ）の期間に遷移されるので、回路１０の出力は、常に、ラッチ２０の非トランスペアレントの期間ロウ（ＬＯＷ）である。これは、イベント信号の可能性を消去する。さらに、反転バッファの各々は、一方向のみにしか動作できないので、タイミングポイントの観点から、回路とラッチ２０は、パルス無しで完全に動作することができ、この場合パルス幅は、管理することが極めて困難であり、特に、低電圧の場合そうである。
【００３２】
一実施形態によれば、イベント検出デバイスは、検出ブロック（例えば、図５の参照符号１０１）を備える。検出ブロック１０１は、生成ブロックにより生成されたデータ信号Ｄと、比較信号に基づいて、可能性のあるイベントを検出するように構成される。検出ブロック１０１のプルダウンパスは、異なる検出ケースのために、別個のブルダウンパスとして、インプリメントすることができる。これは、異なるイベント検出間のタイミングミスマッチを、バランスすることができる。
【００３３】
図６を参照すると、一実施形態に従う、イベントを検出するために構成された、イベント検出デバイスのブロック図の概略表示を説明する。回路動作は、図６に説明されるデバイスにより記載することができる。デバイスは、生成ブロック１００と検出ブロック１０１を備える。
【００３４】
生成ブロック１００は、クロック信号ＣＬＫと、データ入力信号Ｄを、入力として受信する。生成ブロック１００は、検出ブロック１０１に関する、遅延されたバージョンＸＤ、および／または反転バージョンＸＸＤを生成するように構成される。生成ブロック１００は、また、データ入力Ｄを検出ブロック１０１に通過させる。検出ブロック１０１は、入力Ｄとその遅延された、および／または反転されたバージョンＸＤ、ＸＸＤとの間で単純なロジック動作を実行するように構成される。一実施形態によれば、単純な検出ブロック１００を持たせるために、データ入力Ｄの反転／遅延バージョンＸＤ、ＸＸＤは、生成ブロック１００内の非検出フェーズの期間に、所定のロジック値に、必須的に設定することができる。検出ブロック１０１は、信号Ｄ、ＸＤ、および／またはＸＸＤの結果として、イベントをトリガすることができる。例えば、あるイベントは、信号Ｄ、ＸＤ、およびＸＸＤの状態の、ある組み合わせによりトリガすることができる。イベントはさらに、イベントを検出するための、コンピューティングデバイス内で使用し、処理することができる。
【００３５】
生成ブロックおよび検出ブロック１００、１０１は、別個に記載され、それにより両方のブロック１００、１０１は、異なる実施形態を有することができる。図２−１３の回路図は、トランジスタＭ１・・・Ｍ７、入力ＩＮ、Ｄ、ＸＤ、ＸＸＤ、ＲＥＳＥＴ、ＣＬＫ、ＸＣＬＫ、出力（ＯＵＴ）、ＸＤ、ＸＸＤ、ＥＶＥＮＴ、および電圧ＶＤＤとグラウンド（ＧＮＤ）のようなコンポーネントを説明する。コンポーネントのそれぞれの相互接続は、図２−１３に説明される。
【００３６】
図７を参照すると、反転バッファチェーンのブロック図が示される。第１の反転バッファは、必須的に、データ入力Ｄの、遅延された、および反転されたバージョンＸＤを生成する。第２の反転バッファは、その入力として信号ＸＤを受信する。第２の反転バッファは、必須的に入力ＸＤの遅延された、および反転されたバージョンＸＸＤを出力する。
【００３７】
一致実施形態によれば、ＸＤ、およびＸＸＤの生成は、メインラッチ動作の非トランスペアレントフェーズの期間にブロックされる。それゆえ、図７の単純なインバータは、図８に示す回路図と交換することができ、それは、変更された反転バッファとして、説明される。
【００３８】
反転バッファは、例えば、トランジスタＭ１、Ｍ２、およびＭ３を備える。反転バッファは、反転クロック（ＣＬＫ）とデータ信号ＩＮを受信する。さらに、反転バッファは、動作電圧ＶＤＤ、およびグラウンド（ＧＮＤ）に接続される。図８の実施形態において、反転バッファの出力は、（ＸＣＬＫとして示される）クロックＣＬＫの反転バージョンが、ハイ（ＨＩＧＨ）であるとき、常にロウ（ＬＯＷ）である。クロック（ＣＬＫ）がハイ（ＨＩＧＨ）である期間に、メインラッチは、トランスペアレントであり、したがって、図８の回路構成の出力（ＯＵＴ）は、メインラッチ２０の非トランスペアレントフェーズの期間、常に、ロウ（ＬＯＷ）である。これは、検出されたブロック１０１を構成するために、利点があり得る。さらに、ノーマルインバータへの区別として、反転バッファのプルダウントランジスタは、除去することができるので、反転クロックＸＣＬＫがロウ（ＬＯＷ）であるとき、回路は、条件付きプルアップ動作を可能にするが、同時にプルダウン機能を欠如する。このタイプの動作は、タイミングポイントの観点から有利であり得る。なぜならば、一方は、パルス無しで完全に動作することができ、パルス幅は、特に低電圧で管理するのが困難であるからである。
【００３９】
一実施形態に従う、生成ブロック１００が、図９に示される。２つのクロック条件反転バッファは、チェーンを形成し、出力信号ＸＤおよびＸＸＤを生成する。クロック条件反転バッファは、図６の実施形態により記載するようなものであり得る。第２の反転バッファは、トランジスタＭ４、Ｍ５、Ｍ６を備え、入力として、反転クロック（ＸＣＬＫ）と、第１の反転バッファＸＤの出力を受信する。第２の反転バッファは、比較信号ＸＸＤを出力する。データ入力Ｄを検出するように構成された、第１のクロック条件反転バッファは、検出フェーズ期間（ＸＣＬＫが状態ＬＯＷである）期間に、ハイ（ＨＩＧＨ）からロウ（ＬＯＷ）へ遷移する。入力Ｄステートを検出するように構成された、第２のクロック条件反転バッファは、検出フェーズの期間に、ハイ（ＨＩＧＨ）からロウ（ＬＯＷ）へ遷移する。
【００４０】
図９の実施形態の動作は、検出フェーズの期間にデータ入力信号Ｄに関する４つの異なる可能性について次により詳細に記載する。これらは、単に、可能なオプションの例であり、他の種類の状態遷移および検出があり得る。
【００４１】
第１のオプションにおいて、入力Ｄは、検出フェーズの初めで、ハイ（ＨＩＧＨ）であり、全検出期間でハイ（ＨＩＧＨ）を維持する。検出期間のはじめで、信号ＸＤは、ロウ（ＬＯＷ）であり、信号ＸＤは、前記検出期間でロウ（ＬＯＷ）を維持する。さらに、検出期間の初めで、信号ＸＤはロウ（ＬＯＷ）であり、信号ＸＸＤは、ハイ（ＨＩＧＨ）にプルされ、信号ＸＸＤは、全検出期間においてハイ（ＨＩＧＨ）を維持する。
【００４２】
第２のオプションにおいて、入力Ｄは、検出フェーズの初めで、ロウ（ＬＯＷ）であり、全検出期間でロウ（ＬＯＷ）を維持する。検出期間の初めで、信号ＸＤは、ロウ（ＬＯＷ）であり、ハイ（ＨＩＧＨ）にプルされ、信号ＸＤは、全検出期間において、ハイ（ＨＩＧＨ）を維持する。検出期間の初めで、信号ＸＸＤは、初めに、ロウ（ＬＯＷ）であり、信号ＸＤは、ハイ（ＨＩＧＨ）にプルされるので、信号ＸＸＤは、前記検出期間においてロウ（ＬＯＷ）を維持する。
【００４３】
第３のオプションにおいて、入力Ｄは、検出フェーズの初めで、ロウ（ＬＯＷ）であり、検出期間の間に、ハイ（ＨＩＧＨ）になる。検出期間の初めで、信号ＸＤは、ロウ（ＬＯＷ）であり、信号ＸＤは、ハイ（ＨＩＧＨ）にプルされ、信号ＸＤは、全検出期間の間、ハイ（ＨＩＧＨ）に維持される。これは、第１のクロック条件反転バッファがプルダウン動作を欠如するからである。検出期間の始めで、信号ＸＸＤは、初期にロウ（ＬＯＷ）であり、信号ＸＤは、ハイ（ＨＩＧＨ）にプルされるので、信号ＸＸＤは、全検出期間の間、ロウ（ＬＯＷ）に留まる。
【００４４】
第４のオプションにおいて、入力Ｄは、検出フェーズの初めで、ハイ（ＨＩＧＨ）であり、検出期間の間に、ロウ（ＬＯＷ）になる。検出期間の初めで、信号ＸＤは、ロウ（ＬＯＷ）であり、信号ＸＤは、信号Ｄが、ロウ（ＬＯＷ）に推移するまで、ロウ（ＬＯＷ）を維持し、次に信号ＸＤは、ハイ（ＨＩＧＨ）にプルされ、検出期間の残りの期間ハイ（ＨＩＧＨ）に維持される。検出期間の初めで、信号ＸＤは、ロウ（ＬＯＷ）であり、信号ＸＸＤは、ハイ（ＨＩＧＨ）にプルされ、信号ＸＸＤは、全検出期間の間、ハイ（ＨＩＧＨ）に維持される。これは、第２のクロック条件反転バッファが、プルダウン動作が無いからである。
【００４５】
これらの４つのシナリオから、実施形態によれば、イベント（ＥＶＥＮＴ）は、第３および第４のオプションで検出され、第１および第２のオプションでは、検出されない。イベントは、オプションをモニタリングすることにより、抽出することができ、ここでは、信号ＤとＸＤは、同時にハイ（ＨＩＧＨ）であるか、または信号ＸＤとＸＸＤは、同時にハイ（ＨＩＧＨ）である。モニタリングは、例えば、下記実施形態に記載するように、検出ブロック１０１により実行される。
【００４６】
一実施形態によれば、生成ブロック１０１に関して考慮すべき、ある設計問題がある。例えば、ノードＸＤとＸＸＤは、条件的にフローティングであり得、トランジスタリーケージ（transistor leakage）または電源外乱（power supply disturbance）に晒される可能性があり、フローティングロジックレベルを破壊する可能性がある。さらに、クロック条件反転バッファのタイミングは、検出期間の初めの期間（信号Ｄがロウ（ＬＯＷ））に、第１のクロック条件反転バッファが、ハイ（ＨＩＧＨ）にプルされた場合、第２のクロック条件反転バッファは、ハイ（ＨＩＧＨ）になる（例えば、上記第３のオプション）時間がない。
【００４７】
図１０は、生成ブロック１０１の一実施形態を説明する。一実施形態は、第１のクロック条件インバータのフローティングノードの課題を解決する。他の実施形態は、生成ブロック１０１内のトランジスタの数を、低減することができる構成を提案する。
【００４８】
ノードＸＤの条件付きフローティングは、図１０に説明するように、弱いプルダウンキーパ（week pull-down keeper）Ｍ７により除去することができる。上記第４のオプションで記載したイベント（ＥＶＥＮＴ）の期間、アクティブプルダウンを有するキーパーＭ７に対して、同時にトランジスタＭ１およびＭ２を介してアクティブになるプルアップパスがあり、それゆえ、短絡回路電流がトランジスタＭ１、Ｍ２、Ｍ７を介して流れる。これを考慮すると、トランジスタＭ１、Ｍ２、Ｍ７が動作可能となり、考慮すべき短絡回路は、生じない、すなわち、セーフティコンポーネントが、回路内に含まれると考えられる。他の実施形態は、別個のクロックプルアップパスを有する、両方のクロック条件反転バッファの代わりに、１つの共通トランジスタによりコントロールされるクロックプルアップパスを結合することを備える。図１０において、トランジスタＭ１は、両方の条件反転バッファ間で共有される。いくつかの場合において、特に、上記第３のオプションで述べたように検出期間の初めで信号ＸＸＤが、ハイ（ＨＩＧＨ）になるのを回避しようとするとき、条件反転バッファのための、別個のプルアップトランジスタを有することが良いかもしれない。この場合、第２の条件反転バッファが、より遅い立ち上がり時間を有するように、設計することができる。共有プルアップパスを有する場合、相対的な立ち上がり時間は、依然として図１０に説明するように、トランジスタＭ２とＭ５により、適切に制御することができる。
【００４９】
図１１は、一実施形態に従う、デバイスの検出ブロック１０１の回路図の、概略表示を説明する。さらに、図１２は、他の実施形態に従う、プルダウン構成を有するデバイスの検出ブロック１０１の概略表示を説明する。
【００５０】
検出ブロック１０１は、信号ＸＤ（Ｄ＋ＸＸＤ）のロジック関数を実行することによりインプリメントすることができるか、あるいは、図１１に説明するように、反転バージョンを有する、他の実施形態に従って、インプリメントすることができる。図１１の実施形態は、より低い動作電圧であっても、堅固な検出を提供し、最大２つの積層された（stacked）トランジスタを有する。タイミング的に、生成ブロック１０１における実施形態によれば、イベント（ＥＶＥＮＴ）は、対応する出力がすでにハイ（ＨＩＧＨ）でありながら、検出期間の間に、クロック条件反転バッファの複数入力の１つが変化すると、イベント（ＥＶＥＮＴ）を検出することができる。例えば、上記第４のオプションに関して記載したように、信号ＸＤがハイ（ＨＩＧＨ）となり、信号ＸＸＤがすでにハイ（ＨＩＧＨ）である場合に、図８で提示した構造は、コンパクトであるけれども、プルダウントランジスタを有し、その入力変化は、グラウンド（ＧＮＤ）に最も近い、イベント（ＥＶＥＮＴ）の検出をトリガしている。
【００５１】
図１１のプルダウントランジスタＭ５は、グラウンド（ＧＮＤ）に最も近くないので、これは、検出期間の間、信号Ｄがハイ（ＨＩＧＨ）となる、上記第３のオプションの場合ではない。第３および第４のオプションに関する、２つのイベント検出間に、いくつかのタイミングミスマッチがあり得る。これらのタイミングのバランスをとるために、図１２に示す構成に従う、プルダウンパスは、一実施形態においてインプリメントすることができる。図１２において、両方の検出オプションに関して、完全に別個のプルダウンパスがある。プルアップブランチ（pull-up branch）は、この場合、図１１に比べて同じであり、図１２の構成は、基本的なロジックファンクションは、変わらないので、トランジスタＭ４、Ｍ５のＰＭＯＳ部分は、ＰＵノードに接続される。図１２は、２つのパスを記載するけれども、４つの異なるプルダウンパスのようないくつかのパスがあり得る。ＯＲツリーのロジック動作は、図１２に説明されるプルダウンパスを持つことにより短くすることができる。
【００５２】
同様に、図１１の検出構成は、１つの生成ブロック１００に関連したイベントを評価することができる一方、プルアップネットワーク構成を用いて、およびプルアップ構成に関連した複数のプルダウンネットワークを有することにより、複数の生成ブロックからの信号を、同時に評価することも可能である。例示プルアップネットワークが、図１１、または図１２の実施形態から直接取り込まれた（taken）複数のプルダウンネットワークを、ＰＤノードに接続することができる、図１３の実施形態に示される。リセット信号（ＲＥＳＥＴ）は、イベント（ＥＶＥＮＴ）が検出されたとき設定され、この構造は、キーパー構造（a keeper structure）を内蔵しているので、オフにすることができる（can be unset）。
【００５３】
一実施形態によれば、２以上のプルダウンネットワークは、同じプルアップネットワークに接続することができる。さらに、リセット動作（ＲＥＳＥＴ）の間に、短絡電流を禁止する処理をするプルダウンパス（他のプルダウントランジスタと直列に）専用のリセットトランジスタ（ＲＥＳＥＴ）を有する必要は無い。このさらなるトランジスタは、プルダウンパスにおいて、３つのトランジスタ積層を作り得る。トランジスタは、ＮＭＯＳトランジスタであり得る。
【００５４】
トランジスタは、回路に応じて、ＮタイプおよびＰタイプメタルオキサイド電界効果（ＭＯＳ）トランジスタの両方を含むことができる。さらに、包含されるものとして、ＶＴ、材料の種類、ゲートサイズ、及び構成、絶縁体の厚み、等のような、異なるパラメータが変化するＭＯＳトランジスタがある。他の実施形態によれば、トランジスタは、また、他のＦＥＴタイプ、およびバイポーラ接合トランジスタ、および他のタイプのトランジスタを含むことができる。
【００５５】
ここに記載された機能は、少なくとも部分的に、１つまたは複数のハードウェアロジックコンポーネントにより実行することができる。代替的に、またはさらに加えて、ここに記載した機能は、少なくとも部分的に、１つまたは複数のソフトウエアコンポーネントのような、１つまたは複数のコンピュータプログラムプロダクトコンポーネントにより実行することができる。一実施形態によれば、デバイスは、実行されると、記載した動作および機能の実施形態を実行するプログラムコードにより構成されるプロセッサを備える。
【００５６】
ここに与えられた任意のレンジ、またはデバイスバリュー（device value）は、求める効果を失うことなく、拡張、または代替することができる。また、任意の実施形態は、不可能であると明示しない限り、他の実施形態と組み合わせることができる。
【００５７】
以上、構造的特徴、および／または動作に固有の文言で主題を記載したが、添付した特許請求の範囲で定義した主題は、必ずしも、上述した特定の特徴、または動作に限定されないことが理解される。むしろ、上述した特定の特徴と動作は、特許請求の範囲と他の等価な特徴と動作をインプリメントする例として、開示したものであり、動作は、特許請求の範囲内にあることが意図される。
【００５８】
上述した利点および効果は、１つの実施形態に関連することができるか、またはいくつかの実施形態に関連することができることが理解されるであろう。実施形態は、上述した問題のいずれか、または全て、または上述した利点と効果のいずれか、または全てを解決する実施形態に限定されない。「１つの（an）」アイテムは、１つまたは複数のこれらのアイテムに言及することができることがさらに理解されるであろう。
【００５９】
ここに記載した方法のステップは、任意の適切な順番で、または適宜同時に実行することができる。さらに、個々のブロックは、ここに記載した主題の精神と範囲を逸脱することなく、方法のいずれかから削除することができる。上で記載した実施形態の任意の態様は、求める効果を失うことなく、さらなる実施形態を形成するために記載した、他の実施形態のいずれかの態様と組み合わせることができる。
【００６０】
用語「備える（comprising）」は、ここでは、識別された方法、ブロック、またはエレメントを含むことを意味するが、そのようなブロック、またはエレメントは、排他的リストを含むものではなく、方法または装置は、さらなるブロック、またはエレメントを含むことができる。上述した記載は、例示に過ぎず、当業者によって種々の変更が可能である。上述した仕様、例およびデータは、例示実施形態の完全な構造と使用の完全な記述を提供する。種々の実施形態について、ある程度の完全性をもって、あるいは、１つまたは複数の個々の実施形態を参照して、記載したが、当業者は、この明細書の精神または範囲から逸脱することなく、開示した実施形態に対して多くの変更を行うことが可能である。
【図１】
2020530217.tif 000003
【図２ａ】
2020530217.tif 000004
【図２ｂ】
2020530217.tif 000005
【図３ａ】
2020530217.tif 000006
【図３ｂ】
2020530217.tif 000007
【図４ａ】
2020530217.tif 000008
【図４ｂ】
2020530217.tif 000009
【図４ｃ】
2020530217.tif 000010
【図５】
2020530217.tif 000011
【図６】
2020530217.tif 000012
【図７】
2020530217.tif 000013
【図８】
2020530217.tif 000014
【図９】
2020530217.tif 000015
【図１０】
2020530217.tif 000016
【図１１】
2020530217.tif 000017
【図１２】
2020530217.tif 000018
【図１３】
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【手続補正書】
【提出日】令和2年2月20日(2020.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ入力と、さらなる入力と、出力を有し、前記さらなる入力における第１の値により定義された非検出期間の間に、前記出力を第１の状態に設定するように構成されたクロック条件バッファを備え、
前記クロック条件バッファはさらに、前記さらなる入力における第２の値により定義された検出期間に、前記第１の状態から第２の状態に前記出力をトグルするようにさらに構成され、前記トグルは、前記データ入力における前記２つの可能な状態のいずれかによりイネーブルされ、
前記クロック条件バッファはさらに、前記出力が、前記検出期間の間に１つの方向にのみトグルすることを保証するようにさらに、構成される、デバイス。
【請求項２】
前記クロック条件バッファはさらに、前記１つの方向と異なる他の方向へのトグルバックの能力を欠くようにさらに、構成される、請求項１に記載のデバイス。
【請求項３】
第２のクロック条件バッファをさらに含み、前記トグルは、前記検出期間の間に、前記第１のクロック条件バッファの前記トグルをイネーブルにする前記第１のクロック条件バッファの前記データ入力における前記状態とは異なる、前記第２のクロック条件バッファの前記データ入力における前記２つの可能な状態の１つによって前記検出期間の間にイネーブルにされる、請求項１乃至２のいずれか一項に記載のデバイス。
【請求項４】
前記２つのクロック条件バッファは、並列に接続される、請求項３に記載のデバイス。
【請求項５】
前記２つのクロック条件バッファは、直列に接続される、請求項３に記載のデバイス。
【請求項６】
前記第１のクロック条件バッファは、第１のクロック条件反転バッファを備え、
前記第２のクロック条件バッファは、第２のクロック条件反転バッファを備え、
前記第１および前記第２のクロック条件反転バッファは、各々、前記クロック条件バッファに関連づけられたラッチ（２０）が非トランスペアレントであるとき第１の状態を出力するように構成され、
前記第１のクロック条件反転バッファは、前記第１の状態から前記第２の状態へのその出力のトグルを実行するように構成され、
前記第２のクロック条件反転バッファは、前記第２の状態から前記第１の状態へのその出力のトグルを実行するように構成される、請求項３に記載のデバイス。
【請求項７】
前記検出期間は、前記ラッチがトランスペアレントである期間であり、前記非検出期間は、前記ラッチが非トランスペアレントである期間である、請求項６に記載のデバイス。
【請求項８】
前記第１および前記第２のクロック条件反転バッファは、前記ラッチのクロック（ＣＬＫ）の反転クロック（ＸＣＬＫ）を受信し、前記第１のクロック条件反転バッファは、入力としてデータ信号（Ｄ）を受信し、第１の比較信号を出力し、前記第２のクロック条件反転バッファは、前記第１の比較信号を入力として受け取り、第２の比較信号を出力する、請求項７に記載のデバイス。
【請求項９】
前記第１の比較信号は、前記データ信号の、遅延され、かつ反転されたバージョンであり、前記第２の比較信号は、前記第１の比較信号の、遅延され、かつ反転されたバージョンである、請求項８に記載のデバイス。
【請求項１０】
前記第１および第２のクロック条件バッファは、前記ラッチの信号パスの外部に構成される、請求項６乃至９のいずれか一項に記載のデバイス。
【請求項１１】
前記デバイスは、生成ブロックと、前記生成ブロックにより生成された信号を受信するように結合されたイベント検出デバイスと、を備え、前記生成ブロックは、請求項１に従う、少なくとも１つのクロック条件バッファを備える、請求項１乃至１０のいずれか一項に記載のデバイス。
【請求項１２】
トランジスタは、前記第１および第２のクロック条件反転バッファに共通であるように構成され、前記第１および第２のクロック条件反転バッファのプルアップパスは、前記共通トランジスタにより制御される、請求項６乃至１０のいずれか一項に記載のデバイス。
【国際調査報告】
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2020530217.tif 000021
2020530217.tif 000022
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