【手続補正書】
【提出日】平成29年11月24日(2017.11.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
本体データと冗長データで構成されるワードデータを記憶し当該ワードデータ単位で読み出し可能なメモリと、エラー処理回路とを備え、
前記本体データは、複数の部分ワードに分割されており、
前記冗長データは、全体が所定の誤り訂正アルゴリズムに基づいて前記本体データから生成された誤り訂正付加ビットであり、且つ、前記複数の部分ワードにそれぞれ対応する複数のパリティビットを含み、
前記エラー処理回路は、前記メモリから読み出される前記ワードデータが並列に入力される、誤り訂正回路とパリティ検査回路とを備え、
前記誤り訂正回路は、入力されたワードデータに含まれる冗長データを用いて同じワードデータに含まれる本体データにおける誤りを、前記誤り訂正アルゴリズムに基づいて訂正可能な回路であり、
前記パリティ検査回路は、入力されたワードデータに含まれる少なくとも１個の部分ワードと、当該部分ワードに対応するパリティビットとに基づいて、パリティ検査を行う回路である、
データ処理回路。
【請求項２】
請求項１において、前記誤り訂正アルゴリズムは、単一誤り訂正２重誤り検出が可能なアルゴリズムである、
データ処理回路。
【請求項３】
請求項２において、前記本体データはＮビット毎の前記部分ワードＬ個からなり、前記誤り訂正付加ビットはＭビットであり、前記誤り訂正付加ビットは前記本体データにＭ行Ｎ×Ｌ列の生成行列を乗ずることによって生成され、
前記生成行列は、前記Ｌ個の部分ワードそれぞれに対応して、当該部分ワードに対応する列が１であり他の列が０である行をＬ行含み、且つ、前記生成行列の各列は、それぞれ奇数個の１を含み、互いに異なる符号列で構成され、
前記パリティ検査回路には、前記パリティ検査の対象である部分ワードに対応する列のみが１である行によって生成された、前記誤り訂正付加ビットのうちの１ビットが、当該部分ワードに対応するパリティビットとして入力される、
データ処理回路。
【請求項４】
請求項３において、前記データ処理回路は、読み出しバスをさらに備え、
前記読み出しバスは前記部分ワードと同じビット幅の読み出しデータバスと読み出しパリティ信号とを含み、
前記エラー処理回路は、前記パリティ検査の対象である前記部分ワードを前記読み出しデータバスに、当該部分ワードに対応する前記パリティビットを前記読み出しパリティ信号に、それぞれ出力可能である、
データ処理回路。
【請求項５】
請求項４において、前記データ処理回路は、書き込みバスをさらに備え、
前記書き込みバスは前記部分ワードと同じビット幅の書き込みデータバスと書込みパリティ信号とを含み、
前記エラー処理回路は、ワード結合回路と誤り訂正符号生成回路とをさらに備え、
前記ワード結合回路は、前記書き込みバスから入力される複数の部分ワードを互いに結合することによって、前記メモリに書き込むためのワードデータのうちの本体データを構成して前記誤り訂正符号生成回路に供給し、
前記誤り訂正符号生成回路は、供給された本体データから前記生成行列を用いて誤り訂正付加ビットを生成し、当該本体データと結合して、前記メモリに書き込むためのワードデータを生成する、
データ処理回路。
【請求項６】
請求項３において、
前記生成行列において、前記Ｌ個の部分ワードそれぞれに対応する複数の列の前記Ｌ行以外の行で構成される、複数の部分行列が、互いに等しく、
前記誤り訂正回路は、前記ワードデータを構成する前記Ｌ個の部分ワードのうちの少なくとも１個の部分データと、前記誤り訂正付加ビットに基づいて、入力された部分ワードにおける誤りを訂正可能な回路である、
データ処理回路。
【請求項７】
請求項６において、前記データ処理回路は、読み出しバスをさらに備え、
前記読み出しバスは前記部分ワードと同じビット幅の読み出しデータバスと読み出しパリティ信号とを含み、
前記エラー処理回路は、前記パリティ検査の対象である前記部分ワードを前記読み出しデータバスに、当該部分ワードに対応する前記パリティビットを前記読み出しパリティ信号に、それぞれ出力可能である、
データ処理回路。
【請求項８】
請求項７において、前記データ処理回路は、書き込みバスをさらに備え、
前記書き込みバスは前記部分ワードと同じビット幅の書き込みデータバスと書込みパリティ信号とを含み、
前記エラー処理回路は、ワード結合回路と誤り訂正符号生成回路とをさらに備え、
前記ワード結合回路は、前記書き込みバスから入力される複数の部分ワードを互いに結合することによって、前記メモリに書き込むためのワードデータのうちの本体データを構成して前記誤り訂正符号生成回路に供給し、
前記誤り訂正符号生成回路は、供給された本体データから前記生成行列を用いて誤り訂正付加ビットを生成し、当該本体データと結合して、前記メモリに書き込むためのワードデータを生成する、
データ処理回路。
【請求項９】
請求項１において、前記メモリはフラッシュメモリである、
データ処理回路。
【請求項１０】
請求項１において、前記メモリはランダムアクセスメモリである、
データ処理回路。
【請求項１１】
請求項１において、単一の半導体基板上に形成される、
データ処理回路。
【請求項１２】
メモリと、
Ｎビット毎のＬ個の部分ワードからなるＮ×Ｌのビット長の情報ビットにＭ行（Ｎ×Ｌ）列の生成行列を乗じてＭビットのＥＣＣ付加ビットを生成するとともに、前記情報ビット及び前記ＥＣＣ付加ビットを前記メモリに格納するメモリ管理部と、
前記メモリから読み出した前記情報ビット及び前記ＥＣＣ付加ビットに対し、前記生成行列とＭ行Ｍ列の単位行列を結合して得られる検査行列を乗じてシンドロームを生成し、前記シンドロームを構成するビット列が全て０の場合にエラー無し、前記生成行列の任意の列と前記シンドロームを構成するビット列が一致していれば１ビットエラーが発生、前記任意の列と一致しなければ２ビットエラーが発生と判定する読み出し回路と、を備えたデータ処理回路。
【請求項１３】
前記読み出し回路は、前記１ビットエラーと判定した場合において、前記シンドロームを構成するビット列と一致した、前記生成行列の列番号に基づき、前記メモリから読み出した情報ビットにおける前記列番号に対応するビット位置のデータを反転してエラーを訂正する誤り訂正回路を備えた請求項１２に記載のデータ処理回路。
【請求項１４】
前記メモリ管理部は、前記ＥＣＣ付加ビットの一部として、前記Ｌ個の部分ワード夫々に対応する列のみが１である行との排他的論理和演算により前記Ｌ個の部分ワード夫々に対し偶数パリティを与えるパリティビットを夫々生成し、
前記読み出し回路は、前記Ｌ個の部分ワードと夫々に対応する前記パリティビットに基づいてパリティ検査を実施する、請求項１２に記載のデータ処理回路。
【請求項１５】
前記読み出し回路は、前記シンドロームの生成及び前記シンドロームに基づく前記判定と、前記パリティ検査とを並列に実行する
請求項１４に記載のデータ処理回路。
【請求項１６】
前記生成行列は、各列が、それぞれ奇数個の１を含み、互いに異なる符号列で構成されている
請求項１２に記載のデータ処理回路。
【請求項１７】
Ｎビット毎のＬ個の部分ワードからなるＮ×Ｌのビット長の情報ビットに、Ｍ行（Ｎ×Ｌ）列の生成行列を乗ずることで、ＭビットのＥＣＣ付加ビットを生成する付加ビット生成ステップと、
前記ＥＣＣ付加ビットの一部として、前記Ｌ個の部分ワード夫々に対応する列のみが１である行との排他的論理和演算により、前記Ｌ個の部分ワード夫々に偶数パリティを与えるパリティビットを生成するパリティビット生成ステップと、
前記情報ビット及び前記ＥＣＣ付加ビットをメモリに格納するメモリ格納ステップと、
前記メモリから読み出した前記情報ビット及び前記ＥＣＣ付加ビットに対し、前記生成行列とＭ行Ｍ列の単位行列を結合して得られる検査行列を乗じてシンドロームを生成するシンドローム生成ステップと、
前記シンドロームを構成するビット列が全て０の場合にエラー無し、前記生成行列の任意の列と前記シンドロームを構成するビット列が一致していれば１ビットエラーが発生、前記任意の列と一致しなければ２ビットエラーが発生と判定する、判定ステップと、
前記１ビットエラーと判定した場合において、前記シンドロームを構成するビット列と一致した前記生成行列の列番号に基づき、前記メモリから読み出した情報ビットにおける前記列番号に対応するビット位置のデータを反転してエラーを訂正する、エラー訂正ステップと、
前記Ｌ個の部分ワードと夫々に対応する前記パリティビットに基づいてパリティ検査を実施するパリティ検査ステップと、を備えたエラー訂正方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】データ処理回路及びエラー訂正方法