(57)【要約】【課題】超長チャネルを有する縦型電界効果トランジスタ（ＶＦＥＴ）のための方法およびその結果の構造を提供する。【解決手段】基板上に１対の半導体フィンが形成される。基板上の半導体フィンの間に半導体ピラーが形成される。半導体フィンの全部の下と半導体ピラーの一部の下とに延びる領域がドープされる。半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートが形成される。ゲートがアクティブなとき、半導体ピラーの表面が拡張チャネル領域の役割を果たす。【選択図】図１６
2020521319.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
基板上に１対の半導体フィンを形成することと、
前記基板上の前記半導体フィンの間に半導体ピラーを形成することと、
前記半導体フィンの全部の下と前記半導体ピラーの一部の下とに延びる下部ドープ領域を形成することと、
前記半導体フィンと前記半導体ピラーとのチャネル領域の上に導電ゲートを形成することと
を含む方法。
【請求項２】
前記半導体ピラーをドープすることをさらに含む、請求項１に記載の方法。
【請求項３】
前記導電ゲートと前記半導体フィンおよび前記半導体ピラーとの間に厚い酸化物層を形成することをさらに含む、請求項１または２に記載の方法。
【請求項４】
前記半導体ピラーを前記半導体フィンの表面より下方に陥凹化することをさらに含む、請求項１ないし３のいずれか一項に記載の方法。
【請求項５】
前記導電ゲートと前記下部ドープ領域との間に下部スペーサを形成することをさらに含む、請求項１ないし４のいずれか一項に記載の方法。
【請求項６】
前記導電ゲート上に上部スペーサを形成することをさらに含む、請求項１ないし５のいずれか一項に記載の方法。
【請求項７】
前記半導体フィンの露出表面上に上部ドープ領域を形成することをさらに含む、請求項１ないし６のいずれか一項に記載の方法。
【請求項８】
前記上部ドープ領域上に導電接点を形成することをさらに含む、請求項７に記載の方法。
【請求項９】
前記導電ゲート上および前記半導体ピラーの上にゲート接点を形成することをさらに含む、請求項８に記載の方法。
【請求項１０】
前記半導体フィンの露出表面上にソース領域とドレイン領域とを形成することと、
前記導電ゲート上と前記半導体ピラーの上とに共用ゲート接点を形成することと
をさらに含む、請求項１ないし９のいずれか一項に記載の方法。
【請求項１１】
前記半導体ピラーの厚さが前記半導体フィンの厚さよりも厚い、請求項１ないし１０のいずれか一項に記載の方法。
【請求項１２】
半導体デバイスを動作させる方法であって、
基板上の第２の半導体フィンに隣接した第１の半導体フィンと、
前記基板上の前記第１の半導体フィンと前記第２の半導体フィンとの間に形成された半導体ピラーと、
前記第１の半導体フィンと第２の半導体フィンと前記半導体ピラーとのチャネル領域の上に形成された導電ゲートと、
前記第１の半導体フィンの表面上に形成されたソース領域と、
前記第２の半導体フィンの表面上に形成されたドレイン領域と、を含む半導体デバイスを設けることと、
前記半導体ピラーの一部を経由して前記ソース領域から前記ドレイン領域まで電流を流すことと
を含む方法。
【請求項１３】
前記半導体ピラーは前記第１および第２の半導体フィンの表面より下方に陥凹化されている、請求項１２に記載の方法。
【請求項１４】
前記半導体デバイスは、前記導電ゲート上と前記半導体ピラーの上とに形成された共用ゲート接点をさらに含む、請求項１２または１３に記載の方法。
【請求項１５】
前記半導体ピラーの厚さが前記第１および第２の半導体フィンの厚さよりも厚い、請求項１２ないし１４のいずれか一項に記載の方法。
【請求項１６】
半導体デバイスであって、
基板上に形成された１対の半導体フィンと、
前記基板上の前記半導体フィンの間に形成された半導体ピラーと、
前記半導体フィンの全部の下と前記半導体ピラーの一部の下とに延びる下部ドープ領域と、
前記半導体フィンと前記半導体ピラーとのチャネル領域の上に形成された導電ゲートと
を含む、半導体デバイス。
【請求項１７】
前記導電ゲートと前記半導体フィンとの間に形成された厚い酸化物層をさらに含む、請求項１６に記載の半導体デバイス。
【請求項１８】
前記半導体ピラーは、前記半導体フィンの表面より下方に陥凹化されている、請求項１６または１７に記載の半導体デバイス。
【請求項１９】
前記導電ゲートと前記下部ドープ領域との間に下部スペーサをさらに含む、請求項１６ないし１８のいずれか一項に記載の半導体デバイス。
【請求項２０】
前記導電ゲート上の上部スペーサをさらに含む、請求項１６ないし１９のいずれか一項に記載の半導体デバイス。
【請求項２１】
前記１対の半導体フィンが第１の半導体フィンと第２の半導体フィンとを含み、
前記第１の半導体フィンの表面上に形成されたソース領域と、
前記第２の半導体フィンの表面上に形成されたドレイン領域と
をさらに含み、前記第２の半導体フィンが前記第１の半導体フィンに隣接している、請求項１６ないし２０のいずれか一項に記載の半導体デバイス。
【請求項２２】
前記厚い酸化物層は前記導電ゲートと前記半導体ピラーとの間にも形成されている、請求項１７ないし２１のいずれか一項に記載の半導体デバイス。
【請求項２３】
前記半導体ピラーの厚さは前記半導体フィンの厚さよりも厚い、請求項１６ないし２２のいずれか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、半導体デバイスの製造方法およびその結果の構造に関する。より詳細には、本発明は、縦型ＦＥＴ（ＶＦＥＴ）アーキテクチャ内の超長チャネル・デバイスに関する。「超」長チャネル・デバイスは、垂直フィン高さよりも長いチャネル長を有する。
【背景技術】
【０００２】
最近の半導体デバイス製造プロセスでは、単一のウエハ上に電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが製作される。縦型電界効果トランジスタ（ＶＦＥＴ）など、非平面トランジスタ・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンとサイドゲートとを採用し、それによって横型デバイスよりもデバイス密度を高め、何らかのパフォーマンス向上を実現するものがある。ＶＦＥＴでは、ソースからドレインへの電流は、基板の主表面に対して垂直な方向に流れる。例えば、知られているＶＦＥＴ構成では、主基板表面は水平であり、基板表面から垂直フィンまたはナノワイヤが上方に延びている。フィンまたはナノワイヤは、トランジスタのチャネル領域を形成する。ソース領域とドレイン領域がチャネル領域の上端と下端とに電気接触して位置し、ゲートはフィンまたはナノワイヤ側壁のうちの１つまたは複数の側壁に配置される。
【０００３】
ＶＦＥＴなど、非平面トランジスタ・デバイス・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンとサイドゲートとを採用し、それによって横型デバイスよりもデバイス密度を高めるものがある。しかし、ＶＦＥＴの１０ｎｍノードを超える微細化には課題がある。例えば、ＶＦＥＴアーキテクチャの縦型の性質により、ゲート長を操作すると、必要な幅または必要面積の増大に加えて、合計層高さに確実に影響を与える。特に、ソース接点、ドレイン接点、およびゲート接点がそれぞれ、所与のゲート長を満たすために異なる長さを必要とする場合、合計層高さを増すといくつかの望ましくない複雑化要素が生じる。また、従来のＶＦＥＴでは、超長ゲート（すなわち、垂直フィン高さまでに制限されている従来の短チャネル・ゲートのチャネル長よりも長いチャネル長を有するゲート）の組み込みが、層の平坦性要件によって制約される。したがって、従来のＶＦＥＴは比較的短いチャネルに制限されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、当技術分野では上記の問題に対処する必要がある。
【課題を解決するための手段】
【０００５】
第１の態様から見ると、本発明は、半導体デバイスを形成する方法であって、基板上に１対の半導体フィンを形成することと、基板上の半導体フィンの間に半導体ピラーを形成することと、半導体フィンの全部の下と半導体ピラーの一部の下とに延びる下部ドープ領域を形成することと、半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートを形成することとを含む方法を提供する。
【０００６】
さらなる態様から見ると、本発明は、半導体デバイスを動作させる方法であって、基板上の第２の半導体フィンに隣接した第１の半導体フィンと、基板上の第１の半導体フィンと第２の半導体フィンとの間に形成された半導体ピラーと、第１の半導体フィンと第２の半導体フィンと半導体ピラーとのチャネル領域の上に形成された導電ゲートと、第１の半導体フィンの表面上に形成されたソース領域と、第２の半導体フィンの表面上に形成されたドレイン領域と、を含む半導体デバイスを設けることと、半導体ピラーの一部を経由してソース領域からドレイン領域まで電流を流すこととを含む方法を提供する。
【０００７】
さらなる態様から見ると、本発明は、半導体デバイスであって、基板上に形成された１対の半導体フィンと、基板上の半導体フィンの間に形成された半導体ピラーと、半導体フィンの全部の下と半導体ピラーの一部の下とに延びる下部ドープ領域と、半導体フィンと半導体ピラーとのチャネル領域の上に形成された導電ゲートとを含む、半導体デバイスを提供する。
【０００８】
さらなる態様から見ると、本発明は半導体デバイスを形成する方法であって、基板上に１対の半導体フィンを形成することと、基板上の半導体フィンの間に、半導体フィンの表面より下方に陥凹化されたピラーである半導体ピラーを形成することと、半導体フィンの全部の下と半導体ピラーの一部の下とに延びる下部ドープ領域を形成することと、半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートを形成することと、導電ゲートと半導体フィンと半導体ピラーとの間に厚い酸化物層を形成することと、半導体フィンの露出表面上にソース領域とドレイン領域とを形成することと、導電ゲート上と半導体ピラーの上とに共用ゲート接点を形成することとを含む方法を提供する。
【０００９】
さらなる態様から見ると、本発明は、半導体デバイスであって、基板上に形成された第１の半導体フィンと、基板上に第１の半導体フィンに隣接して形成された第２の半導体フィンと、第１の半導体フィンと第２の半導体フィンとの間に形成された半導体ピラーと、半導体フィンの全部の下と半導体ピラーの一部の下とに延びる下部ドープ領域と、第１の半導体フィンと第２の半導体フィンと半導体ピラーとのチャネル領域の上に形成された共用導電ゲートと、第１の半導体フィンの表面上に形成されたソース領域と、第２の半導体フィンの表面上に形成されたドレイン領域とを含む半導体デバイスを提供する。
【００１０】
本発明の実施形態は、半導体デバイスを製造する方法を対象とする。この方法の非限定的実施例は、基板上に１対の半導体フィンを形成することを含む。半導体フィンの間に半導体ピラーが形成される。半導体フィンの全部の下と半導体ピラーの一部の下とに延びる領域がドープされる。半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートが形成される。ゲートがアクティブなとき、半導体ピラーの表面が拡張チャネル領域の役割を果たす。
【００１１】
本発明の実施形態は、半導体デバイスを動作させる方法を対象とする。この方法の非限定的実施例は、半導体デバイスを設けることを含む。半導体デバイスは、基板上の第２の半導体フィンに隣接する第１の半導体フィンと、第１の半導体フィンと第２の半導体フィンとの間に形成された半導体ピラーとを含む。半導体デバイスは、第１の半導体フィンと第２の半導体フィンと半導体ピラーとのチャネル領域の上に形成された導電ゲートと、第１の半導体フィンの表面上に形成されたソース領域と、第２の半導体フィンの表面上に形成されたドレイン領域とをさらに含む。半導体ピラーの一部を経由してソース領域からドレイン領域に電流が流される。
【００１２】
本発明の実施形態は半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板上に形成された１対の半導体フィンを含む。基板上の半導体フィンの間に半導体ピラーが形成される。半導体フィンの全部の下と半導体ピラーの一部の下とに下部ドープ領域が延びる。半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートが形成される。ゲートがアクティブなとき、半導体ピラーの表面が拡張チャネル領域の役割を果たす。
【００１３】
本発明の実施形態は、半導体デバイスを製造する方法を対象とする。この方法の非限定的実施例は、基板上に１対の半導体フィンと、半導体フィンの間に半導体ピラーを形成することを含む。半導体ピラーは、半導体フィンの表面より下方の陥凹化ピラーである。半導体フィンの全部の下と、半導体ピラーの一部の下とに延びる下部ドープ領域がドープされる。半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートが形成される。導電ゲートと半導体フィンと半導体ピラーとの間に厚い酸化物層が形成される。半導体フィンの露出表面上にソース領域とドレイン領域とが形成され、導電ゲート上と半導体ピラーの上とに共用ゲート接点が形成される。ゲートがアクティブなとき、半導体ピラーの表面が拡張チャネル領域の役割を果たす。
【００１４】
本発明の実施形態は、半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板上に形成された第１の半導体フィンと、基板上に第１の半導体フィンに隣接して形成された第２の半導体フィンとを含む。第１の半導体フィンと第２の半導体フィンとの間に半導体ピラーが形成される。半導体フィンの全部の下と半導体ピラーの一部の下とに延びる下部ドープ領域がドープされる。第１の半導体フィンと第２の半導体フィンと半導体ピラーとのチャネル領域の上に共用導電ゲートが形成される。第１の半導体フィンの表面上にソース領域が形成され、第２の半導体フィンの表面上にドレイン領域が形成される。ゲートがアクティブなとき、半導体ピラーの表面が拡張チャネル領域の役割を果たす。
【００１５】
その他の技術的特徴および利点も、本発明の技術により実現される。本発明の実施形態および態様が本明細書で詳細に説明され、特許請求される主題の一部とみなされる。よりよく理解することができるように、詳細な説明および図面を参照されたい。
【００１６】
本明細書に記載の排他的権利の詳細については、本明細書の末尾の特許請求の範囲に具体的に示され、明確に特許請求されている。本発明の実施形態の上記およびその他の特徴および利点は、添付図面とともに以下の詳細な説明を読めば明らかになる。
【図面の簡単な説明】
【００１７】
【図１】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図２】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図３】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図４】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図５】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図６】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図７】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図８】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図９】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図１０】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図１１】本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。
【図１２】本発明の１つまたは複数の実施形態による一処理作業後の半導体構造の断面を示す図である。
【図１３】本発明の１つまたは複数の実施形態による一処理作業後の半導体構造の断面図を示す図である。
【図１４】本発明の１つまたは複数の実施形態による一処理作業後の半導体構造の断面図を示す図である。
【図１５】本発明の１つまたは複数の実施形態による一処理作業後の半導体構造の断面図を示す図である。
【図１６】本発明の１つまたは複数の実施形態による一処理作業後の半導体構造の断面図を示す図である。
【図１７】本発明の１つまたは複数の実施形態による方法を示す流れ図を示す図である。
【発明を実施するための形態】
【００１８】
本明細書に示す図面は例示である。本発明の範囲から逸脱することなく、図面または本明細書に記載の作業には多くの変形があり得る。例えば、動作は異なる順序で行うことができ、または動作を追加、削除または変更することが可能である。
【００１９】
添付図面および本発明の実施形態の以下の詳細な説明では、図面に示されている様々な要素に２桁または３桁の参照番号が付されている。例外はあるが、各参照番号の左端の桁は、その要素が最初に示されている図面に対応する。
【００２０】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。
【００２１】
次に、本発明の態様により具体的に関連する技術の概説に移ると、前述のように、ＶＦＥＴなどの非平面デバイス・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンおよびサイドゲートを採用し、それによって横型デバイスよりもデバイス密度を向上させるものがある。しかし、ＶＦＥＴの１０ｎｍノードを超える微細化には課題がある。例えば、ＶＦＥＴアーキテクチャの縦型の性質により、ゲート長を操作すると、必要な幅または必要面積の増大に加えて、合計層高さに確実に影響を与える。特に、ソース接点、ドレイン接点、およびゲート接点がそれぞれ、所与のゲート長を満たすために異なる長さを必要とする場合、合計層高さを増すといくつかの望ましくない複雑化要素が生じる。また、従来のＶＦＥＴでは、超長ゲート（すなわち、垂直フィン高さまでに制限されている従来の短チャネル・ゲートのチャネル長よりも長いチャネル長を有するゲート）の組み込みが、層の平坦性要件によって制約される。したがって、従来のＶＦＥＴは比較的短いチャネルに制限されている。
【００２２】
次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、既存のＶＦＥＴアーキテクチャ内において超長チャネルを可能にするように構成された方法および構造を提供する。基板上に１対の半導体フィンが形成される。第１の半導体フィン上にソース領域が形成され、第２の半導体フィン上にドレイン領域が形成される。半導体フィンの間に半導体ピラーが形成される。半導体ピラーは、半導体フィンのチャネル高さに影響を与えずに、任意の長さの幅を有するように形成することができる。半導体フィンと半導体ピラーとの間に導電経路を設けるために、半導体フィンの下全体に延び、半導体ピラーの下に部分的に延びる基板の領域がドープされる。半導体フィンと半導体ピラーとのチャネル領域の上に共用導電ゲートが形成される。ゲートがアクティブなときに、半導体ピラーの表面が拡張チャネル領域の役割を果たす。このようにして、チャネル領域の合計層高さの増大を必要としない、超長チャネルＶＦＥＴが設けられる。
【００２３】
次に、本発明の態様のより詳細な説明に移ると、図１に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、基板１０４の上に形成されたハード・マスク１０２を有する構造１００の断面図を示す。ハード・マスク１０２の下の、基板１０４の一部内に、パンチ・スルー・ストッパ（ＰＴＳ）１０６が形成される。ハード・マスク１０２は、例えばシリコン窒化物などの任意の適合する材料とすることができる。
【００２４】
基板１０４は、例えば単結晶Ｓｉ、ＳｉＧｅ、ＳｉＣ，ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの、任意の適合する基板材料とすることができる。ある実施形態では、基板１０４は、埋め込み酸化物層（図示せず）を含む。
【００２５】
ＰＴＳ１０６は、基板１０４内に、例えばイオン・ビーム注入などの注入プロセスにより形成することができる。ＰＴＳ１０６は、ソース領域／ドレイン領域と逆のドーピング型を有するドーパント不純物を含み、デバイスの正常動作中のソース領域／ドレイン領域間の漏洩を抑制するとともに、（図５に示すような）下部ドープ領域５００の注入深度を制限するように機能する。ＰＴＳ１０６は、トランジスタの種類に応じて、ｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、Ｉｎ、ＢＦ２、Ａｌ）を含むことができる。例えば、ｐＦＥＴにはｎ型ドーパントが必要であり、ｎＦＥＴにはｐ型ドーパントが必要である。ＰＴＳ１０６中のドーパント濃度は、１×１０１９ｃｍ−３ないし２×１０２１ｃｍ−３の範囲、または１×１０２０ｃｍ−３と１×１０２１ｃｍ−３の間とすることができる。
【００２６】
図２に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、基板１０４上に垂直半導体フィン２００および２０２と半導体ピラー２０４とを形成した後の構造１００の断面図を示す。垂直半導体フィン２００および２０２（以下、「フィン」）と半導体ピラー２０４（以下、「ピラー」）は、知られているフロント・エンド・オブ・ライン（ＦＥＯＬ）ＶＦＥＴ製造技術を使用して基板１０４上に形成することができる。
【００２７】
本発明のある実施形態では、ハード・マスク１０２は、基板１０４の一部を露出させるようにパターン形成される。次に、基板１０４の露出させた部分を、ウェット・エッチングまたはドライ・エッチングあるいはその組合せを使用して除去するかまたは陥凹化してフィン２００および２０２とピラー２０４とを形成することができる。フィン２００および２０２は、２０ｎｍないし１５０ｎｍの範囲の非限定的高さを有することができる。フィン２００および２０２は、５ｎｍないし１００ｎｍの範囲の幅を有することができる。ピラー２０４は、フィン２００および２０２と同じ高さを有することができ、５ｎｍないしマイクロメートル超の範囲の幅を有することができる。本発明のある実施形態では、ピラー２０４の幅は、フィン２００および２０２の幅より大幅に大きい（例えば２倍超）。このようにして、下部ドープ領域５００注入部が、（図５に示すように）フィン２００および２０２の下全体に延びることができるが、ピラー２０４の下には部分的にのみ延びることができる。
【００２８】
フィン２００および２０２とピラー２０４は、シャロー・トレンチ・アイソレーション（図示せず）によって基板１０４の他の領域から電気的に分離することができる。シャロー・トレンチ・アイソレーションは、例えばシリコン酸化物などの任意の適合する誘電体材料とすることができる。
【００２９】
図３に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、基板１０４とフィン２００および２０２とピラー２０４との上にライナ３００を形成した後の構造１００の断面図を示す。ライナ３００は、例えば酸化物またはシリコン酸化物などの任意の適合する誘電体材料とすることができる。ライナ３００は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着、またはその他の同様のプロセスを使用して共形に形成することができる。
【００３０】
図４に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、基板１０４およびハード・マスク１０２の表面を露出させるようにライナ３００の一部を除去した後の構造１００の断面図を示す。ライナ３００は、例えばウェット・エッチングまたはドライ・エッチングあるいはその組合せなどの任意の適合するプロセスを使用して除去することができる。本発明のある実施形態では、ライナ３００は、ハード・マスク１０２または基板１０４あるいはその両方に対して選択的に除去される。ライナのエッチ・バック後、ライナ３００の一部がフィン２００および２０２の側壁上とピラー２０４の側壁上とに残る。
【００３１】
図５に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、ＰＴＳ１０６の上の基板１０４の一部をドープして下部ドープ領域５００を形成した後の構造１００の断面図を示す。下部ドープ領域５００は、例えば拡散またはイオン注入あるいはその両方を使用して形成することができる。下部ドープ領域５００は、（図１６に示すように）アクティブ状態またはオン状態時に、フィン２００および２０２とピラー２０４との間に導電経路を与える。本明細書で前述したように、ピラー２０４の幅はフィン２００および２０２の幅よりも大幅に大きくする（例えば２倍超に）することができる。したがって、下部ドープ領域５００は、フィン２００および２０２の下全体に延びることができるが、ピラー２０４の下には部分的にのみ延びることができる。このようにして、ピラー２０４の下に遮断領域５０２が形成される。ＰＴＳ１０６は、このプロセス中に、下部ドープ領域５００の注入深度を制限する注入障壁の役割を果たす。同様にして、ライナ３００の残りの部分は、注入プロセスがフィン２００および２０２とピラー２０４とをドープするのを防ぐ。
【００３２】
下部ドープ領域５００は、トランジスタの種類に応じてｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、Ｉｎ、ＢＦ２、Ａｌ）を添加することによって（すなわち、ｎＦＥＴにはｎ型ドーパントおよびｐＦＥＴにはｐ型ドーパント）、付着中にドープするか（その場（in-situ）ドープ）、またはエピタキシ後にドープすることができる。下部ドープ領域５００中のドーパント濃度は、１×１０１９ｃｍ−３ないし２×１０２１ｃｍ−３の範囲、または１×１０２０ｃｍ−３と１×１０２１ｃｍ−３の間とすることができる。
【００３３】
図６に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、ライナ３００を除去し、下部ドープ領域５００の上に下部スペーサ６００を形成した後の構造１００の断面図を示す。ライナ３００は、例えばウェット・エッチングまたはドライ・エッチングあるいはその組合せなど、知られているプロセスを使用して除去することができる。本発明のある実施形態では、ライナ３００はハード・マスク１０２に対して選択的なＲＩＥを使用して除去される。
【００３４】
下部スペーサ６００は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯｘＮｙおよびこれらの組合せなどの、誘電体材料を含むことができる。誘電体材料は、約７未満、約５未満、またはさらに約２．５未満の誘電率を有する低誘電率材料とすることができる。下部スペーサ６００は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスなど、知られている付着プロセスを使用して形成することができる。本発明のある実施形態では、下部スペーサ６００は、例えばガス・クラスタ・イオン・ビーム（ＧＣＩＢ）プロセスなどの、方向性付着プロセスを行うことによって形成される。ＧＣＩＢプロセスは、本質的にきわめて方向性が高くなり得る付着プロセスである。例えば、方向性付着プロセスにより、フィン２００および２０２の側壁などのデバイスの垂直向き面上への実質的な量の誘電体材料の付着を回避しながら、下部ドープ領域５００の表面などのデバイスの水平向き面上に誘電体材料を付着させることができる。
【００３５】
図７に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、下部スペーサ６００と、フィン２００および２０２と、ピラー２０４との上に、平坦化層７００と、ハード・マスク７０２と、パターン形成されたフォトレジスト７０４とを形成した後の構造１００の断面図を示す。本発明のある実施形態では、平坦化層７００は有機平坦化層（ＯＰＬ）である。ハード・マスク７０２（記憶層とも呼ばれる）は、例えばＳｉＡＲＣ、ＴｉＡＲＣ、ＳｉＯ２、ＳｉＮ、または、ハード・マスク１０２とのエッチング選択性をもたせるその他の材料など、任意の適合するフォトマスク材料とすることができる。
【００３６】
図８に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、ハード・マスク１０２の表面を露出させた後の構造１００の断面図を示す。ハード・マスク１０２は、例えばウェット・エッチングまたはドライ・エッチングあるいはその組合せを使用して平坦化層７００とハード・マスク７０２との一部を除去することによって、露出させることができる。本発明のある実施形態では、パターン形成されたフォトレジスト７０４からハード・マスク７０２にパターンが転写される。次に、パターン形成されたハード・マスク７０２をエッチ・マスクとして使用することができる。本発明のある実施形態では、ハード・マスク１０２を露出させるために、ハード・マスク１０２またはピラー２０４あるいはその両方に対して選択的なＲＩＥが使用される。本発明のある実施形態では、ＲＩＥはピラー２０４の側壁も露出させる。パターン形成されたハード・マスク７０２または平坦化層７００あるいはその両方の残りの部分は、（図９に示すように）その後のピラー２０４の陥凹化および注入時にピラー以外の領域に対する分離を与える。
【００３７】
図９に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、ピラー２０４を陥凹化した後の構造１００の断面図を示す。本発明のある実施形態では、ピラー２０４を陥凹化する前に、ピラー２０４上に形成されたハード・マスク１０２が除去される。ピラー２０４は、フィン２００および２０２の上面より下に陥凹化される。例えば、ピラー２０４は、フィン２００および２０２の表面より約５ｎｍないし約１０ｎｍ下に陥凹化されるが、他の陥凹化深度も本発明の企図された範囲に含まれる。このようにして、ピラー２０４と（図１５に示すような）ゲート接点１５０４との間に（図１１に示すような）導電ゲート１１００の一部が形成されることになる。
【００３８】
本発明のある実施形態では、ピラー陥凹化の前または後に、例えば拡散またはイオン注入あるいはその両方を使用して、ピラー２０４と遮断領域５０２とがドープされる。ピラー２０４と遮断領域５０２は、下部ドープ領域５００のドーピングの種類に応じて、相補的なｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、Ｉｎ、ＢＦ２、Ａｌ）を添加することによって（すなわちｎＦＥＴにはｐ型ドーパント、ｐＦＥＴにはｎ型ドーパント）、付着中にドープするか（その場（in-situ）ドープ）、またはエピタキシ後にドープすることができる。ピラー２０４および遮断領域５０２中のドーパント濃度は、１×１０１６ｃｍ−３ないし１×１０１８ｃｍ−３の範囲とすることができる。
【００３９】
図１０に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、平坦化層７００とハード・マスク７０２とを除去し、酸化物層１０００（ゲート誘電体とも呼ばれる）を付着させた後の構造１００の断面図を示す。酸化物層１０００は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着、または他の同様のプロセスを使用して共形に形成することができる。厚い酸化物１０００は、例えばシリコン酸化物などの任意の適合する材料とすることができる。
【００４０】
酸化物層１０００は、（図１１に示すような）導電ゲート１１００とフィン２００および２０２とピラー２０４との間に形成される。酸化物層１０００は、約１ｎｍないし約２０ｎｍの厚さに形成することができるが、他の厚さも本発明の企図された範囲に含まれる。本発明のある実施形態では、酸化物層１０００は、約１．５ボルトを超える正供給電圧を有する高電圧デバイスでの使用に適合する、約１０ｎｍを超える厚さを有する厚い酸化物層である。厚い酸化物デバイスは、厚い酸化物層のために薄い酸化物デバイスよりもより大きなキャパシタンスとより低い帯域幅を有し、高電圧にさらされるとデバイスを損傷させる可能性がある用途で使用される。
【００４１】
図１１に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、導電ゲート１１００を形成した後の構造１００の断面図を示す。導電ゲート１１００は、知られているＶＦＥＴプロセスを使用して、フィン２００および２０２の両方のチャネル領域の上と、ピラー２０４の上とに形成された共用ゲートである。本発明のある実施形態では、導電ゲート１１００は、ハード・マスク１０２の表面より上方に過剰充填され、次に、例えばＣＭＰを使用してハード・マスク１０２の表面まで平坦化される。
【００４２】
導電ゲート１１００は、高誘電率金属ゲート（ＨＫＭＧ）とすることができ、例えば１つまたは複数の高誘電率誘電体膜（図示せず）と、１つまたは複数の仕事関数金属（ＷＦＭ、図示せず）とを含むことができる。１つまたは複数の高誘電率誘電体膜は、例えば３．９、７．０または１０．０を超える誘電率を有する誘電体材料とすることができる。高誘電率誘電体膜の適合する材料の非限定的例としては、酸化物、窒化物、オキシ窒化物、シリケート（例えば金属シリケート）、アルミン酸塩、チタン酸塩、またはこれらの任意の組合せがある。７．０を超える誘電率を有する高誘電率材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、オキシ窒化ハフニウム・シリコン、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、酸化ジルコニウム・シリコン、オキシ窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、チタン酸バリウム・ストロンチウム、酸化チタン・バリウム、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、スカンジウム・タンタル酸鉛、および鉛亜鉛ニオブ酸塩などの金属酸化物があるが、これらには限定されない。高誘電率誘電体膜は、例えばランタンおよびアルミニウムなどのドーパントをさらに含むことができる。高誘電率誘電体膜は、例えば、ＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、物理蒸着（ＰＶＤ）、化学溶液付着、またはその他の同様のプロセスなどの、適合する付着プロセスによって形成することができる。高誘電率誘電体膜の厚さは、付着プロセスと、使用する高誘電率誘電体材料の組成および数によって異なり得る。高誘電率誘電体膜は、約０．５ないし約２０ｎｍの範囲の厚さを有することができる。
【００４３】
ＷＦＭは、高誘電率誘電体膜の上に配置することができる。仕事関数金属の種類は、トランジスタの種類に依存し、ｎＦＥＴデバイスとｐＦＥＴデバイスとで異なり得る。ｐ型仕事関数金属には、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルおよび導電性金属酸化物、またはこれらの任意の組合せなどの組成物が含まれる。ｎ型仕事関数金属には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、および炭化アルミニウム）、アルミナイド、またはこれらの任意の組合せなどの組成物が含まれる。ＷＦＭは、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。
【００４４】
ＨＫＭＧを形成するために、導電ゲート１１００のためのバルク金属（ゲート導体材料）を高誘電率誘電体膜とＷＦＭとの上に付着させることができる。適合する導電性金属の非限定的例には、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せが含まれる。ゲート導体材料は、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。
【００４５】
図１２に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、ハード・マスク１０２を除去し、導電ゲート１１００を陥凹化し、陥凹化させた導電ゲート１１００の上に上部スペーサ１２００を形成した後の構造１００の断面図を示す。ハード・マスク１０２は、例えば、ウェット・エッチングまたはドライ・エッチングあるいはその組合せなど、知られているハード・マスク・オープン・プロセスを使用して除去することができる。本発明のある実施形態では、導電ゲート１１００は、フィン２００および２０２の表面より下方であるがピラー２０４の表面よりは上方に陥凹化される。導電ゲート１１００は、例えば、ウェット・エッチングまたはドライ・エッチングあるいはその組合せなどの任意の適合するプロセスを使用して陥凹化することができる。本発明のある実施形態では、導電ゲート１１００は、フィン２００および２０２に対して選択的にエッチングされる。
【００４６】
上部スペーサ１２００は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯｘＮｙ、およびこれらの組合せなどの誘電体材料を含むことができる。誘電体材料は、約７未満、約５未満、またはさらに約２．５未満の誘電率を有する低誘電率材料とすることができる。上部スペーサ１２００は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスなど、知られている付着プロセスを使用して形成することができる。本発明のある実施形態では、上部スペーサ１２００は、下部スペーサ６００と同様にして、例えばガス・クラスタ・イオン・ビーム（ＧＣＩＢ）プロセスなどの方向性付着プロセスを行うことによって形成される。
【００４７】
図１３に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、フィン２００上のソース領域１３００とフィン２０２上のドレイン領域１３０２とを形成した後の構造１００の断面図を示す。ソース領域１３００／ドレイン領域１３０２は、フィン２００および２０２の露出表面の上に選択的エピタキシャル成長によって形成することができる。ソース領域１３００／ドレイン領域１３０２は、気体または液体前駆体から成長させたエピタキシャル半導体材料を含むことができる。例えば、エピタキシャル半導体材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、またはその他の適合するプロセスを使用して成長させることができる。
【００４８】
本発明のある実施形態では、エピタキシャル半導体材料の付着のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組合せを含む。例えば、エピタキシャルＳｉ層を、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組合せからなるグループから選択されるシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層を、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組合せからなるグループから選択されるゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層を、このようなガス源の組合せを使用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリヤ・ガスを使用することができる。
【００４９】
エピタキシャル・シリコン、シリコン・ゲルマニウムまたはカーボン・ドープ・シリコン（Ｓｉ：Ｃ）あるいはその組合せに、付着中（その場（in-situ）ドープ）またはエピタキシ後に、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、Ｉｎ、ＢＦ２、Ａｌ）を（すなわち、ｎＦＥＴの場合はｎ型ドーパント、ｐＦＥＴの場合はｐ型ドーパントを）添加することによってドープすることができる。ソース領域１３００／ドレイン領域１３０２中のドーパント濃度は、１×１０１９ｃｍ−３ないし２×１０２１ｃｍ−３の範囲、または１×１０２０ｃｍ−３と１×１０２１ｃｍ−３の間とすることができる。
【００５０】
図１４に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、上部スペーサ１２００とソース領域１３００／ドレイン領域１３０２との上にライナ１４００を形成した後の構造１００の断面図を示す。ライナ１４００は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯｘＮｙおよびこれらの組合せなどの誘電体材料を含むことができる。ライナ１４００は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着またはその他の同様のプロセスなどの知られている付着プロセスを使用して形成することができる。ライナ１４００の上に、層間誘電体（ＩＬＤ）１４０２が形成される。ＩＬＤ１４０２は、例えば、シリコン酸化物などの任意の適合する誘電体材料とすることができ、任意の適合するプロセスを使用して形成することができる。
【００５１】
図１５に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、ソース接点１５００と、ドレイン接点１５０２と、ゲート接点１５０４（「接点」と総称する）を形成した後の構造１００の断面図を示す。接点１５００、１５０２、および１５０４は、知られているメタライゼーション技術を使用して、それぞれ、ソース領域１３００、ドレイン領域１３０２および導電ゲート１１００とのオーミック接触で形成される。この断面図には示されていないが、ゲート接点１５０４は導電ゲート１１００のすべての部分に電気的に結合されていることはわかるであろう。本発明のある実施形態では、ＩＬＤ１４０２が延長され、次に、オープン・トレンチ（図示せず）によってパターン形成される。次に、接点１５００、１５０２、および１５０４をトレンチ内に付着させる。本発明のある実施形態では、オープン・トレンチをパターン形成することは、ライナ１４００および上部スペーサ１２００の一部を除去することを含む。本発明のある実施形態では、接点１５００、１５０２、および１５０４がトレンチ内に過剰充填され、ＩＬＤ１４０２の表面の上方に余剰物を形成する。この余剰物を除去するためにＣＭＰを使用することができる。
【００５２】
接点１５００、１５０２、および１５０４は、例えば金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組合せなど、任意の適合する導電性材料で形成することができる。導電性材料は、付着中または付着後に添加されるドーパントをさらに含むことができる。本発明のある実施形態では、接点１５００、１５０２、および１５０４は、銅またはタングステンとすることができ、障壁金属ライナ（図示せず）を含むことができる。障壁金属ライナは、周辺材料の特性を劣化させる可能性のある、周辺材料中への銅またはタングステンの拡散またはドープを防ぐ。例えば、シリコンに銅がドープされる場合、シリコンは深いトラップ準位を形成する。理想的な障壁金属ライナは、導体を周辺材料から化学的に分離するのに十分にバルク金属の拡散性を制限しなければならないし、高い導電率を有するべきであり、例えば、タンタル、窒化タンタル、チタン、窒化チタン、コバルト、ルテニウム、マンガンまたは炭化チタンである。
【００５３】
本発明のある実施形態では、接点１５００、１５０２、および１５０４は、半導体材料（例えばソース領域１３００およびドレイン領域１３０２）と反応してソース領域１３００およびドレイン領域１３０２と接点１３００および１３０２との間にシリサイド膜（図示せず）を形成する金属（例えばチタン）を含む。シリサイド膜は接点と上部Ｓ／Ｄ領域との境界面にのみ形成されるため、シリサイド膜は上部Ｓ／Ｄ領域と自己整列すると言うことができる（自己整列シリサイドはサリサイドとも呼ばれる）。
【００５４】
図１６に本発明の１つまたは複数の実施形態による、オン状態の超長電流経路１６００（電気経路またはチャネル経路とも呼ばれる）を有する構造１００の断面図を示す。電流経路１６００は、ソース領域１３００から始まり、ピラー２０４の表面を通り、ドレイン領域１３０２で終わる。本明細書で前述したように、導電ゲート１１００がアクティブなとき、ピラー２０４の表面がソース領域１３００とドレイン領域１３０２との間に拡張チャネル長を与える。このようにして、フィン２００または２０２に対する個別のチャネルの２倍を超えるチャネル長を有する超長チャネルが設けられる。この超長チャネルは、フィン２００と２０２のチャネル領域の総高さの増加、または、導電ゲート１１００の高さの増加を必要としないので有利である。
【００５５】
図１７に、本発明の１つまたは複数の実施形態による半導体デバイスを形成する方法を示す流れ図１７００を示す。ブロック１７０２に示すように、基板上に１対の半導体フィンが形成される。半導体フィンは、１つまたは複数の実施形態による図２に示すフィン２００および２０２と同様にして形成することができる。
【００５６】
ブロック１７０４に示すように、基板上の半導体フィンの間に半導体ピラーが形成される。半導体ピラーは、１つまたは複数の実施形態により、図２に示すピラー２０４と同様にして形成することができる。
【００５７】
ブロック１７０６に示すように、半導体フィンの下全体に延び、半導体ピラーの下に部分的に延びる、下部ドープ領域が形成される。下部ドープ領域は、１つまたは複数の実施形態により、図５に示す下部ドープ領域５００と同様にして形成することができる。下部ドープ領域は、半導体フィンと半導体ピラーとの間に導電経路を与える。
【００５８】
ブロック１７０８に示すように、半導体フィンと半導体ピラーとのチャネル領域の上に導電ゲートが形成される。導電ゲートは、１つまたは複数の実施形態により、図１１に示す導電ゲート１１００と同様にして形成することができる。ゲートがアクティブなとき、半導体ピラーの表面が拡張チャネル領域の役割を果たす。
【００５９】
本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明している。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば，上、下、隣接など）が記載されているが、当業者は、本明細書に記載の位置関係は、向きが変更されても記載されている機能が維持される場合、向きには依存しない。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。同様に、「結合されている」という用語およびその変形は、２つの要素間の連絡経路を有することを説明するものであり、それらの要素間に介在要素／接続部がない、要素間の直接的接続を含意しない。これらの変形はすべて本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。
【００６０】
特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、品目または装置に固有の他の要素を含み得る。
【００６１】
さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。
【００６２】
本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を備えていてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して備えることが他の当業者の知識の範囲内にあるものと認められる。
【００６３】
以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「〜の上に（ａｔｏｐ）」、「〜上に（ｏｎ  ｔｏｐ）」、「〜の上に位置する」または「〜上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。
【００６４】
「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本出願の出願の時点で利用可能な装置に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％または５％、または２％の範囲を含み得る。
【００６５】
例えば「第２の要素に対して選択的な第１の要素」などの、「〜に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。
【００６６】
「共形の」という用語（例えば共形の層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の名目の厚さの１５％未満であることを意味する。
【００６７】
「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成された、またはエピタキシャル成長させた、あるいはその両方の」という用語は、半導体材料（結晶材料）の、別の半導体材料（結晶材料）の付着面上での成長であって、成長させる半導体材料（結晶オーバーレイヤ）が付着面（シード材料）の半導体材料と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着原子が付着面の原子の結晶配列の方向に向くように表面上を動き回るのに十分なエネルギーを有して、半導体基板の付着面に到着するように、ソース・ガスによって供給される化学反応物質が制御可能であり、システム・パラメータを設定することができる。エピタキシ成長半導体材料は、そのエピタキシ成長材料が形成される付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝配向結晶面上に付着させたエピタキシ成長半導体材料は、｛１００｝配向を呈することができる。本発明のある実施形態では、エピタキシ成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的とすることができ、二酸化シリコンまたはシリコン窒化物表面などの露出面上に材料を付着させないことが可能である。
【００６８】
本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組合せは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組合せは、半導体（例えばシリコン）基板上で、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。
【００６９】
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気付着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料を曝すことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界により低圧（真空）下で生成される。半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
【００７０】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製造または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。
【００７１】
例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。記載されている実施形態の範囲から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に優る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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