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　平成　６年特許願第５０２４１４号「フラッシュＥ■ＰＲＯＭセルアレイ」拒絶査定不服審判事件〔平成　６年　１月　６日国際公開、ＷＯ９４／００９１４、平成　８年　２月２０日国内公表、特表平　８−５０１６４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、平成５年６月１８日（パリ条約による優先権主張１９９２年６月１９日、米国）を国際出願日とする出願であって、請求項１に係る発明（以下、「本願発明」という。）は、平成１４年１０月１７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
　「【請求項１】マトリックス状に配列された複数のフラッシュＥ２ＰＲＯＭセルを備えたフラッシュＥ２ＰＲＯＭセルアレイであって、
　各セルが、
　ただ１層の多結晶シリコン層を有し、さらに、
　ドレイン、ソース、フローティングゲート、及び制御ゲートを備え、かつ前記フローティングゲートにホットエレクトロンを注入することにより閾値電圧が可変な第１トランジスタと、
　ドレイン、仮想グランドラインに接続されたソース、及びゲートを備えた第２トランジスタとを有し、
　前記第１トランジスタの前記ソースが前記第２トランジスタのドレインと接続されており、
　さらに前記アレイが、
　各々がひとつの列の各セルの各第１トランジスタの前記ドレインに接続された複数のビットラインと、
　各々がひとつの行の各セルの各第２トランジスタの前記ゲートに接続された複数のワードラインとを有し、
　さらに、ひとつの行の各セルの各第１トランジスタの前記制御ゲートが互いに接続されていることを特徴とするフラッシュＥ２ＰＲＯＭセルアレイ。」
　
２．引用刊行物記載発明
　
　原査定の拒絶の理由に引用された特開平３−４６１９５号公報（平成３年２月２７日出願公開。以下、「引用刊行物」という。）には、図面と共に、以下の事項が記載されている。
　
（ａ）浮遊ゲートトランジスタは従来技術に於いて様々な形式をとっており、或るものは電気的消去と電気的プログラミングとが共に可能であり、また、他のものは消去用に例えば紫外線を必要とする。これらの不揮発性記憶素子は、従来技術に於いては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュＲＯＭとしてしばしば言及される。ここに提示する本発明の実施例は、普通の選択用トランジスタを付加されている標準的フラッシュＥＰＲＯＭデバイスを使用するけれども、本発明の精神及び範囲から逸脱することなく、標準的なＥＥＰＲＯＭ又はＥＰＲＯＭへと容易に置換することが出来る。（第５頁左上欄第１９行〜右上欄第１０行）
　
（ｂ）第２図のセルのプログラミング及び消去は、従来技術としてよく知られた手法にてなされてよい。フラッシュＥＰＲＯＭデバイスが用いられている場合には、例えば、デバイス１０の制御ゲート…とドレイン…とを正の高電位へと持上げることによってプログラムされてよい。デバイス１０の制御ゲート及びドレインに加えられた正の高電圧が、浮遊ゲートへの熱い電子の注入をもたらし、それにより、スレショルドを上昇させる。連想ネットワーク内の全ての浮遊ゲートトランジスタは、フラッシュＥＰＲＯＭデバイスに於いて一般に行われているように、共通ソースを正の高電位へと持上げることにより同時に消去され得る。（第６頁左上欄第１９行〜右上欄第１３行）
　
（ｃ）シナプスセル内の浮遊ゲートトランジスタデバイスをもつと選択的に消去するには、ソースを個別に選択し得る電界効果型デバイスが必要とされる。ソース選択用電界効果型デバイス１５を含むそのような回路構成が第３図に示されている。デバイス１５は、普通のｎチャネルＭＯＳトランジスタからなる。デバイス１５のゲートに接続されている選択用ライン１６が正の高電位へと持ち上げられたとき、トランジスタ１０のソースは電気的にライン１４に接続される。次に、正のプログラミング用高電位（例えばＶｐｐ）が、ライン１４を経由して浮遊ゲートデバイス１０のソースへと供給される。選択的消去の間中、ネットワーク内の他の選択用ラインの全ては、一般に接地される。通常の読出し動作すなわち連想動作に於いては、ネットワーク内の選択用ラインの全ては高状態とされ、それらに関連付けられているプログラミング用電位ライン（例えばライン１４）は接地される。（第６頁左下欄第１行〜第１９行）
　
（ｄ）４象限乗算は、第６図に示されているように、差動入力と出力ラインとを使用して実行される。第６図のシナプスセルの入力ライン５０及び入力ライン５１は、それぞれ、浮遊ゲートトランジスタ４０，４１のゲート、浮遊ゲートトランジスタ４２，４３のゲートへ接続される。トランジスタ４０のドレイン及びトランジスタ４２のドレインは電流加算ライン５２（Ｓｊ１）へ接続され、一方、デバイス４１のドレイン及びデバイス４３のドレインは電流加算ライン５３（Ｓｊ２）へ接続される。（第８頁左上欄第５行〜第１４行）
　
（ｅ）すなわち、幾つかの選択用デバイスのゲートが１本の電圧選択用ラインへ接続され、それらのソースは別々のプログラミング用電位ラインへと接続される。プログラミング及び消去は、第２図乃至第５図に関連して上述したようにして行われてよい。そのような、プログラミング及び消去を容易にするための選択用トランジスタを用いる回路構成が、第７図に示されている。第７図には、それぞれの浮遊ゲートトランジスタ４０〜４３に接続されているｎチャネルの選択用トランジスタ６０〜６３が示されている。電圧選択用ライン６７はトランジスタ６０のゲート及びトランジスタ６１のゲートへ接続され、一方、選択用ライン６８はトランジスタ６２のゲート及びトランジスタ６３のゲートへ接続される。トランジスタ６０のソース及びトランジスタ６２のソースはライン６４へ接続され、一方、デバイス６１のソース及びデバイス６３のソースはライン６５へ接続される。ライン６４及びライン６５は、プログラミング期間中、消去の期間中、及び通常の読出し動作の期間中、トランジスタ４０〜４３のソースに適切な電位を与える。（第９頁左上欄第４行〜右上欄第５行）
　
（ｆ）第６図は…４象限シナプスセルの図、第７図は、選択的なプログラミング／消去を容易にすべく補助的トランジスタを組み込んだ第６図の４象限セルの図（第９頁左下欄第９行〜第１３行）
　
（ｇ）１４，３８，３９，６４，６５・・・・共通ソースライン（プログラミング用電位ライン）（第９頁右下欄第６行〜第７行）
　
（ｈ）第７図（選択的なプログラミング／消去を容易にすべく補助的トランジスタを組み込んだ第６図の４象限セルの図）には、複数の浮遊ゲートトランジスタ（４０〜４３）と選択用トランジスタ（６０〜６３）がマトリックス状に配列されていることが示されている。（なお、第６図は４象限シナプスセルの図であるから、「４象限セル」は「４象限シナプスセル」の明らかな誤記である。）
　
　上記摘記事項（ｂ）の「セルのプログラミング及び消去は…フラッシュＥＰＲＯＭデバイスが用いられている場合には…デバイス１０の制御ゲート及びドレインに加えられた正の高電圧が、浮遊ゲートへの熱い電子の注入をもたらし、それにより、スレショルドを上昇させる」という記載にもあるように、フラッシュＥＰＲＯＭセルの浮遊ゲートトランジスタ（４０〜４３）の浮遊ゲートにホットエレクトロンを注入することにより閾値電圧が可変なことは技術常識である。
　また、上記摘記事項（ａ）の「普通の選択用トランジスタを付加されている標準的フラッシュＥＰＲＯＭデバイス」や上記摘記事項（ｃ）の「浮遊ゲートトランジスタデバイスをもつと選択的に消去するには、ソースを個別に選択し得る電界効果型デバイスが必要」という記載、及び第７図に示されている各セルの構造や配列から、「フラッシュＥＰＲＯＭセル」には、浮遊ゲートをもっと選択的に消去するために選択用トランジスタが付加されており、「４象限シナプスセル」が、マトリックス状に配列された複数の選択用トランジスタが付加されているフラッシュＥＰＲＯＭセルを備えたメモリセルアレイを使用し、各セルが浮遊ゲートトランジスタと選択用トランジスタとを有していることは明らかである。
　
　したがって、引用刊行物に記載されている発明（以下、「引用刊行物記載発明」という。）は、次のとおりである。
　
　「マトリックス状に配列された複数の選択用トランジスタが付加されているフラッシュＥＰＲＯＭセル（４０〜４３，６０〜６３）を備えたメモリセルアレイであって、
　各セル（４０〜４３，６０〜６３）が、
　ドレイン、ソース、浮遊ゲート、及び制御ゲートを備え、かつ前記浮遊ゲートにホットエレクトロンを注入することにより閾値電圧が可変な浮遊ゲートトランジスタ（４０〜４３）と、
　ドレイン、浮遊ゲートトランジスタ（４０〜４３）のソースに正のプログラミング用高電位（例えばＶｐｐ）を供給し通常の読出し動作に於いては接地される共通ソースライン（プログラミング用電位ライン）に接続されたソース、及びゲートを備えた選択用トランジスタ（６０〜６３）とを有し、
　前記浮遊ゲートトランジスタ（４０〜４３）のソースが前記選択用トランジスタ（６０〜６３）のドレインと接続されており、
　さらに前記アレイが、
　各々がひとつの列の各セル（４０〜４３，６０〜６３）の各浮遊ゲートトランジスタ（４０，４２及び４１，４３）のドレインに接続された複数の出力電流加算ライン（５２，５３）と、
　各々がひとつの行の各セル（４０〜４３，６０〜６３）の各選択用トランジスタ（６０，６１及び６２，６３）のゲートに接続された複数の電圧選択用ライン（６７，６８）とを有し、
　さらに、ひとつの行の各セル（４０〜４３，６０〜６３）の各浮遊ゲートトランジスタ（４０〜４３）の制御ゲートが互いに接続されているメモリセルアレイを使用した４象限シナプスセル。」
　
３．対比
　
　そこで、本願発明と引用刊行物記載発明とを比較すると、引用刊行物記載発明の「浮遊ゲート」は、本願発明の「フローティングゲート」に相当しているから、引用刊行物記載発明の「浮遊ゲートトランジスタ（４０〜４３）」は、本願発明の「第１トランジスタ」に相当し、引用刊行物記載発明の「選択用トランジスタ（６０〜６３）」は、その接続関係からみて、本願発明の「第２トランジスタ」に相当していることは明らかである。　
　また、引用刊行物記載発明の「選択用トランジスタが付加されているフラッシュＥＰＲＯＭセル（４０〜４３，６０〜６３）」と、本願発明の「フラッシュＥ２ＰＲＯＭセル」とは、どちらも「メモリセル」である点で一致している。　
　さらに、本願発明の「ビットライン」と引用刊行物記載発明の「出力電流加算ライン（５２，５３）」は、いずれも第１トランジスタのドレインに接続されセルアレイの列方向のラインを形成しているから、列方向の第１のラインといえ、本願発明の「ワードライン」と引用刊行物記載発明の「電圧選択用ライン（６７，６８）」は、いずれもセルアレイの行方向のラインを形成しているから、行方向のラインといえ、本願発明の「仮想グランドライン」と引用刊行物記載発明の「共通ソースライン（プログラミング用電位ライン）」は、いずれも第２トランジスタのソースに接続されセルアレイの列方向のラインを形成しているから、列方向の第２のラインといえる。
　
　したがって、両者の発明の一致点及び相違点は次のとおりである。
　
［一致点］　
　マトリックス状に配列された複数のメモリセルを備えたメモリセルアレイであって、
　各セルが、
　ドレイン、ソース、フローティングゲート、及び制御ゲートを備え、かつ前記フローティングゲートにホットエレクトロンを注入することにより閾値電圧が可変な第１トランジスタと、
　ドレイン、列方向の第２のラインに接続されたソース、及びゲートを備えた第２トランジスタとを有し、
　前記第１トランジスタの前記ソースが前記第２トランジスタの前記ドレインと接続されており、
　さらに前記アレイが、
　各々がひとつの列の各セルの各第１トランジスタの前記ドレインに接続された複数の列方向の第１のラインと、
　各々がひとつの行の各セルの各第２トランジスタの前記ゲートに接続された複数の行方向のラインとを有し、
　さらに、ひとつの行の各セルの各第１トランジスタの前記制御ゲートが互いに接続されているメモリセルアレイである点。
　
［相違点］
　
（ａ）本願発明では、「メモリセル」が「フラッシュＥ２ＰＲＯＭセル」であって、「列方向の第１のライン」が「ビットライン」であり、「第１トランジスタ」の「ドレイン」を「ビットライン」に接続し、また、「行方向のライン」が「ワードライン」であり、「第２トランジスタ」の「ゲート」を「ワードライン」に接続し、全体として、「フラッシュＥ２ＰＲＯＭセルアレイ」を構成しているのに対して、
　引用刊行物記載発明では、「メモリセル」が「選択用トランジスタが付加されているフラッシュＥＰＲＯＭセル（４０〜４３，６０〜６３）」であって、「列方向の第１のライン」が「出力電流加算ライン（５２，５３）」であり、「浮遊ゲートトランジスタ（４０〜４３）」（本願発明の「第１トランジスタ」に相当）の「ドレイン」を「出力電流加算ライン（５２，５３）」に接続し、また、「行方向のライン」が「電圧選択用ライン（６７，６８）」であり、「選択用トランジスタ（６０，６１及び６２，６３）」（本願発明の「第２トランジスタ」に相当）の「ゲート」を上記「電圧選択用ライン（６７，６８）」に接続して、全体として、「メモリセルアレイを使用した４象限シナプスセル」を構成している点。
　
（ｂ）本願発明では、「列方向の第２のライン」が、「仮想グランドライン」であるのに対して、
　引用刊行物記載発明では、「列方向の第２のライン」が、「浮遊ゲートトランジスタ（４０〜４３）のソースに正のプログラミング用高電位（例えばＶｐｐ）を供給し通常の読出し動作に於いては接地される共通ソースライン（プログラミング用電位ライン）」であるが、「仮想グランドライン」であることが明らかでない点。
　
（ｃ）本願発明では、各セルが、ただ１層の多結晶シリコン層を有しているのに対して、引用刊行物記載発明では、多結晶シリコン層についての具体的な記載がない点。
　
４．判断
　
　そこで、上記相違点について検討する。
　
相違点（ａ）、（ｃ）について
　引用刊行物の上記摘記事項（ａ）の「浮遊ゲートトランジスタは従来技術に於いて様々な形式をとっており、或るものは電気的消去と電気的プログラミングとが共に可能であり…これらの不揮発性記憶素子は、従来技術に於いては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュＲＯＭとしてしばしば言及される。」という記載や、上記摘記事項（ｂ）の「セルのプログラミング及び消去は…フラッシュＥＰＲＯＭデバイスが用いられている場合には、例えば、デバイス１０の制御ゲート…とドレイン…とを正の高電位へと持上げることによってプログラムされ…共通ソースを正の高電位へと持上げることにより同時に消去され得る」という記載からも明らかなように、引用刊行物記載発明のフラッシュＥＰＲＯＭは、浮遊ゲートトランジスタの電気的消去と電気的プログラミングとが共に可能な不揮発性記憶素子である。
　そして、一般に「Ｅ２ＰＲＯＭ」は電気的消去と電気的プログラミングとが共に可能な不揮発性記憶素子を意味する用語であり、Ｅ２ＰＲＯＭにおいて、フローティングゲートトランジスタのドレイン同士を電気的に接続した列方向のラインを、ビット線と称し、行を選択するための行方向のラインを、ワード線と称することも周知であるから（もし、必要ならば、特開平２−２１７８号公報の第１図、第４図の「ワード線１５、１１５、ビット線１７、１１７」、特開平４−６４９９６号公報の第６図の「ワード線２５、ビット線２４」、特開平４−１５９６９４号公報の第４図の「ワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３」参照）、引用刊行物記載発明の４象限シナプスセルで使用している「メモリセルアレイ」をメモリとしての標準的な使い方で使用し、引用刊行物記載発明の「出力電流加算ライン（５２，５３）」及び「電圧選択用ライン（６７，６８）」を、それぞれビットライン及びワードラインとすることは、当業者が容易に想到し得ることである。
　また、一般に「フラッシュ」は、引用刊行物の上記摘記事項（ｂ）の「全ての浮遊ゲートトランジスタは、フラッシュＥＰＲＯＭデバイスに於いて一般に行われているように、共通ソースを正の高電位へと持上げることにより同時に消去され得る」という記載にあるような「全ての浮遊ゲートトランジスタを一括消去可能」を意味する用語である。
　そうすると、引用刊行物記載発明のフラッシュＥＰＲＯＭは、浮遊ゲートトランジスタの電気的消去と電気的プログラミングとが共に可能な不揮発性記憶素子であって、全ての浮遊ゲートトランジスタを一括消去可能なものであるから、実質的にフラッシュＥ２ＰＲＯＭといえ、そのセルの製法として、周知のＥ２ＰＲＯＭセルがただ１層の多結晶シリコン層を有するような一層多結晶シリコンプロセス（もし、必要ならば、特開昭６１−２２５８６０号公報の第２頁左上欄第１行〜第１２行の「ＥＥＰＲＯＭとして知られている…メモリセル…を例えば一層多結晶シリコンプロセスを用いて実現」、特開昭６１−２２５８６１号公報の第１頁右下欄第７行〜第１８行の「ＥＥＰＲＯＭとして知られている…メモリセル…を例えば一層多結晶シリコンプロセスを用いて実現」を参照）を用いて各セルをただ１層の多結晶シリコン層を有するものとすることは、当業者が適宜なし得る設計事項にすぎない。
　
相違点（ｂ）について、
　ＥＰＲＯＭの各セルを電気的に接続した列方向のラインを、必要に応じて接地させるようにした仮想グランドラインは、周知である（もし、必要ならば、特開昭５６−１５６９８５号公報の図８の「”仮想接地”列線１０７」、第９頁右下欄第８行〜第１２行の「負荷トランジスタ１０８’および接地トランジスタ１５’は”仮想接地”列線１０７に対して負荷１０８および接地装置１５−１等をシミュレートする。」、特開昭５６−１３０９７５号公報の第２頁右上欄第１７行〜左下欄第１行の「ＲＯＭまたはＥＰＲＯＭのアレイ密度を増す古典的な技術の１つは、各カラムラインまたは出力ラインに対しアースラインを備える代りに、仮のアースを用いることである。」、同頁右下欄第３行〜第８行の「仮想アース形の行列状の記憶セルのアレイは、アースのための余分のラインを必要とする代りに、カラム当り１つのカラムラインを有するセル設計を用いる。」参照）。
　したがって、引用刊行物記載発明の「共通ソースライン（プログラミング用電位ライン）」は、通常の読出し動作に於いては接地されるものであり、本願発明の「仮想グランドライン」に相当していることは明らかである。
　
５．むすび
　
　以上のとおり、本願発明は、引用刊行物記載発明及び上記各周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。