(57)【要約】  並列接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１のゲート幅、及び、隣接し合うゲート電極間の距離が異なり、また、ソース領域やドレイン領域の対応するゲート電極のゲート幅に沿う方向の長さや面積がトランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っている。したがって、同一のトランジスタ群内のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３間でゲート長などの特性の相関が低下し、それによって、複数のトランジスタ群間における特性のばらつきが小さくなる。
2005041301.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された３個以上のトランジスタが形成された半導体装置、又は、縦続接続された３個以上の論理素子であって、各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子が形成された半導体装置において、隣接して並列接続し合う２個のトランジスタの間のそれらのトランジスタを含むレイアウトの少なくとも２つ、又は、隣接して縦続接続し合う２個の論理素子の間のそれらの論理素子を含むレイアウトの少なくとも２つが相異なることを特徴とする半導体装置。
【請求項２】
前記並列接続された３個以上のトランジスタのうちの少なくとも２個のトランジスタ、又は、前記縦続接続された３個以上の論理素子のうちの少なくとも２個の論理素子が相異なる形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記並列接続された３個以上のトランジスタのうちの少なくとも２個のトランジスタ、又は、前記縦続接続された３個以上の論理素子のうちの少なくとも２個の論理素子が互いに平行に形成されていないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
並列接続された２個のトランジスタが形成された領域を具備する半導体装置、又は、縦続接続された２個の論理素子であって、各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子が形成された領域を具備する半導体装置において、前記領域内のレイアウトを、互いに鏡映対称になるように２分する鏡映面が、前記２個のトランジスタ又は前記２個の論理素子の間に存在しないことを特徴とする半導体装置。
【請求項５】
前記並列接続された２個のトランジスタ又は前記縦続接続された２個の論理素子が、相異なる形状を有する、及び／又は、互いに平行に形成されていないことを特徴とする請求項４に記載の半導体装置。
【請求項６】
並列接続された２個のトランジスタが形成された領域を具備する半導体装置、又は、縦続接続された２個の論理素子であって、各論理素子が１個のトランジスタを構成要素として有する同一機能の論理素子が形成された領域を具備する半導体装置において、前記並列接続された２個のトランジスタ又は前記縦続接続された２個の論理素子が、同一形状を有し、かつ、互いに平行に形成されていないことを特徴とする半導体装置。
【請求項７】
前記論理素子が、インバータ、ＮＡＮＤ素子、ＮＯＲ素子、ＸＯＲ素子、ＸＮＯＲ素子、又は、トランスファゲートであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記トランジスタがバイポーラトランジスタであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記トランジスタがＦＥＴであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１０】
少なくとも２個のＦＥＴのゲート電極の形状が異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
少なくとも２個のＦＥＴのゲート電極のゲート幅が異なることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
１個のＦＥＴのゲート電極の少なくとも一部分の伝導型が、他の少なくとも１個のＦＥＴのゲート電極の少なくとも一部分の伝導型と異なることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
隣接し合う２個のＦＥＴのゲート電極間の間隔の少なくとも２つが相異なることを特徴とする請求項９乃至１２のいずれかに記載の半導体装置。
【請求項１４】
少なくとも２個のＦＥＴのゲート電極と、前記少なくとも２個のＦＥＴのゲート電極に隣接して配置されているダミーゲート電極との間隔が、相異なることを特徴とする請求項９乃至１３のいずれかに記載の半導体装置。
【請求項１５】
１個のＦＥＴのゲート電極に隣接して配置されているダミーゲート電極の少なくとも一部分の伝導型が、他の少なくとも１個のＦＥＴのゲート電極に隣接して配置されているダミーゲート電極の少なくとも一部分の伝導型と異なることを特徴とする請求項９乃至１４のいずれかに記載の半導体装置。
【請求項１６】
基板の１主面上に、並列接続された複数のトランジスタが形成された半導体装置、又は、縦続接続された複数の論理素子であって、各論理素子はトランジスタを構成要素として有する同一機能の論理素子が形成された半導体装置の製造方法であって、少なくとも２個のトランジスタの少なくとも一部分を形成する工程の少なくとも一部が別々の工程であることを特徴とする半導体装置の製造方法。
【請求項１７】
前記トランジスタがＦＥＴであって、少なくとも２個のＦＥＴのゲート電極を形成する工程の少なくとも一部が別々の工程であることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記別々の工程が、ゲート電極を画定するための露光工程であることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
隣接して接続し合う２個のトランジスタの間のそれらのトランジスタを含むレイアウトの全てが等しいことを特徴とする請求項１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続された複数のトランジスタが形成された半導体装置、又は、縦続接続された複数のトランジスタを構成要素として有する論理素子が形成された半導体装置及びその製造方法に関し、特に、そのレイアウトに関する。
【背景技術】
【０００２】
大電流を流す必要のあるトランジスタ回路では、1つのトランジスタで全ての電流を流すことができない場合には、複数のトランジスタを並列に接続して必要な電流を流すことが一般に行われている（例えば、特許文献１：特開平１０−７９６５４号公報）。例えば、図１７に示すように、複数のｎチャネルＦＥＴ（Field Effect Transistor）１００−１,１００−２,・・・１００−ｎのゲート電極同士、ソース領域同士、及びドレイン領域同士を、夫々、１つのノード（ゲート１００Ｇ,ソース１００Ｓドレイン１００Ｄ）に接続して、それらのソース領域とドレイン領域との間を流れる電流を合計した電流を得ている。このときのレイアウトとしては、レイアウト面積の増大を抑制すると同時にプロセス精度を高めるために、同一形状のＦＥＴが周期的に並ぶようなレイアウトが使用される。図１８は、そのような考え方に基づいて、図１７の回路構成をレイアウトしたものである。図示していないが、全てのゲート電極１０１同士、ソース配線１０２Ａ同士、及びドレイン配線１０３Ａ同士は、夫々、電気的に接続されている。図１８のレイアウトの特徴は、複数のトランジスタが同一方向に並んで形成されており、隣接し合う２つのトランジスタでソース領域１０２又はドレイン領域１０３が共有されているということである。そして、ソース領域１０２とドレイン領域１０３とは、同一形状に形成されており、また、ゲート電極１０１は、全てのトランジスタにおいて同一形状である。従って、隣接し合う２つのゲート電極１０１の鏡映面は、その左右のレイアウトの鏡映面にもなっている。当然ながら、ゲート電極１０１、ソース領域１０２、及びドレイン領域１０３は、夫々、等間隔に形成されている。そして、ゲート電極１０１、ソース領域１０２、及びドレイン領域１０３は、夫々、これら複数のＦＥＴにおいて全く同一の製造工程において製造されている。【０００３】
【特許文献１】特開平１０−７９６５４号公報  （第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来の技術には以下に示す問題点がある。半導体集積回路を製造した場合、半導体チップ上に作製されているトランジスタの特性にはばらつきが生ずる。このばらつきは、チップ上に近接して形成されたトランジスタ間では小さく、離れて形成されたトランジスタ間では大きい。それは、特に上述の同一形状のＦＥＴが周期的に並ぶような場合に著しい。図１９は、同一チップ上にトランジスタ（ＭＯＳＦＥＴ）が多数形成されているときのトランジスタのオン電流に対するトランジスタ個数の分布、即ち、オン電流のばらつき具合を示している。曲線Ａは、チップ全体におけるトランジスタ間での分布であり、曲線Ｂ、Ｃは、ある限られた局所的な２つの離れた領域において、近接して形成された複数のトランジスタ間での分布である。図１９において、曲線Ａ、Ｂ、Ｃは、ピークのトランジスタ個数が同一レベルになるようにノルマライズされている。図１９に示すように、チップ全体でのトランジスタ間のオン電流のばらつきに比べると、局所的な各領域内に近接して形成されたトランジスタ間のオン電流のばらつきは小さい。局所的な領域内においては、1つのトランジスタのオン電流が増加すると、他のトランジスタのオン電流も増加する可能性が高く、トランジスタ間の相関の程度が高いためである。しかしながら、２つの局所的な領域における平均的なオン電流の差は、極めて大きなものになる。【０００５】
１つのチップ上に、図１８のレイアウトで複数のトランジスタが並列に接続されたトランジスタアレイが、複数形成されている場合を考える。同一のトランジスタアレイでは、同一形状のトランジスタが周期的に並んでいるから、同一のトランジスタアレイ内のトランジスタのオン電流は同じようにばらつく。例えば、１つのトランジスタアレイ内の１つのトランジスタのオン電流が増加すると、そのトランジスタアレイ内の他のトランジスタのオン電流も同じように増加する可能性が高い。従って、そのトランジスタアレイ内のトランジスタのオン電流は、図１９の例えば曲線Ｂのような分布を持つ。また、他の１つの領域に形成された複数のトランジスタのオン電流は、図１９の例えば曲線Ｃのような分布を持つ。従って、各トランジスタアレイにおけるトランジスタ間のオン電流のばらつきは小さい。しかしながら、複数のトランジスタアレイ間では、並列接続されたトランジスタの全体としてのオン電流は、極めて異なるものとなる。極端な場合には、それらのトランジスタアレイ間でのオン電流のばらつき幅は、１個のトランジスタ当りに換算して、図１９の曲線Ａのオン電流のばらつき幅に等しいものになってしまう。【０００６】
本発明の目的は、複数のトランジスタが並列接続されたトランジスタ群を複数具備する半導体装置、又は、トランジスタを構成要素として有する複数の論理素子が縦続接続された論理素子群を複数具備する半導体装置において、それらのトランジスタ群間又は論理素子群間における特性のばらつきを小さく抑えることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本願第１発明に係る半導体装置は、並列接続された３個以上のトランジスタが形成された半導体装置、又は、縦続接続された３個以上の論理素子であって、各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子が形成された半導体装置において、隣接して並列接続し合う２個のトランジスタの間のそれらのトランジスタを含むレイアウトの少なくとも２つ、又は、隣接して縦続接続し合う２個の論理素子の間のそれらの論理素子を含むレイアウトの少なくとも２つが相異なることを特徴とする。【０００８】
本願第２発明に係る半導体装置は、並列接続された２個のトランジスタが形成された領域を具備する半導体装置、又は、縦続接続された２個の論理素子であって、各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子が形成された領域を具備する半導体装置において、前記領域内のレイアウトを、互いに鏡映対称になるように２分する鏡映面が、前記２個のトランジスタ又は前記２個の論理素子の間に存在しないことを特徴とする。【０００９】
本願第３発明に係る半導体装置は、並列接続された２個のトランジスタが形成された領域を具備する半導体装置、又は、縦続接続された２個の論理素子であって、各論理素子が１個のトランジスタを構成要素として有する同一機能の論理素子が形成された領域を具備する半導体装置において、前記並列接続された２個のトランジスタ又は前記縦続接続された２個の論理素子が、同一形状を有し、かつ、互いに平行に形成されていないことを特徴とする。【００１０】
本願第４発明に係る半導体装置の製造方法は、基板の１主面上に、並列接続された複数のトランジスタが形成された半導体装置、又は、縦続接続された複数の論理素子であって、各論理素子はトランジスタを構成要素として有する同一機能の論理素子が形成された半導体装置の製造方法であって、少なくとも２個のトランジスタの少なくとも一部分を形成する工程の少なくとも一部が別々の工程であることを特徴とする。
【発明の効果】
【００１１】
本願第１発明によれば、並列接続された３個以上のトランジスタよりなるトランジスタ群、又は、縦続接続された３個以上の論理素子であって、各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子よりなる論理素子群を有し、隣接して並列接続し合う２個のトランジスタの間のそれらのトランジスタを含むレイアウトの少なくとも２つ、又は、隣接して縦続接続し合う２個の論理素子の間のそれらの論理素子を含むレイアウトの少なくとも２つが相異なるものであるから、各トランジスタ群内又は各論理素子群内のトランジスタ間の特性の相関が低下し、トランジスタ群間又は論理素子群間の特性のばらつきが小さくなる。【００１２】
また、本願第２発明によれば、並列接続された２個のトランジスタが形成された領域、又は、縦続接続された２個の論理素子であって，各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子が形成された領域を有し、前記領域内のレイアウトを、互いに鏡映対称になるように２分する鏡映面が、前記２個のトランジスタ又は前記２個の論理素子の間に存在しないものであるから、各領域内の２個のトランジスタ間又は２個の論理素子内のトランジスタ間の特性の相関が低下し、前記領域間の特性のばらつきが小さくなる。【００１３】
また、本願第３発明によれば、並列接続された２個のトランジスタが形成された領域、又は、縦続接続された２個の論理素子であって、各論理素子が少なくとも１個のトランジスタを構成要素として有する同一機能の論理素子が形成された領域を有し、前記並列接続された２個のトランジスタ又は前記縦続接続された２個の論理素子が、同一形状を有し、かつ、互いに平行に形成されていないものであるから、各領域内の２個のトランジスタ間又は２個の論理素子内のトランジスタ間の特性の相関が低下し、前記領域間の特性のばらつきが小さくなる。【００１４】
また、本願第４発明に係る半導体装置の製造方法は、基板の１主面上に、並列接続された複数のトランジスタが形成された半導体装置、又は、縦続接続された複数の論理素子であって、各論理素子がトランジスタを構成要素として有する同一機能の論理素子が形成された半導体装置を製造する際に、少なくとも２個のトランジスタの少なくとも一部分を形成する工程の少なくとも一部を別々の工程とするものであるから、複数のトランジスタが並列接続されたトランジスタ群内又は複数の論理素子が縦続接続された論理素子群内のトランジスタ間の特性の相関が低下し、トランジスタ群間又は論理素子群間の特性のばらつきが小さくなる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る半導体装置のレイアウト図である。
【図２】本発明の第１の実施形態に係る別の半導体装置のレイアウト図である。
【図３】本発明の第１の実施形態に係る更に別の半導体装置のレイアウト図である。
【図４】本発明の第１の実施形態に係る更に別の半導体装置のレイアウト図である。
【図５】本発明の第２の実施形態に係る半導体装置のレイアウト図である。
【図６】本発明の第３の実施形態に係る半導体装置のレイアウト図である。
【図７】本発明の第４の実施形態に係る半導体装置のレイアウト図である。
【図８】本発明の第５の実施形態に係る半導体装置のレイアウト図である。
【図９】本発明の第５の実施形態に係る別の半導体装置のレイアウト図である。
【図１０】本発明の第６の実施形態に係る半導体装置のレイアウト図である。
【図１１】本発明の第７の実施形態の製造方法を説明するための工程順の平面図である。
【図１２】本発明の第８の実施形態の製造方法を説明するための工程順の平面図である。
【図１３】本発明の第９の実施形態の製造方法を説明するための工程順の平面図である。
【図１４】本発明の第１０の実施形態に係る半導体装置のレイアウト図である。
【図１５】図１４の半導体装置のゲート長の相関係数−パターン依存特性図である。
【図１６】図１４の半導体装置のゲート長の標準偏差−パターン依存特性図である。
【図１７】従来のトランジスタの並列接続状態を説明するための回路図である。
【図１８】図１７の回路の従来法に基づくレイアウト図である。
【図１９】半導体チップ上に形成されるＭＯＳＦＥＴのオン電流に対するトランジスタ個数の分布を説明するための分布図である。
【符号の説明】
【００１６】
１−１、２−１、３−１、１１−１、１２−１、２１、１３−１、３１−１、３２−１、４１−１、４２−１、６１−１、６２−１、６４；  ゲート電極
１−２、２−２、３−２、１１−２Ａ、１１−２Ｂ、１２−２Ａ、１２−２Ｂ、１３−２Ａ、１３−２Ｂ、２２、３１−２、３２−２、４１−２、４２−２、６５；  ソース領域
１−３、２−３、３−３、１１−３Ａ、１１−３Ｂ、１２−３Ａ、１２−３Ｂ、１３−３Ａ、１３−３Ｂ、２３、３１−３、３２−３、４１−３、４２−３、６６；  ドレイン領域
１−４、２−４、６３；    ダミーゲート電極
１Ａ、１Ｃ、１Ｄ、１Ｅ；  ゲート配線
１Ｂ；  ベース配線
２−１ａ、６２−１ａ；  第１のゲート電極領域
２−１ｂ、６２−１ｂ；  第２のゲート電極領域
２Ａ、２Ｃ、２Ｄ、２Ｅ；  ソース配線
２Ｂ；  エミッタ配線
３Ａ、３Ｃ、３Ｄ、３Ｅ；  ドレイン配線
３Ｂ；  コレクタ配線
６−１、７−１；  ベース
６−２、７−２；  エミッタ
６−３、７−３；  コレクタ
７Ｅ；  露光領域
３１−６、３２−６、４１−６、４２−６；  領域
【発明を実施するための最良の形態】
【００１７】
上述のように、アナログ回路では、大電流を流す必要性から、複数のトランジスタを並列接続することが行われる。以下においては、１つの半導体装置に、複数のトランジスタが並列接続されたトランジスタ群が、複数形成されているとして、本発明を説明する。【００１８】
例えば、ＭＯＳＦＥＴにおいて、単位ゲート幅あたりのオン電流のばらつきの主要因が、ゲート長のばらつきにあるとすれば、そのオン電流のばらつきは、近似的にゲート長のばらつきに比例する。この場合、各トランジスタ群内のトランジスタ全体でのオン電流のトランジスタ群間でのばらつきは、各トランジスタ群内のトランジスタのゲート長の平均値のトランジスタ群間でのばらつきに比例する。【００１９】
ここで、各トランジスタ群内のトランジスタのゲート長の相関係数がほぼ１、即ち、１つのゲートが太ると他のゲートも同じように太る場合には、各トランジスタ群内のトランジスタのゲート長はほとんど変わらない。即ち、各トランジスタ群内では、各トランジスタが狭いゲート長範囲に限定され、各トランジスタ群内のトランジスタのゲート長の平均値のトランジスタ群間でのばらつきは大きくなる。この場合には、各トランジスタ群内の各トランジスタのオン電流の分布が、図１９の曲線Ｂ又はＣと同様になる。即ち、各トランジスタ群内のトランジスタ全体でのオン電流のトランジスタ群間でのトランジスタ１個当りに換算したばらつきσＴＯＴＡＬは、下記数式１で表わされるように、チップ全体におけるトランジスタ１個当りのオン電流のばらつきσＳＩＮＧＬＥに等しい。【００２０】
【数１】
2005041301.tif 000003
【００２１】
一方、各トランジスタ群内の各トランジスタのゲート長の相関係数がほぼ０、即ち、各トランジスタ群内のゲート長がランダムにばらつく場合には、各トランジスタ群内のトランジスタ数を増やしていくと、各トランジスタ群内のトランジスタ全体でのオン電流のトランジスタ１個当りに換算した値は、図１９のトランジスタ個数がピーク値を取るオン電流の値に近づいていき、各トランジスタ群内のトランジスタ全体でのオン電流のトランジスタ群間でのトランジスタ１個当りに換算したばらつきσＴＯＴＡＬは、各トランジスタ群内のトランジスタ数ｎをＳ増やしていくと減少し、下記数式２で与えられる。【００２２】
【数２】
2005041301.tif 000004
【００２３】
トランジスタ群間のオン電流のばらつきは、数式２で表わされるものの方が、数式１で表わされるものよりも小さくなることは明らかである。従って、トランジスタ群間のオン電流のばらつきを小さくするためには、各トランジスタ群内のトランジジスタのゲート長間の相関が小さくなるようにすればよい。【００２４】
以下、このような考え方に基づいて、トランジスタ群間のオン電流のばらつきを小さくする具体的な実施形態について詳述する。なお、以下の実施形態において、作図の簡単のため、トランジスタの数は、２個又は３個に制限されている。言うまでもないが、トランジスタの数は、それらに限定されるものではない。また、ＭＯＳＦＥＴは、シリコンＭＯＳＦＥＴであるが、化合物半導体ＭＥＳＦＥＴに置き換えられてもよい。【００２５】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。【００２６】
図１は、本発明の第１の実施形態に係る半導体装置のトランジスタ群のレイアウトを示す図である。３個のＭＯＳＦＥＴよりなるトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１、ソース領域１−２、２−２、３−２、ドレイン領域１−３、２−３、３−３が、夫々、ゲート配線１Ａ、ソース配線２Ａ、ドレイン配線３Ａによって、互いに電気的に接続されている。更に、ゲート電極のゲート幅、並びに、ソース領域及びドレイン領域における対応するゲート電極のゲート幅に沿う方向の長さ又は面積が、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っており、また、隣接し合う２つのゲート電極間の距離が、トランジスタＴｒ１とＴｒ２とで、またＴｒ２とＴｒ３とで異なっている。【００２７】
複数のＭＯＳＦＥＴを、ゲート長及びゲート幅が同じになるようにレイアウトしても、製造工程によって発生するばらつきによって、個々のＭＯＳＦＥＴの特性は、完全に同じにはならない。しかし、複数のＭＯＳＦＥＴを同一の寸法及び／又は同一の間隔にレイアウトした場合と、寸法及び／又は間隔に変化を持たせてレイアウトした場合とでは、それらのＭＯＳＦＥＴの特性が等しくなる確率は、同一の寸法及び／又は同一の間隔にレイアウトした場合の方が高くなる。言い換えれば、同一の寸法及び／又は同一の間隔にレイアウトした場合の方が、複数のＭＯＳＦＥＴ間で特性の相関は大きくなる。逆に言えば、図１のようにゲート電極、ソース領域、及びドレイン領域の寸法及び／又は間隔に変化を持たせてレイアウトした場合には、同一のトランジスタ群内のトランジスタ（ＭＯＳＦＥＴ）間の特性の相関が小さくなるので、トランジスタ群間のばらつきは、１個のトランジスタ当りに換算して、数式２より、チップ全体におけるトランジスタ１個当りのオン電流のばらつきよりも小さくなることができ、従って、また、ゲート電極、ソース領域、及びドレイン領域の寸法及び／又は間隔に変化を持たせずにレイアウトした場合のトランジスタ群間のばらつきに比して小さくなることができる。【００２８】
図２、図３、図４は、本第１実施形態に係る別の半導体装置のトランジスタ群のレイアウト図である。図２乃至図４において、図１の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。図２に示す半導体装置が図１に示す半導体装置と異なる点は、ソース領域１−２、２−２、３−２の寸法、ドレイン領域１−３、２−３、３−３の寸法が、夫々、等しいという点である。しかしながら、ゲート電極１−１、２−１、３−１のゲート幅、及び、それらの間隔は、互いに相異なっている。図３に示す半導体装置が図２に示す半導体装置と異なる点は、ゲート電極１−１、２−１、３−１のゲート幅が、全て等しいという点である。しかしながら、ゲート電極１−１とゲート電極２−１との間隔と、ゲート電極２−１とゲート電極３−１との間隔とが、相異なっている。図４に示す半導体装置が図２に示す半導体装置と異なる点は、ゲート電極１−１とゲート電極２−１との間隔と、ゲート電極２−１とゲート電極３−１との間隔とが、相等しいという点である。しかしながら、ゲート電極１−１、２−１、３−１のゲート幅が、互いに相異なっている。【００２９】
以上の図２乃至図４に示すいずれの例においても、同一トランジスタ群内のトランジスタ間で、同一でないゲート電極寸法及び／又はゲート電極間隔が存在するから、それらのトランジスタ間の相関が小さくなり、同一トランジスタ群内のトランジスタが同一ゲート電極寸法及び同一ゲート電極間隔にレイアウトされた場合に比べると、トランジスタ群間のオン電流のばらつきが小さくなる。【００３０】
図５は、本発明の第２の実施形態に係る半導体装置のトランジスタ群のレイアウトを示す図である。２個のバイポーラトランジスタよりなるトランジスタＴｒ６、Ｔｒ７のベース６−１とベース７−１とが、エミッタ６−２とエミッタ７−２とが、コレクタ６−３、とコレクタ７−３とが、夫々、ベース配線１Ｂ、エミッタ配線２Ｂ、コレクタ配線３Ｂによって、互いに電気的に接続されている。更に、ベース６−１とベース７−１、エミッタ６−２とエミッタ７−２、コレクタ６−３とコレクタ７−３とは、夫々、断面積、及び断面の各辺の寸法において、異なる値を持っている。【００３１】
図５に示す本第２の実施形態においては、図１に示す第１の実施形態と同様に、同一のトランジスタ群内のトランジスタ間の特性の相関が小さくなるので、トランジスタ群間のばらつきは、１個のトランジスタ当りに換算して、チップ全体におけるトランジスタ１個当りのオン電流のばらつきよりも小さくなることができる。【００３２】
なお、バイポーラトランジスタのベース、エミッタ、コレクタを、夫々、ＭＯＳＦＥＴのゲート、ソース、ドレインに対応付ければ、本第２の実施形態においても、第１の実施形態の図２乃至図４に対応するレイアウトが可能である。【００３３】
図６は、本発明の第３の実施形態に係る半導体装置のトランジスタ群のレイアウトを示す図である。図６において、図１の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。図６に示す本第３の実施形態においては、３個のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極、ソース領域、ドレイン領域は、夫々、同一形状に形成されているが、ゲート幅に沿う方向が、互いに相異なっている。本第３の実施形態も、第１の実施形態と同様の効果を有する。なお、３個のトランジスタ全てのゲート幅に沿う方向が互いに相異なっていなくても、２個のトランジスタのゲート幅に沿う方向が互いに相異なっているだけでもよい。【００３４】
図７は、本発明の第４の実施形態に係る半導体装置のトランジスタ群のレイアウトを示す図である。図７において、図１の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。トランジスタＴｒ１、Ｔｒ３のゲート電極１−１、３−１がｎ＋型多結晶シリコンで形成されているが、トランジスタＴｒ２のゲート電極２−１だけは、ｎ＋型多結晶シリコンよりなる第１のゲート電極領域２−１ａと、ｐ＋型多結晶シリコンよりなる第２のゲート電極領域２−１ｂとから形成されている。本第４の実施形態も、第１の実施形態と同様の効果を有する。【００３５】
図８は、本発明の第５の実施形態に係る半導体装置のトランジスタ群のレイアウトを示す図である。図８において、図１の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。図８に示す半導体装置では、各トランジスタが、０．１μｍ近辺のゲート長を持つ微細なＭＯＳＦＥＴであるため、ゲート加工時に、ゲート電極１−１、２−１とともに、ゲート電極１−１、２−１の左右の素子分離領域に、夫々、ダミーゲート電極１−４、２−４が形成される。ゲート電極とダミーゲート電極との近接効果によって、所望のゲート長が実現される。このとき、図８に示すように、ゲート電極１−１とダミーゲート電極１−４との間隔と、ゲート電極２−１とダミーゲート電極２−４との間隔とを異ならせると、ゲート電極１−１とゲート電極２−１とのゲート長の相関の程度が低下する。従って、本第５の実施形態のように、ゲート電極とダミーゲート電極との間隔に変化を持たせることによって、ゲート電極とダミーゲート電極とが全て、同一の間隔を有する場合と比べて、トランジスタ群間のオン電流のばらつきが小さくなる。【００３６】
図９は、本第５の実施形態に係る別の半導体装置のトランジスタ群のレイアウトを示す図である。図９において、図８の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。図９において、ゲート電極１−１、２−１は、ｎ＋型多結晶シリコンで形成されている。ダミーゲート電極１−４も、ｎ＋型多結晶シリコンであるが、ダミーゲート電極２−４は、ｐ＋型多結晶シリコンである。従って、ゲート電極１−１、２−１は、夫々、相異なるドーピングタイプのダミーゲート電極の間に形成されるから、図８に示す半導体装置の場合と同様に、ゲート電極１−１とゲート電極２−１とのゲート長間の相関の程度が低下して、トランジスタ群間のオン電流のばらつきが小さくなる。なお、ダミーゲート電極１−４と２−４とは、全く同一の構造にならない限り、一方又は両方のダミーゲート電極の一部分がｐ＋型多結晶シリコンであって、残りの部分がｎ＋型多結晶シリコンであってもよい。【００３７】
本発明の第６の実施形態に係る半導体装置は、ＭＯＳＦＥＴよりなる複数のトランジスタが縦続接続されたトランジスタ群を複数有している。図１０に示すように、縦続接続されたトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３の上半分がｐチャネルＭＯＳＦＥＴ、下半分がｎチャネルＭＯＳＦＥＴを形成している。各トランジスタのゲート電極１１−１、１２−１、１３−１は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとで共有されている。トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３のｐチャネルＭＯＳＦＥＴのドレイン領域１１−３Ａ、１２−３Ａ、１３−３Ａが、夫々、ｎチャネルＭＯＳＦＥＴのドレイン領域１１−３Ｂ、１２−３Ｂ、１３−３Ｂに電気的に接続されており、ｐチャネルＭＯＳＦＥＴのソース領域１１−２Ａ、１２−２Ａ、１３−２Ａが電源電位に、ｎチャネルＭＯＳＦＥＴのソース領域１１−２Ｂ、１２−２Ｂ、１３−２Ｂが接地電位に接続されている。従って、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３は、夫々、同一機能のインバータを形成している。また、トランジスタＴｒ１１のドレイン領域１１−３Ａ及び１１−３ＢがトランジスタＴｒ１２のゲート電極１２−１に、トランジスタＴｒ１２のドレイン領域１２−３Ａ及び１２−３ＢがトランジスタＴｒ１３のゲート電極１３−１に、夫々、電気的に接続されている。即ち、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３が、縦続接続されており、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３の３個が１組で、インバータとなるインバータ回路を形成している。なお、各トランジスタのゲート電極は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとで分離されていてもよい。【００３８】
図１０に示すように、ゲート電極１１−１とゲート電極１２−１との間の間隔と、ゲート電極１２−１とゲート電極１３−１との間の間隔とが相異なり、また、ゲート電極１２−１のゲート幅と、ゲート電極１１−１及びゲート電極１３−１のゲート幅とが相異なっている。従って、同一のインバータ群内のトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３のゲート長及びゲート容量等の相関の程度が減少し、インバータ群間の遅延時間のばらつきは、単一のインバータ（インバータ群の平均の遅延時間と同じ平均の遅延時間を持つ）で形成した場合のインバータ間の遅延時間のばらつきに比して、小さくなる。【００３９】
上述の説明においては、同一のインバータ群内のＭＯＳＦＥＴのゲート幅及び／又はゲート間隔に変化を持たせて、インバータ回路の遅延時間のばらつきを小さくしているが、インバータ回路の遅延時間のばらつきを小さくするレイアウトは、それに限定されることはなく、例えば、第５の実施形態のように、ダミーゲート電極を用い、ＭＯＳＦＥＴのゲート電極とダミーゲート電極との間隔に変化を持たせたり、ダミーゲート電極中の不純物の極性に変化を持たせたり、又は、第１の実施形態のように、ソース領域及びドレイン領域のパターンに変化を持たせるなど、同一のインバータ群内のＭＯＳＦＥＴの構造に変化を持たせるレイアウトであればどのようなレイアウトであってもよい。【００４０】
インバータは、また、バイポーラトランジスタのコレクタを、抵抗を介して電源電位に、エミッタを接地電位に接続することによって実現される。従って、そのようなバイポーラトランジスタのインバータを、例えば３個縦続接続する（前段のインバータのコレクタを後段のインバータのベースに電気的に接続する）ことによって、図１０に示すＭＯＳＦＥＴで形成されたインバータ群と類似のインバータ回路を形成するインバータ群を形成することができる。その際、同一のインバータ群内のバイポーラトランジスタの構造に変化を持たせることによって、それらのインバータ回路間の遅延時間のばらつきは、単一のバイポーラトランジスタでインバータ（インバータ群の平均の遅延時間と同じ平均の遅延時間を持つ）が形成された場合のインバータ間の遅延時間のばらつきに比して、小さくなる。【００４１】
更に、上述の説明においては、ＭＯＳＦＥＴ又はバイポーラトランジスタによるインバータを縦続接続してインバータ回路を形成したが、同様に、ＭＯＳＦＥＴ又はバイポーラトランジスタの構造に変化を持たせたＮＡＮＤ素子、ＮＯＲ素子、ＸＯＲ素子、ＸＮＯＲ素子、トランスファゲートを縦続接続してＮＡＮＤ素子回路、ＮＯＲ素子回路、ＸＯＲ素子回路、ＸＮＯＲ素子回路、トランスファゲート回路を形成した場合も、遅延時間のばらつきが小さくなる。また、ＭＯＳＦＥＴの代わりに抵抗を負荷に使用した論理回路が用いられてもよい。【００４２】
図１１（ａ）乃至図１１（ｃ）は、本発明の第７の実施形態の製造方法を工程順に示す平面図である。なお、符号２１はゲート電極、２２はソース領域、２３はドレイン領域である。先ず、図１１（ａ）に示すように、ＭＯＳＦＥＴからなるトランジスタＴｒ２１を形成する。次に、図１１（ｂ）に示すように、トランジスタＴｒ２２を形成する。次いで、図１１（ｃ）に示すように、トランジスタＴｒ１及びトランジスタＴｒ２を並列接続するゲート配線１Ｃ、ソース配線２Ｃ、及びドレイン配線３Ｃを形成して、本第７実施形態の製造工程を完了する。本第７の実施形態の製造方法においては、トランジスタＴｒ１とトランジスタＴｒ２とが、別々の工程で製造されるため、トランジスタＴｒ１とトランジスタＴｒ２とが、同一の形状、同一のゲート幅に沿う方向を持ったとしても、トランジスタＴｒ１とトランジスタＴｒ２との間の特性の相関の程度が低下するので、トランジスタＴｒ１とトランジスタＴｒ２とを同時に作製する場合に比して、それらのトランジスタからなるトランジスタ群の間のオン電流のばらつきは小さくなる。【００４３】
上述の説明では、ＭＯＳＦＥＴが用いられているが、バイポーラトランジスタを用いた場合にも、同一のトランジスタ群内のトランジスタを別々の工程で製造することによって、上述と同様の効果を得ることができることは明らかである。【００４４】
図１２（ａ）乃至図１２（ｄ）は、本発明の第８の実施形態の製造方法を工程順に示す平面図である。先ず、図１２（ａ）に示すように、例えばＬＯＣＯＳ法などの素子分離技術を用いて、後にＭＯＳＦＥＴの活性層、即ちソース領域及びドレイン領域が形成される領域３１−６、３２−６を画定する。次に、図１２（ｂ）に示すように、全面を熱酸化してゲート絶縁膜を形成した後、ｎ＋型多結晶シリコン層を形成する。次いで、通常のリソグラフィ技術を用いて、領域３２−６の上、及び、領域３１−６における後にゲート電極が形成される部分の上に、フォトレジスト層を形成し、それらのフォトレジスト層をマスクとしてｎ＋型多結晶シリコン層をエッチングすることによって、領域３１−６の上にゲート電極３１−１を形成する。次に、ゲート電極３１−１及び領域３２−６の上にフォトレジスト層を残したままイオン注入を行ってソース領域３１−２、ドレイン領域３１−３を形成した後、フォトレジスト層を除去する。次いで、図１２（ｃ）に示すように、同様の工程を用いて、ゲート電極３２−１、ソース領域３２−２、ドレイン領域３２−３を形成する。その後、図１２（ｄ）は、ゲート配線１Ｄ、ソース配線２Ｄ、ドレイン配線３Ｄを形成して、本第８の実施形態の製造工程を完了する。本第８の実施形態の製造方法も、第７の実施形態の製造方法と同様の効果を有する。【００４５】
図１３（ａ）乃至図１３（ｄ）は、本発明の第９の実施形態の製造方法を工程順に示す平面図である。先ず、図１３（ａ）に示すように、第８の実施形態と同様に、後にＭＯＳＦＥＴの活性層、即ちソース領域及びドレイン領域が形成される領域４１−６、４２−６を画定した後、全面にゲート絶縁膜、ｎ＋型多結晶シリコン層を形成する。次に、図１３（ｂ）に示すように、全面にネガ型フォトレジスト層を形成した後、領域４１−６における後にゲート電極が形成される部分のネガ型フォトレジスト層のみを露光して露光領域７Ｅを形成する。その後、図１３（ｃ）に示すように、同様に、領域４２−６における、後にゲート電極が形成される部分にも露光領域７Ｅを形成する。次に、図１３（ｄ）に示すように、ネガ型フォトレジスト層を現像して露光領域７Ｅのみを残し、露光領域７Ｅをマスクとしてｎ＋型多結晶シリコン層をエッチングしてゲート電極４１−１、４２−１を形成する。次いで、第８の実施形態と同様の工程を用いて、ソース領域４１−２、４２−２、ドレイン領域４１−３、４２−３を形成する。その後、図１３（ｅ）に示すように、ゲート配線１Ｅ、ソース配線２Ｅ、及びドレイン配線３Ｅを形成して、本第９の実施形態の製造工程を完了する。本第９の実施形態の製造方法も、第７の実施形態及び第８の実施形態の製造方法と同様の効果を有する。【００４６】
本発明の第８の実施形態及び第９の実施形態においては、ＭＯＳＦＥＴが用いられているが、半導体ボディ中に複数のコレクタ領域を画定した後に、各コレクタ領域中にベース領域及びエミッタ領域を、それらを形成する工程の少なくとも一部が別々の工程になるように形成して複数のバイポーラトランジスタを製造する製造方法によっても、同様の効果を得ることができる。
【実施例】
【００４７】
次に、上述のいくつかの実施形態のレイアウトパターンにおけるトランジスタ間の相関及びばらつき（標準偏差）を測定して、本発明の効果を確認した結果について説明する。【００４８】
図１４（ａ）乃至図１４（ｄ）は、用いたレイアウトパターンの平面図である。いずれのレイアウトパターンにおいても、トランジスタは、ゲート長が０．１μｍとなるプロセスで製造されたｎチャネルＭＯＳＦＥＴであり、その製造にはダミーゲート電極６３が用いられている。図１４（ｂ）乃至図１４（ｄ）では、そのような構造のＭＯＳＦＥＴが２個並列に接続されている。図１４(ａ)はゲート電極６４、ソース領域６５及びドレイン領域６６の外側にダミーゲート電極６３が形成されているパターンである。図１４（ｂ）は、２個のトランジスタのゲート電極６４とダミーゲート電極６３との間隔が等しいパターンである。図１４（ｃ）は、２個のトランジスタのゲート電極６４とダミーゲート電極６３との間隔が異なるパターンである。図１４（ｄ）は、２個のトランジスタのゲート電極６１−１、６２−１とダミーゲート電極６３との間隔は等しいが、一方のゲート電極６１−１がｎ＋型多結晶シリコンで形成されており、他方のゲート電極６２−１は、ｎ＋型多結晶シリコンよりなる第１のゲート電極領域６２−１ａとｐ＋型多結晶シリコンよりなる第２のゲート電極領域６２−１ｂとから形成されているパターンである。図１４（ｂ）のパターンにおいて、２つのゲート電極は、同一の製造工程で形成されている。また、図１４（ａ）は、１個のトランジスタが単独に存在するパターンである。【００４９】
１つの半導体チップ上に、ゲート電極６４とダミーゲート電極６３との間隔が異なるトランジスタ、及び、ｎ＋型多結晶シリコンよりなる第１のゲート電極領域とｐ＋型多結晶シリコンよりなる第２のゲート電極領域とで形成されたゲート電極を有するトランジスタを、夫々、複数作製して、図１４（ａ）乃至（ｄ）の各パターン〔以下、パターン（ａ）乃至（ｄ）という〕に対応する組み合わせを得るために、それらのトランジスタから、夫々のパターンに対して一定数（２４個）のトランジスタを選択した。【００５０】
最初に、パターン（ｂ）、（ｃ）、（ｄ）に対して選択された各２４個のトランジスタのゲート長を測定して、夫々、トランジスタ２個ずつの組み合わせを設定して、それらの組み合わせに対する２つのゲート長間の相関係数（ピアソンの積率相関係数）を計算した。図１５は、相関係数の計算結果を示した図である。図１５より明らかなように、パターン（ｂ）よりも、パターン（ｃ）及びパターン（ｄ）の方が、相関係数が小さくなる。これは、２個のＭＯＳＦＥＴが異なる形状を有するか、又は、２個のＭＯＳＦＥＴのまわりのレイアウトが異なることによって、ゲート電極のパターニング及びエッチングにおけるばらつきの発生の仕方が変化し、一方のＭＯＳＦＥＴのゲート電極が太った場合に、他方のＭＯＳＦＥＴのゲート電極も同様に太る可能性が低くなるためである。【００５１】
図１６は、上記の相関係数の計算において組み合わせて用いた２個のトランジスタのゲート長の平均値の標準偏差（ばらつき）を計算した結果を示している図である。図１６には、パターン（ａ）として用いられた２４個のトランジスタのゲート長の標準偏差も示されている。図１６より明らかなように、トランジスタが単独で形成されているパターン（ａ）において、最も標準偏差が大きく、パターン（ｂ）において、次に標準偏差が大きい。そして、パターン（ｃ）及びパターン（ｄ）における標準偏差は、パターン（ａ）及びパターン（ｂ）における標準偏差よりもかなり小さくなっている。即ち、同一のトランジスタ群内のトランジスタの形状か、又は、トランジスタのまわりのレイアウトに変化を持たせることによって、トランジスタ群間の特性のばらつきを小さくすることができる。【００５２】
以上の説明において、トランジスタ群は、１つのチップ内に複数形成されているとしているが、１つのチップ内に１個だけ形成されているだけでもよい。その場合においても、本発明の特徴を有する半導体装置は、多数のチップ間での特性のばらつきを減少させる効果を有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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