【事件の表示】
　平成１０年特許願第２７３２４１号「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１２年　４月　７日出願公開、特開２０００−１０１０９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年９月２８日の出願であって、平成１５年５月１９日付けで拒絶査定がなされ、これに対し、同年６月２６日に拒絶査定に対する審判請求がなされるとともに、同年７月２４日付けで手続補正がなされたものである。
　
２．平成１５年７月２４日付けの手続補正について
　
[補正却下の決定の結論]
　平成１５年７月２４日付けの手続補正を却下する。
　
[理由]
（１）補正の内容
　平成１５年７月２４日付けの手続補正（以下、「本件補正」という。）の内容は、平成１５年３月１８日付けで補正された特許請求の範囲を次のとおりに補正する（以下、補正前の請求項１及び２を、それぞれ「補正前請求項１」及び「補正前請求項２」といい、補正後の請求項１及び２を「補正後請求項１」及び「補正後請求項２」という。）とともに、発明の詳細な説明を補正するものである。
「【請求項１】　ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたサイドウォールスペーサを備えたゲート電極とチャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造であり、かつ、前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成され、前記ゲート電極及びソース・ドレイン領域が、表面層にサリサイドを備えることを特徴とする半導体装置。
　【請求項２】　半導体基板上に所定の厚さのゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板全面に、所定の注入量、エネルギーにより酸素を注入し、熱処理を行うことにより、半導体基板内に埋め込み酸化膜及び該埋め込み酸化膜上にチャネル領域側で薄く、ソース・ドレイン領域側で厚い再結晶層を形成する工程と、
　前記ゲート電極をマスクとしてイオン注入することで、チャネル領域及びその両側に一対のＬＤＤ部を形成する工程と、
　前記ゲート電極の側壁にサイドウォールスペーサを形成し、前記ゲート電極及びサイドウォールスペーサをマスクとしてイオン注入することで、ＬＤＤ部の外側にソース・ドレイン領域を形成する工程と、
　前記ゲート電極及びソース・ドレイン領域の表面層にサリサイドを形成する工程とからなることを特徴とする半導体装置の形成方法。」
　
（２）本件補正についての検討
　
（２−１）補正事項の整理
【補正事項１】
　補正前請求項１を次のように補正する。
「ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたサイドウォールスペーサを備えたゲート電極とチャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造であり、かつ、前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成され、前記ゲート電極及びソース・ドレイン領域が、表面層にサリサイドを備えることを特徴とする半導体装置。」
【補正事項２】
　補正前請求項２を次のように補正する。
「半導体基板上に所定の厚さのゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板全面に、所定の注入量、エネルギーにより酸素を注入し、熱処理を行うことにより、半導体基板内に埋め込み酸化膜及び該埋め込み酸化膜上にチャネル領域側で薄く、ソース・ドレイン領域側で厚い再結晶層を形成する工程と、
　前記ゲート電極をマスクとしてイオン注入することで、チャネル領域及びその両側に一対のＬＤＤ部を形成する工程と、
　前記ゲート電極の側壁にサイドウォールスペーサを形成し、前記ゲート電極及びサイドウォールスペーサをマスクとしてイオン注入することで、ＬＤＤ部の外側にソース・ドレイン領域を形成する工程と、
　前記ゲート電極及びソース・ドレイン領域の表面層にサリサイドを形成する工程とからなることを特徴とする半導体装置の形成方法。」
【補正事項３】
　明細書の００１５段落を変更する。
【補正事項４】
　明細書の００１６段落を変更する。
【補正事項５】
　明細書の００２２段落を変更する。
【補正事項６】
　明細書の００２４段落を変更する。
　
（２−２）補正の適否
　
（２−２−１）補正の目的の適否及び新規事項の有無について
　
　補正事項１は、「構成されている」（補正前請求項１）を、「構成され、前記ゲート電極及びソース・ドレイン領域が、表面層にサリサイドを備える」（補正後請求項１）とするものであり、また、補正事項２は、「ＬＤＤ部の外側にソース・ドレイン領域を形成する工程とからなる」（補正前請求項２）を、「ＬＤＤ部の外側にソース・ドレイン領域を形成する工程と、前記ゲート電極及びソース・ドレイン領域の表面層にサリサイドを形成する工程とからなる」（補正後請求項２）とするものであって、いずれも、「ゲート電極及びソース・ドレイン領域」の構成を限定するものであるから、特許請求の範囲の減縮を目的とするものである。
　また、本願の願書に最初に添付した明細書の００２０段落及び同図面の図１（ｅ）には、ゲート電極及びソース・ドレイン領域の表面層にサリサイド形成を行うことが記載されているから、補正事項１及び補正事項２は、願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　補正事項３及び補正事項４は、発明の詳細な説明の記載を、補正事項１及び補正事項２にそれぞれ整合させるものであるから、明りょうでない記載の釈明を目的とするものであり、補正事項５は、「ソース・レイン領域」を「ソース・ドレイン領域」とするものであるが、これが誤記の訂正であることは明らかであるから、補正事項３ないし５は、願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　
　補正事項６は、発明の効果として、「また、図１に示すように、ソース・ドレイン領域のサリサイドの厚さをチャネルの厚さより大きくすることができる。」という記載を追加するものである。
　ここで、図１には、前記「サリサイド」に相当する「チタンシリサイド１１」の厚さが「チャネル部４」の厚さより大きく示されているものの、サリサイドによって形成されるシリサイド膜の厚さは、シリコンと反応させる金属膜の材質及び膜厚、アニール処理の温度及び時間等によって変わるものであり、また、シリサイド膜はシリコン表面から下部に向かって形成されるだけでなく、シリコン表面から上部に向かっても形成されるものと認められるから、図１及びそれに関する００２０段落の記載のみをもって、「ソース・ドレイン領域のサリサイドの厚さをチャネルの厚さより大きくすること」が開示されているものとは認められない。
　よって、補正事項６は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないから、特許法第１７条の２第３項の規定に適合しない。
　
（２−２−２）独立特許要件について
　
【本願の発明】
　本願の補正後請求項１及び補正後請求項２に係る発明は、本件補正後における特許請求の範囲に記載された事項により特定されるとおりのものであるところ、その請求項１に係る発明（以下、「本願補正発明」という。）は次のものである。
「ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたサイドウォールスペーサを備えたゲート電極とチャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造であり、かつ、前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成され、前記ゲート電極及びソース・ドレイン領域が、表面層にサリサイドを備えることを特徴とする半導体装置。」
　
【引用例】
　原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平３−２９７１７１号公報（以下、「引用例」という。）には、第１図、第２図とともに、次のとおり記載されている。
「[実施例]
　以下、この発明の一実施例を図について説明する。
　第１図はこの発明の一実施例に係る半導体装置であるＳＯＩ−ＭＯＳＦＥＴを概略的に示す断面図である。図において、・・・従来装置との相違点は、絶縁体層２上の半導体層３の厚みであり、チャネル領域７の厚さがソース・ドレイン領域８・９に比べ薄く形成されていることである。・・・
　また、第１図に示したＳＯＩ−ＭＯＳＦＥＴ半導体装置の構造を第２図（ａ）〜（ｃ）に示す。以下、第２図を参照してその製造方法について説明する。
　まず、半導体基板１に選択酸化により素子分離用の酸化膜４を形成する。その後ゲート酸化膜５及びゲート電極６を形成する（第２図（ａ））。
　次に上記半導体基板１表面に形成された分離酸化膜４及びゲート電極６越しに酸化イオンを・・・注入し（第２図（ｂ））、熱処理を施すことにより、絶縁体層２を形成する。・・・次に、さらにイオン注入をし、自己整合的に・・・高いｎ型不純物濃度を有するソース領域８とドレイン領域９を形成する。」（第３頁右上欄第２行〜左下欄第８行）
　この記載事項によれば、引用例には次の発明（以下、「引用発明」という。）が記載されている。
「ＳＯＩ−ＭＯＳＦＥＴ半導体装置において、半導体基板にゲート酸化膜を介して形成されたゲート電極、チャネル領域、及びソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域が前記ゲート電極に自己整合的に形成され、かつ、前記チャネル領域の厚さが前記ソース領域及びドレイン領域に比べ薄く形成されたことを特徴とする半導体装置。」
　
【対比・判断】
　本願補正発明と引用発明とを対比すると、引用発明の「ＳＯＩ−ＭＯＳＦＥＴ半導体装置」は、本願補正発明の「ＳＯＩ構造を有する半導体装置」に相当する。
　また、引用発明の「半導体基板にゲート酸化膜を介して形成されたゲート電極」は、本願補正発明の「半導体基板上に形成された」「ゲート電極」に相当する。
　さらに、引用発明の「前記チャネル領域の厚さが前記ソース領域及びドレイン領域に比べ薄く形成された」ことは、本願補正発明の「前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成され」たことに相当する。
　よって、本願補正発明と引用発明とは、
「ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたゲート電極、チャネル領域、及びソース・ドレイン領域を備え、かつ、前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成された半導体装置。」
である点で一致し、次の点で相違する。
　
（相違点１）
　本願補正発明においては、「半導体基板上に形成されたサイドウォールスペーサを備えたゲート電極とチャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造であ」るのに対して、引用発明においては、「半導体基板にゲート酸化膜を介して形成されたゲート電極、チャネル領域、及びソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域が前記ゲート電極に自己整合的に形成され」た点。
　
（相違点２）
　本願補正発明においては、「前記ゲート電極及びソース・ドレイン領域が、表面層にサリサイドを備える」のに対して、引用発明は、かかる構成を有していない点。
　
　これらの相違点について検討すると、ＳＯＩ構造を有する半導体装置において、ゲート電極がサイドウォールスペーサを備えるように構成して、ゲート電極に対して自己整合的に一対のＬＤＤ部を形成し（該一対のＬＤＤ部の間の領域がチャネル領域となる。）、ＬＤＤ部の外側にゲート電極及びサイドウォールスペーサに対して自己整合的にソース・ドレイン領域を形成することにより、サイドウォールスペーサを備えたゲート電極と、チャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造となすこと、さらにこの構造に加えて、ゲート電極及びソース・ドレイン領域の表面層に自己整合的に形成されたシリサイド層、いわゆるサリサイドを設けることは、本願の出願前に頒布された刊行物である特開平７−２２１２９７号公報（特に、従来技術に関する、０００３段落〜０００８段落の記載及び図３４〜図３７を参照。）、特開平８−１５３７７８号公報（特に、００１４段落〜００２１段落の記載及び図３６〜図４６を参照。）及び特開平９−２８９１６６号公報（特に、０２４９段落〜０２５９段落の記載及び図１５を参照。）に記載されているように、当該技術分野において周知の技術的事項であるから、引用発明に、この周知技術を用いて、ゲート電極にサイドウォールスペーサを設けるとともに、チャネル領域とソース・ドレイン領域との間にＬＤＤ部を挿入して、該ゲート電極と、チャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造とし、さらには、ゲート電極及びソース・ドレイン領域の表面層にサリサイドを備えるようにすることは、当業者が適宜なし得たものである。
　
　したがって、本願補正発明は、引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（２−３）むすび
　前記（２−２−１）に記載したとおり、補正事項６は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないから、特許法第１７条の２第３項の規定に適合しないものである。
　また、前記（２−２−２）に記載したとおり、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、補正後請求項２に係る発明について検討するまでもなく、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に適合しないものである。
　よって、本件補正は、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　
（３−１）本願発明の認定
　平成１５年７月２４日付けの手続補正は前記２．のとおり却下されたので、本願の請求項に係る発明は、平成１５年３月１８日付け手続補正書の特許請求の範囲の請求項１及び２に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりである。
「ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたサイドウォールスペーサを備えたゲート電極とチャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造であり、かつ、前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成されていることを特徴とする半導体装置。」
　
（３−２）引用例
　これに対して、引用例には、前記（２−２−２）に示すとおりの記載があり、これによれば、引用例には前記（２−２−２）に示すとおりの引用発明が記載されている。
　
（３−３）対比・判断
　本願発明と引用発明とを対比すると、引用発明の「ＳＯＩ−ＭＯＳＦＥＴ半導体装置」は、本願発明の「ＳＯＩ構造を有する半導体装置」に相当する。
　また、引用発明の「半導体基板にゲート酸化膜を介して形成されたゲート電極」は、本願発明の「半導体基板上に形成された」「ゲート電極」に相当する。
　さらに、引用発明の「前記チャネル領域の厚さが前記ソース領域及びドレイン領域に比べ薄く形成された」ことは、本願発明の「前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成され」たことに相当する。
　よって、本願補正発明と引用発明とは、
「ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたゲート電極、チャネル領域、及びソース・ドレイン領域を備え、かつ、前記チャネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成されたことを特徴とする半導体装置。」
である点で一致し、次の点で相違する。
　
（相違点１）
　本願補正発明においては、「半導体基板上に形成されたサイドウォールスペーサを備えたゲート電極とチャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造であ」るのに対して、引用発明においては、「半導体基板にゲート酸化膜を介して形成されたゲート電極、チャネル領域、及びソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域が前記ゲート電極に自己整合的に形成され」た点。
　
　この相違点について検討すると、ＳＯＩ構造を有する半導体装置において、ゲート電極がサイドウォールスペーサを備えるように構成して、ゲート電極に対して自己整合的に一対のＬＤＤ部を形成し（該一対のＬＤＤ部の間の領域がチャネル領域となる。）、ＬＤＤ部の外側にゲート電極及びサイドウォールスペーサに対して自己整合的にソース・ドレイン領域を形成することにより、サイドウォールスペーサを備えたゲート電極と、チャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造となすことは、本願の出願前に頒布された刊行物である特開平７−２２１２９７号公報（特に、従来技術に関する、０００３段落〜０００８段落の記載及び図３４〜図３７を参照。）、特開平８−１５３７７８号公報（特に、００１４段落〜００２１段落の記載及び図３６〜図４６を参照。）及び特開平９−２８９１６６号公報（特に、０２４９段落〜０２５９段落の記載及び図１５を参照。）に記載されているように、当該技術分野において周知の技術的事項であるから、引用発明に、この周知技術を用いて、ゲート電極にサイドウォールスペーサを設けるとともに、チャネル領域とソース・ドレイン領域との間にＬＤＤ部を挿入して、該ゲート電極と、チャネル領域、該チャネル領域の両側に形成された一対のＬＤＤ部、ＬＤＤ部の外側に形成されたソース・ドレイン領域の位置が一義的に決められる構造とすることは、当業者が適宜なし得たものである。
　
　したがって、本願発明は、引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
４．むすび
　以上のとおりであるから、本願は、請求項２に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおりに審決する。