(57)【要約】半導体装置（１）は、集積回路（３，４）が形成された半導体基板（２）と、集積回路（３，４）と外部の接地電極とを電気的に接続する第１の接地端子（７）及び第２の接地端子（８）と、第１の接地端子（７）と第２の接地端子（８）とを電気的に接続する静電破壊保護素子（５）とを備える。第１の接地端子（７）は、半導体基板（２）に電気的に接続され、第２の接地端子（８）は、半導体基板（２）に電気的に接続されない。【特許請求の範囲】
【請求項１】
集積回路が形成された半導体基板と、
前記集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、
前記第１の接地端子と第２の接地端子とを電気的に接続する静電破壊保護素子とを備え、
前記第１の接地端子は、前記半導体基板に電気的に接続され、前記第２の接地端子は、前記半導体基板に電気的に接続されないことを特徴とする静電破壊保護素子を備えた半導体装置。
【請求項２】
前記集積回路は、前記第１の接地端子に接続された第１の回路と、前記第２の接地端子に接続された第２の回路とを備えることを特徴とする請求項１に記載の静電破壊保護素子を備えた半導体装置。
【請求項３】
前記第２の回路は、ローノイズアンプの回路であり、前記第１の回路は、前記ローノイズアンプに流れる電流を制御する制御回路であることを特徴とする請求項２に記載の静電破壊保護素子を備えた半導体装置。
【請求項４】
さらに、前記半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部を備え、
前記静電破壊保護素子は、前記半導体基板から最も離れた配線層に設けられることを特徴とする請求項１から３のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項５】
さらに、前記半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部と、
前記半導体基板及び積層部を内部に備えるパッケージと
を備え、
前記パッケージは、ボールグリッドアレイパッケージ又はウェハレベルチップサイズパッケージであり、
前記配線層の少なくとも１つは、再配線層であり、
前記静電破壊保護素子は、前記再配線層に設けられることを特徴とする請求項１から３のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項６】
前記静電破壊保護素子はアルミニウム配線であることを特徴とする請求項１から５のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項７】
前記静電破壊保護素子は銅配線であることを特徴とする請求項１から５のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項８】
前記静電破壊保護素子の前記第１の接地端子から前記第２の接地端子までの長さは２ｍｍ以上であることを特徴とする請求項１から７のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、高い静電耐圧及び高周波特性が必要とされる静電破壊保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】  近年、半導体装置においては、アナログ回路とデジタル回路の混在はもちろん、これまで単一素子で構成されていたパワーアンプやローノイズアンプ等の集積化が検討されている。このような半導体装置の高集積化、高機能化の進展に伴い、半導体装置の各回路ブロック間でアイソレーションを確保する技術、及び干渉を防ぐ技術が強く要求されている。【０００３】  従来の半導体装置では、上記アイソレーションを確保するために、回路ブロック毎に接地端子や電源端子が分離されていた。そして、接地端子が、ラッチアップ等の不具合を防ぐために半導体基板に接続されていた。しかし、ローノイズアンプのように特に他の回路から干渉を防ぐ必要がある回路や、大電流・大電圧振幅を発生するために特に他の回路への干渉を防ぐ必要がある回路については、その回路の接地端子を半導体基板にも接続しない場合がある。この場合、半導体基板に接続されない接地端子は、静電耐圧が低下するために、他の通常の入出力端子と同様に静電破壊保護素子（以下、「保護素子」という。）を接続する必要がある（例えば、特許文献１参照。）。ただし、このような保護素子を接続することにより、上記アイソレーションを確保できなくなったり、電気的特性が劣化したりすることが少なくなかった。【０００４】  以下に、従来の保護素子を備えた半導体装置について説明する。図１５は、従来の保護素子を備えた半導体装置の構成を模式的に示す図である。図１５に示されるように、半導体装置１０１は、半導体基板１０２、第１の内部回路１０３、第２の内部回路１０４、保護素子１０５、２つの基板コンタクト１０６，１０７、２つの接地端子１０８，１０９、及び電源端子１１０を備える。第１及び第２の各内部回路１０３，１０４は、半導体基板２上に形成された集積回路を機能毎に分離した際に得られる回路ブロックである。第１の接地端子１０８は、第１の内部回路１０３に接続されるとともに、各基板コンタクト１０６，１０７を介して半導体基板１０２に接続される。一方、第２の接地端子１０９は、第２の内部回路１０４に接続され、半導体基板１０２には接続されない。第１の接地端子１０７と第２の接地端子１０８は、第１の内部回路１０３と第２の内部回路１０４との間のアイソレーションを確保し、干渉を防ぐために回路ブロック毎に分離される。半導体基板２に接続されない第２の接地端子１０９には、保護素子１０５が接続される。保護素子１０５は、２つのダイオード１１１，１１２を備える。第１のダイオード１１１は、第１の接地端子１０８と第２の接地端子１０９との間に接続され、第２のダイオード１１２は、第２の接地端子１０９と電源端子１１０との間に接続される。【０００５】  半導体装置１０１は、半導体基板１０２、第１及び第２の各内部回路１０３，１０４、保護素子１０５、及び２つの基板コンタクト１０６，１０７を内部に備えたパッケージを有する半導体パッケージであり、通常、実装基板に実装されて使用される。図１６は、半導体装置１０１が、例えば、ウェハレベルチップサイズパッケージ（Ｗａｆｅ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ  以下、「ＷＬＣＳＰ」という。）にパッケージングされている場合の実装例を示す図である。図１６に示されるように、半導体装置１０１は、実装基板１２０に実装される。【０００６】  半導体装置１０１は、例えば、Ｐ型シリコン基板等の半導体基板１０２を備える。その半導体基板１０２の上部にはＮ型半導体層１２１が形成され、そのＮ型半導体層１２１の上部には、配線層と絶縁層が交互に積層された積層部１２２が形成されている。Ｎ型半導体層１２１には、Ｐ型半導体である２つの基板コンタクト１０６，１０７、並びにＰ型半導体とＮ型半導体から成る第１及び第２の各ダイオード１１１，１１２が形成される。【０００７】  ＷＬＣＳＰの場合、第１及び第２の各接地端子１０８，１０９、及び電源端子１１０は、それぞれ半田ボールで構成される。上述された半導体装置１０１の各構成要素は、積層部１２２を構成する配線層に設けられた複数の電極、及びそれらの電極を接続する複数のバイアホールを用いて、図１５に示された回路になるように接続される。また、第１及び第２の各接地端子１０８，１０９は、実装基板１２０内に設けられた接地電極１２３に、それぞれバイアホールを介して接続される。【０００８】  半導体装置１０１が、図１６に示されるように実装基板１２０に実装された場合、その半導体装置１０１と実装基板１２０の接続関係は、図１７に示される。図１７は、半導体装置１０１と実装基板１２０との接続関係を示す回路図である。図１７に示されるように、電源端子１１０には電源１５０が接続される。また、第１及び第２の各接地端子１０８，１０９は、接地電極１２３に接続されることにより、接地面１５１に接地される。さらに、配線層に設けられた配線、及び配線間には寄生インダクタンスが存在するので、第１の内部回路１０３の接地端子Ａ０と第１の接地端子１０８との間には寄生インダクタンス１５２が存在し、第２の内部回路１０４の接地端子Ｂ０と第２の接地端子１０９との間には、寄生インダクタンス１５３が存在する。また、第１の接地端子１０８と接地面１５１との間、及び第２の接地端子１０９と接地面１５１との間にも、それぞれ対応する寄生インダクタンス１５４，１５５が存在する。【０００９】  通常、実装して使用される状態では、第１及び第２の各接地端子１０８，１０９は、接地面に接地されるため、第１及び第２の各接地端子１０８，１０９から静電気サージが加わることはない。しかし、製造過程や出荷・搬送過程では、それらは接地されていないため、第１及び第２の各接地端子１０８，１０９にも静電気サージが加わることを考えなければならない。以下に、第１及び第２の接地端子１０８，１０９が接地されていない場合に、それらの各接地端子１０８，１０９に静電気サージが加わった場合について説明する。第１及び第２の各接地端子１０８，１０９が接地されていない場合、第１の接地端子１０８に静電気サージが加わると、半導体基板１０２に静電気サージが逃げてバイパスされるため、第１の内部回路１０３に静電気サージが加わることはない。一方、第２の接地端子１０９に静電気サージが加わった場合には、第２の接地端子１０９が半導体基板１０２に接続されていないために、静電気サージがバイパスする経路がなく、第２の内部回路１０４に静電気サージが加わる場合がある。この場合に、保護���子１０５は、第２の内部回路１０４をその静電気サージから保護する。【００１０】  保護素子１０５の動作は、以下の通りである。第２の接地端子１０９に第１の接地端子１０８の電位よりも低い負の静電気サージが加わった場合には、ダイオード１１１がＯＮしてサージ電流を第２の接地端子１０９から第１の接地端子１０８にバイパスし、第２の内部回路１０４を保護する。また、第２の接地端子１０９に電源端子１１０の電位よりも高い正の静電気サージが加わった場合には、ダイオード１１２がＯＮしてサージ電流を第２の接地端子１０９から電源端子１１０にバイパスし、第２の内部回路１０４を保護する。
【特許文献１】特開２０００−３０７０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】  しかしながら、上述の保護素子１０５における第１及び第２の各ダイオード１１１，１１２は寄生容量成分をもつため、第１の内部回路１０３と第２の内部回路１０４との間のアイソレーションが十分確保されない場合がある。例えば、第１の内部回路１０３でノイズが発生した場合、ノイズはまず半導体基板１０２に伝わり、第１のダイオード１１１の寄生容量成分を介して第２の内部回路１０４に伝わる場合がある。また、第１の内部回路１０３のノイズが、電源端子１１０から第２のダイオード１１２の寄生容量成分を介して、接地端子１０９に伝わり、第２の内部回路１０４に伝わる場合もある。つまり、第１の内部回路１０３と第２の内部回路１０４の間のアイソレーションを確保するため、第１及び第２の接地端子１０８、１０９を分離し、第２の接地端子１０９を半導体基板１０２に接続しないという対策を行っていても、第１及び第２の各ダイオード１１１，１１２の寄生容量成分によって上記アイソレーションが確保されないという問題があった。また、図１５に示されるように、第１のダイオード１１１の近くでは基板コンタクト１０７が接続されることが多く、第２の内部回路４と半導体基板３との間のアイソレーションが悪くなるという問題がった。さらに、第１の内部回路３と第２の内部回路４との間のアイソレーションを確保するために、第１及び第２の各ダイオード１１１，１１２のサイズを小さくして寄生容量成分を減らそうとすると静電耐圧が下がるという寄生容量成分と静電耐圧の間のトレードオフが存在するという問題があった。【００１２】  また、図１７の回路では第１及び第２の各ダイオード１１１，１１２の寄生容量成分だけではなく、第１のダイオード１１１がＯＮすることでアイソレーションが悪くなる場合もある。例えば、第２の内部回路１０４が直流的に大電流を流す回路であった場合、寄生インダクタンス１５３，１５５の影響によって、Ｂ０点の電位がＡ０点の電位より、第１のダイオード１１１がＯＮする電圧以上に下がる場合もあるため、第２の内部回路４は、第１のダイオード１１１がＯＮすることにより第１の内部回路１や半導体基板３とのアイソレーションが確保できなくなるという問題もあった。【００１３】  また、半導体基板１０２上にある回路が第１及び第２の内部回路１０１，１０２だけではなく、他にも多数ある場合、また、それらの回路が、特にロジック回路や大きな信号出力を行う回路である場合、半導体基板１０２には種々のノイズが存在していることが多い。このように様々な回路からのノイズを含む半導体基板１０２からアイソレーションを確保することは、第２の内部回路１０２にとって、ノイズ等の干渉を防ぐためにも非常に重要である。【００１４】  本発明は、以上の問題を解決するためになされたものであり、半導体基板に設けられた回路が同一半導体基板上の他の回路や半導体基板から十分なアイソレーションを確保しつつ高い静電耐圧を有することを可能にする静電破壊保護素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】  本発明による静電破壊保護素子を備えた半導体装置は、集積回路が形成された半導体基板と、前記の集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、前記の第１の接地端子と第２の接地端子とを電気的に接続する静電破壊保護素子とを備える。前記の第１の接地端子は、前記の半導体基板に電気的に接続され、前記の第２の接地端子は、前記の半導体基板に電気的に接続されない。以下、この半導体装置を、第１の半導体装置という。【００１６】  好ましくは、前記の集積回路は、前記の第１の接地端子に接続された第１の回路と、前記の第２の接地端子に接続された第２の回路とを備える。以下、この半導体装置を、第２の半導体装置という。【００１７】  好ましくは、前記の第２の回路は、ローノイズアンプの回路であり、前記の第１の回路は、前記のローノイズアンプに流れる電流を制御する制御回路である。以下、この半導体装置を、第３の半導体装置という。【００１８】  好ましくは、第１〜第３のいずれかの半導体装置は、さらに、前記の半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部を備える。前記の静電破壊保護素子は、前記の半導体基板から最も離れた配線層に設けられる。以下、この半導体装置を、第４の半導体装置という。【００１９】  好ましくは、第１〜第３のいずれかの半導体装置は、さらに、前記の半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部と、前記の半導体基板及び積層部を内部に備えるパッケージとを備える。前記のパッケージは、ボールグリッドアレイパッケージ又はウェハレベルチップサイズパッケージであり、前記の配線層の少なくとも１つは、再配線層である。前記の静電破壊保護素子は、前記の再配線層に設けられる。以下、この半導体装置を、第５の半導体装置という。【００２０】  好ましくは、第１〜第５のいずれかの半導体装置において、前記の静電破壊保護素子はアルミニウム配線である。以下、この半導体装置を、第６の半導体装置という。【００２１】  好ましくは、第１〜第５のいずれかの半導体装置において、前記の静電破壊保護素子は銅配線である。以下、この半導体装置を、第７の半導体装置という。【００２２】  好ましくは、第１〜第７のいずれかの半導体装置において、前記の静電破壊保護素子の前記の第１の接地端子から前記の第２の接地端子までの長さは２ｍｍ以上である。
【発明の効果】
【００２３】  本発明に係る静電破壊保護素子を備えた半導体装置は、集積回路が形成された半導体基板と、集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、第１の接地端子と第２の接地端子とを電気的に接続する静電破壊保護素子とを備え、第１の接地端子は、半導体基板に電気的に接続され、第２の接地端子は、半導体基板に電気的に接続されないので、同一半導体基板上の他の回路や半導体基板からアイソレーションを十分に確保しつつ静電耐圧が高い回路を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明による静電破壊保護素子を備えた半導体装置１の構成を模式的に示す図である。
【図２】半導体装置１の実装基板２０に対する実装例を示し、半導体装置１の構成をより詳細に示す図である。
【図３】半導体装置１の実装基板２０に対する実装例を示し、実装基板２０の構成をより詳細に示す図である。
【図４】半導体装置１を、半田ボールが設けられた表面から見たときの平面図である。
【図５】半導体装置１と実装基板２０との接続関係を示す回路図である。
【図６】第１の内部回路３で発生したノイズが第２の内部回路４にどのように伝わるかを説明する回路図である。
【図７】ノイズの周波数と、Ａ点からみた第１の内部回路３の出力インピーダンスとの関係の一例を示すグラフである。
【図８】ノイズの周波数と、Ｂ点からみた第２の内部回路４の入力インピーダンスとの関係の一例を示すグラフである。
【図９】保護素子５のインダクタンス成分の値とアイソレーションとの関係を示すグラフである。
【図１０】本発明による、半導体基板に接続された２個の接地端子と半導体基板に接続されない１個の接地端子を有する半導体装置６０の構成を模式的に示す図である。
【図１１】半導体装置６０の実装基板２０に対する実装例を示し、半導体装置６０の構成をより詳細に示す図である。
【図１２】半導体装置６０の実装基板２０に対する実装例を示し、実装基板２０の構成をより詳細に示す図である。
【図１３】半導体装置６０を半田ボールが設けられた表面から見たときの平面図である。
【図１４】半導体装置６０を半田ボールが設けられた表面から見たときの平面図である。
【図１５】従来の保護素子を備えた半導体装置１０１の構成を模式的に示す図である。
【図１６】半導体装置１０１の実装基板１２０に対する実装例を示し、半導体装置１０１の構成をより詳細に示す図である。
【図１７】半導体装置１０１と実装基板１２０との接続関係を示す回路図である。
【符号の説明】
【００２５】  １  半導体装置、２  半導体基板、３  第１の内部回路、４  第２の内部回路、５  静電破壊保護素子、６  基板コンタクト、７  第１の接地端子、８  第２の接地端子、９  電源端子
【発明を実施するための最良の形態】
【００２６】  以下、添付の図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の実施の形態による静電破壊保護素子を備えた半導体装置の構成を模式的に示す図である。図１に示されるように、半導体装置１は、半導体基板２、２つの内部回路３，４、静電破壊保護素子５、基板コンタクト６、２つの接地端子７，８、及び電源端子９を備える。例えば、半導体基板２は、シリコン（Ｓｉ）基板である。各内部回路３，４は、半導体基板２上に形成された集積回路を機能毎に分離して得られる回路ブロックである。例えば、第２の内部回路４は、ローノイズアンプ回路であり、第１の内部回路３は、そのローノイズアンプ回路に流れる電流を制御する制御回路である。第１の内部回路３は、電源端子９、及び第１の接地端子７に接続され、第２の内部回路４は、第２の接地端子８に接続される。また、第１の接地端子７は、基板コンタクト６を介して半導体基板２に接続される一方、第２の接地端子８は、半導体基板２に接続されない。第１の接地端子７と第２の接地端子８は、第１の内部回路３と第２の内部回路４との間のアイソレーションを確保し、干渉を防ぐために回路ブロック毎に分離され、第２の内部回路４に接続された第２の接地端子８は、半導体基板２に接続されない。また、保護素子５は、第１の接地端子７と第２の接地端子８とを接続する。【００２７】  半導体装置１は、半導体基板２、第１の内部回路３、第２の内部回路４、保護素子５、及び基板コンタクト６を内部に備えたパッケージを有する半導体パッケージである。そして、半導体パッケージは、通常、実装基板に実装されて使用される。近年は、例えばノート型パーソナルコンピュータや携帯電話等に利用できるように半導体パッケージの小型化が求められ、例えば、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ  以下、「ＢＧＡ」という。）やＷＬＣＳＰ等の、チップサイズと同等か、わずかに大きいチップサイズパッケージ（ＣＳＰ）の半導体パッケージが主流である。図２は、半導体装置１がＷＬＣＳＰにパッケージングされている場合に実装基板に実装されるときの実装例を示す図である。図２に示されるように、半導体装置１は、実装基板２０に実装される。【００２８】  半導体装置１は、例えば、Ｐ型シリコン基板等の半導体基板２を備える。その半導体基板２の上部にはＮ型半導体層２１が形成され、そのＮ型半導体層２１の上部には、配線層と絶縁層が交互に積層された積層部２２が形成される。Ｎ型半導体層２１の中には、Ｐ型半導体からなる基板コンタクト６が形成される。【００２９】  積層部２２の複数の配線層には、アルミニウム（Ａｌ）配線２３〜２５、２７〜２９と、保護素子５を構成する銅（Ｃｕ）配線２６とが設けられる。Ａｌ配線２３〜２５、及びＡｌ配線２７〜２９は、それぞれ半導体基板２側から順に積層されており、Ａｌ配線２３とＡｌ配線２７、Ａｌ配線２４とＡｌ配線２８、並びにＡｌ配線２５とＡｌ配線２９は、それぞれ同一の配線層に設けられる。また、Ａｌ配線２３〜２５は、第１の内部回路３に接続され、Ａｌ配線２７〜２９は、第２の内部回路４に接続される。Ｃｕ配線２６は、第１の内部回路３及び第２の内部回路４の両方に接続される。配線２３〜２６は、スルーホール３０によって互いに電気的に接続され、配線２６〜２９は、スルーホール３１によって互いに電気的に接続される。図２に示されるように、半導体装置１は、積層部２２の最上層が実装基板２０の実装面に対向するように、実装基板２０に実装される。【００３０】  ＷＬＣＳＰの場合、第１及び第２の各接地端子７，８、及び電源端子９（図示しない）は、それぞれ半田ボールで構成される。第１の接地端子７及び第２の接地端子８は、それぞれ対応するバイアホール３２，３３によって、Ｃｕ配線２６に接続される。また、Ｐ型半導体である基板コンタクト６は、同じＰ型の半導体基板２に接続されるとともに、バイアホール３４によって配線２３に接続される。なお、図２では、わかりやすいように、Ｃｕ配線２６の一部の形状を変化させ、その変化した形状部分を静電破壊保護素子５として示しているが、第１の接地端子７と第２の接地端子８との間に接続されるＣｕ配線２６は、全体として静電破壊保護素子５として作用する。【００３１】  図２に示されるように、第１の接地端子７は、実装基板２０の表面に形成された電極３５に接続され、第２の接地端子８は、実装基板２０の表面に形成された電極３６に接続される。電極３５，３６は、対応するバイアホール３７，３８を介して、実装基板２０の内部に形成された配線３９にそれぞれ接続される。配線３９は、接地電極として作用する。【００３２】  図３は、図２と同様に、半導体装置１がＷＬＣＳＰにパッケージングされている場合の半導体装置１の実装基板２０に対する実装例を示す図であり、実装基板２０の構成をより詳細に示す。図３に示されるように、実装基板２０は、半導体装置１を実装する実装面４０と、実装基板２０の内部に形成された第２配線層４１、第３配線層４２、第４配線層４３、及び第５配線層４４を備える。実装面４０には、第１及び第２の各接地端子７，８、及び電源端子９がそれぞれ接続される電極３５，３６，４５が設けられる。配線３９は、第２配線層４１に設けられる。このように、実装基板２０において、接地電極は、一般的に、第２配線層４１に設けられる。【００３３】  上述したように、実装面４０の電極３５，３６は、対応するバイアホール３７，３８を介して、第２配線層４１に設けられた配線３９にそれぞれ接続される。なお、半導体装置１のパッケージの表面には、第１及び第２の各接地端子７，８、及び電源端子９として作用する半田ボールの他に、接地端子や電源端子等の接続端子として作用する別の半田ボールが設けられてもよい。その場合には、実装基板２０の実装面４０、並びに第３及び第５の配線層４２〜４４に、それらの半田ボールが接続される電極が設けられてもよく、さらに、それらの半田ボールと実装基板２０内の配線とを接続するために、実装基板２０内にバイアホールが設けられてもよい。【００３４】  なお、積層部２２の配線総数は、図２に示したものに限られない。また、半導体装置１がＷＬＣＳＰである場合、静電破壊保護素子５を構成するＣｕ配線２６は、半導体基板２上に形成された電極パッド（図示しない）とパッケージの表面に形成された半田ボールとを接続する配線、すなわち再配線であってよい。このとき、このＣｕ配線２６が設けられる配線層を再配線層という。【００３５】  図４は、半導体装置１を、半田ボールが設けられた表面から見たときの平面図である。図４に示されるように、保護素子５は、第１の接地端子７と第２の接地端子８との間に接続される。【００３６】  以上のような半導体装置１において、第１及び第２の各接地端子７，８が接地されていないときに、第１及び第２の接地端子７，８に静電気サージが加わった場合について説明する。第１の接地端子７に静電気サージが加わった場合には、その静電気サージは、基板コンタクト６を介して半導体基板２にバイパスされるので、第１の内部回路３に静電気サージが加わることはない。一方、第２の接地端子８に静電気サージが加わった場合には、第１の接地端子７を介して半導体基板２に静電気サージがバイパスされるため、第２の内部回路４に静電気サージが加わることはない。すなわち、第２の内部回路４は保護素子５によって保護される。本発明の実施の形態による半導体装置において、静電破壊保護素子は、第１の接地端子７と第２の接地端子８とを接続する配線によって構成されているため、半導体基板２に接続されない第２の接地端子８に加わった静電気サージを第１の接地端子４にバイパスすることができ、高い静電耐圧を実現することができる。また、本実施の形態による半導体装置は、静電破壊保護素子として、従来の半導体装置のようにダイオードを用いないので、従来の半導体装置よりも回路の静電耐圧を向上させることができる。【００３７】  半導体装置１が、図２及び図３に示されるように実装基板２０に実装された場合、その半導体装置１と実装基板２０の接続関係は、図５に示される。図５は、半導体装置１と実装基板２０との接続関係を示す回路図である。図５に示されるように、電源端子９には、電源５０が接続される。また、第１及び第２の各接地端子７，８は、接地面５２に接地される。これは、第１及び第２の各接地端子７，８が、接地電極として作用する実装基板２０の配線３９に接続されるからである。さらに、配線層に設けられる配線、及び配線間には寄生インダクタンスが存在するので、第１の内部回路３の接地端子Ａと第１の接地端子７との間には、寄生インダクタンス５２が存在し、第２の内部回路４の接地端子Ｂと第２の接地端子８との間には、寄生インダクタンス５３が存在する。また、第１の接地端子７と接地面５１との間、及び第２の接地端子８と接地面５１との間にも、それぞれ対応する寄生インダクタンス５４，５５が存在する。さらに、保護素子５は、インダクタンス成分５６を有する。【００３８】  以下に、第１の内部回路３でノイズが発生した場合の第２の内部回路４に対する影響について説明する。図６は、第１の内部回路３で発生したノイズが第２の内部回路４にどのように伝わるかを説明する回路図である。図６に示されるように、接地端子Ａと第１の接地端子７との間の寄生インダクタンスの値（Ｌ値）をＬ５２、接地端子Ｂと第２の接地端子８との間の寄生インダクタンスの値をＬ５３、第１の接地端子７と接地面５１との間の寄生インダクタンスの値をＬ５４、第２の接地端子８と接地面５１との間の寄生インダクタンスの値をＬ５５とする。また、保護素子５のインダクタンス成分をＬ５６とする。第１の内部回路３で発生したノイズは、寄生インダクタンス５２を介して、第１の接地端子７、保護素子５、第２の接地端子８、及び寄生インダクタンス５３を通り、第２の内部回路４に至る。ここで、第１の内部回路３で発生するノイズの電圧をＶｉ、そのノイズがＢ点に到達したときのＢ点での電圧をＶｏとし、Ａ点からみた第１の内部回路３の出力インピーダンスをＺ０、Ｂ点からみた第２の内部回路４の入力インピーダンスをＺＬとすると、以下の式（１）が成り立つ。
【数１】
2005053028.tif 000002
【００３９】  半導体装置１のパッケージが、ＢＧＡパッケージやＷＬＣＳＰ等である場合、Ｌ５２〜Ｌ５５は、それぞれ０．５ｎＨ程度である。第１の内部回路３が、例えば、バイアス回路を含む比較的大きな回路であるとき、ノイズの周波数と、Ａ点からみた第１の内部回路３の出力インピーダンスとの関係の一例を図７に示す。図７のグラフにおいて、横軸はノイズの周波数、縦軸は第１の内部回路３の出力インピーダンスをそれぞれ示す。図７に示されるように、ノイズの周波数が１０００ＭＨｚ、すなわち１ＧＨｚ付近のとき、出力インピーダンスの大きさは約６０Ωである。【００４０】  また、第２の内部回路４は、例えば、ローノイズアンプ等の回路である。このとき、Ｂ点からみた第２の内部回路４の入力インピーダンスは、エミッタ接地アンプのエミッタ側からみたインピーダンスとなる。図８は、ノイズの周波数と、Ｂ点からみた第２の内部回路４の入力インピーダンスとの関係の例を示すグラフである。図８のグラフにおいて、横軸はノイズの周波数、縦軸は第２の内部回路４の入力インピーダンスをそれぞれ示す。図８に示されるように、ノイズの周波数が１ＧＨｚ付近のとき、入力インピーダンスの大きさは約８００Ωである。【００４１】  図９は、ノイズの周波数が１ＧＨｚの場合に保護素子５のインダクタンス成分の値であるＬ２１を変化させたときのＶｏ／Ｖｉの値を示すグラフである。ここで、Ａ点からみた第１の内部回路３のインピーダンスＺｏは６０Ω、Ｂ点からみた第２の内部回路４のインピーダンスＺＬは８００Ωであると仮定する。図９のグラフにおいて、横軸は保護素子５のインダクタンス成分の値（Ｌ値）、縦軸はＶｏ／Ｖｉの値をそれぞれ示す。Ｖｏ／Ｖｉは、第１の内部回路３と第２の内部回路４の間のアイソレーションの程度を示す。アイソレーションの程度は、２０ｄＢ以上で実用可能である。さらに好ましくは、３０ｄＢ以上である。最も好ましくは、４０ｄＢ以上である。図９に示されるように、保護素子５のインダクタンス成分の値Ｌ５６が２ｎＨ程度あればアイソレーションが４０ｄＢ以上確保できることがわかる。配線の寄生インダクタンスの値は、配線の材質や幅に関係なく、その長さにのみ依存し、１ｍｍで１ｎＨであるので、保護素子４として作用する配線の長さは２ｍｍ以上にすることが望ましい。【００４２】  また、図６に示された回路から、Ｌ５４，Ｌ５５の値が小さく、Ｌ５２，Ｌ５３の値が大きい方ほど、第１の内部回路３と第２の内部回路４との間のアイソレーションは高くなることがわかる。したがって、保護素子５は、できる限り第１及び第２の各内部回路３，４から距離を離し、第１及び第２の各接地端子７，８に近づけることが望ましい。よって、本実施の形態１による半導体装置１において、保護素子５として作用する配線２６は、積層部２２における最上層、すなわち実装基板２０に最も近い配線層、若しくは積層部２２において半導体基板２から２番目に離れた配線層、すなわち実装基板２０に２番目に近い配線層に設けられることが望ましい。【００４３】  集積度が上がり、ロジック回路や大きな電圧振幅を発生する回路が同一半導体基板上にある場合、半導体基板を伝わってくるノイズや干渉波が問題なることが多く、ローノイズアンプのようにわずかなノイズでも特性に影響される回路では半導体基板とできる限りアイソレーションを確保することが重要である。本発明による半導体装置では、第２の内部回路４に接続された第２の接地端子８を半導体基板２に接続せず、保護素子５によって第１の接地端子７に接続するので、第２の内部回路４は、高い静電耐圧を実現しつつ、第１の内部回路３や半導体基板３と十分なアイソレーションを確保することができる。また、保護素子５の寄生インダクタンス成分によって第１の内部回路３や半導体基板２との間のアイソレーションを十分確保することができる。よって、第２の内部回路４が、たとえローノイズアンプの回路であっても、同一の半導体基板上の他の回路や半導体基板からのノイズによって誤動作することを防止することができる。なお、本発明による半導体装置における静電破壊保護素子は、１０ＭＨｚ以上の周波数を有するノイズに対して上記効果を有する。【００４４】  また、本発明による半導体装置は、上述の静電破壊保護素子５を用いることによって、第２の内部回路４から接地面５１までの寄生インダクタンス成分を減らすことができる。保護素子５がない場合、第２の内部回路４から接地面５１までの寄生インダクタンス成分の値は、Ｌ５３＋Ｌ５５で表される。しかし、保護素子４がある場合は、Ｌ５３＋Ｌ５５・（Ｌ５６＋Ｌ５４）／（Ｌ５５＋Ｌ５６＋Ｌ５４）となる。先ほどと同様に、Ｌ５２〜Ｌ５５を０．５ｎＨとし、Ｌ５６を２ｎＨとして、第２の内部回路４から接地面５１までの寄生インダクタンス成分を試算すると、保護素子４がない場合は１ｎＨ，保護素子４がある場合は０．９２ｎＨとなり、上記寄生インダクタンス成分を約１０％程度低減することができる。また、第２の接地端子８のように半導体基板２に接続されていない接地端子が他にも複数あり、その接地端子のそれぞれを、上述したような保護素子によって第１の接地端子７に接続すれば、さらに第２の内部回路４から接地面５１までの寄生インダクタンス成分の低減の効果は増す。この保護素子５による第２の内部回路４から接地面５１までの寄生インダクタンス成分の低減によって、第２の内部回路４の高周波特性を向上させる効果がある。また、第２の内部回路４の高周波特性が向上することによって、半導体装置の集積回路全体の高周波特性が向上する。【００４５】  以上から、保護素子５は、できるかぎり半導体基板３から物理的距離が離れた最上層の配線が望ましく、２ｍｍ程度の長さをもたせ、寄生インダクタンス（Ｌ）成分を持たせることが望ましい。また、保護素子５の材料は任意であり、ワイヤ配線であってもよいが、好ましくは、ＡＬ配線又はＣｕ配線である。なお、図１では、第１の内部回路３と第２の内部回路４は接続されているが、必ずしも接続されている必要はない。また、半導体基板２はＮ型半導体基板でもＰ型半導体基板でもよい。【００４６】  なお、上述の説明において、半導体装置１は、半導体基板２に接続された接地端子（以下、「基板接続端子」という。）と半導体基板２に接続されない接地端子（以下、「基板非接続端子」という。）をそれぞれ１つずつ有していたが、それぞれ複数個有していてもよい。また、半導体装置１が有する基板接続端子の個数と基板非接続端子の個数が同数であっても異なる数であってもよい。【００４７】  図１０は、２個の基板接続端子と１個の基板非接続端子を有する半導体装置の構成を模式的に示す図である。図１０に示された半導体装置６０において、図１に示された半導体装置１と同一の構成要素には同一の符号を付し、説明を省略する。図１０に示されるように、半導体装置６０は、第３の内部回路６１、第３の接地端子６２、第２の電源端子６３、及び第２の基板コンタクト６４を備える。以下、電源端子９を第１の電源端子９、基板コンタクト６を第１の基板コンタクト６という。図１０に示されるように、第３の接地端子６２は、第３の内部回路６１に接続されるとともに、第２の基板コンタクト６４を介して、半導体基板２に接続される。また、第２の電源端子６３は、第３の内部回路６１に接続される。【００４８】  図１１及び図１２は、半導体装置６０がＷＬＣＳＰにパッケージングされている場合の半導体装置６０の実装基板２０に対する実装例をそれぞれ示す。図１１及び図１２に示された構成において、図２及び図３に示された構成と同一の構成要素には同一の符号を付し、説明を省略する。図１１に示されるように、半導体装置６０のＮ型半導体層２１の中には、Ｐ型半導体からなる第２の基板コンタクト６４が形成され、積層部２２の複数の配線層には、Ａｌ配線７０〜７３が設けられる。Ａｌ配線７０〜７３は、第３の内部回路６１に接続される。Ａｌ配線７０〜７３は、スルーホール７４によって互いに電気的に接続される。ＷＬＣＳＰの場合、第３の接地端子６２、及び第２の電源端子６３は、それぞれ半田ボールで構成される。第３の接地端子６２は、バイアホール７５によって、Ａｌ配線７３に接続される。第２の基板コンタクト６４は、バイアホール７６によって、Ａｌ配線７０に接続される。【００４９】  図１１及び図１２に示されるように、第２の接地端子６２、及び第２の電源端子６３は、それぞれ実装基板２０の実装面４０に形成された対応する電極７７，７８にそれぞれ接続される。電極７７は、バイアホール７９を介して、実装基板２０の内部に形成された接地電極として作用する配線電極３９に接続される。電極７８は、バイアホール８０を介して、実装基板２０の内部の第３配線層４２に設けられた配線電極８１に接続される。なお、図１２に示されるように、第１の電源端子９と第２の電源端子６３は、配線電極８１によって接続される。【００５０】  図１３は、半導体装置６０を、半田ボールが設けられた表面から見たときの平面図である。図１３に示されるように、保護素子５は、第１及び第２の各接地端子７，８に接続される。【００５１】  なお、第２の内部回路３と第３の内部回路６１との間のアイソレーションが問題とならない場合は、第２の接地端子８と第３の接地端子６３との間に別の保護素子が接続されてもよい。図１４は、半導体装置６０を、半田ボールが設けられた表面から見たときの平面図である。図１４に示されるように、第１の接地端子７と第２の各接地端子８との間に保護素子５が接続されるとともに、第２の接地端子８と第３の接地端子６２の間に別の保護素子９０が接続されてもよい。【００５２】  図１０に示される回路であっても、第２の内部回路４は、高い静電耐圧を実現しつつ、第１の内部回路３や半導体基板３とは十分なアイソレーションを確保することができる。【００５３】  さらに、基板非接続端子が複数個存在する場合であっても、それぞれの基板非接続端子を、上述の保護素子により少なくとも１つの基板接続端子と接続すれば、基板非接続端子に接続された回路は、高い静電耐圧を実現しつつ、第１の内部回路３や半導体基板３とは十分なアイソレーションを確保することができる。【００５４】  本発明は特定の実施の形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。よって、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。
【産業上の利用可能性】
【００５５】  本発明にかかる静電破壊保護素子は、高い静電耐圧及び高周波特性が必要とされる半導体装置等に利用できる。また、本発明にかかる静電破壊保護素子を備える半導体装置は、例えば、ノート型パーソナルコンピュータや携帯電話等に適用可能である。
【図１】
2005053028.tif 000003
【図２】
2005053028.tif 000004
【図３】
2005053028.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成17年4月1日(2005.4.1)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求の範囲
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】（補正後）集積回路が形成された半導体基板と、
前記集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、
前記第１の接地端子と第２の接地端子とを電気的に接続する配線から成る静電破壊保護素子と
を備え、
前記第１の接地端子は、前記半導体基板に電気的に接続され、前記第２の接地端子は、前記半導体基板に電気的に接続されないことを特徴とする静電破壊保護素子を備えた半導体装置。
【請求項２】前記集積回路は、前記第１の接地端子に接続された第１の回路と、前記第２の接地端子に接続された第２の回路とを備えることを特徴とする請求項１に記載の静電破壊保護素子を備えた半導体装置。
【請求項３】前記第２の回路は、ローノイズアンプの回路であり、前記第１の回路は、前記ローノイズアンプに流れる電流を制御する制御回路であることを特徴とする請求項２に記載の静電破壊保護素子を備えた半導体装置。
【請求項４】さらに、前記半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部を備え、
前記静電破壊保護素子は、前記半導体基板から最も離れた配線層に設けられることを特徴とする請求項１から３のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項５】さらに、前記半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部と、
前記半導体基板及び積層部を内部に備えるパッケージと
を備え、
前記パッケージは、ボールグリッドアレイパッケージ又はウェハレベルチップサイズパッケージであり、
前記配線層の少なくとも１つは、再配線層であり、
前記静電破壊保護素子は、前記再配線層に設けられることを特徴とする請求項１から３のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項６】前記静電破壊保護素子はアルミニウム配線であることを特徴とする請求項１から５のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項７】前記静電破壊保護素子は銅配線であることを特徴とする請求項１から５のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項８】前記静電破壊保護素子の前記第１の接地端子から前記第２の接地端子までの長さは２ｍｍ以上であることを特徴とする請求項１から７のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【手続補正書】
【提出日】平成18年6月1日(2006.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路が形成された半導体基板と、
前記集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、
前記第１の接地端子と第２の接地端子とを電気的に接続する配線から成る静電破壊保護素子と
を備え、
前記第１の接地端子は、前記半導体基板に電気的に接続され、前記第２の接地端子は、前記半導体基板に電気的に接続されないことを特徴とする静電破壊保護素子を備えた半導体装置。
【請求項２】
前記集積回路は、前記第１の接地端子に接続された第１の回路と、前記第２の接地端子に接続された第２の回路とを備えることを特徴とする請求項１に記載の静電破壊保護素子を備えた半導体装置。
【請求項３】
前記第２の回路は、ローノイズアンプの回路であり、前記第１の回路は、前記ローノイズアンプに流れる電流を制御する制御回路であることを特徴とする請求項２に記載の静電破壊保護素子を備えた半導体装置。
【請求項４】
さらに、前記半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部を備え、
前記静電破壊保護素子は、前記半導体基板から最も離れた配線層に設けられることを特徴とする請求項１から３のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項５】
さらに、前記半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部と、
前記半導体基板及び積層部を内部に備えるパッケージと
を備え、
前記パッケージは、ボールグリッドアレイパッケージ又はウェハレベルチップサイズパッケージであり、
前記配線層の少なくとも１つは、再配線層であり、
前記静電破壊保護素子は、前記再配線層に設けられることを特徴とする請求項１から３のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項６】
前記静電破壊保護素子はアルミニウム配線であることを特徴とする請求項１から５のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項７】
前記静電破壊保護素子は銅配線であることを特徴とする請求項１から５のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【請求項８】
前記静電破壊保護素子の前記第１の接地端子から前記第２の接地端子までの長さは２ｍｍ以上であることを特徴とする請求項１から７のいずれかに記載の静電破壊保護素子を備えた半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い静電耐圧及び高周波特性が必要とされる静電破壊保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置においては、アナログ回路とデジタル回路の混在はもちろん、これまで単一素子で構成されていたパワーアンプやローノイズアンプ等の集積化が検討されている。このような半導体装置の高集積化、高機能化の進展に伴い、半導体装置の各回路ブロック間でアイソレーションを確保する技術、及び干渉を防ぐ技術が強く要求されている。
【０００３】
従来の半導体装置では、上記アイソレーションを確保するために、回路ブロック毎に接地端子や電源端子が分離されていた。そして、接地端子が、ラッチアップ等の不具合を防ぐために半導体基板に接続されていた。しかし、ローノイズアンプのように特に他の回路から干渉を防ぐ必要がある回路や、大電流・大電圧振幅を発生するために特に他の回路への干渉を防ぐ必要がある回路については、その回路の接地端子を半導体基板にも接続しない場合がある。この場合、半導体基板に接続されない接地端子は、静電耐圧が低下するために、他の通常の入出力端子と同様に静電破壊保護素子（以下、「保護素子」という。）を接続する必要がある（例えば、特許文献１参照。）。ただし、このような保護素子を接続することにより、上記アイソレーションを確保できなくなったり、電気的特性が劣化したりすることが少なくなかった。
【０００４】
以下に、従来の保護素子を備えた半導体装置について説明する。図１５は、従来の保護素子を備えた半導体装置の構成を模式的に示す図である。図１５に示されるように、半導体装置１０１は、半導体基板１０２、第１の内部回路１０３、第２の内部回路１０４、保護素子１０５、２つの基板コンタクト１０６，１０７、２つの接地端子１０８，１０９、及び電源端子１１０を備える。第１及び第２の各内部回路１０３，１０４は、半導体基板１０２上に形成された集積回路を機能毎に分離した際に得られる回路ブロックである。第１の接地端子１０８は、第１の内部回路１０３に接続されるとともに、各基板コンタクト１０６，１０７を介して半導体基板１０２に接続される。一方、第２の接地端子１０９は、第２の内部回路１０４に接続され、半導体基板１０２には接続されない。第１の接地端子１０８と第２の接地端子１０９は、第１の内部回路１０３と第２の内部回路１０４との間のアイソレーションを確保し、干渉を防ぐために回路ブロック毎に分離される。半導体基板２に接続されない第２の接地端子１０９には、保護素子１０５が接続される。保護素子１０５は、２つのダイオード１１１，１１２を備える。第１のダイオード１１１は、第１の接地端子１０８と第２の接地端子１０９との間に接続され、第２のダイオード１１２は、第２の接地端子１０９と電源端子１１０との間に接続される。
【０００５】
半導体装置１０１は、半導体基板１０２、第１及び第２の各内部回路１０３，１０４、保護素子１０５、及び２つの基板コンタクト１０６，１０７を内部に備えたパッケージを有する半導体パッケージであり、通常、実装基板に実装されて使用される。図１６は、半導体装置１０１が、例えば、ウェハレベルチップサイズパッケージ（Ｗａｆｅ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ  以下、「ＷＬＣＳＰ」という。）にパッケージングされている場合の実装例を示す図である。図１６に示されるように、半導体装置１０１は、実装基板１２０に実装される。
【０００６】
半導体装置１０１は、例えば、Ｐ型シリコン基板等の半導体基板１０２を備える。その半導体基板１０２の上部にはＮ型半導体層１２１が形成され、そのＮ型半導体層１２１の上部には、配線層と絶縁層が交互に積層された積層部１２２が形成されている。Ｎ型半導体層１２１には、Ｐ型半導体である２つの基板コンタクト１０６，１０７、並びにＰ型半導体とＮ型半導体から成る第１及び第２の各ダイオード１１１，１１２が形成される。
【０００７】
ＷＬＣＳＰの場合、第１及び第２の各接地端子１０８，１０９、及び電源端子１１０は、それぞれ半田ボールで構成される。上述された半導体装置１０１の各構成要素は、積層部１２２を構成する配線層に設けられた複数の電極、及びそれらの電極を接続する複数のバイアホールを用いて、図１５に示された回路になるように接続される。また、第１及び第２の各接地端子１０８，１０９は、実装基板１２０内に設けられた接地電極１２３に、それぞれバイアホールを介して接続される。
【０００８】
半導体装置１０１が、図１６に示されるように実装基板１２０に実装された場合、その半導体装置１０１と実装基板１２０の接続関係は、図１７に示される。図１７は、半導体装置１０１と実装基板１２０との接続関係を示す回路図である。図１７に示されるように、電源端子１１０には電源１５０が接続される。また、第１及び第２の各接地端子１０８，１０９は、接地電極１２３に接続されることにより、接地面１５１に接地される。さらに、配線層に設けられた配線、及び配線間には寄生インダクタンスが存在するので、第１の内部回路１０３の接地端子Ａ０と第１の接地端子１０８との間には寄生インダクタンス１５２が存在し、第２の内部回路１０４の接地端子Ｂ０と第２の接地端子１０９との間には、寄生インダクタンス１５３が存在する。また、第１の接地端子１０８と接地面１５１との間、及び第２の接地端子１０９と接地面１５１との間にも、それぞれ対応する寄生インダクタンス１５４，１５５が存在する。
【０００９】
通常、実装して使用される状態では、第１及び第２の各接地端子１０８，１０９は、接地面に接地されるため、第１及び第２の各接地端子１０８，１０９から静電気サージが加わることはない。しかし、製造過程や出荷・搬送過程では、それらは接地されていないため、第１及び第２の各接地端子１０８，１０９にも静電気サージが加わることを考えなければならない。以下に、第１及び第２の接地端子１０８，１０９が接地されていない場合に、それらの各接地端子１０８，１０９に静電気サージが加わった場合について説明する。第１及び第２の各接地端子１０８，１０９が接地されていない場合、第１の接地端子１０８に静電気サージが加わると、半導体基板１０２に静電気サージが逃げてバイパスされるため、第１の内部回路１０３に静電気サージが加わることはない。一方、第２の接地端子１０９に静電気サージが加わった場合には、第２の接地端子１０９が半導体基板１０２に接続されていないために、静電気サージがバイパスする経路がなく、第２の内部回路１０４に静電気サージが加わる場合がある。この場合に、保護素子１０５は、第２の内部回路１０４をその静電気サージから保護する。
【００１０】
保護素子１０５の動作は、以下の通りである。第２の接地端子１０９に第１の接地端子１０８の電位よりも低い負の静電気サージが加わった場合には、ダイオード１１１がＯＮしてサージ電流を第２の接地端子１０９から第１の接地端子１０８にバイパスし、第２の内部回路１０４を保護する。また、第２の接地端子１０９に電源端子１１０の電位よりも高い正の静電気サージが加わった場合には、ダイオード１１２がＯＮしてサージ電流を第２の接地端子１０９から電源端子１１０にバイパスし、第２の内部回路１０４を保護する。
【特許文献１】特開２０００―３０７０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の保護素子１０５における第１及び第２の各ダイオード１１１，１１２は寄生容量成分をもつため、第１の内部回路１０３と第２の内部回路１０４との間のアイソレーションが十分確保されない場合がある。例えば、第１の内部回路１０３でノイズが発生した場合、ノイズはまず半導体基板１０２に伝わり、第１のダイオード１１１の寄生容量成分を介して第２の内部回路１０４に伝わる場合がある。また、第１の内部回路１０３のノイズが、電源端子１１０から第２のダイオード１１２の寄生容量成分を介して、接地端子１０９に伝わり、第２の内部回路１０４に伝わる場合もある。つまり、第１の内部回路１０３と第２の内部回路１０４の間のアイソレーションを確保するため、第１及び第２の接地端子１０８、１０９を分離し、第２の接地端子１０９を半導体基板１０２に接続しないという対策を行っていても、第１及び第２の各ダイオード１１１，１１２の寄生容量成分によって上記アイソレーションが確保されないという問題があった。また、図１５に示されるように、第１のダイオード１１１の近くでは基板コンタクト１０７が接続されることが多く、第２の内部回路１０４と半導体基板１０２との間のアイソレーションが悪くなるという問題がった。さらに、第１の内部回路１０３と第２の内部回路１０４との間のアイソレーションを確保するために、第１及び第２の各ダイオード１１１，１１２のサイズを小さくして寄生容量成分を減らそうとすると静電耐圧が下がるという寄生容量成分と静電耐圧の間のトレードオフが存在するという問題があった。
【００１２】
また、図１７の回路では第１及び第２の各ダイオード１１１，１１２の寄生容量成分だけではなく、第１のダイオード１１１がＯＮすることでアイソレーションが悪くなる場合もある。例えば、第２の内部回路１０４が直流的に大電流を流す回路であった場合、寄生インダクタンス１５３，１５５の影響によって、Ｂ０点の電位がＡ０点の電位より、第１のダイオード１１１がＯＮする電圧以上に下がる場合もあるため、第２の内部回路１０４は、第１のダイオード１１１がＯＮすることにより第１の内部回路１０３や半導体基板１０２とのアイソレーションが確保できなくなるという問題もあった。
【００１３】
また、半導体基板１０２上にある回路が第１及び第２の内部回路１０３，１０４だけではなく、他にも多数ある場合、また、それらの回路が、特にロジック回路や大きな信号出力を行う回路である場合、半導体基板１０２には種々のノイズが存在していることが多い。このように様々な回路からのノイズを含む半導体基板１０２からアイソレーションを確保することは、第２の内部回路１０４にとって、ノイズ等の干渉を防ぐためにも非常に重要である。
【００１４】
本発明は、以上の問題を解決するためになされたものであり、半導体基板に設けられた回路が同一半導体基板上の他の回路や半導体基板から十分なアイソレーションを確保しつつ高い静電耐圧を有することを可能にする静電破壊保護素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による静電破壊保護素子を備えた半導体装置は、集積回路が形成された半導体基板と、前記の集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、前記の第１の接地端子と第２の接地端子とを電気的に接続する静電破壊保護素子とを備える。前記の第１の接地端子は、前記の半導体基板に電気的に接続され、前記の第２の接地端子は、前記の半導体基板に電気的に接続されない。以下、この半導体装置を、第１の半導体装置という。
【００１６】
好ましくは、前記の集積回路は、前記の第１の接地端子に接続された第１の回路と、前記の第２の接地端子に接続された第２の回路とを備える。以下、この半導体装置を、第２の半導体装置という。
【００１７】
好ましくは、前記の第２の回路は、ローノイズアンプの回路であり、前記の第１の回路は、前記のローノイズアンプに流れる電流を制御する制御回路である。以下、この半導体装置を、第３の半導体装置という。
【００１８】
好ましくは、第１〜第３のいずれかの半導体装置は、さらに、前記の半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部を備える。前記の静電破壊保護素子は、前記の半導体基板から最も離れた配線層に設けられる。以下、この半導体装置を、第４の半導体装置という。
【００１９】
好ましくは、第１〜第３のいずれかの半導体装置は、さらに、前記の半導体基板の上部に、少なくとも１つの配線層と少なくとも１つの絶縁層が交互に積層された積層部と、前記の半導体基板及び積層部を内部に備えるパッケージとを備える。前記のパッケージは、ボールグリッドアレイパッケージ又はウェハレベルチップサイズパッケージであり、前記の配線層の少なくとも１つは、再配線層である。前記の静電破壊保護素子は、前記の再配線層に設けられる。以下、この半導体装置を、第５の半導体装置という。
【００２０】
好ましくは、第１〜第５のいずれかの半導体装置において、前記の静電破壊保護素子はアルミニウム配線である。以下、この半導体装置を、第６の半導体装置という。
【００２１】
好ましくは、第１〜第５のいずれかの半導体装置において、前記の静電破壊保護素子は銅配線である。以下、この半導体装置を、第７の半導体装置という。
【００２２】
好ましくは、第１〜第７のいずれかの半導体装置において、前記の静電破壊保護素子の前記の第１の接地端子から前記の第２の接地端子までの長さは２ｍｍ以上である。
【発明の効果】
【００２３】
本発明に係る静電破壊保護素子を備えた半導体装置は、集積回路が形成された半導体基板と、集積回路と外部の接地電極とを電気的に接続する第１の接地端子及び第２の接地端子と、第１の接地端子と第２の接地端子とを電気的に接続する静電破壊保護素子とを備え、第１の接地端子は、半導体基板に電気的に接続され、第２の接地端子は、半導体基板に電気的に接続されないので、同一半導体基板上の他の回路や半導体基板からアイソレーションを十分に確保しつつ静電耐圧が高い回路を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付の図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の実施の形態による静電破壊保護素子を備えた半導体装置の構成を模式的に示す図である。図１に示されるように、半導体装置１は、半導体基板２、２つの内部回路３，４、静電破壊保護素子５、基板コンタクト６、２つの接地端子７，８、及び電源端子９を備える。例えば、半導体基板２は、シリコン（Ｓｉ）基板である。各内部回路３，４は、半導体基板２上に形成された集積回路を機能毎に分離して得られる回路ブロックである。例えば、第２の内部回路４は、ローノイズアンプ回路であり、第１の内部回路３は、そのローノイズアンプ回路に流れる電流を制御する制御回路である。第１の内部回路３は、電源端子９、及び第１の接地端子７に接続され、第２の内部回路４は、第２の接地端子８に接続される。また、第１の接地端子７は、基板コンタクト６を介して半導体基板２に接続される一方、第２の接地端子８は、半導体基板２に接続されない。第１の接地端子７と第２の接地端子８は、第１の内部回路３と第２の内部回路４との間のアイソレーションを確保し、干渉を防ぐために回路ブロック毎に分離され、第２の内部回路４に接続された第２の接地端子８は、半導体基板２に接続されない。また、保護素子５は、第１の接地端子７と第２の接地端子８とを接続する。
【００２５】
半導体装置１は、半導体基板２、第１の内部回路３、第２の内部回路４、保護素子５、及び基板コンタクト６を内部に備えたパッケージを有する半導体パッケージである。そして、半導体パッケージは、通常、実装基板に実装されて使用される。近年は、例えばノート型パーソナルコンピュータや携帯電話等に利用できるように半導体パッケージの小型化が求められ、例えば、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ  以下、「ＢＧＡ」という。）やＷＬＣＳＰ等の、チップサイズと同等か、わずかに大きいチップサイズパッケージ（ＣＳＰ）の半導体パッケージが主流である。図２は、半導体装置１がＷＬＣＳＰにパッケージングされている場合に実装基板に実装されるときの実装例を示す図である。図２に示されるように、半導体装置１は、実装基板２０に実装される。
【００２６】
半導体装置１は、例えば、Ｐ型シリコン基板等の半導体基板２を備える。その半導体基板２の上部にはＮ型半導体層２１が形成され、そのＮ型半導体層２１の上部には、配線層と絶縁層が交互に積層された積層部２２が形成される。Ｎ型半導体層２１の中には、Ｐ型半導体からなる基板コンタクト６が形成される。
【００２７】
積層部２２の複数の配線層には、アルミニウム（Ａｌ）配線２３〜２５、２７〜２９と、保護素子５を構成する銅（Ｃｕ）配線２６とが設けられる。Ａｌ配線２３〜２５、及びＡｌ配線２７〜２９は、それぞれ半導体基板２側から順に積層されており、Ａｌ配線２３とＡｌ配線２７、Ａｌ配線２４とＡｌ配線２８、並びにＡｌ配線２５とＡｌ配線２９は、それぞれ同一の配線層に設けられる。また、Ａｌ配線２３〜２５は、第１の内部回路３に接続され、Ａｌ配線２７〜２９は、第２の内部回路４に接続される。Ｃｕ配線２６は、第１の内部回路３及び第２の内部回路４の両方に接続される。配線２３〜２６は、スルーホール３０によって互いに電気的に接続され、配線２６〜２９は、スルーホール３１によって互いに電気的に接続される。図２に示されるように、半導体装置１は、積層部２２の最上層が実装基板２０の実装面に対向するように、実装基板２０に実装される。
【００２８】
ＷＬＣＳＰの場合、第１及び第２の各接地端子７，８、及び電源端子９（図示しない）は、それぞれ半田ボールで構成される。第１の接地端子７及び第２の接地端子８は、それぞれ対応するバイアホール３２，３３によって、Ｃｕ配線２６に接続される。また、Ｐ型半導体である基板コンタクト６は、同じＰ型の半導体基板２に接続されるとともに、バイアホール３４によって配線２３に接続される。なお、図２では、わかりやすいように、Ｃｕ配線２６の一部の形状を変化させ、その変化した形状部分を静電破壊保護素子５として示しているが、第１の接地端子７と第２の接地端子８との間に接続されるＣｕ配線２６は、全体として静電破壊保護素子５として作用する。
【００２９】
図２に示されるように、第１の接地端子７は、実装基板２０の表面に形成された電極３５に接続され、第２の接地端子８は、実装基板２０の表面に形成された電極３６に接続される。電極３５，３６は、対応するバイアホール３７，３８を介して、実装基板２０の内部に形成された配線３９にそれぞれ接続される。配線３９は、接地電極として作用する。
【００３０】
図３は、図２と同様に、半導体装置１がＷＬＣＳＰにパッケージングされている場合の半導体装置１の実装基板２０に対する実装例を示す図であり、実装基板２０の構成をより詳細に示す。図３に示されるように、実装基板２０は、半導体装置１を実装する実装面４０と、実装基板２０の内部に形成された第２配線層４１、第３配線層４２、第４配線層４３、及び第５配線層４４を備える。実装面４０には、第１及び第２の各接地端子７，８、及び電源端子９がそれぞれ接続される電極３５，３６，４５が設けられる。配線３９は、第２配線層４１に設けられる。このように、実装基板２０において、接地電極は、一般的に、第２配線層４１に設けられる。
【００３１】
上述したように、実装面４０の電極３５，３６は、対応するバイアホール３７，３８を介して、第２配線層４１に設けられた配線３９にそれぞれ接続される。なお、半導体装置１のパッケージの表面には、第１及び第２の各接地端子７，８、及び電源端子９として作用する半田ボールの他に、接地端子や電源端子等の接続端子として作用する別の半田ボールが設けられてもよい。その場合には、実装基板２０の実装面４０、並びに第３及び第５の配線層４２〜４４に、それらの半田ボールが接続される電極が設けられてもよく、さらに、それらの半田ボールと実装基板２０内の配線とを接続するために、実装基板２０内にバイアホールが設けられてもよい。
【００３２】
なお、積層部２２の配線総数は、図２に示したものに限られない。また、半導体装置１がＷＬＣＳＰである場合、静電破壊保護素子５を構成するＣｕ配線２６は、半導体基板２上に形成された電極パッド（図示しない）とパッケージの表面に形成された半田ボールとを接続する配線、すなわち再配線であってよい。このとき、このＣｕ配線２６が設けられる配線層を再配線層という。
【００３３】
図４は、半導体装置１を、半田ボールが設けられた表面から見たときの平面図である。図４に示されるように、保護素子５は、第１の接地端子７と第２の接地端子８との間に接続される。
【００３４】
以上のような半導体装置１において、第１及び第２の各接地端子７，８が接地されていないときに、第１及び第２の接地端子７，８に静電気サージが加わった場合について説明する。第１の接地端子７に静電気サージが加わった場合には、その静電気サージは、基板コンタクト６を介して半導体基板２にバイパスされるので、第１の内部回路３に静電気サージが加わることはない。一方、第２の接地端子８に静電気サージが加わった場合には、第１の接地端子７を介して半導体基板２に静電気サージがバイパスされるため、第２の内部回路４に静電気サージが加わることはない。すなわち、第２の内部回路４は保護素子５によって保護される。本発明の実施の形態による半導体装置において、静電破壊保護素子は、第１の接地端子７と第２の接地端子８とを接続する配線によって構成されているため、半導体基板２に接続されない第２の接地端子８に加わった静電気サージを第１の接地端子７にバイパスすることができ、高い静電耐圧を実現することができる。また、本実施の形態による半導体装置は、静電破壊保護素子として、従来の半導体装置のようにダイオードを用いないので、従来の半導体装置よりも回路の静電耐圧を向上させることができる。
【００３５】
半導体装置１が、図２及び図３に示されるように実装基板２０に実装された場合、その半導体装置１と実装基板２０の接続関係は、図５に示される。図５は、半導体装置１と実装基板２０との接続関係を示す回路図である。図５に示されるように、電源端子９には、電源５０が接続される。また、第１及び第２の各接地端子７，８は、接地面５１に接地される。これは、第１及び第２の各接地端子７，８が、接地電極として作用する実装基板２０の配線３９に接続されるからである。さらに、配線層に設けられる配線、及び配線間には寄生インダクタンスが存在するので、第１の内部回路３の接地端子Ａと第１の接地端子７との間には、寄生インダクタンス５２が存在し、第２の内部回路４の接地端子Ｂと第２の接地端子８との間には、寄生インダクタンス５３が存在する。また、第１の接地端子７と接地面５１との間、及び第２の接地端子８と接地面５１との間にも、それぞれ対応する寄生インダクタンス５４，５５が存在する。さらに、保護素子５は、インダクタンス成分５６を有する。
【００３６】
以下に、第１の内部回路３でノイズが発生した場合の第２の内部回路４に対する影響について説明する。図６は、第１の内部回路３で発生したノイズが第２の内部回路４にどのように伝わるかを説明する回路図である。図６に示されるように、接地端子Ａと第１の接地端子７との間の寄生インダクタンスの値（Ｌ値）をＬ５２、接地端子Ｂと第２の接地端子８との間の寄生インダクタンスの値をＬ５３、第１の接地端子７と接地面５１との間の寄生インダクタンスの値をＬ５４、第２の接地端子８と接地面５１との間の寄生インダクタンスの値をＬ５５とする。また、保護素子５のインダクタンス成分をＬ５６とする。第１の内部回路３で発生したノイズは、寄生インダクタンス５２を介して、第１の接地端子７、保護素子５、第２の接地端子８、及び寄生インダクタンス５３を通り、第２の内部回路４に至る。ここで、第１の内部回路３で発生するノイズの電圧をＶｉ、そのノイズがＢ点に到達したときのＢ点での電圧をＶｏとし、Ａ点からみた第１の内部回路３の出力インピーダンスをＺ０、Ｂ点からみた第２の内部回路４の入力インピーダンスをＺＬとすると、以下の式（１）が成り立つ。
【数１】
2005053028.tif 000020
【００３７】
半導体装置１のパッケージが、ＢＧＡパッケージやＷＬＣＳＰ等である場合、Ｌ５２〜Ｌ５５は、それぞれ０．５ｎＨ程度である。第１の内部回路３が、例えば、バイアス回路を含む比較的大きな回路であるとき、ノイズの周波数と、Ａ点からみた第１の内部回路３の出力インピーダンスとの関係の一例を図７に示す。図７のグラフにおいて、横軸はノイズの周波数、縦軸は第１の内部回路３の出力インピーダンスをそれぞれ示す。図７に示されるように、ノイズの周波数が１０００ＭＨｚ、すなわち１ＧＨｚ付近のとき、出力インピーダンスの大きさは約６０Ωである。
【００３８】
また、第２の内部回路４は、例えば、ローノイズアンプ等の回路である。このとき、Ｂ点からみた第２の内部回路４の入力インピーダンスは、エミッタ接地アンプのエミッタ側からみたインピーダンスとなる。図８は、ノイズの周波数と、Ｂ点からみた第２の内部回路４の入力インピーダンスとの関係の例を示すグラフである。図８のグラフにおいて、横軸はノイズの周波数、縦軸は第２の内部回路４の入力インピーダンスをそれぞれ示す。図８に示されるように、ノイズの周波数が１ＧＨｚ付近のとき、入力インピーダンスの大きさは約８００Ωである。
【００３９】
図９は、ノイズの周波数が１ＧＨｚの場合に保護素子５のインダクタンス成分の値であるＬ５６を変化させたときのＶｏ／Ｖｉの値を示すグラフである。ここで、Ａ点からみた第１の内部回路３のインピーダンスＺｏは６０Ω、Ｂ点からみた第２の内部回路４のインピーダンスＺＬは８００Ωであると仮定する。図９のグラフにおいて、横軸は保護素子５のインダクタンス成分の値（Ｌ値）、縦軸はＶｏ／Ｖｉの値をそれぞれ示す。Ｖｏ／Ｖｉは、第１の内部回路３と第２の内部回路４の間のアイソレーションの程度を示す。アイソレーションの程度は、２０ｄＢ以上で実用可能である。さらに好ましくは、３０ｄＢ以上である。最も好ましくは、４０ｄＢ以上である。図９に示されるように、保護素子５のインダクタンス成分の値Ｌ５６が２ｎＨ程度あればアイソレーションが４０ｄＢ以上確保できることがわかる。配線の寄生インダクタンスの値は、配線の材質や幅に関係なく、その長さにのみ依存し、１ｍｍで１ｎＨであるので、保護素子５として作用する配線の長さは２ｍｍ以上にすることが望ましい。
【００４０】
また、図６に示された回路から、Ｌ５４，Ｌ５５の値が小さく、Ｌ５２,Ｌ５３の値が大きい方ほど、第１の内部回路３と第２の内部回路４との間のアイソレーションは高くなることがわかる。したがって、保護素子５は、できる限り第１及び第２の各内部回路３，４から距離を離し、第１及び第２の各接地端子７，８に近づけることが望ましい。よって、本実施の形態１による半導体装置１において、保護素子５として作用する配線２６は、積層部２２における最上層、すなわち実装基板２０に最も近い配線層、若しくは積層部２２において半導体基板２から２番目に離れた配線層、すなわち実装基板２０に２番目に近い配線層に設けられることが望ましい。
【００４１】
集積度が上がり、ロジック回路や大きな電圧振幅を発生する回路が同一半導体基板上にある場合、半導体基板を伝わってくるノイズや干渉波が問題なることが多く、ローノイズアンプのようにわずかなノイズでも特性に影響される回路では半導体基板とできる限りアイソレーションを確保することが重要である。本発明による半導体装置では、第２の内部回路４に接続された第２の接地端子８を半導体基板２に接続せず、保護素子５によって第１の接地端子７に接続するので、第２の内部回路４は、高い静電耐圧を実現しつつ、第１の内部回路３や半導体基板２と十分なアイソレーションを確保することができる。また、保護素子５の寄生インダクタンス成分によって第１の内部回路３や半導体基板２との間のアイソレーションを十分確保することができる。よって、第２の内部回路４が、たとえローノイズアンプの回路であっても、同一の半導体基板上の他の回路や半導体基板からのノイズによって誤動作することを防止することができる。なお、本発明による半導体装置における静電破壊保護素子は、１０ＭＨｚ以上の周波数を有するノイズに対して上記効果を有する。
【００４２】
また、本発明による半導体装置は、上述の静電破壊保護素子５を用いることによって、第２の内部回路４から接地面５１までの寄生インダクタンス成分を減らすことができる。保護素子５がない場合、第２の内部回路４から接地面５１までの寄生インダクタンス成分の値は、Ｌ５３＋Ｌ５５で表される。しかし、保護素子５がある場合は、Ｌ５３＋Ｌ５５・（Ｌ５６＋Ｌ５４）／（Ｌ５５＋Ｌ５６＋Ｌ５４)となる。先ほどと同様に、Ｌ５２〜Ｌ５５を０．５ｎＨとし、Ｌ５６を２ｎＨとして、第２の内部回路４から接地面５１までの寄生インダクタンス成分を試算すると、保護素子５がない場合は１ｎＨ，保護素子５がある場合は０．９２ｎＨとなり、上記寄生インダクタンス成分を約１０％程度低減することができる。また、第２の接地端子８のように半導体基板２に接続されていない接地端子が他にも複数あり、その接地端子のそれぞれを、上述したような保護素子によって第１の接地端子７に接続すれば、さらに第２の内部回路４から接地面５１までの寄生インダクタンス成分の低減の効果は増す。この保護素子５による第２の内部回路４から接地面５１までの寄生インダクタンス成分の低減によって、第２の内部回路４の高周波特性を向上させる効果がある。また、第２の内部回路４の高周波特性が向上することによって、半導体装置の集積回路全体の高周波特性が向上する。
【００４３】
以上から、保護素子５は、できるかぎり半導体基板３から物理的距離が離れた最上層の配線が望ましく、２ｍｍ程度の長さをもたせ、寄生インダクタンス（Ｌ）成分を持たせることが望ましい。また、保護素子５の材料は任意であり、ワイヤ配線であってもよいが、好ましくは、ＡＬ配線又はＣｕ配線である。なお、図１では、第１の内部回路３と第２の内部回路４は接続されているが、必ずしも接続されている必要はない。また、半導体基板２はＮ型半導体基板でもＰ型半導体基板でもよい。
【００４４】
なお、上述の説明において、半導体装置１は、半導体基板２に接続された接地端子（以下、「基板接続端子」という。）と半導体基板２に接続されない接地端子（以下、「基板非接続端子」という。）をそれぞれ１つずつ有していたが、それぞれ複数個有していてもよい。また、半導体装置１が有する基板接続端子の個数と基板非接続端子の個数が同数であっても異なる数であってもよい。
【００４５】
図１０は、２個の基板接続端子と１個の基板非接続端子を有する半導体装置の構成を模式的に示す図である。図１０に示された半導体装置６０において、図１に示された半導体装置１と同一の構成要素には同一の符号を付し、説明を省略する。図１０に示されるように、半導体装置６０は、第３の内部回路６１、第３の接地端子６２、第２の電源端子６３、及び第２の基板コンタクト６４を備える。以下、電源端子９を第１の電源端子９、基板コンタクト６を第１の基板コンタクト６という。図１０に示されるように、第３の接地端子６２は、第３の内部回路６１に接続されるとともに、第２の基板コンタクト６４を介して、半導体基板２に接続される。また、第２の電源端子６３は、第３の内部回路６１に接続される。
【００４６】
図１１及び図１２は、半導体装置６０がＷＬＣＳＰにパッケージングされている場合の半導体装置６０の実装基板２０に対する実装例をそれぞれ示す。図１１及び図１２に示された構成において、図２及び図３に示された構成と同一の構成要素には同一の符号を付し、説明を省略する。図１１に示されるように、半導体装置６０のＮ型半導体層２１の中には、Ｐ型半導体からなる第２の基板コンタクト６４が形成され、積層部２２の複数の配線層には、Ａｌ配線７０〜７３が設けられる。Ａｌ配線７０〜７３は、第３の内部回路６１に接続される。Ａｌ配線７０〜７３は、スルーホール７４によって互いに電気的に接続される。ＷＬＣＳＰの場合、第３の接地端子６２、及び第２の電源端子６３は、それぞれ半田ボールで構成される。第３の接地端子６２は、バイアホール７５によって、Ａｌ配線７３に接続される。第２の基板コンタクト６４は、バイアホール７６によって、Ａｌ配線７０に接続される。
【００４７】
図１１及び図１２に示されるように、第２の接地端子６２、及び第２の電源端子６３は、それぞれ実装基板２０の実装面４０に形成された対応する電極７７，７８にそれぞれ接続される。電極７７は、バイアホール７９を介して、実装基板２０の内部に形成された接地電極として作用する配線電極３９に接続される。電極７８は、バイアホール８０を介して、実装基板２０の内部の第３配線層４２に設けられた配線電極８１に接続される。なお、図１２に示されるように、第１の電源端子９と第２の電源端子６３は、配線電極８１によって接続される。
【００４８】
図１３は、半導体装置６０を、半田ボールが設けられた表面から見たときの平面図である。図１３に示されるように、保護素子５は、第１及び第２の各接地端子７，８に接続される。
【００４９】
なお、第２の内部回路３と第３の内部回路６１との間のアイソレーションが問題とならない場合は、第２の接地端子８と第３の接地端子６３との間に別の保護素子が接続されてもよい。図１４は、半導体装置６０を、半田ボールが設けられた表面から見たときの平面図である。図１４に示されるように、第１の接地端子７と第２の各接地端子８との間に保護素子５が接続されるとともに、第２の接地端子８と第３の接地端子６２の間に別の保護素子９０が接続されてもよい。
【００５０】
図１０に示される回路であっても、第２の内部回路４は、高い静電耐圧を実現しつつ、第１の内部回路３や半導体基板２とは十分なアイソレーションを確保することができる。
【００５１】
さらに、基板非接続端子が複数個存在する場合であっても、それぞれの基板非接続端子を、上述の保護素子により少なくとも１つの基板接続端子と接続すれば、基板非接続端子に接続された回路は、高い静電耐圧を実現しつつ、第１の内部回路３や半導体基板２とは十分なアイソレーションを確保することができる。
【００５２】
本発明は特定の実施の形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。よって、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。
【産業上の利用可能性】
【００５３】
本発明にかかる静電破壊保護素子は、高い静電耐圧及び高周波特性が必要とされる半導体装置等に利用できる。また、本発明にかかる静電破壊保護素子を備える半導体装置は、例えば、ノート型パーソナルコンピュータや携帯電話等に適用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明による静電破壊保護素子を備えた半導体装置１の構成を模式的に示す図である。
【図２】半導体装置１の実装基板２０に対する実装例を示し、半導体装置１の構成をより詳細に示す図である。
【図３】半導体装置１の実装基板２０に対する実装例を示し、実装基板２０の構成をより詳細に示す図である。
【図４】半導体装置１を、半田ボールが設けられた表面から見たときの平面図である。
【図５】半導体装置１と実装基板２０との接続関係を示す回路図である。
【図６】第１の内部回路３で発生したノイズが第２の内部回路４にどのように伝わるかを説明する回路図である。
【図７】ノイズの周波数と、Ａ点からみた第１の内部回路３の出力インピーダンスとの関係の一例を示すグラフである。
【図８】ノイズの周波数と、Ｂ点からみた第２の内部回路４の入力インピーダンスとの関係の一例を示すグラフである。
【図９】保護素子５のインダクタンス成分の値とアイソレーションとの関係を示すグラフである。
【図１０】本発明による、半導体基板に接続された２個の接地端子と半導体基板に接続されない１個の接地端子を有する半導体装置６０の構成を模式的に示す図である。
【図１１】半導体装置６０の実装基板２０に対する実装例を示し、半導体装置６０の構成をより詳細に示す図である。
【図１２】半導体装置６０の実装基板２０に対する実装例を示し、実装基板２０の構成をより詳細に示す図である。
【図１３】半導体装置６０を半田ボールが設けられた表面から見たときの平面図である。
【図１４】半導体装置６０を半田ボールが設けられた表面から見たときの平面図である。
【図１５】従来の保護素子を備えた半導体装置１０１の構成を模式的に示す図である。
【図１６】半導体装置１０１の実装基板１２０に対する実装例を示し、半導体装置１０１の構成をより詳細に示す図である。
【図１７】半導体装置１０１と実装基板１２０との接続関係を示す回路図である。
【符号の説明】
【００５５】
１  半導体装置、  ２  半導体基板、  ３  第１の内部回路、  ４  第２の内部回路、  ５  静電破壊保護素子、  ６  基板コンタクト、  ７  第１の接地端子、  ８  第２の接地端子、  ９  電源端子
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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2005053028.tif 000039
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