【事件の表示】
　特許第３２８３８７２号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第３２８３８７２号に係る明細書を本件審判請求書に添付された訂正明細書のとおり訂正することを認める。
【理　由】
１．審判請求の要旨
　本件審判請求の要旨は、本件特許３２８３８７２号（平成１３年４月１２日出願、平成１４年３月１日設定登録）の願書に添付した明細書（以下、「本件特許明細書」という。）を、本件審判請求書に添付した訂正明細書のとおりに訂正することを求めるものである。
　
２．訂正の内容
　訂正の内容は、以下のとおりである。
　
（１）訂正事項１
　本件特許明細書の特許請求の範囲の請求項１の
　「【請求項１】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有することを特徴とする半導体記憶装置。」
を、
　「【請求項１】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、
　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」
と訂正する。
　
（２）訂正事項２
　本件特許明細書の特許請求の範囲の請求項２の
　「【請求項２】　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、４値状態を形成し得ることを特徴とする請求項１記載の半導体記憶装置。」
を、
　「【請求項２】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、
　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、４値状態を形成し得ることを特徴とする半導体記憶装置。」
と訂正する。
　
（３）訂正事項３
　本件特許明細書の段落０００７に記載される、
　「上記課題を解決するため、請求項１記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基板上に突出した複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、各々の前記帯状半導体層間の半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた第１のフローティングゲートと、前記複数の行方向帯状領域に選択的に形成され、前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた第２のフローティングゲートと、絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有することを特徴とし、
　請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが高エネルギキャリアの電荷蓄積部となり、前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、４値状態を形成し得ることを特徴とし、」
を、
　「上記課題を解決するため、請求項１記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とし、
　請求項２記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが高エネルギキャリアの電荷蓄積部となり、前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、４値状態を形成し得ることを特徴とし、」
と訂正する。
　
３．当審の判断
　
（１）訂正事項の整理
　
（１−１）訂正事項１について
　訂正事項１は、訂正前の請求項１の記載のうち、
　「複数設けられた第１のフローティングゲート」を、
　「複数設けられた導電性を有する第１のフローティングゲート」と訂正（以下、「訂正事項１−１」という。）し、
　「複数設けられた第２のフローティングゲート」を、
　「複数設けられた導電性を有する第２のフローティングゲート」と訂正（以下、「訂正事項１−２」という。）し、
　「帯状コントロールゲートとを有することを特徴とする半導体記憶装置。」を、
　「帯状コントロールゲートとを有し、
　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」と訂正（以下、「訂正事項１−３」という。）し、
　「各々の前記帯状半導体層間の半導体基板表層に」を、
　「各々の前記帯状半導体層間の前記半導体基板表層に」と訂正（以下、「訂正事項１−４」という。）するものである。
　
（１−２）訂正事項２について
　訂正事項２は、請求項１の引用形式請求項であった請求項２を独立形式請求項とするために、請求項２に、請求項１に記載されている事項のうち、「することを特徴とする半導体記憶装置」以外の全部を記載して、
　「【請求項２】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、
　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、４値状態を形成し得ることを特徴とする半導体記憶装置。」
と訂正（以下、「訂正事項２−１」という。）した上で、さらに、
　「複数設けられた第１のフローティングゲート」を、
　「複数設けられた導電性を有する第１のフローティングゲート」と訂正（以下、「訂正事項２−２」という。）し、
　「複数設けられた第２のフローティングゲート」を、
　「複数設けられた導電性を有する第２のフローティングゲート」と訂正（以下、「訂正事項２−３」という。）し、
　「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」を、
　「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」と訂正（以下、「訂正事項２−４」という。）し、
　「各々の前記帯状半導体層間の半導体基板表層に」を、
　「各々の前記帯状半導体層間の前記半導体基板表層に」と訂正（以下、「訂正事項２−５」という。）するものである。
　
（３）訂正事項３について
　訂正事項３は、訂正前の段落０００７の記載のうち、
　「一導電型の半導体基板上に突出した複数の一導電型の帯状半導体層が」を、
　「一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が」と訂正し、
　「各々の前記帯状半導体層間の半導体基板表層に」を、
　「各々の前記帯状半導体層間の前記半導体基板表層に」と訂正し、
　「前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、前記帯状半導体層の」を、
　「前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の」と訂正し、
　「複数設けられた第１のフローティングゲート」を、
　「複数設けられた導電性を有する第１のフローティングゲート」と訂正し、
　「前記複数の行方向帯状領域に選択的に形成され、前記帯状半導体層の」を、
　「前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の」と訂正し、
　「複数設けられた第２のフローティングゲート」を、
　「複数設けられた導電性を有する第２のフローティングゲート」と訂正し、
　「帯状コントロールゲートとを有することを特徴とし、」を、
　「帯状コントロールゲートとを有し、前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とし、」と訂正し、
　「請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」を、
　「請求項２記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」と訂正するものである。
　
（２）訂正の可否
　
（２−１）訂正の目的の適否
　
（２−１−１）訂正事項１について
　訂正事項１のうち、訂正事項１−１及び訂正事項１−２は、「第１のフローティングゲート」及び「第２のフローティングゲート」を「導電性を有する」ものに限定するものであり、また、訂正事項１−３は、「前記帯状半導体層の一方の側面側の反対導電型領域」を「ソース領域又はドレイン領域」と、「前記帯状半導体層の他方の側面側の反対導電型領域」を「前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域」と、それぞれ限定するとともに、「絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲート」について「前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっている」ことを限定するものであるから、訂正事項１−１ないし訂正事項１−３は、特許請求の範囲の減縮を目的とするものである。。
　また、訂正事項１−４は、「各々の前記帯状半導体層間の半導体基板表層に」の部分の「半導体基板」を、「前記半導体基板」としてその前に記載された「半導体基板」と同一のものであることを明確にするものであるから、明りょうでない記載の釈明を目的とするものである。
　よって、訂正事項１は、特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。
　
（２−１−２）訂正事項２について
　訂正事項２のうち、訂正事項２−１は、引用形式請求項を独立形式請求項とする形式的な訂正であり、明りょうでない記載の釈明を目的とするものである。
　訂正事項２−２及び訂正事項２−３は、上記の訂正事項１−１及び訂正事項１−２と同様のものであるから、特許請求の範囲の減縮を目的とするものである。
　訂正事項２−４は、「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化するものであるから、明りょうでない記載の釈明を目的とするものである。
　訂正事項２−５は、「各々の前記帯状半導体層間の半導体基板表層に」の部分の「半導体基板」を、「前記半導体基板」としてその前に記載された「半導体基板」と同一のものであることを明確にするものであるから、明りょうでない記載の釈明を目的とするものである。
　よって、訂正事項２は、特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。
　
（２−１−３）訂正事項３について
　訂正事項３は、発明の詳細な説明の内容を、訂正後の請求項１及び請求項２の記載に整合させるものであるから、明りょうでない記載の釈明を目的とするものである。
　
　したがって、訂正事項１ないし訂正事項３は、いずれも、特許法第１２６条第１項ただし書き第１号ないし第３号に掲げる事項を目的とするものである。
　
（２−２）新規事項の有無、拡張・変更の存否
　
（２−２−１）訂正事項１について
　訂正事項１のうち、訂正事項１−１及び訂正事項１−２は、本件特許明細書の段落００３２に「多結晶シリコン膜からなる導電性側壁（第１及び第２の導電性側壁）２７ａ、２７ｂを残す」と記載され、同段落００４０に「フローティングゲート２７ａ、２７ｂを形成するために・・・不要な第１及び第２の導電性側壁２７ａ、２７ｂを除去している」と記載されていることから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　また、訂正事項１−３に関しては、本件特許明細書の特許請求の範囲に請求項１の引用形式請求項として記載された請求項２に記載されている事項の一部である「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり」の部分を、請求項１に追加するとともに、その際、請求項２にあった「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　さらに、訂正事項１−４は、「各々の前記帯状半導体層間の半導体基板表層に」の部分の「半導体基板」を、「前記半導体基板」としてその前に記載された「半導体基板」と同一のものであることを明確にしたものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　よって、訂正事項１は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−２−２）訂正事項２について
　訂正事項２−１は、本件特許明細書の特許請求の範囲に請求項１の引用形式請求項として記載された請求項２を独立形式請求項とするように、請求項１に記載されている事項のうち、「することを特徴とする半導体記憶装置」以外の全部を請求項２に記載したものであり、単に請求項の形式を変更したものである。
　訂正事項２−２及び訂正事項２−３は、上記（２−２−１）において、訂正事項１−１及び訂正事項１−２について判断したものと同様の理由により、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることが明らかである。
　また、訂正事項２−４は、「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　さらに、訂正事項２−５は、「各々の前記帯状半導体層間の半導体基板表層に」の部分の「半導体基板」を、「前記半導体基板」としてその前に記載された「半導体基板」と同一のものであることを明確にしたものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。。
　よって、訂正事項２は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−２−３）訂正事項３について
　訂正事項３は、発明の詳細な説明の内容を、訂正後の請求項１及び請求項２の記載に整合させるものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
　したがって、訂正事項１ないし訂正事項３は、いずれも、特許法第１２６条第３項及び第４項の規定に適合する。
　
（２−３）独立特許要件
　
（２−３−１）本件発明
　訂正後の特許請求の範囲の請求項１ないし請求項１８に記載されている事項により特定される発明は、訂正明細書の特許請求の範囲の請求項１ないし請求項１８に記載されたとおりのものであるところ、その請求項１及び請求項２に記載されている事項により特定される発明は、以下のとおりである。
　「【請求項１】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、
　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」
　「【請求項２】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有し、
　前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、４値状態を形成し得ることを特徴とする半導体記憶装置。」
　
（２−３−２）刊行物に記載された発明
　これに対して、本件特許出願前に頒布された刊行物である米国特許第５５０８５４４号明細書（以下、「刊行物」という。）の第２欄第５５行〜第５欄第２０行目、並びに、第１ａ図、第１ｂ１図、第１ｂ２図、第１ｃ図、第１ｄ１図、第１ｄ２図、第２図及び第３図には、
　「複数のメモリセルを行（row）と列（column）とに配置したメモリアレイを有するＥＥＰＲＯＭであって、
　Ｐ型の半導体基板（１０）を異方性エッチングすることにより、前記半導体基板上に突出した列方向に延びる複数の帯状の縦列構造（column structure）（１２ａ，１４ａ）が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板（１０）と、
　Ｎ型不純物を前記縦列構造（１２ａ，１４ａ）の側壁には注入されないように異方的にイオン注入することにより、各々の前記縦列構造（１２ａ，１４ａ）間の前記半導体基板（１０）表層に前記列方向に延びるように形成された複数の帯状のソース領域（３６）と、各々の前記縦列構造（１２ａ，１４ａ）の上面側の表層に形成された複数の帯状のドレイン領域（３８）と、
　前記半導体基板（１０）及び前記縦列構造（１２ａ，１４ａ）の表面にホットエレクトロンによるプログラミングが可能な膜厚で形成されたゲート酸化物層（４２）と、
　全面に第１の導電層（４４）を堆積した後、これを酸化物に対して選択的にエッチングすることにより形成されたフローティングゲート（４６）であって、各々の前記メモリセルに対応して各前記縦列構造（１２ａ，１４ａ）の両側壁に沿って間隔を置いて複数設けられたフローティングゲート（４６，４６）と、
　全面に絶縁層（５０）を堆積し、次に第２の導電層（５２）を堆積した後、これらを行方向のメモリセル同士が分離されるようにゲート酸化物層（４２）の部分までエッチングすることによって形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲート（５２）とを有し、
　これにより、各々の前記縦列構造（１２ａ，１４ａ）に関して、２つのトランジスタが、前記縦列構造（１２ａ，１４ａ）の相対する側壁に形成され、前記縦列構造（１２ａ，１４ａ）のそれぞれの側に形成された前記２つのトランジスタが、前記ドレイン領域（３８）を共有するＥＥＰＲＯＭ。」（以下、「刊行物に記載された発明」という。）
が記載されている。
　
（２−３−３）本件発明と刊行物に記載された発明との対比・検討
　まず、直接訂正がされた請求項１及び請求項２に係る発明（以下、「本件第１発明」及び「本件第２発明」という。）について検討し、さらに、請求項１又は請求項２を直接又は間接に引用する請求項３及び請求項１０ないし請求項１８に係る発明について検討する。
　
　刊行物に記載された発明の「ＥＥＰＲＯＭ」は、本件第１発明及び本件第２発明の「半導体記憶装置」に相当する。
　刊行物に記載された発明の「縦列構造」は、本件第１発明及び本件第２発明の「一導電型の帯状半導体層」に相当するから、刊行物に記載された発明のエッチング後における「Ｐ型の半導体基板」は、本件第１発明及び本件第２発明の「一導電型の半導体基板」に相当する。
　刊行物に記載された発明の「帯状のソース領域」は、本件第１発明及び本件第２発明の「帯状反対導電型領域」に相当する。
　刊行物に記載された発明の「ゲート酸化物層」は、本件第１発明及び本件第２発明の「前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて」形成された「絶縁膜」及び「前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて」形成された「絶縁膜」に相当する。
　刊行物に記載された発明の「各々の前記メモリセルに対応して各前記縦列構造（１２ａ，１４ａ）の両側壁に沿って間隔を置いて複数設けられたフローティングゲート」は、本件第１発明及び本件第２発明の「前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲート」及び「前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲート」に相当する。
　刊行物に記載された発明の「絶縁層」は、本件第１発明及び本件第２発明の「各前記行方向帯状領域」に形成された「絶縁膜」に相当する。
　
　したがって、本件第１発明及び本件第２発明と刊行物に記載された発明とは、
　「半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基板上に突出した前記列方向に延びる複数の一導電型の帯状半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記帯状半導体層間の前記半導体基板表層に前記列方向に延びるように形成された複数の帯状反対導電型領域と、
　前記帯状半導体層に交差して前記行方向に延びるように相互に間隔を置いて並行する複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の一方の側面側の前記反対導電型領域上から前記帯状半導体層の一方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第１のフローティングゲートと、
　前記複数の行方向帯状領域に選択的に形成され、かつ前記帯状半導体層の他方の側面側の前記反対導電型領域上から前記帯状半導体層の他方の側面にかけて絶縁膜を介して形成され、これにより一つの前記帯状半導体層について前記列方向に前記複数の行方向帯状領域に対応して間隔を置いて複数設けられた導電性を有する第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、各前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状コントロールゲートとを有する半導体記憶装置。」
である点で一致する。
　
　しかし、本件第１発明及び本件第２発明においては、「前記帯状半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記帯状半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記コントロールゲート下であって、前記帯状半導体層の一方の側面側の反対導電型領域の端部から前記帯状半導体層の一方の側面、上面及び他方の側面を経て前記帯状半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域とな」っており、「帯状半導体層の一方の側面」及び「他方の側面」に形成される「チャネル領域」が電気的に連続したものになっているのに対して、刊行物に記載された発明においては、２つのトランジスタが、本件第１発明及び本件第２発明の「帯状半導体層」に相当する「縦列構造」の相対する側壁に対応して、前記「縦列構造」の上面側の表層に形成された「ドレイン領域」を共有するように形成されており、すなわち、前記「縦列構造」の一方の側面のみが一つのトランジスタのチャネル領域となり、前記「縦列構造」の他方の側面のみが別のトランジスタのチャネル領域となっている点で、本件第１発明及び本件第２発明と刊行物に記載された発明とは相違している。
　そして、この相違点は、刊行物に記載された発明から当業者が容易に想到し得たものではない。
　かつ、この相違点により、本件第１発明及び本件第２発明は、本件特許明細書に記載された「第１のフローティングゲートへの電荷蓄積の有無と、第２のフローティングゲートへの電荷蓄積の有無とで合わせて４つのバイナリ値を設定することにより一素子当たり２ビットを形成することが可能である」という効果を奏するものである。
　
　よって、本件第１発明及び本件第２発明は、刊行物に記載された発明であるとも、刊行物に記載された発明から当業者が容易に発明することができたものであるともすることはできない。
　また、訂正後の特許請求の範囲の請求項３及び請求項１０ないし請求項１８に記載されている事項により特定される発明は、訂正明細書において本件第１発明又は本件第２発明を直接又は間接に引用して、さらに技術的事項を特定するものであるから、これらの発明も、同様に、刊行物に記載された発明であるとも、刊行物に記載された発明から当業者が容易に発明することができたものであるともすることはできない。
　さらに、他に特許出願の際独立して特許を受けることができないとする理由を発見しないから、本件訂正は特許法第１２６条第５項の規定に適合する。
　
４．むすび
　以上のとおりであるから、本件訂正は、特許法第１２６条第１項ただし書き第１号ないし第３号に掲げる事項を目的とし、かつ同条第３項ないし第５項の規定に適合する。
　
　よって、結論のとおり審決する。