【事件の表示】
　平成　６年特許願第１０４７２３号「データ処理装置」拒絶査定不服審判事件〔平成　７年１０月３１日出願公開、特開平　７−２８７６６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　本願は、平成６年４月１９日に出願されたものであって、平成１５年７月１４日付けで拒絶査定がなされ、これに対し、平成１５年８月２１日に拒絶査定に対する審判請求がなされるとともに、平成１５年９月２２日付けで手続補正がなされたものである。
２．平成１５年９月２２日付けの手続補正についての補正却下の決定
（本件補正発明）
　請求人は、平成１５年９月２２日付けで手続補正書（以下、本件手続補正書という。）を提出し、特許請求の範囲を限定的に減縮して、次のとおりとしている。
「【請求項１】　論理キャッシュメモリとアドレス変換バッファと制御部を有するデータ処理装置であって、
　論理キャッシュメモリは、検索情報となる論理アドレス情報を格納したエントリを複数有し、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するための変換情報対を有し、
　制御部は、論理キャッシュメモリとアドレス変換バッファを制御し、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう際に、アドレス変換バッファをアクセスせず、
　論理キャッシュメモリのそれぞれのエントリには、当該エントリに格納されている論理アドレス情報に対応する物理アドレス情報を更に格納し、
　検索された論理キャッシュメモリのエントリが、アクセスしようとする論理アドレスに対応しないと判定された場合、制御部は当該アクセスしようとする論理アドレスをアドレス変換バッファを用いて物理アドレスに変換し、当該エントリに格納されている物理アドレス情報と変換した物理アドレスを比較し、物理アドレス情報と変換した物理アドレスが対応する場合は、当該エントリをキャッシュヒットしたエントリとする、ものであることを特徴とするデータ処理装置。
　【請求項２】　アクセスしようとする論理アドレスは、対応する物理アドレスを含む物理アドレス空間を複数の論理アドレス空間と共有する、ものであることを特徴とする請求項１記載のデータ処理装置。
　【請求項３】　論理キャッシュメモリとアドレス変換バッファと制御部を有するデータ処理装置であって、
　論理キャッシュメモリは、検索情報としての論理アドレス情報を格納したキャッシュエントリを複数有し、
　アドレス変換バッファは論理アドレスを物理アドレスに変換するためのアドレス変換対を有し、
　制御部は論理キャッシュメモリとアドレス変換バッファを制御し、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう際に、アドレス変換バッファをアクセスせず、
　論理キャッシュメモリのそれぞれのエントリには、当該エントリに格納された論理アドレス情報に対応する物理アドレス情報を更に有し、
　検索されたエントリに格納された論理アドレス情報がアクセスしようとする論理アドレスに対応しないと判定された場合、当該アクセスしようとする論理アドレスをアドレス変換バッファを用いて物理アドレスに変換し、当該エントリに含まれる物理アドレス情報と変換された物理アドレスを比較し、物理アドレス情報と変換された物理アドレスが対応する場合、キャッシュヒットしたエントリとして当該エントリを使用し、
　検索されたエントリに格納された論理アドレス情報がアクセスしようとする論理アドレスに対応すると判定された場合、検索されたエントリに格納された物理アドレス情報を、メモリ書き込み処理におけるアクセスされる物理アドレスの生成に用いる、ものであることを特徴とするデータ処理装置。
　【請求項４】　論理キャッシュメモリとアドレス変換バッファと制御部を有するデータ処理装置であって、
　論理キャッシュメモリは、検索情報としての論理アドレス情報を格納したエントリを複数有し、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するためのアドレス変換対を有し、
　制御部は論理キャッシュメモリとアドレス変換バッファを制御し、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう際に、アドレス変換バッファをアクセスせず、
　論理キャッシュメモリのそれぞれのエントリには、格納された論理アドレス情報に対応する物理アドレス情報を更に格納し、
　制御部は、キャッシュアドレス比較器と物理アドレス比較器とデータコントローラとアドレスコントローラを有し、
　キャッシュアドレス比較器は、検索されたキャッシュエントリの論理アドレス情報が、アクセスしようとする論理アドレスに一致するか否かを検出し、
　物理アドレス比較器は、キャッシュアドレス比較器の検出結果に基づいて、当該アクセスしようとする論理アドレスをアドレス変換バッファを用いて物理アドレスに変換し、当該エントリに格納されている物理アドレス情報と変換された物理アドレスとが一致するか否かを検出するために比較し、
　データコントローラは、物理アドレス比較器がアドレスの一致を検出した場合、キャッシュヒットとして当該キャッシュエントリに含まれる情報を利用し、
　アドレスコントローラは、検索されたキャッシュエントリがアクセスしようとする論理アドレスに対応すると判定された場合、キャッシュヒットとして検出された当該エントリに格納された物理アドレス情報を、メモリ書き込み処理におけるアクセスされる物理アドレスの生成に用いる、ものであることを特徴とするデータ処理装置。
　【請求項５】　論理キャッシュメモリは、セットアソシアティブ方式であり、キャッシュエントリには、論理アドレス空間を示すアドレス空間ＩＤ、対応物理アドレス空間を複数の論理アドレス空間で共有している事を示す共有フラグ、論理ページ情報、論理アドレス対応情報、物理アドレスに対応した物理ページ情報を含む、ものであることを特徴と
する請求項４記載のデータ処理装置。
　【請求項６】　アドレス変換バッファは、セットアソシアティブ方式であり、アドレス変換対には、論理アドレス空間を示すアドレス空間ＩＤ、対応物理アドレス空間を複数の論理アドレス空間で共有している事を示す共有フラグ、論理ページ情報、論理アドレス対応情報、物理アドレスに対応した物理ページ情報を含むものであることを特徴とする請
求項５記載のデータ処理装置。
　【請求項７】　フルアソシアティブ方式の第２アドレス変換バッファを有し、論理ページサイズを変更する場合は、アドレス変換バッファに代えて第２アドレス変換バッファが使用される、ものであることを特徴とする請求項６記載のデータ処理装置。
　【請求項８】　アクセスしようとする論理アドレスは、対応する物理アドレスを含む物理アドレス空間を複数の論理アドレス空間と共有する、ものであることを特徴とする請求項４記載のデータ処理装置。
　【請求項９】　論理キャッシュメモリとアドレス変換バッファと制御部を有し、半導体基板上に形成されたデータ処理装置であって、
　論理キャッシュメモリは、検索情報となる論理アドレス情報を格納したエントリを有し、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するためのアドレス変換情報対を有し、
　制御部は、論理キャッシュメモリとアドレス変換バッファを制御し、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう際に、アドレス変換バッファをアクセスせず、
　論理キャッシュメモリのエントリには、当該エントリに格納されている論理アドレス情報に対応する物理アドレス情報を更に格納し、
　検索されたキャッシュメモリのエントリが保有する論理アドレス情報が、アクセスしようとする論理アドレスに対応しないと判定された場合、キャッシュメモリ中の物理アドレス情報と、アドレス変換バッファを用いて論理アドレスを変換した物理アドレスとを比較し、物理アドレス情報と変換した物理アドレスが対応する場合は、キャッシュヒットとし、
　検索されたエントリに格納された論理アドレス情報がアクセスしようとする論理アドレスに対応すると判定された場合、検索されたエントリに格納された物理アドレス情報を、メモリ書き込み処理におけるアクセスされる物理アドレスの生成に用いる、ものであることを特徴とするデータ処理装置。
　【請求項１０】　論理キャッシュメモリは、セットアソシアティブ方式であり、キャッシュエントリには、論理アドレス空間を示すアドレス空間ＩＤ、対応物理アドレス空間を複数の論理アドレス空間で共有している事を示す共有フラグ、論理ページ情報、論理アドレス対応情報、物理アドレスに対応した物理ページ情報を含む、ものであることを特徴
とする請求項９記載のデータ処理装置。
　【請求項１１】　アドレス変換バッファはセットアソシアティブ方式であり、アドレス変換情報対には、論理アドレス空間を示すアドレス空間ＩＤ、対応物理アドレス空間を複数の論理アドレス空間で共有している事を示す共有フラグ、論理ページ情報、論理アドレス対応情報、物理アドレスに対応した物理ページ情報を含む、ものであることを特徴と
する請求項１０記載のデータ処理装置。
　【請求項１２】　フルアソシアティブ方式の第２アドレス変換バッファを有し、論理ページサイズを変更する場合は、アドレス変換バッファに代えて第２アドレス変換バッファが使用される、ものであることを特徴とする請求項１１記載のデータ処理装置。
　【請求項１３】　外部バスに接続されるコントローラを有し、外部バスはデータ処理装置の外部のメインメモリに接続される、ものであることを特徴とする請求項９記載のデ
ータ処理装置。
　【請求項１４】　中央処理装置と、記憶装置と、制御装置と、キャッシュメモリと、アドレス変換バッファとを有するデータ処理装置であって、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するための変換情報対を有し、
　キャッシュメモリは複数のエントリを有し、それぞれのエントリに論理アドレス情報と、当該論理アドレス情報に対応する物理アドレス情報を有し、
　中央処理装置が出力する論理アドレスに応じて、制御装置は当該論理アドレスと、当該アドレスにより選択されるキャッシュエントリに格納されている論理アドレス情報を比較し、キャッシュエントリの選択から比較結果を得るまでにアドレス変換バッファをアクセスせず、
　当該論理アドレスと論理アドレス情報が対応すると判定された場合、キャッシュヒットとし、
　当該論理アドレスと論理アドレス情報が対応しないと判定された場合、制御装置は当該論理アドレスに基づいて物理アドレスを生成し、制御装置は当該物理アドレスと、選択されているキャッシュエントリに格納されている物理アドレス情報を比較し、
　当該物理アドレスと物理アドレス情報が対応する場合はキャッシュヒットとし、
　当該物理アドレスと物理アドレス情報が対応しない場合は、キャッシュミスヒットとして、制御装置はアドレス変換バッファを用いて記憶装置にアクセスする、ものであることを特徴とするデータ処理装置。
　【請求項１５】　中央処理装置と、記憶装置と、制御装置と、キャッシュメモリと、アドレス変換バッファとを有するデータ処理装置であって、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するための変換情報対を有し、
　キャッシュメモリは複数のエントリを有し、それぞれのエントリには論理アドレス情報と、論理アドレス情報に対応した物理アドレス情報を有し、
　複数の論理アドレスにより共通の物理アドレスを共有可能であり、
　中央処理装置が出力する論理アドレスに応じて、制御装置は当該論理アドレスと、当該論理アドレスにより選択されるキャッシュエントリに格納された論理アドレス情報を比較し、キャッシュエントリの選択から比較結果を得るまでにアドレス変換バッファをアクセスせず、
　当該論理アドレスと論理アドレス情報が対応すると判定された場合はキャッシュヒットとし、
　当該論理アドレスと論理アドレス情報が対応しないと判定され、当該論理アドレスが他の論理アドレスと物理アドレスを共有する場合、制御装置は当該論理アドレスに基づいて物理アドレスを生成し、制御装置は当該論理アドレスと、選択されているキャッシュエントリに格納されている物理アドレス情報を比較し、
　当該物理アドレスと物理アドレス情報が対応する場合は、キャッシュヒットとし、
　当該物理アドレスと物理アドレス情報が対応せず、又は当該論理アドレスが他の論理アドレスと物理アドレスを共有しない場合、キャッシュミスヒットとして、制御装置はアドレス変換バッファを用いて記憶装置にアクセスする、ものであることを特徴とするデータ処理装置。
　【請求項１６】　キャッシュメモリはセットアソシアティブ方式であり、
　キャッシュエントリには、論理アドレス空間を示すアドレス空間ＩＤ、共有フラグ、論理アドレス情報及び物理アドレス情報対応情報を有し、
　共有フラグはアドレス空間ＩＤで示される論理アドレス空間が、他の１以上の論理アドレス空間と物理アドレス空間を共有する事を示す、ものであることを特徴とする請求項１５記載のデータ処理装置。
　【請求項１７】　アドレス変換バッファはセットアソシアティブ方式であり、論理アドレス情報、物理アドレス情報、論理アドレス空間を示すアドレス空間ＩＤ、アドレス空間ＩＤで示される論理アドレス空間が、他の１以上の論理アドレス空間と物理アドレス空間を共有する事を示す共有フラグを有する、ものであることを特徴とする請求項１６記載
のデータ処理装置。
　【請求項１８】　論理アドレス空間が第１サイズの場合、アドレス変換バッファにより当該論理アドレスに基づいて論理アドレス情報を生成し、
　第１サイズとは異なる第２サイズの論理アドレス空間である場合、当該論理アドレスから物理アドレスへの変換には、フルアソシアティブ方式の第２アドレス変換バッファが用いられる、ものであることを特徴とする請求項１７記載のデータ処理装置。
　【請求項１９】　中央処理装置と、記憶装置と、制御装置と、キャッシュメモリと、アドレス変換バッファとを有するデータ処理装置であって、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するための変換情報対を有し、
　キャッシュメモリは複数のエントリを有し、それぞれのエントリに論理アドレス情報と、当該論理アドレス情報に対応する物理アドレス情報を有し、
　中央処理装置が論理アドレスで形成されるアドレスにアクセスする場合、制御装置は当該アドレスと、当該アドレスにより選択されるキャッシュエントリに格納されている論理アドレス情報とを比較し、キャッシュエントリの選択から比較結果を得るまでにアドレス変換バッファをアクセスせず、
　当該アドレスと前記論理アドレス情報が対応すると判定された場合、キャッシュヒットとし、
　当該アドレスと前記論理アドレス情報が対応しないと判定された場合、制御装置は当該アドレスに基づいて物理アドレスを生成し、制御装置は生成された当該物理アドレスと、
選択されているキャッシュエントリに格納されている物理アドレス情報を比較し、
　当該物理アドレスと物理アドレス情報が対応する場合はキャッシュヒットとし、
　当該物理アドレスと物理アドレス情報が対応しない場合、制御装置はアドレス変換バッファを用いて記憶装置にアクセスする、ものであることを特徴とするデータ処理装置。
　【請求項２０】　中央処理装置と、記憶装置と、制御装置と、キャッシュメモリと、
アドレス変換バッファとを有するデータ処理装置であって、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するための変換情報対を有し、
　キャッシュメモリは複数のエントリを有し、それぞれのエントリに論理アドレス情報と、当該論理アドレス情報に対応する物理アドレス情報を有し、
　物理アドレスは単数若しくは複数の論理アドレスを共有することができ、
　中央処理装置が論理アドレスで形成されるアドレスにアクセスする場合、制御装置は当該アドレスと、当該アドレスにより選択されるキャッシュエントリに格納されている論理アドレス情報とを比較し、キャッシュエントリの選択から比較結果を得るまでにアドレス変換バッファをアクセスせず、
　当該アドレスと前記論理アドレス情報が対応すると判定された場合、キャッシュヒットとし、
　当該アドレスと前記論理アドレス情報が対応しないと判定された場合、当該アドレスが単数若しくは複数の論理アドレスを共有するなら、制御装置は当該アドレスに基づいて物理アドレスを生成し、制御装置は生成された当該物理アドレスと、選択されているキャッシュエントリに格納されている物理アドレス情報とを比較し、
　当該物理アドレスと物理アドレス情報が対応する場合はキャッシュヒットとし、
　当該物理アドレスと物理アドレス情報が対応しない場合、又は前記当該アドレスが他の論理アドレスを共有しない場合、制御装置はアドレス変換バッファを用いて記憶装置にアクセスする、ものであることを特徴とするデータ処理装置。
　【請求項２１】　上記論理キャッシュメモリはセットアソシアティブ形式とされ、
　そのキャッシュエントリは、多重論理アドレス空間の空間番号、共有フラグ、論理ページ情報、論理アドレスに対応されるデータ、及び上記物理アドレスの情報としての物理ページ情報を保持することができ、
　前記共有フラグは、夫々空間番号で特定される論理空間が１以上の他の論理空間との間で物理空間を共有している否かを示すものであることを特徴とする請求項２０記載のデータ処理装置。
　【請求項２２】　アドレス変換バッファは、セットアソシアティブ方式であり、論理アドレス情報、物理アドレス情報、多重論理アドレス空間の空間番号、夫々空間番号で特定される論理空間が１以上の他の論理空間との間で物理空間を共有している否かを示す共有フラグ、論理ページ情報、論理アドレスに対応されるデータ、及び上記物理アドレスに適用される情報としての物理ページ情報を保持することが可能であることを特徴とする請求項２１記載のデータ処理装置。
　【請求項２３】　フルアソシアティブ方式の第２のアドレス変換バッファを更に有し、この第２のアドレス変換バッファは、論理ページのサイズが変更されたとき上記アドレス変換バッファに代えて利用される別のアドレス変換バッファとして利用されるものであることを特徴とする請求項２２記載のデータ処理装置。」
（本件補正の適否の検討）
　そこで、限定的減縮がなされた特許請求の範囲の各請求項に係る各発明が特許出願の際独立して特許を受けることができたものであるか否かについて検討する。
  原審において引用された特開平５−２０４７５６号公報（以下、刊行物１という。）には、デジタルプロセッサに関する発明が記載されており、次のように説明されている。
「【００１１】
仮想タグ及び物理タグ記憶装置の全体的アーキテクチャと、その動作
　図１を参照すると、処理装置１５が示されている。この処理装置はＩｎｔｅｌ８６０のような従来のプロセッサに見られる処理装置と同じであっても良い。この処理装置は双方向データバスと、仮想アドレスバスとに結合している。データバスは外部データバス２６に結合し、仮想アドレスはバスを介してキャッシュメモリと、変換装置２０とに結合する。アドレスのタグフィールドは仮想アドレスタグ記憶部２２に結合する。アドレスのオフセットフィールドはデータキャッシュ２３に結合する。オフセットフィールドはエントリ番号（行選択）をデータキャッシュ２３の複号のバンクに供給する。インデックスフィールドは図示されていない。仮想タグを記憶するのに加えて、物理タグも物理アドレスタグ記憶部２１に記憶する。各物理タグは対応する仮想タグと関連している。変換装置２０は処理装置１５から得た仮想アドレスを通常通りに物理アドレスに変換する。変換装置２０の出力端子、すなわち、バス２４は外部アドレスバス２５に結合している。物理アドレス（タグフィールド）は物理アドレスタグ記憶部２１に結合する。」、「【００１２】図１に示すように、主メモリ１８と、アドレスバス２５と、データバス２６は「オフチップ」である。すなわち、現時点で好ましい実施例では、それらはプロセッサのその他の部分と共に単一の基板の上に形成されるのではない。Ｉｎｔｅｌ　８６０の場合と同様に、キャッシュメモリと、処理装置と、変換装置と、その他の装置は単一の基板の上に形成される。」、「【００１３】動作中、処理装置１５がデータを要求すると、そのデータに関わる仮想アドレスがタグ記憶部２２へ送信される。処理装置からのタグフィールドと、記憶部２２に記憶されているタグフィールドとの間に一致が存在しないと仮定すれば、その結果、ミス条件が生じる。タグ記憶部２２における比較プロセスと同時に、変換装置２０は仮想アドレスを物理アドレスに変換する。次に、物理アドレスのタグフィールドをタグ記憶部２１に結合する（非命令データの場合）。それをタグ記憶部２１に記憶されている物理タグフィールドのそれぞれと再び比較する。同じように、一致が存在せず、ミス条件が起こったと仮定すると、そこでメモリ読取りサイクルが開始され、物理アドレスを使用して主メモリ１８をアクセスする。シークしているデータが「キャッシュ可能」であれば、そのデータの対応する仮想アドレスと物理アドレスを記憶部２２及び２１にそれぞれ記憶し、主メモリから得たデータをデータキャッシュ２３に記憶する。」、「【００１４】図２を参照して説明する。同様に、処理装置はブロック２８により指示するように仮想アドレスを供給すると仮定する。このアドレスは前述のように仮想アドレスタグ記憶部２２に結合する。ブロック３０により指示するように、処理装置１５から得た仮想アドレスの２０ビットタグフィールドを仮想アドレスタグ記憶部２２に記憶されている２０ビットタグフィールドと比較する。一致が起これば、ブロック３３により指示するように、当該技術で良く知られている通り、オフセットビット及びインデックスビットを使用して通常の方式によりデータキャッシュ２３からデータ（有効である場合）を得る。仮想タグについて比較が行われている間、図２にブロック２９により指示するように、変換装置２０は仮想アドレスを物理アドレスに変換している。物理アドレスのタグフィールドを物理アドレスタグ記憶部２１に結合し、そこに記憶されている２０ビットタグフィールドと比較する。仮想タグについてはミスが起こったが、物理タグについてはヒットである場合には、物理タグ記憶部におけるヒットに基づいて、再びオフセットビットとインデックスビットを使用してデータキャッシュからデータを選択する。（オフセットビットとインデックスビットは仮想アドレスと物理アドレスの双方に対して同一である。）この条件の場合にも、ブロック３５により指示するように、仮想アドレスタグ記憶部２２の、ヒットを発生させた物理アドレスのタグフィールドに対応する記憶場所に仮想アドレスタグフィールドを導入する。」、「【００１５】仮想タグと物理タグの双方についてミスがあるならば、通常のメモリサイクルを開始し、主メモリからデータを読取る。データがキャッシュ可能であれば、ブロック３２により指示するように、データ自体に加えて、仮想アドレスタグ記憶部と物理アドレスタグ記憶部を更新する。プロセッサに関してテキスト／文脈変更がある場合、記憶部２２の全ての仮想タグを無効にする。データキャッシュ２３のデータと、記憶部２１の物理タグとはそのまま残る。この時点で、新たなタスクのためのマッピングによって変換装置を再プログラムする。処理装置１５が次に仮想アドレスを生成すると、記憶部２２の中ではヒットは起こりえない。ところが、記憶部２１ではヒットが起こりうる。そこで、ヒットが起これば、データキャッシュからデータを供給し、仮想アドレスに関わるタグフィールドを記憶部２２の、ヒットを発生させた物理タグフィールドに対応する記憶場所にロードする。」、「【００１６】１つのプロセッサで２つ以上のタスクがランしているとき、単一の物理アドレスが２つ以上の対応する仮想アドレスを有していることは珍しくない。従って、１つのタスクから別のタスクへの変更がある場合、ある仮想アドレスに関連して先にデータキャッシュ２３に記憶されていたデータを異なる仮想アドレスが要求していることもあるかもしれない。物理タグを比較するので、主メモリ１８を頼らずにデータはデータキャッシュ２３において求められる。図１に示すメモリキャッシュについて、特にマイクロプロセッサに適用する場合に得られるもう１つの利点は、外部アドレスバス２５の物理アドレスを記憶部２１のタグと比較でき、後述するように、ある特定のキャッシュがデータの最新バージョンを有するか否かを容易に判定できることである。物理タグ記憶部２１は、上述の機能を実行しつつスヌーピングを可能にするデュアルポート形記憶装置アレイである。」
　補正後の請求項１に係る発明（以下、本件補正発明という。）と上記刊行物１記載の発明とを対比すると、
(i)上記刊行物１記載の発明のデジタルプロセッサは、データキャッシュと変換装置とを備えるようにしており、本件補正発明のデータ処理装置が、論理キャッシュメモリとアドレス変換バッファを有するとする点と実質的な差異はない。
　また、上記刊行物１には、刊行物１の図２に示されるような、アドレス比較、ヒットした場合にデータを処理装置への供給、あるいは、仮想アドレスから物理アドレスへの変換といった制御を行うことが記載されており、上記刊行物１記載の発明がこれら制御を行なう手段を備えているとするのが自然であるから、本件補正発明が制御部を有するとする点、そして、制御部が論理キャッシュメモリとアドレス変換バッファを制御するとする点は、上記刊行物１記載の発明と実質的な差異には当たらない。
(ii)上記刊行物１記載の発明は、検索情報となる仮想アドレスタグ記憶部を備えており、本件補正発明が、検索情報となる論理アドレス情報を備えるとする点と実質的な差異はない。
　また、上記刊行物１には、データキャッシュが複数のエントリを有することの記載はないが、データキャッシュが複数のエントリを有するとすることはごく普通のこと（必要ならば、例えば、特開平４−３２８６５５号公報を参照されたい。）であるから、本件補正発明の論理キャッシュが複数のエントリを有するとする点は、上記刊行物１記載の発明との実質的な差異には当たらない。
(iii)上記刊行物１記載の発明は、仮想アドレスを物理アドレスに変換する変換装置を備えており、本件補正発明がアドレス変換バッファを備え、論理アドレスを物理アドレスに変換するとする点と実質的な差異はない。
　また、アドレス変換を、論理アドレスと物理アドレスとを対として記憶する連想メモリによって行なうとすることは本件出願前の慣用的手法にすぎないから、本件補正発明のアドレス変換バッファが、論理アドレスと物理アドレスとを対としている点は、上記刊行物１記載の発明との実質的な差異には当たらない。
(iv)上記刊行物１記載の発明においては、仮想アドレスタグ比較を行うようにしており、その際にアドレス変換装置を利用することはないから、本件補正発明が、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう際に、アドレス変換バッファをアクセスせずとする点と実質的な差異はない。
　なお、本件補正発明の「論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう際に、アドレス変換バッファをアクセスせずとする」が、仮に、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とを行なう時点では、アドレス変換バッファによる物理アドレスへの変換は行わない、との意味であるとすると、その点は、上記刊行物１記載の発明との相違点である。
(v)上記刊行物１記載の発明は、仮想アドレスタグに対応する物理アドレスタグ記憶部を備えており、本件補正発明が、論理アドレス情報に対応する物理アドレス情報を有するとする点と実質的な差異はない。
(vi)上記刊行物１記載の発明においては、仮想アドレスを比較し、一致するものがないと判定されると、次に仮想アドレスから物理アドレスに変換された物理アドレスと物理アドレスタグ記憶部に記憶された物理アドレスとの比較を行うようにし、比較の結果、物理アドレスが一致するものがあると、その一致したアドレスに対応するデータをキャッシュデータとして処理装置に供給するよう制御している。
　したがって、本件補正発明において、検索された論理キャッシュメモリのエントリがアクセスしようとする論理アドレスに対応しないと判定された場合、制御部が、当該エントリに格納されている物理アドレス情報と変換した物理アドレスを比較し、物理アドレス情報と変換した物理アドレスが対応する場合は、当該エントリをキャッシュヒットしたエントリとする、とする点は上記刊行物１記載の発明との実質的な差異には当たらない。
　したがって、本件補正発明と上記刊行物１記載の発明とは、次の点で相違し、その余では一致する。
(a)本件補正発明においては、論理データキャッシュが論理アドレス情報、物理アドレス情報を格納しているとしているのに対し、上記刊行物１記載の発明はそのようになっていない点
(b)制御部がアクセスしようとする論理アドレスをアドレス変換バッファを用いて物理アドレスに変換させるに際し、その変換を、本件補正発明は、検索された論理キャッシュメモリのエントリがアクセスしようとする論理アドレスに対応しないと判定された場合に行なうとしているのに対し、刊行物１記載の発明においてはそのようになっていない点
　そこで、以下、上記相違点について検討する。
　上記相違点(a)について
　キャッシュに論理アドレス情報、物理アドレス情報を格納するとすることは本件出願前普通に行われていること（必要であれば、例えば、特開平４−３２８６５５号公報を参照されたい。）であるから、上記刊行物１記載の発明のデータキャッシュと仮想アドレスタグ記憶部とを、別々とするのではなく、一体として、一つの記憶部に収納することは当業者が適宜なし得ることにすぎない。
　上記相違点(b)について
　必要でない（あるいは結果として必要でなかった）装置を駆動すれば、それだけ消費電力が掛かってしまうことはごく普通に知られたことであるが、そうであっても、上記刊行物１記載の発明においては、キャッシュミスが検出された後にアドレス変換を行っていたのでは主メモリへのアクセスが遅くなるので、キャッシュにヒットするか否かの判定を行っている際に、キャッシュミスに備えてアドレス変換を行っておき、キャッシュミスが実際に起きた際の主メモリへのアクセスを早くするようにしている。しかし、高速化を図らないで従来どおり（キャッシュミスが検出された後にアドレス変換を行なう（本件出願前普通に行われていることであり、必要ならば、例えば、特開平１−３０２４４４号公報を参照されたい。）ということ）でよいというのであれば、上記刊行物１記載の発明において、キャッシュミスが検出された後にアドレス変換を行なうようにすることは、当業者が適宜なし得ることにすぎない。
　以上のとおりであるから、本件補正発明は、上記刊行物１記載の発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものである。
（結論）
　よって、本件補正発明は、特許出願の際独立して特許を受けることができないものであって、特許法第１７条の２第４項で準用する同法第１２６条第３項の規定に違反するものであるから、その余を検討するまでもなく、本件手続補正書による補正は、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下する。
３．本件発明
（本件発明の内容）
　本件手続補正書による補正は上記のとおり却下されたので、本願の請求項１乃至２３に係る各発明は、平成１２年１０月２６日付け、平成１４年８月１９日付けの各手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至２３に記載されたとおりのものであるところ、その請求項１に係る発明（以下、本件発明という。）は、次のとおりのものである。
「論理キャッシュメモリとアドレス変換バッファと制御部を有するデータ処理装置であって、
　論理キャッシュメモリは、検索情報となる論理アドレス情報を格納したエントリを複数有し、
　アドレス変換バッファは、論理アドレスを物理アドレスに変換するための変換情報対を有し、
　制御部は、論理キャッシュメモリとアドレス変換バッファを制御し、論理キャッシュメモリのエントリ検索と検索されたエントリがアクセス対象の論理アドレスに対応するか否かの判定とにアドレス変換バッファを用いず、
　論理キャッシュメモリのそれぞれのエントリには、当該エントリに格納されている論理アドレス情報に対応する物理アドレス情報を更に格納し、
　検索された論理キャッシュメモリのエントリが、アクセスしようとする論理アドレスに対応しない場合、制御部は当該アクセスしようとする論理アドレスをアドレス変換バッファを用いて物理アドレスに変換し、当該エントリに格納されている物理アドレス情報と変換した物理アドレスを比較し、物理アドレス情報と変換した物理アドレスが対応する場合は、当該エントリをキャッシュヒットしたエントリとする、ものであることを特徴とするデータ処理装置。」
（検討）
　本件発明は、上記２．の（本件補正の適否の検討）において検討したと同様である。
（まとめ）
　したがって、本件発明は、上記刊行物１記載の発明に基づき、周知技術を参酌して、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。