【手続補正書】
【提出日】平成30年8月30日(2018.8.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の電圧ブースト回路を含み、
各々の電圧ブースト回路は、
アレイ供給電圧と第２供給電圧との中で１つを選択するように構成された電源−ゲータと、
前記第２供給電圧を部分的に生成するように構成された分配されたブーストキャパシタと、
前記電源−ゲータによって選択されたように、前記アレイ供給電圧又は前記第２供給電圧の中の１つに基づいて電気的信号を生成するように構成されたドライバと、を含み、
前記第２供給電圧は、前記アレイ供給電圧より大きく、前記分配されたブーストキャパシタは、ブースティングネットワークの上に物理的に配置し、前記ブースティングネットワークは、実質的にクロック信号を応じて伝送されるブースティングネットワーク制御信号を含む装置。
【請求項２】
各々の電圧ブースト回路に対して、前記ブースティングネットワークの制御信号とクロック信号とは、実質的に同調される（ａｌｉｇｎｅｄ）請求項１に記載の装置。
【請求項３】
各々の電圧ブースト回路は、ワードラインのドライバ回路に集積される請求項１に記載の装置。
【請求項４】
各々の電圧ブースト回路は、前記各々の電源−ゲータがドライバから前記アレイ供給電圧を分離させるように構成された個別のブーストデコーダ回路を含む請求項１に記載の装置。
【請求項５】
前記複数の電圧ブースト回路は、前記電圧ブースト回路の第１の一部分をイネーブルし、前記電圧ブースト回路の第２の一部分をディスエーブルする請求項４に記載の装置。
【請求項６】
前記電圧ブースト回路の前記第２の一部分の前記電源−ゲータは、電流漏れが実質的に発生されないようにする請求項５に記載の装置。
【請求項７】
前記複数の電圧ブースト回路は、実質的に同一のブースト期間を含む請求項１に記載の装置。
【請求項８】
前記電源−ゲータは、前記分配されたブーストキャパシタと物理的に同一位置に配置される分配された電源−ゲータを含む請求項１に記載の装置。
【請求項９】
各々のメモリセルが各々のワードラインによってアクセスされる複数のメモリセルと、
各々のワードラインドライバが第１電圧又は第２電圧の中の１つでワードライン信号を生成するように構成された複数のワードラインドライバと、
前記第１電圧から前記第２電圧の一部を部分的に生成するように構成された分配されたブーストネットワークと、
前記分配されたブーストネットワークの複数のブーストキャパシタの各々に伝送されるクロック信号と、
前記ブーストキャパシタの各々に伝送されるブースティングネットワーク制御信号と、を含み、
前記第２電圧は、前記第１電圧より大きく、前記分配されたブーストネットワークは、前記複数のワードラインドライバの中で物理的に分配されるシステム。
【請求項１０】
前記第１電圧と前記第２電圧との内の一方を選択するように構成された分配された電源−ゲータのネットワークをさらに含み、
前記分配された電源−ゲータのネットワークは、前記複数のワードラインドライバの間に物理的に分配され、
前記分配されたブーストネットワークは、複数のブーストキャパシタを含む請求項９に記載のシステム。
【請求項１１】
各々のブーストキャパシタに対して、前記ブースティングネットワークの制御信号及び前記クロック信号が実質的に同調（ａｌｉｇｎ）されるように前記クロック信号と前記ブースティングネットワーク制御信号とが伝送される請求項９に記載のシステム。
【請求項１２】
前記各々のワードラインドライバは、前記分配されたブーストネットワークの各々のブーストキャパシタと物理的に集積される請求項９に記載のシステム。
【請求項１３】
前記複数のワードラインドライバは、ワードラインドライバのブロック内に配列され、各々のブロックは、前記複数のワードラインドライバの一部分を含み、
前記分配されたブーストネットワークは、ブーストキャパシタのブロック内に配列され、ブーストキャパシタの各々のブロックは、ワードラインドライバの各々のブロックの少なくとも１つと関連付けられ、ワードラインドライバの各々のブロックと同一位置に配置される請求項９に記載のシステム。
【請求項１４】
前記分散されたブーストネットワークは、複数のブースティング回路を含み、前記ブースティング回路は、各々のワードラインに各々関連付けられ、
前記各々のブースティング回路は、
非ブーストモードで、前記各々のワードラインに前記第１の電圧を供給し、
ブーストモードで、シャットオフし、前記各々のワードラインへの前記第１電圧の供給を遮断するように構成された電源−ゲータと、
超過電荷を格納するように構成されたブーストキャパシタと、
前記非ブーストモードと前記ブーストモードから前記電源−ゲータをスイッチングするように構成されたブーストデコード回路と、を含み、
前記ブーストモードの間に、各々のワードラインへの電圧の供給が、前記ワードラインに連結されたキャパシタと前記ブーストキャパシタとの間のキャパシティブカップリングによってブーストされる請求項９に記載のシステム。
【請求項１５】
各々のブースティング回路が、前記関連付けられたワードラインと同一位置に配置されるように、複数のブースティング回路が前記システムを通じて物理的に分配される請求項１４に記載のシステム。
【請求項１６】
前記分配されたブーストネットワークは、前記ブースティング回路の第１の一部分をイネーブルし、前記ブースティング回路の第２の一部分をディスエーブルする請求項１４に記載のシステム。
【請求項１７】
前記ブースティング回路の前記第２の一部分の前記電源−ゲータは、電流漏れが実質的に発生されないようにする請求項１６に記載のシステム。
【請求項１８】
データを格納するように構成された複数のメモリセルと、
各々のメモリセルアクセスドライバが第１電圧又は第２電圧の中のいずれか１つでアクセス信号を生成するように構成された複数のメモリセルアクセスドライバと、
前記第１電圧を前記第２電圧にブースティングし、前記複数のメモリセルアクセスドライバの中で物理的に分配されたブースティングの手段と、を含み、
前記第２電圧は、前記第１電圧より高く、クロック信号及びブースティング制御信号は、前記ブースティング手段に伝送される装置。
【請求項１９】
前記ブースティングの手段は、各々のメモリセルアクセスドライバに各々関連付けられた複数のブースティング回路を含み、
前記各々の複数のブースティング回路は、
第１モードで、前記各々のメモリセルアクセスドライバに前記第１電圧を供給し、
第２モードで、前記各々のメモリセルアクセスドライバへの前記第１電圧の供給を中止するように構成されたスイッチング手段と、
超過電荷を格納するように構成された追加充電手段と、
前記スイッチング手段が前記第１モード又は前記第２モードに動作するか否かを制御するように構成されたためのイネーブル手段と、
前記第２モードの間に、各々のメモリセルアクセスドライバへの電圧供給が前記追加充電手段と前記ワードラインに連結されたキャパシタとの間のキャパシティブカップリングによって、ブーストされる請求項１８に記載の装置。
【請求項２０】
前記ブースティング手段は、各々のブースティングサブ手段が各々のメモリセルアクセスドライバに関連付けられる複数のブースティングサブ手段を含み、
前記クロック信号は、前記ブースティングサブ手段の各々に伝送され、
前記ブースティング制御信号は、前記ブースティングサブ手段の各々に伝送されるブースティング制御信号であり、
前記クロック信号と前記ブースティング制御信号とは、各々のブースティングサブ手段において、前記ブースティング制御信号とクロック信号とが実質的に同調されたように伝送される請求項１８に記載の装置。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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