【手続補正書】
【提出日】平成30年9月5日(2018.9.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
各メモリセルには、１本のワード線と、１組のビット線対と、２組のサーチ線対と、２本のマッチ線とが接続される。例えば、メモリセルＭＣ０＃０は、ワード線ＷＬ０と、ビット線対ＢＬ０，／ＢＬ０、サーチ線対ＳＬＡ０，／ＳＬＡ０およびＳＬＢ０，／ＳＬＢ０と、マッチ線ＭＬＡ０，ＭＬＢ０とに接続される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また、検索装置は一般的に図示しないクロック生成回路によって生成されたクロック信号に従うタイミングで検索を行なう。この点、従来の検索装置は、サーチ用のポートを１つしか有していなかったため、２つの検索データを検索するためにクロック信号を２回生成する必要があった。一方、この半導体装置１００は、２つの検索データを検索するにあたって、クロック信号を１回生成すればよい。したがって、この半導体装置１００は、クロック生成回路における消費電力を従来に比して抑制し得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
ＮＭＯＳトランジスタＮＤ１は、１対のＮ型拡散領域ＦＬ３０６，ＦＬ３０８によって
構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを
有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
ＮＭＯＳトランジスタＮＳ５およびＮＳ７のソースを形成するＮ型拡散領域ＦＬ３３２は、コンタクトホールＣＴ３６を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２６を介してマッチ線ＭＬＢ０を形成する第２層金属配線Ｍ２２２に接続される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
なお、メモリセルＭＣ０＃０と列方向に隣接するメモリセルＭＣ０♯１の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを行方向に軸対象した配線パターンと同じであるため、その説明は繰り返さない。なお、メモリセルＭＣ０＃０と行方向に隣接するメモリセルＭＣ１＃０の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを列方向に軸対称した配線パターンと同じであってもよいし、メモリセルＭＣ０＃０の配線パターンと同じであってもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
ＰＭＯＳトランジスタＰＳ７は、１対のＰ型拡散領域ＦＬ３５２，３５４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ３５４は、コンタクトホールＣＴ５６を介してマッチ線ＭＬＢ０を形成する第１層金属配線に接続される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
ＰＭＯＳトランジスタＰＳ０のソースを形成するＰ型拡散領域ＦＬ３４８と、ＰＭＯＳトランジスタＰＳ４のソースを形成するＰ型拡散領域ＦＬ３５８とは、コンタクトホールＣＴ５２，ＣＴ５８をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２３を介して電源線ＶＤＤを形成する第２層金属配線Ｍ９１０に接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
メモリセルＭＣ０＃０は、列方向に沿って延在するビット線対ＢＬ０，／ＢＬ０と、ＢＬ１，／ＢＬ１とをさらに含む。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
論理演算セルＬＣＡ０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の保持するデータとＡポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。より具体的には、論理演算セルＬＣＡ０は、データセルＤＣ０のデータ（記憶ノードｍ１のレベル）とＡポート用の検索データとが一致するか否か、およびマスクデータセルＭＤＣのデータ（記憶ノードｍ０のレベル）とＡポート用の検索データの反転レベルとが一致するか否かに応じて、マッチ線ＭＬＡ０を駆動する。論理演算セルＬＣＢ０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の保持するデータとＢポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。より具体的には、論理演算セルＬＣＢ０は、データセルＤＣのデータとＢポート用の検索データとが一致するか否か、およびマスクデータセルＭＤＣのデータとＢポート用の検索データの反転レベルとが一致するか否かに応じて、マッチ線ＭＬＢ０を駆動する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１４４
【補正方法】変更
【補正の内容】
【０１４４】
図１１および図１２を参照して、メモリセルＭＣ０＃０は、２ビットのＳＲＡＭセル（データセルＤＣ０とマスクデータセルＭＤＣ０）を用いて、“０”、“１”、“＊”（ドントケア：don't care）の３値を格納することができる。ドントケア“＊”は“０”および“１”のどちらでも良いことを示す。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
ＰＭＯＳトランジスタＰ３は、１対のＰ型拡散領域ＦＬ３６０，ＦＬ３６２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ３６２は、コンタクトホールＣＴ６６を介して上層の金属配線層に形成される電源線ＶＤＤに接続される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１８２
【補正方法】変更
【補正の内容】
【０１８２】
この場合、メモリセルＭＣ０＃０と列方向に隣接するメモリセルＭＣ０＃１の金属配線パターンは、メモリセルＭＣ０＃０の配線パターンを行方向に軸対称にした配線パターンとなる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１８３
【補正方法】変更
【補正の内容】
【０１８３】
一方、メモリセルＭＣ０＃０と行方向に隣接するメモリセルＭＣ１＃０の金属配線パターンは、図１６に示される例においてメモリセルＭＣ０＃０の配線パターンと同じ配線パターンが示されている。なお、他の局面において、メモリセルＭＣ１＃０の金属配線パターンは、メモリセルＭＣ０＃０の配線パターンを列方向に軸対称にした配線パターンであってもよい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２１７
【補正方法】変更
【補正の内容】
【０２１７】
ＮＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードｍ０とが接続される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２１８
【補正方法】変更
【補正の内容】
【０２１８】
ＮＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードｍ０とが接続される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０２２０
【補正方法】変更
【補正の内容】
【０２２０】
（書き込み動作）
図２２に示されるメモリセルＭＣ０＃０への書き込み動作を説明する。行デコーダ１０２は、メモリセルＭＣ０＃０に対するデータ書き込み時において、まず、ワード線ＷＬ０を「Ｈ」レベルに活性化し、それ以外のワード線（すなわちワード線ＷＬ１〜ＷＬ３）を「Ｌ」レベルに非活性化する。そして、読出／書込回路１０８は、ビット線ＢＬ０を入力データＤＩＯ００に対応するレベルに駆動し、ビット線／ＢＬ０をその反転レベルに駆動する。これにより、半導体装置２１００は、データセルＤＣ０へデータの書き込みを行なう。読出／書込回路１０８は、データセルＤＣ０へのデータ書き込みが終了すると、ビット線対ＢＬ０，／ＢＬ０のレベルを「Ｌ」レベルにする。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０２３１
【補正方法】変更
【補正の内容】
【０２３１】
ある実施形態に従うメモリセルＭＣ０＃０では、行方向に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、ＰウェルＰＷ１とが順に形成される。ＰウェルＰＷ０には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ２，ＮＤ２と、マスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ０，ＮＤ０とが配置される。ＮウェルＮＷ０には、データセルＤＣ０を構成するＰＭＯＳトランジスタＰ０，Ｐ１と、マスクデータセルＭＤＣ０を構成するＰＭＯＳトランジスタＰ２，Ｐ３とが配置される。ＰウェルＰＷ１には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ３，ＮＤ３と、マスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ１，ＮＤ１と、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ７とが配置される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０２５０
【補正方法】変更
【補正の内容】
【０２５０】
ＮＭＯＳトランジスタＮＡ２およびＮＡ０のソースを形成するＮ型拡散領域ＦＬ５０６は、コンタクトホールＣＴ４１０、第１層金属配線、およびビア１Ｖ１５８を介してビット線ＢＬ０を形成する第２層金属配線Ｍ２６６に接続される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２５２
【補正方法】変更
【補正の内容】
【０２５２】
ＮＭＯＳトランジスタＮＡ３のソースを形成するＮ型拡散領域ＦＬ５２２およびＮＭＯＳトランジスタＮＡ１のソースを形成するＮ型拡散領域ＦＬ５３０は、コンタクトホールＣＴ４３０，ＣＴ４３８をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１６４およびビア１Ｖ１６６を介してビット線／ＢＬ０を形成する第２層金属配線Ｍ２７０に接続される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２６０
【補正方法】変更
【補正の内容】
【０２６０】
第２層金属配線Ｍ２１４は、ビア２Ｖ２７２を介してマッチ線ＭＬＡ０を形成する第３層金属配線Ｍ３７５に接続される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２６２
【補正方法】変更
【補正の内容】
【０２６２】
なお、メモリセルＭＣ０＃０と行方向に隣接するメモリセルＭＣ１♯０の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを列方向に軸対象した配線パターンと同じであるため、その説明は繰り返さない。なお、メモリセルＭＣ０＃０と列方向に隣接するメモリセルＭＣ０＃１の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを行方向に軸対称した配線パターンと同じであってもよいし、メモリセルＭＣ０＃０の配線パターンと同じであってもよい。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２９５
【補正方法】変更
【補正の内容】
【０２９５】
各ウェルには、ＦｉｎＦＥＴのフィンに相当する拡散層ＤＦが形成されている。より具体的には、ＰウェルＰＷ０には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ２，ＮＤ２およびマスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ０，ＮＤ０のソース、ドレインに対応する拡散層ＤＦが２本形成されている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２９８
【補正方法】変更
【補正の内容】
【０２９８】
ＰウェルＰＷ１には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ３，ＮＤ３およびマスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ１，ＮＤ１に対応する拡散層ＤＦと、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ３に対応する拡散層ＤＦと、ＮＭＯＳトランジスタＮＳ４〜ＮＳ７に対応する拡散層ＤＦとが２本ずつ形成されている。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０３２３
【補正方法】変更
【補正の内容】
【０３２３】
ＮＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０と電源線ＶＳＳＡ０との間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０と電源線ＶＳＳＡ０との間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードｍ０とが接続される。つまり、電源線ＶＳＳＡ０は、論理演算セルＬＣＡ０に接続される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０３２４
【補正方法】変更
【補正の内容】
【０３２４】
ＮＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０と電源線ＶＳＳＢ０との間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０と電源線ＶＳＳＢ０との間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードｍ０とが接続される。つまり、電源線ＶＳＳＢ０は、論理演算セルＬＣＢ０に接続される。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０３３６
【補正方法】変更
【補正の内容】
【０３３６】
具体的には、ＮＭＯＳトランジスタＮＳ２のソースを形成するＮ型拡散領域ＦＬ７３６は、電源線ＶＳＳＡ０として機能するローカル配線に接続される。ＮＭＯＳトランジスタＮＳ０のソースを形成するＮ型拡散領域ＦＬ７４４は、電源線ＶＳＳＡ０として機能するローカル配線に接続される。ＮＭＯＳトランジスタＮＳ６のソースを形成するＮ型拡散領域ＦＬ７４６は、電源線ＶＳＳＢ０として機能するローカル配線に接続される。ＮＭＯＳトランジスタＮＳ４のソースを形成するＮ型拡散領域ＦＬ７５４は、電源線ＶＳＳＢ０として機能するローカル配線に接続される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０３５５
【補正方法】変更
【補正の内容】
【０３５５】
図４１は、実施形態５に従うメモリセルＭＣ０＃０のビア３、第３層金属配線および第４層金属配線の配置を示した平面図である。図４１において、第４層金属配線Ｍ９２０〜Ｍ９７０が、行方向に沿って配置されている。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０３６７
【補正方法】変更
【補正の内容】
【０３６７】
これにより、半導体装置は、１サイクルの間に、２つの検索データを同時
に検索できるＴＣＡＭ装置として機能し得る。そのため、この半導体装置は、検索対象が複数ある場合において、従来に比して検索速度を向上し得る。また、この半導体装置は、共通するメモリアレイを用いて、２つの検索データを検索する。そのため、この半導体装置は、装置の大型化を抑制し得る。加えて、この半導体装置は、１つのクロック信号に基づいて２つの検索データを検索できるため、消費電力を抑制し得る。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０３８４
【補正方法】変更
【補正の内容】
【０３８４】
これにより、半導体装置は、１サイクルの間に、２つの検索データを同時に検索できるＢＣＡＭ装置として機能し得る。そのため、この半導体装置は、検索対象が複数ある場合において、従来に比して検索速度を向上し得る。また、この半導体装置は、共通するメモリアレイを用いて、２つの検索データを検索する。そのため、この半導体装置は、装置の大型化を抑制し得る。加えて、この半導体装置は、１つのクロック信号に基づいて２つの検索データを検索できるため、消費電力を抑制し得る。
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2018045753.tif 000001
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2018045753.tif 000002
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2018045753.tif 000003
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2018045753.tif 000004
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
2018045753.tif 000005
【手続補正３５】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2018045753.tif 000006
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正の内容】
【図２２】
2018045753.tif 000007
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
2018045753.tif 000008
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
2018045753.tif 000009
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正の内容】
【図２７】
2018045753.tif 000010
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正の内容】
【図３３】
2018045753.tif 000011
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図３５
【補正方法】変更
【補正の内容】
【図３５】
2018045753.tif 000012