【事件の表示】
　平成　８年特許願第１３１６９６号「半導体デバイス及びその動作方法」拒絶査定不服審判事件〔平成　８年１２月１３日出願公開、特開平　８−３３０４５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年５月２７日（パリ条約による優先権主張１９９５年５月２５日、米国）の出願であって、平成１４年１０月２１日付けで拒絶査定がなされ、これに対し、平成１５年１月２１日に拒絶査定に対する審判請求がなされるとともに、同年２月２０日付けで手続補正がなされたものである。
　
２．平成１５年２月２０日付けの手続補正について
　
[補正却下の決定の結論]
　平成１５年２月２０日付けの手続補正を却下する。
　
[理由]
（１）手続補正の内容
　平成１５年２月２０日付けの手続補正（以下、「本件補正」という。）の内容は、平成１４年１０月１日付けで補正された特許請求の範囲を次のとおりに補正するものである（以下、補正前の請求項１ないし請求項２０を「補正前請求項１」ないし「補正前請求項２０」といい、補正後の請求項１ないし請求項１８を「補正後請求項１」ないし「補正後請求項１８」という。）。
「【請求項１】　基板上に形成されたｎ型チャネル半導体デバイスにおいて、
　前記基板に形成されたソース領域及びドレイン領域と、
　前記基板上に堆積させられた誘電体層、前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、
　約−０．５ボルトあるいはそれ以上の負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、約１０ボルト以下の制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および約５ボルト未満のドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されているチャージング手段とを含むことを特徴とする半導体デバイス。
　【請求項２】　前記基板と前記ソースとの間の前記バイアスが、前記浮遊ゲートへのチャージングの際に約−０．５ボルトから約−３ボルトの間にあることを特徴とする請求項１に記載の半導体デバイス。
　【請求項３】　前記制御ゲートと前記ソースとの間のバイアスが、前記ドレイン−ソース間バイアス電圧であることを特徴とする請求項１に記載の半導体デバイス。
　【請求項４】　前記浮遊ゲート電極をチャージングする際に、前記ソース電圧が約０ボルトであり、前記ドレイン電圧が約１．１ボルトから約３．３ボルトであり、前記基板電圧が約−０．５ボルトから約−３ボルトであることを特徴とする請求項１に記載の半導体デバイス。
　【請求項５】　前記制御ゲート電圧が前記ドレイン電圧より低いことを特徴とする請求項１に記載の半導体デバイス。
　【請求項６】　前記基板がシリコン−ゲルマニウムよりなる領域を有することを特徴とする請求項１に記載の半導体デバイス。
　【請求項７】　前記ドレインが前記シリコン−ゲルマニウム領域に形成されており、前記ソースがシリコン−ゲルマニウム領域に形成されていないことを特徴とする請求項６に記載の半導体デバイス。
　【請求項８】　前記ソース及びドレインが前記シリコン−ゲルマニウム領域に形成されていることを特徴とする請求項６に記載の半導体デバイス。
　【請求項９】　前記デバイスがスタックトゲートｎ型チャネルデバイスであることを特徴とする請求項１に記載の半導体デバイス。
　【請求項１０】　ｎ型チャネル半導体デバイスにおいて、
　基板に形成されたソース領域及びドレイン領域と、
　前記基板上に堆積させられた誘電体層と、
　前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部は前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極と、
　前記浮遊ゲート電極の表面上に形成された第二の誘電体材料と、
　前記第二誘電体材料上に形成された制御ゲート電極と、
　当該デバイスに対して約５ボルト未満のドレイン−ソース間バイアスを印加する接続、約−０．５ボルトまたはそれ以上の負の値を有する負の基板−ソース間バイアス（ＶＢ−ＶＳ）を印加する接続、および約１０ボルトよりも低い制御ゲート−ソース間バイアスを印加する接続とを含み、
　前記デバイスが約０．０５μｍあるいはそれ以下のドレイン接合深さを有し、前記ドレインにおけるｎ型不純物濃度が少なくとも約５×１０１９ｃｍ３であり、前記ドレイン−基板間接合におけるｐ型不純物濃度が少なくとも約２×１０１８ｃｍ３であり、前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約１０ｎｍあるいはそれ以下であり、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されていることを特徴とする半導体デバイス。
　【請求項１１】　ソース、ドレイン、制御ゲート、浮遊ゲート、及び基板を有するメモリセルのｎ型チャネル浮遊ゲートをチャージングする方法において、
　前記ドレインと前記ソースとの間に約５ボルトよりも低い正のバイアスを生じさせる目的で前記セルの前記ドレイン端子に電圧を印加するステップと、
　前記制御ゲートと前記ソースの間に約１０ボルトもしくはこれ未満の正のバイアスを生じさせる目的で前記セルの前記制御端子に電圧を印加するステップと、
　前記基板と前記ソースとの間に少なくとも約−０．５ボルトの負のバイアスを生じさせる目的で前記基板に負の電圧を印加するステップであって、前記浮遊ゲートをチャージングする電流が前記ソースから前記ドレインへの電子電流に起因するようになっているステップとを含む半導体デバイス動作方法。
　【請求項１２】　前記基板と前記ソースとの間の前記負のバイアスが約−０．５ボルトから約−３ボルトであることを特徴とする請求項１１に記載の半導体デバイス動作方法。
　　【請求項１３】　前記ソースに印加される電圧が０であり、前記基板に印加される電圧が約−０．５ボルトから約−３ボルトであり、前記制御ゲートに印加される電圧が約１０ボルト未満であり、前記ドレインに印加される電圧が約１．１ボルトから約３．３ボルトであることを特徴とする請求項１１に記載の半導体デバイス動作方法。
　【請求項１４】　前記制御ゲートに印加される電圧が前記ドレインに印加される電圧未満であることを特徴とする請求項１３に記載の半導体デバイス動作方法。
　【請求項１５】　浮遊ゲートメモリセルのアレイにおいて、
　基板に形成されたソース領域及びドレイン領域と、
　前記基板上に堆積させられた誘電体層と、
　前記誘電体層上に形成された浮遊ゲート電極と、
　前記浮遊ゲート電極の表面上に形成された第二の誘電体材料と、
　前記第二誘電体材料上に形成された制御ゲート電極であって、前記制御ゲートに供給される電圧が約１．１から約３．３ボルトの制御ゲート−ソース間バイアスを与え、かつ該制御ゲートに供給される電圧はドレインに供給される電圧未満であるものである制御ゲート電極とを各々有する少なくとも２つのセルと、
　少なくとも約０．５ボルトの負の基板−ソース間バイアス電圧を前記基板に対して印加する接続とを含み、
　前記アレイ中の前記各々のセルの前記ソースに印加される電圧が約０ボルトであり、前記アレイ中の各セルのドレインおよびソース間バイアスが約１．１ボルトから約３．３ボルトであり、電気アレイ中の前記各々のセルの前記ドレインに印加される電圧が約１．１ボルトから約３．３ボルトであり、および前記浮遊ゲートをチャージングする際に前記基板電圧が約−０．５ボルトから約−３ボルトであり、
　前記浮遊ゲートをチャージングする電流がドレインからソースへの電子電流に起因するものであり、および、前記セルのうちの少なくとも一方のセルの前記基板が第一選択に電気的に接続され、かつ、前記セルのうちの少なくとも一方のセルの前記基板が第二選択に接続され、前記第一選択及び前記第二選択が互いに電気的に分離されていることを特徴とする半導体デバイス。
　【請求項１６】　前記ドレイン端子に印加される電圧が、該ドレインと該ソースの間に約１．１ボルトないし約３．３ボルトの正のバイアスを生じさせることを特徴とする請求項１に記載の半導体デバイス。
　【請求項１７】　前記接続を通して印加される前記ドレイン−ソース間バイアスが、約１．１ボルトないし約３．３ボルトであることを特徴とする請求項１０に記載の半導体デバイス。
　【請求項１８】　前記セルのドレイン端子に印加される電圧が、約１．１ボルトないし約３．３ボルトの正のバイアスであることを特徴とする請求項１１に記載の半導体デバイス動作方法。」
　
（２）本件補正についての検討
　
（２−１）補正事項の整理
【補正事項１】
　補正前請求項５の
　「前記ゲート制御電圧が前記ドレイン電圧に等しいか、もしくはそれより低い」（補正前請求項５）
を、
　「前記ゲート制御電圧が前記ドレイン電圧より低い」（補正後請求項５）
とし（補正事項１−１）、
　補正前請求項１４の
　「前記制御ゲートに印加される電圧が前記ドレインに印加される電圧と等しいかあるいはそれ未満である」（補正前請求項１４）
を、
　「前記制御ゲートに印加される電圧が前記ドレインに印加される電圧未満である」（補正後請求項１４）
とする（補正事項１−２）。
　
【補正事項２】
　補正前請求項１０の
　「当該デバイスに対して約５ボルト未満のドレイン−ソース間バイアスを印加する接続および約１０ボルトよりも低い制御ゲート−ソース間バイアスを印加する接続とを含み」（補正前請求項１０）
を、
　「当該デバイスに対して約５ボルト未満のドレイン−ソース間バイアスを印加する接続、約−０．５ボルトまたはそれ以上の負の値を有する負の基板−ソース間バイアス（ＶＢ−ＶＳ）を印加する接続、および約１０ボルトよりも低い制御ゲート−ソース間バイアスを印加する接続とを含み」（補正後請求項１０）
とする。
　
【補正事項３】
　補正前請求項１５の
　「前記制御ゲートに供給される電圧が約１０ボルト未満の制御ゲート−ソース間バイアスを与えるものである」（補正前請求項１５）
を、
　「前記制御ゲートに供給される電圧が約１．１から約３．３ボルトの制御ゲート−ソース間バイアスを与え、かつ該制御ゲートに供給される電圧はドレインに供給される電圧未満であるものである」（補正後請求項１５）
とする。
　
【補正事項４】
　補正前請求項１６及び補正前請求項１７を削除し、補正前請求項１８ないし補正前請求項２０を、それぞれ、補正後請求項１６ないし補正後請求項１８とする。
　
　なお、独立形式請求項である補正前請求項１、補正前請求項１０、補正前請求項１１及び補正前請求項１５のうち、補正前請求項１及び補正前請求項１１については、補正がされていない。
　
（２−２）補正の適否についての検討
　
【補正事項１について】
　補正事項１は、「ゲート制御電圧」の「ドレイン電圧」に対する大小関係を、「等しいか、もしくはそれより低い」から「より低い」に限定し（補正事項１−１）、また、「制御ゲートに印加される電圧」の「ドレインに印加される電圧」に対する大小関係を、「等しいかあるいはそれ未満」から「未満」に限定するものである（補正事項１−２）から、特許請求の範囲の減縮を目的とするものであり、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものである。
　
【補正事項２について】
　補正事項２は、「約−０．５ボルトまたはそれ以上の負の値を有する負の基板−ソース間バイアス（ＶＢ−ＶＳ）を印加する接続」という構成を付加するものであるから、特許請求の範囲の減縮を目的とするものであるが、これにより、補正後の請求項１０に係る発明の「半導体デバイス」は、「約０．０５μｍあるいはそれ以下のドレイン接合深さを有し、前記ドレインにおけるｎ型不純物濃度が少なくとも約５×１０１９ｃｍ３であり、前記ドレイン−基板間接合におけるｐ型不純物濃度が少なくとも約２×１０１８ｃｍ３であり、前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約１０ｎｍあるいはそれ以下であり、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されている」ものであって、かつ、「約−０．５ボルトまたはそれ以上の負の値を有する負の基板−ソース間バイアス（ＶＢ−ＶＳ）を印加する接続」を含むものとなった。
　しかし、本願の願書に最初に添付した明細書又は図面には、００１８段落に、「しかしながら、別の実施例では、接合深さが約０．０５μｍ以下で、ｎ型不純物濃度が少なくとも約５×１０１９ｃｍ−３のドレインを有し、ｐ型不純物濃度が少なくとも約２×１０１８ｃｍ−３のドレインハロ領域を有し、及び浮遊ゲートと基板との間のゲート酸化膜厚が約１０ｎｍ以下のデバイスが、約１．１Ｖから約３．３Ｖの間のＶＤが印加された場合に、ＶＢＳがゼロの場合においても浮遊ゲートが１ミリ秒あるいはそれ以下の時間で負にチャージングされるのに充分な垂直電界を実現することが示されている。」と記載されており、当該記載箇所における「接合深さが約０．０５μｍ以下で、ｎ型不純物濃度が少なくとも約５×１０１９ｃｍ−３のドレインを有し、ｐ型不純物濃度が少なくとも約２×１０１８ｃｍ−３のドレインハロ領域を有し、及び浮遊ゲートと基板との間のゲート酸化膜厚が約１０ｎｍ以下」であることは、補正後請求項１０の「約０．０５μｍあるいはそれ以下のドレイン接合深さを有し、前記ドレインにおけるｎ型不純物濃度が少なくとも約５×１０１９ｃｍ３であり、前記ドレイン−基板間接合におけるｐ型不純物濃度が少なくとも約２×１０１８ｃｍ３であり、前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約１０ｎｍあるいはそれ以下であ」ることに対応する（なお、補正後請求項１０に記載された「ｃｍ３」は、「ｃｍ−３」の誤記と認定した。）が、当該記載箇所においては「ＶＢＳがゼロの場合においても浮遊ゲートが１ミリ秒あるいはそれ以下の時間で負にチャージングされるのに充分な垂直電界を実現することが示されている」とされているのみであり、「ＶＢＳがゼロの場合」ではない「約−０．５ボルトまたはそれ以上の負の値を有する負の基板−ソース間バイアス（ＶＢ−ＶＳ）を印加する」ことは記載されていない。
　さらに、本願の願書に最初に添付した明細書又は図面の他の記載箇所にも、「約−０．５ボルトまたはそれ以上の負の値を有する負の基板−ソース間バイアス（ＶＢ−ＶＳ）を印加する」条件下において、「約０．０５μｍあるいはそれ以下のドレイン接合深さ」、「前記ドレインにおけるｎ型不純物濃度が少なくとも約５×１０１９ｃｍ−３」、「前記ドレイン−基板間接合におけるｐ型不純物濃度が少なくとも約２×１０１８ｃｍ−３」及び「前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約１０ｎｍあるいはそれ以下」という構成を同時に備えるような「半導体デバイス」は記載されていない。
　したがって、補正事項２は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではない。
　
【補正事項３について】
　補正事項３は、補正前請求項１５を引用した補正前請求項１６及び補正前請求項１７にそれぞれ記載された事項を、補正前請求項１５に付加して補正後請求項１５とするものであるから、特許請求の範囲の減縮を目的とするものであり、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものである。
　
【補正事項４について】
　補正事項４は、補正前請求項１６及び補正前請求項１７を削除するとともに、これに伴い、補正前請求項１８ないし補正前請求項２０の請求項の番号を繰り上げるものであるから、請求項の削除又は明りょうでない記載の釈明を目的とするものであり、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものである。
　
（２−３）補正の適否についてのむすび
　前記（２−２）に記載したとおり、補正事項２は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないから、補正事項２を含む本件補正は、特許法第１７条の２第３項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　
（３−１）本願発明の認定
　平成１５年２月２０日付けの手続補正は前記２．のとおり却下されたので、本願の請求項に係る発明は、平成１４年１０月１日付け手続補正書の特許請求の範囲の請求項１ないし請求項２０に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりである。
「基板上に形成されたｎ型チャネル半導体デバイスにおいて、
　前記基板に形成されたソース領域及びドレイン領域と、
　前記基板上に堆積させられた誘電体層、前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、
　約−０．５ボルトあるいはそれ以上の負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、約１０ボルト以下の制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および約５ボルト未満のドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されているチャージング手段とを含むことを特徴とする半導体デバイス。」
　
（３−２）引用例
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開昭５６−１２９３７４号公報（以下、「引用例１」という。）には、第１図、第３図及び第４図とともに次のとおり記載されている。
「・・・第１図はコントロールゲートＣＧを有するＦＡＭＯＳ素子の概略図で、ＳＵＢはシリコン半導体基板（こゝではｐ型とする）である。Ｓ，Ｄは基板ＳＵＢの表面に浅く形成された反対導電型のソース、ドレイン領域である。ＯＸ１は絶縁膜で、通常は基板ＳＵＢの単結晶シリコンを酸化して得たシリコン酸化膜（ＳｉＯ２）からなり、その上部に多結晶シリコンまたはモリブデンなどで作られるフローティングゲートＦＧが形成される。ＯＸ２は第２の絶縁膜で、例えばシリコンゲートＦＧの上部を酸化して得たシリコン酸化膜からなり、その上部にアルミニウム（Ａｌ）等からなるコントロールゲートＣＧが形成される。・・・」（第１頁右下欄第９行〜第２頁左上欄第１行）
「ところでＦＡＭＯＳの書込み（消去）電圧の低電圧化が要請される中で、本発明者等によりなされた実験で注目すべきデータが得られた。その一例を第３図に示す。同図に示す特性は、第１図の素子構造で第１層のシリコン酸化膜ＯＸ１の厚みを１００Åにした時のドレイン電圧ＶＤとしきい値Ｖｔｈの関係、従って書込み（消去）特性を示したもので、チャネル長Ｌをパラメータ（３，４，５，７μｍ）としたものである。チャネル幅Ｗはいずれも１０μｍであり、またソースＳおよび基板ＳＵＢは接地してある。・・・これらの素子のアバランシェ電圧は９Ｖであるが、９Ｖ＞ＶＤ＞３Ｖの範囲でＶｔｈが大きく変化する点が注目される。このことはアバランシェ降伏によらずに多量のホットエレクトロン（Ｃ５〜Ｃ８の場合）・・・がフローティングゲートＦＧに注入されることを示している。・・・」（第２頁右下欄第１８行〜第３頁右上欄第２行）
「第３図の実験データはＯＸ１＝１００Åに関するものであるから、・・・トンネル効果が生じたという可能性はなく、そしてＶＤ＜８Ｖであるからアバランシェ降伏も否定される。従って、このＶｔｈの変化は、アバランシェ注入ではなく、またトンネル注入でもないメカニズムでなされたものであり、これは基板ＳＵＢに発生したホットキャリアがシリコン酸化膜ＯＸ１の電位障壁を越えてフローティングゲートＦＧに注入されたためと考えられる。・・・そして、アバランシェ電圧以下の電圧でこの書込み、消去ができることから、次の利点が導びき出される。（１）書込み、消去電圧ＶＤが５〜６Ｖ程度に低下させ得るので標準電源だけで充分である。（２）アバランシェ電流が流れないので基板電流は極く僅か（１μＡ以下）であり、基板バイアス発生器で充分に吸収できる。このため書込み中も基板バイアス発生器のみで基板ＳＵＢの電位を負側へシフトさせることができ、この負側へのシフト分だけ書込みに要するドレイン電圧ＶＤを更に低下させることができる。」（第３頁右上欄第１７行〜右下欄第６行）
「第４図は基板バイアス発生器を用いたＦＡＭＯＳのしきい値電圧に対するバックバイアス効果を示す実験データで、曲線Ｃ９〜Ｃ１３はバックゲートバイアスＶＢＧをパラメータ（０，−１，−２，−３，−４Ｖ）としたものである。実験に用いたＦＡＭＯＳメモリセルのアバランシェ電圧は１３．５Ｖで、ゲート電圧はＶＧ＝６Ｖである。ソースは接地して電気的書込みを行なった。ＶＢＧを負方向へ増大することによってより低いドレイン電圧ＶＤでＶｔｈを変化させることができる点は特性全体に共通することであるが、その変化幅はバックバイアス相当分だけのものではない。例えば曲線Ｃ９とＣ１３では４Ｖの差があるのでＣ１３のＶＤ＝２はＣ９のＶＤ＝６に相当するが、各々のＶｔｈは前者が２、後者が−７であり、９Ｖの差がある。従ってＶＢＧ印加に対しては相乗的な効果が期待される。
　以上述べたように本発明によれば、アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入ができるので低電圧化が可能となり、ＦＡＭＯＳチップの電源端子数を減少することができ、また基板バイアス発生器を併用できる等の利点を有する。」（第３頁右下欄第１５行〜第４頁左上欄第１６行）
　また、「第１図」には、従来構造のＦＡＭＯＳにおいて、フローティングゲートＦＧは、ソース領域Ｓ及びドレイン領域Ｄの両方に重なる構造であることが示されている。
　さらに、「第４図」には、バックゲートバイアスＶＢＧを−３Ｖ（Ｃ１２）または−４Ｖ（Ｃ１３）とした場合、ドレイン電圧ＶＤが２Ｖまたは４Ｖであっても、しきい値電圧Ｖｔｈが変化すること、すなわち、フローティングゲートへの電子の注入（書込み）が行われることが示されている。
　したがって、引用例１には、従来構造のＦＡＭＯＳにおいて、アバランシェ電圧以下の電圧でホットキャリアによる書込みができ、このことにより、書込み電圧ＶＤを５〜６Ｖ程度に低下させ得るとともに、アバランシェ電流が流れないので書込み中も基板バイアス発生器のみで基板ＳＵＢの電位を負側へシフトさせることができ、この負側へのシフト分だけ書込みに要するドレイン電圧ＶＤを更に低下させることができることが記載されており、第４図も参照すると、具体的には、
「ｐ型のシリコン基板と、
　前記基板に形成された反対導電型のソース領域及びドレイン領域と、
　前記基板のシリコンを酸化して得たシリコン酸化膜からなる絶縁膜と、
　前記絶縁膜上に形成された多結晶シリコンからなるフローティングゲートと、
　前記フローティングゲートの上部を酸化して得たシリコン酸化膜からなる第２の絶縁膜と、
　前記第２の絶縁膜上に形成されたコントロールゲートとを備え、
　アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入を行うＦＡＭＯＳにおいて、
　ソースを接地し、バックゲートバイアスを−３Ｖまたは−４Ｖとし、ゲート電圧を６Ｖとし、ドレイン電圧を２Ｖまたは４ＶとしたＦＡＭＯＳ。」（以下、「引用発明１」という。）
が記載されている。
　
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開昭５９−７５６７１号公報（以下、「引用例２」という。）には、第５図ないし第７図及び第１０図とともに次のとおり記載されている。
「第５図は、本書き込み方式の原理を示している。ｎチヤネルの素子においては、チヤネル８３を走行する電子の流れ８ａにより、ドレイン８２近傍において電子、正孔対が電離誘起されるが、そのうちの正孔は、大部分が基板電流として、基板８１に流れ込む。この際、チヤネル不純物濃度が高いと、基板電流を構成する正孔を種として、二次イオン化により、電子、正孔対が表面空乏層中に誘起される。二次イオン化により発生した電子は、表面に向けて加速されるが、そのうちの一部は、絶縁膜障壁を越えるに足るエネルギーを有するようになり、絶縁膜中８４中に注入される（８Ｃ）。
　第６図は、二次イオン化の種となる、基板電流のゲート電圧依存性の一例を、ドレイン電圧をパラメータとして示している。また、第７図は、二次イオン化により発生した電子が、絶縁膜中に注入される割合を、基板電流との比として示している。これらから、電子の注入は、ドレインとゲートに適当な正の電位を印加し、かつ基板を適当な負の電位に保つたときに限り生じることが知れる。」（第２頁右下欄第３行〜第３頁左上欄第２行）
「（実施例２）
　第１０図は、書き込み用のｎチヤネル素子Ｑ５と、消去用のＰチヤネル素子Ｑ６を組合せた、書き込み消去可能な不揮発性メモリ素子の実施例の主要部である。Ｑ５，Ｑ６は、浮遊ゲート構造を有しており、書き込み時にはＱ５から電子が浮遊ゲート１０４に注入され、消去時にはＱ６から正孔が浮遊ゲートに注入される。ｎチヤネル素子の基板が、書き込み選択線１０５に接続される。
　本メモリ素子の書き込み、読み出し、消去の各動作条件を示したものが第３表である。」（第３頁右下欄第１行〜第１１行）
「〔発明の効果〕
　本発明は、不揮発性半導体記憶素子の書き込みに際して、従来は固定していた基板電位を、制御するという方式を、新たに採用することで、書き込み、読み出し時のアドレス選択を、他の論理素子と同じレベルの電位＋５〜０Ｖで行なえるため、論理システム全体を簡略化することができる。」（第４頁左上欄第１２行〜第１８行）
　また、「第１０図」には、書き込み用のｎチヤネル素子Ｑ５のソース（Ｙ選択線１０２に接続される側と反対側の端子）が接地されることが示され、「第３表」には、書き込み時にＸ選択線１０１及びＹ選択線１０２に＋５Ｖを印加し、書き込み選択１０５に−５Ｖを印加することが示されている。
　ここで、引用例２の「書き込み方式の原理」について説明する第５図ないし第７図に関する記載箇所は、電子を「絶縁膜」に注入する不揮発性半導体記憶素子についてのものであるが、電子を注入する対象が、「絶縁膜」であるか、「浮遊ゲート構造」であるかにより、注入のメカニズムが本質的に変わるものではなく、この「書き込み方式の原理」が、「実施例２」として示される「浮遊ゲート構造」の不揮発性半導体記憶素子においても同様に作用するものであることは明らかであるから、引用例２には、
「浮遊ゲート構造を有する書き込み用のｎチヤネル素子と消去用のＰチヤネル素子とを備えた不揮発性半導体記憶素子において、
　前記書き込み用ｎチヤネル素子のソースを接地して、書き込み選択に−５Ｖを印加し、Ｘ選択線に５Ｖを印加し、Ｙ選択線に５Ｖを印加することにより、基板電流を構成する正孔を種として二次イオン化により表面空乏層中に誘起された電子を浮遊ゲートに注入する不揮発性半導体記憶素子。」（以下、「引用発明２」という。）が記載されている。
　
（３−３）対比・判断
　
【引用発明１について】
　まず、本願発明と引用発明１とを対比すると、引用発明１の「シリコン基板」、「絶縁膜」、「フローティングゲート」、「第２の絶縁膜」、「コントロールゲート」及び「ＦＡＭＯＳ」は、本願発明の「基板」、「誘電体層」、「浮遊ゲート電極」、「第二の誘電体材料」、「制御ゲート電極」及び「半導体デバイス」にそれぞれ相当し、引用発明１の「ｐ型」と「反対導電型」、すなわちｎ型の「ソース領域及びドレイン領域」を有する「ＦＡＭＯＳ」は、本願発明の「ｎ型チャネル半導体デバイス」に相当する。
　また、引用発明１の「ソースを接地し、バックゲートバイアスを−３Ｖまたは−４Ｖと」することは、本願発明の「負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段」を含むことに、引用発明１の「ソースを接地し、・・・ゲート電圧を６Ｖと」することは、本願発明の「制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段」を含むことに、引用発明１の「ソースを接地し、・・・ドレイン電圧を２Ｖまたは４Ｖと」することは、本願発明の「ドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段」を含むことに、それぞれ相当する。
　
　よって、本願発明と引用発明１とは、
「基板上に形成されたｎ型チャネル半導体デバイスにおいて、
　前記基板に形成されたソース領域及びドレイン領域と、
　前記基板上に形成された誘電体層、前記誘電体層上に形成された浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、
　負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、およびドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段とを含む半導体デバイス。」
である点で一致し、次の点で相違している。
　
・相違点１
　本願発明においては、「前記基板上に堆積させられた誘電体層」を有するのに対して、引用発明１においては、「前記基板のシリコンを酸化して得たシリコン酸化膜からなる絶縁膜」を有する点。
　
・相違点２
　本願発明においては、「前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」を有するのに対して、引用発明１においては、「前記絶縁膜上に形成された多結晶シリコンからなるフローティングゲート」を有する点。
　
・相違点３
　本願発明においては、「約−０．５ボルトあるいはそれ以上の負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、約１０ボルト以下の制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および約５ボルト未満のドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されているチャージング手段」を有するのに対して、引用発明１においては、「ソースを接地し、バックゲートバイアスを−３Ｖまたは−４Ｖとし、ゲート電圧を６Ｖとし、ドレイン電圧を２Ｖまたは４Ｖとした」ことにより、「アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入を行う」点。
　
　以下、前記の相違点１ないし３について検討する。
・相違点１について
　半導体基板上に絶縁膜（誘電体膜）を形成する手段としては、基板自体を酸化させて酸化膜を得る方法と、絶縁膜を堆積させる方法とのいずれもが、従来慣用的に用いられており、かつ、本願発明における「誘電体層」は、本願明細書の００２４段落及び００２５段落を参照すれば、「問う業者（「当業者」の誤記と認める。）には公知」の「ＥＰＲＯＭ及びこれらのデバイスを製造する方法」により製造された、例えば「シリコン酸化膜層」であるから、引用発明１の「基板のシリコンを酸化して得たシリコン酸化膜からなる絶縁膜」に代えて、「基板上に堆積させられた誘電体層」を用いることは、当業者が適宜なし得た単なる設計変更にすぎない。
　
・相違点２について
　本願発明における「その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」とは、本願明細書の０００３段落を参照すれば、「浮遊ゲート１０が基板のソース５０及びドレイン７０部分上に積み重ねられている」スタックトゲート構造における「浮遊ゲート」の構成と、「浮遊ゲートの一部がドレインにのみ重なりを有し、ソースには重なりを有していないように配置されている」スプリットゲート構造における「浮遊ゲート」の構成との、双方を包含するものと認められるが、引用発明１においても、「フローティングゲート」がソース領域及びドレイン領域の両方に重なる構造（引用例１の第１図を参照。）、すなわち、スタックトゲート構造を有しているから、相違点２は実質的な相違点ではない。
　
・相違点３について
　引用発明１における「ソースを接地し、バックゲートバイアスを−３Ｖまたは−４Ｖとし、ゲート電圧を６Ｖとし、ドレイン電圧を２Ｖまたは４Ｖとした」ことは、「−３ボルトまたは−４ボルトの値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、６ボルトの制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および２ボルトまたは４ボルトのドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段」を有することに相当するが、これらはすべて、本願発明の「約−０．５ボルトあるいはそれ以上の負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、約１０ボルト以下の制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および約５ボルト未満のドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段」の数値範囲に完全に含まれるものである。
　さらに、本願発明の「前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されている」ことは、「ホットキャリア」による書き込みを行うことに他ならないから、引用発明１の「アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入を行う」ことと技術的に同義である。
　よって、相違点３は実質的な相違点ではない。
　
　したがって、本願発明は、引用例１に記載された発明及び周知の技術から、当業者が容易に発明することができたものである。
　
【引用発明２について】
　次に、本願発明と引用発明２とを対比すると、引用発明２の「ｎチヤネル素子」が、基板に形成されたソース領域及びドレイン領域を有すること、また、「浮遊ゲート構造」が、本願発明の「前記基板上に・・・誘電体層、前記誘電体層上に形成された・・・浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート」を含むことに相当することは、当業者にとって自明の事項であるとともに、引用発明２の「書き込み用のｎチヤネル素子・・・を備えた不揮発性半導体記憶素子」は、本願発明の「前記浮遊ゲートを負にチャージングする手段・・・を含むことを特徴とする半導体デバイス」に相当するから、結局、引用発明２の「浮遊ゲート構造を有する書き込み用のｎチヤネル素子・・・を備えた不揮発性半導体記憶素子」は、本願発明の「基板上に形成されたｎ型チャネル半導体デバイスにおいて、前記基板上に・・・誘電体層、前記誘電体層上に形成された・・・浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート・・・を含むことを特徴とする半導体デバイス」に相当する。
　また、引用発明２の「ソースを接地して、書き込み選択に−５Vを印加」することは、本願発明の「負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段」を含むことに、引用発明２の「ソースを接地して、・・・Ｘ選択線に５Ｖを印加」することは、本願発明の「制御ゲート−ソース間バイアス電圧（ＶＣ−ＶＳ）を印加する手段」を含むことに、引用発明２の「ソースを接地して、・・・Ｙ選択線に５Ｖを印加する」ことは、本願発明の「ドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段」を含むことに、それぞれ相当する。
　さらに、引用発明２の「基板電流を構成する正孔を種として二次イオン化により表面空乏層中に誘起された電子を浮遊ゲートに注入する」ことは、本願発明の「前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するように構成されているチャージング手段」を含むことに相当する。
　
　よって、本願発明と引用発明２とは、
「基板上に形成されたｎ型チャネル半導体デバイスにおいて、
　前記基板に形成されたソース領域及びドレイン領域と、
　前記基板上に形成された誘電体層、前記誘電体層上に形成された浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、
　負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、およびドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するように構成されているチャージング手段とを含む半導体デバイス。」
である点で一致し、次の点で相違している。
　
・相違点４
　本願発明においては、「ｎ型チャネル半導体デバイス」を有し、該「ｎ型チャネル半導体デバイス」は、「前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」を備えているのに対して、引用発明２においては、「浮遊ゲート構造を有する書き込み用のｎチヤネル素子と消去用のＰチヤネル素子とを備えた」ものであり、浮遊ゲートと書き込み用のｎチヤネル素子のドレイン領域との関係が明らかでない点。
　
・相違点５
　本願発明においては、「前記基板上に堆積させられた誘電体層」を有するのに対して、引用発明２においては、「ゲート絶縁膜」が基板上にどのような手段で形成されたものか不明である点。
　
・相違点６
　本願発明においては、「約−０．５ボルトあるいはそれ以上の負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、約１０ボルト以下の制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および約５ボルト未満のドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段」を有するのに対して、引用発明２においては、「ソースを接地して、書き込み選択に−５Ｖを印加し、Ｘ選択線に５Ｖを印加し、Ｙ選択線に５Ｖを印加する」点。
　
　以下、前記の相違点４ないし６について検討する。
・相違点４について
　浮遊ゲート構造を有する不揮発性半導体記憶装置において、書き込みと消去を１つの素子で行うように構成することは、本願の優先日前に頒布された刊行物である、舛岡富士雄著、躍進するフラッシュメモリ、初版、１９９２年１０月１日、株式会社工業調査会、ｐ．１０７−ｐ．１１５（図２．２８とその説明の箇所、図２．３１とその説明の箇所を参照。以下、「周知例１」という。）、及び、特開平５−１２９６２８号公報（従来技術の説明である、図８、図９及び０００７段落〜００１０段落を参照。以下、「周知例２」という。）に記載されているように、当該技術分野において、周知の技術的事項である。
　また、本願発明における「その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」とは、本願明細書の０００３段落を参照すれば、「浮遊ゲート１０が基板のソース５０及びドレイン７０部分上に積み重ねられている」スタックトゲート構造における「浮遊ゲート」の構成と、「浮遊ゲートの一部がドレインにのみ重なりを有し、ソースには重なりを有していないように配置されている」スプリットゲート構造における「浮遊ゲート」の構成との、双方を包含するものと認められるが、書き込みと消去を１つの素子で行うものにおいて、スタックトゲート構造とスプリットゲート構造のいずれもが当該技術分野において周知の構成であることも、上記周知例１及び周知例２に示されるとおりである。
　よって、引用発明２において、「消去用のＰチヤネル素子」を用いず、「書き込み用のｎチヤネル素子」のみで、スタックトゲート構造あるいはスプリットゲート構造の不揮発性半導体記憶素子を構成することは、当業者が適宜なし得た単なる設計変更にすぎない。
　
・相違点５について
　半導体基板上に絶縁膜（誘電体膜）を形成する手段として、絶縁膜を堆積させる方法は従来慣用的に用いられており、かつ、本願発明における「誘電体層」は、本願明細書の００２４段落及び００２５段落を参照すれば、「問う業者（「当業者」の誤記と認める。）には公知」の「ＥＰＲＯＭ及びこれらのデバイスを製造する方法」により製造された、例えば「シリコン酸化膜層」であって、その形成方法及び構造（材質等）に何ら特徴を有するものではないから、引用発明２の「ゲート絶縁膜」を堆積により形成することは、当業者が適宜なし得た単なる設計的事項にすぎない。
　
・相違点６について
　引用発明２における「ソースを接地して、書き込み選択に−５Ｖを印加し、Ｘ選択線に５Ｖを印加し、Ｙ選択線に５Ｖを印加する」ことは、「−５ボルトの負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、５ボルトの制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段、および５ボルトのドレイン−ソース間バイアス電圧（ＶＤ−ＶＳ）を当該バイアスに印加する手段」を有することに相当するから、「基板−ソース間バイアス電圧」及び「制御ゲート−ソース間バイアス」については、本願発明の「約−０．５ボルトあるいはそれ以上の負の値を有する負の基板−ソース間バイアス電圧（ＶＢ−ＶＳ）を印加する手段、約１０ボルト以下の制御ゲート−ソース間バイアス（ＶＣ−ＶＳ）を印加する手段」の数値範囲に完全に含まれるものである。
　また、「ドレイン−ソース間バイアス電圧」については、本願発明のものが「約５ボルト未満」であるのに対して、引用発明２のものは「５ボルト」であるが、引用例２には、「不揮発性半導体記憶素子の書き込みに際して、従来は固定していた基板電位を、制御するという方式を、新たに採用することで、書き込み、読み出し時のアドレス選択を、他の論理素子と同じレベルの電位＋５〜０Ｖで行なえる」（第４頁左上欄第１３行〜第１７行）と記載されており、アドレス選択を５Ｖよりも小さくできることが示唆されているから、引用発明２において、ソースを接地した状態での「Ｙ選択線」の電位を５Ｖより小さくすることは、当業者が容易に想起し得たものである。
　
　したがって、本願発明は、引用例２に記載された発明及び周知の技術から、当業者が容易に発明することができたものである。
　
４．むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び周知の技術から当業者が容易に発明をすることができたもの、または、引用例２に記載された発明及び周知の技術から当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないので、本願は、請求項２ないし請求項２０に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおりに審決する。