【事件の表示】
　平成　６年特許願第　３７３８８号「半導体装置」拒絶査定不服審判事件〔平成　７年　９月２６日出願公開、特開平　７−２４９０２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　本願は、平成６年３月８日に出願されたものであって、平成１６年８月１８日付けで拒絶査定がなされ、これに対し、平成１６年９月２４日に拒絶査定に対する審判請求がなされるとともに、平成１６年１０月２５日付けで手続補正がなされたものである。
２．平成１６年１０月２５日付けの手続補正についての補正却下の決定
（補正の内容）
　請求人は、平成１６年１０月２５日付けで手続補正書（以下、本件手続補正書という。）を提出し、明細書の補正を行っているところ、特許請求の範囲を次のとおりに補正している。
「【請求項１】
　基板と、
　ＣＰＵが搭載されたＣＰＵチップと、
　メモリが搭載されたメモリチップと、
　を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの第１の辺に接続されるボンディングワイヤと、前記第１の辺に対応する前記メモリチップの第２の辺に接続されるボンディングワイヤとが、前記第１の辺と前記第２の辺と同じ側にある前記基板に形成された配線を介して接続され、
　前記メモリチップは、第１のメモリ領域と第２のメモリ領域とを備え、前記第１のメモリ領域と前記第２のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
　を特徴とする半導体装置。
　　【請求項２】
　メモリが交換可能なように、メモリチップとＣＰＵチップとが基板に搭載された半導体装置において、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの第１の辺に接続されるボンディングワイヤと、前記第１の辺に対応する前記メモリチップの第２の辺に接続されるボンディングワイヤとが、前記第１の辺と前記第２の辺と同じ側にある前記基板に形成された配線を介して接続され、
　前記メモリチップは、第１のメモリ領域と第２のメモリ領域とを備え、前記第１のメモリ領域と前記第２のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
　を特徴とする半導体装置。
　　【請求項３】
　基板と、
　ＣＰＵが搭載されたＣＰＵチップと、
　メモリが搭載されたメモリチップと、
　を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの辺に接続されるボンディングワイヤと、前記ＣＰＵチップの辺と同じ側にある前記メモリチップの辺に接続されるボンディングワイヤとが、前記ＣＰＵチップの辺と同じ側にある基板部分に形成された配線を介して接続され、
　前記メモリチップは、第１のメモリ領域と第２のメモリ領域とを備え、前記第１のメモリ領域と前記第２のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
　を特徴とする半導体装置。
　　【請求項４】
　基板と、
　ＣＰＵが搭載されたＣＰＵチップと、
　メモリが搭載されたメモリチップと、
　を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの辺に接続されるボンディングワイヤが前記辺の下方向にある基板部分に降ろされ、前記基板部分に形成された配線を介して前記メモリチップに接続されるボンディングワイヤに接続され、
　前記メモリチップは、第１のメモリ領域と第２のメモリ領域とを備え、前記第１のメモリ領域と前記第２のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
　を特徴とする半導体装置。
　　【請求項５】
　基板と、
　ＣＰＵが搭載されたＣＰＵチップと、
　メモリが搭載されたメモリチップと、
　を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの第１の辺に接続されるボンディングワイヤと、前記第１の辺に対応する前記メモリチップの第２の辺に接続されるボンディングワイヤとが、前記第１の辺と前記第２の辺と同じ側にある前記基板に形成された配線を介して接続され、
　前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて１サイクル内で連続してデータが読み出されること
　を特徴とする半導体装置。
　　【請求項６】
　メモリが交換可能なように、メモリチップとＣＰＵチップとが基板に搭載された半導体
装置において、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの第１の辺に接続されるボンディングワイヤと、前記第１の辺に対応する前記メモリチップの第２の辺に接続されるボンディングワイヤとが、前記第１の辺と前記第２の辺と同じ側にある前記基板に形成された配線を介して接続され、
　前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて１サイクル内で連続してデータが読み出されること
　を特徴とする半導体装置。
　　【請求項７】
　基板と、
　ＣＰＵが搭載されたＣＰＵチップと、
　メモリが搭載されたメモリチップと、
　を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの辺に接続されるボンディングワイヤと、前記ＣＰＵチップの辺と同じ側にある前記メモリチップの辺に接続されるボンディングワイヤとが、前記ＣＰＵチップの辺と同じ側にある基板部分に形成された配線を介して接続され、
　前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて１サイクル内で連続してデータが読み出されること
　を特徴とする半導体装置。
　　【請求項８】
　基板と、
　ＣＰＵが搭載されたＣＰＵチップと、
　メモリが搭載されたメモリチップと、
　を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わないように前記ＣＰＵチップを上にして積層されるとともに、前記ＣＰＵチップと前記メモリチップとが共に封止され、
　前記ＣＰＵチップの辺に接続されるボンディングワイヤが前記辺の下方向にある基板部分に降ろされ、前記基板部分に形成された配線を介して前記メモリチップに接続されるボンディングワイヤと接続され、
　前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて１サイクル内で連続してデータが読み出されること
　を特徴とする半導体装置。
　　【請求項９】
　前記所定のアドレスは、奇数アドレス又は偶数アドレスであること
　を特徴とする請求項１〜請求項４のうちいずれか一項に記載の半導体装置。」
（補正の適否の検討）
　上記補正の適否について検討すると、
(i)補正後の請求項１は、「前記ＣＰＵチップの第１の辺に接続されるボンディングワイヤと、前記第１の辺に対応する前記メモリチップの第２の辺に接続されるボンディングワイヤとが、前記第１の辺と前記第２の辺と同じ側にある前記基板に形成された配線を介して接続され、」及び「前記メモリチップは、第１のメモリ領域と第２のメモリ領域とを備え、前記第１のメモリ領域と前記第２のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること」をそれぞれ構成要件としているところ、特許法第１７条の２第３項第２号の要件を満たすためには、補正後の請求項は補正前の請求項に記載された構成要件の限定に係るものでなければならないが、補正後の請求項１の上記構成要件に対応する構成を有する補正前の請求項は、請求項５（請求項５は間接的に請求項１又は２を引用）を引用する請求項１２であるから、上記補正により請求項１の補正は、補正前の請求項１２の補正に係るものと考えられる。
　しかるに、補正後の請求項１には、請求項１２が引用する請求項５の「ボンディングパッド」の構成要件が削除されている。
(ii)補正後の請求項１が、（補正前の）請求項１を間接的に引用する（補正前の）請求項５をさらに引用する補正前の請求項１２であるとすると、補正前の前記請求項は「データバス、アドレスバス及びコントロールバス」を構成要件としているが、補正後の請求項１においてはその構成要件が削除されている。
(iii)補正後の請求項１が、（補正前の）請求項２を間接的に引用する（補正前の）請求項５をさらに引用する補正前の請求項１２であるとすると、補正前の前記請求項は「メモリが交換可能なように、メモリチップとＣＰＵチップとをそれぞれ別のチップに搭載した」を構成要件としているが、補正後の請求項１においてはその構成要件が削除されている。
　したがって、上記補正は、特許法第１７条の２第３項第２号に規定する減縮に該当しない。
　また、補正後の請求項１は、特許法第１７条の２第３項第３号、第４号にも該当しない。
（結論）
　よって、本件の手続補正は、その余を検討するまでもなく、適法になされたものではないから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下する。
３．本件発明について
（本件発明の内容）
　本件手続補正書による補正は上記のとおり却下されたので、本願の請求項１乃至１４に係る各発明は、特許請求の範囲の請求項１乃至１４に記載されたとおりのものであるところ、その請求項１に係る発明（以下、本件発明という。）は次のとおりのものである。
「データバス、アドレスバス及びコントロールバスとＣＰＵとが搭載さ
れたＣＰＵチップと、
　データバス、アドレスバス及びコントロールバスとメモリとが搭載されたメモリチップと
を備え、
　前記ＣＰＵチップと前記メモリチップとは配線面が向かい合わせにならないように積層され、
　前記ＣＰＵチップと前記メモリチップとは共に封止されていることを特徴とする半導体装置。」
（刊行物記載の発明）
　原審において拒絶の理由に引用された特開平５−１３６６４号公報（以下、刊行物１という。）には、半導体装置に関する発明が記載されており、「【０００１】【産業上の利用分野】　本発明は、半導体装置、特に複数の半導体チップを封止した半導体装置に関する。」、「【０００７】　まず、図１（Ａ）に従って半導体装置の構成の概略を説明する。１はＴＡＢテープであり、例えばポリイミドからなるベースフィルム２の表面に電極取り出し用の例えば銅箔からなるリード（以下「ＴＡＢリード」という）３を形成してなる。この具体的形状については後で図１（Ｂ）に従って詳細に説明する。」、「【０００８】４ａ、４ｂは半導体チップで、その電極５、５、…は例えば金からなるバンプ６、６、…を介してＴＡＢテープ１のＴＡＢリード３、３、…に接続されている。該半導体チップ４ａ、４ｂはＴＡＢテープ１の一方の側（例えばＴＡＢリード３が形成された側）にその長手方向に沿って配置されている。
　そして、ＴＡＢテープ１は、半導体チップ４ａが接続された部分が半導体チップ４ｂが接続された部分に重なり半導体チップ４ａ、４ｂが背中合せになるようにつづら折りにされている。」、「【０００９】上記半導体チップ４ａと４ｂの裏面どうしは後述するリードフレームのダイパッド７を介して接着されている。１２、１２はダイパッド７と半導体チップ４ａ、４ｂとの間を接着する接着剤で、例えばエポキシ樹脂からなる。８、８、…はリードフレームのリードで、ＴＡＢリード３、３、…の一端（ＴＡＢテープ４ｂ側の端）に接続されている。９は封止樹脂である。」、「【００１１】各半導体チップ４ａ、４ｂは図２に示すように周縁部のうち長辺に電極５、５、…が配置されている。５ａ、５ａ、…は半導体チップ４ａ、４ｂの一方の長辺に一定ピッチで配置され、５ｂ、５ｂ、…は半導体チップ４ａ、４ｂの他方の長辺に上記ピッチで配置されている。但し、一方の長辺の電極５ａ、５ａ、…と他方の長辺の電極５ｂ、５ｂ、…とは上記ピッチの２分の１だけ位置がずれており、１つの半導体チップ４の各電極５ａ、５ｂ、５ｂ、…を結ぶラインは千鳥状になる。」、「【００１２】そして、２つの半導体チップ４ａ、４ｂの電極５ａ、５ａはＴＡＢリード３のうち３ａに接続され、電極５ｂ、５ｂはＴＡＢリード３のうち３ｂに接続されている。ＴＡＢリード３ａと３ｂとは交互に配置されており、また、半導体チップ４ａと４ｂの電極５ａ、５ｂの対応するものどうしがＴＡＢリード３ａ、３ｂにより接続されている。それと共に、半導体チップ４ａ、４ｂの電極５ａ、５ｂはＴＡＢリード３ａ、３ｂ及びリードフレームのリード８を介して樹脂９の外部に電気的に導出されている。」、「【００１６】このような半導体装置によれば、２つの半導体チップ４ａ、４ｂをダイパッド７の両面に配置して樹脂封止しているので、装置の占有面積を広くすることなくマルチチップ化して装置内部の回路集積密度を高めることができる。そして、樹脂封止型半導体装置内部の半導体チップ４ａと４ｂとの間における電気的接続は、封止樹脂９内部で行われ、樹脂封止型半導体装置を搭載する多層回路基板の配線により行う必要がない。従って、多層回路基板の配線の数を多くすることなく、配線長を長くすることなく、配線密度等を高くすることなく大容量の回路を実装できる。」、「【００１７】また、本半導体装置によれば、一枚の長尺のＴＡＢリード１に半導体チップ４ａ、４ｂ、…を多数の半導体装置を接続しておき、そして、ＴＡＢテープ１を１ブロック［図１（Ｂ）参照］毎に分割する切断をして半導体チップ４ａ、４ｂのダイパッド７へのボンディングに供するという方法を駆使して装置の製造ができるので、量産性が高くなり、組立がやり易くなる。」、「【００１８】そして、各ブロックのＴＡＢテープ１、１、…をそれぞれつづら折りとして半導体チップ４ａ、４ｂをダイパッド７の両面にダイボンディングし、ＴＡＢリードをリードフレーム１１のリード８、８、…のインナーリード部分に接続した状態で樹脂封止でき、樹脂注入時には半導体チップ４ａ、４ｂがダイパッド７の両面に固定された状態になっている。従って、注入された樹脂９によって半導体チップ４ａ、４ｂが動く虞れが少なく、不良が生じにくい。従って、マルチチップ化が容易である。」、「【００１９】図４は本発明半導体装置の別の実施例を示す断面図である。本実施例は、トランフファーモールドによる樹脂封止はせず、ＴＡＢテープ１への半導体チップ４ａ、４ｂの接続、半導体チップ４ａ、４ｂのダイパッド１３への接続、ＴＡＢテープ１の不要部分のカットを終えた後、ＴＡＢリード３、３、…のアウターリード部分を回路基板１４の表面の配線膜１５、１５、…に接続し、その後ポッティングにより樹脂１６で半導体チップ４ａ、４ｂを封止するようにしたものである。尚、ＴＡＢリード３、３、…のアウターリード部分と回路基板１４の配線膜１５、１５、…との接続は例えば金・錫共晶合金により行う。本実施例でダイパッド１３は絶縁性を有していても良いし、放熱性向上のため金属で形成しても良い。」と説明されている。
（対比）
　本件発明と上記刊行物１記載の発明とを対比すると、両者は、２つのチップが配線面が向かい合わせにならないように積層され、それらチップが共に封止されている半導体装置である点で一致し、次の点で相違する。
　２つのチップに関し、本件発明が、データバス、アドレスバス及びコントロールバスとＣＰＵとが搭載されたＣＰＵチップと、データバス、アドレスバス及びコントロールバスとメモリとが搭載されたメモリチップであるとしているのに対し、上記刊行物１記載の発明はそのような限定がなされていない点
（相違点についての検討）
　しかるに、マイクロプロセッサあるいはＤＳＰといった半導体装置がＣＰＵ、メモリを搭載することはごく普通に知られていること（必要ならば、例えば、原審で示された特開昭５５−１１０３４４号公報、特開平４−２７３４７０号公報を参照されたい。）であるから、上記刊行物１記載の半導体装置をマイクロプロセッサあるいはＤＳＰとする際に、上記刊行物１記載の半導体チップとしてＣＰＵチップ及びメモリチップを用いることは当業者が適宜なし得ることにすぎない。
　また、ＣＰＵ及びメモリをデータバス、アドレスバス及びコントロールバスに接続することはごく普通に行われていることであるから、ＣＰＵチップ及びメモリチップのそれぞれが、データバス、アドレスバス及びコントロールバスとを搭載しているとすることは、当業者が適宜なし得ることにすぎない。
（まとめ）
　したがって、本件発明は、上記刊行物１に記載された発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。