【事件の表示】
　特許第３２４９８１２号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第３２４９８１２号に係る明細書を本件審判請求書に添付された訂正明細書のとおり訂正することを認める。
【理　由】
１．審判請求の要旨
　本件審判請求の要旨は、本件特許３２４９８１２号（平成１３年５月１４日出願、平成１３年１１月９日設定登録）の願書に添付した明細書（以下、「本件特許明細書」という。）を、本件審判請求書に添付した訂正明細書のとおりに訂正することを求めるものである。
　
２．訂正の内容
　訂正の内容は、以下のとおりである。
　
（１）訂正事項１
　本件特許明細書の特許請求の範囲の請求項１の
　「【請求項１】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有することを特徴とする半導体記憶装置。」
を、
　「【請求項１】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」
と訂正する。
　
（２）訂正事項２
　本件特許明細書の特許請求の範囲の請求項２の
　「【請求項２】　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする請求項１記載の半導体記憶装置。」
を、
　「【請求項２】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする半導体記憶装置。」
と訂正する。
　
（３）訂正事項３
　本件特許明細書の特許請求の範囲の請求項４の
　「【請求項４】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有することを特徴とする半導体記憶装置。」
を、
　「【請求項４】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」
と訂正する。
　
（４）訂正事項４
　本件特許明細書の特許請求の範囲の請求項５の
　「【請求項５】　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする請求項４記載の半導体記憶装置。」
を、
　「【請求項５】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする半導体記憶装置。」
と訂正する。
　
（５）訂正事項５
　本件特許明細書の段落０００７の
　「【課題を解決するための手段】
　上記課題を解決するため、請求項１記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が前記列方向に相互に間隔を置いて並行して形成された前記半導体基板と、各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有することを特徴とし、
　請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とし、
　請求項３記載の発明は、請求項１又は２記載の半導体記憶装置に係り、隣り合う前記行方向帯状領域の間の半導体層の一導電型不純物濃度は前記行方向帯状領域と重なる半導体層の一導電型不純物濃度よりも高くなっていることを特徴とし、
　請求項４記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように形成された帯状の絶縁膜厚膜領域と、前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有することを特徴とし、
　請求項５記載の発明は、請求項４記載の半導体記憶装置に係り、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴としている。」
を、
　「【課題を解決するための手段】
　上記課題を解決するため、請求項１記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が前記列方向に相互に間隔を置いて並行して形成された前記半導体基板と、各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とし、
　請求項２記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とし、
　請求項３記載の発明は、請求項１又は２記載の半導体記憶装置に係り、隣り合う前記行方向帯状領域の間の半導体層の一導電型不純物濃度は前記行方向帯状領域と重なる半導体層の一導電型不純物濃度よりも高くなっていることを特徴とし、
　請求項４記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように形成された帯状の絶縁膜厚膜領域と、前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とし、
　請求項５記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴としている。」
と訂正する。
　
３．当審の判断
　
（１）訂正事項の整理
　
（１−１）訂正事項１について
  訂正事項１は、訂正前の請求項１の記載のうち、
「絶縁膜を介して形成された第１のフローティングゲート」を、
「絶縁膜を介して形成された導電性を有する第１のフローティングゲート」と訂正（以下、「訂正事項１−１」という。）し、
「絶縁膜を介して形成された第２のフローティングゲート」を、
「絶縁膜を介して形成された導電性を有する第２のフローティングゲート」と訂正（以下、「訂正事項１−２」という。）し、
「帯状のコントロールゲートとを有することを特徴とする半導体記憶装置。」を、
「帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」と訂正（以下、「訂正事項１−３」という。）するものである。
　
（１−２）訂正事項２について
　訂正事項２は、請求項１の引用形式請求項であった請求項２を独立形式請求項とするために、請求項２に、請求項１に記載されている事項のうち、「することを特徴とする半導体記憶装置」以外の全部を記載して、
　「【請求項２】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする半導体記憶装置。」
と訂正（以下、「訂正事項２−１」という。）した上で、さらに、
　「絶縁膜を介して形成された第１のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第１のフローティングゲート」と訂正（以下、「訂正事項２−２」という。）し、
　「絶縁膜を介して形成された第２のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第２のフローティングゲート」と訂正（以下、「訂正事項２−３」という。）し、
　「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」を、
　「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」と訂正（以下、「訂正事項２−４」という。）するものである。
　
（１−３）訂正事項３について
　訂正事項３は、訂正前の請求項４の記載のうち、
　「絶縁膜を介して形成された第１のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第１のフローティングゲート」と訂正（以下、「訂正事項３−１」という。）し、
　「絶縁膜を介して形成された第２のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第２のフローティングゲート」と訂正（以下、「訂正事項３−２」という。）し、
　「帯状のコントロールゲートとを有することを特徴とする半導体記憶装置。」を、
　「帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」と訂正（以下、「訂正事項３−３」という。）するものである。
　
（１−４）訂正事項４について
　訂正事項４は、請求項４の引用形式請求項であった請求項５を独立形式請求項とするために、請求項５に、請求項４に記載されている事項のうち、「することを特徴とする半導体記憶装置」以外の全部を記載して、
　「【請求項５】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする半導体記憶装置。」
と訂正（以下、「訂正事項４−１」という。）した上で、さらに、
　「絶縁膜を介して形成された第１のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第１のフローティングゲート」と訂正（以下、「訂正事項４−２」という。）し、
　「絶縁膜を介して形成された第２のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第２のフローティングゲート」と訂正（以下、「訂正事項４−３」という。）し、
　「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」を、
　「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」と訂正（以下、「訂正事項４−４」という。）するものである。
　
（１−５）訂正事項５について
　訂正事項５は、訂正前の段落０００７の記載のうち、
　「請求項１記載の発明は、・・・を特徴とし、請求項２記載の発明は、」の部分にある、
　「絶縁膜を介して形成された第１のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第１のフローティングゲート」と訂正し、
　「絶縁膜を介して形成された第２のフローティングゲート」を、
「絶縁膜を介して形成された導電性を有する第２のフローティングゲート」と訂正し、
　「帯状のコントロールゲートとを有することを特徴とし、」を、
　「帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とし、」と訂正するものである。
　また、「請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」を、
　「請求項２記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」と訂正するものである。
　また、「請求項４記載の発明は、・・・を特徴とし、請求項５記載の発明は、」の部分にある、
　「絶縁膜を介して形成された第１のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第１のフローティングゲート」と訂正し、
　「絶縁膜を介して形成された第２のフローティングゲート」を、
　「絶縁膜を介して形成された導電性を有する第２のフローティングゲート」と訂正し、
　「帯状のコントロールゲートとを有することを特徴とし、」を、
　「帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とし、」と訂正するものである。
　また、「請求項５記載の発明は、請求項４記載の半導体記憶装置に係り、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」を、
　「請求項５記載の発明は、半導体記憶装置に係り、半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」と訂正するものである。
　
（２）訂正の可否
　
（２−１）訂正の目的の適否
　
（２−１−１）訂正事項１について
　訂正事項１のうち、訂正事項１−１及び訂正事項１−２は、「第１のフローティングゲート」及び「第２のフローティングゲート」を「導電性を有する」ものに限定するものであり、また、訂正事項１−３は、「前記半導体層の一方の側面側の反対導電型領域」を「ソース領域又はドレイン領域」と、「前記半導体層の他方の側面側の反対導電型領域」を「前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域」と、それぞれ限定するとともに、「相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域」について「前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっている」ことを限定するものであるから、訂正事項１は、特許請求の範囲の減縮を目的とするものである。
　
（２−１−２）訂正事項２について
　訂正事項２のうち、訂正事項２−１は、引用形式請求項を独立形式請求項とする形式的な訂正であり、明りょうでない記載の釈明を目的とするものである。
　訂正事項２−２及び訂正事項２−３は、上記の訂正事項１−１及び訂正事項１−２と同様のものであるから、特許請求の範囲の減縮を目的とするものである。
　訂正事項２−４は、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化するものであるから、明りょうでない記載の釈明を目的とするものである。
　よって、訂正事項２は、特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。
　
（２−１−３）訂正事項３について
　訂正事項３のうち、訂正事項３−１及び訂正事項３−２は、「第１のフローティングゲート」及び「第２のフローティングゲート」を「導電性を有する」ものに限定するものであり、また、訂正事項３−３は、「前記半導体層の一方の側面側の反対導電型領域」を「ソース領域又はドレイン領域」と、「前記半導体層の他方の側面側の反対導電型領域」を「前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域」と、それぞれ限定するとともに、「前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域」について「前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっている」ことを限定するものであるから、訂正事項３は、特許請求の範囲の減縮を目的とするものである。
　
（２−１−４）訂正事項４について
　訂正事項４のうち、訂正事項４−１は、引用形式請求項を独立形式請求項とする形式的な訂正であり、明りょうでない記載の釈明を目的とするものである。
　訂正事項４−２及び訂正事項４−３は、上記の訂正事項３−１及び訂正事項３−２と同様のものであるから、特許請求の範囲の減縮を目的とするものである。
　訂正事項４−４は、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化するものであるから、明りょうでない記載の釈明を目的とするものである。
　よって、訂正事項４は、特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。　
　
（２−１−５）訂正事項５について
　訂正事項５は、発明の詳細な説明の内容を、訂正事項１ないし訂正事項４に整合させるものであるから、明りょうでない記載の釈明を目的とするものである。
　
　したがって、訂正事項１ないし訂正事項５は、いずれも、特許法第１２６条第１項ただし書き第１号ないし第３号に掲げる事項を目的とするものである。
　
（２−２）新規事項の有無、拡張・変更の存否
　
（２−２−１）訂正事項１について
　訂正事項１のうち、訂正事項１−１及び訂正事項１−２は、本件特許明細書の段落００５０に「フローティングゲート２７ａ、２７ｂ」と記載され、続く段落００５１に同じ符号のものに関し「導電性側壁２７ａ、２７ｂ」と記載されていること、あるいは、段落００６５に「フローティングゲートとなる導電性側壁を形成している」と記載されていることから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　また、訂正事項１−３に関しては、本件特許明細書の特許請求の範囲に請求項１の引用形式請求項として記載された請求項２に記載されている事項の一部である「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり」の部分を、請求項１に追加するとともに、その際、請求項２にあった「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　よって、訂正事項１は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−２−２）訂正事項２について
　訂正事項２−１は、本件特許明細書の特許請求の範囲に請求項１の引用形式請求項として記載された請求項２を独立形式請求項とするように、請求項１に記載されている事項のうち、「することを特徴とする半導体記憶装置」以外の全部を請求項２に記載したものであり、単に請求項の形式を変更したものである。
　さらに、訂正事項２−２及び訂正事項２−３は、上記（２−２−１）において、訂正事項１−１及び訂正事項１−２について判断したものと同様の理由により、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることが明らかである。
　また、訂正事項２−４は、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　よって、訂正事項２は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−２−３）訂正事項３について
　訂正事項３のうち、訂正事項３−１及び訂正事項３−２は、本件特許明細書の段落００５０に「フローティングゲート２７ａ、２７ｂ」と記載され、続く段落００５１に同じ符号のものに関し「導電性側壁２７ａ、２７ｂ」と記載されていること、あるいは、段落００６５に「フローティングゲートとなる導電性側壁を形成している」と記載されていることから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　また、訂正事項３−３に関しては、本件特許明細書の特許請求の範囲に請求項４の引用形式請求項として記載された請求項５に記載されている事項の一部である「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり」の部分を、請求項４に追加するとともに、その際、請求項５にあった「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　よって、訂正事項３は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−２−４）訂正事項４について
　訂正事項４−１は、本件特許明細書の特許請求の範囲に請求項４の引用形式請求項として記載された請求項５を独立形式請求項とするように、請求項４に記載されている事項のうち、「することを特徴とする半導体記憶装置」以外の全部を請求項５に記載したものであり、単に請求項の形式を変更したものである。
　さらに、訂正事項４−２及び訂正事項４−３は、上記（２−２−３）において、訂正事項３−１及び訂正事項３−２について判断したものと同様の理由により、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることが明らかである。
　また、訂正事項４−４は、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域がドレイン領域又はソース領域となり、」との記載を、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、」として、「ソース領域」と「ドレイン領域」との関係を明確化したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であることは明らかである。
　よって、訂正事項４は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−２−５）訂正事項５について
　訂正事項５は、発明の詳細な説明の内容を、訂正事項１ないし訂正事項４に整合させるものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
　したがって、訂正事項１ないし訂正事項５は、いずれも、特許法第１２６条第３項及び第４項の規定に適合する。
　
（２−３）独立特許要件
　
（２−３−１）本件発明
　訂正後の特許請求の範囲の請求項１ないし請求項１０に記載されている事項により特定される発明は、訂正明細書の特許請求の範囲の請求項１ないし請求項１０に記載されたとおりのものであるところ、その請求項１ないし請求項５に記載されている事項により特定される発明（以下、「本件第１発明」ないし「本件第５発明」という。）は、以下のとおりである。
　「【請求項１】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」
　「【請求項２】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする半導体記憶装置。」
　「【請求項３】　隣り合う前記行方向帯状領域の間の半導体層の一導電型不純物濃度は前記行方向帯状領域と重なる半導体層の一導電型不純物濃度よりも高くなっていることを特徴とする請求項１又は２記載の半導体記憶装置。」
　「【請求項４】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となっていることを特徴とする半導体記憶装置。」
　「【請求項５】　半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記列方向に並ぶ複数の前記半導体層の列を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　前記反対導電型領域の中央部領域上に前記列方向に延びるように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域と、
　前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有し、
　前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域となり、前記第１及び第２のフローティングゲートが前記第１及び第２のフローティングゲートの近傍の半導体基体内で生じた高エネルギキャリアの電荷蓄積部となり、
　前記第１及び第２のフローティングゲートで一素子当たり２ビットを形成し、前記第１のフローティングゲートへの電荷蓄積の有無と、前記第２のフローティングゲートへの電荷蓄積の有無との組み合わせにより、前記ドレイン領域と前記ソース領域の間に流れる電流の方向と該電流の大小の組み合わせによる４値状態を表示し得ることを特徴とする半導体記憶装置。」
　
（２−３−２）刊行物に記載された発明
　これに対して、本件特許出願前に頒布された刊行物である米国特許第５５０８５４４号明細書（以下、「刊行物」という。）の第２欄第５５行〜第５欄第２０行目、並びに、第１ａ図、第１ｂ１図、第１ｂ２図、第１ｃ図、第１ｄ１図、第１ｄ２図、第２図及び第３図には、
　「複数のメモリセルを行（row）と列（column）とに配置したメモリアレイを有するＥＥＰＲＯＭであって、
　Ｐ型の半導体基板（１０）を異方性エッチングすることにより、前記半導体基板上に突出した列方向に延びる複数の縦列構造（column structure）（１２ａ，１４ａ）が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板（１０）と、
　Ｎ型不純物を前記縦列構造（１２ａ，１４ａ）の側壁には注入されないように異方的にイオン注入することにより、各々の前記縦列構造（１２ａ，１４ａ）を挟んで前記列方向に延びる、前記半導体基板（１０）の表層に形成された複数の帯状のソース領域（３６）と、各々の前記縦列構造（１２ａ，１４ａ）の上面側の表層に形成された複数の帯状のドレイン領域（３８）と、
　前記半導体基板（１０）及び前記縦列構造（１２ａ，１４ａ）の表面にホットエレクトロンによるプログラミングが可能な膜厚で形成されたゲート酸化物層（４２）と、
　全面に第１の導電層（４４）を堆積した後、これを酸化物に対して選択的にエッチングすることにより形成されたフローティングゲート（４６）であって、各々の前記メモリセルに対応して各前記縦列構造（１２ａ，１４ａ）の両側壁に沿って間隔を置いて複数設けられたフローティングゲート（４６，４６）と、
　全面に絶縁層（５０）を堆積し、次に第２の導電層（５２）を堆積した後、これらを行方向のメモリセル同士が分離されるようにゲート酸化物層（４２）の部分までエッチングすることによって形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲート（５２）とを有し、
　これにより、各々の前記縦列構造（１２ａ，１４ａ）に関して、２つのトランジスタが、前記縦列構造（１２ａ，１４ａ）の相対する側壁に形成され、前記縦列構造（１２ａ，１４ａ）のそれぞれの側に形成された前記２つトランジスタが、前記ドレイン領域（３８）を共有するＥＥＰＲＯＭ。」（以下、「刊行物に記載された発明１」という。）
及び、
　「複数のメモリセルを行（row）と列（column）とに配置したメモリアレイを有するＥＥＰＲＯＭであって、
　Ｐ型の半導体基板（１０）を異方性エッチングすることにより、前記半導体基板上に突出した複数の柱状構造（pillar structure）（１２〜１８）が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板（１０）と、
　Ｎ型不純物を前記柱状構造（１２〜１８）の側壁には注入されないように異方的にイオン注入することにより、各々の前記柱状構造（１２〜１８）の周囲の前記半導体基板（１０）の表層に形成されたソース領域（３６）と、各々の前記柱状構造（１２〜１８）の上面側の表層に形成されたドレイン領域（３８）と、
　前記半導体基板（１０）及び前記柱状構造（１２〜１８）の表面にホットエレクトロンによるプログラミングが可能な膜厚で形成されたゲート酸化物層（４２）と、
　全面に第１の導電層（４４）を堆積した後、これを酸化物に対して選択的にエッチングすることにより形成されたフローティングゲート（４６）であって、各前記柱状構造（１２〜１８）を取り囲むように設けられたフローティングゲート（４６）と、
　全面に絶縁層（５０）を堆積し、次に第２の導電層（５２）を堆積した後、これらを行方向のメモリセル同士が分離されるようにゲート酸化物層（４２）の部分までエッチングすることによって形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲート（５２）とを有し、
　これにより、各々の前記柱状構造（１２〜１８）が１つのトランジスタを構成し、前記１つのトランジスタは、同じ列に配置される他のトランジスタとソース領域を共有し、同じ行に配置される他のトランジスタとコントロールゲートを共有するようにされたＥＥＰＲＯＭ。」（以下、「刊行物に記載された発明２」という。）
が記載されている。
　
（２−３−３）本件第１発明ないし本件第３発明と刊行物に記載された発明１との対比・判断
　まず、本件第１発明及び本件第２発明について検討し、さらに、本件第１発明又は本件第２発明を引用する本件第３発明について検討する。
　
　刊行物に記載された発明１の「ＥＥＰＲＯＭ」は、本件第１発明及び本件第２発明の「半導体記憶装置」に相当する。
　刊行物に記載された発明１のエッチング後における「Ｐ型の半導体基板」は、本件第１発明及び本件第２発明の「一導電型の半導体基体」に、刊行物に記載された発明１の「縦列構造」は、本件第１発明及び本件第２発明の「帯状の一導電型の半導体層」に、それぞれ相当するから、刊行物に記載された発明１のエッチング後における「Ｐ型の半導体基板」と「縦列構造」を合わせたものは、本件第１発明及び本件第２発明の「半導体基板」に相当する。
　刊行物に記載された発明１の「帯状のソース領域」は、本件第１発明及び本件第２発明の「帯状の反対導電型領域」に相当する。
　刊行物に記載された発明１の「ゲート酸化物層」は、本件第１発明及び本件第２発明の「相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて」形成された「絶縁膜」及び「前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて」形成された「絶縁膜」に相当する。
　刊行物に記載された発明１の「各々の前記メモリセルに対応して各前記縦列構造（１２ａ，１４ａ）の両側壁に沿って間隔を置いて複数設けられたフローティングゲート」は、本件第１発明及び本件第２発明の「相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第１のフローティングゲート」及び「前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて前記反対導電型領域上に絶縁膜を介して形成された導電性を有する第２のフローティングゲート」に相当する。
　刊行物に記載された発明１の「絶縁層」は、本件第１発明及び本件第２発明の「前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の」「絶縁膜」に相当する。
　
　したがって、本件第１発明及び本件第２発明と刊行物に記載された発明１とは、
　「半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が相互に間隔を置いて前記列方向に並行して形成された前記半導体基板と、
　各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、
　相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記反対導電型領域上から前記半導体層の一方の側面にかけて絶縁膜を介して形成された導電性を有する第１のフローティングゲートと、
　前記行方向帯状領域であって、前記半導体層の他方の側面側の前記反対導電型領域上から前記半導体層の他方の側面にかけて絶縁膜を介して形成された導電性を有する第２のフローティングゲートと、
　絶縁膜を介して前記第１及び第２のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有する半導体記憶装置。」
である点で一致する。
　
　しかし、本件第１発明及び本件第２発明においては、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域とな」っており、「半導体層の一方の側面」及び「他方の側面」に形成される「チャネル領域」が電気的に連続したものになっているのに対して、刊行物に記載された発明１においては、２つのトランジスタが、本件第１発明及び本件第２発明の「半導体層」に相当する「縦列構造」の相対する側壁に対応して、前記「縦列構造」の上面側の表層に形成された「ドレイン領域」を共有するように形成されており、すなわち、前記「縦列構造」の一方の側面のみが一つのトランジスタのチャネル領域となり、前記「縦列構造」の他方の側面のみが別のトランジスタのチャネル領域となっている点で、本件第１発明及び本件第２発明と刊行物に記載された発明１とは相違している。
　さらに、本件第３発明は、本件第１発明又は本件第２発明を引用して、さらに技術的事項を特定するものであるから、同様に、刊行物に記載された発明１と相違する。
　そして、この相違点は、刊行物に記載された発明から当業者が容易に想到し得たものではない。
　かつ、この相違点により、本件第１発明ないし本件第３発明は、本件特許明細書に記載された「一素子当たりの多値化を図ることが可能」という効果を奏するものである。
　
（２−３−４）本件第４発明及び本件第５発明と刊行物に記載された発明２との対比・判断　
　刊行物に記載された発明２の「ＥＥＰＲＯＭ」は、本件第４発明及び本件第５発明の「半導体記憶装置」に相当する。
　刊行物に記載された発明２のエッチング後における「Ｐ型の半導体基板」は、本件第４発明及び本件第５発明の「一導電型の半導体基体」に、刊行物に記載された発明２の「柱状構造」は、本件第４発明及び本件第５発明の「島状の一導電型の半導体層」に、それぞれ相当するから、刊行物に記載された発明２のエッチング後における「Ｐ型の半導体基板」と「柱状構造」を合わせたものは、本件第４発明及び本件第５発明の「半導体基板」に相当する。
　刊行物に記載された発明２の「ソース領域」は、本件第４発明及び本件第５発明の「反対導電型領域」に相当する。
　刊行物に記載された発明２の「ゲート酸化物層」は、本件第４発明及び本件第５発明の「前記帯状の半導体層上を通り、かつ相互に間隔を置いて並行して前記行方向に延びる複数の行方向帯状領域であって、前記半導体層の一方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の一方の側面にかけて」形成された「絶縁膜」及び「前記行方向帯状領域であって、前記半導体層の他方の側面側の前記絶縁膜厚膜領域の端部上から前記半導体層の他方の側面にかけて」形成された「絶縁膜」に相当する。
　刊行物に記載された発明２の「絶縁層」は、本件第４発明及び本件第５発明の「前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の」「絶縁膜」に相当する。
　
　したがって、本件第４発明及び本件第５発明と刊行物に記載された発明２とは、
　「半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、
　一導電型の半導体基体上に突出した複数の島状の一導電型の半導体層が行及び列を形成するように相互に間隔を置いて配置された前記半導体基板と、
　前記半導体層に隣接する前記半導体基体の表層に形成された反対導電型領域と、
　前記反対導電型領域上から前記半導体層の側面にかけて絶縁膜を介して形成された導電性を有するフローティングゲートと、
　絶縁膜を介して前記フローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有する半導体記憶装置。」
である点で一致する。
　
　しかし、本件第４発明及び本件第５発明においては、「前記半導体層の一方の側面側の反対導電型領域がソース領域又はドレイン領域となり、かつ前記半導体層の他方の側面側の反対導電型領域が前記ソース領域又はドレイン領域と対になるドレイン領域又はソース領域となり、前記行方向帯状領域であって、前記半導体層の一方の側面側の反対導電型領域の端部から前記半導体層の一方の側面、上面及び他方の側面を経て前記半導体層の他方の側面側の反対導電型領域の端部に至る領域がチャネル領域とな」っており、「半導体層の一方の側面」及び「他方の側面」に形成される「チャネル領域」が電気的に連続したものになっているのに対して、刊行物に記載された発明２においては、「各々の前記柱状構造（１２〜１８）の周囲の前記半導体基板（１０）の表層に形成されたソース領域（３６）」及び「各々の前記柱状構造（１２〜１８）の上面側の表層に形成されたドレイン領域（３８）」と、「各前記柱状構造（１２〜１８）を取り囲むように設けられたフローティングゲート（４６）」とにより、本件第４発明及び本件第５発明の「半導体層」に相当する「柱状構造」の各々が「１つのトランジスタを構成し」、すなわち、前記「柱状構造」のすべての側面が１つのトランジスタのソース領域とドレイン領域との間に形成されるチャネル領域となっている点で、本件第４発明及び本件第５発明と刊行物に記載された発明２とは相違している。
　そして、この相違点は、刊行物に記載された発明から当業者が容易に想到し得たものではない。
　かつ、この相違点により、本件第４発明及び本件第５発明は、本件特許明細書に記載された「一素子当たりの多値化を図ることが可能」という効果を奏するものである。　
　
　したがって、本件第１発明ないし本件第５発明は、いずれも、刊行物に記載された発明であるとも、刊行物に記載された発明から当業者が容易に発明することができたものであるともすることはできない。
　また、他に特許出願の際独立して特許を受けることができないとする理由を発見しないから、本件訂正は特許法第１２６条第５項の規定に適合する。
　
４．むすび
　以上のとおりであるから、本件訂正は、特許法第１２６条第１項ただし書き第１号ないし第３号に掲げる事項を目的とし、かつ同条第３項ないし第５項の規定に適合する。
　
　よって、結論のとおり審決する。