(57)【要約】  再構成可能回路は、相補型抵抗スイッチと、相補型抵抗スイッチから構成される書き込み回路と、相補型抵抗スイッチのオン／オフ情報を取得する読み出し回路と、相補型抵抗スイッチのオン／オフ情報を保存するレジスタとを有する。
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【特許請求の範囲】
【請求項１】
３つの端子を備える相補型抵抗スイッチと、
前記相補型抵抗スイッチから構成される書き込み回路と、
前記相補型抵抗スイッチのオン／オフ情報を取得する読み出し回路と、
前記相補型抵抗スイッチのオン／オフ情報を保存するレジスタと、
を有する再構成可能回路。
【請求項２】
前記相補型抵抗スイッチは、直列に接続された２つの抵抗スイッチと３つの端子とを有し、第１の抵抗スイッチの第１の端子は前記相補型抵抗スイッチの第１の端子として使用され、第２の抵抗スイッチの第１の端子は前記相補型抵抗スイッチの第２の端子として使用され、前記第１及び第２の抵抗スイッチの第２の端子が互いに接続されて前記相補型抵抗スイッチの第３の端子として使用される請求項１記載の再構成可能回路。
【請求項３】
前記書き込み回路は、前記相補型抵抗スイッチにセット電圧、リセット電圧、接地電圧及びｈｉ−Ｚを提供する請求項１記載の再構成可能回路。
【請求項４】
前記レジスタは、前記読み出し回路で取得されたオン／オフ情報を保存する請求項１記載の再構成可能回路。
【請求項５】
前記書き込み回路は、前記レジスタで保存されたオン／オフ情報を受け取る請求項１記載の再構成可能回路。
【請求項６】
３つの端子を備える相補型抵抗スイッチと、
前記相補型抵抗スイッチから構成される書き込み回路と、
前記相補型抵抗スイッチのオン／オフ情報を取得する読み出し回路と、
前記相補型抵抗スイッチのオン／オフ情報を保存するレジスタと、
を有し、第１の端子が前記相補型抵抗スイッチの第１の端子として使用され、第２の抵抗スイッチの第１の端子は前記相補型抵抗スイッチの第２の端子として使用され、前記第１及び第２の抵抗スイッチの第２の端子が互いに接続されて前記相補型抵抗スイッチの第３の端子として使用される再構成可能回路の書き込み方法であって、
前記書き込み回路から前記相補型抵抗スイッチの前記第１及び第２の端子にセット電圧を同時に印加し、
前記書き込み回路から前記相補型抵抗スイッチの前記第３の端子に接地電圧を印加する再構成可能回路の書き込み方法。
【請求項７】
前記読み出し回路によって前記相補型抵抗スイッチのオン／オフ情報を取得する請求項６記載の再構成可能回路。
【請求項８】
前記相補型抵抗スイッチのオン／オフ情報を前記レジスタに保存する請求項７記載の再構成可能回路。
【請求項９】
オフ状態の抵抗スイッチ及びオン状態の抵抗スイッチに順次書き込む請求項８記載の再構成可能回路。
【請求項１０】
オフ状態の抵抗スイッチに高セット電圧を用いて書き込み、オン状態の抵抗スイッチに低セット電圧を用いて書き込む請求項８記載の再構成可能回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性相補型抵抗スイッチを備える再構成可能回路及び該再構成可能回路を用いる方法に関する。
【背景技術】
【０００２】
典型的な半導体集積回路（ＩＣ）は、半導体基板上に形成された複数のトランジスタ及び該複数のトランジスタの接続に用いられる上層ワイヤによって構成される。複数のトランジスタ及びワイヤのパターンはＩＣの設計ステージで決定される。複数のトランジスタと複数のワイヤとの相互接続は製造後に変更することはできない。ＩＣのフレキシビリティを向上させるために、ＦＰＧＡ（field-programmable gate array）が提案及び開発されている。ＦＰＧＡにおいて、エンドユーザの要求に応じて製造後に異なる論理動作及び相互接続が実現できるように、動作及び相互接続情報を含むコンフィグレーションデータがメモリで保存される。ＦＰＧＡにおける相互接続は、ルーティングマルチプレクサ（ＭＵＸ）またはメモリで保存された相互接続情報にしたがってＦＰＧＡ内に配置されたルーティングファブリックにおけるスイッチのオン及びオフ制御によって変更できる。
【０００３】
ＦＰＧＡの比較的大きなエネルギー消費は、ＩｏＴ（Internet of Things）デバイスへの市販のＦＰＧＡの統合を制限する。市販のほとんどのＦＰＧＡでは、コンフィグレーションデータの保存にＳＲＡＭ（Static Random Access Memory）が用いられる。通常、ＳＲＡＭの各メモリセルは、６つのトランジスタで構成され、現在の各ＦＰＧＡチップは１０Ｍ（１０００万）を超えるＳＲＡＭのメモリセルを備えている。このことは、ＦＰＧＡにおける極めて大きい領域のオーバーヘッド、コスト及びエネルギー消費の原因となっている。
【０００４】
近年、ＳＲＡＭベースのＦＰＧＡの問題を解決し、小さい領域のオーバーヘッド（非特許文献１及び２）を達成するためにワイヤ層とトランジスタ層とが統合された、ナノブリッジ（Ｒ）（ＮＢ）のような不揮発性抵抗スイッチ（ＮＶＲＳ：non-volatile resistive switch）を備えたＦＰＧＡが提案されている。高オフ状態の信頼性を達成するため、２つのＮＶＲＳが逆方向に直列に接続され、プログラミングトランジスタによって構成されている。そのデバイスは相補型ＮＶＲＳ（ＣＮＶＲＳ）と呼ばれる。ＬＳＩ（Large-Scale Integration）のメモリ部として適用できるＣＮＶＲＳの一例が特許文献２に記載されている。
【０００５】
図１は、ＣＮＶＲＳを用いるＦＰＧＡの典型的な構成例を示している。多数のセルがセルアレイを構成している。各セルはルーティングＭＵＸ及び論理ブロックを構成する。この例では、論理ブロックが、２つのルックアップテーブル（ＬＵＴ）、２つのＤ型フィリップフロップ及び２つのセレクタを含む。ルーティングＭＵＸは、論理ブロックと隣接セルとに接続される、格子状に配置された複数の入力ライン及び出力ラインを含む。データルーティングスイッチは、垂直ラインと水平ラインとの各交差点または各交点に配置される。したがって、ルーティングＭＵＸはクロスバー構造を有している。図１では、垂直ラインＬＶ０及びＬＶ１と水平ラインＬＨ０及びＬＨ１との交点に配置された４つのＣＮＶＲＳの拡大図を示している。ＣＮＶＲＳ  Ｓ００がオン状態またはセット状態にある場合、垂直ラインＬＶ０は水平ラインＬＨ０と電気的に接続される。信号は、入力ＩＮ０から出力ＯＵＴ０へ伝送できる。一方、ＣＮＶＲＳ  Ｓ００がオフ状態またはリセット状態にある場合、垂直ラインＬＶ０は水平ラインＬＨ０と電気的に接続されない。信号は、入力ＩＮ０から出力ＯＵＴ０へ伝送できない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１５／１９８５７３号
【特許文献２】特開２０１３−０７７６８１号公報
【特許文献３】米国特許第７４８６１１１号明細書
【非特許文献】
【０００７】
【非特許文献１】Munehiro Tada, et al., Improved OFF-State Reliability of Nonvolatile Resistive Switch with Low Programming Voltage, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 59, No. 9, pp. 2357-2362, SEPTEMBER 2012
【非特許文献２】Makoto Miyamura, et al., Low-power programmable-logic cell arrays using nonvolatile complementary atom switch, ISQED 2014, pp. 330-334
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＣＮＶＲＳでは、２つのＮＶＲＳが、プロセスバージョンに起因する異なるセット電圧を有することで、書き込みディスターブ問題が発生する。本発明は、書き込みディスターブ問題を解決できる書き込み装置及び書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
再構成可能回路は、相補型抵抗スイッチと、
相補型抵抗スイッチから構成される書き込み回路と、
相補型抵抗スイッチのオン／オフ情報を取得する読み出し回路と、
相補型抵抗スイッチのオン／オフ情報を保存するレジスタと、
を有する。
【図面の簡単な説明】
【００１０】
【図１】図１は、ＣＮＶＲＳを用いるＦＰＧＡの構成例を示す概略図である。
【図２】図２は、本発明の第１の実施の形態によるＮＶＲＳ及びその書き込み回路を示している。
【図３】図３は、本発明の第１の実施の形態による２ステップの書き込み方法を示している。
【図４】図４は、本発明の第１の実施の形態による３ステップの書き込み方法を示している。
【図５】図５は、本発明の第１の実施の形態による書き込み装置の構成を示している。
【図６】図６は、本発明の第１の実施の形態による書き込み装置のフローチャートを示している。
【発明を実施するための形態】
【００１１】
次に本発明の実施の形態について添付図面を参照して説明する。
（第１の実施の形態）
【００１２】
図２は、ＮＶＲＳの構造及びその書き込み回路を示している。図２（ａ）で示すように、ＮＶＲＳは、例えば銅（Ｃｕ）で作られたアクティブ電極Ｔ１と、例えばルテニウム（Ｒｕ）で作られた不活性電極Ｔ２と、アクティブ電極Ｔ１と不活性電極Ｔ２との間に挟まれた個体電解質ＩＣとを含む。図２（ｂ）はＮＶＲＳの記号を示している。Ｔ１とＴ２との間に正電圧（Ｖｓｅｔ）が印加されると、オン状態と呼ばれる、ＮＶＲＳの抵抗が小さくなる。一方、Ｔ１とＴ２との間に負電圧（Ｖｒｓｔ）が印加されると、オフ状態と呼ばれる、ＮＶＲＳの抵抗が大きくなる（図２（ｃ））。高抵抗と低抵抗の比率は１０５よりも大きく、ＮＶＲＳはデータルーティング用のスイッチとして直接用いることができる。図２（ｄ）はＣＮＶＲＳ及びその書き込み回路を示している。２つのＮＶＲＳを構成するために、３つの書き込みドライバ及びプログラミングトランジスタＴｒ．が用いられる。図２（ｅ）は、セット電圧（Ｖｓｅｔ）、リセット電圧（Ｖｒｓｔ）及びグランド電圧（ＧＮＤ）を含む、書き込みドライバを示している。上記電圧ラインのそれぞれは、定電流トランジスタ、電圧選択トランジスタ及び出力制御トランジスタと直列に接続される。基準電圧Ｖｒｅｆは、各パワー電圧ラインの電流を制御する、定電流トランジスタに印加される。電圧選択信号は、出力としてパワー電圧ラインの一つを選択する、電圧選択トランジスタに与えられる。ｈｉｇｈ−Ｚ選択信号は、書き込みドライバの出力を可能にする出力制御トランジスタに与えられる。
【００１３】
ＣＮＶＲＳにおいて、２つのＮＶＲＳはプロセスバージョンに起因する異なるセット電圧を有し、それが書き込みディスターブ問題の原因となる。我々は、低いセット／リセット電圧を有する弱いスイッチと共に、高いセット／リセット電圧を有する強いスイッチを定義する。図３は、従来の２ステップのＣＮＶＲＳ書き込み方法を示している。ステップ１において、ＮＶＲＳ Ｓ１をセットするため、端子Ｔ１にＶｓｅｔが印加され、端子Ｔ３にＧＮＤが印加され、端子Ｔ２がＨｉ−Ｚに設定される。ステップ２において、ＮＶＲＳ Ｓ２をセットするため、端子Ｔ２にＶｓｅｔが印加され、端子Ｔ３にＧＮＤが印加され、端子Ｔ１がＨｉ−Ｚに設定される。ディスターブ電圧はＳ１に印加される。この場合、Ｓ１のディスターブ問題が起こる可能性がある。または、過酷な環境下において、Ｓ１のオン状態が安定しない。
【００１４】
図４は、弱いＮＶＲＳ検出スキームを用いる新しい３ステップの書き込み方法を示している。ステップ１において、弱いＮＶＲＳを検出するために、端子Ｔ１及びＴ２にＶｓｅｔが同時に印加され、端子Ｔ３にＧＮＤが印加される。Ｓ１がＳ２よりも低いセット電圧である場合、Ｓ１が最初にオン状態に設定される。続いて、Ｓ１とＳ２の共通端子の電圧がほぼＶｓｅｔになり、Ｓ２の２つの端子の電圧差がほぼ０Ｖになる。Ｓ２はオフ状態を維持している。弱いＮＶＲＳは、Ｓ１及びＳ２のオン／オフ状態を読み出すことで検出できる。オン状態のＮＶＲＳは弱い方であり、オフ状態のＮＶＲＳは強い方である。ステップ２において、高セット電圧でＮＶＲＳ Ｓ２を強くセットするために、端子Ｔ２に高Ｖｓｅｔが印加され、端子Ｔ３にＧＮＤが印加されて、Ｔ１がＨｉ−Ｚに設定される。Ｓ１は、高Ｖｓｅｔに起因してオフ状態でディスターブされる。ステップ３において、低セット電圧でＮＶＲＳ Ｓ１をセットするために、端子Ｔ１に低Ｖｓｅｔが印加され、端子Ｔ３にＧＮＤが印加されて、Ｔ２がＨｉ−Ｚに設定される。ディスターブ電圧は、強いＮＶＲＳ Ｓ２のリセット電圧よりも低いため、Ｓ２ではディスターブ問題が発生しない。高温時におけるＮＶＲＳの故障率を少なくとも７０％に低減できることが期待される。
【００１５】
図５は、３ステップの書き込み方法のための新しい書き込み装置を示している。書き込み装置は、ＣＮＶＲＳ、書き込み回路、読み出し回路及びレジスタで構成される。図２（ｄ）で示した書き込み回路では、ＣＮＶＲＳにＶｓｅｔ、ＧＮＤ及びＨｉ−Ｚが印加されて使用される。読み出し回路は、ステップ１において、ＣＮＶＲＳの２つのＮＶＲＳのオン／オフ状態を取得する。レジスタは、ステップ１におけるオン／オフを保存する。
【００１６】
図６は、書き込み装置のフローチャートを示している。最初に、ＣＮＶＲＳにおける２つのＮＶＲＳを同時にセットするために書き込み回路が用いられ、２つのＮＶＲＳのオン／オフ状態情報を取得するために読み出し回路が用いられる。次に、オン／オフ状態情報がレジスタに格納される。最後に、順次、オフ状態のスイッチに高Ｖｓｅｔで書き込み、オン状態のスイッチに低Ｖｓｅｔで書き込むために、書き込み回路が再度用いられる。
【００１７】
上記実施形態の再構成可能回路は、例えば移動電話機、ＩｏＴ（Internet of Things）デバイス等で用いられる。ＣＮＶＲＳを用いる高信頼度ＦＰＧＡは、上述した再構成可能回路で実現できる。
【００１８】
本発明は、上記実施の形態や実施例に限定されるものではなく、本発明の要旨や精神から逸脱しない範囲で変更や修正が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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