(57)【要約】複数の画像出力端子１にそれぞれアナログ画像信号を出力するアナログ信号出力部３０と、アナログ信号出力部３０からのアナログ画像信号を順次選択する信号切替部４０と、信号切替部４０によって選択されたアナログ画像信号をデルタシグマ変調し、生成した１ビットデジタル変調信号をデルタシグマ変調出力端子２から出力するデルタシグマ変調器９とを備え、多数の画像出力端子１から出力されるアナログ画像信号をデルタシグマ変調器９によって１ビットのデジタル変調信号に変換し、これを検査信号として１本の配線によってデルタシグマ変調出力端子２から外部に取り出すことができるようにする。【特許請求の範囲】
【請求項１】
複数の出力端子を有し、当該複数の出力端子からアナログ信号を出力する表示装置の駆動装置であって、
入力されるデジタル信号に基づいてアナログ信号を生成し上記複数の出力端子にそれぞれ出力するアナログ信号出力部と、
上記複数の出力端子に接続され、上記アナログ信号出力部から上記複数の出力端子に出力されるアナログ信号を順次選択する信号切替部と、
上記信号切替部によって選択されたアナログ信号をデルタシグマ変調し、デルタシグマ変調された１ビットデジタル変調信号を検査端子に出力するデルタシグマ変調部とを備えたことを特徴とする表示装置の駆動装置。
【請求項２】
上記デルタシグマ変調部は、クロック速度を設定変更可能に構成して成ることを特徴とする請求の範囲第１項に記載の表示装置の駆動装置。
【請求項３】
請求の範囲第１項に記載の駆動装置を備えた表示装置。
【請求項４】
請求の範囲第２項に記載の駆動装置を備えた表示装置。
【請求項５】
複数の出力端子からアナログ信号を出力する駆動装置または当該駆動装置を備えた表示装置の検査方法であって、
上記駆動装置にテストパターンを入力するテストパターン入力工程と、
上記駆動装置の複数の出力端子に接続された信号切替器を順次に切り替えて、上記テストパターンに基づいて生成されたアナログ信号を順次取得するアナログ信号取得工程と、
上記アナログ信号取得工程で取得されたアナログ信号をデルタシグマ変調するデルタシグマ変調工程と、
上記デルタシグマ変調工程で生成された１ビットデジタル変調信号を検査端子から外部へ出力するデルタシグマ変調信号出力工程と、
上記検査端子から出力された１ビットデジタル変調信号を取得して検査または評価をする検査工程とを有することを特徴とする駆動装置または表示装置の検査方法。
【発明の詳細な説明】
【技術分野】  本発明は、液晶表示装置や有機ＥＬ表示装置、プラズマディスプレイ、表面電界ディスプレイ等の表示装置を駆動するＬＳＩ等のように多くのアナログ出力端子を有する駆動装置、当該駆動装置を用いた表示装置、並びに駆動装置または表示装置の検査方法に関するものである。
【背景技術】  液晶表示装置や有機ＥＬ表示装置、プラズマディスプレイ、表面電界ディスプレイ等の表示装置においては、画像データが駆動回路等の電子回路によって処理され、当該駆動回路が備える複数の出力端子から表示素子へと出力される。駆動回路の各出力端子に対応して配設された駆動トランジスタには少なからず電気的特性にばらつきがあるため、各出力端子から出力される信号値にはばらつきが生じる。そこで、各出力端子から出力される信号値の相対誤差や絶対誤差を測定し、不良製品を選別する検査・評価装置（テストシステム）が必要となる。
図１は、従来のテストシステムを簡略的に示す模式図である。この図１は、ウェー上に構成された駆動ＬＳＩの検査・評価を行うためのテストシステムの構成例を示すものである。このテストシステムは、大きく分けてワークステーション１００、テスタ本体１０１、テストヘッド１０２、プローブカード１０３、プローバ１０４により構成されている。プローブカード１０３には、複数の針１０３ａが配設されている。
表示装置の駆動ＬＳＩに代表されるような画像信号を多ピンにて出力する半導体回路において、出力値の同時測定可能な個数は、プローブカード１０３の針１０３ａの個数に制限される。テスト価格は、ＬＳＩ１つ当たりのテスト時間に比例するため、針１０３ａの数以上にピン数が増大するとテスト価格も増大する。そのため、テスト価格を抑制するためには、多ピンの出力値を同時に測定する多ピン対応のテストシステムが必要となる。
図１に示すテストシステムにおいて、駆動ＬＳＩの出力端子（ピン）数に応じた数の針１０３ａをプローブカード１０３に配設することにより、駆動ＬＳＩの１ピン毎に計測回路や信号出力回路が使用できるようになる。ただし、最近ではプローブカード１０３の針１０３ａが１０００ピンを越えるものもある。１０００ピンであれば、１０００ピン分の信号がテスタ本体１０１、テストヘッド１０２、プローブカード１０３の間でやり取りされる。そのため、このような多ピン対応のテストシステムは、非常に大がかりな構成となっていた。
また、駆動ＬＳＩの多ピン化および微細化が進むと、出力端子間のピッチが更に狭まる。この場合、そのピッチに対応した針１０３ａを有するプローブカード１０３の作成が困難になるとともに、検査自体が難しくなり、検査の信頼性の低下を招くものとなる。また、駆動ＬＳＩの超微細なピンピッチに対応したプローブカード１０３が作れないとなると、１つの駆動ＬＳＩに対して複数回のテストを行う必要があり、テスト価格が増大してしまうことになる。
このような不都合を回避するため、駆動ＬＳＩの複数の出力端子から出力される信号を、所定個の出力端子に対して１個の割合で設けられた検査端子から外部へ別途出力する技術が提案されている（例えば、特許文献１参照）。
［特許文献１］特許第３１９９８２７号公報
この特許文献１によれば、１個の検査端子と所定個の出力端子との間にはそれぞれスイッチが配設され、出力端子に現れる画像信号をスイッチ回路によって順次選択して検査端子へ出力している。このように構成することにより、多数の出力端子の全てにプローブピンを当てることなく、検査端子から出力される画像信号によって検査を行うことができる。したがって、駆動ＬＳＩの超多ピン化にも対応することができる。
しかしながら、特許文献１に記載の技術は、検査端子からの出力信号がアナログ信号であるため、検査装置としてアナログテスタを用いなければならない。そのため、テストシステムが大がかりとなってしまうという問題があった。また、出力信号にノイズ成分が入り易く、高精度な検査・評価を行うことが難しいという問題もあった。
なお、出力端子から出力されるアナログ信号をＡ／Ｄ変換器によってデジタル信号に変換して検査端子から出力することも考えられる。しかし、駆動回路にＡ／Ｄ変換器を単純に埋め込んでアナログ値をデジタル値に変換すると、非常に多くの信号線が必要になり、外部の検査装置とのインタフェース用の出力端子も非常に多く必要になるという問題を生じる。
【発明の開示】
本発明は、このような問題を解決するために成されたものであり、アナログテスタなどの大がかりな検査装置を要することなく、また、外部の検査装置とのインタフェース用に多くの出力端子を要することなく、超多ピン出力の駆動ＬＳＩやこれを用いた表示装置について電気的特性の高精度な検査および評価を行うことができるようにすることを目的とする。
上記した課題を解決するために、本発明による表示装置の駆動装置では、入力されるデジタル信号に基づいてアナログ信号を生成し上記複数の出力端子にそれぞれ出力するアナログ信号出力部と、上記複数の出力端子に接続され、上記アナログ信号出力部から上記複数の出力端子に出力されるアナログ信号を順次選択する信号切替部と、上記信号切替部によって選択されたアナログ信号をデルタシグマ変調し、デルタシグマ変調された１ビットデジタル変調信号を検査端子に出力するデルタシグマ変調部とを備える。
このように本発明による表示装置の駆動装置では、各出力端子に出力されるアナログ信号が信号切替部によってデルタシグマ変調部に導かれる。デルタシグマ変調部を用いることにより、量子化ノイズを抑えて非常に高い精度の計測が可能となる。また、検査端子から出力される信号は１ビットデジタル変調信号であるので、アナログ信号を出力する場合と比べて、ノイズによって信号の精度が低下してしまう不都合を低減することができる。これにより、駆動装置の検査・評価を高精度で行うことができる。
さらに、デルタシグマ変調部の出力側は１本（または少数本）の配線で済むので、アナログ信号の出力端子の数が非常に多い場合であっても、デルタシグマ変調部を１個（または少数個）の検査端子に接続することによってアナログ信号の特性を検査・評価することができる。そのため、超多ピンに対応する複雑で高価なプローブカードを必要としない。また、１ビットデジタル変調信号を受けるテスタも、デジタル信号処理を行う簡易なデジタル型テスタとすることができ、大掛かりなアナログ型テスタを必要としない。
また、本発明による駆動装置または当該駆動装置を用いた表示装置の検査方法では、駆動装置にテストパターンを入力するテストパターン入力工程と、上記駆動装置の複数の出力端子に接続された信号切替器を順次に切り替えて、上記テストパターンに基づいて生成されたアナログ信号を順次取得するアナログ信号取得工程と、上記アナログ信号取得工程で取得されたアナログ信号をデルタシグマ変調するデルタシグマ変調工程と、上記デルタシグマ変調工程で生成された１ビットデジタル変調信号を検査端子から外部へ出力するデルタシグマ変調信号出力工程と、上記検査端子から出力された１ビットデジタル変調信号を取得して検査または評価をする検査工程とを有する。
このように、複数の出力端子から出力されるアナログ信号をデルタシグマ変調することによって１ビットデジタル変調信号にして外部へ出力すれば、複数の出力端子にプローブピンを当てる必要がなく、非常に少ない数の検査端子で超多ピンの駆動装置の検査・評価を行うことができる。
上記のように構成した本発明によれば、大がかりで複雑な検査装置を用いることなく、少数の検査端子から出力される１ビットデジタル変調信号によって、超多ピン出力の駆動装置やこれを用いた表示装置について電気的特性の高精度な検査および評価を行うことができる。
【図面の簡単な説明】  図１は、従来のテストシステムの構成を示す図である。
図２は、本実施形態による液晶表示装置の構成を示すブロック図である。
図３は、本実施形態の駆動装置が備える端子の構成を示す図である。
図４は、本実施形態による駆動装置の回路構成例を示すブロック図である。
図５は、本実施形態のデルタシグマ変調器への入力信号と出力信号との関係を示す図である。
図６は、本実施形態の駆動装置を有するウェーハの検査・評価を行う場合のテストシステムの構成例を示す図である。
図７は、本実施形態の駆動装置を実装した液晶表示装置の検査・評価を行う場合のテストシステムの構成例を示す図である。
図８は、簡易テスタに内蔵されるデシメーションフィルタの構成例を示す図である。
図９は、本実施形態による駆動装置の他の回路構成例を示すブロック図である。
図１０は、本実施形態による駆動装置の更に別の回路構成例を示すブロック図である。
【発明を実施するための最良の形態】  以下、本発明の一実施形態を図面に基づいて説明する。図２は、本実施形態による液晶表示装置Ｓの構成を示すブロック図である。図２に示すように、本実施形態の液晶表示装置Ｓは、液晶パネル（液晶表示素子）５０と、液晶パネル５０による画像の表示を制御するコントローラ６０とを備えて構成されている。
液晶パネル５０は、マトリクス状に画素部が設けられた表示部５１と、走査信号線用の駆動装置（ゲートドライバＬＳＩ）５２と、画像信号線用の駆動装置（ソースドライバＬＳＩ）５３とを備えている。駆動装置５２，５３は、表示部５１と同一基板上に配設されている。表示部５１には、複数本の走査信号線５４と、この走査信号線５４と直交する複数本の画像信号線５５とが配設され、これらの交点にはそれぞれ画素部が設けられている。また、走査信号線５４、画像信号線５５の端部は、それぞれ駆動装置５２，５３の出力端子に接続されている。
コントローラ６０は、パーソナルコンピュータ等の外部装置から表示信号（画像信号）、クロック信号、タイミング信号、水平同期信号、垂直同期信号等を受信して、制御信号を駆動装置５２，５３へ出力するとともに、表示信号を駆動装置５３へ出力する。駆動装置５２，５３は、これらの信号に基づいて動作し、駆動装置５２による走査電極の駆動周期に合わせて駆動装置５３から液晶パネル５０の各画素部（パネル画素群）へアナログ画像信号を供給する。
図３は、駆動装置５３が備える端子の説明図である。図３に示すように、駆動装置５３は、外部のパネル画素群にアナログ画像信号を供給するための複数の画像出力端子１（１−１〜１−ｎ）と、アナログ画像信号をデルタシグマ変調して生成した１ビットデジタル変調信号を駆動装置５３の外部に出力するためのデルタシグマ変調出力端子（検査端子）２とを有している。
図４は、駆動装置５３の回路構成例を示すブロック図である。図４に示すように、駆動装置５３は、入力ラッチ回路８と、デルタシグマ変調器９と、信号処理部２０と、アナログ信号出力部３０と、信号切替部４０とを備えて構成されている。このような構成を有する駆動装置５３は、ワンチップＩＣとしてパッケージ化されている。
入力ラッチ回路８は、液晶パネル５０に表示されるデジタル画像信号やクロック信号を入力する。信号処理部２０は、入力ラッチ回路８から入力されるデジタル画像信号に対して補正処理を行う。この信号処理部２０は、補正データを記憶する補正データ記憶回路１０と、入力ラッチ回路８から供給されるデジタル画像信号を補正データによって補正してデジタル補正信号を出力する補正信号処理回路１１とから構成されている。
アナログ信号出力部３０は、信号処理部２０で生成されたデジタル補正信号を受け取って、このデジタル補正信号をアナログ信号に変換して画像出力端子１へ出力する。このアナログ信号出力部３０は、補正信号処理回路１１から出力されるデジタル補正信号を複数の画像出力端子１−１〜１−ｎに対応して記憶するラッチ回路６と、シフトレジスタ回路７と、ラッチ回路６からの出力信号をＤ／Ａ変換する複数のＤ／Ａ変換器５（５−１〜５−ｎ）と、このＤ／Ａ変換されたアナログ画像信号によって液晶パネル素子のデータ電極を駆動する複数の駆動トランジスタ４（４−１〜４−ｎ）とを備えて構成されている。なお、駆動トランジスタ４の代わりに、電圧フォロア回路を用いても良い。
上述の補正データ記憶回路１０に記憶される補正データは、駆動装置５３が内蔵する各トランジスタ（駆動トランジスタ４−１〜４−ｎやＤ／Ａ変換器５−１〜５−ｎのトランジスタなど）の電気的特性のばらつきや、表示部５１の電気的特性のばらつきを補正するためのものである。この補正データは、入力ラッチ回路８に入力されるデジタル画像信号に対して補正すべき補正量等により構成される。補正信号処理回路１１では、入力ラッチ回路８から供給されるデジタル画像信号の大きさに対応付けられた補正量のデータを補正データ記憶回路１０から読み出して、デジタル画像信号から補正量を差し引くことによってデジタル補正信号を生成する。
アナログ信号出力部３０と画像出力端子１との間には信号切替部４０が接続されている。信号切替部４０は、各画像出力端子１−１〜１−ｎにそれぞれ対応して配設された複数のトランジスタ等によるアナログスイッチ３（３−１〜３−ｎ）から構成されている。そして、各アナログスイッチ３−１〜３−ｎは、デジタル補正信号のラッチ回路６への記憶動作と同期して順次作動し、アナログ信号出力部３０から各画像出力端子１−１〜１−ｎへと出力されるアナログ画像信号（各画像出力端子１−１〜１−ｎの電位）を順次選択してデルタシグマ変調器９へ出力する。
デルタシグマ変調器９は、積分器、比較器、１ビットＤ／Ａ変換器等を有して構成される。そして、信号切替部４０から順次に供給されるアナログ画像信号を所定のクロック速度でデルタシグマ変調し、得られた１ビットのデジタル変調信号を１本の出力端子からデルタシグマ変調出力端子２へ出力する。
デルタシグマ変調器９のクロック間隔はナイキスト間隔よりも十分細かく、通常のＡ／Ｄ変換器と比べて信号帯域が非常に広くなっている。また、本実施形態のデルタシグマ変調器９は、外部制御端子１２から制御信号を入力することによってクロック速度を高速から低速（ただし、ナイキスト間隔より十分大きいものとする）の範囲で変更設定可能に構成されている。なお、デルタシグマ変調器９のクロック速度は、駆動装置５３の通常の動作時には、あらかじめ精度に合わせて設定された任意の値が用いられる。
図５は、デルタシグマ変調器９への入力信号と出力信号との関係を示す図である。図５（Ａ）において、入力信号は時間的に略直線状に変化するアナログ電圧である。この入力信号は、駆動装置５３や表示部５１に存在する電気的特性のばらつきが小さい場合、または、駆動装置５３や表示部５１に存在する電気的特性のばらつきが十分に補正された場合にデルタシグマ変調器９に入力される信号を示している。一方、図５（Ｂ）に示す入力信号は、駆動装置５３や表示部５１に存在する電気的特性のばらつきによって非線形な特性を持つ場合を示している。
このように、デルタシグマ変調器９に歪みのない理想的な信号が入力された場合と、非線形的な歪みを有する信号が入力された場合とで、デルタシグマ変調器９から出力される１ビットデジタル変調信号は全く異なったものとなる。したがって、複数の画像出力端子１−１〜１−ｎから出力されるアナログ画像信号をデルタシグマ変調器９でデルタシグマ変調し、得られた１ビットデジタル変調信号をデルタシグマ変調出力端子２から外部へ取り出すことにより、駆動装置５３や表示部５１の検査・評価を行うことが可能である。
次に、上記のように構成した本実施形態による駆動装置５３の動作について説明する。まず、コントローラ６０から供給されるデジタル画像信号およびクロック信号が入力ラッチ回路８へ入力され、記憶される。そして、入力ラッチ回路８に記憶されたデジタル画像信号は、クロック信号に同期して補正信号処理回路１１へ転送される。
補正信号処理回路１１では、補正データ記憶回路１０に記憶されている補正データによってデジタル画像信号の補正が各画像出力端子１−１〜１−ｎに対応して行われ、デジタル補正信号が生成される。シフトレジスタ回路７は、クロック信号と図示しないシフト開始信号とに基づいてラッチ回路６へパルスを順次出力する。このパルス出力に応じてデジタル補正信号はラッチ回路６に順次記憶され、各画像出力端子１−１〜１−ｎにそれぞれ対応して分配される。
そして、ラッチ回路６から出力されたデジタル補正信号は、Ｄ／Ａ変換器５−１〜５−ｎ、駆動トランジスタ４−１〜４−ｎを介してアナログ画像信号とされ、画像出力端子１−１〜１−ｎから表示部５１の各画素部へ出力される。検査時以外の通常動作時は、デルタシグマ変調器９は動作しておらず、信号切替部４０のアナログスイッチ３−１〜３−ｎも全て非選択状態になっている。
一方、駆動装置５３や表示部５１の検査・評価を行うときは、画像出力端子１−１〜１−ｎに出力されるアナログ画像信号は、信号切替部４０のアナログスイッチ３−１〜３−ｎによって順次選択され、デルタシグマ変調器９へ出力される。デルタシグマ変調器９では、信号切替部４０から順次に供給されるアナログ画像信号がデルタシグマ変調され、得られた１ビットのデジタル変調信号がデルタシグマ変調出力端子２へ出力される。
駆動装置５３自体の検査および評価を行う際には、駆動装置５３を表示装置に実装していない状態で（画像出力端子１がオープンの状態で）行う。例えば、駆動装置５３のＬＳＩがウェーハ上に構成されている状態で、当該ウェーハの検査および評価を行う。図６は、ウエーハの検査・評価を行う場合のテストシステムの構成例を示す図である。
図６に示すテストシステムは、データ処理を行うパーソナルコンピュータ９０と、デジタル式の簡易テスタ９１と、プローブカード９２と、プローバ９３とを備えて構成されている。簡易テスタ９１は、例えば、デルタシグマ変調器９のクロック周期よりも測定ジッタの小さいデジタルオシロスコープまたはロジックアナライザで構成されている。
この簡易テスタ９１はデシメーションフィルタを備えており、入力される１ビットデジタル変調信号に対してデシメーションの処理を行うことにより、所定ビット数のデジタル信号（画像出力端子１の出力電圧をデジタル化したものに相当）に復調する。デシメーションを行うことにより、量子化誤差を取り除くことができ、非常に高精度なデジタル電圧値を得ることができる。なお、このデシメーションフィルタは、例えば図８で示すようなＦＩＲフィルタにより構成される。デシメーションを行うための構成はこれに限定されず、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）あるいはその他の構成とすることも可能である。
このように構成されたテストシステムを用いて駆動装置５３の検査・評価を行う場合には、プローブカード９２の針９２ａにはデルタシグマ変調出力端子２を含めた数本の端子が接続される。また、駆動回路５３内にある各トランジスタの電気的特性のばらつきによる誤差を補正するための補正データがあらかじめ用意され、外部から入力されて補正データ記憶回路１０に書き込まれた状態となっている。
まず、駆動装置５３の入力ラッチ回路８を介して所定のテストパターンを入力する。入力ラッチ回路８に入力されたテストパターンのデジタル画像信号は、信号処理部１０において補正データによって補正された後、Ｄ／Ａ変換器５によってアナログ画像信号とされる。このアナログ画像信号は、駆動トランジスタ４および信号切替部４０を介してデルタシグマ変調器９に入力される。そして、ここで生成された１ビットデジタル変調信号がデルタシグマ変調出力端子２から簡易テスタ９１に出力される。
簡易テスタ９１では、デルタシグマ変調出力端子２から出力される１ビットデジタル変調信号をプローブカード９２を介して受け取ることができる。この簡易テスタ９１では、デルタシグマ変調出力端子２からプローブカード９２を介して入力した１ビットデジタル変調信号のパルス波形をディスプレイ上で観察できるように表示する。また、当該パルス波形に復調処理などのデジタル信号処理を施し、復調されたデジタル電圧値を測定する。
このとき、測定電圧値が本来出力すべき電圧値（テストパターンの電圧値）から所定値以上ずれている場合（補正データによって十分に補正し切れない場合）には、その駆動装置５３は不良品として判別される。また、測定電圧値がずれていたとしても、補正可能な範囲内のずれであれば、利用可能と判別される。デルタシグマ変調器９そのものの動作が不良の場合もあるが、この場合はデルタシグマ変調信号が出力されないか波形パルスが異常に乱れるので、この結果を観測することで不良として処理することが可能である。
この図６に示す例では、従来のテストシステムで用いていたような多数の針を持つプローブカードを使用することなく、１個の駆動ＬＳＩ当たり非常に少ない数の針（この例の場合１０針）を有するプローブカード９２を用いて検査・評価を行うことができる。電気配線のショート／オープン、抵抗値、容量値、トランジスタ特性等の検査を、多数の画像出力端子１からの出力そのものではなく、１個のデルタシグマ変調出力端子２からの出力を利用して行うことができるからである。
このように、本実施形態によれば、１ビットのデジタル信号線で超多ピンのアナログ画像信号の検査・評価をすることができる。また、扱う信号がデジタル信号であるので、アナログ型のテスタも必要でなくなり、非常に簡略化された簡易テスタ９１とパーソナルコンピュータ９０とで検査・評価を行うことができるようになる。なお、デルタシグマ変調出力端子２から出力されるデジタル信号は、駆動装置５３の仕様に応じてシリアルまたはパラレルで簡易テスタ９１に入力するように構成できる。
駆動装置５３の検査・評価は、当該駆動装置５３を液晶表示装置Ｓに実装した状態でも行うことができる。駆動装置５３を液晶表示装置Ｓに実装すると、駆動装置５３の画像出力端子１に接続される表示部５１が備えるＴＦＴトランジスタや容量の電気的特性のばらつきによる誤差もアナログ画像信号に反映される。したがって、このアナログ画像信号をデルタシグマ変調器９でデルタシグマ変調した１ビットデジタル変調信号を検査信号として取り出すことにより、表示部５１の検査・評価も併せて行うことができる。
図７は、駆動装置５３を実装した液晶表示装置Ｓの検査・評価を行う場合のテストシステムの構成例を示す図である。液晶表示装置Ｓの検査・評価を行う場合は、駆動回路５３の補正データ記憶回路１０には、駆動装置５３内にある各トランジスタの電気的特性のばらつきに加え、表示部５１内にあるＴＦＴトランジスタや容量の電気的特性のばらつきによる誤差を補正するための補正データをあらかじめ記憶しておく。
図７に示すように、液晶表示装置Ｓの検査・評価も、簡易テスタ９１とパーソナルコンピュータ９０とを用いて行うことができる。簡易テスタ９１へは、入力ラッチ回路８にテストパターンを入力したときにデルタシグマ変調器９で生成される１ビットデジタル変調信号をデルタシグマ変調出力端子２から入力するだけでよい。このとき、簡易テスタ９１において１ビットデジタル変調信号に基づき測定される電圧値が本来出力すべき電圧値から所定値以上ずれている場合には、その液晶表示装置Ｓは不良品として判別される。また、測定電圧値がずれていたとしても、補正可能な範囲内のずれであれば、利用可能と判別される。
なお、図７のように駆動装置５３を液晶表示装置Ｓに実装した状態において、例えば信号処理部２０でパルス信号を発生し、これをラッチ回路６、Ｄ／Ａ変換器５、駆動トランジスタ４を介して画像出力端子１に出力することで、表示部５１の画素容量を測定することもできる。画像出力端子１にパルス信号を与えてその過渡特性をデジタルシグマ変調器９により測定することで、各画像出力端子１−１〜１−ｎに接続されている表示部５１内の容量と抵抗との積（時定数）のばらつきを測定することができる。この場合、測定したい時間間隔が短い場合はデルタシグマ変調器９のクロック速度を変化させる。
以上詳しく説明したように、本実施形態の駆動装置５３では、多数の画像出力端子１−１〜１−ｎから出力されるアナログ画像信号をデルタシグマ変調器９によって１ビットのデジタル変調信号に変換し、これを１本の配線によってデルタシグマ変調出力端子２から外部に取り出すことができる。そのため、配線数が少なく製造コストが低減できるとともに、駆動装置５３を小型化することができる。
また、本実施形態によれば、検査精度を向上させることもできる。すなわち、プローブカードの針は、デルタシグマ変調出力端子２を含めて数本程度の出力ピンに対応する数だけあれば良い。これにより、プローブピンのピッチを大きくとることが可能となり、デルタシグマ変調出力端子２に確実に接続することができる。また、デルタシグマ変調出力端子２から出力される信号はデジタル信号であるので、アナログ信号が出力される場合と比べてノイズによって信号の精度が低下してしまう不都合を低減して、高精度な検査・評価を行うことができる。
また、駆動装置５３の構成として、デルタシグマ変調器９の代わりに単にＡ／Ｄ変換器を配設して、そのデジタル出力をデルタシグマ変調出力端子２へ供給するように構成した場合には、デルタシグマ変調出力端子２から出力される検査信号の精度がＡ／Ｄ変換器の精度によって固定されてしまう。これに対して、本実施形態の駆動装置５３では、デルタシグマ変調器９を用い、かつ、クロック速度を設定変更可能に構成しているので、Ａ／Ｄ変換器のビット数に限定されず、高精度の検査信号を得ることができる。
すなわち、デルタシグマ変調器９のクロック速度を変更することにより、精度に応じた１ビットデジタル変調信号を外部の検査装置で検出することが可能である。駆動装置５３や表示部５１の検査・評価を行うときには、検査精度に合わせてデルタシグマ変調器９のクロック速度を可変設定することができる。デルタシグマ変調器９のクロック速度を高速に設定することにより、時間分解能を上げて、検査信号のＳ／Ｎ比を向上させることが可能である。
さらに、本実施形態によれば、検査装置の構成を簡単にすることもできる。すなわち、上述したようにプローブカードの針は、デルタシグマ変調出力端子２を含めて数本程度の出力ピンに対応する数だけあれば良い。また、デルタシグマ変調出力端子２から出力される信号はデジタル信号であるので、信号の劣化やノイズに対する対策が簡易で済み、高価なアナログ型のテスタによって大がかりな検査装置を構成する必要もない。
なお、上記実施形態では、信号切替部４０としてトランジスタ等によるアナログスイッチ３を用いる例について説明したが、この例に限定されない。例えば、図９に示すように信号切替部４０にアナログメモリ４１（４１−１〜４１−ｎ）を用いても良い。このようにしても、各画像出力端子１−１〜１−ｎから出力されるアナログ画像信号を選択的にデルタシグマ変調器９へ入力することができる。また、この場合にも、駆動トランジスタ４（４−１〜４−ｎ）の代わりに、電圧フォロア回路を用いることが可能である。
また、上記実施形態では、ラッチ回路６からの出力はＤ／Ａ変換器５および駆動トランジスタ４を介して画像出力端子１へ出力されていたが、この例に限定されない。例えば、図１０に示すように、階調電圧源３１に接続された複数のアナログ信号切替器（マルチプレクサ）３２（３２−１〜３２−ｎ）を介して画像出力端子１へアナログ画像信号を出力するように構成しても良い。
このように駆動装置５３を構成した場合、階調電圧源３１およびアナログ信号切替器３２を用いたＤ／Ａ変換は、以下のようにして行われる。すなわち、入力ラッチ回路８に入力されたデジタル画像信号は、補正信号処理回路２２へ転送され、ここで補正データ記憶回路２１内に記憶された補正データに基づいて補正が施された後、そのデジタル補正信号がラッチ回路６へ出力される。ラッチ回路６からは、各画像出力端子１−１〜１−ｎに対応してデジタル補正信号がアナログ信号切替器３２−１〜３２−ｎへ出力される。そして、そのデジタル補正信号に応じた値の階調電圧が階調電圧源３１からアナログ信号切替器３２−１〜３２−ｎに供給されて、画像出力端子１−１〜１−ｎへ出力される。
この図１０に示す例の場合、補正データ記憶回路２１には、階調電圧源３１の各階調電圧Ｖ１〜Ｖｉのばらつきによる誤差を補正するための補正データと、各アナログ信号切替器３２−ｌ〜３２−ｎのばらつきによる誤差を補正するための補正データとが記憶される。補正信号処理回路２２は、階調電圧Ｖ１〜Ｖｉのばらつきの補正を行うとともに、入力ラッチ回路８から供給されるデジタル画像信号に対して画像出力端子１−１〜１−ｎ間のばらつき補正を行う。
また、上記実施形態では電圧駆動型の液晶表示装置Ｓに適用する例について説明したが、電流駆動型の有機ＥＬ表示装置に適用することも可能である。その他、プラズマディスプレイ、表面電界ディスプレイなど他の表示装置に適用することも可能である。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】  本発明は、液晶表示装置や有機ＥＬ表示装置、プラズマディスプレイ、表面電界ディスプレイ等の表示装置を駆動するＬＳＩ等のように多くのアナログ出力端子を有する駆動装置、当該駆動装置を用いた表示装置、並びに駆動装置または表示装置の検査方法に有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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