【手続補正書】
【提出日】平成30年10月15日(2018.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置は低振幅の論理信号により高振幅の信号を出力するレベルシフト回路を有する半導体チップを備え、
前記レベルシフト回路は、
直列接続回路と、
電位生成回路と、
第１電源に接続される第１のゲート制御回路と、
前記第１電源の電位よりも高い第２電源に接続される第２のゲート制御回路と、
前記第１のゲート制御回路と前記直列接続回路との間に配置される第１の電位変換回路と、
を備え、
前記直列接続回路は、
ソースが前記第２電源に接続される第１のＰチャネル型ＭＯＳトランジスタと、
ソースが前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続される第２のＰチャネル型ＭＯＳトランジスタと、
ソースが基準電源に接続される第１のＮチャネル型ＭＯＳトランジスタと、
ソースが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続される第２のＮチャネル型ＭＯＳトランジスタと、
前記第２のＰチャネル型ＭＯＳトランジスタのドレインと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとが接続される第１出力ノードと、
を備え、
前記電位生成回路は、前記第２電源の電位よりも低く前記基準電源の電位よりも高い前記第２のＰチャネル型ＭＯＳトランジスタのゲートに印加する第１電位と、前記第２電源の電位よりも低く前記基準電源の電位よりも高い前記第２のＮチャネル型ＭＯＳトランジスタのゲートに印加する第２電位と、前記第２電源の電位よりも低く前記基準電源の電位よりも高い第３電位とを生成し、
前記第１のゲート制御回路は、前記基準電源の電位と前記第１電源の電位との間の振幅であり、第１のＮチャネル型ＭＯＳトランジスタのゲートを制御する第１信号を生成し、
前記第２のゲート制御回路は、前記第１電位と前記第２電源の電位との間の振幅であり、前記第１のＰチャネル型ＭＯＳトランジスタのゲートを制御する第２信号を生成し、
前記第１の電位変換回路は前記第１のＮチャネル型ＭＯＳトランジスタのゲートに前記第１信号の高レベルよりも低く基準電源の電位よりも高い第１レベルの電位を供給するよう構成される。
【請求項２】
請求項１の半導体装置において、
前記第１のＰチャネル型ＭＯＳトランジスタの基板は前記第２電源に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタの基板は前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され、
前記第１のＮチャネル型ＭＯＳトランジスタの基板は前記基準電源に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタの基板は前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続される。
【請求項３】
請求項１の半導体装置において、
前記第１の電位変換回路は前記第１のＮチャネル型ＭＯＳトランジスタのゲートに第１制御信号に基づいて前記第１レベルの電位よりも高い電位を供給するよう構成される。
【請求項４】
請求項３の半導体装置において、さらに
前記第２のゲート制御回路と前記直列接続回路との間に配置される第２の電位変換回路を備え、
前記第２の電位変換回路は前記第１のＰチャネル型ＭＯＳトランジスタのゲートに前記第２信号の低レベルよりも高く第２電源電位よりも低い第２レベルの電位を供給するよう構成される。
【請求項５】
請求項４の半導体装置において、
前記第２の電位変換回路は前記第１のＰチャネル型ＭＯＳトランジスタのゲートに第２制御信号に基づいて前記第２レベルの電位よりも低い電位を供給するよう構成される。
【請求項６】
請求項１の半導体装置において、
前記第１の電位変換回路はゲートが前記第１電源に接続される第３のＮチャネル型ＭＯＳトラジンスタで構成される第１トランスファゲートを有し、前記第３のＮチャネル型ＭＯＳトランジスタの基板は前記第１トランスファゲートの第２出力ノードに接続される。
【請求項７】
請求項３の半導体装置において、
前記第１の電位変換回路はゲートに前記第１制御信号が印加される第３のＰチャネル型ＭＯＳトランジスタで構成される第２トランスファゲートを有し、前記第３のＰチャネル型ＭＯＳトランジスタの基板は前記第２トランスファゲートの第１入力ノードに接続される。
【請求項８】
請求項４の半導体装置において、
前記第２の電位変換回路はゲートが前記第１電源に接続される第４のＰチャネル型ＭＯＳトランジスタで構成される第３トランスファゲートを有し、前記第４のＰチャネル型ＭＯＳトランジスタの基板は前記第３トランスファゲートの第２入力ノードに接続される。
【請求項９】
請求項５の半導体装置において、
前記第２の電位変換回路はゲートに前記第２制御信号が印加される第４のＮチャネル型ＭＯＳトランジスタで構成される第４トランスファゲートを有し、前記第４のＮチャネル型ＭＯＳトランジスタの基板は前記第４トランスファゲートの第３出力ノードに接続される。
【請求項１０】
請求項１の半導体装置において、
前記第１のゲート制御回路は、
入力信号を反転した反転信号を出力する第１インバータ回路と、
前記反転信号を反転した前記第１信号を出力する第２インバータ回路と、
を備える。
【請求項１１】
請求項１０の半導体装置において、
前記第１インバータ回路は、
ソースが前記第１電源に接続される第５のＰチャネル型ＭＯＳトランジスタと、
ソースが前記基準電源に接続される第５のＮチャネル型ＭＯＳトランジスタと、
前記第５のＰチャネル型ＭＯＳトランジスタのゲートと第５のＮチャネル型ＭＯＳトランジスタのゲートとが接続される第３入力ノードと、
前記第５のＰチャネル型ＭＯＳトランジスタのドレインと第５のＮチャネル型ＭＯＳトランジスタのドレインとが接続される第４出力ノードと、
を備え、
前記第３入力ノードに前記入力信号が印加され、前記第４出力ノードに前記反転信号が印加されるよう構成される。
【請求項１２】
請求項１０の半導体装置において、
前記第２のゲート制御回路は、
前記第１電位および前記第２電位にクランプするクランプ回路と、
前記第２電源の電位と前記第１電位との間で動作するラッチ回路と、
前記第２電位と前記基準電源の電位との間で動作するラッチ反転回路と、
を備え、
前記ラッチ回路の第５出力ノードから前記第２信号が出力されるよう構成される。
【請求項１３】
請求項１２の半導体装置において、
前記ラッチ回路は、ソースがともに前記第２電源に接続され、互いにゲートが他のドレインに接続されている第６および第７のＰチャネル型ＭＯＳトランジスタで構成され、前記第６のＰチャネル型ＭＯＳトランジスタのドレインが前記第５出力ノードに接続されている回路である。
【請求項１４】
請求項１３の半導体装置において、
前記クランプ回路は、互いにドレインが接続されている第８のＰチャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯＳトランジスタとの直列接続回路と、互いにドレインが接続されている第９のＰチャネル型ＭＯＳトランジスタと第７のＮチャネル型ＭＯＳトランジスタとの直列接続回路とで構成され、前記第８のＰチャネル型ＭＯＳトランジスタのソースが前記第６のＰチャネル型ＭＯＳトランジスタのドレインに接続され、前記第９のＰチャネル型ＭＯＳトランジスタのソースが前記第７のＰチャネル型ＭＯＳトランジスタのドレインに接続され、前記第８および第９のＰチャネル型ＭＯＳトランジスタのゲートには共通に前記第３電位が印加され、前記第６および第７のＮチャネル型ＭＯＳトランジスタのゲートには共通に前記第２電位が印加されている回路である。
【請求項１５】
請求項１４の半導体装置において、
前記ラッチ反転回路は、互いにソースが前記基準電源に接続されている第８および第９のＮチャネル型ＭＯＳトランジスタで構成され、前記第８および第９のＮチャネル型ＭＯＳトランジスタのドレインは、それぞれ、前記第６および第７のＮチャネル型ＭＯＳトランジスタのソースに接続され、前記第８のＮチャネル型ＭＯＳトランジスタのゲートには前記反転信号が印加され、前記第９のＮチャネル型ＭＯＳトランジスタのゲートには前記入力信号が印加される回路である。
【請求項１６】
半導体装置は低振幅の論理信号により高振幅の信号を出力するレベルシフト回路を有する半導体チップを備え、
前記レベルシフト回路は、
直列接続回路と、
電位生成回路と、
第１電源に接続される第１のゲート制御回路と、
前記第１電源の電位よりも高い第２電源に接続される第２のゲート制御回路と、
前記第２のゲート制御回路と前記直列接続回路との間に配置される第２の電位変換回路と、
を備え、
前記直列接続回路は、
ソースが前記第２電源に接続される第１のＰチャネル型ＭＯＳトランジスタと、
ソースが前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続される第２のＰチャネル型ＭＯＳトランジスタと、
ソースが基準電源に接続される第１のＮチャネル型ＭＯＳトランジスタと、
ソースが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続される第２のＮチャネル型ＭＯＳトランジスタと、
前記第２のＰチャネル型ＭＯＳトランジスタのドレインと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとが接続される第１出力ノードと、
を備え、
前記電位生成回路は、前記第２電源の電位よりも低く前記基準電源の電位よりも高い前記第２のＰチャネル型ＭＯＳトランジスタのゲートに印加する第１電位と、前記第２電源の電位よりも低く前記基準電源の電位よりも高い前記第２のＮチャネル型ＭＯＳトランジスタのゲートに印加する第２電位とを生成し、
前記第１のゲート制御回路は、前記基準電源の電位と前記第１電源の電位との間の振幅であり、前記第１のＮチャネル型ＭＯＳトランジスタのゲートを制御する第１信号を生成し、
前記第２のゲート制御回路は、前記第１電位と前記第２電源の電位との間の振幅であり、前記第１のＰチャネル型ＭＯＳトランジスタのゲートを制御する第２信号を生成し、
前記第２の電位変換回路は前記第１のＰチャネル型ＭＯＳトランジスタのゲートに前記第２信号の低レベルよりも高く第２電源電位よりも低い第２レベルの電位を供給するよう構成される。
【請求項１７】
請求項１６の半導体装置において、
前記第１のＰチャネル型ＭＯＳトランジスタの基板は前記第２電源に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタの基板は前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され、
前記第１のＮチャネル型ＭＯＳトランジスタの基板は前記基準電源に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタの基板は前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続される。
【請求項１８】
請求項１６の半導体装置において、
前記第２の電位変換回路は前記第１のＰチャネル型ＭＯＳトランジスタのゲートに第２制御信号に基づいて前記第２レベルの電位よりも低い電位を供給するよう構成される。
【請求項１９】
請求項１６の半導体装置において、
前記第２の電位変換回路はゲートが前記第１電源に接続される第４のＰチャネル型ＭＯＳトランジスタで構成される第３トランスファゲートを有し、前記第４のＰチャネル型ＭＯＳトランジスタの基板は前記第３トランスファゲートの第２入力ノードに接続される。
【請求項２０】
請求項１８の半導体装置において、
前記第２の電位変換回路はゲートに前記第２制御信号が印加される第４のＮチャネル型ＭＯＳトランジスタで構成される第４トランスファゲートを有し、前記第４のＮチャネル型ＭＯＳトランジスタの基板は前記第４トランスファゲートの第３出力ノードに接続される。