【事件の表示】
　平成　６年特許願第３２２２９２号「半導体装置の配線構造およびその製造方法」拒絶査定不服審判事件〔平成　８年　７月１２日出願公開、特開平　８−１８１２０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年１２月２６日の出願であって、平成１４年７月５日付けで拒絶査定がなされ、これに対し、平成１４年８月１４日に拒絶査定に対する審判請求がなされるとともに同年９月１２日付けで手続補正がなされた。
　
２．平成１４年９月１２日付の手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］
　　平成１４年９月１２日付の手続補正を却下する。
［理由］
（１）本件補正の内容
　本件補正の内容は、特許請求の範囲を次のとおりに補正するとともに、発明の詳細な説明を補正するものである。
「　【請求項１】　第１導電層と、
　前記第１導電層の近傍に設けられた第２導電層と、
　前記第１導電層と前記第２導電層とを覆い、前記第１導電層の所定の領域と、前記第２導電層の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜と、
　前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する金属埋込層と、
　前記第１層間絶縁膜との間に配線層を介在させることなく設けられ、前記金属埋込層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜と、
を備えた半導体装置の配線構造。」（以下、「補正発明１」という。）
「　【請求項２】　半導体基板の上に絶縁膜を介在し、側面が側壁絶縁膜で覆われたゲート電極と、
　前記ゲート電極の近傍において、前記半導体基板の主表面から所定の深さにかけて形成された活性領域と、
　前記ゲート電極と前記活性領域とを覆い、前記ゲート電極の上面の所定の領域と、前記活性領域の主表面の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜と、
　前記コンタクトホール内に埋込められ、前記ゲート電極と前記活性領域とを電気的に接続する埋込導電層と、
　前記第１層間絶縁膜との間に配線層を介在させることなく設けられ、前記埋込導電層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜と、
を備えた半導体装置の配線構造。」（以下、「補正発明２」という。）
「　【請求項３】　前記側壁絶縁膜の表面に、窒化膜をさらに有する、
請求項２に記載の半導体装置の配線構造。」（以下、「補正発明３」という。）
「　【請求項４】　半導体基板の所定の領域に第１導電層を形成する工程と、
　前記半導体基板の前記第１導電層の近傍に第２導電層を形成する工程と、
　前記半導体基板の全面を覆うようにを形成する工程と、
　前記第１層間絶縁膜に、フォトリソグラフィ技術により前記第１導電層と前記第２導電層とに通ずる第１コンタクトホールを形成する工程と、
　前記第１層間絶縁膜の全面に金属膜を堆積し、エッチバックを行なうことにより、前記第１コンタクトホール内に、前記第１導電層と前記第２導電層とに電気的に接続された第１金属埋込層を形成する工程と、
　前記第１層間絶縁膜の上に配線層を形成することなく、前記第１金属埋込層と前記第１層間絶縁膜との上部を全面覆うように第２層間絶縁膜を形成する工程と、
を備えた、半導体装置の配線構造の製造方法。」（以下、「補正発明４」という。）
「　【請求項５】　前記半導体基板の所定の領域に第３導電層を形成する工程をさらに備え、
　前記第１コンタクトホールを形成する工程は、前記第１層間絶縁膜に前記第３導電層に通ずる第２コンタクトホールを形成する工程を含み、
　前記第１金属埋込層を形成する工程は、前記第２コンタクトホール内に前記第３導電層に電気的に接続する第２金属埋込層を形成する工程を含む、
請求項４に記載の半導体装置の配線構造の製造方法。」（以下、「補正発明５」という。）
「　【請求項６】　前記第２金属埋込層を形成する工程は、前記金属層のエッチバック時に、前記第１層間絶縁膜の上に前記第２金属埋込層に接続する配線層を同時に形成する工程を含む、
請求項５に記載の半導体装置の配線構造の製造方法。」（以下、「補正発明６」という。）
「　【請求項７】　前記第２層間絶縁膜に、フォトリソグラフィ技術を用いて、前記第２コンタクトホールに通ずる第３コンタクトホールを形成する工程と、
　前記第３コンタクトホールに、前記第２金属埋込層と電気的に接続された第１電極を形成する工程と、
をさらに備えた、請求項５に記載の半導体装置の配線構造の製造方法。」（以下、「補正発明７」という。）
「　【請求項８】　前記第２金属埋込層を形成する工程と、前記第１電極を形成する工程との間に、前記第３コンタクトホール内に第３金属埋込層を形成する工程を含む、
請求項７に記載の半導体装置の配線構造の製造方法。」（以下、「補正発明８」という。）。
「　【請求項９】　前記半導体基板の所定の領域に第４導電層を形成する工程と、
　前記第１コンタクトホールの形成時に、前記第４導電層に通ずる第４コンタクトホールを前記第１層間絶縁膜に形成する工程と、
　前記第１金属埋込層の形成時に、前記第４導電層に電気的に通ずる第４金属埋込層を形成する工程と、
　前記第１層間絶縁膜の表面を化学的機械的研磨法により平坦化を行なう工程と、
　前記第２層間絶縁膜に、フォトリソグラフィ技術を用いて、前記第２コンタクトホールに通ずる第３コンタクトホールと、前記第４コンタクトホールに通ずる第５コンタクトホールとを形成する工程と、
　前記第３コンタクトホールに、前記第２金属埋込層と電気的に接続された第１電極と、前記第５コンタクトホールに前記第３金属埋込層と電気的に接続された第２電極とを形成する工程と、
をさらに備えた、請求項５に記載の半導体装置の配線構造の製造方法。」（以下、「補正発明９」という。）
「　【請求項１０】　前記第２金属埋込層を形成する工程は、前記第２金属埋込層の上面が、前記第２コンタクトホールより突出するようにパターニングされる、
請求項５に記載の半導体装置の配線構造の製造方法。」（以下、「補正発明１０」という。）
「　【請求項１１】　前記第１導電層を形成する工程は、
　前記半導体基板の上にゲート酸化膜を介在して所定形状のゲート電極を形成する工程と、
　前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
　前記側壁絶縁膜の上に窒化膜を形成する工程と、
をさらに備えた、請求項４に記載の半導体装置の配線構造の製造方法。」
（以下、「補正発明１１」という。）
　
（２）本件補正についての検討
（２−１）新規事項の有無及び補正の目的の適否について
　本件補正は、特許請求の範囲について、請求項１，請求項２、及び請求項４を補正し、発明の詳細な説明の段落【００１５】【００１６】【００２１】を補正するものである。
　
　請求項１に係る発明の補正は、請求項１に記載した発明の構成に欠くことができない事項である「前記金属埋込層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜」について「前記第１層間絶縁膜との間に配線層を介在させることなく設けられ、」との限定を付加するものである。
　
　請求項２に係る発明の補正は、請求項２に記載した発明の構成に欠くことができない事項である「前記埋込導電層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜」について「前記第１層間絶縁膜との間に配線層を介在させることなく設けられ、」との限定を付加するものである。
　
　請求項４に係る発明の補正は、請求項４に記載した発明の構成に欠くことができない事項である「前記第１金属埋込層と前記第１層間絶縁膜との上部を全面覆うように第２層間絶縁膜を形成する工程」について「前記第１層間絶縁膜の上に配線層を形成することなく、」との限定を付加するものである。
（なお、請求項４は、「前記半導体基板の全面を覆うように第１層間絶縁膜を形成する工程」とすべきところ、「第１層間絶縁膜」が、欠落していると思われるが、明細書の記載から、明白であるので、一応上記のとおり補充して解釈する。）
　これら請求項１、２及び４についての補正は、特許法第１７条の２第２項で準用する同法第１７条第２項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであって、かつ、同法第１７条の２第３項第２号の特許請求の範囲の減縮を目的とするものに該当する。　
　発明の詳細な説明の上記段落の補正は、願書に最初に添付した明細書又は図面に記載した事項から自明の事項の範囲内におけるものであるから、特許法第１７条の２第２項で準用する同法第１７条第２項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　
（２−２）独立特許要件について
（２−２−１）本件補正後の発明
　本件補正後のその請求項１乃至１１に係る発明は、本件補正後における特許請求の範囲に記載されているとおりの上記補正発明１乃至補正発明１１である。
　
（２−２−２）刊行物に記載された発明
　原査定の拒絶の理由（引用例３）として引用された、本願の出願前の昭和６３年６月１日に頒布された刊行物である特開昭６３−１２８７３１号公報（以下、「刊行物１」という。）には、第１Ａ図から第１Ｄ図とともに、次のとおり記載されている。
（ア）「この段差が存在したままでは、層間絶縁膜にコンタクトホールを形成するためのリソグラフィを容易には行うことができない。
　このために従来は、層間絶縁膜であるＰＳＧのリフロー等によって段差を解消若しくは緩和し、この状態でリソグラフィを行う様にしていた。」（２頁左上欄９−１５行）（以下、「刊行物１の記載１」という。）
　
（イ）「以下、ＭＯＳトランジスタを有する半導体装置の製造に適用した本発明の一実施例を、第１図を参照しながら説明する。
　本実施例では、第１Ａ図に示す様に、半導体基板１１の表面近傍にゲート絶縁膜１２、素子分離領域１３、ゲート電極１４ａ〜１４ｃ及びソース・ドレイン領域１５ａ〜１５ｃをまず形成する。」（２頁右下欄８行−１４行）（以下、「刊行物１の記載２」という。）
　
（ウ）「次に、半導体基板１１上にＰＳＧ等の層間絶縁膜１７を堆積させる。」（３頁左上欄２行−３行）（以下、「刊行物１の記載３」という。）
　
（エ）「次に、第１Ｂ図に示す様に、層間絶縁膜１７のうちでソース・ドレイン領域１５ａ、１５ｂのコンタクト部に対応する部分にコンタクトホール２１ａ、２１ｂを形成する。なお本実施例では、コンタクトホール２１ａにおいてゲート電極１４ａともコンタクトさせるために、このコンタクトホール２１ａはゲート電極１４ａの一部をも包含する様に形成する。
　次に、コンタクトホール２１ａ、２１ｂを埋めると共に層間絶縁膜１７を覆う様に、導電層２２を形成する。この導電層２２の材料としては、段差被覆性の優れている材料が望ましく、例えば多結晶Ｓｉに不純物を拡散させたものが好適である。」（３頁左上欄５行−１７行）（以下、「刊行物１の記載４」という。）
　
（オ）「次に、導電層２２上にレジスト（図示せず）のスピンコート等を行うことによって、表面を平坦化する。そしてこの状態から、層間絶縁膜17の頂部つまり層間絶縁膜１７のうちでゲート電極１４ａ〜１４ｃ上の部分が露出するまでＲＩＥ等によってレジストと導電層２２とをエッチングする。
　すると、第１Ｃ図に示す様に、導電層２２と層間絶縁膜１７とで略平坦な面が形成される。なおこの時点では層間絶縁膜１７のうちでゲート電極１４上の部分によって導電層２２が導電層２２ａ〜２２ｃにセルフアラインに分離されているが、必要に応じてパターニングによって更に平面的な分離を行ってもよい。」（３頁右上欄１行−１３行）（以下、「刊行物１の記載５」という。）
　
（カ）「この様な状態にしておけば、第１Ｄ図から明らかな様に、高抵抗多結晶Ｓｉから成る第１層目の配線２３とゲート電極１４ａ及びソース・ドレイン領域１５ａとをコンタクトさせるためには、層間絶縁膜２４にのみコンタクトホール２５を形成して、導電層２２ａにのみ配線２３をコンタクトさせればよい。」（３頁右上欄１４行−２０行）（以下、「刊行物１の記載６」という。）
　
　そして、上記刊行物１には、「ＭＯＳトランジスタを有する半導体装置の製造に適用した本発明の一実施例を、第１図を参照しながら説明する」（２頁右下欄８行−１０行）と記載されており、各製造工程を経て製造された半導体装置が第１Ｄ図に示されている。
　上記刊行物１の製造工程で形成された半導体装置は、以下の構造を備えている。
「半導体基板１１の表面近傍に形成されたゲート電極１４ａ及びソース・ドレイン領域１５ａと、
半導体基板１１上に堆積させた層間絶縁膜１７と、
層間絶縁膜１７のうちでソース・ドレイン領域１５ａのコンタクト部に対応する部分に形成され、ゲート電極１４ａともコンタクトさせるために形成されたコンタクトホール２１ａと、
コンタクトホール２１ａを埋める導電層２２ａと、
導電層２２ａと層間絶縁膜１７との略平坦な面上に形成された層間絶縁膜２４とを備えた半導体装置。」（以下、「引用発明」という。）
　　
（３）　対比・判断     
　以下、補正発明１と「引用発明」とを対比する。
　
　引用発明の「半導体基板１１の表面近傍に形成されたゲート電極１４ａ及びソース・ドレイン領域１５ａ」は、それぞれ近傍に形成されており（第１Ｄ図参照）、「導電層」であることは明らかであるから、
　補正発明１の「第１導電層と、
　前記第１導電層の近傍に設けられた第２導電層」に相当する。
　
　引用発明の「半導体基板１１上に堆積された層間絶縁膜１７」は、「ゲート電極１４ａ」と「ソース・ドレイン領域１５ａ」とを覆うから（第１Ｄ図参照）、
　補正発明１の「前記第１導電層と前記第２導電層とを覆」う「第１層間絶縁膜」に相当する。
　
　引用発明の「層間絶縁膜１７のうちでソース・ドレイン領域１５ａのコンタクト部に対応する部分に形成され、ゲート電極１４ａともコンタクトさせるために形成されたコンタクトホール２１ａ」において、コンタクトホールが形成された領域が露出することは明らかであり、また「層間絶縁膜１７」に「コンタクトホール２１ａ」が形成されているから、
　引用発明の「コンタクトホール２１ａ」を備えた「層間絶縁膜１７」は、
　補正発明１の「前記第１導電層の所定の領域と、前記第２導電層の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜」に相当する。
　
　引用発明の「コンタクトホール２１ａを埋める導電層２２ａ」は、コンタクトホール２１ａ内に埋込められ、導電層である「ゲート電極１４ａ」と「ソース・ドレイン領域１５ａ」とを、電気的に接続することは明らかである（第１Ｄ図参照）から、　
　引用発明の「コンタクトホール２１ａを埋める導電層２２ａ」は、
　補正発明１の「前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する」埋込層に相当する。
　　
　層間絶縁膜２４は「導電層２２ａと層間絶縁膜１７」との上部を覆うから（第１Ｄ図参照）、引用発明の「導電層２２ａと層間絶縁膜１７との略平坦な面上に形成された層間絶縁膜２４」は、
　補正発明１の前記「埋込層と前記第１層間絶縁膜との上部」を「覆う第２層間絶縁膜」に相当する。
　
　そして、引用発明の「ゲート電極１４ａ」、「ソース・ドレイン領域１５ａ」、「層間絶縁膜１７」、「コンタクトホール２１ａ」、「導電層２２ａ」、「層間絶縁膜２４」は、
補正発明１の「第１導電層」、「第２導電層」、「第１層間絶縁膜」、「コンタクトホール」、「埋込層」、「第２層間絶縁膜」にそれぞれ相当する。
　
　よって、両者は、
「第１導電層と、
　前記第１導電層の近傍に設けられた第２導電層と、
　前記第１導電層と前記第２導電層とを覆い、前記第１導電層の所定の領域と、前記第２導電層の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜と、
　前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する埋込層と、
前記埋込層と前記第１層間絶縁膜との上部を覆う第２層間絶縁膜と、
を備えた半導体装置。」
である点で一致し、以下の点で相違する。
　
　相違点１
　補正発明１においては、「前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する金属埋込層」であるのに対し、
　引用発明においては、「コンタクトホール２１ａを埋める導電層２２ａ」である点。
　
　相違点２
　補正発明１においては、「前記第１層間絶縁膜との間に配線層を介在させることなく設けられ、前記金属埋込層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜」であるのに対し、
　引用発明においては、「導電層２２ａと層間絶縁膜１７との略平坦な面上に形成された層間絶縁膜２４」である点。
　
　相違点３
　補正発明１においては、「半導体装置の配線構造。」であるのに対し、
　引用発明においては、「半導体装置。」である点。
　
　上記各相違点について以下で検討する。
　
　相違点１について
　まず、引用発明の、コンタクトホール２１ａを埋める「導電層２２ａ」は、導電層として金属が用いられることは、周知であり、「コンタクトホール２１ａを埋める」ことにより形成された埋込層であるから、これを「金属埋込層」とすることは、当業者であれば容易になし得たものである。
　
　次に、引用発明においては、層間絶縁膜１７の段差を残して「コンタクトホール２１ａ、２１ｂを埋めると共に層間絶縁膜１７を覆う様に、」導電層２２が形成され、その後表面を平坦化することにより、導電層２２ａが形成されている。
　しかしながら、引用例１にも「この段差が存在したままでは、層間絶縁膜にコンタクトホールを形成するためのリソグラフィを容易には行うことができない。
　このために従来は、層間絶縁膜であるＰＳＧのリフロー等によって段差を解消若しくは緩和し、この状態でリソグラフィを行う様にしていた。」（２頁左上欄９−１５行）と記載されているように、層間絶縁膜にコンタクトホールを形成する前に、層間絶縁膜の表面をリフローまたはＲＩＥにより、平坦化することは、従来から周知の技術であるから、引用発明のように、コンタクトホールを埋めるとともに、段差を残した層間絶縁膜の一部の上部にも導電層２２ａを形成するか、補正発明１のごとく、段差を解消して平坦化した第１層間絶縁膜の上には金属埋込層を形成せずに、コンタクトホールのみを埋込むように金属埋込層を形成するかは、当業者が必要に応じて適宜選択しえる程度のものにすぎない。
　
　相違点２について
　引用発明において、層間絶縁膜２４を、絶縁膜１７との間に配線層を介在させることなく設けるか否か、及び導電層２２ａと層間絶縁膜１７との上部を全面覆うようにするか否か程度のことは、配線層の必要性、全面被覆の必要性に応じて適宜行えばよいことにすぎないから、引用発明において、層間絶縁膜１７と層間絶縁膜２４との間に配線層を介在させることなく、導電層２２ａと層間絶縁膜１７との上部を全面を覆うように層間絶縁膜２４を形成することにより、補正発明１の如くすることは、当業者であれば、容易になし得たものである。
　
　相違点３について
　引用発明は、「層間絶縁膜１７のうちでソース・ドレイン領域１５ａのコンタクト部に対応する部分に形成され、ゲート電極１４ａともコンタクトさせるために形成されたコンタクトホール２１ａと、コンタクトホール２１ａを埋める導電層２２ａ」を備えたものであり、ソース・ドレイン領域１５ａとゲート電極１４ａとを導電層２２ａで接続した構造が、半導体装置の配線構造であることは（第１Ｄ図参照）、当業者に明らかであるから、この点は実質的な相違点ではない。
　
　よって、補正発明１は、刊行物１に記載された発明に基づき当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（４）むすび
　従って、補正発明１は特許出願の際独立して特許を受けることができるものではない。
　よって、補正発明２乃至１１について検討するまでもなく、適法でない補正を含む本件補正は、特許法第１７条の２第４項で準用する同法第１２６条第３項の規定に適合しないものであり、本件補正は特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
　３．本願発明について
（１）平成１４年９月１２日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１４年３月２９日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。
「　【請求項１】　第１導電層と、
　前記第１導電層の近傍に設けられた第２導電層と、
　前記第１導電層と前記第２導電層とを覆い、前記第１導電層の所定の領域と、前記第２導電層の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜と、
　前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する金属埋込層と、
　前記金属埋込層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜と、
を備えた半導体装置の配線構造。」
　
（２）刊行物に記載された発明
　原査定の拒絶の理由（引用例３）として引用された、本願の出願前の昭和６３年６月１日に頒布された刊行物である特開昭６３−１２８７３１号公報（以下、「刊行物１」という。）には、第１Ａ図から第１Ｄ図とともに、次のとおり記載されている。
（ア）「この段差が存在したままでは、層間絶縁膜にコンタクトホールを形成するためのリソグラフィを容易には行うことができない。
　このために従来は、層間絶縁膜であるＰＳＧのリフロー等によって段差を解消若しくは緩和し、この状態でリソグラフィを行う様にしていた。」（２頁左上欄９−１５行）（以下、「刊行物１の記載１」という。）　
　
（イ）「以下、ＭＯＳトランジスタを有する半導体装置の製造に適用した本発明の一実施例を、第１図を参照しながら説明する。
　本実施例では、第１Ａ図に示す様に、半導体基板１１の表面近傍にゲート絶縁膜１２、素子分離領域１３、ゲート電極１４ａ〜１４ｃ及びソース・ドレイン領域１５ａ〜１５ｃをまず形成する。」（２頁右下欄８行−１４行）（以下、「刊行物１の記載２」という。）
　
（ウ）「次に、半導体基板１１上にＰＳＧ等の層間絶縁膜１７を堆積させる。」（３頁左上欄２行−３行）（以下、「刊行物１の記載３」という。）
　
（エ）「次に、第１Ｂ図に示す様に、層間絶縁膜１７のうちでソース・ドレイン領域１５ａ、１５ｂのコンタクト部に対応する部分にコンタクトホール２１ａ、２１ｂを形成する。なお本実施例では、コンタクトホール２１ａにおいてゲート電極１４ａともコンタクトさせるために、このコンタクトホール２１ａはゲート電極１４ａの一部をも包含する様に形成する。
　次に、コンタクトホール２１ａ、２１ｂを埋めると共に層間絶縁膜１７を覆う様に、導電層２２を形成する。この導電層２２の材料としては、段差被覆性の優れている材料が望ましく、例えば多結晶Ｓｉに不純物を拡散させたものが好適である。」（３頁左上欄５行−１７行）（以下、「刊行物１の記載４」という。）
　
（オ）「次に、導電層２２上にレジスト（図示せず）のスピンコート等を行うことによって、表面を平坦化する。そしてこの状態から、層間絶縁膜17の頂部つまり層間絶縁膜１７のうちでゲート電極１４ａ〜１４ｃ上の部分が露出するまでＲＩＥ等によってレジストと導電層２２とをエッチングする。
　すると、第１Ｃ図に示す様に、導電層２２と層間絶縁膜１７とで略平坦な面が形成される。なおこの時点では層間絶縁膜１７のうちでゲート電極１４上の部分によって導電層２２が導電層２２ａ〜２２ｃにセルフアラインに分離されているが、必要に応じてパターニングによって更に平面的な分離を行ってもよい。」（３頁右上欄１行−１３行）（以下、「刊行物１の記載５」という。）
　
（カ）「この様な状態にしておけば、第１Ｄ図から明らかな様に、高抵抗多結晶Ｓｉから成る第１層目の配線２３とゲート電極１４ａ及びソース・ドレイン領域１５ａとをコンタクトさせるためには、層間絶縁膜２４にのみコンタクトホール２５を形成して、導電層２２ａにのみ配線２３をコンタクトさせればよい。」（３頁右上欄１４行−２０行）（以下、「刊行物１の記載６」という。）
　
　そして、上記刊行物１には、「ＭＯＳトランジスタを有する半導体装置の製造に適用した本発明の一実施例を、第１図を参照しながら説明する」（２頁右下欄８行−１０行）と記載されており、各製造工程を経て製造された半導体装置が第１Ｄ図に示されている。
　上記刊行物１の製造工程で形成された半導体装置は、以下の構造を備えている。
「半導体基板１１の表面近傍に形成されたゲート電極１４ａ及びソース・ドレイン領域１５ａと、
半導体基板１１上に堆積させた層間絶縁膜１７と、
層間絶縁膜１７のうちでソース・ドレイン領域１５ａのコンタクト部に対応する部分に形成され、ゲート電極１４ａともコンタクトさせるために形成されたコンタクトホール２１ａと、
コンタクトホール２１ａを埋める導電層２２ａと、
導電層２２ａと層間絶縁膜１７との略平坦な面上に形成された層間絶縁膜２４とを備えた半導体装置。」（以下、「引用発明」という。）
　　
（３）　対比・判断     
　以下、本願発明と「引用発明」とを対比する。
　
　引用発明の「半導体基板１１の表面近傍に形成されたゲート電極１４ａ及びソース・ドレイン領域１５ａ」は、それぞれ近傍に形成されており（第１Ｄ図参照）、「導電層」であることは明らかであるから、
　本願発明の「第１導電層と、
　前記第１導電層の近傍に設けられた第２導電層」に相当する。
　
　引用発明の「半導体基板１１上に堆積された層間絶縁膜１７」は、「ゲート電極１４ａ」と「ソース・ドレイン領域１５ａ」とを覆うから（第１Ｄ図参照）、
　本願発明の「前記第１導電層と前記第２導電層とを覆」う「第１層間絶縁膜」に相当する。
　
　引用発明の「層間絶縁膜１７のうちでソース・ドレイン領域１５ａのコンタクト部に対応する部分に形成され、ゲート電極１４ａともコンタクトさせるために形成されたコンタクトホール２１ａ」において、コンタクトホールが形成された領域が露出することは明らかであり、また「層間絶縁膜１７」に「コンタクトホール２１ａ」が形成されているから、
　引用発明の「コンタクトホール２１ａ」を備えた「層間絶縁膜１７」は、
　本願発明の「前記第１導電層の所定の領域と、前記第２導電層の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜」に相当する。
　
　引用発明の「コンタクトホール２１ａを埋める導電層２２ａ」は、コンタクトホール２１ａ内に埋込められ、導電層である「ゲート電極１４ａ」と「ソース・ドレイン領域１５ａ」とを、電気的に接続することは明らかである（第１Ｄ図参照）から、　
　引用発明の「コンタクトホール２１ａを埋める導電層２２ａ」は　
　本願発明の「前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する」埋込層に相当する。
　
　層間絶縁膜２４は「導電層２２ａと層間絶縁膜１７」との上部を覆うから（第１Ｄ図参照）、　引用発明の「導電層２２ａと層間絶縁膜１７との略平坦な面上に形成された層間絶縁膜２４」は、
　本願発明の前記「埋込層と前記第１層間絶縁膜との上部」を「覆う第２層間絶縁膜」に相当する。
　
　そして、引用発明の「ゲート電極１４ａ」、「ソース・ドレイン領域１５ａ」、「層間絶縁膜１７」、「コンタクトホール２１ａ」、「導電層２２ａ」、「層間絶縁膜２４」は、
本願発明の「第１導電層」、「第２導電層」、「第１層間絶縁膜」、「コンタクトホール」、「埋込層」、「第２層間絶縁膜」にそれぞれ相当する。
　
　よって、両者は、
「第１導電層と、
　前記第１導電層の近傍に設けられた第２導電層と、
　前記第１導電層と前記第２導電層とを覆い、前記第１導電層の所定の領域と、前記第２導電層の所定の領域とを露出するコンタクトホールを有する第１層間絶縁膜と、
　前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する埋込層と、
前記埋込層と前記第１層間絶縁膜との上部を覆う第２層間絶縁膜と、
を備えた半導体装置。」
である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明においては、「前記コンタクトホール内に埋込められ、前記第１導電層と前記第２導電層とを電気的に接続する金属埋込層」であるのに対し、
　引用発明においては、「コンタクトホール２１ａを埋める導電層２２ａ」である点。
　
　相違点２
　本願発明においては、「前記金属埋込層と前記第１層間絶縁膜との上部を全面覆う第２層間絶縁膜」であるのに対し、
　引用発明においては、「導電層２２ａと層間絶縁膜１７との略平坦な面上に形成された層間絶縁膜２４」である点。
　
　相違点３
　本願発明においては、「半導体装置の配線構造。」であるのに対し、
　引用発明においては、「半導体装置。」である点。
　
　上記各相違点について以下で検討する。
　
　相違点１について
　まず、引用発明の、コンタクトホール２１ａを埋める「導電層２２ａ」は、導電層として金属が用いられることは、周知であり、「コンタクトホール２１ａを埋める」ことにより形成された埋込層であるから、これを「金属埋込層」とすることは、当業者であれば容易になし得たものである。
　次に、引用発明においては、層間絶縁膜１７の段差を残して「コンタクトホール２１ａ、２１ｂを埋めると共に層間絶縁膜１７を覆う様に、」導電層２２が形成され、その後表面を平坦化することにより、導電層２２ａが形成されている。
　しかしながら、引用例１にも「この段差が存在したままでは、層間絶縁膜にコンタクトホールを形成するためのリソグラフィを容易には行うことができない。
　このために従来は、層間絶縁膜であるＰＳＧのリフロー等によって段差を解消若しくは緩和し、この状態でリソグラフィを行う様にしていた。」（２頁左上欄９−１５行）と記載されているように、層間絶縁膜にコンタクトホールを形成する前に、層間絶縁膜の表面をリフローまたはＲＩＥにより、平坦化することは、従来から周知の技術であるから、引用発明のように、コンタクトホールを埋めるとともに、段差を残した層間絶縁膜の一部の上部にも導電層２２ａを形成するか、本願発明のごとく、段差を解消して平坦化した第１層間絶縁膜の上には金属埋込層を形成せずに、コンタクトホールのみを埋込むように金属埋込層を形成するかは、当業者が必要に応じて適宜選択しえる程度のものにすぎない。
　
　相違点２について
　引用発明において、導電層２２ａと層間絶縁膜１７との上部を全面覆うようにするか否か程度のことは、全面被覆の必要性に応じて適宜行えばよいことにすぎないから、引用発明において、導電層２２ａと層間絶縁膜１７との上部を全面を覆うように層間絶縁膜２４を形成することにより、本願発明の如くすることは、当業者であれば、容易になし得たものである。
　
　相違点３について
　引用発明は、「層間絶縁膜１７のうちでソース・ドレイン領域１５ａのコンタクト部に対応する部分に形成され、ゲート電極１４ａともコンタクトさせるために形成されたコンタクトホール２１ａと、コンタクトホール２１ａを埋める導電層２２ａ」を備えたものであり、ソース・ドレイン領域１５ａとゲート電極１４ａとを導電層２２ａで接続した構造が、半導体装置の配線構造であることは（第１Ｄ図参照）、当業者に明らかであるから、この点は実質的な相違点ではない。
　
　よって、本願発明は、刊行物１に記載された発明に基づき当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
４．むすび
　以上のとおりであるから、請求項２乃至１１に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。