(57)【要約】本発明の固体撮像装置の製造方法では、ｎ型の半導体基板１の上に、酸化膜からなるパッド絶縁膜２と、窒化膜からなる耐酸化性膜３とを堆積する。そして、開口４を形成することにより、半導体基板１の素子分離用領域を露出させる。次に、基板上に開口４を埋める耐酸化性膜（図示せず）を形成し、異方性ドライエッチングを行うことによりサイドウォール５を形成する。次に、耐酸化性膜３およびサイドウォール５をマスクとしてトレンチ６を形成する。次に、半導体基板１のうちトレンチ６の側面に露出する部分にｐ型の不純物を注入し、半導体基板１のうちトレンチ６の表面部に熱酸化膜を形成する。その後、トレンチ６を埋め込み用膜８で埋める。【特許請求の範囲】
【請求項１】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域と前記素子分離用領域の側方に位置する領域とを露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜における前記開口の側面上に、サイドウォールを形成する工程（ｂ）と、
前記保護膜および前記サイドウォールをマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域にトレンチを形成する工程（ｃ）と、
前記トレンチを埋め込み用膜で埋めることにより、素子分離を形成する工程（ｄ）とを備えることを特徴とする固体撮像装置の製造方法。
【請求項２】
請求項１に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域には、ｎ型不純物が含まれており、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記トレンチの表面部に位置する部分にｐ型のイオンを注入する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項３】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記トレンチの表面部に位置する領域を酸化する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項４】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ａ）では、前記保護膜として、第１の絶縁膜と、前記第１の絶縁膜の上に設けられ、耐酸化性の性質を有する第２の絶縁膜とを形成することを特徴とする固体撮像装置の製造方法。
【請求項５】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記埋め込み用膜を、ＣＶＤ法により堆積することを特徴とする固体撮像装置の製造方法。
【請求項６】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記埋め込み用膜を、前記保護膜の前記開口を埋めるように形成した後に、前記保護膜を前記埋め込み用膜よりも深く除去することにより、前記素子分離を、前記半導体基板の上面よりも高く形成することを特徴とする固体撮像装置の製造方法。
【請求項７】
請求項１に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離は、前記撮像領域における前記素子分離と同じ工程で形成されることを特徴とする固体撮像領域の製造方法。
【請求項８】
請求項７に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することを特徴とする固体撮像装置の製造方法。
【請求項９】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分の少なくとも一部を露出する開口を有する保護膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去してパターニングする工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板のうち前記パターニングをした前記素子分離領域の表面に位置する部分を酸化することにより素子分離用の酸化膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記保護膜のうちの少なくとも一部を除去する工程（ｄ）とを備えることを特徴とする固体撮像装置の製造方法。
【請求項１０】
請求項９に記載の固体撮像装置の製造方法であって、
前記工程（ａ）では、前記保護膜として、パッド絶縁膜と、前記パッド絶縁膜の上方に位置する耐酸化性膜とを形成することを特徴とする固体撮像装置の製造方法。
【請求項１１】
請求項１０に記載の固体撮像装置の製造方法であって、
前記工程（ａ）では、前記パッド絶縁膜と前記耐酸化性膜との間に、酸化性膜を介在させることを特徴とする固体撮像装置の製造方法。
【請求項１２】
請求項９に記載の固体撮像装置の製造方法であって、
前記工程（ｃ）の後に、前記素子分離用の酸化膜のうちの一部をエッチングにより除去することを特徴とする固体撮像装置の製造方法。
【請求項１３】
請求項１０に記載の固体撮像装置の製造方法であって、
前記工程（ｃ）では、前記半導体基板の表面にバースビーグが形成され、
前記工程（ｃ）の後に、前記バースビーグの一部を除去することを特徴とする固体撮像装置の製造方法。
【請求項１４】
請求項９に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域に位置する部分は、ｎ型不純物が含まれており、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記半導体基板のうち前記パターニングをした前記素子分離領域の表面に位置する部分にｐ型のイオンを注入する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項１５】
請求項９に記載の固体撮像装置の製造方法であって、
前記工程（ａ）では、前記開口の幅を、前記素子分離領域の幅よりも狭く形成することを特徴とする固体撮像装置の製造方法。
【請求項１６】
請求項９に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記保護膜を、前記素子分離用の酸化膜の上面よりも深く除去することにより、前記素子分離領域の高さを前記半導体基板の上面よりも高くすることを特徴とする固体撮像装置の製造方法。
【請求項１７】
請求項９に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離領域は、前記撮像領域における前記素子分離領域と同じ工程で形成されることを特徴とする固体撮像領域の製造方法。
【請求項１８】
請求項１７に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、ＰＭＩＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することを特徴とする固体撮像装置の製造方法。
【請求項１９】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去して溝を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記保護膜を除去する工程（ｃ）と、
前記工程（ｂ）の後に、水素を含む雰囲気中で１０００度以上１３００度以下の温度で熱処理を行う工程（ｄ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項２０】
請求項１９に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記熱処理を行うことにより、前記溝の上部が前記半導体基板を構成する半導体材料により覆われて半導体膜が形成され、
前記工程（ｄ）の後に、前記半導体膜に、前記素子形成領域とは異なる導電型の不純物を注入する工程（ｅ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２１】
請求項１９に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記熱処理を行うことにより、前記溝の上部が前記半導体基板を構成する半導体材料により覆われて半導体膜が形成され、
前記工程（ｄ）の後に、前記半導体膜を酸化する工程（ｆ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２２】
請求項１９に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の側面に位置する部分を熱酸化する工程（ｇ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２３】
請求項１９に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記溝の側面上に絶縁膜を形成する工程（ｈ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２４】
請求項１９に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｉ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２５】
請求項１９に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離用領域は、前記撮像領域における前記素子分離用領域と同じ工程で形成されることを特徴とする固体撮像領域の製造方法。
【請求項２６】
請求項２５に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することを特徴とする固体撮像装置の製造方法。
【請求項２７】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去して、深さが幅の２倍以上である溝を形成する工程（ｂ）と、
前記工程（ｂ）の後に、ＣＶＤ法により、前記溝を埋めるＴＥＯＳ膜を形成する工程（ｃ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項２８】
請求項２７に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記半導体基板のうち前記溝の側面に位置する部分を熱酸化する工程（ｄ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２９】
請求項２７に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記溝の側面上に絶縁膜を形成する工程（ｅ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項３０】
請求項２７に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域に位置する部分は、ｎ型不純物が含まれており、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記半導体基板のうち前記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｆ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項３１】
請求項２７に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離用領域は、前記撮像領域における前記素子分離用領域と同じ工程で形成されることを特徴とする固体撮像領域の製造方法。
【請求項３２】
請求項３１に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することを特徴とする固体撮像装置の製造方法。
【請求項３３】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に素子分離溝を形成する工程において、前記素子分離溝の壁部をテーパ状に加工することを特徴とする固体撮像装置の製造方法。
【請求項３４】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に素子分離溝を形成する工程において、前記素子分離溝の壁面と前記半導体基板の表面との間の角度を１１０°以上で且つ１３０°以下にすることを特徴とする固体撮像装置の製造方法。
【請求項３５】
請求項３３または３４に記載の固体撮像装置の製造方法であって、
前記素子分離溝を形成する工程よりも前に、前記半導体基板上に第１の絶縁膜及び該第１の絶縁膜と異なる種類の第２の絶縁膜を順次堆積した後、前記第１の絶縁膜及び前記第２の絶縁膜をパターニングする工程を備え、
前記素子分離溝を形成する工程は、パターニングされた前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板に対してエッチングを行なう工程を含むことを特徴とする固体撮像装置の製造方法。
【請求項３６】
請求項３５に記載の固体撮像装置の製造方法であって、
前記半導体基板に対してエッチングを行なう工程において、酸素ガスの流量を塩素ガスの流量の５％以下に設定することを特徴とする固体撮像装置の製造方法。
【請求項３７】
請求項３３または３４に記載の固体撮像装置の製造方法であって、
前記光電変換部の導電型がｎ型である場合、前記素子分離溝を形成する工程よりも後に、前記光電変換部となる前記半導体基板のうち前記素子分離溝と接する領域の少なくとも一部分にｐ型半導体層を形成する工程を備え、
前記光電変換部の導電型がｐ型である場合、前記素子分離溝を形成する工程よりも後に、前記光電変換部となる前記半導体基板のうち前記素子分離溝と接する領域の少なくとも一部分にｎ型半導体層を形成する工程を備えていることを特徴とする固体撮像装置の製造方法。
【請求項３８】
請求項３３または３４に記載の固体撮像装置の製造方法であって、
前記固体撮像装置は、前記撮像領域を動作させるための駆動回路を含む周辺回路領域を前記半導体基板上に備え、
前記周辺回路領域及び前記撮像領域において同時に素子分離構造を設けることを特徴とする固体撮像装置の製造方法。
【請求項３９】
請求項３３または３４に記載の固体撮像装置の製造方法であって、
前記固体撮像装置は、前記撮像領域を動作させるための駆動回路を含む周辺回路領域を前記半導体基板上に備え、
前記周辺回路領域及び前記撮像領域において異なる素子分離構造を設けることを特徴とする固体撮像装置の製造方法。
【請求項４０】
請求項３３または３４に記載の固体撮像装置の製造方法であって、
前記周辺回路領域に設けられるトランジスタとしてｎ型ＭＯＳトランジスタのみ又はｐ型ＭＯＳトランジスタのみを用いることを特徴とする固体撮像装置の製造方法。
【請求項４１】
請求項３３または３４に記載の固体撮像装置の製造方法であって、
前記周辺回路領域に設けられるトランジスタとしてＣＭＯＳトランジスタを用いることを特徴とする固体撮像装置の製造方法。
【請求項４２】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、
前記素子分離用領域には、前記半導体基板の一部に設けられたトレンチと、前記トレンチを埋める埋め込み用膜とが設けられ、
前記トレンチは、前記半導体基板のうち前記素子形成用領域の上を覆い前記半導体基板のうち前記素子分離用領域の上を露出する開口を有する保護膜と、前記保護膜における前記開口の側面上に設けられたサイドウォールとをマスクとして、前記半導体基板の一部を除去することにより形成されたことを特徴とする固体撮像装置。
【請求項４３】
請求項４２に記載の固体撮像装置であって、
前記半導体基板における前記素子形成用領域には、ｎ型の不純物が含まれており、
前記半導体基板の前記素子分離用領域において、前記トレンチの表面部に位置する部分には、ｐ型の不純物が含まれていることを特徴とする固体撮像装置。
【請求項４４】
請求項４２に記載の固体撮像装置であって、
前記トレンチの表面上にはシリコン酸化膜が設けられている、固体撮像装置。
【請求項４５】
請求項４２に記載の固体撮像装置であって、
前記埋め込み用膜の高さは、前記半導体基板の上面の高さよりも高いことを特徴とする固体撮像装置。
【請求項４６】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成領域と、前記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、
前記半導体基板のうち前記素子分離領域に位置する部分はパターニングされ、
前記半導体基板のうち前記パターニングした前記素子分離領域の表面に露出する部分を酸化することにより得られ、前記パターニングした前記素子分離領域を埋める素子分離用の酸化膜を備えることを特徴とする固体撮像装置。
【請求項４７】
請求項４６に記載の固体撮像装置であって、
前記半導体基板における前記素子形成用領域には、ｎ型の不純物が含まれており、
前記半導体基板の前記素子分離用領域において、前記半導体基板のうち前記凹部の表面部に位置する部分には、ｐ型の不純物が含まれていることを特徴とする固体撮像装置。
【請求項４８】
請求項４６に記載の固体撮像装置であって、
前記素子分離用の酸化膜の高さは、前記半導体基板の上面の高さよりも高いことを特徴とする固体撮像装置。
【請求項４９】
請求項４６に記載の固体撮像装置を用いることを特徴とするカメラ。
【請求項５０】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成領域と、前記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、
前記素子分離用領域には、前記半導体基板の上部に位置する溝と、前記溝の少なくとも上部を覆い、前記複数の素子形成用領域の間を電気的に絶縁する素子分離用膜と、前記溝内の一部に設けられた空洞とが設けられていることを特徴とする固体撮像装置。
【請求項５１】
請求項５０に記載の固体撮像装置であって、
前記素子分離用膜は、前記空洞の上を覆い、ｐ型不純物を含む膜であることを特徴とする固体撮像装置。
【請求項５２】
請求項５０に記載の固体撮像装置であって、
前記素子分離用膜は、前記空洞の上を覆うシリコン酸化膜であることを特徴とする固体撮像装置。
【請求項５３】
請求項５０に記載の固体撮像装置であって、
前記素子分離用膜は、前記溝を埋めるＴＥＯＳ膜であって、
前記空洞は、前記ＴＥＯＳ膜内の一部に設けられていることを特徴とする固体撮像装置。
【請求項５４】
請求項５０に記載の固体撮像装置を用いることを特徴とするカメラ。
【請求項５５】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に設けられた素子分離溝の壁部がテーパ状に加工されていることを特徴とする固体撮像装置。
【請求項５６】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に設けられた素子分離溝の壁面が前記半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つことを特徴とする固体撮像装置。
【請求項５７】
請求項５５または５６に記載の固体撮像装置であって、
前記光電変換部の導電型がｎ型である場合、前記光電変換部となる前記半導体基板のうち前記素子分離溝と接する領域の少なくとも一部分にはｐ型半導体層が設けられており、
前記光電変換部の導電型がｐ型である場合、前記光電変換部となる前記半導体基板のうち前記素子分離溝と接する領域の少なくとも一部分にはｎ型半導体層が設けられていることを特徴とする固体撮像装置。
【請求項５８】
請求項５５または５６に記載の固体撮像装置であって、
前記撮像領域を動作させるための駆動回路を含む周辺回路領域を前記半導体基板上に備え、
前記周辺回路領域及び前記撮像領域において同じ素子分離構造が用いられていることを特徴とする固体撮像装置。
【請求項５９】
請求項５５または５６に記載の固体撮像装置であって、
前記撮像領域を動作させるための駆動回路を含む周辺回路領域を前記半導体基板上に備え、
前記周辺回路領域及び前記撮像領域において異なる素子分離構造が用いられていることを特徴とする固体撮像装置。
【請求項６０】
請求項５８または５９に記載の固体撮像装置であって、
前記周辺回路領域に設けられるトランジスタはｎ型ＭＯＳトランジスタのみであるか又はｐ型ＭＯＳトランジスタのみであることを特徴とする請求項４又は５に記載の固体撮像装置。
【請求項６１】
請求項５８または５９に記載の固体撮像装置であって、
前記周辺回路領域に設けられるトランジスタはＣＭＯＳトランジスタであることを特徴とする請求項４又は５に記載の固体撮像装置。
【請求項６２】
請求項５５または５６に記載の固体撮像装置を用いることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、固体撮像装置とその製造方法に関し、特に、半導体基板上に複数の画素を有する撮像領域が設けられた固体撮像装置とその製造方法に関する。
【背景技術】
【０００２】  ＭＯＳ型の固体撮像装置は、各画素に供給される信号を、ＭＯＳトランジスタを含む増幅回路によって増幅して読み出すイメージセンサである。固体撮像装置のうちＣＭＯＳプロセスで製造されるいわゆるＣＭＯＳイメージセンサは、低電圧、低消費電力であり、周辺回路とワン・チップ化ができるという長所を有している。そのため、近年では、ＣＭＯＳイメージセンサがＰＣ用小型カメラなどの携帯機器の画像入力素子として注目されている。【０００３】  図１０は、固体撮像装置の構成の一例を示す回路図である。この固体撮像装置は、複数の画素１０６がマトリックス状に配列された撮像領域１０７と、画素を選択するための垂直シフトレジスタ１０８および水平シフトレジスタ１０９と、垂直シフトレジスタ１０８および水平シフトレジスタ１０９に必要なパルスを供給するタイミング発生回路１１０とを同一の基板上に備えている。【０００４】  撮像領域１０７内に配置する各画素１０６では、フォトダイオードからなる光電変換部１０１と、ソースが光電変換部１０１に接続され、ドレインが増幅用トランジスタ１０４のゲートに接続され、ゲートが垂直シフトレジスタ１０８からの出力パルス線１１１に接続された転送用トランジスタ１０２と、ソースが転送用トランジスタ１０２のドレインに接続され、ゲートが垂直シフトレジスタ１０８からの出力パルス線１１２に接続され、ドレインが電源１１３に接続されるリセット用トランジスタ１０３と、ドレインが電源１１３に接続され、ゲートが転送用トランジスタ１０２のドレインおよびリセット用トランジスタ１０３のソースに接続される増幅用トランジスタ１０４と、ドレインが増幅用トランジスタ１０４のソースに接続され、ゲートが垂直シフトレジスタ１０８からの出力パルス線１１４に接続され、ソースが信号線１１５に接続される選択用トランジスタ１０５とが設けられている。【０００５】  撮像領域１０７において、素子分離用領域にＬＯＣＯＳやＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）を形成した場合には、窒化膜等の膜ストレスや長時間にわたる高温の熱処理工程によって欠陥が発生しやすい。この欠陥は暗電流や白キズの発生原因となる。さらに、ＬＯＣＯＳを形成した場合には、バーズビーク幅が長くなるため撮像領域１０７の微細化が困難となる。また、ＳＴＩを形成した場合には、埋め込み酸化膜による応力が発生してしまう。【０００６】  このような問題を解決する方法として、特許文献１に記載された従来技術がある。この従来技術について、図１１（ａ）〜（ｆ）を参照しながら説明する。図１１（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。【０００７】  まず、図１１（ａ）に示す工程で、半導体基板５１の上部を熱酸化することにより、厚さ０．１μｍのゲート絶縁膜５２を形成する。次に、ゲート絶縁膜５２の上からイオン注入を行うことにより、半導体基板５１の上部に、素子分離領域５３、光電変換部５４およびドレイン領域５５を形成する。ここで、光電変換部５４およびドレイン領域５５としてｎ型の不純物をイオン注入する場合には、素子分離領域５３としてｐ型の不純物をイオン注入する。【０００８】  次に、図���１（ｂ）に示す工程で、ゲート絶縁膜５２の上に厚さ約０．３μｍのＣＶＤ酸化膜５６を堆積する。【０００９】  次に、図１１（ｃ）に示す工程で、ＣＶＤ酸化膜５６の上に、ゲート電極を形成する領域に開口を有するレジスト（図示せず）を形成する。そのレジストをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりエッチングを行うことにより、ＣＶＤ酸化膜５６を貫通する溝５７を形成する。【００１０】  次に、図１１（ｄ）に示す工程で、溝５７（図１１（ｃ）に示す）を埋めるポリシリコン膜５８を形成する。【００１１】  次に、図１１（ｅ）に示す工程で、ポリシリコン膜５８の上に、溝５７よりも大きな内径を有する溝を有するレジスト（図示せず）を形成する。そして、そのレジストをマスクとしてポリシリコン膜５８（図１１（ｄ）に示す）に対してＲＩＥを行うことにより、ゲート電極を含む配線パターン５８ａを形成する。【００１２】  次に、図１１（ｆ）に示す工程で、ゲート絶縁膜５２および配線パターン５８ａの上にＳｉＯ２等の層間絶縁膜５９を堆積する。そして、ＲＩＥ法により層間絶縁膜５９を貫通してドレイン領域５５に到達する溝を形成し、溝を導体で埋めることにより、信号線６０を形成する。
【特許文献１】特開１０−３７３８１８号公報
【特許文献２】特開２０００−１９６０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】  しかしながら、上述した従来の固体撮像装置の製造方法では、以下のような不具合が生じていた。【００１４】  上述したようにイオン注入により素子分離領域５３の注入層を形成した場合には、素子分離用領域としての分離能力を十分に確保するためにチャンネルストップ注入層の幅を広くする必要がある。しかしながら、素子分離領域５３の幅を広くするのは、固体撮像装置の微細化の要請に反する。【００１５】  一方、チャンネルストップ注入層の幅を狭くして不純物の注入量を多くすることにより分離能力を確保すると、光電変換部５４と素子分離領域５３とのＰＮ接合のリークが増加してしまう。これは、暗電流及び白キズの増加につながってしまう。【００１６】  本発明の目的は、素子分離用領域の分離能力を確保しつつ微細化が可能であり、低暗電流および白キズ数の低減を実現できる固体撮像装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】  本発明の第１の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、半導体基板の上に、上記半導体基板のうち上記素子分離用領域と上記素子分離用領域の側方に位置する領域とを露出する開口を有する保護膜を形成する工程（ａ）と、上記保護膜における上記開口の側面上に、サイドウォールを形成する工程（ｂ）と、上記保護膜および上記サイドウォールをマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域にトレンチを形成する工程（ｃ）と、上記トレンチを埋め込み用膜で埋めることにより、素子分離を形成する工程（ｄ）とを備える。【００１８】  これにより、工程（ｃ）において、トレンチを、サイドウォールをマスクとしたエッチングによって形成しているため、保護膜における開口の幅よりも、サイドウォールの厚さの分だけ、トレンチの幅を狭くすることができる。したがって、保護膜の開口を、現時点でパターニングにより形成できる最小の開口幅で形成した場合でも、それよりも狭いトレンチを形成することができる。【００１９】  トレンチの幅を狭くしても、トレンチ内を埋める埋め込み用膜の素子分離能力は高いので、素子分離能力を確保することはできる。そして、トレンチの幅を狭くすることにより、その分だけ素子形成用領域と素子分離との間の距離を長くすることができる。したがって、トレンチを埋め込み用膜で埋めた後にトレンチ付近で熱応力が発生しても、素子形成用領域の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。【００２０】  上記半導体基板のうち上記素子形成用領域には、ｎ型不純物が含まれており、上記工程（ｃ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記トレンチの表面部に位置する部分にｐ型のイオンを注入する工程をさらに備えていてもよい。この場合には、暗電流が、トレンチの形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうちトレンチの表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチの表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。【００２１】  上記工程（ｃ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記トレンチの表面部に位置する領域を酸化する工程をさらに備えていてもよい。【００２２】  上記工程（ａ）では、上記保護膜として、第１の絶縁膜と、上記第１の絶縁膜の上に設けられ、耐酸化性の性質を有する第２の絶縁膜とを形成することができる。【００２３】  上記工程（ｄ）では、上記埋め込み用膜を、ＣＶＤ法により堆積することができる。【００２４】  上記工程（ｄ）では、上記埋め込み用膜を、上記保護膜の上記開口を埋めるように形成した後に、上記保護膜を上記埋め込み用膜よりも深く除去することにより、上記素子分離を、上記半導体基板の上面よりも高く形成してもよい。この場合には、埋め込み用膜の上にゲート配線等��配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板および埋め込み用膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、埋め込み用膜を高く形成すると、このおそれを回避することができる。【００２５】  上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離は、上記撮像領域における上記素子分離と同じ工程で形成されてもよい。この場合には、工程を簡略化することができる。【００２６】  上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することができる。【００２７】  本発明の第２の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分の少なくとも一部を露出する開口を有する保護膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記保護膜をマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分のうちの少なくとも一部を除去してパターニングする工程（ｂ）と、上記工程（ｂ）の後に、上記半導体基板のうち上記パターニングをした上記素子分離領域の表面に位置する部分を酸化することにより素子分離用の酸化膜を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記保護膜のうちの少なくとも一部を除去する工程（ｄ）とを備える。【００２８】  このように、凹部を形成した後に酸化を行うことにより、バーズビーグの発生を抑制することができるため、素子の微細化を図ることができる。また、凹部の表面を酸化することにより素子分離用の酸化膜を形成するので、この酸化膜が形成されるのは、素子形成領域から離れた領域となる。したがって、素子形成領域に近い領域では応力が低減され、窒化膜等の膜ストレスや熱処理に起因する欠陥が発生しにくくなる。よって、十分な素子分離能力を有し、欠陥が原因の暗電流や白キズが少ない固体撮像装置を得ることができる。【００２９】  上記工程（ａ）では、上記保護膜として、パッド絶縁膜と、上記パッド絶縁膜の上方に位置する耐酸化性膜とを形成してもよい。【００３０】  上記工程（ａ）では、上記パッド絶縁膜と上記耐酸化性膜との間に、酸化性膜を介在させてもよく、この場合には、酸化性膜の厚みを調整することにより、半導体基板の角部を効率良く丸めることができる。【００３１】  上記工程（ｃ）の後に、上記素子分離用の酸化膜のうちの一部をエッチングにより除去することにより、微細パターンを形成することが可能となる。【００３２】  上記工程（ｃ）では、上記半導体基板の表面にバースビーグが形成されうる。この場合には、上記工程（ｃ）の後に、上記バースビーグの一部を除去すれば、バーズビーグの幅を狭くすることができ、活性領域の面積を大きくすることができる。【００３３】  上記半導体基板のうち上記素子形成用領域に位置する部分は、ｎ型不純物が含まれており、上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体基板のうち上記上記パターニングをした上記素子分離領域の表面に位置する部分にｐ型のイオンを注入する工程をさらに備えていてもよい。この場合には、暗電流が、凹部の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうち凹部の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、凹部の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。【００３４】  上記工程（ａ）では、上記開口の幅を、上記素子分離領域の幅よりも狭く形成することにより、工程（ｃ）において、水平方向および鉛直方向に素子分離用の酸化膜が広がっても、この酸化膜が、必要な素子分離能力を得るのに必要な体積以上に大きく形成されることがない。【００３５】  上記工程（ｄ）では、上記保護膜を、上記素子分離用の酸化膜の上面よりも深く除去することにより、上記素子分離領域の高さを上記半導体基板の上面よりも高くすることが好ましい。この場合には、素子分離用の酸化膜の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板および素子分離用の酸化膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし素子分離用の酸化膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち酸化膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、埋め込み用膜を高く形成すると、このおそれを回避することができる。【００３６】  上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離領域は、上記撮像領域における上記素子分離領域と同じ工程で形成されてもよい。この場合には、工程を簡略化することができる。【００３７】  上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することができる。この場合には、注入工程数を少なくすることができるので、工程を簡略化することができる。【００３８】  本発明の第３の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、���記保護膜をマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分を除去して溝を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記保護膜を除去する工程（ｃ）と、上記工程（ｂ）の後に、水素を含む雰囲気中で１０００度以上１３００度以下の温度で熱処理を行う工程（ｄ）とを備える。【００３９】  これにより、工程（ｄ）では、溝の下部に空洞を残した状態で、半導体基板を構成する半導体材料によって溝の上部が覆われる。素子分離用領域内に空洞が残っていることにより、たとえ高温の熱処理等を行っても、応力の発生を抑制することができる。そして、応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。【００４０】  上記工程（ｄ）の後に、上記半導体膜に、上記素子形成領域とは異なる導電型の不純物を注入する工程（ｅ）をさらに備えていてもよい。この場合には、半導体膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。【００４１】  あるいは、上記工程（ｄ）の後に、上記半導体膜を酸化する工程（ｆ）をさらに備えていてもよい。この場合には、半導体膜が絶縁膜となるため、複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。【００４２】  上記工程（ｂ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記溝の側面に位置する部分を熱酸化する工程（ｇ）をさらに備えていてもよい。この場合には、溝を形成する際に発生するダメージを修復することができるため、界面準位が原因となって生じるリーク電流を削減することができる。【００４３】  あるいは、上記工程（ｂ）の後で上記工程（ｄ）の前に、上記溝の側面上に絶縁膜を形成する工程（ｈ）をさらに備えていてもよい。この場合には、溝を形成する際に溝の側面上に生じたダメージを覆うことができるため、界面準位が原因となって生じるリーク電流を削減することができる。【００４４】  上記半導体基板のうち上記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、上記工程（ｂ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｉ）をさらに備えていてもよい。この場合には、分離耐圧を向上させることができる。【００４５】  上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離用領域は、上記撮像領域における上記素子分離用領域と同じ工程で形成されていてもよく、この場合には、工程の簡略化が可能となる。【００４６】  上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成してもよく、この場合には、注入工程数が少なくなることにより工程の簡略化が可能となる。【００４７】  本発明の第４の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けら���る固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、上記保護膜をマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分を除去して、深さが幅の２倍以上である溝を形成する工程（ｂ）と、上記工程（ｂ）の後に、ＣＶＤ法により、上記溝を埋めるＴＥＯＳ膜を形成する工程（ｃ）とを備える。【００４８】  これにより、工程（ｃ）では、ＴＥＯＳ膜内の一部に空洞が生じやすくなる。空洞が生じた場合には、ＴＥＯＳ膜が半導体基板に与える応力を低減することができる。応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、ＴＥＯＳ膜および空洞により、十分な素子分離耐圧を確保できる。【００４９】  上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体基板のうち上記溝の側面に位置する部分を熱酸化する工程（ｄ）をさらに備えていてもよい。この場合には、溝を形成する際に発生するダメージを修復することができるため、界面準位が原因となって生じるリーク電流を削減することができる。【００５０】  あるいは、上記工程（ｂ）の後で上記工程（ｃ）の前に、上記溝の側面上に絶縁膜を形成する工程（ｅ）をさらに備えていてもよい。この場合には、溝を形成する際に生じたダメージを有する溝の表面上を覆うことができるため、界面準位が原因となって生じるリーク電流を削減することができる。【００５１】  上記半導体基板のうち上記素子形成用領域に位置する部分は、ｎ型不純物が含まれており、上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体基板のうち上記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｆ）をさらに備えていてもよい。この場合には、分離耐圧を向上させることができる。【００５２】  上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離用領域は、上記撮像領域における上記素子分離用領域と同じ工程で形成されてもよく、この場合には、工程の簡略化が可能である。【００５３】  上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成してもよく、この場合には、注入工程数が少なくなることにより工程の簡略化が可能となる。【００５４】  本発明に係る第５の固体撮像装置の製造方法は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に素子分離溝を形成する工程において、素子分離溝の壁部をテーパ状に加工する。【００５５】  第５の固体撮像装置の製造方法によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝を形成するため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁部をテーパ状に加工するため、光電変換部又は活性領域となる半導体基板と素子分離領域との境界に発生する応力を低減できる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）におけるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。【００５６】  本発明に係る第６の固体撮像装置の製造方法は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に素子分離溝を形成する工程において、素子分離溝の壁面と半導体基板の表面との間の角度を１１０°以上で且つ１３０°以下にする。【００５７】  第６の固体撮像装置の製造方法によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝を形成するため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁面と半導体基板の表面との間の角度を１１０°以上で且つ１３０°以下にするため、光電変換部又は活性領域となる半導体基板の表面と素子分離領域の表面との境界に発生するせん断応力を最小化することができる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）において、せん断応力に起因して発生する応力によるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。【００５８】  第５又は第６の固体撮像装置の製造方法において、素子分離溝を形成する工程よりも前に、半導体基板上に第１の絶縁膜及び該第１の絶縁膜と異なる種類の第２の絶縁膜を順次堆積した後、第１の絶縁膜及び第２の絶縁膜をパターニングする工程を備え、素子分離溝を形成する工程は、パターニングされた第１の絶縁膜及び第２の絶縁膜をマスクとして半導体基板に対してエッチングを行なう工程を含んでいてもよい。この場合、半導体基板に対してエッチングを行なう工程において、酸素ガスの流量を塩素ガスの流量の５％以下に設定することが好ましい。このようにすると、素子分離溝の壁部を確実にテーパ状に加工することができる。【００５９】  第５又は第６の固体撮像装置の製造方法において、光電変換部の導電型がｎ型である場合、素子分離溝を形成する工程よりも後に、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にｐ型半導体層を形成する工程を備え、光電変換部の導電型がｐ型である場合、素子分離溝を形成する工程よりも後に、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にｎ型半導体層を形成する工程を備えていることが好ましい。【００６０】  このようにすると、シリコン基板における素子分離領域と接する箇所に生じる界面準位に起因する暗電流を減少させることができる。【００６１】  第５又は第６の固体撮像装置の製造方法において、固体撮像装置は、撮像領域を動作させるための駆動回路を含む周辺回路領域を半導体基板上に備え、周辺回路領域及び撮像領域において同時に素子分離構造を設けることが好ましい。【００６２】  このようにする��、製造工程の短縮が可能になる。【００６３】  第５又は第６の固体撮像装置の製造方法において、固体撮像装置は、撮像領域を動作させるための駆動回路を含む周辺回路領域を半導体基板上に備え、周辺回路領域及び撮像領域において異なる素子分離構造を設けることが好ましい。【００６４】  このようにすると、周辺回路領域に設けられる素子分離領域を、撮像領域に設けられる素子分離領域よりも小さくできるので、周辺回路領域の面積を削減することができる。【００６５】  第５又は第６の固体撮像装置の製造方法において、周辺回路領域に設けられるトランジスタとしてｎ型ＭＯＳトランジスタのみ又はｐ型ＭＯＳトランジスタのみを用いることが好ましい。【００６６】  このようにすると、固体撮像装置の製造に必要な不純物注入工程を削減できるので、工程短縮が可能になる。【００６７】  第５又は第６の固体撮像装置の製造方法において、周辺回路領域に設けられるトランジスタとしてＣＭＯＳトランジスタを用いることが好ましい。【００６８】  このようにすると、高速電荷読み出しが可能な固体撮像装置を実現できる。【００６９】  本発明に係るカメラの製造方法は、本発明に係る第５又は第６の固体撮像装置の製造方法を用いたカメラの製造方法であるので、高解像度の撮像が可能なカメラを実現することができる。【００７０】  本発明の第１の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、上記素子分離用領域には、上記半導体基板の一部に設けられたトレンチと、上記トレンチを埋める埋め込み用膜とが設けられ、上記トレンチは、上記半導体基板のうち上記素子形成用領域の上を覆い上記半導体基板のうち上記素子分離用領域の上を露出する開口を有する保護膜と、上記保護膜における上記開口の側面上に設けられたサイドウォールとをマスクとして、上記半導体基板の一部を除去することにより形成されたものである。【００７１】  この固体撮像装置においては、サイドウォールをマスクとして半導体基板の一部を除去することによりトレンチが形成されているため、保護膜における開口の幅よりも、サイドウォールの厚さの分だけ、トレンチの幅が狭くなっている。したがって、保護膜の開口が、現時点でパターニングにより形成できる最小の開口幅で形成した場合でも、トレンチの幅はそれより狭くなる。【００７２】  トレンチの幅が狭くても、トレンチ内を埋める埋め込み用膜の素子分離能力は高いので、素子分離能力を確保することはできる。そして、トレンチの幅が狭くなっていることにより、その分だけ素子形成用領域と素子分離との間の距離を長くなっている。したがって、トレンチ付近で熱応力が発生しても、素子形成用領域の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。【００７３】  上記半導体基板における上記素子形成用領域には、ｎ型の不純物が含まれており、上記半導体基板の上記素子分離用領域において、上記トレンチの表面部に位置する部分には、ｐ型の不純物が含まれていてもよい。この場合には、暗電流���、トレンチの形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうちトレンチの表面付近に位置する領域にｐ型の不純物が含まれることにより、トレンチの表面付近と素子の活性領域との間にエネルギー的な障壁が形成され、キャリアの移動が抑制される。【００７４】  上記トレンチの表面上にはシリコン酸化膜が設けられていてもよい。【００７５】  上記埋め込み用膜の高さは、上記半導体基板の上面の高さよりも高くてもよい。この場合には、埋め込み用膜の上にゲート配線等の配線が設けられている場合であっても、互いに絶縁すべき配線同士が短絡しにくい。以下にその理由について説明する。配線は、半導体基板および埋め込み用膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、埋め込み用膜を高く形成すると、このおそれを回避することができる。【００７６】  本発明の第２の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成領域と、上記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、上記半導体基板のうち上記素子分離領域に位置する部分はパターニングされ、上記半導体基板のうち上記パターニングした上記素子分離領域の表面に露出する部分を酸化することにより得られ、上記パターニングした上記素子分離領域を埋める素子分離用の酸化膜を備える。【００７７】  このように、凹部を形成した後に酸化を行うことにより、バーズビーグの発生を抑制することができるため、素子の微細化を図ることができる。また、凹部の表面を酸化することにより素子分離用の酸化膜を形成するので、この酸化膜が形成されるのは、素子形成領域から離れた領域となる。したがって、素子形成領域に近い領域では応力が低減され、窒化膜等の膜ストレスや熱処理に起因する欠陥が発生しにくくなる。よって、欠陥が原因となって、暗電流や白キズが発生するのを防止することができるとともに、十分な素子分離能力を確保することができる。【００７８】  上記半導体基板における上記素子形成用領域には、ｎ型の不純物が含まれており、上記半導体基板の上記素子分離用領域において、上記半導体基板のうち上記凹部の表面部に位置する部分には、ｐ型の不純物が含まれていてもよい。この場合には、暗電流が、凹部の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうち凹部の表面付近に位置する領域にｐ型の不純物が含まれることにより、凹部の表面付近と素子の活性領域との間にエネルギー的な障壁が形成され、キャリアの移動が抑制される。【００７９】  上記素子分離用の酸化膜の高さは、上記半導体基板の上面の高さよりも高いことが好ましい。この場合には、素子分離用の酸化膜の上にゲート配線等の配線が設けられている場合であっても、互いに絶縁すべき配線同士が短絡し���くい。以下にその理由について説明する。配線は、半導体基板および素子分離用の酸化膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし素子分離用の酸化膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち素子分離用の酸化膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、素子分離用の酸化膜を高く形成すると、このおそれを回避することができる。【００８０】  なお、上述のような固体撮像装置をカメラとして用いると、高解像度の撮像が可能となる。【００８１】  本発明の第３の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成領域と、上記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、上記素子分離用領域には、上記半導体基板の上部に位置する溝と、上記溝の少なくとも上部を覆い、上記複数の素子形成用領域の間を電気的に絶縁する素子分離用膜と、上記溝内の一部に設けられた空洞とが設けられている。【００８２】  このように空洞を有する素子分離用領域では、素子分離用領域から半導体基板に及ぼされる応力が低減される。応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、素子分離用膜および空洞により、十分な素子分離耐圧を確保できる。【００８３】  上記素子分離用膜が、上記空洞の上を覆い、ｐ型不純物を含む膜である場合には、素子分離用膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。【００８４】  上記素子分離用膜が、上記空洞の上を覆うシリコン酸化膜である場合には、絶縁膜であるシリコン酸化膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。【００８５】  上記素子分離用膜は、上記溝を埋めるＴＥＯＳ膜であって、上記空洞は、上記ＴＥＯＳ膜内の一部に設けられている場合には、絶縁膜であるＴＥＯＳ膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。【００８６】  なお、上述したような固体撮像装置をカメラに用いると、高解像度を実現することができる。【００８７】  本発明の第４の固体撮像装置は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に設けられた素子分離溝の壁部がテーパ状に加工されている。【００８８】  第４の固体撮像装置によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝が設けられているため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁部がテーパ状に加工されているため、光電変換部又は活性領域となる半導体基板と素子分離領域との境界に発生する応力を低減できる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトラ���ジスタのソース領域及びドレイン領域等）におけるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。【００８９】  本発明の第５の固体撮像装置は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に設けられた素子分離溝の壁面が半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つ。【００９０】  第５の固体撮像装置によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝が設けられているため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁面が半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つため、光電変換部又は活性領域となる半導体基板の表面と素子分離領域の表面との境界に発生するせん断応力を最小化することができる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）において、せん断応力に起因して発生する応力によるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。【００９１】  第４又は第５の固体撮像装置において、光電変換部の導電型がｎ型である場合、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にはｐ型半導体層が設けられており、光電変換部の導電型がｐ型である場合、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にはｎ型半導体層が設けられていることが好ましい。【００９２】  このようにすると、シリコン基板における素子分離領域と接する箇所に生じる界面準位に起因する暗電流を減少させることができる。【００９３】  第４又は第５の固体撮像装置において、撮像領域を動作させるための駆動回路を含む周辺回路領域を前記半導体基板上に備え、周辺回路領域及び撮像領域において同じ素子分離構造が用いられていることが好ましい。【００９４】  このようにすると、固体撮像装置の製造工程を簡単化できる。【００９５】  第４又は第５の固体撮像装置において、撮像領域を動作させるための駆動回路を含む周辺回路領域を半導体基板上に備え、周辺回路領域及び撮像領域において異なる素子分離構造が用いられていることが好ましい。【００９６】  このようにすると、周辺回路領域に設けられる素子分離領域を、撮像領域に設けられる素子分離領域よりも小さくできるので、周辺回路領域の面積を削減することができる。【００９７】  第４又は第５の固体撮像装置において周辺回路領域を設ける場合、周辺回路領域に設けられるトランジスタはｎ型ＭＯＳトランジスタのみであるか又はｐ型ＭＯＳトランジスタのみであることが好ましい。【００９８】  このようにすると、固体撮像装置の製造に必要な不純物注入工程を削減できるので、工程短縮が可能になる。【００９９】  第４又は第５の固体撮像装置において周辺回路領域を設ける場合、周辺回路領域に設けられるトランジスタはＣＭＯＳトランジスタであることが好ま���い。【０１００】  このようにすると、高速電荷読み出しが可能な固体撮像装置を実現できる。【０１０１】  本発明に係るカメラは、本発明に係る第４又は第５の固体撮像装置を用いたカメラであるので、高解像度の撮像を行なうことができる。
【発明の効果】
【０１０２】  本発明に係わる固体撮像装置および製造方法は、フォトダイオード同士を分離するための素子分離形成領域や、フォトダイオードと活性領域とを分離するための素子分離用領域に適用することができ、低応力で十分な素子分離能力を有し、ハンプ特性に優れている。したがって、低暗電流の抑制と白キズ数の削減が可能である。
【図面の簡単な説明】
【０１０３】［図１］図１（ａ）〜（ｆ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図２］図２（ａ）〜（ｆ）は、第２の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図３］図３（ａ）〜（ｄ）は、第３の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図４］図４（ａ）〜（ｄ）は、第４の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図５］図５（ａ）〜（ｅ）は、第５の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図６］図６（ａ）〜（ｅ）は、第６の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図７］図７（ａ）〜（ｅ）は、第７の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
［図８］図８（ａ）〜（ｅ）は、第８の実施形態における固体撮像装置の製造方法の各工程を示す断面図である。
［図９］図９は、トレンチ４１に素子分離絶縁膜４４が埋め込まれてなる本実施形態の素子分離構造と基板１との境界に生じる応力（残留応力）の、トレンチ角度（＝１８０°−テーパ角度θ）に対する依存性をシミュレーションした結果を示す図である。
［図１０］図１０は、固体撮像装置の構成の一例を示す回路図である。
［図１１］図１１（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【符号の説明】
【０１０４】        １    半導体基板
２    パッド絶縁膜
３    耐酸化性膜
４    開口
５    サイドウォール
６    トレンチ
７    内壁熱酸化膜
８    用絶縁膜
９    光電変換部
１０    活性領域
１１    埋め込み用膜
１２    酸化性膜
１６    ゲート絶縁膜
１７    ＣＶＤ酸化膜
１８    層間絶縁膜
１９    信号線
２０    配線パターン
２１    ＬＯＣＯＳ酸化膜
３０    注入層
３１    トレンチ
３２    内壁絶縁膜
３３    空洞
３４    シリコン
３５    酸化層
３６    ＴＥＯＳ膜
３７    空洞
４１    トレンチ
４２    内壁熱酸化膜
４３    絶縁膜
４４    素子分離絶縁膜
４５    光電変換表面部
４６    光電変換底部
５１    半導体基板
５２    ゲート絶縁膜
５３    素子分離領域
５４    光電変換部
５５    ドレイン領域
５６    ＣＶＤ酸化膜
５７    溝
５８    ポリシリコン膜
５８ａ  配線パターン
５９    層間絶縁膜
６０    信号線
【発明を実施するための最良の形態】
【０１０５】  以下に、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説明する。なお、以下の実施形態では、本発明を、フォトダイオード同士の間の素子分離用領域や、フォトダイオードと活性領域との間の素子分離用領域に適用する場合について説明する。【０１０６】  （第１の実施形態）
図１（ａ）〜（ｆ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１０７】  本実施形態の固体撮像素子の製造工程では、まず、図１（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１０８】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２０μｍ程度に設定する。【０１０９】  次に、図１（ｂ）に示す工程で、厚さ１０〜２００ｎｍ程度のシリコン窒化膜等からなる耐酸化性膜（図示せず）を、開口４の表面を埋めるように堆積する。その後、耐酸化性膜に対して異方性ドライエッチングを行うことにより、開口４の側面上に耐酸化性のサイドウォール５を形成する。このとき、耐酸化性膜３の厚みとサイドウォール用の耐酸化性膜の厚みとを変化させることにより、サイドウォール５の厚みを調節することができる。なお、本実施形態では、耐酸化性膜３およびサイドウォール５としてシリコン窒化膜を用いて説明したが、その代わりとして、酸化膜、シリコン膜、酸窒化膜を用いてもよい。【０１１０】  次に、図１（ｃ）に示す工程で、耐酸化性膜３およびサイドウォール５をマスクにして選択的なエッチングを行うことにより、半導体基板１の上部を除去して深さ５０〜５００ｎｍ程度のトレンチ６を形成する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。【０１１１】  次に、図１（ｄ）に示す工程で、半導体基板１のうちトレンチ６の側面に露出する部分を熱酸化することにより、厚さ４０ｎｍ程度の内壁熱酸化膜７を形成する。内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチ６の上縁部に露出するエッジ部を丸めることができる。その後、基板上に、トレンチ６および開口４を埋め、耐酸化性膜３の上を覆う、厚さ６００ｎｍ程度の酸化膜からなる埋め込み用膜８を堆積する。なお、本実施形態では、埋め込み用膜８として酸化膜を用いて説明したが、その代わりとして酸窒化膜を用いてもよい。【０１１２】  次に、図１（ｅ）に示す工程で、耐酸化性膜３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋め込み用膜８の上部を研磨して除去する。【０１１３】  次に、図１（ｆ）に示す工程で、耐酸化性膜３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなる埋め込み用膜８よりも、シリコン窒化膜からなる耐酸化性膜３およびサイドウォール５の方が深く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁���２やサイドウォール５の高さよりも埋め込み用膜８の方が高く形成される。【０１１４】  その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。【０１１５】  以下に、本実施形態で得られる効果について説明する。【０１１６】  本実施形態では、トレンチ６を、サイドウォール５をマスクとしたエッチングによって形成している。そのため、開口４（図１（ａ）等に示す）の開口幅よりも、サイドウォール５の厚さの分だけ、トレンチ６の幅を狭くすることができる。したがって、開口４を、現時点でパターニングにより形成できる最小の開口幅で形成した場合でも、それよりも狭いトレンチ６を形成することができる。【０１１７】  トレンチ６の幅を狭くしても、トレンチ６内を埋める埋め込み用膜８の素子分離能力は高いので、素子分離能力を確保することはできる。そして、トレンチ６の幅を狭くすることにより、その分だけ光電変換部９および活性領域１０とトレンチ６の表面との間の距離を長くすることができる。したがって、トレンチ６を埋め込み用膜８で埋めた後にトレンチ６付近で熱応力が発生しても、光電変換部９および活性領域１０の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。具体的には、従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。【０１１８】  また、本実施形態では、トレンチ６を形成した後に、ｐ型の不純物を注入している。これにより、暗電流が、トレンチ６の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板１のうちトレンチ６の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチ６の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。【０１１９】  さらに、本実施形態では、内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチの上縁部に露出するエッジ部を丸めている。これにより、素子の動作時に、半導体基板１のエッジ部に電界集中が起こるのを防止することができる。【０１２０】  さらに、本実施形態では、埋め込み用膜８を半導体基板１の上面よりも高く形成している。これにより、埋め込み用膜８の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板１および埋め込み用膜８の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜８が半導体基板１の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜８の上に位置する部分を除去す��ことが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じる。本実施形態では、埋め込み用膜８を高く形成しているので、このおそれを回避することができる。【０１２１】  （第２の実施形態）
図２（ａ）〜（ｆ）は、第２の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１２２】  本実施形態の固体撮像装置の製造工程では、まず、図２（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１２３】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。【０１２４】  次に、図２（ｂ）に示す工程で、厚さ１０〜２００ｎｍ程度のシリコン窒化膜等からなる耐酸化性膜（図示せず）を、開口４の表面を埋めるように堆積する。その後、耐酸化性膜に対して異方性ドライエッチングを行うことにより、開口４の側面上に耐酸化性のサイドウォール５を形成する。このとき、耐酸化性膜３の厚みとサイドウォール用の耐酸化性膜の厚みとを変化させることにより、サイドウォール５の厚みを調節することができる。なお、本実施形態では、耐酸化性膜３およびサイドウォール５としてシリコン窒化膜を用いて説明したが、その代わりとして、酸化膜、シリコン膜、酸窒化膜を用いてもよい。【０１２５】  次に、図２（ｃ）に示す工程で、耐酸化性膜３およびサイドウォール５をマスクにして選択的なエッチングを行うことにより、半導体基板１の上部を除去して深さ５０〜５００ｎｍ程度のトレンチ６を形成する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。【０１２６】  次に、図２（ｄ）に示す工程で、半導体基板１のうちトレンチ６の側面に露出する部分を熱酸化することにより、厚さ４０ｎｍ程度の内壁熱酸化膜７を形成する。内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチ６の上縁部に露出するエッジ部を丸めることができる。その後、基板上に、トレンチ６および開口４を埋め、耐酸化性膜３の上を覆う、厚さ６００ｎｍ程度のシリコン膜からなる埋め込み用膜１１を形成する。ここで、埋め込み用膜１１として、ポリシリコンやアモルファスシリコンを用いる。【０１２７】  次に、図２（ｅ）に示す工程で、耐酸化性膜３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋め込み用膜１１の上部を研磨して除去する。【０１２８】  次に、図２（ｆ）に示す工程で、耐酸化性膜３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコンに対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコンからなる埋め込み用膜１１よりも、シリコン窒化膜からなる耐酸化性膜３およびサイドウォール５の方が深く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２やサイドウォール５の高さよりも埋���込み用膜１１の方が高く形成される。【０１２９】  その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上により、本実施形態の工程が終了する。【０１３０】  以下に、本実施形態で得られる効果について説明する。【０１３１】  本実施形態では、トレンチ６を、サイドウォール５をマスクとしたエッチングによって形成している。そのため、開口４（図２（ａ）等に示す）の開口幅よりも、サイドウォール５の厚さの分だけ、トレンチ６の幅を狭くすることができる。したがって、開口４を、現時点でパターニングにより形成できる最小の開口幅で形成した場合にも、それよりも狭いトレンチ６を形成することができる。【０１３２】  トレンチ６の幅を狭くしても、トレンチ６の表面部には内壁熱酸化膜７が設けられているので、素子分離能力を確保することはできる。そして、トレンチ６の幅を狭くすることにより、その分だけ光電変換部９および活性領域１０とトレンチ６の表面との間の距離を長くすることができる。したがって、トレンチ６を埋め込み用膜１１で埋めた後にトレンチ６付近で熱応力が発生しても、光電変換部９および活性領域１０の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。具体的には、従来のＳＴＩを有する撮像素子では、白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では、白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。【０１３３】  さらに、本実施形態では、埋め込み用膜１１の材料としてポリシリコンやアモルファスシリコンを用いる。ポリシリコンやアモルファスシリコンの熱膨張率は半導体基板１と同程度であるので、埋め込み用膜１１から半導体基板１の方にかかる応力をさらに低減することができる。【０１３４】  また、本実施形態では、トレンチ６を形成した後に、ｐ型の不純物を注入している。これにより、暗電流が、トレンチ６の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板１のうちトレンチ６の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチ６の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。【０１３５】  さらに、本実施形態では、内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチの上縁部に露出するエッジ部を丸めている。これにより、素子の動作時に、半導体基板１のエッジ部に電界集中が起こるのを防止することができる。【０１３６】  さらに、本実施形態では、埋め込み用膜１１を半導体基板１の上面よりも高く形成している。これにより、埋め込み用膜１１の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板１および埋め込み用膜１１の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜１１が半導体基板１の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜１１の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じる。本実施形態では、埋め込み用膜１１を高く形成しているので、このおそれを回避することができる。【０１３７】  （第３の実施形態）
図３（ａ）〜（ｄ）は、第３の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１３８】  本実施形態の固体撮像装置の製造方法では、まず、図３（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１３９】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２０μｍ程度に設定する。なお、この開口４の幅は、後にＬＯＣＯＳ酸化膜２１（図３（ｃ）に示す）を形成したときに素子分離領域が広がることを考慮して、狙い素子分離領域幅より狭くする。このように開口４の幅を調整することにより、素子分離領域の占める表面積を減少させることができるので、この方法を微細ＭＯＳ型撮像装置に適用すると有用である。【０１４０】  次に、図３（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングする。このとき、半導体基板１を１０〜１００ｎｍ程度の深さまで除去し、開口４の深さを深くする。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。【０１４１】  次に、図３（ｃ）に示す工程で、耐酸化性膜３を強化マスクにして、半導体基板１のうち開口４の表面に露出する部分を選択的に熱酸化することにより、ＬＯＣＯＳ酸化膜２１を形成する。ＬＯＣＯＳ酸化膜２１は、開口４の側面のうち半導体基板１が露出する部分を埋めるように形成する。なお、ＬＯＣＯＳ酸化膜２１における凸部分の高さおよび形状を調整することにより、後工程で導体膜をパターンニングしてゲート絶縁膜を形成する際に、導体膜を制御性よく除去することができる。したがって、微細加工が可能となる。【０１４２】  次に、図３（ｄ）に示す工程で、ウェットエッチングを行うことにより耐酸化性膜３とパッド絶縁膜２の上部とを除去する。ここで、ＣＭＰ研磨を行うことにより、耐酸化性膜３およびパッド絶縁膜２を幾分除去した後にウェットエッチングを行って、残存する分を除去してもよい。【０１４３】  なお、バーズビークの幅が長い場合は、ウエットエッチングを行ってバーズビーグを除去することにより、活性領域の面積を十分確保できるよう調節すればよい。【０１４４】  その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。【０１４５】  以下に、本実施形態で得られる��果について説明する。【０１４６】  本実施形態では、半導体基板１のうちの上部を除去して凹部を形成した後にＬＯＣＯＳ酸化膜２１を形成する。これにより、バーズビークの発生を抑制することができる。よって、素子の微細化を図ることができる。【０１４７】  また、凹部を形成してＬＯＣＯＳ酸化膜２１を形成するため、ＬＯＣＯＳ酸化膜２１が形成されるのは、素子の動作領域を確保することができる。【０１４８】  また、図３（ｂ）に示す工程でｐ型不純物を注入することにより、暗電流が、凹部の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板１のうち凹部の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、凹部の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。【０１４９】  また、図３（ｄ）に示す工程で、ＬＯＣＯＳ酸化膜２１の高さを半導体基板１の高さよりも高くすることにより、ＬＯＣＯＳ酸化膜２１の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。【０１５０】  （第４の実施形態）
図４（ａ）〜（ｄ）は、本発明の第４の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１５１】  本実施形態の固体撮像装置の製造方法では、まず、図４（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ１０〜３０ｎｍのからなる酸化性膜１２を形成し、酸化性膜１２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１５２】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２、酸化性膜１２および耐酸化性膜３を貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。なお、この開口４の幅は、後にＬＯＣＯＳ酸化膜２１を形成したときに素子分離領域が広がることを考慮して、狙い素子分離領域幅より狭くする。このように開口４の幅を調整することにより、素子分離領域の占める表面積を減少させることができるので、この方法を微細ＭＯＳ型撮像装置に適用すると有用である。【０１５３】  次に、図４（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的に除去する。このとき、半導体基板１を１０〜１００ｎｍ程度の深さまで除去し、開口４の深さを深くする。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。【０１５４】  次に、図４（ｃ）に示す工程で、耐酸化性膜３を強化マスクにして、半導体基板１のうち開口４の表面に露出する部分を選択的に熱酸化することにより、ＬＯＣＯＳ酸化膜２１を形成する。ＬＯＣＯＳ酸化膜２１は、開口４の側面のうち半導体基板１が露出する部分を埋めるように形成する。なお、ＬＯＣＯＳ酸化膜２１における凸部分の高さおよび形状を調整することにより、後工程で導体膜をパターンニングしてゲート絶縁膜を形成する際に、導体膜を制御性よく除去することができる。したがって、微細加工が可能となる。【０１５５】  次に、図４（ｄ）に示す工程で、ウェットエッチングを行うことにより耐酸化性膜３と、酸化性膜１２と、パッド絶縁膜２の上部とを除去する。ここで、ＣＭＰ研磨を行うことにより、耐酸化性膜３、酸化性膜１２およびパッド絶縁膜２を幾分除去した後にウェットエッチングを行って、残存する分を除去してもよい。【０１５６】  なお、バーズビークの幅が長い場合は、ウエットエッチングを行ってバースビーグを除去することにより活性領域の面積を十分確保できるよう調節する。【０１５７】  その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することによ���、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。【０１５８】  本実施形態では、第３の実施形態と同様の効果を得ることができる。それに加えて、パッド絶縁膜２と耐酸化性膜３との間に酸化性膜１２を設けることにより、半導体基板１の表面における素子分離領域との境界エッジを丸めることができる。よって、ハンプ特性（素子領域の端部におけるリーク電流についての特性）は改善することができる。【０１５９】  従来では、素子分離領域としてＳＴＩを用いると、約１００００個の白キズが観測された。それに対し、本実施形態の撮像素子では、白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。【０１６０】  （第５の実施形態）
本実施形態では、ゲート長０．３μｍ以下のＣＭＯＳプロセスに用いる素子分離を想定して説明を行う。図５（ａ）〜（ｅ）は、第５の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１６１】  本実施形態の固体撮像装置の製造方法では、まず、図５（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１６２】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。【０１６３】  次に、図５（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングすることにより、半導体基板１にトレンチ３１を形成する。このとき、半導体基板１を５０〜５００ｎｍ程度の深さまで除去する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。この条件を、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整することにより、分離耐圧を向上させることができる。【０１６４】  次に、図５（ｃ）に示す工程で、半導体基板１のうちトレンチ３１の側壁に位置する部分を熱酸化することにより、内壁絶縁膜３２を形成する。この内壁絶縁膜３２を形成することにより、トレンチ３１を形成する際に発生するダメージを修復することができるため、界面準位が原因となって生じるリーク電流を削減することができる。その後、エッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを除去する。【０１６５】  なお、内壁絶縁膜３２を、熱酸化によって形成するかわりに、ＣＶＤ法等によって形成してもよい。また、内壁絶縁膜３２を、複数層の絶縁膜から形成してもよい。この場合には、トレンチ３１を形成する際にトレンチ３１の側面上に生じたダメージを覆うことができる。【０１６６】  次に、図５（ｄ）に示す工程で、１０００℃〜１２００℃の水素雰囲気中で熱処理を行う。この条件で熱処理を行うと、シリコン原子が熱拡散し、トレンチ３１の内部に空洞３３が形成された状態でトレンチ３１の上部がシリコン３４により覆われる。【０１６７】  次に、図５（ｅ）に示す工程で、半導体基板１のうち素子分離領域に位置する部分の上部にｐ型イオンを注入することにより、注入層３０を形成する。このとき、素子分離の分離耐圧を増加させることができるような濃度に調整する必要があり、本実施形態では、Ｂ原子を、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２、注入エネルギー３ｋｅＶ〜３０ｋｅＶの条件で注入している。ここで、必要な分離耐圧は、その素子分離がどの素子間を分離するかによって異なる。つまり、フォトダイオード同士の間における素子分離、フォトダイオードと活性領域との���の素子分離、活性領域同士の間の素子分離のそれぞれにおいて、注入の条件を調整する。【０１６８】  その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。続いて、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。【０１６９】  本実施形態では、半導体基板１内に、空洞３３を形成することにより異種材料を埋め込まずに素子分離領域を形成できるため、熱処理による応力を低減させることができる。そして、応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、内壁絶縁膜３２、空洞３３および注入層３０により、十分な素子分離耐圧を確保できる。【０１７０】  従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。【０１７１】  （第６の実施形態）
図６（ａ）〜（ｅ）は、第６の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１７２】  本実施形態の固体撮像装置の製造方法では、まず、図６（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１７３】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。【０１７４】  次に、図６（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングすることにより、半導体基板１にトレンチ３１を形成する。このとき、半導体基板１を、５０〜５００ｎｍ程度の深さまで除去する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。【０１７５】  次に、図６（ｃ）に示す工程で、トレンチ３１の側壁を熱酸化し、内壁絶縁膜３２を形成して、パッド絶縁膜２と耐酸化性膜３をエッチングにより除去する。【０１７６】  次に、図６（ｄ）に示す工程で、１０００℃〜１２００℃の水素雰囲気中で熱処理を行う。これにより、半導体基板１表面は、シリコン原子が熱拡散することにより、空洞３３が素子分離領域内部に形成する。【０１７７】  そして、次に、図６（ｅ）に示す工程で、半導体基板１のうち素子分離領域に位置する部分の上部を熱酸化することにより、酸化層３５を形成する。これにより、分離耐圧を増加することができる。【０１７８】  その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。続いて、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。【０１７９】  以下に、本実施形態で得られる効果について説明する。【０１８０】  本実施形態では、半導体基板１内に、空洞３３を形成することにより異種材料を埋め込まずに素子分離領域を形成できるため、熱処理による応力を低減させることができる。そして、応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、内壁絶縁膜３２、空洞３３および酸化層３５により、十分な素子分離耐圧を確保できる。【０１８１】  従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて���定した値をもとに行った。【０１８２】  （第７の実施形態）
図７（ａ）〜（ｅ）は、第７の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。【０１８３】  本実施形態の固体撮像装置の製造方法では、まず、図７（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。【０１８４】  その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。【０１８５】  次に、図７（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングすることにより、半導体基板１にトレンチ３１を形成する。このとき、半導体基板１を５０〜５００ｎｍ程度の深さまで除去する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。【０１８６】  次に、図７（ｃ）に示す工程で、半導体基板１のうちトレンチ３１の側壁に位置する部分を熱酸化することにより内壁絶縁膜３２を形成する。なお、内壁絶縁膜３２を、熱酸化によって形成するかわりに、ＣＶＤ法等によって形成してもよい。また、内壁絶縁膜３２を、複数層の絶縁膜から形成してもよい。その後、半導体基板１の上に、開口４内およびトレンチ３１内を埋め、耐酸化性膜３の上を覆うＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  ＯＸｏｓｉｌａｎｅ）膜３６を形成する。【０１８７】  次に、図７（ｄ）に示す工程で、ＣＭＰ法によって研磨を行うことにより、ＴＥＯＳ膜３６のうち開口４の途中の深さまでを除去する。【０１８８】  次に、図７（ｅ）に示す工程で、エッチングにより、耐酸化性膜３とパッド絶縁膜２のうちの上部とを除去する。これにより、ＴＥＯＳ膜３６の高さは、半導体基板１における素子形成領域の上面よりも高くなる。その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。続いて、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。【０１８９】  以下に、本実施形態で得られる効果について説明する。【０１９０】  本実施形態では、素子分離内に空洞３７を形成するので、素子分離のＴＥＯＳ膜３６が半導体基板１に与える応力を低減することができる。応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、内壁絶縁膜３２、ＴＥＯＳ膜３６、空洞３７により、十分な素子分離耐圧を確保できる。なお、トレンチ３１の深さを幅の���倍以上にした場合には、空洞３７が形成されやすくなる。【０１９１】  従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約２０００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。また、空洞３７を形成することにより、素子分離を介して隣接する素子同士のソース領域からドレイン領域にも電流が流れにくくなるため、寄生ＭＯＳトランジスタ特性も１０Ｖ以上に確保することができる。【０１９２】  （第８の実施形態）
以下、本発明の第８の実施形態に係る固体撮像装置及びその製造方法について図面を参照しながら説明する。【０１９３】  図８（ａ）〜（ｅ）は、第８の実施形態における固体撮像装置の製造方法の各工程を示す断面図である。【０１９４】  まず、図８（ａ）に示すように、例えばシリコンよりなる半導体基板１の上に、第１の絶縁層であるパッド絶縁膜２と第２の絶縁層である耐酸化性膜３との積層体を形成する。その後、パッド絶縁膜２と耐酸化性膜３との積層体をパターンニングする。具体的には、該積層体における所定の領域つまり素子分離領域の上側に形成されている部分を除去して開口部を設ける。ここで、パッド絶縁膜２は例えば厚さ１〜５０ｎｍ程度のシリコン酸化膜であり、耐酸化性膜３は例えば厚さ５０〜４００ｎｍ程度のシリコン窒化膜である。本実施形態では、耐酸化性膜３として、シリコン窒化膜に代えて、シリコン膜又はシリコン酸窒化膜を用いてもよい。【０１９５】  次に、図８（ｂ）に示すように、パターニングされたパッド絶縁膜２及び耐酸化性膜３をマスクとして、基板１に対してドライエッチングを行なうことにより、素子分離溝（以下、トレンチと称する）４１を形成する。このとき、トレンチ４１の壁部をテーパ状に加工することにより、素子分離領域における局所的な応力の削減を行なう。また、後述するように、トレンチ４１の壁面と基板１の表面との間の角度（テーパ角度θ）は１１０°以上で且つ１３０°以下であることが望ましい。【０１９６】  具体的には、基板１に対してドライエッチングを行なう際に、酸素ガスの流量を塩素ガス（塩素含有ガスでもよい）の流量の５％以下に設定する。このようにすると、トレンチ４１の形成時にトレンチ４１の壁面に、エッチングに起因して発生した反応生成物を付着させることができるので、トレンチ４１の壁部をテーパ状に加工することができる。尚、前述のドライエッチングの後、トレンチ４１の壁面に付着した反応生成物をウェットエッチングによって除去する。【０１９７】  次に、基板１におけるトレンチ４１の近傍部分にｐ型の不純物を注入する。このとき、界面準位によって生じる暗電流に起因する電子を束縛できるように、注入エネルギー及び注入量を調節する。具体的には、本実施形態では、１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２程度の注入量及び５ｋｅＶ〜５０ｋｅＶ程度の注入エネルギーでＢ（ボロン）原子の注入を行なう。【０１９８】  次に、図８（ｃ）に示すように、トレンチ４１の壁部となる基板１に対して熱酸化を行なうことにより、内壁熱酸化膜４２を形成した後、トレンチ４１が埋まるように基板１の上に全面に亘って絶縁膜４３を堆積する。ここで、絶縁膜４３としては、シリコン酸化膜又はシリコン酸窒化膜を用いることができる。【０１９９】  次に、図８（ｄ）に示すように、耐酸化性膜３を研磨ストッパ層としてＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を用いて絶縁膜４３に対して研磨を行なうことにより、トレンチ４１に素子分離絶縁膜４４を形成する。【０２００】  次に、図８（ｅ）に示すように、耐酸化性膜３（及びパッド絶縁膜２の一部分）をウェットエッチングによって除去する。これにより、素子分離領域よりも狭い幅を持つトレンチ４１に素子分離絶縁膜４４が埋め込まれた素子分離構造を形成できるので、低応力と十分な素子分離耐圧とを実現できる。その後、基板１におけるトレンチ４１つまり素子分離領域に挟まれた各部分に、撮像領域の各画素を構成する光電変換部（例えばフォトダイオード）９及び活性領域（例えばトランジスタのソース領域及びドレイン領域）１０を形成する。【０２０１】  以上に説明したように、本実施形態によると、光電変換部９同士の間及び光電変換部９と活性領域１０との間に、素子分離領域となるトレンチ４１が設けられているため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該トレンチ４１の壁部がテーパ状に加工されているため、光電変換部９又は活性領域１０となる基板１とトレンチ４１（つまり素子分離領域）との境界に発生する応力を低減できる。従って、光電変換部９（例えばフォトダイオード等）又は活性領域１０（例えばトランジスタのソース領域及びドレイン領域等）におけるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。【０２０２】  図９は、トレンチ４１に素子分離絶縁膜４４が埋め込まれてなる本実施形態の素子分離構造と基板１との境界に生じる応力（残留応力）の、トレンチ角度（＝１８０゜−テーパ角度θ）に対する依存性をシミュレーションした結果を示す図である。尚、本実施形態では、図８（ｅ）に示すように、基板１の主面と平行な方向をｘ方向、基板１の主面に対して垂直な方向をｙ方向と定義する。ここで、光電変換部９に加わる応力としては、その両側の素子分離絶縁膜４４から受ける圧縮応力とせん断応力とがある。圧縮応力は、素子分離絶縁膜４４がｘ方向に体積膨張する際に光電変換部９に対してｘ方向に加わる力であり、図９において、この力をＳｘｘと記す。また、せん断応力は、素子分離絶縁膜４４がｘ方向に体積膨張する際に光電変換部９に対してｙ方向に加わる力、つまり光電変換部９を押し上げる力であり、図９において、この力をＳｘｙと記す。このようなＳｘｘ及びＳｘｙが際だって高い値を示す箇所として、図８（ｅ）に示す光電変換表面部４５と光電変換底部４６とがある。すなわち、図９は、光電変換表面部４５でのＳｘｘ及びＳｘｙのそれぞれのピーク値であるＳｘｘ（ｔｏｐ）及びＳｘｙ（ｔｏｐ）、並びに光電変換底部４６でのＳｘｘ及びＳｘｙのそれぞれのピーク値であるＳｘｘ（ｂｏｔｔｏｍ）及びＳｘｙ（ｂｏｔｔｏｍ）を様々なトレンチ角度についてプロットした結果を示している。【０２０３】  図９に示すように、テーパ角度θが１１０°〜１３０°の範囲において、素子分離構造の表面部と基板１の表面部との境界に生じる応力がより軽減されている。すなわち、この範囲において、光電変換部９又は活性領域１０となる基板１の表面部と素子分離構造の表面との境界におけるせん断応力を最小化できるので、光電変換部９又は活性領域１０において、せん断応力に起因して発生する応力によるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。具体的には、１００万画素、出力１０ｍＶ以上の固体撮像装置において、トレンチ４１の壁部がテーパ化された���実施形態の素子分離構造と、壁部がテーパ化されていない従来のＳＴＩ構造とをそれぞれ用いた場合、従来のＳＴＩ構造では白キズ数が約１００００個にも達するのに対して、本実施形態の素子分離構造では白キズ数を約５０００個以下に低減できる。さらに、本実施形態の素子分離構造においてテーパ角度θを１１０°〜１３０°に設定した場合には白キズ数を約１０００個に抑制することができる。【０２０４】  尚、本実施形態において、光電変換部９の導電型がｎ型である場合には、トレンチ４１の形成後に、光電変換部９となる基板１のうちトレンチ４１と接する領域の少なくとも一部分にｐ型半導体層を設けることが好ましく、光電変換部９の導電型がｐ型である場合には、トレンチ４１の形成後に、光電変換部９となる基板１のうちトレンチ４１と接する領域の少なくとも一部分にｎ型半導体層を設けることが好ましい。このようにすると、基板１における素子分離領域と接する箇所に生じる界面準位に起因する暗電流を減少させることができる。【０２０５】  （その他の実施形態）
なお、上述の実施形態では、本発明の素子分離を、図１０に示す各画素１０６中の素子分離に適用した。しかしながら、本発明の素子分離を、垂直シフトレジスタ１０８、水平シフトレジスタ１０９およびタイミング発生回路１１０等の周辺回路における素子分離にも適用することができる。その場合には、素子分離を形成する工程の短縮が可能となる。【０２０６】  また、上述の実施形態において、固体撮像装置が、撮像領域を動作させるための駆動回路を含む周辺回路領域を基板上に備えている場合、周辺回路領域及び撮像領域において異なる素子分離構造を設けてもよい。このようにすると、周辺回路領域に設けられる素子分離領域を、撮像領域に設けられる素子分離領域よりも小さくできるので、周辺回路領域の面積を削減することができる。【０２０７】  また、図１０に示す撮像領域１０７におけるＭＯＳＦＥＴは全てｎ型である。そのため、周辺回路をＮ型ＭＯＳＦＥＴのみで設計すると、注入工程を削減することができ工程の短縮化が可能である。【０２０８】  また、周辺回路にＣＭＯＳトランジスタを用いた場合には、電荷読み出しをさらに高速化することができる。【０２０９】  また、本発明における固体撮像装置をカメラに組み込むことにより、高解像度の撮像が可能となる。【０２１０】  なお、上述の実施形態では、シリコン基板に撮像素子を形成する場合について説明したが、本発明では、ＧａＡｓ等からなる半導体基板に撮像素子を形成する場合にも適用することができる。
【産業上の利用可能性】
【０２１１】  以上説明したように、本発明の固体撮像装置およびその製造方法では、低応力で十分な素子分離能力を有し、ハンプ特性に優れている素子分離を設けることができ、低暗電流の抑制と白キズ数の削減が可能である点で、産業上の利用可能性は高い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成17年5月17日(2005.5.17)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【書類名】特許請求の範囲
【請求項１】（補正後）
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去して溝を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記保護膜を除去する工程（ｃ）と、
前記工程（ｂ）の後に、水素を含む雰囲気中で１０００度以上１３００度以下の温度で熱処理を行う工程（ｄ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項２】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記熱処理を行うことにより、前記溝の上部が前記半導体基板を構成する半導体材料により覆われて半導体膜が形成され、
前記工程（ｄ）の後に、前記半導体膜に、前記素子形成領域とは異なる導電型の不純物を注入する工程（ｅ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項３】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記熱処理を行うことにより、前記溝の上部が前記半導体基板を構成する半導体材料により覆われて半導体膜が形成され、
前記工程（ｄ）の後に、前記半導体膜を酸化する工程（ｆ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項４】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の側面に位置する部分を熱酸化する工程（ｇ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項５】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記溝の側面上に絶縁膜を形成する工程（ｈ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項６】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離用領域は、前記撮像領域における前記素子分離用領域と同じ工程で形成されることを特徴とする固体撮像領域の製造方法。
【請求項７】（補正後）
請求項６に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することを特徴とする固体撮像装置の製造方法。
【請求項８】（補正後）
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域と前記素子分離用領域の側方に位置する領域とを露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜における前記開口の側面上に、サイドウォールを形成する工程（ｂ）と、
前記保護膜および前記サイドウォールをマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域にトレンチを形成する工程（ｃ）と、
前記トレンチを埋め込み用膜で埋めることにより、素子分離を形成する工程（ｄ）とを備えることを特徴とする固体撮像装置の製造方法。
【請求項９】（補正後）
請求項８に記載の固体撮像装置の製造方法であって、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記トレンチの表面部に位置する領域を酸化する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項１０】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ａ）では、前記開口の幅を、前記素子分離領域の幅よりも狭く形成することを特徴とする固体撮像装置の製造方法。
【請求項１１】（補正後）
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去して、深さが幅の２倍以上である溝を形成する工程（ｂ）と、
前記工程（ｂ）の後に、ＣＶＤ法により、前記溝を埋めるＴＥＯＳ膜を形成する工程（ｃ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項１２】（補正後）
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に素子分離溝を形成する工程において、前記素子分離溝の壁部をテーパ状に加工することを特徴とする固体撮像装置の製造方法。
【請求項１３】（補正後）
請求項１２に記載の固体撮像装置の製造方法であって、
前記素子分離溝を形成する工程よりも前に、前記半導体基板上に第１の絶縁膜及び該第１の絶縁膜と異なる種類の第２の絶縁膜を順次堆積した後、前記第１の絶縁膜及び前記第２の絶縁膜をパターニングする工程を備え、
前記素子分離溝を形成する工程は、パターニングされた前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板に対してエッチングを行なう工程を含むことを特徴とする固体撮像装置の製造方法。
【請求項１４】（補正後）
請求項１３に記載の固体撮像装置の製造方法であって、
前記半導体基板に対してエッチングを行う工程において、酸素ガスの流量を塩素ガスの流量の５％以下に設定することを特徴とする固体撮像装置の製造方法。
【請求項１５】（補正後）
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、
前記素子分離用領域には、前記半導体基板の一部に設けられたトレンチと、前記トレンチを埋める埋め込み用膜とが設けられ、
前記トレンチは、前記半導体基板のうち前記素子形成用領域の上を覆い前記半導体基板のうち前記素子分離用領域の上を露出する開口を有する保護膜と、前記保護膜における前記開口の側面上に設けられたサイドウォールとをマスクとして、前記半導体基板の一部を除去することにより形成されたことを特徴とする固体撮像装置。
【請求項１６】（補正後）
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成領域と、前記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、
前記素子分離用領域には、前記半導体基板の上部に位置する溝と、前記溝の少なくとも上部を覆い、前記複数の素子形成用領域の間を電気的に絶縁する素子分離用膜と、前記溝内の一部に設けられた空洞とが設けられていることを特徴とする固体撮像装置。
【請求項１７】（補正後）
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に設けられた素子分離溝の壁部がテーパ状に加工されていることを特徴とする固体撮像装置。
【請求項１８】（補正後）
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に設けられた素子分離溝の壁面が前記半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つことを特徴とする固体撮像装置。
【請求項１９】（補正後）
請求項８に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域には、ｎ型不純物が含まれており、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記トレンチの表面部に位置する部分にｐ型のイオンを注入する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２０】（補正後）
請求項１に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｉ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２１】（補正後）
請求項１５〜１８に記載の固体撮像装置を用いることを特徴とするカメラ。
【請求項２２】（削除）
【請求項２３】（削除）
【請求項２４】（削除）
【請求項２５】（削除）
【請求項２６】（削除）
【請求項２７】（削除）
【請求項２８】（削除）
【請求項２９】（削除）
【請求項３０】（削除）
【請求項３１】（削除）
【請求項３２】（削除）
【請求項３３】（削除）
【請求項３４】（削除）
【請求項３５】（削除）
【請求項３６】（削除）
【請求項３７】（削除）
【請求項３８】（削除）
【請求項３９】（削除）
【請求項４０】（削除）
【請求項４１】（削除）
【請求項４２】（削除）
【請求項４３】（削除）
【請求項４４】（削除）
【請求項４５】（削除）
【請求項４６】（削除）
【請求項４７】（削除）
【請求項４８】（削除）
【請求項４９】（削除）
【請求項５０】（削除）
【請求項５１】（削除）
【請求項５２】（削除）
【請求項５３】（削除）
【請求項５４】（削除）
【請求項５５】（削除）
【請求項５６】（削除）
【請求項５７】（削除）
【請求項５８】（削除）
【請求項５９】（削除）
【請求項６０】（削除）
【請求項６１】（削除）
【請求項６２】（削除）
５６
【手続補正書】
【提出日】平成17年9月12日(2005.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去して溝を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記保護膜を除去する工程（ｃ）と、
前記工程（ｂ）の後に、水素を含む雰囲気中で１０００度以上１３００度以下の温度で熱処理を行う工程（ｄ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項２】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記熱処理を行うことにより、前記溝の上部が前記半導体基板を構成する半導体材料により覆われて半導体膜が形成され、
前記工程（ｄ）の後に、前記半導体膜に、前記素子形成領域とは異なる導電型の不純物を注入する工程（ｅ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項３】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｄ）では、前記熱処理を行うことにより、前記溝の上部が前記半導体基板を構成する半導体材料により覆われて半導体膜が形成され、
前記工程（ｄ）の後に、前記半導体膜を酸化する工程（ｆ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項４】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の側面に位置する部分を熱酸化する工程（ｇ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項５】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記溝の側面上に絶縁膜を形成する工程（ｈ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項６】
請求項１に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離用領域は、前記撮像領域における前記素子分離用領域と同じ工程で形成されることを特徴とする固体撮像領域の製造方法。
【請求項７】
請求項６に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することを特徴とする固体撮像装置の製造方法。
【請求項８】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域と前記素子分離用領域の側方に位置する領域とを露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜における前記開口の側面上に、サイドウォールを形成する工程（ｂ）と、
前記保護膜および前記サイドウォールをマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域にトレンチを形成する工程（ｃ）と、
前記トレンチを埋め込み用膜で埋めることにより、素子分離を形成する工程（ｄ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項９】
請求項８に記載の固体撮像装置の製造方法であって、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記トレンチの表面部に位置する領域を酸化する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項１０】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ａ）では、前記開口の幅を、前記素子分離領域の幅よりも狭く形成することを特徴とする固体撮像装置の製造方法。
【請求項１１】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記保護膜をマスクとしてエッチングを行うことにより、前記半導体基板のうち前記素子分離用領域に位置する部分を除去して、深さが幅の２倍以上である溝を形成する工程（ｂ）と、
前記工程（ｂ）の後に、ＣＶＤ法により、前記溝を埋めるＴＥＯＳ膜を形成する工程（ｃ）と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項１２】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に素子分離溝を形成する工程において、前記素子分離溝の壁部をテーパ状に加工することを特徴とする固体撮像装置の製造方法。
【請求項１３】
請求項１２に記載の固体撮像装置の製造方法であって、
前記素子分離溝を形成する工程よりも前に、前記半導体基板上に第１の絶縁膜及び該第１の絶縁膜と異なる種類の第２の絶縁膜を順次堆積した後、前記第１の絶縁膜及び前記第２の絶縁膜をパターニングする工程を備え、
前記素子分離溝を形成する工程は、パターニングされた前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板に対してエッチングを行なう工程を含むことを特徴とする固体撮像装置の製造方法。
【請求項１４】
請求項１３に記載の固体撮像装置の製造方法であって、
前記半導体基板に対してエッチングを行う工程において、酸素ガスの流量を塩素ガスの流量の５％以下に設定することを特徴とする固体撮像装置の製造方法。
【請求項１５】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、
前記素子分離用領域には、前記半導体基板の一部に設けられたトレンチと、前記トレンチを埋める埋め込み用膜とが設けられ、
前記トレンチは、前記半導体基板のうち前記素子形成用領域の上を覆い前記半導体基板のうち前記素子分離用領域の上を露出する開口を有する保護膜と、前記保護膜における前記開口の側面上に設けられたサイドウォールとをマスクとして、前記半導体基板の一部を除去することにより形成されたことを特徴とする固体撮像装置。
【請求項１６】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成領域と、前記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、
前記素子分離用領域には、前記半導体基板の上部に位置する溝と、前記溝の少なくとも上部を覆い、前記複数の素子形成用領域の間を電気的に絶縁する素子分離用膜と、前記溝内の一部に設けられた空洞とが設けられていることを特徴とする固体撮像装置。
【請求項１７】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に設けられた素子分離溝の壁部がテーパ状に加工されていることを特徴とする固体撮像装置。
【請求項１８】
光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、
前記半導体基板における前記光電変換部同士の間及び前記光電変換部と前記活性領域との間に設けられた素子分離溝の壁面が前記半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つことを特徴とする固体撮像装置。
【請求項１９】
請求項８に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域には、ｎ型不純物が含まれており、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記トレンチの表面部に位置する部分にｐ型のイオンを注入する工程をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２０】
請求項１に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｉ）をさらに備えることを特徴とする固体撮像装置の製造方法。
【請求項２１】
請求項１５〜１８に記載の固体撮像装置を用いることを特徴とするカメラ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法に関し、特に、半導体基板上に複数の画素を有する撮像領域が設けられた固体撮像装置とその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型の固体撮像装置は、各画素に供給される信号を、ＭＯＳトランジスタを含む増幅回路によって増幅して読み出すイメージセンサである。固体撮像装置のうちＣＭＯＳプロセスで製造されるいわゆるＣＭＯＳイメージセンサは、低電圧、低消費電力であり、周辺回路とワン・チップ化ができるという長所を有している。そのため、近年では、ＣＭＯＳイメージセンサがＰＣ用小型カメラなどの携帯機器の画像入力素子として注目されている。
【０００３】
図１０は、固体撮像装置の構成の一例を示す回路図である。この固体撮像装置は、複数の画素１０６がマトリックス状に配列された撮像領域１０７と、画素を選択するための垂直シフトレジスタ１０８および水平シフトレジスタ１０９と、垂直シフトレジスタ１０８および水平シフトレジスタ１０９に必要なパルスを供給するタイミング発生回路１１０とを同一の基板上に備えている。
【０００４】
撮像領域１０７内に配置する各画素１０６では、フォトダイオードからなる光電変換部１０１と、ソースが光電変換部１０１に接続され、ドレインが増幅用トランジスタ１０４のゲートに接続され、ゲートが垂直シフトレジスタ１０８からの出力パルス線１１１に接続された転送用トランジスタ１０２と、ソースが転送用トランジスタ１０２のドレインに接続され、ゲートが垂直シフトレジスタ１０８からの出力パルス線１１２に接続され、ドレインが電源１１３に接続されるリセット用トランジスタ１０３と、ドレインが電源１１３に接続され、ゲートが転送用トランジスタ１０２のドレインおよびリセット用トランジスタ１０３のソースに接続される増幅用トランジスタ１０４と、ドレインが増幅用トランジスタ１０４のソースに接続され、ゲートが垂直シフトレジスタ１０８からの出力パルス線１１４に接続され、ソースが信号線１１５に接続される選択用トランジスタ１０５とが設けられている。
【０００５】
撮像領域１０７において、素子分離用領域にＬＯＣＯＳやＳＴＩ（Shallow Trench Isoration）を形成した場合には、窒化膜等の膜ストレスや長時間にわたる高温の熱処理工程によって欠陥が発生しやすい。この欠陥は暗電流や白キズの発生原因となる。さらに、ＬＯＣＯＳを形成した場合には、バーズビーク幅が長くなるため撮像領域１０７の微細化が困難となる。また、ＳＴＩを形成した場合には、埋め込み酸化膜による応力が発生してしまう。
【０００６】
このような問題を解決する方法として、特許文献１に記載された従来技術がある。この従来技術について、図１１（ａ）〜（ｆ）を参照しながら説明する。図１１（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【０００７】
まず、図１１（ａ）に示す工程で、半導体基板５１の上部を熱酸化することにより、厚さ０．１μｍのゲート絶縁膜５２を形成する。次に、ゲート絶縁膜５２の上からイオン注入を行うことにより、半導体基板５１の上部に、素子分離領域５３、光電変換部５４およびドレイン領域５５を形成する。ここで、光電変換部５４およびドレイン領域５５としてｎ型の不純物をイオン注入する場合には、素子分離領域５３としてｐ型の不純物をイオン注入する。
【０００８】
次に、図１１（ｂ）に示す工程で、ゲート絶縁膜５２の上に厚さ約０．３μｍのＣＶＤ酸化膜５６を堆積する。
【０００９】
次に、図１１（ｃ）に示す工程で、ＣＶＤ酸化膜５６の上に、ゲート電極を形成する領域に開口を有するレジスト（図示せず）を形成する。そのレジストをマスクとしてＲＩＥ（Reactive Ion Etching）法によりエッチングを行うことにより、ＣＶＤ酸化膜５６を貫通する溝５７を形成する。
【００１０】
次に、図１１（ｄ）に示す工程で、溝５７（図１１（ｃ）に示す）を埋めるポリシリコン膜５８を形成する。
【００１１】
次に、図１１（ｅ）に示す工程で、ポリシリコン膜５８の上に、溝５７よりも大きな内径を有する溝を有するレジスト（図示せず）を形成する。そして、そのレジストをマスクとしてポリシリコン膜５８（図１１（ｄ）に示す）に対してＲＩＥを行うことにより、ゲート電極を含む配線パターン５８ａを形成する。
【００１２】
次に、図１１（ｆ）に示す工程で、ゲート絶縁膜５２および配線パターン５８ａの上にＳｉＯ2 等の層間絶縁膜５９を堆積する。そして、ＲＩＥ法により層間絶縁膜５９を貫通してドレイン領域５５に到達する溝を形成し、溝を導体で埋めることにより、信号線６０を形成する。
【特許文献１】特開１０−３７３８１８号公報
【特許文献２】特開２０００−１９６０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来の固体撮像装置の製造方法では、以下のような不具合が生じていた。
【００１４】
上述したようにイオン注入により素子分離領域５３の注入層を形成した場合には、素子分離用領域としての分離能力を十分に確保するためにチャンネルストップ注入層の幅を広くする必要がある。しかしながら、素子分離領域５３の幅を広くするのは、固体撮像装置の微細化の要請に反する。
【００１５】
一方、チャンネルストップ注入層の幅を狭くして不純物の注入量を多くすることにより分離能力を確保すると、光電変換部５４と素子分離領域５３とのＰＮ接合のリークが増加してしまう。これは、暗電流及び白キズの増加につながってしまう。
【００１６】
本発明の目的は、素子分離用領域の分離能力を確保しつつ微細化が可能であり、低暗電流および白キズ数の低減を実現できる固体撮像装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、半導体基板の上に、上記半導体基板のうち上記素子分離用領域と上記素子分離用領域の側方に位置する領域とを露出する開口を有する保護膜を形成する工程（ａ）と、上記保護膜における上記開口の側面上に、サイドウォールを形成する工程（ｂ）と、上記保護膜および上記サイドウォールをマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域にトレンチを形成する工程（ｃ）と、上記トレンチを埋め込み用膜で埋めることにより、素子分離を形成する工程（ｄ）とを備える。
【００１８】
これにより、工程（ｃ）において、トレンチを、サイドウォールをマスクとしたエッチングによって形成しているため、保護膜における開口の幅よりも、サイドウォールの厚さの分だけ、トレンチの幅を狭くすることができる。したがって、保護膜の開口を、現時点でパターニングにより形成できる最小の開口幅で形成した場合でも、それよりも狭いトレンチを形成することができる。
【００１９】
トレンチの幅を狭くしても、トレンチ内を埋める埋め込み用膜の素子分離能力は高いので、素子分離能力を確保することはできる。そして、トレンチの幅を狭くすることにより、その分だけ素子形成用領域と素子分離との間の距離を長くすることができる。したがって、トレンチを埋め込み用膜で埋めた後にトレンチ付近で熱応力が発生しても、素子形成用領域の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。
【００２０】
上記半導体基板のうち上記素子形成用領域には、ｎ型不純物が含まれており、上記工程（ｃ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記トレンチの表面部に位置する部分にｐ型のイオンを注入する工程をさらに備えていてもよい。この場合には、暗電流が、トレンチの形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうちトレンチの表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチの表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。
【００２１】
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記トレンチの表面部に位置する領域を酸化する工程をさらに備えていてもよい。
【００２２】
上記工程（ａ）では、上記保護膜として、第１の絶縁膜と、上記第１の絶縁膜の上に設けられ、耐酸化性の性質を有する第２の絶縁膜とを形成することができる。
【００２３】
上記工程（ｄ）では、上記埋め込み用膜を、ＣＶＤ法により堆積することができる。
【００２４】
上記工程（ｄ）では、上記埋め込み用膜を、上記保護膜の上記開口を埋めるように形成した後に、上記保護膜を上記埋め込み用膜よりも深く除去することにより、上記素子分離を、上記半導体基板の上面よりも高く形成してもよい。この場合には、埋め込み用膜の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板および埋め込み用膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、埋め込み用膜を高く形成すると、このおそれを回避することができる。
【００２５】
上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離は、上記撮像領域における上記素子分離と同じ工程で形成されてもよい。この場合には、工程を簡略化することができる。
【００２６】
上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することができる。
【００２７】
本発明の第２の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分の少なくとも一部を露出する開口を有する保護膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記保護膜をマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分のうちの少なくとも一部を除去してパターニングする工程（ｂ）と、上記工程（ｂ）の後に、上記半導体基板のうち上記パターニングをした上記素子分離領域の表面に位置する部分を酸化することにより素子分離用の酸化膜を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記保護膜のうちの少なくとも一部を除去する工程（ｄ）とを備える。
【００２８】
このように、凹部を形成した後に酸化を行うことにより、バーズビーグの発生を抑制することができるため、素子の微細化を図ることができる。また、凹部の表面を酸化することにより素子分離用の酸化膜を形成するので、この酸化膜が形成されるのは、素子形成領域から離れた領域となる。したがって、素子形成領域に近い領域では応力が低減され、窒化膜等の膜ストレスや熱処理に起因する欠陥が発生しにくくなる。よって、十分な素子分離能力を有し、欠陥が原因の暗電流や白キズが少ない固体撮像装置を得ることができる。
【００２９】
上記工程（ａ）では、上記保護膜として、パッド絶縁膜と、上記パッド絶縁膜の上方に位置する耐酸化性膜とを形成してもよい。
【００３０】
上記工程（ａ）では、上記パッド絶縁膜と上記耐酸化性膜との間に、酸化性膜を介在させてもよく、この場合には、酸化性膜の厚みを調整することにより、半導体基板の角部を効率良く丸めることができる。
【００３１】
上記工程（ｃ）の後に、上記素子分離用の酸化膜のうちの一部をエッチングにより除去することにより、微細パターンを形成することが可能となる。
【００３２】
上記工程（ｃ）では、上記半導体基板の表面にバースビーグが形成されうる。この場合には、上記工程（ｃ）の後に、上記バースビーグの一部を除去すれば、バーズビーグの幅を狭くすることができ、活性領域の面積を大きくすることができる。
【００３３】
上記半導体基板のうち上記素子形成用領域に位置する部分は、ｎ型不純物が含まれており、上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体基板のうち上記上記パターニングをした上記素子分離領域の表面に位置する部分にｐ型のイオンを注入する工程をさらに備えていてもよい。この場合には、暗電流が、凹部の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうち凹部の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、凹部の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。
【００３４】
上記工程（ａ）では、上記開口の幅を、上記素子分離領域の幅よりも狭く形成することにより、工程（ｃ）において、水平方向および鉛直方向に素子分離用の酸化膜が広がっても、この酸化膜が、必要な素子分離能力を得るのに必要な体積以上に大きく形成されることがない。
【００３５】
上記工程（ｄ）では、上記保護膜を、上記素子分離用の酸化膜の上面よりも深く除去することにより、上記素子分離領域の高さを上記半導体基板の上面よりも高くすることが好ましい。この場合には、素子分離用の酸化膜の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板および素子分離用の酸化膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし素子分離用の酸化膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち酸化膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、埋め込み用膜を高く形成すると、このおそれを回避することができる。
【００３６】
上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離領域は、上記撮像領域における上記素子分離領域と同じ工程で形成されてもよい。この場合には、工程を簡略化することができる。
【００３７】
上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成することができる。この場合には、注入工程数を少なくすることができるので、工程を簡略化することができる。
【００３８】
本発明の第３の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、上記保護膜をマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分を除去して溝を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記保護膜を除去する工程（ｃ）と、上記工程（ｂ）の後に、水素を含む雰囲気中で１０００度以上１３００度以下の温度で熱処理を行う工程（ｄ）とを備える。
【００３９】
これにより、工程（ｄ）では、溝の下部に空洞を残した状態で、半導体基板を構成する半導体材料によって溝の上部が覆われる。素子分離用領域内に空洞が残っていることにより、たとえ高温の熱処理等を行っても、応力の発生を抑制することができる。そして、応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。
【００４０】
上記工程（ｄ）の後に、上記半導体膜に、上記素子形成領域とは異なる導電型の不純物を注入する工程（ｅ）をさらに備えていてもよい。この場合には、半導体膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。
【００４１】
あるいは、上記工程（ｄ）の後に、上記半導体膜を酸化する工程（ｆ）をさらに備えていてもよい。この場合には、半導体膜が絶縁膜となるため、複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。
【００４２】
上記工程（ｂ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記溝の側面に位置する部分を熱酸化する工程（ｇ）をさらに備えていてもよい。この場合には、溝を形成する際に発生するダメージを修復することができるため、界面準位が原因となって生じるリーク電流を削減することができる。
【００４３】
あるいは、上記工程（ｂ）の後で上記工程（ｄ）の前に、上記溝の側面上に絶縁膜を形成する工程（ｈ）をさらに備えていてもよい。この場合には、溝を形成する際に溝の側面上に生じたダメージを覆うことができるため、界面準位が原因となって生じるリーク電流を削減することができる。
【００４４】
上記半導体基板のうち上記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、上記工程（ｂ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｉ）をさらに備えていてもよい。この場合には、分離耐圧を向上させることができる。
【００４５】
上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離用領域は、上記撮像領域における上記素子分離用領域と同じ工程で形成されていてもよく、この場合には、工程の簡略化が可能となる。
【００４６】
上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成してもよく、この場合には、注入工程数が少なくなることにより工程の簡略化が可能となる。
【００４７】
本発明の第４の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、上記保護膜をマスクとしてエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分を除去して、深さが幅の２倍以上である溝を形成する工程（ｂ）と、上記工程（ｂ）の後に、ＣＶＤ法により、上記溝を埋めるＴＥＯＳ膜を形成する工程（ｃ）とを備える。
【００４８】
これにより、工程（ｃ）では、ＴＥＯＳ膜内の一部に空洞が生じやすくなる。空洞が生じた場合には、ＴＥＯＳ膜が半導体基板に与える応力を低減することができる。応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、ＴＥＯＳ膜および空洞により、十分な素子分離耐圧を確保できる。
【００４９】
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体基板のうち上記溝の側面に位置する部分を熱酸化する工程（ｄ）をさらに備えていてもよい。この場合には、溝を形成する際に発生するダメージを修復することができるため、界面準位が原因となって生じるリーク電流を削減することができる。
【００５０】
あるいは、上記工程（ｂ）の後で上記工程（ｃ）の前に、上記溝の側面上に絶縁膜を形成する工程（ｅ）をさらに備えていてもよい。この場合には、溝を形成する際に生じたダメージを有する溝の表面上を覆うことができるため、界面準位が原因となって生じるリーク電流を削減することができる。
【００５１】
上記半導体基板のうち上記素子形成用領域に位置する部分は、ｎ型不純物が含まれており、上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体基板のうち上記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｆ）をさらに備えていてもよい。この場合には、分離耐圧を向上させることができる。
【００５２】
上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離用領域は、上記撮像領域における上記素子分離用領域と同じ工程で形成されてもよく、この場合には、工程の簡略化が可能である。
【００５３】
上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成してもよく、この場合には、注入工程数が少なくなることにより工程の簡略化が可能となる。
【００５４】
本発明に係る第５の固体撮像装置の製造方法は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に素子分離溝を形成する工程において、素子分離溝の壁部をテーパ状に加工する。
【００５５】
第５の固体撮像装置の製造方法によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝を形成するため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁部をテーパ状に加工するため、光電変換部又は活性領域となる半導体基板と素子分離領域との境界に発生する応力を低減できる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）におけるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。
【００５６】
本発明に係る第６の固体撮像装置の製造方法は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置の製造方法であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に素子分離溝を形成する工程において、素子分離溝の壁面と半導体基板の表面との間の角度を１１０°以上で且つ１３０°以下にする。
【００５７】
第６の固体撮像装置の製造方法によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝を形成するため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁面と半導体基板の表面との間の角度を１１０°以上で且つ１３０°以下にするため、光電変換部又は活性領域となる半導体基板の表面と素子分離領域の表面との境界に発生するせん断応力を最小化することができる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）において、せん断応力に起因して発生する応力によるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。
【００５８】
第５又は第６の固体撮像装置の製造方法において、素子分離溝を形成する工程よりも前に、半導体基板上に第１の絶縁膜及び該第１の絶縁膜と異なる種類の第２の絶縁膜を順次堆積した後、第１の絶縁膜及び第２の絶縁膜をパターニングする工程を備え、素子分離溝を形成する工程は、パターニングされた第１の絶縁膜及び第２の絶縁膜をマスクとして半導体基板に対してエッチングを行なう工程を含んでいてもよい。この場合、半導体基板に対してエッチングを行なう工程において、酸素ガスの流量を塩素ガスの流量の５％以下に設定することが好ましい。このようにすると、素子分離溝の壁部を確実にテーパ状に加工することができる。
【００５９】
第５又は第６の固体撮像装置の製造方法において、光電変換部の導電型がｎ型である場合、素子分離溝を形成する工程よりも後に、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にｐ型半導体層を形成する工程を備え、光電変換部の導電型がｐ型である場合、素子分離溝を形成する工程よりも後に、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にｎ型半導体層を形成する工程を備えていることが好ましい。
【００６０】
このようにすると、シリコン基板における素子分離領域と接する箇所に生じる界面準位に起因する暗電流を減少させることができる。
【００６１】
第５又は第６の固体撮像装置の製造方法において、固体撮像装置は、撮像領域を動作させるための駆動回路を含む周辺回路領域を半導体基板上に備え、周辺回路領域及び撮像領域において同時に素子分離構造を設けることが好ましい。
【００６２】
このようにすると、製造工程の短縮が可能になる。
【００６３】
第５又は第６の固体撮像装置の製造方法において、固体撮像装置は、撮像領域を動作させるための駆動回路を含む周辺回路領域を半導体基板上に備え、周辺回路領域及び撮像領域において異なる素子分離構造を設けることが好ましい。
【００６４】
このようにすると、周辺回路領域に設けられる素子分離領域を、撮像領域に設けられる素子分離領域よりも小さくできるので、周辺回路領域の面積を削減することができる。
【００６５】
第５又は第６の固体撮像装置の製造方法において、周辺回路領域に設けられるトランジスタとしてｎ型ＭＯＳトランジスタのみ又はｐ型ＭＯＳトランジスタのみを用いることが好ましい。
【００６６】
このようにすると、固体撮像装置の製造に必要な不純物注入工程を削減できるので、工程短縮が可能になる。
【００６７】
第５又は第６の固体撮像装置の製造方法において、周辺回路領域に設けられるトランジスタとしてＣＭＯＳトランジスタを用いることが好ましい。
【００６８】
このようにすると、高速電荷読み出しが可能な固体撮像装置を実現できる。
【００６９】
本発明に係るカメラの製造方法は、本発明に係る第５又は第６の固体撮像装置の製造方法を用いたカメラの製造方法であるので、高解像度の撮像が可能なカメラを実現することができる。
【００７０】
本発明の第１の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、上記素子分離用領域には、上記半導体基板の一部に設けられたトレンチと、上記トレンチを埋める埋め込み用膜とが設けられ、上記トレンチは、上記半導体基板のうち上記素子形成用領域の上を覆い上記半導体基板のうち上記素子分離用領域の上を露出する開口を有する保護膜と、上記保護膜における上記開口の側面上に設けられたサイドウォールとをマスクとして、上記半導体基板の一部を除去することにより形成されたものである。
【００７１】
この固体撮像装置においては、サイドウォールをマスクとして半導体基板の一部を除去することによりトレンチが形成されているため、保護膜における開口の幅よりも、サイドウォールの厚さの分だけ、トレンチの幅が狭くなっている。したがって、保護膜の開口が、現時点でパターニングにより形成できる最小の開口幅で形成した場合でも、トレンチの幅はそれより狭くなる。
【００７２】
トレンチの幅が狭くても、トレンチ内を埋める埋め込み用膜の素子分離能力は高いので、素子分離能力を確保することはできる。そして、トレンチの幅が狭くなっていることにより、その分だけ素子形成用領域と素子分離との間の距離を長くなっている。したがって、トレンチ付近で熱応力が発生しても、素子形成用領域の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。
【００７３】
上記半導体基板における上記素子形成用領域には、ｎ型の不純物が含まれており、上記半導体基板の上記素子分離用領域において、上記トレンチの表面部に位置する部分には、ｐ型の不純物が含まれていてもよい。この場合には、暗電流が、トレンチの形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうちトレンチの表面付近に位置する領域にｐ型の不純物が含まれることにより、トレンチの表面付近と素子の活性領域との間にエネルギー的な障壁が形成され、キャリアの移動が抑制される。
【００７４】
上記トレンチの表面上にはシリコン酸化膜が設けられていてもよい。
【００７５】
上記埋め込み用膜の高さは、上記半導体基板の上面の高さよりも高くてもよい。この場合には、埋め込み用膜の上にゲート配線等の配線が設けられている場合であっても、互いに絶縁すべき配線同士が短絡しにくい。以下にその理由について説明する。配線は、半導体基板および埋め込み用膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、埋め込み用膜を高く形成すると、このおそれを回避することができる。
【００７６】
本発明の第２の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成領域と、上記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、上記半導体基板のうち上記素子分離領域に位置する部分はパターニングされ、上記半導体基板のうち上記パターニングした上記素子分離領域の表面に露出する部分を酸化することにより得られ、上記パターニングした上記素子分離領域を埋める素子分離用の酸化膜を備える。
【００７７】
このように、凹部を形成した後に酸化を行うことにより、バーズビーグの発生を抑制することができるため、素子の微細化を図ることができる。また、凹部の表面を酸化することにより素子分離用の酸化膜を形成するので、この酸化膜が形成されるのは、素子形成領域から離れた領域となる。したがって、素子形成領域に近い領域では応力が低減され、窒化膜等の膜ストレスや熱処理に起因する欠陥が発生しにくくなる。よって、欠陥が原因となって、暗電流や白キズが発生するのを防止することができるとともに、十分な素子分離能力を確保することができる。
【００７８】
上記半導体基板における上記素子形成用領域には、ｎ型の不純物が含まれており、上記半導体基板の上記素子分離用領域において、上記半導体基板のうち上記凹部の表面部に位置する部分には、ｐ型の不純物が含まれていてもよい。この場合には、暗電流が、凹部の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうち凹部の表面付近に位置する領域にｐ型の不純物が含まれることにより、凹部の表面付近と素子の活性領域との間にエネルギー的な障壁が形成され、キャリアの移動が抑制される。
【００７９】
上記素子分離用の酸化膜の高さは、上記半導体基板の上面の高さよりも高いことが好ましい。この場合には、素子分離用の酸化膜の上にゲート配線等の配線が設けられている場合であっても、互いに絶縁すべき配線同士が短絡しにくい。以下にその理由について説明する。配線は、半導体基板および素子分離用の酸化膜の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし素子分離用の酸化膜が半導体基板の上面よりも低く形成されていれば、導体膜のうち素子分離用の酸化膜の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じるが、素子分離用の酸化膜を高く形成すると、このおそれを回避することができる。
【００８０】
なお、上述のような固体撮像装置をカメラとして用いると、高解像度の撮像が可能となる。
【００８１】
本発明の第３の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成領域と、上記複数の素子形成用領域の間に位置する素子分離領域とが設けられる固体撮像装置であって、上記素子分離用領域には、上記半導体基板の上部に位置する溝と、上記溝の少なくとも上部を覆い、上記複数の素子形成用領域の間を電気的に絶縁する素子分離用膜と、上記溝内の一部に設けられた空洞とが設けられている。
【００８２】
このように空洞を有する素子分離用領域では、素子分離用領域から半導体基板に及ぼされる応力が低減される。応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、素子分離用膜および空洞により、十分な素子分離耐圧を確保できる。
【００８３】
上記素子分離用膜が、上記空洞の上を覆い、ｐ型不純物を含む膜である場合には、素子分離用膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。
【００８４】
上記素子分離用膜が、上記空洞の上を覆うシリコン酸化膜である場合には、絶縁膜であるシリコン酸化膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。
【００８５】
上記素子分離用膜は、上記溝を埋めるＴＥＯＳ膜であって、上記空洞は、上記ＴＥＯＳ膜内の一部に設けられている場合には、絶縁膜であるＴＥＯＳ膜によって複数の素子形成用領域が互いに電気的に分離されるため、十分な素子分離耐圧を確保することができる。
【００８６】
なお、上述したような固体撮像装置をカメラに用いると、高解像度を実現することができる。
【００８７】
本発明の第４の固体撮像装置は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に設けられた素子分離溝の壁部がテーパ状に加工されている。
【００８８】
第４の固体撮像装置によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝が設けられているため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁部がテーパ状に加工されているため、光電変換部又は活性領域となる半導体基板と素子分離領域との境界に発生する応力を低減できる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）におけるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。
【００８９】
本発明の第５の固体撮像装置は、光電変換部と活性領域とをそれぞれ有する複数の単位画素が配列された撮像領域を半導体基板上に備えた固体撮像装置であって、半導体基板における光電変換部同士の間及び光電変換部と活性領域との間に設けられた素子分離溝の壁面が半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つ。
【００９０】
第５の固体撮像装置によると、光電変換部同士の間及び光電変換部と活性領域との間に、素子分離領域となる素子分離溝が設けられているため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該素子分離溝の壁面が半導体基板の表面に対して１１０°以上で且つ１３０°以下の角度を持つため、光電変換部又は活性領域となる半導体基板の表面と素子分離領域の表面との境界に発生するせん断応力を最小化することができる。従って、光電変換部（例えばフォトダイオード等）又は活性領域（例えばトランジスタのソース領域及びドレイン領域等）において、せん断応力に起因して発生する応力によるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。
【００９１】
第４又は第５の固体撮像装置において、光電変換部の導電型がｎ型である場合、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にはｐ型半導体層が設けられており、光電変換部の導電型がｐ型である場合、光電変換部となる半導体基板のうち素子分離溝と接する領域の少なくとも一部分にはｎ型半導体層が設けられていることが好ましい。
【００９２】
このようにすると、シリコン基板における素子分離領域と接する箇所に生じる界面準位に起因する暗電流を減少させることができる。
【００９３】
第４又は第５の固体撮像装置において、撮像領域を動作させるための駆動回路を含む周辺回路領域を前記半導体基板上に備え、周辺回路領域及び撮像領域において同じ素子分離構造が用いられていることが好ましい。
【００９４】
このようにすると、固体撮像装置の製造工程を簡単化できる。
【００９５】
第４又は第５の固体撮像装置において、撮像領域を動作させるための駆動回路を含む周辺回路領域を半導体基板上に備え、周辺回路領域及び撮像領域において異なる素子分離構造が用いられていることが好ましい。
【００９６】
このようにすると、周辺回路領域に設けられる素子分離領域を、撮像領域に設けられる素子分離領域よりも小さくできるので、周辺回路領域の面積を削減することができる。
【００９７】
第４又は第５の固体撮像装置において周辺回路領域を設ける場合、周辺回路領域に設けられるトランジスタはｎ型ＭＯＳトランジスタのみであるか又はｐ型ＭＯＳトランジスタのみであることが好ましい。
【００９８】
このようにすると、固体撮像装置の製造に必要な不純物注入工程を削減できるので、工程短縮が可能になる。
【００９９】
第４又は第５の固体撮像装置において周辺回路領域を設ける場合、周辺回路領域に設けられるトランジスタはＣＭＯＳトランジスタであることが好ましい。
【０１００】
このようにすると、高速電荷読み出しが可能な固体撮像装置を実現できる。
【０１０１】
本発明に係るカメラは、本発明に係る第４又は第５の固体撮像装置を用いたカメラであるので、高解像度の撮像を行なうことができる。
【発明の効果】
【０１０２】
本発明に係わる固体撮像装置および製造方法は、フォトダイオード同士を分離するための素子分離形成領域や、フォトダイオードと活性領域とを分離するための素子分離用領域に適用することができ、低応力で十分な素子分離能力を有し、ハンプ特性に優れている。したがって、低暗電流の抑制と白キズ数の削減が可能である。
【発明を実施するための最良の形態】
【０１０３】
以下に、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説明する。なお、以下の実施形態では、本発明を、フォトダイオード同士の間の素子分離用領域や、フォトダイオードと活性領域との間の素子分離用領域に適用する場合について説明する。
【０１０４】
（第１の実施形態）
図１（ａ）〜（ｆ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１０５】
本実施形態の固体撮像素子の製造工程では、まず、図１（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１０６】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２０μｍ程度に設定する。
【０１０７】
次に、図１（ｂ）に示す工程で、厚さ１０〜２００ｎｍ程度のシリコン窒化膜等からなる耐酸化性膜（図示せず）を、開口４の表面を埋めるように堆積する。その後、耐酸化性膜に対して異方性ドライエッチングを行うことにより、開口４の側面上に耐酸化性のサイドウォール５を形成する。このとき、耐酸化性膜３の厚みとサイドウォール用の耐酸化性膜の厚みとを変化させることにより、サイドウォール５の厚みを調節することができる。なお、本実施形態では、耐酸化性膜３およびサイドウォール５としてシリコン窒化膜を用いて説明したが、その代わりとして、酸化膜、シリコン膜、酸窒化膜を用いてもよい。
【０１０８】
次に、図１（ｃ）に示す工程で、耐酸化性膜３およびサイドウォール５をマスクにして選択的なエッチングを行うことにより、半導体基板１の上部を除去して深さ５０〜５００ｎｍ程度のトレンチ６を形成する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。
【０１０９】
次に、図１（ｄ）に示す工程で、半導体基板１のうちトレンチ６の側面に露出する部分を熱酸化することにより、厚さ４０ｎｍ程度の内壁熱酸化膜７を形成する。内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチ６の上縁部に露出するエッジ部を丸めることができる。その後、基板上に、トレンチ６および開口４を埋め、耐酸化性膜３の上を覆う、厚さ６００ｎｍ程度の酸化膜からなる埋め込み用膜８を堆積する。なお、本実施形態では、埋め込み用膜８として酸化膜を用いて説明したが、その代わりとして酸窒化膜を用いてもよい。
【０１１０】
次に、図１（ｅ）に示す工程で、耐酸化性膜３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋め込み用膜８の上部を研磨して除去する。
【０１１１】
次に、図１（ｆ）に示す工程で、耐酸化性膜３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなる埋め込み用膜８よりも、シリコン窒化膜からなる耐酸化性膜３およびサイドウォール５の方が深く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２やサイドウォール５の高さよりも埋め込み用膜８の方が高く形成される。
【０１１２】
その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。
【０１１３】
以下に、本実施形態で得られる効果について説明する。
【０１１４】
本実施形態では、トレンチ６を、サイドウォール５をマスクとしたエッチングによって形成している。そのため、開口４（図１（ａ）等に示す）の開口幅よりも、サイドウォール５の厚さの分だけ、トレンチ６の幅を狭くすることができる。したがって、開口４を、現時点でパターニングにより形成できる最小の開口幅で形成した場合でも、それよりも狭いトレンチ６を形成することができる。
【０１１５】
トレンチ６の幅を狭くしても、トレンチ６内を埋める埋め込み用膜８の素子分離能力は高いので、素子分離能力を確保することはできる。そして、トレンチ６の幅を狭くすることにより、その分だけ光電変換部９および活性領域１０とトレンチ６の表面との間の距離を長くすることができる。したがって、トレンチ６を埋め込み用膜８で埋めた後にトレンチ６付近で熱応力が発生しても、光電変換部９および活性領域１０の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。具体的には、従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【０１１６】
また、本実施形態では、トレンチ６を形成した後に、ｐ型の不純物を注入している。これにより、暗電流が、トレンチ６の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板１のうちトレンチ６の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチ６の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。
【０１１７】
さらに、本実施形態では、内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチの上縁部に露出するエッジ部を丸めている。これにより、素子の動作時に、半導体基板１のエッジ部に電界集中が起こるのを防止することができる。
【０１１８】
さらに、本実施形態では、埋め込み用膜８を半導体基板１の上面よりも高く形成している。これにより、埋め込み用膜８の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板１および埋め込み用膜８の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜８が半導体基板１の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜８の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じる。本実施形態では、埋め込み用膜８を高く形成しているので、このおそれを回避することができる。
【０１１９】
（第２の実施形態）
図２（ａ）〜（ｆ）は、第２の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１２０】
本実施形態の固体撮像装置の製造工程では、まず、図２（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１２１】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。
【０１２２】
次に、図２（ｂ）に示す工程で、厚さ１０〜２００ｎｍ程度のシリコン窒化膜等からなる耐酸化性膜（図示せず）を、開口４の表面を埋めるように堆積する。その後、耐酸化性膜に対して異方性ドライエッチングを行うことにより、開口４の側面上に耐酸化性のサイドウォール５を形成する。このとき、耐酸化性膜３の厚みとサイドウォール用の耐酸化性膜の厚みとを変化させることにより、サイドウォール５の厚みを調節することができる。なお、本実施形態では、耐酸化性膜３およびサイドウォール５としてシリコン窒化膜を用いて説明したが、その代わりとして、酸化膜、シリコン膜、酸窒化膜を用いてもよい。
【０１２３】
次に、図２（ｃ）に示す工程で、耐酸化性膜３およびサイドウォール５をマスクにして選択的なエッチングを行うことにより、半導体基板１の上部を除去して深さ５０〜５００ｎｍ程度のトレンチ６を形成する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。
【０１２４】
次に、図２（ｄ）に示す工程で、半導体基板１のうちトレンチ６の側面に露出する部分を熱酸化することにより、厚さ４０ｎｍ程度の内壁熱酸化膜７を形成する。内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチ６の上縁部に露出するエッジ部を丸めることができる。その後、基板上に、トレンチ６および開口４を埋め、耐酸化性膜３の上を覆う、厚さ６００ｎｍ程度のシリコン膜からなる埋め込み用膜１１を形成する。ここで、埋め込み用膜１１として、ポリシリコンやアモルファスシリコンを用いる。
【０１２５】
次に、図２（ｅ）に示す工程で、耐酸化性膜３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋め込み用膜１１の上部を研磨して除去する。
【０１２６】
次に、図２（ｆ）に示す工程で、耐酸化性膜３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコンに対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコンからなる埋め込み用膜１１よりも、シリコン窒化膜からなる耐酸化性膜３およびサイドウォール５の方が深く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２やサイドウォール５の高さよりも埋め込み用膜１１の方が高く形成される。
【０１２７】
その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上により、本実施形態の工程が終了する。
【０１２８】
以下に、本実施形態で得られる効果について説明する。
【０１２９】
本実施形態では、トレンチ６を、サイドウォール５をマスクとしたエッチングによって形成している。そのため、開口４（図２（ａ）等に示す）の開口幅よりも、サイドウォール５の厚さの分だけ、トレンチ６の幅を狭くすることができる。したがって、開口４を、現時点でパターニングにより形成できる最小の開口幅で形成した場合にも、それよりも狭いトレンチ６を形成することができる。
【０１３０】
トレンチ６の幅を狭くしても、トレンチ６の表面部には内壁熱酸化膜７が設けられているので、素子分離能力を確保することはできる。そして、トレンチ６の幅を狭くすることにより、その分だけ光電変換部９および活性領域１０とトレンチ６の表面との間の距離を長くすることができる。したがって、トレンチ６を埋め込み用膜１１で埋めた後にトレンチ６付近で熱応力が発生しても、光電変換部９および活性領域１０の方に流れるリーク電流を低減することができる。これにより、暗電流や白キズの発生を回避することができる。具体的には、従来のＳＴＩを有する撮像素子では、白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では、白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【０１３１】
さらに、本実施形態では、埋め込み用膜１１の材料としてポリシリコンやアモルファスシリコンを用いる。ポリシリコンやアモルファスシリコンの熱膨張率は半導体基板１と同程度であるので、埋め込み用膜１１から半導体基板１の方にかかる応力をさらに低減することができる。
【０１３２】
また、本実施形態では、トレンチ６を形成した後に、ｐ型の不純物を注入している。これにより、暗電流が、トレンチ６の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板１のうちトレンチ６の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチ６の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。
【０１３３】
さらに、本実施形態では、内壁熱酸化膜７を形成することにより、半導体基板１のうちトレンチの上縁部に露出するエッジ部を丸めている。これにより、素子の動作時に、半導体基板１のエッジ部に電界集中が起こるのを防止することができる。
【０１３４】
さらに、本実施形態では、埋め込み用膜１１を半導体基板１の上面よりも高く形成している。これにより、埋め込み用膜１１の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。以下にその理由について説明する。配線は、半導体基板１および埋め込み用膜１１の上を導体膜で覆った後に、この導体膜をパターニングすることにより形成する。もし埋め込み用膜１１が半導体基板１の上面よりも低く形成されていれば、導体膜のうち埋め込み用膜１１の上に位置する部分を除去することが困難となる。この場合に、残存した導体膜により、互いに絶縁すべき配線同士が接続されてしまうおそれが生じる。本実施形態では、埋め込み用膜１１を高く形成しているので、このおそれを回避することができる。
【０１３５】
（第３の実施形態）
図３（ａ）〜（ｄ）は、第３の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１３６】
本実施形態の固体撮像装置の製造方法では、まず、図３（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１３７】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２０μｍ程度に設定する。なお、この開口４の幅は、後にＬＯＣＯＳ酸化膜２１（図３（ｃ）に示す）を形成したときに素子分離領域が広がることを考慮して、狙い素子分離領域幅より狭くする。このように開口４の幅を調整することにより、素子分離領域の占める表面積を減少させることができるので、この方法を微細ＭＯＳ型撮像装置に適用すると有用である。
【０１３８】
次に、図３（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングする。このとき、半導体基板１を１０〜１００ｎｍ程度の深さまで除去し、開口４の深さを深くする。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。
【０１３９】
次に、図３（ｃ）に示す工程で、耐酸化性膜３を強化マスクにして、半導体基板１のうち開口４の表面に露出する部分を選択的に熱酸化することにより、ＬＯＣＯＳ酸化膜２１を形成する。ＬＯＣＯＳ酸化膜２１は、開口４の側面のうち半導体基板１が露出する部分を埋めるように形成する。なお、ＬＯＣＯＳ酸化膜２１における凸部分の高さおよび形状を調整することにより、後工程で導体膜をパターンニングしてゲート絶縁膜を形成する際に、導体膜を制御性よく除去することができる。したがって、微細加工が可能となる。
【０１４０】
次に、図３（ｄ）に示す工程で、ウェットエッチングを行うことにより耐酸化性膜３とパッド絶縁膜２の上部とを除去する。ここで、ＣＭＰ研磨を行うことにより、耐酸化性膜３およびパッド絶縁膜２を幾分除去した後にウェットエッチングを行って、残存する分を除去してもよい。
【０１４１】
なお、バーズビークの幅が長い場合は、ウエットエッチングを行ってバーズビーグを除去することにより、活性領域の面積を十分確保できるよう調節すればよい。
【０１４２】
その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。
【０１４３】
以下に、本実施形態で得られる効果について説明する。
【０１４４】
本実施形態では、半導体基板１のうちの上部を除去して凹部を形成した後にＬＯＣＯＳ酸化膜２１を形成する。これにより、バーズビークの発生を抑制することができる。よって、素子の微細化を図ることができる。
【０１４５】
また、凹部を形成してＬＯＣＯＳ酸化膜２１を形成するため、ＬＯＣＯＳ酸化膜２１が形成されるのは、素子の動作領域を確保することができる。
【０１４６】
また、図３（ｂ）に示す工程でｐ型不純物を注入することにより、暗電流が、凹部の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板１のうち凹部の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、凹部の表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。
【０１４７】
また、図３（ｄ）に示す工程で、ＬＯＣＯＳ酸化膜２１の高さを半導体基板１の高さよりも高くすることにより、ＬＯＣＯＳ酸化膜２１の上にゲート配線等の配線を形成しても、互いに絶縁すべき配線同士が短絡するのを防止することができる。
【０１４８】
（第４の実施形態）
図４（ａ）〜（ｄ）は、本発明の第４の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１４９】
本実施形態の固体撮像装置の製造方法では、まず、図４（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ１０〜３０ｎｍのからなる酸化性膜１２を形成し、酸化性膜１２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１５０】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２、酸化性膜１２および耐酸化性膜３を貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。なお、この開口４の幅は、後にＬＯＣＯＳ酸化膜２１を形成したときに素子分離領域が広がることを考慮して、狙い素子分離領域幅より狭くする。このように開口４の幅を調整することにより、素子分離領域の占める表面積を減少させることができるので、この方法を微細ＭＯＳ型撮像装置に適用すると有用である。
【０１５１】
次に、図４（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的に除去する。このとき、半導体基板１を１０〜１００ｎｍ程度の深さまで除去し、開口４の深さを深くする。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。
【０１５２】
次に、図４（ｃ）に示す工程で、耐酸化性膜３を強化マスクにして、半導体基板１のうち開口４の表面に露出する部分を選択的に熱酸化することにより、ＬＯＣＯＳ酸化膜２１を形成する。ＬＯＣＯＳ酸化膜２１は、開口４の側面のうち半導体基板１が露出する部分を埋めるように形成する。なお、ＬＯＣＯＳ酸化膜２１における凸部分の高さおよび形状を調整することにより、後工程で導体膜をパターンニングしてゲート絶縁膜を形成する際に、導体膜を制御性よく除去することができる。したがって、微細加工が可能となる。
【０１５３】
次に、図４（ｄ）に示す工程で、ウェットエッチングを行うことにより耐酸化性膜３と、酸化性膜１２と、パッド絶縁膜２の上部とを除去する。ここで、ＣＭＰ研磨を行うことにより、耐酸化性膜３、酸化性膜１２およびパッド絶縁膜２を幾分除去した後にウェットエッチングを行って、残存する分を除去してもよい。
【０１５４】
なお、バーズビークの幅が長い場合は、ウエットエッチングを行ってバースビーグを除去することにより活性領域の面積を十分確保できるよう調節する。
【０１５５】
その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。
【０１５６】
本実施形態では、第３の実施形態と同様の効果を得ることができる。それに加えて、パッド絶縁膜２と耐酸化性膜３との間に酸化性膜１２を設けることにより、半導体基板１の表面における素子分離領域との境界エッジを丸めることができる。よって、ハンプ特性（素子領域の端部におけるリーク電流についての特性）は改善することができる。
【０１５７】
従来では、素子分離領域としてＳＴＩを用いると、約１００００個の白キズが観測された。それに対し、本実施形態の撮像素子では、白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【０１５８】
（第５の実施形態）
本実施形態では、ゲート長０．３μｍ以下のＣＭＯＳプロセスに用いる素子分離を想定して説明を行う。図５（ａ）〜（ｅ）は、第５の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１５９】
本実施形態の固体撮像装置の製造方法では、まず、図５（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１６０】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。
【０１６１】
次に、図５（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングすることにより、半導体基板１にトレンチ３１を形成する。このとき、半導体基板１を５０〜５００ｎｍ程度の深さまで除去する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。この条件を、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整することにより、分離耐圧を向上させることができる。
【０１６２】
次に、図５（ｃ）に示す工程で、半導体基板１のうちトレンチ３１の側壁に位置する部分を熱酸化することにより、内壁絶縁膜３２を形成する。この内壁絶縁膜３２を形成することにより、トレンチ３１を形成する際に発生するダメージを修復することができるため、界面準位が原因となって生じるリーク電流を削減することができる。その後、エッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを除去する。
【０１６３】
なお、内壁絶縁膜３２を、熱酸化によって形成するかわりに、ＣＶＤ法等によって形成してもよい。また、内壁絶縁膜３２を、複数層の絶縁膜から形成してもよい。この場合には、トレンチ３１を形成する際にトレンチ３１の側面上に生じたダメージを覆うことができる。
【０１６４】
次に、図５（ｄ）に示す工程で、１０００℃〜１２００℃の水素雰囲気中で熱処理を行う。この条件で熱処理を行うと、シリコン原子が熱拡散し、トレンチ３１の内部に空洞３３が形成された状態でトレンチ３１の上部がシリコン３４により覆われる。
【０１６５】
次に、図５（ｅ）に示す工程で、半導体基板１のうち素子分離領域に位置する部分の上部にｐ型イオンを注入することにより、注入層３０を形成する。このとき、素子分離の分離耐圧を増加させることができるような濃度に調整する必要があり、本実施形態では、Ｂ原子を、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 、注入エネルギー３ｋｅＶ〜３０ｋｅＶの条件で注入している。ここで、必要な分離耐圧は、その素子分離がどの素子間を分離するかによって異なる。つまり、フォトダイオード同士の間における素子分離、フォトダイオードと活性領域との間の素子分離、活性領域同士の間の素子分離のそれぞれにおいて、注入の条件を調整する。
【０１６６】
その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。続いて、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。
【０１６７】
本実施形態では、半導体基板１内に、空洞３３を形成することにより異種材料を埋め込まずに素子分離領域を形成できるため、熱処理による応力を低減させることができる。そして、応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、内壁絶縁膜３２、空洞３３および注入層３０により、十分な素子分離耐圧を確保できる。
【０１６８】
従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【０１６９】
（第６の実施形態）
図６（ａ）〜（ｅ）は、第６の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１７０】
本実施形態の固体撮像装置の製造方法では、まず、図６（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１７１】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。
【０１７２】
次に、図６（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングすることにより、半導体基板１にトレンチ３１を形成する。このとき、半導体基板１を、５０〜５００ｎｍ程度の深さまで除去する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。
【０１７３】
次に、図６（ｃ）に示す工程で、トレンチ３１の側壁を熱酸化し、内壁絶縁膜３２を形成して、パッド絶縁膜２と耐酸化性膜３をエッチングにより除去する。
【０１７４】
次に、図６（ｄ）に示す工程で、１０００℃〜１２００℃の水素雰囲気中で熱処理を行う。これにより、半導体基板１表面は、シリコン原子が熱拡散することにより、空洞３３が素子分離領域内部に形成する。
【０１７５】
そして、次に、図６（ｅ）に示す工程で、半導体基板１のうち素子分離領域に位置する部分の上部を熱酸化することにより、酸化層３５を形成する。これにより、分離耐圧を増加することができる。
【０１７６】
その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。続いて、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。
【０１７７】
以下に、本実施形態で得られる効果について説明する。
【０１７８】
本実施形態では、半導体基板１内に、空洞３３を形成することにより異種材料を埋め込まずに素子分離領域を形成できるため、熱処理による応力を低減させることができる。そして、応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、内壁絶縁膜３２、空洞３３および酸化層３５により、十分な素子分離耐圧を確保できる。
【０１７９】
従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約１００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【０１８０】
（第７の実施形態）
図７（ａ）〜（ｅ）は、第７の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【０１８１】
本実施形態の固体撮像装置の製造方法では、まず、図７（ａ）に示す工程で、半導体基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。そして、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。
【０１８２】
その後、レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通して半導体基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。ここで、開口４の幅は、０．２μｍ程度に設定する。
【０１８３】
次に、図７（ｂ）に示す工程で、耐酸化性膜３をマスクにして半導体基板１を選択的にエッチングすることにより、半導体基板１にトレンチ３１を形成する。このとき、半導体基板１を５０〜５００ｎｍ程度の深さまで除去する。続いて、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー２．５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。この条件は、界面準位間を伝わって暗電流を引き起こす電子を束縛できるように調整する。
【０１８４】
次に、図７（ｃ）に示す工程で、半導体基板１のうちトレンチ３１の側壁に位置する部分を熱酸化することにより内壁絶縁膜３２を形成する。なお、内壁絶縁膜３２を、熱酸化によって形成するかわりに、ＣＶＤ法等によって形成してもよい。また、内壁絶縁膜３２を、複数層の絶縁膜から形成してもよい。その後、半導体基板１の上に、開口４内およびトレンチ３１内を埋め、耐酸化性膜３の上を覆うＴＥＯＳ（Tetra Ethyl Oxosilane）膜３６を形成する。
【０１８５】
次に、図７（ｄ）に示す工程で、ＣＭＰ法によって研磨を行うことにより、ＴＥＯＳ膜３６のうち開口４の途中の深さまでを除去する。
【０１８６】
次に、図７（ｅ）に示す工程で、エッチングにより、耐酸化性膜３とパッド絶縁膜２のうちの上部とを除去する。これにより、ＴＥＯＳ膜３６の高さは、半導体基板１における素子形成領域の上面よりも高くなる。その後、半導体基板１のうち所望の領域にイオン注入を行うことにより、光電変換部９および活性領域１０を形成する。続いて、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。以上の工程により、本実施形態の工程が終了する。
【０１８７】
以下に、本実施形態で得られる効果について説明する。
【０１８８】
本実施形態では、素子分離内に空洞３７を形成するので、素子分離のＴＥＯＳ膜３６が半導体基板１に与える応力を低減することができる。応力を低減することにより欠陥の発生が抑制され、低暗電流および白キズの発生を抑制することができる。同時に、内壁絶縁膜３２、ＴＥＯＳ膜３６、空洞３７により、十分な素子分離耐圧を確保できる。なお、トレンチ３１の深さを幅の２倍以上にした場合には、空洞３７が形成されやすくなる。
【０１８９】
従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では白キズ数が約２０００個になる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。また、空洞３７を形成することにより、素子分離を介して隣接する素子同士のソース領域からドレイン領域にも電流が流れにくくなるため、寄生ＭＯＳトランジスタ特性も１０Ｖ以上に確保することができる。
【０１９０】
（第８の実施形態）
以下、本発明の第８の実施形態に係る固体撮像装置及びその製造方法について図面を参照しながら説明する。
【０１９１】
図８（ａ）〜（ｅ）は、第８の実施形態における固体撮像装置の製造方法の各工程を示す断面図である。
【０１９２】
まず、図８（ａ）に示すように、例えばシリコンよりなる半導体基板１の上に、第１の絶縁層であるパッド絶縁膜２と第２の絶縁層である耐酸化性膜３との積層体を形成する。その後、パッド絶縁膜２と耐酸化性膜３との積層体をパターンニングする。具体的には、該積層体における所定の領域つまり素子分離領域の上側に形成されている部分を除去して開口部を設ける。ここで、パッド絶縁膜２は例えば厚さ１〜５０ｎｍ程度のシリコン酸化膜であり、耐酸化性膜３は例えば厚さ５０〜４００ｎｍ程度のシリコン窒化膜である。本実施形態では、耐酸化性膜３として、シリコン窒化膜に代えて、シリコン膜又はシリコン酸窒化膜を用いてもよい。
【０１９３】
次に、図８（ｂ）に示すように、パターニングされたパッド絶縁膜２及び耐酸化性膜３をマスクとして、基板１に対してドライエッチングを行なうことにより、素子分離溝（以下、トレンチと称する）４１を形成する。このとき、トレンチ４１の壁部をテーパ状に加工することにより、素子分離領域における局所的な応力の削減を行なう。また、後述するように、トレンチ４１の壁面と基板１の表面との間の角度（テーパ角度θ）は１１０°以上で且つ１３０°以下であることが望ましい。
【０１９４】
具体的には、基板１に対してドライエッチングを行なう際に、酸素ガスの流量を塩素ガス（塩素含有ガスでもよい）の流量の５％以下に設定する。このようにすると、トレンチ４１の形成時にトレンチ４１の壁面に、エッチングに起因して発生した反応生成物を付着させることができるので、トレンチ４１の壁部をテーパ状に加工することができる。尚、前述のドライエッチングの後、トレンチ４１の壁面に付着した反応生成物をウェットエッチングによって除去する。
【０１９５】
次に、基板１におけるトレンチ４１の近傍部分にｐ型の不純物を注入する。このとき、界面準位によって生じる暗電流に起因する電子を束縛できるように、注入エネルギー及び注入量を調節する。具体的には、本実施形態では、１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 程度の注入量及び５ｋｅＶ〜５０ｋｅＶ程度の注入エネルギーでＢ（ボロン）原子の注入を行なう。
【０１９６】
次に、図８（ｃ）に示すように、トレンチ４１の壁部となる基板１に対して熱酸化を行なうことにより、内壁熱酸化膜４２を形成した後、トレンチ４１が埋まるように基板１の上に全面に亘って絶縁膜４３を堆積する。ここで、絶縁膜４３としては、シリコン酸化膜又はシリコン酸窒化膜を用いることができる。
【０１９７】
次に、図８（ｄ）に示すように、耐酸化性膜３を研磨ストッパ層としてＣＭＰ（chemical mechanical polishing ）法を用いて絶縁膜４３に対して研磨を行なうことにより、トレンチ４１に素子分離絶縁膜４４を形成する。
【０１９８】
次に、図８（ｅ）に示すように、耐酸化性膜３（及びパッド絶縁膜２の一部分）をウェットエッチングによって除去する。これにより、素子分離領域よりも狭い幅を持つトレンチ４１に素子分離絶縁膜４４が埋め込まれた素子分離構造を形成できるので、低応力と十分な素子分離耐圧とを実現できる。その後、基板１におけるトレンチ４１つまり素子分離領域に挟まれた各部分に、撮像領域の各画素を構成する光電変換部（例えばフォトダイオード）９及び活性領域（例えばトランジスタのソース領域及びドレイン領域）１０を形成する。
【０１９９】
以上に説明したように、本実施形態によると、光電変換部９同士の間及び光電変換部９と活性領域１０との間に、素子分離領域となるトレンチ４１が設けられているため、撮像領域を微細化しながら、十分な素子分離耐圧を得ることができる。また、該トレンチ４１の壁部がテーパ状に加工されているため、光電変換部９又は活性領域１０となる基板１とトレンチ４１（つまり素子分離領域）との境界に発生する応力を低減できる。従って、光電変換部９（例えばフォトダイオード等）又は活性領域１０（例えばトランジスタのソース領域及びドレイン領域等）におけるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。
【０２００】
図９は、トレンチ４１に素子分離絶縁膜４４が埋め込まれてなる本実施形態の素子分離構造と基板１との境界に生じる応力（残留応力）の、トレンチ角度（＝１８０°−テーパ角度θ）に対する依存性をシミュレーションした結果を示す図である。尚、本実施形態では、図８（ｅ）に示すように、基板１の主面と平行な方向をｘ方向、基板１の主面に対して垂直な方向をｙ方向と定義する。ここで、光電変換部９に加わる応力としては、その両側の素子分離絶縁膜４４から受ける圧縮応力とせん断応力とがある。圧縮応力は、素子分離絶縁膜４４がｘ方向に体積膨張する際に光電変換部９に対してｘ方向に加わる力であり、図９において、この力をＳｘｘと記す。また、せん断応力は、素子分離絶縁膜４４がｘ方向に体積膨張する際に光電変換部９に対してｙ方向に加わる力、つまり光電変換部９を押し上げる力であり、図９において、この力をＳｘｙと記す。このようなＳｘｘ及びＳｘｙが際だって高い値を示す箇所として、図８（ｅ）に示す光電変換表面部４５と光電変換底部４６とがある。すなわち、図９は、光電変換表面部４５でのＳｘｘ及びＳｘｙのそれぞれのピーク値であるＳｘｘ（ｔｏｐ）及びＳｘｙ（ｔｏｐ）、並びに光電変換底部４６でのＳｘｘ及びＳｘｙのそれぞれのピーク値であるＳｘｘ（ｂｏｔｔｏｍ）及びＳｘｙ（ｂｏｔｔｏｍ）を様々なトレンチ角度についてプロットした結果を示している。
【０２０１】
図９に示すように、テーパ角度θが１１０°〜１３０°の範囲において、素子分離構造の表面部と基板１の表面部との境界に生じる応力がより軽減されている。すなわち、この範囲において、光電変換部９又は活性領域１０となる基板１の表面部と素子分離構造の表面との境界におけるせん断応力を最小化できるので、光電変換部９又は活性領域１０において、せん断応力に起因して発生する応力によるリーク電流を減少させることができると共に、暗電流の低減及び白キズ数の削減を実現することができる。具体的には、１００万画素、出力１０ｍＶ以上の固体撮像装置において、トレンチ４１の壁部がテーパ化された本実施形態の素子分離構造と、壁部がテーパ化されていない従来のＳＴＩ構造とをそれぞれ用いた場合、従来のＳＴＩ構造では白キズ数が約１００００個にも達するのに対して、本実施形態の素子分離構造では白キズ数を約５０００個以下に低減できる。さらに、本実施形態の素子分離構造においてテーパ角度θを１１０°〜１３０°に設定した場合には白キズ数を約１０００個に抑制することができる。
【０２０２】
尚、本実施形態において、光電変換部９の導電型がｎ型である場合には、トレンチ４１の形成後に、光電変換部９となる基板１のうちトレンチ４１と接する領域の少なくとも一部分にｐ型半導体層を設けることが好ましく、光電変換部９の導電型がｐ型である場合には、トレンチ４１の形成後に、光電変換部９となる基板１のうちトレンチ４１と接する領域の少なくとも一部分にｎ型半導体層を設けることが好ましい。このようにすると、基板１における素子分離領域と接する箇所に生じる界面準位に起因する暗電流を減少させることができる。
【０２０３】
（その他の実施形態）
なお、上述の実施形態では、本発明の素子分離を、図１０に示す各画素１０６中の素子分離に適用した。しかしながら、本発明の素子分離を、垂直シフトレジスタ１０８、水平シフトレジスタ１０９およびタイミング発生回路１１０等の周辺回路における素子分離にも適用することができる。その場合には、素子分離を形成する工程の短縮が可能となる。
【０２０４】
また、上述の実施形態において、固体撮像装置が、撮像領域を動作させるための駆動回路を含む周辺回路領域を基板上に備えている場合、周辺回路領域及び撮像領域において異なる素子分離構造を設けてもよい。このようにすると、周辺回路領域に設けられる素子分離領域を、撮像領域に設けられる素子分離領域よりも小さくできるので、周辺回路領域の面積を削減することができる。
【０２０５】
また、図１０に示す撮像領域１０７におけるＭＯＳＦＥＴは全てｎ型である。そのため、周辺回路をＮ型ＭＯＳＦＥＴのみで設計すると、注入工程を削減することができ工程の短縮化が可能である。
【０２０６】
また、周辺回路にＣＭＯＳトランジスタを用いた場合には、電荷読み出しをさらに高速化することができる。
【０２０７】
また、本発明における固体撮像装置をカメラに組み込むことにより、高解像度の撮像が可能となる。
【０２０８】
なお、上述の実施形態では、シリコン基板に撮像素子を形成する場合について説明したが、本発明では、ＧａＡｓ等からなる半導体基板に撮像素子を形成する場合にも適用することができる。
【産業上の利用可能性】
【０２０９】
以上説明したように、本発明の固体撮像装置およびその製造方法では、低応力で十分な素子分離能力を有し、ハンプ特性に優れている素子分離を設けることができ、低暗電流の抑制と白キズ数の削減が可能である点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【０２１０】
【図１】図１（ａ）〜（ｆ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図２】図２（ａ）〜（ｆ）は、第２の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図３】図３（ａ）〜（ｄ）は、第３の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、第４の実施形態に係る固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図５】図５（ａ）〜（ｅ）は、第５の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図６】図６（ａ）〜（ｅ）は、第６の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図７】図７（ａ）〜（ｅ）は、第７の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図８】図８（ａ）〜（ｅ）は、第８の実施形態における固体撮像装置の製造方法の各工程を示す断面図である。
【図９】図９は、トレンチ４１に素子分離絶縁膜４４が埋め込まれてなる本実施形態の素子分離構造と基板１との境界に生じる応力（残留応力）の、トレンチ角度（＝１８０°−テーパ角度θ）に対する依存性をシミュレーションした結果を示す図である。
【図１０】図１０は、固体撮像装置の構成の一例を示す回路図である。
【図１１】図１１（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【符号の説明】
【０２１１】
１      半導体基板
２      パッド絶縁膜
３      耐酸化性膜
４      開口
５      サイドウォール
６      トレンチ
７      内壁熱酸化膜
８      用絶縁膜
９      光電変換部
１０      活性領域
１１      埋め込み用膜
１２      酸化性膜
１６      ゲート絶縁膜
１７      ＣＶＤ酸化膜
１８      層間絶縁膜
１９      信号線
２０      配線パターン
２１      ＬＯＣＯＳ酸化膜
３０      注入層
３１      トレンチ
３２      内壁絶縁膜
３３      空洞
３４      シリコン
３５      酸化層
３６      ＴＥＯＳ膜
３７      空洞
４１      トレンチ
４２      内壁熱酸化膜
４３      絶縁膜
４４      素子分離絶縁膜
４５      光電変換表面部
４６      光電変換底部
５１      半導体基板
５２      ゲート絶縁膜
５３      素子分離領域
５４      光電変換部
５５      ドレイン領域
５６      ＣＶＤ酸化膜
５７      溝
５８      ポリシリコン膜
５８ａ    配線パターン
５９      層間絶縁膜
６０      信号線
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2005069377.tif 000013
【図２】
2005069377.tif 000014
【図３】
2005069377.tif 000015
【図４】
2005069377.tif 000016
【図５】
2005069377.tif 000017
【図６】
2005069377.tif 000018
【図７】
2005069377.tif 000019
【図８】
2005069377.tif 000020
【図９】
2005069377.tif 000021
【図１０】
2005069377.tif 000022
【図１１】
2005069377.tif 000023
【国際調査報告】
2005069377.tif 000024
2005069377.tif 000025
2005069377.tif 000026
2005069377.tif 000027