(57)【要約】第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。【特許請求の範囲】
【請求項１】
エミッタに第１電流が流れるようにされた第１トランジスタと、
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、
上記第２トランジスタのエミッタと回路の接地電位との間に設けられた第２抵抗と、
上記第１トランジスタのコレクタと電源電圧との間に設けられた第３抵抗と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給するＣＭＯＳ構成の差動増幅回路とを備えてなることを特徴とする電圧発生回路。
【請求項２】
請求項１において、
上記第３抵抗と第４抵抗とは、同じ抵抗値を持つように形成されてなることを特徴とする電圧発生回路。
【請求項３】
請求項２において、上記第１トランジスタのエミッタ面積は、上記第２トランジスタのエミッタ面積よりも大きく形成されてなることを特徴とする電圧発生回路。
【請求項４】
請求項３において、
上記第１トランジスタと第２トランジスタとは、差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成されるものであることを特徴とする電圧発生回路。
【請求項５】
エミッタに第１電流が流れるようにされた第１トランジスタと、
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、
上記第２トランジスタのエミッタと外部端子から供給された回路の接地電位との間に設けられた第２抵抗と、
上記第１トランジスタのコレクタと外部端子から供給された電源電圧との間に設けられた第３抵抗と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給するＣＭＯＳ構成の差動増幅回路とを含む基準電圧発生回路を備えてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
基準電圧発生回路を構成する上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項７】
請求項５において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴと、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第２導電型ウェル領域とからなるＣＭＯＳ回路を備え、
上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベースとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項８】
請求項５において、
上記半導体集積回路装置は、第２導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
基準電圧発生回路を構成する上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項９】
請求項６ないし８のいずれかにおいて、
上記第１導電型はｐ型であり、上記第２導電型はｎ型であり、
上記外部端子から供給された電源電圧は正の電源電圧であることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記第２トランジスタは、１つのトランジスタから構成され、上記第１トランジスタは、上記第２トランジスタに対応した単位トランジスタを複数個並列接続して構成されるものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
第１トランジスタは、複数個からなる上記単位トランジスタが同じ深い深さのウェル領域上に形成され、
上記第２トランジスタは、上記第１トランジスタと同じ構成に形成された複数個からなる単位トランジスタのうちの１つが用いられるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
上記基準電圧発生回路で形成された基準電圧を受けて上記外部端子から供給された電源電圧とは異なる内部電圧を発生させる電源回路と、
上記電源回路により動作させられる内部回路と、
上記外部端子から供給された電源電圧を受けて動作し、外部端子から供給された入力信号を受けてレベル変換して内部回路に伝える入力回路と、
上記外部端子から供給された電源電圧を受けて動作し、内部回路で形成された信号を受けてレベル変換して上記外部端子から出力させるべき出力信号を形成する出力回路とを更に備え、
上記差動増幅回路は、上記外部端子から供給された電源電圧を受けて動作する入力回路及び出力回路を構成するＭＯＳＦＥＴと同じプロセスにより形成されたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１において、
上記内部電圧は、上記外部端子から供給された電源電圧を降圧したものであり、
上記内部回路は、そのＣＭＯＳプロセスの最小加工寸法で形成されるものであることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１１において、
上記電源回路は、上記基準電圧を用いた形成された定電圧で動作する昇圧回路及び負電圧発生回路を含み、
かかる昇圧回路及び負電圧発生回路で形成された電圧は、液晶駆動のためのゲート駆動電圧、画像データに対応したソース駆動電圧及び液晶共通電極駆動電圧として出力されるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】この発明は、電圧発生回路と半導体集積回路装置に関し、特にシリコンバンドギャップを利用した基準電圧発生回路及びそれを内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】ＰＮＰバイポーラトランジスタのバンドギャップを元にした基準電圧発生部を持つ基準電圧発生回路の例として、Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ−ｓｔａｔｅ  ｃｉｒｃｕｉｔ，ｖｏｌ．ＳＣ−８，Ｎｏ．６，１９７３，ｐｐ．２２２−２２６．に記載されている。また、ＮＰＮバイポーラトランジスタのバンドギャップを元にした基準電圧発生部を持つ基準電圧発生回路の例として、米国特許公報第３８８７８６３号、Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ−ｓｔａｔｅ  ｃｉｒｃｕｉｔ，ｖｏｌ．ＳＣ−９，Ｎｏ．１２，１９７４，ｐｐ．３８８−３９３．に記載されている。
【非特許文献１】Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ−ｓｔａｔｅ  ｃｉｒｃｕｉｔ，ｖｏｌ．ＳＣ−８，Ｎｏ．６，１９７３，ｐｐ．２２２−２２６．
【非特許文献２】Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ−ｓｔａｔｅ  ｃｉｒｃｕｉｔ，ｖｏｌ．ＳＣ−９，Ｎｏ．１２，１９７４，ｐｐ．３８８−３９３．
【特許文献１】米国特許公報第３８８７８６３号公報
【発明の開示】
【０００３】上記非特許文献１の回路においては、増幅、帰還を行うオペアンプのオフセットばらつきの影響が大きく、これを補正するトリミング回路が必要となって、特に半導体集積回路装置に搭載する場合に使い勝手の悪いものとなる。また、非特許文献２の回路においては、使用するトランジスタがバイポーラトランジスタのプロセスが形成されるものであり、しかも正及び負の２電源で動作するものであり、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載する場合には不向きなものとなる。
【０００４】したがって、この発明の目的は、ＣＭＯＳプロセスに好適な電圧発生回路及びそれを搭載した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。
【図面の簡単な説明】
【０００６】
【図１】この発明に係る基準電圧発生回路の一実施例を示す回路図である。
【図２】この発明に係る基準電圧発生回路のオフセット入力とオフセット出力との関係を説明するための特性図である。
【図３】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの一実施例を示すレイアウトとその素子構造の説明図である。
【図４】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの他の一実施例を示すレイアウトとその素子構造の説明図である。
【図５】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路を構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの更に他の一実施例を示すレイアウトとその素子構造の説明図である。
【図６】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの他の一実施例を示すレイアウト図である。
【図７】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの更に他の一実施例を示すレイアウト図である。
【図８】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の一実施例を示すレイアウト図である。
【図９】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の他の一実施例を示すレイアウト図である。
【図１０】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の他の一実施例を示すレイアウト図である。
【図１１】この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の更に他の一実施例を示すレイアウト図である。
【図１２】この発明に係る基準電圧発生回路に用いられるＣＭＯＳ差動増幅回路の一実施例を示す回路図である。
【図１３】この発明に係る基準電圧発生回路に用いられるＣＭＯＳ差動増幅回路の他の一実施例を示す回路図である。
【図１４】この発明に係る基準電圧発生回路の一実施例を示す回路図である。
【図１５】この発明に係る基準電圧発生回路の一実施例を示す回路図である。
【図１６】この発明に係る基準電圧発生回路を用いた電源回路の一実施例を示す回路図である。
【図１７】この発明に係る基準電圧発生回路の更に一実施例を示す回路図である。
【図１８】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図１９】この発明に係る半導体集積回路装置の他の一実施例を示す全体ブロック図である。
【図２０】この発明に係る基準電圧発生回路の応用例を説明するためのブロック図である。
【図２１】この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図である。
【図２２】この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例を示す素子構造図である。
【図２３】この発明に係る半導体集積回路装置に設けられる容量素子の一実施例を示す素子構造図である。
【図２４】従来の基準電圧発生回路の一例を示す回路図である。
【発明を実施するための最良の形態】
【０００７】この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。【０００８】図１には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。【０００９】この実施例の基準電圧発生回路は、バンドギャップ発生部と、増幅・帰還部とから構成される。バンドギャップ発生部は、一対のｎｐｎ型のバイポーラトランジスタＱ１、Ｑ２と、抵抗Ｒ１〜Ｒ４から構成される。上記トランジスタＱ１とＱ２は、トランジスタＱ２のサイズがトランジスタＱ１のｎ倍に大きく形成される。つまり、この実施例では、上記トランジスタＱ２のサイズを大きく形成することにより、トランジスタＱ２とＱ１に同じ電流を流すようにしたとき、トランジスタＱ１のエミック電流密度がトランジスタＱ２のエミッタ電流密度のｎ倍となるように設定される。【００１０】上記トランジスタのエミッタ電流密度差に対応して、トランジスタＱ１とＱのベース，エミッタ間電圧Ｖｂｅ１とＶｂｅ２とは、シリコンバンドギャップに対応した定電圧ΔＶｂｅだけトランジスタＱ１のベース，エミッタ間電圧Ｖｂｅ１が大きく形成される。トランジスタＱ１とＱ２のベースを共通にして、トランジスタＱ２のエミッタに抵抗Ｒ３の一端を接続し、抵抗Ｒ３の他端を上記トランジスタＱ１のエミッタに接続することより、上記定電圧ΔＶｂｅが抵抗Ｒ３の両端に印加されて、ここでｉｅ２のような定電流が形成される。上記トランジスタＱ１のエミッタと回路の接地電位ＶＳＳとの間に抵抗Ｒ４が設けられて、トランジスタＱ１、Ｑ２のベースから基準電圧Ｖｒｅｆを形成する。【００１１】特に制限されないが、上記トランジスタＱ１とＱ２のコレクタと電源電圧ＶＣＣとの間には、同じ抵抗値を持つようにされた抵抗Ｒ１とＲ２が設けられる。そして、トランジスタＱ１とＱ２のコレクタ電圧は、ＣＭＯＳ構成の差動増幅回路ＡＭＰの正相入力（＋）と逆相入力（−）に供給され、ここで増幅・帰還を行う。つまり、上記差動増幅回路ＡＭＰの出力信号は、基準電圧Ｖｒｅｆとして出力されるとともに、上記トランジスタＱ１とＱ２のベースに帰還される。【００１２】上記バンドギャップ回路の動作は、次の通りである。バイポーラトランジスタのベース−エミッタ間電圧Ｖｂｅは、温度に対して負の電圧係数をもつ特性を持っている。これを温度に対して正の電圧係数をもつベース，エミッタ間電圧Ｖｂｅ１とＶｂｅ２の電圧差ΔＶにより補正すれば、温度に依存しない基準電圧Ｖｒｅｆを得ることができる。上記図１のトランジスタＱ１とＱ２は、前記のようにサイズの異なる（ｎ倍の面積ｏｒ個数）のバイポーラトランジスタである。トランジスタＱ１とＱ２のベースに共通電位を与え、トランジスタＱ１，Ｑ２のコレクタ電位が等しくなるようにＣＭＯＳ差動増幅回路ＡＭＰを用いてフィードバックをかけることにより基準電圧Ｖｒｅｆが得られる。【００１３】基準電圧発生回路に用いられるＣＭＯＳ差動増幅回路では入力部のＭＯＳトランジスタのしきい値電圧Ｖｔｈばらつきにより出力にオフセット電圧が生じる。例えば、前記非特許文献１に示されているようなＰＮＰバイポーラトランジスタをダイオード接続して用いる図２４に示したような基準電圧発生回路では、増幅回路ＡＭＰのオフセット電圧Ｖｏｆｆの影響が大きく、高精度の基準電圧Ｖｒｅｆを得るためにトリミングを行っている。【００１４】この実施例の基準電圧発生回路により発生する基準電圧Ｖｒｅｆは次の式（１）ように求められる。
Ｖｒｅｆ＝Ｖｂｅ１＋ｉｅ・Ｒ４……（１）ここで、上記エミッタ電流ｉｅはトランジスタＱ１，Ｑ２のベース，エミッタ間電圧Ｖｂｅ１とＶｂｅ２の電圧差ΔＶから次の式（２）ように与えられる。
ｉｅ＝ΔＶｂｅ／Ｒ３＝ｋＴ／ｑ・ｌｎ（ｎ）／Ｒ３……（２）上記式（２）を式（１）に代入して次式（３）が求められる。
Ｖｒｅｆ＝Ｖｂｅ１＋（ｉｅ１＋ｉｅ２）・Ｒ４
＝Ｖｂｅ２＋２ｋＴ／ｑ・Ｒ４／Ｒ３・ｌｎ（ｎ）……（３）【００１５】式（１）の第１項の負の電圧係数を打ち消すように抵抗Ｒ４の抵抗値を設定すれば、温度に依存しない基準電圧を得ることができる。なお、式（２）より、高精度のΔＶｂｅを得るにはエミッタ電流の誤差が小さいことが重要である。式（３）よりベース，エミッタ間電圧Ｖｂｅ２の負の電圧係数を打ち消すようにＲ３、Ｒ４を選択することにより温度依存性の低い基準電圧を得ることができる。【００１６】この実施例において、ＣＭＯＳ差動増幅回路ＡＭＰのオフセット電圧が存在する場合、オフセット電圧の発生個所はバイポーラトランジスタＱ１とＱ２のコレクタ端子（エミッタ接地のバイポーラトランジスタアンプＱ１、Ｑ２の出力に相当）でエミッタ電流ｉｅ１とｉｅ２への影響は小さい。このようにＣＭＯＳ構成の差動増幅回路ＡＭＰで発生するオフセット電圧の基準電圧Ｖｒｅｆへの影響は（１／バンドギャップ発生部の利得）と小さくすることができる。【００１７】これに対して、図２４に示したようにｐｎｐバイポーラトランジスタを用いた基準電圧発生回路では、基準電圧Ｖｒｅｆは次式（４）のようになる。
Ｖｒｅｆ＝Ｖｂｅ２＋ｉｅ２・（Ｒ３＋Ｒ２）
＝Ｖｂｅ２＋ｋＴ／ｑ・（１＋Ｒ２／Ｒ３）・ｌｎ（ｎ）……（４）ここで、Ｖｂｅ２の負の電圧係数を打ち消すように抵抗Ｒ３、Ｒ２の抵抗値を選択することにより温度依存性の低い基準電圧を得ることができる。しかし、増幅回路ＡＭＰにオフセット電圧Ｖｏｆｆが存在する場合、基準電圧Ｖｒｅｆは次式（５）のようになる。
Ｖｒｅｆ＝Ｖｂｅ２＋（ｋＴ／ｑｌｎ（ｎ）＋Ｖｏｆｆ）・（１＋Ｒ２／Ｒ３）……（５）
上記式（５）より、Ｒ２／Ｒ３比で決まる利得でオフセット電圧Ｖｏｆｆが増幅されてしまう。その結果、オフセット電圧の影響で、フィードバック動作によりエミッタ電流値が誤って補正されてしまい、補正電圧に誤差（オフセット電圧）が生じる。【００１８】図１の基準電圧発生回路と図２４の基準電圧発生回路の比較をすれば、図２４の基準電圧発生回路では、図１の基準電圧発生回路のようにＣＭＯＳ差動増幅回路ＡＭＰを用いた場合には、そこで発生するオフセット電圧の影響が約１２倍にも増幅されるのに対して本発明では約０．７倍に低減出来る。従って、図１の実施例回路においては、素子のプロセスばらつきに対応して比較的大きなオフセット電圧Ｖｏｆｆを持つＣＭＯＳ構成の差動増幅回路ＡＭＰを用いつつ、そのオフセット電圧の影響を軽減しつつ高精度の温度依存性の小さい基準電圧Ｖｒｅｆを発生することができる。【００１９】図２には、オフセット入力とオフセット出力との関係を説明するための特性図が示されている。本願発明に係る基準電圧発生回路における特性（本発明）では、オフセット入力−５０ｍＶから＋５０ｍＶの範囲でにおいて、オフセット出力はオフセット入力とほぼ一定に保たれている。これに対して、比較のために示されて前記図２４の基準電圧発生回路においては、同じオフセット入力に対して、オフセット出力は−６００ｍＶから＋６００ｍＶのように増大しており、かかるオフセット補正のためのトリコミング等を必要とするものである。【００２０】図３には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの一実施例のレイアウトとその素子構造の説明図が示されている。同図には、上記２つのＭＯＳＦＥＴと、１つのトランジスタを代表として例示的に示している。このトランジスタは、上記トランジスタＱ１又はトランジスタＱ２を構成する一部の単位トランジスタを示している。【００２１】このｎｐｎ型バイポーラトランジスタは、特に制限されないが、横型（ラテラル）構造とされる。ｐ型半導体基板（ｐ−ｓｕｂ）上には、ｎ型のディープウェルｄｗｅｌが形成され、かかるディープウェルｄｗｅｌ上にｐ型ウェルｐｗｅｌが形成される。かかるｐ型ウェルｐｗｅｌには中央部にｎ＋型のエミッタＥ（ｎ＋）が形成され、その周囲を取り囲むようにｐ＋型のベースＢ（ｐ＋）が形成される。かかるベースＢ（ｐ＋）を更に取り囲むようにｎ＋型のコレクタＣ（ｎ＋）が形成される。上記ｐ型ウェルｐｗｅｌは、上記エミッタＥとコレクタＣとの間に介在して実質的なベース領域として作用する。かかる半導体領域ｎ＋とｐ＋の間には、絶縁層ＳＩＧが設けられて分離されている。【００２２】特に制限されないが、上記ｐ型ウェルｐｗｅｌの周囲には、ｎ型ウェルが取り囲むように形成され、それが上記ディープウェルｄｗｅｌと接合されて、かかるｎウェルに設けられたｎ＋領域を介して電源電圧ＶＣＣのようなバイアス電圧が与えられる。これにより、上記ｎｐｎ型バイポーラトランジスタを構成する各半導体領域がｐ型半導体基板（ｐ−ｓｕｂ）から電気的に分離される。【００２３】ＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｐ型ウェル領域ｐｗｅｌに形成されたｎ＋領域をソース，ドレイン領域とし、かかるソース，ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｎＭＯＳ）が形成される。上記ｐ型ウェルｐｗｅｌは、ｐ＋領域から回路の接地電位ＶＳＳがバイアス電圧として与えられる。ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｎ型ウェル領域ｎｗｅｌに形成されたｐ＋領域をソース，ドレイン領域とし、かかるソース，ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｐＭＯＳ）が形成される。上記ｎ型ウェルｎｗｅｌは、ｎ＋領域から電源電圧ＶＣＣがバイアス電圧として与えられる。上記半導体基板ｐ−ｓｕｂには、ｐ型ウェル領域ｐｗｅｌとｐ＋領域を介して回路の接地電位ＶＳＳのようなバイアス電圧が与えられる。【００２４】上記ＣＭＯＳ回路構成するｎチャネルＭＯＳＦＥＴを形成するためのｐ型ウェル領域ｐｗｅｌ及びソース，ドレイン領域を構成するｎ＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのｐ型ウェル領域ｐｗｅｌ及びエミッタ、コレクタを構成するｎ＋領域とは同じプロセスにより形成される。また、ＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴのソース，ドレイン領域を構成するｐ＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのベースを構成するｐ＋領域とは同じプロセスにより形成される。【００２５】この実施例のバンドギャップ発生部のトランジスタＱ１（Ｑ２）は、ＣＭＯＳプロセスで形成されるデバイスである。このようにトランジスタＱ１、Ｑ２をＣＭＯＳプロセスで形成することにより、基準電圧発生回路をバイポーラプロセスを用いずに、同じ半導体基板上に形成される他のマイクロコンピュータ等のようなデジタルＣＭＯＳ回路と同じＣＭＯＳプロセスで形成することができる。バイポーラ部とＣＭＯＳ部の周囲あるいは間に上記のようなディープウェルｄｗｅｌ、ｎ型ウェルｎｗｅｌ及びｎ＋領域からなるガードバンドあるいはガードリングを配置することで、半導体基板ｐ−ｓｕｂの基板電位ＶＳＳを安定化し、雑音の伝播を抑えることができる。このようにｎｐｎバイポーラトランジスタをディープウェルｄｗｅｌ内に形成することにより、基板ｐ−ｓｕｂを介して他の回路モジュールから伝播する雑音の影響を抑えられる。【００２６】図４には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例のｎｐｎ型バイポーラトランジスタは、コレクタをｎ型のディープウェルｄｗｅｌを用いて縦型（バーチカル）構造に形成する。前記図３の実施例と同様にエミッタＥ（ｎ＋）を中心としてその周囲にベースＢ（ｐ＋）を形成し、その周囲に囲む形でコレクタＣ（ｎ＋）取り出し用のｎ型ウェルｎｗｅｌ及びｎ＋領域を配置する。この構造では、エミッタ（ｎ＋領域）−ベース（ｐ型ウェルｐｗｅｌ）−コレクタ（ｎ型ディープウェルｄｗｅｌ）を縦構造にするものである。【００２７】この実施例の縦型のｎｐｎバイポーラトランジスタは、図３の横型のバイポーラトランジスタに比べてバイポーラトランジスタの電流増幅率ｈｆｅが高くバイポーラ部の利得が高くなるため、前記図１の実施例で説明したように増幅回路のオフセット電圧の影響を抑えて高精度の基準電圧を発生する効果がより高くなる。また、この実施例では、ＣＭＯＳ回路にもｎ型ディープウェルｄｗｅｌが設けられており、ｐ型ウェルｐｗｅｌ部がｎ型ウェルｎｗｅｌに囲まれて、半導体基板ｐ−ｓｕｂと電気的に分離されている。これにより、半導体基板ｐ−ｓｕｂに与えられるバイアス電圧ＶＳＳによらず、ｎチャネルＭＯＳＦＥＴが形成されるｐ型ウェルｐｗｅｌの電位を自由に設定できる。このため、ｐ型ウェルｐｗｅｌに与えられるバイアスＶＢＢを負の電圧に引いたようなデジタル回路への対応も可能となる。【００２８】図５には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタと差動増幅回路ＡＭＰを構成するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの更に他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、ｎ型の半導体基板ｎ−ｓｕｂが用いられる。このようにｎ型の半導体基板ｎ−ｓｕｂを用いた場合には、図３の実施例とは異なり、ＣＭＯＳの２重ウェル構造でｎｐｎバイポーラトランジスタを構成する。つまり、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）、コレクタＣ（ｎ＋）をｐ型ウェルｐｗｅｌに形成する。前記図３の実施例と同様にエミッタＥを中心としてその周囲にベースＢ、コレクタＣを囲む形で配置する。この構成は、図３の実施例のようなディープウェルｄｗｅｌを形成しない構造（ｐ型ウェルｐｗｅｌ内にｎＭＯＳ、ｎ型ウェル内にｐＭＯＳを形成）で横型のｎｐｎ型バイポーラトランジスタを形成することができる。【００２９】この実施例のようにｎ型半導体基板ｎ−ｓｕｂを用いた場合においては、基板とコレクタとの分離のためのディープウェルｄｗｅｌが不要となり、ＣＭＯＳの２重ウェル構造で形成できる。プロセス工程を削減することができる。【００３０】この実施例の基準電圧発生回路では、ＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得ることができる。オフセットの影響を小さくするためのトリミングを不要にすることができ、例えばエアーバック用マイコンなどのトリミングが困難なＲＯＭレス製品の電源回路のために、トリミング回路を必要としない高精度の基準電圧発生回路として有益なものとすることができる。【００３１】図６には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの他の一実施例のレイアウト図が示されている。特に制限されないが、前記図４の実施例と同様にコレクタＣ（ｎ＋）をｎ型のディープウェルｄｗｅｌを用いて縦方向（縦型構造）に形成する。エミッタＥ（ｎ＋）をベースＢ（ｐ＋）でコの字形に囲み、その周囲を上記コレクタＣ（ｎ＋）で囲むようにするものである。このレイアウト構成は、前記図３の横型（ラテラル）トランジスタにも適用できる。【００３２】図７には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタの更に他の一実施例のレイアウト図が示されている。この実施例では、前記図３の実施例と同様に、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）、コレクタＣ（ｎ＋）をｐ型ウェルｐｗｅｌ内に形成し、電源電圧ＶＣＣで分離されたｎ型のディープウェルｄｗｅｌで囲むようにする。そして、コレクタＣ（ｎ＋）、ベースＢ（ｐ＋）、エミッタＥ（ｎ＋）を並列に配置する横型構造とされる。前記図３、図４のＣＭＯＳの縦構造と前記図３−図７のバイポーラトランジスタのレイアウトは任意に組み合わせて実現できる。【００３３】この実施例の基準電圧発生回路において、バンドギャップ発生部ではトランジスタＱ１とトランジスタＱ２のサイズ比が１対ｎになるように構成される。トランジスタＱ１とＱ２は別々のｎ型ディープウェルｄｗｅｌ上に形成される。【００３４】図８には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の一実施例のレイアウト図が示されている。この実施例では、特に制限されないが、コレクタをｎ型ディープウェルｄｗｅｌを用いて縦方向に形成した場合が例として示されている。この実施例では、トランジスタＱ１、Ｑ２の周囲をｎ型ディープウェルｄｗｅｌで囲むようにする。サイズの小さなトランジスタＱ１のディープウェルｄｗｅｌは、そのサイズに対応した小さく形成される。これに対して、サイズの大きなトランジスタＱ２のｎ型ディープウェルｄｗｅｌは、上記トランジスタＱ１の８個分に対応した大きな大きさとされる。この構成では、トランジスタＱ１とＱ２のサイズ比が１：８のように設定される。【００３５】図９には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の他の一実施例のレイアウト図が示されている。この実施例では、図８の実施例と異なり２つのトランジスタＱ１とＱ２のコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを等しく形成する。このようにコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを同じく形成することにより、容量結合で基板から伝播する雑音の影響を等しくして、同相雑音としてキャンセルできるようにする。【００３６】図１０には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の他の一実施例のレイアウト図が示されている。この実施例では、トランジスタＱ１とＱ２とは、上記図９の実施例のようにｎ型ディープウェルｄｗｅｌのサイズを等しく形成することに加えて、サイズの小さなトランジスタＱ１が形成されるディープウェルｄｗｅｌには、ダミーのトランジスタを含めて８個のトランジスタを配置し、トランジスタＱ２と同じ構成とする。そして、８個のトランジスタのうち１つに配線を行うことにより、上記Ｑ１／Ｑ２＝１／８のようにサイズ比とするものである。このように同じパターンとすることにより、加工寸法ばらつきの影響を低減することができる。【００３７】図１１には、この発明に係る基準電圧発生回路に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の更に他の一実施例のレイアウト図が示されている。この実施例では、ベースＢ、エミッタＥ及びコレタクＣを同一のｐ型ウェルｐｗｅｌ上に形成した前記図７に示したような横型構造のトランジスタが用いられる。前記図７のトランジスタと同様にトランジスタＱ１あるいはＱ２が形成されるｎ型ディープウェルｄｗｅｌの周囲には、かかるｎ型ディープウェルｄｗｅｌを安定化するための電源供給用のｎ＋領域及びｎ型ウェルｎｗｅｌ（図示せず）が設けられる。この実施例では、Ｑ１／Ｑ２＝１／９のようなサイズ比とされ、トランジスタＱ１は、１個のトランジスタと８個のダミートランジスタから構成される。そして、この実施例のようにトランジスタＱ２が９個のようにべき乗の場合には、トランジスタＱ１を同一個数配置されたトランジスタの中心部をとすれば、さらに寸法ばらつきの影響を低減できる。【００３８】前記図８ないし図１１に示したいずれの形状もバイポーラトランジスタのコレクタをｎ型ディープウェルを用いて縦方向に形成したバーチカル構造とする場合にも、同一のウェル上に形成したラテラル構造とする場合のいずれにも適用できる。【００３９】図１２には、この発明に係る基準電圧発生回路に用いられるＣＭＯＳ差動増幅回路の一実施例の回路図が示されている。差動増幅回路は、初段部と出力段部から構成される。初段部は、ｎチャネル型の差動ＭＯＳＦＥＴＭ１とＭ２と、そのソースと回路の接地電位ＶＳＳとの間に設けられて電流源ｉ１と、上記ＭＯＳＦＥＴＭ１とＭ２のドレインと電源電圧ＶＣＣとの間に設けられてアクティブ負荷回路を構成するｐチャネル型のカラレントミラーＭＯＳＦＥＴＭ４とＭ５から構成される。出力段部は、上記初段の出力信号をゲートに受け、ソースに電源電圧ＶＣＣが供給されたｐチャネル型増幅ＭＯＳＦＥＴＭ３と、ドレインと回路の接地電位ＶＳＳとの間に設けられた電流源ｉ３を負荷手段とする反転増幅回路から構成される。ＭＯＳＦＥＴＭ３のゲートとドレインとの間には、位相補償回路としてのキャパシタＣｆと抵抗Ｒｆが設けられる。【００４０】差動ＭＯＳＦＥＴＭ１とＭ２は、前記図３等に示したようなｎチャネル型ＭＯＳＦＥＴが用いられる。図３のｎチャネル型ＭＯＳＦＥＴが形成されるｐ型ウェルｐｗｅｌには、回路の接地電位ＶＳＳがバイアス電圧として与えられている。これに対して、図４の実施例に示したようなｎチャネル型ＭＯＳＦＥＴを用いた場合には、ｐ型ウェルｐｗｅｌが基板ｐ−ｓｕｂから分離されているので、ソースとチャネル領域（ｐ型ウェルｐｗｅｌ）とを接続して形態で用いることができる。この構成では、ＭＯＳＦＥＴＭ１とＭ２において、ソース電位とチャネル領域の電位が同電位となり、基板効果の影響を受けなくすることができる。【００４１】図１３には、この発明に係る基準電圧発生回路に用いられるＣＭＯＳ差動増幅回路の他の一実施例の回路図が示されている。この実施例では、電流源も合わせて示されている。電源回路を用途として基準電圧発生回路を構成する場合、消費電力を下げることが必要である。このとき、アンプの利得が必要以上に高くなり、位相補償が困難になる。この実施例は、消費電力の低減を目的とした回路構成であり、増幅回路は前記図１２と同様にｎチャネルＭＯＳＦＥＴＭ１とＭ２による差動入力の初段増幅部、ｐチャネル増幅ＭＯＳＦＥＴＭ３を用いたソース接地の反転増幅回路からなる出力段、及びこれらを駆動する電流源で構成される。【００４２】電流源は微小電流を安定に供給するためにｎチャネルＭＯＳＦＥＴＭ１２とＭ１３ゲート，ソース間電圧差を抵抗Ｒｒｅｆで参照して一定電流Ｉｒｅｆを発生するワイドラ形電流源が用いられる。これをｎチャネルＭＯＳＦＥＴＭ１４、Ｍ１５で電流ミラー形態として初段と出力段のバイアス電流ｉ１、ｉ３を決める。電流ｉ１の電流値を小さく設定する場合、初段のアンプの利得が高くなり位相補償が難しくなるのを防ぐために、利得を決める要因となるカレントミラー部分のＭＯＳＦＥＴＭ４、Ｍ５のそれぞれに対して一定電流ｉ２を流す電流源ＭＯＳＦＥＴＭ６とＭ７を並列接続して構成する。上記一定電流Ｉｒｅｆは、ｎチャネル型のＭＯＳＦＥＴＭ１３、Ｍ１１及びダイオード接続のｐチャネルＭＯＳＦＥＴＭ９に流れ、このＭＯＳＦＥＴＭ９とＭＯＳＦＥＴＭ８、上記ＭＯＳＦＥＴＭ６、Ｍ７が電流ミラー形態にされることにより、上記定電流ｉ３を形成することができる。これにより、位相補償が容易になる。つまり、従来用いられるミラー補償の他に、設計が容易なポールゼロ補償（ＲｆとＣｆを出力段に直列に接続）が可能となる。【００４３】図１４には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例では、前記図１の実施例回路に起動回路が付加される。基準電圧発生回路は、電源電圧投入等の起動時に出力電圧Ｖｒｅｆが０Ｖで安定してしまう場合がある。この対策として、起動回路が設けられて、強制的に電流を流し込むことにより起動をかける。起動回路により電源投入及びスリープ解除時に誤りなく基準電圧を発生できる。動作時に外乱などがあった場合にもすぐに復帰して基準電圧が安定に発生できる。【００４４】この実施例の起動回路は、トランジスタＱ２（あるいはＱ１）のコレクタ端子ｎｃ２（あるいはｎｃ１）に電流源ｉ４を引き出し、コレクタ端子ｎｃ２の電位を電源ＶＣＣから下げることによりアンプＡＭＰの出力電圧を立ち上げてトランジスタＱ１、Ｑ２を動作状態にして基準電圧発生回路を駆動する。スイッチＳＷは、電源投入時又はスリープ解除時に発生されて、上記電流ｉ４を抵抗Ｒ２（又はＲ１）に流すようにするものである。【００４５】図１５には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図には、前記図１５のスタートアップ（起動回路）の具体的回路が示されている。電圧比較回路ＣＭＰの反転入力（−）には、参照電圧ＶＲが供給される。この参照電圧ＶＲは、ダイオード接続のトランジスタのベース，エミッタ間電圧を抵抗Ｒ７とＲ８の接続点ｎｒ１から得られる比較的低い分圧電圧とされる。上記トランジスタと抵抗Ｒ７，Ｒ８には、前記図１３で形成したような微小電流ｉｒｅｆに対応した電流ｉ５が流れるようにされる。電圧比較回路ＣＭＰの非反転入力（＋）には、トランジスタＱ１のエミッタ端子ｎｅ１の電圧が印加される。電圧比較回路ＣＭＰの出力信号は、スイッチＳＷの制御信号を形成し、その出力信号がロウレベルときにスイッチＳＷをオン状態にし、出力信号がハイレベルのときにスイッチＳＷをオフ状態にする。【００４６】基準電圧発生回路のバイポーラ部分に電流が流れない場合、トランジスタＱ１のエミッタ端子ｎｅ１の電位０Ｖになる。そこで、上記参照電圧ＶＲとトランジスタＱ１のエミッタ端子ｎｅ１の電圧とを比較してｎｅ１の電位がｎｒ１（ＶＲ）に比べて低い場合に電流が流れていないと判断し、電流が流れていないことを検出する。このときには、電圧比較回路ＣＭＰの出力信号がロウレベルとなり、上記スイッチＳＷをオン状態にして起動をかける。トランジスタＱ１、Ｑ２が動作状態になると、エミッタ端子ｎｅ１の電位がｎｒ１（ＶＲ）に比べて高くなり、電流が流れているのを検出する。これにより、電圧比較回路ＣＭＰの出力信号がハイレベルに変化し、上記スイッチＳＷがオフ状態にされる。上記のように、参照電圧ＶＲはダイオードを並列に接続してその順方向電圧を用いるものであるので、ｉ５が変動した場合にもｎｒ２の電位ＶＲが一定に保たれ、安定に参照電圧を発生することができる。【００４７】図１６には、この発明に係る基準電圧発生回路を用いた電源回路の一実施例の回路図が示されている。この発明に係る前記図１のような基準電圧発生回路にて発生した基準電圧Ｖｒｅｆは、一方においてアンプＡ１と負帰還抵抗抵抗Ｒ５，Ｒ６からなるバッファ回路にて所望の電源電圧ｖｏ１にレベル変換され、ボルティージフォホロワ回路Ａ３，Ａ４からなるレギュレータ回路を経て、内部回路に供給される内部電圧ＶＯ１，ＶＯ１として出力される。上記基準電圧Ｖｒｅｆは、他方においてアンプＡ２と負帰還抵抗抵抗Ｒ５’，Ｒ６’からなるバッファ回路にて、上記電圧ｖｏ１とは異なる所望の電源電圧Ｖｏ２にレベル変換され、ボルティージフォホロワ回路Ａ５，Ａ６からなるレギュレータ回路を経て、他の内部回路に供給される内部電圧ＶＯ２，ＶＯ２として出力される。【００４８】この実施例では、レギュレータ回路を複数の機能ブロック毎に対応して複数個を設け、個々の回路モジュール（機能ブロック）の近傍に分散して配置することにより、レギュレータ回路と回路モジュールとの間の配線抵抗値を小さくでき、回路モジュールに流れる比較的大きな負荷電流があっても電源電圧レベルの低下を防ぐことができる。【００４９】図１７には、この発明に係る基準電圧発生回路の更に一実施例の回路図が示されている。この実施例では、トランジスタＱ１とＱ２にｐチャネル型ＭＯＳＦＥＴＭ２１とＭ２２からなるカレントミラー回路が設けられる。かかるカレントミラー回路により、トランジスタＱ２とＱ１には同じ電流が流れるようにされ、トランジスタＱ１とＱ２のサイズ比に逆比例したエミッタ電流密度を設定することができる。【００５０】さらに、これをＭＯＳＦＥＴＭ２３にてミラーして基準電圧Ｖｒｅｆを得る。ここで負の温度係数を持つトランジスタＱ３はエミッタに設けられた抵抗Ｒ７の正の温度係数を補正して温度に依存しない基準電圧Ｖｒｅｆを得るために接続される。キャパシタＣｆと抵抗Ｒｆは位相補償の容量と抵抗である。その結果、前記図１の実施例と同様に基準電圧Ｖｒｅｆを発生することができる。また、ＭＯＳＦＥＴ２４のドレインから得られる電流Ｉｒｅｆは定電流出力であり、例えば抵抗Ｒｒｅｆを接続することにより任意の電圧値が得られる。前記図１等のような差動増幅回路を用いる実施例に比べて回路を簡略とすることができる。【００５１】図１８には、この発明に係る半導体集積回路装置の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したシステムＬＳＩに向けられている。この実施例の電源回路は基準電圧発生回路、参照電圧用バッファ回路、シリーズレギュレータ（主電源：メインレギュレータ及びスタンバイ用電源：サブレギュレータ）、電源制御部により構成される。これらの電源回路は、外部端子Ｖｅｘｔから供給された電源電圧を受けて動作し、それを降圧した内部電圧Ｖｉｎｔを形成して、システムＬＳＩを構成するＣＰＵ（中央処理装置）、レジスタ、不揮発性記憶素子、その他周辺回路の動作電圧を形成する。【００５２】電源制御部は、制御信号ｃｎｔ１−ｃｎｔ４によりバッファ回路のレベル変換や各ブロックの活性化の指定などを行う。上記半導体集積回路装置には、入出力回路が設けられる。入出力回路は、上記外部端子Ｖｅｘｔから供給された電源電圧を受けて動作し、外部端子から供給された外部信号を上記内部回路のレベルに適合するようレベルシフトする入力回路と、上記内部回路で形成され、外部端子から出力すべき信号レベルに変換する出力回路とから構成される。【００５３】上記のように入出力回路及び電源回路は外部端子Ｖｅｘｔにより供給される電源電圧によって動作させられる。この入出力回路は、電源回路及びＣＰＵ等の制御信号の入出力を行う。内部電圧Ｖｉｎｔは電源回路により出力される内部電源電圧であり、これがＣＰＵ、レジスタ、不揮発性記憶素子、その他周辺回路に供給される。この実施例においては、基準電圧発生回路の基準電圧Ｖｒｅｆを元に内部電源電圧Ｖｉｎｔを決定することにより、外部電源電圧Ｖｅｘｔの変動や温度変化などの外的要因によらず、一定の内部電源電圧Ｖｉｎｔを供給できる。【００５４】図１９には、この発明に係る半導体集積回路装置の他の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したＬＣＤドライバ回路に向けられている。この実施例のＬＣＤドライバ回路は、基準電圧発生回路、昇圧回路、表示データを記憶するＲＡＭ（ランダム・アクセス・メモリ）、ソースドライバ、ゲートドライバ、ＶＣＯＭドライバと基準電圧発生回路の出力電圧を基に各ドライバを駆動するための電圧を発生する回路（ＲＡＭ用降圧回路、ソース電圧発生回路、ゲート電圧発生回路、ＶＣＯＭ電圧発生回路）とドライバ制御回路により構成される。【００５５】上記ソース電圧発生回路は、ＬＣＤ（液晶）パネルの画素に供給される表示データに対応した階調電圧ＶＳ０〜ＶＳｎを生成する。ゲート電圧発生回路は、画素を選択するためのゲート電圧の選択／非選択電圧ＶＧＨ，ＶＧＬを発生させる。ＶＣＯＭ電圧は、液晶パネルのコモン電極に与えられるコモン電圧ＶＣＯＭＨ，ＶＣＯＭＬを発生させる。ソースドライバは、表示データに対応して階調電圧ＶＳ０〜ＶＳｎの中の１つの電圧Ｓｉを出力する。ゲートドライバは、走査動作に対応した選択信号を受けて、画素の選択／非選択信号Ｇｊを出力する。ＶＣＯＭドライバは、液晶画素を交流駆動するために正電圧と負電圧のフィールドに対応して電圧ＶＣＯＭを切り替える。【００５６】この実施例ＬＣＤドライバ回路においては、基準電圧発生回路の基準電圧Ｖｒｅｆを基に各ドライバ回路を駆動する電圧ＶＤＬ，ＶＳ０〜ＶＳｎ，ＶＧＨ，ＶＧＬ，ＶＣＯＭＨ，ＶＣＯＭＬ等を与えることにより、外部電源電圧Ｖｃｉの変動や温度変化などの外的要因によらず、トリミングを行わずに安定に各ドライバを駆動して、ＬＣＤパネルに信号を供給することができる。【００５７】図２０には、この発明に係る基準電圧発生回路の応用例を説明するためのブロック図が示されている。この実施例では、アナログ／デジタル変換器（ＡＤＣ）への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧Ｖｒｅｆを基に、増幅回路Ａ１０と、出力ＭＯＳＦＥＴＭ１０及び帰還抵抗Ｒ１０，Ｒ１１からなる電圧変換回路にて所望電圧に変換し、最大電圧ＶＲＴと最小電圧ＶＲＢを形成し、それを抵抗分割回路により分割して複数の参照電圧を形成し、アナログ入力ＡＩＮとレベル比較してデジタル出力Ｄ０〜Ｄｎを形成する。この実施例では、上記ＡＤＣを内蔵する半導体集積回路装置のチップ外部から基準電圧Ｖｒｅｆを供給する必要がなくなる。【００５８】図２１には、この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図が示されている。この実施例では、デジタル／アナログ変換器（ＤＡＣ）への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧Ｖｒｅｆを基に、増幅回路Ａ１１と出力ＭＯＳＦＥＴＭ１１及び帰還抵抗Ｒ１２からなる電圧−電流変換回路にて所望の基準電流Ｉｒｅｆ（＝Ｖｒｅｆ／Ｒ１２）を形成し、かかる基準電流Ｉｒｅｆを基に２進の重みを持つ電流を形成し、それをデジタル入力信号Ｄ０〜Ｄｎに対応して合成して、抵抗に流すことによりアナログ出力電圧ＡＯＵＴを得ることができる。この実施例でも、上記ＤＡＣを内蔵する半導体集積回路装置のチップ外部から基準電圧Ｖｒｅｆを供給する必要がなくなる。【００５９】図２２には、この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例の素子構造図が示されている。図２２（Ａ）の例は、ｐ型ウェル内に形成されたｎ＋拡散層を抵抗として用いるものである。図２２（Ｂ）の例は、分離用絶縁層ＳＩＧの上に形成されたポリシリコン層ｐ＋ｐｏｌｙを抵抗素子として用いる。図２２（Ｃ）の例は、ｎ型のディープウェルｄｗｅｌに形成されたｐ型ウェルｐｗｅｌを抵抗素子として用いものである。このｐ型ウェルｐｗｅｌは、上記ディープウェルｄｗｅｌと、その周囲に設けられたｎ型ウェルｎｗｅｌ及びｎ＋領域により基板ｐ−ｓｕｂと電気的に分離されている。上記（Ａ）〜（Ｃ）いずれの抵抗素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。【００６０】上記図２２（Ａ）は、ｎ＋拡散間の抵抗値（あるいはｎウェル内のｐ＋拡散間の抵抗値）を利用するものであり、それが形成されるｐウェルｐｗｅｌはｐ＋拡散で安定化するようなバイアスが与えられる。比較的小さな面積で高抵抗が得られ、抵抗の比精度も高く、２重ウェルあるいは３重ウェルのＣＭＯＳ構造で形成できる。【００６１】図２２（Ｂ）のポリシリコン抵抗は、ｐ型ウェルｐｗｅｌ内の分離領域ＳＧＩ上に形成されたｐ＋ポリシリコンの端子間の抵抗値（あるいはｎ型ウェルｎｗｅｌ内のＳＩＧ上に形成されたｎ＋ポリシリコンの端子間の抵抗値）を利用するものであり、比較的小さな面積で高抵抗が得られ、抵抗の比精度も高くでき、２重ウェルあるいは３重ウェルＣＭＯＳ構造で形成できる。【００６２】上記図２２（Ｃ）は、ｎ型のディープウェルｄｗｅｌ上に形成されたｐ型ウェルｐｗｅｌの端子間（端子はｐ＋拡散上に設ける）の抵抗値を利用するものであり、小さな面積で高抵抗が得られる。３重ウェルのＣＭＯＳ構造で形成できる。【００６３】図２３には、この発明に係る半導体集積回路装置に設けられる容量素子の一実施例の素子構造図が示されている。図２４（Ａ）の例は、ｐ型ウェルｐｗｅｌ内の絶縁層ＳＩＧ上にポリシリコンの層間絶縁膜を挟んで２層設けて形成される。図２４（Ｂ）の例は、ＭＯＳ容量を利用するものであり、ｎ型ウェルｎｗｅｌ内のｐチャネルＭＯＳＦＥＴのゲート（ポリシリコン）とソース、ドレイン間（ソースとドレインは短絡）の容量を用いるものである。ｎ型ウェルｎｗｅｌはウェル上のｎ＋層を介して電源あるいはｐ−ｓｕｂより高い電位で安定化させられる。（ｎ−ｓｕｂ上のｐウェル内のｎＭＯＳでも同様にＭＯＳ容量を構成可能である。上記（Ａ），（Ｂ）いずれの容量素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。【００６４】以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタＱ１とＱ２には、同じ電流を流しておいて、面積比により電流密度差を設けるものの他、トランジスタＱ１とＱ２を同じサイズとし、エミッタ電流を一定の比率で流すようにしてもよい。また、面積比と電流比の組み合わせとしてもよい。この発明は、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載される定電圧発生回路、あるいは基準電圧発生回路を内蔵し、ＣＭＯＳプロセスで形成される半導体集積回路装置に広く利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成18年1月12日(2006.1.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】エミッタに第１電流が流れるようにされた第１トランジスタと、
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、
上記第２トランジスタのエミッタと回路の接池電位との間に設けられた第２抵抗と、
上記第１トランジスタのコレクタと電源電圧との間に設けられた第３抵抗と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給するＣＭＯＳ構成の差動増幅回路とを備え、
上記第１トランジスタと第２トランジスタとは、上記差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成されることを特徴とする電圧発生回路。
【請求項２】請求項１において、
上記第３抵抗と第４抵抗とは、同じ抵抗値を持つように形成されてなることを特徴とする電圧発生回路。
【請求項３】請求項２において、
上記第１トランジスタのエミッタ面積は、上記第２トランジスタのエミッタ面積よりも大きく形成されてなることを特徴とする電圧発生回路。
【請求項４】（削除）
【請求項５】エミッタに第１電流が流れるようにされた第１トランジスタと、
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、
上記第２トランジスタのエミッタと外部端子から供給された回路の接地電位との間に設けられた第２抵抗と、
上記第１トランジスタのコレクタと外部端子から供給された電源電圧との間に設けられた第３抵抗と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給するＣＭＯＳ構成の差動増幅回路とを含み、
上記第１トランジスタと第２トランジスタとは、上記差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成される基準電圧発生回路を備えてなることを特徴とする半導体集積回路装置。
【請求項６】請求項５において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
基準電圧発生回路を構成する上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項７】請求項５において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴと、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第２導電型ウェル領域とからなるＣＭＯＳ回路を備え、
上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベースとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項８】請求項５において、
上記半導体集積回路装置は、第２導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
基準電圧発生回路を構成する上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項９】請求項６ないし８のいずれかにおいて、
上記第１導電型はｐ型であり、上記第２導電型はｎ型であり、
上記外部端子から供給された電源電圧は正の電源電圧であることを特徴とする半導体集積回路装置。
【請求項１０】請求項９において、
上記第２トランジスタは、１つのトランジスタから構成され、上記第１トランジスタは、上記第２トランジスタに対応した単位トランジスタを複数個並列接続して構成されるものであることを特徴とする半導体集積回路装置。
【請求項１１】請求項１０において、
第１トランジスタは、複数個からなる上記単位トランジスタが同じ深い深さのウェル領域上に形成され、
上記第２トランジスタは、上記第１トランジスタと同じ構成に形成された複数個からなる単位トランジスタのうちの１つが用いられるものであることを特徴とする半導体集積回路装置。
【請求項１２】請求項１１において、
上記基準電圧発生回路で形成された基準電圧を受けて上記外部端子から供給された電源電圧とは異なる内部電圧を発生させる電源回路と、
上記電源回路により動作させられる内部回路と、
上記外部端子から供給された電源電圧を受けて動作し、外部端子から供給された入力信号を受けてレベル変換して内部回路に伝える入力回路と、
上記外部端子から供給された電源電圧を受けて動作し、内部回路で形成された信号を受けてレベル変換して上記外部端子から出力させるべき出力信号を形成する出力回路とを更に備え、
上記差動増幅回路は、上記外部端子から供給された電源電圧を受けて動作する入力回路及び出力回路を構成するＭＯＳＦＥＴと同じプロセスにより形成されたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体集積回路装置。
【請求項１３】請求項１１において、
上記内部電圧は、上記外部端子から供給された電源電圧を降圧したものであり、
上記内部回路は、そのＣＭＯＳプロセスの最小加工寸法で形成されるものであることを特徴とする半導体集積回路装置。
【請求項１４】請求項１１において、
上記電源回路は、上記基準電圧を用いた形成された定電圧で動作する昇圧回路及び負電圧発生回路を含み、
かかる昇圧回路及び負電圧発生回路で形成された電圧は、液晶駆動のためのゲート駆動電圧、画像データに対応したソース駆動電圧及び液晶共通電極駆動電圧として出力されるものであることを特徴とする半導体集積回路装置。
【手続補正書】
【提出日】平成18年5月10日(2006.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エミッタに第１電流が流れるようにされた第１トランジスタと、  
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、  
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、  
上記第２トランジスタのエミッタと回路の接地電位との間に設けられた第２抵抗と、
上記第１トランジスタのコレクタと電源電圧との間に設けられた第３抵抗と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給するＣＭＯＳ構成の差動増幅回路とを備え、
上記第１トランジスタと第２トランジスタとは、上記差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成されることを特徴とする電圧発生回路。
【請求項２】
請求項１において、
上記第３抵抗と第４抵抗とは、同じ抵抗値を持つように形成されてなることを特徴とする電圧発生回路。
【請求項３】
請求項２において、上記第１トランジスタのエミッタ面積は、上記第２トランジスタのエミッタ面積よりも大きく形成されてなることを特徴とする電圧発生回路。
【請求項４】
エミッタに第１電流が流れるようにされた第１トランジスタと、  
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、  
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、  
上記第２トランジスタのエミッタと外部端子から供給された回路の接地電位との間に設けられた第２抵抗と、  
上記第１トランジスタのコレクタと外部端子から供給された電源電圧との間に設けられた第３抵抗と、  
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給するＣＭＯＳ構成の差動増幅回路とを含み、
上記第１トランジスタと第２トランジスタとは、上記差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成される基準電圧発生回路を備えてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
基準電圧発生回路を構成する上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴと、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第導電型ウェル領域とからなるＣＭＯＳ回路を備え、
上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベートとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項７】
請求項４において、
上記半導体集積回路装置は、第２導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
基準電圧発生回路を構成する上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項８】
請求項５ないし７のいずれかにおいて、
上記第１導電型はｐ型であり、上記第２導電型はｎ型であり、
上記外部端子から供給された電源電圧は正の電源電圧であることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記第２トランジスタは、１つのトランジスタから構成され、上記第１トランジスタは、上記第２トランジスタに対応した単位トランジスタを複数個並列接続して構成されるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
第１トランジスタは、複数個からなる上記単位トランジスタが同じ深い深さのウェル領域上に形成され、
上記第２トランジスタは、上記第１トランジスタと同じ構成に形成された複数個からなる単位トランジスタのうちの１つが用いられるものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記基準電圧発生回路で形成された基準電圧を受けて上記外部端子から供給された電源電圧とは異なる内部電圧を発生させる電源回路と、
上記電源回路により動作させられる内部回路と、
上記外部端子から供給された電源電圧を受けて動作し、外部端子から供給された入力信号を受けてレベル変換して内部回路に伝える入力回路と、
上記外部端子から供給された電源電圧を受けて動作し、内部回路で形成された信号を受けてレベル変換して上記外部端子から出力させるべき出力信号を形成する出力回路とを更に備え、
上記差動増幅回路は、上記外部端子から供給された電源電圧を受けて動作する入力回路及び出力回路を構成するＭＯＳＦＥＴと同じプロセスにより形成されたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
上記内部電圧は、上記外部端子から供給された電源電圧を降圧したものであり、
上記内部回路は、そのＣＭＯＳプロセスの最小加工寸法で形成されるものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０において、
上記電源回路は、上記基準電圧を用いた形成された定電圧で動作する昇圧回路及び負電圧発生回路を含み、
かかる昇圧回路及び負電圧発生回路で形成された電圧は、液晶駆動のためのゲート駆動電圧、画像データに対応したソース駆動電圧及び液晶共通電極駆動電圧として出力されるものであることを特徴とする半導体集積回路装置。
【手続補正書】
【提出日】平成18年11月20日(2006.11.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
エミッタに第１電流が流れるようにされた第１トランジスタと、  
上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、  
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、  
上記第１トランジスタのコレクタと電源電圧との間に設けられた第１負荷と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第２負荷と、
上記第１トランジスタのコレクタ電位と上記第２トランジスタのコレクタ電位とを等しくすべく設けられたイコライズ手段とを有し、
上記イコライズ手段は、ＣＭＯＳ構造の差動増幅器を含むことを特徴とする電圧発生回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
請求項１において、
上記第１負荷と第２負荷とは、同じ負荷値を持つように形成されてなることを特徴とする電圧発生回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
ＰＮＰバイポーラトランジスタのバンドギャップを元にした基準電圧発生部を持つ基準電圧発生回路の例として、Journal of solid-state circuits, vol. SC-8, No. 3, 1973, pp. 222-226. に記載されている。また、ＮＰＮバイポーラトランジスタのバンドギャップを元にした基準電圧発生部を持つ基準電圧発生回路の例として、米国特許公報第3887863号、Journal of solid-state circuits, vol. SC-9, No. 6, 1974, pp. 388-393.に記載されている。
【非特許文献１】Journal of solid-state circuits, vol. SC-8, No. 3, 1973, pp. 222-226.
【非特許文献２】Journal of solid-state circuits, vol. SC-9, No. 6, 1974, pp. 388-393．
【特許文献１】米国特許公報第３８８７８６３号公報
【国際調査報告】
2005062150.tif 000026
2005062150.tif 000027