【事件の表示】
　平成　９年特許願第３１５００９号「バーチャルチャネルメモリシステム」拒絶査定不服審判事件〔平成１０年１２月　８日出願公開、特開平１０−３２６２２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年１１月１７日の出願であって、平成１４年１２月２６日付けで拒絶査定がなされ、その後、平成１５年３月１４日付けで査定不服審判請求がなされるとともに、平成１５年４月１１日付けで手続補正書が提出されたものである。
　
　
２．平成１５年４月１１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　　平成１５年４月１１日付けの手続補正を却下する。
　
［理由］
（１）本件補正により、平成１３年８月３０日付けの手続補正における特許請求の範囲の請求項１（以下「本件補正前発明」という。）の
　
「システムバスに接続されるメモリシステムにおいて、複数のメモリバンクが接続されたメモリバスと、システムバスとメモリバス間に並列に接続されている複数のバーチャルアクセスチャネルを有し、それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、それぞれのバーチャルアクセスチャネルはシステムバスに与えられた信号により各々独立に扱うことが可能であることを特徴とするメモリシステム。」
　
は、本件補正後の特許請求の範囲の請求項１（以下「本件補正後発明」という。）の
　
　「システムバスに接続されるメモリシステムにおいて、主メモリのメモリバンクに接続されたメモリバスと、前記システムバスとメモリバス間に並列に接続され、前記主メモリのメモリバンクにアクセスするメモリアクセス手段として動作し、個別に動作の指定を行うことができるとともに、それぞれシステムバスに与えられた信号により各々独立して扱うことができる複数のバーチャルアクセスチャネルを有し、前記バーチャルアクセスチャネルは、キャッシュ動作可能な複数の第一のバーチャルアクセスチャネルを含むことを特徴とするメモリシステム。」
　
に補正された。　
　
（２）そこで、本件補正が、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当するか否かを検討する。
　
　本件補正は、本件補正前発明を特定するために必要な事項である「複数のメモリバンク」及び「それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、」を、それぞれ、本件補正後発明の「主メモリのメモリバンク」及び「前記主メモリのメモリバンクにアクセスするメモリアクセス手段として動作し、・・・ことができる複数のバーチャルアクセスチャネル」に補正しており、当該補正は本件補正前発明の「メモリバンク」が「複数」あることを削除する補正であり、かつ、「バーチャルアクセスチャネル」が「複数の」メモリバンクにアクセスする手段であるとの限定を削除する補正でもあることから、本件補正後発明の「主メモリのメモリバンク」及び「前記主メモリのメモリバンクにアクセスするメモリアクセス手段として動作し、・・・ことができる複数のバーチャルアクセスチャネル」とする補正は、本件補正前発明を特定するために必要な事項である「複数のメモリバンク」及び「それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、」という構成を限定するものではなく、むしろ、拡張するものであって、特許請求の範囲の減縮を目的とする補正には該当せず、特許法１７条の２第４項第２号の規定に違反する。
　
　また、上記補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものとも認められない。
　
　したがって、本件補正は特許法１７条の２第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。　
　
　
３．本願発明
　平成１５年４月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１３年８月３０日付けの手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「システムバスに接続されるメモリシステムにおいて、複数のメモリバンクが接続されたメモリバスと、システムバスとメモリバス間に並列に接続されている複数のバーチャルアクセスチャネルを有し、それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、それぞれのバーチャルアクセスチャネルはシステムバスに与えられた信号により各々独立に扱うことが可能であることを特徴とするメモリシステム。」　
　
　
４．刊行物に記載の発明
　原査定の拒絶の理由に引用された特開平８−１８０６７５号公報（以下、刊行物１という。）には、図面とともに以下の事項が記載されている。
　
（Ａ）「【００１５】
【発明が解決しようとする課題】本発明の主要な目的は、ページモード動作に於いて複数の行を同時にアクセスすることのできる多重ページメモリ（ｍｕｌｔｉｐｌｅ  ｐａｇｅ  ｍｅｍｏｒｙ）システムを提供することである。
【００１６】
【課題を解決するための手段】本発明によると、ページモード動作に於いて複数の行を同時にアクセスすることのできるメモリシステムが提供される。本発明の多重ページメモリは、複数の内部読み出しレジスタを備えたメモリアレイを含んでおり、実効的なページサイクル時間を改善している。読み出しレジスタも、従来のＤＲＡＭに比べてページサイクル時間を改善している。本発明の多重ページメモリは、多重ページメモリアクセスが必要とされるグラフィック応用に於いて非常に効果的である。本発明によるランダムアクセス可能なメモリでは、メモリの他の行にアクセスする他のソースによるメモリアクセスを妨害することなく、様々なソースがページモードでメモリアクセスを続けることができるようにすることによって、大幅に性能が向上している。本発明によるランダムアクセス可能なＶＲＡＭによって、グラフィックメモリシステムはより高い性能を発揮することができる。」
　
（Ｂ）「【００１７】
【発明の実施の形態】本発明のアーキテクチャは、単一のメモリアレイに対して複数の行レジスタを用いてヒット率を向上している。図５は、本発明の多重ページメモリに於ける複数の行レジスタの実現の一例を示している。この例では、メモリ５０１は、メモリアレイまたはメモリ“コア”５０３、及び複数のセンスアンプレジスタ５０２−１乃至５０２−Ｍを有しており、これらのセンスアンプの各々はメモリアレイ５０３内の任意のロケーションからのデータの検出及び格納が可能である。一実施例では、２５６ｋ×１６のＤＲＡＭに対して、２つの５１２×１６の行レジスタからなるキャッシュライン５０２−１及び５０２−２がある。これらの２つのレジスタは、上述したような従来のインタリーブ法に於けるレジスタのように行アドレスの制限が無く、本発明のこの実施例は、ある程度、ツーウェイセットアソシエーションキャッシュをエミュレートするようになっている。本発明の別の実施例では、４つのキャッシュラインレジスタ５０２−１乃至５０２−４を含むようにすることによって、またはメモリを２つのより小さなメモリアレイに分割し、各々がデュアルページレジスタを有するようにすることによって、ある程度、フォーウェイセットアソシエーションキャッシュをエミュレートするようになっている。
【００１８】図６は、本発明の一実施例のメモリシステム６００のブロック図である。簡単のため、そのメモリコントローラ（所望に応じて、ＣＰＵ、グラフィックコントローラなどの一部として具現し得る）は示されていない。メモリシステム６００は、１以上の多重ページメモリ（その様な多重ページメモリの一つは、例えば図６に示されている６０１である）に接続されたメモリバス６１１を含んでおり、このメモリバス６１１は、データ部６１１Ｄと、アドレス部６１１Ａと、制御信号部６１１Ｃとを含んでいる。複数の多重ページメモリ６０１の各々は、複数のメモリページ６０２−１乃至６０２−ｊを有しており、これらのメモリページは、他のメモリページに格納されている情報に干渉することなくアクセスされ得る。複数の多重ページメモリ６０１の各々は、同じ数のメモリページを有している必要はない。メモリ制御信号バス６１１Ｃは、ｊ個のセンスアンプレジスタ６０２−１乃至６０２−ｊに対応する複数のＲＡＳラインＲＡＳ−１乃至ＲＡＳ−ｊと、ｊ個の列デコーダ６０２−１乃至６０２−ｊに対応する複数のＣＡＳラインＣＡＳ−１乃至ＣＡＳ−ｊとを含んでおり、各ワードは列アドレス信号によって確定され、ＣＡＳ信号の適当な一つに応答して適当なセンスアンプレジスタから読み出される。本発明の多重ページアーキテクチャによって、単一のメモリアレイ６０３に関してｊ個のセンスアンプレジスタ５０２−１乃至５０２−ｊを含むことによって、ページサイクル内に同時に所望の複数のｊ個のアドレス行にアクセスすることができる。それによって、異なるメモリページにアクセスする傾向を本質的に有する、メモリにアクセスする複数のソースによって生じるバンド幅の減少の問題が大幅に緩和される。本発明の多重ページメモリ６０１では、ＲＡＳプリチャージ時間は、変化していないフレームバッファされた（ｆｒａｍｅｂａｆｆｅｒｅｄ）ページのＣＡＳストローブとＲＡＳストローブを同時に行うことによって隠すことができる。更に、本発明の多重ページメモリは、より大きな実行ページサイズを有することができるが、それは、一つの行レジスタしか有していない従来のメモリに比べて、使用可能な行レジスタ数がｊ倍になっているからである。
【００１９】上述した制御信号に加えて、図６のメモリシステムは１以上の書き込みイネーブル信号を含んでおり、それらの各々はセンスアンプレジスタ６０２−１乃至６０２−ｊの一つに関連しており、そのセンスアンプレジスタに格納されている情報がメモリアレイ６０３に書き込まれるのを許可する。本発明の一実施例では、複雑さを最小化するため、全センスアンプレジスタ６０２−１乃至６０２−ｊの数ｊよりも少ない数のセンスアンプレジスタだけが関連する書き込みイネーブル信号を有しており、従ってＬ個からなるセンスアンプレジスタの部分集合だけがデータをメモリアレイ６０３に書き込むことができる。一実施例では、最も簡単な場合として、センスアンプレジスタ６０２−１乃至６０２−ｊの一つだけが書き込みイネーブルラインを含んでいる。この分野では良く知られているように、複数のメモリ６０１がバス５１１に接続されている場合、任意の与えられた時間にメモリ６０１の適当な一つがメモリコントローラ（図示せず）からのアドレス信号に応答してイネーブルされるように、適切なアドレスラインがバス６１１と各メモリ回路６０１内に含まれている出力イネーブル回路とに含まれる。
【００２０】本発明の一実施例では、ｐ個のメモリ回路６０１がメモリシステム６００内に含まれ、各メモリ６０１に対してｊ個に達するＲＡＳラインが用いられている。ここでｊはメモリ６０１の任意の一つに含まれるセンスアンプの最大数である。この例では、ＲＡＳ信号の数は、ｐ×ｊ個のＲＡＳ信号ＲＡＳ−１−１乃至ＲＡＳ−ｐ−ｊを含む。所望に応じて、これらのＲＡＳ信号は、より少ないＲＡＳラインを必要とするようにエンコードされても良く、その場合は、各メモリに対して適当なＲＡＳ制御信号を与えるべくＲＡＳラインをデコードするため、集積回路メモリ６０１の内部または外部のいずれかで用いられる適当なデコード回路が備えられる。別の方法として、同じＲＡＳ信号を各メモリ６０１に加え、アドレスバス６１１Ａに加えられるビットのアドレスの選択された幾つかを通じて、特定メモリの選択をすることもできる。」
　
（Ｃ）「【００２２】本発明の一実施例では、本発明の多重ページメモリがダイナミックＲＡＭ（ＤＲＡＭ）から形成されている場合、たとえ要求されている時間の間、外部から供給されるリフレッシュ信号が使用可能とならなくても、ＤＲＡＭ内に格納されたデータが損なわれることがないように、従来知られているのと同様な自動リフレッシュ回路を含んでいる。
【００２３】本発明の一実施例に従うと、今日の典型的な６４ビットのアップグレード可能なグラフィックメモリシステムに適したコストパフォーマンスの高い多重ページメモリが提供される。この実施例は、読み出しに対して使用可能な複数のメモリページを含んでいるが、書き込み可能なメモリページは一つしか含んでいない。一実施例では、読み出し可能なメモリページは２つである。２５６ｋ×１６ピットのこの実施例に対する典型的なメモリ構造の例では、９ビット×９ビットのアドレス指定が好ましいが、ゲートの数を少なくするように１０ビット×８ビットのアドレス指定も可能である。
【００２４】図６を参照すると、この実施例に対するインタフェース信号は以下の信号を含んでいる。即ち、ＲＡＳ−ｊ（ｊ個のメモリページに対する行アドレスストローブ）、ＣＡＳ−ｊ（ｊ個のメモリページに対する列アドレスストローブ）、ＷＥＨ（選択されたページの８ビットの上位バイトに対する書き込みイネーブルストローブ）、ＷＥＬ（選択されたページの８ビットの下位バイトに対する書き込みイネーブルストローブ）、ＯＥ−ｐ（メモリシステム内のｐ個の集積回路メモリの選択された一つに対するデータ出力イネーブル）、Ａ［９：０］（行及び列アドレスに対する時間多重化されたピン）、Ｄ［１５：０］（１６ピットデータバス）を含んでいる。
【００２５】多重ページメモリ６００は、行デコーダ６０８及び複数の列アドレス指定回路６０２−１乃至６０２−ｊによってアクセスされるメモリアレイ６０３を含んでいる。従来よく知られているように、行デコーダ６０８はメモリバス６１１のアドレス部６１１Ａを介して受信される行アドレス信号に応答する。複数の列アドレス指定回路６０２−１乃至６０２−ｊは、アドレスバス６１１Ａを介して受信され、複数の列アドレスストローブ信号ＣＡＳ−ｊの適当な一つによってラッチされる列アドレス信号に対して応答する。列アドレス回路６０２−１乃至６０２−ｊの各々は、メモリアレイ６０３の選択されたページ内に含まれる複数の列の読み出しができるように十分な回路、即ち、センスアンプ、列デコーダ、及びデータ出力バッファを含んでいる。更に、列アドレス回路６０２−１乃至６０２−ｊの中から選択された１以上の列アドレス回路は、メモリアレイ６０３へのデータの書き込みを可能とする回路、即ち、データ出力バッファ及び書き込み制御回路も含んでいる。列アドレス回路６０２−１乃至６０２−ｊの各々は、データバス６２０と、データバス６２０とメモリバス６１１との間のデータのバッファリングを行うデータＩ／Ｏバッファ６２１とを介して、メモリバス６１１のデータ部６１１Ｄに接続されている。」
　
（Ｄ）「【００２６】図７Ａ、図７Ｂ、及び図８は、本発明に従って構成された多重ページメモリの様々な他の幾何的配列（ｇｅｏｍｅｔｒｉｅｓ）を示しており、本発明のフレキシビリィティを表すものである。他の幾何的配列を、本発明に従って採用することも当然可能であり、特定の応用例に於いてそれらに固有の利点を得ることができる。図７Ａに示されているように、４メガバイトメモリコアが同じ集積回路内に含まれる２つの２メガバイトメモリコアに分割されている。各メモリコアは、そのメモリコアに関連する複数のセンスアンプレジスタを含んでおり、メモリコアとして同じビット幅を有している。この実施例では、適切なアドレス信号を用いることによって、メモリコアから選択された一つの行全体を一つのセンスアンプレジスタに格納してページモードでアクセスすることができる。図７Ｂは、本発明の別の幾何的配列を示しており、集積回路内に含まれているメモリコアは、複数のメモリコアに分割されている。各メモリコアは複数のセンスアンプレジスタに関連しており、各センスアンプは、その関連するメモリコアの幅の一部分の幅となっている。従って、例えば、５１２ビットの幅のメモリコアが、１以上の上位センスアンプレジスタと１以上の下位センスアンプレジスタとを含む複数のセンスアンプレジスタと関連し、各センスアンプレジスタが２５６ビットの幅となるようにしてもよい。この実施例は、与えられた幅のセンスアンプレジスタの物理的なサイズが、同数のビットからなるメモリコア行よりも大きいという利点を有している。従って、この実施例では、集積回路へのメモリコアとセンスアンプレジスタの配置がより容易になっている。この実施例では、行の一部の幅を有する複数のセンスアンプレジスタが、例えば、行の半分の幅のアンプ構成の場合は上位チャネルと下位チャネルというように、異なるチャネルとして参照される。
【００２７】図８は、本発明に従って構成された多重ページメモリの一般的な幾何的配列を示している。単一の集積回路が複数のメモリコアから形成されており、それらの各々が関連するＮ個に達する複数のセンスアンプレジスタを有している。図７Ｂを参照して既に上述したように、所望に応じて、これらのＮ個のセンスアンプレジスタの内の幾つかまたはそれらの全てが、行の一部の幅を有するようにすることができる。与えられたメモリサイズに対してメモリコアの数を増やすことによって、細かさが増し、与えられたメモリサイズに対して使用可能なページの数が増加する。」
　
（Ｅ）「【００３３】図１２は、複数の多重ページレジスタを備えた多重ページメモリのブロック図である。主メモリコアは、より小さなコア１１０３−１乃至１１０３−ｎに分割されている。各メモリコアに関連して１１３３−１及び１１３４−１のような複数のページレジスタがある。本発明の一実施例では、４つのメモリアレイ１１０３−１乃至１１０３−４がある。各メモリアレイの大きさは２５６×２５６×１６であり、各ページレジスタ１１３３及び１１３４は２５６×１６のサイズとなっており、この実施例に対して、従来のＤＲＡＭの８倍である８×２５６×１６の大きさのキャッシュサイズを提供している。当然、理解されるように、本発明では、ページレジスタ１１３３、１１３４の数は任意で良く、同様に、任意の数のメモリアレイ１１０３を用いることができる。また、ページレジスタの幾つかまたは全ては、それらの対応するメモリアレイの一部の幅とすることができる。
【００３４】図１２の実施例へのアクセスは、既に説明したのと非常によく似ている。ＲＡＳ信号を用いて行アドレスをストローブし、そしてＣＡＳ信号を用いて列アドレスをストローブする。ページレジスタ転送サイクルとページレジスタ読み出しサイクルの、２つのタイプのページレジスタ読み出しサイクルが有る。
【００３５】レジスタ転送サイクルは、非アクティブ状態ののＷＥを伴うＲＡＳの下降エッジによって開始される。行アドレスが用いられて、チャネル選択信号ＣＨＳＥＬによって選択されたページレジスタの一つにロードされるメモリコア内の行が選択される。ＣＨＳＥＬ信号は、例えば、読み出されるメモリアレイに関連するページレジスタの内、最も非アクティブな期間の長いものというような任意の望まれる基準に従ってコントローラ（図示せず）により提供される。選択されたページレジスタが、前に有効だったデータを含んでいる場合、それは上書きされる。図１３を参照して後に説明するように、ページレジスタの使用を管理するのはコントローラの役目である。
【００３６】レジスタ読み出しサイクルはページＣＡＳサイクルと非常によく似ているが、ＲＡＳは気にせず、ＣＨＳＥＬ及び列アドレスのＭＳＢを用いて、どの読み出しレジスタから読み出しをするかを選択する点が異なる。
【００３７】書き込みサイクルの間、データは上述したのと同様に、ページレジスタからメモリコアに転送される。一実施例では、ページレジスタは、メモリコアに対する整合性を維持するように自動的に更新されないが、書き込み行アドレスがページレジスタの一つに対する行アドレスに一致した場合、コントローラがそのページレジスタに更新された行をロードする役割を果たす。
【００３８】図１３は、図１２の実施例と共に使用するのに適したメモリコントローラの一実施例を示している。図１２の実施例が、４つのメモリアレイ１１０３−１乃至１１０３−４を含み、それらの各々が関連する２つのページレジスタを含んでいる場合、メモリコントローラは、４つのエントリ（即ち、４つのメモリアレイ）を備えたツーウェイセットアソシエーションキャッシュ（即ち、１メモリアレイにつき２つのページレジスタ）として実現される。タグメモリ１２０１は、Ｑ行のエントリを含み、それらの行の各々はＮ個の列を含んでいる。ここでＮはメモリアレイ毎のページレジスタの数であり、Ｑはメモリアレイの数である。示されている例では、タグメモリ１２０１は４つの行を含んでおり、各行は４つのメモリアレイ１１０３−１乃至１１０３−４の一つに関連している。更に、各行は２つのエントリを含み、それぞれ各メモリアレイに関連する２つのページレジスタの一つに関連している。行アドレスタグのセットは、メモリアクセスが行レジスタをヒットしたかどうかを判定するべく更新される。タグメモリ１２０１内の与えられた行のエントリに対して、行アドレスは、関連するメモリアレイに対する読み出し及び書き込みサイクルの両方に於いて比較される。書き込みサイクルでは、行アドレスの一つがタグと一致（“タグヒット”）すると、読み出しレジスタは、非アクティブ状態のＷＥを伴うＲＡＳの下降エッジに於いて再ロードされる。逆に、タグ“ミス”のときは、ＷＥはＲＡＳの下降エッジに於いてアクティブである。読み出しサイクルでは、タグヒットに応答したレジスタの再ロードは必要とされないが、タグミスの場合、対応するメモリアレイからその読み出しレジスタにデータがロードされる。」
　
　以上（Ａ）から（Ｅ）の記載によれば、刊行物１には、下記の発明（以下、「刊行物１に記載された発明」という。）が記載されている。
　
　バス（１１１１Ｄ）に接続される多重ページメモリにおいて、複数のメモリアレイ（１１０３−１〜４）と、前記各メモリアレイ毎に前記バスと各メモリアレイ間に並列に接続されている複数のページレジスタ（１１３３、１１３４）を有し、それぞれのページレジスタはチャネル選択信号（ＣＨＳＥＬ）により選択され、他のページレジスタに格納されている情報に干渉することなくアクセスされ得るものである多重ページメモリ。
　
　また、原査定の拒絶の理由に引用された特開平７−２６２０８３号公報（以下、刊行物２という。）には、図面とともに以下の事項が記載されている。
　
（Ｆ）「【００２４】上記を背景に、本発明は下記を目的とする。本発明の目的は、ＲＯＷアドレスとＣＯＬＵＭＮアドレスとによってアクセスされるメモリセルと、ＲＯＷアドレスで読み出されたデータの一部又は全部を一旦保持するデータバッファを複数面有する記憶素子において、ＲＯＷ対応のデータバッファとメモリセルへのアクセスが混在する場合でも効率のよいアクセスを可能にすることである。
【００２５】本発明の他の目的は、ＲＯＷアドレスとＣＯＬＵＭＮアドレスとによって独立にアクセス可能な複数個のメモリセルを有し、外部とのインタフェ−スをパイプライン化して処理する同期型インタフェ−スを備える同期型記憶素子に於いて、指定されたデータを高速にアクセス（読み出し、書き込み）可能にすることである。
【００２６】本発明の次に他の目的は、ＲＯＷアドレスとＣＯＬＵＭＮアドレスとによってアクセスされるメモリセルと、ＲＯＷアドレスで読み出されたデータの一部又は全部を一旦保持するデータバッファを複数面有する記憶素子へのアクセスにおいて、ベクトル変数のアクセスとスカラ変数のアクセスが混在する、即ち、アクセスするアドレスの特性が異なる場合でも効率的なアクセスを可能にすることである。
【００２７】本発明の次に他の目的は、ＲＯＷアドレスとＣＯＬＵＭＮアドレスとによってアクセスされるメモリセルと、ＲＯＷアドレスで読み出されたデータの一部又は全部を一旦保持するデータバッファを複数面有する記憶素子を介し、複数のプロセッサが相互に効率的にデータを授受可能とすることである。」
　
（Ｇ）「【００３８】また複数バンクを備えた同期型インタフェ−スのシンクロナスＤＲＡＭでは、複数のバンク間でＲＯＷ対応デ−タバッファを共有する。ＲＯＷ対応デ−タバッファの制御は、ＲＡＭ内が１バンクで構成される場合と同様である。ＲＯＷ対応デ−タバッファには、複数バンクからの読みだしデ−タパスと、複数バンクへの書込パスを備えており、これにより共有するＲＯＷ対応デ−タバッファを用いたメモリセルアクセスをバイパスした高速アクセスを実現する。」
　
（Ｈ）「【００３９】
【実施例】図１に本発明を適用したＲＡＭの構成を示す。本ＲＡＭは、メモリセル群１、メモリセル群に対して、ＲＯＷに対応した複数面のデータバッファ５０〜５３、複数のデータバッファからのデータをデータバッファ番号情報にしたがって選択する回路５４、データバッファの内容をメモリセルに書き戻す場合のデータの選択回路３０、ｒｏｗ＿ａｄｄｒｅｓｓデコーダ４７、ｃｏｌｕｍｎ＿ａｄｄｒｅｓｓデコ−ダ４６，４５、ｒｏｗ＿ａｄｄｒｅｓｓ用レジスタ１０、ｃｏｌｕｍｎ＿ａｄｄｒｅｓｓ用レジスタ１１／１２、書込みデータ用レジスタ１３／１４、データバッファ番号用レジスタ１５／１６、読出しデータレジスタ１７、及び各レジスタへのセット信号／選択回路へのセレクト指示信号を発生させる制御回路２０から構成される。
【００４０】図１で示されるＲＡＭのＲＥＡＤ／ＷＲＩＴＥに関する動作のバリエーションは、ＲＥＡＤが
１）データバッファへの登録を行わないメモリセルからの読出し、
２）データバッファへの登録を行うメモリセルからの読出し、
３）データバッファからの読出しであり、
ＷＲＩＴＥは、
１）データバッファに無関係なメモリセルへの書込み、
２）データバッファの内容のメモリセルへの書き戻し、
３）データバッファ上のデータの更新、
４）メモリセルへの書込み及びデ−タバッファへの登録、
の各動作が規定される。各々の動作タイムチャートをＲＡＭのインタフェース信号で表現したのが図５および図６である。図５は読み出し（ＲＥＡＤ）の場合であり、図６は書込み（ＥＲＩＴＥ）の場合である。以下タイムチャートを基に、図１に示される本発明を適用したＲＡＭの動作を説明する。初めに図５（１）から図５（３）を用いて、ＲＥＡＤ動作を説明する。
【００４１】図５（１）データバッファへの登録を行わないメモリセルからの読出し動作（以下、第１のＲＥＡＤ動作と称する。）
まずＣＳ（ｃｈｉｐ  ｓｅｌｅｃｔ）／ＲＡＳ（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号から生成されたセット信号２０ａによって、アドレスをＲＯＷアドレスレジスタ１０に取り込む。取り込まれたＲＯＷアドレスは、ＲＯＷ側のデコーダ４７によってデコードされ、このデコードされた値により、メモリセルからＲＯＷデータを読出す起動が行なわれる。
【００４２】一方、ＣＳ／ＣＡＳ信号から生成されたセット信号２０ｂによって、アドレスをメモリセルアクセス用のＣＯＬ（ｃｏｌｕｍｎ）アドレスレジスタ１１に取り込む。取り込まれたＣＯＬアドレスはデコーダ４６によってデコードされ、メモリセルの下流にある選択回路５６に供給される。
【００４３】選択回路５６では、読み出されたＲＯＷデータがデコードされたＣＯＬアドレスによって検索され、読出しデータが決定する。決定された読出しデータは、データバッファ群からの出力と選択回路５６からの出力を選択する選択回路５５を経て、読出しデータレジスタ１７にセットされ、その後、ＲＡＭ外に出力される。なお、選択回路５５の選択指示信号２０ｋは、ＣＳ／ＲＡＳを伴うＲＡＭアクセスであったことを条件に、選択回路５６の出力を選択するよう制御回路２０で生成される。これで、第１のＲＥＡＤ動作（メモリセルへのアクセスケース／データバッファへの登録なし）が終了する。
【００４４】図５（２）データバッファへの登録を行うメモリセルからの読出し動作（以下、第２のＲＥＡＤ動作と称する。）
第１のＲＥＡＤ動作と同様に読出しデータがメモリセルから読み出される。第１のＲＥＡＤ動作と異なるのは、ＣＡＳ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）と同時に指定されたＤＢＡ（Ｄａｔａ  ｂｕｆｆｅｒ  ａｃｃｅｓｓ）及びＢＮＯ（ｂｕｆｆｅｒ  ｎｕｍｂｅｒ：データバッファ番号を指定した情報）によって、データバッファ群の５０〜５３のＢＮＯで指定されたバッファ位置に１ＲＯＷ分のデータを格納することにある。
【００４５】ＢＮＯ情報は、ＣＳ／ＣＡＳ信号から制御回路２０により生成されたセット信号２０ｂによって、メモリセルアクセス用のＢＮＯレジスタ１５に取り込まれる。取り込まれた情報は、メモリセル１から読出したデータをデータバッファ群５０〜５３のどの位置に格納するかを指示する。また、ＣＳ／ＣＡＳ／ＤＢＡ信号から制御回路２０により生成されたセット指示信号２０ｇにより、読出しデータと書込み時のデータとのいずれかを選択する選択回路４０〜４３に対し、読出しデータを選択するように指示する。
【００４６】以上より、メモリセル１から読み出されたデータは、選択回路４０〜４３を介してデータバッファ５０〜５３に格納される。尚、これと並列に選択回路５６／５５を経由してＲＡＭ外に読出しデータが出力されるが、この動作は第１のＲＥＡＤ動作と同じである。これで第２のＲＥＡＤ動作（メモリへのアクセスケース／データバッファへの登録有り）が終了する。
【００４７】図５（３）データバッファからの読出し動作（以下、第３のＲＥＡＤ動作と称する。）
第３のＲＥＡＤ（データバッファへのアクセスケース）動作は、ＣＳ／ＲＡＳの発行をせずに直接ＣＳ／ＣＡＳ／ＤＢＡ信号がＲＡＭに供給されることで開始される。この場合、ＣＳ／ＣＡＳ信号により、アドレス信号がデータバッファアクセス用のＣＯＬアドレスレジスタ１２に取り込まれ、ＢＮＯ信号がデータバッファアクセス用のＢＮＯレジスタ１６に取り込まれる。ＣＯＬアドレスレジスタ１２に取り込まれたアドレスはコラムアドレスデコーダ４５によりデコードされ、データバッファ５０〜５３に供給される。また、ＢＮＯレジスタ１６に取り込まれた情報が、データバッファ出力の選択回路５４に供給される。この結果、データバッファ５０〜５３からＣＯＬアドレスレジスタ１２の出力によって絞られたデータが、選択回路５４を介して切り出され、読出しデータレジスタ１７にセットされる。ここでレジスタ１７へのセット信号２０ｈは、ＣＳ／ＣＡＳ信号によって制御回路２０で生成され指示される。これで、第３のＲＥＡＤ動作（データバッファへのアクセスケース）が終了する。
【００４８】次に図６（１）から図６（４）を用いて、書込み動作について説明する。
【００４９】図６（１）データバッファに無関係なメモリセルへの書込み動作（以下、第１のＷＲＩＴＥ動作と称する。）
第１のＷＲＩＴＥ（メモリセルへのアクセスケース／データバッファの書き戻し無し）動作では、まずＣＳ／ＲＡＳ信号から生成されたセット信号２０ａによって、アドレスをＲＯＷアドレスレジスタ１０に取り込む。ここで取り込まれたＲＯＷアドレスは、ＲＯＷ側のデコーダ４７を介してメモリセル１に供給され、メモリセル１に対し、選択回路３０から供給される書込みデータを当該ＲＯＷアドレスで指定されるメモリセルへ書込む動作を、起動する。
【００５０】続いて、ＣＳ／ＣＡＳ信号から生成されたセット信号２０ｂによって、アドレスをメモリセルアクセス用のＣＯＬアドレスレジスタ１１に取り込む。取り込まれたＣＯＬアドレスはデコーダ４６を介してメモリセル１に供給される。
【００５１】また、アドレスをメモリセルアクセス用のＣＯＬアドレスレジスタ１１に取り込むのと同時に、セット信号２０ｂによって、メモリセルアクセス用書込みデータレジスタ１３に書込みデータが取り込まれる。取り込まれた書込みデータは、選択回路３０を経由してメモリセルに供給される。ここで、選択回路３０は、データレジスタ１３からの書込みデータか、又は、選択回路５５からの書き込みデータかを選択する回路であり、ＣＳ／ＣＡＳ／ＤＢＡ信号から制御回路２０により生成される選択指示信号２０ｄによって制御される。この場合、データレジスタ１３からの書込みデータが選択される。
【００５２】その後、メモリセル１への書込み指示が、ＷＥ（ＷＲＩＴＥ  ＥＮＡＢＬＥ）信号から制御回路２０から生成され、書込み指示信号２０ｆとしてメモリセル１へ供給され、第１のＷＲＩＴＥ動作が終了する。
【００５３】図６（２）データバッファの内容のメモリセルへの書き戻し動作（以下、第２のＷＲＩＴＥ動作と称する。）
第２のＷＲＩＴＥ（メモリセルへのアクセスケース／データバッファを書き戻す）動作は、第１のＷＲＩＴＥ動作と同様に書込みの動作が進められる。但し、第１のＷＲＩＴＥ動作と異なるのは、メモリセルへの書込みデータはデータバッファ群の中の一つのデータを書込むことにある。このために、ＣＯＬアドレスをレジスタ１１に取り込むのと同タイミングで、ＢＮＯ情報をメモリセルアクセス用のＢＮＯレジスタ１５に取り込む。この取り込んだ情報を、データバッファ群からの選択回路５４に供給して、指定されたデータバッファのデータが、選択回路５５を経由して書込みデータ選択回路３０に供給され、その出力データがメモリセルに提供されて書込まれる。これで、第２のＷＲＩＴＥが終了する。
【００５４】図６（３）データバッファ上のデータの更新動作（以下、第３のＷＲＩＴＥ動作と称する。）
第３のＷＲＩＴＥ（データバッファへのアクセスケース）は、デ−タバッファに登録されているデ−タの更新を行う動作である。第３のＷＲＩＴＥ動作は、ＣＳ／ＲＡＳがＲＡＭに対して発行されずに、直接ＣＳ／ＣＡＳ／ＤＢＡ信号がＲＡＭに供給されることで開始する。この場合、ＣＳ／ＣＡＳ信号により、アドレス信号がデータバッファアクセス用のＣＯＬアドレスレジスタ１２に取り込まれ、ＢＮＯ信号がデータバッファアクセス用のＢＮＯレジスタ１６に取り込まれる。また、これと同時に更新情報がデータバッファアクセス用書込みデータレジスタ１４に取り込まれる。
【００５５】この第３のＷＲＩＴＥ動作では、ＢＮＯレジスタ１６が示すデータバッファの、ＣＯＬアドレスレジスタ１２が示すビット位置のデータを、書込みデータバッファ１４の内容で置き換える。この場合、データバッファ５０〜５３の上段にある選択回路４０〜４３に対しては、ＣＳ／ＣＡＳ／ＤＢＡ信号から生成した選択指示信号２０ｅが供給され、データバッファの更新はＤＢＡ／ＷＥから生成された書込み指示信号２０ｇによって行われる。これで、第３のＷＲＩＴＥ動作が終了する。
【００５６】図６（４）メモリセルへの書込み及びデ−タバッファへの登録動作（以下、第４のＷＲＩＴＥ動作と称する。）
第４のＷＲＩＴＥ動作は、メモリセルへの書込時（更新）と同時に当該１ＲＯＷ分の書込みデ−タをデ−タバッファに登録する動作である。メモリセル１への書込までは、第１のＷＲＩＴＥと同様に動作することで行なわれる。ＣＳ／ＣＡＳ／ＷＥがＲＡＭに供給されたあとに、ＲＡＳ／ＣＡＳを伴わないＣＳ／ＤＢＡの指示により、この時に指定されたＢＮＯが示すデ−タバッファにデ−タが取り込まれる。ＢＮＯ情報は、ＣＳ／ＤＢＡ信号から生成されたセット信号２０ｂによって、メモリアクセス用のＢＮＯレジスタ１５に取り込まれる。取り込まれた情報は、デ−タバッファ群５０〜５３のどの位置に格納するかを指示するために使用され、ＣＳ／ＤＢＡ信号から生成されたセット信号２０ｇにて読みだしデ−タが選択回路４０〜４３を経由してデ−タバッファ５０〜５３に格納される。これで第４のＷＲＩＴＥ動作が終了する。」
　
（Ｉ）「【００７１】図１０には、複数個のバンクをチップ内に内蔵したシンクロナスＤＲＡＭに本発明を適用した場合の構成を示す。メモリセル１Ａ，１Ｂに対応したｃｏｌｕｍｎ−ａｄｄｒｅｓｓレジスタ１１Ａ，１１Ｂ、ｒｏｗ−ａｄｄｒｅｓｓレジスタ１０Ａ，１０Ｂ、書込デ−タ用レジスタ１３Ａ，１３Ｂ、ｒｏｗ−ａｄｄｒｅｓｓデコ−ダ４７Ａ，４７Ｂ、ｃｏｌｕｍｎ−ａｄｄｒｅｓｓデコ−ダ４６Ａ，４６Ｂ、ＲＯＷ対応のデ−タバッファと書込デ−タ用レジスタからのデ−タを選択する選択回路３０Ａ，３０Ｂと、メモリセルから読みだしたデ−タをカラムアドレスで絞り込むための選択回路５６Ａ，５６Ｂは図１の各々の機構に対応して、各メモリセル対応に備えている。これは、各メモリセルが独立に動作できる必要があるからである。
【００７２】一方、ＲＯＷ対応のデ−タバッファ５０〜５３は、複数のバンク間で共用する。従って、デ−タバッファ５０〜５３、複数のデ−タバッファからのデ−タをデ−タバッファ番号に従って選択する回路５４、デ−タバッファアクセス用のｃｏｌｕｍｎ−ａｄｄｒｅｓｓレジスタ１２及びデコ−ダ４５、デ−タバッファ更新用デ−タレジスタ１４、バッファ番号レジスタ１５，１６、デ−タバッファへのデ−タ選択回路４０〜４３、メモリセルとデ−タバッファからのデ−タを選択する回路５５、及び読みだしデ−タレジスタ１７は、複数バンク間で共用する。
【００７３】図１に示したＲＡＭと異なるのは、ＲＡＭインタフェ−スとして、ＣＳによる動作起動時に「ＢＫＮ」によりメモリセル１Ａと１Ｂの何れを選択するかを指示する機構を備えており、この情報を基にＡ系のバンクをアクセスするか、Ｂ系のバンクをアクセスするかを決定して、制御回路２０からの制御信号を送出する。これで、バンク間でＲＯＷ対応のデ−タバッファを共用することができ、従来のシンクロナスＤＲＡＭに対して論理回路量の増加を最小限に押さえて、本発明を適用することができる。」
　
　上記の（Ｆ）から（Ｉ）の記載によれば、刊行物２には、メモリセル１Ａ及び１Ｂすなわち複数個のバンクと、前記各バンクからＲＯＷアドレスで読み出されたデータを一旦保持する複数面のＲＯＷ対応データバッファ５０〜５３を備え、使用する前記データバッファをバッファ番号指定情報ＢＮＯにより指定可能である記憶素子において、前記データバッファを複数のバンク間で共用することが開示されている。
　
　
５．対比・判断
　本願発明と刊行物１に記載された発明とを対比する。
　刊行物１に記載された発明における「バス」、「多重ページメモリ」、「メモリアレイ」は、それぞれ本願発明における「システムバス」、「メモリシステム」、「メモリバンク」に相当する。
　刊行物１に記載された発明における「ページレジスタ」は、上記（Ｅ）の記載から見て、それに接続されているメモリアレイ内の、行アドレスによって指定された行のデータがロードされるキャッシュとして動作するものであるから、それに接続されているメモリアレイにアクセスするためのメモリアクセス手段を提供するものであり、この点で本願発明における「バーチャルアクセスチャネル」に対応する。
　上記（Ｂ）の【００１８】には、「メモリシステム６００は、１以上の多重ページメモリ（その様な多重ページメモリの一つは、例えば図６に示されている６０１である）に接続されたメモリバス６１１を含んでおり、このメモリバス６１１は、データ部６１１Ｄと、アドレス部６１１Ａと、制御信号部６１１Ｃとを含んでいる。」と記載されており、刊行物１に記載された発明における「チャネル選択信号」は制御信号の一つであると認められるから、前記「チャネル選択信号」は「バス」を通して与えられるものであると認められる。よって、刊行物１に記載された発明における「チャネル選択信号」は、本願発明における「システムバスに与えられた信号」に対応する。
　刊行物１に記載された発明における「ページレジスタ」が、バスを通して与えられるチャネル選択信号によって選択され、他のページレジスタに格納されている情報に干渉することなくアクセスされ得るものであることは、本願発明における「バーチャルアクセスチャネル」が、「システムバスに与えられた信号により各々独立に扱うことが可能である」ことに対応する。
　
　したがって、本願発明と刊行物１に記載された発明とは、
　
　システムバスに接続されるメモリシステムにおいて、複数のメモリバンクと、システムバスと各メモリバンク間に並列に接続されている複数のバーチャルアクセスチャネルを有し、それぞれのバーチャルアクセスチャネルはそれに接続されている各メモリバンクにアクセスするためのメモリアクセス手段を提供し、それぞれのバーチャルアクセスチャネルはシステムバスに与えられた信号により各々独立に扱うことが可能であることを特徴とするメモリシステム
　
である点で一致し、次の点で相違する。
　
［相違点］
　本願発明における「バーチャルアクセスチャネル」は、複数のメモリバンクが接続されたメモリバスとシステムバスとの間に並列に接続されることにより、複数のメモリバンクにアクセスできるものであるのに対し、刊行物１に記載された発明における「ページレジスタ」は、各メモリアレイ毎に各メモリアレイとバスとの間に並列に接続されているものであり、接続されたメモリアレイ以外にはアクセス不可能である点。
　
　上記相違点について検討するに、刊行物２には、本願発明における複数のバーチャルアクセスチャネルに相当する複数のＲＯＷ対応データバッファを複数のメモリバンク間で共用すること、すなわち、複数のバーチャルアクセスチャネルそれぞれを複数のメモリバンクにアクセスできるようにする技術思想が開示されている。
　刊行物２の図１０によれば、メモリセル１Ａ、１Ｂはそれぞれ、ＲＯＷ対応データバッファ５０〜５３の各々に接続するための独立したバスを有しており、１本のバスにメモリセル１Ａ、１Ｂ、データバッファ５０〜５３が接続されてはいないが、ｎ個のモジュールのそれぞれがｍ個のモジュールと情報交換できるようにするための接続構造として、１本のバスにｎ個のモジュールとｍ個のモジュールを接続するバス構造は周知であって、複数のメモリバンクとバーチャルアクセスチャネルとを前記各バーチャルアクセスチャネルが前記複数のメモリバンクにアクセス可能なように接続する際に、刊行物２に記載された発明のように各メモリバンクと各バーチャルアクセスチャネルを独立したバスで接続するか、全メモリバンクと全バーチャルアクセスチャネルを共通の１本のバスに接続するかは設計的事項に過ぎない。
　よって、刊行物１に記載された発明において、複数のメモリアレイと複数のページレジスタを共通の１本のバスに接続し、各ページレジスタが複数のメモリアレイにアクセスできるようにすることは、刊行物２に記載された発明に基いて、当業者が容易になし得たことである。
　
　したがって、上記相違点は格別なものとは認められない。
　
　そして、本願発明の構成によってもたらされる効果も、刊行物１及び２に記載された発明から、当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
　なお、仮に、上記２．で却下された平成１５年４月１１日付けの手続補正を認めたとしても、本件補正後発明に追加された、バーチャルアクセスチャネルが「個別に動作の指定を行うことができる」点、及び「キャッシュ動作可能な複数の第一のバーチャルアクセスチャネルを含む」点は、それぞれ刊行物１の【００３４】に開示された、チャネル選択信号ＣＨＳＥＬによってメモリアレイのデータがロードされるページレジスタを選択すること、及び刊行物１の【００３３】に開示された、ページレジスタがメモリアレイのキャッシュを提供することに対応するものであると認められることから、本件補正後発明も、刊行物１及び２に記載された発明に基いて、当業者が容易に発明することができたものである。
　
　
６．むすび
　以上のとおり、本願発明は、刊行物１及び２に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。