【事件の表示】
　特願２００２−１２１６２９「半導体集積回路」拒絶査定不服審判事件〔平成１４年１１月２２日出願公開、特開２００２−３３４５８４、請求項の数（５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
　
１．手続の経緯
　本願は、平成２年１月１９日に出願した特願平２−８２５４号の一部を平成８年１２月２５日に新たな特許出願とした特願平８−３４４９９０号について、さらにその一部を平成１４年４月２４日に新たな特許出願としたものであって、平成１６年１０月８日付けで拒絶の査定がなされ、これに対し、平成１６年１１月１８日に拒絶査定を不服として審判請求がされるとともに、平成１６年１２月１５日に手続補正書が提出されたものである。
　　　
２．本願の発明
　本願の特許請求の範囲の請求項１から５に記載された発明の要旨は、以下のとおりである。
　
「【請求項１】
　複数のメモリセルと、
　上記複数のメモリセルに接続された複数のデータ線対と、
　上記複数のデータ線対の各データ線対に接続された第１スイッチ回路と、
　上記第１のスイッチ回路を介して上記複数のデータ線対に共通に接続されたコモンデータ線対と、
　上記コモンデータ線対の間に接続された第２スイッチ回路と、
　上記コモンデータ線対から入力され、上記コモンデータ線対の間の電位差を増幅して上記コモンデータ線対に出力する第１回路と、
　上記コモンデータ線対から入力され、上記コモンデータ線対の間の電位差を増幅して第１及び第２出力線に出力する正帰還の第２回路と、
　上記第１出力線にソース又はドレインの一方が接続され、上記第２出力線に上記ソース又はドレインの他方が接続されたＭＯＳＦＥＴを含む第３スイッチ回路とを有し、
　上記第１回路は、
　上記コモンデータ線対の上記他方のコモンデータ線にそのゲートが接続され、上記コモンデータ線対の上記一方のコモンデータ線にそのドレインが接続され、第１動作電位点と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第１ＭＯＳトランジスタ及びＮチャネル型第２ＭＯＳトランジスタと、
　上記コモンデータ線対の上記一方のコモンデータ線にそのゲートが接続され、上記コモンデータ線対の上記他方のコモンデータ線にそのドレインが接続され、上記第１と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第３ＭＯＳトランジスタ及びＮチャネル型第４ＭＯＳトランジスタとを有し、
　上記第２回路は、
　そのゲートが上記コモンデータ線対の一方のコモンデータ線に接続された第５ＭＯＳトランジスタと、
　そのゲートが上記コモンデータ線対の他方のコモンデータ線に接続されるとともにそのソースが上記第５ＭＯＳトランジスタのソースに接続された第６ＭＯＳトランジスタと、
　そのドレインが上記第１出力線に接続され、そのソース・ドレイン経路が上記第５ＭＯＳトランジスタのソース・ドレイン経路に直列に接続された第７ＭＯＳトランジスタと、                                                                 
　そのドレインが上記第２出力線及び上記第７ＭＯＳトランジスタのゲートに接続され、そのソース・ドレイン経路が上記第６ＭＯＳトランジスタのソース・ドレイン経路に直列に接続され、そのゲートが上記第７ＭＯＳトランジスタのドレインに接続された第８ＭＯＳトランジスタとを有することを特徴とする半導体集積回路。
【請求項２】
　複数のメモリセルと、
　上記複数のメモリセルに接続された複数のデータ線対と、
　上記複数のデータ線対の各データ線対に接続された第１スイッチ回路と、
　上記第１のスイッチ回路を介して上記複数のデータ線対に共通に接続されたコモンデータ線対と、
　上記コモンデータ線対の間に接続された第２スイッチ回路と、
　上記コモンデータ線対から入力され、上記コモンデータ線対の間の電位差を増幅して上記コモンデータ線対に出力する第１回路と、
　上記コモンデータ線対から入力され、上記コモンデータ線対の間の電位差を増幅して第１及び第２出力線に出力する正帰還の第２回路と、
　上記第１出力線にソース又はドレインの一方が接続され、上記第２出力線に上記ソース又はドレインの他方が接続されたＭＯＳＦＥＴを含む第３スイッチ回路とを有し、
　上記第１回路は、
　上記コモンデータ線対の上記他方のコモンデータ線にそのゲートが接続され、上記コモンデータ線対の上記一方のコモンデータ線にそのドレインが接続され、第１動作電位点と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第１ＭＯＳトランジスタ及びＮチャネル型第２ＭＯＳトランジスタと、
　上記コモンデータ線対の上記一方のコモンデータ線にそのゲートが接続され、上記コモンデータ線対の上記他方のコモンデータ線にそのドレインが接続され、上記第１と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第３ＭＯＳトランジスタ及びＮチャネル型第４ＭＯＳトランジスタとを有し、
　上記第２回路は、
　そのゲートが上記一方のコモンデータ線に接続されるとともにそのソースが第１出力線に接続された第５ＭＯＳトランジスタと、
　そのゲートが上記他方のコモンデータ線に接続されるとともにそのソースが第２出力線に接続された第６ＭＯＳトランジスタと、
　そのドレインが上記第１出力線に接続され、そのソース・ドレイン経路が上記第５ＭＯＳトランジスタのソース・ドレイン経路に直列に接続された第７ＭＯＳトランジスタと、
　そのドレインが上記第２出力線及び上記第７ＭＯＳトランジスタのゲートに接続され、そのソース・ドレイン経路が上記第６ＭＯＳトランジスタのソース・ドレイン経路に直列に接続され、そのゲートが上記第７ＭＯＳトランジスタのドレインに接続された第８ＭＯＳトランジスタとを有することを特徴とする半導体集積回路。
【請求項３】
　請求項１又は請求項２に記載の半導体集積回路において、
　上記第２回路の動作状態を制御する第４スイッチ回路とを有し、
　上記第４スイッチ回路を導通状態とする期間と上記第３スイッチ回路を導通状態とする期間の間に重なりがあることを特徴とする半導体集積回路。
【請求項４】
　請求項１乃至請求項３のいずれかに記載の半導体集積回路において、
　上記第１回路の動作状態を制御する第５スイッチ回路とを有し、
　上記第１動作電位点と上記第２動作電位点との間の電位差よりも小さい電位差が上記コモンデータ線対間に出力されている間に上記第５スイッチ回路が非導通状態とされること
を特徴とする半導体集積回路。
【請求項５】
　請求項１乃至請求項４のいずれかに記載の半導体集積回路において、
上記複数のメモリセルの各々はＳＲＡＭセルからなることを特徴とする半導体集積回路。」
　
３．原査定の理由等
　原査定の理由は、平成１６年１２月１５日の補正書による補正前の請求項１、２、６、７に係る発明は、刊行物１（特開平２−１０５９３号公報）、刊行物２（特開昭６１−９６５８７号公報）に開示された内容、及び周知の技術（特開昭６２−６５２９１号公報）に照らして、進歩性を有さないから、特許法２９条２項の規定により特許を受けることができず、また、同請求項４は記載が不備であるから特許法３６条４項、５項の規定に適合せず、本願は拒絶をすべきものである、というものである。
　また、特許法第１６２条による審査（前置審査）の報告書では、審査官は、平成１６年１２月１５日の補正書による補正後の請求項１、２、５について、上記の刊行物１、２に開示された内容、上記の周知の技術、さらに、特開昭６０−１７００９１号公報の記載内容に照らして進歩性を有さず、特許法２９条２項の規定により特許を受けることができない旨、報告している。
　
４．当審の判断
（１）特許法３６条の規定する要件の適否
　原査定の理由のうち、特許法３６条４項及び５項の規定に適合しないとする拒絶の理由は、平成１６年１２月１５日の補正書による補正によって解消された。
　
（２）特許法２９条２項の該当性（想到容易性）
　そこで、次に、特許法２９条２項を理由とする拒絶の理由について検討する。
　原審で引用した刊行物１（特開平２−１０５９３号公報）には、ＳＲＡＭにおいて、メモリセルへのアクセス時間が短く、消費電力が少なく、サイクル時間が短くなるようなセンスアンプの構造およびデータ読み出し方法が記載されている。刊行物１の第１図及び明細書の記載によれば、コモンデータ線対に接続された第一段のアンプ１６と第二段のアンプ１７とで、センスアンプが構成されている。機能の異なる二段のアンプを接続することによって、アクセス時間、サイクル時間の短いセンスアンプを構成するという点で、本願の請求項１ないし２に係る発明と共通する。しかし、刊行物１のＳＲＡＭにおける第二段のアンプはラッチ機能を有しており、第一段のアンプのある時点での出力を第二段のアンプでラッチするようにされており、この構成が刊行物１の発明の本質的部分を構成している。そのため、コモンデータ線対も、第一段のアンプと第二段のアンプとで同じである。
　これに対し、本願の請求項１ないし２に係る発明では、第一の回路の出力をこれとは機能の異なる第二の回路で増幅することにより（本願の図面の第１６図及び第１９図）、メモリセルの微弱な電位差を確実にとらえ、かつ、この電位差を最大振幅にまで短時間で増幅するようにしたものであり、第２及び第３のスイッチ回路と相まって、微少な電位差が順次高速に増幅するようになされている（本願の明細書の【００４２】、【００４３】、【００４４】の記載）。原査定では、刊行物２には、本願の発明の第二の回路と同じ構成の増幅回路が知られていること、および、多段のアンプからなるセンスアンプにおいて、イコライズ用のスイッチ回路をそれぞれのアンプに設ける技術が周知であることをもって、本願の請求項１ないし２に係る発明は、進歩性を有しないと結論づけている。しかし、刊行物１に記載の構成は、それ自体で完結しており、それぞれのアンプの機能を高める方向での改良の余地はあるとしても、本願の発明のように第二、第三のスイッチ回路を付ける必要性はないばかりか、不要であるし、刊行物１の第二段のセンスアンプを刊行物２に開示されたような増幅回路に置き換える必要もない。
　個々の要素が知られていたとしても、これらの要素技術を刊行物１に適用することの合理的な理由が説明されない以上、これらの要素を組み合わせることが当業者にとって容易であったということはできない。なお、前置報告の中で引用されている特開昭６０−１７００９１号公報には、第一段にラッチ型、第二段にカレントミラー型のアンプでセンスアンプを構成したものが開示されているが、本願の請求項１ないし２に係る発明はカレントミラー型の回路を用いないものなので、関係がない。
　以上のとおりであるから、本願の請求項１ないし２に係る発明が、刊行物１、２に開示された内容及び周知の技術に基づいて当業者が容易に発明をすることができた、とする原査定の理由は維持できない。
　
　本願の請求項３から５に係る発明は、請求項１ないし２の記載をさらに限定したものであるから、上記の理由がそのまま当てはまる。
　
５．むすび
　以上のとおり、本願の請求項の記載不備は、平成１６年１２月１５日の補正書による補正により解消され、また、拒絶の本願の請求項１から５に係る発明は、刊行物１、２に開示された内容及び周知の技術に基づいて当業者が容易に発明をすることができたものとすることができない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。