【事件の表示】
　平成　９年特許願第５０４６２６号「メモリへの書込みを結合する方法および装置」拒絶査定不服審判事件〔平成　９年　７月１０日国際公開、ＷＯ９７／２４６２３、平成１１年　３月　２日国内公表、特表平１１−５０２６５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　本願は、１９９６年７月１７日（パリ条約により優先権主張外国庁受理１９９５年１２月２７日、米国）を国際出願日とする出願であって、平成１３年８月２８日付けで拒絶査定がなされ、これに対し、平成１３年１２月３日に拒絶査定に対する審判請求がなされるとともに、平成１４年１月４日付けで手続補正がなされたものである。
２．平成１４年１月４日付けの手続補正についての補正却下の決定
　請求人は、平成１４年１月４日付けで手続補正書（以下、本件手続補正書という。）を提出し、請求項１乃至７の構成要件を限定的に減縮して、次のとおりとしている。
「【請求項１】　データ源から所定の宛先に転送されるデータをバッファリングする記憶装置において、
　データとそのデータの宛先を格納するための複数の記憶域を有する記憶回路と、
　前記データ源から送信される入力データの第１の宛先アドレスと、前記記憶回路の記憶域に格納されている記憶済みデータの内最も最近に記憶された記憶域に格納されている記憶済みデータの第２の宛先アドレスとをそのアドレスのみで比較する比較器と、
　前記第１の宛先アドレスと第２の宛先アドレスが同一であった場合、前記記憶回路の記憶済みデータのビットに代えて当該第１の記憶域に対する入力データの有効ビットのみを書き込む入力回路と
　を有した記憶装置。
【請求項２】　データ源から所定の宛先に転送されるデータをバッファリングする記憶装置において、
　各々がデータと関連する宛先アドレスを格納する少なくとも第１、第２の記憶域と、
　前記データ源から送信される入力データに関する第１の宛先アドレスと、前記第２の記憶域よりも後に割り当てられた第１の記憶域に格納された記憶済みデータに関連した第２の宛先アドレスのみをもって比較する手段と、
　前記第１、第２の宛先アドレスが一致した場合、前記第１の記憶域に格納された記憶済みデータのビットに代えて当該第１の記憶域に対する入力データの有効ビットのみを書き込む書き込み手段と
　を有した記憶装置。
【請求項３】　データ源から所定の宛先に送信されるデータの書き込みをバッファリングする方法において、
　書き込みバッファ内の第１、第２の記憶域に、最初に割り当てられた第１のデータ要素とその関連する第１の宛先アドレスと、次に割り当てられた第２のデータ要素とその関連する第２の宛先アドレスとをそれぞれ記憶する段階、
　第３のデータ要素に関連した第３の宛先アドレスと、第２の宛先アドレスのみを比較する段階、
　第３の宛先アドレスと第２の宛先アドレスが一致した場合、第２のデータ要素のビットに代えて前記第２の記憶域に第３のデータ要素の対応する有効ビットのみを書き込む段階
　とを有する方法。
【請求項４】　データ源から所定の宛先に送信されるデータをバッファリングする方法において、
　複数の記憶域を有したバッファ内で最後に割り当てられた第１の記憶域に、第１のデータとそのデータの宛先アドレスを含む第１のデータブロックを格納する段階、
　第２のデータとそのデータの宛先を示す第２の宛先アドレスを含む第２のデータブロックをデータ源から送信する段階、
　第２のデータブロックと、前記第１のデータブロックの宛先アドレス同志のみを比較する段階、
　第２のデータブロックの第２の宛先アドレスが第１のデータブロックの第１の宛先アドレスに一致した場合、前記第２のデータブロックの有効部分を識別するとともに前記第１のデータブロックの対応する部分に代えて当該第２のデータブロックの有効部分のみを記憶する段階
　とを有する方法。
【請求項５】　データ源から所定の宛先に送信されるデータとそのデータに関する宛先アドレスをバッファリングするバッファ構成において、
　第１のデータに関連して第１のデータとその宛先アドレスを格納する第１の記憶域と、
　第２のデータに関連した第２の宛先アドレスを受信してこの第２の宛先アドレスと前記記憶手段に最後に格納された第１のデータの宛先アドレスとをそれらのアドレスのみで比較する比較器と、
　第２の宛先アドレスが第１の宛先アドレスに一致した場合、前記記憶域内に格納済みの第１のデータの一部分を第２のデータの有効部分で上書きする入力回路と
　を有し、さらに、前記上書きが行われた時、前記入力回路が前記第１のデータの有効部分を認識する第１のデータの状況ビットを有効性を示すように更新するよう構成したバッファ構成。
【請求項６】　データ源から所定の宛先に送信されるデータとそのデータに関する宛先アドレスをバッファリングするバッファ構成において、
　第１のデータに関連して第１のデータとその宛先アドレスを格納する記憶手段と、
　第２のデータに関連した第２の宛先アドレスを受信してこの第２の宛先アドレスと前記記憶手段に最後に格納された第１のデータの宛先アドレスのみを比較する比較手段と、
　第２の宛先アドレスが第１の宛先アドレスに一致した場合、前記記憶域内に格納済みの第１のデータの一部分を第２のデータの有効部分で上書きする入力手段とを有し、さらに、前記上書きが行われた時、前記入力回路が前記第１のデータの有効部分を認識する第１のデータの状況ビットを有効性を示すように更新するよう構成したバッファ構成。
【請求項７】　コンピュータ装置の第１、第２のバスの間に結合されるよう構成され、前記第１のバスに接続するデータ源から前記第２のバスに接続する所定の宛先に送信されるデータとそのデータに関する宛先アドレスをバッファリングするバッファ構成を有したバスブリッジにおいて、
　前記バッファ構成は、
　第１のデータとその宛先アドレスを格納する記憶域と、
　第２のデータに関連した第２の宛先アドレスを受信してこの第２の宛先アドレスと前記記憶域に最後に格納された第１のデータの宛先アドレスのみを比較する比較器と、
　第２の宛先アドレスが第１の宛先アドレスに一致した場合、前記記憶域内に格納済みの第１のデータの一部分を第２のデータの有効部分で上書きする入力回路とを有し、さらに、前記上書きが行われた時、前記入力回路が前記第１のデータの有効部分を認識する第１のデータの状況ビットを有効性を示すように更新するよう構成したことを特徴とするバスブリッジ。」
（検討）
  そこで、以下、補正後の請求項に係る発明が特許出願の際独立して特許を受けることができたものであるか否かについて検討する。
　原査定の拒絶の理由に引用された特開昭５２−１４３２２号公報（以下、刊行物１という。）には、主記憶装置の前段に配された書込みバッファに関する発明が記載されており、「第２図に本発明の一実施例のブロック図を示す。図に於いて１は主記憶装置、２は書き込み用デッタバッファ（「データバッファ」の誤記）、１１はアドレスレジスタ、９は主記憶装置から読み出したデータをセットする出力レジスタ、１２は書き込み用データバッファ内の登録アドレスとアドレスレジスタ１１の比較一致を取るための比較器である。書き込み用データバッファ２は本発明の提示するところによって連想レジスタとしての構造を持つ。書き込み用データバッファ２は複数個のレジスタで構成され、各レジスタは書き込むべき主記憶装置１のロケーションを指定するメモリアドレスを記憶するアドレス部５、書き込みデータを記憶するデータ部６、部分書き込みフラグを記憶するフラグ部７および各レジスタの内容の有効性を表示するValidビット部８の４フィールドより成る。演算処理装置乃至入出力チャネルが書き込み動作を行なう場合図１に示した従来例とほぼ同一の動作をする。メモリ動作を要求した装置はアドレス母線１０８、データ母線１０９、書き込み部分フラグ信号線１１０を介してそれぞれリファーアドレス、書き込みデータ、部分書き込みフラグを送付してくる。主記憶制御部は、リファーアドレスをアドレスレジスタ１１にセットし、書き込み用データバッファ内の適当な空レジスタ（Validビットが‘０’のレジスタ）にアドレスレジスタ１１書き込みデータ母線１０９、部分書き込みフラグ信号線１１０の内容をセットし、そのレジスタのValidビットを‘１’にする。書き込み要求を発した演算処理装置あるいは入出力チャネルはこの時点で、該メモリ動作を完了し次の逐次制御を実行できる。さて書き込み用データバッファ２に登録された書き込み情報は、登録順に逐次主記憶装置１内に書き込むよう図示せざる制御論理回路により制御される。この際、書き込み用データバッファ２内の内、最も古く登録されたレジスタのアドレス部からアドレス母線１０６を介して主記憶装置１へリファーアドレスの内容が供給され、該リファーアドレスの内容が主記憶装置から読み出され出力データレジスタ９にセットされる。同時に、書き込み用データバッファ内の最も古く登録のあったレジスタのデータ部から書き込み用データ母線１０５を介してデータバス１０に印加される。データバス１０には書き込み用データバッファ内の最も古く登録のあったレジスタのフラグ部内の部分書き込みフラグによりデータ母線１０５を介して送付された書き込みデータと出力データレジスタの内容をマージしたものがあらわれ、このデータバス１０の内容が、データ母線１０４を介してアドレス母線１０６で指定される主記憶装置１のロケーションに貯蔵される。この後、書き込み処理の終わった書き込み用データバッファ内のレジスタのValidビットを‘０’にし空状態を表示する。また、接続装置から、書き込み要求があった際、書き込み用データバッファ内の各レジスタのValidビット８がことごとく‘１’の場合、空レジスタができるまで、書き込み要求を受け付けることはできないが、書き込み用データバッファ２内のレジ��タの個数を適当な数を処理装置と主記憶装置の性能を考慮して選定することにより書き込み用データバッファが全てビジーである頻度を極めて小とすることが可能である。」（第４頁右下欄第第１９行〜第５頁右下欄第１行）、「図５は・・・。書き込み要求が主記憶装置に致達（「到達」の誤記）した場合、読み出し要求の場合と同様図１（「図２」の誤記）の比較器１２で既に該アドレスが登録されているか否かを調べる。比較器で一致のとれたレジスタがないと判定した場合データ母線１１３とフラグ信号線１１２には何らの情報ものせない。この場合書き込み要求を発した装置から送られてきたデータ母線１０９上の書き込みデータおよびフラグ信号線１１０上の部分書き込みフラグはそれぞれ入力データレジスタは、フラグレジスタ１９を経由して書き込み用データバッファ内の空レジスタにセットされる。比較器１２が、書き込み用データバッファ内に要求されたメモリアドレスが既に登録されていることを判定した場合該登録アドレスの書き込みデータおよび部分書き込みフラグをそれぞれデータ母線１１３とフラグ信号線１１２に送り出す。書き込みデータは要求装置から送られてきたデータ母線１０９上のデータとデータ母線１１３上のデータを要求源から送られてきたフラグ信号線１１０上の部分書き込みフラグでマージして入力データレジスタ１８にセットする。この際マージ動作はフラグ信号線１１０上の部分書き込みフラグの‘１’であるビット位置に対応するバイトはデータ母線１０９上のデータから‘０’であるビット位置に対応するバイトにはデータ母線１１３からの情報が有効となるよう制御される。また部分書き込みフラグはフラグ信号線１１０上の情報とフラグ信号線１１２上の情報がオア回線２０で論理和がとられ、その結果がフラグレジスタ１９にセットされる。上記のように設定された入力データレジスタ１８とフラグレジスタ１９の内容は比較器１２が一致を判定した書き込みデータバッファ２内のレジスタすなわち現在の書き込み要求のリファーメモリアドレスを格納しているレジスタのデータ部およびフラグ部に記憶される。」（第８頁左上欄第５行〜左下欄第３行）と説明されている。
　そこで、平成１４年１月４日付けで手続補正された請求項２に係る発明（以下、本件補正発明２という。）と上記刊行物１記載の発明とを対比すると、
(a)上記刊行物１には主記憶装置の前段に配された書込みバッファが記載されており、本件補正発明２が、データ源から所定の宛先に転送されるデータをバッファリングする記憶装置であるとする点と軌を一にする。
(b)上記刊行物１記載の発明においては、データに関連する宛先アドレスを格納する記憶場所として、アドレスレジスタ１１及びアドレス部５とを有しており、本件補正発明２が、各々がデータと関連する宛先アドレスを格納する少なくとも第１、第２の記憶域を有するとする点と実質的な差異はない。
(c)上記刊行物１記載の発明においては、アドレスレジスタ１１のアドレスと記憶済みデータに関連したアドレス部５のアドレスとを比較する比較器１２を有しており、本件補正発明２が、第１の宛先アドレスと第２の宛先アドレスのみをもって比較する比較手段を有するとする点と実質的な差異はない。
(d)上記刊行物１記載の発明においては、比較器で一致が検出された場合には、登録アドレスの書き込みデータと要求装置から送られてきたデータとを要求源から送られてきた部分書き込みフラグでマージしてデータ部に記憶するよう構成されており、本件補正発明２が、第１、第２の宛先アドレスが一致した場合、第１の記憶域に格納された記憶済みデータのビットに代えて第１の記憶域に対する入力データの有効ビットのみを書き込む書き込み手段を有するとする点と実質的な差異はない。
　以上(a)〜(d)のとおりであるから、本件補正発明２と上記刊行物１記載の発明とに格別の差異が見あたらないず、したがって、本件補正発明２は、少なくとも、上記刊行物１記載の発明に基づいて当業者が容易に発明をすることができたものである。
　また、平成１４年１月４日付けで手続補正された請求項１に係る発明（以下、本件補正発明１という。）は、比較する手段が、データ源から送信される入力データの第１の宛先アドレスと、記憶回路の記憶域に格納されている記憶済みデータの内最も最近に記憶された記憶域に格納されている記憶済みデータの第２の宛先アドレスとをそのアドレスのみで比較するとしており、この点で本件補正発明１は本件補正発明２とは相違し、したがって、上記刊行物１記載の発明とも相違しているが、第１の宛先アドレスと比較するアドレスが、記憶回路の記憶域に格納されている記憶済みデータの内最も最近に記憶された記憶域に格納されている記憶済みデータの第２の宛先アドレスであるとする点は、本件出願前に普通に知られたことである（必要ならば、例えば、特開昭５８−５４４７８号公報を参照されたい。）。
　したがって、本件補正発明１も、上記刊行物１記載の発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものである。
（結論）
　よって、本件補正発明１，２は、特許出願の際独立して特許を受けることができないものであり、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであるから、その余を検討するまでもなく、本件手続補正書による補正は、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下する。
３．本件発明
（本件発明の内容）
　本件手続補正書による補正は上記のとおり却下されたので、本願の請求項１乃至７に係る各発明は、平成１０年８月１７日付け、平成１３年４月１９日付けの各手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至７に記載された次のとおりものである。
「【請求項１】　データ源から所定の宛先に転送されるデータをバッファリングする記憶装置において、
　データとそのデータの宛先を格納するための複数の記憶域を有する記憶回路と、
　前記データ源から送信される入力データの第１の宛先アドレスと、前記記憶回路の記憶域に格納されている記憶済みデータの内最も最近に記憶された記憶域に格納されている記憶済みデータの第２の宛先アドレスとをそのアドレスのみで比較する比較器と、
　前記第１の宛先アドレスと第２の宛先アドレスが同一であった場合、前記記憶回路の記憶済みデータに前記入力データを直接上書きする入力回路と
　を有した記憶装置。
【請求項２】　データ源から所定の宛先に転送されるデータをバッファリングする記憶装置において、
　各々がデータと関連する宛先アドレスを格納する少なくとも第１、第２の記憶域と、
　前記データ源から送信される入力データに関する第１の宛先アドレスと、前記第２の記憶域よりも後に割り当てられた第１の記憶域に格納された記憶済みデータに関連した第２の宛先アドレスのみをもって比較する手段と、
　前記第１、第２の宛先アドレスが一致した場合、前記第１の記憶域に格納された記憶済みデータに入力データを直接上書きする書き込み手段と
　を有した記憶装置。
【請求項３】　データ源から所定の宛先に送信されるデータの書き込みをバッファリングする方法において、
　書き込みバッファ内の第１、第２の記憶域に、最初に割り当てられた第１のデータ要素とその関連する第１の宛先アドレスと、次に割り当てられた第２のデータ要素とその関連する第２の宛先アドレスとをそれぞれ記憶する段階、
　第３のデータ要素に関連した第３のアドレスと、第２のアドレスのみを比較する段階、
　第３のアドレスと第２のアドレスが一致した場合、第２のデータ要素に第３のデータ要素を直接上書きする段階
　とを有する方法。
【請求項４】　データ源から所定の宛先に送信されるデータをバッファリングする方法において、
　複数の記憶域を有したバッファ内で最後に割り当てられた第１の記憶域に、第１のデータとそのデータの宛先アドレスを含む第１のデータブロックを格納する段階、
　第２のデータとそのデータの宛先を示す第２の宛先アドレスを含む第２のデータブロックをデータ源から送信する段階、
　第２のデータブロックと、前記第１のデータブロックの宛先アドレス同志のみを比較する段階、
　第２のデータブロックの第２の宛先アドレスが第１のデータブロックの第１の宛先アドレスに一致した場合、前記バッファ内の第１の記憶域内の第１のデータに第２のデータを直接上書きする段階
　とを有する方法。
【請求項５】　データ源から所定の宛先に送信されるデータとそのデータに関する宛先アドレスをバッファリングするバッファ構成において、
　第１のデータに関連して第１のデータとその宛先アドレスを格納する第１の記憶域と、
　第２のデータに関連した第２の宛先アドレスを受信してこの第２の宛先アドレスと前記記憶手段に最後に格納された第１のデータの宛先アドレスとをそれらのアドレスのみで比較する比較器と、
　第２の宛先アドレスが第１の宛先アドレスに一致した場合、前記記憶域内に格納済みの第１のデータの一部分に第２のデータの有効部分を直接上書きする入力回路と
　を有たバッファ構成。
【請求項６】　データ源から所定の宛先に送信されるデータとそのデータに関する宛先アドレスをバッファリングするバッファ構成において、
　第１のデータに関連して第１のデータとその宛先アドレスを格納する記憶手段と、
　第２のデータに関連した第２の宛先アドレスを受信してこの第２の宛先アドレスと前記記憶手段に最後に格納された第１のデータの宛先アドレスのみを比較する比較手段と、
　第２の宛先アドレスが第１の宛先アドレスに一致した場合、前記記憶域内に格納済みの第１のデータの一部分を第２のデータの有効部分を直接上書きする入力手段とを有したバッファ構成。
【請求項７】　コンピュータ装置の第１、第２のバスの間に結合されるよう構成され、前記第１のバスに接続するデータ源から前記第２のバスに接続する所定の宛先に送信されるデータとそのデータに関する宛先アドレスをバッファリングするバッファ構成を有したバスブリッジにおいて、
　前記バッファ構成は、
　第１のデータとその宛先アドレスを格納する記憶域と、
　第２のデータに関連した第２の宛先アドレスを受信してこの第２の宛先アドレスと前記記憶域に最後に格納された第１のデータの宛先アドレスのみを比較する比較器と、
　第２の宛先アドレスが第１の宛先アドレスに一致した場合、前記記憶域内に格納済みの第１のデータの一部分に第２のデータの有効部分を直接上書きする入力回路とからなることを特徴とするバスブリッジ。」
（検討）
　本件の請求項１，２に係る発明は、本件補正発明１，２に「記憶済みデータのビットに代えて当該第１の記憶域に対する入力データの有効ビットのみを書き込む」とあるのを「記憶済みデータに前記入力データを直接上書きする」とするものであるが、「記憶済みデータに前記入力データを直接上書きする」ことは、本件出願前普通に知られたことにすぎない（必要ならば、例えば、特開平４−２１８８４６号公報、前出の特開昭５８−５４４７８号公報を参照されたい。）から、本件の請求項１，２に係る発明も、刊行物１記載の発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものである。
（まとめ）
　したがって、本件の請求項１，２に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　　
　よって、結論のとおり審決する。