【手続補正書】
【提出日】平成30年10月3日(2018.10.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
読出し動作において少なくとも１つのビット線からビットのデータを提供するための、ビット線及びワード線に接続されているメモリセルを有するメモリアレイと、
前記ビット線に結合されており、且つ前記少なくとも１つのビット線からの前記ビットのデータを検出するように構成されている出力経路回路であって、該出力経路回路は、第１の出力ポート及び第２の出力ポートを有し、該第１の出力ポート及び第２の出力ポートが前記少なくとも１つのビット線が検出される前に制御信号に応答して読出し動作においてリセット電圧レベルに選択的に駆動されるように構成されており、且つ前記検出されたビットのデータに対応する電圧レベルに前記第１の出力ポート及び第２の出力ポートの一方を駆動することによって前記検出されたビットのデータを出力するように構成されている出力経路回路と、
を備える半導体デバイス。
【請求項２】
前記リセット電圧が第１の電圧源レベル（ＶＤＤ）及び第２の電圧源レベル（ＶＳＳ）の一方である、請求項１に記載の半導体デバイス。
【請求項３】
前記メモリアレイが、１つの論理状態に対応する単一のメモリセルに、又は相補型論理状態に対応する少なくとも２つのメモリセルに、前記ビットのデータを記憶するように構成可能である、請求項１に記載の半導体デバイス。
【請求項４】
前記メモリアレイが、前記相補型論理状態に対応する第１の対のメモリセル、及び前記相補型論理状態に対応する第２の対のメモリセルに、前記ビットのデータを記憶するように構成可能である、請求項３に記載の半導体デバイス。
【請求項５】
前記メモリアレイが、前記相補型論理状態に対応する第１の対のメモリセル、及び逆相補型論理状態に対応する第２の対のメモリセルに、前記ビットのデータを記憶するように構成可能である、請求項３に記載の半導体デバイス。
【請求項６】
前記メモリアレイの第１の部分がデータを単一のメモリセルに記憶するように構成されており、且つ前記メモリアレイの第２の部分がデータを少なくとも２つのメモリセルに記憶するように構成されている、請求項３に記載の半導体デバイス。
【請求項７】
前記メモリアレイが前記ビットのデータを単一のメモリセルに記憶するように構成されており、前記制御信号が阻止されて前記第１の出力ポート及び前記第２の出力ポートがリセット電圧レベルに駆動されるのを防止し、前記出力経路回路が、前記検出されたビットのデータを前記第１の出力ポートで出力し、且つ前記第２の出力ポートでの出力のために別のビット線からの別のビットのデータを検出する、請求項３に記載の半導体デバイス。
【請求項８】
前記メモリアレイが前記ビットのデータを少なくとも２つのメモリセルに記憶するように構成されており、前記出力経路回路が複数のリセット回路を含み、該リセット回路はそれぞれ前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている、請求項３に記載の半導体デバイス。
【請求項９】
前記リセット回路が、前記第１の出力ポートと前記リセット電圧との間に接続されている第１のトランジスタデバイス、及び前記第２の出力ポートと前記リセット電圧との間に接続されている第２のトランジスタデバイスを含み、前記第１のトランジスタデバイス及び第２のトランジスタデバイスの各々が前記制御信号を受信するためのゲート端子を有している、請求項８に記載の半導体デバイス。
【請求項１０】
前記リセット回路が、前記第１の出力ポートに接続されている第１のラッチ、及び前記第２の出力ポートに接続されている第２のラッチを含み、前記第１のラッチ及び第２のラッチの各々が、前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧に駆動するように前記制御信号によってリセット可能である、請求項８に記載の半導体デバイス。
【請求項１１】
前記出力経路回路が、
第１のビット線を第１のデータバスに結合し且つ第２のビット線を第２のデータバスに結合するための複数のビット線セレクタと、
前記第１のデータバス及び前記第２のデータバスの電圧を検出するためのシングルエンド検出モード及び差動検出モードで選択的に動作可能であり、且つ前記第１の出力ポート及び第２の出力ポートを前記第１の電圧源レベル（ＶＤＤ）か又は前記第２の電圧源レベル（ＶＳＳ）かに駆動するように構成されている検出ブロックと、
を含む、請求項２に記載の半導体デバイス。
【請求項１２】
前記検出ブロックが複数の出力ラッチ回路を含み、該出力ラッチ回路はそれぞれ前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている、請求項１１に記載の半導体デバイス。
【請求項１３】
前記検出ブロックが、
前記シングルエンド検出モードで動作可能な第１のシングルエンドセンスアンプであり、且つ前記第１のデータバスの電圧を基準電圧と比較して第１のシングルエンド出力を提供するように構成されている第１のシングルエンドセンスアンプと、
前記シングルエンド検出モードで動作可能な第２のシングルエンドセンスアンプであり、且つ前記第２のデータバスの電圧を前記基準電圧と比較して第２のシングルエンド出力を提供するように構成されている第２のシングルエンドセンスアンプと、
前記差動検出モードで動作可能な差動センスアンプであり、且つ前記第１のデータバスの電圧を前記第２のデータバスの電圧と比較して複数の差動出力を提供するように構成されている差動センスアンプと、
複数の出力セレクタであり、前記シングルエンド検出モードでは前記第１のシングルエンド出力及び前記第２のシングルエンド出力を前記出力ラッチ回路に結合するように構成されており、且つ前記差動検出モードでは前記差動出力を前記出力ラッチ回路に結合するように構成されている複数の出力セレクタと、
を含む、請求項１２に記載の半導体デバイス。
【請求項１４】
前記検出ブロックが、
前記第１のデータバスに接続されている第１の入力、第１の基準ノードに接続されている第２の入力、及び第１の出力を有している第１の差動センスアンプと、
前記第２のデータバスに接続されている第１の入力、第２の基準ノードに接続されている第２の入力、及び第２の出力を有しており、前記第１の出力及び前記第２の出力が前記出力ラッチ回路に接続されている、第２の差動センスアンプと、
前記シングルエンド検出モードでは基準電圧を前記第１の基準ノード及び前記第２の基準ノードに結合し、且つ前記差動検出モードでは前記第２のデータバスを前記第１の基準ノードに結合するとともに前記第１のデータバスを前記第２の基準ノードに結合する複数の基準セレクタと、
を含む、請求項１２に記載の半導体デバイス。
【請求項１５】
前記基準セレクタが、更に、第２の差動検出モードでは第３のビット線を前記第１の基準ノードに結合するように構成されており且つ第４のビット線を前記第２の基準ノードに結合するように構成されている、請求項１４に記載の半導体デバイス。
【請求項１６】
前記第１のビット線及び前記第３のビット線が第１の相補データに対応する電圧を伝え、且つ前記第２のビット線及び前記第４のビット線が第２の相補データに対応する電圧を伝える、請求項１５に記載の半導体デバイス。
【請求項１７】
前記第１の相補データ及び前記第２の相補データが同じビットのデータを表しており、前記第１の差動センスアンプが前記第１の相補データを検出して前記ビットのデータの真の状態を出力し、且つ前記第２の差動センスアンプが前記第２の相補データを検出して前記真の状態の補数を出力する、請求項１５に記載の半導体デバイス。
【請求項１８】
前記出力経路回路が、
複数のビット線セレクタであり、第１のビット線及び第２のビット線の一方を第１のデータバスに選択的に結合し、且つ第３のビット線及び第４のビット線の一方を第２のデータバスに選択的に結合するように構成されている複数のビット線セレクタと、
前記第１のデータバスに接続されている第１の入力、第１の基準ノードに接続されている第２の入力、及び第１の出力を有している第１の差動センスアンプと、
前記第２のデータバスに接続されている第１の入力、第２の基準ノードに接続されている第２の入力、及び第２の出力を有している第２の差動センスアンプと、
第１の出力ラッチ回路及び第２の出力ラッチ回路であり、それぞれが前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている第１の出力ラッチ回路及び第２の出力ラッチ回路と、
複数の基準セレクタであり、基準電圧、前記第２のビット線及び前記第２のデータバスの１つを前記第１の基準ノードに選択的に結合し、且つ前記基準電圧、前記第３のビット線及び前記第１のデータバスの１つを前記第２の基準ノードに選択的に結合するように構成されている複数の基準セレクタと、
を含む、請求項２に記載の半導体デバイス。
【請求項１９】
半導体デバイスからデータを読み出すための方法であって、
前記メモリデバイスのメモリアレイからの読出し動作を、前記メモリアレイのワード線をアサートすることにより実行するステップと、
複数の差動出力を第１の電圧レベルにリセットするステップと、
前記メモリアレイから読み出された前記データに応答して前記差動出力の一方を第２の電圧レベルに駆動するステップと、
を含む方法。
【請求項２０】
前記リセットするステップが差動出力を前記第１の電圧レベルに駆動することを含む、請求項１９に記載の方法。
【請求項２１】
前記リセットするステップが前記差動出力に接続されている複数のラッチ回路をリセットすることを含む、請求項１９に記載の方法。
【請求項２２】
前記読出し動作を実行する前記ステップが、前記ワード線をアサートした後に少なくとも１つのセンスアンプを活性化することを含む、請求項１９に記載の方法。
【請求項２３】
前記差動出力をリセットする前記ステップが、前記少なくとも１つのセンスアンプを活性化することの前に発生する、請求項２２に記載の方法。
【請求項２４】
前記差動出力をリセットする前記ステップが、前記ワード線をアサートすることと同時に発生する、請求項２２に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
[0093]上記の実施形態は専ら例であるものと意図される。変更、修正及び変形が当業者によって特定の実施形態にもたらされることができる。請求項の範囲は本明細書に記載される特定の実施形態によって限定されるべきでなく、全体として本明細書と一貫して解釈されるべきである。
［発明の項目］
［項目１］
半導体デバイスであって、
読出し動作において少なくとも１つのビット線からビットのデータを提供するための、ビット線及びワード線に接続されているメモリセルを有するメモリアレイと、
前記ビット線に結合されており、且つ前記少なくとも１つのビット線からの前記ビットのデータを検出するように構成されている出力経路回路であって、該出力経路回路は、第１の出力ポート及び第２の出力ポートを有し、該第１の出力ポート及び第２の出力ポートが前記少なくとも１つのビット線が検出される前に制御信号に応答して読出し動作においてリセット電圧レベルに選択的に駆動されるように構成されており、且つ前記検出されたビットのデータに対応する電圧レベルに前記第１の出力ポート及び第２の出力ポートの一方を駆動することによって前記検出されたビットのデータを出力するように構成されている出力経路回路と、
を備える半導体デバイス。
［項目２］
前記リセット電圧が第１の電圧源レベル（ＶＤＤ）及び第２の電圧源レベル（ＶＳＳ）の一方である、項目１に記載の半導体デバイス。
［項目３］
前記メモリアレイが、１つの論理状態に対応する単一のメモリセルに、又は相補型論理状態に対応する少なくとも２つのメモリセルに、前記ビットのデータを記憶するように構成可能である、項目１に記載の半導体デバイス。
［項目４］
前記メモリアレイが、前記相補型論理状態に対応する第１の対のメモリセル、及び前記相補型論理状態に対応する第２の対のメモリセルに、前記ビットのデータを記憶するように構成可能である、項目３に記載の半導体デバイス。
［項目５］
前記メモリアレイが、前記相補型論理状態に対応する第１の対のメモリセル、及び逆相補型論理状態に対応する第２の対のメモリセルに、前記ビットのデータを記憶するように構成可能である、項目３に記載の半導体デバイス。
［項目６］
前記メモリアレイの第１の部分がデータを単一のメモリセルに記憶するように構成されており、且つ前記メモリアレイの第２の部分がデータを少なくとも２つのメモリセルに記憶するように構成されている、項目３に記載の半導体デバイス。
［項目７］
前記メモリアレイが前記ビットのデータを単一のメモリセルに記憶するように構成されており、前記制御信号が阻止されて前記第１の出力ポート及び前記第２の出力ポートがリセット電圧レベルに駆動されるのを防止し、前記出力経路回路が、前記検出されたビットのデータを前記第１の出力ポートで出力し、且つ前記第２の出力ポートでの出力のために別のビット線からの別のビットのデータを検出する、項目３に記載の半導体デバイス。
［項目８］
前記メモリアレイが前記ビットのデータを少なくとも２つのメモリセルに記憶するように構成されており、前記出力経路回路が複数のリセット回路を含み、該リセット回路はそれぞれ前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている、項目３に記載の半導体デバイス。
［項目９］
前記リセット回路が、前記第１の出力ポートと前記リセット電圧との間に接続されている第１のトランジスタデバイス、及び前記第２の出力ポートと前記リセット電圧との間に接続されている第２のトランジスタデバイスを含み、前記第１のトランジスタデバイス及び第２のトランジスタデバイスの各々が前記制御信号を受信するためのゲート端子を有している、項目８に記載の半導体デバイス。
［項目１０］
前記リセット回路が、前記第１の出力ポートに接続されている第１のラッチ、及び前記第２の出力ポートに接続されている第２のラッチを含み、前記第１のラッチ及び第２のラッチの各々が、前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧に駆動するように前記制御信号によってリセット可能である、項目８に記載の半導体デバイス。
［項目１１］
前記出力経路回路が、
第１のビット線を第１のデータバスに結合し且つ第２のビット線を第２のデータバスに結合するための複数のビット線セレクタと、
前記第１のデータバス及び前記第２のデータバスの電圧を検出するためのシングルエンド検出モード及び差動検出モードで選択的に動作可能であり、且つ前記第１の出力ポート及び第２の出力ポートを前記第１の電圧源レベル（ＶＤＤ）か又は前記第２の電圧源レベル（ＶＳＳ）かに駆動するように構成されている検出ブロックと、
を含む、項目２に記載の半導体デバイス。
［項目１２］
前記検出ブロックが複数の出力ラッチ回路を含み、該出力ラッチ回路はそれぞれ前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている、項目１１に記載の半導体デバイス。
［項目１３］
前記検出ブロックが、
前記シングルエンド検出モードで動作可能な第１のシングルエンドセンスアンプであり、且つ前記第１のデータバスの電圧を基準電圧と比較して第１のシングルエンド出力を提供するように構成されている第１のシングルエンドセンスアンプと、
前記シングルエンド検出モードで動作可能な第２のシングルエンドセンスアンプであり、且つ前記第２のデータバスの電圧を前記基準電圧と比較して第２のシングルエンド出力を提供するように構成されている第２のシングルエンドセンスアンプと、
前記差動検出モードで動作可能な差動センスアンプであり、且つ前記第１のデータバスの電圧を前記第２のデータバスの電圧と比較して複数の差動出力を提供するように構成されている差動センスアンプと、
複数の出力セレクタであり、前記シングルエンド検出モードでは前記第１のシングルエンド出力及び前記第２のシングルエンド出力を前記出力ラッチ回路に結合するように構成されており、且つ前記差動検出モードでは前記差動出力を前記出力ラッチ回路に結合するように構成されている複数の出力セレクタと、
を含む、項目１２に記載の半導体デバイス。
［項目１４］
前記検出ブロックが、
前記第１のデータバスに接続されている第１の入力、第１の基準ノードに接続されている第２の入力、及び第１の出力を有している第１の差動センスアンプと、
前記第２のデータバスに接続されている第１の入力、第２の基準ノードに接続されている第２の入力、及び第２の出力を有しており、前記第１の出力及び前記第２の出力が前記出力ラッチ回路に接続されている、第２の差動センスアンプと、
前記シングルエンド検出モードでは基準電圧を前記第１の基準ノード及び前記第２の基準ノードに結合し、且つ前記差動検出モードでは前記第２のデータバスを前記第１の基準ノードに結合するとともに前記第１のデータバスを前記第２の基準ノードに結合する複数の基準セレクタと、
を含む、項目１２に記載の半導体デバイス。
［項目１５］
前記基準セレクタが、更に、第２の差動検出モードでは第３のビット線を前記第１の基準ノードに結合するように構成されており且つ第４のビット線を前記第２の基準ノードに結合するように構成されている、項目１４に記載の半導体デバイス。
［項目１６］
前記第１のビット線及び前記第３のビット線が第１の相補データに対応する電圧を伝え、且つ前記第２のビット線及び前記第４のビット線が第２の相補データに対応する電圧を伝える、項目１５に記載の半導体デバイス。
［項目１７］
前記第１の相補データ及び前記第２の相補データが同じビットのデータを表しており、前記第１の差動センスアンプが前記第１の相補データを検出して前記ビットのデータの真の状態を出力し、且つ前記第２の差動センスアンプが前記第２の相補データを検出して前記真の状態の補数を出力する、項目１５に記載の半導体デバイス。
［項目１８］
前記出力経路回路が、
複数のビット線セレクタであり、第１のビット線及び第２のビット線の一方を第１のデータバスに選択的に結合し、且つ第３のビット線及び第４のビット線の一方を第２のデータバスに選択的に結合するように構成されている複数のビット線セレクタと、
前記第１のデータバスに接続されている第１の入力、第１の基準ノードに接続されている第２の入力、及び第１の出力を有している第１の差動センスアンプと、
前記第２のデータバスに接続されている第１の入力、第２の基準ノードに接続されている第２の入力、及び第２の出力を有している第２の差動センスアンプと、
第１の出力ラッチ回路及び第２の出力ラッチ回路であり、それぞれが前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている第１の出力ラッチ回路及び第２の出力ラッチ回路と、
複数の基準セレクタであり、基準電圧、前記第２のビット線及び前記第２のデータバスの１つを前記第１の基準ノードに選択的に結合し、且つ前記基準電圧、前記第３のビット線及び前記第１のデータバスの１つを前記第２の基準ノードに選択的に結合するように構成されている複数の基準セレクタと、
を含む、項目２に記載の半導体デバイス。
［項目１９］
半導体デバイスからデータを読み出すための方法であって、
前記メモリデバイスのメモリアレイからの読出し動作を実行するステップと、
複数の差動出力を第１の電圧レベルにリセットするステップと、
前記メモリアレイから読み出された前記データに応答して前記差動出力の一方を第２の電圧レベルに駆動するステップと、
を含む方法。
［項目２０］
前記リセットするステップが差動出力を前記第１の電圧レベルに駆動することを含む、項目１９に記載の方法。
［項目２１］
前記リセットするステップが前記差動出力に接続されている複数のラッチ回路をリセットすることを含む、項目１９に記載の方法。
［項目２２］
前記読出し動作を実行する前記ステップが、前記メモリアレイのワード線をアサートすることを含む、項目１９に記載の方法。
［項目２３］
前記読出し動作を実行する前記ステップが、前記ワード線をアサートした後に少なくとも１つのセンスアンプを活性化することを含む、項目２２に記載の方法。
［項目２４］
前記差動出力をリセットする前記ステップが、前記少なくとも１つのセンスアンプを活性化することの前に発生する、項目２３に記載の方法。
［項目２５］
前記差動出力をリセットする前記ステップが、前記ワード線をアサートすることと同時に発生する、項目２３に記載の方法。