(57)【要約】本発明は、位相誤差検出範囲を広くした位相誤差検出器と、ＰＬＬ同期状態に基づいたゲイン制御により、ＰＬＬの引込時間の改善を図る。位相誤差が増加している場合に位相誤差検出点の補正を行うことにより位相誤差検出範囲を広くする。また、位相誤差値を平滑化した値の標準偏差に基づいてＰＬＬのロック状態を判定し、引込過渡状態と定常状態とでゲインを切り替えることにより、ＰＬＬの引込時間を短縮かつ安定させることが可能となる。【特許請求の範囲】
【請求項１】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、
前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、
前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、
前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段と、
前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段と
を備え、
前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出する、クロック信号生成装置。
【請求項２】
前記位相誤差範囲判定手段は、前記位相誤差値を平滑化するローパスフィルタ手段を含み、
前記位相誤差範囲判定手段は、前記ローパスフィルタ手段の出力値と所定の閾値との比較結果に基づいて前記位相誤差が前記所定の範囲内にあるかどうかを判定する、請求項１に記載のクロック信号生成装置。
【請求項３】
前記位相誤差範囲判定手段は、前記位相誤差が前記所定の範囲内にないと判定した場合には、前記ループフィルタ手段のゲインが高くなるように前記ループフィルタ手段を制御する、請求項１に記載のクロック信号生成装置。
【請求項４】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記位相誤差範囲判定手段による判定を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記位相誤差範囲判定手段による判定を無効とする、請求項１に記載のクロック信号生成装置。
【請求項５】
前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、
前記位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて、前記位相誤差値を算出する、請求項１に記載のクロック信号生成装置。
【請求項６】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御する、請求項５に記載のクロック信号生成装置。
【請求項７】
前記デジタル値を所定の区間毎に積算する積算手段と、
前記積算手段による積算値を平均化する平均化手段と、
前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、
前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定する、請求項４に記載のクロック信号生成装置。
【請求項８】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、
前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、
前記半導体集積回路は、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、
前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、
前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段と
を備え、
前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出し、
前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成する、半導体集積回路。
【請求項９】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、
（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、
（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出するステップと、
（ｃ）前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するステップと、
（ｄ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと、
（ｅ）前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定するステップと
を包含し、
前記ステップ（ｂ）は、
前記複数のデジタル値のゼロクロスポイントを検出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出するステップと
を包含する、データ再生方法。
【請求項１０】
情報が記録されたディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、
前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、
前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、
前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段と、
前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段と
を備え、
前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成する、クロック信号生成装置。
【請求項１１】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記第１の変位分布検出手段による検出を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記第１の変位分布検出手段による検出を無効とする、請求項１０に記載のクロック信号生成装置。
【請求項１２】
前記デジタル値を所定の区間毎に積算する積算手段と、
前記積算手段による積算値を平均化する平均化手段と、
前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、
前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定する、請求項１１に記載のクロック信号生成装置。
【請求項１３】
前記ループフィルタ手段は、前記分布の偏りが大きいときに、前記位相誤差値において偏りが小さくなる極性の値のみ用いる、請求項１０に記載のクロック信号生成装置。
【請求項１４】
前記変位分布検出手段は、前記変位の符号を積算することにより分布を検出する、請求項１０に記載のクロック信号生成装置。
【請求項１５】
前記変位分布検出手段は、前記変位の絶対値が所定の値より大きいときのみ前記変位の符号を積算する、請求項１４に記載のクロック信号生成装置。
【請求項１６】
前記変位分布検出手段は、前記変位の絶対値が所定の値より小さいときは、前記変位の符号を積算した積算値の絶対値が小さくなる方向に前記積算値を増加あるいは減少させる、請求項１５に記載のクロック信号生成装置。
【請求項１７】
前記デジタル値の高域成分を強調する高域強調フィルタ手段と、
前記高域強調フィルタ手段の出力信号に基づいて前記再生信号と前記クロック信号との位相誤差を示す第２の位相誤差値を算出する第２の位相誤差算出手段と、
前記第２の位相誤差値の変位の分布を検出する第２の変位分布検出手段と
をさらに備え、
前記ループフィルタ手段は、前記第２の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成する、請求項１０に記載のクロック信号生成装置。
【請求項１８】
前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、
前記第１の位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて前記第１の位相誤差値を算出し、
前記高域強調フィルタ手段は、前記オフセットキャンセル手段に含まれている、請求項１７に記載のクロック信号生成装置。
【請求項１９】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御する、請求項１８に記載のクロック信号生成装置。
【請求項２０】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、
前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、
前記半導体集積回路は、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、
前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、
前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段と
を備え、
前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成し、
前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成する、半導体集積回路。
【請求項２１】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、
（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、
（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出するステップと、
（ｃ）前記第１の位相誤差値の変位の分布を検出するステップと、
（ｄ）前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するステップと、
（ｅ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと
を包含し、
前記ステップ（ｄ）は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成するステップを包含する、データ再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、情報が記録されている媒体から再生された再生信号を２値化するためのタイミング信号（クロック信号）を生成するＰＬＬ装置（クロック信号生成装置）、それに用いられる半導体集積回路およびデータ再生方法に関する。
【背景技術】
【０００２】  従来、情報が記録されている光ディスクから情報を再生する場合、ディスクから再生した信号をＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路へ入力し、ＰＬＬ回路によって再生信号に同期したクロック信号を生成し、このクロック信号に同期して再生信号をデジタル化してデジタルデータを再生する（例えば、特許文献１参照）。【０００３】  図１９は、クロック信号を生成する従来のＰＬＬ回路の構成を示すブロック図である。【０００４】  光ヘッド４１０２は、光ディスク４１０１に光ビームを照射し、光ディスク４１０１からの反射光量を検出して電気信号を出力する。アナログ信号処理回路４２００は、光ヘッド４１０２から出力される電気信号から再生信号を抽出する。アナログ信号処理回路４２００は、電気信号を増幅するプリアンプ４２０１と、増幅した信号の振幅が一定になるように制御するゲイン制御回路（ＡＧＣ）４２０２と、周波数特性を改善するイコライザ４２０３とを含む。【０００５】  ＰＬＬ回路４３００は、再生信号に同期したクロック信号を生成する。ＰＬＬ回路４３００は、再生信号をクロック信号でデジタル化するＡ／Ｄ変換器３０１と、デジタル化したデジタル値の中心値がゼロとなるように低周波数成分を除去するオフセットキャンセラ４３０２と、オフセットキャンセル後のデジタル値から位相誤差値を算出する位相誤差算出器４３０３と、位相誤差値から不要な周波数帯域の成分を除去するループフィルタ４３０４と、ループフィルタ４３０４の出力値に応じた周波数のクロック信号を生成するクロック発振器４４００とを含む。【０００６】  クロック発振器４４００は、ループフィルタ出力値を電圧信号に変換するＤ／Ａ変換器４４０１と、電圧信号に応じたクロック信号を生成する電圧制御発振器（ＶＣＯ）４４０２とを含む。【０００７】  図２０は、位相誤差算出器４３０３の動作を示すタイミング図である。図２０の（Ａ）は、オフセットキャンセラ４３０２の出力値（すなわち、オフセットキャンセル後のデジタル値）を示している。位相誤差算出器４３０３は、このデジタル値からゼロクロスポイントを検出し、ゼロクロスポイントを挟む２つのデジタル値のうち絶対値の小さい方の位置をゼロクロス検出位置として決定し（図２０の（Ｂ））、ゼロクロス検出位置におけるデジタル値の傾きが上がりエッジの場合にはそのデジタル値をそのまま位相誤差値として出力し、逆にゼロクロス検出位置におけるデジタル値の傾きが下がりエッジの場合にはそのデジタル値に−１をかけた値を位相誤差値として出力する（図２０の（Ｃ））。ＰＬＬ回路４３００は、位相誤差算出器４３０３から出力される位相誤差値に基づいて、位相誤差がゼロとなるようにクロック信号の周波数を制御するループとして動作する。【０００８】  オフセットキャンセラ４３０２は、位相誤差値と、出力値の２値化信号の１と０のデュティー比とに基づいて動作し、これらの値を加算し、さらに積算した値がゼロになるようにすることで、オフセットキャンセルするレベル、すなわち２値化するレベルを制御する（例えば、特許文献２参照）。
【特許文献１】特開２０００−１０００８３号公報
【特許文献２】特開２０００−２４３０３２号公報
【特許文献３】特開平１０−１０７６２３号公報
【特許文献４】特開２０００−２８５６０５号公報
【特許文献５】特開２００２−３３４５２０号公報
【特許文献６】特開２０００−３４３０２５号公報
【特許文献７】特許第３３０１６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】  しかしながら、従来の技術では、位相誤差値を算出することができる範囲はクロック信号の±１／２周期だけであるため、ＰＬＬ回路のキャプチャレンジが狭く、再生信号との周波数誤差が急激に大きくなったり、光ディスク上の埃や傷、指紋などによって再生信号の品質が悪化したときなどに、再生信号とクロック信号との同期が一度はずれてしまうと再同期までに時間がかかり、最悪の場合全く同期がかからなくなってしまい、データを再生することができなくなってしまうという課題があった。【００１０】  また、従来、再生信号とクロック信号との同期状態を判定するためには、再生信号に含まれるデータ再生用同期コードを検出する必要があった。そのため、光ディスク上の埃や傷、指紋などによって再生信号の品質が悪化したときなどに同期がはずれてしまっても、同期がはずれていることを検出するまでに時間がかかり、再生性能が悪化してしまうという課題があった。【００１１】  本発明は、前記従来の課題を解決するもので、再生信号とクロック信号の同期がはずれても即座に安定して再引込することにより再生性能を改善するクロック信号生成装置を提供することを目的とする。【００１２】  また、従来の技術では、位相誤差を算出できる範囲はクロック信号の±１／２周期だけであるため、ＰＬＬのキャプチャレンジが狭く、再生信号とクロック信号との周波数が離れている場合には、ＰＬＬの引き込み動作に長い時間がかかってしまう。これに対し、位相誤差値の時間軸における傾きから周波数誤差を算出し、得られた周波数誤差と位相誤差とに基づいてクロック信号の周波数を制御することにより、ＰＬＬのキャプチャレンジを拡大するクロック信号生成回路が提案されている（例えば、特許文献３、特許文献４参照）。【００１３】  しかしながら、前記従来のＰＬＬのキャプチャレンジを拡大する技術では、位相誤差値の傾きが急峻である箇所、すなわち位相誤差が１８０°変化した瞬間的状態からキャプチャエラー状態を判定しているため、光ディスク上の埃や傷、指紋あるいは光ディスクの面ぶれなどによって再生信号の品質が悪化したときなど
には誤検出あるいは未検出になってしまい、ＰＬＬの引き込み時間が安定せず、データ再生できるまでの時間が長くなってしまうという課題があった。【００１４】  また、キャプチャエラー状態の検出の精度を向上させるために、位相誤差値を複数保持し、保持した位相誤差値から位相誤差曲線の変位を検出していたが、既知の特定パターンではなく変調されたデータ区間において十分な検出確度を得るためには多数の位相誤差値を保持する必要があり、回路規模が非常に大きくなってしまうという課題があった。【００１５】  また、従来のオフセットキャンセラでは、再生信号の振幅が小さくなりやすい短マーク／スペース部の影響により、２値化レベルが振られやすく、再生信号の品質が悪い状態においては、誤ったレベルに２値化レベルが制御されてしまい、ゼロクロスポイントに基づいた位相誤差値の算出が正常に行われなくなり、ＰＬＬ引き込みすることができなくなるという課題があった。【００１６】  本発明は、前記従来の課題を解決するもので、再生信号とクロック信号の周波数が離れており、かつ再生信号の品質が悪い場合においても、即座に安定してＰＬＬの引き込みを行うことにより再生性能を改善するクロック信号生成装置を簡易な回路構成により実現することを目的とする。
【課題を解決するための手段】
【００１７】  本発明のクロック信号生成装置は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段と、前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段とを備え、前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出し、これにより、上記目的が達成される。【００１８】  前記位相誤差範囲判定手段は、前記位相誤差値を平滑化するローパスフィルタ手段を含み、前記位相誤差範囲判定手段は、前記ローパスフィルタ手段の出力値と所定の閾値との比較結果に基づいて前記位相誤差が前記所定の範囲内にあるかどうかを判定してもよい。【００１９】  前記位相誤差範囲判定手段は、前記位相誤差が前記所定の範囲内にないと判定した場合には、前記ループフィルタ手段のゲインが高くなるように前記ループフィルタ手段を制御してもよい。【００２０】  前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記位相誤差範囲判定手段による判定を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記位相誤差範囲判定手段による判定を無効としてもよい。【００２１】  前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、前記位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて、前記位相誤差値を算出してもよい。【００２２】  前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御してもよい。【００２３】  前記デジタル値を所定の区間毎に積算する積算手段と、前記積算手段による積算値を平均化する平均化手段と、前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定してもよい。【００２４】  本発明の半導体集積回路は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、前記半導体集積回路は、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段とを備え、前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出し、前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成し、これにより、上記目的が達成される。【００２５】  本発明のデータ再生方法は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出するステップと、（ｃ）前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するステップと、（ｄ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと、（ｅ）前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定するステップとを包含し、前記ステップ（ｂ）は、前記複数のデジタル値のゼロクロスポイントを検出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出するステップと、前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出するステップとを包含し、これにより、上記目的が達成される。【００２６】  本発明の他のクロック信号生成装置は、情報が記録されたディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段と、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段とを備え、これにより、上記目的が達成される。【００２７】  前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記第１の変位分布検出手段による検出を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記第１の変位分布検出手段による検出を無効としてもよい。【００２８】  前記デジタル値を所定の区間毎に積算する積算手段と、前記積算手段による積算値を平均化する平均化手段と、前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定してもよい。【００２９】  前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成してもよい。【００３０】  前記ループフィルタ手段は、前記分布の偏りが大きいときに、前記位相誤差値において偏りが小さくなる極性の値のみ用いてもよい。【００３１】  前記変位分布検出手段は、前記変位の符号を積算することにより分布を検出してもよい。【００３２】  前記変位分布検出手段は、前記変位の絶対値が所定の値より大きいときのみ前記変位の符号を積算してもよい。【００３３】  前記変位分布検出手段は、前記変位の絶対値が所定の値より小さいときは、前記変位の符号を積算した積算値の絶対値が小さくなる方向に前記積算値を増加あるいは減少させてもよい。【００３４】  前記デジタル値の高域成分を強調する高域強調フィルタ手段と、前記高域強調フィルタ手段の出力信号に基づいて前記再生信号と前記クロック信号との位相誤差を示す第２の位相誤差値を算出する第２の位相誤差算出手段と、前記第２の位相誤差値の変位の分布を検出する第２の変位分布検出手段とをさらに備え、前記ループフィルタ手段は、前記第２の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成してもよい。【００３５】  前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、前記第１の位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて前記第１の位相誤差値を算出し、前記高域強調フィルタ手段は、前記オフセットキャンセル手段に含まれていてもよい。【００３６】  前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御してもよい。【００３７】  本発明の他の半導体集積回路は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、前記半導体集積回路は、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段とを備え、前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成し、前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成し、これにより上記目的が達成される。【００３８】  本発明の他のデータ再生方法は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤���を示す第１の位相誤差値を算出するステップと、（ｃ）前記第１の位相誤差値の変位の分布を検出するステップと、（ｄ）前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するステップと、（ｅ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップとを包含し、前記ステップ（ｄ）は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成するステップを包含し、これにより上記目的が達成される。【００３９】  以上の本発明において、位相誤差の範囲を判定した結果に基づいて位相誤差値を算出することにより、位相誤差値を算出することができる範囲をクロック信号の±１周期まで拡大することができる。【００４０】  また、ループフィルタ手段から出力される制御信号に基づいて再生信号とクロック信号との位相同期状態を即座に判定し、クロック信号生成装置を適切に制御することにより安定したクロック信号を生成することができる。
【発明の効果】
【００４１】  本発明のクロック信号生成装置によれば、位相誤差値を算出することが可能な範囲の補正を行うことによりキャプチャレンジを拡大することができ、再生信号の周波数が急激に変化して同期がはずれた場合でも再同期をかけることが可能となる。【００４２】  また、位相誤差値の範囲の判定結果と同期状態の判定結果とに応じて、ループフィルタ手段やオフセットキャンセル手段のゲインや位相誤差範囲判定手段を制御することにより、再生信号とクロック信号とが同期状態にないときはゲインを高く、位相誤差値を算出する範囲を広くして素早く同期状態まで引き込み、再生信号とクロック信号とが同期状態にあるときはゲインを低く、位相誤差値を算出する範囲の補正を行わないようにして安定したクロック信号を生成することが可能となる。【００４３】  さらに、本発明の他のクロック信号生成装置によれば、位相誤差値の変位の分布を求め、その偏りを検出する。検出した偏りが大きいときには、偏りがなくなるように位相誤差値を基にクロック信号の周波数を制御する制御信号を生成する。これにより、ＰＬＬが再生信号とクロック信号との周波数誤差をキャプチャできていない状態を再生信号の品質が悪い状態であっても正確に検出することができ、検出結果に応じて周波数誤差がキャプチャレンジ内におさまるようにクロック信号の周波数を制御することにより、その後安定したクロック信号を生成することができるようになる。【００４４】  また、本発明の一つの実施の形態によれば、位相誤差値の変位の分布を、位相誤差値の変位の符号を積算した積算値により求めることにより、多数の位相誤差値を保持する必要がなく、小規模な回路で高精度な検出を実現することができる。【００４５】  また、本発明の一つの実施の形態によれば、高域強調フィルタ手段により短マーク／スペース部の振幅を増幅させることで２値化レベルの検出精度を向上させ、ＰＬＬの引き込み動作を安定させることができる。
【図面の簡単な説明】
【００４６】
【図１】図１は本発明の実施の形態１におけるＰＬＬ回路の構成を示すブロック図
【図２】図２は本発明の実施の形態１における位相誤差算出の動作を示すタイミング図
【図３】図３は本発明の実施の形態１における位相誤差範囲判定回路の構成を示すブロック図
【図４】図４は本発明の実施の形態１における位相誤差範囲判定の動作を示すタイミング図
【図５】図５は本発明の実施の形態１における同期判定回路の構成を示すブロック図
【図６】図６は本発明の実施の形態１におけるステートマシンの状態遷移図
【図７】図７は本発明の実施の形態１における振幅エラー検出の動作を示すタイミング図
【図８】図８は本発明の実施の形態１における同期状態判定の動作を示すタイミング図
【図９】図９は本発明の実施の形態２におけるクロック信号生成回路の構成を示すブロック図
【図１０】図１０は本発明の実施の形態２における変位分布検出器の構成を示すブロック図
【図１１】図１１は本発明の実施の形態２における変位分布検出器の動作を示すタイミング図
【図１２】図１２は本発明の実施の形態２における変位分布検出器の動作を示すタイミング図
【図１３】図１３は本発明の実施の形態２における変位分布検出器の動作を示すタイミング図
【図１４】図１４は本発明の実施の形態２におけるループフィルタの構成を示すブロック図
【図１５】図１５は本発明の実施の形態２における変位分布検出器とループフィルタの動作を示すタイミング図
【図１６】図１６は本発明の実施の形態３におけるクロック信号生成回路の構成を示すブロック図
【図１７】図１７は本発明の実施の形態３における高域強調フィルタの構成を示すブロック図
【図１８】図１８は本発明の実施の形態４におけるディスク装置の構成を示すブロック図
【図１９】図１９は従来のＰＬＬ回路の構成を示すブロック図
【図２０】図２０は従来のＰＬＬ回路の位相誤差算出の動作を示すタイミング図
【符号の説明】
【００４７】  １０１      光ディスク
１０２      光ヘッド
１０３      モータ
２００      アナログ信号処理回路
２０１      プリアンプ
２０２      ＡＧＣ
２０３      イコライザ
３００      ＰＬＬ回路
３０１      Ａ／Ｄ変換器
３０２      オフセットキャンセラ
３０３      位相誤差算出器
３０４      ループフィルタ
４００      クロック発振器
４０１      Ｄ／Ａ変換器
４０２      ＶＣＯ
５００      位相誤差範囲判定器
５０１      遅延器
５０２      コンパレータ
６００      同期判定器
６０１      ＤＣレベル検出器
６０２      ＬＰＦ
６０３      減算器
６０４      コンパレータ
６０５      ＡＣレベル検出器
６０６      ＬＰＦ
６０７      減算器
６０８      コンパレータ
６０９      標準偏差算出器
６１０      コンパレータ
６１１      連続判定器
６１２      ステートマシン
６１３      ゲート生成器
１１０１    光ディスク
１１０２    光ヘッド
１１０２ａ  光ビーム
１１０２ｂ  電気信号
１１０３    モータ
１２００    アナログ信号処理回路
１２００ａ  再生信号
１２００ｂ  サーボ用再生信号
１２０１    プリアンプ
１２０２    ＡＧＣ
１２０３    イコライザ
１３００    クロック信号生成回路
１３０１    Ａ／Ｄ変換器
１３０１ａ  デジタル値
１３０２    オフセットキャンセラ
１３０２ａ  オフセットキャンセル後のデジタル値
１３０３    位相誤差算出器
１３０３ａ  位相誤差値
１３０３ｂ  位相誤差算出タイミング信号
１３０４    ループフィルタ
１３０４ａ  制御信号
１３０５    分布検出用位相誤差算出器
１３０５ａ  分布検出用位相誤差算出値
１３０５ｂ  分布検出用位相誤差算出タイミング信号
１４００    クロック発振器
１４０１    Ｄ／Ａ変換器
１４０２    ＶＣＯ
１４００ａ  クロック信号
１５００    変位分布検出器
１５０１    微分フィルタ
１５０２、１５０４、１５０５、１５０６  遅延器
１５０３、１５１０  加算器
１５０７、１５０８、１５０９  減算器
１５０１ａ  微分フィルタ出力値
１５０１ｂ  微分フィルタ出力値の符号
１５１１    コンパレータ
１５１２    積算器
１５１２ａ  符号の積算値
１５１３    コンパレータ
１５００ａ  分布検出結果
１６０１    リードチャネル回路
１６０１ａ  再生データ
１６０２    データ復調回路
１６０２ａ  データ復調結果
１６０３    アドレスデコーダ
１６０３ａ  アドレス値
１６０４    バッファメモリ
１６０５    ＣＰＵ
１６０６    サーボ回路
１６０６ａ  モータ駆動信号
１６０６ｂ  光ヘッド駆動信号
１６０７    インターフェース
１７０１、１７０２、１７０３、１７０４、１７０５  遅延器
１７０６、１７０７、１７０８、１７０９、１７１０  乗算器
１７１１    加算器
３０２１    ゼロレベル検出器
３０２１ａ  ゼロレベル検出値
３０２２    ２値化ＤＵＴＹ検出器
３０２２ａ  ２値化検出値
３０２３    積算器
３０２３ａ  ２値化レベル値
３０２４    高域強調フィルタ
３０２４ａ  高域強調フィルタ出力値
３０２５    減算器
３０４１    位相誤差マスク器
３０４２、３０４５  増幅器
３０４３、３０４６    加算器
３０４４    遅延器
【発明を実施するための最良の形態】
【００４８】  以下、図面を参照しながら、本発明に係るＰＬＬ装置（クロック信号生成装置）の実施の形態を説明する。【００４９】  （実施の形態１）
図１は、本発明の実施の形態１におけるＰＬＬ装置の構成を示すブロック図である。【００５０】  光ヘッド１０２は、光ディスク１０１に光ビームを照射し、光ディスク１０１からの反射光量を検出して電気信号を出力する。アナログ信号処理回路２００は、光ヘッド１０２から出力される電気信号から再生信号を抽出する。アナログ信号処理回路２００は、電気信号を増幅するプリアンプ２０１と、増幅した信号の振幅が一定になるように制御するゲイン制御回路（ＡＧＣ）２０２と、周波数特性を改善するイコライザ２０３とを含む。【００５１】  次に、ＰＬＬ回路３００の構成を説明する。【００５２】  ＰＬＬ回路３００は、再生信号に同期したクロック信号を生成する。クロック信号生成回路３００は、再生信号をクロック信号でデジタル化するＡ／Ｄ変換器３０１と、デジタル化したデジタル値の中心値がゼロとなるように低周波数成分を除去するオフセットキャンセラ３０２と、オフセットキャンセラ３０２から出力されるデジタル値とクロック信号との位相誤差を算出する位相誤差算出器３０３と、位相誤差算出器３０３による位相誤差値の算出範囲の補正を制御する位相誤差範囲判定器５００と、位相誤差値から不要な周波数帯域の成分を除去するループフィルタ３０４と、ループフィルタ３０４の出力値に応じた周波数を有するクロック信号を生成するクロック発振器４００と、ループフィルタ出力値から再生信号とクロック信号の位相同期状態を判定する同期判定器６００とを含む。【００５３】  Ａ／Ｄ変換器３０１によりデジタル化されたデジタル値には、アナログ信号処理回路２００において除去されずに残存した不要な低周波数帯域の成分が含まれている。オフセットキャンセラ３０２は、この低周波数帯域の成分を抽出し、デジタル値から抽出したオフセット値を減算することにより、低周波数帯域成分を除去する。これによって、光ディスク１０１の情報記録面上に埃や指紋が付着し、再生信号が低周波数で揺らいだりする場合にも、安定したクロック生成動作を行うことが可能となる。【００５４】  位相誤差算出器３０３は、オフセットキャンセル後のデジタル値に基づいて位相誤差値を算出する。図２は、位相誤差算出器３０３の動作を示すタイミング図である。図２の（Ａ）は、オフセットキャンセル後のデジタル値を時系列に示している。これらのデジタル値の中から、ゼロクロスポイントの前後にある２つのデジタル値を検出し、その２つのデジタル値のうち絶対値の小さい方の位置をゼロクロス検出位置として決定する（図２の（Ｂ））。また、２つのデジタル値のうちもう一方の位置を補正ゼロクロス検出位置として決定する（図２の（Ｃ））。ゼロクロス検出位置と補正ゼロクロス検出位置のうち、位相誤差範囲判定器５００による判定信号が補正なしを示す”Ｌ”である場合には、ゼロクロス検出位置を選択し、逆に補正ありを示す”Ｈ”である場合には、補正ゼロクロス検出位置を選択する（図２の（Ｄ）（Ｅ））。位相誤差値は、選択された位置においてデジタル値の傾きが上がりエッジである場合には、そのデジタル値をそのまま位相誤差値として出力し、選択された位置においてデジタル値の傾きが下がりエッジである場合には、そのデジタル値に−１を乗算した��を位相誤差値として出力する。【００５５】  ループフィルタ３０４によって位相誤差値から不要な周波数帯域成分が除去される。ループフィルタ３０４の出力値は、クロック発振器４００に入力される。クロック発振器４００は、ループフィルタ３０４の出力値を電圧信号に変換するＤ／Ａ変換器４０１と、電圧制御発振器（ＶＣＯ）４０２とを含む。ＶＣＯ４０２によって生成されるクロック信号の周波数は、ループフィルタ３０４の出力値が大きくなり、Ｄ／Ａ変換器４０１の出力電圧が高くなると、高くなる。また、ＶＣＯ４０２によって生成されるクロック信号の周波数は、ループフィルタ３０４の出力値が小さくなり、Ｄ／Ａ変換器４０１の出力電圧が低くなると、低くなる。従って、ＰＬＬ回路３００は、位相誤差算出器３０３によって算出された位相誤差値が正の値の場合にはクロック信号の周波数が高くなるように動作し、位相誤差算出器３０３によって算出された位相誤差値が負の値の場合にはクロック信号の周波数が低くなるよう動作する。【００５６】  図３は、位相誤差範囲判定器５００の構成を示すブロック図である。位相誤差算出器３０３によって算出された位相誤差値をＰ倍し、それを遅延器５０１によって遅延された値に（１−Ｐ）倍した値と加算し、再度その加算値を遅延器５０１に入力する。Ｐの値は、例えば１／２とすれば良い。遅延器５０１を含むループ回路は、位相誤差算出器３０３によって位相誤差値が算出される毎に動作するものであり、これによって、遅延器５０１の出力値は、位相誤差値が増加あるいは減少を続ける場合に、その絶対値が大きくなっていく。コンパレータ５０２は、遅延器５０１の出力値が所定の＋側閾値より大きくなった場合、あるいは所定の−側閾値より小さくなった場合に位相誤差算出範囲の補正が必要になるとして、位相誤差範囲判定信号を出力する。【００５７】  図４は、位相誤差範囲判定器５００の動作を示すタイミング図である。図４の（Ａ）は、再生信号とクロック信号が同期している場合のデジタル値を示しており、ゼロクロス検出位置での値はゼロになる。一方、図４の（Ｂ）は、再生信号に対してクロック信号の周波数が低い場合のデジタル値を示している。クロック信号の周波数が低いため、数周期毎に再生信号に対してクロック信号の位相がクロック信号の１／２周期以上遅れてしまう。図４の（Ｃ）はこのときの位相誤差値を示している。位相誤差算出範囲の補正がない場合には位相誤差算出範囲は±１／２周期しかないため、クロック信号の位相の遅れが１／２周期以内に収まっている間は位相誤差値はクロック信号の周波数ＵＰを示す値となるが、１／２周期以上遅れてしまうと一転して周波数ＤＯＷＮを示す値となってしまい、同期したクロック信号を生成できなくなってしまう。図４の（Ｄ）は、これに対する位相誤差範囲判定器５００における遅延器５０１の値を示している。クロック信号の周波数が低い場合には、遅延器５０１の出力値は正側で絶対値が増加し、再生信号に対するクロック信号の位相が１／２周期遅れるようになるときには所定の＋側閾値を超えるようになり、その結果、位相誤差範囲の補正が必要として、位相誤差範囲判定信号は”Ｈ”となる（図４の（Ｅ））。位相誤差算出器３０３は、位相誤差範囲判定信号に基づいて、補正ゼロクロス検出位置を選択し、これによって位相誤差を算出することが可能な範囲は＋１／２周期〜＋１周期の範囲となり、位相が＋１周期をこえない間は継続して周波数ＵＰを示す位相誤差値を出力することができる。その結果、安定に同期したクロック信号を生成することができる。また、クロック信号の周波数が高い場合には、遅延器５０１の出力値は負側で絶対値が増加し、再生信号に対するクロック信号の位相が１／２周期進んでしまうようになるときには所定の−側閾値を超えるようになり、その結果、位相誤差範囲判定信号は”Ｈ”となる。位相誤差算出器３０３は、位相誤差範囲判定信号に基づいて、補正ゼロクロス検出位置を選択し、これによって位相誤差を算出することが可能な範囲は−１／２周期〜−１周期の範囲となり、位相が−１周期をこえない間は継続して周波数ＤＯＷＮを示す位相誤差値を出力することができる。ここで、＋側閾値と−側閾値の値は、Ａ／Ｄ変換器３０１に入力される再生信号の振幅が、アナログ信号処理回路２００のゲイン制御回路（ＡＧＣ）２０２により一定になるように制御されるため、その振幅に応じた値に決めることができる。【００５８】  次に、同期判定器６００の動作を説明する。【００５９】  図５は、同期判定器６００の構成を示すブロック図である。同期判定器６００は、Ａ／Ｄ変換器３０１から出力されるデジタル値のＤＣレベルを検出するＤＣレベル検出器６０１と、ＤＣレベル検出値の変化を平滑化するローパスフィルタ（ＬＰＦ）６０２と、ＤＣレベル検出値とＬＰＦ出力値の差分を算出する減算器６０３と、その差分値と所定のＤＣエラー検出閾値との比較を行うコンパレータ６０４と、Ａ／Ｄ変換器３０１から出力されるデジタル値のＡＣレベルを検出するＡＣレベル検出器６０５と、ＡＣレベル検出値の変化を平滑化するローパスフィルタ（ＬＰＦ）６０６と、ＡＣレベル検出値とＬＰＦ出力値の差分を算出する減算器６０７と、その差分値と所定のＡＣエラー検出閾値との比較を行うコンパレータ６０８と、ループフィルタ３０４の出力値の標準偏差を算出する標準偏差算出器６０９と、その標準偏差と所定の標準偏差閾値との比較を行うコンパレータ６１０と、比較結果の連続性を判定する連続判定器６１１と、以上の検出結果に基づいて動作するステートマシン６１２と、ステートに応じてＰＬＬ回路３００の動作を制御するゲート生成器６１３とを含む。【００６０】  図７の（Ａ）は、デジタル値のＤＣ変動を検出する動作を示すタイミング図である。ＤＣレベル検出器６０１は、Ａ／Ｄ変換器３０１から出力されるデジタル値を所定の区間毎に積算した値を求めるものであり、その区間は、検出すべきＤＣ変動成分の周期に対して充分に短く、かつデジタル値が表す情報ビットの”１”と”０”の比率がほぼ１：１となる区間より長くすればよい。ＤＣレベル検出値がＬＰＦ６０２で平滑化されることにより、ＤＣレベル検出値の平均値が求められる。ＬＰＦ６０２は、検出すべきＤＣ変動成分が除去されるような周波数特性にすればよい。減算器６０３において、ＤＣレベル検出値とその平均値との差分が算出され、ＤＣ変動が発生した場合には差分値の絶対値が大きくなり、コンパレータ６０４によりＤＣエラー検出閾値を超えた場合にＤＣエラーとして検出される。【００６１】  図７の（Ｂ）は、デジタル値のＡＣ変動を検出する動作を示すタイミング図である。ＡＣレベル検出器６０５は、Ａ／Ｄ変換器３０１から出力されるデジタル値を所定の区間毎にその絶対値を積算した値を求めるものであり、その区間は、検出すべきＡＣ変動成分の周期に対して充分に短くすればよい。ＡＣレベル検出値がＬＰＦ６０６で平滑化されることにより、ＡＣレベル検出値の平均値が求められる。ＬＰＦ６０６は、検出すべきＡＣ変動成分が除去されるような周波数特性にすればよい。減算器６０７において、ＡＣレベル検出値とその平均値との差分が算出され、ＡＣ変動が発生した場合には差分値の絶対値が大きくなり、コンパレータ６０８によりＡＣエラー検出閾値を超えた場合にＡＣエラーとして検出される。【００６２】  図８は、再生信号とクロック信号との同期状態に応じたループフィルタ３０４の出力値の変化を示すタイミング図である。標準偏差算出器６０９は、所定の区間毎にループフィルタ３０４の出力値の標準偏差を算出する。標準偏差値は、再生信号とクロック信号とが同期していない場合には大きく、同期すると小さくなる。この標準偏差値の変化をコンパレータ６１０において所定の標準偏差閾値と比較することにより、区間毎の同期状態の判定を行う。さらに、連続判定器６１１において、区間毎の同期状態の判定結果が所定回数連続して同期ＯＫ判定であれば再生信号とクロック信号の同期はロックしているとしてロック検出信号を出力し、逆に判定結果が所定回数連続して同ＮＧ判定であれば同期はアンロックしているとしてアンロック検出信号を出力する。これによって、正確に同期状態を判定することができるようになる。【００６３】  ステートマシン６１２は、以上に述べたＤＣエラー検出信号、ＡＣエラー検出信号と、ロック検出信号、アンロック検出信号に基づいて状態遷移し、ゲート生成器６１３はステートマシン６１２の状態に基づいて、位相誤差範囲判定器５００の動作を制御する位相誤差範囲判定イネーブル信号と、ループフィルタ３０４のゲインを制御するループフィルタゲイン切替信号と、オフセットキャンセラ３０２のゲインを制御するオフセットキャンセラゲイン切替信号とを出力する。【００６４】  図６は、ステートマシン６１２の状態遷移と、ゲート生成器６１３の各状態における動作を示す図である。ＰＬＬ回路３００の動作がスタートするとステートマシンの状態はステート”０”から動作をはじめる。ステート”０”では、再生信号とクロック信号の周波数の誤差は大きいため、引込動作を安定させるために位相誤差範囲判定器５００を動作させ、引込時間を短縮するためにループフィルタ３０４のゲインを高くし、デジタル値の中心が即座にゼロとなるように制御するためオフセットキャンセラ３０２のゲインを高くする。ロック検出信号が出力されると、状態はステート”１”へと遷移する。ステート”１”では、再生信号とクロック信号の周波数の誤差は充分に小さくなっているため位相誤差範囲判定は必要なく、また再生信号の品質低下により位相誤差範囲判定が誤動作してＰＬＬ回路３００を不安定にしてしまうことを防ぐために位相誤差範���判定器５００の動作を停止させる。一方、位相やデジタル値のオフセットキャンセル制御はまだ充分に引き込むまでに至っていないため、どちらのゲインも高いままとしておく。ここでロック検出信号が出力されると状態はステート”３”へと遷移し、アンロック検出信号が出力されると再度ステート”０”へと遷移する。ステート”３”は、再生信号とクロック信号は完全に同期したと判定された状態であり、ＰＬＬ回路３００全体の動作を安定させるため、位相誤差範囲判定器５００の動作は停止したままで、ループフィルタ３０４のゲインを低くし、オフセットキャンセラ３０２のゲインも低くする。ここで、アンロック検出されるとステート”０”へと遷移し、ＤＣエラー検出あるいはＡＣエラー検出されるとステート”２”へと遷移する。ステート”２”は、デジタル値のＤＣ変動あるいはＡＣ変動の影響により、オフセットキャンセラ３０２の制御が不安定になっている可能性があり、これによって位相誤差算出器３０３によって正確な位相誤差値が算出できなくなっている恐れがあることを示している。従って、デジタル値の中心がゼロになるように即座に再引込させるためにオフセットキャンセラ３０２のゲインのみ高くすればよい。そして、ロック検出されると再度ステート”３”へと遷移し、安定に引き込めなくなりアンロック検出された場合にはステート”０”へと遷移することになる。【００６５】  以上述べたように、本実施の形態によれば、位相誤差範囲判定とそれに応じた位相誤差の算出により、位相誤差を算出できる範囲がクロック信号の±１／２周期から±１周期まで拡大することが可能となり、再生信号とクロック信号の周波数誤差が大きい場合にも正確に位相誤差を算出し、安定して再生信号に同期したクロック信号を生成することができる。【００６６】  また、ループフィルタ３０４の出力値の標準偏差に基づいて再生信号とクロック信号の同期状態を判定し、その結果に応じて位相誤差範囲判定器５００とループフィルタ３０４の動作を制御することにより、ＰＬＬ回路３００の動作開始からロック状態になるまでの引込動作を安定させ、かつ引込時間を短縮することが可能となる。【００６７】  また、Ａ／Ｄ変換器３０１によるデジタル値から再生信号のＤＣ変動やＡＣ変動のエラー検出を行い、その結果に応じてオフセットキャンセラ３０２の動作を制御することにより、光ディスク１０１の情報記録面上の傷や埃、指紋などの影響で再生動作が不安定になっても即座に再生可能な状態に復帰することができ、再生性能を向上させることが可能となる。【００６８】  なお、本実施の形態において、再生信号のＡ／Ｄ変換後にオフセットキャンセルを行う構成としたが、検出したオフセット量をＤ／Ａ変換してアナログ信号処理回路２００内にてオフセットをキャンセルしてもよい。【００６９】  なお、ＰＬＬ回路３００の構成からオフセットキャンセラ３０２を省略してもよい。この場合には、位相誤差算出器３０３は、Ａ／Ｄ変換器３０１から出力されるデジタル値に基づいて位相誤差値を算出するようにすればよい。【００７０】  なお、ＰＬＬ回路３００の一部もしくは全部を単一の半導体チップ上に形成してもよい。例えば、図１に示されるＰＬＬ回路３００の構成のうち、オフセットキャンセラ３０２、位相誤差算出器３０３、ループフィルタ３０４、位相誤差範囲判定器５００および同期判定器６００を半導体集積回路として実現してもよい。【００７１】  なお、本実施の形態において、ステートマシン６１２とゲート生成器６１３の動作を図６に示す動作としたが、これに限定されるものではない。【００７２】  （実施の形態２）
図９は、本発明の実施の形態２におけるクロック信号生成装置の構成を示すブロック図である。【００７３】  図９に示すクロック信号生成装置は、情報が記録されている光ディスク１１０１を用いてクロック信号を生成する。クロック信号生成装置は、光ヘッド１１０２と、アナログ信号処理回路１２００と、クロック信号生成回路１３００とを備える。【００７４】  光ヘッド１１０２は、光ディスク１１０１に光ビーム１１０２ａを照射し、光ディスク１１０１からの反射光量を検出して、反射光量に基づいて電気信号１１０２ｂを生成する。【００７５】  アナログ信号処理回路１２００は、電気信号１１０２ｂから再生信号１２００ａを抽出する。電気信号１１０２ｂを増幅するプリアンプ１２０１と、増幅した信号の振幅が一定になるように制御するゲイン制御回路（ＡＧＣ）１２０２と、周波数特性を改善するイコライザ１２０３とを備える。【００７６】  クロック信号生成回路１３００は、再生信号１２００ａとクロック信号１４００ａとの位相差がゼロに近づくように動作するＰＬＬとして機能し、再生信号１２００ａに同期したクロック信号１４００ａを生成する。クロック信号生成回路１３００は、再生信号１２００ａをクロック信号１４００ａに同期してデジタル化するＡ／Ｄ変換器１３０１と、Ａ／Ｄ変換器１３０１から出力されるデジタル値１３０１ａの中心レベルがゼロになるように制御するオフセットキャンセラ１３０２と、オフセットキャンセラ１３０２から出力されるデジタル値１３０２ａとクロック信号１４００ａとの位相誤差値１３０３ａを算出する位相誤差算出器１３０３と、位相誤差値１３０３ａの変位の分布の偏りを検出する変位分布検出器１５００と、位相誤差値１３０３ａから不要な周波数帯域の成分を除去するループフィルタ１３０４と、ループフィルタ出力値１３０４ａに基づいた周波数のクロック信号１４００ａを生成するクロック発振器１４００とを備える。【００７７】  Ａ／Ｄ変換器１３０１によりデジタル化されたデジタル値１３０１ａには、アナログ信号処理回路１２００において除去されずに残存した不要な低周波数帯域の成分が含まれている。オフセットキャンセラ１３０２は、この低周波数帯域の成分を抽出し、デジタル値１３０１ａから抽出したオフセット値を減算することにより、低周波数帯域成分を除去する。これによって、光ディスク１１０１の情報記録面上に埃や指紋が付着し、再生信号１２００ａが低周波数で揺らいだりする場合にも、安定したクロック生成動作を行うことが可能となる。【００７８】  位相誤差算出器１３０３は、オフセットキャンセル後のデジタル値１３０２ａから位相誤差値１３０３ａを算出する。位相差算出器１３０３の動作のタイミングは、図１９に示される位相差算出器３０３の動作のタイミングと同様である（図２０の（Ａ）参照）。すなわち、位相誤差算出器１３０３は、ゼロクロスポイントを検出し、ゼロクロスポイントの前後にある２つのデジタル値のうち絶対値の小さい方の位置をゼロクロス位置として決定し（図２０の（Ｂ））、ゼロクロス検出位置におけるデジタル値の傾きが上がりエッジの場合にはそのデジタル値をそのまま位相誤差値として出力し、ゼロクロス検出位置におけるデジタル値の傾きが下がりエッジの場合にはそのデジタル値に−１をかけた値を位相誤差値として出力する（図２０の（Ｃ））。【００７９】  ループフィルタ１３０４によって位相誤差値１３０３ａから不要な周波数帯域成分が除去される。ループフィルタ１３０４の出力値は、クロック発振器１４００に入力される。クロック発振器１４００は、ループフィルタ１３０４の出力値１３０４ａを電圧信号に変換するＤ／Ａ変換器１４０１と、電圧制御発振器（ＶＣＯ）１４０２とを含む。ＶＣＯ１４０２によって生成されるクロック信号１４００ａの周波数は、ループフィルタ１３０４の出力値１３０４ａが大きくなり、Ｄ／Ａ変換器１４０１の出力電圧が高くなると、高くなる。また、ＶＣＯ１４０２によって生成されるクロック信号１４００ａの周波数は、ループフィルタ１３０４の出力値１３０４ａが小さくなり、Ｄ／Ａ変換器１４０１の出力電圧が低くなると、低くなる。従って、位相誤差算出器１３０３により算出された位相誤差値１３０３ａが正の値の場合にはクロック信号１４００ａの周波数が高くなるようにＰＬＬは動作し、負の値の場合には低くなるように動作する。【００８０】  次に、変位分布検出器１５００を詳細に説明する。【００８１】  図１０は、変位分布検出器１５００の構成を示すブロック図である。変位分布検出器１５００は、位相誤差値１３０３ａを微分することにより変位（微分フィルタ出力値１５０１ａ）を求める微分フィルタ１５０１と、微分フィルタ出力値１５０１ａの分布の偏りを検出する回路とを含む。【００８２】  微分フィルタ１５０１において、１５０２は位相誤差算出器１３０３による位相誤差算出タイミング毎に位相誤差値１３０３ａをラッチして保持する遅延器であり、加算器１５０３において２回分の位相誤差値１３０３ａを加算することにより、位相誤差値１３０３ａのノイズ成分を除去するとともに、その分解能を高めている。１５０４、１５０５、１５０６は、同じく位相誤差算出タイミング毎に加算器１５０３の出力値をラッチして保持する遅延器であり、減算器１５０７、１５０８、１５０９によって、それぞれ加算器１５０３の出力値との間で微分を行っている。さらに、加算器１５１０において、３つの微分値を加算することにより、微分結果のノイズ成分を除去するとともに、その分解能を高めている。【００８３】  微分フィルタ出力値１５０１ａは、コンパレータ１５１１により所定の閾値Ａと絶対値比較され、微分フィルタ出力値１５０１ａの方が大きい場合には、積算器１５１２において微分フィルタ出力値１５０１ａの符号１５０１ｂに応じて積算が行われる。符号１５０１ｂが正の場合には、積算値１５１２ａに対して＋１の加算を行い、負の場合には−１の減算を行う。また、コンパレータ１５１１による比較において微分フィルタ出力値１５０１ａの方が小さい場合には、積算器１５１２における積算値１５１２ａの絶対値が小さくなるように加算あるいは減算を行う。積算値１５１２ａが負の値の場合には＋１の加算を行い、正の値の場合には−１の減算を行う。これによって、微分フィルタ出力値１５０１ａが正側に偏っていると積算値５１２ａは正側に徐々に増加し、逆に負側に偏っていると負側に徐々に増加していく。また、微分フ��ルタ出力値１５０１ａの絶対値が小さい場合には、積算値１５１２ａはゼロ付近の値を保つようになる。【００８４】  積算値１５１２ａは、コンパレータ１５１３により所定の閾値Ｂと絶対値比較され、比較結果を分布検出結果１５００ａとして出力する。積算値１５１２ａの方が小さい場合には、分布検出結果１５００ａとして、微分フィルタ出力値１５０１ａの分布に偏りがないことを示す値、例えば０を出力する。積算値１５１２ａの方が大きい場合には、分布検出結果１５００ａとして、積算値１５１２ａが負の値の場合には微分フィルタ出力値１５０１ａの分布が負側に偏っていることを示す値、例えば−１を出力し、積算値１５１２ａが正の値の場合には微分フィルタ出力値１５０１ａの分布が正側に偏っていることを示す値、例えば＋１を出力する。【００８５】  図１１、図１２、図１３は、変位分布検出器１５００の動作を示すタイミング図である。【００８６】  図１１は、再生信号１２００ａとクロック信号１４００ａとの周波数がＰＬＬがキャプチャできる範囲内でほぼ一致している場合の動作を示している。図１１において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａの時間軸における変化を示している。周波数がほぼ一致している場合には、（Ａ）に示すように位相誤差値１３０３ａは、再生信号１２００ａのノイズ成分やクロック信号１４００ａのジッタ成分の影響によりゼロ付近でばらついた値をとるようになる。従って、（Ｂ）のように微分フィルタ出力値１５０１ａも正と負のどちらに偏ることなく、ゼロ付近でばらついた値をとることになり、（Ｃ）に示す積算値１５１２ａもゼロ付近の値を保つようになる。【００８７】  図１２は、再生信号１２００ａに対してクロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ低い側にずれている場合の動作を示している。図１２において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａの時間軸における変化を示している。クロック信号１４００ａの周波数が低い場合には、（Ａ）に示すように位相誤差値１３０３ａは、再生信号１２００ａのノイズ成分やクロック信号１４００ａのジッタ成分の影響により高周波数域のばらつくのに加え、右上がりの傾きをもつ鋸歯状の低周波数成分を有した値となる。従って、（Ｂ）のように微分フィルタ出力値１５０１ａは、位相誤差値１３０３ａの変化が右上がりの区間では概ね正の値となり、位相誤差値１３０３ａが急激に小さくなる区間では概ね負の値となる。右上がりの区間が大半を占めるため、積算値１５１２ａは（Ｃ）に示すように、徐々に正側に増加するようになり、これによってクロック信号１４００ａの周波数がキャプチャできないだけ低い側にずれていることを検出することが可能となる。【００８８】  図１３は、再生信号１２００ａに対してクロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ高い側にずれている場合の動作を示している。図１３において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａの時間軸における変化を示している。クロック信号１４００ａの周波数が���い場合には、（Ａ）に示すように位相誤差値１３０３ａは、再生信号１２００ａのノイズ成分やクロック信号１４００ａのジッタ成分の影響により高周波数域のばらつくのに加え、右下がりの傾きをもつ鋸歯状の低周波数成分を有した値となる。従って、（Ｂ）のように微分フィルタ出力値１５０１ａは、位相誤差値１３０３ａの変化が右下がりの区間では概ね負の値となり、位相誤差値１３０３ａが急激に大きくなる区間では概ね正の値となる。右下がりの区間が大半を占めるため、積算値１５１２ａは（Ｃ）に示すように、徐々に負側に増加するようになり、これによってクロック信号１４００ａの周波数がキャプチャできないだけ高い側にずれていることを検出することが可能となる。【００８９】  また、図１１から図１３の（Ａ）に示すように位相誤差値１３０３ａは再生信号１２００ａの品質やクロック信号１４００ａのジッタ成分に応じてばらつくが、積算器１５１２により積算しているため（Ｃ）に示すようにキャプチャできない場合の周波数のずれ方向を正確に検出することが可能となる。【００９０】  次に、ループフィルタ１３０４の動作を詳細に説明する。【００９１】  図１４は、ループフィルタ１３０４の構成を示すブロック図である。ループフィルタ１３０４は、位相誤差値１３０３ａの値を分布検出結果１５００ａに応じてマスク処理する位相誤差マスク器３０４１と、マスク処理後の位相誤差値をａ倍する増幅器３０４２と、同じくマスク処理後の位相誤差値を位相誤差算出タイミング毎に積算する加算器３０４３および遅延器３０４４と、位相誤差値の積算値をｂ倍する増幅器３０４５と、２つの増幅器３０４２、３０４５の出力値を加算する加算器３０４６とを含む。加算器３０４６から出力される制御信号１３０４ａはクロック発信器１４００に入力される。【００９２】  位相誤差マスク器３０４１は、分布検出結果１５００ａが微分フィルタ出力値の分布が偏っていないことを示している場合には位相誤差値１３０３ａをそのまま出力する。正側に偏っていることを示している場合には、位相誤差値１３０３ａが正の値の場合はそのまま出力し、負の値の場合にはマスクして位相誤差値を出力しない。逆に負側に偏っていることを示している場合には、位相誤差値１３０３ａが負の値の場合はそのまま出力し、正の値の場合にはマスクして位相誤差値を出力しない。【００９３】  マスク処理後の位相誤差値に対して、増幅器３０４２によりクロック信号１４００ａの位相調整が行われ、積算器に含まれる加算器３０４３と遅延器３０４４および増幅器３０４５によりクロック信号１４００ａの周波数調整が行われる。位相誤差マスク器３０４１によって、マスク処理がなされた場合、クロック信号１４００ａの周波数が低いときには正の位相誤差値しか出力されないため、クロック信号１４００ａの周波数は再生信号１２００ａの周波数に向けて単調に高くなっていく。また、クロック信号１４００ａの周波数が高いときには負の位相誤差値しか出力されないため、クロック信号１４００ａの周波数は再生信号１２００ａの周波数に向けて単調に低くなっていく。その結果、周波数がほぼ一致する範囲に入ると、マスク処理が行われないようになり、位相調整が行われ、再生信号１２００ａに位相同期したクロック信号１４００ａが得られるようになる。また、増幅器３０４５において、分布検出結果１５００ａが正あるいは負に偏りがあることを示しているときには、倍率ｂを大きくすることにより、周波数引込の時間をさらに短縮することが可能となる。【００９４】  図１５は、再生信号１２００ａに対してクロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ高い側にずれている場合における、変位分布検出器１５００とループフィルタ１３０４の動作を示すタイミング図である。図１５において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａ、（Ｄ）は分布検出結果１５００ａ、（Ｅ）は位相誤差マスク器の出力値、（Ｆ）は制御信号３０４ａの時間軸における変化を示している。前半部分においては、クロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ高い状態にあるため、位相誤差値（Ａ）は右下がりの傾きをもつ鋸歯状の波形となり、従って微分フィルタ出力値（Ｂ）は概ね負の値となり、符号の積算値（Ｃ）は負側に増加していく。符号の積算値（Ｃ）の絶対値が所定の閾値Ｂを超えると、分布検出結果（Ｄ）は負側に偏りがあることを示す値、例えば−１となる。分布検出結果（Ｄ）が−１となっている区間においては、位相誤差値（Ａ）の正の値は位相誤差マスク器３０４１においてマスクされるため、マスク処理後の位相誤差値（Ｅ）に示すように負の値のみが出力される。その結果、クロック周波数の制御信号（Ｆ）は、はじめはキャプチャできず０付近の値であったが、クロック信号１４００ａの周波数を下げる方向へと制御されていく。クロック信号１４００ａの周波数が再生信号１２００ａの周波数にある程度近づくと、位相誤差値（Ａ）の鋸歯状の傾きは小さくなり、微分フィルタ出力値（Ｂ）の絶対値も所定の閾値Ａを超える頻度が少なくなるため、符号の積算値（Ｃ）の絶対値は減少傾向を示すようになる。符号の積算値（Ｃ）の絶対値の減少に伴い、所定の閾値Ｂを下回るようになると、分布の偏りが小さくなったと判断されるため分布検出結果（Ｄ）は偏りがないことを示す値、例えば０となり、位相誤差マスク器３０４１によるマスク処理が行われなくなり、位相誤差値（Ａ）がそのまま出力される。この状態においては、再生信号１２００ａとクロック信号１４００ａの周波数誤差はＰＬＬがキャプチャできる範囲内にまで収まっているため、クロック周波数の制御信号（Ｆ）は、再生信号１２００ａに大してクロック信号１４００ａが位相同期する安定した状態に制御されることが可能となる。【００９５】  以上述べたように、実施の形態２によれば、ＰＬＬが再生信号とクロック信号との周波数誤差をキャプチャできていない状態を再生信号の品質が悪い状態であっても正確に検出することができ、検出結果に応じて周波数誤差がキャプチャレンジ内におさまるようにクロック信号の周波数を制御することにより、その後安定したクロック信号を生成することができるようになる。【００９６】  また、位相誤差値の変位の分布を、位相誤差値の変位の符号を積算した積算値により求めることにより、多数の位相誤差値を保持する必要がなく、小規模な回路で高精度な検出を実現することができる。【００９７】  なお、クロック信号生成回路１３００の構成からオフセットキャンセラ１３０２を省略してもよい。この場合には、位相誤差算出器１３０３は、Ａ／Ｄ変換器１３０１から出力されるデジタル値に基づいて位相誤差値を算出するようにすればよい。【００９８】  なお、クロック信号生成回路１３００の一部もしくは全部を単一の半導体チップ上に形成してもよい。例えば、図９に示されるクロック信号生成回路１３００の構成のうち、オフセットキャンセラ１３０２、位相誤差算出器１３０３、ループフィルタ１３０４および変位分布検出器１６００を半導体集積回路として実現してもよい。【００９９】  なお、クロック信号生成回路１３００の中に実施の形態１で説明した同期判定器６００の構成と同様の構成を有する同期判定器６００ａを設け、同期判定器６００ａを用いて変位分布検出の有効、無効を制御するようにしてもよい。例えば、同期判定器６００ａが再生信号とクロック信号とが同期状態にないと判定した場合には変位分布検出器１５００による検出を有効とし、同期判定器６００ａが再生信号とクロック信号とが同期状態にあると判定した場合には変位分布検出器１５００による検出を無効とすればよい。【０１００】  また、同期判定器６００と同様に、同期判定器６００ａが、エラーが検出された場合には再生信号とクロック信号とが同期状態にないと判定するようにしてもよい。【０１０１】  さらに、同期判定器６００と同様に、同期判定器６００ａが、再生信号とクロック信号とが同期状態にないと判定した場合にはオフセットキャンセラ１３０２のゲインが高くなるようにオフセットキャンセラ１３０２を制御し、再生信号とクロック信号とが同期状態にあると判定した場合にはオフセットキャンセラ１３０２のゲインが低くなるようにオフセットキャンセラ１３０２を制御するようにしてもよい。【０１０２】  （実施の形態３）
図１６は、本発明の実施の形態３におけるクロック信号生成装置の構成を示すブロック図である。図１６において、図９に示す構成要素と同じ構成要素については同じ参照符号を付し、説明を省略する。【０１０３】  Ａ／Ｄ変換器１３０１から出力されるデジタル値１３０１ａの中心レベルがゼロになるように制御するオフセットキャンセラ１３０２は、ゼロレベル検出器３０２１と、２値化ＤＵＴＹ検出器３０２２と、積算器３０２３と、減算器３０２５と、高域強調フィルタ３０２４とを備える。【０１０４】  高域強調フィルタ３０２４は、オフセットキャンセル後デジタル値１３０２ａの高域成分を増幅した高域強調フィルタ出力値３０２４ａを出力する。例えば、振幅が小さくなりやすい２Ｔや３Ｔなどの短マークあるいは短スペース部分を増幅させる。図１７に、高域強調フィルタの構成例を示す。図１７に示す高域強調フィルタは、５次のＦＩＲフィルタであり、遅延器１７０１、１７０２、１７０３、１７０４、１７０５で入力されるデジタル値１３０２ａをクロック信号１４００ａに同期して遅延させ、遅延器の値を乗算器１７０６、１７０７、１７０８、１７０９、１７１０にそれぞれ入力し、５つの乗算値を加算器１７１１にて加算した値３０２４ａを出力する。５つの乗算器の係数Ｐ、Ｑ、Ｒ、Ｓ、Ｔは、例えばＰ＝２、Ｑ＝−１８、Ｒ＝６３、Ｓ＝−１８、Ｔ＝２としてもよい。【０１０５】  ゼロレベル検出器３０２１は、位相誤差算出器１３０３と同様に、オフセットキャンセル後デジタル値１３０２ａからゼロクロスポイントを抽出し、ゼロクロスポイントを挟む２つのデジタル値のうち絶対値の小さい側をゼロクロス位置と判定し、その値をゼロレベル検出値３０２１ａとして出力する。【０１０６】  ２値化ＤＵＴＹ検出器３０２２は、高域強調フィルタ出力値３０２４ａを、絶対値が同じである対極の値をとるように２値化した２値化検出値３０２２ａを出力する。例えば、高域強調フィルタ出力値３０２４ａが正の値のときは＋１、負の値のときは−１とする。【０１０７】  積算器３０２３は、ゼロレベル検出値３０２１ａと２値化検出値３０２２ａを加算した値を積算し、積算値を２値化レベル値３０２３ａとして出力する。【０１０８】  減算器３０２５においてデジタル値１３０１ａから２値化レベル値３０２３ａを減算する。【０１０９】  以上のループ構成により、２値化レベル値３０２３ａは徐々にゼロに近づくように制御され、デジタル値１３０１ａに含まれる低域の変動成分を除去することができる。【０１１０】  分布検出用位相誤差算出器１３０５は、高域強調フィルタ出力値３０２４ａを入力として、位相誤差算出器１３０３と同様の動作をし変位分布検出器１５００に対して、分布検出用位相誤差算出値１３０５ａと、分布検出用位相誤差算出タイミング信号１３０５ｂとを出力する。【０１１１】  以上述べたように、実施の形態３によれば、再生信号１２００ａの高域成分の振幅が小さくＳ／Ｎが低い場合においても、高域強調フィルタ３０２４により２値化の精度やゼロクロスポイントの検出精度を向上させることができ、安定したオフセットキャンセル制御と位相誤差分布検出が可能となる。【０１１２】  なお、実施の形態３において、高域強調フィルタ���５次のＦＩＲフィルタとしたが、例えば特許文献５、特許文献６に示すような波形等化器、あるいは特許文献７に示すような最尤復号器でもよい。【０１１３】  （実施の形態４）
図１８は、本発明の実施の形態４におけるディスク装置の構成を示すブロック図である。図１８において、図９に示す構成要素と同じ構成要素については同じ参照符号を付し、説明を省略する。【０１１４】  ディスク装置は、光ディスク１１０１にレーザ１１０２ａを照射する光ヘッド１１０２、光ディスク１１０１を回転させるモータ１１０３、モータ１１０３と光ヘッド１１０２を制御するサーボ回路１６０６、光ヘッド１１０２によって得られた電気信号１１０２ｂからデータ再生信号１２００ａとサーボ用再生信号１２００ｂを抽出するアナログ信号処理回路１２００、前述の実施の形態２から実施の形態３で説明したクロック信号生成回路１３００、デジタル値１３０２ａから再生データ１６０１ａを抽出するリードチャネル回路１６０１、再生データ１６０１ａの復調を行うデータ復調回路１６０２、データ復調結果１６０２ａからアドレス情報１６０３ａを抽出するアドレスデコーダ１６０３、データ復調結果１６０２ａを格納するバッファメモリ１６０４、全体を制御するＣＰＵ１６０５、外部のホストコンピュータとのインターフェース回路１６０７を備える。【０１１５】  光ヘッド１１０２から照射したレーザを光ディスク１１０１のトラック上に集光し、トラックを走査しながら、光ディスク１１０１からの反射光量を検出して電気信号１１０２ｂを出力する。アナログ信号処理回路１２００は、電気信号１１０２ｂから、光ディスク１１０１上に記録されている情報に応じた再生信号１２００ａと、光ディスク１１０１上に形成されているトラックに対する走査状態に応じたサーボ用再生信号１２００ｂとを抽出する。【０１１６】  サーボ回路１６０６は、サーボ用再生信号１２００ｂを用いて、モータ１１０３の回転数と、光ヘッド１１０２におけるレーザの集光状態、トラックの走査状態が最適な状態になるように制御を行う。【０１１７】  クロック信号生成回路１３００は、再生信号１２００ａに同期したクロック信号１４００ａを抽出し、クロック信号１４００ａに同期して再生信号１２００ａをサンプリングしたデジタル値１３０２ａを出力する。【０１１８】  リードチャネル回路１６０１は、デジタル値１３０２ａを２値化した再生データ１６０１ａを抽出し、さらにデータ復調回路１６０２において再生データ１６０１ａを復調することにより、光ディスク１１０１に記録されているデジタル情報を得ることができる。【０１１９】  アドレスデコーダ１６０３は、復調結果１６０２ａに含まれるアドレス値１６０３ａを抽出し、ＣＰＵ１６０５へ伝送する。【０１２０】  ＣＰＵ１６０５は、アドレス値１６０３ａを得ながら、再生動作を制御し、インターフェース１６０７を介して、ホストコンピュータと情報の入出力を行う。【０１２１】  以上述べたように、本実施の形態４によれば、実施の形態２から実施の形態３に記載のクロック信号生成回路で生成したクロック信号を用いることにより、光ディスク１１０１の品質や、光ヘッド１１０２の性能の劣化によって再生信号の品質が悪くなっても、安定してデジタル情報を再生することが可能となる。【０１２２】  なお、本発明のクロック信号生成装置は集積回路であるＬＳＩとして実現され得る。クロック信号生成装置が備える構成要素は個別に１チップ化されてもよいし、一部または全てを含むように１チップ化されてもよい。【０１２３】  ここでは、集積回路をＬＳＩと呼んだが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。【０１２４】  また、本発明の集積回路はＬＳＩに限るものではなく、専用回路または汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。【０１２５】  さらには、半導体技術の進歩または派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適応等が可能性としてあり得る。【０１２６】  以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２７】  本発明は、入力される再生信号の周波数が急激に変化したり、再生信号が一時的に振幅が小さくなるなど異常状態になっても、即座に同期したクロック信号を生成することができるという効果を有しており、光ディスク装置においてデータの再生に用いるＰＬＬ回路などとして有用である。【０１２８】  また、本発明は、再生信号とクロック信号との周波数が離れていて、かつ再生信号の品質が悪い状態であっても、即座に同期したクロック信号を生成することができるという効果を有しており、光ディスク装置においてデータの再生に用いるクロック信号生成回路などとして有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成18年9月6日(2006.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、
前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、
前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、
前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段と、
前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段と
を備え、
前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出する、クロック信号生成装置。
【請求項２】
前記位相誤差範囲判定手段は、前記位相誤差値を平滑化するローパスフィルタ手段を含み、
前記位相誤差範囲判定手段は、前記ローパスフィルタ手段の出力値と所定の閾値との比較結果に基づいて前記位相誤差が前記所定の範囲内にあるかどうかを判定する、請求項１に記載のクロック信号生成装置。
【請求項３】
前記位相誤差範囲判定手段は、前記位相誤差が前記所定の範囲内にないと判定した場合には、前記ループフィルタ手段のゲインが高くなるように前記ループフィルタ手段を制御する、請求項１に記載のクロック信号生成装置。
【請求項４】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記位相誤差範囲判定手段による判定を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記位相誤差範囲判定手段による判定を無効とする、請求項１に記載のクロック信号生成装置。
【請求項５】
前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、
前記位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて、前記位相誤差値を算出する、請求項１に記載のクロック信号生成装置。
【請求項６】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した
場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御する、請求項５に記載のクロック信号生成装置。
【請求項７】
前記デジタル値を所定の区間毎に積算する積算手段と、
前記積算手段による積算値を平均化する平均化手段と、
前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、
前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定する、請求項４に記載のクロック信号生成装置。
【請求項８】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、
前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、
前記半導体集積回路は、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、
前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、
前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段と
を備え、
前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出し、
前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成する、半導体集積回路。
【請求項９】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、
（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、
（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出するステップと、
（ｃ）前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するステップと、
（ｄ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと、
（ｅ）前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定するステップと
を包含し、
前記ステップ（ｂ）は、
前記複数のデジタル値のゼロクロスポイントを検出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出するステップと
を包含する、データ再生方法。
【請求項１０】
情報が記録されたディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、
前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、
前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、
前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段と、
前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段と
を備え、
前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成する、クロック信号生成装置。
【請求項１１】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記第１の変位分布検出手段による検出を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記第１の変位分布検出手段による検出を無効とする、請求項１０に記載のクロック信号生成装置。
【請求項１２】
前記デジタル値を所定の区間毎に積算する積算手段と、
前記積算手段による積算値を平均化する平均化手段と、
前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、
前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定する、請求項１１に記載のクロック信号生成装置。
【請求項１３】
前記ループフィルタ手段は、前記分布の偏りが大きいときに、前記位相誤差値において偏りが小さくなる極性の値のみ用いる、請求項１０に記載のクロック信号生成装置。
【請求項１４】
前記変位分布検出手段は、前記変位の符号を積算することにより分布を検出する、請求項１０に記載のクロック信号生成装置。
【請求項１５】
前記変位分布検出手段は、前記変位の絶対値が所定の値より大きいときのみ前記変位の符号を積算する、請求項１４に記載のクロック信号生成装置。
【請求項１６】
前記変位分布検出手段は、前記変位の絶対値が所定の値より小さいときは、前記変位の
符号を積算した積算値の絶対値が小さくなる方向に前記積算値を増加あるいは減少させる、請求項１５に記載のクロック信号生成装置。
【請求項１７】
前記デジタル値の高域成分を強調する高域強調フィルタ手段と、
前記高域強調フィルタ手段の出力信号に基づいて前記再生信号と前記クロック信号との位相誤差を示す第２の位相誤差値を算出する第２の位相誤差算出手段と、
前記第２の位相誤差値の変位の分布を検出する第２の変位分布検出手段と
をさらに備え、
前記ループフィルタ手段は、前記第２の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成する、請求項１０に記載のクロック信号生成装置。
【請求項１８】
前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、
前記第１の位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて前記第１の位相誤差値を算出し、
前記高域強調フィルタ手段は、前記オフセットキャンセル手段に含まれている、請求項１７に記載のクロック信号生成装置。
【請求項１９】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御する、請求項１８に記載のクロック信号生成装置。
【請求項２０】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、
前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、
前記半導体集積回路は、
前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、
前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、
前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段と
を備え、
前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成し、
前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成する、半導体集積回路。
【請求項２１】
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、
（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、
（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出するステップと、
（ｃ）前記第１の位相誤差値の変位の分布を検出するステップと、
（ｄ）前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するステップと、
（ｅ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと
を包含し、
前記ステップ（ｄ）は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成するステップを包含する、データ再生方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報が記録されている媒体から再生された再生信号を２値化するためのタイミング信号（クロック信号）を生成するＰＬＬ装置（クロック信号生成装置）、それに用いられる半導体集積回路およびデータ再生方法に関する。
【背景技術】
【０００２】
従来、情報が記録されている光ディスクから情報を再生する場合、ディスクから再生した信号をＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路へ入力し、ＰＬＬ回路によって再生信号に同期したクロック信号を生成し、このクロック信号に同期して再生信号をデジタル化してデジタルデータを再生する（例えば、特許文献１参照）。
【０００３】
図１９は、クロック信号を生成する従来のＰＬＬ回路の構成を示すブロック図である。
【０００４】
光ヘッド４１０２は、光ディスク４１０１に光ビームを照射し、光ディスク４１０１からの反射光量を検出して電気信号を出力する。アナログ信号処理回路４２００は、光ヘッド４１０２から出力される電気信号から再生信号を抽出する。アナログ信号処理回路４２００は、電気信号を増幅するプリアンプ４２０１と、増幅した信号の振幅が一定になるように制御するゲイン制御回路（ＡＧＣ）４２０２と、周波数特性を改善するイコライザ４２０３とを含む。
【０００５】
ＰＬＬ回路４３００は、再生信号に同期したクロック信号を生成する。ＰＬＬ回路４３００は、再生信号をクロック信号でデジタル化するＡ／Ｄ変換器３０１と、デジタル化したデジタル値の中心値がゼロとなるように低周波数成分を除去するオフセットキャンセラ４３０２と、オフセットキャンセル後のデジタル値から位相誤差値を算出する位相誤差算出器４３０３と、位相誤差値から不要な周波数帯域の成分を除去するループフィルタ４３０４と、ループフィルタ４３０４の出力値に応じた周波数のクロック信号を生成するクロック発振器４４００とを含む。
【０００６】
クロック発振器４４００は、ループフィルタ出力値を電圧信号に変換するＤ／Ａ変換器４４０１と、電圧信号に応じたクロック信号を生成する電圧制御発振器（ＶＣＯ）４４０２とを含む。
【０００７】
図２０は、位相誤差算出器４３０３の動作を示すタイミング図である。図２０の（Ａ）は、オフセットキャンセラ４３０２の出力値（すなわち、オフセットキャンセル後のデジタル値）を示している。位相誤差算出器４３０３は、このデジタル値からゼロクロスポイントを検出し、ゼロクロスポイントを挟む２つのデジタル値のうち絶対値の小さい方の位置をゼロクロス検出位置として決定し（図２０の（Ｂ））、ゼロクロス検出位置におけるデジタル値の傾きが上がりエッジの場合にはそのデジタル値をそのまま位相誤差値として出力し、逆にゼロクロス検出位置におけるデジタル値の傾きが下がりエッジの場合にはそのデジタル値に−１をかけた値を位相誤差値として出力する（図２０の（Ｃ））。ＰＬＬ回路４３００は、位相誤差算出器４３０３から出力される位相誤差値に基づいて、位相誤差がゼロとなるようにクロック信号の周波数を制御するループとして動作する。
【０００８】
オフセットキャンセラ４３０２は、位相誤差値と、出力値の２値化信号の１と０のデュティー比とに基づいて動作し、これらの値を加算し、さらに積算した値がゼロになるようにすることで、オフセットキャンセルするレベル、すなわち２値化するレベルを制御する（例えば、特許文献２参照）。
【特許文献１】特開２０００−１０００８３号公報
【特許文献２】特開２０００−２４３０３２号公報
【特許文献３】特開平１０−１０７６２３号公報
【特許文献４】特開２０００−２８５６０５号公報
【特許文献５】特開２００２−３３４５２０号公報
【特許文献６】特開２０００−３４３０２５号公報
【特許文献７】特許第３３０１６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の技術では、位相誤差値を算出することができる範囲はクロック信号の±１／２周期だけであるため、ＰＬＬ回路のキャプチャレンジが狭く、再生信号との周波数誤差が急激に大きくなったり、光ディスク上の埃や傷、指紋などによって再生信号の品質が悪化したときなどに、再生信号とクロック信号との同期が一度はずれてしまうと再同期までに時間がかかり、最悪の場合全く同期がかからなくなってしまい、データを再生することができなくなってしまうという課題があった。
【００１０】
また、従来、再生信号とクロック信号との同期状態を判定するためには、再生信号に含まれるデータ再生用同期コードを検出する必要があった。そのため、光ディスク上の埃や傷、指紋などによって再生信号の品質が悪化したときなどに同期がはずれてしまっても、同期がはずれていることを検出するまでに時間がかかり、再生性能が悪化してしまうという課題があった。
【００１１】
本発明は、前記従来の課題を解決するもので、再生信号とクロック信号の同期がはずれても即座に安定して再引込することにより再生性能を改善するクロック信号生成装置を提供することを目的とする。
【００１２】
また、従来の技術では、位相誤差を算出できる範囲はクロック信号の±１／２周期だけであるため、ＰＬＬのキャプチャレンジが狭く、再生信号とクロック信号との周波数が離れている場合には、ＰＬＬの引き込み動作に長い時間がかかってしまう。これに対し、位相誤差値の時間軸における傾きから周波数誤差を算出し、得られた周波数誤差と位相誤差とに基づいてクロック信号の周波数を制御することにより、ＰＬＬのキャプチャレンジを拡大するクロック信号生成回路が提案されている（例えば、特許文献３、特許文献４参照）。
【００１３】
しかしながら、前記従来のＰＬＬのキャプチャレンジを拡大する技術では、位相誤差値の傾きが急峻である箇所、すなわち位相誤差が１８０°変化した瞬間的状態からキャプチャエラー状態を判定しているため、光ディスク上の埃や傷、指紋あるいは光ディスクの面ぶれなどによって再生信号の品質が悪化したときなどには誤検出あるいは未検出になってしまい、ＰＬＬの引き込み時間が安定せず、データ再生できるまでの時間が長くなってしまうという課題があった。
【００１４】
また、キャプチャエラー状態の検出の精度を向上させるために、位相誤差値を複数保持し、保持した位相誤差値から位相誤差曲線の変位を検出していたが、既知の特定パターンではなく変調されたデータ区間において十分な検出確度を得るためには多数の位相誤差値を保持する必要があり、回路規模が非常に大きくなってしまうという課題があった。
【００１５】
また、従来のオフセットキャンセラでは、再生信号の振幅が小さくなりやすい短マーク／スペース部の影響により、２値化レベルが振られやすく、再生信号の品質が悪い状態においては、誤ったレベルに２値化レベルが制御されてしまい、ゼロクロスポイントに基づ
いた位相誤差値の算出が正常に行われなくなり、ＰＬＬ引き込みすることができなくなるという課題があった。
【００１６】
本発明は、前記従来の課題を解決するもので、再生信号とクロック信号の周波数が離れており、かつ再生信号の品質が悪い場合においても、即座に安定してＰＬＬの引き込みを行うことにより再生性能を改善するクロック信号生成装置を簡易な回路構成により実現することを目的とする。
【課題を解決するための手段】
【００１７】
本発明のクロック信号生成装置は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段と、前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段とを備え、前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出し、これにより、上記目的が達成される。
【００１８】
前記位相誤差範囲判定手段は、前記位相誤差値を平滑化するローパスフィルタ手段を含み、前記位相誤差範囲判定手段は、前記ローパスフィルタ手段の出力値と所定の閾値との比較結果に基づいて前記位相誤差が前記所定の範囲内にあるかどうかを判定してもよい。
【００１９】
前記位相誤差範囲判定手段は、前記位相誤差が前記所定の範囲内にないと判定した場合には、前記ループフィルタ手段のゲインが高くなるように前記ループフィルタ手段を制御してもよい。
【００２０】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記位相誤差範囲判定手段による判定を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記位相誤差範囲判定手段による判定を無効としてもよい。
【００２１】
前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、前記位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて、前記位相誤差値を算出してもよい。
【００２２】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲイン
が低くなるように前記オフセットキャンセル手段を制御してもよい。
【００２３】
前記デジタル値を所定の区間毎に積算する積算手段と、前記積算手段による積算値を平均化する平均化手段と、前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定してもよい。
【００２４】
本発明の半導体集積回路は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、前記半導体集積回路は、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段とを備え、前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出し、前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成し、これにより、上記目的が達成される。
【００２５】
本発明のデータ再生方法は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す位相誤差値を算出するステップと、（ｃ）前記位相誤差値に基づいて、前記クロック信号の周波数を制御する制御信号を出力するステップと、（ｄ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと、（ｅ）前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定するステップとを包含し、前記ステップ（ｂ）は、前記複数のデジタル値のゼロクロスポイントを検出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後にある２つのデジタル値のうちゼロレベルに近い側のデジタル値に基づいて前記位相誤差値を算出するステップと、前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にないと判定された場合には、前記２つのデジタル値のうちゼロレベルから遠い側のデジタル値に基づいて前記位相誤差値を算出するステップとを包含し、これにより、上記目的が達成される。
【００２６】
本発明の他のクロック信号生成装置は、情報が記録されたディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置であって、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤
差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段と、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロック発振手段とを備え、これにより、上記目的が達成される。
【００２７】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記第１の変位分布検出手段による検出を有効とし、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記第１の変位分布検出手段による検出を無効としてもよい。
【００２８】
前記デジタル値を所定の区間毎に積算する積算手段と、前記積算手段による積算値を平均化する平均化手段と、前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに備え、前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状態にないと判定してもよい。
【００２９】
前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成してもよい。
【００３０】
前記ループフィルタ手段は、前記分布の偏りが大きいときに、前記位相誤差値において偏りが小さくなる極性の値のみ用いてもよい。
【００３１】
前記変位分布検出手段は、前記変位の符号を積算することにより分布を検出してもよい。
【００３２】
前記変位分布検出手段は、前記変位の絶対値が所定の値より大きいときのみ前記変位の符号を積算してもよい。
【００３３】
前記変位分布検出手段は、前記変位の絶対値が所定の値より小さいときは、前記変位の符号を積算した積算値の絶対値が小さくなる方向に前記積算値を増加あるいは減少させてもよい。
【００３４】
前記デジタル値の高域成分を強調する高域強調フィルタ手段と、前記高域強調フィルタ手段の出力信号に基づいて前記再生信号と前記クロック信号との位相誤差を示す第２の位相誤差値を算出する第２の位相誤差算出手段と、前記第２の位相誤差値の変位の分布を検出する第２の変位分布検出手段とをさらに備え、前記ループフィルタ手段は、前記第２の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成してもよい。
【００３５】
前記デジタル値を２値化するレベルを検出し、前記レベルに基づいて前記デジタル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、前記第１の位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルされたデジタル値に基づいて前記第１の位相誤差値を算出し、前記高域強調フィルタ手段は、前記オフセットキャンセル手段に含まれていてもよい。
【００３６】
前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキャンセル手段のゲ
インが高くなるように前記オフセットキャンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御してもよい。
【００３７】
本発明の他の半導体集積回路は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成するクロック信号生成装置において使用される半導体集積回路であって、前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するＡ／Ｄ変換手段と、前記クロック信号を生成するクロック発振手段とを含み、前記半導体集積回路は、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出する第１の位相誤差算出手段と、前記第１の位相誤差値の変位の分布を検出する第１の変位分布検出手段と、前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ手段とを備え、前記ループフィルタ手段は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成し、前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成し、これにより上記目的が達成される。
【００３８】
本発明の他のデータ再生方法は、情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデジタル化した再生データを出力するデータ再生方法であって、（ａ）前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、（ｂ）前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロック信号との位相誤差を示す第１の位相誤差値を算出するステップと、（ｃ）前記第１の位相誤差値の変位の分布を検出するステップと、（ｄ）前記第１の位相誤差値と前記第１の位相誤差値の変位の分布の検出結果とに基づいて、前記クロック信号の周波数を制御する制御信号を生成するステップと、（ｅ）前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップとを包含し、前記ステップ（ｄ）は、前記第１の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成するステップを包含し、これにより上記目的が達成される。
【００３９】
以上の本発明において、位相誤差の範囲を判定した結果に基づいて位相誤差値を算出することにより、位相誤差値を算出することができる範囲をクロック信号の±１周期まで拡大することができる。
【００４０】
また、ループフィルタ手段から出力される制御信号に基づいて再生信号とクロック信号との位相同期状態を即座に判定し、クロック信号生成装置を適切に制御することにより安定したクロック信号を生成することができる。
【発明の効果】
【００４１】
本発明のクロック信号生成装置によれば、位相誤差値を算出することが可能な範囲の補正を行うことによりキャプチャレンジを拡大することができ、再生信号の周波数が急激に変化して同期がはずれた場合でも再同期をかけることが可能となる。
【００４２】
また、位相誤差値の範囲の判定結果と同期状態の判定結果とに応じて、ループフィルタ手段やオフセットキャンセル手段のゲインや位相誤差範囲判定手段を制御することにより、再生信号とクロック信号とが同期状態にないときはゲインを高く、位相誤差値を算出する範囲を広くして素早く同期状態まで引き込み、再生信号とクロック信号とが同期状態に
あるときはゲインを低く、位相誤差値を算出する範囲の補正を行わないようにして安定したクロック信号を生成することが可能となる。
【００４３】
さらに、本発明の他のクロック信号生成装置によれば、位相誤差値の変位の分布を求め、その偏りを検出する。検出した偏りが大きいときには、偏りがなくなるように位相誤差値を基にクロック信号の周波数を制御する制御信号を生成する。これにより、ＰＬＬが再生信号とクロック信号との周波数誤差をキャプチャできていない状態を再生信号の品質が悪い状態であっても正確に検出することができ、検出結果に応じて周波数誤差がキャプチャレンジ内におさまるようにクロック信号の周波数を制御することにより、その後安定したクロック信号を生成することができるようになる。
【００４４】
また、本発明の一つの実施の形態によれば、位相誤差値の変位の分布を、位相誤差値の変位の符号を積算した積算値により求めることにより、多数の位相誤差値を保持する必要がなく、小規模な回路で高精度な検出を実現することができる。
【００４５】
また、本発明の一つの実施の形態によれば、高域強調フィルタ手段により短マーク／スペース部の振幅を増幅させることで２値化レベルの検出精度を向上させ、ＰＬＬの引き込み動作を安定させることができる。
【発明を実施するための最良の形態】
【００４６】
以下、図面を参照しながら、本発明に係るＰＬＬ装置（クロック信号生成装置）の実施の形態を説明する。
【００４７】
（実施の形態１）
図１は、本発明の実施の形態１におけるＰＬＬ装置の構成を示すブロック図である。
【００４８】
光ヘッド１０２は、光ディスク１０１に光ビームを照射し、光ディスク１０１からの反射光量を検出して電気信号を出力する。アナログ信号処理回路２００は、光ヘッド１０２から出力される電気信号から再生信号を抽出する。アナログ信号処理回路２００は、電気信号を増幅するプリアンプ２０１と、増幅した信号の振幅が一定になるように制御するゲイン制御回路（ＡＧＣ）２０２と、周波数特性を改善するイコライザ２０３とを含む。
【００４９】
次に、ＰＬＬ回路３００の構成を説明する。
【００５０】
ＰＬＬ回路３００は、再生信号に同期したクロック信号を生成する。クロック信号生成回路３００は、再生信号をクロック信号でデジタル化するＡ／Ｄ変換器３０１と、デジタル化したデジタル値の中心値がゼロとなるように低周波数成分を除去するオフセットキャンセラ３０２と、オフセットキャンセラ３０２から出力されるデジタル値とクロック信号との位相誤差を算出する位相誤差算出器３０３と、位相誤差算出器３０３による位相誤差値の算出範囲の補正を制御する位相誤差範囲判定器５００と、位相誤差値から不要な周波数帯域の成分を除去するループフィルタ３０４と、ループフィルタ３０４の出力値に応じた周波数を有するクロック信号を生成するクロック発振器４００と、ループフィルタ出力値から再生信号とクロック信号の位相同期状態を判定する同期判定器６００とを含む。
【００５１】
Ａ／Ｄ変換器３０１によりデジタル化されたデジタル値には、アナログ信号処理回路２００において除去されずに残存した不要な低周波数帯域の成分が含まれている。オフセットキャンセラ３０２は、この低周波数帯域の成分を抽出し、デジタル値から抽出したオフセット値を減算することにより、低周波数帯域成分を除去する。これによって、光ディスク１０１の情報記録面上に埃や指紋が付着し、再生信号が低周波数で揺らいだりする場合にも、安定したクロック生成動作を行うことが可能となる。
【００５２】
位相誤差算出器３０３は、オフセットキャンセル後のデジタル値に基づいて位相誤差値を算出する。図２は、位相誤差算出器３０３の動作を示すタイミング図である。図２の（Ａ）は、オフセットキャンセル後のデジタル値を時系列に示している。これらのデジタル値の中から、ゼロクロスポイントの前後にある２つのデジタル値を検出し、その２つのデジタル値のうち絶対値の小さい方の位置をゼロクロス検出位置として決定する（図２の（Ｂ））。また、２つのデジタル値のうちもう一方の位置を補正ゼロクロス検出位置として決定する（図２の（Ｃ））。ゼロクロス検出位置と補正ゼロクロス検出位置のうち、位相誤差範囲判定器５００による判定信号が補正なしを示す”Ｌ”である場合には、ゼロクロス検出位置を選択し、逆に補正ありを示す”Ｈ”である場合には、補正ゼロクロス検出位置を選択する（図２の（Ｄ）（Ｅ））。位相誤差値は、選択された位置においてデジタル値の傾きが上がりエッジである場合には、そのデジタル値をそのまま位相誤差値として出力し、選択された位置においてデジタル値の傾きが下がりエッジである場合には、そのデジタル値に−１を乗算した値を位相誤差値として出力する。
【００５３】
ループフィルタ３０４によって位相誤差値から不要な周波数帯域成分が除去される。ループフィルタ３０４の出力値は、クロック発振器４００に入力される。クロック発振器４００は、ループフィルタ３０４の出力値を電圧信号に変換するＤ／Ａ変換器４０１と、電圧制御発振器（ＶＣＯ）４０２とを含む。ＶＣＯ４０２によって生成されるクロック信号の周波数は、ループフィルタ３０４の出力値が大きくなり、Ｄ／Ａ変換器４０１の出力電圧が高くなると、高くなる。また、ＶＣＯ４０２によって生成されるクロック信号の周波数は、ループフィルタ３０４の出力値が小さくなり、Ｄ／Ａ変換器４０１の出力電圧が低くなると、低くなる。従って、ＰＬＬ回路３００は、位相誤差算出器３０３によって算出された位相誤差値が正の値の場合にはクロック信号の周波数が高くなるように動作し、位相誤差算出器３０３によって算出された位相誤差値が負の値の場合にはクロック信号の周波数が低くなるよう動作する。
【００５４】
図３は、位相誤差範囲判定器５００の構成を示すブロック図である。位相誤差算出器３０３によって算出された位相誤差値をＰ倍し、それを遅延器５０１によって遅延された値に（１−Ｐ）倍した値と加算し、再度その加算値を遅延器５０１に入力する。Ｐの値は、例えば１／２とすれば良い。遅延器５０１を含むループ回路は、位相誤差算出器３０３によって位相誤差値が算出される毎に動作するものであり、これによって、遅延器５０１の出力値は、位相誤差値が増加あるいは減少を続ける場合に、その絶対値が大きくなっていく。コンパレータ５０２は、遅延器５０１の出力値が所定の＋側閾値より大きくなった場合、あるいは所定の−側閾値より小さくなった場合に位相誤差算出範囲の補正が必要になるとして、位相誤差範囲判定信号を出力する。
【００５５】
図４は、位相誤差範囲判定器５００の動作を示すタイミング図である。図４の（Ａ）は、再生信号とクロック信号が同期している場合のデジタル値を示しており、ゼロクロス検出位置での値はゼロになる。一方、図４の（Ｂ）は、再生信号に対してクロック信号の周波数が低い場合のデジタル値を示している。クロック信号の周波数が低いため、数周期毎に再生信号に対してクロック信号の位相がクロック信号の１／２周期以上遅れてしまう。図４の（Ｃ）はこのときの位相誤差値を示している。位相誤差算出範囲の補正がない場合には位相誤差算出範囲は±１／２周期しかないため、クロック信号の位相の遅れが１／２周期以内に収まっている間は位相誤差値はクロック信号の周波数ＵＰを示す値となるが、１／２周期以上遅れてしまうと一転して周波数ＤＯＷＮを示す値となってしまい、同期したクロック信号を生成できなくなってしまう。図４の（Ｄ）は、これに対する位相誤差範囲判定器５００における遅延器５０１の値を示している。クロック信号の周波数が低い場合には、遅延器５０１の出力値は正側で絶対値が増加し、再生信号に対するクロック信号の位相が１／２周期遅れるようになるときには所定の＋側閾値を超えるようになり、その
結果、位相誤差範囲の補正が必要として、位相誤差範囲判定信号は”Ｈ”となる（図４の（Ｅ））。位相誤差算出器３０３は、位相誤差範囲判定信号に基づいて、補正ゼロクロス検出位置を選択し、これによって位相誤差を算出することが可能な範囲は＋１／２周期〜＋１周期の範囲となり、位相が＋１周期をこえない間は継続して周波数ＵＰを示す位相誤差値を出力することができる。その結果、安定に同期したクロック信号を生成することができる。また、クロック信号の周波数が高い場合には、遅延器５０１の出力値は負側で絶対値が増加し、再生信号に対するクロック信号の位相が１／２周期進んでしまうようになるときには所定の−側閾値を超えるようになり、その結果、位相誤差範囲判定信号は”Ｈ”となる。位相誤差算出器３０３は、位相誤差範囲判定信号に基づいて、補正ゼロクロス検出位置を選択し、これによって位相誤差を算出することが可能な範囲は−１／２周期〜−１周期の範囲となり、位相が−１周期をこえない間は継続して周波数ＤＯＷＮを示す位相誤差値を出力することができる。ここで、＋側閾値と−側閾値の値は、Ａ／Ｄ変換器３０１に入力される再生信号の振幅が、アナログ信号処理回路２００のゲイン制御回路（ＡＧＣ）２０２により一定になるように制御されるため、その振幅に応じた値に決めることができる。
【００５６】
次に、同期判定器６００の動作を説明する。
【００５７】
図５は、同期判定器６００の構成を示すブロック図である。同期判定器６００は、Ａ／Ｄ変換器３０１から出力されるデジタル値のＤＣレベルを検出するＤＣレベル検出器６０１と、ＤＣレベル検出値の変化を平滑化するローパスフィルタ（ＬＰＦ）６０２と、ＤＣレベル検出値とＬＰＦ出力値の差分を算出する減算器６０３と、その差分値と所定のＤＣエラー検出閾値との比較を行うコンパレータ６０４と、Ａ／Ｄ変換器３０１から出力されるデジタル値のＡＣレベルを検出するＡＣレベル検出器６０５と、ＡＣレベル検出値の変化を平滑化するローパスフィルタ（ＬＰＦ）６０６と、ＡＣレベル検出値とＬＰＦ出力値の差分を算出する減算器６０７と、その差分値と所定のＡＣエラー検出閾値との比較を行うコンパレータ６０８と、ループフィルタ３０４の出力値の標準偏差を算出する標準偏差算出器６０９と、その標準偏差と所定の標準偏差閾値との比較を行うコンパレータ６１０と、比較結果の連続性を判定する連続判定器６１１と、以上の検出結果に基づいて動作するステートマシン６１２と、ステートに応じてＰＬＬ回路３００の動作を制御するゲート生成器６１３とを含む。
【００５８】
図７の（Ａ）は、デジタル値のＤＣ変動を検出する動作を示すタイミング図である。ＤＣレベル検出器６０１は、Ａ／Ｄ変換器３０１から出力されるデジタル値を所定の区間毎に積算した値を求めるものであり、その区間は、検出すべきＤＣ変動成分の周期に対して充分に短く、かつデジタル値が表す情報ビットの”１”と”０”の比率がほぼ１：１となる区間より長くすればよい。ＤＣレベル検出値がＬＰＦ６０２で平滑化されることにより、ＤＣレベル検出値の平均値が求められる。ＬＰＦ６０２は、検出すべきＤＣ変動成分が除去されるような周波数特性にすればよい。減算器６０３において、ＤＣレベル検出値とその平均値との差分が算出され、ＤＣ変動が発生した場合には差分値の絶対値が大きくなり、コンパレータ６０４によりＤＣエラー検出閾値を超えた場合にＤＣエラーとして検出される。
【００５９】
図７の（Ｂ）は、デジタル値のＡＣ変動を検出する動作を示すタイミング図である。ＡＣレベル検出器６０５は、Ａ／Ｄ変換器３０１から出力されるデジタル値を所定の区間毎にその絶対値を積算した値を求めるものであり、その区間は、検出すべきＡＣ変動成分の周期に対して充分に短くすればよい。ＡＣレベル検出値がＬＰＦ６０６で平滑化されることにより、ＡＣレベル検出値の平均値が求められる。ＬＰＦ６０６は、検出すべきＡＣ変動成分が除去されるような周波数特性にすればよい。減算器６０７において、ＡＣレベル検出値とその平均値との差分が算出され、ＡＣ変動が発生した場合には差分値の絶対値が
大きくなり、コンパレータ６０８によりＡＣエラー検出閾値を超えた場合にＡＣエラーとして検出される。
【００６０】
図８は、再生信号とクロック信号との同期状態に応じたループフィルタ３０４の出力値の変化を示すタイミング図である。標準偏差算出器６０９は、所定の区間毎にループフィルタ３０４の出力値の標準偏差を算出する。標準偏差値は、再生信号とクロック信号とが同期していない場合には大きく、同期すると小さくなる。この標準偏差値の変化をコンパレータ６１０において所定の標準偏差閾値と比較することにより、区間毎の同期状態の判定を行う。さらに、連続判定器６１１において、区間毎の同期状態の判定結果が所定回数連続して同期ＯＫ判定であれば再生信号とクロック信号の同期はロックしているとしてロック検出信号を出力し、逆に判定結果が所定回数連続して同期ＮＧ判定であれば同期はアンロックしているとしてアンロック検出信号を出力する。これによって、正確に同期状態を判定することができるようになる。
【００６１】
ステートマシン６１２は、以上に述べたＤＣエラー検出信号、ＡＣエラー検出信号と、ロック検出信号、アンロック検出信号に基づいて状態遷移し、ゲート生成器６１３はステートマシン６１２の状態に基づいて、位相誤差範囲判定器５００の動作を制御する位相誤差範囲判定イネーブル信号と、ループフィルタ３０４のゲインを制御するループフィルタゲイン切替信号と、オフセットキャンセラ３０２のゲインを制御するオフセットキャンセラゲイン切替信号とを出力する。
【００６２】
図６は、ステートマシン６１２の状態遷移と、ゲート生成器６１３の各状態における動作を示す図である。ＰＬＬ回路３００の動作がスタートするとステートマシンの状態はステート”０”から動作をはじめる。ステート”０”では、再生信号とクロック信号の周波数の誤差は大きいため、引込動作を安定させるために位相誤差範囲判定器５００を動作させ、引込時間を短縮するためにループフィルタ３０４のゲインを高くし、デジタル値の中心が即座にゼロとなるように制御するためオフセットキャンセラ３０２のゲインを高くする。ロック検出信号が出力されると、状態はステート”１”へと遷移する。ステート”１”では、再生信号とクロック信号の周波数の誤差は充分に小さくなっているため位相誤差範囲判定は必要なく、また再生信号の品質低下により位相誤差範囲判定が誤動作してＰＬＬ回路３００を不安定にしてしまうことを防ぐために位相誤差範囲判定器５００の動作を停止させる。一方、位相やデジタル値のオフセットキャンセル制御はまだ充分に引き込むまでに至っていないため、どちらのゲインも高いままとしておく。ここでロック検出信号が出力されると状態はステート”３”へと遷移し、アンロック検出信号が出力されると再度ステート”０”へと遷移する。ステート”３”は、再生信号とクロック信号は完全に同期したと判定された状態であり、ＰＬＬ回路３００全体の動作を安定させるため、位相誤差範囲判定器５００の動作は停止したままで、ループフィルタ３０４のゲインを低くし、オフセットキャンセラ３０２のゲインも低くする。ここで、アンロック検出されるとステート”０”へと遷移し、ＤＣエラー検出あるいはＡＣエラー検出されるとステート”２”へと遷移する。ステート”２”は、デジタル値のＤＣ変動あるいはＡＣ変動の影響により、オフセットキャンセラ３０２の制御が不安定になっている可能性があり、これによって位相誤差算出器３０３によって正確な位相誤差値が算出できなくなっている恐れがあることを示している。従って、デジタル値の中心がゼロになるように即座に再引込させるためにオフセットキャンセラ３０２のゲインのみ高くすればよい。そして、ロック検出されると再度ステート”３”へと遷移し、安定に引き込めなくなりアンロック検出された場合にはステート”０”へと遷移することになる。
【００６３】
以上述べたように、本実施の形態によれば、位相誤差範囲判定とそれに応じた位相誤差の算出により、位相誤差を算出できる範囲がクロック信号の±１／２周期から±１周期まで拡大することが可能となり、再生信号とクロック信号の周波数誤差が大きい場合にも正
確に位相誤差を算出し、安定して再生信号に同期したクロック信号を生成することができる。
【００６４】
また、ループフィルタ３０４の出力値の標準偏差に基づいて再生信号とクロック信号の同期状態を判定し、その結果に応じて位相誤差範囲判定器５００とループフィルタ３０４の動作を制御することにより、ＰＬＬ回路３００の動作開始からロック状態になるまでの引込動作を安定させ、かつ引込時間を短縮することが可能となる。
【００６５】
また、Ａ／Ｄ変換器３０１によるデジタル値から再生信号のＤＣ変動やＡＣ変動のエラー検出を行い、その結果に応じてオフセットキャンセラ３０２の動作を制御することにより、光ディスク１０１の情報記録面上の傷や埃、指紋などの影響で再生動作が不安定になっても即座に再生可能な状態に復帰することができ、再生性能を向上させることが可能となる。
【００６６】
なお、本実施の形態において、再生信号のＡ／Ｄ変換後にオフセットキャンセルを行う構成としたが、検出したオフセット量をＤ／Ａ変換してアナログ信号処理回路２００内にてオフセットをキャンセルしてもよい。
【００６７】
なお、ＰＬＬ回路３００の構成からオフセットキャンセラ３０２を省略してもよい。この場合には、位相誤差算出器３０３は、Ａ／Ｄ変換器３０１から出力されるデジタル値に基づいて位相誤差値を算出するようにすればよい。
【００６８】
なお、ＰＬＬ回路３００の一部もしくは全部を単一の半導体チップ上に形成してもよい。例えば、図１に示されるＰＬＬ回路３００の構成のうち、オフセットキャンセラ３０２、位相誤差算出器３０３、ループフィルタ３０４、位相誤差範囲判定器５００および同期判定器６００を半導体集積回路として実現してもよい。
【００６９】
なお、本実施の形態において、ステートマシン６１２とゲート生成器６１３の動作を図６に示す動作としたが、これに限定されるものではない。
【００７０】
（実施の形態２）
図９は、本発明の実施の形態２におけるクロック信号生成装置の構成を示すブロック図である。
【００７１】
図９に示すクロック信号生成装置は、情報が記録されている光ディスク１１０１を用いてクロック信号を生成する。クロック信号生成装置は、光ヘッド１１０２と、アナログ信号処理回路１２００と、クロック信号生成回路１３００とを備える。
【００７２】
光ヘッド１１０２は、光ディスク１１０１に光ビーム１１０２ａを照射し、光ディスク１１０１からの反射光量を検出して、反射光量に基づいて電気信号１１０２ｂを生成する。
【００７３】
アナログ信号処理回路１２００は、電気信号１１０２ｂから再生信号１２００ａを抽出する。電気信号１１０２ｂを増幅するプリアンプ１２０１と、増幅した信号の振幅が一定になるように制御するゲイン制御回路（ＡＧＣ）１２０２と、周波数特性を改善するイコライザ１２０３とを備える。
【００７４】
クロック信号生成回路１３００は、再生信号１２００ａとクロック信号１４００ａとの位相差がゼロに近づくように動作するＰＬＬとして機能し、再生信号１２００ａに同期したクロック信号１４００ａを生成する。クロック信号生成回路１３００は、再生信号１２
００ａをクロック信号１４００ａに同期してデジタル化するＡ／Ｄ変換器１３０１と、Ａ／Ｄ変換器１３０１から出力されるデジタル値１３０１ａの中心レベルがゼロになるように制御するオフセットキャンセラ１３０２と、オフセットキャンセラ１３０２から出力されるデジタル値１３０２ａとクロック信号１４００ａとの位相誤差値１３０３ａを算出する位相誤差算出器１３０３と、位相誤差値１３０３ａの変位の分布の偏りを検出する変位分布検出器１５００と、位相誤差値１３０３ａから不要な周波数帯域の成分を除去するループフィルタ１３０４と、ループフィルタ出力値１３０４ａに基づいた周波数のクロック信号１４００ａを生成するクロック発振器１４００とを備える。
【００７５】
Ａ／Ｄ変換器１３０１によりデジタル化されたデジタル値１３０１ａには、アナログ信号処理回路１２００において除去されずに残存した不要な低周波数帯域の成分が含まれている。オフセットキャンセラ１３０２は、この低周波数帯域の成分を抽出し、デジタル値１３０１ａから抽出したオフセット値を減算することにより、低周波数帯域成分を除去する。これによって、光ディスク１１０１の情報記録面上に埃や指紋が付着し、再生信号１２００ａが低周波数で揺らいだりする場合にも、安定したクロック生成動作を行うことが可能となる。
【００７６】
位相誤差算出器１３０３は、オフセットキャンセル後のデジタル値１３０２ａから位相誤差値１３０３ａを算出する。位相差算出器１３０３の動作のタイミングは、図１９に示される位相差算出器３０３の動作のタイミングと同様である（図２０の（Ａ）参照）。すなわち、位相誤差算出器１３０３は、ゼロクロスポイントを検出し、ゼロクロスポイントの前後にある２つのデジタル値のうち絶対値の小さい方の位置をゼロクロス位置として決定し（図２０の（Ｂ））、ゼロクロス検出位置におけるデジタル値の傾きが上がりエッジの場合にはそのデジタル値をそのまま位相誤差値として出力し、ゼロクロス検出位置におけるデジタル値の傾きが下がりエッジの場合にはそのデジタル値に−１をかけた値を位相誤差値として出力する（図２０の（Ｃ））。
【００７７】
ループフィルタ１３０４によって位相誤差値１３０３ａから不要な周波数帯域成分が除去される。ループフィルタ１３０４の出力値は、クロック発振器１４００に入力される。クロック発振器１４００は、ループフィルタ１３０４の出力値１３０４ａを電圧信号に変換するＤ／Ａ変換器１４０１と、電圧制御発振器（ＶＣＯ）１４０２とを含む。ＶＣＯ１４０２によって生成されるクロック信号１４００ａの周波数は、ループフィルタ１３０４の出力値１３０４ａが大きくなり、Ｄ／Ａ変換器１４０１の出力電圧が高くなると、高くなる。また、ＶＣＯ１４０２によって生成されるクロック信号１４００ａの周波数は、ループフィルタ１３０４の出力値１３０４ａが小さくなり、Ｄ／Ａ変換器１４０１の出力電圧が低くなると、低くなる。従って、位相誤差算出器１３０３により算出された位相誤差値１３０３ａが正の値の場合にはクロック信号１４００ａの周波数が高くなるようにＰＬＬは動作し、負の値の場合には低くなるように動作する。
【００７８】
次に、変位分布検出器１５００を詳細に説明する。
【００７９】
図１０は、変位分布検出器１５００の構成を示すブロック図である。変位分布検出器１５００は、位相誤差値１３０３ａを微分することにより変位（微分フィルタ出力値１５０１ａ）を求める微分フィルタ１５０１と、微分フィルタ出力値１５０１ａの分布の偏りを検出する回路とを含む。
【００８０】
微分フィルタ１５０１において、１５０２は位相誤差算出器１３０３による位相誤差算出タイミング毎に位相誤差値１３０３ａをラッチして保持する遅延器であり、加算器１５０３において２回分の位相誤差値１３０３ａを加算することにより、位相誤差値１３０３ａのノイズ成分を除去するとともに、その分解能を高めている。１５０４、１５０５、１
５０６は、同じく位相誤差算出タイミング毎に加算器１５０３の出力値をラッチして保持する遅延器であり、減算器１５０７、１５０８、１５０９によって、それぞれ加算器１５０３の出力値との間で微分を行っている。さらに、加算器１５１０において、３つの微分値を加算することにより、微分結果のノイズ成分を除去するとともに、その分解能を高めている。
【００８１】
微分フィルタ出力値１５０１ａは、コンパレータ１５１１により所定の閾値Ａと絶対値比較され、微分フィルタ出力値１５０１ａの方が大きい場合には、積算器１５１２において微分フィルタ出力値１５０１ａの符号１５０１ｂに応じて積算が行われる。符号１５０１ｂが正の場合には、積算値１５１２ａに対して＋１の加算を行い、負の場合には−１の減算を行う。また、コンパレータ１５１１による比較において微分フィルタ出力値１５０１ａの方が小さい場合には、積算器１５１２における積算値１５１２ａの絶対値が小さくなるように加算あるいは減算を行う。積算値１５１２ａが負の値の場合には＋１の加算を行い、正の値の場合には−１の減算を行う。これによって、微分フィルタ出力値１５０１ａが正側に偏っていると積算値５１２ａは正側に徐々に増加し、逆に負側に偏っていると負側に徐々に増加していく。また、微分フィルタ出力値１５０１ａの絶対値が小さい場合には、積算値１５１２ａはゼロ付近の値を保つようになる。
【００８２】
積算値１５１２ａは、コンパレータ１５１３により所定の閾値Ｂと絶対値比較され、比較結果を分布検出結果１５００ａとして出力する。積算値１５１２ａの方が小さい場合には、分布検出結果１５００ａとして、微分フィルタ出力値１５０１ａの分布に偏りがないことを示す値、例えば０を出力する。積算値１５１２ａの方が大きい場合には、分布検出結果１５００ａとして、積算値１５１２ａが負の値の場合には微分フィルタ出力値１５０１ａの分布が負側に偏っていることを示す値、例えば−１を出力し、積算値１５１２ａが正の値の場合には微分フィルタ出力値１５０１ａの分布が正側に偏っていることを示す値、例えば＋１を出力する。
【００８３】
図１１、図１２、図１３は、変位分布検出器１５００の動作を示すタイミング図である。
【００８４】
図１１は、再生信号１２００ａとクロック信号１４００ａとの周波数がＰＬＬがキャプチャできる範囲内でほぼ一致している場合の動作を示している。図１１において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａの時間軸における変化を示している。周波数がほぼ一致している場合には、（Ａ）に示すように位相誤差値１３０３ａは、再生信号１２００ａのノイズ成分やクロック信号１４００ａのジッタ成分の影響によりゼロ付近でばらついた値をとるようになる。従って、（Ｂ）のように微分フィルタ出力値１５０１ａも正と負のどちらに偏ることなく、ゼロ付近でばらついた値をとることになり、（Ｃ）に示す積算値１５１２ａもゼロ付近の値を保つようになる。
【００８５】
図１２は、再生信号１２００ａに対してクロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ低い側にずれている場合の動作を示している。図１２において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａの時間軸における変化を示している。クロック信号１４００ａの周波数が低い場合には、（Ａ）に示すように位相誤差値１３０３ａは、再生信号１２００ａのノイズ成分やクロック信号１４００ａのジッタ成分の影響により高周波数域のばらつくのに加え、右上がりの傾きをもつ鋸歯状の低周波数成分を有した値となる。従って、（Ｂ）のように微分フィルタ出力値１５０１ａは、位相誤差値１３０３ａの変化が右上がりの区間では概ね正の値となり、位相誤差値１３０３ａが急激に小さくなる区間では概ね負の値となる。右上がりの区間が大半を占めるため、積算値１５１２ａは（Ｃ）に示すように、徐々に正
側に増加するようになり、これによってクロック信号１４００ａの周波数がキャプチャできないだけ低い側にずれていることを検出することが可能となる。
【００８６】
図１３は、再生信号１２００ａに対してクロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ高い側にずれている場合の動作を示している。図１３において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａの時間軸における変化を示している。クロック信号１４００ａの周波数が高い場合には、（Ａ）に示すように位相誤差値１３０３ａは、再生信号１２００ａのノイズ成分やクロック信号１４００ａのジッタ成分の影響により高周波数域のばらつくのに加え、右下がりの傾きをもつ鋸歯状の低周波数成分を有した値となる。従って、（Ｂ）のように微分フィルタ出力値１５０１ａは、位相誤差値１３０３ａの変化が右下がりの区間では概ね負の値となり、位相誤差値１３０３ａが急激に大きくなる区間では概ね正の値となる。右下がりの区間が大半を占めるため、積算値１５１２ａは（Ｃ）に示すように、徐々に負側に増加するようになり、これによってクロック信号１４００ａの周波数がキャプチャできないだけ高い側にずれていることを検出することが可能となる。
【００８７】
また、図１１から図１３の（Ａ）に示すように位相誤差値１３０３ａは再生信号１２００ａの品質やクロック信号１４００ａのジッタ成分に応じてばらつくが、積算器１５１２により積算しているため（Ｃ）に示すようにキャプチャできない場合の周波数のずれ方向を正確に検出することが可能となる。
【００８８】
次に、ループフィルタ１３０４の動作を詳細に説明する。
【００８９】
図１４は、ループフィルタ１３０４の構成を示すブロック図である。ループフィルタ１３０４は、位相誤差値１３０３ａの値を分布検出結果１５００ａに応じてマスク処理する位相誤差マスク器３０４１と、マスク処理後の位相誤差値をａ倍する増幅器３０４２と、同じくマスク処理後の位相誤差値を位相誤差算出タイミング毎に積算する加算器３０４３および遅延器３０４４と、位相誤差値の積算値をｂ倍する増幅器３０４５と、２つの増幅器３０４２、３０４５の出力値を加算する加算器３０４６とを含む。加算器３０４６から出力される制御信号１３０４ａはクロック発信器１４００に入力される。
【００９０】
位相誤差マスク器３０４１は、分布検出結果１５００ａが微分フィルタ出力値の分布が偏っていないことを示している場合には位相誤差値１３０３ａをそのまま出力する。正側に偏っていることを示している場合には、位相誤差値１３０３ａが正の値の場合はそのまま出力し、負の値の場合にはマスクして位相誤差値を出力しない。逆に負側に偏っていることを示している場合には、位相誤差値１３０３ａが負の値の場合はそのまま出力し、正の値の場合にはマスクして位相誤差値を出力しない。
【００９１】
マスク処理後の位相誤差値に対して、増幅器３０４２によりクロック信号１４００ａの位相調整が行われ、積算器に含まれる加算器３０４３と遅延器３０４４および増幅器３０４５によりクロック信号１４００ａの周波数調整が行われる。位相誤差マスク器３０４１によって、マスク処理がなされた場合、クロック信号１４００ａの周波数が低いときには正の位相誤差値しか出力されないため、クロック信号１４００ａの周波数は再生信号１２００ａの周波数に向けて単調に高くなっていく。また、クロック信号１４００ａの周波数が高いときには負の位相誤差値しか出力されないため、クロック信号１４００ａの周波数は再生信号１２００ａの周波数に向けて単調に低くなっていく。その結果、周波数がほぼ一致する範囲に入ると、マスク処理が行われないようになり、位相調整が行われ、再生信号１２００ａに位相同期したクロック信号１４００ａが得られるようになる。また、増幅器３０４５において、分布検出結果１５００ａが正あるいは負に偏りがあることを示しているときには、倍率ｂを大きくすることにより、周波数引込の時間をさらに短縮すること
が可能となる。
【００９２】
図１５は、再生信号１２００ａに対してクロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ高い側にずれている場合における、変位分布検出器１５００とループフィルタ１３０４の動作を示すタイミング図である。図１５において、（Ａ）は位相誤差値１３０３ａ、（Ｂ）は微分フィルタ出力値１５０１ａ、（Ｃ）は積算値１５１２ａ、（Ｄ）は分布検出結果１５００ａ、（Ｅ）は位相誤差マスク器の出力値、（Ｆ）は制御信号３０４ａの時間軸における変化を示している。前半部分においては、クロック信号１４００ａの周波数がＰＬＬがキャプチャできないだけ高い状態にあるため、位相誤差値（Ａ）は右下がりの傾きをもつ鋸歯状の波形となり、従って微分フィルタ出力値（Ｂ）は概ね負の値となり、符号の積算値（Ｃ）は負側に増加していく。符号の積算値（Ｃ）の絶対値が所定の閾値Ｂを超えると、分布検出結果（Ｄ）は負側に偏りがあることを示す値、例えば−１となる。分布検出結果（Ｄ）が−１となっている区間においては、位相誤差値（Ａ）の正の値は位相誤差マスク器３０４１においてマスクされるため、マスク処理後の位相誤差値（Ｅ）に示すように負の値のみが出力される。その結果、クロック周波数の制御信号（Ｆ）は、はじめはキャプチャできず０付近の値であったが、クロック信号１４００ａの周波数を下げる方向へと制御されていく。クロック信号１４００ａの周波数が再生信号１２００ａの周波数にある程度近づくと、位相誤差値（Ａ）の鋸歯状の傾きは小さくなり、微分フィルタ出力値（Ｂ）の絶対値も所定の閾値Ａを超える頻度が少なくなるため、符号の積算値（Ｃ）の絶対値は減少傾向を示すようになる。符号の積算値（Ｃ）の絶対値の減少に伴い、所定の閾値Ｂを下回るようになると、分布の偏りが小さくなったと判断されるため分布検出結果（Ｄ）は偏りがないことを示す値、例えば０となり、位相誤差マスク器３０４１によるマスク処理が行われなくなり、位相誤差値（Ａ）がそのまま出力される。この状態においては、再生信号１２００ａとクロック信号１４００ａの周波数誤差はＰＬＬがキャプチャできる範囲内にまで収まっているため、クロック周波数の制御信号（Ｆ）は、再生信号１２００ａに大してクロック信号１４００ａが位相同期する安定した状態に制御されることが可能となる。
【００９３】
以上述べたように、実施の形態２によれば、ＰＬＬが再生信号とクロック信号との周波数誤差をキャプチャできていない状態を再生信号の品質が悪い状態であっても正確に検出することができ、検出結果に応じて周波数誤差がキャプチャレンジ内におさまるようにクロック信号の周波数を制御することにより、その後安定したクロック信号を生成することができるようになる。
【００９４】
また、位相誤差値の変位の分布を、位相誤差値の変位の符号を積算した積算値により求めることにより、多数の位相誤差値を保持する必要がなく、小規模な回路で高精度な検出を実現することができる。
【００９５】
なお、クロック信号生成回路１３００の構成からオフセットキャンセラ１３０２を省略してもよい。この場合には、位相誤差算出器１３０３は、Ａ／Ｄ変換器１３０１から出力されるデジタル値に基づいて位相誤差値を算出するようにすればよい。
【００９６】
なお、クロック信号生成回路１３００の一部もしくは全部を単一の半導体チップ上に形成してもよい。例えば、図９に示されるクロック信号生成回路１３００の構成のうち、オフセットキャンセラ１３０２、位相誤差算出器１３０３、ループフィルタ１３０４および変位分布検出器１６００を半導体集積回路として実現してもよい。
【００９７】
なお、クロック信号生成回路１３００の中に実施の形態１で説明した同期判定器６００の構成と同様の構成を有する同期判定器６００ａを設け、同期判定器６００ａを用いて変位分布検出の有効、無効を制御するようにしてもよい。例えば、同期判定器６００ａが再
生信号とクロック信号とが同期状態にないと判定した場合には変位分布検出器１５００による検出を有効とし、同期判定器６００ａが再生信号とクロック信号とが同期状態にあると判定した場合には変位分布検出器１５００による検出を無効とすればよい。
【００９８】
また、同期判定器６００と同様に、同期判定器６００ａが、エラーが検出された場合には再生信号とクロック信号とが同期状態にないと判定するようにしてもよい。
【００９９】
さらに、同期判定器６００と同様に、同期判定器６００ａが、再生信号とクロック信号とが同期状態にないと判定した場合にはオフセットキャンセラ１３０２のゲインが高くなるようにオフセットキャンセラ１３０２を制御し、再生信号とクロック信号とが同期状態にあると判定した場合にはオフセットキャンセラ１３０２のゲインが低くなるようにオフセットキャンセラ１３０２を制御するようにしてもよい。
【０１００】
（実施の形態３）
図１６は、本発明の実施の形態３におけるクロック信号生成装置の構成を示すブロック図である。図１６において、図９に示す構成要素と同じ構成要素については同じ参照符号を付し、説明を省略する。
【０１０１】
Ａ／Ｄ変換器１３０１から出力されるデジタル値１３０１ａの中心レベルがゼロになるように制御するオフセットキャンセラ１３０２は、ゼロレベル検出器３０２１と、２値化ＤＵＴＹ検出器３０２２と、積算器３０２３と、減算器３０２５と、高域強調フィルタ３０２４とを備える。
【０１０２】
高域強調フィルタ３０２４は、オフセットキャンセル後デジタル値１３０２ａの高域成分を増幅した高域強調フィルタ出力値３０２４ａを出力する。例えば、振幅が小さくなりやすい２Ｔや３Ｔなどの短マークあるいは短スペース部分を増幅させる。図１７に、高域強調フィルタの構成例を示す。図１７に示す高域強調フィルタは、５次のＦＩＲフィルタであり、遅延器１７０１、１７０２、１７０３、１７０４、１７０５で入力されるデジタル値１３０２ａをクロック信号１４００ａに同期して遅延させ、遅延器の値を乗算器１７０６、１７０７、１７０８、１７０９、１７１０にそれぞれ入力し、５つの乗算値を加算器１７１１にて加算した値３０２４ａを出力する。５つの乗算器の係数Ｐ、Ｑ、Ｒ、Ｓ、Ｔは、例えばＰ＝２、Ｑ＝−１８、Ｒ＝６３、Ｓ＝−１８、Ｔ＝２としてもよい。
【０１０３】
ゼロレベル検出器３０２１は、位相誤差算出器１３０３と同様に、オフセットキャンセル後デジタル値１３０２ａからゼロクロスポイントを抽出し、ゼロクロスポイントを挟む２つのデジタル値のうち絶対値の小さい側をゼロクロス位置と判定し、その値をゼロレベル検出値３０２１ａとして出力する。
【０１０４】
２値化ＤＵＴＹ検出器３０２２は、高域強調フィルタ出力値３０２４ａを、絶対値が同じである対極の値をとるように２値化した２値化検出値３０２２ａを出力する。例えば、高域強調フィルタ出力値３０２４ａが正の値のときは＋１、負の値のときは−１とする。
【０１０５】
積算器３０２３は、ゼロレベル検出値３０２１ａと２値化検出値３０２２ａを加算した値を積算し、積算値を２値化レベル値３０２３ａとして出力する。
【０１０６】
減算器３０２５においてデジタル値１３０１ａから２値化レベル値３０２３ａを減算する。
【０１０７】
以上のループ構成により、２値化レベル値３０２３ａは徐々にゼロに近づくように制御され、デジタル値１３０１ａに含まれる低域の変動成分を除去することができる。
【０１０８】
分布検出用位相誤差算出器１３０５は、高域強調フィルタ出力値３０２４ａを入力として、位相誤差算出器１３０３と同様の動作をし変位分布検出器１５００に対して、分布検出用位相誤差算出値１３０５ａと、分布検出用位相誤差算出タイミング信号１３０５ｂとを出力する。
【０１０９】
以上述べたように、実施の形態３によれば、再生信号１２００ａの高域成分の振幅が小さくＳ／Ｎが低い場合においても、高域強調フィルタ３０２４により２値化の精度やゼロクロスポイントの検出精度を向上させることができ、安定したオフセットキャンセル制御と位相誤差分布検出が可能となる。
【０１１０】
なお、実施の形態３において、高域強調フィルタを５次のＦＩＲフィルタとしたが、例えば特許文献５、特許文献６に示すような波形等化器、あるいは特許文献７に示すような最尤復号器でもよい。
【０１１１】
（実施の形態４）
図１８は、本発明の実施の形態４におけるディスク装置の構成を示すブロック図である。図１８において、図９に示す構成要素と同じ構成要素については同じ参照符号を付し、説明を省略する。
【０１１２】
ディスク装置は、光ディスク１１０１にレーザ１１０２ａを照射する光ヘッド１１０２、光ディスク１１０１を回転させるモータ１１０３、モータ１１０３と光ヘッド１１０２を制御するサーボ回路１６０６、光ヘッド１１０２によって得られた電気信号１１０２ｂからデータ再生信号１２００ａとサーボ用再生信号１２００ｂを抽出するアナログ信号処理回路１２００、前述の実施の形態２から実施の形態３で説明したクロック信号生成回路１３００、デジタル値１３０２ａから再生データ１６０１ａを抽出するリードチャネル回路１６０１、再生データ１６０１ａの復調を行うデータ復調回路１６０２、データ復調結果１６０２ａからアドレス情報１６０３ａを抽出するアドレスデコーダ１６０３、データ復調結果１６０２ａを格納するバッファメモリ１６０４、全体を制御するＣＰＵ１６０５、外部のホストコンピュータとのインターフェース回路１６０７を備える。
【０１１３】
光ヘッド１１０２から照射したレーザを光ディスク１１０１のトラック上に集光し、トラックを走査しながら、光ディスク１１０１からの反射光量を検出して電気信号１１０２ｂを出力する。アナログ信号処理回路１２００は、電気信号１１０２ｂから、光ディスク１１０１上に記録されている情報に応じた再生信号１２００ａと、光ディスク１１０１上に形成されているトラックに対する走査状態に応じたサーボ用再生信号１２００ｂとを抽出する。
【０１１４】
サーボ回路１６０６は、サーボ用再生信号１２００ｂを用いて、モータ１１０３の回転数と、光ヘッド１１０２におけるレーザの集光状態、トラックの走査状態が最適な状態になるように制御を行う。
【０１１５】
クロック信号生成回路１３００は、再生信号１２００ａに同期したクロック信号１４００ａを抽出し、クロック信号１４００ａに同期して再生信号１２００ａをサンプリングしたデジタル値１３０２ａを出力する。
【０１１６】
リードチャネル回路１６０１は、デジタル値１３０２ａを２値化した再生データ１６０１ａを抽出し、さらにデータ復調回路１６０２において再生データ１６０１ａを復調することにより、光ディスク１１０１に記録されているデジタル情報を得ることができる。
【０１１７】
アドレスデコーダ１６０３は、復調結果１６０２ａに含まれるアドレス値１６０３ａを抽出し、ＣＰＵ１６０５へ伝送する。
【０１１８】
ＣＰＵ１６０５は、アドレス値１６０３ａを得ながら、再生動作を制御し、インターフェース１６０７を介して、ホストコンピュータと情報の入出力を行う。
【０１１９】
以上述べたように、本実施の形態４によれば、実施の形態２から実施の形態３に記載のクロック信号生成回路で生成したクロック信号を用いることにより、光ディスク１１０１の品質や、光ヘッド１１０２の性能の劣化によって再生信号の品質が悪くなっても、安定してデジタル情報を再生することが可能となる。
【０１２０】
なお、本発明のクロック信号生成装置は集積回路であるＬＳＩとして実現され得る。クロック信号生成装置が備える構成要素は個別に１チップ化されてもよいし、一部または全てを含むように１チップ化されてもよい。
【０１２１】
ここでは、集積回路をＬＳＩと呼んだが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０１２２】
また、本発明の集積回路はＬＳＩに限るものではなく、専用回路または汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１２３】
さらには、半導体技術の進歩または派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適応等が可能性としてあり得る。
【０１２４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２５】
本発明は、入力される再生信号の周波数が急激に変化したり、再生信号が一時的に振幅が小さくなるなど異常状態になっても、即座に同期したクロック信号を生成することができるという効果を有しており、光ディスク装置においてデータの再生に用いるＰＬＬ回路などとして有用である。
【０１２６】
また、本発明は、再生信号とクロック信号との周波数が離れていて、かつ再生信号の品質が悪い状態であっても、即座に同期したクロック信号を生成することができるという効果を有しており、光ディスク装置においてデータの再生に用いるクロック信号生成回路などとして有用である。
【図面の簡単な説明】
【０１２７】
【図１】図１は本発明の実施の形態１におけるＰＬＬ回路の構成を示すブロック図
【図２】図２は本発明の実施の形態１における位相誤差算出の動作を示すタイミング図
【図３】図３は本発明の実施の形態１における位相誤差範囲判定回路の構成を示すブロック図
【図４】図４は本発明の実施の形態１における位相誤差範囲判定の動作を示すタイミング図
【図５】図５は本発明の実施の形態１における同期判定回路の構成を示すブロック図
【図６】図６は本発明の実施の形態１におけるステートマシンの状態遷移図
【図７】図７は本発明の実施の形態１における振幅エラー検出の動作を示すタイミング図
【図８】図８は本発明の実施の形態１における同期状態判定の動作を示すタイミング図
【図９】図９は本発明の実施の形態２におけるクロック信号生成回路の構成を示すブロック図
【図１０】図１０は本発明の実施の形態２における変位分布検出器の構成を示すブロック図
【図１１】図１１は本発明の実施の形態２における変位分布検出器の動作を示すタイミング図
【図１２】図１２は本発明の実施の形態２における変位分布検出器の動作を示すタイミング図
【図１３】図１３は本発明の実施の形態２における変位分布検出器の動作を示すタイミング図
【図１４】図１４は本発明の実施の形態２におけるループフィルタの構成を示すブロック図
【図１５】図１５は本発明の実施の形態２における変位分布検出器とループフィルタの動作を示すタイミング図
【図１６】図１６は本発明の実施の形態３におけるクロック信号生成回路の構成を示すブロック図
【図１７】図１７は本発明の実施の形態３における高域強調フィルタの構成を示すブロック図
【図１８】図１８は本発明の実施の形態４におけるディスク装置の構成を示すブロック図
【図１９】図１９は従来のＰＬＬ回路の構成を示すブロック図
【図２０】図２０は従来のＰＬＬ回路の位相誤差算出の動作を示すタイミング図
【符号の説明】
【０１２８】
１０１      光ディスク
１０２      光ヘッド
１０３      モータ
２００      アナログ信号処理回路
２０１      プリアンプ
２０２      ＡＧＣ
２０３      イコライザ
３００      ＰＬＬ回路
３０１      Ａ／Ｄ変換器
３０２      オフセットキャンセラ
３０３      位相誤差算出器
３０４      ループフィルタ
４００      クロック発振器
４０１      Ｄ／Ａ変換器
４０２      ＶＣＯ
５００      位相誤差範囲判定器
５０１      遅延器
５０２      コンパレータ
６００      同期判定器
６０１      ＤＣレベル検出器
６０２      ＬＰＦ
６０３      減算器
６０４      コンパレータ
６０５      ＡＣレベル検出器
６０６      ＬＰＦ
６０７      減算器
６０８      コンパレータ
６０９      標準偏差算出器
６１０      コンパレータ
６１１      連続判定器
６１２      ステートマシン
６１３      ゲート生成器
１１０１    光ディスク
１１０２    光ヘッド
１１０２ａ  光ビーム
１１０２ｂ  電気信号
１１０３    モータ
１２００    アナログ信号処理回路
１２００ａ  再生信号
１２００ｂ  サーボ用再生信号
１２０１    プリアンプ
１２０２    ＡＧＣ
１２０３    イコライザ
１３００    クロック信号生成回路
１３０１    Ａ／Ｄ変換器
１３０１ａ  デジタル値
１３０２    オフセットキャンセラ
１３０２ａ  オフセットキャンセル後のデジタル値
１３０３    位相誤差算出器
１３０３ａ  位相誤差値
１３０３ｂ  位相誤差算出タイミング信号
１３０４    ループフィルタ
１３０４ａ  制御信号
１３０５    分布検出用位相誤差算出器
１３０５ａ  分布検出用位相誤差算出値
１３０５ｂ  分布検出用位相誤差算出タイミング信号
１４００    クロック発振器
１４０１    Ｄ／Ａ変換器
１４０２    ＶＣＯ
１４００ａ  クロック信号
１５００    変位分布検出器
１５０１    微分フィルタ
１５０２、１５０４、１５０５、１５０６  遅延器
１５０３、１５１０  加算器
１５０７、１５０８、１５０９  減算器
１５０１ａ  微分フィルタ出力値
１５０１ｂ  微分フィルタ出力値の符号
１５１１    コンパレータ
１５１２    積算器
１５１２ａ  符号の積算値
１５１３    コンパレータ
１５００ａ  分布検出結果
１６０１    リードチャネル回路
１６０１ａ  再生データ
１６０２    データ復調回路
１６０２ａ  データ復調結果
１６０３    アドレスデコーダ
１６０３ａ  アドレス値
１６０４    バッファメモリ
１６０５    ＣＰＵ
１６０６    サーボ回路
１６０６ａ  モータ駆動信号
１６０６ｂ  光ヘッド駆動信号
１６０７    インターフェース
１７０１、１７０２、１７０３、１７０４、１７０５  遅延器
１７０６、１７０７、１７０８、１７０９、１７１０  乗算器
１７１１    加算器
３０２１    ゼロレベル検出器
３０２１ａ  ゼロレベル検出値
３０２２    ２値化ＤＵＴＹ検出器
３０２２ａ  ２値化検出値
３０２３    積算器
３０２３ａ  ２値化レベル値
３０２４    高域強調フィルタ
３０２４ａ  高域強調フィルタ出力値
３０２５    減算器
３０４１    位相誤差マスク器
３０４２、３０４５  増幅器
３０４３、３０４６    加算器
３０４４    遅延器
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005091294.tif 000029
【図９】
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【図１０】
2005091294.tif 000031
【図１１】
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【図１２】
2005091294.tif 000033
【図１３】
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【図１４】
2005091294.tif 000035
【図１５】
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【図１６】
2005091294.tif 000037
【図１７】
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【図１８】
2005091294.tif 000039
【図１９】
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【図２０】
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【国際調査報告】
2005091294.tif 000042
2005091294.tif 000043
2005091294.tif 000044
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