(57)【要約】【課題】記憶媒体の記憶容量を最小限に留め、かつトリガ信号の到来前のデータとトリガ信号の到来後のデータとを明確に分離し、それぞれ独立して管理する。【解決手段】一次記憶媒体に第１の記憶領域と第２の記憶領域とを定義するための領域定義データを記憶するための領域定義データ記憶手段と、到来するデータを前記第１の記憶領域に書き込む動作を前記トリガ信号が到来するまで継続する第１の書き込み制御手段と、前記トリガ信号が到来するのを待って、前記第１の記憶領域へのデータ書き込みを停止する代わりに、前記トリガ信号の到来以降に到来したデータを前記第２の記憶領域へと書き込む第２の書き込み制御手段と、を具備する。【特許請求の範囲】
【請求項１】
連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみをサンプルホールドするための方法であって、
前記トリガ信号の到来タイミングの前側区間に対応する第１の記憶領域と前記トリガ信号の到来タイミングの後側区間に対応する第２の記憶領域とが定義された一次記憶媒体を用意する第１のステップと、
到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作を前記トリガ信号が到来するまで継続する第２のステップと、
前記トリガ信号が到来するのを待って、前記第１の記憶領域へのデータ書き込みを停止する代わりに、前記トリガ信号の到来以降に到来した一連のデータを第２の記憶領域へと書き込む第３のステップと、
を具備することを特徴とするデータ列のサンプルホールド方法。
【請求項２】
前記第３のステップが完了するのを待って、前記一次記憶媒体の第１及び第２の記憶領域に書き込まれたデータを二次記憶媒体へと転写する第４のステップをさらに有することを特徴とする請求項１に記載のデータ列のサンプルホールド方法。
【請求項３】
前記一次記憶媒体がオプトメモリ等の高速記憶に適する不揮発性記憶媒体、又は電源バックアップされたＤＲＡＭ等の揮発性記憶媒体であることを特徴とする請求項１に記載のデータ列のサンプルホールド方法。
【請求項４】
前記一次記憶媒体がＤＲＡＭ等の高速記憶に適する揮発性記憶媒体であり、かつ前記二次記憶媒体がフラッシュメモリ、ハードディスク等の不揮発性記憶媒体であることを特徴とする請求項２に記載のデータ列のサンプルホールド方法。
【請求項５】
第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の整数倍とされることを特徴とする請求項１〜４のいずかに記載のデータ列のサンプルホールド方法。
【請求項６】
第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の２倍とされることを特徴とする請求項５に記載のデータ列のサンプルホールド方法。
【請求項７】
連続的に到来する一連のデータのそれぞれが不定長データであり、かつ
第１及び第２のステップには、
相前後して到来する個々の不定長データのデータ長を計測するステップと、
計測されたデータ長を含むコントロールデータを、記憶領域に書き込まれるべき不定長データのそれぞれに付加するステップとが含まれている、ことを特徴とする請求項１に記載のサンプルホールド方法。
【請求項８】
連続的に到来する一連のデータのそれぞれがフレーム単位に区画されたデータであり、かつ
第１のステップにおいて、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了するまで継続されるものであり、
第２のステップにおいて、トリガ信号の到来以降に到来した一連のデータを第２の記憶領域に書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了したのちに開始されるものである、ことを特徴とする請求項１に記載のサンプルホールド方法。
【請求項９】
連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみをサンプルホールドするための装置であって、
一次記憶媒体と、
前記一次記憶媒体に前記トリガ信号の到来タイミングの前側区間に対応する第１の記憶領域と前記トリガ信号の到来タイミングの後側区間に対応する第２の記憶領域とを定義するための領域定義データを記憶するための領域定義データ記憶手段と、
到来する一連のデータを前記領域定義データにより定義される前記第１の記憶領域にアドレスを循環歩進させながら書き込む動作を前記トリガ信号が到来するまで継続する第１の書き込み制御手段と、
前記トリガ信号が到来するのを待って、前記第１の記憶領域へのデータ書き込みを停止する代わりに、前記トリガ信号の到来以降に到来した一連のデータを前記領域定義データにより定義される前記第２の記憶領域へと書き込む第２の書き込み制御手段と、
を具備することを特徴とするデータ列のサンプルホールド装置。
【請求項１０】
二次記憶媒体と、
前記一次記憶媒体の第１及び第２の記憶領域に書き込まれたデータを前記二次記憶媒体に転写するデータ転写制御手段とをさらに有することを特徴とする請求項９に記載のデータ列のサンプルホールド装置。
【請求項１１】
前記一次記憶媒体がオプトメモリ等の高速記憶に適する不揮発性記憶媒体、又は電源バックアップされたＤＲＡＭ等の揮発性記憶媒体であることを特徴とする請求項９に記載のデータ列のサンプルホールド装置。
【請求項１２】
前記一次記憶媒体がＤＲＡＭ等の高速記憶に適する揮発性記憶媒体であり、かつ前記二次記憶媒体がフラッシュメモリ、ハードディスク等の不揮発性記憶媒体であることを特徴とする請求項１０に記載のデータ列のサンプルホールド装置。
【請求項１３】
外部からの入力データに基づいて領域定義データを内部生成する領域定義データ生成手段を有することを特徴とする請求項９〜１２のいずれかに記載のデータ列のサンプルホールド装置。
【請求項１４】
前記外部からの入力データには第１の記憶領域の容量を示すデータと第２の記憶領域の容量を示すデータとの双方が含まれており、前記領域定義データ生成手段はそれら２つのデータに基づいて領域定義データを生成することを特徴とする請求項１３に記載のデータ列のサンプルホールド装置。
【請求項１５】
前記外部からの入力データには第１の記憶領域の容量を示すデータは含まれているが、第２の記憶領域の容量を示すデータは含まれておらず、前記領域定義データ生成手段は第１の領域の容量を示すデータのみに基づいて領域定義データを生成することを特徴とする請求項１３に記載のデータ列のサンプルホールド装置。
【請求項１６】
第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の整数倍とされることを特徴とする請求項９〜１５のいずかに記載のデータ列のサンプルホールド装置。
【請求項１７】
第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の２倍とされることを特徴とする請求項１６に記載のデータ列のサンプルホールド装置。
【請求項１８】
連続的に到来する一連のデータのそれぞれが不定長データであり、かつ
第１及び第２の書き込み制御手段には、
相前後して到来する個々の不定長データのデータ長を計測する手段と、
計測されたデータ長を含むコントロールデータを、記憶領域に書き込まれるべき不定長データのそれぞれに付加する手段とが含まれている、ことを特徴とする請求項９に記載のサンプルホールド装置。
【請求項１９】
連続的に到来する一連のデータのそれぞれがフレーム単位に区画されたデータであり、かつ
第１の書き込み制御手段において、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了するまで継続されるものであり、
第２の書き込み制御手段において、トリガ信号の到来以降に到来した一連のデータを第２の記憶領域に書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了したのちに開始されるものである、ことを特徴とする請求項９に記載のサンプルホールド装置。
【請求項２０】
サンプル対象となる一連のデータが入力される第１のポートと、
所定のトリガ信号が入力される第２のポートと、
所定の記憶媒体へと接続される第３のポートと、
サンプルホールドされた一連のデータを出力するための第４のポートと、
第３のポートに接続された記憶媒体に第１の記憶領域と第２の記憶領域とを定義する領域定義データを記憶するための領域定義データ記憶手段と、
第１のポートから入力される一連のデータを第３のポートに接続された記憶媒体の第１の記憶領域にアドレスを循環歩進させながら書き込む動作を、第２のポートからトリガ信号が入力されるまで継続する第１の書き込み制御手段と、
第２のポートからトリガ信号が入力されるのを待って、記憶媒体の第１の記憶領域へのデータ書き込みを停止する代わりに、トリガ信号の到来以降に到来した一連のデータを記憶媒体の第２の記憶領域へと書き込む第２の書き込み制御手段と、
第３のポートに接続された一次記憶媒体の第１の記憶領域及び第２の記憶領域に記憶されたデータを第４のポートへと送り出すための制御を司るデータ読み出し制御手段と、
を具備することを特徴とする半導体集積回路。
【請求項２１】
前記記憶媒体がオプトメモリ等の高速記憶に適する不揮発性記憶媒体、又は電源バックアップされたＤＲＡＭ等の揮発性記憶媒体であることを特徴とする請求項２０に記載の半導体集積回路。
【請求項２２】
当該半導体集積回路の内部のみならず、外部接続される記憶媒体並びに外部接続されて動作クロックを当該半導体集積回路に対して供給する発振器に対しても電源を供給する電源制御部を有することを特徴とする請求項２０に記載の半導体集積回路。
【請求項２３】
前記電源制御部から供給される電源を停電時に所定時間保持するためのスーパーキャパシタを接続するための外部端子を有することを特徴とする請求項２２に記載の半導体集積回路。
【請求項２４】
制御用データが入力される第５のポートと、
前記第５のポートから入力される制御用データに基づいて前記領域定義データを内部生成する領域定義データ生成手段をさらに含むことを特徴とする請求項２０〜２３のいずれかに記載の半導体集積回路。
【請求項２５】
サンプル対象となる一連のデータが入力される第１のポートと、
所定のトリガ信号が入力される第２のポートと、
所定の一次記憶媒体へと接続される第３のポートと、
所定の二次記憶媒体へと接続される第４のポートと、
サンプルホールドされたデータを読み出すための第５のポートと、
第３のポートに接続された一次記憶媒体に第１の記憶領域と第２の記憶領域とを定義する領域定義データを記憶するための領域定義データ記憶手段と、
第１のポートから入力される一連のデータを第３のポートに接続された一次記憶媒体の第１の記憶領域にアドレスを循環歩進させながら書き込む動作を、第２のポートからトリガ信号が入力されるまで継続する第１の書き込み制御手段と、
第２のポートからトリガ信号が入力されるのを待って、一次記憶媒体の第１の記憶領域へのデータ書き込みを停止する代わりに、トリガ信号の到来以降に到来した一連のデータを一次記憶媒体の第２の記憶領域へと書き込む第２の書き込み制御手段と、
第３のポートに接続された一次記憶媒体の第１及び第２の記憶領域に書き込まれたデータを第４のポートに接続された二次記憶媒体へと転写するデータ転写制御手段と、
第４のポートに接続された二次記憶媒体に記憶されたデータを第５のポートへと送り出すための制御を司るデータ読み出し制御手段と、
を具備することを特徴とする半導体集積回路。
【請求項２６】
一次記憶媒体がＤＲＡＭ等の高速記憶に適する揮発性記憶媒体であり、かつ二次記憶媒体がフラッシュメモリ、ハードディスク等の不揮発性記憶媒体であることを特徴とする請求項２５に記載の半導体集積回路。
【請求項２７】
当該半導体集積回路の内部のみならず、外部接続される一次及び二次記憶媒体、並びに、外部接続されて動作クロックを当該半導体集積回路に対して供給する発振器に対しても電源を供給する電源制御部を有することを特徴とする請求項２５に記載の半導体集積回路。
【請求項２８】
前記電源制御部から供給される電源を停電時に所定時間保持するためのスーパーキャパシタを接続するための外部端子を有することを特徴とする請求項２７（２３）に記載の半導体集積回路。
【請求項２９】
第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の整数倍とされることを特徴とする請求項２４〜２８のいずかに記載の半導体集積回路。
【請求項３０】
第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の２倍とされることを特徴とする請求項２９に記載の半導体集積回路。
【請求項３１】
制御用データが入力される第６のポートと、
前記第６のポートから入力される制御用データに基づいて前記領域定義データを内部生成する領域定義データ生成手段をさらに含むことを特徴とする請求項２４〜３０のいずれかに記載の半導体集積回路。
【請求項３２】
連続的に到来する一連のデータのそれぞれが不定長データであり、かつ
第１及び第２の書き込み制御手段には、
相前後して到来する個々の不定長データのデータ長を計測する手段と、
計測されたデータ長を含むコントロールデータを、記憶領域に書き込まれるべき不定長データのそれぞれに付加する手段とが含まれている、ことを特徴とする請求項のいずれかに記載の半導体集積回路。
【請求項３３】
連続的に到来する一連のデータのそれぞれがフレーム単位に区画されたデータであり、かつ
第１の書き込み制御手段において、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了するまで継続されるものであり、
第２の書き込み制御手段において、トリガ信号の到来以降に到来した一連のデータを第２の記憶領域に書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了したのちに開始されるものである、ことを特徴とする請求項２０又は２５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、各種のデータ分析用途等に好適なサンプルホールド方法に係り、特に、連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみを確実にサンプルホールドするための方法に関するものである。
【背景技術】
【０００２】  連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみをサンプルホールドすることができれば、各種のデータ分析用途に便利である。【０００３】  例えば、玄関に防犯カメラを取り付けて来訪者を監視するような場合、来訪者の到来を別途設けたセンサや映像そのものの変化等に基づいて検知し、これをトリガとして検知後の防犯カメラからの映像データを一定期間分だけ保存することは従来より知られている（特許文献１参照）。このとき、検知後の一定期間分の映像データのみならず、検知前の一定期間分の映像データについても保存することができれば、それら保存された両映像データに基づいて映像を再生することによって、来訪者の様子をより詳細に観察することができる。【０００４】  また、複数の計測器からの計測データに基づいて対象物の状態を監視しつつ、それら計測データの示す特徴量が予め想定される事象発生時の特徴量と一致したことをトリガとして、その後の一定期間分の計測データを保存すると言ったことも監視システムの分野では知られている。このとき、トリガ発生後の一定期間分の計測データのみならず、トリガ発生前の一定期間分の計測データについても保存することができれば、それら保存された両計測データは、事象発生検知精度の検証や事象発生の予測に有効である。【０００５】  さらに、複数の計測器からの計測データに基づいて車両の状態を監視しつつ、それら計測データの示す特徴量が予め想定される事故発生時の特徴量と一致したことをトリガとして、トリガ発生後の一定期間分の計測データのみならず、トリガ発生前の一定期間分の計測データについても保存することができるとすれば、それら保存された両計測データは事故原因の究明に有効である。
【特許文献１】特開平４−３２３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】  この発明が解決しようとする課題は、連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみを確実にサンプルホールドすることができるサンプルホールド方法及び装置を提供することにある。【０００７】  この発明が解決しようとする他の課題は、上記の課題を達成するために必要とされる記憶媒体の記憶容量を必要最小限に留め、かつトリガ信号の到来タイミング前の所定区間に含まれる一連のデータとトリガ信号の到来タイミング後の所定区間に含まれる一連のデータとを明確に分離してそれぞれを独立して管理できるサンプルホールド方法及び装置を提供することにある。【０００８】  この発明が解決しようとするさらに他の課題は、連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみを確実にサンプルホールドするための用途に好適な汎用性の高い半導体集積回路を提供することにある。【０００９】  この発明のさらに他の課題については、以下の記載を参照することにより当業者であれば容易に理解されるであろう。
【課題を解決するための手段】
【００１０】  本発明のサンプルホールド方法は、連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみをサンプルホールドするための方法である。この方法は、前記トリガ信号の到来タイミングの前側区間に対応する第１の記憶領域と前記トリガ信号の到来タイミングの後側区間に対応する第２の記憶領域とが定義された一次記憶媒体を用意する第１のステップと、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作を前記トリガ信号が到来するまで継続する第２のステップと、前記トリガ信号が到来するのを待って、前記第１の記憶領域へのデータ書き込みを停止する代わりに、前記トリガ信号の到来以降に到来した一連のデータを第２の記憶領域へと書き込む第３のステップと、を具備して構成される。【００１１】  このような構成によれば、トリガ信号の到来以前に到来した一連のデータは一次記録媒体の第１の記憶領域に保存され、トリガ信号の到来以降に到来した一連のデータは一次記録媒体の第２の記憶領域に保存される。したがって、この方法によれば、必要とされる記憶媒体の記憶容量を必要最小限に留め、かつトリガ信号の到来タイミング前の所定区間に含まれる一連のデータとトリガ信号の到来タイミング後の所定区間に含まれる一連のデータとを明確に分離してそれぞれを独立して管理できる。【００１２】  このとき、前記一次記憶媒体がオプトメモリ等の高速記憶に適する不揮発性記憶媒体、又は電源バックアップされたＤＲＡＭ等の揮発性記憶媒体とすれば、トリガ信号の到来と共に電源が断たれるような自体が発生したとしても、トリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータを確実にサンプルホールドさせることができる。【００１３】  本発明の上記のサンプルホールド方法は、前記第３のステップが完了するのを待って、前記一次記憶媒体の第１及び第２の記憶領域に書き込まれたデータを二次記憶媒体へと転写する第４のステップをさらに有するようにしてもよい。【００１４】  このような構成によれば、一次記録媒体の第１の記憶領域に保存されたトリガ信号の到来以前に到来した一連のデータ及び一次記録媒体の第２の記憶領域に保存されたトリガ信号の到来以降に到来した一連のデータは、二次記録媒体に転写される。したがって、この方法によれば、必要とされる記憶媒体の記憶容量を必要最小限に留め、かつトリガ信号の到来タイミング前の所定区間に含まれる一連のデータとトリガ信号の到来タイミング後の所定区間に含まれる一連のデータとを明確に分離してそれぞれを独立して安全に管理でき、しかもサンプルホールドされたデータ列は最終的に二次記録媒体に保存されるから、次回のサンプルホールド待機動作に支障を与えることがない。【００１５】  このとき、前記一次記憶媒体がＤＲＡＭ等の高速記憶に適する揮発性記憶媒体であり、かつ前記二次記憶媒体がフラッシュメモリ、ハードディスク等の不揮発性記憶媒体であれば、記憶速度の高速化と保存データの安全性とを共に満足させることができる。【００１６】  なお、上述の２つの発明において、第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の整数���（より好ましくは２倍）とすることが好ましい。このようにすれば、フレーム単位に区分された画像データや音声データ等を対象とする場合、第１の記憶領域に保存されたデータと第２の記憶領域に保存されたデータとのデータ列（フレーム）同士の照合処理が容易となる。【００１７】  ところで、連続的に到来する一連のデータのそれぞれが固定長データの場合と不定長データの場合とが想定される。前者は温度、湿度、速度等々の生データがこれに相当する。後者は、ＭＰＥＧ４等のフレーム毎にデータ長の異なる圧縮データがこれに相当する。不定長データをメモリアドレスと一対一に対応させて管理することは、メモリ容量節減の観点から好ましくない。このような場合には、第１及び第２のステップには、相前後して到来する個々の不定長データのデータ長を計測するステップと、計測されたデータ長を含むコントロールデータを、記憶領域に書き込まれるべき不定長データのそれぞれに付加するステップとが含まれていてもよい。このような構成によれば、コントロールデータにより不定長データの先頭と末尾とを特定できるから、メモリ内に不定長データをメモリアドレスとは無関係に密に詰め込むことができ、メモリ容量を節減できる。【００１８】  また、連続的に到来する一連のデータのそれぞれがフレーム単位に区画されたデータである場合も多いであろう。このようなフレーム形式のデータでは、フレームの末尾や先頭に当該データ再生に必要なコントロールデータが付加されているから、トリガ信号の到来タイミングを境にして、１個のフレームに属するデータを二分して別々のファイルとすると、再生に際しては両ファイルを結合することが不可欠となる。この種のサンプルホールド方法によりサンプルホールドされるデータファイルの用途としては、交通事故時の証拠として保険会社に提供する場合も想定されるため、事故の前後のファイルは完全に分離して別々に取り扱えることが要請される。このような場合には、第１のステップにおいて、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了するまで継続されるようにし、第２のステップにおいて、トリガ信号の到来以降に到来した一連のデータを第２の記憶領域に書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了したのちに開始されるようにしてもよい。このような構成によれば、分離された二つのファイルはフレームの切れ目で分離されているため、データ再生に際して両ファイルを結合する必要はなく、結果として、トリガタイミングを境にしてその前後の状況を記録したデータファイルを完全独立に管理することが可能となる。【００１９】  本発明のサンプルホールド装置は、連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみをサンプルホールドするための装置である。この装置は、一次記憶媒体と、前記一次記憶媒体に前記トリガ信号の到来タイミングの前側区間に対応する第１の記憶領域と前記トリガ信号の到来タイミングの後側区間に対応する第２の記憶領域とを定義するための領域定義データを記憶するための領域定���データ記憶手段と、到来する一連のデータを前記領域定義データにより定義される前記第１の記憶領域にアドレスを循環歩進させながら書き込む動作を前記トリガ信号が到来するまで継続する第１の書き込み制御手段と、前記トリガ信号が到来するのを待って、前記第１の記憶領域へのデータ書き込みを停止する代わりに、前記トリガ信号の到来以降に到来した一連のデータを前記領域定義データにより定義される前記第２の記憶領域へと書き込む第２の書き込み制御手段と、を具備して構成される。【００２０】  このような構成によれば、トリガ信号の到来以前に到来した一連のデータは一次記録媒体の第１の記憶領域に保存され、トリガ信号の到来以降に到来した一連のデータは一次記録媒体の第２の記憶領域に保存される。したがって、この方法によれば、必要とされる記憶媒体の記憶容量を必要最小限に留め、かつトリガ信号の到来タイミング前の所定区間に含まれる一連のデータとトリガ信号の到来タイミング後の所定区間に含まれる一連のデータとを明確に分離してそれぞれを独立して管理できる。【００２１】  このとき、前記一次記憶媒体がオプトメモリ等の高速記憶に適する不揮発性記憶媒体、又は電源バックアップされたＤＲＡＭ等の揮発性記憶媒体であれば、トリガ信号の到来と共に電源が断たれるような自体が発生したとしても、トリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータを確実にサンプルホールドさせることができる。【００２２】  本発明の上記サンプルホールド装置は、二次記憶媒体と、前記一次記憶媒体の第１及び第２の記憶領域に書き込まれたデータを前記二次記憶媒体に転写するデータ転写制御手段とをさらに有するようにしてもよい。【００２３】  このような構成によれば、一次記録媒体の第１の記憶領域に保存されたトリガ信号の到来以前に到来した一連のデータ及び一次記録媒体の第２の記憶領域に保存されたトリガ信号の到来以降に到来した一連のデータは、二次記録媒体に転写される。したがって、この方法によれば、必要とされる記憶媒体の記憶容量を必要最小限に留め、かつトリガ信号の到来タイミング前の所定区間に含まれる一連のデータとトリガ信号の到来タイミング後の所定区間に含まれる一連のデータとを明確に分離してそれぞれを独立して安全に管理でき、しかもサンプルホールドされたデータ列は最終的に二次記録媒体に保存されるから、次回のサンプルホールド待機動作に支障を与えることがない。【００２４】  このとき、前記一次記憶媒体がＤＲＡＭ等の高速記憶に適する揮発性記憶媒体であり、かつ前記二次記憶媒体がフラッシュメモリ、ハードディスク等の不揮発性記憶媒体であれば、記憶速度の高速化と保存データの安全性とを共に満足させることができる。【００２５】  本発明の上記サンプルホールド装置にあっては、外部からの入力データに基づいて領域定義データを内部生成する領域定義データ生成手段を有するようにしてもよい。ここで、「領域定義データ」とは、先に述べたように、前記一次記憶媒体に前記前側区間に対応する第１の記憶領域と前記後側区間に対応する第２の記憶領域とを定義するためのデータであり、例えば当該領域の先頭アドレスや末尾アドレス、先頭アドレスからの最大バイ���数等のことを意味している。このような構成によれば、外部から入力データを与えることにより、領域定義データを適切に設定することができる。【００２６】  このとき、前記外部からの入力データに第１の記憶領域の容量を示すデータと第２の記憶領域の容量を示すデータとの双方を含ませておき、前記領域定義データ生成手段はそれら２つのデータに基づいて領域定義データを生成するようにしてもよい。このような構成によれば、外部から入力データを与えることにより、第１の記憶領域の容量と第２の記憶領域の容量とを個別に任意の大きさに設定することができる。【００２７】  また、前記外部からの入力データに第１の記憶領域の容量を示すデータは含ませるものの、第２の記憶領域の容量を示すデータは含ませないでおき、前記領域定義データ生成手段は第１の領域の容量を示すデータのみに基づいて領域定義データを生成するようにしてもよい。このような構成によれば、予め第１の記憶領域の容量と第２記憶領域の容量との間に適当な相関を設けておくことにより、第１の記憶領域の容量のみを示す入力データを与えるだけで、第１の記憶容量と第２の記憶容量とを適切に設定することができる。【００２８】  なお、上述の２つの発明において、第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の整数倍（より好ましくは２倍）とすることが好ましい。このようにすれば、フレーム単位に区分された画像データや音声データ等を対象とする場合、第２の記憶領域の容量を例えばフレームの大きさに対応させておくことにより、第１の記憶領域に保存されたデータと第２の記憶領域に保存されたデータとのデータ列同士の照合処理が容易となる。【００２９】  また、先に、サンプルホールド方法に関連して説明したように、連続的に到来する一連のデータのそれぞれが不定長データである場合に対応するためには、第１及び第２の書き込み制御手段には、相前後して到来する個々の不定長データのデータ長を計測する手段と、計測されたデータ長を含むコントロールデータを、記憶領域に書き込まれるべき不定長データのそれぞれに付加する手段とが含まれていてもよい。【００３０】  さらに、連続的に到来する一連のデータのそれぞれがフレーム単位に区画されたデータである場合に対応するためには、第１の書き込み制御手段において、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了するまで継続されるものであり、第２の書き込み制御手段において、トリガ信号の到来以降に到来した一連のデータを第２の記憶領域に書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了したのちに開始されるものであってもよいであろう。【００３１】  別の一面から見た本発明は、上記の方法及び装置を実施するために好適な汎用性の高い半導体集積回路を提供する。この半導体集積回路は、サンプル対象となる一連のデータが入力される第１のポートと、所定のトリガ信号が入力される第２のポートと、所定の一次記憶媒体へと接続される第３のポートと、サンプルホールドされた一連のデータを出力するための第４のポートと、第３のポートに接続された一次記憶媒体に第１の記���領域と第２の記憶領域とを定義する領域定義データを記憶するための領域定義データ記憶手段と、第１のポートから入力される一連のデータを第３のポートに接続された記憶媒体の第１の記憶領域にアドレスを循環歩進させながら書き込む動作を、第２のポートからトリガ信号が入力されるまで継続する第１の書き込み制御手段と、第２のポートからトリガ信号が入力されるのを待って、記憶媒体の第１の記憶領域へのデータ書き込みを停止する代わりに、トリガ信号の到来以降に到来した一連のデータを記憶媒体の第２の記憶領域へと書き込む第２の書き込み制御手段と、第３のポートに接続された一次記憶媒体の第１の記憶領域及び第２の記憶領域に記憶されたデータを第４のポートへと送り出すための制御を司るデータ読み出し制御手段と、を具備して構成される。【００３２】  このような構成によれば、一次記憶媒体を第３のポートに接続した状態において、第１のポートにサンプル対象となる一連のデータを、又第２のポートに所定のトリガ信号をそれぞれ与えるだけで、一次記憶媒体には第１及び第２の記憶領域が適切に定義され、さらにトリガ信号の到来と共に、一次記憶媒体の第１の記憶領域にはトリガ信号到来直前一定区間のデータ列が保存され、一次記憶媒体の第２の記憶領域にはトリガ信号到来直後一定区間のデータ列が保存されることとなる。その後、一次記憶媒体に保存されたこれらのデータ列は、第４のポートから外部へと読み出されることとなる。【００３３】  このとき、前記一次記憶媒体がオプトメモリ等の高速記憶に適する不揮発性記憶媒体、又は電源バックアップされたＤＲＡＭ等の揮発性記憶媒体であれば、トリガ信号の到来と共に電源が断たれるような事態（例えば、車両のデータロガーとして使用した場合における車両の衝突事故等）が発生したとしても、トリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータを確実にサンプルホールドさせることができる。【００３４】  なお、以上説明した第１乃至第４のポートは必ずしもそれぞれ独立したポートであることを意味するものではなく、１個のポートが２以上のポートの機能を実現するものであってもよい。例えば、物理的に１個のポートがサンプル対象となる一連のデータを入力するための第１のポートと所定のトリガ信号を入力するための第２のポートの機能に兼用されていてもよい。【００３５】  本発明の上記半導体集積回路においては、当該半導体集積回路の内部のみならず、外部接続される記憶媒体並びに外部接続されて動作クロックを当該半導体集積回路に対して供給する発振器に対しても電源を供給する電源制御部を有するようにしてもよい。このような構成によれば、記憶媒体並びにクロック発振器の側では電源を用意する必要がないので、その分だけ設計の容易化が図られる。このとき、前記電源制御部から供給される電源を停電時に所定時間保持するためのスーパーキャパシタを接続するための外部端子を有するようにすれば、これに適当な容量を有するスパーキャパシタを外部接続することで、トリガ信号の到来と共に停電が生じたような場合であっても、動作クロック発振器並びに記憶媒体の機能を正常に維持することにより、サンプルホールド処理動作の確実性を保証する��とができる。【００３６】  本発明の上記半導体集積回路においては、制御用データが入力される第５のポートと、前記第５のポートから入力される制御用データに基づいて前記領域定義データを内部生成する領域定義データ生成手段をさらに含むようにしてもよい。このような構成によれば、適当な制御用データを外部から第５のポートに与えることで、様々なサンプリングデータに合わせて適切な記憶領域を容易に設定することができる。【００３７】  このとき、前記外部からの制御用データに第１の記憶領域の容量を示すデータと第２の記憶領域の容量を示すデータとの双方を含ませておき、前記領域定義データ生成手段はそれら２つのデータに基づいて領域定義データを生成するようにしてもよい。このような構成によれば、外部から制御用データを与えることにより、第１の記憶領域の容量と第２の記憶領域の容量とを個別に任意の大きさに設定することができる。【００３８】  また、前記外部からの制御用データに第１の記憶領域の容量を示すデータは含ませるものの、第２の記憶領域の容量を示すデータは含ませないでおき、前記領域定義データ生成手段は第１の領域の容量を示すデータのみに基づいて領域定義データを生成するようにしてもよい。このような構成によれば、予め第１の記憶領域の容量と第２記憶領域の容量との間に適当な相関を設けておくことにより、第１の記憶領域の容量のみを示す制御用データを与えるだけで、第１の記憶容量と第２の記憶容量とを適切に設定することができる。【００３９】  別の一面から見た本発明の半導体集積回路は、サンプル対象となる一連のデータが入力される第１のポートと、所定のトリガ信号が入力される第２のポートと、所定の一次記憶媒体へと接続される第３のポートと、所定の二次記憶媒体へと接続される第４のポートと、サンプルホールドされたデータを読み出すための第５のポートと、第３のポートに接続された一次記憶媒体に第１の記憶領域と第２の記憶領域とを定義する領域定義データを記憶するための領域定義データ記憶手段と、第１のポートから入力される一連のデータを第３のポートに接続された一次記憶媒体の第１の記憶領域にアドレスを循環歩進させながら書き込む動作を、第２のポートからトリガ信号が入力されるまで継続する第１の書き込み制御手段と、第２のポートからトリガ信号が入力されるのを待って、一次記憶媒体の第１の記憶領域へのデータ書き込みを停止する代わりに、トリガ信号の到来以降に到来した一連のデータを一次記憶媒体の第２の記憶領域へと書き込む第２の書き込み制御手段と、第３のポートに接続された一次記憶媒体の第１及び第２の記憶領域に書き込まれたデータを第４のポートに接続された二次記憶媒体へと転写するデータ転写制御手段と、第４のポートに接続された二次記憶媒体に記憶されたデータを第５のポートへと送り出すための制御を司るデータ読み出し制御手段と、を具備して構成される。【００４０】  このような構成によれば、一次記憶媒体を第３のポートに、二次記憶媒体を第４のポートにそれぞれ接続した状態において、第１のポートにサンプル対象となる一連のデータを、又第２のポートに所定のトリガ信号をそれぞれ与えるだけで、一次記憶媒体には第１及び第２の記憶���域が適切に定義され、さらにトリガ信号の到来と共に、一次記憶媒体の第１の記憶領域にはトリガ信号到来直前一定区間のデータ列が、一次記憶媒体の第２の記憶領域にはトリガ信号到来直後一定区間のデータ列がそれぞれ保存されると共に、それらのデータ列はさらに二次記憶媒体へと転写されることとなる。その後、二次記憶媒体に保存されたこれらのデータ列は、第４のポートから外部へと読み出されることとなる。【００４１】  このとき、一次記憶媒体がＤＲＡＭ等の高速記憶に適する揮発性記憶媒体であり、かつ二次記憶媒体がフラッシュメモリ、ハードディスク等の不揮発性記憶媒体であれば、記憶速度の高速化と保存データの安全性とを共に満足させることができる。【００４２】  本発明の上記半導体集積回路にあっては、当該半導体集積回路の内部のみならず、外部接続される一次及び二次記憶媒体、並びに、外部接続されて動作クロックを当該半導体集積回路に対して供給する発振器に対しても電源を供給する電源制御部を有するようにしてもよい。このような構成によれば、一次及び二次記憶媒体並びにクロック発振器の側では電源を用意する必要がないので、その分だけ設計の容易化が図られる。このとき、前記電源制御部から供給される電源を停電時に所定時間保持するためのスーパーキャパシタを接続するための外部端子を有するようにすれば、これに適当な容量を有するスパーキャパシタを外部接続することで、トリガ信号の到来と共に停電が生じたような場合であっても、動作クロック発振器並びに一次及び二次記憶媒体の機能を正常に維持することにより、サンプルホールド処理動作の確実性を保証することができる。例えば、トリガ信号の到来と共に電源が断たれるような事態（例えば、車両のデータロガーとして使用した場合における車両の衝突事故等）が発生したとしても、トリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータを確実に一次記憶媒体にサンプルホールドさせ、さらにそれらのデータを二次記録媒体へと転写して待避させることができる。【００４３】  本発明の上記半導体集積回路においては、制御用データが入力される第６のポートと、前記第６のポートから入力される制御用データに基づいて前記領域定義データを内部生成する領域定義データ生成手段をさらに含むようにしてもよい。このような構成によれば、適当な制御用データを外部から第６のポートに与えることで、様々なサンプリングデータに合わせて適切な記憶領域を容易に設定することができる。【００４４】  このとき、前記外部からの制御用データに第１の記憶領域の容量を示すデータと第２の記憶領域の容量を示すデータとの双方を含ませておき、前記領域定義データ生成手段はそれら２つのデータに基づいて領域定義データを生成するようにしてもよい。このような構成によれば、外部から制御用データを与えることにより、第１の記憶領域の容量と第２の記憶領域の容量とを個別に任意の大きさに設定することができる。【００４５】  また、前記外部からの制御用データに第１の記憶領域の容量を示すデータは含ませるものの、第２の記憶領域の容量を示すデータは含ませないでおき、前記領域定義データ生成手段は第１の領域の容量を示すデータのみに基づいて領域定義データを生成するようにしてもよい。このような構成によれば、予め第１の記憶領域の容量と第２記憶領域の容量との間に適当な相関を設けておくことにより、第１の記憶領域の容量のみを示す制御用データを与えるだけで、第１の記憶容量と第２の記憶容量とを適切に設定することができる。【００４６】  なお、上述の２つの発明において、第１の記憶領域の記憶容量は第２の記憶領域の記憶容量の整数倍（より好ましくは２倍）とすることが好ましい。このようにすれば、フレーム単位に区分された画像データや音声データ等を対象とする場合、第２の記憶領域の容量を例えばフレームの大きさに対応させておくことにより、第１の記憶領域に保存されたデータと第２の記憶領域に保存されたデータとのデータ列同士の照合処理が容易となる。【００４７】  また、先に、サンプルホールド方法に関連して説明したように、連続的に到来する一連のデータのそれぞれが不定長データである場合に対応するためには、第１及び第２の書き込み制御手段には、相前後して到来する個々の不定長データのデータ長を計測する手段と、計測されたデータ長を含むコントロールデータを、記憶領域に書き込まれるべき不定長データのそれぞれに付加する手段とが含まれていてもよい。【００４８】  さらに、連続的に到来する一連のデータのそれぞれがフレーム単位に区画されたデータである場合に対応するためには、第１の書き込み制御手段において、到来する一連のデータを第１の記憶領域にアドレスを循環歩進させながら書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了するまで継続されるものであり、第２の書き込み制御手段において、トリガ信号の到来以降に到来した一連のデータを第２の記憶領域に書き込む動作は、トリガ信号が到来した時点で書き込み中のフレームが終了したのちに開始されるものであってもよいであろう。
【発明の効果】
【００４９】  本発明のサンプルホールド方法及び装置によれば、連続的に到来する一連のデータの中で、所定のトリガ信号の到来タイミングの前後それぞれ所定区間内に存在する一連のデータのみを確実にサンプルホールドさせることができる。【００５０】  また、本発明のサンプルホールド方法及び装置によれば、必要とされる記憶媒体の記憶容量を必要最小限に留め、かつトリガ信号の到来タイミング前の所定区間に含まれる一連のデータとトリガ信号の到来タイミング後の所定区間に含まれる一連のデータとを明確に分離してそれぞれを独立して管理することができる。【００５１】  さらに、本発明のサンプルホールド用の半導体集積回路によれば、一次記憶媒体及び／又は二次記憶媒体を所定のポートにそれぞれ接続した状態において、第１のポートにサンプル対象となる一連のデータを、又第２のポートに所定のトリガ信号をそれぞれ与えるだけで、一次記憶媒体には第１及び第２の記憶領域が適切に定義され、さらにトリガ信号の到来と共に、一次記憶媒体の第１の記憶領域にはトリガ信号到来直前一定区間のデータ列が、一次記憶媒体の第２の記憶領域にはトリガ信号到来直後一定区間のデータ列がそれぞれ保存されると共に、それらのデータ列は必要によりさらに二次記憶媒体へと転写されたのち、一次記憶媒体又は二次記憶媒体に保存されたこれらのデータ列は、所定のポートから外部へと読み出し可能となる。
【発明を実施するための最良の形態】
【００５２】  以下に、本発明の好適な実施の一形態を添付図面を参照しつつ詳細に説明する。尚、本発明の技術的範囲は以下の実施の形態により限定されるものではなく、特許請求の範囲の記載によってのみ特定されることは言うまでもない。【００５３】  本発明に係るサンプルホールド装置の構成図が図１に示されている。同図に示されるように、このサンプルホールド装置は、サンプルホールド用に特別に設計された半導体集積回路１と、一次記憶媒体として機能するＤＲＡＭ２と、二次記憶媒体として機能するフラッシュメモリ（ＦＬＡＳＨ）３と、この半導体集積回路１に対して動作用クロックを供給するためのクロック発振器４とを主体として構成されている。【００５４】  半導体集積回路１には複数の外部ポートが設けられている。ポートＰ１１は、サンプル対象となる一連のデータがパラレルに入力されるポートである。図において、符号Ｐ−ＤＡＴＡ（ＩＮ）と記されているのがパラレル入力データである。ポートＰ１２は、サンプル対象となる一連のデータがシリアルに入力されるポートである。図において、Ｓ−ＤＡＴＡ（ＩＮ）と記されているのがパラレル入力データである。このように、この半導体集積回路１にあっては、サンプル対象となる一連のデータを、パラレルデータとシリアルデータとの何れにおいても入力可能となされている。【００５５】  ポートＰ２は、所定のトリガ信号が入力されるポートである。図においてＴＲＧと記されているのがトリガ信号である。後に詳細に説明するように、この半導体集積回路１にあっては、ポートＰ１１又はポートＰ１２の何れかから入力された一連のサンプル対象データ列の中で、トリガ信号ＴＲＧの到来前後所定期間内に存在するデータ列のみをサンプルホールド可能となされている。【００５６】  ポートＰ３は、一次記憶媒体であるＤＲＡＭ２を接続するためのポートである。後に詳細に説明するように、サンプルホールド処理が実行される結果、トリガ信号ＴＲＧの到来前後一定期間内に存在するデータ列は、まず、この一次記憶媒体であるＤＲＡＭ２に格納される。尚、このＤＲＡＭ２に対する電源ＰＷ２は半導体集積回路１から供給される。【００５７】  ポートＰ４は、二次記憶媒体であるフラッシュメモリ（ＦＬＡＳＨ）３を接続するためのポートである。後に詳細に説明するように、ＤＲＡＭ２に格納されたサンプルホールドデータは、サンプルホールド処理の完了と共に、このフラッシュメモリ（ＦＬＡＳＨ）３に転写保存される。尚、このフラッシュメモリ（ＦＬＡＳＨ）３の電源ＰＷ３についても半導体集積回路１から供給される。【００５８】  ポートＰ５は、ホールドデータを外部へと読み出すためのポートである。図において、Ｈ−ＤＡＴＡ（ＯＵＴ）と記されているのが読み出されたサンプルホールドデータである。この実施形態にあっては、サンプルホールドデータＨ−ＤＡＴＡ（ＯＵＴ）はフラッシュメモリ（ＦＬＡＳＨ）３から読み出され、ポートＰ５から外部へと出力される。【００５９】  ポートＰ６は、パソコン（ＰＣ）から半導体集積回路１に対して制御データ等を送り込むためのポートである。この実施形態にあっては、パソコン（ＰＣ）との通信方式としてＵＳＢが利用されているが、通信方式等��これに限定されるものではない。【００６０】  ポートＰ７は、クロック発振器４で生成される動作クロックＣＬＫ０を半導体集積回路１に対して供給するためのポートである。すなわち、半導体集積回路１は後に詳細に説明するように、クロック同期型のワイヤドロジック回路で構成されており、その動作に必要とされる動作クロックＣＬＫ０がポートＰ７を介してクロック発振器４から供給される。尚、クロック発振器４に対する電源ＰＷ４についても、半導体集積回路１側から供給される。【００６１】  次に、代表的な外部端子について説明する。外部端子Ｔ１は電源ＶＤＤを半導体集積回路１に供給するための端子である。外部端子Ｔ１から供給された電源ＶＤＤは、半導体集積回路１の内部の電源制御部１８０に供給される。電源制御部１８０では、こうして得られた電源ＶＤＤを基に、電圧安定化並びに電圧調整を行うことによって、４系統の電源ＰＷ１〜ＰＷ４を出力する。そのうち電源ＰＷ１は半導体集積回路１の内部の各回路に供給される。電源ＰＷ２は先に説明したようにポートＰ３に接続されたＤＲＡＭ２へと供給される。電源ＰＷ３は先に説明したようにポートＰ４に接続されたフラッシュメモリ（ＦＬＡＳＨ）３へと供給される。電源ＰＷ４は先に説明したようにポートＰ７に接続されたクロック発振器４へと供給される。外部端子Ｔ２，Ｔ３はスーパーキャパシタ５を外部接続するための端子である。このスーパーキャパシタ５に蓄えられた電荷は、電源制御部１８０から出力される４系統の電源ＰＷ１〜ＰＷ４を停電時に所定時間保持するために利用される。この例にあっては、トリガ信号ＴＲＧが到来した後、直ちに電源ＶＤＤが断たれたとしても、少なくとも、サンプルホールド動作並びに転写動作が完了するまでの間は、電源ＰＷ１〜ＰＷ４が正常に保持されるように、スーパーキャパシタ５の容量が決定されている。【００６２】  次に、半導体集積回路１の内部構成を詳細に説明する。この半導体集積回路１の内部には、メモリ制御部１１０と、制御用ＣＰＵ１２０と、ヘッダ付加制御部１３０と、データビット制御部１４０と、シリアル／パラレル変換部１５０と、シリアル／パラレル切替制御部１６０と、ＯＲゲート１７０と、電源制御部１８０（先に説明済）とが含まれる他、先ほど説明した各ポートＰ１２，Ｐ１１，Ｐ２〜Ｐ７に対応して、インタフェース回路１０１〜１０５が含まれている。【００６３】  メモリ制御部１１０は、ポートＰ１１からのパラレル入力データＰ−ＤＡＴＡ（ＩＮ）又はポートＰ１２からのシリアル入力データＳ−ＤＡＴＡ（ＩＮ）をＤＲＡＭ２の第１及び第２の記憶領域（詳細は後述）へとＤＭＡ転送するための制御機能、ＤＲＡＭ２の第１及び第２の記憶領域に格納されたデータをフラッシュメモリ（ＦＬＡＳＨ）３の所定領域にＤＭＡ転送（転写）するための制御機能、フラッシュメモリ（ＦＬＡＳＨ）３の所定領域に格納されたデータをポートＰ５から外部へと読み出すための制御機能等を実現するクロック同期型のワイヤドロジック回路で構成されている。このメモリ制御部１１０内には、ＤＭＡコントローラ（ＤＭＡＣ）１１０ａとフラッシュメモリ（ＦＡＬＳＨ）１１０ｂとが内蔵されている。ＤＭＡコントローラ（ＤＭＡＣ）１１０ａは上述の各種のデータ転送機能に利用される。フラッシュメモリ１１０ｂには、ＤＲＡＭ２内の第１及び第２の記憶領域を定義するための領域定義データや、フラッシュメモリ（ＦＬＡＳＨ）３内の記憶領域を定義するための領域定義データ等が格納される。これらの記憶領域定義データは、後に詳細に説明するように、制御用ＣＰＵ１２０を介して、外部のパソコン（ＰＣ）から書き換え可能となされている。これにより、この半導体集積回路１は、任意のデータ列並びにサンプルホールド仕様に対応が可能な汎用性が付与されている。尚、メモリ制御部１１０の機能については、後に図５及び図６のフローチャートを参照してより詳細に説明する。【００６４】  制御用ＣＰＵ１２０はマイクロプロセッサを主体として構成されており、（１）ポートＰ６に接続されたパソコン（ＰＣ）との間でＵＳＢインタフェース１０５を介して通信を行いつつ、ユーザからの入力データに基づいて各種の設定処理を実行する機能、（２）メモリ制御部１１０，ヘッダ付加制御部１３０，データビット制御部１４０を統括管理することによって、各種のシステムサポート処理を実行する機能等を司るものである。この制御用ＣＰＵ１２０の内部にはフラッシュメモリ（ＦＬＡＳＨ）１２０ａが内蔵されている。このフラッシュメモリ（ＦＬＡＳＨ）１２０ａには、パソコン（ＰＣ）を介してユーザから取り込まれた各種のデータが格納される。尚、この制御用ＣＰＵ１２０の機能については、後に図２及び図３のフローチャートを参照して詳細に説明する。【００６５】  ヘッダ付加制御部１３０は、ポートＰ１１から供給されるパラレル入力データＰ−ＤＡＴＡ（ＩＮ）又はポートＰ１２から供給されるシリアル入力データＳ−ＤＡＴＡ（ＩＮ）の各データに対してヘッダ情報を付加するためのワイヤドロジック回路で構成されている（図４（ｂ）参照）。なお、図において、４０３はデータ部分、４０４はヘッダ部分である。ここで付加されるヘッダ情報には、到来する一連のデータの順番を示す数値情報が少なくとも含まれている。この数値情報は、所定の最小値と最大値との間で循環して付加されるようになっており、後にサンプルホールドデータを読み出して整頓する処理は、このデータ順番を示す数値情報に基づいて行われる。【００６６】  データビット制御部１４０は、制御用ＣＰＵ１２０の管理下にあって、ヘッダ付加制御部１３０，シリアル／パラレル変換部１５０，パラレルインタフェース１０１，シリアルインタフェース１０２に対するデータビット制御を実現する。これらのデータビット制御が実現されることによって、ヘッダ付加制御部１３０においてはヘッダ情報の付加が指定されたビットに対して行われ、シリアル／パレレル変換部１５０においてはデータビット列についてシリアル／パラレル変換が適切に行われ、インタフェース１０１，１０２においては入力データビットの認識が適切に行われる。【００６７】  シリアル／パラレル変換部１５０は、ポートＰ１２に供給され且つシリアルインタフェース１０２を介して取り込まれたシリアル入力データＳ−ＤＡＴＡ（ＩＮ）をパラレルデータに変換する回路であり、こうして得られたパラレルデータはＯＲゲート１７０を介して先ほど説明したヘッダ���加制御部１３０へと供給される。【００６８】  シリアル／パラレル切替制御部１６０は、データビット制御部１４０の制御下にあって、パラレルインタフェース１０１とシリアルインタフェース１０２との何れかを択一的に能動化する回路である。このシリアル／パラレル切替制御部１６０が適切に機能することによって、この半導体集積回路１が取り扱う入力データをシリアル又はパラレルの何れにも設定することが可能となる。【００６９】  クロック制御部１９０は、ポートＰ７を介してクロック発振器４から供給される動作クロック（ＣＬＫ０）と、パラレルインタフェース１０１から取り込まれたクロックＣＬＫ（Ｐ）と、シリアルインタフェース１０２から取り込まれたクロックＣＬＫ（Ｓ）とに基づいて、ｎ系統の制御用クロックＣＬＫ１〜ｎを生成出力する。こうして得られた制御クロックＣＬＫ１〜ｎは、半導体集積回路１内の各回路に必要に応じて供給され、クロック同期型ワイヤドロジック回路の正常な動作に寄与することとなる。このクロック制御部１９０内にはフェーズロックドループ回路（ＰＬＬ）１９０ａが内蔵されている。このフェーズロックドループ回路（ＰＬＬ）１９０ａは各種クロック間の同期を取ったり、あるいは周波数合成作用に寄与するものである。【００７０】  次に、図２及び図３のフローチャートを参照して制御用ＣＰＵ１２０の機能についてより詳細に説明する。先に説明したように、制御用ＣＰＵ１２０はシステムサポート処理と各種設定処理とを主として実行するように仕組まれている。【００７１】  制御用ＣＰＵの動作を示すゼネラルフローチャートが図２に示されている。同図において、電源投入（Ｐｏｗｅｒ  ｏｎ）によって処理が開始されると、ＵＳＢインタフェース１０５を介してポートＰ６に接続されたパソコン（ＰＣ）と通信を行い、パソコン（ＰＣ）から送られてきた情報を受信し、これをフラッシュメモリ１２０ａに格納する（ステップ２０１）。この情報の中には、動作モードフラグの制御情報も含まれており、これにより、パソコン（ＰＣ）の側から制御用ＣＰＵ１２０の動作モードを切替可能となされている。この受信処理（ステップ２０１）に続いて動作モード判定処理が実行され（ステップ２０２）、ここで動作モードが設定モードと判定されれば各種設定処理（ステップ２０３）が実行されるのに対し、運用モードと判定されればシステムサポート処理（ステップ２０４）が実行される。各種設定処理（ステップ２０３）においては、サンプル対象データの到来速度、データフォーマット、トリガ前ホールド期間、トリガ後ホールド期間、その他各種のサンプルホールド仕様に応じた設定処理が実行される。後に詳細に説明するように、この各種設定処理（ステップ２０３）には、第１の記憶領域及び第２の記憶領域に関する領域定義データ生成処理も含まれている。一方、システムサポート処理（ステップ２０４）では、先に説明したように、メモリ制御部１１０，ヘッダ付加制御部１３０，データビット制御部１４０を統括管理することによって、半導体集積回路１内のシステムをサポートする処理が実行される。【００７２】  各種設定処理（ステップ２０３）の詳細フローチャートが図３に示されている。このフローチャートは���各種設定処理の中で、記憶領域定義データの生成処理だけを取り出して示すものである。同図において処理が開始されると、パソコン（ＰＣ）からの受信データの中から命令語が読み出され、その解読が行われる（ステップ３０１）。ここで、解読された命令が記憶領域定義命令であると判定された場合に限り（ステップ３０２ＹＥＳ）、以下の処理が実行されるのに対し、その他の命令であると判定された場合には（ステップ３０２ＮＯ）、それぞれ該当する他の命令の処理が実行される。【００７３】  記憶領域定義命令であると判定されると（ステップ３０２ＹＥＳ）、続いて指定方法の種別が判定される。この実施形態にあっては、トリガタイミングの前後所定区間に存在するデータ列をサンプルホールドするについて、前側及び後側の双方の区間を個別に指定して記憶領域を定義する場合と、前側区間のみについて指定し、後側区間については予め設定されたアルゴリズムに従って、システムが自動的に設定する場合の、２つの指定方法を選択可能となされている。ここで、両側指定と判定されると（ステップ３０３）、続いて使用データの種別の判定が行われる（ステップ３０４）。この例にあっては、トリガタイミングの前側区間並びに後側区間のデータ列をサンプルするについて、これを『時間』で指定する場合と『データ数』で指定する場合との選択を可能としている。ここで、使用データの種別が『時間』と判定されると、時間からデータ数への変換処理が行われるのに対し（ステップ３０５）、使用データ種別が『データ数』と判定されれば、使用データはそのままの状態とされる。続いて、こうして得られた前側データ数に基づいてＤＲＡＭ２内に第１の記憶領域が定義される（ステップ３０６）。この第１の記憶領域の定義は、図４（ａ）に示されるように、第１の記憶領域４０１の先頭アドレスＡＤ１１と末尾アドレスＡＤ１２とを算出することにより行われる。続いて、後側データ数に基づいてＤＲＡＭ２内の第２の記憶領域が定義される。この第２の記憶領域の定義は、図４（ａ）に示されるように、ＤＲＡＭ２内の第２の記憶領域４０２の先頭アドレスＡＤ２１と末尾アドレスＡＤ２２とを求めることにより行われる。以上の処理（ステップ３０６，３０７）で得られた記憶領域定義データ（ＡＤ１１，ＡＤ１２，ＡＤ２１，ＡＤ２２）はメモリ制御部１１０へと送られ、メモリ制御部１１０内のフラッシュメモリ１１０ｂに保存される。以後、メモリ制御部１１０では、フラッシュメモリ１１０ｂ内に格納された記憶領域定義データ（ＡＤ１１，ＡＤ１２，ＡＤ２１，ＡＤ２２）を適宜参照することにより、データ入力ポートＰ１１，Ｐ１２からＤＲＡＭ２へのデータ転送処理、ＤＲＡＭ２からフラッシュメモリ（ＦＬＡＳＨ）３へのデータ転送処理、フラッシュメモリ（ＦＬＡＳＨ）３からデータ出力ポートＰ５へのデータ転送処理を実行することとなる。【００７４】  次に、メモリ制御部１１０の動作について説明する。メモリ制御部の動作を示すゼネラルフローチャートが図５に示されている。同図において、処理が開始されると、制御用ＣＰＵ１２０からサンプルホールド指示が与えられたか（ステップ５０１）、読出指示が与えられたか（ステップ５０２）の判定が行われ、サンプルホールド指示が与えられた場合には（ステップ５０１ＹＥＳ）、サンプルホールド処理（ステップ５０３）が実行されるのに対し、読出指示が与えられた場合には（ステップ５０２ＹＥＳ）、ホールドデータ読出処理（ステップ５０４）が実行される。このホールドデータ読出処理（ステップ５０４）では、フラッシュメモリ３に格納されたホールドデータＨ−ＤＡＴＡ（ＯＵＴ）は、データ出力ポートＰ５へと転送される。【００７５】  サンプルホールド処理の詳細フローチャートが図６に示されている。同図において処理が開始されると、まずフォーマッティング処理が実行されて、ＤＲＡＭ２及びフラッシュメモリ（ＦＬＡＳＨ）３に対するフォーマッティングが行われる（ステップ６０１）。【００７６】  続いて、ＤＭＡコントローラ（ＤＭＡＣ）１１０ａに対して、第１の記憶領域の先頭アドレスＡＤ１１及び末尾アドレスＡＤ１２をセットした後、当該ＤＭＡコントローラ（ＤＭＡＣ）１１０ａを起動することによって（ステップ６０３）、ヘッダ付加制御部１３０から取り込まれるデータ列をＤＲＡＭ２内の第１の記憶領域４０１へとＤＭＡ転送する処理が開始される。このとき、Ｓ／Ｐ切替制御部１６０の作用によって、パラレルポートＰ１１が選択されていれば、パラレル入力データＰ−ＤＡＴＡ（ＩＮ）がＤＲＡＭ２内の第１の記憶領域４０１へと転送される。逆に、シリアル入力ポートＰ１２が選択されていれば、シリアル入力データＳ−ＤＡＴＡ（ＩＮ）がＤＲＡＭ２内の第１の記憶領域４０１へと転送される。このようにして、パラレル入力ポートＰ１１又はシリアル入力ポートＰ１２から到来する一連のデータ列は、図４（ａ）に示される第１の記憶領域４０１の先頭アドレスＡＤ１１から末尾アドレスＡＤ１２へ向けて順次書き込まれていく。一方、ＤＭＡ転送処理の実行中、トリガ信号ＴＲＧの到来（ステップ６０４）及び転送アドレスＡＤと末尾アドレスＡＤ１２との一致（ステップ６０５）の確認が常時行われており、転送アドレスＡＤが第１記憶領域４０１の末尾アドレスＡＤ１２と一致するたびに（ステップ６０５ＹＥＳ）、ＤＭＡコントローラ（ＤＭＡＣ）１１０ａの再起動が実行される（ステップ６０３）。その結果、第１の記憶領域４０１に対して、先頭アドレスＡＤ１１から末尾アドレスＡＤ１２までのデータ書き込みが一巡すると、再び書込アドレスは先頭アドレスＡＤ１１へ戻って第１の記憶領域４０１に対する上書き処理が繰り返し実行されることとなる。すなわち、データ入力ポートＰ１１又はＰ１２から到来するデータ列は、メモリ制御部１１０の作用によって、ＤＲＡＭ２内に定義された第１の記憶領域４０１に対して、書込アドレスＡＤを循環歩進させつつ、書き込まれていき、いわゆるＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）処理がなされることとなる。【００７７】  この状態において、ポートＰ２に対してトリガ信号ＴＲＧが到来して、トリガ到来が確認されると（ステップ６０４ＹＥＳ），ＤＭＡコントローラ（ＤＭＡＣ）１１０ａに第２の記憶領域４０２の先頭アドレスＡＤ２１及び末尾アドレスＡＤ２２をセットした後（ステップ６０６）、当該ＤＭＡコントローラ（ＤＭＡＣ）１１０ａに対して起動をかけることによって（ステップ６０７）、第２の記憶領域４０２に対するＤＭＡ転送処理が開始される。これにより、データ入力ポートＰ１１又はＰ１２へと供給されるデータ列は、ヘッダ付加制御部１３０を経由した後、ＤＲＡＭ２内の第２の記憶領域４０２へと転送記憶される。以後、転送先アドレスＡＤが第２の記憶領域４０２の末尾アドレスＡＤ２２と一致すると（ステップ６０８ＹＥＳ）、ＤＲＡＭ２内の第２の記憶領域４０２への転送処理は終了する。【００７８】  こうして、第１の記憶領域４０１には、トリガ信号ＴＲＧの到来前所定区間の一連のデータが格納されるのに対し、第２の記憶領域４０２には、トリガ信号ＴＲＧの到来後所定区間内のデータが格納されることとなる。【００７９】  続いて、ＤＲＡＭ２内の第１の記憶領域４０１及び第２の記憶領域４０２に格納されたトリガ到来前後所定区間の一連のデータは、フラッシュメモリ（ＦＬＡＳＨ）３内の所定エリアへと転送（転写）されて、待避保存される。以後、電源が断たれたとしても、フラッシュメモリ（ＦＬＡＳＨ）３内の一連のデータは確実に保存される。【００８０】  その後、図５に戻って、パソコン（ＰＣ）等から読出指示が与えられれば（ステップ５０２ＹＥＳ）、ホールドデータ読出処理（ステップ５０４）が実行されて、フラッシュメモリ３内の所定のエリアに格納されたホールドデータＨ−ＤＡＴＡ（ＯＵＴ）は、出力ポートＰ５から外部へと読み出される。このとき、フラッシュメモリ３のデータをヘッダ情報（ヘッダ部分４０３）に基づいて到来順に並べ替えたのち、ホールドデータＨ−ＤＡＴＡ（ＯＵＴ）として出力ポート５から外部へと読み出されるようにすれば、その後のホールドデータの並べ替えの手間が省かれ、ホールドデータの取り扱いが容易となる。【００８１】  また、この実施形態においては、外部端子Ｔ２，Ｔ３間にはスーパーキャパシタ５が接続されているため、外部端子Ｔ１に供給された電源ＶＤＤが断たれたとしても、電源制御部から出力される４系統の電源ＰＷ１〜ＰＷ４は、少なくともトリガ信号が到来した後、第２の記憶領域４０２へのデータ書込及びＤＲＡＭ２からフラッシュメモリ（ＦＬＡＳＨ）３へのデータ転写が完了するまで、正常に保持されるため、このサンプルホールド装置が例えば車両の事故記録装置等として採用されたような場合であっても、事故によりトリガが発生して同時に電源が断たれたとしても、事故時の各種データをトリガの前後所定期間にわたってサンプルホールドし、これをフラッシュメモリ３内へと転送保存して、事故の原因究明に役立たせることが可能となる。【００８２】  図７には本発明の作用説明図が示されている。いま仮に、同図（ａ）に示されるように、任意のアナログデータが時系列的に到来しているものと想定する。このとき同図（ｂ）に示されるように、例えば入力データの値が所定の閾値ＴＨを越えたことによりトリガ信号が生成されると、同図（ｃ）に示されるように、トリガ信号の到来直前Ｔ１秒及びトリガ直後Ｔ２秒の区間に存在するデータ列のみが、同図（ｃ）に示されるようにサンプルホールドされる。尚、この例では、Ｔ１＝２×Ｔ２の関係に設定されている。そのため、車両の事故記録装置等として採用すれば、事故と同時にエアバッグ起動信号によりトリガ信号を発生し、サンプルホールド装置を起動させれば、事故前Ｔ１秒及び事故後Ｔ２秒に関する一連のデータをサンプルホールドしてフラッシュメモリ（ＦＬＡＳＨ）３に保存できるため、同装置を比較的堅牢なケースに収容しておけば、事故後にフラッシュメモリ（ＦＬＡＳＨ）３の保存データを読み出すことによって、事故原因の究明に役立たせることができる。【００８３】  尚、以上の実施形態においては、二次記憶媒体としてフラッシュメモリ（ＦＬＡＳＨ）３を設けることによって、サンプルホールドデータの保存確実性を担保するようにしたが、例えばスーパーキャパシタ５の容量を増加させ、ＤＲＡＭ２の記憶データを例えば１週間〜１ヶ月程度保持可能とすれば、必ずしも二次記憶媒体を設ける必要はない。その場合には、図６に示されるサンプルホールド処理の詳細フローチャートにおいて、ＤＲＡＭ２からフラッシュメモリ（ＦＬＡＳＨ）３に対する転写処理（ステップ６０９）を省略することができる。【００８４】  以上説明したように、この実施形態によれば、ポートＰ１１又はＰ１２にサンプル対象となるデータ列を、ポートＰ２にトリガ信号を、ポートＰ３にＤＲＡＭ２を、ポートＰ４にフラッシュメモリ（ＦＬＡＳＨ）３を、ポートＰ７にクロック発振器４をそれぞれ接続しておくだけで、トリガ信号ＴＲＧの到来と共に、その前後所定区間内に存在する一連のデータ列のみをＤＲＡＭ２内の第１の記憶領域４０１及び第２の記憶領域４０２へとサンプルホールドすると共に、その内容を直ちにフラッシュメモリ（ＦＬＡＳＨ）３へと待避させることができる。然る後、パソコン（ＰＣ）から読出指令を与えれば、フラッシュメモリ（ＦＬＡＳＨ）３に格納されたサンプルホールドデータは、メモリ制御部１１０の作用によってポートＰ５へと読み出すことができる。このとき読み出される各データには、ヘッダ付加制御部１３０の作用によってヘッダ情報が含まれると共に、そのヘッダ情報の中にはデータの順番を示す数値が付加されているため、この数値に基づいて読み出されたサンプルホールドデータを時系列的に容易に並べ替えることができる。【００８５】  また、ＤＲＡＭ２、フラッシュメモリ（ＦＬＡＳＨ）３及びクロック発振器４は何れも半導体集積回路１内の電源制御部１８０から給電されると共に、電源制御部１８０には電源ＰＷ１〜ＰＷ４を停電後一定時間保持するためのスーパーキャパシタ５が接続されているため、このサンプルホールド装置を例えば車両の事故記録装置等に応用した場合にあっても、仮に事故によりトリガ信号を発生させてサンプルホールド処理を起動した後、電源ＶＤＤが断たれるような事態が発生しても、ＤＲＡＭ２、フラッシュメモリ（ＦＬＡＳＨ）３及びクロック発振器４の各動作は何れも正常に維持されるため、予定されたサンプルホールド動作を確実に実行させることができる。【００８６】  しかも、半導体集積回路１内にはマイクロプロセッサを含む制御ＣＰＵ１２０を内蔵して、パソコン（ＰＣ）との通信を可能としているため、入力ポート（Ｐ１１，Ｐ１２）の切替、データビット数の設定、記憶領域の設定等の各種の設定を、パソコン（ＰＣ）からの入力データに基づいて、容易に行うことができ、極めて汎用性の高い���導体集積回路を実現することができる。【００８７】  殊に、この実施形態にあっては、図３に示されるように、制御用データが入力されるポートＰ６と、ポートＰ６から入力される制御用データに基づいて領域定義データを内部生成する領域定義データ生成手段としての制御用ＣＰＵ１２０を有することから、適当な制御用データを外部から第６のポートに与えることで、様々なサンプリングデータに合わせて適切な記憶領域を容易に設定することができる。【００８８】  すなわち、外部からの制御用データに第１の記憶領域の容量を示すデータと第２の記憶領域の容量を示すデータとの双方を含ませておき、前記領域定義データ生成手段はそれら２つのデータに基づいて領域定義データを生成するようにすれば（ステップ３０３「両側」）、外部から制御用データを与えることにより、第１の記憶領域の容量と第２の記憶領域の容量とを個別に任意の大きさに設定することができる。一方、外部からの制御用データに第１の記憶領域の容量を示すデータは含ませるものの、第２の記憶領域の容量を示すデータは含ませないでおき、前記領域定義データ生成手段は第１の領域の容量を示すデータのみに基づいて領域定義データを生成するようにすれば（ステップ３０３「前側」）、予め第１の記憶領域の容量と第２記憶領域の容量との間に適当な相関を設けておくことにより、第１の記憶領域の容量のみを示す制御用データを与えるだけで、第１の記憶容量と第２の記憶容量とを適切に設定することができる。さらに、使用データの種別としても、「時間」と「データ数」とを選択的に使用できるので、分析対象データの種類に応じて適切な使用データを選択させることができる。【００８９】  なお、図４において、第１の記憶領域４０１と第２の記憶領域４０２との容量関係については、第１の記憶領域４０１の記憶容量は第２の記憶領域４０２の記憶容量の整数倍（より好ましくは２倍）とすることが好ましい。このようにすれば、フレーム単位に区分された画像データや音声データ等を対象とする場合、第２の記憶領域の容量を例えばフレームの大きさに対応させておくことにより、第１の記憶領域に保存されたデータと第２の記憶領域に保存されたデータとのデータ列同士の照合処理が容易となる。【００９０】  次に、本発明に係るサンプルホールド装置の他の実施形態（第２実施形態）を図１０〜図１６を参照して説明する。本発明に係るサンプルホールド装置（半導体集積回路）の構成図（第２実施形態）が図１０に示されている。この実施形態にあっては、サンプルホールド装置として機能は、ＣＰＵによってソフトウェア的に実現されている。【００９１】  図１０に示されるように、この半導体集積回路１ａは、マイクロプロセッサやシステムＲＯＭ等を内蔵するＣＰＵ１００１と、ＲＡＭで構成されるワーキングメモリ１００２と、フラッシュメモリで構成される設定情報メモリ１００３と、ＰＣ（パソコン）との通信のためにＵＳＢをサポートする通信制御部１００４と、シリアルデータを入力するためのデータ入力インタフェース１００５と、パラレルデータを入力するためのデータ入力インタフェース１００６と、サンプルホールドされたデータ列を外部へ出力させるためのデータ出力インタフェース１００７と、外部からのトリガ信号ＴＲＧを入力するためのトリガ入力インタフェース１００８と、外部のＤＲＡＭ２との接続を行うための１次メモリインタフェース１００９と、外部のＦＬＡＳＨメモリ３との接続を行うための２次メモリインタフェース１０１０とを有している。なお、１０１１はＣＰＵバスである。【００９２】  １次メモリであるＤＲＡＭ２内には、図１１（ａ）に示される一時記憶領域と図１１（ｂ）に示されるＢＥＦＯＲＥ（以下、単に「Ｂ」と称する）領域及びＡＦＴＥＲ（以下、単に「Ａ」と称する）領域とが設けられている。この例では、Ｂ領域対Ａ領域対一時記憶領域の記憶容量の比は、２対１対０．５程度に設定されている。【００９３】  後に詳述するように、一時記憶領域には、図１１（ａ）に示されるように、不定長の単位データ１１０１がその先頭から隙間を空けずに密に格納され、同様にして、Ｂ領域１１０３及びＡ領域１１０４には、不定長の単位データ１１０２がその先頭から隙間を空けずに密に格納されるようになっている。【００９４】  一時記憶領域内の単位データ１１０１は、図１２（ａ）に示されるように、スタートビット１１０１ａとデータ１１０１ｂとエンドアドレス１１０１ｃとを順に配列するフォーマットを有する。Ｂ領域及びＡ領域内の単位データ１１０２は、図１２（ｂ）に示されるように、スタートビット１１０２ａとデータ１１０２ｂとエンドアドレス１１０２ｃとコントロールデータ１１０２ｄとを順に配列するフォーマットを有する。コントロールデータ１１０２ｄには、当該単位長データのデータ長を示す符号、外部からトリガ信号ＴＲＧが入力されたことを示すトリガ符号、当該単位長データの到来順番等が含まれている。これらの符号を頼りとして、データの読み出し乃至再生制御が行われる。【００９５】  ＣＰＵが実行するサンプルホールド処理のゼネラルフローチャートが図１３に示されている。同図において、電源投入（Ｐｏｗｅｒ  ｏｎ）により処理が開始されると、プログラムロード処理（ステップ１３０１）及びイニシャライズ処理（ステップ１３０２）が順に実行され、これにより、設定情報メモリ１００３からの制御プログラムの読み出し並びにワーキングメモリ１００２上への展開処理、ＤＲＡＭ２並びにＦＬＡＳＨメモリ３のイニシャライズ処理等が行われる。【００９６】  続いて、内部トリガを参照しつつ（ステップ１３０４）、これがオン状態にないことを条件として（ステップ１３０５ＮＯ）、Ｂ領域処理（ステップ１３０３）が繰り返し実行される。この間に内部トリガのオンが確認されると（ステップ１３０５ＹＥＳ）、続いてＡ領域処理（ステップ１３０６）が所定時間だけ実行される。Ａ領域処理（ステップ１３０６）が終了すると、続いて保存処理（ステップ１３０７）が実行されて、サンプルホールド処理は完了する。【００９７】  Ｂ領域処理（ステップ１３０３）の詳細が図１４のフローチャートに示されている。同図において、処理が開始されると、サンプル対象となる入力データが到来するのを待って（ステップ１４０１，１４０２ＹＥＳ）、そのデータの種別（ＭＰＥＧ４，ＴＣＰ／ＩＰ，ＣＤＭＡ等）が判定され（ステップ１４０３）、さらに判定されたデータ種別に応じた装置構���への自動設定処理（ステップ１４０４）が実行される。【００９８】  続いて、到来する入力データを監視しつつ（ステップ１４０５）、スタートポイントが到来したならば（ステップ１４０６ＹＥＳ）、入力データの取込処理（ステップ１４０７）、一時記憶領域（図１１（ａ）参照）への保存処理（ステップ１４０８）を繰り返し実行しつつ、データ長の計測（カウント）処理（ステップ１４０９）を行う。その間に、エンドポイントの到来が確認されたならば（ステップ１４１０ＹＥＳ）、コントロールデータ（計測されたデータ長を含む）を生成するとともに（ステップ１４１１）、これを一時記憶領域に保存されたデータに対して付加して（ステップ１４１２）、Ｂ領域へＦＩＦＯ処理により書き込む（ステップ１４０３）。以上の処理（ステップ１４０１〜１４１３）が、内部トリガがオン状態となるまで（ステップ１３０５ＹＥＳ）、繰り返し実行されることとなる。【００９９】  外部トリガによる割込処理の詳細フローチャートが図１５に示されている。例えば、上述のＢ領域処理の実行中に外部トリガ信号ＴＲＧがオンすると、割込処理によって入力データの監視が継続され（ステップ１５０１）、入力データが存在しなければ（ステップ１５０２ＮＯ）、直ちに内部トリガはオン状態とされるのに対して（ステップ１５０８）、入力データが存在する場合、すなわち１フレームデータの途中で外部トリガがオンした場合には（ステップ１５０２ＹＥＳ）、入力データの取込処理（ステップ１５０３）、一時記憶領域への保存処理（ステップ１５０４）、データ長のカウント（計測）処理（ステップ１５０５）が再開され、以後、それらの処理（ステップ１５０３〜１５０５）はエンドポイントが到来するまでの間（ステップ１５０６ＮＯ）、繰り返し実行される。そして、その間にエンドポイントの到来が確認されると（ステップ１５０６ＹＥＳ）、先程説明したＢ領域処理（図１４）と同様にして、コントロールデータ生成処理（ステップ１５０７）、コントロールデータ付加処理（ステップ１５０８）、Ｂ領域へのＦＩＦＯ処理（ステップ１５０９）が順に実行されて、そのフレームが終了するまで、到来したデータはすべてＢ領域へと書き込まれ、しかるのち、内部トリガフラグがオンされて処理は終了する。すなわち、Ｂ領域へのフレームデータの書き込み途中で外部トリガがオンした場合には、ただちにＡ領域へと書き込みを移行することなく、そのフレームが終了するまでＢ領域へのデータ書き込みを継続するのである。【０１００】  一方、このようにして、内部トリガフラグがオンされると、図１３へ戻って、それが判定処理（ステップ１３０５）にて検出され、以後、Ａ領域処理（ステップ１３０６）が実行されることとなる。【０１０１】  Ａ領域処理の詳細フローチャートが図１６に示されている。同図において、処理が開始されると、先ず、Ａ領域処理の実行時間を監視するタイマを起動したのち（ステップ１６０１）、入力データの到来を監視しつつ（ステップ１６０２）、スタートポイントの到来が確認されるのを待って（ステップ１６０３ＹＥＳ）、入力データ取込処理（ステップ１６０４）、一時記憶領域への保存処理（ステップ１６０５）、データ長カウント（計測）処理��ステップ１６０６）を繰り返し実行する。その間に、エンドポイントの到来が確認されると（ステップ１６０７）、コントロールデータの生成処理（ステップ１６０８）、コントロールデータの付加処理（ステップ１６０９）、Ａ領域への書込処理（ステップ１６１０）を順に実行する。以上の処理（ステップ１６０２〜１６１０）はタイマがタイムアップするまで繰り返し実行され、タイムがタイムアップすると（ステップ１６１１ＹＥＳ）、すべての処理は終了する。【０１０２】  この第２実施形態によれば、サンプル対象データが不定長データ（例えば、ビデオカメラから到来するＭＰＥＧ４データ等）であったとしても、個々のデータのデータ長が計測されて、その計測値がコントロールデータとして個々のデータに付されてメモリに記憶されるため、メモリ内にデータ列を密に詰め込んでも、その読み出し乃至再生に支障を来すこともなく、メモリ容量を有効に活用できる。加えて、１フレームの書込途中で、外部トリガ信号がオンしたとしても、そのとき書込中であったフレームのデータについては、そのフレームの終了に至るまで、書込は継続されるため、ＢＥＦＯＲＥ領域の最後のデータとＡＦＴＥＲ領域の最初のデータはいずれも完全な状態で記憶されることとなり、ＢＥＦＯＲＥ領域のデータとＡＦＴＥＲ領域のデータとを完全に別ファイルとすることが可能となり、交通事故の原因究明等に利用する場合に、事故前と事故後とのデータ解析の信頼性を保証することが可能となる。【０１０３】  最後に、本発明に係るサンプルホールドＩＣの具体的ないくつかの適用例について説明する。本発明に係るサンプルホールドＩＣが適用されたデータレコーダの構成図が図８に示されている。同図において、８０１は例えば、電圧、温度、圧力、流量等の測定対象特徴量を検出するプローブ、８０２はプローブから得られる信号に基づいて特徴量相当の電気信号を生成する入力回路、８０３は入力回路から得られるアナログ信号のデジタル化と、このデジタル化された信号のＩ２Ｓバスへの送出の機能を果たすＡＤ／Ｉ２Ｓ変換回路、８０４は本発明に係るサンプルホールドＩＣ、８０５は一次記憶媒体として機能するＤＲＡＭ、８０６は同様に二次記憶媒体として機能するフラッシュメモリ、８０７はサンプルホールドＩＣ８０４からＩ２Ｓバス上に送出されたサンプルホールドデータを受け取ってＵＳＢバスへと送出するＩ２Ｓ／ＵＳＢ変換回路、８０８はサンプルホールドデータを受け取って処理するパーソナルコンピュータ、８０９は各種の状態信号（例えば、検出対象物周辺の温度、圧力、音量、振動等々を示す信号）Ｓ１〜Ｓｋが所定の条件を満足するときにトリガ信号ＴＲＧを生成するトリガ発生回路である。【０１０４】  この適用例によれば、プローブ８０２で検出された特徴量データは、常時は、ＤＲＡＭ８０５の第１の記憶領域にアドレスを循環歩進させながら記憶される。状態信号Ｓ１〜Ｓｋが所定の条件を満たすと、トリガ発生回路８０９からトリガ信号ＴＲＧが生成されて、サンプルホールドＩＣに供給される。すると、到来する一連の特徴量データは、第１の記憶領域ではなくて、第２の記憶領域に書き込まれていく。しかるのち、第１及び第２の記憶領域に格納されたデータ列は��二次記憶媒体であるフラッシュメモリ８０６に転写される。以後、フラッシュメモリ８０６内に保存されたデータ列（トリガ信号の到来タイミングの前後所定期間内のデータ列）は読み出されて、パーソナルコンピュータ８０８へと取り込まれる。このようなデータレコーダを車両に搭載すると共に、適宜なプローブを採用して、車両の速度、アクセル開度、エンジンの状態、ブレーキの状態等々を常時記録しておき、同時に、エアバッグ起動信号等の車両事故と相関の高い信号によりトリガ信号を生成するようにすれば、事故時における貴重なデータを保存することができる。【０１０５】  次に、本発明に係るサンプルホールドＩＣが適用された監視装置の構成図が図９に示されている。同図において、９０１は撮影用レンズ及びイメージセンサを含むカメラ、９０２はカメラからの映像信号を処理する信号処理回路、９０３は信号処理回路から得られる信号をデータ圧縮する圧縮回路（ｃｏｄｅｃ）、９０４は圧縮回路から得られるデータをＩ２Ｓバス上に送出するＤＡＴＡ／Ｉ２Ｓ変換回路、９０５は本発明に係るサンプルホールドＩＣ、９０６は一次記憶媒体として機能するＤＲＡＭ、９０７は同様に二次記憶媒体として機能するフラッシュメモリ、９０８はサンプルホールドＩＣからＩ２Ｓバス上に送出されたサンプルホールドデータを受け取ってＵＳＢバスへと送出するＩ２Ｓ／ＵＳＢ変換回路、９０９はサンプルホールドデータを受け取って処理するパーソナルコンピュータ、９１０は各種の状態信号（例えば、検出対象物周辺の温度、圧力、音量、振動等々を示す信号）Ｓ１〜Ｓｋが所定の条件を満足するときにトリガ信号ＴＲＧを生成するトリガ発生回路である。この例にあっては、状態信号としては、カメラ９０１から取得されるフォーカス誤差信号、監視対象領域に置かれて侵入者により操作されるスイッチ９１１からの信号、カメラに内蔵されてカメラ自体の動きを検出する加速度センサ（図示せず）からの信号、監視対象領域の音を集音するマイク（図示せず）からの信号、カメラからの映像信号それ自体等を挙げることができる。【０１０６】  この適用例によれば、カメラ９０１で取得された画像データは、常時は、ＤＲＡＭ９０６の第１の記憶領域にアドレスを循環歩進させながら記憶される。監視対象領域に侵入者が現れたことにより状態信号Ｓ１〜Ｓｋが所定の条件を満たすと、トリガ発生回路９１０からトリガ信号ＴＲＧが生成されて、サンプルホールドＩＣ９０５に供給される。すると、到来する一連の画像データは、第１の記憶領域ではなくて、第２の記憶領域に書き込まれていく。しかるのち、第１及び第２の記憶領域に格納された画像データ列は、二次記憶媒体であるフラッシュメモリ９０７に転写される。以後、フラッシュメモリ９０７に保存された画像データ列（トリガ信号の到来タイミングの前後所定期間内の画像データ列）は読み出されて、パーソナルコンピュータ９０９８へと取り込まれる。このような監視装置を例えば玄関の防犯用監視システムに適用すれば、侵入者が玄関の前に現れたとき、それまでの侵入者の挙動を含む一連の画像を保存することができる。
【産業上の利用可能性】
【０１０７】  以上のように、本発明によれば、例えば、玄関に防犯カメラを取り付けて来訪者を監視するような場合、来訪者の到来を別途設けたセンサや映像そのものの変化等に基づいて検知し、検知後の一定期間分の映像データのみならず、検知前の一定期間分の映像データについても保存することができ、それら保存された両映像データに基づいて映像を再生することによって、来訪者の様子をより詳細に観察することができる。【０１０８】  また、本発明によれば、複数の計測器からの計測データに基づいて対象物の状態を監視しつつ、それら計測データの示す特徴量が予め想定される事象発生時の特徴量と一致したことをトリガとして、トリガ発生後の一定期間分の計測データのみならず、トリガ発生前の一定期間分の計測データについても保存することができ、それら保存された両計測データを、事象発生検知精度の検証や事象発生の予測に有効活用できる。【０１０９】  さらに、本発明によれば、複数の計測器からの計測データに基づいて車両の状態を監視しつつ、それら計測データの示す特徴量が予め想定される事故発生時の特徴量と一致したことをトリガとして、トリガ発生後の一定期間分の計測データのみならず、トリガ発生前の一定期間分の計測データについても保存することができ、それら保存された両計測データを事故原因の究明に有効活用できる。
【図面の簡単な説明】
【０１１０】
【図１】本発明に係るサンプルホールド装置の構成図である。
【図２】制御用ＣＰＵの動作を示すゼネラルフローチャートである。
【図３】各種設定処理の詳細フローチャートである。
【図４】一次記憶媒体のメモリマップ並びに記憶データフォーマットを示す説明図である。
【図５】メモリ制御部の動作を示すゼネラルフローチャートである。
【図６】サンプルホールド処理の詳細フローチャートである。
【図７】本発明の作用説明図である。
【図８】本発明に係るサンプルホールドＩＣが適用されたテープレコーダの構成図である。
【図９】本発明に係るサンプルホールドＩＣが適用された監視装置の構成図である。
【図１０】本発明に係るサンプルホールド装置の構成図（第２実施形態）である。
【図１１】一次メモリのデータ配列の説明図である。
【図１２】単位データフォーマットの説明図である。
【図１３】サンプルホールド処理のゼネラルフローチャートである。
【図１４】Ｂ（ＢＥＦＯＲＥ）領域処理の詳細フローチャートである。
【図１５】外部トリガによる割込処理の詳細フローチャートである。
【図１６】Ａ（ＡＦＴＥＲ）領域処理の詳細フローチャートである。
【符号の説明】
【０１１１】  １，１ａ  半導体集積回路
２  ＤＲＡＭ
３  フラッシュメモリ（ＦＬＡＳＨ）
４  クロック発振器
５  スーパーキャパシタ
１０１〜１０５  インタフェース
１１０  メモリ制御部
１１０ａ  ＤＡＭコントローラ（ＤＡＭＣ）
１１０ｂ  フラッシュメモリ（ＦＬＡＳＨ）
１２０  制御用ＣＰＵ
１２０ａ  フラッシュメモリ（ＦＬＡＳＨ）
１３０  ヘッダ付加制御部
１４０  データビット制御部
１５０  シリアル／パラレル変換部
１６０  シリアル／パラレル切替制御部
１７０  ＯＲゲート
１８０  電源制御部
４０１  第１の記憶領域
４０２  第２の記憶領域
４０３  データ部分
４０４  ヘッダ部分
ＣＬＫ０  動作クロック
ＣＬＫ１〜ｎ  制御用クロック
Ｈ−ＤＡＴＡ（ＯＵＴ）  サンプルホールドデータ
Ｐ１１，Ｐ１２，Ｐ２〜Ｐ７  ポート
ＰＷ１  本体用電源
ＰＷ２  ＤＲＡＭ用電源
ＰＷ３  フラッシュメモリ（ＦＬＡＳＨ）用電源
ＰＷ４  発振器用電源
Ｐ−ＤＡＴＡ（ＩＮ）  パラレル入力データ
Ｓ−ＤＡＴＡ（ＩＮ）  シリアル入力データ
Ｔ１  電源ＶＤＤ用外部端子
Ｔ２，Ｔ３  スーパーキャパシタ用外部端子
ＴＲＧ  トリガ信号
８０１  プローブ
８０２  入力回路
８０３  ＡＤ／Ｉ２Ｓ変換回路
８０４  サンプルホールドＩＣ
８０５  ＤＲＡＭ
８０６  フラッシュメモリ
８０７  Ｉ２Ｓ／ＵＳＢ変換回路
８０８  パーソナルコンピュータ
８０９  トリガ発生回路
Ｓ１〜Ｓｋ  状態信号
９０１  カメラ（含む、レンズ及びイメージセンサ）
９０２  信号処理回路
９０３  ｃｏｄｅｃ
９０４  ＤＡＴＡ／Ｉ２Ｓ変換回路
９０５  サンプルホールドＩＣ
９０６  ＤＲＡＭ
９０７  フラッシュメモリ
９０８  Ｉ２Ｓ／ＵＳＢ変換回路
９０９  パーソナルコンピュータ
９１０  トリガ発生回路
１００１  ＣＰＵ
１００２  ワーキングメモリ
１００３  設定情報メモリ
１００４  通信制御部
１００５  シリアルデータ入力インタフェース
１００６  パラレルデータ入力インタフェース
１００７  データ出力インタフェース
１００８  トリガ入力インタフェース
１００９  １次メモリインタフェース
１０１０  ２次メモリインタフェース
１１０１，１１０２  単位データ
１１０１ａ，１１０２ａ  スタートビット
１１０１ｂ，１１０２ｂ  データ
１１０１ｃ，１１０２ｃ  エンドアドレス
１１０２ｄ  コントロールデータ
１１０３  ＢＥＦＯＲＥ領域
１１０４  ＡＦＴＥＲ領域
【図１】
2005020573.tif 000002
【図２】
2005020573.tif 000003
【図３】
2005020573.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005020573.tif 000017
【国際調査報告】
2005020573.tif 000018
2005020573.tif 000019