(57)【要約】  積層基板を備えた電子アセンブリおよびその製造方法が開示されている。１つの実施の形態において、電子アセンブリ（１４０Ａ）は、３００μｍ以下の厚さ、第一面（１１１）および第二面を有するガラス系基板（１１０）と、ガラス系基板（１１０）の第一面（１１１）上に配置された少なくとも１つのゲート電極（１５５）と、ガラス系基板（１１０）の第一面（１１１）上に配置された高分子層（１５４）とを備える。高分子層（１５４）は、少なくとも１つのゲート電極（１５５の）の少なくとも一部と接触する。電子アセンブリ（１４０Ａ）は、高分子層（１５４）上に配置された、少なくとも１つのソース電極（１５２）、少なくとも１つのドレイン電極（１５３）、および半導体材料（１５１）をさらに備える。半導体材料（１５１）は、少なくとも１つのソース電極（１５２）および少なくとも１つのドレイン電極（１５３）の少なくとも一部と接触する。高分子層（１５４）は、少なくとも１つのゲート電極（１５５）と半導体材料（１５１）との間の誘電材料として働くように構成されている。
2020507937.tif 000002
【特許請求の範囲】
【請求項１】
電子アセンブリにおいて、
３００μｍ以下の厚さ、第一面および第二面を有するガラス系基板と、
前記ガラス系基板の第一面上に配置された少なくとも１つのゲート電極と、
高分子面を有する高分子層であって、該高分子層が前記少なくとも１つのゲート電極の少なくとも一部と接触するように前記ガラス系基板の第一面上に配置された高分子層と、
前記高分子面上に配置された半導体材料と、
少なくとも１つのソース電極と、
少なくとも１つのドレイン電極と、
を備え、
前記高分子層は、前記少なくとも１つのゲート電極と前記半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つのゲート電極、前記高分子層の一部、前記少なくとも１つのソース電極、前記少なくとも１つのドレイン電極、および前記半導体材料が、少なくとも１つの電子デバイスを画成する、電子アセンブリ。
【請求項２】
前記高分子層が、極性エラストマー、ポリイミド、ポリカーボネート、ポリビニルブチラール、ポリ（メタ）アクリレート、およびその組合せからなる群より選択される、請求項１記載の電子アセンブリ。
【請求項３】
前記高分子層が、約０．５μｍから約５０μｍの範囲内の厚さおよび／または１０ＧＰａ以下のヤング率を有する、請求項２記載の電子アセンブリ。
【請求項４】
前記高分子層が、フッ化ビニリデン・ヘキサフルオロプロピレン共重合体であり、必要に応じて、５μｍ以下の厚さを有する、請求項１記載の電子アセンブリ。
【請求項５】
前記電子アセンブリが、３００μｍ以下の曲げ半径を有する、請求項１から４いずれか１項記載の電子アセンブリ。
【請求項６】
前記ガラス系基板の第二面上に配置された少なくとも１つの追加のゲート電極と、
追加の高分子面を有する追加の高分子層であって、該追加の高分子層が前記少なくとも１つの追加のゲート電極の少なくとも一部と接触するように、前記ガラス系基板の第二面上に配置された追加の高分子層と、
前記追加の高分子面上に配置された追加の半導体材料と、
少なくとも１つの追加のソース電極と、
少なくとも１つの追加のドレイン電極と、
をさらに備え、
前記追加の高分子層は、前記少なくとも１つの追加のゲート電極と前記追加の半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つの追加のゲート電極、前記追加の高分子層の一部、前記少なくとも１つの追加のソース電極、前記少なくとも１つの追加のドレイン電極、および前記追加の半導体材料が、少なくとも１つの追加の電子デバイスを画成する、請求項１から５いずれか１項記載の電子アセンブリ。
【請求項７】
前記少なくとも１つのソース電極および前記少なくとも１つのドレイン電極が前記高分子面上に配置され、前記半導体材料が、該少なくとも１つのソース電極の少なくとも一部および該少なくとも１つのドレイン電極の少なくとも一部と接触しており、
前記少なくとも１つのソース電極および前記少なくとも１つのドレイン電極が、前記半導体材料の表面上に配置されている、
請求項１から６いずれか１項記載の電子アセンブリ。
【請求項８】
電子デバイスを備えた電子アセンブリを製造する方法において、
３００μｍ以下の厚さを有するガラス系基板の第一面上に少なくとも１つのゲート電極を堆積させる工程と、
前記ガラス系基板の第一面上に、高分子面を有する高分子層を、該高分子層が前記少なくとも１つのゲート電極の少なくとも一部と接触するように堆積させる工程と、
前記高分子面上に半導体材料を堆積させ、前記半導体材料の表面上に少なくとも１つのソース電極および少なくとも１つのドレイン電極を堆積させる工程、および
前記高分子面上に少なくとも１つのソース電極および少なくとも１つのドレイン電極を堆積させ、前記高分子面上に半導体材料を、該半導体材料が前記少なくとも１つのソース電極の少なくとも一部および前記少なくとも１つのドレイン電極の少なくとも一部と接触するように堆積させる工程、
の内の一方と、
を含み、
前記高分子層は、前記少なくとも１つのゲート電極と前記半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つのゲート電極、前記高分子層の一部、前記少なくとも１つのソース電極、前記少なくとも１つのドレイン電極、および前記半導体材料が、少なくとも１つの電子デバイスを画成する、方法。
【請求項９】
前記電子アセンブリが、３００℃以下の最高温度で製造される、請求項８記載の方法。
【請求項１０】
前記電子アセンブリが、ロール・ツー・ロール加工によって製造される、請求項８または９記載の方法。
【発明の詳細な説明】
【関連出願の説明】
【０００１】
本出願は、その内容が依拠され、ここに全て引用される、２０１７年２月１４日に出願された米国仮特許出願第６２／４５８７８５号の米国法典第３５編第１１９条の下での優先権の恩恵を主張するものである。
【技術分野】
【０００２】
本明細書は、広く、電子アセンブリに関し、より詳しくは、高分子材料層とガラス系材料層を含む積層基板を備えた電子アセンブリ、およびその製造方法に関する。
【背景技術】
【０００３】
ガラス上の能動電子デバイスが、液晶ディスプレイおよび有機発光ダイオード（ＯＬＥＤ）ディスプレイに使用されている薄膜トランジスタ（ＴＦＴ）アレイで現在実施されているように、シリコンおよび金属酸化物技術を使用して、一般に製造されている。現行のシリコンおよび金属酸化物技術では、商業化されたディスプレイ用途に許容される性能を達成するために、高い堆積温度（少なくとも４００℃）が必要である。しかしながら、シリコンまたは金属酸化物ではなく有機ＴＦＴが使用される、低温加工の代替手段が存在する。これらの他の材料は、しばしば２５０℃よりずっと低い、シリコンまたは金属酸化物に要求されるよりも著しく低い温度で加工される。
【０００４】
新たなフレキシブル基板が実行可能な選択肢であるので、ロール・ツー・ロール加工を含む大面積印刷電子回路が、低い加工温度のために、可能になってきた。多くの高分子が、ロール上のフイルム形式で入手できる。しかしながら、高分子フイルムには、電子デバイス用の基板として使用される場合に欠点がある。そのような欠点に、平坦性、バリア性、表面粗さ、および寸法安定性がある。高解像度ディスプレイに必要とされるような、大面積形態で、ピッチが短く、小寸法の電子回路を製造するために、特にリソグラフィー過程において、異なる堆積加工工程の間で位置合わせを維持するために、優れた寸法安定性が必要である。高分子フイルムは、外部荷重下での塑性変形の傾向および低いモジュラスと結果として生じる剛性のために、そのような寸法安定性を達成できない。他方で、高分子フイルムは、極めて塑性である特性のために、優れた靭性を有する。多くの高分子フイルムは、欠陥が存在する場合に、応力下でさえも、即時破壊の代わりに、最初に不可逆塑性変形によって、機械的に破損する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、特にデバイスの製造中に、改善された寸法安定性を有する、電子デバイス用の代わりの薄いフレキシブル基板が必要とされている。
【課題を解決するための手段】
【０００６】
１つの実施の形態において、電子アセンブリは、３００μｍ以下の厚さ、第一面および第二面を有するガラス系基板と、ガラス系基板の第一面上に配置された少なくとも１つのゲート電極と、高分子層が少なくとも１つのゲート電極の少なくとも一部と接触するようにガラス系基板の第一面上に配置された高分子層とを備える。この電子アセンブリは、高分子層の高分子面上に配置された少なくとも１つのソース電極、その高分子面上に配置された少なくとも１つのドレイン電極、および高分子面上に配置された半導体材料をさらに備える。この半導体材料は、少なくとも１つのソース電極および少なくとも１つのドレイン電極の少なくとも一部と接触する。この高分子層は、少なくとも１つのゲート電極と半導体材料との間の誘電材料として働くように構成されている。この少なくとも１つのゲート電極、高分子層の一部、少なくとも１つのソース電極、少なくとも１つのドレイン電極、および半導体材料が、少なくとも１つの電子デバイスを画成する。
【０００７】
別の実施の形態において、電子デバイスを備えた電子アセンブリを製造する方法は、３００μｍ以下の厚さを有するガラス系基板の第一面上に少なくとも１つのゲート電極を堆積させる工程、ガラス系基板の第一面上に、高分子面を有する高分子層を、この高分子層が少なくとも１つのゲート電極の少なくとも一部と接触するように堆積させる工程、およびこの高分子面上に少なくとも１つのソース電極および少なくとも１つのドレイン電極を堆積させる工程を有してなる。この方法は、この高分子面上に半導体材料を、この半導体材料が少なくとも１つのソース電極および少なくとも１つのドレイン電極の少なくとも一部と接触するように堆積させる工程をさらに含む。この高分子層は、少なくとも１つのゲート電極と半導体材料との間の誘電材料として働くように構成されている。この少なくとも１つのゲート電極、高分子層の一部、少なくとも１つのソース電極、少なくとも１つのドレイン電極、および半導体材料が、少なくとも１つの電子デバイスを画成する。
【０００８】
上述したことは、異なる図面に亘り同様の参照文字が同じ部分を指す添付図面に示されているように、例示の実施の形態の以下のより具体的な記載から明白であろう。図面は、必ずしも一定の縮尺で描かれておらず、代表的な実施の形態を記載する際に、強調されている。
【図面の簡単な説明】
【０００９】
【図１Ａ】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板および高分子層を含む例示の積層基板の概略図
【図１Ｂ】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板および高分子層を含む別の例示の積層基板の概略図
【図１Ｃ】ここに記載され、示された１つ以上の実施の形態による、第１のガラス系基板と第２のガラス系基板との間に配置された高分子層を含む別の例示の積層基板の概略図
【図１Ｄ】ここに記載され、示された１つ以上の実施の形態による、第１の高分子層と第２の高分子層との間に配置されたガラス系基板を含む別の例示の積層基板の概略図
【図２】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板の表面に施されている高分子層の概略図
【図３】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板に１つ以上の高分子層を施すための例示のロール・ツー・ロール過程の概略図
【図４】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板に１つ以上の高分子層を施すための例示のスロット・ダイ過程の概略図
【図５】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板に１つ以上の高分子層を施すための例示の積層過程の概略図
【図６Ａ】ここに記載され、示された１つ以上の実施の形態による、図１Ａ〜１Ｄに示された積層基板上に配置された薄膜トランジスタ素子構成の概略図
【図６Ｂ】ここに記載され、示された１つ以上の実施の形態による、図１Ａ〜１Ｄに示された積層基板上に配置された別の薄膜トランジスタ素子構成の概略図
【図６Ｃ】ここに記載され、示された１つ以上の実施の形態による、図１Ａ〜１Ｄに示された積層基板上に配置されたさらに別の薄膜トランジスタ素子構成の概略図
【図６Ｄ】ここに記載され、示された１つ以上の実施の形態による、図１Ａ〜１Ｄに示された積層基板上に配置されたまた別の薄膜トランジスタ素子構成の概略図
【図６Ｅ】ここに記載され、示された１つ以上の実施の形態による、積層基板の高分子層が薄膜トランジスタの誘電体層として働く薄膜トランジスタの概略図
【図７Ａ】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板の表面上にゲート電極のアレイを堆積させる過程を示す概略図
【図７Ｂ】ここに記載され、示された１つ以上の実施の形態による、ガラス系基板の表面上に高分子層を堆積させる過程を示す概略図
【図８Ａ】積層基板の第一面上に配置された第１の電子デバイスおよびその積層基板の第二面上に配置された第２の電子デバイスを備えた電子アセンブリの概略図
【図８Ｂ】積層基板の第一面上に配置された第１の電子デバイスおよびその積層基板の第二面上に配置された第２の電子デバイスを備えた電子アセンブリの概略図
【発明を実施するための形態】
【００１０】
ここに開示された実施の形態は、フレキシブル積層基板を備えた電子アセンブリに関する。ここに記載された電子アセンブリは、制限なく、有機薄膜トランジスタ（ＴＦＴ）を組み込んだフレキシブルディスプレイなどのフレキシブルディスプレイに利用することができる。高分子フイルムは、可撓性であり、それゆえ、ＴＦＴなどの電子デバイス用の基板に使用されることがあるが、高分子フイルムは、寸法安定性が不足している。高分子フイルムには、平坦性、表面粗さ、およびバリア性などの追加の欠点もある。
【００１１】
本開示の実施の形態は、薄い形状因子のガラス系基板を利用することによって、高分子フイルムのこれらの欠点に対処する。商標名Ｃｏｒｎｉｎｇ（登録商標）Ｗｉｌｌｏｗ（登録商標）ガラスでＣｏｒｎｉｎｇ  Ｉｎｃｏｒｐｏｒａｔｅｄにより販売されているガラスなどのガラスが、可塑性基板に存在する問題を解決するであろう。フレキシブルガラスは、シート形式およびロール形式の両方において、薄い形状因子で入手できる。ガラス、ガラスセラミック、およびセラミック（ここでは、集合的に「ガラス系基板」と称される）は、優れた透明性、酸素／水蒸気バリア性、耐久性、および寸法安定性を有する。ガラス系基板は、通常の取扱いおよび中程度の温度では、塑性変形しない。これらの条件下では、ガラス系基板の寸法変化は、弾性範囲内である。さらに、ガラス系基板は、溶媒または水分吸収による寸法的な膨潤を経ない。ガラス系基板は、フュージョン成形過程のために、特別に優れた品質の表面も有することがある。そのような薄い形状因子でガラス系基板を使用すると、ガラス系基板は、亀裂伝搬による欠陥誘起破壊を受けやすいであろうから、デバイスの製造中の機械的信頼性に関する問題を生じることがある。
【００１２】
例として、フレキシブルガラス系基板には、厚さ、質量、および可撓性の分野でより厚いガラスを上回る利点がある。約３００μｍ以下のガラス系基板が、より厚い剛性ガラスが機械的に適合していないロール・ツー・ロール製造状況およびフレキシブル／従う電子用途に使用されることがある。より薄いガラスは、視差、およびＵＶ吸収などのより低い光学的効果も有する。高分子フイルム基板と比べて、フレキシブルガラス系基板は、改善された光学透過率、より低いヘイズ、より低い表面粗さ、より高い加熱能力、より高いバリア性、プロセス薬品適合性、および全体的な寸法安定性を提示する。例えば、ここに記載されたような薄いガラス系基板は、４００ｎｍから８００ｎｍの波長範囲に亘り測定して、少なくとも約７０％、少なくとも約８０％、または少なくとも約９０％の光学透過率を有し得る。それに加え、またはそれに代えて、ここに記載されたような薄いガラス系基板は、Ｂｙｋ−Ｇａｒｄｎｅｒ  Ｈａｚｅ−Ｇａｒｄ  ＬＥ０４  Ｈａｚｅ  Ｍｅｔｅｒを使用して測定して、多くとも約１％、多くとも約０．５％、多くとも約０．２％、または多くとも約０．１％のヘイズを有し得る。それに加え、またはそれに代えて、ここに記載されたような薄いガラス系基板は、多くとも約１０ｎｍ、多くとも約５ｎｍ、多くとも約２ｎｍ、多くとも約１ｎｍ、または多くとも約０．５ｎｍの表面粗さを有し得、ここで、この表面粗さは、１００μｍ×１００μｍの面積に亘り測定されたＲａ表面粗さである。それに加え、またはそれに代えて、ここに記載されたような薄いガラス系基板は、少なくとも約２００℃、少なくとも約４００℃、少なくとも約５００℃、または少なくとも約７００℃の加熱能力を有し得る。それに加え、またはそれに代えて、ここに記載されたような薄いガラス系基板は、多くとも約２０μｍ、多くとも約１０μｍ、または多くとも約１μｍの寸法安定性を有し得、ここで、寸法安定性は、ガラス系基板を加工温度に加熱し、次いで、それを室温に戻した際の寸法変化または歪みである。この寸法安定性により、具体的に、互いに位置合わせされた多数のパターン層から高性能デバイスを製造することができる。自立性高分子基板は、薬品／水吸収の状況、薄膜応力または印加応力を相殺できない低剛性、およびＴｇに近い条件による応力緩和のために、加工中に予測不能に歪むことが知られている。１つ以上の極薄ガラス系層を含むフレキシブル基板を使用すると、高解像度で高度に位置合わせされたデバイス構造を製造するのに必要な寸法安定性を達成することができるであろう。
【００１３】
ここに記載された実施の形態は、薄いガラス系基板を積層または被覆構造において高分子層と組み合わせて、両方の材料の好ましい性質を達成する。このガラス系基板の優れた寸法安定性および酸素／水蒸気バリア性をうまく利用しつつ、高分子層は、取扱いのしやすさを与え、ガラス系基板の表面に対する接触損傷を最小にする。したがって、実施の形態では、ＴＦＴアレイなどの電子デバイス用の向上した基板／スーパーストレートとして互いに隣接して配置された薄いガラス系基板と高分子層が利用される。この積層構造は、シート・ツー・シート過程およびロール・ツー・ロール過程に使用することができる。ほとんどの場合、これらの過程は、有機高分子材料の熱特性に対応するために低温で行われる。しかしながら、本開示の実施の形態では、薄いガラス系基板が、制限なく、ポリイミドなどの高温安定性高分子と積層されている場合、より高温の過程におけるこれらの積層基板の使用が除外されない。
【００１４】
ここに記載された積層基板は、表示装置用の有機ＴＦＴバックプレーンに利用することができる。有機ＴＦＴ構造は、有機半導体材料、誘電材料、およびＴＦＴ設計を含む。本開示の実施の形態はさらに、最適化された基板とデバイスの複合構造に関する。いくつかの実施の形態において、ガラス系基板上に配置された１つ以上の高分子層は、フレキシブル積層基板上および／または内に配置された電子デバイス（例えば、ＴＦＴ素子）用の１つ以上の誘電体層として作られることがある。
【００１５】
様々な積層基板、積層基板を備えた電子アセンブリ、およびその電子アセンブリを製造する方法が、下記に詳しく記載されている。
【００１６】
図１Ａ〜１Ｄは、電子アセンブリに使用するための４つの例示のガラス・高分子基板（またはスーパーストレート）を概略示している。図１Ａを参照すると、例示の積層基板１００Ａは、ガラス系基板１１０の上面に配置された高分子層１２０を備える。図１Ｂは、高分子層１２０がガラス系基板１１０の底面に配置された例示の積層基板１００Ｂを示す。図１Ｃは、高分子層１２０が第１のガラス系基板１１０Ａと第２のガラス系基板１１０Ｂとの間に挟まれている例示の積層基板１００Ｃを概略示している。ガラス系基板１１０Ａおよび１１０Ｂは、似ている、または異なっているのいずれであっても差し支えない。図１Ｄは、ガラス系基板１１０が第１の高分子層１２０Ａと第２の高分子層１２０Ｂとの間に挟まれた例示の積層基板１００Ｄを概略示している。高分子層１２０Ａおよび１２０Ｂは、似ている、または異なっているのいずれであっても差し支えない。高分子層１２０およびガラス系基板の各々は、個々の層から作られても、または多数の層または複合体から製造されてもよい。
【００１７】
図１Ｃに示された、２つのガラス系基板１１０Ａ、１１０Ｂが中央の高分子層を取り囲んでいる積層構造には、中央の高分子層１２０を酸素と水から遮蔽する追加の利点がある。これにより、その高分子層の動作温度範囲が広がり、それゆえ、この積層構造が適合する幅広い範囲の加工条件が切り開かれる。
【００１８】
ここに記載されたガラス系基板１１０は、どのガラス、ガラスセラミック、またはセラミック材料から製造されてもよい。上述したように、ＴＦＴ素子を製造するための低温加工（例えば、３００℃以下の最高温度）により、ガラス、ガラスセラミック、およびセラミック材料のどの組成物も使用することができる。ガラス材料の例としては、以下に限られないが、ホウケイ酸ガラス（例えば、商標名Ｃｏｒｎｉｎｇ（登録商標）Ｗｉｌｌｏｗ（登録商標）Ｇｌａｓｓでニューヨーク州コーニング所在のＣｏｒｎｉｎｇ  Ｉｎｃｏｒｐｏｒａｔｅｄにより製造されているガラス）、アルカリ土類アルミノホウケイ酸塩ガラス（例えば、商標名ＥＡＧＬＥ  ＸＧ（登録商標）でＣｏｒｎｉｎｇ  Ｉｎｃｏｒｐｏｒａｔｅｄにより製造されているガラス）、アルカリ土類アルミノホウケイ酸塩ガラス（例えば、商標名Ｃｏｎｔｅｇｏ  ＧｌａｓｓでＣｏｒｎｉｎｇ  Ｉｎｃｏｒｐｏｒａｔｅｄにより製造されているガラス）、およびイオン交換済みアルカリアルミノケイ酸塩ガラス（例えば、商標名Ｇｏｒｉｌｌａ（登録商標）ＧｌａｓｓでＣｏｒｎｉｎｇ  Ｉｎｃｏｒｐｏｒａｔｅｄにより製造されているガラス）が挙げられる。他のフレキシブルガラス、ガラスセラミック、セラミック、多層体、または複合体組成物も利用してよいことを理解すべきである。
【００１９】
しかしながら、ＴＦＴ素子の高温加工（例えば、３００℃を超える温度）により、ガラス系基板１１０内に存在するアルカリイオンがＴＦＴ素子中に移動し、それにより、ＴＦＴ素子の性能および信頼性が影響を受けることがある。それゆえ、ＴＦＴのアルカリ汚染が懸念となる高温加工用途において、ガラス系基板１１０に無アルカリガラスを利用することができる。ガラス系基板１１０中にアルカリイオンが存在することは、そのイオンがガラス中に残るので、低温加工にとっては問題にはならない。
【００２０】
実施の形態において、ガラス系基板１１０は、可撓性であるような厚さを有する。例示の厚さとしては、以下に限られないが、約３００μｍ未満、約２５０μｍ未満、約２００μｍ未満、約１５０μｍ未満、約１００μｍ未満、約５０μｍ未満、および約２５μｍ未満が上げられる。例えば、ガラス系基板１１０は、約１０μｍから約３００μｍの厚さを有する。ここに記載された例示のガラス系基板１１０は、３００ｍｍ未満の半径、または２００ｍｍ未満の半径、または１００ｍｍ未満の半径、または７５ｍｍ未満の半径、または５０ｍｍ未満の半径、または２５ｍｍ未満の半径で曲がる能力を有する。
【００２１】
高分子層１２０は、ガラス系基板１１０の表面に固定されることができるどの適切に可撓性の高分子材料であってもよい。一例において、高分子層１２０は、ガラス系基板１１０の全表面を覆う。別の例では、ガラス系基板１１０の表面の１つ以上の領域が、高分子層１２０によって覆われていない。高分子材料の例としては、以下に限られないが、極性エラストマー、ポリイミド、ポリカーボネート、ポリビニルブチラール、ポリ（メタ）アクリレートが挙げられる。極性エラストマーの非限定例の１つに、下記により詳しく記載されているような、フッ化ビニリデン・ヘキサフルオロプロピレン共重合体がある。高分子層１２０は、制限なく、端点を含む、０．５μｍから５０μｍ、または０．５μｍから４０μｍ、または０．５μｍから３０μｍ、または０．５μｍから２０μｍ、または０．５μｍから１０μｍ、または０．５μｍから５μｍ、または０．５μｍから２．５μｍの範囲内など、どの適切な厚さのものであってもよい。高分子層１２０は、２０ＧＰａ以下、１５ＧＰａ以下、１０ＧＰａ以下、または５ＧＰａ以下のヤング率を有することがある。
【００２２】
高分子層１２０は、特に、積層基板１００Ａ上のＴＦＴ素子の製造などの、その後の加工工程における材料の取扱い中に、ガラス系基板１１０を保護するその靭性のために、積層基板１００Ａに含まれることがある。高分子層１２０は、ガラス系基板１１０の表面に対する接触損傷を最小ことができる。高分子層１２０は、ガラス系基板１１０の表面内に形成される代わりに、物理的接触により生じる機械的欠陥を蓄積するために使用することができる。その上、高分子層１２０は、ガラス系基板１１０に機械的破壊が生じた場合、積層基板１００Ａ全体の完全性を維持するように働くであろう。それゆえ、ガラス系基板１１０上に配置された高分子層１２０は、積層基板１００Ａの機械的耐久性を増加させる。
【００２３】
高分子層１２０は、どの適切な過程によって、ガラス系基板１１０の表面に施してもよい。図２に示されるように、シートとして作られた高分子層１２０は、ガラス系基板１１０の表面１１１上に配置し、接着剤の使用などの積層過程によって固定されることがある。この接着剤は、接着膜または液体接着剤であってもよい。いずれの場合にも、最初の積層後に、制限なく、熱処理またはＵＶ硬化工程など、硬化または処理工程が行われるであろう。いくつかの高分子層の材料について、高分子層１２０は、中間材料を必要とせずに、ガラス系基板１１０に直接接着するであろうから、追加の接着層は必要ないことがある。図２は、高分子層１２０の自立型シートをガラス系基板１１０に接着する過程を示していることに留意すべきである。下記により詳しく記載されるように、ガラス系基板１１０の表面に溶液系高分子層１２０を施し、その後、必要とされる硬化または処理工程が行われる、代わりの過程も可能である。
【００２４】
ガラス系基板１１０はフレキシブル材料であるときに、高分子層１２０は、ロール・ツー・ロール過程によってガラス系基板１１０に施されることがある。ここで図３を参照すると、高分子材料１２２をガラスウェブ１１２上に堆積させるためのロール・ツー・ロール過程１５０が概略示されている。高分子材料１２２およびガラスウェブ１１２は、積層基板１００Ａ〜１００Ｄを形成するために適切なサイズに切断されたときに、それぞれ、高分子層１２０およびガラス系基板１１０を形成することに留意のこと。図示された実施の形態において、ガラスウェブ１１２は、初期スプール１０１の形態にある。フレキシブルガラスウェブ１１２は、例えば、芯の周りに巻き付けられるであろう。次に、ガラスウェブ１１２は、誘電体層堆積システム１３０に向けて解かれ、その中を通る。誘電体層堆積システム１３０は、高分子材料１２２をガラスウェブ１１２の片面または両面に堆積させる。ガラスウェブ１１２は、高分子材料１２２を受け取った後、いくつかの実施の形態において、第２のスプール１０３に巻き付けるか、または個別部品に切断することができる。第２のスプール１０３の被覆されたガラスウェブ１１２は、次に、制限なく、形成（例えば、レーザ・ドリル加工による）、電気メッキ（例えば、導電性配線および平面を形成するため）、追加の被覆、方形切断、および電装品装着などの１つ以上の後続過程に送ることができる。同様に、ガラスウェブ１１２（またはシート過程におけるガラスシート）に、高分子材料１２２を堆積させる前に、１つ以上の上流過程を施してもよい。同様に、これらの上流過程としては、制限なく、形成（例えば、レーザ・ドリル加工による）、電気メッキ（例えば、導電性配線および平面を形成するため）、追加の被覆、方形切断、および電装品装着が挙げられる。また、高分子材料１２２がガラスウェブ１１２またはガラスシートの両面に堆積される場合、対称である必要はない。ガラスウェブ１１２またはガラスシートの片面上の高分子材料１２２の組成、パターン形成、厚さ、および他の性質は、そのガラスウェブまたは基板の反対の面上の誘電材料の性質と異なって差し支えない。
【００２５】
誘電体層堆積システム１３０は、ガラスウェブ１１２上に高分子材料１２２を堆積させることのできるどのアセンブリまたはシステムであってもよい。ガラスウェブ１１２は、上述したように、どのガラス、ガラスセラミック、またはセラミック材料であってもよい。制限ではなく、一例として、図４は、ロール・ツー・ロール過程などの、フレキシブルガラスウェブ１１２上に高分子材料１２２を堆積させるために利用される例示のスロットダイ被覆システム１３０Ａを概略示している。高分子材料１２２は、ガラスウェブ１１２の両面に被覆されてもよい（例えば、図１Ｄに示されるように）ことを理解すべきである。スロットダイ被覆システム１３０Ａは、ガラスウェブ１１２の表面上に高分子材料１２２を連続的に堆積させるスロットダイを備える。ガラスウェブ１１２の両面が高分子材料１２２で被覆されている実施の形態において、第２の表面を被覆するために、別のスロットダイを設けてもよいことを理解すべきである。さらに、硬化アセンブリ（例えば、熱硬化、ＵＶ硬化など）など、図４に示されていない追加の加工アセンブリまたはシステムも設けられることがある。スロットダイ被覆以外の被覆システムを利用してよいことを理解すべきである。そのような追加の被覆システムとしては、制限なく、印刷方法などの溶液を用いる過程、または他の被覆方法が挙げられるであろう。その被覆システムは、スパッタリング、プラズマ支援化学的気相成長法（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、および他の過程など、無機薄膜堆積技術も含み得る。これらの方法を使用して、ガラスウェブ１１２上に高分子材料１２２の連続層を堆積させることができる。
【００２６】
ここで図５を参照すると、フレキシブルガラスウェブ１１２に高分子材料１２２を施すための例示の積層システム１３０Ｂが概略示されている。積層システム１３０Ｂは、少なくとも２つのローラ１３４Ａ、１３４Ｂを備える。高分子材料１２２およびフレキシブルガラスウェブ１１２は、ローラ１３４Ａ、１３４Ｂの間に供給されて、高分子材料１２２がフレキシブルガラスウェブ１１２に積層される。いくつかの実施の形態において、積層されたフレキシブルガラスウェブ１１２は、次に、スプールに巻き付けられることがある。どの公知のまたはまだ開発されていない積層過程を利用してもよい。
【００２７】
上述したように、高分子層１２０は、ロール・ツー・ロール過程においてではなく、ガラス系基板１１０の個々のシートに施されてもよい。
【００２８】
高分子材料１２２がガラス基板またはウェブ１１２に施された後、被覆されたガラス基板／ウェブ１１２は、次いで、１つ以上の所望の形状を有する複数の積層基板に切断することができる。
【００２９】
ここに記載された積層基板（例えば、積層基板１００Ａ〜１００Ｄ）は、電子アセンブリ用の基板として利用されることがある。１つの非限定的な実施の形態において、電子アセンブリは、例えば、スマートフォンなどの電子機器に使用される有機ＴＦＴバックプレーンである。実施の形態は、制限なく、有機発光ダイオードディスプレイ、有機電界効果トランジスタ、ＯＬＥＤ照明、アンテナ、タッチセンサ、回路基板アセンブリ、太陽光発電、光学素子、光電子デバイス、およびセンサなどの他の電子アセンブリに組み込むことができることを理解すべきである。実施の形態は、有機ＴＦＴ電子アセンブリに関してここに記載されているが、実施の形態はそれに限定されないことを理解すべきである。
【００３０】
ここに記載された電子アセンブリは、積層基板の暴露面上および／または内に配置された１つ以上の電子デバイス（例えば、下記に記載されるようなＴＦＴ電子デバイス）を含むことがある。制限ではなく、一例として、ＴＦＴ電子デバイスなどの電子デバイスのアレイが積層基板の１つ以上の表面上および／または内に配置されて、電子ディスプレイ用のＴＦＴバックプレーンを提供することができる。
【００３１】
図１Ａ〜１Ｄを参照すると、高分子層１２０、１２０Ａおよびガラス系基板１１０、１１０Ａの上面に１つ以上の電子デバイスを配置することができる。それゆえ、図１Ａ〜１Ｄに示された二層および三層積層基板１００Ａ〜１００Ｄの両方を使用することができ、ここで、電子デバイスは、ガラス系基板（例えば、図１Ｂに示されたガラス系基板１１０または図１Ｃに示されたガラス系基板１１０Ａ）、または高分子層（例えば、図１Ａに示された高分子層１２０または図１Ｄに示された高分子層１２０Ａ）のいずれかの表面上に配置されている。しかしながら、図８Ａおよび８Ｂに関して下記に記載されるように、電子デバイスは、積層基板の両方の暴露面に配置されてもよい。
【００３２】
ガラス系基板１１０、１１０Ａの表面上に直接形成された電子デバイスは、ガラス系材料の優れた表面品質を利用し、その寸法安定性を最大限に活用することに留意のこと。しかしながら、高品質表面が外部環境との相互作用のために外側に提示されることが都合よい、潜在的な用途があるであろう。そのような場合、高分子層１２０、１２０Ａの表面上に電子デバイス（例えば、ＴＦＴアレイ）を形成することが実行可能であろう。高分子層が、外部との相互作用のための材料特性に関して、それ自体の他の有用な機能性を与えるかもしれない状況もある。そのような場合、図１Ｂおよび１Ｄに示された積層基板１００Ｂおよび１００Ｄが有用であろう。高品質表面がデバイス構造および外部との相互作用の両方に望ましい場合、図１Ｃに示された積層基板１００Ｃがおそらく最も適切であろうことに留意のこと。
【００３３】
図１Ａ〜１Ｄに示された積層基板１００Ａ〜１００Ｄ上に構築できる電子デバイスの様々な可能性のあるＴＦＴ構成が数多くある。図６Ａ〜６Ｄに示された非限定例において、ガラス系基板１１０、１１０Ａまたは高分子層１２０、１２０Ａのいずれかの表面上に電子デバイスが構築されている。積層基板１００の個々の層は、図解を簡単にするために、図６Ａ〜６Ｄに示されていないことを理解すべきである。
【００３４】
図６Ａは、積層基板１００の表面１１１、１２１上に配置された電子デバイス１５０Ａを有する電子アセンブリ１４０Ａを概略示している。例示の電子デバイス１５０Ａは、例えば、有機ＴＦＴ素子などの底部ゲート／底部接触ＴＦＴ素子として作られている。図示された実施の形態において、ゲート電極１５５は、ガラス系基板１１０または高分子層１２０の表面１１１、１２１上に配置されている。ここに開示された実施の形態の全てについて、ゲート電極１５５は、どの適切な導電性材料から製造されてもよい。ディスプレイ用途において、制限なく、インジウムスズ酸化物（ＩＴＯ）などの透明導電性材料がゲート電極に利用されることがある。ゲート電極１５５（並びに下記に記載されるソース電極１５２およびドレイン電極１５３）の他の材料としては、以下に限られないが、フッ素化酸化スズ、カーボンナノチューブ網目構造、銀ナノワイヤ網目構造、金、銀、銅、アルミニウム、モリブデン、およびその合金などの金属が挙げられる。
【００３５】
電子デバイス１５０Ａはさらに、ガラス系基板１１０または高分子層１２０の表面１１１、１２１上に堆積されたかまたは他の様式で配置された誘電体層１５４を、それがゲート電極１５５の少なくとも一部と接触するように備える。この誘電体層１５４は、そのゲート電極がソース電極１５２、ドレイン電極１５３、および半導体材料１５１から絶縁されるように選択される。この誘電体層の例示の材料としては、以下に限られないが、フルオロエラストマー、ポリスチレン、ポリビニルフェノール、ポリメチルメタクリレートおよびポリイミドなどの非導電性高分子が挙げられる。
【００３６】
導電性ソース電極１５２および導電性ドレイン電極１５３は、誘電体層１５４の表面上に堆積されるかまたは他の様式で配置されている。ソース電極１５２およびドレイン電極１５３は、ゲート電極１５５と同じ導電性材料（例えば、ＩＴＯ）から製造されてもよく、電子デバイス１５０Ａの様々な電極は、同じまたは異なる材料から製造することができる。電子デバイス１５０Ａは、半導体材料１５１がソース電極１５２およびドレイン電極１５３の少なくとも一部と接触するように、誘電体層１５４の表面上に堆積されたかまたは他の様式で配置された半導体材料１５１をさらに備える。例示の半導体材料としては、以下に限られないが、小分子有機半導体、縮合チオフェンおよび／またはジケトピロロピロールを含有する共役高分子を含む高分子有機半導体、および金属酸化物半導体が挙げられる。ここに記載された電子デバイスのどの様々な構成部材も、どの公知のまたはまだ開発されていないＴＦＴ製造技術を使用して製造してもよい。
【００３７】
図６Ｂは、積層基板１００の表面１１１、１２１上に配置された電子デバイス１５０Ｂを有する電子アセンブリ１４０Ｂを概略示している。例示の電子デバイス１５０Ｂは、例えば、有機ＴＦＴ素子などの、上部ゲート／底部接触ＴＦＴ素子として作られている。図示された実施の形態において、ソース電極１５２、ドレイン電極１５３、および半導体材料１５１は、半導体材料１５１がソース電極１５２およびドレイン電極１５３の少なくとも一部と接触するように、積層基板１００の表面１１１、１２１上に堆積されたかまたは他の様式で配置されている。図示された実施の形態において、誘電体層１５４が半導体材料１５１の表面上に配置され、導電性ゲート電極１５５が誘電体層１５４の表面上に配置されている。例示の電子デバイス１５０Ｂの構成部材は、図６Ａに示された例示の電子デバイス１５０Ａに関して先に与えられた材料のいずれから製造されてもよい。
【００３８】
図６Ｃは、積層基板１００の表面１１１、１２１上に配置された電子デバイス１５０Ｃを有する電子アセンブリ１４０Ｃを概略示している。例示の電子デバイス１５０Ｃは、例えば、有機ＴＦＴ素子などの、底部ゲート／上部接触ＴＦＴ素子として作られている。図示された実施の形態において、ゲート電極１５５および誘電体層１５４は、誘電体層１５４がゲート電極１５５の少なくとも一部と接触するように、積層基板１００の表面１１１、１２１上に堆積されたかまたは他の様式で配置されている。半導体材料１５１は誘電体層１５４の表面上に堆積されたかまたは他の様式で配置されている。ソース電極１５２およびドレイン電極１５３は、半導体材料１５１の表面上に堆積されたかまたは他の様式で配置されている。例示の電子デバイス１５０Ｃの構成部材は、図６Ａに示された例示の電子デバイス１５０Ａに関して先に与えられた材料のいずれから製造されてもよい。
【００３９】
図６Ｄは、積層基板１００の表面１１１、１２１上に配置された電子デバイス１５０Ｄを有する電子アセンブリ１４０Ｄを概略示している。例示の電子デバイス１５０Ｄは、例えば、有機ＴＦＴ素子などの、上部ゲート／上部接触ＴＦＴ素子として作られている。図示された実施の形態において、半導体材料１５１は、積層基板１００の表面１１１、１２１上に堆積されたかまたは他の様式で配置されている。ソース電極１５２、ドレイン電極１５３、および誘電体層１５４は、誘電体層１５４がソース電極１５２およびドレイン電極１５３の少なくとも一部と接触するように、半導体材料１５１の表面上に堆積されたかまたは他の様式で配置されている。ゲート電極１５５は、誘電体層１５４の表面上に堆積されたかまたは他の様式で配置されている。例示の電子デバイス１５０Ｄの構成部材は、図６Ａに示された例示の電子デバイス１５０Ａに関して先に与えられた材料のいずれから製造されてもよい。
【００４０】
電子デバイス（例えば、図６Ａ〜６Ｄに示された電子デバイス１５０Ａ〜１５０Ｄ）のアレイが、積層基板１００の表面１１１、１２１上に設けられることがある。積層基板１００のガラス系基板または高分子層の可撓性により、例えば、有機ＴＦＴ素子などのフレキシブル電子ディスプレイが可能になるであろう。実施の形態において、結果として得られた電子アセンブリ１４０は、３００ｍｍ以下の曲げ半径を達成できるように可撓性である。
【００４１】
それぞれ、図６Ａおよび６Ｄに示された例示のＴＦＴ電子デバイス１５０Ａおよび１５０Ｄの各々は、底部ゲートを有し、誘電体層（例えば、図６Ａおよび６Ｄに示された誘電体層１５４）としても機能する積層基板１００の高分子層１２０を利用する先進構造の可能性をもたらす。高分子層１２０、１２０Ａ、１２０Ｂの高分子材料は、動作電圧または性能を損なわずに、従来のＴＦＴ素子の誘電体層（例えば、数十ナノメートル規模）よりも厚い誘電体層（例えば、マイクロメートル規模）として機能できるように選択されることがある。それゆえ、高分子層１２０は、上述したような構造用部品（すなわち、ガラス系基板１１０への損傷を防ぐための）並びに電子部品（すなわち、誘電体層としての機能を果たすための）として利用されることがある。構造用部品および誘電材料としての電子部品の両方としての機能を果たせる例示の高分子材料としては、以下に限られないが、フッ化ビニリデン・ヘキサフルオロプロピレン共重合体（「ｅ−ＰＶＤＦ−ＨＦＰ」）、ポリイミド、エポキシ・ポリマーおよび（メタ）アクリレートポリマーが挙げられる。高分子層１２０の材料の非限定例に、５μｍ未満、例えば、制限なく、１μｍから５μｍの厚さを有するｅ−ＰＶＤＦ−ＨＦＰ層がある。
【００４２】
ここで図６Ｅを参照すると、誘電体層として高分子層１２０を利用する電子デバイス１５０Ｅを備えた電子アセンブリ１４０Ｅが概略示されている。例示の電子デバイス１５０Ｅは、図６Ａに関して先に記載されたような底部ゲート／底部接触ＴＦＴ素子として作られている。しかしながら、図６Ａに示された例とは異なり、電子デバイス１５０Ｅは、誘電体層として高分子層１２０を利用している。ガラスは、ロールの薄い形状因子で入手でき、高分子層１２０が存在せずに取り扱えるので、電極の堆積は、ガラス系基板１１０の表面上に直接行うことができる。巻かれたガラス系基板１１０の非限定例の１つに、商標名「Ｃｏｒｎｉｎｇ」「Ｗｉｌｌｏｗ」Ｇｌａｓｓでニューヨーク州コーニング所在のＣｏｒｎｉｎｇ  Ｉｎｃｏｒｐｏｒａｔｅｄにより製造されているガラスがある。
【００４３】
図７Ａに示されているように、ゲート電極１５５のアレイが、ロール・ツー・ロール加工におけるガラス系基板１１０、またはガラス系基板１１０の個々のシートの表面１１１上に堆積されることがある。次に、図７Ｂに示されるように、高分子層１２０が、ロール・ツー・ロール加工におけるガラス系基板１１０、またはガラス系基板１１０の個々のシートの表面１１１上に堆積されるか、または他の様式で配置されることがある。高分子層１２０は、高分子層１２０が電子部品および構造用部品の両方として働くように、ゲート電極１５５およびガラス系基板１１０と接触する。例えば、高分子層１２０は、ガラス系基板１１０の表面を保護して靭性を増加させつつ、電子デバイスの誘電体層としても働くことができる。その高分子層は、積層基板１００の全体に亘り実質的に等しい厚さを有する必要はないことに留意のこと。例えば、高分子層１２０の厚さは、積層基板１００上で実質的に変動してもよい（＞０．０１μｍ、＞０．０５μｍ、＞０．１μｍ、＞０．５μｍ、＞１μｍ、＞５μｍ）。厚さの意図的な変動は、除算方法（例えば、エッチング）または加算方法（印刷）により行うことができる。高分子層１２０が、機械的性能をより要求する領域において厚く、電気的性能に要求されるような領域において薄いように、厚さがこのように局所的に最適化された変動を生じることが望ましいであろう。例えば、高分子層１２０は、図７Ｂに示されるように、ゲート電極１５５上に配置される領域はより薄く、ガラス系基板１１０上に配置される領域（例えば、隣接するゲート電極の間）はより厚い。
【００４４】
再び図６Ｅを参照すると、ソース電極１５２、ドレイン電極１５３、および半導体材料１５１が、高分子層１２０の表面１２１上に堆積されたかまたは他の様式で配置されている。したがって、ゲート電極１５５、高分子層１２０、ソース電極１５２、ドレイン電極１５３、および半導体材料１５１は、ＴＦＴ素子などの電子デバイス１５０Ｅを画成する。電子デバイス１５０Ｅのアレイは、積層基板１００上に設けられてもよいことを理解すべきである。
【００４５】
いくつかの実施の形態において、ガラス系基板１１０および高分子層１２０は、互いから分離または剥離することができる。例えば、高分子層１２０は、ここに記載されたような、ゲート電極１５５、高分子層１２０、ソース電極１５２、ドレイン電極１５３、および／または半導体材料１５１の堆積後、ガラス系基板１１０から分離することができる。そのような実施の形態のいくつかにおいて、ガラス系基板１１０は、電子デバイスを形成するための担体の機能を果たすことができ、その電子デバイスは、加工後に担体から取り外すことができる。それに加え、またはそれに代えて、高分子層１２０は、ここに記載されたような様々な加工工程中にガラス系基板１１０を保護することができる。
【００４６】
積層基板の両面に電子デバイスが配置された電子アセンブリも可能である。そのような実施の形態において、積層基板は、イントラステート(intra-state)として機能することがある。この基板の両方にあるこれらの電子デバイスは、互いに位置合わせされていても（例えば、±１０μｍ以内、±５μｍ以内、または±１μｍ以内）、揃えられていなくても差し支えない。その電子デバイスは、光電子デバイスおよび光学素子の種類も含み得る。電子デバイスは、互いに電気的に、光学的に、または他の方法によって、相互作用することもできる。この相互作用は、基板内の孔、または基板の透明性を利用することができるであろう。ここで図８Ａを参照すると、例示の電子アセンブリ１４０’が概略示されている。例示の電子アセンブリ１４０’は、積層基板１００Ｃ、第１の電子デバイス１５０Ａ’、および第２の電子デバイス１５０Ａ”を備えている。積層基板１００Ｃは、第１のガラス系基板１１０Ａと第２のガラス系基板１１０Ｂとの間に配置された高分子層１２０から構成されている。第１の電子デバイス１５０Ａ’はＴＦＴ素子であることがあり、この電子デバイスは、第１のガラス系基板１１０Ａの第一面１１１Ａ上に配置されている。第２の電子デバイス１５０Ａ”もＴＦＴ素子であることがあるが、この電子デバイスは、第２のガラス系基板１１０Ｂの第二面１１１Ｂ上に配置されている。第１の電子デバイス１５０Ａ’および第２の電子デバイス１５０Ａ”の各々は、それぞれ、第１のガラス系基板１１０Ａの第一面１１１Ａおよび第２のガラス系基板１１０Ｂの第二面１１１Ｂ上に堆積されたかまたは他の様式で配置されたゲート電極１５５および誘電体層１５４を備える。第１の電子デバイス１５０Ａ’および第２の電子デバイス１５０Ａ”の各々は、それぞれの誘電体層１５４上に堆積されたかまたは他の様式で配置された、ソース電極１５２、ドレイン電極１５３、および半導体材料１５１を備える。第１の電子デバイス１５０Ａ’および第２の電子デバイス１５０Ａ”のアレイが、それぞれ、第１のガラス系基板１１０Ａの第一面１１１Ａおよび第２のガラス系基板１１０Ｂの第二面１１１Ｂ上に配置されてもよいことを理解すべきである。
【００４７】
図８Ｂは、積層基板１００Ｄの両面に配置された電子デバイスを有する別の例示の電子アセンブリ１４０”を示している。積層基板１００Ｄは、第１の高分子層１２０Ａと第２の高分子層１２０Ｂとの間に配置されたガラス系基板１１０から構成されている。図８Ｂに示された例示の電子アセンブリ１４０”において、第１の高分子層１２０Ａおよび第２の高分子層１２０Ｂは、図６Ｅに関して先に記載したのと同様の様式で、それぞれ、第１の電子デバイス１５０Ｅ’および第２の電子デバイス１５０Ｅ”のための誘電体層の機能を果たす。ゲート電極１５５および第１の高分子層１２０Ａが、ガラス系基板１１０の第一面１１１Ａ上に堆積されたかまたは他の様式で配置されている。ソース電極１５２、ドレイン電極１５３、および半導体材料１５１が、第１の高分子層１２０Ａの表面１２１Ａ上に堆積されたかまたは他の様式で配置されている。同様に、ゲート電極１５５および第２の高分子層１２０Ｂが、ガラス系基板１１０の第二面１１１Ｂ上に堆積されたかまたは他の様式で配置されている。ソース電極１５２、ドレイン電極１５３、および半導体材料１５１が、第２の高分子層１２０Ｂの表面１２１Ｂ上に堆積されたかまたは他の様式で配置されている。第１の電子デバイス１５０Ｅ’および第２の電子デバイス１５０Ｅ”のアレイが、それぞれ、ガラス系基板１１０の第一面１１１Ａおよびガラス系基板１１０の第二面１１１Ｂ上に配置されてもよいことを理解すべきである。
【００４８】
例示の実施の形態をここに記載してきたが、付随の特許請求の範囲により包含される範囲から逸脱せずに、形態と詳細のそこに様々な変更を行えることが当業者により理解されるであろう。
【００４９】
以下、本発明の好ましい実施形態を項分け記載する。
【００５０】
実施形態１
電子アセンブリにおいて、
３００μｍ以下の厚さ、第一面および第二面を有するガラス系基板と、
前記ガラス系基板の第一面上に配置された少なくとも１つのゲート電極と、
高分子面を有する高分子層であって、該高分子層が前記少なくとも１つのゲート電極の少なくとも一部と接触するように前記ガラス系基板の第一面上に配置された高分子層と、
前記高分子面上に配置された半導体材料と、
少なくとも１つのソース電極と、
少なくとも１つのドレイン電極と、
を備え、
前記高分子層は、前記少なくとも１つのゲート電極と前記半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つのゲート電極、前記高分子層の一部、前記少なくとも１つのソース電極、前記少なくとも１つのドレイン電極、および前記半導体材料が、少なくとも１つの電子デバイスを画成する、電子アセンブリ。
【００５１】
実施形態２
前記高分子層が、極性エラストマー、ポリイミド、ポリカーボネート、ポリビニルブチラール、ポリ（メタ）アクリレート、およびその組合せからなる群より選択される、実施形態１に記載の電子アセンブリ。
【００５２】
実施形態３
前記高分子層が、約０．５μｍから約５０μｍの範囲内の厚さを有する、実施形態２に記載の電子アセンブリ。
【００５３】
実施形態４
前記高分子層が、１０ＧＰａ以下のヤング率を有する、実施形態２に記載の電子アセンブリ。
【００５４】
実施形態５
前記高分子層が、フッ化ビニリデン・ヘキサフルオロプロピレン共重合体である、実施形態１に記載の電子アセンブリ。
【００５５】
実施形態６
前記高分子層が、５μｍ以下の厚さを有する、実施形態５に記載の電子アセンブリ。
【００５６】
実施形態７
前記ガラス系基板がアルカリガラスから作られている、実施形態１から６いずれか１つに記載の電子アセンブリ。
【００５７】
実施形態８
前記ガラス系基板がイオン交換されている、実施形態１から７いずれか１つに記載の電子アセンブリ。
【００５８】
実施形態９
前記ガラス系基板が、無アルカリガラスから作られている、実施形態１から６いずれか１つに記載の電子アセンブリ。
【００５９】
実施形態１０
前記電子アセンブリが、３００μｍ以下の曲げ半径を有する、実施形態１から９いずれか１つに記載の電子アセンブリ。
【００６０】
実施形態１１
前記少なくとも１つの電子デバイスが有機薄膜トランジスタである、実施形態１から１０いずれか１つに記載の電子アセンブリ。
【００６１】
実施形態１２
前記ガラス系基板の第二面上に配置された少なくとも１つの追加のゲート電極と、
追加の高分子面を有する追加の高分子層であって、該追加の高分子層が前記少なくとも１つの追加のゲート電極の少なくとも一部と接触するように、前記ガラス系基板の第二面上に配置された追加の高分子層と、
前記追加の高分子面上に配置された追加の半導体材料と、
少なくとも１つの追加のソース電極と、
少なくとも１つの追加のドレイン電極と、
をさらに備え、
前記追加の高分子層は、前記少なくとも１つの追加のゲート電極と前記追加の半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つの追加のゲート電極、前記追加の高分子層の一部、前記少なくとも１つの追加のソース電極、前記少なくとも１つの追加のドレイン電極、および前記追加の半導体材料が、少なくとも１つの追加の電子デバイスを画成する、実施形態１から１１いずれか１つに記載の電子アセンブリ。
【００６２】
実施形態１３
前記少なくとも１つのソース電極が前記高分子面上に配置され、
前記少なくとも１つのドレイン電極が前記高分子面上に配置され、
前記半導体材料が、該少なくとも１つのソース電極の少なくとも一部および該少なくとも１つのドレイン電極の少なくとも一部と接触している、実施形態１から１２いずれか１つに記載の電子アセンブリ。
【００６３】
実施形態１４
前記少なくとも１つのソース電極および前記少なくとも１つのドレイン電極が、前記半導体材料の表面上に配置されている、実施形態１から１２いずれか１つに記載の電子アセンブリ。
【００６４】
実施形態１５
電子デバイスを備えた電子アセンブリを製造する方法において、
３００μｍ以下の厚さを有するガラス系基板の第一面上に少なくとも１つのゲート電極を堆積させる工程、
前記ガラス系基板の第一面上に、高分子面を有する高分子層を、該高分子層が前記少なくとも１つのゲート電極の少なくとも一部と接触するように堆積させる工程、
前記高分子面上に少なくとも１つのソース電極および少なくとも１つのドレイン電極を堆積させる工程、および
前記高分子面上に半導体材料を、該半導体材料が前記少なくとも１つのソース電極の少なくとも一部および前記少なくとも１つのドレイン電極の少なくとも一部と接触するように堆積させる工程、
を含み、
前記高分子層は、前記少なくとも１つのゲート電極と前記半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つのゲート電極、前記高分子層の一部、前記少なくとも１つのソース電極、前記少なくとも１つのドレイン電極、および前記半導体材料が、少なくとも１つの電子デバイスを画成する、方法。
【００６５】
実施形態１６
電子デバイスを備えた電子アセンブリを製造する方法において、
３００μｍ以下の厚さを有するガラス系基板の第一面上に少なくとも１つのゲート電極を堆積させる工程、
前記ガラス系基板の第一面上に、高分子面を有する高分子層を、該高分子層が前記少なくとも１つのゲート電極の少なくとも一部と接触するように堆積させる工程、
前記高分子面上に半導体材料を堆積させる工程、および
前記半導体材料の表面上に少なくとも１つのソース電極および少なくとも１つのドレイン電極を堆積させる工程、
を含み、
前記高分子層は、前記少なくとも１つのゲート電極と前記半導体材料との間の誘電材料として働くように構成されており、
前記少なくとも１つのゲート電極、前記高分子層の一部、前記少なくとも１つのソース電極、前記少なくとも１つのドレイン電極、および前記半導体材料が、少なくとも１つの電子デバイスを画成する、方法。
【００６６】
実施形態１７
前記高分子層が、極性エラストマー、ポリイミド、ポリカーボネート、ポリビニルブチラール、ポリ（メタ）アクリレート、およびその組合せからなる群より選択される、実施形態１５または１６に記載の方法。
【００６７】
実施形態１８
前記高分子層が、約０．５μｍから約５０μｍの範囲内の厚さ、および１０ＧＰａ以下のヤング率を有する、実施形態１５または１６に記載の方法。
【００６８】
実施形態１９
前記高分子層が、フッ化ビニリデン・ヘキサフルオロプロピレン共重合体である、実施形態１５または１６に記載の方法。
【００６９】
実施形態２０
前記高分子層が、５μｍ以下の厚さを有する、実施形態１９に記載の方法。
【００７０】
実施形態２１
前記高分子層が、スロットダイ被覆によって前記ガラス系基板の第一面上に堆積される、実施形態１５から２０いずれか１つに記載の方法。
【００７１】
実施形態２２
前記電子アセンブリが、３００℃以下の最高温度で製造される、実施形態１５から２１いずれか１つに記載の方法。
【００７２】
実施形態２３
前記ガラス系基板がアルカリガラスから作られている、実施形態１５から２２いずれか１つに記載の方法。
【００７３】
実施形態２４
前記ガラス系基板がイオン交換されている、実施形態１５から２３いずれか１つに記載の方法。
【００７４】
実施形態２５
前記ガラス系基板が、無アルカリガラスから作られている、実施形態１５から２２いずれか１つに記載の方法。
【００７５】
実施形態２６
前記電子アセンブリが、３００μｍ以下の曲げ半径を有する、実施形態１５から２５いずれか１つに記載の方法。
【００７６】
実施形態２７
前記少なくとも１つの電子デバイスが有機薄膜トランジスタである、実施形態１５から２６いずれか１つに記載の方法。
【００７７】
実施形態２８
前記電子アセンブリが、ロール・ツー・ロール加工によって製造される、実施形態１５から２７いずれか１つに記載の方法。
【符号の説明】
【００７８】
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ    積層基板
１０１、１０３    スプール
１１０、１１０Ａ、１１０Ｂ    ガラス系基板
１１２    ガラスウェブ
１２０、１２０Ａ、１２０Ｂ    高分子層
１２２    高分子材料
１３０    誘電体層堆積システム
１３０Ａ    スロットダイ被覆システム
１３０Ｂ    積層システム
１３４Ａ、１３４Ｂ    ローラ
１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、１４０Ｅ、１４０’、１４０”    電子アセンブリ
１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、１５０Ｅ、１５０Ａ’、１５０Ａ”、１５０Ｅ’、１５０Ｅ”    電子デバイス
１５１    半導体材料
１５２    ソース電極
１５３    ドレイン電極
１５４    誘電体層
１５５    ゲート電極
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【国際調査報告】
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