【手続補正書】
【提出日】平成30年3月8日(2018.3.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１トランジスタと、
第２トランジスタと、を有し、
前記第１トランジスタは、
第１導電体と、
第２導電体と、
前記第１導電体および前記第２導電体上の第１絶縁体と、
前記第１絶縁体上の半導体と、
前記半導体上の第２絶縁体と、
前記第２絶縁体上の第３導電体と、
前記半導体と接する第４導電体及び第５導電体と、を有し、
前記半導体は、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第１導電体と重なる第１領域と、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第２導電体と重なる第２領域と、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第３導電体と重なる第３領域と、を有し、
前記第１領域と前記第３領域とは重ならない領域を有し、
前記第２領域と前記第３領域とは重なる領域を有し、
前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの第３導電体と電気的に接続されている半導体装置。
【請求項２】
隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルメモリセルはそれぞれ、
第１トランジスタと、
第２トランジスタと、を有し、
前記第１トランジスタは、
第１導電体と、
第２導電体と、
前記第１導電体および前記第２導電体上の第１絶縁体と、
前記第１絶縁体上の半導体と、
前記半導体上の第２絶縁体と、
前記第２絶縁体上の第３導電体と、
前記半導体と接する第４導電体及び第５導電体と、を有し、
前記半導体は、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第１導電体と重なる第１領域と、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第２導電体と重なる第２領域と、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第３導電体と重なる第３領域と、を有し、
前記第１領域と前記第３領域とは重ならない領域を有し、
前記第２領域と前記第３領域とは重なる領域を有し、
前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの第３導電体と電気的に接続されており、
前記第１メモリセルが有する前記第１導電体と、前記第２メモリセルが有する前記第１導電体と、は電気的に接続されている半導体装置。
【請求項３】
隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルメモリセルはそれぞれ、
第１トランジスタと、
第２トランジスタと、を有し、
前記第１トランジスタは、
第１導電体と、
第２導電体と、
前記第１導電体および前記第２導電体上の第１絶縁体と、
前記第１絶縁体上の半導体と、
前記半導体上の第２絶縁体と、
前記第２絶縁体上の第３導電体と、
前記半導体と接する第４導電体及び第５導電体と、を有し、
前記半導体は、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第１導電体と重なる第１領域と、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第２導電体と重なる第２領域と、
上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第３導電体と重なる第３領域と、を有し、
前記第１領域と前記第３領域とは重ならない領域を有し、
前記第２領域と前記第３領域とは重なる領域を有し、
前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの第３導電体と電気的に接続されており、
前記第１メモリセルが有する前記第２導電体と、前記第２メモリセルが有する前記第２導電体と、は電気的に接続されている半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２領域は、前記第３領域に含まれる半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一において、
前記第１領域と前記第３領域は重ならず、
前記第１領域と前記第３領域との間隔は、前記第１領域と前記第２領域との間隔以下である半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか一において、
前記第１領域と前記第３領域が重なり、
前記第１領域と前記第３領域が重なる領域の幅は、前記第１領域と前記第２領域との間隔以下である半導体装置。
【請求項７】
請求項１乃至請求項３のいずれか一において、
前記第１領域の端部と前記第３領域の端部は揃っている半導体装置。
【請求項８】
第１トランジスタと、
第２トランジスタと、を有し、
前記第１トランジスタは、
互いに間隔を開けて配置された第１導電体および第２導電体と、
前記第１導電体および前記第２導電体上の第１絶縁体と、
前記第１絶縁体上の半導体と、
前記半導体上の第２絶縁体と、
前記第２絶縁体上の第３導電体と、
前記半導体と接する第４導電体及び第５導電体と、を有し、
前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならない領域を有し、
前記第２導電体と前記第３導電体とは、前記半導体を挟んで重なる領域を有し、
前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの第３導電体と電気的に接続されている半導体装置。
【請求項９】
隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルメモリセルはそれぞれ、
第１トランジスタと、
第２トランジスタと、を有し、
前記第１トランジスタは、
互いに間隔を開けて配置された第１導電体および第２導電体と、
前記第１導電体および前記第２導電体上の第１絶縁体と、
前記第１絶縁体上の半導体と、
前記半導体上の第２絶縁体と、
前記第２絶縁体上の第３導電体と、
前記半導体と接する第４導電体及び第５導電体と、を有し、
前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならない領域を有し、
前記第２導電体と前記第３導電体とは、前記半導体を挟んで重なる領域を有し、
前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの第３導電体と電気的に接続されており、
前記第１メモリセルが有する前記第１導電体と、前記第２メモリセルが有する前記第１導電体と、は電気的に接続されている半導体装置。
【請求項１０】
隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルメモリセルはそれぞれ、
第１トランジスタと、
第２トランジスタと、を有し、
前記第１トランジスタは、
互いに間隔を開けて配置された第１導電体および第２導電体と、
前記第１導電体および前記第２導電体上の第１絶縁体と、
前記第１絶縁体上の半導体と、
前記半導体上の第２絶縁体と、
前記第２絶縁体上の第３導電体と、
前記半導体と接する第４導電体及び第５導電体と、を有し、
前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならない領域を有し、
前記第２導電体と前記第３導電体とは、前記半導体を挟んで重なる領域を有し、
前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの第３導電体と電気的に接続されており、
前記第１メモリセルが有する前記第２導電体と、前記第２メモリセルが有する前記第２導電体と、は電気的に接続されている半導体装置。
【請求項１１】
請求項８乃至請求項１０のいずれか一において、
前記第３導電体は、前記第２導電体と前記半導体を挟んで重ならない領域を有する半導体装置。
【請求項１２】
請求項８乃至請求項１０のいずれか一において、
前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならず、
上面から見た前記第１導電体の端部と前記第３導電体の端部との間隔は、前記第１導電体と前記第２導電体との間隔以下である半導体装置。
【請求項１３】
請求項８乃至請求項１０のいずれか一において、
前記第１導電体と前記第３導電体とは、前記半導体を挟んで重なり、
上面から見た前記第１導電体と前記第３導電体との重なり幅は、前記第１導電体と前記第２導電体との間隔以下である半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一において、
前記第１トランジスタが有する前記半導体は、酸化物半導体であり、
前記第２トランジスタのチャネル形成領域は、酸化物半導体で形成されている半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一において、
前記第２トランジスタは、前記第１トランジスタ上に積層されている半導体装置。