【事件の表示】
　特願２００１−２８４９６７「不揮発性半導体メモリ」拒絶査定不服審判事件〔平成１４年　５月１０日出願公開、特開２００２−１３３８８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、特許法第４２条の２に基づく優先権主張を伴う平成４年１２月１７日（優先日、平成３年１２月１９日）に出願された特願平４−３５５１４９号の特許出願の一部を、平成１３年９月１９日に特許法第４４条第１項の規定により分割して新たな特許出願としたものであって、平成１５年３月２０日に拒絶査定され、これに対し、同年４月２４日に拒絶査定に対する審判請求がなされたものである。
　そして、本願の請求項１に係る発明（以下「本願発明」という。）は、平成１５年２月１８日付けの手続補正書によって補正された明細書及び図面の記載からみて、その手続補正書の特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「不揮発性メモリセルアレイと、
　ロウデコーダおよびカラムデコーダからなり、前記不揮発性メモリセルアレイから複数の不揮発性メモリセルを選択するデコーダ回路と、
　複数のフリップフロップが直列に接続されたバイナリカウンタを有し、前記デコーダ回路に入力される内部ロウアドレス信号と内部カラムアドレス信号とを生成するアドレスバッファと、
　第１の外部制御信号が入力される第１制御端子と、
　第２の外部制御信号が入力される第２制御端子と、
　前記不揮発性メモリセルアレイへの書き込みデータまたは前記不揮発性メモリセルアレイからの読み出しデータが供給される出力バッファと、
　前記出力バッファに接続された複数の入出力端子と、
　前記第１の外部制御信号に応答して、前記複数の入出力端子から入力された外部アドレスを前記複数のフリップフロップに初期値として記憶させるアドレス入力制御手段と、を有し、
　前記バイナリカウンタは、前記ロウデコーダに前記内部ロウアドレス信号を供給する第１のフリップフロップ群と、前記カラムデコーダに前記内部カラムアドレス信号を供給する第２のフリップフロップ群と、を有し、
　前記第２のフリップフロップ群のフリップフロップの個数と前記複数の入出力端子の個数とを同数のものとし、
　前記外部アドレスは、外部カラムアドレスと外部ロウアドレスとからなり、
　前記外部カラムアドレスは前記第１の制御信号の第１のサイクルに応答して前記バイナリカウンタに取り込まれ、前記外部ロウアドレスは前記第１の制御信号の第２以後のサイクルに応答して前記バイナリカウンタに取り込まれ、
　前記バイナリカウンタは前記第２の外部制御信号によりインクリメントされ、
前記出力バッファは前記第２の外部制御信号によりイネーブルされ、
　前記内部カラムアドレス信号により選択されたカラムアドレスを先頭番地として、前記ロウデコーダにより選択された行アドレスの複数バイトのメモリセルデータを、前記第２の外部制御信号に応答して前記複数の入出力端子より外部に出力することを特徴とする不揮発性半導体メモリ。」
　
　
２．引用例に記載された発明
　これに対し、原査定の拒絶の理由に引用された、特開平３−５８３８４号公報（以下「引用例１」という。）には、図面と共に以下の記載がなされている。
　
（ａ）「シリアルアクセスメモリは、特に制限されないが、８個のデータ入出力端子Ｄ０〜Ｄ７を介してデータバスに結合されるとともに、対応するメモリ制御ユニットから、特に制限されないが、チップイネーブル信号ＣＥ￣、ライトイネーブル信号ＷＥ￣、シリアル入出力イネーブル信号ＳＥ￣（制御信号）及びアドレスセット信号ＡＳ￣等の起動制御信号とシリアルクロック信号ＳＣ（クロック信号）が供給される。」（第３頁左上欄第１０行−同頁同欄第１８行）
　
（ｂ）「すなわち、シリアルアクセスメモリは、後述するように、アドレスセット信号ＡＳ￣がチップイネーブル信号ＣＥ￣に先立ってロウレベルとされることで、アドレスセットサイクルとされ、データ入出力端子Ｄ０〜Ｄ７には、アドレスセット信号ＡＳ￣の最初の立ち下がりで先頭Ｘアドレスが、また後続するアドレスセット信号ＡＳ￣の３回の立ち下がりで最終Ｘアドレス、先頭Ｙアドレスならびに最終Ｙアドレスが順次時分割的に供給される。」（第３頁右上欄第１０行〜同頁同欄第１９行）
　
（ｃ）「第１図において、シリアルアクセスメモリは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹを基本構成とする。メモリアレイＭＡＲＹは、同図の垂直方向に平行して配置される複数のワード線と、水平方向に平行して配置される複数の相補データ線ならびにこれらのワード線及び相補データ線の交点に格子状に配置される複数のメモリセルとを含む。」（第３頁左下欄第１９行〜同頁右下欄第６行）
　
（ｄ）「ＸアドレスデコーダＸＤには、先頭ＸアドレスバッファＸＢＳから、８ビットの内部アドレス信号ｘ０〜ｘ７が供給される。ＸアドレスデコーダＸＤは、これらの内部アドレス信号をデコードして、メモリアレイＭＡＲＹの対応するワード線を択一的にハイレベルの選択状態とする。」（第３頁右下欄第１０行〜同頁同欄第１５行）
　
（ｅ）「ＹアドレスデコーダＹＤには、特に制限されないが、先頭ＹアドレスバッファＹＢＳから８ビットの内部アドレス信号ｙ０〜ｙ７が供給される。」（第４頁左上欄第１４行〜同頁同欄第１６行）
　
（ｆ）「リードアンプＲＡの各単位回路には、タイミング発生回路ＴＧからタイミング信号φｒａが共通に供給され、それぞれの出力端子は、出力バッファＯＢの対応する単位回路の入力端子に結合される。出力バッファＯＢの各単位回路には、タイミング発生回路ＴＧからタイミング信号φｏｅが共通に供給され、それぞれの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ７に結合される。
　リードアンプＲＡの各単位回路は、タイミング信号φｒａがハイレベルとされることで、選択的に動作状態とされる。この動作状態において、リードアンプＲＡの各単位回路は、メモリアレイＭＡＲＹの選択された８個のメモリセルから対応する共通データ線ＣＤ０〜ＣＤ７を介して出力される読み出し信号を増幅し、出力バッファＯＢの対応する単位回路に伝達する。これらの読み出し信号は、タイミング信号φｏｅがハイレベルとされることを条件に、出力バッファＯＢの対応する単位回路から、対応するデータ入出力端子Ｄ０〜Ｄ７を介して送出される。」（第４頁右上欄第４行〜同頁左下欄第３行）
　
（ｇ）「先頭ＸアドレスバッファＸＢＳは、特に制限されないが、タイミング信号φｘｓが一時的にハイレベルとされることで、データ入出力端子Ｄ０〜Ｄ７及び入力バッファＩＢを介して供給される８ビットの先頭Ｘアドレスｘｓａを取り込み、これを保持する。また、タイミング信号φｘｃが一時的にハイレベルとされることで、上記Ｘアドレスを順次カウントアップする。先頭ＸアドレスバッファＸＢＳによって保持・更新されるＸアドレスは、内部アドレス信号ｘ０〜ｘ７として、上記ＸアドレスデコーダＸＤに供給されるとともに、アドレス比較回路ＡＣに供給される。」（第４頁右下欄第１４行〜第５頁左上欄第５行）
　
（ｈ）「同様に、先頭ＹアドレスバッファＹＢＳは、特に制限されないが、タイミング信号φｙｓが一時的にハイレベルとされることで、データ入出力端子Ｄ０〜Ｄ７及び入力バッファＩＢを介して供給される８ビットの先頭Ｙアドレスｙｓａを取り込み、これを保持する。また、タイミング信号φｙｃが一時的にハイレベルとされることで、上記Ｙアドレスをカウントアップする。先頭ＹアドレスバッファＹＢＳによって保持・更新されるＹアドレスは、内部アドレス信号ｙ０〜ｙ７として、上記ＹアドレスデコーダＹＤに供給されるとともに、アドレス比較回路ＡＣに供給される。」（第５頁左上欄第１３行〜同頁右上欄第４行）
　
（ｉ）「シリアルアクセスメモリでは、特に制限されないが、シリアル入出力イネーブル信号ＳＥ￣のロウレベル変化により、タイミング信号φｏｅがハイレベルとされる。これにより、まず先頭Ｘアドレスｘｓａ及び先頭Ｙアドレスｙｓａにより指定されるアドレスの８ビットの記憶データ（ｘｓａ、ｙｓａ）が読み出され、データ入出力端子Ｄ０〜Ｄ７を介して送出される。」（第６頁左下欄第９行〜同頁同欄第１６行）
　
（ｊ）「シリアルアクセスメモリでは、さらに、シリアルクロック信号ＳＣの立ち上がりエッジに同期して、タイミング信号φｙｃが一時的にハイレベルとされる。このため、先頭ＹアドレスバッファＹＢＳが歩進され、その計数値すなわち内部アドレス信号ｙ０〜ｙ７が、ｙｓａ＋１となる。」（第６頁左下欄第１７行〜同頁右下欄第２行）
　
（ｋ）「シリアル入出力イネーブル信号ＳＥ￣が再度ロウレベルとされると、同様なシリアル読み出し動作が実行され、シリアルクロック信号ＳＣの各立ち上がりエッジにおいて、先頭ＹアドレスバッファＹＢＳが歩進される。そして、先頭ＹアドレスバッファＹＢＳの計数値すなわち内部アドレス信号ｙ０〜ｙ７がその末尾のアドレスｙ２５５に達したとき、タイミング信号φｙｃと同時にタイミング信号φｘｃが一時的にハイレベルとされる。その結果、先頭ＸアドレスバッファＸＢＳの計数値すなわち内部アドレス信号ｘ０〜ｘ７が歩進され、次のアドレスｘｓａ＋１となる。」（第７頁左上欄第２行〜同頁同欄第１３行）
　
　そして、上記摘記事項（ａ）及び第１図の記載からみて、アドレスセット信号用の端子、チップイネーブル信号用の端子、シリアルクロック信号用の端子がそれぞれ設けられていると認められる。
　
　また、上記摘記事項（ｂ）の「すなわち、シリアルアクセスメモリは、後述するように、アドレスセット信号ＡＳ￣がチップイネーブル信号ＣＥ￣に先立ってロウレベルとされることで、アドレスセットサイクルとされ」るためには、タイミング発生回路には、「アドレスセット信号（ＡＳ￣）」と「チップイネーブル信号（ＣＥ￣）」の状態を監視して、その状態に応じた制御信号を送出するための機能が備えられているものと認められる。
　
　また、上記摘記事項（ｃ）の「メモリアレイＭＡＲＹは、同図の垂直方向に平行して配置される複数のワード線と、水平方向に平行して配置される複数の相補データ線ならびにこれらのワード線及び相補データ線の交点に格子状に配置される複数のメモリセルとを含む。」の記載からみて、Ｙ方向にメモリセルが複数配置されるので、「Ｘデコーダ（ＸＤ）」により選択されたロウアドレスから読み出される記憶データは、複数のメモリセルから読みされるため、複数バイトからなっていると認められる。
　
　さらに、引用例１の上記摘記事項（ｇ）の「タイミング信号φｘｓが一時的にハイレベルとされることで、データ入出力端子Ｄ０〜Ｄ７及び入力バッファＩＢを介して供給される８ビットの先頭Ｘアドレスｘｓａを取り込み、これを保持する。また、タイミング信号φｘｃが一時的にハイレベルとされることで、上記Ｘアドレスを順次カウントアップする。」の記載から、引用例１記載発明の「先頭ＸアドレスバッファＸＢＳ」には、Ｘアドレス信号を保持してカウントアップする手段が備えられており、また、引用例１の上記摘記事項（ｈ）の「タイミング信号φｙａが一時的にハイレベルとされることで、データ入出力端子Ｄ０〜Ｄ７及び入力バッファＩＢを介して供給される８ビットの先頭Ｙアドレスｙｓａを取り込み、これを保持する。また、タイミング信号φｙｃが一時的にハイレベルとされることで、上記Ｙアドレスをカウントアップする。」の記載から、引用例１記載発明の「先頭ＹアドレスバッファＹＢＳ」には、Ｙアドレス信号を保持してカウントアップする手段が備えられていることは明らかである
　
　したがって、上記引用例１には、
『「メモリアレイ（ＭＡＲＹ）」と、
　「Ｘデコーダ（ＸＤ）」および「Ｙデコーダ（ＹＤ）」からなり、
前記「メモリアレイ（ＭＡＲＹ）」から複数のメモリセルを選択するデコーダ回路と、
　外部から供給されるアドレス信号を保持し、この保持したアドレス信号をカウントアップする手段を有し、前記デコーダ回路に入力される「内部Ｘアドレス信号（ｘ０〜ｘ７）」と「内部Ｙアドレス信号（ｙ０〜ｙ７）」とを生成する「先頭Ｘアドレスバッファ（ＸＢＳ）」及び「先頭Ｙアドレスバッファ（ＹＢＳ）」と、
　「アドレスセット信号（ＡＳ￣）」と「チップイネーブル信号（ＣＥ￣）」がそれぞれ入力されるアドレスセット信号用の端子及びチップイネーブル用端子と、
　「シリアルクロック信号（ＳＣ）」が入力されるシリアルクロック信号用の端子と、
　前記「メモリアレイ（ＭＡＲＹ）」からの読み出しデータが供給される「出力バッファ（ＯＢ）」と、
　前記「出力バッファ（ＯＢ）」に接続された複数の「入出力端子（Ｄ０〜Ｄ７）」と、
　前記「アドレスセット信号（ＡＳ￣）」と「チップイネーブル信号（ＣＥ￣）の論理状態が特定の関係になった場合、前記「アドレスセット信号（ＡＳ￣）」と「チップイネーブル信号（ＣＥ￣）」によって、前記複数の「入出力端子（Ｄ０〜Ｄ７）」から入力された前記外部アドレスを前記「先頭Ｘアドレスバッファ（ＸＢＳ）」及び前記「先頭Ｙアドレスバッファ（ＹＢＳ）」に初期値として記憶させる「タイミング発生回路（ＴＧ）」と、を有し、
　前記アドレスバッファは、前記「Ｘデコーダ（ＸＤ）」に前記「内部Ｘアドレス信号（ｘ０〜ｘ７）」を供給する「先頭Ｘアドレスバッファ（ＸＢＳ）」と、前記Ｙデコーダ（ＹＤ）に前記内部Ｙアドレス信号（ｙ０〜ｙ７）を供給する「先頭Ｙアドレスバッファ（ＹＢＳ）」と、を有し、
　前記外部アドレスは、外部Ｙアドレスと外部Ｘアドレスとからなり、
　前記外部Ｘアドレスは、前記「チップイネーブル信号（ＣＥ￣）」に応答して前記「先頭Ｘアドレスバッファ（ＸＢＳ）」に取り込まれ、前記外部Ｙアドレスは前記前記アドレスセット信号（ＡＳ￣）に応答して前記「先頭Ｙアドレスバッファ（ＹＢＳ）」に取り込まれ、
　前記「先頭Ｙアドレスバッファ（ＹＢＳ）」及び前記「先頭Ｘアドレスバッファ（ＸＢＳ）」に記憶されたアドレス信号は、前記「シリアルクロック信号（ＳＣ）」によりインクリメントされ、
　前記「出力バッファ（ＯＢ）」は、「タイミング信号（φｏｅ）」によりイネーブルされ、
　前記内部Ｙアドレス信号により選択されたＹアドレスを先頭番地として、前記Ｘデコーダにより選択された行アドレスの複数バイトのメモリセルデータを、「タイミング信号（φｏｅ）」に応答して前記複数の「入出力端子（Ｄ０〜Ｄ７）」より外部に出力することを特徴とする半導体記憶装置。』との発明（以下「引用例１記載発明」という。）が記載されている。
　
　また、原査定の拒絶の理由に引用された、特開昭５９−５６２７６号公報（以下「引用例２」という。）には、図面と共に以下の記載がなされている。
　
（イ）「この発明は、半導体記憶装置に関する。
　従来のＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ（リード・オンリ・メモリ）は、データの読出しあるいは書込みの際に、外部からアドレス信号を供給して１ビットずつあるいは１バイト（８ビット）のような所定のビット数のデータ群ごとに、読出し、書込みを行うようにされていた。」（第１頁右下欄第１６行〜第２頁左上欄第３行）
　
（ロ）「この発明の他の目的は、シリアルアクセス動作時、読み出し動作、書き込み動作を高速に行うことのできる半導体記憶装置を提供することにある。」（第２頁左上欄第１６行〜同頁同欄第１９行）
　
（ハ）「５ａ、５ｂはカウンタ回路であって、カウンタ回路５ａには上記内部信号発生回路４からクロックが供給されてカウントアップされる。カウンタ回路５ａがオーバーフローすると、キャリーがカウンタ回路５ｂに送られて、このキャリーによってカウンタ回路５ｂがカウントアップされて行く。カウンタ回路５ａ、５ｂはそれぞれ行アドレス信号Ａｘｉと列アドレス信号Ａｙｉのビット数と等しい桁数を有するバイナリカウンタからなり、その出力が内部アドレス信号とされる。」（第２頁右下欄第１８行〜第３頁左上欄第７行）
　
　リード・オンリ・メモリは、一般的に非揮発性メモリであるので、上記（イ）と（ロ）の記載から、上記引用例２には、
　「不揮発性半導体メモリにおいて、シリアルアクセスを行うこと」（以下「引用例２記載事項Ａ」という。）が記載されている。
　
　また、上記（ハ）の記載から、引用例２には、
「アドレス信号を歩進するためのカウンタをバイナリカウンタで構成すること」（以下「引用例２記載事項Ｂ」という。）が記載されている。
　
　
３．本願発明と引用例１記載発明との対比
　本願発明と引用例１記載発明とを対比すると、引用例１記載発明における「Ｘデコーダ（ＸＤ）」及び「Ｙデコーダ（ＹＤ）」は、本願発明の「ロウデコーダ」及び「カラムデコーダ」にそれぞれ相当しているものと認められる。
　
　また、引用例１記載発明の「内部Ｘアドレス信号（ｘ０〜ｘ７）」及び「内部Ｙアドレス信号（ｙ０〜ｙ７）」は、本願発明の「内部ロウアドレス信号」及び「内部カラムアドレス信号」にそれぞれ相当しているものと認められる。
　
　また、引用例１記載発明の「先頭Ｘアドレスバッファ（ＸＢＳ）及び先頭Ｙアドレスバッファ（ＹＢＳ）」は、本願発明の「アドレスバッファ」に相当していることは明らかである。
　
　また、引用例１記載発明の「シリアルクロック信号（ＳＣ）」は、アドレス信号のカウントアップ信号として機能しているので、本願発明の「第２の外部制御信号」に相当し、引用例１記載発明の「シリアルクロック信号用の端子」は、本願発明の「第２制御端子」に相当しているものと認められる。
　
　また、引用例１記載発明の「タイミング発生回路（ＴＧ）」は、外部アドレスの取り込み信号を生成しているので、本願発明の「アドレス入力制御手段」に相当しているものと認められる。
　
　また、引用例１記載発明の「出力バッファ（ＯＢ）」は、本願発明の「出力バッファ」に相当しているものと認められる。
　
　さらに、本願発明の「バイナリカウンタ」と、引用例１記載発明の「先頭Ｘアドレスバッファ（ＸＢＳ）」及び「先頭Ｙアドレスバッファ（ＹＢＳ）」は、アドレス信号を保持してカウントアップする手段を備えている点では一致している。
　
　したがって、本願発明と引用例１記載発明は、
「メモリセルアレイと、
　ロウデコーダおよびカラムデコーダからなり、
前記メモリセルアレイから複数のメモリセルを選択するデコーダ回路と、
　外部から供給されるアドレス信号を保持してカウントアップする手段を有し、前記デコーダ回路に入力される内部ロウアドレス信号と内部カラムアドレス信号とを生成するアドレスバッファと、
　外部からの信号が入力される制御端子と、
　第２の外部制御信号がが入力される第２制御端子と、
　前記メモリセルアレイからの読み出しデータが供給される出力バッファと、
　前記出力バッファに接続された複数の入出力端子と、
　前記外部からの信号に応答して、前記複数の入出力端子から入力された前記外部アドレスを保持しカウントアップする手段に初期値として記憶させるアドレス入力制御手段と、を有し、
　前記外部アドレスを保持してカウントアップする手段は、前記ロウデコーダに前記内部ロウアドレス信号を供給するロウアドレスを保持してカウントアップする手段と、前記カラムデコーダに前記内部カラムアドレス信号を供給するカラムアドレスを保持してカウントアップする手段と、を有し、
　前記外部アドレスは、外部カラムアドレスと外部ロウアドレスとからなり、
　前記外部カラムアドレスは、前記カラムアドレスを保持してカウントアップする手段に取り込まれ、前記外部ロウアドレスは、前記ロウアドレスを保持してカウントアップする手段に取り込まれ、
　前記外部アドレスを保持してカウントアップする手段に記憶されたアドレス信号は、第２の外部制御信号によりインクリメントされ、
　前記出力バッファは、所定の信号によりイネーブルされ、
　前記内部カラムアドレス信号により選択されたカラムアドレスを先頭番地として、前記ロウデコーダにより選択された行アドレスの複数バイトのメモリセルデータを、前記所定の信号に応答して前記複数の入出力端子より外部に出力することを特徴とする半導体メモリ。」
の点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明では、半導体メモリが不揮発性であるのに対して、引用例１記載発明では、半導体メモリが揮発性か不揮発性か明らかでない点。
　
 ［相違点２］
　本願発明では、アドレスバッファが、複数のフリップが直列に接続されたバイナリカウンタから構成され、且つ、前記バイナリカウンタは、ロウデコーダに内部ロウアドレス信号を供給する第１のフリップフロップ群と、カラムデコーダに内部カラムアドレス信号を供給する第２のフリップフロップ群とから構成され、前記第２のフリップフロップ群のフリップフロップの個数と入出力端子数とを同数としているのに対して、引用例１記載発明では、アドレスバッファが、外部から供給される外部アドレスを保持しカウントアップするが、その具体的な回路構成について明らかでない点。
　
［相違点３］
　本願発明では、第１の外部制御信号が第１制御端子に入力され、外部カラムアドレスを前記の第１の外部制御信号の第１のサイクルに応答して取り込み、次いで、外部ロウアドレスを第１の外部制御信号の第２以降のサイクルに応答して取り込むように構成しているのに対して、引用例１記載発明では、アドレスセット信号及びチップイネーブル信号がそれぞれアドレスセット信号用の端子及びチップイネーブル信号端子に入力され、外部カラムアドレスをチップイネーブル信号に応答して取り込み、次いで、外部ロウアドレスをアドレスセット信号に応答して取り込むように構成している点。
　
［相違点４］
　本願発明では、カラムアドレスをインクリメントして更新する第２の外部制御信号により、出力バッファをイネーブルさせているのに対して、引用例１記載発明では、カラムアドレスをインクリメントして更新する前記第２の外部制御信号を用いず、タイミング信号により、出力バッファをイネーブルさせている点。
　　
　　
４．相違点についての当審の判断
　先ず、上記相違点１について検討する。
　不揮発性半導体メモリにおいて、シリアルアクセスを行うことは、上記引用例２記載事項Ａに記載されているように、周知技術であるから、引用例１記載発明の半導体メモリを不揮発性のものとして、本願発明のように構成することは、当業者が容易に想到し得る程度の程度のものと認められる。
　
　次に、上記相違点２について検討する。
　アドレス信号を歩進するためのカウンタをバイナリカウンタで構成することは、上記引用例２記載事項Ｂに記載されているように周知技術であり、バイナリカウンタをフリップフロップの直列回路で構成することは一般的に行われている事項である。
　また、入出力端子数は、８個設けられており、８ビットのカラムアドレス信号が時分割的に分けられて、それぞれのアドレスバッファに供給されるものであることは明らかであるので、カラムアドレス信号の各ビットを保持してカウントアップする手段を入出力端子数と同数の８個にすることは、当業者が容易に想到し得る程度のものと認めれる。
　したがって、引用例１記載発明において、アドレスを保持してカウントアップするアドレスバッファを、複数のフリップフロップが直列に接続されたバイナリカウンタで構成し、且つ、このバイナリカウンタを、ロウデコーダに内部ロウアドレス信号を供給する第１のフリップフロップ群と、カラムデコーダに内部カラムアドレスを供給する第２のフリップフロップ群とで構成し、その際に前記第２のフリップフロップ群のフリップフロップの個数と入出力端子数とを同数として、本願発明のように構成することは、当業者が容易に想到し得る程度の程度のものと認められる。
　
　次に、上記相違点３について検討する。
　２つのデータを取り込むためのタイミングを、２つの制御信号のそれぞれの１つのサイクルで行うか、１つの制御信号の２つのサイクルで行うかは、当業者が適宜為し得る設計的事項と認められ、１つの制御信号の場合には、該制御信号の入力のための制御入力端子を１個にすることは当業者が当然に考える事項である。
　また、外部カラムアドレス信号と外部ロウアドレス信号を時分割的にメモリ内部に取り込む際に、カラムアドレス信号あるいはロウアドレス信号のいずれを先に取り込むかは、当業者が適宜為し得る事項に過ぎないものと認められる。
　したがって、引用例１記載発明において、カラムアドレス及びロウアドレスの取り込みのための制御信号として第１の制御信号のみを用い、その際に２つの制御端子を１つとし、その制御端子に第１の外部制御信号を入力し、前記第１の外部制御信号の第１サイクルに応答して、外部カラムアドレスを、先ず先に取り込み、その後、前記第１の外部制御信号の第２以降のサイクルに応答して、外部ロウアドレス信号を取り込むようにして、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　
　次に、上記相違点４について検討する。
　半導体メモリにおいて、データをシリアルに読み出すためにカラムアドレスをインクリメントする信号に同期して、出力バッファをイネーブルすることは、周知技術であるから（例えば、特開昭６２ー７１０９５号公報の第６頁右上欄第１８行−同頁左下欄第１７行の記載、あるいは、特開昭６３−３９１９５号公報第１図又は第３図の記載を参照）、引用例１記載発明の出力バッファのイネーブル信号として、カラムアドレスをインクリメントする第２の制御信号を用いて、本願発明のように構成することは、当業者が容易に想到し得る程度のものと認められる。
　
　そして、本願発明の奏し得る作用効果は、引用例１記載発明、引用例２に記載された発明及び上記周知技術に基づいて、当業者が容易に予測し得る程度のものと認められる。
　
　
５．むすび　
　以上のとおりであるから、本願発明は、引用例１に記載された発明、引用例２に記載された発明、及び周知技術に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。