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　平成１１年特許願第　２５０９２号「半導体集積回路」拒絶査定不服審判事件〔平成１２年　８月１１日出願公開、特開２０００−２２３５８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１１年２月２日の出願であって、その請求項１ないし６に係る発明は、平成１３年１０月２５日付けで補正された明細書の記載からみて、本願の特許請求の範囲１ないし６に記載されたとおりのものと認められるところ、その請求項１に記載された発明は次のとおりである。
「 入力される信号が有する電圧が線形的に変化し、その変化に応じて内部に流れる電流量が変化するアナログ回路と、第１または第２の電圧を有する入力信号が入力され、この入力信号の電圧に応答して前記第１または第２の電圧を有する出力信号を出力する論理回路とを備えた半導体集積回路において、
　前記アナログ回路を構成する複数の第１導電型のＭＯＳトランジスタは第２導電型の第１の半導体基体に形成され、前記論理回路を構成する複数の第１導電型のＭＯＳトランジスタは第２導電型で前記第１の半導体基体より不純物濃度が高い第２の半導体基体に形成されることにより、前記アナログ回路を構成するＭＯＳトランジスタの閾値の絶対値は、前記論理回路を構成するＭＯＳトランジスタの閾値の絶対値より小さいことを特徴とする半導体集積回路」
２．引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された特開平７−２４０４７１号公報（以下、引用刊行物１という。）には次の事項が記載されている。
 「【００１３】　また、入力電圧（Ｖｉｎ）がｎＭＯＳの閾値電圧（Ｖｔｎ２）を超えたときには、ｎＭＯＳが完全にＯＮされており、ｐＭＯＳが完全にＯＦＦされているので、接地電位（Ｖｓｓ）が出力電圧（Ｖｏｕｔ）となる。さらに、入力電圧（Ｖｉｎ）が、境界電圧（ＶＤＤ−Ｖｔｐ２）からｎＭＯＳの閾値電圧（Ｖｔｎ２）までの間は、ｎＭＯＳとｐＭＯＳが同時にＯＦＦされているので、従来のＣＭＯＳのようにこのときに貫通電流が流れることはない。
【００１４】  よって、上記の
    Ｖｔｐ２  ＋  Ｖｔｎ２  ≧ＶＤＤ    〔ＶＤＤは電源電圧〕
なる条件を満たす閾値電圧（Ｖｔｐ２，Ｖｔｎ２）を有するＣＭＯＳには、貫通電流が流れない。本発明に係る半導体集積回路装置では、上述の貫通電流が生じないＣＭＯＳを、高速動作若しくはアナログ動作が不要な箇所で用いているので、貫通電流の大幅な減少が可能になる。極端にいえば、完全にディジタル回路のみを具備する半導体集積回路装置では貫通電流は０になるほどである。」 （第１３段落〜第１４段落）
「【００１９】  以上で説明した本実施例に係るＰＬＬ回路の一部を構成する半導体集積回路（ＩＣ）では、高速動作やアナログ動作を要する入力アンプ（ＩＡ），基準信号発振器（ＳＯ），プログラマブルカウンタ（ＰＣ）の入力部などでは、
    Ｖｔｐ１  ＋  Ｖｔｎ１    ＜  ＶＤＤ    〔ＶＤＤは電源電圧〕
  なる条件を満たす約±０．８Ｖ程度の閾値電圧（Ｖｔｐ１，Ｖｔｎ１）を有するｐチャネルＭＯＳ型トランジスタ（以下ｐＭＯＳと称する），ｎチャネルＭＯＳ型トランジスタ（以下ｎＭＯＳと称する）からなるＣＭＯＳを用いているが、それ以外の位相検出器（ＰＤ），チャージポンプ回路（ＣＰ）又はプログラマブルカウンタ（ＰＣ）の出力部などの回路に用いるＣＭＯＳでは、
    Ｖｔｐ２  ＋  Ｖｔｎ２  ≧ＶＤＤ    〔ＶＤＤは電源電圧〕
  なる条件を満たす、閾値電圧が±２．７ＶのｐＭＯＳとｎＭＯＳとからなるＣＭＯＳを用いている。
【００２０】  上記のＣＭＯＳを用いて形成される図２に示すようなインバータにおいてその入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）との関係は図３に示すようなグラフになる。  すなわち、この場合には従来のＣＭＯＳと異なり、電源電圧（ＶＤＤ）からｐＭＯＳの閾値電圧（Ｖｔｐ）を引いた値である境界電圧（ＶＤＤ−Ｖｔｐ）が５−２．７〔Ｖ〕＝２．３〔Ｖ〕となり、ｎＭＯＳの閾値電圧（Ｖｔｎ）は２．７Ｖなので、境界電圧（ＶＤＤ−Ｖｔｐ）がｎＭＯＳの閾値電圧（Ｖｔｎ）よりも小さくなる。」（第１９段落〜第２０段落）
　同じく、原査定の拒絶の理由に引用された特開平７−９９２３６号公報（以下、引用刊行物２という。）には、
「【０００４】一方、ロジック部或いは周辺回路部においては、閾値電圧Ｖthはメモリセル部に比し低く設定することが望ましく、また特にアナログ回路を混載する場合には、この周辺回路部又はロジック部において２種以上の閾値電圧Ｖthのトランジスタを設ける必要がある。
【０００５】　このような特性の異なるトランジスタを一つの基体上に設ける場合、複数のマスクパターンを用意して、例えば異なるパターンのフォトレジストをマスクとして不純物注入を行うことにより、基体上に異なる濃度の不純物領域を形成して、閾値電圧Ｖthを調整するようにしている。」（第４段落〜第５段落）
「【００２４】
  例えばこの半導体集積回路装置（ＩＣ）では全部で約５０００個のＣＭＯＳを使用しているが、実際に高速動作もしくはアナログ動作が要求されるＣＭＯＳは入力アンプ（ＩＡ），基準信号発振器（ＳＯ），プログラマブルカウンタ（ＰＣ）の入力部などの中にある４０〜５０個程度にすぎないので、残余の４９５０〜４９６０個、すなわち半導体集積回路装置を構成する際の大部分のＣＭＯＳで貫通電流が発生することを完全に抑止することが可能になる。」（第２４段落）
「【００２５】
【作用】上述したように、本発明においてはメモリセル部２０のみに閾値電圧Ｖth調整用の不純物を予め注入することから、例えばリセス酸化膜５の形成用のフォトレジストをマスクとして不純物を注入することができ、その後ウェルを形成するための不純物注入を行ってメモリセル部１１のウェル濃度を高めておくことによって、この部分に形成するトランジスタの閾値電圧Ｖthを高くすることができる。」（第２５段落）が、記載されている。
　同じく、原査定の拒絶の理由に引用された特開平６−１６３８２３号公報（以下、引用刊行物３という。）には、
「この発明の第１の態様では、第１導電型の半導体基体と、この基体中に形成されたアナログ回路およびデジタル回路と、前記アナログ回路を構成するために前記基体の表面領域中に形成された第１の素子と、前記デジタル回路を構成するために前記基体の表面領域中に形成された第２の素子と、・・・を具備する。さらに前記基体中に、前記第１の素子および第２の素子の少なくとも一方を、前記基体から隔離する第２導電型の半導体領域を設ける」（第１０段落）、
「【００１８】
　Ｐ型シリコン基板１０中には、第１のＮ型ウェル領域１２及び第２のＮ型ウェル領域１４がそれぞれ離隔して形成されている。第１のＮ型ウェル領域１２中にはアナログ回路が形成され、第２のＮ型ウェル領域１４中にはデジタル回路が形成される。上記第１のＮ型ウェル領域１２中にはＰ型ウェル領域１６が形成され、上記第２のＮ型ウェル領域１４中にはＰ型ウェル領域１８が形成され、デジタル回路部とアナログ回路部の双方でＣＭＯＳ型の回路を構成することが可能になっている。」（第１８段落）
「アナログ回路部、すなわちサンプルホールド回路５１、アナログ／デジタルコンバータ５２の一部、及びデジタル／アナログコンバータ５４の一部はそれぞれ図１におけるウェル領域１２，１６中に形成される。デジタル回路部、すなわちアナログ／デジタルコンバータ５２の残りの部分、デジタル／アナログコンバータ５４の残りの部分、及び論理回路５３はウェル領域１４，１８中に形成される。」（第２５段落）とともに、図７、図１が、記載されている。
　よって、引用刊行物１には、高速動作やアナログ動作を要する入力アンプなどでは、約±０．８Ｖの閾値電圧を有するｐＭＯＳ、ｎＭＯＳからなるＣＭＯＳを用い、インバータのｐＭＯＳ、ｎＭＯＳの閾値電圧は±２．７ＶのＣＭＯＳを用い、各閾値のｐＭＯＳ、ｎＭＯＳからなるＣＭＯＳ素子を複数形成した半導体集積回路装置が記載されている。
  引用刊行物２には、基体上に異なる濃度の不純物領域を形成して、ＭＯＳトランジスタの閾値電圧を調整する点、ウェル濃度を高めておくことによって、この部分に形成するＭＯＳトランジスタの閾値電圧を高くすることができる点が記載されている。
　引用刊行物３には、アナログ回路と論理回路とを異なるウェル領域に形成する発明が記載されている。
３．対比
　本願請求項１に係る発明と引用刊行物１に記載された発明とを対比すると、引用刊行物１に記載の「アナログ動作を要する入力アンプ」、「インバータ」、「閾値電圧」、「半導体集積回路装置」は、本願請求項１に係る発明の「アナログ回路」、「論理回路」、「閾値」、「半導体集積回路」に相当する。
　本願請求項１に係る発明におけるアナログ回路において、「入力される信号が有する電圧が線形的に変化し、その変化に応じて内部に流れる電流量が変化する」点は、一般的なアナログ回路の動作を述べたものにすぎず、引用刊行物１記載のアナログ動作を有する入力アンプも同様の動作をするものであり、同様に、論理回路において、「第１または第２の電圧を有する入力信号が入力され、この入力信号の電圧に応答して前記第１または第２の電圧を有する出力信号を出力する」点は、一般的な論理回路の動作を述べたにすぎず、引用刊行物１に記載の論理回路であるインバータも、同様の動作をするものである。
　また、引用刊行物１の記載において、アナログ動作を要する入力アンプなどに用いるＣＭＯＳ型トランジスタの閾値電圧は、約±０．８Ｖであり、インバータのＣＭＯＳトランジスタの閾値電圧は±２．７Ｖであるので、アナログ回路を構成するＭＯＳトランジスタの閾値の絶対値は、論理回路を構成するＭＯＳトランジスタの閾値の絶対値より小さくなっている。
　よって、両者は、
「入力される信号が有する電圧が線形的に変化し、その変化に応じて内部に流れる電流量が変化するアナログ回路と、第１または第２の電圧を有する入力信号が入力され、この入力信号の電圧に応答して前記第１または第２の電圧を有する出力信号を出力する論理回路とを備えた半導体集積回路において、
　前記アナログ回路を構成する複数の第１導電型ＭＯＳトランジスタの閾値の絶対値は、前記論理回路を構成する複数の第１導電型ＭＯＳトランジスタの閾値の絶対値より小さいことを特徴とする半導体集積回路」の点で一致し、
１）本願請求項１に係る発明では、アナログ回路を構成する第１導電型のＭＯＳトランジスタは第２導電型の第１の半導体基体に形成し、論理回路を構成する第１導電型のＭＯＳトランジスタは第２導電型の第２の半導体基体に形成して、アナログ回路と論理回路とを異なる半導体基体に分けて形成しているのに対し、引用刊行物１に記載の発明では、アナログ回路と論理回路とを明確に分けていない点（相違点１）、
２）本願請求項１に係る発明では、アナログ回路を構成する第１導電型のＭＯＳトランジスタを形成した第１の半導体基体の不純物濃度より、閾値の高い論理回路を構成する第１導電型のＭＯＳトランジスタを形成した第２の半導体基体の不純物濃度が高いのに対し、引用刊行物１に記載の発明では、閾値を変える具体的な手法が記載されていない点（相違点２）、
３）本願請求項１に係る半導体集積回路が、第１導電型のＭＯＳトランジスタであるのに対し、引用刊行物１に記載の発明ではＣＭＯＳトランジスタである点（相違点３）、
 の３点で相違する。
　
４．当審の判断
　上記相違点について検討する。
　相違点１について、
　本願明細書第５９段落において、「ここではトランジスタが形成された基板またはウエル（総称して基体と言われることもある）」と記載されているので、本願請求項１に係る発明でいう半導体基体は、ウエルを含む概念である。アナログ回路と論理回路を構成する各ＭＯＳトランジスタを、それぞれ異なるウエル領域に形成することは、引用刊行物３に記載されているように周知のことであるので、引用刊行物１に記載の発明において、必要に応じてアナログ回路と論理回路とを分けて、それぞれを構成するＭＯＳトランジスタをそれぞれ異なる半導体基体に形成することは、当業者が容易になし得ることである。
　相違点２について
　ＭＯＳトランジスタの閾値を調整するために、ウエル領域の不純物濃度を異ならしめること、および、ＭＯＳトランジスタの閾値を高くするためにウエル領域の不純物濃度を高くすることは、引用刊行物２に記載されているように、周知の技術にすぎないので、引用刊行物１に記載の、閾値の異なるＭＯＳトランジスタの形成方法として、論理回路が形成された半導体基体の不純物濃度をアナログ回路が形成された半導体基体の不純物濃度よりも高く形成し、論理回路が形成される半導体基体のＭＯＳトランジスタの閾値電圧を高くすることは、当業者が容易になし得たものである。
　相違点３について
　引用刊行物１に記載のようなＣＭＯＳトランジスタは、ｎチャンネルＭＯＳトランジスタとｐチャンネルＭＯＳトランジスタとの２つのＭＯＳトランジスタから構成されており、本願請求項１に係る発明の第１導電型のＭＯＳトランジスタからなる半導体集積回路は、そのＣＭＯＳトランジスタの片方の導電型のトランジスタに注目することにより、当業者が容易になし得るものである。
　
５．むすび
　以上のとおり、本願請求項１に係る発明は、引用刊行物１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。したがって、他の請求項に係る発明については検討するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。