(57)【要約】記憶ブロックを識別するアドレスＡｄｄＳは、ブロック冗長判定部１３において被冗長ブロック記憶部１１に予め格納されているアドレス情報との間で一致比較が行なわれ、アドレス一致の判定によりブロック冗長判定部１３より冗長ブロック選択信号ＢＲＥＤが出力される。記憶ブロック列選択部１５では、ブロック冗長時に冗長ブロック選択信号ＢＲＥＤが活性化されることに応じて、アドレス信号ＡｄｄＢに関わらず冗長記憶ブロックのある記憶ブロック列が選択され、記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）が出力される。コラム冗長記憶部１７では、記憶ブロック列選択信号Ｓｍに応じた記憶ブロック列に配置されている冗長記憶ブロックに関するコラム冗長のアドレス情報が選択される。【特許請求の範囲】
【請求項１】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置であって、
少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、
入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、
前記冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、
冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、
前記列指示信号に応じて前記コラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする半導体記憶装置。
【請求項２】
前記ブロック列指示部は、
前記冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、
前記冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず前記冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記コラム冗長制御部は被冗長情報記憶部を備え、記憶ブロック列に含まれる、記憶ブロックまたは／および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、
被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、
各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
記憶素子は不揮発性記憶素子であり、前記記憶ブロックおよび前記冗長記憶ブロックは、一括消去の単位であることを特徴とする請求項１乃至６の少なくとも何れか一項に記載の半導体記憶装置。
【請求項８】
複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置であって、
記憶素子または／および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、
前記バイアス電圧供給部は、
非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、
冗長時、冗長選択信号に応じて前記アドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする半導体記憶装置。
【請求項９】
前記バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合、
前記バイアス電圧供給部は、
冗長記憶素子ごとに異なる冗長選択信号に応じたバイアス電圧値を供給することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記バイアス電圧供給部は、
前記アドレス情報または／および前記冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、
前記電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記電圧設定部は、直列接続された容量素子の容量比に応じて分圧比を設定することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
記憶素子は、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子はブロック冗長を行うための冗長記憶ブロックに含まれ、
前記アドレス情報は、ビット線長方向に記憶ブロックを識別するアドレス情報であり、前記冗長選択信号は、ブロック冗長により選択される冗長記憶ブロックの識別情報であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１３】
記憶素子および冗長記憶素子は不揮発性記憶素子であり、前記バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧であることを特徴とする請求項８乃至１２の少なくとも何れか一項に記載の半導体記憶装置。
【請求項１４】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置の冗長制御方法であって、
入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、
記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、
前記ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合には前記アドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、前記コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする半導体記憶装置の冗長制御方法。
【請求項１５】
複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置の冗長制御方法であって、
ビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給するに当たり、
非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、
冗長時に、前記アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする半導体記憶装置の冗長制御方法。
【発明の詳細な説明】
【技術分野】  本発明は、アクセス不良の記憶素子などを冗長救済する冗長制御機能を備える半導体記憶装置とその冗長制御方法に関するものである。特に、チップダイ上の面積効率と冗長救済効率との両立を図ると共に、適格な電圧バイアスの印加を図る冗長制御機能に関するものである。
【背景技術】  予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
下記に示す特許文献１では、第１７図に示すように、メモリアーキテクチャ１１０はｎ×ｍのメモリセクタで記憶素子のマトリックス１１１が構成されている。マトリックス１１１中に配置されるメモリセクタは、Ｖ１、Ｖ２、・・・、Ｖｎと表示された垂直セクタグループおよびＨ１、Ｈ２、・・・、Ｈｍと表示された水平セクタグループとで構成され、各垂直セクタグループＶ１、Ｖ２、・・・、Ｖｎに対し、各々１つの行冗長セクタＲ１、Ｒ２、・・・、Ｒｎが設けられている。
行デコーダ１１２および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス１１４には、アクセス対象の行アドレスＡＤｒが供給され、行アドレスＡＤｒが故障の行アドレスに一致する場合に、マトリックス１１４から行デコーダ１１２および列デコーダ１１３に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
また、下記に示す特許文献２では、第１８図に示すように、ワードラインデコーダＷＬＤＥＣ、ビットラインデコーダＡＢＬＤＥＣ、およびソースラインデコーダＡＳＬＤＥＣは、それぞれ１６個のセルアレイＡＣＬＡごとに設けられている。セルアレイＡＣＬＡはビットラインに沿って６４個のセクタと２個の冗長セクタから構成されている。２つの冗長セクタはセルアレイＡＣＬＡの両端に配置されている。
冗長セクタへの置換は、セルアレイＡＣＬＡごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイＡＣＬＡに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイＡＣＬＡごとに行なわれる。
また、下記に示す非特許文献では、第１９図に示すように、記憶素子アレイ領域を４つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に４つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
また、下記の示す特許文献３を第２０図に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。第２０図に示すように、メモリセルＭ１〜Ｍ８が例示的に示されており、ワード線Ｗ０〜Ｗｍおよびデータ線Ｄ０、Ｄ１、Ｄｊ、Ｄｊ＋１によりメモリアレイが構成されている。
各データ線Ｄ０〜Ｄｊ＋１は、選択信号Ｙ０、Ｙ１、Ｙｊ、Ｙｊ＋１を受ける列選択スイッチＭＯＳＦＥＴＱ２０、Ｑ２１、Ｑ２４、Ｑ２５を介して、共通データ線ＣＤに接続される。共通データ線ＣＤは、書き込み負荷回路ＷＡ０の出力端子に接続される。
書き込み負荷回路ＷＡ０は、書き込み用のデータ入力バッファの出力信号Ｄ１を受けるＭＯＳＦＥＴＱ１５、可変抵抗回路ＶＲおよび制御信号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７からなる直列回路から構成され、高電圧端子ＶＰＰの電圧を共通データ線ＣＤに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック（不図示）を選択するブロック選択アドレスＡＸをブロックデコーダ回路ＤＥに入力し、選択されるメモリブロックに応じて可変抵抗ＶＲの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。
ここで、前述の先行技術文献は以下の通りである。
【特許文献１】特開２００１−２２９６９１号公報
【特許文献２】特開２００２−２６９９９４号公報
【特許文献３】特開平６−１５０６７０号公報
非特許文献：ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３７，ｐｐ．１４８５−１４９２，Ｎｏｖ．２００２
上記特許文献１、２に記載の技術では、垂直セクタグループごと（特許文献１）またはセルアレイＡＣＬＡごと（特許文献２）に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
しかしながら、半導体記憶装置におけるメモリセルなどのアクセス不良は、全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
しかしながら、上記非特許文献では冗長セクタは、バンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線およびビット線に接続され、更に、専用のロウデコーダおよびコラムデコーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、ワード線およびビット線が各バンクのメモリセクタとは異なるため専用のコラム冗長判定回路を備える必要がある。
これらの専用配線および専用回路が配置されるチップダイ上の占有面積によりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
また、上記特許文献３に記載の技術では、プログラム時に書き込み負荷回路ＷＡ０を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路ＷＡ０から順次離間して配置されるメモリブロックを選択するブロック選択アドレスＡＸに応じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが可能ではある。
しかしながら、上記特許文献３における書き込み電圧の調整は、ブロック選択アドレスＡＸに応じて行われるのみである。不良メモリブロックを冗長メモリブロックに置換している場合に、冗長ブロックの配置位置に関わらず、書き込み負荷回路ＷＡ０は不良メモリブロックの配置位置を示すブロック選択アドレスＡＸに応じて書き込み電圧を形成してしまう。形成される書き込み電圧は、不良メモリブロックの配置位置において調整された電圧値であり、このブロックから置換された冗長ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してその配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することを目的とする。
【発明の開示】
前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置では、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開されており、少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、列指示信号に応じてコラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする。
上記の半導体記憶装置では、入力されるアドレス情報を含む記憶ブロックが置換される場合に、ブロック冗長判定部により少なくとも一つの冗長記憶ブロックのうち何れか一つが選択され、冗長ブロック選択信号が出力される。冗長ブロック選択信号を受けたブロック列指示部では、冗長記憶ブロックが含まれる記憶ブロック列を指示する列指示信号が出力され、コラム冗長制御部により、列指示信号に応じて冗長記憶ブロックのコラム冗長制御が行われる。
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き換えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
ここで、ブロック列指示部は、冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする。これにより、ブロック冗長が行われない場合には、入力されたアドレス情報に応じた記憶ブロック列においてコラム冗長を行いながら、ブロック冗長時には、アドレス情報に関わらず冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長制御を行い冗長記憶ブロックのコラム冗長を行うことができる。
また、コラム冗長制御部は被冗長情報記憶回路を備え、記憶ブロック列に含まれる、記憶ブロックまたは／および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする。記憶ブロック列ごとに記憶ブロックについての被冗長アドレス情報が格納されると共に、冗長記憶ブロックを備える記憶ブロック列については、記憶ブロックと冗長記憶ブロックについての被冗長アドレス情報が格納される。
更に、上記半導体記憶装置は、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の欠陥記憶ブロックをブロック冗長する。
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
加えて、冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする。
これにより、冗長記憶ブロックが各記憶ブロック列に分散配置されるので、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置してもよい。ここで、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、記憶ブロック列の一角に存在するので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、記憶ブロックおよび冗長記憶ブロックは、一括消去される単位である。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置では、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されており、記憶素子または／および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、バイアス電圧供給部は、非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、冗長時、冗長選択信号に応じてアドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする。
バイアス電圧供給によりビット線を介して、記憶素子または／および冗長記憶素子に電圧をバイアスする際、非冗長時にアクセスされる記憶素子には、ビット線接続位置を示すアドレス情報に応じてこの記憶素子までのビット線長に応じた電圧が供給される。冗長時にアクセスされる冗長記憶素子には、冗長選択信号に応じてこの冗長記憶素子までのビット線長に応じた電圧が供給される。このとき、バイアス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高いバイアス電圧が供給される。
これにより、バイアス電圧供給部からビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わらず、記憶素子または／および冗長記憶素子を所定の電圧値でバイアスすることができる。
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供給することにより、各々の冗長記憶素子に所定のバイアス電圧を供給することができる。
ここで、バイアス電圧供給部は、アドレス情報または／および冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることが好ましい。これにより、アドレス情報または／および冗長選択信号に応じて分圧比が調整されて目的のバイアス電圧値を得ることができる。
このとき、電圧設定部での分圧比は、直列接続された容量素子の容量比に応じて設定されることが好ましい。これにより、定常的な電流消費を有することなく、電圧を分圧することができる。
また、記憶素子が、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロックに含まれ、アドレス情報が、ビット線長方向に記憶ブロックを識別するアドレス情報であり、冗長選択信号が、ブロック冗長により選択される冗長記憶ブロックの識別情報であれば、記憶ブロックおよび冗長記憶ブロック単位でバイアス電圧の調整を行うことができる。
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧である。
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置の冗長制御方法は、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置において、入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする。
上記の半導体記憶装置の冗長制御方法では、ブロック冗長判定ステップにより入力されるアドレス情報に対して冗長記憶ブロックにブロック冗長を行うか否かが判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか否かが判定されるに当たり、コラム冗長制御ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供する。ここで、冗長記憶ブロックは、少なくとも一つの記憶ブロック列にビット線が共有されて構成されている。
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き替えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率の向上させることができる。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置について、ビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給するに当たり、非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、冗長時に、アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする。
ビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対しては、ビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じてバイアス電圧値が決められ、第二電圧調整ステップにより冗長時にアクセスされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長選択信号に応じてバイアス電圧が決められる。このとき、ビット線を介して供給されるビット線長が長いほど高電圧のバイアス電圧を供給する。
これにより、バイアス電圧の供給源からビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、ビット線長の距離に関わらず、記憶素子または／および冗長記憶素子を所定の電圧値でバイアスすることができる。
【図面の簡単な説明】  第１図は、半導体記憶装置における記憶ブロックの配置を例示するレイアウト模式図である。
第２図は、第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロック配置を示すレイアウト模式図である。
第３図は、第一実施形態に係る冗長判定を行う際の手続きを示す図である。
第４図は、第一の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
第５図は、第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶ブロック配置を示すレイアウト模式図である。
第６図は、第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
第７図は、第二の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
第８図は、第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶ブロック配置を示すレイアウト模式図である。
第９図は、第二実施形態に係るバイアス電圧供給を行う際の第四の冗長記憶ブロック配置を示すレイアウト模式図である。
第１０図は、第四の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第１１図は、バイアス電圧供給部における電圧設定部による分圧比の設定を示す図である。
第１２図は、第二実施形態に係るバイアス電圧供給を行う際の第五の冗長記憶ブロック配置を示すレイアウト模式図である。
第１３図は、第五の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第１４図は、第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブロック配置を示すレイアウト模式図である。
第１５図は、第六の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第１６図は、第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブロック配置を示すレイアウト模式図である。
第１７図は、特許文献１の冗長セクタ構成を示す概念図である。
第１８図は、特許文献２の冗長セクタ構成を示す概念図である。
第１９図は、非特許文献の冗長セクタ構成を示す概念図である。
第２０図は、特許文献３におけるバイアス電圧供給を示す回路図である。
【発明を実施するための最良の形態】  以下、本発明の半導体記憶装置および半導体記憶装置の冗長制御方法について具体化した実施形態を第１図乃至第１６図に基づき図面を参照しつつ詳細に説明する。
第１図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。第１図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第１図では、大容量を確保するラージバンクを２バンク（バンクＢ、バンクＣ）備え、比較的小容量で構成されるスモールバンクを２バンク（バンクＡ、バンクＤ）備える構成である。スモールバンク（バンクＡ、Ｄ）の各々には、１セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクＡ、Ｄ内には、１記憶ブロックの区画が記憶ブロックの未配置領域１１Ａ、１１Ｄとして残ることとなる。
第１図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第２図に第一の冗長記憶ブロック配置を示す。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。ラージバンクＢとスモールバンクＡとの間にある周辺回路領域の一部に、記憶ブロック列（ｍ＝３）と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
以下の説明では、バンクＢについて説明するが、バンクＣについても同様な構成とすることができることは言うまでもない。また、スモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができる。
記憶ブロック列を識別するアドレスをアドレス信号Ａｅ、Ａｆとする。バンクＢに配置され、図中、左端から右方に向かうコラム方向に、ｍ＝０乃至３で識別される４列の記憶ブロック列は、（Ａｅ、Ａｆ）＝（０、０）、（０、１）、（１、０）、（１、１）で選択される。また、記憶ブロックのコラム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号ＳＥＬｎ（ｎ＝０、１、・・・）により識別されるものとする。
第３図に示す第一実施形態の冗長判定手続きでは、入力されるアドレス信号Ａｄｄに応じてブロック冗長の有無が判断され、ブロック冗長される場合に冗長記憶ブロック内でのコラム冗長が判断される。
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長記憶ブロックを備えて冗長救済を行う際、被冗長ブロックに応じて記憶ブロック列を越えて冗長救済される場合がある。この場合に、冗長記憶ブロックが配置されている記憶ブロック列を認識して、このブロック列に対してコラム冗長を行うことが必要となる。記憶ブロック列に配置されている通常の記憶ブロック群と同ブロック列に配置されている冗長記憶ブロックとでグローバルビット線を共有しているので、後述する記憶ブロック列選択信号Ｓｍに応じて記憶ブロック列を認識すれば、冗長記憶ブロックにおけるコラム冗長を通常の記憶ブロックのコラム冗長と同じ制御で行うことができる。
第３図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号Ａｄｄが入力されると、このうち記憶ブロックを識別するアドレスＡｄｄＳは、冗長救済されるべき記憶ブロック（被冗長ブロック）として被冗長ブロック記憶部１１に予め格納されているアドレス情報との間で一致比較が、ブロック冗長判定部１３において行なわれる。アドレスが一致すると判定されるとブロック冗長判定部１３より冗長ブロック選択信号ＢＲＥＤが出力される。冗長ブロック選択信号ＢＲＥＤは、冗長記憶ブロックへのアクセス位置を制御する図示しない冗長部に入力されると共に、記憶ブロック列選択部１５に入力される。
記憶ブロック列選択部１５には、アドレス信号Ａｄｄのうち記憶ブロック列を識別するアドレス信号ＡｄｄＢが入力される。記憶ブロック列選択部１５では、冗長ブロック選択信号ＢＲＥＤが活性化されていない場合にはアドレス信号ＡｄｄＢに応じて、冗長ブロック選択信号ＢＲＥＤが活性化されている場合にはアドレス信号ＡｄｄＢに関わらず冗長ブロック選択信号ＢＲＥＤに応じて所定の記憶ブロック列ｍ（ｍ＝０乃至３の何れか一つ）を選択する記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）が出力され、後段のコラム冗長記憶部１７に入力される。
コラム冗長記憶部１７では、入力される記憶ブロック列選択信号Ｓｍに応じ、アクセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選択される。このアドレス情報と入力されるアドレス信号とはコラム冗長判定部１９において、一致比較の判定が行なわれる。アドレスが一致すると判定されるとコラム冗長判定部１９より冗長コラム選択信号ＣＲＥＤが出力される。冗長コラム選択信号ＣＲＥＤは、コラム冗長を制御する図示しない冗長部に入力される。
第４図には、第一の冗長記憶ブロック配置（第２図）において冗長判定を行う際の記憶ブロック列選択部１５の具体的な構成例を示している。
記憶ブロック列を識別するアドレス信号Ａｅ、Ａｆの各論理組み合わせが、冗長ブロック選択信号ＢＲＥＤの反転信号と共に論理積部に入力されている。このうちアドレス信号Ａｅ、Ａｆが入力されている論理積部では、その出力信号が冗長ブロック選択信号ＢＲＥＤと共に論理和部に入力され、その出力信号が記憶ブロック列選択信号Ｓ３となる。また、アドレス信号Ａｅ、Ａｆのその他の論理組み合わせ（Ａｅ／、Ａｆ／）、（Ａｅ、Ａｆ／）、（Ａｅ／、Ａｆ）は、論理積部の出力信号が記憶ブロック列選択信号Ｓ１乃至Ｓ３となる。
すなわち、冗長ブロック選択信号ＢＲＥＤが非活性（ローレベル）でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ａｅ、Ａｆの論理組み合わせに応じて記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号ＢＲＥＤが活性化（ハイレベル）されブロック冗長が行われる場合には、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化（ローレベル）されるところ、冗長ブロック選択信号ＢＲＥＤに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号Ｓ３が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列（ｍ＝３）が選択される。
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、ｍ＝３の他、ｍ＝０乃至２の何れの位置でも同様の作用・効果が得られることはいうまでもない。Ｙデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
第１図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第５図に第二の冗長記憶ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配置される場合の実施形態である。ラージバンクＢの各記憶ブロック列（ｍ＝０乃至３）の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶サブブロックが配置されている。
第５図ではバンクＢについて示しているが、バンクＣについても同様な構成とすることができることは言うまでもない。また、スモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができる。
冗長記憶サブブロックは、冗長記憶ブロックのロウ方向を記憶ブロック列数（この場合４）で分割したものであり、記憶ブロック列に配置されている４つの冗長記憶サブブロックで１つの冗長記憶ブロックを構成している。
第６図に具体的な概念図を示す。ｍ＝１の記憶ブロック列に配置されている記憶ブロックをブロック冗長するものとしたが、他の記憶ブロック列（ｍ＝０、２、３）に配置されている場合も同様に、アドレス信号Ａｂ、Ａｃの論理組み合わせに応じて識別されるロウ方向ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、（Ａｂ、Ａｃ）＝（０、０）で識別される記憶素子領域はｍ＝０の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、０）で識別される記憶素子領域はｍ＝１の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（０、１）で識別される記憶素子領域はｍ＝２の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、１）で識別される記憶素子領域はｍ＝３の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。ブロック冗長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、各記憶ブロック列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。
冗長記憶ブロック、具体的には各記憶ブロック列に分割配置されている冗長記憶サブブロックには、専用のグローバルビット線およびそのデコード回路等は不要であり、また、冗長記憶サブブロックが各列に均等に配置されていることから記憶ブロック列間のレイアウト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発生せず効率良く配線の集積化を行うことができる。冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
第７図には、第二の冗長記憶ブロック配置（第５図）において冗長判定を行う際の記憶ブロック列選択部１５（第３図）の具体的な構成例を示している。
記憶ブロック列選択信号Ｓ０乃至Ｓ３は、二つの論理積部による出力信号の論理和演算結果として得られる。一方の論理積部には、記憶ブロック内のロウ方向を１／４に分割するアドレス信号Ａｂ、Ａｃの各論理組み合わせが、冗長ブロック選択信号ＢＲＥＤと共に入力されている。他方の論理積部には、記憶ブロック列を識別するアドレス信号Ａｅ、Ａｆの各論理組み合わせが、冗長ブロック選択信号ＢＲＥＤの反転信号と共に入力されている。
冗長ブロック選択信号ＢＲＥＤが非活性（ローレベル）でありブロック冗長が行われない場合には、一方の論理積部からはアドレス信号Ａｂ、Ａｃに関わらずローレベルの信号が出力される。これに対して、他方の論理積部では、アドレス信号Ａｅ、Ａｆの論理組み合わせに応じて何れか一つの論理積部が活性化（ハイレベル）される。論理和部を介してアドレス信号Ａｅ、Ａｆの論理組み合わせに応じた何れか一つの記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号ＢＲＥＤが活性化（ハイレベル）されブロック冗長が行われる場合には、他方の論理積部からは、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらずローレベルの信号が出力される。これに対して、一方の論理積部では、アドレス信号Ａｂ、Ａｃの論理組み合わせに応じて何れか一つの論理積部が活性化（ハイレベル）される。論理和部を介してアドレス信号Ａｂ、Ａｃに応じた何れか一つの記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、記憶ブロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記憶サブブロックが配置されている記憶ブロック列が選択される。
第１図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第８図に第三の冗長記憶ブロック配置を示す。ここでは、スモールバンク（バンクＡ、Ｄ）に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
以下の説明では、バンクＡについて説明するが、バンクＤについても同様な構成とすることができることは言うまでもない。また、ラージバンク（バンクＢ、Ｃ）についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
バンクＡにおいては、先頭番地の記憶ブロックをブートセクタとして、バンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に１ブロック分の空き領域が生ずる。第８図においては、ＳＥＬ１６に示される記憶ブロック行であって、ｍ＝０の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未配置領域に冗長記憶ブロックを配置する。
第三の冗長記憶ブロック配置（第８図）において冗長判定を行う際の記憶ブロック列選択部１５（第３図）は、第一の冗長記憶ブロック配置（第２図）において冗長判定を行う際の記憶ブロック列選択部１５の構成例（第４図）と同様な構成を有している。
第三の冗長記憶ブロック配置では、第４図における論理和部を記憶ブロック列選択信号Ｓ３の位置に代えて記憶ブロック列選択信号Ｓ０の位置に備えればよい。
これにより、冗長ブロック選択信号ＢＲＥＤが非活性（ローレベル）でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ａｅ、Ａｆの論理組み合わせにより各記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）され、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号ＢＲＥＤが活性化（ハイレベル）されブロック冗長が行われる場合には、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化（ローレベル）されるところ、冗長ブロック選択信号ＢＲＥＤに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号Ｓ０が活性化（ハイレベル）され、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列が選択される。
次に、第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットエレクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法は、ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより行なわれる。ここでこの注入方法において記憶素子の端子間電圧差は、通常の読み出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大きな電圧を印加しながら大きな電流を流してホットエレクトロンを発生させフローティングゲートへ電子を注入させることにより行われることが一般的である。
ビット線へのバイアス電圧供給は、冗長信号ＲＥＤが活性化された冗長時にアドレス信号Ａｄｄに応じてバイアス電圧Ｖｐｒｏｇが調整される電圧制御部２１により行われる。Ｙデコーダ２３により選択されるグローバルビット線ＧＢＬを介して電荷が供給される。このときグローバルビット線ＧＢＬには有限の配線抵抗が存在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベルを確保するため、電圧制御部２１からＹデコーダ２３を介して記憶素子までのビット線長に応じてバイアス電圧Ｖｐｒｏｇを調整することが重要である。
第９図に示す第四の冗長記憶ブロック配置では、バイアス電圧の調整を、冗長記憶ブロックを含む記憶ブロックの配置位置に応じて行う。すなわち、電圧制御部２１から遠距離に属する記憶ブロックのグループ（グループＩ）の記憶素子にバイアス印加する場合には、バイアス電圧Ｖｐｒｏｇは高い電圧レベルとする（Ｖｐｒｏｇ＝ＶＨ）。これに対して、電圧制御部２１から近距離に属する記憶ブロックのグループ（グループＩＩＩ）の記憶素子にバイアス印加する場合には、バイアス電圧Ｖｐｒｏｇは低い電圧レベルとする（Ｖｐｒｏｇ＝ＶＬ）（ＶＬ＜ＶＨ）。グループＩとグループＩＩＩとの中間距離に属する記憶ブロックのグループ（グループＩＩ）の記憶素子にバイアス印加する場合には、バイアス電圧Ｖｐｒｏｇは中間的な電圧レベルとする（Ｖｐｒｏｇ＝ＶＭ）（ＶＬ＜ＶＭ＜ＶＨ）。
第９図では、冗長記憶ブロックは電圧制御部２１から最遠点に配置されており、グループＩに属している。記憶ブロックの配置位置を示すアドレスに応じてバイアス電圧を調整すると共に、冗長記憶ブロックへのアクセスの際にもバイアス電圧を調整する回路構成例を、第１０図に示す。
第１０図に示す第四の冗長記憶ブロック配置に係るバイアス電圧供給部では、負側入力端子に基準電圧Ｖｒｅｆが入力された増幅器Ａ１と増幅器Ａ１によりゲート端子が駆動されるＰＭＯＳトランジスタＰ１とを備えて、バイアス電圧Ｖｐｒｏｇの電圧値が調整される。ＰＭＯＳトランジスタＰ１は、ソース端子に電圧ＶＢＳが供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧Ｖｐｒｏｇが出力される。
増幅器Ａ１の正側入力端子Ｎ１は、バイアス電圧Ｖｐｒｏｇおよび接地電圧の各々に容量素子Ｃ１およびＣ０を介して接続されている。正側入力端子Ｎ１は更に、容量素子Ｃ２、Ｃ３の一端子が接続されており、他端子は、正側電圧レベルをバイアス電圧Ｖｐｒｏｇとし負側電圧レベルを接地電圧とするインバータ回路Ｉ１、Ｉ２の出力端子に接続されている。インバータ回路Ｉ１の入力端子は、冗長信号ＲＥＤとグループＩに配置されている記憶ブロックを選択することを示すアドレス信号Ａｄｄ（Ｉ）とが入力されている論理和回路Ｇ１により制御される。インバータ回路１２の入力端子は、冗長信号ＲＥＤ、およびグループＩ、ＩＩに配置されている記憶ブロックを選択することを示すアドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）が入力されている論理和回路Ｇ２により制御される。
インバータ回路Ｉ１、Ｉ２では、ＰＭＯＳ／ＮＭＯＳトランジスタが排他的に導通することにより、容量素子Ｃ２、Ｃ３の他端子が、バイアス電圧Ｖｐｒｏｇあるいは接地電圧に接続される。
バイアス電圧Ｖｐｒｏｇの電圧調整は、第１１図に示す直列接続された容量素子ＣＵ、ＣＬにより行われる。容量素子ＣＵ、ＣＬの接続点がノードＮ１であり、増幅器Ａ１によりノードＮ１の電圧レベルが基準電圧Ｖｒｅｆに略等しく調整されることにより、容量素子の電圧按分式（Ｖｐｒｏｇ＝（１＋ＣＬ／ＣＵ）×Ｖｒｅｆ）に応じてバイアス電圧Ｖｐｒｏｇが所望の電圧値に調整される。ここで、冗長信号ＲＥＤ、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じて、容量素子Ｃ２、Ｃ３の他端子はバイアス電圧Ｖｐｒｏｇまたは接地電圧のいずれかに接続される。すなわち、容量素子ＣＵとして構成され、または容量素子ＣＬとして構成される。バイアス電圧Ｖｐｒｏｇの電圧値を必要に応じて可変に調整することができる。
具体的には、非冗長時（ＲＥＤ＝Ｌｏ）にグループＩの記憶ブロックが選択される（Ａｄｄ（Ｉ）＝Ｈｉ、Ａｄｄ（ＩＩ）＝Ｌｏ）場合、あるいは冗長時（ＲＥＤ＝Ｈｉ）には、論理和回路Ｇ１、Ｇ２の出力信号は共にハイレベルとなる。インバータ回路Ｉ１、Ｉ２では共にＮＭＯＳトランジスタが導通して、容量素子Ｃ２、Ｃ３の他端子は接地電圧に接続される。容量素子Ｃ２、Ｃ３は容量素子Ｃ０に加算され、容量素子ＣＬ＝Ｃ０＋Ｃ２＋Ｃ３、容量素子ＣＵ＝Ｃ１となる。バイアス電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝（１＋（Ｃ０＋Ｃ２＋Ｃ３）／Ｃ１）×Ｖｒｅｆ・・（１）
となる。
また、非冗長時（ＲＥＤ＝Ｌｏ）にグループＩＩの記憶ブロックが選択される（Ａｄｄ（Ｉ）＝Ｌｏ、Ａｄｄ（ＩＩ）＝Ｈｉ）場合には、論理和回路Ｇ１の出力信号はローレベル、論理和回路Ｇ２の出力信号はハイレベルとなる。インバータ回路Ｉ１／Ｉ２では、各々ＰＭＯＳ／ＮＭＯＳトランジスタが導通して、容量素子Ｃ２／Ｃ３の他端子は、各々バイアス電圧Ｖｐｒｏｇ／接地電圧に接続される。容量素子Ｃ２は容量素子Ｃ１に、容量素子Ｃ３は容量素子Ｃ０に加算され、容量素子ＣＬ＝Ｃ０＋Ｃ３、容量素子ＣＵ＝Ｃ１＋Ｃ２となる。バイアス電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝（１＋（Ｃ０＋Ｃ３）／（Ｃ１＋Ｃ２））×Ｖｒｅｆ・・（２）
となる。
更に、非冗長時（ＲＥＤ＝Ｌｏ）にグループＩＩＩの記憶ブロックが選択される（Ａｄｄ（Ｉ）＝Ｌｏ、Ａｄｄ（ＩＩ）＝Ｌｏ）場合には、論理和回路Ｇ１、Ｇ２の出力信号は共にローレベルとなる。インバータ回路Ｉ１、Ｉ２では共にＰＭＯＳトランジスタが導通して、容量素子Ｃ２、Ｃ３の他端子はバイアス電圧Ｖｐｒｏｇに接続される。容量素子Ｃ２、Ｃ３は容量素子Ｃ１に加算され、容量素子ＣＬ＝Ｃ０、容量素子ＣＵ＝Ｃ１＋Ｃ２＋Ｃ３となる。バイアス電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝（１＋Ｃ０／（Ｃ１＋Ｃ２＋Ｃ３））×Ｖｒｅｆ・・（３）
となる。
アドレス信号により選択される記憶ブロックの位置に応じて、更に冗長救済時の冗長記憶ブロックの位置に応じて、容量素子Ｃ２、Ｃ３の接続を変更してバイアス電圧Ｖｐｒｏｇの電圧値を調整することができる。電圧制御部から最遠点に冗長記憶ブロックがある第四の冗長記憶ブロック配置（第９図）では、ブロック冗長の際、アドレス信号に関わらず、式（１）に示す最も高電圧の電圧値をバイアス電圧Ｖｐｒｏｇとして供給することができるので、ブロック冗長時のバイアス電圧Ｖｐｒｏｇの電圧値を高電圧レベルとして冗長記憶ブロックに十分なバイアス電圧を印加することができる。
第１２図に示す第五の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置（第９図）において冗長記憶ブロックが電圧制御部２１から最遠点に配置されていることに代えて、冗長記憶ブロックは最近点に配置されている。すなわち、冗長記憶ブロックは、電圧制御部２１から近距離に属する記憶ブロックのグループ（グループＩＩＩ）に属している。
第１３図に示すバイアス電圧の調整回路例では、第１０図に示す回路における論理和回路Ｇ１、Ｇ２に代えて、ノア論理回路Ｇ３、論理積回路Ｇ５を備える。ノア論理回路Ｇ３には、冗長信号ＲＥＤと、アドレス信号Ａｄｄ（Ｉ）が論理反転回路Ｇ４に入力されて論理反転された信号とが入力されている。また、論理積回路Ｇ５には、冗長信号ＲＥＤが論理反転回路Ｇ６に入力され論理反転された信号と、アドレス信号Ａｄｄ（Ｉ）およびＡｄｄ（ＩＩ）が論理和回路Ｇ７の出力信号とが入力されている。
冗長信号ＲＥＤ、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じて、容量素子Ｃ２、Ｃ３の他端子がバイアス電圧Ｖｐｒｏｇまたは接地電圧のいずれかに接続され、容量素子ＣＵまたはＣＬとして構成されることにより、バイアス電圧Ｖｐｒｏｇの電圧値を可変に調整することができる点は、第１０図の場合と同様である。
第１３図では、冗長時（ＲＥＤ＝Ｈｉ）には、ノア論理回路Ｇ３、論理積回路Ｇ５の出力信号は共にローレベルとなる。インバータ回路Ｉ１、Ｉ２では共にＰＭＯＳトランジスタが導通して、容量素子Ｃ２、Ｃ３の他端子はバイアス電圧Ｖｐｒｏｇに接続される。容量素子Ｃ２、Ｃ３は容量素子Ｃ１に加算され、容量素子ＣＬ＝Ｃ０、容量素子ＣＵ＝Ｃ１＋Ｃ２＋Ｃ３となる。バイアス電圧Ｖｐｒｏｇは、式（３）となる。冗長信号ＲＥＤの活性化（ハイレベル）に応じて、アドレス信号に関わらず、式（３）に示す最も低電圧の電圧値をバイアス電圧Ｖｐｒｏｇとして供給することができるので、ブロック冗長時のバイアス電圧Ｖｐｒｏｇの電圧値を冗長記憶ブロックに適切なバイアス電圧として印加することができる。
第１４図に示す第六の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置（第９図）および第五の冗長記憶ブロック配置（第１２図）における冗長記憶ブロックの電圧制御部２１からの配置位置に比して、中間位置に配置されている。すなわち、冗長記憶ブロックは、電圧制御部２１から中間距離に属する記憶ブロックのグループ（グループＩＩ）に属している。
第１５図に示すバイアス電圧の調整回路例では、第１０図に示す回路における論理和回路Ｇ１に代えてノア論理回路Ｇ３を備え、アドレス信号Ａｄｄ（Ｉ）が論理反転回路Ｇ４に入力されて論理反転された上でノア論理回路Ｇ３に入力されている。冗長信号ＲＥＤ、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じて、容量素子Ｃ２、Ｃ３の他端子がバイアス電圧Ｖｐｒｏｇまたは接地電圧のいずれかに接続され、容量素子ＣＵまたはＣＬとして構成されることにより、バイアス電圧Ｖｐｒｏｇの電圧値を可変に調整することができる点は、第１０図および第１３図の場合と同様である。
第１５図では、冗長時（ＲＥＤ＝Ｈｉ）には、ノア論理回路Ｇ３の出力信号はローレベルに、論理積回路Ｇ２の出力信号はハイレベルとなる。インバータ回路Ｉ１／Ｉ２では、各々ＰＭＯＳ／ＮＭＯＳトランジスタが導通して、容量素子Ｃ２／Ｃ３の他端子は、各々バイアス電圧Ｖｐｒｏｇ／接地電圧に接続される。容量素子Ｃ２は容量素子Ｃ１に加算され、容量素子Ｃ３は容量素子Ｃ０に加算される。容量素子ＣＬ＝Ｃ０＋Ｃ３、容量素子ＣＵ＝Ｃ１＋Ｃ２となる。バイアス電圧Ｖｐｒｏｇは、式（２）となる。冗長信号ＲＥＤの活性化（ハイレベル）に応じて、アドレス信号に関わらず、式（２）に示す中間電圧レベルの電圧値をバイアス電圧Ｖｐｒｏｇとして供給することができるので、ブロック冗長時のバイアス電圧Ｖｐｒｏｇの電圧値を冗長記憶ブロックに十分なバイアス電圧として印加することができる。
第１６図に示す第七の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置（第９図）および第五の冗長記憶ブロック配置（第１２図）を組み合わせた構成を有している。冗長記憶ブロックが、電圧制御部２１から最遠点および最近点に配置されており、記憶ブロックの配置グループとして、グループＩおよびグループＩＩＩに属している。
更に第１６図では、１つの記憶ブロック列に属する複数の記憶ブロックが冗長救済される場合を示している。すなわち、記憶ブロック２５は冗長救済されて、グループＩにあって同一の記憶ブロック列に属する冗長記憶ブロック２５Ｒにブロック冗長され（図中、（１））、記憶ブロック２６は冗長救済されて、グループＩＩＩにあって同一の記憶ブロック列に属する冗長記憶ブロック２６Ｒにブロック冗長され（図中、（２））、更に、記憶ブロック２７は冗長救済されて、グループＩにあって異なる記憶ブロック列に属する冗長記憶ブロック２７Ｒにブロック冗長され（図中、（３））、記憶ブロック２８は冗長救済されて、グループＩＩＩにあって異なる記憶ブロック列に属する冗長記憶ブロック２８Ｒにブロック冗長される（図中、（３））ものとする。
この場合、個々の記憶ブロック２５乃至２８に対するブロック冗長に当たっては、冗長救済される記憶ブロック２５乃至２８ごとに冗長信号ＲＥＤ（Ｎ）（Ｎ＝１乃至４）を備えることにより、また必要に応じて記憶ブロック２５乃至２８を識別するアドレス信号等と共に、冗長救済先の冗長記憶ブロック２５Ｒ乃至２８Ｒの配置位置等を識別する必要がある。電圧制御部２１では、冗長信号ＲＥＤ（Ｎ）およびアドレス信号に応じて冗長救済先の冗長記憶ブロック２５Ｒ乃至２８Ｒを識別して、冗長記憶ブロック２５Ｒ乃至２８Ｒが配置されている位置までのビット線長に応じたバイアス電圧Ｖｐｒｏｇを出力する。
以上、詳細に説明したように本発明の第一実施形態によれば、半導体記憶装置において冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号の一例である記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）に応じて冗長記憶ブロックが配置されている記憶ブロック列を選択してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに置換がされたとしても、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
ここで、ブロック列指示部の一例である記憶ブロック列選択部１５により、ブロック冗長が行われない場合には、入力されたアドレス情報ＡｄｄＢに応じた記憶ブロック列に対してコラム冗長記憶部１７およびコラム冗長判定部１９により、必要に応じてコラム冗長が行われる。また、ブロック冗長時には、アドレス情報ＡｄｄＢに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部１７およびコラム冗長判定部１９により、必要に応じてコラム冗長が行われる。
また、ブロック冗長判定部１３において、入力されたアドレスＡｄｄＳと被冗長ブロック記憶部１１に予め格納されているアドレス情報とを、一致比較する手続きがブロック冗長判定ステップの一例である。また、コラム冗長判定部１９において、入力されたアドレスＡｄｄとコラム冗長記憶部１７に予め格納されているアドレス情報とを、一致比較する手続きがコラム冗長判定ステップである。更に、記憶ブロック列選択部１５において、選択された記憶ブロックまたは冗長記憶ブロックが配置されている記憶ブロック列を選択する手続きがコラム冗長制御ステップである。
また、バンクＡ乃至Ｄにより区画される互いに隣接する４列の記憶ブロック列（ｍ＝０乃至３）を被冗長ユニットとし、被冗長ユニットごとに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることで、製造工程や回路構成の改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、第一の冗長記憶ブロック配置（第２図）または第三の冗長記憶ブロック配置（第８図）に示すように、冗長記憶ブロックが特定の記憶ブロック列に局在する場合には、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と、共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
更に、第三の冗長記憶ブロック配置（第８図）では、冗長記憶ブロックは記憶ブロックの未配置領域に配置されるので、記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はないと同時に、ビット線およびワード線を周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。
また、第二の冗長記憶ブロック配置（第５図）に示すように、冗長記憶ブロックが記憶ブロック列ごとに冗長記憶サブブロックに分割して配置される場合、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、本発明の第二実施形態によれば、バイアス電圧供給部の一例である電圧制御部２１から、記憶ブロックまたは冗長記憶ブロックまでのグローバルビット線ＧＢＬ長が長いほど高電圧のバイアス電圧Ｖｐｒｏｇが供給されるので、グローバルビット線ＧＢＬの配線抵抗による電圧降下の影響を緩和することができ、電圧制御部２１からの距離に関わらず、記憶ブロック内の記憶素子または冗長記憶ブロック内の冗長記憶素子を所定の電圧値でバイアスすることができる。
更に、第七の冗長記憶ブロック配置（第１６図）に示すように、電圧制御部２１からの距離が異なる複数の冗長記憶ブロックを備える場合には、冗長記憶ブロックごとに異なる冗長信号ＲＥＤ（Ｎ）に応じてバイアス電圧Ｖｐｒｏｇの電圧値を供給することにより、各々の冗長記憶ブロックの冗長記憶素子に所定のバイアス電圧を供給することができる。
ここで、第１０図、第１３図、第１５図に示される電圧制御部２１の回路構成例において、容量素子Ｃ０乃至Ｃ３、インバータ回路Ｉ１、Ｉ２、およびその制御回路Ｇ１乃至Ｇ７が電圧設定部の一例であり、増幅器Ａ１およびＰＭＯＳトランジスタＰ１が電圧調整部の一例である。電圧設定部では、第１１図に示すように、直列接続される容量素子の容量比によりバイアス電圧Ｖｐｒｏｇが分圧されるので、分圧に際し定常的に電流が流れることはない。
また、第１０図、第１３図、第１５図に示される電圧制御部２１においては、非冗長時、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じてバイアス電圧Ｖｐｒｏｇの電圧値が調整される第一電圧調整ステップを有すると共に、冗長時に、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に関わらず、冗長信号ＲＥＤの活性化に応じてバイアス電圧Ｖｐｒｏｇの電圧値が調整される第二電圧調整ステップを有している。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第一実施形態では、第一乃至第三の冗長記憶ブロック配置の各々について、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の冗長記憶ブロック配置が任意に組み合わされた冗長構成についても、冗長記憶ブロックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブロック列選択信号に応じてコラム冗長を行うことができる。
また、第二実施形態においては、冗長記憶ブロックの配置位置が記憶ブロック列間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、冗長救済先を選択する冗長信号ＲＥＤ（Ｎ）（Ｎ＝１乃至４）や、必要に応じて記憶ブロックを識別するアドレス信号等により、冗長記憶ブロックの配置位置を特定することができれば、冗長記憶ブロックごとに適格な電圧値のバイアス電圧Ｖｐｒｏｇを供給することができる。
【産業上の利用可能性】  以上の説明から明らかなように本発明によれば、ブロック冗長に加えブロック冗長先の冗長記憶ブロックにおいてコラム冗長を可能とすることにより、チップダイの面積の増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してビット線を介してバイアス電圧を供給する際、ビット線長に応じて電圧値を調整することにより冗長記憶ブロックの配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することが可能となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成19年1月22日(2007.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置であって、
少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、
入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、
前記冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、
冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、
前記列指示信号に応じて前記コラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする半導体記憶装置。
【請求項２】
前記ブロック列指示部は、
前記冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、
前記冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず前記冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記コラム冗長制御部は被冗長情報記憶部を備え、記憶ブロック列に含まれる、記憶ブロックまたは／および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、
被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
冗長記憶ブロックは、記憶ブロック列ごとに冗長記憶サブブロックに分割して配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
記憶素子は不揮発性記憶素子であり、前記記憶ブロックおよび前記冗長記憶ブロックは、一括消去の単位であることを特徴とする請求項１乃至６の少なくとも何れか一項に記載の半導体記憶装置。
【請求項８】
複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置であって、
記憶素子または／および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、
前記バイアス電圧供給部は、
非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、
冗長時、冗長選択信号に応じて前記アドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする半導体記憶装置。
【請求項９】
前記バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合、
前記バイアス電圧供給部は、
冗長記憶素子ごとに異なる冗長選択信号に応じたバイアス電圧値を供給することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記バイアス電圧供給部は、
前記アドレス情報または／および前記冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、
前記電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記電圧設定部は、直列接続された容量素子の容量比に応じて分圧比を設定することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
記憶素子は、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子はブロック冗長を行うための冗長記憶ブロックに含まれ、
前記アドレス情報は、ビット線長方向に記憶ブロックを識別するアドレス情報であり、前記冗長選択信号は、ブロック冗長により選択される冗長記憶ブロックの識別情報であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１３】
記憶素子および冗長記憶素子は不揮発性記憶素子であり、前記バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧であることを特徴とする請求項８乃至１２の少なくとも何れか一項に記載の半導体記憶装置。
【請求項１４】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置の冗長制御方法であって、
入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、
記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、
前記ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合には前記アドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、前記コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする半導体記憶装置の冗長制御方法。
【請求項１５】
複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置の冗長制御方法であって、
ビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給するに当たり、
非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、
冗長時に、前記アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする半導体記憶装置の冗長制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】半導体記憶装置および半導体記憶装置の冗長制御方法
【技術分野】
【０００１】
本発明は、アクセス不良の記憶素子などを冗長救済する冗長制御機能を備える半導体記憶装置とその冗長制御方法に関するものである。特に、チップダイ上の面積効率と冗長救済効率との両立を図ると共に、適格な電圧バイアスの印加を図る冗長制御機能に関するものである。
【背景技術】
【０００２】
予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
【０００３】
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
【０００４】
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
【０００５】
下記に示す特許文献１では、第１７図に示すように、メモリアーキテクチャ１１０はｎ×ｍのメモリセクタで記憶素子のマトリックス１１１が構成されている。マトリックス１１１中に配置されるメモリセクタは、Ｖ１、Ｖ２、・・・、Ｖｎと表示された垂直セクタグループおよびＨ１、Ｈ２、・・・、Ｈｍと表示された水平セクタグループとで構成され、各垂直セクタグループＶ１、Ｖ２、・・・、Ｖｎに対し、各々１つの行冗長セクタＲ１、Ｒ２、・・・、Ｒｎが設けられている。
【０００６】
行デコーダ１１２および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス１１４には、アクセス対象の行アドレスＡＤｒが供給され、行アドレスＡＤｒが故障の行アドレスに一致する場合に、マトリックス１１４から行デコーダ１１２および列デコーダ１１３に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
【０００７】
また、下記に示す特許文献２では、第１８図に示すように、ワードラインデコーダＷＬＤＥＣ、ビットラインデコーダＡＢＬＤＥＣ、およびソースラインデコーダＡＳＬＤＥＣは、それぞれ１６個のセルアレイＡＣＬＡごとに設けられている。セルアレイＡＣＬＡはビットラインに沿って６４個のセクタと２個の冗長セクタから構成されている。２つの冗長セクタはセルアレイＡＣＬＡの両端に配置されている。
【０００８】
冗長セクタへの置換は、セルアレイＡＣＬＡごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイＡＣＬＡに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイＡＣＬＡごとに行なわれる。
【０００９】
また、下記に示す非特許文献では、第１９図に示すように、記憶素子アレイ領域を４つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に４つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
【００１０】
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
【００１１】
また、下記の示す特許文献３を第２０図に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。第２０図に示すように、メモリセルＭ１〜Ｍ８が例示的に示されており、ワード線Ｗ０〜Ｗｍおよびデータ線Ｄ０、Ｄ１、Ｄｊ、Ｄｊ＋１によりメモリアレイが構成されている。
【００１２】
各データ線Ｄ０〜Ｄｊ＋１は、選択信号Ｙ０、Ｙ１、Ｙｊ、Ｙｊ＋１を受ける列選択スイッチＭＯＳＦＥＴＱ２０、Ｑ２１、Ｑ２４、Ｑ２５を介して、共通データ線ＣＤに接続される。共通データ線ＣＤは、書き込み負荷回路ＷＡ０の出力端子に接続される。
【００１３】
書き込み負荷回路ＷＡ０は、書き込み用のデータ入力バッファの出力信号Ｄ１を受けるＭＯＳＦＥＴＱ１５、可変抵抗回路ＶＲおよび制御信号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７からなる直列回路から構成され、高電圧端子ＶＰＰの電圧を共通データ線ＣＤに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック（不図示）を選択するブロック選択アドレスＡＸをブロックデコーダ回路ＤＥに入力し、選択されるメモリブロックに応じて可変抵抗ＶＲの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。
【００１４】
ここで、前述の先行技術文献は以下の通りである。
【特許文献１】：特開２００１−２２９６９１号公報
【特許文献２】：特開２００２−２６９９９４号公報
【特許文献３】：特開平６−１５０６７０号公報
【非特許文献】：ＩＥＥＥ  Ｊ．  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．３７，ｐｐ．１４８５-１４９２，  Ｎｏｖ．  ２００２
上記特許文献１、２に記載の技術では、垂直セクタグループごと（特許文献１）またはセルアレイＡＣＬＡごと（特許文献２）に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
【００１５】
しかしながら、半導体記憶装置におけるメモリセルなどのアクセス不良は、全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
【００１６】
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
【００１７】
しかしながら、上記非特許文献では冗長セクタは、バンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線およびビット線に接続され、更に、専用のロウデコーダおよびコラムデコーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、ワード線およびビット線が各バンクのメモリセクタとは異なるため専用のコラム冗長判定回路を備える必要がある。
【００１８】
これらの専用配線および専用回路が配置されるチップダイ上の占有面積によりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
【００１９】
また、上記特許文献３に記載の技術では、プログラム時に書き込み負荷回路ＷＡ０を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路ＷＡ０から順次離間して配置されるメモリブロックを選択するブロック選択アドレスＡＸに応じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが可能ではある。
【００２０】
しかしながら、上記特許文献３における書き込み電圧の調整は、ブロック選択アドレスＡＸに応じて行われるのみである。不良メモリブロックを冗長メモリブロックに置換している場合に、冗長ブロックの配置位置に関わらず、書き込み負荷回路ＷＡ０は不良メモリブロックの配置位置を示すブロック選択アドレスＡＸに応じて書き込み電圧を形成してしまう。形成される書き込み電圧は、不良メモリブロックの配置位置において調整された電圧値であり、このブロックから置換された冗長ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。
【００２１】
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してその配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することを目的とする。
【発明の開示】
【００２２】
前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置では、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開されており、少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、列指示信号に応じてコラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする。
【００２３】
上記の半導体記憶装置では、入力されるアドレス情報を含む記憶ブロックが置換される場合に、ブロック冗長判定部により少なくとも一つの冗長記憶ブロックのうち何れか一つが選択され、冗長ブロック選択信号が出力される。冗長ブロック選択信号を受けたブロック列指示部では、冗長記憶ブロックが含まれる記憶ブロック列を指示する列指示信号が出力され、コラム冗長制御部により、列指示信号に応じて冗長記憶ブロックのコラム冗長制御が行われる。
【００２４】
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き換えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
【００２５】
ここで、ブロック列指示部は、冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする。これにより、ブロック冗長が行われない場合には、入力されたアドレス情報に応じた記憶ブロック列においてコラム冗長を行いながら、ブロック冗長時には、アドレス情報に関わらず冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長制御を行い冗長記憶ブロックのコラム冗長を行うことができる。
【００２６】
また、コラム冗長制御部は被冗長情報記憶回路を備え、記憶ブロック列に含まれる、記憶ブロックまたは／および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする。記憶ブロック列ごとに記憶ブロックについての被冗長アドレス情報が格納されると共に、冗長記憶ブロックを備える記憶ブロック列については、記憶ブロックと冗長記憶ブロックについての被冗長アドレス情報が格納される。
【００２７】
更に、上記半導体記憶装置は、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
【００２８】
冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の欠陥記憶ブロックをブロック冗長する。
【００２９】
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【００３０】
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
【００３１】
加えて、冗長記憶ブロックは、記憶ブロック列ごとに冗長記憶サブブロックに分割して配置されることを特徴とする。
【００３２】
これにより、冗長記憶ブロックが各記憶ブロック列に分散配置されるので、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【００３３】
また、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置してもよい。ここで、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、記憶ブロック列の一角に存在するので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
【００３４】
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、記憶ブロックおよび冗長記憶ブロックは、一括消去される単位である。
【００３５】
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置では、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されており、記憶素子または／および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、バイアス電圧供給部は、非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、冗長時、冗長選択信号に応じてアドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする。
【００３６】
バイアス電圧供給によりビット線を介して、記憶素子または／および冗長記憶素子に電圧をバイアスする際、非冗長時にアクセスされる記憶素子には、ビット線接続位置を示すアドレス情報に応じてこの記憶素子までのビット線長に応じた電圧が供給される。冗長時にアクセスされる冗長記憶素子には、冗長選択信号に応じてこの冗長記憶素子までのビット線長に応じた電圧が供給される。このとき、バイアス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高いバイアス電圧が供給される。
【００３７】
これにより、バイアス電圧供給部からビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わらず、記憶素子または／および冗長記憶素子を所定の電圧値でバイアスすることができる。
【００３８】
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供給することにより、各々の冗長記憶素子に所定のバイアス電圧を供給することができる。
【００３９】
ここで、バイアス電圧供給部は、アドレス情報または／および冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることが好ましい。これにより、アドレス情報または／および冗長選択信号に応じて分圧比が調整されて目的のバイアス電圧値を得ることができる。
【００４０】
このとき、電圧設定部での分圧比は、直列接続された容量素子の容量比に応じて設定されることが好ましい。これにより、定常的な電流消費を有することなく、電圧を分圧することができる。
【００４１】
また、記憶素子が、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロックに含まれ、アドレス情報が、ビット線長方向に記憶ブロックを識別するアドレス情報であり、冗長選択信号が、ブロック冗長により選択される冗長記憶ブロックの識別情報であれば、記憶ブロックおよび冗長記憶ブロック単位でバイアス電圧の調整を行うことができる。
【００４２】
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧である。
【００４３】
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置の冗長制御方法は、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置において、入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする。
【００４４】
上記の半導体記憶装置の冗長制御方法では、ブロック冗長判定ステップにより入力されるアドレス情報に対して冗長記憶ブロックにブロック冗長を行うか否かが判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか否かが判定されるに当たり、コラム冗長制御ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供する。ここで、冗長記憶ブロックは、少なくとも一つの記憶ブロック列にビット線が共有されて構成されている。
【００４５】
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き替えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率の向上させることができる。
【００４６】
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置について、ビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給するに当たり、非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、冗長時に、アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする。
【００４７】
ビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対しては、ビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じてバイアス電圧値が決められ、第二電圧調整ステップにより冗長時にアクセスされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長選択信号に応じてバイアス電圧が決められる。このとき、ビット線を介して供給されるビット線長が長いほど高電圧のバイアス電圧を供給する。
【００４８】
これにより、バイアス電圧の供給源からビット線を介して記憶素子または／および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、ビット線長の距離に関わらず、記憶素子または／および冗長記憶素子を所定の電圧値でバイアスすることができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の半導体記憶装置および半導体記憶装置の冗長制御方法について具体化した実施形態を第１図乃至第１６図に基づき図面を参照しつつ詳細に説明する。
【００５０】
第１図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。第１図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
【００５１】
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
【００５２】
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第１図では、大容量を確保するラージバンクを２バンク（バンクＢ、バンクＣ）備え、比較的小容量で構成されるスモールバンクを２バンク（バンクＡ、バンクＤ）備える構成である。スモールバンク（バンクＡ、Ｄ）の各々には、１セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクＡ、Ｄ内には、１記憶ブロックの区画が記憶ブロックの未配置領域１１Ａ、１１Ｄとして残ることとなる。
【００５３】
第１図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第２図に第一の冗長記憶ブロック配置を示す。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。ラージバンクＢとスモールバンクＡとの間にある周辺回路領域の一部に、記憶ブロック列（ｍ＝３）と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【００５４】
以下の説明では、バンクＢについて説明するが、バンクＣについても同様な構成とすることができることは言うまでもない。また、スモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができる。
【００５５】
記憶ブロック列を識別するアドレスをアドレス信号Ａｅ、Ａｆとする。バンクＢに配置され、図中、左端から右方に向かうコラム方向に、ｍ＝０乃至３で識別される４列の記憶ブロック列は、（Ａｅ、Ａｆ）＝（０、０）、（０、１）、（１、０）、（１、１）で選択される。また、記憶ブロックのコラム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号ＳＥＬｎ（ｎ＝０、１、・・・）により識別されるものとする。
【００５６】
第３図に示す第一実施形態の冗長判定手続きでは、入力されるアドレス信号Ａｄｄに応じてブロック冗長の有無が判断され、ブロック冗長される場合に冗長記憶ブロック内でのコラム冗長が判断される。
【００５７】
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長記憶ブロックを備えて冗長救済を行う際、被冗長ブロックに応じて記憶ブロック列を越えて冗長救済される場合がある。この場合に、冗長記憶ブロックが配置されている記憶ブロック列を認識して、このブロック列に対してコラム冗長を行うことが必要となる。記憶ブロック列に配置されている通常の記憶ブロック群と同ブロック列に配置されている冗長記憶ブロックとでグローバルビット線を共有しているので、後述する記憶ブロック列選択信号Ｓｍに応じて記憶ブロック列を認識すれば、冗長記憶ブロックにおけるコラム冗長を通常の記憶ブロックのコラム冗長と同じ制御で行うことができる。
【００５８】
第３図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号Ａｄｄが入力されると、このうち記憶ブロックを識別するアドレスＡｄｄＳは、冗長救済されるべき記憶ブロック（被冗長ブロック）として被冗長ブロック記憶部１１に予め格納されているアドレス情報との間で一致比較が、ブロック冗長判定部１３において行なわれる。アドレスが一致すると判定されるとブロック冗長判定部１３より冗長ブロック選択信号ＢＲＥＤが出力される。冗長ブロック選択信号ＢＲＥＤは、冗長記憶ブロックへのアクセス位置を制御する図示しない冗長部に入力されると共に、記憶ブロック列選択部１５に入力される。
【００５９】
記憶ブロック列選択部１５には、アドレス信号Ａｄｄのうち記憶ブロック列を識別するアドレス信号ＡｄｄＢが入力される。記憶ブロック列選択部１５では、冗長ブロック選択信号ＢＲＥＤが活性化されていない場合にはアドレス信号ＡｄｄＢに応じて、冗長ブロック選択信号ＢＲＥＤが活性化されている場合にはアドレス信号ＡｄｄＢに関わらず冗長ブロック選択信号ＢＲＥＤに応じて所定の記憶ブロック列ｍ（ｍ＝０乃至３の何れか一つ）を選択する記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）が出力され、後段のコラム冗長記憶部１７に入力される。
【００６０】
コラム冗長記憶部１７では、入力される記憶ブロック列選択信号Ｓｍに応じ、アクセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選択される。このアドレス情報と入力されるアドレス信号とはコラム冗長判定部１９において、一致比較の判定が行なわれる。アドレスが一致すると判定されるとコラム冗長判定部１９より冗長コラム選択信号ＣＲＥＤが出力される。冗長コラム選択信号ＣＲＥＤは、コラム冗長を制御する図示しない冗長部に入力される。
【００６１】
第４図には、第一の冗長記憶ブロック配置（第２図）において冗長判定を行う際の記憶ブロック列選択部１５の具体的な構成例を示している。
【００６２】
記憶ブロック列を識別するアドレス信号Ａｅ、Ａｆの各論理組み合わせが、冗長ブロック選択信号ＢＲＥＤの反転信号と共に論理積部に入力されている。このうちアドレス信号Ａｅ、Ａｆが入力されている論理積部では、その出力信号が冗長ブロック選択信号ＢＲＥＤと共に論理和部に入力され、その出力信号が記憶ブロック列選択信号Ｓ３となる。また、アドレス信号Ａｅ、Ａｆのその他の論理組み合わせ（Ａｅ／、Ａｆ／）、（Ａｅ、Ａｆ／）、（Ａｅ／、Ａｆ）は、論理積部の出力信号が記憶ブロック列選択信号Ｓ０乃至Ｓ２となる。
【００６３】
すなわち、冗長ブロック選択信号ＢＲＥＤが非活性（ローレベル）でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ａｅ、Ａｆの論理組み合わせに応じて記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【００６４】
冗長ブロック選択信号ＢＲＥＤが活性化（ハイレベル）されブロック冗長が行われる場合には、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化（ローレベル）されるところ、冗長ブロック選択信号ＢＲＥＤに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号Ｓ３が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列（ｍ＝３）が選択される。
【００６５】
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、ｍ＝３の他、ｍ＝０乃至２の何れの位置でも同様の作用・効果が得られることはいうまでもない。Ｙデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
【００６６】
第１図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第５図に第二の冗長記憶ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配置される場合の実施形態である。ラージバンクＢの各記憶ブロック列（ｍ＝０乃至３）の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶サブブロックが配置されている。
【００６７】
第５図ではバンクＢについて示しているが、バンクＣについても同様な構成とすることができることは言うまでもない。また、スモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができる。
【００６８】
冗長記憶サブブロックは、冗長記憶ブロックのロウ方向を記憶ブロック列数（この場合４）で分割したものであり、記憶ブロック列に配置されている４つの冗長記憶サブブロックで１つの冗長記憶ブロックを構成している。
【００６９】
第６図に具体的な概念図を示す。ｍ＝１の記憶ブロック列に配置されている記憶ブロックをブロック冗長するものとしたが、他の記憶ブロック列（ｍ＝０、２、３）に配置されている場合も同様に、アドレス信号Ａｂ、Ａｃの論理組み合わせに応じて識別されるロウ方向ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、（Ａｂ、Ａｃ）＝（０、０）で識別される記憶素子領域はｍ＝０の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、０）で識別される記憶素子領域はｍ＝１の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（０、１）で識別される記憶素子領域はｍ＝２の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、１）で識別される記憶素子領域はｍ＝３の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。ブロック冗長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、各記憶ブロック列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。
【００７０】
冗長記憶ブロック、具体的には各記憶ブロック列に分割配置されている冗長記憶サブブロックには、専用のグローバルビット線およびそのデコード回路等は不要であり、また、冗長記憶サブブロックが各列に均等に配置されていることから記憶ブロック列間のレイアウト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発生せず効率良く配線の集積化を行うことができる。冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【００７１】
第７図には、第二の冗長記憶ブロック配置（第５図）において冗長判定を行う際の記憶ブロック列選択部１５（第３図）の具体的な構成例を示している。
【００７２】
記憶ブロック列選択信号Ｓ０乃至Ｓ３は、二つの論理積部による出力信号の論理和演算結果として得られる。一方の論理積部には、記憶ブロック内のロウ方向を１／４に分割するアドレス信号Ａｂ、Ａｃの各論理組み合わせが、冗長ブロック選択信号ＢＲＥＤと共に入力されている。他方の論理積部には、記憶ブロック列を識別するアドレス信号Ａｅ、Ａｆの各論理組み合わせが、冗長ブロック選択信号ＢＲＥＤの反転信号と共に入力されている。
【００７３】
冗長ブロック選択信号ＢＲＥＤが非活性（ローレベル）でありブロック冗長が行われない場合には、一方の論理積部からはアドレス信号Ａｂ、Ａｃに関わらずローレベルの信号が出力される。これに対して、他方の論理積部では、アドレス信号Ａｅ、Ａｆの論理組み合わせに応じて何れか一つの論理積部が活性化（ハイレベル）される。論理和部を介してアドレス信号Ａｅ、Ａｆの論理組み合わせに応じた何れか一つの記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【００７４】
冗長ブロック選択信号ＢＲＥＤが活性化（ハイレベル）されブロック冗長が行われる場合には、他方の論理積部からは、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらずローレベルの信号が出力される。これに対して、一方の論理積部では、アドレス信号Ａｂ、Ａｃの論理組み合わせに応じて何れか一つの論理積部が活性化（ハイレベル）される。論理和部を介してアドレス信号Ａｂ、Ａｃに応じた何れか一つの記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、記憶ブロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記憶サブブロックが配置されている記憶ブロック列が選択される。
【００７５】
第１図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第８図に第三の冗長記憶ブロック配置を示す。ここでは、スモールバンク（バンクＡ、Ｄ）に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
【００７６】
以下の説明では、バンクＡについて説明するが、バンクＤについても同様な構成とすることができることは言うまでもない。また、ラージバンク（バンクＢ、Ｃ）についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
【００７７】
バンクＡにおいては、先頭番地の記憶ブロックをブートセクタとして、バンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に１ブロック分の空き領域が生ずる。第８図においては、ＳＥＬ１６に示される記憶ブロック行であって、ｍ＝０の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未配置領域に冗長記憶ブロックを配置する。
【００７８】
第三の冗長記憶ブロック配置（第８図）において冗長判定を行う際の記憶ブロック列選択部１５（第３図）は、第一の冗長記憶ブロック配置（第２図）において冗長判定を行う際の記憶ブロック列選択部１５の構成例（第４図）と同様な構成を有している。
【００７９】
第三の冗長記憶ブロック配置では、第４図における論理和部を記憶ブロック列選択信号Ｓ３の位置に代えて記憶ブロック列選択信号Ｓ０の位置に備えればよい。
【００８０】
これにより、冗長ブロック選択信号ＢＲＥＤが非活性（ローレベル）でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ａｅ、Ａｆの論理組み合わせにより各記憶ブロック列選択信号（Ｓ０乃至Ｓ３のうち何れか一つ）が活性化（ハイレベル）され、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【００８１】
冗長ブロック選択信号ＢＲＥＤが活性化（ハイレベル）されブロック冗長が行われる場合には、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化（ローレベル）されるところ、冗長ブロック選択信号ＢＲＥＤに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号Ｓ０が活性化（ハイレベル）され、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列が選択される。
【００８２】
次に、第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットエレクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法は、ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより行なわれる。ここでこの注入方法において記憶素子の端子間電圧差は、通常の読み出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大きな電圧を印加しながら大きな電流を流してホットエレクトロンを発生させフローティングゲートへ電子を注入させることにより行われることが一般的である。
【００８３】
ビット線へのバイアス電圧供給は、冗長信号ＲＥＤが活性化された冗長時にアドレス信号Ａｄｄに応じてバイアス電圧Ｖｐｒｏｇが調整される電圧制御部２１により行われる。Ｙデコーダ２３により選択されるグローバルビット線ＧＢＬを介して電荷が供給される。このときグローバルビット線ＧＢＬには有限の配線抵抗が存在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベルを確保するため、電圧制御部２１からＹデコーダ２３を介して記憶素子までのビット線長に応じてバイアス電圧Ｖｐｒｏｇを調整することが重要である。
【００８４】
第９図に示す第四の冗長記憶ブロック配置では、バイアス電圧の調整を、冗長記憶ブロックを含む記憶ブロックの配置位置に応じて行う。すなわち、電圧制御部２１から遠距離に属する記憶ブロックのグループ（グループＩ）の記憶素子にバイアス印加する場合には、バイアス電圧Ｖｐｒｏｇは高い電圧レベルとする（Ｖｐｒｏｇ＝ＶＨ）。これに対して、電圧制御部２１から近距離に属する記憶ブロックのグループ（グループＩＩＩ）の記憶素子にバイアス印加する場合には、バイアス電圧Ｖｐｒｏｇは低い電圧レベルとする（Ｖｐｒｏｇ＝ＶＬ）（ＶＬ＜ＶＨ）。グループＩとグループＩＩＩとの中間距離に属する記憶ブロックのグループ（グループＩＩ）の記憶素子にバイアス印加する場合には、バイアス電圧Ｖｐｒｏｇは中間的な電圧レベルとする（Ｖｐｒｏｇ＝ＶＭ）（ＶＬ＜ＶＭ＜ＶＨ）。
【００８５】
第９図では、冗長記憶ブロックは電圧制御部２１から最遠点に配置されており、グループＩに属している。記憶ブロックの配置位置を示すアドレスに応じてバイアス電圧を調整すると共に、冗長記憶ブロックへのアクセスの際にもバイアス電圧を調整する回路構成例を、第１０図に示す。
【００８６】
第１０図に示す第四の冗長記憶ブロック配置に係るバイアス電圧供給部では、負側入力端子に基準電圧Ｖｒｅｆが入力された増幅器Ａ１と増幅器Ａ１によりゲート端子が駆動されるＰＭＯＳトランジスタＰ１とを備えて、バイアス電圧Ｖｐｒｏｇの電圧値が調整される。ＰＭＯＳトランジスタＰ１は、ソース端子に電圧ＶＢＳが供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧Ｖｐｒｏｇが出力される。
【００８７】
増幅器Ａ１の正側入力端子Ｎ１は、バイアス電圧Ｖｐｒｏｇおよび接地電圧の各々に容量素子Ｃ１およびＣ０を介して接続されている。正側入力端子Ｎ１は更に、容量素子Ｃ２、Ｃ３の一端子が接続されており、他端子は、正側電圧レベルをバイアス電圧Ｖｐｒｏｇとし負側電圧レベルを接地電圧とするインバータ回路Ｉ１、Ｉ２の出力端子に接続されている。インバータ回路Ｉ１の入力端子は、冗長信号ＲＥＤとグループＩに配置されている記憶ブロックを選択することを示すアドレス信号Ａｄｄ(Ｉ)とが入力されている論理和回路Ｇ１により制御される。インバータ回路Ｉ２の入力端子は、冗長信号ＲＥＤ、およびグループＩ、ＩＩに配置されている記憶ブロックを選択することを示すアドレス信号Ａｄｄ(Ｉ)、Ａｄｄ（ＩＩ）が入力されている論理和回路Ｇ２により制御される。
【００８８】
インバータ回路Ｉ１、Ｉ２では、ＰＭＯＳ／ＮＭＯＳトランジスタが排他的に導通することにより、容量素子Ｃ２、Ｃ３の他端子が、バイアス電圧Ｖｐｒｏｇあるいは接地電圧に接続される。
【００８９】
バイアス電圧Ｖｐｒｏｇの電圧調整は、第１１図に示す直列接続された容量素子ＣＵ、ＣＬにより行われる。容量素子ＣＵ、ＣＬの接続点がノードＮ１であり、増幅器Ａ１によりノードＮ１の電圧レベルが基準電圧Ｖｒｅｆに略等しく調整されることにより、容量素子の電圧按分式（Ｖｐｒｏｇ＝（１＋ＣＬ／ＣＵ）×Ｖｒｅｆ）に応じてバイアス電圧Ｖｐｒｏｇが所望の電圧値に調整される。ここで、冗長信号ＲＥＤ、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じて、容量素子Ｃ２、Ｃ３の他端子はバイアス電圧Ｖｐｒｏｇまたは接地電圧のいずれかに接続される。すなわち、容量素子ＣＵとして構成され、または容量素子ＣＬとして構成される。バイアス電圧Ｖｐｒｏｇの電圧値を必要に応じて可変に調整することができる。
【００９０】
具体的には、非冗長時（ＲＥＤ＝Ｌｏ）にグループＩの記憶ブロックが選択される（Ａｄｄ（Ｉ）＝Ｈｉ、Ａｄｄ（ＩＩ）＝Ｌｏ）場合、あるいは冗長時（ＲＥＤ＝Ｈｉ）には、論理和回路Ｇ１、Ｇ２の出力信号は共にハイレベルとなる。インバータ回路Ｉ１、Ｉ２では共にＮＭＯＳトランジスタが導通して、容量素子Ｃ２、Ｃ３の他端子は接地電圧に接続される。容量素子Ｃ２、Ｃ３は容量素子Ｃ０に加算され、容量素子ＣＬ＝Ｃ０＋Ｃ２＋Ｃ３、容量素子ＣＵ＝Ｃ１となる。バイアス電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝（１＋（Ｃ０＋Ｃ２＋Ｃ３）／Ｃ１）×Ｖｒｅｆ・・（１）
となる。
【００９１】
また、非冗長時（ＲＥＤ＝Ｌｏ）にグループＩＩの記憶ブロックが選択される（Ａｄｄ（Ｉ）＝Ｌｏ、Ａｄｄ（ＩＩ）＝Ｈｉ）場合には、論理和回路Ｇ１の出力信号はローレベル、論理和回路Ｇ２の出力信号はハイレベルとなる。インバータ回路Ｉ１／Ｉ２では、各々ＰＭＯＳ／ＮＭＯＳトランジスタが導通して、容量素子Ｃ２／Ｃ３の他端子は、各々バイアス電圧Ｖｐｒｏｇ／接地電圧に接続される。容量素子Ｃ２は容量素子Ｃ１に、容量素子Ｃ３は容量素子Ｃ０に加算され、容量素子ＣＬ＝Ｃ０＋Ｃ３、容量素子ＣＵ＝Ｃ１＋Ｃ２となる。バイアス電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝（１＋（Ｃ０＋Ｃ３）／（Ｃ１＋Ｃ２））×Ｖｒｅｆ・・（２）
となる。
【００９２】
更に、非冗長時（ＲＥＤ＝Ｌｏ）にグループＩＩＩの記憶ブロックが選択される（Ａｄｄ（Ｉ）＝Ｌｏ、Ａｄｄ（ＩＩ）＝Ｌｏ）場合には、論理和回路Ｇ１、Ｇ２の出力信号は共にローレベルとなる。インバータ回路Ｉ１、Ｉ２では共にＰＭＯＳトランジスタが導通して、容量素子Ｃ２、Ｃ３の他端子はバイアス電圧Ｖｐｒｏｇに接続される。容量素子Ｃ２、Ｃ３は容量素子Ｃ１に加算され、容量素子ＣＬ＝Ｃ０、容量素子ＣＵ＝Ｃ１＋Ｃ２＋Ｃ３となる。バイアス電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝（１＋Ｃ０／（Ｃ１＋Ｃ２＋Ｃ３））×Ｖｒｅｆ・・（３）
となる。
【００９３】
アドレス信号により選択される記憶ブロックの位置に応じて、更に冗長救済時の冗長記憶ブロックの位置に応じて、容量素子Ｃ２、Ｃ３の接続を変更してバイアス電圧Ｖｐｒｏｇの電圧値を調整することができる。電圧制御部から最遠点に冗長記憶ブロックがある第四の冗長記憶ブロック配置（第９図）では、ブロック冗長の際、アドレス信号に関わらず、式（１）に示す最も高電圧の電圧値をバイアス電圧Ｖｐｒｏｇとして供給することができるので、ブロック冗長時のバイアス電圧Ｖｐｒｏｇの電圧値を高電圧レベルとして冗長記憶ブロックに十分なバイアス電圧を印加することができる。
【００９４】
第１２図に示す第五の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置（第９図）において冗長記憶ブロックが電圧制御部２１から最遠点に配置されていることに代えて、冗長記憶ブロックは最近点に配置されている。すなわち、冗長記憶ブロックは、電圧制御部２１から近距離に属する記憶ブロックのグループ（グループＩＩＩ）に属している。
【００９５】
第１３図に示すバイアス電圧の調整回路例では、第１０図に示す回路における論理和回路Ｇ１、Ｇ２に代えて、ノア論理回路Ｇ３、論理積回路Ｇ５を備える。ノア論理回路Ｇ３には、冗長信号ＲＥＤと、アドレス信号Ａｄｄ（Ｉ）が論理反転回路Ｇ４に入力されて論理反転された信号とが入力されている。また、論理積回路Ｇ５には、冗長信号ＲＥＤが論理反転回路Ｇ６に入力され論理反転された信号と、アドレス信号Ａｄｄ（Ｉ）およびＡｄｄ（ＩＩ）が論理和回路Ｇ７の出力信号とが入力されている。
【００９６】
冗長信号ＲＥＤ、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じて、容量素子Ｃ２、Ｃ３の他端子がバイアス電圧Ｖｐｒｏｇまたは接地電圧のいずれかに接続され、容量素子ＣＵまたはＣＬとして構成されることにより、バイアス電圧Ｖｐｒｏｇの電圧値を可変に調整することができる点は、第１０図の場合と同様である。
【００９７】
第１３図では、冗長時（ＲＥＤ＝Ｈｉ）には、ノア論理回路Ｇ３、論理積回路Ｇ５の出力信号は共にローレベルとなる。インバータ回路Ｉ１、Ｉ２では共にＰＭＯＳトランジスタが導通して、容量素子Ｃ２、Ｃ３の他端子はバイアス電圧Ｖｐｒｏｇに接続される。容量素子Ｃ２、Ｃ３は容量素子Ｃ１に加算され、容量素子ＣＬ＝Ｃ０、容量素子ＣＵ＝Ｃ１＋Ｃ２＋Ｃ３となる。バイアス電圧Ｖｐｒｏｇは、式（３）となる。冗長信号ＲＥＤの活性化（ハイレベル）に応じて、アドレス信号に関わらず、式（３）に示す最も低電圧の電圧値をバイアス電圧Ｖｐｒｏｇとして供給することができるので、ブロック冗長時のバイアス電圧Ｖｐｒｏｇの電圧値を冗長記憶ブロックに適切なバイアス電圧として印加することができる。
【００９８】
第１４図に示す第六の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置（第９図）および第五の冗長記憶ブロック配置（第１２図）における冗長記憶ブロックの電圧制御部２１からの配置位置に比して、中間位置に配置されている。すなわち、冗長記憶ブロックは、電圧制御部２１から中間距離に属する記憶ブロックのグループ（グループＩＩ）に属している。
【００９９】
第１５図に示すバイアス電圧の調整回路例では、第１０図に示す回路における論理和回路Ｇ１に代えてノア論理回路Ｇ３を備え、アドレス信号Ａｄｄ（Ｉ）が論理反転回路Ｇ４に入力されて論理反転された上でノア論理回路Ｇ３に入力されている。冗長信号ＲＥＤ、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じて、容量素子Ｃ２、Ｃ３の他端子がバイアス電圧Ｖｐｒｏｇまたは接地電圧のいずれかに接続され、容量素子ＣＵまたはＣＬとして構成されることにより、バイアス電圧Ｖｐｒｏｇの電圧値を可変に調整することができる点は、第１０図および第１３図の場合と同様である。
【０１００】
第１５図では、冗長時（ＲＥＤ＝Ｈｉ）には、ノア論理回路Ｇ３の出力信号はローレベルに、論理積回路Ｇ２の出力信号はハイレベルとなる。インバータ回路Ｉ１／Ｉ２では、各々ＰＭＯＳ／ＮＭＯＳトランジスタが導通して、容量素子Ｃ２／Ｃ３の他端子は、各々バイアス電圧Ｖｐｒｏｇ／接地電圧に接続される。容量素子Ｃ２は容量素子Ｃ１に加算され、容量素子Ｃ３は容量素子Ｃ０に加算される。容量素子ＣＬ＝Ｃ０＋Ｃ３、容量素子ＣＵ＝Ｃ１＋Ｃ２となる。バイアス電圧Ｖｐｒｏｇは、式（２）となる。冗長信号ＲＥＤの活性化（ハイレベル）に応じて、アドレス信号に関わらず、式（２）に示す中間電圧レベルの電圧値をバイアス電圧Ｖｐｒｏｇとして供給することができるので、ブロック冗長時のバイアス電圧Ｖｐｒｏｇの電圧値を冗長記憶ブロックに十分なバイアス電圧として印加することができる。
【０１０１】
第１６図に示す第七の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置（第９図）および第五の冗長記憶ブロック配置（第１２図）を組み合わせた構成を有している。冗長記憶ブロックが、電圧制御部２１から最遠点および最近点に配置されており、記憶ブロックの配置グループとして、グループＩおよびグループＩＩＩに属している。
【０１０２】
更に第１６図では、１つの記憶ブロック列に属する複数の記憶ブロックが冗長救済される場合を示している。すなわち、記憶ブロック２５は冗長救済されて、グループＩにあって同一の記憶ブロック列に属する冗長記憶ブロック２５Ｒにブロック冗長され（図中、（１））、記憶ブロック２６は冗長救済されて、グループＩＩＩにあって同一の記憶ブロック列に属する冗長記憶ブロック２６Ｒにブロック冗長され（図中、（２））、更に、記憶ブロック２７は冗長救済されて、グループＩにあって異なる記憶ブロック列に属する冗長記憶ブロック２７Ｒにブロック冗長され（図中、（３））、記憶ブロック２８は冗長救済されて、グループＩＩＩにあって異なる記憶ブロック列に属する冗長記憶ブロック２８Ｒにブロック冗長される（図中、（３））ものとする。
【０１０３】
この場合、個々の記憶ブロック２５乃至２８に対するブロック冗長に当たっては、冗長救済される記憶ブロック２５乃至２８ごとに冗長信号ＲＥＤ（Ｎ）（Ｎ＝１乃至４）を備えることにより、また必要に応じて記憶ブロック２５乃至２８を識別するアドレス信号等と共に、冗長救済先の冗長記憶ブロック２５Ｒ乃至２８Ｒの配置位置等を識別する必要がある。電圧制御部２１では、冗長信号ＲＥＤ（Ｎ）およびアドレス信号に応じて冗長救済先の冗長記憶ブロック２５Ｒ乃至２８Ｒを識別して、冗長記憶ブロック２５Ｒ乃至２８Ｒが配置されている位置までのビット線長に応じたバイアス電圧Ｖｐｒｏｇを出力する。
【０１０４】
以上、詳細に説明したように本発明の第一実施形態によれば、半導体記憶装置において冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号の一例である記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）に応じて冗長記憶ブロックが配置されている記憶ブロック列を選択してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに置換がされたとしても、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
【０１０５】
ここで、ブロック列指示部の一例である記憶ブロック列選択部１５により、ブロック冗長が行われない場合には、入力されたアドレス情報ＡｄｄＢに応じた記憶ブロック列に対してコラム冗長記憶部１７およびコラム冗長判定部１９により、必要に応じてコラム冗長が行われる。また、ブロック冗長時には、アドレス情報ＡｄｄＢに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部１７およびコラム冗長判定部１９により、必要に応じてコラム冗長が行われる。
【０１０６】
また、ブロック冗長判定部１３において、入力されたアドレスＡｄｄＳと被冗長ブロック記憶部１１に予め格納されているアドレス情報とを、一致比較する手続きがブロック冗長判定ステップの一例である。また、コラム冗長判定部１９において、入力されたアドレスＡｄｄとコラム冗長記憶部１７に予め格納されているアドレス情報とを、一致比較する手続きがコラム冗長判定ステップである。更に、記憶ブロック列選択部１５において、選択された記憶ブロックまたは冗長記憶ブロックが配置されている記憶ブロック列を選択する手続きがコラム冗長制御ステップである。
【０１０７】
また、バンクＡ乃至Ｄにより区画される互いに隣接する４列の記憶ブロック列（ｍ＝０乃至３）を被冗長ユニットとし、被冗長ユニットごとに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることで、製造工程や回路構成の改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【０１０８】
このとき、第一の冗長記憶ブロック配置（第２図）または第三の冗長記憶ブロック配置（第８図）に示すように、冗長記憶ブロックが特定の記憶ブロック列に局在する場合には、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と、共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
【０１０９】
更に、第三の冗長記憶ブロック配置（第８図）では、冗長記憶ブロックは記憶ブロックの未配置領域に配置されるので、記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はないと同時に、ビット線およびワード線を周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。
【０１１０】
また、第二の冗長記憶ブロック配置（第５図）に示すように、冗長記憶ブロックが記憶ブロック列ごとに冗長記憶サブブロックに分割して配置される場合、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【０１１１】
また、本発明の第二実施形態によれば、バイアス電圧供給部の一例である電圧制御部２１から、記憶ブロックまたは冗長記憶ブロックまでのグローバルビット線ＧＢＬ長が長いほど高電圧のバイアス電圧Ｖｐｒｏｇが供給されるので、グローバルビット線ＧＢＬの配線抵抗による電圧降下の影響を緩和することができ、電圧制御部２１からの距離に関わらず、記憶ブロック内の記憶素子または冗長記憶ブロック内の冗長記憶素子を所定の電圧値でバイアスすることができる。
【０１１２】
更に、第七の冗長記憶ブロック配置（第１６図）に示すように、電圧制御部２１からの距離が異なる複数の冗長記憶ブロックを備える場合には、冗長記憶ブロックごとに異なる冗長信号ＲＥＤ（Ｎ）に応じてバイアス電圧Ｖｐｒｏｇの電圧値を供給することにより、各々の冗長記憶ブロックの冗長記憶素子に所定のバイアス電圧を供給することができる。
【０１１３】
ここで、第１０図、第１３図、第１５図に示される電圧制御部２１の回路構成例において、容量素子Ｃ０乃至Ｃ３、インバータ回路Ｉ１、Ｉ２、およびその制御回路Ｇ１乃至Ｇ７が電圧設定部の一例であり、増幅器Ａ１およびＰＭＯＳトランジスタＰ１が電圧調整部の一例である。電圧設定部では、第１１図に示すように、直列接続される容量素子の容量比によりバイアス電圧Ｖｐｒｏｇが分圧されるので、分圧に際し定常的に電流が流れることはない。
【０１１４】
また、第１０図、第１３図、第１５図に示される電圧制御部２１においては、非冗長時、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に応じてバイアス電圧Ｖｐｒｏｇの電圧値が調整される第一電圧調整ステップを有すると共に、冗長時に、アドレス信号Ａｄｄ（Ｉ）、Ａｄｄ（ＩＩ）に関わらず、冗長信号ＲＥＤの活性化に応じてバイアス電圧Ｖｐｒｏｇの電圧値が調整される第二電圧調整ステップを有している。
【０１１５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【０１１６】
例えば、第一実施形態では、第一乃至第三の冗長記憶ブロック配置の各々について、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の冗長記憶ブロック配置が任意に組み合わされた冗長構成についても、冗長記憶ブロックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブロック列選択信号に応じてコラム冗長を行うことができる。
【０１１７】
また、第二実施形態においては、冗長記憶ブロックの配置位置が記憶ブロック列間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、冗長救済先を選択する冗長信号ＲＥＤ（Ｎ）（Ｎ＝１乃至４）や、必要に応じて記憶ブロックを識別するアドレス信号等により、冗長記憶ブロックの配置位置を特定することができれば、冗長記憶ブロックごとに適格な電圧値のバイアス電圧Ｖｐｒｏｇを供給することができる。
【産業上の利用可能性】
【０１１８】
以上の説明から明らかなように本発明によれば、ブロック冗長に加えブロック冗長先の冗長記憶ブロックにおいてコラム冗長を可能とすることにより、チップダイの面積の増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してビット線を介してバイアス電圧を供給する際、ビット線長に応じて電圧値を調整することにより冗長記憶ブロックの配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することが可能となる。
【図面の簡単な説明】
【０１１９】
【図１】半導体記憶装置における記憶ブロックの配置を例示するレイアウト模式図である。
【図２】第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロック配置を示すレイアウト模式図である。
【図３】第一実施形態に係る冗長判定を行う際の手続きを示す図である。
【図４】第一の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
【図５】第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶ブロック配置を示すレイアウト模式図である。
【図６】第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
【図７】第二の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
【図８】第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶ブロック配置を示すレイアウト模式図である。
【図９】第二実施形態に係るバイアス電圧供給を行う際の第四の冗長記憶ブロック配置を示すレイアウト模式図である。
【図１０】第四の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図１１】バイアス電圧供給部における電圧設定部による分圧比の設定を示す図である。
【図１２】第二実施形態に係るバイアス電圧供給を行う際の第五の冗長記憶ブロック配置を示すレイアウト模式図である。
【図１３】第五の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図１４】第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブロック配置を示すレイアウト模式図である。
【図１５】第六の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図１６】第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブロック配置を示すレイアウト模式図である。
【図１７】特許文献１の冗長セクタ構成を示す概念図である。
【図１８】特許文献２の冗長セクタ構成を示す概念図である。
【図１９】非特許文献の冗長セクタ構成を示す概念図である。
【図２０】特許文献３におけるバイアス電圧供給を示す回路図である。
【国際調査報告】
2005081261.tif 000022
2005081261.tif 000023
2005081261.tif 000024
2005081261.tif 000025