【手続補正書】
【提出日】平成30年6月4日(2018.6.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路の回路特性を設定するための特性設定データと、前記集積回路の回路特性についての個体差を調整するための特性調整データとの両データを記憶するメモリ部と、
前記メモリ部から出力された前記両データに基づいて、前記回路特性を設定し、前記個体差を調整する設定回路とを有し、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記両データのビット数分以上有し、
前記ラッチ回路は、前記集積回路の電源の立ち上がりに伴って、前記両データ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、集積回路。
【請求項２】
集積回路であって、
回路特性を設定するための特性設定データと、前記回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータを記憶するメモリ部と、
前記メモリ部から出力された前記一方のデータに基づいて、前記回路特性を設定又は前記個体差を調整する設定回路とを有し、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記一方のデータのビット数分以上有し、
前記ラッチ回路は、前記集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、集積回路。
【請求項３】
前記メモリセルとメモリ電源又はグランドとの間に、データを静的に出力させるメモリセルを選択する選択トランジスタを有する、請求項１又は２に記載の集積回路。
【請求項４】
前記ラッチ回路は、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含む、請求項１から３のいずれか一項に記載の集積回路。
【請求項５】
前記ラッチ回路は、前記第一導電型第一ＭＯＳトランジスタと前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、前記第一導電型第二ＭＯＳトランジスタと前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、請求項４に記載の集積回路。
【請求項６】
前記ラッチ回路は、メモリ電源と前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、メモリ電源と前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、請求項４に記載の集積回路。
【請求項７】
前記一対のメモリセルの書き込みを禁止する書き込み禁止回路を備える、請求項１から６のいずれか一項に記載の集積回路。
【請求項８】
集積回路の回路特性を設定するための特性設定データと、前記集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータがメモリ部から出力されることによって、前記回路特性の設定又は前記個体差の調整を設定回路により行う方法であって、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記一方のデータのビット数分以上有するものであり、
前記集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、回路特性設定方法。
【請求項９】
集積回路であって、
回路特性を設定するための特性設定データと、前記回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータを記憶するメモリ部と、
前記メモリ部から出力された前記一方のデータに基づいて、前記回路特性を設定又は前記個体差を調整する設定回路とを有し、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで接続されるラッチ回路との組を、前記一方のデータのビット数分以上有し、
前記ラッチ回路は、前記集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力するものであり、
前記ラッチ回路は、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含み、前記第一導電型第一ＭＯＳトランジスタと前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、前記第一導電型第二ＭＯＳトランジスタと前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、集積回路。
【請求項１０】
集積回路であって、
回路特性を設定するための特性設定データと、前記回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータを記憶するメモリ部と、
前記メモリ部から出力された前記一方のデータに基づいて、前記回路特性を設定又は前記個体差を調整する設定回路とを有し、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで接続されるラッチ回路との組を、前記一方のデータのビット数分以上有し、
前記ラッチ回路は、前記集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力するものであり、
前記ラッチ回路は、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含み、メモリ電源と前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、メモリ電源と前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】集積回路及び回路特性設定方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、集積回路及び回路特性設定方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
一つの案では、
集積回路の回路特性を設定するための特性設定データと、前記集積回路の回路特性についての個体差を調整するための特性調整データとの両データを記憶するメモリ部と、
前記メモリ部から出力された前記両データに基づいて、前記回路特性を設定し、前記個体差を調整する設定回路とを有し、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記両データのビット数分以上有し、
前記ラッチ回路は、前記集積回路の電源の立ち上がりに伴って、前記両データ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、集積回路が提供される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
もう一つの案では、
集積回路の回路特性を設定するための特性設定データと、前記集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータがメモリ部から出力されることによって、前記回路特性の設定又は前記個体差の調整を設定回路により行う方法であって、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記一方のデータのビット数分以上有するものであり、
前記集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、回路特性設定方法が提供される。