【手続補正書】
【提出日】平成30年8月7日(2018.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎ型半導体基板に設けられた第１のＰ型ウェル領域内に形成された、
第１のゲート絶縁膜と、
多結晶シリコンを含む第１のゲート電極と、
Ｎ型の高濃度不純物領域を含む、第１のＮ型高濃度ドレイン領域及び第１のＮ型高濃度ソース領域と、
前記ゲート電極と、前記第１のＮ型高濃度ドレイン領域及び前記第１のＮ型高濃度ソース領域の間に形成された第１のＮ型低濃度ドレイン領域及び第１のＮ型低濃度ソース領域と、
を有する第１のＮチャネル型ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは別の領域に前記第１のＰ型ウェル領域と接して設けられたＮ型ウェル領域内に形成された、
第２のゲート絶縁膜と、
多結晶シリコンを含む第２のゲート電極と、
Ｐ型の高濃度不純物領域を含む、Ｐ型高濃度ドレイン領域及びＰ型高濃度ソース領域と、
前記第２のゲート電極と、前記Ｐ型高濃度ドレイン領域及び前記Ｐ型高濃度ソース領域の間に形成されたＰ型低濃度ドレイン領域及びＰ型低濃度ソース領域と、
を有するＰチャネル型ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは接していない、第２のＰ型ウェル領域内に形成された、第３のゲート絶縁膜と、
多結晶シリコンを含む第３のゲート電極と、
Ｎ型の高濃度不純物領域を含む、第２のＮ型高濃度ドレイン領域及び第２のＮ型高濃度ソース領域と、
前記第３のゲート電極と、前記第２のＮ型高濃度ドレイン領域及び前記第２のＮ型高濃度ソース領域の間に配置された第２のＮ型低濃度ドレイン領域及び第２のＮ型低濃度ソース領域と、
前記第２のＮ型低濃度ドレイン領域及び前記第２のＮ型低濃度ソース領域上に配置された前記第３のゲート絶縁膜より厚い第１の絶縁膜と、
前記第２のＮ型低濃度ドレイン領域の一部を含む領域と前記第２のＮ型高濃度ドレイン領域の下方に、深さは前記第２のＰ型ウェル領域よりも浅く形成された第１のＮ型低濃度不純物領域と、
を有する第２のＮチャネル型ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは接していない、第３のＰ型ウェル領域内に形成された、第４のゲート絶縁膜と、
多結晶シリコンを含む第４のゲート電極と、
Ｎ型の高濃度不純物領域を含む、第３のＮ型高濃度ドレイン領域及び第３のＮ型高濃度ソース領域と、
前記第４のゲート電極と、前記第３のＮ型高濃度ドレイン領域及び前記第３のＮ型高濃度ソース領域の間に配置された第３のＮ型低濃度ドレイン領域及び第３のＮ型低濃度ソース領域と、
前記第３のＮ型低濃度ドレイン領域及び前記第３のＮ型低濃度ソース領域上に配置された前記第４のゲート絶縁膜より厚い第２の絶縁膜と、
前記第３のＮ型低濃度ドレイン領域の一部を含む領域と前記第３のＮ型高濃度ドレイン領域の下方に形成された第２のＮ型低濃度不純物領域と、
を有する第３のＮチャネル型ＭＯＳトランジスタと、を備え、
前記第３のＮチャネル型ＭＯＳトランジスタは、前記第３のＮ型高濃度ドレイン領域が電源端子に接続され、前記第３のＮ型高濃度ソース領域がグラウンド端子に接続されたＥＳＤ保護素子であることを特徴とする半導体集積回路装置。
【請求項２】
前記第２のＮ型低濃度不純物領域は、深さが前記第３のＰ型ウェル領域よりも浅く形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第２のＮ型低濃度不純物領域は、前記第３のＰ型ウェル領域と隣接し、底面が前記Ｎ型半導体基板に接して形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第２のＰ型ウェル領域における前記第１のＮ型低濃度不純物領域の下の領域の不純物濃度は、前記第１のＰ型ウェル領域の不純物濃度よりも低く、
前記第２のＰ型ウェル領域における前記第１のＮ型低濃度不純物領域の下以外の領域の不純物濃度は、前記第１のＰ型ウェル領域の不純物濃度と略同一であることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１のＮ型低濃度不純物領域を構成する不純物の拡散係数が、前記２のＰ型ウェル領域を構成する不純物の拡散係数よりも低いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記Ｎ型半導体基板は、３×１０14／cm3から８×１０14／cm3の不純物濃度のリンを含み、
前記第１のＰ型ウェル領域は、８×１０15／cm3から４×１０16／cm3の不純物濃度のホウ素もしくはＢＦ2を含み、前記Ｎ型半導体基板の表面より７μｍから１０μｍまでの深さを有し、
前記Ｎ型ウェル領域は、８×１０15／cm3から４×１０16／cm3の不純物濃度のリンを含み、半導体基板表面より７μｍから１０μｍの深さを有し、
前記第１のＮ型低濃度不純物領域は、２×１０16／cm3から２×１０17／cm3の不純物濃度の砒素を含み、半導体基板表面より２μｍから３．５μｍの深さを有していることを
特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第１のＮチャネル型ＭＯＳトランジスタの最小ゲート長が、１．０μｍであるこ
とを特徴とする、請求項１乃至６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第１のＮチャネル型ＭＯＳトランジスタの最大動作電圧及び半導体集積回路装置の出力電圧が、１２Ｖ以下であることを特徴とする、請求項７記載の半導体集積回路装置。
【請求項９】
前記第１のＰ型ウェル領域が、５×１０16／cm3から２×１０17／cm3の不純物濃度のホウ素もしくはＢＦ2を含むことを特徴とする請求項４記載の半導体集積回路装置。
【請求項１０】
前記第１のＮチャネル型ＭＯＳトランジスタの最小ゲート長が、０．５μｍであることを特徴とする、請求項４または９に記載の半導体集積回路装置。
【請求項１１】
前記第１のＮチャネル型ＭＯＳトランジスタの最大動作電圧及び半導体集積回路装置の出力電圧が、６Ｖ以下であることを特徴とする、請求項１０記載の半導体集積回路装置。
【請求項１２】
第１のＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタとを含む半導体集積回路装置の製造方法であって、
Ｎ型半導体基板上に、第１のシリコン酸化膜及び第１のシリコン窒化膜を積層し、Ｎ型ウェル層形成予定領域の前記第１のシリコン窒化膜を開口して第１のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入する、Ｎ型ウェル層形成工程と、
前記第１のシリコン窒化膜開口部に第１のシリコン熱酸化膜を形成し、前記第１のシリコン窒化膜を除去した、前記Ｎ型ウェル層形成予定領域以外の領域に、ホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法によりセルフアラインに注入する、第１のＰ型ウェル層形成工程と、
前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域に、砒素を含むＮ型不純物をイオン注入法により注入する、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成工程と、
熱処理により、前記Ｎ型ウェル層と、前記第１のＰ型ウェル層と、前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層とを同時に拡散させる、ウェル拡散工程と、
第２のシリコン酸化膜及び第２のシリコン窒化膜を積層し、前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域の前記第２のシリコン窒化膜を開口して第２のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入する、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記第２のシリコン窒化膜開口部の前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース上に第２のシリコン熱酸化膜を形成する、前記第２のＮチャネル型ＭＯＳトランジスタのゲート／ドレイン間電界緩和絶縁膜形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ、前記Ｐチャネル型ＭＯＳトランジスタ及び前記第２のＮチャネル型ＭＯＳトランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタのドレイン／ソース形成予定領域にリンを含むＮ型不純物をイオン注入法により注入する、第１の第１のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記Ｐチャネル型ＭＯＳトランジスタのドレイン／ソース形成予定領域にホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法により注入する、Ｐ型低濃度ドレイン／ソース形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ及び前記第２のＮチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域に、砒素を含むＮ型不純物層をそれぞれ形成し、前記Ｐチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域にＢＦ2を含むＰ型不純物層を形成する、高濃度ドレイン／ソース層形成工程と、
を有する半導体集積回路装置の製造方法。
【請求項１３】
第１のＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、
Ｎ型半導体基板上に、第１のシリコン酸化膜及び第１のシリコン窒化膜を積層し、Ｎ型ウェル層及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域の前記第１のシリコン窒化膜を開口して第１のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入する、Ｎ型ウェル層及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成工程と、
前記第１のシリコン窒化膜開口部に第１のシリコン熱酸化膜を形成し、前記第１のシリコン窒化膜を除去した、前記Ｎ型ウェル層及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層以外の領域に、ホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法によりセルフアラインに注入する、第１のＰ型ウェル層形成工程と、
前記第１のシリコン窒化膜を剥離した後に第２のシリコン窒化膜を堆積し、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域の前記第２のシリコン窒化膜を開口して第２のシリコン窒化膜開口部を形成し、砒素を含むＮ型不純物をイオン注入法により注入する、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成工程と、
前記第２のシリコン窒化膜開口部に第２のシリコン熱酸化膜を形成し、前記第２のシリコン窒化膜を除去した前記Ｎ型半導体基板上の前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域、前記Ｎ型ウェル層形成予定領域、及び前記第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域以外の領域に、ホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法によりセルフアラインに注入する、第２のＰ型ウェル層形成工程と、
熱処理により、前記Ｎ型ウェル層、前記第１のＰ型ウェル層、前記第２のＰ型ウェル層、前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層及び前記第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層とを同時に拡散させる、ウェル拡散工程と、
第３のシリコン酸化膜及び第３のシリコン窒化膜を積層し、前記第２のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域の前記第３のシリコン窒化膜を開口して第３のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入する、第２のＮチャネル型ＭＯＳトランジスタ及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記第３のシリコン窒化膜開口部の前記第２のＮチャネル型ＭＯＳトランジスタ及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域上に第３のシリコン熱酸化膜を形成する、第２のＮチャネル型ＭＯＳトランジスタ及び第３のＮチャネル型ＭＯＳトランジスタのゲート／ドレイン間電界緩和絶縁膜形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ、前記Ｐチャネル型ＭＯＳトランジスタ、前記第２のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチャネル型ＭＯＳトランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタのドレイン／ソース形成予定領域にリンを含むＮ型不純物をイオン注入法により注入する、第１のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記Ｐチャネル型ＭＯＳトランジスタのドレイン／ソース形成予定領域にホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法により注入する、Ｐ型低濃度ドレイン／ソース形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ、前記第２のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域に、砒素を含むＮ型不純物層をそれぞれ形成し、前記Ｐチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域にＢＦ2を含むＰ型不純物層を形成する、高濃度ドレイン／ソース層形成工程と、
を有する半導体集積回路装置の製造方法。