【事件の表示】
　平成１０年特許願第２８５２６５号「キャパシタンスまたはキャパシタンス変化を検出する回路装置」拒絶査定不服審判事件〔平成１１年　７月１３日出願公開、特開平１１−１９０７５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本件は、平成１０年１０月１７日（パリ条約による優先権主張１９９７年１０月７日、ドイツ）の出願である平成１０年特許願第２８５２６５号につき、拒絶査定が平成１３年１２月４日に発送され、平成１４年３月４日付けで審判請求がなされるとともに、同年４月２日付けで手続補正がなされたものである。
　
２　平成１４年４月２日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年４月２日付けの手続補正を却下する。
　
［理由］
　平成１４年４月２日付けの手続補正は、同日付けの手続補正書の内容からみて、明細書の特許請求の範囲の全文および段落番号【０００１】および【０００７】の記載を補正するものであり、下記の補正事項をその一部に含むものである。
　
　　　　　　　　　　　　　　　　　　記
　平成１３年４月１７日付けの手続補正書により補正された特許請求の範囲に記載された「【請求項１】　容量性回路素子または容量性素子のキャパシタンスまたはキャパシタンス変化を検出するために、クロック発生器（１）と、該クロック発生器（１）により制御される切換コンタクト（２）と、蓄積コンデンサ（３）と、電圧源（４）と、評価段（５）とを有しており、容量性回路素子または容量性素子の第１の電極（６）は切換コンタクト（２）の入力側（７）に接続されており、第２の電極は外部の対象物によって形成されており、切換コンタクト（２）の第１の出力側（８）は蓄積コンデンサ（３）の第１の電極に接続されており、該蓄積コンデンサ（３）の第１の電極は一方では抵抗回路網（９）を介して電圧源（４）に接続されており、他方では評価段（５）に接続されており、前記蓄積コンデンサ（３）の第２の電極は基準電位（１０）に接続されている、キャパシタンスまたはキャパシタンス変化を検出する回路装置において、評価段（５）は電流評価に適するように構成されており、切換コンタクト（２）でほとんど電圧偏移が生じないように切換コンタクト（２）が同じ電圧の間で切り換えられ、容量性回路素子または容量性素子に、クロック発生器（１）の切換周波数に同期された補助電圧（１１）が印加される、ことを特徴とするキャパシタンスまたはキャパシタンス変化を検出する回路装置。」を
「【請求項１】　容量性回路素子または容量性素子のキャパシタンスまたはキャパシタンス変化を検出するために、クロック発生器（１）と、該クロック発生器（１）により制御される切換コンタクト（２）と、蓄積コンデンサ（３）と、電圧源（４）と、評価段（５）とを有しており、容量性回路素子または容量性素子の第１の電極（６）は切換コンタクト（２）の入力側（７）に接続されており、切換コンタクト（２）の第１の出力側（８）は蓄積コンデンサ（３）の第１の電極に接続されており、切換コンタクト（２）の第２の出力側（１５）は基準電位（１０）に接続されており、蓄積コンデンサ（３）の第１の電極は一方では抵抗回路網（９）を介して電圧源（４）に接続されており、他方では評価段（５）に接続されており、蓄積コンデンサ（３）の第２の電極は基準電位（１０）に接続されている、キャパシタンスまたはキャパシタンス変化を検出する回路装置において、容量性回路素子または容量性素子にクロック発生器（１）の切換周波数に同期されている補助電圧（１１）が印加され、評価段（５）は電流評価に適するように低い入力インピーダンスで構成されており、切換コンタクト（２）は電圧偏移をほぼ発生せず同じ電圧のあいだで切り換えられる、ことを特徴とするキャパシタンスまたはキャパシタンス変化を検出する回路装置。」とする補正。
　
　上記補正事項においては、補正前の特許請求の範囲の請求項１に記載された発明特定事項である「容量性回路素子または容量性素子の第１の電極（６）は切換コンタクト（２）の入力側（７）に接続されており、第２の電極は外部の対象物によって形成されており、」が「容量性回路素子または容量性素子の第１の電極（６）は切換コンタクト（２）の入力側（７）に接続されており、」との補正がされた結果、容量性回路素子または容量性素子の第２の電極についての限定事項が削除されていることから、上記補正事項は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものには該当しない。そして、上記補正事項は、誤記の訂正及び明りょうでない記載の釈明を目的とするものにも該当しない。
　したがって、上記補正事項は、特許法第１７条の２第４項各号のいずれかに掲げる事項を目的とするものではない。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項の規定に違反するものであり、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３　本願発明
　平成１４年４月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１０に係る発明（以下、それぞれ、「本願発明１」ないし「本願発明１０」という。）は、平成１３年４月１７日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１０に記載された次のとおりのものと認める。
　
【請求項１】　容量性回路素子または容量性素子のキャパシタンスまたはキャパシタンス変化を検出するために、クロック発生器（１）と、該クロック発生器（１）により制御される切換コンタクト（２）と、蓄積コンデンサ（３）と、電圧源（４）と、評価段（５）とを有しており、容量性回路素子または容量性素子の第１の電極（６）は切換コンタクト（２）の入力側（７）に接続されており、第２の電極は外部の対象物によって形成されており、切換コンタクト（２）の第１の出力側（８）は蓄積コンデンサ（３）の第１の電極に接続されており、該蓄積コンデンサ（３）の第１の電極は一方では抵抗回路網（９）を介して電圧源（４）に接続されており、他方では評価段（５）に接続されており、前記蓄積コンデンサ（３）の第２の電極は基準電位（１０）に接続されている、キャパシタンスまたはキャパシタンス変化を検出する回路装置において、評価段（５）は電流評価に適するように構成されており、切換コンタクト（２）でほとんど電圧偏移が生じないように切換コンタクト（２）が同じ電圧の間で切り換えられ、容量性回路素子または容量性素子に、クロック発生器（１）の切換周波数に同期された補助電圧（１１）が印加される、ことを特徴とするキャパシタンスまたはキャパシタンス変化を検出する回路装置。
【請求項２】　補助電圧（１１）は一時的に遮断され、残留する測定値から補償測定値が発生される、請求項１記載の回路装置。
【請求項３】　補助電圧（１１）が変調される、請求項１または２記載の回路装置。
【請求項４】　補助電圧（１１）はクロック発生器（１）の電圧に対して時間遅延されるか、または位相シフト有利には９０゜の位相シフトが行われる、請求項１から３までのいずれか１項記載の回路装置。
【請求項５】　基準コンデンサ、第２の切換コンタクト（１２）、第２の蓄積コンデンサ（１３）、および第２の抵抗回路網（１４）が設けられており、該基準コンデンサ、第２の切換コンタクト（１２）、第２の蓄積コンデンサ（１３）、および第２の抵抗回路網（１４）はセンサコンデンサ、第１の切換コンタクト（２）、第１の蓄積コンデンサ（３）、および第１の抵抗回路網（９）と同様に相互に接続されており、第２の蓄積コンデンサ（１３）の第１の電極は評価段（５）に接続されている、請求項１から４までのいずれか１項記載の回路装置。
【請求項６】　第１の切換コンタクト（２）の第２の出力側（１５）は第２の切換コンタクト（１２）の第１の出力側（１８）に接続されており、第１の切換コンタクト（２）の第１の出力側（８）は第２の切換コンタクト（１２）の第２の出力側（１９）に接続されている、請求項５記載の回路装置。
【請求項７】　第１の切換コンタクト（２）の第２の出力側（１５）および第２の切換コンタクト（１２）の第２の出力側（１９）はそれぞれ基準電位（１０）に接続されている、請求項５記載の回路装置。
【請求項８】　補助電圧（１１）は外部のセンサ構造部（２１）を介して容量性回路素子または容量性素子に接続されている、請求項１から７までのいずれか１項記載の回路装置。
【請求項９】　補助電圧（１１）は内部の結合コンデンサを介して容量性回路素子または容量性素子に接続されている、請求項１から７までのいずれか１項記載の回路装置。
【請求項１０】　評価段（５）は差電流増幅器から成り、該差電流増幅器にマイクロプロセッサが後置接続されている、請求項１から９までのいずれか１項記載の回路装置。
　
４　引用刊行物に記載された発明
　原査定の拒絶の理由に引用された、本願の出願前に頒布された刊行物である米国特許第４８０６８４６号明細書（以下、「引用刊行物」という。）には、図面とともに、次の事項が記載されている。
（１）「ＡＢＳＴＲＡＣＴ　A relatively simple circuit for implementing a low-cost, low power, highly accurate capacitance-to-voltage converter by which to measure the unknown capacitance of a capacitor. The circuit is characterized by the ability to eliminate error due to stray capacitance sources. The circuit is implemented by a crystal controlled clock generator which produces multi-phase clock signals to control the operation of a pair of series connected field effect transistors and a buffer amplifier. The field effect transistors are alternately switched on and off to periodically charge and discharge the capacitor under measurement between a source of reference potential and the inverting input terminal of a precision operational amplifier. The output voltage of the operational amplifier tracks the capacitance of the capacitor under measurement, such that an accurate indication of its capacitance is obtained by merely reading the output of the operational amplifier.」（要約　キャパシタの未知の容量を測定することによる、廉価な、低消費電力、高精度のキャパシタンス−電圧変換回路を実現するための比較的簡単な回路。前記回路は、浮遊容量ソースによるエラーを除去する能力により特徴づけられる。前記回路は、１対の直列接続された電界効果トランジスターと緩衝増幅器の操作を制御する多重フェーズクロック信号を供給する水晶に制御されるクロックジェネレータによって実現される。電界効果トランジスターは周期的に基準電位のソースと精密な演算増幅器の反転入力端の間で測定対象のコンデンサーを充電し、放電させるために交互に切り替える。演算増幅器の出力電圧は、測定対象のコンデンサーのキャパシタンスを追跡する。それは、演算増幅器の出力を単に読むことにより、そのキャパシタンスの正確な指示が得られるほどのものである。）（第１ページ右欄第１行目〜第１９行目）
（２）「DESCRIPTION OF THE PREFERRED EMBODIMENT
The capacitance-to-voltage converter circuit which forms the present invention is now described while referring to the drawings where, in FIG. 1, there is shown a schematic of the preferred circuit 1. The timing signals for controlling the operation of the circuit 1 are shown in FIG. 2. The circuit 1 is implemented by the formation of a crystal controlled oscillator having an amplifier 2 which is connected in a feedback loop to a crystal 4. The output of the crystal oscillator drives a non-overlapping clock generator 6. One output terminal of clock generator 6 is connected to an input terminal of a CMOS buffer amplifier 8. Another input terminal of buffer amplifier 8 is connected to a source of positive reference potential, designated VREF. The output terminal of buffer amplifier 8 is connected to one plate of the capacitor under measurement, designated Cx. The second plate of capacitor Cx is connected to the intersection (i.e. series node) of the respective conduction paths of a pair of series connected transistor switching devices 10 and 12. According to a preferred embodiment, transistor switching devices 10 and 12 are p-channel junction field effect transistors (JFETs). The control electrodes of JFETs 10 and 12 are connected to output terminals of clock generator 6, so that the operation of JFETs 10 and 12 is controlled by the clock signals which are supplied thereto from generator 6. The series connected conduction paths of JFETs 10 and 12 are connected between a common electrical junction 14 and ground.」（発明の実施の形態　本発明を形成するキャパシタンス電圧変換回路は、図面を参照して記述する。図１では、好ましい回路１の概略を示す。図２において回路１の操作をコントロールするためのタイミング信号を示す。回路１は、フィードバック・ループの中でクリスタル４に接続されるアンプ２を備えるクリスタル制御発振器の構成によって実現される。水晶発振器の出力はノンオーバーラップクロックジェネレータ６を駆動する。
クロックジェネレータ６の１つの出力端子は、ＣＭＯＳ緩衝増幅器８の一方の入力端子に接続される。緩衝増幅器８の他方の入力端子は、ＶＲＥＦで示される正基準電位源に接続される。緩衝増幅器８の出力端子は、Ｃｘで示される測定コンデンサーの一方の電極に接続される。コンデンサーＣｘの他方の電極は、１対の直列接続されたトランジスター・スイッチ素子１０および１２のそれぞれの導通パスの共通接続（つまりシリーズ・ノード）に接続されている。好ましい実施の形態では、トランジスター・スイッチ素子１０および１２はｐチャネル接合電界効果トランジスター（ＪＦＥＴ）である。ＪＦＥＴ１０および１２の制御電極はクロックジェネレータ６の出力端子に接続されているので、ＪＦＥＴ１０および１２の操作は、ジェネレーター６から供給されるクロック信号によって制御される。ＪＦＥＴ１０および１２の直列接続された導通パスは、共通電気接続１４と接地電位間で接続されている。）（第２欄第５６行目〜第３欄第１８行目）
（３）「Common electrical junction 14 is connected to the inverting input terminal of a precision operational amplifier 16. The noninverting input terminal of operational amplifier 16 is connected to circuit ground. The output voltage, designated VOUT, at the output terminal 17 of operational amplifier 16 is fed back to the inverting input terminal of amplifier 16 via a feedback resistor 18. A virtual ground (i.e. a point of zero potential) is formed at electrical junction 14, since the high open loop gain of the operational amplifier 16 forces junction 14 to be at the same potential as the noninverting input terminal which is connected to circuit ground. A filter capacitor 20 is connected in electrical parallel across feedback resistor 18. A charge catching capacitor 22 is connected between common electrical junction 14 and circuit ground. A resistor 24 is connected between common electrical junction 14 and the aforementioned source of positive reference potential VREF to provide the zero or offset compensation of VOUT.」（共通電気接続１４は、高精度演算増幅器１６の反転入力端に接続される。演算増幅器１６の非反転の入力端子は接地電位に接続されている。演算増幅器１６の出力端子１７においてＶＯＵＴで示される出力電圧は、フィードバック抵抗器１８を介して演算増幅器１６の反転入力端へフィード・バックされている。演算増幅器の高いオープンループゲインが接続点１４を接地接続された非反転入力端子と同じ電位にするから、仮想接地（つまり零電位点）が、電気接続１４において形成される。フィルタコンデンサ２０はフィードバック抵抗器１８と並列接続されます。電荷蓄積コンデンサー２２が共通電気接続１４と接地間に接続されている。
ＶＯＵＴの零点あるいはオフセット補償のために、抵抗器２４は、共通電気接続１４と前記正基準電位源ＶＲＥＦの間に接続されている。）（第３欄第１９行目〜第３７行目）
（４）「The operation of the capacitance-to-voltage converter 1 is now described while referring concurrently to FIGS. 1 and 2. As is best shown in FIG. 2, the crystal controlled clock generator 6 and buffer amplifier 8 of circuit 1 produce three phase clock signals, designated Ck1, CK2 and Ck3. The clock signals alternate between relatively low (e.g., ground) and relatively high (e.g., +VREF) logic levels. JFETs 10 and 12 are alternately rendered conducting when their respective clock signals are low and non-conducting when their respective clock signals are high. Clock signals Ck2 and Ck3 are non-overlapping and, therefore, the JFETs 10 and 12 will not be simultaneously rendered conducting. Clock signal Ck1 is relatively high during the first half cycle thereof. Also during the first half cycle of Ck1, clock signal Ck2 goes relatively low to connect the control electrode of JFET 12 to ground, whereby JFET 12 is rendered conducting. Accordingly, capacitor Cx is charged to VREF through buffer amplifier 8. Before clock signal Ck1 goes relatively low during the next half cycle thereof, clock signal Ck2 switches to a relatively high logic level to connect the control electrode of JFET 12 to the reference potential VREF, whereby JFET 12 is rendered non-conducting and capacitor Cx is prevented from being discharged.Clock signal Ck1 goes to a relatively low logic level during the second half cycle thereof. Also during the second half cycle of CK1, clock signal Ck3 goes to a relatively low logic level to connect the control electrode of JFET 10 to ground, whereby JFET 10 is rendered conducting. Accordingly, the capacitor Cx is discharged into common electrical junction 14 (i.e., the virtual ground or summing node of operational amplifier 16) via the conduction path of JFET 10. Also during the second half cycle of Ck1, clock signal Ck3 goes to a relatively high logic level, whereby JFET 10 is rendered non-conducting. Thus, the cycle of charging and discharging capacitor Cx repeats at the frequency of clock signal Ck1, which is designated Fclock. The current flowing from summing electrical junction 14 due to the periodic charging and discharging of capacitor Cx is equal to Fclock*Cx*VREF, inasmuch as a charge equal to Cx*VREF is dumped alternatively into the summing electrical junction 14 at the time rate of change or frequency of clock signal Ck1 (i.e., Fclock).」（キャパシタンス電圧変換器１の動作を、図１および２を同時に参照して説明する。図２で良く示されているように、回路１の水晶により制御されるクロック発生器６と緩衝増幅器８は、Ｃｋ１、Ｃｋ２、Ｃｋで示される３つの位相のクロック信号を作り出す。クロック信号Ｃｋ１は、最初の半周期はハイ状態である。
また、Ｃｋ１の最初の半周期中に、ＪＦＥＴ１２の制御電極を接地電位に接続するためにロー状態となり、これによってＪＦＥＴ１２は導通される。従って、コンデンサーＣｘは緩衝増幅器８を通じてＶＲＥＦに充電される。クロック信号Ｃｋ１が次の半周期にロー状態になる前に、ＪＦＥＴ１２の制御電極を正基準電位ＶＲＥＦに接続するためにクロック信号Ｃｋ２がハイ状態に切り替わり、それによってＪＦＥＴ１２は非導通となり、コンデンサーＣｘは放電から妨げられる。クロック信号は、ロー状態（例えば、接地電位）、ハイ状態（例えば＋ＶＲＥＦ）の論理レベルの間で交番する。ＪＦＥＴ１０および１２は、相補的にそれぞれのクロック信号がロー状態の場合に導通し、それぞれのクロック信号がハイ状態の場合に非道通となる。クロック信号ＣＫ２とＣＫ３がオーバーラップしていないのでＪＦＥＴ１０および１２は、同時に導通することはない。クロック信号Ｃｋ１は後半周期中ロー状態になる。また、ＣＫ１の後半周期中に、ＪＦＥＴ１０の制御電極を接地電位に接続するために、クロック信号Ｃｋ３はロー状態となり、それによってＪＦＥＴ１０は導通する。従って、コンデンサーＣｘは、ＪＦＥＴ１０の導通パスを介して、共通電気接続１４（つまり仮想接地あるいは演算増幅器の合計ノード）へ放電する。さらに、Ｃｋ１の後半周期中に、クロック信号Ｃｋ３はハイ状態になり、それによってＪＦＥＴ１０は非導通状態となる。したがって、キャパシタＣｘの充電放電サイクルは、Ｆクロックで示されるクロック信号ＣＫ１の周波数で繰り返される。　キャパシタＣｘの充電放電期間は充電電荷がＣｘ＊ＶＲＦＦに等しい限り、Ｆｃｌｏｃｋ＊Ｃｘ＊ＶＲＥＦと等しいことにより、共通電気接続の合計からの電流は、クロック信号Ｃｋ１（つまりＦｃｌｏｃｋ）の変化の時間割合あるいは周波数で交互に合計する電気接続１４へダンプされる。）（第３欄第３８行目〜第４欄第１５行目）
（６）「As will be known to those skilled in the art, the sum of all of the currents flowing into and out of electrical junction 14 must add to zero. In order to balance the current from the periodic discharge of capacitor Cx into electrical junction 14 (which is at virtual ground or zero potential), the sum of the currents represented by VREF /R24 and VOUT /R18 must equal the current represented by Fclock*Cx*VREF. The following equation is obtained by equating the aforementioned currents and solving for VOUT (i.e., the output voltage from operational amplifier 16):・・・where R18 is the resistance of feedback resistor 18 and R24 is the resistance of the zero or offset compensation resistor 24.It may be recognized that the output voltage VOUT of operational amplifier 16 is exactly proportional to the capacitance of capacitor Cx. The output voltage VOUT of amplifier 16 may be conveniently scaled by adjusting the feedback resistor 18. What is more, the output voltage VOUT of amplifier 16 may be easiy zeroed or offset by adjusting the value of resistor 24. If resistor 24 were to be eliminated from the circuit 1, the total output voltage VOUT is zero for zero capacitance to within the offset voltage and bias current limitations of operational amplifier 16. In order for the output voltage VOUT of amplifier 16 to be a ripple-free DC voltage. filter capacitor 20 is added across feedback resistor 18 to form a low pass RC filter having a cutoff frequency which is selected to be much less than Fclock (i.e., the frequency of clock signal Ck1). The charge catching capacitor 22 reduces the amplitude of any switching transients which might cause the operational amplifier 16 to saturate. Capacitor 22 avoids the need for a precision, high cost, high slew rate, wide bandwidth amplifier. Since one plate of capacitor 22 is connected to a virtual ground (i.e. summing junction 14), capacitor 22 and has no other effect on circuit 1 than that of an efficient, low-cost means for reducing the amplitude of switching transients.　」（当業者に良く知られているように、電気的接続１４に出入りする全ての電流の合計は０である。電気的接続１４（それは仮想接地または零電位にある）へのコンデンサーＣｘの周期的な放電による電流の平衡を保つために、ＶＲＥＦ／Ｒ２４およびＶＯＵＴ／Ｒ１８によって表わされる電流の和は、Ｆｃｌｏｃｋ＊Ｃｘ＊ＶＲＥＦによって表わされる電流と等しくなければならない。次の式が、ＶＯＵＴ（つまり演算増幅器１６からの出力電圧）のための解と前述の電流の等価関係により得られる。・・・ここでＲ１８はフィードバック抵抗器１８、Ｒ２４は０抵抗あるいはオフセット補償抵抗器２４である。演算増幅器１６の出力電圧ＶＯＵＴがコンデンサーＣｘのキャパシタンスに正確に比例することが理解できるであろう。アンプ１６の出力電圧ＶＯＵＴは、フィードバック抵抗器１８の調節により便利なようにスケーリングされるであろう。その上に、アンプ１６の出力電圧ＶＯＵＴは、抵抗器２４の値の調節によりゼロ点調整あるいはオフセットが簡単に行えるであろう。回路１から抵抗２４が省略された場合、合計の出力電圧ＶＯＵＴは、演算増幅器１６のオフセット電圧およびバイアス電流制限内に対してゼロキャパシタンスであるためにゼロとなる。出力電圧ＶＯＵＴをリップルのない直流電圧とするために、フィルタコンデンサ２０は、Ｆｃｌｏｃｋ（つまりクロック信号Ｃｋ１の周波数）より遙かに低い選択されたカットオフ周波数を持つように低域通過ＲＣフィルタを形成するため、フィードバック抵抗器１８と並列に付加されている。コンデンサー２２が捕らえる電荷は、演算増幅器１��が飽和することにを原因とするすべてのスイッチングの過渡現象による振幅を縮小する。コンデンサー２２は、精度、高コスト、高いスルーレート、広帯域幅アンプの必要を回避する。コンデンサー２２の１方の電極が仮想接地（つまり接合１４）に接続されているので、回路１においてコンデンサ２２よりスイッチングの過渡現象による振幅を縮小するための効率的で廉価な手段は存在しない。）（第４欄１６行目〜第５８行目）
（７）「Clock feedthrough from the gate-drain capacitance of JFET 10 does not contribute a net voltage at the output of amplifier 16, since currents of equal magnitude but opposite sign alternately flow into the summing junction 14 during each full clock cycle and are averaged to zero by capacitor 20 and feedback resistor 18. Thus, the converter circuit 1 herein disclosed also advantageously minimizes the effect of clock feedthrough on the accuracy of measuring the capacitance of capacitor Cx. More particularly, stray capacitance-to-ground (represented by the capacitors shown in phantom in FIG. 1 and designated CS1 and CS2) is coupled to opposite plates of capacitor Cx. Capacitor CS1 is charged to VREF and discharged to ground through buffer amplifier 8 during each period of the clock signal CK1. The charge on capacitor CS1 does not contribute to the charge on capacitor Cx or to the currents at the summing junction 14 of operational amplifier 16 and, therefore, there is no contribution to output voltage VOUT from capacitor CS1. Capacitor CS2 also does not contributute to the charge on capacitor Cx or to the current at summing junction 14, since capacitor CS2 is shunted by the on-resistance of JFET 12 when capacitor Cx is being charged to VREF. Therefore, capacitor CS2 accumulates no net charge during the charging cycle of capacitor Cx.」（おのおののクロック１周期の間に等しい大きさで異符号の電流が接続１４に交互に流れ込み、コンデンサー２０およびフィードバック抵抗器１８によって０まで平均されるので、ＪＦＥＴ１０のゲートドレイン容量からのクロックフィードスルーは、増幅器１６の正味の出力電圧に寄与しない。したがって、ここに示されたコンバータ回路１は、また有利には、コンデンサーＣｘのキャパシタンスを測定する精度におけるクロックフィードスルーの影響を最小限にする。特に、アースとの浮遊容量（図１にＣＳ１およびＣＳ２で示される仮想のコンデンサーによって表わされた）は、コンデンサーＣｘの反対側の電極に連結される。コンデンサーＣＳ１はＶＲＥＦまで充電され、クロック信号ＣＫ１の各期間に緩衝増幅器８を介してアースに放電される。
コンデンサーＣＳ１の電荷は、演算増幅器１６の合計する接続１４とコンデンサーＣｘに対する電荷あるいは電流に寄与しない。したがって、コンデンサーＣＳ１は出力電圧ＶＯＵＴに寄与しない。コンデンサーＣｘがＶＲＥＦに充電されている場合、コンデンサーＣＳ２がＪＦＥＴ１２のオン抵抗によってシャントされるので、コンデンサーＣＳ２はコンデンサーＣｘの電荷、あるいは合計接合１４の電流に寄与しない。したがって、コンデンサーＣＳ２はコンデンサーＣｘの充電サイクルに正味の電荷を蓄積しない。）（第４欄第５０行目〜第５欄第１６行目）
　
５　対比
（ア）引用刊行物に記載された発明は、記載事項（１）に「A relatively simple circuit for implementing a low-cost, low power, highly accurate capacitance-to-voltage converter by which to measure the unknown capacitance of a capacitor. 」と記載されていることから、コンデンサの未知の容量（キャパシタンス）を測定するための回路である。
（イ）引用刊行物の第１図より、「測定対象コンデンサＣｘの一方の電極が、ＪＦＥＴ１０とＪＦＥＴ１２の共通接続点に接続されており、ＪＦＥＴ１０は共通接続電位１４を介して電荷蓄積コンデンサ２２の一方の電極に接続されており、電荷蓄積コンデンサ２２の一方の電極はオフセット補償抵抗２４を介して正基準電圧源ＶＲＥＦに接続されており、さらに、電荷蓄積コンデンサ２２の一方の電極は、演算増幅器１６の入力に接続され、電荷蓄積コンデンサ２２の他方の電極は接地電位に接続されている点がみてとれる。
　
　以上のことを前提に、本願発明１と引用刊行物に記載された発明とを対比すると、引用刊行物に記載された発明の「クロックジェネレータ６（CLOCK GENERATOR 6）」、「電荷蓄積コンデンサ２２（A charge catching capacitor 22）」、「正基準電圧源ＶＲＥＦ（a source of positive reference potential VREF）」、「測定対象コンデンサＣｘ（the capacitor under measurement Cx）」、「オフセット補償抵抗２４（the resistance of the zero or offset compensation resistor 24）」、「接地電位（ground）」、は、それぞれ本願発明１の「クロック発生器」、「蓄積コンデンサ」、「電圧源」、「容量性回路素子または容量性素子」、「抵抗回路網」、「基準電位」に相当する。
　そして、引用刊行物の「トランジスタスイッチングデバイス１０及び１２（transistor switching devices 10 and 12）」は、記載事項（２）に 「transistor switching devices 10 and 12 are p-channel junction field effect transistors (JFETs). The control electrodes of JFETs 10 and 12 are connected to output terminals of clock generator 6, so that the operation of JFETs 10 and 12 is controlled by the clock signals which are supplied thereto from generator 6.」と記載されていることから、クロックジェネレータ６により制御されるものであり、また、記載事項（４）の記載事項から、トランジスタスイッチングデバイス１０および１２がＪＦＥＴ１０とＪＦＥＴ１２の共通接続点を、共通電気接続１４と接地電位との間を切り替えるスイッチとして機能するものであり、記載事項（３）に「The noninverting input terminal of operational amplifier 16 is connected to circuit ground. The output voltage, designated Vout, at the output terminal 17 of operational amplifier 16 is fed back to the inverting input terminal of amplifier 16 via a feedback resistor 18. A virtual ground (i.e. a point of zero potential) is formed at electrical junction 14, since the high open loop gain of the operational amplifier 16 forces junction 14 to be at the same potential as the noninverting input terminal which is connected to circuit ground.」と記載されていることから、演算増幅器１６の反転入力端子の電位が仮想接地となっており、その結果、共通電気接続１４は、接地電位とほぼ同じであることから、トランジスタスイッチングデバイス１０及び１２は、ほとんど電圧偏移が生じないように同じ電圧の間で切り換えられるものであるので、本願発明１の「切換コンタクト」及び「切換コンタクトでほとんど電圧偏移が生じないように切換コンタクトが同じ電圧の間で切り換えられ」に相当する。
　また、引用刊行物の「演算増幅器１６（operational amplifier 16）、フィードバック抵抗１８（feedback resistor 18）、フィルターコンデンサ２０（filter capacitor 20）」により構成された回路は、接続点１４からの動作信号により、ＶＯＵＴ１７に測定容量に比例する電圧信号を出力するものであるから、本願発明１の「評価段」に相当し、演算増幅器は低インピーダンスであることから、電流評価に適するものといえる。
　さらに、記載事項（２）には、「The output terminal of buffer amplifier 8 is connected to one plate of the capacitor under measurement, designated Cx. 」と記載されており、バッファ増幅器８が、測定対象コンデンサＣｘに接続されており、バッファ増幅器８からはクロック発生器のクロック信号に同期した電圧信号Ｃｋ１が出力されることから、引用刊行物に記載された発明の「バッファ増幅器８」から「測定対象Ｃｘ」に電圧信号「Ｃｋ１」を印加することは、本願発明１の「容量性回路素子または容量性素子に、クロック発生器の切換周波数に同期された補助電圧が印加される」に相当する。
　したがって、本願発明１と引用刊行物に記載された発明とは、「容量性回路素子または容量性素子のキャパシタンスまたはキャパシタンス変化を検出するために、クロック発生器と、該クロック発生器により制御される切換コンタクトと、蓄積コンデンサと、電圧源と、評価段とを有しており、容量性回路素子または容量性素子の第１の電極は切換コンタクトの入力側に接続されており、切換コンタクトの第１の出力側は蓄積コンデンサの第１の電極に接続されており、該蓄積コンデンサの第１の電極は一方では抵抗回路網を介して電圧源に接続されており、他方では評価段に接続されており、前記蓄積コンデンサの第２の電極は基準電位に接続されている、キャパシタンスまたはキャパシタンス変化を検出する回路装置において、評価段は電流評価に適するように構成されており、切換コンタクトでほとんど電圧偏移が生じないように切換コンタクトが同じ電圧の間で切り換えられ、容量性回路素子または容量性素子に、クロック発生器の切換周波数に同期された補助電圧が印加される、ことを特徴とするキャパシタンスを検出する回路装置。」である点で一致し、つぎの相違点Ａで相違する。
　
相違点Ａ　本願発明１が「容量性回路素子または容量性素子の第２の電極は外部の対象物によって形成され」ているのに対して、引用刊行物に記載された発明はその点について明示されていない点
　
６　対比
　上記相違点Ａについて検討すると、容量性回路素子の構造として、容量性回路素子を形成する電極の一方が対象物の枠体により形成されているものは、例えば実願平５−６３２０６号（実開平７−３２５０３号）のＣＤ−ＲＯＭに記載されているように、周知の構成であり、引用刊行物に記載された発明の測定対象のコンデンサＣｘを、上記周知の一方の電極が対象物により形成されている容量性回路素子とすることに格別の困難性はない。
　そして、本願発明１の効果は、引用刊行物に記載された発明から当業者が予測し得る程度のものである。
　したがって、本願発明１は、引用刊行物に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　なお、請求人は、請求の理由において、「本発明と引用例との対比　まず申し上げたいのは、引用文献１（当審注：引用刊行物と同じ。）に記載の発明ではトランジスタおよびコンデンサの動作の記載が不正確であるということであります。具体的には、引用文献１の図２に示されているところではＣｋ１はＣｋ３が値０を有する前すなわちトランジスタ１０が導通する前に既に０に達しており、当該の時間中にはコンデンサＣＳ１だけでなくコンデンサＣＸも放電しているはずであること、コンデンサＣＳ２の充放電についてもトランジスタ１２はＣｋ１が値０を取る前に再び遮断されているので当該の時間中にはコンデンサＣＳ２の充電が行われるはずであること、などの点が誤っているように見受けられます。このように不明瞭な発明から本発明を容易に想到することは当業者といえども不可能であります。」と主張しているが、引用刊行物には、引用刊行物に記載された発明がどのように作用するのかについて当業者が理解できる程度に記載されており、請求人の上記主張には理由がない。また、仮に、請求人が主張するような点があるとしても、コンデンサＣＳ１、ＣＳ２の影響をなくすためには、Ｃｋ１とＣｋ２及びＣｋ３のオン状態となるパルス幅をできるだけ近づければ良いことは容易に理解できることである。
　また、請求人が主張する「本発明の回路装置の主たる特徴は、容量性回路素子または容量性素子にクロック発生器の切換周波数に同期された補助電圧が印加される点であります。これにより本発明では容量性回路素子または容量性素子の容量、あるいは基準コンデンサの容量に比べて無視できない大きさの寄生容量の発生する問題点が回避されます。こうした問題点は引用文献１に記載の発明では全く考慮されておりません。したがって引用文献１に記載の発明には本発明の主たる特徴である＜容量性回路素子または容量性素子にクロック発生器の切換周波数に同期された補助電圧が印加される＞構成は示されておりません。」と主張しているが、引用刊行物に記載された発明は、測定対象コンデンサＣｘにバッファアンプ８からの電圧信号Ｃｋ１を印加する構成を備えているものであることから、請求人のこの主張も理由がない。
　
７　むすび
　以上のとおりであるから、本願発明１は、原査定において引用された刊行物に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願発明１が特許を受けることができないものであるから、その他の発明について審理するまでもなく、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。