【手続補正書】
【提出日】平成30年5月29日(2018.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記（ａ）工程後、前記半導体基板上にＭＩＳＦＥＴ用のゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法を用いて前記半導体基板に前記ＭＩＳＦＥＴ用のソース・ドレイン領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、第１の熱処理温度で第１の熱処理を行う工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２絶縁膜上にレジストパターンを形成する工程、
（ｉ）前記（ｈ）工程後、前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜および前記第１絶縁膜をエッチングすることにより、前記レジストパターンで覆われない部分の前記第２絶縁膜および前記第１絶縁膜を除去し、前記レジストパターンの下に前記第２絶縁膜および前記第１絶縁膜を残す工程、
（ｊ）前記（ｉ）工程後、前記レジストパターンを除去する工程、
（ｋ）前記（ｊ）工程後、ウェット洗浄処理を行う工程、
（ｌ）前記（ｋ）工程後、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、金属膜を形成する工程、
（ｍ）前記（ｌ）工程後、第２の熱処理を行って前記金属膜と前記ソース・ドレイン領域とを反応させて、前記ソース・ドレイン領域上に金属シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記レジストパターンは、前記ソース・ドレイン領域の上方には形成されず、
前記（ｉ）工程では、前記ソース・ドレイン領域上の前記第２絶縁膜および前記第１絶縁膜は除去される、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程の後で、前記（ｅ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われない、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｇ）工程の後で、前記（ｉ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われない、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
（ｇ１）前記（ｇ）後で、前記（ｈ）工程前に、前記第１の熱処理温度よりも低い第２の熱処理温度で第３の熱処理を行う工程、
を更に有する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１の熱処理により、前記ソース・ドレイン領域内の不純物が活性化される、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第１の熱処理温度は、９００℃以上である、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程で形成された前記第１絶縁膜の第１の厚さよりも、前記（ｇ）工程で形成された前記第２絶縁膜の第２の厚さが厚い、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１の厚さは１０ｎｍ以上である、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１の厚さは２０ｎｍ以下である、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
（ｎ）前記（ｍ）工程後、前記（ｍ）工程にて反応しなかった前記金属膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記金属シリサイド層の形成を防止するシリサイドブロック膜として機能する、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｋ）工程では、前記ウェット洗浄処理により、前記第２絶縁膜の少なくとも一部がエッチングされる、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、同種の材料からなる、半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、異なる種類の材料からなる、半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記ソース・ドレイン領域上および前記ゲート電極上の前記第２絶縁膜および前記第１絶縁膜は除去され、
前記（ｍ）工程では、前記第２の熱処理により前記金属膜と前記ソース・ドレイン領域および前記ゲート電極とが反応して、前記ソース・ドレイン領域上と前記ゲート電極上とに、それぞれ前記金属シリサイド層が形成される、半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ゲート電極と、抵抗素子用の導体パターンとが、前記半導体基板上に形成され、
前記（ｅ）工程では、前記半導体基板上に、前記導体パターン、前記ゲート電極および前記側壁絶縁膜を覆うように、前記第１絶縁膜が形成され、
前記（ｈ）工程では、前記導体パターンの一部の上方に、前記レジストパターンが形成され、
前記（ｌ）工程では、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記導体パターン、前記ゲート電極および前記側壁絶縁膜を覆うように、前記金属膜が形成される、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記ソース・ドレイン領域上、前記ゲート電極上、および前記導体パターンの一部上の前記第２絶縁膜および前記第１絶縁膜は除去され、
前記（ｍ）工程では、前記第２の熱処理により前記金属膜と前記ソース・ドレイン領域、前記ゲート電極および前記導体パターンとが反応して、前記ソース・ドレイン領域上と前記ゲート電極上と前記導体パターンの一部上とに、それぞれ前記金属シリサイド層が形成される、半導体装置の製造方法。
【請求項１９】
（ａ）半導体基板を準備する工程、
（ｂ）前記（ａ）工程後、前記半導体基板上にＭＩＳＦＥＴ用のゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法を用いて前記半導体基板に前記ＭＩＳＦＥＴ用のソース・ドレイン領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、第１の熱処理温度で第１の熱処理を行う工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２絶縁膜上にレジストパターンを形成する工程、
（ｉ）前記（ｈ）工程後、前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜および前記第１絶縁膜をエッチングすることにより、前記レジストパターンで覆われない部分の前記第２絶縁膜および前記第１絶縁膜を除去し、前記レジストパターンの下に前記第２絶縁膜および前記第１絶縁膜を残す工程、
（ｊ）前記（ｉ）工程後、前記レジストパターンを除去する工程、
（ｋ）前記（ｊ）工程後、ウェット洗浄処理を行う工程、
（ｌ）前記（ｋ）工程後、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、金属膜を形成する工程、
（ｍ）前記（ｌ）工程後、第２の熱処理を行って前記金属膜と前記ソース・ドレイン領域とを反応させて、前記ソース・ドレイン領域上に金属シリサイド層を形成する工程、
を有し、
前記（ｄ）工程の後で、前記（ｅ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われず、
前記（ｆ）工程では、前記第１の熱処理により、前記ソース・ドレイン領域内の不純物が活性化され、
前記（ｇ）工程の後で、前記（ｉ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われず、
前記（ｈ）工程では、前記レジストパターンは、前記ソース・ドレイン領域の上方には形成されず、
前記（ｉ）工程では、前記ソース・ドレイン領域上の前記第２絶縁膜および前記第１絶縁膜は除去される、半導体装置の製造方法。