【事件の表示】
　平成　５年特許願第２４３００２号「半導体集積回路装置」において、平成１２年９月２０日付けでした手続補正に対してされた補正却下決定不服審判事件について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成５年９月２９日の出願であって、平成１２年９月２０日付けで手続補正がなされたところ、この補正は、平成１６年５月１２日付けで決定をもって却下された。
　
２．補正の内容
　平成１２年９月２０日付の手続補正書による補正の内容は、願書に最初に添付した明細書の特許請求の範囲を、平成１２年９月２０日付の手続補正書に記載されたとおりに補正するものである。
　
３．原決定の理由
　原決定における却下の理由は、次のとおりである。
　「平成１２年９月２０日付け手続補正書で補正された、この出願の特許請求の範囲の請求項１２には「前記第１及び第２局所配線は、前記第１導電層と同層の導電膜で構成され、前記第１方向において、前記第１メモリセルの第１及び第２局所配線と、前記第２メモリセルの第１及び第２局所配線との間には、前記第１及び第２局所配線と同層の導電膜が形成されていないように構成され、前記第１配線は、前記第１及び第２局所配線とは異なる導電層で構成されるとともに、前記第１方向に垂直な第２方向に延在して形成され、前記第１配線は、前記第１導電層に電気的に接続される」と記載され、同じく請求項１９には、「前記第３及び第４セル内配線は、前記第１及び第２セル内配線と同層の導電膜で構成され、前記第１方向において、前記第１メモリセルの第１及び第２セル内配線と、前記第２メモリセルの第１及び第２セル内配線との間には、前記第１及び第２セル内配線と同層の導電膜が形成されていないように構成され、前記第１電源配線は、前記第１及び第２セル内配線とは異なる導電層で構成されるとともに、前記第１方向に垂直な第２方向に延在して形成され、前記第１電源配線は、前記第３及び第４セル内配線を介して、前記第１及び第２メモリセルの第１及び第２ｐチャネルＭＩＳＦＥＴのソース領域に電気的に接続され、」と記載され、同じく請求項２４には「前記第１メモリセルの第１の第２導電型ＭＩＳＦＥＴのソース領域、前記第２メモリセルの第１の第２導電型ＭＩＳＦＥＴのソース領域、前記第１メモリセルの第２の第２導電型ＭＩＳＦＥＴのソース領域、前記第２メモリセルの第２の第２導電型ＭＩＳＦＥＴのソース領域は、第１導電層で電気的に接続され、前記第１及び第２局所配線は、前記第１導電層と同層の導電膜で構成され、前記第１電源配線は、前記第１及び第２局所配線とは異なる導電層で構成され、前記第１電源配線は、前記第１導電層に電気的に接続されるとともに、前記第１導電層を介して、前記第１及び第２メモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続される」と記載され、同じく請求項３１には「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域は導電層に電気的に接続され、前記第１及び第２局所配線は、前記導電層と同層の導電膜で構成され、前記第１電源配線は、前記第１及び第２局所配線とは異なる導電層で構成されるとともに、前記第２方向に延在するように形成され、前記第１電源配線は、前記導電層に電気的に接続されるとともに、前記導電層を介して、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され、」と記載され、同じく請求項４１には「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域と前記第１導電型半導体領域とは、導電層に電気的に接続され、前記第１及び第２局所配線は、前記導電層と同層の導電膜で構成され、前記第１電源配線は、前記第１及び第２局所配線とは異なる導電層で構成され、前記第１電源配線は、前記導電層及び前記第１導電型半導体領域に電気的に接続されるとともに、前記導電層を介して、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続される」と記載され、同じく請求項４９には「前記第１電源配線は、前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され、」と記載されており、前記補正後の前記各請求項の記載は、「第１配線」又は「第１電源配線」をメモリセル上に形成された配線層により実現することをも意味するものである。
　しかしながら、この出願の願書に最初に添付した明細書又は図面には、段落番号【０００９】乃至【００１２】に、この出願に係る発明が解決しようとする課題について「【０００９】　もう少し詳しく述ベると、メモリセル領域において、動作電源配線、基準電源配線の夫々はワード配線と同一方の方向に延在しており、動作電源配線と基準電源配線との間には、ｐチャネル導電型の負荷用ＭＯＳＦＥＴ、ｎチャネル導電型の駆動用ＭＯＳＦＥＴの夫々のドレイン領域同志を接続するセル内配線がワード線に対して垂直の方向(相補型データ線の延在方向)に延在している。　【００１０】　さらに、相補型データ線の延在方向に隣接するメモリセルの動作電源配線間には、ｎチャネル導電型の転送用ＭＯＳＦＥＴと相補型データ線とを接続するためのセル内配線が配置される。　【００１１】　これらの動作電源配線、基準電源配線、セル内配線の夫々は、互いに配線の最小加工寸法以上の距離だけ離して形成されるので、前述したように、メモリセルのサイズが大きくなってしまうという問題点がある。　【００１２】　本発明の目的は、完全ＣＭＩＳ構造のメモリセルを有する半導体集積回路装置において、前記メモリセルのセルサイズを縮小することが可能な技術を提供することにある。」と記載され、同じく段落番号【００６３】に、ＣＭＯＳ構造のＳＲＡＭメモリセルにおけるｐチャネル導電型の負荷用ＭＩＳＦＥＴのソース領域に接続される電源配線について「【００６３】　前記ｎ型ウエル領域１３の下に設けられたn+型半導体領域１１は、前述のように、ｎ型ウエル領域１３、n+型半導体領域２０Ａ、セル内配線２３Ａの夫々を介して、負荷型ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々のソース領域(２１)に電気的に接続されている。つまり、n+型半導体領域１１は電源配線として使用され、負荷型ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々のソース領域(２１)は基準電位（例えば０［Ｖ］）に固定される。このように、n+型半導体領域１１を基準電位に固定し、このn+型半導体領域１１を電源配線として使用することにより、各メモリセル７Ａの負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々のソース領域(２１)に基準電位を印加することができるので、メモリセル７Ａ上の第１層目の金属配線層に形成される電源配線を廃止でき、メモリセル７Ａのメモリサイズを縮小できる。」と記載され、さらに、同じく段落番号【００８８】に、この出願に係る発明の奏する効果について「【００８８】　ｎ型ウエル領域１３を電源配線として使用し、各メモリセル７Ａの負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々のソース領域に基準電位又は動作電位を印加することができるので、メモリセル７Ａ上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセル７Ａのセルサイズを縮小できる。」と記載されているとおり、メモリセルのｐチャネル導電型の負荷用ＭＩＳＦＥＴが形成されるｎ型ウエル領域を電源配線として使用し、それによってメモリセル上の配線層で形成される電源配線を廃止して、メモリセルのセルサイズを縮小することが記載されているだけであり、補正後の前記各請求項が意味する「「第１配線」又は「第１電源配線」をメモリセル上に形成された配線層により実現すること」は、この出願の願書に最初に添付した明細書又は図面には記載されておらず、且つ、同明細書又は図面の記載からみて自明のこととも認められない。
　したがって、この補正は、明細書の要旨を変更するものと認める。
　よって、この補正は、特許法第５３条第１項の規定により却下すべきものである。」
　
４．請求人の主張
　審判請求人の主張は、次のとおりである。
　「本願出願時明細書の段落番号００６３には、確かに、「ｎ＋型半導体領域１１を電源配線として使用する」及び「第１層目の金属配線層に形成される電源配線を廃止でき、」が記載され、また、本願出願時明細書の段落番号００８８には、確かに、「ｎ型ウエル領域１３を電源配線として使用し、」及び「第１層目の金属配線層で形成される電源配線を廃止
でき
しなければならない
「第１層目の金属配線層で形成される電源配線を廃止する」構成は、あくまでも本願発明の要旨を逸脱しない範囲内の種々の変形例の極一例に過ぎません。審査官殿は、「電源配線を廃止
でき
でき
可能である
　よって、本願出願時明細書の段落番号００６３及び００８８の記載を以て「メモリセルのｐチャネル導電型の負荷用ＭＩＳＦＥＴが形成されるｎ型ウエル領域を電源配線として使用し、それによってメモリセル上の配線層で形成される電源配線を廃止して、メモリセルのセルサイズを縮小することが記載されているだけである」かのように曲げて解釈し、「「第１配線」又は「第１電源配線」をメモリセル上に形成された配線層により実現すること」が本願出願時明細書に記載されていないとする審査官殿の判断は極めて不当であり、到底承服できません。」
　
５．当審の判断
　平成１６年５月１２日付け補正却下の決定が、請求項１２，１９，２４，３１，４１，４９に係る発明についてのものであるから、請求項１２，１９，２４，３１，４１，４９についての判断の妥当性について、以下に検討する。
　
（１）補正後の請求項１２に係る発明について
　補正後の請求項１２には、
「前記第１及び第２局所配線は、前記第１導電層と同層の導電膜で構成され、
　前記第１方向において、前記第１メモリセルの第１及び第２局所配線と、前記第２メモリセルの第１及び第２局所配線との間には、前記第１及び第２局所配線と同層の導電膜が形成されていないように構成され、
　前記第１配線は、前記第１及び第２局所配線とは異なる導電層で構成されるとともに、前記第１方向に垂直な第２方向に延在して形成され、
　前記第１配線は、前記第１導電層に電気的に接続される」
と記載されている。
　
　ここで、補正後の請求項１２に係る発明において、「前記第１導電層」については、「前記第１メモリセルの第１ｐチャネルＭＩＳＦＥＴのソース領域と、前記第２メモリセルの第１ｐチャネルＭＩＳＦＥＴのソース領域と、前記第１メモリセルの第２ｐチャネルＭＩＳＦＥＴのソース領域と、前記第２メモリセルの第２ｐチャネルＭＩＳＦＥＴのソース領域とは第１導電層に電気的に接続され」と記載されており、一方、本願の願書に最初に添付した明細書又は図面(以下、「当初明細書等」という。)には、「図８、図９及び図１０に示すように、前記負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１には、・・・一方のセル内配線２３Ａが電気的に接続される。同様に、前記負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるp+型半導体領域２１には、・・・他方のセル内配線２３Ａが電気的に接続される。・・・」（第４７段落）、「前記他方のセル内配線２３Ａは、列方向に隣接する他のメモリセル７Ａの負荷用ＭＩＳＦＥＴ(Ｑｐ２)のソース領域であるn+型半導体領域２１に・・・電気的に接続される。同様に、一方のセル内配線２３Ａは、前記他のメモリセルの負荷用ＭＩＳＦＥＴ(Ｑｐ１)のソース領域であるn+型半導体領域２１に・・・電気的に接続される。・・・」（第４９段落）と記載されているから、補正後の請求項１２に係る発明の「第１導電層」は、当初明細書等に記載の「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に対応する。
　また、補正後の請求項１２に係る発明において、「前記第１及び第２局所配線」については、「前記第１及び第２メモリセルは各々、第１ｎチャネルＭＩＳＦＥＴのドレイン領域と第１ｐチャネルＭＩＳＦＥＴのドレイン領域とが第１局所配線により電気的に接続されるとともに、第２ｎチャネルＭＩＳＦＥＴのドレイン領域と第２ｐチャネルＭＩＳＦＥＴのドレイン領域とが第２局所配線により電気的に接続され」と記載されており、一方、当初明細書等には、「・・・負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域であるp+型半導体領域２１は、一方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域であるn+型半導体領域２０に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域でるp+型半導体領域（２１）は、他方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域であるn+型半導体領域(２０)に電気的に接続される。」（第４６段落）と記載されているから、補正後の請求項１２に係る発明の「第１及び第２局所配線」は、出願当初明細書等の「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」に対応する。
　
　そして、補正後の請求項１２に係る発明の「前記第１及び第２局所配線とは異なる導電層」は、
（Ａ）「前記第１及び第２局所配線とは
異なる層の
（Ｂ）「前記第１及び第２局所配線とは
異なる材料の
を含むものであるところ、出願当初明細書等には、「第１導電層」、すなわち、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」について、「前記他方のセル内配線２３Ａは、・・・ｎ型ウエル領域１３の主面に形成されたn+型半導体領域２０Ａに電気的に接続される。同様に、前記一方のセル内配線２３Ａは、・・・n+型半導体領域(２０Ａ)に電気的に接続される。つまり、負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるn+型半導体領域２１は、一方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１は、他方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続される。・・・」（第４８段落）と記載され、その作用として、「・・・ｎ型ウエル領域を電源配線として使用し、各メモリセルの負荷用ＭＩＳＦＥＴのソース領域に基準電位(接地電位)又は動作電位(電源電位)を印加できるので、メモリセル上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセルのセルサイズを縮小できる。」と記載されているものの、
（Ａ）「第１及び第２局所配線とは
異なる層の
異なる層の
（Ｂ）「前記第１及び第２局所配線とは
異なる材料の
異なる材料の
　
　また、仮に、補正後の請求項１２に係る発明の「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１配線」が、当初明細書等に記載の「ｎ型ウエル領域」である場合を含むとしても、補正後の請求項１２に係る発明は、「前記第１配線」が、「前記第１及び第２局所配線」より上層の配線である場合も含むものであり、当初明細書等には、「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」より上層の配線が、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に電気的に接続されることは、何ら記載ないし示唆されておらず、また、この点が当初明細書等の記載から自明であるともいえない。
　
　以上のとおり、補正後の請求項１２に係る発明の「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１配線」が、「前記第１導電層に電気的に接続される」ことは、当初明細書等に記載がなく、また、出願当初明細書等の記載から自明であるともいえない。
　
（２）補正後の請求項１９に係る発明について
　補正後の請求項１９には、
「前記第３及び第４セル内配線は、前記第１及び第２セル内配線と同層の導電膜で構成され、
　前記第１方向において、前記第１メモリセルの第１及び第２セル内配線と、前記第２メモリセルの第１及び第２セル内配線との間には、前記第１及び第２セル内配線と同層の導電膜が形成されていないように構成され、
　前記第１電源配線は、前記第１及び第２セル内配線とは異なる導電層で構成されるとともに、前記第１方向に垂直な第２方向に延在して形成され、
　前記第１電源配線は、前記第３及び第４セル内配線を介して、前記第１及び第２メモリセルの第１及び第２ｐチャネルＭＩＳＦＥＴのソース領域に電気的に接続され、」
と記載されている。
　
　ここで、補正後の請求項１９に係る発明において、「前記第３及び第４セル内配線」については、「前記第１メモリセルの第１ｐチャネルＭＩＳＦＥＴのソース領域と前記第２メモリセルの第１ｐチャネルＭＩＳＦＥＴのソース領域とは、第３セル内配線により電気的に接続され、
　前記第１メモリセルの第２ｐチャネルＭＩＳＦＥＴのソース領域と前記第２メモリセルの第２ｐチャネルＭＩＳＦＥＴのソース領域とは、第４セル内配線により電気的に接続され、」と記載されており、一方、当初明細書等には、「図８、図９及び図１０に示すように、前記負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１には、・・・一方のセル内配線２３Ａが電気的に接続される。同様に、前記負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるp+型半導体領域２１には、・・・他方のセル内配線２３Ａが電気的に接続される。このセル内配線２３Ａの夫々は、第１層目の金属配線層で形成され、列方向に配置された複数のメモリセル７Ａに対して独立に構成される。」（第４７段落）、「前記他方のセル内配線２３Ａは、列方向に隣接する他のメモリセル７Ａの負荷用ＭＩＳＦＥＴ(Ｑｐ２)のソース領域であるn+型半導体領域２１に・・・電気的に接続される。同様に、一方のセル内配線２３Ａは、前記他のメモリセルの負荷用ＭＩＳＦＥＴ(Ｑｐ１)のソース領域であるn+型半導体領域２１に・・・電気的に接続される。・・・」（第４９段落）と記載されているから、補正後の請求項１９に係る発明の「第３及び第４セル内配線」は、当初明細書等に記載の「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に対応し、補正後の請求項１９に係る発明の「第１及び第２のメモリセル」は、当初明細書等の「メモリセル７Ａ」及び「列方向に隣接する他のメモリセル７Ａ」に対応し、補正後の請求項１９に係る発明の「第１及び第２ｐチャネルＭＩＳＦＥＴ」は、「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応する。
　また、補正後の請求項１９に係る発明において、「前記第１及び第２セル内配線」については、「前記メモリセル内において、前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と第１ｐチャネルＭＩＳＦＥＴのドレイン領域とは、第１セル内配線により電気的に接続され、
　前記メモリセル内において、前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と第２ｐチャネルＭＩＳＦＥＴのドレイン領域とは、第２セル内配線により電気的に接続され」と記載されており、一方、当初明細書等には、「・・・負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域であるp+型半導体領域２１は、一方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域であるn+型半導体領域２０に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域でるp+型半導体領域（２１）は、他方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域であるn+型半導体領域(２０)に電気的に接続される。」（第４６段落）と記載されているから、補正後の請求項１９に係る発明の「第１及び第２セル内配線」は、出願当初明細書等の「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」に相当する。
　
　そして、補正後の請求項１９に係る発明の「前記第１及び第２セル内配線とは異なる導電層」は、
（Ａ）「前記第１及び第２セル内配線とは
異なる層の
（Ｂ）「前記第１及び第２セル内配線とは
異なる材料の
を含むものであるところ、出願当初明細書等には、「第３及び第４のセル内配線」、すなわち、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」について、「前記他方のセル内配線２３Ａは、接続孔２２ａを通して、ｎ型ウエル領域１３の主面に形成されたn+型半導体領域２０Ａに電気的に接続される。同様に、前記一方のセル内配線２３Ａは、接続孔２２ａを通してn+型半導体領域(２０Ａ)に電気的に接続される。つまり、負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるn+型半導体領域２１は、一方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１は、他方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続される。・・・」（第４８段落）と記載され、その作用として、「・・・ｎ型ウエル領域を電源配線として使用し、各メモリセルの負荷用ＭＩＳＦＥＴのソース領域に基準電位(接地電位)又は動作電位(電源電位)を印加できるので、メモリセル上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセルのセルサイズを縮小できる。」（第１７段落）と記載されているものの、
（Ａ）「第１及び第２セル内配線とは
異なる層の
異なる層の
（Ｂ）「第１及び第２セル内配線とは
異なる材料の
異なる材料の
　
　また、仮に、補正後の請求項１９に係る発明の「前記第１及び第２セル内配線とは異なる導電層で構成」される「前記第１電源配線」が、当初明細書等に記載の「ｎ型ウエル領域」である場合を含むとしても、補正後の請求項１９に係る発明は、「前記第１電源配線」が、「前記第１及び第２セル内配線」より上層の配線である場合も含むものであり、当初明細書等には、「前記第１及び第２セル内配線」、すなわち、「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」より上層の配線が、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」を介して、「メモリセル７Ａ」及び「列方向に隣接する他のメモリセル７Ａ」の「負荷用ＭＩＳＦＥＴＱｐ１及び負荷用ＭＩＳＦＥＴＱｐ２」のソース領域に電気的に接続されることは、何ら記載ないし示唆されておらず、また、この点が当初明細書等の記載から自明であるともいえない。
　
　以上のとおり、補正後の請求項１９に係る発明の「前記第１及び第２セル内配線とは異なる導電層で構成」される「前記第１電源配線」が、「前記第３及び第４セル内配線を介して、前記第１及び第２メモリセルの第１及び第２ｐチャネルＭＩＳＦＥＴのソース領域に電気的に接続される」ことは、当初明細書等に記載がなく、また、出願当初明細書等の記載から自明であるともいえない。
　
（３）補正後の請求項２４に係る発明について
　補正後の請求項２４には、
「前記第１メモリセルの第１の第２導電型ＭＩＳＦＥＴのソース領域、前記第２メモリセルの第１の第２導電型ＭＩＳＦＥＴのソース領域、前記第１メモリセルの第２の第２導電型ＭＩＳＦＥＴのソース領域、前記第２メモリセルの第２の第２導電型ＭＩＳＦＥＴのソース領域は、第１導電層で電気的に接続され、
　前記第１及び第２局所配線は、前記第１導電層と同層の導電膜で構成され、
　前記第１電源配線は、前記第１及び第２局所配線とは異なる導電層で構成され、
　前記第１電源配線は、前記第１導電層に電気的に接続されるとともに、前記第１導電層を介して、前記第１及び第２メモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続される」
と記載されている。
　
　ここで、補正後の請求項２４に係る発明において、「前記第１導電層」については、「前記第１メモリセルの第１の第２導電型ＭＩＳＦＥＴのソース領域、前記第２メモリセルの第１の第２導電型ＭＩＳＦＥＴのソース領域、前記第１メモリセルの第２の第２導電型ＭＩＳＦＥＴのソース領域、前記第２メモリセルの第２の第２導電型ＭＩＳＦＥＴのソース領域は、第１導電層で電気的に接続され」と記載されており、一方、当初明細書等には、「図８、図９及び図１０に示すように、前記負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１には、・・・一方のセル内配線２３Ａが電気的に接続される。同様に、前記負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるp+型半導体領域２１には、・・・他方のセル内配線２３Ａが電気的に接続される。・・・」（第４７段落）、「前記他方のセル内配線２３Ａは、列方向に隣接する他のメモリセル７Ａの負荷用ＭＩＳＦＥＴ(Ｑｐ２)のソース領域であるn+型半導体領域２１に・・・電気的に接続される。同様に、一方のセル内配線２３Ａは、前記他のメモリセルの負荷用ＭＩＳＦＥＴ(Ｑｐ１)のソース領域であるn+型半導体領域２１に・・・電気的に接続される。・・・」（第４９段落）と記載されているから、補正後の請求項２４に係る発明の「第１導電層」は、当初明細書等に記載の「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に対応し、補正後の請求項２４に係る発明の「第１及び第２のメモリセル」は、当初明細書等の「メモリセル７Ａ」及び「列方向に隣接する他のメモリセル７Ａ」に対応し、補正後の請求項２４に係る発明の「第１及び第２の第２導電型ＭＩＳＦＥＴ」は、「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応する。
　また、補正後の請求項２４に係る発明において、「前記第１及び第２局所配線」については、「前記第１及び第２メモリセルは各々、第１の第１導電型ＭＩＳＦＥＴのドレイン領域と第１の第２導電型ＭＩＳＦＥＴのドレイン領域とが第１局所配線により電気的に接続されるとともに、第２の第１導電型ＭＩＳＦＥＴのドレイン領域と第２の第２導電型ＭＩＳＦＥＴのドレイン領域とが第２局所配線により電気的に接続され」と記載されており、一方、当初明細書等には、「・・・負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域であるp+型半導体領域２１は、一方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域であるn+型半導体領域２０に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域でるp+型半導体領域（２１）は、他方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域であるn+型半導体領域(２０)に電気的に接続される。」（第４６段落）と記載されているから、補正後の請求項２４に係る発明の「第１及び第２局所配線」は、出願当初明細書等の「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」に対応する。
　そして、補正後の請求項２４に係る発明の「前記第１及び第２局所配線とは異なる導電層」は、
（Ａ）「前記第１及び第２局所配線とは
異なる層の
（Ｂ）「前記第１及び第２局所配線とは
異なる材料の
を含むものであるところ、出願当初明細書等には、「第１導電層」、すなわち、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」について、「前記他方のセル内配線２３Ａは、接続孔２２ａを通して、ｎ型ウエル領域１３の主面に形成されたn+型半導体領域２０Ａに電気的に接続される。同様に、前記一方のセル内配線２３Ａは、接続孔２２ａを通してn+型半導体領域(２０Ａ)に電気的に接続される。つまり、負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるn+型半導体領域２１は、一方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１は、他方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続される。・・・」（第４８段落）と記載され、その作用として、「・・・ｎ型ウエル領域を電源配線として使用し、各メモリセルの負荷用ＭＩＳＦＥＴのソース領域に基準電位(接地電位)又は動作電位(電源電位)を印加できるので、メモリセル上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセルのセルサイズを縮小できる。」（第１７段落）と記載されているものの、
（Ａ）「第１及び第２局所配線とは
異なる層の
異なる層の
（Ｂ）「第１及び第２局所配線とは
異なる材料の
異なる材料の
　
　また、仮に、補正後の請求項２４に係る発明の「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１電源配線」が、当初明細書等に記載の「ｎ型ウエル領域」である場合を含むとしても、補正後の請求項２４に係る発明は、「前記第１電源配線」が、「前記第１及び第２局所配線」より上層の配線である場合も含むものであり、当初明細書等には、「前記第１及び第２局所配線」、すなわち、「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」より上層の配線が、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に電気的に接続されるとともに、前記「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」を介して、「メモリセル７Ａ」及び「列方向に隣接する他のメモリセル７Ａ」の「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域に電気的に接続されることは、何ら記載ないし示唆されておらず、また、この点が当初明細書等の記載から自明であるともいえない。
　
　以上のとおり、補正後の請求項２４に係る発明の「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１電源配線」が、「前記第１導電層に電気的に接続されるとともに、前記第１導電層を介して、前記第１及び第２メモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続される」ことは、当初明細書等に記載がなく、また、出願当初明細書等の記載から自明であるともいえない。
　
（４）補正後の請求項３１に係る発明について
　補正後の請求項３１には、
「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域は導電層に電気的に接続され、
　前記第１及び第２局所配線は、前記導電層と同層の導電膜で構成され、
　前記第１電源配線は、前記第１及び第２局所配線とは異なる導電層で構成されるとともに、前記第２方向に延在するように形成され、
　前記第１電源配線は、前記導電層に電気的に接続されるとともに、前記導電層を介して、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され、」
と記載されている。
　
　ここで、補正後の請求項３１に係る発明において、「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域」が、「導電層に電気的に接続され」ることは、
（ａ）「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域」が、「
同じ
（ｂ）「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域」が、「
異なる
を含むものである。
　
［上記（ａ）に関して］
　当初明細書等には、「図８、図９及び図１０に示すように、前記負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１には、・・・一方のセル内配線２３Ａが電気的に接続される。同様に、前記負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるp+型半導体領域２１には、・・・他方のセル内配線２３Ａが電気的に接続される。このセル内配線２３Ａの夫々は、第１層目の金属配線層で形成され、列方向に配置された複数のメモリセル７Ａに対して独立に構成される。」（第４７段落）と記載されているから、補正後の請求項３１に係る発明の「第１及び第２の第２導電型ＭＩＳＦＥＴ」は、出願当初明細書等の「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応する。
　そして、出願当初明細書等の第４７段落には、「負荷用ＭＩＳＦＥＴＱｐ１」のソース領域が、「一方のセル内配線２３Ａ」に電気的に接続され、「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域が、「他方のセル内配線２３Ｂ」に電気的に接続されることは記載されているものの、「負荷用ＭＩＳＦＥＴＱｐ１」のソース領域と「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域が、「
同じ
　
［上記（ｂ）に関して］
　当初明細書等の第４７段落の記載から、補正後の請求項３１に係る発明の「第１及び第２の第２導電型ＭＩＳＦＥＴ」は、出願当初明細書等の「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応し、補正後の請求項３１に係る発明の「導電層」は、出願当初明細書等の「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に対応する。
　また、補正後の請求項３１に係る発明において、「前記第１及び第２局所配線」については、「前記第１の第１導電型ＭＩＳＦＥＴのドレイン領域と第１の第２導電型ＭＩＳＦＥＴのドレイン領域とが第１局所配線により電気的に接続されるとともに、第２の第１導電型ＭＩＳＦＥＴのドレイン領域と第２の第２導電型ＭＩＳＦＥＴのドレイン領域とが第２局所配線により電気的に接続され、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域は導電層に電気的に接続され」と記載されており、一方、当初明細書等には、「・・・負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域であるp+型半導体領域２１は、一方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域であるn+型半導体領域２０に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域でるp+型半導体領域（２１）は、他方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域であるn+型半導体領域(２０)に電気的に接続される。」（第４６段落）と記載されているから、補正後の請求項３１に係る発明の「第１及び第２局所配線」は、出願当初明細書等の「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」に対応する。
　
　そして、補正後の請求項３１に係る発明の「前記第１及び第２局所配線とは異なる導電層」は、
（Ａ）「前記第１及び第２局所配線とは
異なる層の
（Ｂ）「前記第１及び第２局所配線とは
異なる材料の
を含むものであるところ、出願当初明細書等には、「導電層」、すなわち、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」について、「前記他方のセル内配線２３Ａは、・・・ｎ型ウエル領域１３の主面に形成されたn+型半導体領域２０Ａに電気的に接続される。同様に、前記一方のセル内配線２３Ａは、・・・n+型半導体領域(２０Ａ)に電気的に接続される。つまり、負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるn+型半導体領域２１は、一方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１は、他方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続される。・・・」（第４８段落）と記載され、その作用として、「・・・ｎ型ウエル領域を電源配線として使用し、各メモリセルの負荷用ＭＩＳＦＥＴのソース領域に基準電位(接地電位)又は動作電位(電源電位)を印加できるので、メモリセル上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセルのセルサイズを縮小できる。」（第１７段落）と記載されているものの、
（Ａ）「第１及び第２局所配線とは
異なる層の
異なる層の
（Ｂ）「第１及び第２局所配線とは
異なる材料の
異なる材料の
　
　また、仮に、補正後の請求項３１に係る発明の「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１電源配線」が、当初明細書等に記載の「ｎ型ウエル領域」である場合を含むとしても、補正後の請求項３１に係る発明は、「前記第１電源配線」が、「前記第１及び第２局所配線」より上層の配線である場合も含むものであり、当初明細書等には、「前記第１及び第２局所配線」、すなわち、「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」より上層の配線が、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に電気的に接続されるとともに、前記「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」を介して、「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域に電気的に接続されることは、何ら記載ないし示唆されておらず、また、この点が当初明細書等の記載から自明であるともいえない。
　
　以上のとおり、補正後の請求項３１に係る発明の「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域は導電層に電気的に接続され」、「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１電源配線」が、「前記導電層に電気的に接続されるとともに、前記導電層を介して、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され」ることは、当初明細書等に記載がなく、また、出願当初明細書等の記載から自明であるともいえない。
　
（５）補正後の請求項４１に係る発明について
　補正後の請求項４１には、
「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域と前記第１導電型半導体領域とは、導電層に電気的に接続され、
　前記第１及び第２局所配線は、前記導電層と同層の導電膜で構成され、
　前記第１電源配線は、前記第１及び第２局所配線とは異なる導電層で構成され、
　前記第１電源配線は、前記導電層及び前記第１導電型半導体領域に電気的に接続されるとともに、前記導電層を介して、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続される」
と記載されている。
　
　ここで、補正後の請求項４１に係る発明において、「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域」が、「導電層に電気的に接続され」ることは、
（ａ）「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域」が、「
同じ
（ｂ）「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域」が、「
異なる
を含むものである。
　
［上記（ａ）に関して］
　当初明細書等には、「図８、図９及び図１０に示すように、前記負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１には、・・・一方のセル内配線２３Ａが電気的に接続される。同様に、前記負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるp+型半導体領域２１には、・・・他方のセル内配線２３Ａが電気的に接続される。このセル内配線２３Ａの夫々は、第１層目の金属配線層で形成され、列方向に配置された複数のメモリセル７Ａに対して独立に構成される。」（第４７段落）と記載されているから、補正後の請求項４１に係る発明の「第１及び第２の第２導電型ＭＩＳＦＥＴ」は、出願当初明細書等の「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応する。
　また、補正後の請求項４１に係る発明において、「第１導電型半導体領域」については、「前記第１及び第２の第２導電型ＭＩＳＦＥＴの各々の第２導電型のソース及びドレイン領域は、前記第１導電型半導体領域内に形成され」と記載されており、一方、当初明細書等には、「・・・この負荷用ＭＩＳＦＥＴＱｐ１のソース領域及びドレイン領域である一対のp+型半導体領域２１は、・・・ｎ型ウエル領域１３の主面に構成される。前記負荷用ＭＩＳＦＥＴＱｐ２は、図９に示していないが、負荷用ＭＩＳＦＥＴＱｐ１と同様に構成される。」（第３８段落）と記載されているから、補正後の請求項４１に係る発明の「第１導電型半導体領域」は、当初明細書等に記載の「ｎ型ウエル領域１３」に対応する。
　
　そして、出願当初明細書等の第４７段落には、「負荷用ＭＩＳＦＥＴＱｐ１」のソース領域と「ｎ型ウエル領域１３」とが、「一方のセル内配線２３Ａ」に電気的に接続され、「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域と「ｎ型ウエル領域１３」とが、「他方のセル内配線２３Ａ」に電気的に接続されることは記載されているものの、「負荷用ＭＩＳＦＥＴＱｐ１」のソース領域と「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域と「ｎ型ウエル領域１３」とが、「
同じ
　
［上記（ｂ）に関して］
　当初明細書等の第４７段落の記載から、補正後の請求項４１に係る発明の「第１及び第２の第２導電型ＭＩＳＦＥＴ」は、出願当初明細書等の「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応し、補正後の請求項４１に係る発明の「導電層」は、出願当初明細書等の「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」に対応し、当初明細書等の第３８段落の記載から、補正後の請求項４１に係る発明の「第１導電型半導体領域」は、当初明細書等に記載の「ｎ型ウエル領域」に対応する。
　また、補正後の請求項４１に係る発明において、「第１及び第２局所配線」については、「前記第１の第１導電型ＭＩＳＦＥＴのドレイン領域と第１の第２導電型ＭＩＳＦＥＴのドレイン領域とが第１局所配線により電気的に接続されるとともに、第２の第１導電型ＭＩＳＦＥＴのドレイン領域と第２の第２導電型ＭＩＳＦＥＴのドレイン領域とが第２局所配線により電気的に接続され、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域は導電層に電気的に接続され」と記載されており、一方、当初明細書等には、「・・・負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域であるp+型半導体領域２１は、一方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域であるn+型半導体領域２０に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域でるp+型半導体領域（２１）は、他方のセル内配線２３Ｂを介して駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域であるn+型半導体領域(２０)に電気的に接続される。」（第４６段落）と記載されているから、補正後の請求項４１に係る発明の「第１及び第２局所配線」は、出願当初明細書等の「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」に対応する。
　そして、補正後の請求項４１に係る発明の「前記第１及び第２局所配線とは異なる導電層」は、
（Ａ）「前記第１及び第２局所配線とは
異なる層の
（Ｂ）「前記第１及び第２局所配線とは
異なる材料の
を含むものであるところ、出願当初明細書等には、「導電層」、すなわち、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」について、「前記他方のセル内配線２３Ａは、接続孔２２ａを通して、ｎ型ウエル領域１３の主面に形成されたn+型半導体領域２０Ａに電気的に接続される。同様に、前記一方のセル内配線２３Ａは、接続孔２２ａを通してn+型半導体領域(２０Ａ)に電気的に接続される。つまり、負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるn+型半導体領域２１は、一方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１は、他方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続される。・・・」（第４８段落）と記載され、その作用として、「・・・ｎ型ウエル領域を電源配線として使用し、各メモリセルの負荷用ＭＩＳＦＥＴのソース領域に基準電位(接地電位)又は動作電位(電源電位)を印加できるので、メモリセル上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセルのセルサイズを縮小できる。」（第１７段落）と記載されているものの、
（Ａ）「第１及び第２局所配線とは
異なる層の
異なる層の
（Ｂ）「前記第１及び第２局所配線とは
異なる材料の
異なる材料の
　
　また、仮に、補正後の請求項４１に係る発明の「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１電源配線」が、当初明細書等に記載の「ｎ型ウエル領域」の下に形成される「ｎ+型半導体領域」である場合を含むとしても、補正後の請求項４１に係る発明は、「前記第１電源配線」が、「前記第１及び第２局所配線」より上層の配線である場合も含むものであり、当初明細書等には、「前記第１及び第２局所配線」、すなわち、「一方のセル内配線２３Ｂ」及び「他方のセル内配線２３Ｂ」より上層の配線が、「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」及び「ｎ型ウエル領域」に電気的に接続されるとともに、前記「一方のセル内配線２３Ａ」及び「他方のセル内配線２３Ａ」を介して、「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域に電気的に接続されることは、何ら記載ないし示唆されておらず、また、この点が当初明細書等の記載から自明であるともいえない。
　
　以上のとおり、補正後の請求項４１に係る発明の「前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域と前記第１導電型半導体領域とは、導電層に電気的に接続され」、「前記第１及び第２局所配線とは異なる導電層で構成」される「前記第１電源配線」が、「前記導電層及び前記第１導電型半導体領域に電気的に接続されるとともに、前記導電層を介して、前記第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続される」ことは、当初明細書等に記載がなく、また、出願当初明細書等の記載から自明であるともいえない。
　
（６）補正後の請求項４９に係る発明について
　補正後の請求項４９には、
「前記第１電源配線は、前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され、
　前記第２電源配線は、前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第１導電型ＭＩＳＦＥＴのソース領域に電気的に接続され、」
と記載されている。
　
　ここで、補正後の請求項４９に係る発明において、「前記第２の方向」については、「前記第１導電型半導体領域と第２導電型半導体領域は各々、前記第１方向に垂直な第２方向に延在して形成され」と記載されており、一方、当初明細書等には、「図５、図６及び図７に示すように、前記メモリセルアレイ７には、列方向に延在するワード線ＷＬが配置されると共に、このワード線ＷＬの延在方向に沿って延在するｎ型ウエル領域１３及びｐ型ウエル領域１４が配置される。・・・」（第３６段落）、と記載されているから、補正後の請求項４９に係る発明の「第２の方向」は、当初明細書等に記載の「ワード線ＷＬの延在方向」に対応する。
　また、当初明細書等の「前記駆動用ＭＩＳＦＥＴＱｄ１は、図９に示すように、ｐ型ウエル領域（チャネル形成領域）１４、ゲート絶縁膜１８、ゲート電極１９、ソース領域及びドレイン領域である一対のn+型半導体領域２０で構成される。・・・前記駆動用ＭＩＳＦＥＴＱｄ２は、図示していないが、駆動用ＭＩＳＦＥＴＱｄ１と同様に構成される。」（第３９段落）、「前記負荷用ＭＩＳＦＥＴＱｐ１は、図９に示すように、ｎ型ウエル領域（チャネル形成領域）１３、ゲート絶縁膜１８、ゲート電極１９、ソース領域及びドレイン領域である一対のp+型半導体領域２１で構成される。・・・前記負荷用ＭＩＳＦＥＴＱｐ２は、図９に示していないが、負荷用ＭＩＳＦＥＴＱｐ１と同様に構成される。」（第３８段落）との記載から、補正後の請求項４９に係る発明の「第１及び第２の第１導電型ＭＩＳＦＥＴ」は、当初明細書等に記載の「駆動用ＭＩＳＦＥＴＱｄ１」及び「駆動用ＭＩＳＦＥＴＱｄ２」に対応し、補正後の請求項４９に係る発明の「第１及び第２の第２導電型ＭＩＳＦＥＴ」は、当初明細書等に記載の「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」に対応する。
　さらに、補正後の請求項４９に係る発明において、「前記第２電源配線」については、「前記第２電源配線は、前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第１導電型ＭＩＳＦＥＴのソース領域に電気的に接続され」と記載されており、一方、当初明細書等には、「図８及び図９に示すように、前記駆動用ＭＩＳＦＥＴＱｄ１のソース領域であるn+型半導体領域２０には、層間絶縁膜２２に形成された接続孔２２ａを通して電源配線２３が電気的に接続される。同様に、前記駆動用ＭＩＳＦＥＴＱｄ２のソース領域であるn+型半導体領域(２０)には接続孔２２ａを通して電源配線２３が電気的に接続される。電源配線２３はワード線ＷＬの延在方向に沿って延在する。・・・」（第４４段落）、と記載されており、補正後の請求項４９に係る発明の「第２電源配線」は、当初明細書等に記載の「電源配線２３」に対応する。
　そして、補正後の請求項４９に係る発明において、「前記第１電源配線」が、「前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され」ることは、「前記第１電源配線」が、第２層目以上の配線であり、「前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され」る場合を含むものである。
　
　しかしながら、出願当初明細書等には、【従来の技術】において、「前記完全ＣＭＯＳ構造のメモリセルにおいて、ｎチャネル導電型の駆動用ＭＯＳＦＥＴのソース領域には、・・・動作電源配線が接続され、ｐチャネル導電型の負荷用ＭＩＳＦＥＴのソース領域には、・・・基準電源配線が接続される。・・・動作電源配線、基準電源配線及びセル内配線は第１層目の金属配線層で形成される。」（第６段落）と記載されており、また、【実施例】において、「前記他方のセル内配線２３Ａは、接続孔２２ａを通して、ｎ型ウエル領域１３の主面に形成されたn+型半導体領域２０Ａに電気的に接続される。同様に、前記一方のセル内配線２３Ａは、接続孔２２ａを通してn+型半導体領域(２０Ａ)に電気的に接続される。つまり、負荷用ＭＩＳＦＥＴＱｐ２のソース領域であるn+型半導体領域２１は、一方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続され、負荷用ＭＩＳＦＥＴＱｐ１のソース領域であるp+型半導体領域２１は、他方のセル内配線２３Ａ、n+型半導体領域２０Ａ、ｎ型ウエル領域１３の夫々を介してn+型半導体領域１１に電気的に接続される。・・・」（第４８段落）と記載され、その作用として、「・・・ｎ型ウエル領域を電源配線として使用し、各メモリセルの負荷用ＭＩＳＦＥＴのソース領域に基準電位(接地電位)又は動作電位(電源電位)を印加できるので、メモリセル上の第１層目の金属配線層で形成される電源配線を廃止でき、メモリセルのセルサイズを縮小できる。」（第１７段落）と記載されているものの、「第１電源配線」が、第２層目以上の配線であり、「ワード線ＷＬの延在方向」に延在するように形成されるとともに、複数のメモリセルの「負荷用ＭＩＳＦＥＴＱｐ１」及び「負荷用ＭＩＳＦＥＴＱｐ２」のソース領域に電気的に接続されることは、当初明細書等に何ら記載ないし示唆されておらず、また、この点が当初明細書等の記載から自明であるともいえない。
　
　以上のとおり、補正後の請求項４９に係る発明の「前記第１電源配線」が、「前記第２方向に延在するように形成されるとともに、前記複数のメモリセルの第１及び第２の第２導電型ＭＩＳＦＥＴのソース領域に電気的に接続され」ることは、当初明細書等に記載がなく、また、出願当初明細書等の記載から自明であるともいえない。
　
　したがって、上記手続補正は、その他の請求項を検討するまでもなく、明細書の要旨を変更するものである。
　
６．むすび
　以上のとおり、平成１２年９月２０日付けでした手続補正は、明細書の要旨を変更するものであるから、特許法第５３条第１項の規定により却下すべきものとした原決定は妥当である。
　
　よって、結論のとおり審決する。