【事件の表示】
　平成１０年特許願第　２６００１号「半導体記憶装置」拒絶査定不服審判事件〔平成１１年　８月２７日出願公開、特開平１１−２３２８７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年２月６日の出願であって、平成１３年７月１９日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１３年９月１３日付けで審判を請求し、同年１０月１１日付けで手続補正がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１３年１０月１１日付けの手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
【請求項１】
複数のメモリセルと、
前記メモリセルを行方向に選択するワード線と、
前記メモリセルを列方向に選択するビット線と、
クロック信号に基づき前記ビット線を介し前記メモリセルのデータを読み出すリードバスと、
前記クロック信号に基づき前記ビット線を介し前記メモリセルへデータを書き込むライトバスと、
前記ビット線とライトバスとの間に設けられた第１の導電性トランジスタと、
前記ビット線とリードバスとの間に設けられた第２の導電性トランジスタと、
前記ビット線に接続され、前記ビット線をプリチャージする第１のプリチャージ手段と、
前記リードバスに接続され、前記リードバスをプリチャージする第２のプリチャージ手段と、
前記ライトバスに接続され、前記ライトバスをプリチャージする第３のプリチャージ手段とを有し、
前記メモリセルへのデータの書き込み後、第１、第２及び第３のプリチャージ手段により前記ビット線をプリチャージすることを特徴とする半導体記憶装置。
　
３．引用例に記載された発明
　原査定の拒絶の理由に引用された特開平４−７６８９４号公報（平成４年３月１１日出願公開。以下、「引用例１」という。）には、スタテイック型ＲＡＭに関して、図面と共に、以下の事項が記載されている。
　
（ａ）〔産業上の利用分野〕
　この発明は、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）に関し、特に、高速化のためにライトリカバリ回路を備えたものに利用して有効な技術に関するものである。
〔従来の技術〕
　書き込み動作によって大きな電圧差を持つようにされた相補データ線及び共通相補データ線の電位をほゞ等しい所定の電位に設定するというライトリカバリ回路を備えたスタティック型ＲＡＭがある。…（中略）…
〔発明が解決しようとする課題〕
…（中略）…ＲＡＭの高速化に対してもっとも効果的なライトリカバリ動作は、大きな信号振幅にされた書き込みデータが伝えられた相補データ線に対してイコライズを実施することである。（第１頁右下欄第１１行〜第２頁左上欄第１７行）
　
（ｂ）〔実施例〕
　第１図には、この発明に係るスタティック型ＲＡＭのうち、複数に分割された１つのメモリブロック（又はメモリマット）とその周辺回路の一実施例の具体的回路図が示されている。
　同図において、ＰチャンネルＭＯＳＦＥＴは、そのチャンネル（バックゲート）部に矢印が付加されることによって、ＮチャンネルＭＯＳＦＥＴと区別される。（第２頁左下欄第９行〜同欄第１７行）
　
（ｃ）１つのメモリブロックＭＢ１は、代表として例示的に示されているマトリックス配置された複数のメモリセルＭＣ、ワード線Ｗ０ないしＷｎ及び相補データ線Ｄ０，
Ｄ
Ｄ
Ｄ
Ｄ
Ｄ
　
（ｄ）同図において、特に制限されないが、例示的に示された相補データ線Ｄ０，
Ｄ
　
（ｅ）このような相補データ線の負荷は、他の相補データ線Ｄ１、
Ｄ
Ｄ
ＷＣＤ
　
（ｆ）上記相補データ線Ｄ０と
Ｄ
ＲＣＤ
Ｙ
Ｄ
ＷＣＤ
ＲＣＤ
　
（ｇ）書き込み用の共通相補データ線ＷＣＤ，
ＷＣＤ
　
（ｈ）このように、選択された相補データ線Ｄ０又は
Ｄ
ＣＳ・ＷＥ・Ｄｉｎ
ＣＳ・ＷＥ・Ｄｉｎ
　
（ｉ）第１図において、相補データ線Ｄ０，
Ｄ
Ｄ
Ｄ
Ｄ
ＲＤＣ
　
（ｊ）〔効果〕
…（中略）…分割された複数からなるメモリブロック又はメモリマットに対応するライトアンプの出力信号に基づいてライトリカバリパルスを形成し、このパルスにより対応するメモリブロック又はメモリマットのそれぞれの相補データ線又はこれとともに共通データ線をほゞ等しい所定の電位に設定するイコライズ回路を動作させることにより高速化が可能になる。（第８頁左下欄第１１行〜同頁右下欄第１行）
　
　そして、上記摘記事項（ｈ）の「書き込みパルスＷＰ（
ＣＳ・ＷＥ・Ｄｉｎ
Ｄ
Ｄ
Ｄ
Ｄ
ＲＤＣ
ＲＤＣ
ＲＣＤ
Ｄ
Ｄ
ＲＣＤ
Ｄ
Ｄ
　
　したがって、引用例１には、次の発明（以下、「引用例１記載発明」という。）が記載されている。
　
　負の電源電圧ＶＥＥと、
　複数のメモリセルＭＣ、メモリセルＭＣを行方向に選択するワード線Ｗ０ないしＷｎ、メモリセルＭＣを列方向に選択する相補データ線Ｄ０，
Ｄ
Ｄ
　相補データ線Ｄ０，
Ｄ
Ｄ
ＲＣＤ
　相補データ線Ｄ０，
Ｄ
Ｄ
ＷＣＤ
　相補データ線Ｄ０，
Ｄ
Ｄ
ＷＣＤ
　相補データ線Ｄ０，
Ｄ
Ｄ
ＲＣＤ
　相補データ線Ｄ０，
Ｄ
Ｄ
Ｄ
Ｄ
　読み出し用の共通相補データ線ＲＣＤ、
ＲＣＤ
ＲＣＤ
　書き込み用の共通相補データ線ＷＣＤ、
ＷＣＤ
　メモリセルＭＣへのデータの書き込み後、相補データ線Ｄ０，
Ｄ
Ｄ
ＲＣＤ
Ｄ
Ｄ
　　
　また、原査定の拒絶の理由に引用された特開平３−２９１８９号公報（平成３年２月７日出願公開。以下、「引用例２」という。）には、次の記載がある。
　
（イ）［産業上の利用分野］
　本発明は半導体集積回路のスタティックランダムアクセスメモリ（以下、ＳＲＡＭと記す）に関する。」（第１頁左下欄第２０行〜同頁右下欄第３行）
　
（ロ）［従来の技術］
　第５図に従来のＳＲＡＭの一例の要部を示す。…（中略）…ビット線ＢＬ、
ＢＬ
ＢＬ
　
（ハ）［課題を解決するための手段及び作用］
　本発明のＳＲＡＭは、外部から与えられたアドレスにより選択されるメモリセルに対して読み出し及び書き込みの動作を行うとともに、読み出し・書き込みの動作の後にビット線データの消去のためのプリチャージを行うスタティックランダムアクセスメモリであって…（中略）…プリチャージ期間中に遅延回路により確保された時間、本来のプリチャージ回路と共に書き込み回路によってもビット線のプリチャージを行う。」（第２頁右下欄第３行〜同欄第１８行）
　
（ニ）第１図は本発明の一実施例の書き込み回路及び書き込み制御回路の回路図であり、この書き込み回路は従来例と同様に第５図に示したＳＲＡＭのビット線の他端に接続される。…（中略）…第１図と第５図において書き込みは従来例と同様に行われる（第２図参照）。…（中略）…書き込みが終了し、書き込み制御信号ＷＥが“Ｌ”、プリチャージ信号ＰＣが“Ｈ”となり、ワード線ＷＬ１が“Ｌ”となってメモリセルＣ１は非選択となる。書き込み回路２のＮＡＮＤゲート８，９の出力はセット端子１２（ＷＥ）により“Ｈ”になる。…（中略）…このため、ＮＡＮＤゲート８，９の出力はバッファゲート６，７及びＮＭＯＳＴｒ、４，５を経てビット線ＢＬ，
ＢＬ
ＢＬ
ＢＬ
　
（ホ）〔発明の効果〕
　以上説明したように本発明は、書き込み後のプリチャージをプリチャージ回路と書き込み回路により同時に行うので、プリチャージ回路を構成しているトランジスタを大きくしなくともプリチャージ時間を短縮できる効果がある。（第３頁右下欄第１４行〜同欄第１９行）
　
　これらの記載により、引用例２には、次の発明（以下、「引用例２記載発明」という。）が記載されていると認められる。
　
　書き込み後のビット線ＢＬ，
ＢＬ
ＢＬ
　
４．対比
　本願発明と引用例１記載発明とを対比すると、引用例１記載発明の「相補データ線Ｄ０、
Ｄ
Ｄ
ＲＣＤ
ＷＣＤ
　また、引用例１記載発明の「相補データ線Ｄ０、
Ｄ
Ｄ
Ｄ
Ｄ
ＲＣＤ
ＲＣＤ
Ｄ
Ｄ
Ｄ
Ｄ
　さらに、本願発明の「前記ライトバスに接続され、前記ライトバスをプリチャージする第３のプリチャージ手段」と引用例１記載発明の「書き込み用の共通相補データ線ＷＣＤ、
ＷＣＤ
　
　したがって、両者の発明の一致点及び相違点は次のとおりである。　
　
［一致点］　
複数のメモリセルと、
前記メモリセルを行方向に選択するワード線と、
前記メモリセルを列方向に選択するビット線と、
前記ビット線を介し前記メモリセルのデータを読み出すリードバスと、
前記ビット線を介し前記メモリセルへデータを書き込むライトバスと、
前記ビット線とライトバスとの間に設けられた第１の導電性トランジスタと、
前記ビット線とリードバスとの間に設けられた第２の導電性トランジスタと、
前記ビット線に接続され、前記ビット線をプリチャージする第１のプリチャージ手段と、
前記リードバスに接続され、前記リードバスをプリチャージする第２のプリチャージ手段と、
前記ライトバスに接続され、前記ライトバスに信号を供給する手段とを有し、
前記メモリセルへのデータの書き込み後、第１及び第２のプリチャージ手段により前記ビット線をプリチャージすることを特徴とする半導体記憶装置である点。
　
［相違点１］
　本願発明では、クロック信号に基づいて、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出したりしているのに対して、
　引用例１記載発明では、データの書き込みや読み出しが、クロック信号に基づいていることが明らかでない点。
　
［相違点２］
　ライトバスに信号を供給する手段が、本願発明では、ライトバスをプリチャージする第３のプリチャージ手段であり、前記メモリセルへのデータの書き込み後、第１、第２及び第３のプリチャージ手段により前記ビット線をプリチャージするのに対して、
　引用例１記載発明では、書き込み用の共通相補データ線ＷＣＤ、
ＷＣＤ
　
５．判断
５−１相違点１について
　クロック信号に基づいて、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出したりすることは、周知であるから（もし、必要ならば、特開平３−２７８３９４号公報の第１頁右下欄第１６行〜同欄第１８行の「従来の同期式ＳＲＡＭ装置は、クロック信号の１クロック周期の間に、データの読出し及び書込みの何れか一方しか行えない構成となっている」、特開平８−３２１１８０号公報の段落【０００３】の「高速化のためにクロック信号を用いて、チップ内部を同期動作するシンクロナスＳＲＡＭ」を参照）、引用例１記載発明のスタティック型ＲＡＭにおいて、クロック信号に基づいて、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出したりするようにして、本願発明のように構成することは、当業者が容易に想到し得る程度のことである。
　
５−２相違点２について
　引用例２記載発明のＳＲＡＭでは、書き込み後の相補データ線のプリチャージ時間を短縮するために、書き込み回路にもプリチャージする機能を持たせている。
　そして、引用例１記載発明も、書き込み後の相補データ線のプリチャージを実施するＳＲＡＭである。
　そうすると、プリチャージ時間を短縮するために、引用例１記載発明における「書き込み回路」である「書き込み用の共通相補データ線ＷＣＤ、
ＷＣＤ
　
５−３本願発明の効果について
　引用例１記載発明の「書き込み用の共通相補データ線ＷＣＤ、
ＷＣＤ
Ｄ
Ｄ
Ｄ
Ｄ
ＷＣＤ
Ｄ
Ｄ
　また、引用例１記載発明の「読み出し用の共通相補データ線ＲＣＤ、
ＲＣＤ
ＲＣＤ
Ｄ
Ｄ
Ｄ
Ｄ
　したがって、本願発明の効果は、引用例１記載発明及び引用例２及び上記周知技術から、当業者が容易に予測し得る程度のものである。
　
６．むすび
　以上のとおり、本願発明は、引用例１記載発明及び引用例２記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。