(57)【要約】  受信機（１００）は、アナログ信号を受信するように構成された自動ゲインコントローラ（ＡＧＣ）（１０４）と、ＡＧＣ（１０４）からの出力を受信し、デジタル化された信号を出力するように構成されたアナログデジタルコンバータ（ＡＤＣ）（１０６）とを含み、デジタル化された信号の最上位ビットは、スライスされたデータ（１１１）に対応し、デジタル化された信号の最下位ビットは、エラー信号（１０９）に対応し、受信機はさらに、所望のデータデジタル化およびデータスライシングを達成するために、デジタル化された信号に少なくとも部分的に基づきＡＧＣ（１０４）、ＡＤＣ（１０６）、またはＡＧＣ（１０４）およびＡＤＣ（１０６）の両方を制御するように構成された適応ユニット（１１０）を含む。
2020516175.tif 000002
【特許請求の範囲】
【請求項１】
受信機であって、
アナログ信号を受信するように構成された自動ゲインコントローラ（ＡＧＣ）と、
ＡＧＣからの出力を受信し、デジタル化された信号を出力するように構成されたアナログデジタルコンバータ（ＡＤＣ）とを備え、前記デジタル化された信号の最上位ビットは、スライスされたデータに対応し、前記デジタル化された信号の最下位ビットは、エラー信号に対応し、前記受信機はさらに、
所望のデータデジタル化およびデータスライシングを達成するために、前記ＡＧＣ、前記ＡＤＣ、または前記ＡＧＣおよび前記ＡＤＣの両方を前記デジタル化された信号に少なくとも部分的に基づき制御するように構成された適応ユニットとを備える、受信機。
【請求項２】
前記ＡＤＣは、アナログデジタル変換機能およびスライサ機能を行うように構成される、請求項１に記載の受信機。
【請求項３】
前記デジタル化された信号は、マッピング機能に対応する情報を備える、請求項１に記載の受信機。
【請求項４】
前記ＡＤＣと前記適応ユニットとの間の動作は、デジタル信号プロセッサ（ＤＳＰ）を必要としない、請求項１に記載の受信機。
【請求項５】
前記ＡＤＣは、適応論理表を備える、請求項１に記載の受信機。
【請求項６】
前記ＡＤＣに結合されたデジタル信号プロセッサ（ＤＳＰ）をさらに備え、前記ＤＳＰは、前記受信機が長距離の用途の処理を行っているときにスイッチオンになるように構成され、前記受信機が短距離の用途の処理を行っているときにスイッチオフになるように構成される、請求項１に記載の受信機。
【請求項７】
前記適応ユニットは、前記ＡＧＣを制御するためのＡＧＣ制御信号を決定するための値を提供するように構成されるＡＧＣ適応表を備える、請求項１に記載の受信機。
【請求項８】
前記アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）をさらに備え、前記適応ユニットは、前記ＣＴＬＥを制御するためのＣＴＬＥ制御信号を決定するための値を提供するように構成されるＣＴＬＥ適応表を備える、請求項１に記載の受信機。
【請求項９】
前記適応ユニットは、前記ＡＤＣを制御するためのＶｒｅｆ信号を提供するように構成され、
前記適応ユニットは、ＡＧＣコードに関連付けられた復元されたデータが最大値であり、ＡＧＣ投票が増加している場合に、前記Ｖｒｅｆ信号を減少させるように構成され、
前記適応ユニットは、前記ＡＧＣコードに関連付けられた前記復元されたデータが最小値であり、前記ＡＧＣ投票が減少している場合に、前記Ｖｒｅｆ信号を増加させるように構成される、請求項１に記載の受信機。
【請求項１０】
前記アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）をさらに備え、前記適応ユニットは、前記エラー信号に少なくとも部分的に基づき前記ＣＴＬＥのパラメータを調整するように構成される、請求項１に記載の受信機。
【請求項１１】
前記入力信号は、ＰＡＭ−Ｎ信号であり、前記ＡＤＣは、ＸビットＡＤＣを備え、Ｘは、ｌｏｇ２（２×Ｎ）に等しい、請求項１に記載の受信機。
【請求項１２】
受信機によって行われる方法であって、
アナログ信号に基づき自動ゲインコントローラ（ＡＧＣ）によって出力を提供することと、
前記ＡＧＣからの前記出力に基づきアナログデジタルコンバータ（ＡＤＣ）によってデジタル化された信号を提供することとを備え、前記デジタル化された信号の最上位ビットは、スライスされたデータに対応し、前記デジタル化された信号の最下位ビットは、エラー信号に対応し、前記方法はさらに、
所望のデータデジタル化およびデータスライシングを達成するために、前記デジタル化された信号に少なくとも部分的に基づき前記ＡＧＣ、前記ＡＤＣ、または前記ＡＧＣおよび前記ＡＤＣの両方を制御することを備え、前記制御する動作は、適応ユニットによって行われる、方法。
【請求項１３】
前記ＡＤＣによってスライサ機能を行うことをさらに備える、請求項１２に記載の方法。
【請求項１４】
前記適応ユニットによって前記ＡＤＣを制御するためのＶｒｅｆ信号を提供することをさらに備え、
前記Ｖｒｅｆ信号を提供する動作は、ＡＧＣコードに関連付けられた復元されたデータが最大値であり、ＡＧＣ投票が増加している場合に前記Ｖｒｅｆ信号を減少させ、または前記ＡＧＣコードに関連付けられた前記復元されたデータが最小値であり、前記ＡＧＣ投票が減少している場合に前記Ｖｒｅｆ信号を増加させることを備える、請求項１２に記載の方法。
【請求項１５】
前記アナログ信号は、連続時間線形イコライザ（ＣＴＬＥ）によって提供され、前記方法は、
前記ＡＧＣを制御するためのＡＧＣ制御信号を決定するためにＡＧＣ適応表を使用することと、および／または
前記ＣＴＬＥを制御するためのＣＴＬＥ制御信号を決定するためにＣＴＬＥ適応表を使用することとをさらに備える、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、集積回路デバイス（ＩＣ）に関する。より具体的に、以下の説明は、低損失リンクのための受信機アーキテクチャに関する。
【背景技術】
【０００２】
背景
高速デジタルＩＣは、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）システムにおいて使用される。今日の高速ＳｅｒＤｅｓシステムは、システム内の信号インテグリティを確実にするために、イコライザの使用を必要とする。これらのシステムでは、損失の多いチャネルは、送信機回路と受信機回路との間に存在し、高いデータ速度において、受信されたデータストリームは、ひどく歪められ、使用前に再構築（たとえば、均等化）を必要とする。チャネルへのまたはそこからのビットストリームの伝送中に、０および１の信号を急速に交互に繰り返すことは、チャネルの損失の多い特徴のために、受信機においてそれらの完全な定常状態値に到達しない。このことは、入力データよりもはるかに歪められた出力データストリームを引き起こす。結果として、データは、受信されたデータが使用可能となるように再構築されまたは均等化される必要がある。
【０００３】
アナログデジタルコンバータ（ＡＤＣ）ベースの高速シリアルリンク受信機は、デジタル信号処理（ＤＳＰ）を介して高度な信号均等化技法を適用するための機会を提供し、したがって、損失の多いチャネルを介して高いデータ速度において信頼性のある通信を可能とする。多くのバックプレーンチャネルが２８ＧＨｚにおいて過剰な損失を有するので、４つの振幅レベル（「ＰＡＭ−４」）信号スキームを有するパルス振幅変調は、５６Ｇｂｐを超えるデータ速度のために適している。ＰＡＭ−４信号は、メッセージ情報が一連の信号パルスの振幅内にエンコードされた信号変調の形態である。いくつかの場合では、ＡＤＣベースのＰＡＭ４受信機は、短距離（たとえば、ダイ対ダイ）用途から長距離の用途（たとえば、バックプレーンを通して）までのさまざまなシステムのための５０＋Ｇｂｐシリアルデータ通信に非常に適し得る。
【０００４】
いくつかの場合では、量子化ノイズを減らし、シリアルリンクのビットエラーレート（ＢＥＲ）を改善するために、ボーレートＡＤＣは、ある分解能（ビットの数）を必要とする。現在、すべての利用可能なＳｅｒＤｅｓ  ＡＤＣは、固定された分解能（固定されたビットの数）を使用する。たとえば、６ビットから８ビットの分解能は、長距離チャネルを扱うために使用され得る。
【０００５】
ある用途では、ＡＤＣの分解能は、より高くされ得る。しかし、ＡＤＣがより高い分解能になると、ＡＤＣそれ自体並びにそのＤＳＰが著しくより多くの電力消費を必要とするという点で、重い電力効率性の不利益を伴う。このことは、受信機が短距離または中距離用途内で使用されるときに、有限のインパルス応答およびその内部のアナログイコライザだけでデータアイを復元するのに十分であるときに正当化されない可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
概要
受信機は、アナログ信号を受信するように構成された自動ゲインコントローラ（ＡＧＣ）と、ＡＧＣからの出力を受信し、デジタル化された信号を出力するように構成されたアナログデジタルコンバータ（ＡＤＣ）とを含み、デジタル化された信号の最上位ビットは、スライスされたデータに対応し、デジタル化された信号の最下位ビットは、エラー信号に対応し、受信機はさらに、所望のデータデジタル化およびデータスライシングを達成するために、ＡＧＣ、ＡＤＣ、またはＡＧＣおよびＡＤＣの両方をデジタル化された信号に少なくとも部分的に基づき制御するように構成された適応ユニットとを含む。
【０００７】
任意に、ＡＤＣは、アナログデジタル変換機能およびスライサ機能を行うように構成される。
【０００８】
任意に、デジタル化された信号は、マッピング機能に対応する情報を含む。
任意に、ＡＤＣと適応ユニットとの間の動作は、デジタル信号プロセッサ（ＤＳＰ）を必要としない。
【０００９】
任意に、ＡＤＣは、適応論理表を含む。
任意に、ＡＤＣに結合されたデジタル信号プロセッサ（ＤＳＰ）をさらに含み、ＤＳＰは、受信機が長距離の用途の処理を行っているときにスイッチオンになるように構成され、受信機が短距離の用途の処理を行っているときにスイッチオフになるように構成される。
【００１０】
任意に、適応ユニットは、ＡＧＣを制御するためのＡＧＣ制御信号を決定するための値を提供するように構成されるＡＧＣ適応表を含む。
【００１１】
任意に、アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）をさらに含み、適応ユニットは、ＣＴＬＥを制御するためのＣＴＬＥ制御信号を決定するための値を提供するように構成されるＣＴＬＥ適応表を含む。
【００１２】
任意に、適応ユニットは、ＡＤＣを制御するためのＶｒｅｆ信号を提供するように構成され、適応ユニットは、ＡＧＣコードに関連付けられた復元されたデータが最大値であり、ＡＧＣ投票が増加している場合に、Ｖｒｅｆ信号を減少させるように構成され、適応ユニットは、ＡＧＣコードに関連付けられた復元されたデータが最小値であり、ＡＧＣ投票が減少している場合に、Ｖｒｅｆ信号を増加させるように構成される。
【００１３】
任意に、アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）をさらに含み、適応ユニットは、エラー信号に少なくとも部分的に基づきＣＴＬＥのパラメータを調整するように構成される。
【００１４】
任意に、適応ユニットは、エラー信号に少なくとも部分的に基づきＡＧＣのパラメータを調整するように構成される。
【００１５】
任意に、入力信号は、ＰＡＭ−Ｎ信号であり、ＡＤＣは、ＸビットＡＤＣを含み、Ｘは、ｌｏｇ２（２×Ｎ）に等しい。
【００１６】
任意に、入力信号は、ＰＡＭ−２信号またはＰＡＭ−４信号である。
任意に、受信機は、短距離のシステムの一部である、またはそれとともに動作するように構成される。
【００１７】
任意に、受信機は、アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）をさらに備える。
【００１８】
受信機によって行われる方法は、アナログ信号に基づき自動ゲインコントローラ（ＡＧＣ）によって出力を提供することと、ＡＧＣからの出力に基づきアナログデジタルコンバータ（ＡＤＣ）によってデジタル化された信号を提供することとを含み、デジタル化された信号の最上位ビットは、スライスされたデータに対応し、デジタル化された信号の最下位ビットは、エラー信号に対応し、方法はさらに、所望のデータデジタル化およびデータスライシングを達成するために、デジタル化された信号に少なくとも部分的に基づきＡＧＣ、ＡＤＣ、またはＡＧＣおよびＡＤＣの両方を制御することを含み、制御する動作は、適応ユニットによって行われる。
【００１９】
任意に、ＡＤＣによってスライサ機能を行うことをさらに含む。
任意に、適応ユニットによってＡＤＣを制御するためのＶｒｅｆ信号を提供することをさらに含み、Ｖｒｅｆ信号を提供する動作は、ＡＧＣコードに関連付けられた復元されたデータが最大値であり、ＡＧＣ投票が増加している場合にＶｒｅｆ信号を減少させ、またはＡＧＣコードに関連付けられた復元されたデータが最小値であり、ＡＧＣ投票が減少している場合にＶｒｅｆ信号を増加させることを含む。
【００２０】
任意に、アナログ信号は、連続時間線形イコライザ（ＣＴＬＥ）によって提供され、方法は、ＡＧＣを制御するためのＡＧＣ制御信号を決定するためにＡＧＣ適応表を使用することと、および／またはＣＴＬＥを制御するためのＣＴＬＥ制御信号を決定するためにＣＴＬＥ適応表を使用することとをさらに含む。
【００２１】
任意に、デジタル化された信号は、マッピング機能に対応する情報を備える。
他の特徴、利点、および／または実施形態は、詳細な説明で説明される。
【図面の簡単な説明】
【００２２】
【図１】デジタル信号プロセッサを必要としない受信機を図示する。
【図２】デジタル信号プロセッサを必要とするその他の受信機を図示する。
【図３】アナログデジタルコンバータの全スケール範囲およびさまざまな入力振幅に対するＡＤＣ出力コードの例を図示する。
【図４】ＡＤＣコードを復元されたデータおよびエラー信号にマッピングするマッピング表の例を図示する。
【図５】ＡＧＣ適応表の例およびＣＴＬＥ適応表の例を図示する。
【図６】図１の受信機によって行われる方法を図示する。
【図７】集積回路の例示的アーキテクチャを図示するブロック図である。
【発明を実施するための形態】
【００２３】
詳細な説明
これ以降、図面を参照してさまざまな例について説明する。図は、例示的な構造および方法の説明を容易にすることのみを目的とすることに留意されたい。それらは、特許請求された発明の網羅的な説明として、または特許請求された発明の範囲に対する限定として意図されない。さらに、図示された例は、示されたすべての局面または利点を有する必要はない。特定の例に関連して説明される局面または利点は、必ずしもその例に限定されず、そのように示されていなくても、またはそのように明示的に説明されていなくても、任意の他の例において実施されることができる。
【００２４】
新たな受信機は、ここで説明される。受信機は、短距離から中距離用途を可能としながら、ＡＤＣベースのＳｅｒＤｅｓ受信機が著しく電力を減らすことを可能とする。対照的に、アナログベースのＳｅｒＤｅｓ受信機は、チャネル損失に関わらず依然として１６個から２８個の高速スライサを必要とし、したがって、その電力は、短距離の用途または中距離用途のために劇的に削減されることができない。
【００２５】
ここで説明される１つの実施形態では、受信機の電力効率性を著しく改善するために、受信機は、デジタル信号プロセッサ無しに比較的低分解能のアナログデジタルコンバータ（ＡＤＣ）を使用する。また、ここで説明される受信機では、アナログ対デジタル機能は、ＡＤＣ内のデータ復元およびエラー信号生成と直接併合される。それは、ＰＡＭ−４信号のために用いられ得、これによりＡＤＣによって出力されるビットの数は、３個に削減されることができる。このことは、所望のデータ均等化およびデータスライシングを達成するために、受信機内でデジタル信号プロセッサ（ＤＳＰ）を使用する必要性を除去する。加えて、ここで説明する受信機は、連続時間線形均等化および自動ゲイン制御のための均等化ループの適用を可能とする。均等化ループのアルゴリズムは、ＡＤＣがサンプルを再び処理する前に、次の順において調整するアナログゲインおよびアナログ均等化の量を決定する。この処理は、ＤＳＰを使用することなく行われ、受信機内でＤＳＰを使用するシステムと比較して膨大な量の電力の節約をもたらす。
【００２６】
いくつかの実施形態に従い、ＡＤＣは、それがアナログデジタル変換機能をスライサ機能と組み合わせるという点において、意思決定ＡＤＣである。
【００２７】
ここで説明される受信機は、ダイからダイへの通信、光学リンクからの通信または光学変換といった多くの用途に適用され得る。その理由は、損失がこれら状況において非常に小さいためである。さらに、受信機は、ＡＤＣにおいて必要とされるビットの量に基づき異なる種類のプロトコルをサポートするために適用され得る。いくつかの場合では、ここで説明される受信機は、ＰＡＭ−４信号をサポートするように構成され得、これによりＡＤＣの動作のために必要とされるビットの数は、３個に削減されることができる。他の実施形態では、受信機は、Ｍ＝２の場合（これは、非ゼロ復帰（ＮＲＺ）信号システムである）を含む、任意のＰＡＭ−Ｍ信号システムをサポートし得る。
【００２８】
図１は、受信機１００を図示する。受信機１００は、連続時間線形イコライザ（「ＣＴＬＥ」）１０２、アナログゲイン制御（「ＡＧＣ」）１０４、およびアナログデジタルコンバータ（「ＡＤＣ」）１０６を含む。受信機１００は、１０ギガビット／秒（「Ｇｂｉｔ／ｓ」）以上、およびより好ましくは３０Ｇｂｉｔ／ｓ以上、およびさらにより好ましくは５０Ｇｂｉｔ／ｓ以上のデータ速度といった高いシリアルデータレートにおけるデータ通信のために使用される、ＦＰＧＡ、ＡＳＩＣ、または任意のその他の集積回路内に実装され得る。受信機１００は、受信機１００によって出力されるシリアルデータがその後パラレルデータに変換されるＳｅｒＤｅｓの一部として使用され得る。簡潔さの目的のために、以下の説明は、受信機１００によって出力されるシリアルデータストリームの復元に焦点を当て、そのため、そのようなシリアルデータのパラレルデータへの変換に関する既知の詳細は説明されない。
【００２９】
ＣＴＬＥ１０２は、アナログ信号を提供するために入力信号１０１を予めフィルタするまたは予め均等化するように構成される。いくつかの場合では、ＣＴＬＥ１０２は、送信機およびチャネルの組み合わされた特徴を均等化し、受信された信号サンプリング点において符号間干渉（ＩＳＩ）を除去するように構成される。また、いくつかの実施形態では、ＣＴＬＥ１０２は、低周波数信号成分を弱め、ナイキスト周波数付近の成分を増幅し、より高い周波数をフィルタして除外するように構成される線形フィルタであり得る。ＣＴＬＥゲインは、低周波数減衰に対する高周波数増幅の比を最適化するように調整されることができる。
【００３０】
ＡＧＣ１０４は、増幅された信号を提供するためにＣＴＬＥ１０２からのアナログ信号を増幅するように構成される。図示された実施形態では、ＡＧＣ１０４は、任意のユーザ操作なしにゲインを自動的に変更するように構成され、これによって信号の大きさを制御する。ＡＧＣ１０４は、信号振幅をＡＤＣのダイナミックレンジに合わせるために使用される。いくつかの実施形態では、ＡＧＣは、所望の感度レベルに到達するために、「起動」（たとえば、ゲイン制御の開始）において最大のゲイン値のためのアナログゲイン信号を初期的に確立し得る。ＡＤＣ１０６が信号の存在の検出を試みているときにアナログゲインが最大のレベルにない場合、信号がデータの短いバーストであり得るために、いくつかの受信された信号が失われた可能性が有る。したがって、ゲインの中間レベルからゲイン制御を開始することとは対照的に、最大のゲインにおいて起動することが重要である。ＡＧＣアルゴリズムは、関心のある信号の電力レベルおよびこの信号の信号対ノイズ比に頼り得る。
【００３１】
ＡＤＣ１０６は、ＡＧＣ１０４からのアナログ信号をデジタルサンプルに変換するために構成される。図示された実施形態では、ＡＤＣ１０６は、アナログの（連続的に可変な）信号をデジタルの（マルチレベルの）信号へと、それらの本質的な内容を改変することなく変換するように構成される。いくつかの場合では、アナログ情報は、連続的な伝送信号を調整することによって、およびデータを足し引きするために信号の強度を増幅することによって、伝送される。ＡＤＣ１０６への入力は、無限の数の値の中で論理的に変化することができる電圧を含み得る。しかし、ＡＤＣ１０６の出力は、規定されたレベルまたは状態を有する。最も簡易なデジタル化された信号は、２つの状態のみを有する（たとえば、バイナリ）。良好に規定されたデジタルインパルスが回路にとってノイズよりも区別しやすいため、デジタル化された信号は、アナログ信号よりも効率的な方法で送信される。
【００３２】
図示された実施形態では、ＡＤＣ１０６は、復元されたデータ１１１およびエラー信号１０９についての情報を有するデジタル化された信号を提供するように構成される。復元されたデータ１１１およびエラー信号１０９が図において２つの出力として図示されているが、いくつかの実施形態では、復元されたデータ１１１およびエラー信号１０９は、単一の出力へと組み合わされ得る。また、図示された実施形態では、ＡＤＣ１０６からのデジタル化された信号は、復元されたデータおよびエラー信号がＡＤＣコードの部分を形成するために組み合わされる信号生成スキームに基づき生成されたＡＤＣコードであり得る。たとえば、ＡＤＣ１０６によって出力されたデジタル化された信号内のＡＤＣコードは、複数のビットを含み得、ＡＤＣコード内の１つまたは複数のビットは、復元されたデータと関連付けられ、ＡＤＣコード内の１つまたは複数のその他のビットは、エラー信号と関連付けられる。
【００３３】
適応ユニット１１０は、ＣＴＬＥ１０２、ＡＧＣ１０４、およびＡＤＣ１０６に結合される。適応ユニット１１０は、ＡＤＣ１０６からのデジタル化された信号に基づき、ＣＴＬＥ１０２を制御するためのＣＴＬＥ制御信号１０３、ＡＧＣ１０４を制御するためのＡＧＣ制御信号１０５、ＡＤＣ１０６を制御するための電圧基準Ｖｒｅｆ制御信号１０７、または上述のうちの２つ以上の組み合わせを提供するように構成される。いくつかの実施形態では、適応ユニット１１０は、処理される信号が範囲外であるときに、ＡＤＣ１０６を制御するためのＶｒｅｆ制御信号を提供するように構成される。デジタル化された信号が復元されたデータおよびエラー信号を組み合わせたまたは表したＡＤＣコードを含むので、適応ユニット１１０は、マッピングスキーム（たとえば、マッピング表）に基づき復元されたデータおよびエラー信号を決定するために構成され、ＣＴＬＥ１０２および／またはＡＧＣ１０４をそれぞれ制御するためのＣＴＬＥ制御信号１０３および／またはＡＧＣ制御信号１０５を決定するために、復元されたデータおよびエラー信号を使用する。
【００３４】
上記の実施形態では、受信機１００は、３ビットＡＤＣアーキテクチャを有するものとして説明される。他の実施形態では、受信機１００内のＡＤＣは、その他の数のビットアーキテクチャを有し得る。たとえば、他の実施形態では、２ビットＡＤＣアーキテクチャは、使用され得る。
【００３５】
いくつかの実施形態では、受信機１００は任意に、アナログ均等化機能を提供するためのアナログイコライザをさらに含み得る。いくつかの場合では、アナログイコライザは、そのようなアナログ均等化を適応的に提供するように構成され得る。
【００３６】
図２は、その他の受信機２００を図示する。受信機２００は、連続時間線形イコライザ（「ＣＴＬＥ」）２０２、アナログゲイン制御（「ＡＧＣ」）２０４、アナログデジタルコンバータ（「ＡＤＣ」）２０６、および適応ユニット２１０を含む。受信機２００がデジタル信号プロセッサ（「ＤＳＰ」）２０８をさらに備える以外に、受信機２００の構成は、図１の受信機１００同様である。ＤＳＰ２０８は、フィードフォワード均等化（「ＦＦＥ」）ブロックおよび決定フィードバック均等化（「ＤＦＥ」）を含む。ＤＳＰ２０８は、スライサ２１２に結合される。所望のデータデジタル化およびデータスライシングを達成するために、ＤＳＰ２０８およびスライサ２１２は、均等化を行うためのデジタルサンプルを処理するように構成される。特に、受信機２００の使用中に、ＦＦＥは、均等化サンプルを提供するためにデジタルサンプルを均等化するために使用される。そして、ＤＦＥは、再均等化サンプルを提供するために均等化サンプルを受信するために使用される。ＤＳＰ２０８において行われるこの均等化は、大量の処理電力を使用する。ＦＦＥは、プリカーソルＩＳＩおよびポストカーソルＩＳＩの両方からの干渉を除去するように構成され得る。ＦＦＥは、伝送される電力を一定に維持しながら、遷移を囲む符号の振幅を変更させる。ＦＦＥがサンプルを処理した後に、スライサ２１２は再均等化サンプルをスライスする。いくつかの場合では、ＤＳＰ２０８内のＤＦＥは、ロジックの和または符号決定をスライサ２１２に戻すように供給するように構成される。図において示されるように、スライサ２１２は、適応ユニット２１０への入力のために、エラー信号２０９および復元されたデータ２１１の両方を生む。適応ユニット２１０は、ＣＴＬＥ２０２を制御するためのＣＴＬＥ制御信号２０３、ＡＧＣ２０４を制御するためのＡＧＣ制御信号２０５、およびＡＤＣ２０６を制御するためのＶＲＥＦ制御信号２０７を提供する。ＤＳＰ２０８において行われる上記の均等化処理は、大量の処理電力を使用する。
【００３７】
このため、受信機２００を図１の受信機１００と比較すると、受信機１００は、受信機２００よりも有利であることが理解されることができる。これは、所望のデータ均等化およびデータスライシングを達成するために、受信機１００が任意のＤＳＰを必要としないためである。むしろ、図１内で示される受信機１００の構成では、アナログ対デジタル機能は、ＡＤＣ１０６内のデータ復元およびエラー信号生成と直接併合される。いくつかの実施形態では、ＡＤＣ１０６は、その出力を適応ユニット１１０に直接的に提供するように構成される。他の実施形態では、ＡＤＣ１０６は、その出力を適応ユニット１１０に、ＤＳＰではない中間コンポーネントを通して間接的に提供するように構成される。
【００３８】
受信機１００はまた、それが処理複雑性およびそのコンポーネント間の対話のレベルを減らし得るので有利であり、これによって受信機１００の堅牢さを増加させる。また、受信機１００は、４０Ｇｂｉｔｓ／ｓまたはそれ以上といった高速データ速度をサポートし得る。従って、受信機１００は、従来のアナログベースの受信機よりも困難なＳｅｒＤｅｓチャネル用途を含む、高速シリアルリンクのために使用され得る。
【００３９】
加えて、受信機１００は、それが長いチャネル（たとえば、２０から３０ｄＢ＋チャネル）および短いチャネルの両方のための用途を有するため有利である。高速デジタル化および高速均等化は、たくさんの電力を消費する。受信機１００内で使用する均等化の量と、必要とされるＡＤＣのビットの数との間のバランスおよびトレードオフが存在する。高い損失チャネルのために、より多くのＡＤＣビットは、量子化の各実現例がノイズを作成するので、量子化ノイズを減らすために望ましくあり得る。短距離用途（短いチャネル）に対して、システムは、より少ないビットを使用し得、これはＡＤＣ１０６のための電力節約をもたらす。また、短距離用途では、長距離の用途よりも干渉がかなり少ない。このことは、より少ないデータ処理をもたらし、これにより受信機１００は、ここで説明される技法に基づきビットが何であるかを、任意のＤＳＰを使用することなく識別することができる。長距離の用途に対して、ＡＤＣ１０６は、高分解能ＡＤＣに戻るように再構成されることができる。いくつかの実施形態では、受信機１００は任意に、ＡＤＣ１０６に結合されたＤＳＰをさらに含み得、ＤＳＰは、スイッチオンまたはオフにされ得る。ＤＳＰは、受信機１００が長距離の用途の処理を行っているときにスイッチオンにされ得、受信機１００が短距離の用途のための処理を行っているときにスイッチオフにされ得る。したがって、柔軟なアーキテクチャ構成は、短距離の用途のための電力を著しく減少させつつ、長距離の用途をサポートする。
【００４０】
チャネルの「距離」とは、あるチャネル（伝送媒体）損失に結び付けられ、バックプレーン、ＰＣＢトレース、銅ケーブル等といった伝送媒体の長さを意味するということが留意されるべきである。いくつかの場合では、この明細書で使用されるように、「長」距離、または任意の同様の用語（たとえば、「長い」用途）とは、２０ｄＢ以上の挿入チャネル損失といったチャネル損失を有するチャネルを指し得る。また、この明細書で使用されるように、「短」距離、または任意の同様の用語（たとえば、「短い」用途）とは、１５ｄＢ以下といった「長」距離／用途よりも少ない挿入チャネル損失を有するチャネルを指し得る。（ｄＢにおける）チャンネル「損失」は、異なる周波数において損失量が異なるので、周波数の関数である。いくつかの実施形態では、チャンネル「損失」は、ナイキスト周波数において損失を参照し得、これは、ＰＡＭ−Ｎ信号に対し、（Ｈｚにおける）、ｆ＿ナイキスト＝ＤＲ／（２×ｌｏｇ２（Ｎ））のように計算され得、ＤＲは、（ビット／秒における）データ速度である。他の場合では、チャネル損失の量に関わらず、「長」距離または任意の同様の用語は、たとえば、バックプレーン、ミッドプレーン、またはケーブル用途のためのものといった２つのコネクタと関連付けられたチャネルを指し得る。同様に、他の場合では、チャネル損失の量に関わらず、「短」距離または任意の同様の用語は、いずれのコネクタ（たとえば、チップ対チップのためのチャネル）とも関連付けられていないまたは１つのコネクタ（チップ対モジュール）と関連付けられたチャネルを指し得る。
【００４１】
また、量子化ノイズを減らし、シリアルリンクビットエラーレート（ＢＥＲ）を改善するために、ＡＤＣは、ある分解能（たとえば、ビットの数）を必要とし得る。たとえば、ＡＤＣは、長距離チャネルを扱うために６ビット〜８ビット分解能を使用し得る。しかし、ＡＤＣのより高い分解能は、ＡＤＣそれ自体において並びにＤＳＰにおいての両方で重い電力効率性を被る。この重い消費電力は、受信機が短距離から中距離システム内で使用されるときに、ＦＩＲおよびアナログイコライザだけがデータアイを復元するのに十分なときに正当化されない。ここで説明する受信機１００は、それが低いビットアーキテクチャを有するＡＤＣ１０６のための最低分解能を使用し、ＤＳＰの使用を必要としないため有利である。
【００４２】
また、１つまたは複数の実施形態では、受信機１００内のＡＤＣ１０６は、プログラマブルＡＤＣ１０６であり得る。そのような場合、ＡＤＣ１０６は、さらなる電力削減を達成するためにプログラムされ得る。
【００４３】
説明したように、ＡＤＣ１０６は、復元されたデータ１１１およびエラー信号１０９についての情報を有するデジタル化された信号を提供するように構成される。いくつかの実施形態では、ＡＤＣ１０６からのデジタル化された信号出力は、復元されたデータおよびエラー信号を表すビット値を有するＡＤＣコードを含む。図３は、さまざまな入力振幅のＡＤＣ全スケール範囲３０３、および範囲３０３を通したさまざまな入力振幅のための対応するＡＤＣコード３０６を図示する。図示された例では、ＡＤＣコード３０６は、３ビットＡＤＣアーキテクチャと関連付けられたＰＡＭ−４入力信号のためのものであり、データの毎２ビットは、１つの符号にコード化される。他の実施形態では、ＡＤＣコード３０６は、その他の種類の入力信号であり得る（たとえば、ＰＡＭ−Ｍ入力信号であり、Ｍは、任意の整数であり得る）。
【００４４】
図３では、サンプリング位相３０１は、３つの「アイ」または開口、および範囲３０３にある４つの信号のレベルを示す。受信機１００が、第１の最高レベルにおいて信号を受信する場合、対応するＡＤＣコード３０６は、「１１１」である。他方、受信機１００が、第２のレベルにおいて信号を受信する場合、ＡＤＣコード３０６は「１１０」である。同様の概念は、範囲３０３の残りの部分に渡るＡＤＣコード３０６の残りの部分に当てはまる。例に示されるように、各ＡＤＣコードは、ビットの数を有する。各ＡＤＣコード内の初めの２つのビットは、復元されたデータに関する情報を含み、各ＡＤＣコード内の第３のビットは、エラー信号に関する情報を含む。この例では、ＡＤＣコード３０６内の２つの最上位ビット（たとえば、第１のビットおよび第２のビット）は、復元されたデータ情報に対応する。たとえば、「１１１」および「１１０」のＡＤＣコード３０６に対し、ＡＤＣ１０６がこれら２つのＡＤＣコード３０６を分解するときに、受信機１００は、２つの最上位ビット（たとえば、第１の２つのビット位置における「１」および「１」）を取得する。その他の例では、「００１」および「０００」の２つのＡＤＣコード３０６（範囲３０３内の２つの最下位レベル）に対して、ＡＤＣ１０６は、２つの最上位ビット（たとえば、初めの２つのビット位置における「０」および「０」）を取得することによってそれらを分解することができる。また、各ＡＤＣコード１０６では、第３のビットは、基準に対する相対的な長さを示す最下位ビットである。このため、ＡＤＣ１０６内の第３のビットは、エラー信号を表し得る。
【００４５】
この明細書で使用されるように、「最上位ビット」という用語は、復元されたデータの少なくとも一部を表すまたはこれと関連する任意のビットまたは値を指し、特定のレベルの重要度または意味を有する任意のビットまたは値に必ずしも限定されないということが留意されるべきである。同様に、「最下位ビット」という用語は、エラー信号の少なくとも一部を表すまたはこれと関連する任意のビットまたは値を指し、特定のレベルの重要度または意味を有する任意のビットまたは値に必ずしも限定されない。
【００４６】
ＡＤＣ１０６の全スケール範囲は、全スケール範囲が信号振幅と併合するときに最良に機能するということが留意されるべきである。ＡＤＣ全スケール範囲が信号振幅よりも大きい場合、得られるデータは、一致せず、信号データのクリッピングが起こり得る。いくつかの実施形態では、ＡＧＣ１０４およびＡＤＣ１０６は、ＡＤＣ全スケール範囲３０３がアイ全体を覆うように制御され得る。
【００４７】
いくつかの実施形態では、受信機１００は、サンプリング位相内のレベルの数に基づきビットの数を浪費することなくデータを直接的に復元するために、正確なＡＤＣビット数を使用することができる。図３に示されるように、ＰＡＭ−４信号は、４つのレベルの信号を有し、３ビットＡＤＣは、使用される。いくつかの実施形態では、最低ＡＤＣ分解能は、ＡＤＣ１０６のために使用されることができる。
【００４８】
他の実施形態では、その他の種類の信号は、その他のレベルの信号を有し、ＡＤＣ１０６のためにその他の数のビットアーキテクチャは、使用され得る。ＰＡＭ−Ｎ信号のために使用され得るＡＤＣビットの数Ｘは、次式に基づき計算され得る。Ｘ＝ｌｏｇ２（２×Ｎ）、ここで、ＮはＰＡＭ−Ｎである。たとえば、ＰＡＭ−２（非ゼロ復帰または「ＮＲＺ」）に対して、ＡＤＣ１０６のためのＡＤＣビットの数Ｘは、ｌｏｇ２（２×２）として計算され得、これは２である。そのため、ＰＡＭ−２信号は、２ビットプロトコルを伴い、２ビットＡＤＣは、ＡＤＣ１０６のために使用され得る。その他の例では、ＰＡＭ−４に対して、ＡＤＣビットの数Ｘは、ｌｏｇ２（２×４）であり、これは、３に等しい。
【００４９】
図４は、ＡＤＣコード（ＡＤＣのデジタル出力）を復元されたデータおよびエラー信号にマップするマッピング表４００を図示する。この明細書で使用されるように、「復元されたデータ」という用語は、ＡＤＣ１０６からの任意のデータ出力またはＡＤＣ１０６の出力から導出された任意のデータを指し得る。このため、「復元されたデータ」という用語は、完全に「復元された」データに限定されるべきではなく、処理内で部分的に復元されたまたは復元されているデータを指し得る。図４を参照して、マッピング表４００内の第１の列は、ＡＤＣコードのさまざまな値を含む。第１の列内の各ＡＤＣコードに対して、対応する（マッピング表４００内の中央列内に示される）復元されたデータ値、（マッピング表４００内の最後の列内に示される）エラー信号が存在する。従って、受信機１００内のＡＤＣ１０６がマッピング表４００内の第１の列内に示される任意の値を有するそのデジタル出力を提供する場合、マッピング表４００に示されるように対応する復元されたデータおよび対応するエラー信号が存在する。図１を参照して上述したように、ＡＤＣ１０６の出力は、適応ユニット１１０に送信される。適応ユニット１１０は、ＣＴＬＥ１０２を制御するためのＣＴＬＥ制御信号１０３、ＡＧＣ１０４を制御するためのＡＧＣ制御信号１０５、ＡＤＣ１０６を制御するためのＶｒｅｆ制御信号１０７、または２つのまたは上述の２つの任意の組み合わせを、ＡＤＣ１０６の出力（たとえば、ＡＤＣコード）に基づき提供する。いくつかの場合では、復元されたデータはまた、物理コーディングサブレイヤにさらに他の処理のために送信される。図示された例ではマッピング表４００は、ＰＡＭ−４信号スキームに対応する。他の実施形態では、マッピング表４００は、その他の信号スキームと対応するように構成され得る。
【００５０】
説明したように、各ＡＤＣコードは、対応する復元されたデータ値およびエラー信号値を有する。このため、いくつかの実施形態では、ＡＤＣコードは、復元されたデータおよびエラー信号の両方をマッピング表４００に基づき表すためにまたは決定する（たとえば、導出する）ために使用されることができる。図４のマッピング表４００内の初めの２つの行に示されるように、ＡＤＣ１０６のデジタル出力が「１１１」または「１１０」のＡＤＣコードを有する場合、「１１１」、「１１０」というＡＤＣコードの各々内の２つの最上位ビット（初めの２桁内の「１」および「１」）に基づき対応する復元されたデータ値は、「３」である。ＡＤＣコードの最下位ビットは、図示された例では最後の桁である。「１」のビットは、「１」の対応するエラー信号値を有し、および「０」のビットは「０」の対応するエラー信号値を有する。
【００５１】
図４のマッピング表４００内の第３の行および第４の行に示されるように、ＡＤＣ１０６のデジタル出力が「１０１」または「１００」のＡＤＣコードを有する場合、「１０１」または「１００」というＡＤＣコードの各々内の２つの最上位ビット（初めの２桁内の「１」および「０」）に基づき対応する復元されたデータ値は、「１」である。再び、ＡＤＣコードの最下位ビットは、図示された例では最後の桁である。「１」のビットは、「１」の対応するエラー信号値を有し、および「０」のビットは「０」の対応するエラー信号値を有する。
【００５２】
図４のマッピング表４００内の第５の行および第６の行に示されるように、ＡＤＣ１０６のデジタル出力が「０１１」または「０１０」のＡＤＣコードを有する場合、「０１１」または「０１０」というＡＤＣコードの各々内の２つの最上位ビット（初めの２桁内の「０」および「１」）に基づき対応する復元されたデータ値は、「−１」である。再び、ＡＤＣコードの最下位ビットは、図示された例では最後の桁である。「１」のビットは、「１」の対応するエラー信号値を有し、および「０」のビットは「０」の対応するエラー信号値を有する。
【００５３】
図４のマッピング表４００内の第６の行および第７の行に示されるように、ＡＤＣ１０６のデジタル出力が「００１」または「０００」のＡＤＣコードを有する場合、「００１」または「０００」というＡＤＣコードの各々内の２つの最上位ビット（初めの２桁内の「０」および「０」）に基づき対応する復元されたデータ値は、「−３」である。再び、ＡＤＣコードの最下位ビットは、図示された例では最後の桁である。「１」のビットは、「１」の対応するエラー信号値を有し、および「０」のビットは「０」の対応するエラー信号値を有する。
【００５４】
上記の例では、４つの数値３、１、−１、３は、復元されたデータを表すために使用される。他の実施形態では、その他の数値（たとえば、０、１、２、３）の組は、復元されたデータを表すために使用され得る。さらに他の実施形態では、（数値に変換され得る）非数値は、復元されたデータを表すために使用され得る。
【００５５】
いくつかの実施形態では、マッピング表４００は、適応ユニット１１０がＡＤＣコードに基づき復元されたデータおよびエラー信号を決定することを可能にするために適応ユニット１１０において実装され得る。特に、適応ユニット１１０は、ＡＤＣ１０６からのデジタル化された信号を受信し、マッピング表４００を使用してデジタル化された信号内のＡＤＣコードに基づき復元されたデータおよびエラー信号を決定するように構成される。
【００５６】
説明したように、適応ユニット１１０はまた、ＣＴＬＥ１０２、ＡＧＣ１０４、ＡＤＣ１０６、または上述の任意の２つ以上を制御するように構成される。いくつかの実施形態では、適応ユニット１１０によってこれらのコンポーネントを制御することは、デジタル化された信号内の対応するＡＤＣコードに基づき決定された復元されたデータおよびエラー信号に基づき行われ得る。
【００５７】
図５は、ＡＧＣ適応表５０１、およびＣＴＬＥ適応表５０３を図示する。ＡＧＣ適応表５０１は、（ＡＧＣ１０４を制御するための）ＡＧＣ制御信号１０５の値を対応する復元されたデータおよびエラー信号にリンクするように構成される。たとえば、ＡＧＣ適応表５０１の第１の行に示されるように、復元されたデータが「３」の値を有し、エラー信号が「１」の値を有する場合、ＡＧＣ投票は、制御信号１０５の減少を規定する「Ｄｅｃ」の値またはその他の値を有する。従って、ＡＧＣ投票は、ＡＧＣコードを増加または減らすための投票決定である。ＣＴＬＥ適応表５０３は、（ＣＴＬＥ１０２を制御するための）ＣＴＬＥ制御信号１０３の値を対応する復元されたデータおよびエラー信号にリンクするように構成される。たとえば、ＣＴＬＥ適応表５０３の第１の行に示されるように、復元されたデータが「３」の値を有し、エラー信号が「１」の値を有する場合、ＣＴＬＥ投票は、ＣＴＬＥ制御信号１０３の増加を規定する「Ｉｎｃ」の値またはその他の値を有する。
【００５８】
いくつかの実施形態では、ＡＧＣ適応表５０１およびＣＴＬＥ適応表５０３は、適応ユニット１１０内に実装され得る。使用中に、適応ユニット１１０は、ＣＴＬＥ１０２を制御するためのＣＴＬＥ制御信号を生成するためのＣＴＬＥ適応表を使用する。また、適応ユニット１１０は、ＡＧＣ１０４を制御するためのＡＧＣ制御信号１０５を生成するためのＡＧＣ適応表５０１を使用する。
【００５９】
ＡＧＣ適応表５０１およびＣＴＬＥ適応表５０３の上記の例は、例において記載されたＰＡＭ−４信号スキームに対応する。他の実施形態では、ＡＧＣ適応表５０１およびＣＴＬＥ適応表５０３は、その他の信号スキームのために構成され得る。
【００６０】
いくつかの実施形態では、適応ユニット１１０は、ＣＴＬＥ１０２およびＡＧＣ１０４を制御するために適応表５０１、５０３の両方を一緒に使用するように構成され、これにより受信機１０１は、（ＡＧＣ制御信号１０５によって制御されるような）必要とされるゲインの量および（ＣＴＬＥ制御信号１０３によって制御されるような）必要とされるアナログ均等化の量を制御するために適応することができる。従って、ＡＤＣ１０６からの復元されたデータおよびエラー信号出力に基づき、受信機１００は、ＣＴＬＥ１０２およびＡＧＣ１０４のパラメータを（ＣＴＬＥ制御信号１０３および適応ユニット１１０からのＡＧＣ制御信号１０５出力を介して）次回に最適に機能するように調整することができる。このため、図４内の表４００に基づき決定された復元されたデータおよびエラー信号はまた、ＣＴＬＥ１０２およびＡＧＣ１０４を制御するためにその後使用されることができる。いくつかの実施形態では、復元されたデータおよびエラー信号はまた、従来のボーレート（ＣＤＲ）を制御するために使用され得る。
【００６１】
図６は、受信機１００によって行われる方法６００を図示する。まず、出力は、アナログ信号に基づき自動ゲインコントローラ（ＡＧＣ）によって提供される（項目６０４）。いくつかの実施形態では、項目６０４を行うときに、ＡＧＣは、増幅された信号を提供するために出力を増幅する。いくつかの場合では、アナログ信号は、入力信号に基づき連続時間線形イコライザ（ＣＴＬＥ）によって提供され得る。そのような場合、方法６００は任意に、入力信号に基づきＣＴＬＥによってアナログ信号を提供することをさらに含み得る。入力信号は、いくつかの実施形態ではＰＡＭ−４信号であり得る。他の実施形態では、入力信号は、その他のＰＡＭ−Ｍ信号であり得る。Ｍ＝２の場合、入力信号は、ＮＲＺ信号であり得る。また、いくつかの実施形態では、ＣＴＬＥは、ＡＧＣによる受信のためにアナログ信号を提供するために入力信号予めフィルタするまたは予め均等化し得る。
【００６２】
次に、デジタル化された信号は、ＡＧＣからの出力に基づきアナログデジタルコンバータ（ＡＤＣ）によって提供され、デジタル化された信号の最上位ビットは、スライスされたデータに対応し、デジタル化された信号の最下位ビットは、エラー信号に対応する（項目６０６）。いくつかの実施形態では、項目６０６を行うＡＤＣは、３ビットＡＤＣであり得る。他の実施形態では、項目６０６を行うＡＤＣは、その他の数のビットアーキテクチャを有し得る。また、いくつかの実施形態では、ＡＤＣからのデジタル化された信号は、信号の差動の対であり得る（たとえば、復元されたデータおよびデータエラー）。１つの実装では、項目６０６を行うときに、ＡＤＣは、増幅されたアナログ信号を受信し、データをシリアル化することによって、それをデジタルサンプルに変換する。デジタル化された信号はそして、デジタルサンプルをエラー信号と組み合わせることによって作成される。たとえば、ＡＤＣコードを復元されたデータおよびエラー信号にマッピングするマッピング表は、ＡＤＣからデジタル化された信号として出力されるＡＤＣコードを生成するために使用され得る。
【００６３】
次に、適応ユニットは、所望のデータデジタル化およびデータスライシングを達成するために、デジタル化された信号に少なくとも部分的に基づきＡＧＣ、ＡＤＣ、またはＡＧＣおよびＡＤＣの両方を制御する（項目６０８）。いくつかの実施形態では、適応ユニットは、デジタル化された信号をＡＤＣから直接的に受信する。他の実施形態では、適応ユニットは、デジタル化された信号をＤＳＰではない中間コンポーネントを通してＡＤＣから間接的に受信する。
【００６４】
いくつかの実施形態では、方法６００では、ＡＤＣと適応ユニットとの間の動作は、ＤＳＰを必要としない。
【００６５】
また、いくつかの実施形態では、方法６００は、ＡＤＣを制御するための適応ユニットによってＶｒｅｆ信号を提供することをさらに含み得る。１つの実装では、Ｖｒｅｆ信号を提供する動作は、ＡＧＣコードと関連付けられた復元されたデータが最大値であり、ＡＧＣ投票が増加している場合にＶｒｅｆ信号を減少させること、またはＡＧＣコードに関連付けられた復元されたデータが最小値であり、ＡＧＣ投票が減少している場合にＶｒｅｆ信号を増加させることを含む。これは、次回にＡＤＣが信号を再び処理する前に信号が適切に調整されることを可能とする。
【００６６】
また、いくつかの実施形態では、項目６０８を行う適応ユニットは、ＡＧＣ適応表および／またはＣＴＬＥ適応表を備え得る。ＡＧＣ適応表は、ＡＧＣを制御するためのＡＧＣ制御信号を構成するために復元されたデータおよびエラー信号に基づき値を提供するように構成される。同様に、ＣＴＬＥ適応表は、ＣＴＬＥを構成するために復元されたデータおよびエラー信号に基づき値を提供するように構成される。
【００６７】
ここに説明される１つまたは複数の実施形態では、ソフトロジックおよび／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）要素は、受信機１００の任意の部分を構築するまたは実装するために使用され得る。他の実施形態では、受信機１００の任意の部分または全体は、ＦＰＧＡまたは任意のその他の種類のプロセッサを介して実装され得る。
【００６８】
上述の方法６００が特定の順序で発生する特定のイベントを示す場合、この開示の利益を有する当業者は、順序が異なる実施形態で異なる場合があることを認識するであろう。さらに、方法の一部は、可能な場合は並列処理で同時に実行されることも、順次実行されることもできる。加えて、方法６００のより多くの部分またはより少ない部分が実行され得る。
【００６９】
図７は、ＩＣの例示的なアーキテクチャ９００を示すブロック図であり、これは、装置１００またはその任意のコンポーネントを実装／具現化することができる。１つの局面では、アーキテクチャ９００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）種類のＩＣ内に実装される。示されるように、アーキテクチャ９００は、いくつかの異なる種類のプログラマブル回路、たとえば、ロジック、ブロックを含む。たとえば、アーキテクチャ９００は、マルチギガビットトランシーバ（ＭＧＴ）９０１、構成可能論理ブロック（ＣＬＢ）９０２、ランダムアクセスメモリブロック（ＢＲＡＭ）９０３、入出力ブロック（ＩＯＢ）９０４、構成およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）９０５、デジタル信号処理ブロック（ＤＳＰ）９０６、特殊化されたＩ／Ｏブロック９０７（たとえば、構成ポートおよびクロックポート）、およびデジタルクロックマネージャー、アナログデジタルコンバータ、システム監視ロジックなどの他のプログラマブルロジック９０８を含む多数の異なるプログラマブルタイルを含むことができる。
【００７０】
いくつかのＩＣでは、各プログラマブルタイルは、各隣接タイルの対応するＩＮＴ９１１へのおよびそれからの標準化された接続を有するプログラマブル相互接続要素（ＩＮＴ）９１１を含む。したがって、ＩＮＴ９１１が合わされ、図に示されたＩＣのプログラム可能な相互接続構造が実装される。各ＩＮＴ９１１には、図７の上部に含まれる例に示されるように、同じタイル内のプログラマブルロジック要素との接続も含まれる。
【００７１】
たとえば、ＣＬＢ９０２は、ユーザロジックに加えて単一のＩＮＴ９１１を実装するようにプログラム可能な構成可能論理要素（ＣＬＥ）９１２を含むことができる。ＢＲＡＭ９０３は、１つまたは複数のＩＮＴ９１１に加えて、ＢＲＡＭ論理要素（ＢＲＬ）９１３を含むことができる。典型的に、タイルに含まれるＩＮＴ９１１の数は、タイルの高さに依存する。図示されるように、ＢＲＡＭタイルの高さは５つのＣＬＢと同じであるが、他の数（たとえば４個）も使用されることができる。ＤＳＰタイル９０６は、適切な数のＩＮＴ９１１に加えて、ＤＳＰ論理要素（ＤＳＰＬ）９１４を含むことができる。ＩＯＢ９０４は、たとえば、１つにＩＮＴ９１１の実現例に加えて、Ｉ／Ｏ論理要素（ＩＯＬ）９１５の２つの実現例を含むことができる。当業者には明らかであるように、たとえば、ＩＯＬ９１５に接続される実際のＩ／Ｏパッドは典型的に、ＩＯＬ９１５の領域に限定されない。
【００７２】
図７に図示される例では、ダイの中心付近、たとえば領域９０５、９０７、９０８で形成された列状領域は、構成、クロック、およびその他の制御ロジックのために使用されることができる。この列から延在する水平領域９０９は、プログラマブルＩＣの幅全体にクロックと構成信号を配信するために使用される。
【００７３】
図７に示されたアーキテクチャを利用する一部のＩＣでは、ＩＣの大部分を構成する規則的な列状構造を分断する追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用回路にされることができる。たとえば、ＰＲＯＣ９１０として示されるプロセッサブロックは、ＣＬＢとＢＲＡＭのいくつかの列に及ぶ。
【００７４】
１つの局面では、ＰＲＯＣ９１０は、専用回路として、たとえば、有線プロセッサとして実装され、ＩＣのプログラマブル回路を実装するダイの一部として作られる。ＰＲＯＣ９１０は、個々のプロセッサ、たとえばプログラムコードを実行できるシングルコアから、１つまたは複数のコア、モジュール、コプロセッサ、インターフェースなどを備えたプロセッサシステム全体までのさまざまな種類のプロセッサまたは複雑さのあるシステムを表すことができる。
【００７５】
その他の局面では、ＰＲＯＣ９１０はアーキテクチャ９００から省略され、記載された１つまたは複数の他の種類のプログラマブルブロックで置き換えられる。さらに、そのようなブロックは、「ソフトプロセッサ」を形成するために利用されることができ、その中で、プログラマブル回路のさまざまなブロックは、ＰＲＯＣ９１０の場合のようにプログラムコードを実行できるプロセッサを形成するために使用されることができる。
【００７６】
「プログラマブル回路」という語句は、ＩＣ内部のプログラマブル回路要素、たとえば、ここで説明するさまざまなプログラマブルまたは構成可能な回路ブロックまたはタイル、ならびにさまざまな回路ブロック、タイル、および／または要素をＩＣにロードされる構成データに応じて選択的に結合する相互接続回路を意味する。たとえば、図７に示される、ＣＬＢ９０３およびＢＲＡＭ９０３などのＰＲＯＣ９１０の外部にある部分は、ＩＣのプログラマブル回路と考えることができる。
【００７７】
一般に、プログラマブル回路の機能性と接続性は、構成データがＩＣにロードされるまで確立されない。構成ビットの組は、ＦＰＧＡなどのＩＣのプログラマブル回路をプログラムするために使用されることができる。典型的に、構成ビット（複数可）は、「構成ビットストリーム」と呼ばれます。一般に、プログラマブル回路は、最初に構成ビットストリームをＩＣにロードすることなしに動作または機能しない。構成ビットストリームは、プログラマブル回路内の特定の回路設計を効果的に実装またはインスタンス化する。回路設計は、たとえば、プログラマブル回路ブロックの機能的側面と、さまざまなプログラマブル回路ブロック間の物理的接続性を指定する。
【００７８】
「有線」または「ハード化」された（すなわち、プログラム不可）回路は、ＩＣの一部として製造される。プログラマブル回路とは異なり、有線回路または回路ブロックは、ＩＣの製造後に構成ビットストリームのロードを通して実装されない。有線回路は、たとえば、ＰＲＯＣ９１０などの構成ビットストリームを最初にＩＣにロードすることなく機能する専用の回路ブロックおよび相互接続を備えると一般に考えられる。
【００７９】
いくつかの例では、有線回路は、ＩＣ内の１つまたは複数のメモリ要素に格納されたレジスタ設定または値に従って設定または選択されることができる１つまたは複数の動作モードを持つことができる。動作モードは、たとえば、構成ビットストリームをＩＣにロードすることを通して設定されることができる。この能力にもかかわらず、有線回路が動作可能であり、ＩＣの一部として製造されたときに特定の機能を持つため、有線回路はプログラマブル回路とは考えられない。
【００８０】
図７は、たとえばプログラマブルファブリックなどのプログラマブル回路を含むＩＣを実装するために使用されることができる例示的なアーキテクチャを示すことを意図される。たとえば、図７の上部に含まれている列内の論理ブロックの数、列の相対的な幅、列の数と順序、列に含まれる論理ブロックの種類、論理ブロックの相対的なサイズ、および相互接続／論理実装は、単なる例示である。たとえば、実際のＩＣでは、ユーザ回路設計の効率的な実装を容易にするために、典型的に、ＣＬＢが表される場所に複数のＣＬＢの隣接する列が含まれる。しかし、隣接するＣＬＢ列の数は、ＩＣの全体サイズによって異なり得る。さらに、ＩＣ内のＰＲＯＣ９１０などのブロックのサイズおよび／または位置は、例示のみを目的としており、限定として意図されない。
【００８１】
他の場合、ここで説明するさまざまな機能は、汎用プロセッサ、マイクロプロセッサ、ＡＳＩＣ、またはＦＰＧＡであってもなくてもよい任意の他の種類のプロセッサなど、任意の集積回路で実装されることができ。
【００８２】
特定の例を示して説明したが、それは、特許請求の範囲に記載された発明を好ましい例に限定することを意図するものではなく、さまざまな変更および修正が特許請求の範囲に記載された発明の範囲を超えることなく行われ得ることが当業者に明らかであることは理解される。したがって、明細書と図面は、限定的な意味ではなく、例示的な意味で考えられるべきである。特許請求の範囲に記載された発明は、代替、修正、および均等物を網羅することを意図される。
【図１】
2020516175.tif 000003
【図２】
2020516175.tif 000004
【図３】
2020516175.tif 000005
【図４】
2020516175.tif 000006
【図５】
2020516175.tif 000007
【図６】
2020516175.tif 000008
【図７】
2020516175.tif 000009
【手続補正書】
【提出日】令和1年5月10日(2019.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
受信機であって、
アナログ信号を増幅するように構成された自動ゲインコントローラ（ＡＧＣ）（１０４）を備え、前記ＡＧＣ（１０４）による増幅は、ＡＧＣ制御信号（１０５）に応じて制御され、前記受信機はさらに、
前記増幅されたアナログ信号の振幅に対応するＡＤＣコードを形成するために、前記ＡＧＣ（１０４）から出力された前記増幅されたアナログ信号を受信し、デジタル化された信号を出力するように構成されたアナログデジタルコンバータ（ＡＤＣ）（１０６）を備え、前記ＡＤＣ（１０６）によるデジタル化は、ＡＤＣ制御信号（Ｖｒｅｆ）（１０７）に応じて制御され、前記受信機はさらに、
前記ＡＤＣコードの各々を対応する復元されたデータおよび対応するエラー信号にマッピングするマッピング表（４００）に従って前記ＡＤＣコードをスライスするために前記ＡＤＣ（１０６）に結合されたスライサ（１０６、２１２）とを備え、前記ＡＤＣコードの１つまたは複数の最上位ビットは、復元されたデータ出力信号（１１１）を形成するスライスされたデータに対応し、前記ＡＤＣコードの最下位ビットは、エラー信号（１０９）に対応し、
前記スライサ（１０６、２１２）の出力に結合され、前記復元されたデータ出力信号（１１１）および前記エラー信号（１０９）に従ってＡＧＣ投票を決定するように構成されるＡＧＣ適応表（５０１）を備える適応ユニット（１１０）とを備え、前記適応ユニット（１１０）は、
（ｉ）前記ＡＤＣ制御信号Ｖｒｅｆ（１０７）を提供し、
（ｉｉ）前記復元されたデータが最大値であり、前記ＡＧＣ投票が増加している場合に前記ＡＤＣ制御信号（Ｖｒｅｆ）（１０７）を減少させ、
（ｉｉｉ）前記復元されたデータが最小値であり、前記ＡＧＣ投票が減少している場合に前記ＡＤＣ制御信号（Ｖｒｅｆ）（１０７）を増加させ、
（ｉｖ）前記決定されたＡＧＣ投票に基づき前記ＡＧＣ制御信号（１０５）を決定するように構成される、受信機。
【請求項２】
前記ＡＤＣ（１０６）は、アナログデジタル変換機能およびスライサ機能を行うように構成される、請求項１に記載の受信機。
【請求項３】
前記ＡＧＣ適応表（５０１）は、マッピング機能に対応する情報を備える、請求項１に記載の受信機。
【請求項４】
前記ＡＤＣ（２０６）と前記適応ユニット（１１０）との間の動作は、デジタル信号プロセッサ（ＤＳＰ）（２０８）を必要としない、請求項１に記載の受信機。
【請求項５】
前記ＡＤＣ（２０６）に結合されたデジタル信号プロセッサ（ＤＳＰ）（２０８）をさらに備え、前記ＤＳＰ（２０８）は、前記受信機が長距離の用途の処理を行っているときにスイッチオンになるように構成され、前記受信機が短距離の用途の処理を行っているときにスイッチオフになるように構成される、請求項１に記載の受信機。
【請求項６】
前記アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）（１０２）をさらに備え、前記適応ユニットは、前記ＣＴＬＥ（１０２）を制御するためのＣＴＬＥ制御信号（１０３）を決定するための値を提供するように構成されるＣＴＬＥ適応表（５０３）を備える、請求項１に記載の受信機。
【請求項７】
前記アナログ信号を提供するように構成される連続時間線形イコライザ（ＣＴＬＥ）（１０２）をさらに備え、前記適応ユニット（１１０）は、前記エラー信号に少なくとも部分的に基づき前記ＣＴＬＥ（１０２）のパラメータを調整するように構成される、請求項１に記載の受信機。
【請求項８】
前記入力信号は、ＰＡＭ−Ｎ信号であり、前記ＡＤＣ（１０６）は、ＸビットＡＤＣを備え、Ｘは、ｌｏｇ２（２×Ｎ）に等しい、請求項１に記載の受信機。
【請求項９】
受信機によって行われる方法であって、前記方法は、
自動ゲインコントローラ（ＡＧＣ）（１０４）によって、ＡＧＣ制御信号（１０５）に応じてアナログ信号を増幅することと、
アナログデジタルコンバータ（ＡＤＣ）によって前記増幅されたアナログ信号をデジタル化することによって、前記増幅されたアナログ信号の振幅に対応するＡＤＣコードを形成することとを備え、前記ＡＤＣ（１０６）によるデジタル化は、ＡＤＣ制御信号（Ｖｒｅｆ）（１０７）に応じて制御され、
前記ＡＤＣ（１０６）に結合されたスライサ（１０６、２１２）を用いて、前記ＡＤＣコードの各々を対応する復元されたデータおよび対応するエラー信号にマッピングするマッピング表（４００）に従って前記ＡＤＣコードをスライスすることとを備え、、前記ＡＤＣコードの１つまたは複数の最上位ビットは、前記復元されたデータ出力信号（１１１）データに対応し、前記ＡＤＣコードの最下位ビットは、エラー信号（１０９）に対応し、
前記スライサ（１０６、２１２）の出力に結合され、前記復元されたデータ出力信号（１１１）および前記エラー信号（１０９）に従ってＡＧＣ投票を決定するように構成されるＡＧＣ適応表（５０１）を備える適応ユニット（１１０）を提供することとを備え、前記適応ユニット（１１０）は、
（ｉ）前記ＡＤＣ制御信号Ｖｒｅｆ（１０７）を提供し、
（ｉｉ）前記復元されたデータが最大値であり、前記ＡＧＣ投票が増加している場合に前記ＡＤＣ制御信号（Ｖｒｅｆ）（１０７）を減少させ、
（ｉｉｉ）前記復元されたデータが最小値であり、前記ＡＧＣ投票が減少している場合に前記ＡＤＣ制御信号（Ｖｒｅｆ）（１０７）を増加させ、
（ｉｖ）前記決定されたＡＧＣ投票に基づき前記ＡＧＣ制御信号（１０５）を決定するように構成される、方法。
【請求項１０】
前記ＡＤＣ（１０６）によってスライサ機能を行うことをさらに備える、請求項９に記載の方法。
【請求項１１】
前記アナログ信号は、連続時間線形イコライザ（ＣＴＬＥ）（１０２）によって提供され、前記方法は、前記ＣＴＬＥ（１０２）を制御するためのＣＴＬＥ制御信号（１０３）を決定するためにＣＴＬＥ適応表（５０３）を使用することをさらに備える、請求項９に記載の方法。
【国際調査報告】
2020516175.tif 000010
2020516175.tif 000011