(57)【要約】  タイミングクロックを校正するタイミングクロック校正方法であって、シフトクロックのエッジのシフト量を変化させながら、タイミングクロックのエッジを複数回検出することにより、タイミングクロックの周期を基準として、シフトクロックのエッジのシフト量を校正する段階と、校正されたシフトクロック発生部がシフトクロックのエッジを所定のシフト量をシフトさせて発生する段階と、タイミングクロックの遅延量を変化させながら、所定のシフト量をシフトされたシフトクロックのエッジを検出することにより、タイミングクロックを所定のシフト量分だけ遅延させるために必要な遅延量を校正する段階とを備える。【特許請求の範囲】
【請求項１】
基準クロックを遅延させることによって、試験信号を被試験デバイスに供給するタイミングを示すタイミングクロックを発生するタイミングクロック発生部と、位相同期回路を用いて前記タイミングクロック発生部を校正するために用いるシフトクロックを発生するシフトクロック発生部と、前記シフトクロック発生部が発生した前記シフトクロックと前記タイミングクロック発生部が発生した前記タイミングクロックとの位相を比較するタイミングクロック・シフトクロック位相比較部とを備える試験装置において、前記タイミングクロック発生部を校正するタイミングクロック校正方法であって、
前記シフトクロックのエッジのシフト量を変化させながら、前記シフトクロックを用いて、前記タイミングクロックのエッジを複数回検出することにより、前記タイミングクロックの周期を基準として、前記シフトクロック発生部による前記シフトクロックのエッジのシフト量を校正するシフトクロック校正段階と、
前記シフトクロック校正段階において校正された前記シフトクロック発生部が前記シフトクロックのエッジを所定のシフト量をシフトさせて発生するシフトクロックシフト段階と、
前記タイミングクロックの遅延量を変化させながら、前記タイミングクロックを用いて、前記シフトクロックシフト段階において前記所定のシフト量をシフトされた前記シフトクロックのエッジを検出することにより、前記タイミングクロックを前記所定のシフト量分だけ遅延させるために必要な遅延量を校正するタイミングクロック校正段階と
を備えるタイミングクロック校正方法。
【請求項２】
前記シフトクロック発生部は、前記基準クロックに対応する基準信号と前記シフトクロックに対応するシフト信号とのハイレベル又はローレベルの時間を比較する基準クロック・シフトクロック位相比較部と、前記基準クロック・シフトクロック位相比較部による比較結果に応じて、前記シフトクロックのエッジのシフト量を変化させる電圧制御発振部と、前記基準クロック・シフトクロック位相比較部に入力される前記シフト信号に挿入パルスを重畳することによって前記シフトクロックのエッジのシフト量を変化させるパルスコントロール部とを有し、
前記シフトクロック校正段階は、
前記基準クロック・シフトクロック位相比較部に入力される前記シフト信号に重畳される前記挿入パルスの単位時間当たり数を順次変化させることによって、前記シフトクロックのエッジのシフト量を変化させながら、前記タイミングクロックのエッジを複数回検出するタイミングクロックエッジ検出段階と、
前記タイミングクロックエッジ検出段階における検出結果に基づいて、前記シフトクロックのエッジのシフト量を前記タイミングクロックの所定周期分変化させるために前記シフト信号に重畳すべき前記挿入パルスの数を測定する挿入パルス数測定段階と、
前記挿入パルス数測定段階において測定した前記挿入パルスの数、及び前記タイミングクロックの前記所定周期分の時間に基づいて、前記シフト信号に重畳される前記挿入パルス１つによる前記シフトクロックのエッジのシフト量を算出することにより、前記シフトクロックのエッジのシフト量を校正するシフト量算出段階と
を有する請求項１に記載のタイミングクロック校正方法。
【請求項３】
前記タイミングクロック発生部は、前記基準クロックを順次遅延させる複数の可変遅延回路を含むタイミング可変遅延部と、前記基準クロックの遅延時間に対応づけて、前記遅延時間を得るための前記タイミング可変遅延部の設定値を保持するリニアライズメモリとを有し、
前記タイミングクロック校正段階は、
前記タイミング可変遅延部の前記設定値を順次変化させることによって、前記タイミングクロックの遅延量を変化させながら、前記所定のシフト量がシフトされた前記シフトクロックのエッジを検出するシフトクロックエッジ検出段階と、
前記所定のシフト量である遅延時間に対応づけて、前記タイミングクロックのエッジと前記シフトクロックのエッジとが一致するときの前記設定値を、前記リニアライズメモリに保持させることにより、前記タイミングクロックの遅延量を校正する遅延量校正段階と
を有する請求項２に記載のタイミングクロック校正方法。
【請求項４】
前記シフトクロックシフト段階は、前記挿入パルス数測定段階において測定した前記挿入パルスの数以下の数の前記挿入パルスを前記シフト信号に重畳することによって、前記シフトクロックのエッジを前記所定のシフト量をシフトさせる段階を含む請求項２に記載のタイミングクロック校正方法。
【請求項５】
前記タイミングクロック発生部は、前記基準クロックをそれぞれ遅延させて複数の前記タイミングクロックをそれぞれ発生する複数のタイミング可変遅延部と、前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックのスキューを調整すべく、前記複数のタイミングクロックをそれぞれ遅延させる複数のスキュー可変遅延部とを有し、
前記タイミングクロック・シフトクロック位相比較部は、前記シフトクロック発生部が発生した前記シフトクロックと前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部を有し、
前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックの位相を、前記複数のタイミング比較部において略等しくすべく、前記複数のスキュー可変遅延部の遅延量をそれぞれ調整する遅延量調整段階をさらに備え、
前記シフトクロック校正段階は、前記複数のタイミングクロックのうちの１つの前記タイミングクロックの周期を基準として前記シフトクロックのエッジのシフト量を校正する段階を有し、
前記タイミングクロック校正段階は、前記遅延量調整段階において調整された前記複数のタイミングクロックの位相を基準として、前記複数のタイミングクロックのそれぞれを前記所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校正する段階を有する請求項１に記載のタイミングクロック校正方法。
【請求項６】
前記タイミングクロック発生部は、前記基準クロックを遅延させて前記タイミングクロックを発生するタイミング可変遅延部と、前記タイミング可変遅延部が発生した前記タイミングクロックのスキューを調整すべく、前記タイミングクロックを遅延させるスキュー可変遅延部とを有し、
前記タイミングクロック・シフトクロック位相比較部は、前記シフトクロック発生部が発生した前記シフトクロックと前記タイミング可変遅延部が発生した前記タイミングクロックとの位相を比較するタイミング比較部を有し、
前記タイミング可変遅延部が発生した前記タイミングクロックの前記タイミング比較部における位相を調整すべく、前記スキュー可変遅延部の遅延量を調整する遅延量調整段階をさらに備え、
前記シフトクロック校正段階は、前記タイミングクロックの周期を基準として前記シフトクロックのエッジのシフト量を校正する段階を有し、
前記タイミングクロック校正段階は、前記遅延量調整段階において調整された前記タイミングクロックの位相を基準として、前記タイミングクロックを前記所定のシフト量分だけ遅延させるために必要な遅延量を校正する段階を有する請求項１に記載のタイミングクロック校正方法。
【請求項７】
基準クロックを遅延させることによって、試験信号を被試験デバイスに供給するタイミングを示すタイミングクロックを発生する複数のタイミング可変遅延部と、前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックのスキューを調整すべく、前記複数のタイミングクロックをそれぞれ遅延させる複数のスキュー可変遅延部と、位相同期回路を用いて前記複数のタイミング可変遅延部を校正するために用いるシフトクロックを発生するシフトクロック発生部と、前記シフトクロック発生部が発生した前記シフトクロックと前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部とを備える試験装置において、前記複数のタイミング可変遅延部を校正するタイミングクロック校正方法であって、
前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックの位相を、前記複数のタイミング比較部において略等しくすべく、前記複数のスキュー可変遅延部の遅延量をそれぞれ調整する遅延量調整段階と、
前記シフトクロック発生部が前記シフトクロックのエッジを所定のシフト量をシフトさせて発生するシフトクロックシフト段階と、
前記複数のタイミングクロックの遅延量をそれぞれ変化させながら、前記複数のタイミングクロックのそれぞれを用いて、前記シフトクロックシフト段階において前記所定のシフト量をシフトされた前記シフトクロックのエッジをそれぞれ検出することにより、前記遅延量調整段階において調整された前記複数のタイミングクロックの位相を基準として、前記複数のタイミングクロックのそれぞれを前記所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校正するタイミングクロック校正段階と
を備えるタイミングクロック校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングクロック校正方法に関する。特に本発明は、試験信号を被試験デバイスに供給するタイミングを示すタイミングクロックを発生するタイミングクロック発生部を校正するタイミングクロック校正方法に関する。【０００２】
文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００４−４７３３      出願日  平成１６年１月９日
【背景技術】
【０００３】
半導体デバイスを試験する試験装置は、試験装置の基本機能である任意波形発生のためのタイミングクロックを発生するタイミングクロック発生部と、タイミングクロックをリニアライズするためのシフトクロックを発生するシフトクロック発生部と、タイミングクロックとシフトクロックとの位相を比較するタイミングクロック・シフトクロック位相比較部とを備える。【０００４】
タイミングクロック発生部は、可変遅延回路で構成されたタイミング可変遅延部と、可変遅延回路の遅延経路を選択するための設定値を格納するリニアライズメモリとを有し、遅延経路をリアルタイムで切り替えることにより任意のタイミングクロックを発生させる。また、シフトクロック発生部は、位相同期回路を有し、任意の位相のシフトクロックを発生させる。そして、タイミングクロック・シフトクロック位相比較部によりタイミングクロックとシフトクロックとを比較しながら、シフトクロックが高精度の位相線形性を持っていることを前提として、タイミングクロックの位相をシフトクロックの位相に合わせ込んでいくことによりタイミングクロックの位相をリニアライズし、リニアライズメモリが格納する設定値を設定する。【０００５】
現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年の半導体デバイスの高速化に伴い、試験装置においても高精度のタイミングクロックの発生が要求されている。しかしながら、従来の試験装置では、シフトクロック発生部が発生するシフトクロックが高精度の位相線形性を持っていることを前提として、シフトクロックを基準としてタイミングクロックの位相をリニアライズしているため、シフトクロックが微小な位相線形誤差を有する場合には、高精度にタイミングクロックの位相をリニアライズすることができないという問題がある。【０００７】
そこで本発明は、上記の課題を解決することができるタイミングクロック校正方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
本発明の第１の形態によると、基準クロックを遅延させることによって、試験信号を被試験デバイスに供給するタイミングを示すタイミングクロックを発生するタイミングクロック発生部と、位相同期回路を用いてタイミングクロック発生部を校正するために用いるシフトクロックを発生するシフトクロック発生部と、シフトクロック発生部が発生したシフトクロックとタイミングクロック発生部が発生したタイミングクロックとの位相を比較するタイミングクロック・シフトクロック位相比較部とを備える試験装置において、タイミングクロック発生部を校正するタイミングクロック校正方法であって、シフトクロックのエッジのシフト量を変化させながら、シフトクロックを用いて、タイミングクロックのエッジを複数回検出することにより、タイミングクロックの周期を基準として、シフトクロック発生部によるシフトクロックのエッジのシフト量を校正するシフトクロック校正段階と、シフトクロック校正段階において校正されたシフトクロック発生部がシフトクロックのエッジを所定のシフト量をシフトさせて発生するシフトクロックシフト段階と、タイミングクロックの遅延量を変化させながら、タイミングクロックを用いて、シフトクロックシフト段階において所定のシフト量をシフトされたシフトクロックのエッジを検出することにより、タイミングクロックを所定のシフト量分だけ遅延させるために必要な遅延量を校正するタイミングクロック校正段階とを備える。【０００９】
シフトクロック発生部は、基準クロックに対応する基準信号とシフトクロックに対応するシフト信号とのハイレベル又はローレベルの時間を比較する基準クロック・シフトクロック位相比較部と、基準クロック・シフトクロック位相比較部による比較結果に応じて、シフトクロックのエッジのシフト量を変化させる電圧制御発振部と、基準クロック・シフトクロック位相比較部に入力されるシフト信号に挿入パルスを重畳することによってシフトクロックのエッジのシフト量を変化させるパルスコントロール部とを有し、シフトクロック校正段階は、基準クロック・シフトクロック位相比較部に入力されるシフト信号に重畳される挿入パルスの単位時間当たり数を順次変化させることによって、シフトクロックのエッジのシフト量を変化させながら、タイミングクロックのエッジを複数回検出するタイミングクロックエッジ検出段階と、タイミングクロックエッジ検出段階における検出結果に基づいて、シフトクロックのエッジのシフト量をタイミングクロックの所定周期分変化させるためにシフト信号に重畳すべき挿入パルスの数を測定する挿入パルス数測定段階と、挿入パルス数測定段階において測定した挿入パルスの数、及びタイミングクロックの所定周期分の時間に基づいて、シフト信号に重畳される挿入パルス１つによるシフトクロックのエッジのシフト量を算出することにより、シフトクロックのエッジのシフト量を校正するシフト量算出段階とを有してもよい。【００１０】
タイミングクロック発生部は、基準クロックを順次遅延させる複数の可変遅延回路を含むタイミング可変遅延部と、基準クロックの遅延時間に対応づけて、遅延時間を得るためのタイミング可変遅延部の設定値を保持するリニアライズメモリとを有し、タイミングクロック校正段階は、タイミング可変遅延部の設定値を順次変化させることによって、タイミングクロックの遅延量を変化させながら、所定のシフト量がシフトされたシフトクロックのエッジを検出するシフトクロックエッジ検出段階と、所定のシフト量である遅延時間に対応づけて、タイミングクロックのエッジとシフトクロックのエッジとが一致するときの設定値を、リニアライズメモリに保持させることにより、タイミングクロックの遅延量を校正する遅延量校正段階とを有してもよい。【００１１】
シフトクロックシフト段階は、挿入パルス数測定段階において測定した挿入パルスの数以下の数の挿入パルスをシフト信号に重畳することによって、シフトクロックのエッジを所定のシフト量をシフトさせる段階を含んでもよい。【００１２】
タイミングクロック発生部は、基準クロックをそれぞれ遅延させて複数のタイミングクロックをそれぞれ発生する複数のタイミング可変遅延部と、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックのスキューを調整すべく、複数のタイミングクロックをそれぞれ遅延させる複数のスキュー可変遅延部とを有し、タイミングクロック・シフトクロック位相比較部は、シフトクロック発生部が発生したシフトクロックと複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部を有してもよい。そして、タイミングクロック校正方法は、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックの位相を、複数のタイミング比較部において略等しくすべく、複数のスキュー可変遅延部の遅延量をそれぞれ調整する遅延量調整段階をさらに備え、シフトクロック校正段階は、複数のタイミングクロックのうちの１つのタイミングクロックの周期を基準としてシフトクロックのエッジのシフト量を校正する段階を有し、タイミングクロック校正段階は、遅延量調整段階において調整された複数のタイミングクロックの位相を基準として、複数のタイミングクロックのそれぞれを所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校正する段階を有してもよい。【００１３】
タイミングクロック発生部は、前記基準クロックを遅延させて前記タイミングクロックを発生するタイミング可変遅延部と、前記タイミング可変遅延部が発生した前記タイミングクロックのスキューを調整すべく、前記タイミングクロックを遅延させるスキュー可変遅延部とを有し、前記タイミングクロック・シフトクロック位相比較部は、前記シフトクロック発生部が発生した前記シフトクロックと前記タイミング可変遅延部が発生した前記タイミングクロックとの位相を比較するタイミング比較部を有してもよい。タイミングクロック校正方法は、前記タイミング可変遅延部が発生した前記タイミングクロックの前記タイミング比較部における位相を調整すべく、前記スキュー可変遅延部の遅延量を調整する遅延量調整段階をさらに備え、前記シフトクロック校正段階は、前記タイミングクロックの周期を基準として前記シフトクロックのエッジのシフト量を校正する段階を有し、前記タイミングクロック校正段階は、前記遅延量調整段階において調整された前記タイミングクロックの位相を基準として、前記タイミングクロックを前記所定のシフト量分だけ遅延させるために必要な遅延量を校正する段階を有してもよい。【００１４】
本発明の第２の形態によると、基準クロックを遅延させることによって、試験信号を被試験デバイスに供給するタイミングを示すタイミングクロックを発生する複数のタイミング可変遅延部と、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックのスキューを調整すべく、複数のタイミングクロックをそれぞれ遅延させる複数のスキュー可変遅延部と、位相同期回路を用いて複数のタイミング可変遅延部を校正するために用いるシフトクロックを発生するシフトクロック発生部と、シフトクロック発生部が発生したシフトクロックと複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部とを備える試験装置において、複数のタイミング可変遅延部を校正するタイミングクロック校正方法であって、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックの位相を、複数のタイミング比較部において略等しくすべく、複数のスキュー可変遅延部の遅延量をそれぞれ調整する遅延量調整段階と、シフトクロック発生部がシフトクロックのエッジを所定のシフト量をシフトさせて発生するシフトクロックシフト段階と、複数のタイミングクロックの遅延量をそれぞれ変化させながら、複数のタイミングクロックのそれぞれを用いて、シフトクロックシフト段階において所定のシフト量をシフトされたシフトクロックのエッジをそれぞれ検出することにより、遅延量調整段階において調整された複数のタイミングクロックの位相を基準として、複数のタイミングクロックのそれぞれを所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校正するタイミングクロック校正段階とを備える。【００１５】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００１６】
本発明によれば、高精度かつ短時間でタイミングクロックをリニアライズするタイミングクロック校正方法を提供できる。
【図面の簡単な説明】
【００１７】
【図１】試験装置１００の構成の一例を示す図である。
【図２】シフトクロック発生部１１６の構成の一例を示す図である。
【図３】シフトクロック発生部１１６のタイミングチャートを示す図である。
【図４】タイミングクロック発生部１１０及びタイミングクロック・シフトクロック位相比較部１１２の構成の一例を示す図である。
【図５】タイミングクロック校正方法のフローの一例を示す図である。
【図６】遅延量調整段階（Ｓ１００）を説明する図である。
【図７】挿入パルス数測定段階（Ｓ２０４）を説明する図である。
【図８】シフトクロックの位相と挿入パルスの数との関係を示す図である。
【符号の説明】
【００１８】
１００  試験装置
１０２  パターン発生部
１０４  波形整形部
１０６  判定部
１０８  比較部
１１０  タイミングクロック発生部
１１２  タイミングクロック・シフトクロック位相比較部
１１４  基準クロック発生部
１１６  シフトクロック発生部
１５０  被試験デバイス
２００  電圧制御発振部
２０２  Ｔフリップフロップ回路
２０４  Ｔフリップフロップ回路
２０６  フリップフロップ回路
２０８  フリップフロップ回路
２１０  論理積回路
２１２  論理和回路
２１４  論理和回路
２１６  基準クロック・シフトクロック位相比較部
２１８  フリップフロップ回路
２２０  論理積回路
２２２  論理積回路
２２４  フリップフロップ回路
２２６  パルスコレクトメモリ
２２８  パルスコントロール部
４００  タイミング発生部
４０２  リニアライズメモリ
４０４  タイミング可変遅延部
４０６  スキュー可変遅延部
４０７  タイミング比較部
４０８  フリップフロップ回路
４１０  論理積回路
４１２  カウンタ
【発明を実施するための最良の形態】
【００１９】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２０】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、パターン発生部１０２、波形整形部１０４、判定部１０６、比較部１０８、タイミングクロック発生部１１０、タイミングクロック・シフトクロック位相比較部１１２、基準クロック発生部１１４、及びシフトクロック発生部１１６を備える。【００２１】
基準クロック発生部１１４は、試験装置１００による被試験デバイス１５０の試験において基準となる基準クロックを発生する。そして、タイミングクロック発生部１１０は、基準クロックを遅延させることによって、試験装置１００の基本機能である任意波形発生のための、パターン発生部１０２が発生した試験信号を被試験デバイス１５０に供給するタイミングを示すタイミングクロックを発生する。また、シフトクロック発生部１１６は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等の位相同期回路を用いて、タイミングクロック発生部１１０を校正するために用いるシフトクロックを発生する。そして、タイミングクロック・シフトクロック位相比較部１１２は、シフトクロック発生部１１６が発生したシフトクロックと、タイミングクロック発生部１１０が発生したタイミングクロックとの位相を比較し、シフトクロックを用いてタイミングクロックの位相を校正する。【００２２】
また、パターン発生部１０２は、被試験デバイス１５０を試験するための試験信号を発生する。また、そして、波形整形部１０４は、パターン発生部１０２が発生した試験信号の波形を整形し、タイミングクロック発生部１１０が発生したタイミングクロックに基づいて、試験信号を被試験デバイス１５０に供給する。次に、比較部１０８は、タイミングクロック発生部１１０が発生したタイミングクロックに基づいて、被試験デバイス１５０が試験信号に応じて出力した出力信号を、被試験デバイス１５０が試験信号に応じて出力すべき出力信号の期待値と比較し、比較結果を出力する。そして、判定部１０６は、比較部１０８が出力した比較結果に基づいて、被試験デバイス１５０の良否を判定する。【００２３】
本実施形態に係る試験装置１００によれば、シフトクロックに基づいてタイミングクロックの位相を校正する前に、タイミングクロックに基づいてシフトクロックのシフト量を校正することによって、タイミングクロックの位相を精度良く校正することができる。したがって、被試験デバイス１５０を精度良く試験することができ、被試験デバイス１５０の良否判定を適切に行うことができる。【００２４】
図２は、本実施形態に係るシフトクロック発生部１１６の構成の一例を示す。シフトクロック発生部１１６は、電圧制御発振部２００、複数のＴフリップフロップ回路２０２ａ〜２０２ｄ、複数のＴフリップフロップ回路２０４ａ〜２０４ｄ、フリップフロップ回路２０６、フリップフロップ回路２０８、論理積回路２１０、論理和回路２１２、論理和回路２１４、基準クロック・シフトクロック位相比較部２１６、複数のフリップフロップ回路２１８ａ〜２１８ｇ、論理積回路２２０、論理積回路２２２、及びフリップフロップ回路２２４を有する。なお、本実施形態のＳＣＬＫ及び１／１６ＳＣＬＫは、本発明のシフトクロックの一例であり、本実施形態のＲＥＦＣＬＫ及び１／１６ＲＥＦＣＬＫは、本発明の基準クロックの一例である。また、本実施形態のＰＤＯＵＴＡは、本発明のシフト信号の一例であり、本実施形態のＰＤＯＵＴＢは、本発明の基準信号の一例である。【００２５】
基準クロック・シフトクロック位相比較部２１６は、１／１６ＳＣＬＫに対応するＰＤＯＵＴＡと、１／１６ＲＥＦＣＬＫに対応するＰＤＯＵＴＢとのハイレベル又はローレベルの時間を比較し、ＰＤＯＵＴＡとＰＤＯＵＴＢとのパルス面積が等しくなるように、比較結果に応じた制御信号を出力する。電圧制御発振部２００は、基準クロック・シフトクロック位相比較部２１６が出力した制御信号を受け取り、基準クロック・シフトクロック位相比較部２１６による比較結果に応じて、ＳＣＬＫのエッジのシフト量を変化させる。パルスコントロール部２２８は、基準クロック・シフトクロック位相比較部２１６に入力されるＰＤＯＵＴＡに挿入パルスを重畳することによってＳＣＬＫのエッジのシフト量を変化させる。また、パルスコレクトメモリ２２６は、ＳＣＬＫのシフト量に対応づけて、単位時間当たりにＰＤＯＵＴＡに重畳すべき挿入パルスの数を保持する。例えば、ＳＣＬＫの何サイクル毎に挿入パルスを挿入するかを保持している。【００２６】
図３は、本実施形態に係るシフトクロック発生部１１６のタイミングチャートを示す。図３（ａ）は、ＰＤＯＵＴＡに挿入パルスが重畳されていない状態でロックされている場合のタイミングチャートを示す。図３（ｂ）は、ＰＤＯＵＴＡに挿入パルスが重畳されている状態でロックされている場合のタイミングチャートを示す。【００２７】
まず、図２及び図３（ａ）及び（ｂ）を参照しながら、シフトクロック発生部１１６の動作を説明する。電圧制御発振部２００は、基準クロック・シフトクロック位相比較部２１６が出力した制御信号に基づいてシフト量を制御し、ＳＣＬＫを出力する。Ｔフリップフロップ回路２０２ａ〜２０２ｄは、直列に接続されており、電圧制御発振部２００が出力したＳＣＬＫに基づいてＨレベル信号を順次ラッチして出力する。即ち、Ｔフリップフロップ回路２０２ａ〜２０２ｄは、電圧制御発振部２００が出力したＳＣＬＫを分周した１／１６ＳＣＬＫを出力する。また、Ｔフリップフロップ回路２０４ａ〜２０４ｄは、直列に接続されており、基準クロック発生部１１４が発生したＲＥＦＣＬＫに基づいてＨレベル信号を順次ラッチして出力する。即ち、Ｔフリップフロップ回路２０４ａ〜２０４ｄは、基準クロック発生部１１４が発生したＲＥＦＣＬＫを分周した１／１６ＲＥＦＣＬＫを出力する。【００２８】
フリップフロップ回路２０６は、論理積回路２１０によるフリップフロップ回路２０６の出力Ａとフリップフロップ回路２０８の出力Ｂとの論理積演算の演算結果の反転信号をイネーブル信号として、Ｔフリップフロップ回路２０２ｄが出力した１／１６ＳＣＬＫに基づいて、Ｈレベル信号をラッチしてＡを出力する。また、フリップフロップ回路２０８は、論理積回路２１０によるフリップフロップ回路２０６の出力Ａとフリップフロップ回路２０８の出力Ｂとの論理積演算の演算結果の反転信号をイネーブル信号として、Ｔフリップフロップ回路２０４ｄが出力した１／１６ＲＥＦＣＬＫに基づいて、Ｈレベル信号をラッチしてＢを出力する。即ち、フリップフロップ回路２０６の出力Ａとフリップフロップ回路２０８の出力Ｂとは、双方がＨ論理になった場合にリセットされる。【００２９】
フリップフロップ回路２１８ａ〜２１８ｇは、直列に接続されており、基準クロック発生部１１４が発生したＲＥＦＣＬＫに基づいて、Ｔフリップフロップ回路２０４ｄが出力した１／１６ＲＥＦＣＬＫを順次ラッチして出力する。即ち、フリップフロップ回路２１８ａ〜２１８ｇのそれぞれは、ＲＥＦＣＬＫの１周期づつ１／１６ＲＥＦＣＬＫの位相を遅延させる。論理積回路２２０は、Ｔフリップフロップ回路２０４ｄが出力した１／１６ＲＥＦＣＬＫと、フリップフロップ回路２１８ｄが出力した、１／１６ＲＥＦＣＬＫの位相がＲＥＦＣＬＫの４周期分遅延された信号の反転信号との論理積演算の演算結果を出力する。論理積回路２２２は、フリップフロップ回路２１８ｅが出力した、１／１６ＲＥＦＣＬＫの位相がＲＥＦＣＬＫの５周期分遅延された信号と、フリップフロップ回路２１８ｇが出力した、１／１６ＲＥＦＣＬＫの位相がＲＥＦＣＬＫの７周期分遅延された信号の反転信号と、パルスコントロール部２２８が出力した挿入リクエストとの論理積演算の演算結果を出力する。フリップフロップ回路２２４は、基準クロック発生部１１４が発生したＲＥＦＣＬＫに基づいて、論理積回路２２２の出力をラッチして出力する。【００３０】
つまり、ＰＤＯＵＴＡに挿入パルスが重畳されていない状態でロックされている場合には、パルスコントロール部２２８によって挿入リクエストがセットされず、論理積回路２２２は、論理和演算の演算結果としてＬレベル信号を出力するので、フリップフロップ回路２２４は、Ｌレベル信号を出力し、挿入パルスが出力されない。一方、ＰＤＯＵＴＡに挿入パルスが重畳されている状態でロックされている場合には、パルスコントロール部２２８によって挿入リクエストがセットされ、論理積回路２２２は、論理和演算の演算結果としてＨレベル信号を出力するので、フリップフロップ回路２２４は、Ｈレベル信号を出力し、挿入パルスが出力される。【００３１】
論理和回路２１２は、フリップフロップ回路２０６の出力Ａと、フリップフロップ回路２２４の出力である挿入パルスとの論理和演算を行い、演算結果であるＰＤＯＵＴＡを基準クロック・シフトクロック位相比較部２１６に供給する。ＰＤＯＵＴＡに挿入パルスが重畳されていない状態でロックされている場合には、論理和回路２１２は、フリップフロップ回路２０６の出力Ａを、論理和回路２１２の演算結果であるＰＤＯＵＴＡとして基準クロック・シフトクロック位相比較部２１６に供給する。一方、ＰＤＯＵＴＡに挿入パルスが重畳されている状態でロックされている場合には、論理和回路２１２は、フリップフロップ回路２０６の出力Ａに、フリップフロップ回路２２４が出力した挿入パルスを重畳したものをＰＤＯＵＴＡとして基準クロック・シフトクロック位相比較部２１６に供給する。また、論理和回路２１４は、フリップフロップ回路２０８の出力Ｂと、論理積回路２２０の出力との論理和演算を行い、演算結果であるＰＤＯＵＴＢを基準クロック・シフトクロック位相比較部２１６に供給する。【００３２】
以上のように、パルスコントロール部２２８から挿入リクエストが出力され、フリップフロップ回路２２４から出力された挿入パルスがＰＤＯＵＴＡに重畳されることによって、ＰＤＯＵＴＡとＰＤＯＵＴＢとのパルス面積が変化し、基準クロック・シフトクロック位相比較部２１６は、ＰＤＯＵＴＡとＰＤＯＵＴＢとのパルス面積を等しくするように、電圧制御発振部２００を制御させる。これによって、ＳＣＬＫのシフト量を制御でき、タイミングクロック・シフトクロック位相比較部１１２に供給される１／１６ＳＣＬＫのシフト量を制御できる。【００３３】
例えば、ＲＥＦＣＬＫの周波数を２５０ＭＨｚとすると、ＳＣＬＫの８１９２サイクルに１回挿入パルスをＰＤＯＵＴＡに挿入することによって、１／１６ＳＣＬＫを０．９８ｐｓシフトさせることができる。そして、ＳＣＬＫのすべてのサイクルで挿入パルスをＰＤＯＵＴＡに挿入することによって、１／１６ＳＣＬＫを挿入パルスのパルス幅である８ｎｓシフトさせることができる。【００３４】
図４は、本実施形態に係るタイミングクロック発生部１１０及びタイミングクロック・シフトクロック位相比較部１１２の構成の一例を示す。タイミングクロック発生部１１０は、複数のタイミング発生部４００ａ〜４００ｘ、複数のリニアライズメモリ４０２ａ〜４０２ｘ、複数のタイミング可変遅延部４０４ａ〜４０４ｘ、及び複数のスキュー可変遅延部４０６ａ〜４０６ｘを有する。また、タイミングクロック・シフトクロック位相比較部１１２は、複数のタイミング比較部４０７ａ〜４０７ｘを有する。タイミング比較部４０７ａ〜４０７ｘのそれぞれは、フリップフロップ回路４０８ａ〜４０８ｘのそれぞれ、論理積回路４１０ａ〜４１０ｘのそれぞれ、及びカウンタ４１２ａ〜４１２ｘのそれぞれを含む。【００３５】
タイミング発生部４００ａ〜４００ｘは、基準クロック発生部１１４が発生した基準クロック（ＲＥＦＣＬＫ）から任意の位置のパルスを切り出す回路であり、基準クロックの周期以上の遅延分解能を有する。タイミング可変遅延部４０４ａ〜４０４ｘは、タイミング発生部４００ａ〜４００ｘのそれぞれが切り出した基準クロックをそれぞれ順次遅延させる複数の可変遅延回路を含み、複数のタイミングクロックをそれぞれ発生する。リニアライズメモリ４０２ａ〜４０２ｘは、基準クロックの遅延時間に対応づけて、遅延時間を得るためのタイミング可変遅延部４０４ａ〜４０４ｘの遅延経路を設定する設定値を保持する。リニアライズメモリ４０２ａ〜４０２が保持している設定値に基づいて、タイミング可変遅延部４０４ａ〜４０４ｘの遅延経路をリアルタイムに切り替えることによって、試験装置１００の基本機能である任意波形発生のためのタイミングクロックを発生する。スキュー可変遅延部４０６ａ〜４０６ｘは、複数のタイミング可変遅延部４０４ａ〜４０４ｘがそれぞれ発生した複数のタイミングクロックのスキューを調整すべく、複数のタイミングクロックをそれぞれ遅延させる。【００３６】
タイミング比較部４０７ａ〜４０７ｘは、シフトクロック発生部１１６が発生したシフトクロック（１／１６ＳＣＬＫ）と、複数のタイミング可変遅延部４０４ａ〜４０４ｘがそれぞれ発生し、複数のスキュー可変遅延部４０６ａ〜４０６ｘのそれぞれが遅延させた複数のタイミングクロックとの位相をそれぞれ比較する。具体的には、フリップフロップ回路４０８ａ〜４０８ｘは、シフトクロック発生部１１６が発生したシフトクロックに基づいて、スキュー可変遅延部４０６ａ〜４０６ｘのそれぞれが出力したタイミングクロックをラッチして出力する。論理積回路４１０ａ〜４１０ｘは、フリップフロップ回路４０８ａ〜ｘのそれぞれの出力と、シフトクロック発生部１１６が発生したシフトクロックとの論理積演算の演算結果を出力する。カウンタ４１２ａ〜４１２ｘは、論理積回路４１０ａ〜４１０ｘのそれぞれがＨレベル信号を出力した回数をカウントする。例えば、シフトクロックのエッジのシフト量と、タイミングクロックの遅延量とを固定したまま、シフトクロックとタイミングクロックとの位相を複数回比較した場合に、カウンタ４１２ａ〜４１２ｘのカウント数が、シフトクロックとタイミングクロックとの比較数の約半数であるときにシフトクロックとタイミングクロックとの位相が一致していると判断する。【００３７】
図５は、本実施形態に係るタイミングクロック校正方法のフローの一例を示す。図６は、本実施形態に係る遅延量調整段階（Ｓ１００）を説明する図である。図７は、本実施形態係る挿入パルス数測定段階（Ｓ２０４）を説明する図である。【００３８】
まず、遅延量調整段階（Ｓ１００）では、複数のタイミング可変遅延部４０４ａ〜４０４ｘがそれぞれ発生した複数のタイミングクロックの位相を、複数のタイミング比較部４０７ａ〜４０７ｘにおいて略等しくすべく、複数のスキュー可変遅延部４０６ａ〜４０６ｘの遅延量をそれぞれ調整する。具体的には、タイミングクロック・シフトクロック位相比較部１１２によって、シフトクロック発生部１１６が発生するシフトクロックで、タイミングクロック発生部１１０が発生する複数のタイミングクロックの位相を検出し、最も位相が遅いタイミングクロックを検出する。そして、シフトクロックのシフト量を変化させることにより、シフトクロックの位相を検出したタイミングクロックの位相と一致させる。そして、図６に示すように、検出したタイミングクロックの他のタイミングクロックの位相をシフトクロックの位相に合わせるべく、複数のスキュー可変遅延部４０６ａ〜４０６ｘの遅延量をそれぞれ調整する。【００３９】
次に、シフトクロック校正段階（Ｓ２００）では、シフトクロック発生部１１６によってシフトクロックのエッジのシフト量を変化させながら、シフトクロックを用いて、複数のタイミングクロックのうちから任意に選択した１つのタイミングクロックのエッジを複数回検出する。これにより、タイミングクロックの周期を基準として、シフトクロック発生部１１６によるシフトクロックのエッジのシフト量を校正する。具体的には、タイミングクロックエッジ検出段階（Ｓ２０２）では、基準クロック・シフトクロック位相比較部２１６に入力されるＰＤＯＵＴＡに重畳される挿入パルスの単位時間当たり数を順次変化させることによって、シフトクロックのエッジのシフト量を変化させながら、タイミングクロックのエッジを複数回検出する。そして、挿入パルス数測定段階（Ｓ２０４）では、タイミングクロックエッジ検出段階（Ｓ２０２）において検出結果に基づいて、シフトクロックのエッジのシフト量をタイミングクロックの所定周期分変化させるためにＰＤＯＵＴＡに重畳すべき挿入パルスの数を測定する。例えば、図７に示すように、ＲＥＦＣＬＫの周波数を２５０ＭＨｚとすると、シフトクロックのエッジのシフト量をタイミングクロックの半周期（４ｎｓ）変化させるためにシフト信号に重畳すべき挿入パルスの数として、４０９６＋αを測定する。そして、シフト量算出段階（Ｓ２０６）では、挿入パルス数測定段階（Ｓ２０４）において測定した挿入パルスの数、及びタイミングクロックの所定周期分の時間に基づいて、シフト信号に重畳される挿入パルス１つによるシフトクロックのエッジのシフト量を算出することにより、シフトクロックのエッジのシフト量を校正する。【００４０】
次に、シフトクロックシフト段階（Ｓ３００）では、シフトクロック校正段階（Ｓ２００）において校正されたシフトクロック発生部１１６が、挿入パルス数測定段階（Ｓ２０４）において測定した挿入パルスの数以下の数の挿入パルスをＰＤＯＵＴＡに重畳することによって、順次、シフトクロックのエッジを所定のシフト量をシフトさせて発生する。【００４１】
次に、タイミングクロック校正段階（Ｓ４００）では、タイミングクロックの遅延量を変化させながら、タイミングクロックを用いて、シフトクロックシフト段階（Ｓ３００）において所定のシフト量をシフトされたシフトクロックのエッジを検出することにより、遅延量調整段階（Ｓ１００）において調整された複数のタイミングクロックの位相を基準として、複数のタイミングクロックのそれぞれを所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校正する。具体的には、シフトクロックエッジ検出段階（Ｓ４０２）では、リニアライズメモリ４０２ａ〜４０２ｘが保持している設定値に基づいて、タイミング可変遅延部４０４ａ〜４０４ｘの設定値を順次変化させることによって遅延経路を切り替え、複数のタイミングクロックの遅延量を変化させながら、所定のシフト量がシフトされたシフトクロックのエッジを検出する。そして、遅延量校正段階（Ｓ４０４）では、所定のシフト量である遅延時間に対応づけて、タイミングクロックのエッジとシフトクロックのエッジとが一致するときの設定値を、リニアライズメモリ４０２ａ〜４０２ｘに保持させることにより、複数のタイミングクロックの遅延量をそれぞれ校正する。【００４２】
図８は、本実施形態に係るシフトクロックの位相と挿入パルスの数との関係を示す。横軸が挿入パルスの数を表し、縦軸がシフトクロックの位相を表す。また、直線ａは、理想的なシフトクロックの位相と挿入パルスの数との関係を表し、曲線ｂは、実際のシフトクロックの位相と挿入パルスの数との関係を表し、直線ｃは、一次線形補正されたシフトクロックの位相と挿入パルスの数との関係を表す。【００４３】
本実施形態に係る試験装置１００によれば、遅延量調整段階（Ｓ１００）において、スキュー可変遅延部４０６ａ〜４０６ｘを用いてスキュー１〜Ｎを一致させることにより、タイミングクロック・シフトクロック位相比較部１１２に入力される複数のタイミングクロックの位相を一致させるため、同一のシフトクロックの位相範囲を使用して複数のタイミングクロックのリニアライズを行うことができる。これにより、使用するシフトクロックの位相範囲を狭くすることもできるため、直線性誤差を極力抑え、タイミングクロックを精度良くリニアライズすることができ、また、タイミングクロックのリニアライズに要する時間を短縮することができる。【００４４】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
2005066646.tif 000002
【図２】
2005066646.tif 000003
【図３】
2005066646.tif 000004
【図４】
2005066646.tif 000005
【図５】
2005066646.tif 000006
【図６】
2005066646.tif 000007
【図７】
2005066646.tif 000008
【図８】
2005066646.tif 000009
【国際調査報告】
2005066646.tif 000010
2005066646.tif 000011