(57)【要約】半導体集積回路が搭載される実装面に、半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、その実装面とは異なる電源プレーン上の電源配線を有するプリント基板の素子配置をチェックする装置であって、電源デカップリング素子と電源端子間の第一配線長を検出する素子距離検出手段と、電源端子に直流電源を供給するために形成された電源ビアホールと電源端子間の第二配線長を検出する電源ビアホール距離検出手段と、第一配線長と第二配線長とに基づいて、電源端子に対する電源デカップリング素子と電源ビアホールの位置関係を判定する判定手段とを含むことにより、電源デカップリング素子と電源端子に直流電源を供給する電源プレーンへの接続ビアの接続順序のチェックが可能なチェック装置とプリント基板設計装置を提供する。
2005081142.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路が搭載される実装面に、前記半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、前記配線は前記電源端子に直流電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板の素子配置をチェックする装置であって、
前記電源デカップリング素子と前記電源端子間の第一配線長を検出する素子距離検出手段と、
前記電源ビアホールと前記電源端子間の第二配線長を検出する電源ビアホール距離検出手段と、
前記第一配線長と前記第二配線長とに基づいて、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定する判定手段とを含むことを特徴とする素子配置チェック装置。
【請求項２】
前記判定手段は、
前記第一配線長に基づいて、前記電源デカップリング素子と前記電源端子間の配線インダクタンスである第一インダクタンス値を算出し、前記第二配線長に基づいて、前記電源ビアホールと前記電源端子間の配線インダクタンスである第二インダクタンス値を算出するインダクタンス算出手段と、
前記第一インダクタンス値と前記第二インダクタンス値とを比較して、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定するインピーダンス比較判定手段とを含む請求項１記載の素子配置チェック装置。
【請求項３】
前記第一インダクタンス値が、規格値以下であるか否かを判定する手段をさらに含む請求項２記載の素子配置チェック装置。
【請求項４】
前記判定手段は、
前記第一配線長と前記第二配線長とを比較することにより、前記電源端子に対する電源デカップリング素子と前記電源ビアホールの位置関係を判定する距離比較判定手段である請求項１記載の素子配置チェック装置。
【請求項５】
前記第一配線長が、規格値以下であるか否かを判定する手段をさらに含む請求項４記載の素子配置チェック装置。
【請求項６】
前記プリント基板は、実装面及び電源プレーンの他にグランドプレーンを含む多層基板であることを特徴とする請求項１〜５のうちのいずれか１つに記載の素子配置チェック装置。
【請求項７】
請求項１〜６のうちのいずれか１つに記載の素子配置チェック装置を備えたプリント基板設計装置。
【請求項８】
半導体集積回路が搭載される実装面に、前記半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、前記配線は前記電源端子に直流電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板の素子配置をチェックする方法であって、
前記素子配置が記憶された記憶手段から、前記電源デカップリング素子と前記電源端子間の第一配線長を検出するステップと、
前記電源ビアホールと前記電源端子間の第二配線長を検出するステップと、
前記第一配線長と前記第二配線長とに基づいて、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定手段により判定する判定ステップとを含むことを特徴とする素子配置チェック方法。
【請求項９】
前記判定ステップは、
前記第一配線長に基づいて、前記電源デカップリング素子と前記電源端子間の配線インダクタンスである第一インダクタンス値を算出し、前記第二配線長に基づいて、前記電源ビアホールと前記電源端子間の配線インダクタンスである第二インダクタンス値を算出するインダクタンス算出ステップと、
前記第一インダクタンス値と前記第二インダクタンス値とを比較して、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定するインピーダンス比較判定ステップとを含む請求項８記載の素子配置チェック方法。
【請求項１０】
前記第一インダクタンス値が、規格値以下であるか否かを判定するステップをさらに含む請求項９記載の素子配置チェック方法。
【請求項１１】
前記判定ステップは、
前記第一配線長と前記第二配線長とを比較することにより、前記電源端子に対する電源デカップリング素子と前記電源ビアホールの位置関係を判定する距離比較判定ステップである請求項８記載の素子配置チェック方法。
【請求項１２】
前記第一配線長が、規格値以下であるか否かを判定するステップをさらに含む請求項１１記載の素子配置チェック方法。
【請求項１３】
請求項８〜１２のうちのいずれか１つに記載の素子配置チェック方法をコンピューターで実行するためのプログラム。
【請求項１４】
請求項１３に記載のプログラムを記録した記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、プリント基板の素子配置チェック装置とプリント基板設計装置に関し、特に半導体集積回路の電源端子付近に配置するバイパスコンデンサの素子配置チェック装置に関する。
【背景技術】
【０００２】  高速の半導体集積回路を有するプリント基板においては、各半導体集積回路の電源端子付近には、通常、バイパスコンデンサを配置する。
一般的に、バイパスコンデンサは高速の半導体集積回路がスイッチングする際に、電源端子に発生する貫通電流を電源端子付近でグランドへ還流することで電源プレーン上への高周波エネルギー（高周波成分）の伝搬を除去する役割と、半導体集積回路へ直流電源を供給する役割とを担うことが知られている。
つまり、バイパスコンデンサの配置位置が不適切な場合、電源端子からの高周波エネルギーが十分に除去されず、電源プレーン上に広がり、放射ノイズの発生源となる可能性がある。【０００３】  従来、上述したバイパスコンデンサの配置のチェック内容としては、電源端子からバイパスコンデンサまでの距離などに規定値を設け、規定値以内に配置されているかどうかのチェックや、配置するバイパスコンデンサの容量値をチェックすることが提案されている。
また、上述したバイパスコンデンサの配置チェックに関しては、プリント基板ＣＡＤでプリント基板を設計後、チェック条件に違反していないかどうかを目視等人手でチェックを行ったり、チェック装置を利用したりして行われている。
しかし、プリント基板のバイパスコンデンサの配置においては、電源端子からバイパスコンデンサまでの距離や容量値だけでなく、電源端子から見たときのバイパスコンデンサと電源プレーンへの電源ビアホールとの接続順序が重要となる。電源プレーンへの電源ビアホールがバイパスコンデンサよりも電源端子に近い場合、電源端子から発生する貫通電流が、バイパスコンデンサによってグランドに還流される前に電源プレーンに入るため、電源デカップリングの効果が減少する。【０００４】  上記問題に鑑み、半導体集積回路の電源端子付近に挿入するデカップリングコンデンサの挿入有無、最適挿入位置、最適容量値の決定に関しては、例えば、特許文献１には、そのチェック方法またはチェック装置が提案されている。
【特許文献１】特開２００２−１６３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】  しかし、従来のチェック方法ではバイパスコンデンサと電源プレーンへの電源ビアホールとの接続順序を正確にチェックすることは不可能であり、そのようなチェック機能を有するチェック装置も存在しない。
そこで、本発明は、半導体集積回路の電源端子から見たときのバイパスコンデンサ等の電源デカップリング素子と電源端子に直流電源を供給する電源プレーンへの電源ビアホールの接続順序のチェックが可能なチェック装置とプリント基板設計装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】  以上の目的を達成するために、本発明に係る素子配置チェック装置は、半導体集積回路が搭載される実装面に、前記半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、前記配線は前記電源端子に直流電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板の素子配置をチェックする装置であって、前記電源デカップリング素子と前記電源端子間の第一配線長を検出する素子距離検出手段と、前記電源ビアホールと前記電源端子間の第二配線長を検出する電源ビアホール距離検出手段と、前記第一配線長と前記第二配線長とに基づいて、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定する判定手段とを含むことを特徴とする。
【発明の効果】
【０００７】  以上のように構成された本発明に係る素子配置チェック装置は、前記半導体集積回路の前記電源端子と電源デカップリング素子間の第一配線長と前記電源端子と前記電源ビアホール間の第二配線長とに基づいて、電源デカップリング素子と電源ビアホールの接続順序等の位置関係をチェックすることにより、高周波成分を効果的に除去できる位置関係にあるかどうかを容易に判定できる。
本発明に係るプリント基板の素子配置チェック装置およびプリント基板設計装置によれば、プリント基板の放射ノイズの低減に有効な接続順序になっているか否かのチェックが可能となり、ＥＭＣ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）設計の観点から、より完成度の高いプリント基板を設計することが可能となる。
【図面の簡単な説明】
【０００８】［図１］本発明に係る実施の形態１のプリント基板の素子配置チェック装置の構成を示すブロック図である。
［図２］実施の形態１に係るプリント基板の素子配置チェック装置における処理手順を示すフローチャートである。
［図３］実施の形態１に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図である。
［図４］本発明に係る実施の形態２のプリント基板の素子配置チェック装置における処理手順を示すフローチャートである。
［図５］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図である。
［図６］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す図５とは異なる素子配置図である。
［図７］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（１）を示す平面図である。
［図８］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（２）を示す平面図である。
［図９］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（３）を示す平面図である。
［図１０］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（４）を示す平面図である。
［図１１］実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（５）を示す平面図である。
［図１２］本発明に係る実施の形態３のプリント基板の素子配置チェック装置における処理手順を示すフローチャートである。
［図１３］実施の形態３に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図（１）である。
［図１４］実施の形態３に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図（２）である。
【符号の説明】
【０００９】１  半導体集積回路、
２  電源端子、
３  電源ビアホール、
４  バイパスコンデンサ、
５  グランド層接続ビア、
１１  基板データベース部、
１２  検出部、
１３  演算部、
【発明を実施するための最良の形態】
【００１０】  以下、図面を参照しながら、本発明に係る実施の形態について説明する。
（実施の形態１）
本発明に係る実施の形態１の素子配置チェック装置は、実装面に半導体集積回路、その半導体集積回路の電源端子に接続される電源デカップリング素子等を実装するための配線パターンを有し、その配線パターンは電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板設計において、半導体集積回路の電源端子、電源デカップリング素子、及び電源ビアホール等の素子の配置及び配線パターンが、電源デカップリング素子により効果的に高周波成分をバイパスし、貫通電流を効果的に防止することができる配置になっているか否かをチェックすることができる装置である。
尚、本発明に係るプリント基板の素子配置チェック装置は、配線層及び電源層に加え、グランド層（接地導体層）をさらに含む多層プリント基板における素子配置のチェックも可能である。【００１１】  すなわち、半導体集積回路の電源端子に接続される、例えば、バイパスコンデンサからなる電源デカップリング素子が、電源端子から遠い場合、電源配線が長くなることでインダクタ成分が増し、バイパスコンデンサを通過できる高周波信号の周波数帯域が低くなり、所望の帯域でバイパス効果が得られなくなる可能性がある。また電源端子から流れ出た貫通電流がバイパスコンデンサを介してグランド（接地導体）へ流れる経路（ループ）が長くなるため、放射ノイズが増大する。このループ面積の増大要因として、電源端子からバイパスコンデンサまでの配線長による寄与が大きい。これにより主として、電源デカップリング素子と電源端子間のインダクタンス成分の規格値が決定される。【００１２】  また、バイパスコンデンサ等の電源デカップリング素子により、効果的に高周波成分を除去できるか否かは、電源デカップリング素子と電源端子間のインダクタンス値（配線長）のみに左右されるものではなく、電源デカップリング素子と電源端子間のインダクタンス値（配線長）と電源素子とその電源ビアホールとの間のインダクタンス値（配線長）との関係により影響を受ける。
すなわち、電源デカップリング素子と電源端子間のインダクタンス値（配線長）が、電源素子とその電源ビアホールとの間のインダクタンス値（配線長）より小さい方が、電源デカップリング素子によってより効果的に高周波成分を除去でき、電源プレーンへの高周波エネルギー伝搬を低減できる。すなわち、電源プレーンへの高周波エネルギーの伝搬を効果的に低減するために、接続される電源端子に対して電源デカップリング素子と電源ビアホールの間には好ましい位置関係が存在する。【００１３】  すなわち、本実施の形態１の素子配置のチェック装置は、配線長（距離）に基づくインダクタンス値による判定と、配線長（距離）に基づく電源デカップリング素子と電源ビアホールの順序判定が可能な装置であり、これにより電源プレーンへの高周波エネルギー伝搬低減と、放射ノイズの低減を同時に満足する配線パターン設計がされているか否かのチェックを行うものである。【００１４】  以下に実施の形態１の素子配置のチェック装置について詳細に説明する。
本発明の実施の形態１を図１および図２に基づいて説明する。図１は、本発明の形態１に係るプリント基板の素子配置チェック装置の構成を示すブロック図である。
本実施の形態１のプリント基板の素子配置チェック装置は、基板データベース部１１、検出部１２、演算部１３及び表示部１４を備えている。【００１５】  本実施の形態１において、検出部１２は、基板データベース１１から半導体集積回路（ＩＣ、ＬＳＩ等の部品）を検出する半導体集積回路検出手段１２１と、その半導体集積回路の電源端子を検出する電源端子検出手段１２２と、素子距離検出手段１２３と、電源ビアホール距離検出手段１２４と、素子側線幅検出手段１２５と、電源ビアホール側配線幅検出手段１２６とを有している。
ここで、素子距離検出手段１２３は、半導体集積回路の電源端子と電源デカップリング素子との間の距離（配線長）を検出し、素子側線幅検出手段１２５は電源端子２と電源デカップリング素子間の配線の線幅を検出する。
また、電源ビアホール距離検出手段１２４は、半導体集積回路の電源端子と電源ビアホール間の距離を検出し、電源ビアホール側配線幅検出手段１２６は、電源端子と電源ビアホール間の配線の幅を検出する。【００１６】  また、演算部１３は、インダクタンス算出手段１３１、比較手段１３２及びインダクタンス判定手段１３３を有する。
インダクタンス算出手段１３１は、半導体集積回路の電源端子と電源デカップリング素子間の距離（配線長）と、電源端子と電源デカップリング素子間の配線の線幅とに基づいて、その電源端子と電源デカップリング素子間の配線のインダクタンス値を算出し、半導体集積回路の電源端子と電源ビアホール間の距離（配線長）と、電源端子と電源ビアホール間の配線の線幅とに基づいて、その電源端子と電源ビアホール間のインダクタンス値を算出する。【００１７】  また、比較手段１３２は、例えば、あらかじめ設定された電源端子と電源デカップリング素子間の配線インダクタンスの規定値ＸＬと、電源端子と電源デカップリング素子間の配線インダクタンス値が規定値ＸＬ以下であるか否か比較する。
インダクタンス判定手段１３３は、電源端子と電源デカップリング素子間の配線インダクタンス値が、電源端子と電源ビアホール間のインダクタンス値より小さいか否かを判定し、電源デカップリング素子と電源ビアホールの配置順序が適切か否かを判定する。
そして、表示手段１４は、比較手段１３２における比較結果及びインダクタンス判定手段１３３における判定結果を表示する。例えば、表示手段１４は、電源デカップリング素子と電源ビアホールの配置順序が適切でない場合には、訂正を促すエラー表示を行い、設計者に注意を喚起する。【００１８】  以下、図２に示すフローチャートに基づいて実施の形態１の処理動作を説明する。
ステップＳ１では、電源端子２と電源デカップリング素子間の配線インダクタンスの規格値ＸＬを設定する。
ステップＳ２では、プリント基板情報を格納する基板データベース１１から半導体集積回路を１つ検出する。
ステップＳ３では、検出された半導体集積回路から電源端子を１つ検出する。
ステップＳ４では、検出された電源端子に電源デカップリング素子が接続されているかどうかを調べ、接続されていなければステップＳ５へ、つながっていればステップＳ６へ移る。
ステップＳ５では、例えば、半導体集積回路の部品番号と電源端子のピン番号と「バイパスコンデンサが接続されていません」等のエラー表示を行う。【００１９】  ステップＳ６では、検出された電源端子から電源デカップリング素子までの配線の距離（Ｄ１）と配線幅Ｗ１とを検出し、その距離（Ｄ１）と配線幅Ｗ１に基づいて、その電源端子と電源デカップリング素子間の配線のインダクタンス値Ｌ１を算出する。
ステップＳ７では、検出された電源端子から電源ビアホールまでの配線の配線長である距離（Ｄ２）と配線幅（Ｗ２）とを検出し、その距離（Ｄ２）と配線幅（Ｗ２）に基づいて、その電源端子と電源ビアホール間の配線のインダクタンス値Ｌ２を算出する。【００２０】  ステップＳ８では、算出されたインダクタンスＬ１とインダクタンスＬ２とを比較し、Ｌ１＜Ｌ２ならばステップＳ９へ、そうでなければステップＳ１０へ移る。
ステップＳ９では、算出されたインダクタンスＬ１とインダクタンス規格値ＸＬとを比較し、Ｌ１＜ＸＬならばステップＳ１１へ、そうでなければステップＳ１２へ移る。
ステップＳ１０では、算出されたインダクタンスＬ１とインダクタンス規格値ＸＬとを比較し、Ｌ１＜ＸＬならばステップＳ１３へ、そうでなければステップＳ１４へ移る。【００２１】  ステップＳ１１では、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、例えば、「接続順序は正しいです。インダクタンス値は規定値内です。」等の表示を行う。
ステップＳ１２では、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、「接続順序は正しいです。インダクタンス値は規定値をオーバーしています。」等のエラー表示を行う。
ステップＳ１３では、例えば、半導体集積回路の部品番号と電源デカップリング素子の部品番号とを表示し、「接続順序が正しくありません。インダクタンス値は規定値内です。」等のエラー表示を行う。
ステップＳ１４では、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、「接続順序が正しくありません。インダクタンス値は規定値をオーバーしています。」等の表示を行う。【００２２】  ステップＳ１５では、検出された半導体集積回路の全ての電源端子をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ３へ移り、次の電源端子を検出し、一連のチェックを繰り返す。全てチェックし終えていればステップＳ１６へ移る。
ステップＳ１６では、基板データベース中の全ての半導体集積回路をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ２へ移り、次の半導体集積回路を検出し、一連のチェックを繰り返す。全てチェックし終えていればチェックを終了する。【００２３】  以下、例えば、厚さがＨで比誘電率εｒの基板の上面に幅Ｗの線路が形成され、その線路に対向して下面にその線路幅より十分広い接地導体が形成されたマイクロストリップライン配線におけるインダクタンスＬの算出の一例を示す。
まず、そのマイクロストリップ線路の特性インピーダンスＺ０は、次の（１）式で表わされる。
2005081142.tif 000003
また、単位長さあたりの容量Ｃ０（ｐＦ／ｉｎｃｈ）は、次の（２）式で表わされる。
2005081142.tif 000004
【００２４】  （１）式及び（２）式から、単位長さあたりのインダクタンスＬ０（ｎＨ／ｉｎｃｈ）は、次の（３）式で表わされる。
2005081142.tif 000005
したがって、配線長ＤのインダクタンスＬ（ｎＨ）は、次の（４）式で与えられる。
2005081142.tif 000006
【００２５】  尚、マイクロストリップラインを用いた配線例により、インダクタンスの求め方を説明したが、本発明はこれに限られるものではなく、例えば、線路導体が基板内部に内装されたストリップライン等のインダクタンスの算出が可能な他の伝送線路を用いて構成されていてもよい。【００２６】  次に、実施の形態１の装置における具体的なチェックの一例を、図３を参照しながら説明する。
図３は、ステップＳ２で検出された１つの半導体集積回路１の１つの電源端子２と、その電源端子２に接続されたバイパスコンデンサ４（電源デカップリング素子４）とを含む例を示している。
図３の例では、電源端子２と電源デカップリング素子４（図３においては、バイパスコンデンサ４で示している。）間の配線７の配線幅と電源端子２と電源ビアホール３間の配線６の配線幅が異なっており、電源端子２と電源ビアホール３間の配線は、電源端子２と電源デカップリング素子４間の配線とは電源端子２を挟んで反対側に設けられている。【００２７】  本例では、ステップ６において、電源端子２から電源デカップリング素子４までの配線７の配線長である距離（Ｄ１＝８ｍｍ）と配線幅（Ｗ１＝０．５ｍｍ）とを検出し、Ｄ１＝８ｍｍ、Ｗ１＝０．５ｍｍ、式（１）〜（４）を用いて、電源端子２と電源デカップリング素子４間の配線７のインダクタンス値Ｌ１を算出する。
また、ステップＳ７で、検出された電源端子２から電源ビアホール３までの配線６の配線長である距離（Ｄ２＝５ｍｍ）と配線幅（Ｗ２＝１ｍｍ）とを検出し、Ｄ２＝５ｍｍ、Ｗ２＝１ｍｍ、式（１）〜（４）を用いて、その電源端子２と電源ビアホール３間の配線６のインダクタンス値Ｌ２を算出する。【００２８】  ステップＳ８では、算出されたインダクタンスＬ１とインダクタンスＬ２とを比較し、Ｌ１＜Ｌ２であるからステップＳ９へ移り、ステップＳ９で、インダクタンスＬ１とインダクタンス規格値ＸＬとを比較し、Ｌ１＜ＸＬならばステップＳ１１へ移る。
そして、ステップＳ１１で、例えば、半導体集積回路の部品番号と電源端子２のピン番号と電源デカップリング素子４の部品番号とを表示し、例えば、「接続順序は正しいです。インダクタンス値は規定値内です。」等の表示を行う。【００２９】  以上のように構成された実施の形態１のプリント基板における素子配置チェック装置は、半導体集積回路の電源端子と電源デカップリング素子間の配線長に基づいて算出されたインダクタンス値と、前記電源端子と前記電源ビアホール間の配線長に基づいて算出されたインダクタンス値により電源デカップリング素子と電源ビアホールの接続順序等の位置関係をチェックしているので、高周波成分を効果的に除去できる位置関係にあるかどうかを容易にかつ適切に判定できる。【００３０】  本実施の形態１の素子配置チェック装置は、電源端子と電源デカップリング素子間の配線インダクタンス値と電源端子と電源ビアホール間のインダクタンス値とを比較して、電源デカップリング素子と電源ビアホールの配置順序が適切か否かを判定するので、例えば、図３に示すような、電源端子２からの配線が２方向に分かれ（電源ビアホール３の方向と電源デカップリング素子４の方向が反対になっている）、かつそれぞれ配線の幅が異なる場合であっても配置順序の判定が可能である。【００３１】  以上の実施の形態１の素子配置チェック装置は、配線幅の違いによるインピーダンスに基づいて算出されたインダクタンス値により、素子配置の順序を判定しているので、単純に素子間距離のみでは判定できない場合であっても適切に順序判定が可能であり、極めて汎用性に優れている。【００３２】（実施の形態２）
次に、実施の形態１における処理を簡略化した実施の形態２の処理について図４に示すフローチャートを参照しながら説明する。【００３３】  具体的には、実施の形態１における、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）と配線幅Ｗ１とに基づいて、その電源端子と電源デカップリング素子間の配線のインダクタンス値Ｌ１を算出するステップＳ６に代えて、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）を検出するステップＳ６１を有し、電源端子と電源ビアホール間の配線のインダクタンス値Ｌ２を算出するステップＳ７に代えて、電源端子から電源ビアホールまでの配線の配線長である距離（Ｄ２）を検出するステップＳ７１を有している。
そして、ステップＳ６に代わるステップＳ８１で、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）と、電源端子から電源ビアホールまでの配線の配線長である距離（Ｄ２）とを比較して、Ｌ１＜Ｌ２の場合にはステップＳ１１２に進み、Ｌ１＜Ｌ２でない場合にはステップＳ１２２に進む。【００３４】  また、ステップＳ１１に代わるステップＳ１１２で、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、例えば、「接続順序は正しいです。」等の表示を行う。
ステップＳ１２に代わるステップＳ１２２で、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、「接続順序は正しくないです。」等のエラー表示を行う。
以下、実施の形態１と同様に処理が行われる。
尚、本実施の形態２では、配置順のみのチェックを実行する装置として簡略化しており、規格値に対する判定を行っておらず、それに関連する実施の形態１におけるステップＳ１、ステップＳ９、ステップＳ１０、ステップＳ１２〜１４の処理ステップはない。【００３５】  次に、実施の形態２におけるチェックの具体例を、図５を参照しながら説明する。
図５は、図３に示す具体例と同様、ステップＳ２で検出された１つの半導体集積回路１の１つの電源端子２と、その電源端子２に接続されたバイパスコンデンサ４（電源デカップリング素子４）とを含む例を示しているが、図５の例では、電源端子２の一方の側に、電源デカップリング素子４と電源ビアホール３が設けられている点が実施の形態１の具体例とは異なる。
また、図５に示す各配線６，７，８の配線幅は同じ幅に設定されている。【００３６】  また、図５の例は、接続順序が正しく配置されているプリント基板上の半導体集積回路の１つの電源端子２周辺の配置例である。
本例では、まず、ステップＳ２において、半導体集積回路１が検出され、ステップＳ３で、電源端子２が検出され、ステップＳ４で、電源端子２にバイパスコンデンサが接続されているかどうかを確認し、バイパスコンデンサ３が接続されているのでステップＳ６１へ進む。【００３７】  そして、ステップＳ６１で、電源端子２からバイパスコンデンサ４までの配線７の配線長である距離Ｄ１（例えば５ｍｍ）を測定し、ステップＳ７１へ進む。
ステップＳ７１では、電源端子２から電源層への接続ビアである電源ビアホール３までの配線７と配線６を合わせた配線長である距離Ｄ２（例えば１０ｍｍ）を測定し、ステップＳ８１へ進む。
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＜Ｄ２なのでステップＳ１１２へ進む。
ステップＳ１１２では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序は正しいです」等の表示を行い、ステップＳ１５へ進む。
以下、チェック終了まで繰り返された後、終了する。【００３８】  次に、図６を参照しながら、配置順序（接続順序）が正しくない場合の具体例について説明する。
本例において、ステップＳ１〜ステップＳ４までは、図５の例と同様であり、ステップＳ４からステップＳ６１へ進む。
そして、ステップＳ６１では、電源端子２からバイパスコンデンサ４までの配線６，７の配線長である距離Ｄ１（例えば５ｍｍ）を測定し、ステップＳ７１で、電源端子２から電源ビアホール３４までの配線６の配線長である距離Ｄ２（例えば３ｍｍ）を測定し、ステップＳ８１へ進む。
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＞Ｄ２なのでステップＳ１２２へ進む。
ステップＳ１２２では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序が正しくありません」等の表示を行い、ステップＳ１５へ進む。
以上のステップを繰り返し、全ての半導体集積回路についてチェックし終えたときに処理を終了する。【００３９】  以下、実施の形態２の素子配置チェック装置が適用可能なプリント基板のパターン例を説明する。
図７に示すパターンでは、半導体集積回路１の電源端子２が配線６及び配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線６と配線７の境界部分に電源ビアホール３４が設けられている。
この図７のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が広い。【００４０】  また、図８に示すパターンでは、半導体集積回路１の電源端子２が配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線７のバイパスコンデンサ４の一端が接続された部分から配線６が伸びており、その端に電源ビアホール３が設けられている。
この図８のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が広い。【００４１】  また、図９に示すパターンでは、半導体集積回路１の電源端子２が配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線７のバイパスコンデンサ４の一端が接続された部分から配線６が伸びており、その端に電源ビアホール３が設けられている。
この図８のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が狭い。【００４２】  図１０に示すパターンでは、半導体集積回路１の電源端子２が配線６及び配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線６と配線７の境界部分に電源ビアホール３４が設けられている。
この図１０のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が狭い。【００４３】  以上説明した図７〜図１０に示すような、電源端子２とバイパスコンデンサ４の一端が接続される配線の途中、又は、電源端子２とバイパスコンデンサ４の一端が接続される配線の延長配線上に電源ビアホール３が形成されている場合には、例え線幅が途中で異なっていても、実施の形態２の素子配置チェック装置を適用して素子配置のチェックをすることができる。【００４４】  また、電源端子２とバイパスコンデンサ４の一端が接続される配線の途中、又は、その延長配線上に電源ビアホール３が形成されていない場合であっても、
図１１に示すように、半導体集積回路１の電源端子２と電源ビアホール３を接続する配線６と、電源端子２とバイパスコンデンサ４の一端を接続する配線７の幅が互いに等しい場合には、実施の形態２の素子配置チェック装置を適用して素子配置のチェックをすることができる。
尚、図１１に示す配置において、電源端子２と電源ビアホール３を接続する配線６と、電源端子２とバイパスコンデンサ４の一端を接続する配線７の幅が互いに異なっている場合（配線のインダクタンスが互いに異なっている場合）には、実施の形態２の素子配置チェック装置を適用して素子配置のチェックを行うことはできない。【００４５】  以上、詳細に説明したように、実施の形態２のプリント基板の素子配置チェック装置は、電源端子と電源ビアホール間の配線のインピーダンスと電源端子と電源デカップリング素子間の配線のインピーダンスが等しい場合、電源端子と電源ビアホール間の配線のインピーダンスと電源端子と電源デカップリング素子間の配線のインピーダンスが互いに異なっていても図７〜図１０に示すように一定の関係にある場合には、配置順序の判定が可能である。【００４６】  すなわち、本実施の形態２のプリント基板の素子配置チェック装置は、例えば、図３に示すような、電源端子２からの配線が２方向に分かれ（電源ビアホール３の方向と電源デカップリング素子４の方向が反対になっている）、かつそれぞれ配線の幅が異なる場合等の特別の場合を除いて、複雑な計算が必要なインピーダンスに基づいたインダクタンスによる比較をすることなく、比較的単純な配線長（距離）のみにより、容易な形で配置順序の判定が可能となる。【００４７】（実施の形態３）
本発明の実施の形態３のプリント基板素子配置チェック処理方法について、図１２に示すフローチャートに基づいて説明する。
本実施の形態３のプリント基板素子配置チェック処理方法は、実施の形態２のプリント基板素子配置チェック処理方法と同様、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）と、電源端子と電源ビアホール間の配線の距離（Ｄ２）に基づいて、接続順序のチェックをするものであるが、実施の形態３では、接続順序に加え、電源端子から電源デカップリング素子までの距離に規定値を与え、距離のチェックを同時に行う点で実施の形態２とは異なる。【００４８】  具体的には、電源端子から電源デカップリング素子までの距離の規定値Ｘ１を設定するステップＳ１０１と、電源端子から電源デカップリング素子までの配線長である距離Ｄ１が規定値Ｘ１以下であるか否かを判断するステップＳ９１及びステップＳ１０１が追加され、ステップＳ１１２、ステップＳ１２２に代え、順序とともに距離に関するチェック結果も併せて表示するステップＳ１１１、ステップＳ１２１、ステップＳ１３１、ステップＳ１４１が設けられている。【００４９】  以上のように構成された実施の形態３のプリント基板素子配置チェック処理方法において、ステップＳ７１までは実施の形態２と同様に処理が行われ、ステップＳ７１からステップＳ８１に移る。
ステップＳ８１では、測定されたＤ１、Ｄ２を比較し、Ｄ１＜Ｄ２ならばステップＳ９１へ、そうでなければステップＳ１０１へ移る。
ステップＳ９１では、測定されたＤ１と規定値Ｘ１を比較し、Ｄ１＜Ｘ１ならばステップＳ１１１へ、そうでなければステップＳ１２１へ移る。
ステップＳ１０１では、測定されたＤ１と規定値Ｘ１を比較し、Ｄ１＜Ｘ１ならばステップＳ１３１へ、そうでなければステップＳ１４１へ移る。【００５０】  ステップＳ１１１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序は正しいです。バイパスコンデンサまでの距離は規定値内です。」等の表示を行う。
ステップＳ１２１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序は正しいです。バイパスコンデンサまでの距離が規定値をオーバーしています。」等のエラー表示を行う。
ステップＳ１３１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序が正しくありません。バイパスコンデンサまでの距離は規定値内です。」等のエラー表示を行う。
ステップＳ１４１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序が正しくありません。バイパスコンデンサまでの距離が規定値をオーバーしています。」等の表示を行う。【００５１】  そして、ステップＳ１５で、検出された半導体集積回路の全ての電源端子をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ３へ移り、次の電源端子を検出し、一連のチェックを繰り返す。全てチェックし終えていればステップＳ１６へ移る。
ステップＳ１６では、基板データベース中の全ての半導体集積回路をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ２へ移り、次の半導体集積回路を検出し、一連のチェックを繰り返す。全てチェックし終えていればチェックを終了する。【００５２】  以下、具体的なパターン例を用いて、実施の形態３のプリント基板素子配置チェック処理方法について説明する。
図１３は、接続順序は正しいが、電源端子２からバイパスコンデンサ４までの距離が規定値以内に配置されていない配置例である。
本例では、まず、ステップＳ１０１において、電源端子２から電源デカップリング素子４までの距離の規定値Ｘ１を例えば５ｍｍに設定し、ステップＳ２へ進む。
ステップＳ２では、半導体集積回路１を検出し、ステップＳ３で、電源端子２を検出し、ステップＳ４では、電源端子２に電源デカップリング素子４が接続されているかどうかを確認し、電源デカップリング素子４が接続されているのでステップＳ６１へ進む。【００５３】  ステップＳ６１では、電源端子２からバイパスコンデンサ４までの配線７の距離Ｄ１（例えば８ｍｍ）を測定し、ステップＳ７１へ進む。
ステップＳ７１では、電源端子２から電源ビアホール３４までの配線７，６の距離Ｄ２（例えば１０ｍｍ）を測定し、ステップＳ８１へ進む。
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＜Ｄ２なのでステップＳ９１へ進む。
ステップＳ９１では、Ｄ１、Ｘ１を比較し、Ｄ１＞Ｘ１なのでステップＳ１２１へ進む。
ステップＳ１２１では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序は正しいです。バイパスコンデンサまでの距離が規定値をオーバーしています。」等のエラー表示を行い、ステップＳ１５へ進む。
ステップＳ１５以降で、チェック終了の判断を行い、チェックを終了する。【００５４】  次に、図１４に基づいて具体的なチェックの一例を説明する。図１４は上記チェックにおいて、接続順序が正しく配置されておらず、かつ電源端子２からバイパスコンデンサまでの配線６，７の距離が規定値以内に配置されていないプリント基板上の半導体集積回路の１つの電源端子２周辺の配置例である。
まず、ステップＳ１０１において、電源端子２からバイパスコンデンサまでの距離の規定値Ｘ１を例えば５ｍｍに設定し、ステップＳ２へ進む。
ステップＳ２〜Ｓ５までは、図１３の具体例の場合と同様に処理して、ステップＳ６１へ進む。
ステップＳ６１では、電源端子２からバイパスコンデンサ４までの配線６，７の距離Ｄ１（例えば８ｍｍ）を測定し、ステップＳ７１へ進む。
ステップＳ７１では、電源端子２から電源ビアホール３４までの配線６の距離Ｄ２（例えば６ｍｍ）を測定し、ステップＳ８１へ進む。【００５５】  ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＞Ｄ２なのでステップＳ１０１へ進む。
ステップＳ１０１では、Ｄ１、Ｘ１を比較し、Ｄ１＞Ｘ１なのでステップＳ１４１へ進む。
ステップＳ１４１では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序が正しくありません。バイパスコンデンサまでの距離が規定値をオーバーしています。」等のエラー表示を行い、ステップＳ１５へ進む。
ステップＳ１５以降で、チェック終了の判断を行い、チェックを終了する。【００５６】  （実施の形態４）
本発明に係る実施の形態４のプリント基板設計装置（プリント基板ＣＡＤ）は、実施の形態１〜３のうちのいずれかの素子配置チェック装置を含んで構成されたプリント基板設計装置である。
本実施の形態４のプリント基板設計装置では、例えば、バイパスコンデンサ等の電源デカップリング素子を配置、配線設計する際または電源プレーンへの電源ビアホールの位置を定義する際に、素子配置チェック装置により接続順序チェックを行い、電源プレーンへの電源ビアホールが電源デカップリング素子よりも電源端子側になる場合に、訂正を促す表示を行うことができる。
この実施の形態４のように、プリント基板設計装置にチェック装置を組み込むことにより、プリント基板の設計段階でチェックを行いながら設計することが可能となる。
【産業上の利用可能性】
【００５７】  本発明のプリント基板の素子配置チェック装置およびプリント基板設計装置は、高速な半導体集積回路を搭載したプリント基板において、放射ノイズを出しにくい基板設計を行う上で有用である。
【図１】
2005081142.tif 000007
【図２】
2005081142.tif 000008
【図３】
2005081142.tif 000009
【図４】
2005081142.tif 000010
【図５】
2005081142.tif 000011
【図６】
2005081142.tif 000012
【図７】
2005081142.tif 000013
【図８】
2005081142.tif 000014
【図９】
2005081142.tif 000015
【図１０】
2005081142.tif 000016
【図１１】
2005081142.tif 000017
【図１２】
2005081142.tif 000018
【図１３】
2005081142.tif 000019
【図１４】
2005081142.tif 000020
【手続補正書】
【提出日】平成18年3月24日(2006.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体集積回路が搭載される実装面に、前記半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、前記配線は前記電源端子に直流電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板の素子配置をチェックする装置であって、
前記電源デカップリング素子と前記電源端子間の第一配線長を検出する素子距離検出手段と、
前記電源ビアホールと前記電源端子間の第二配線長を検出する電源ビアホール距離検出手段と、
前記第一配線長と前記第二配線長とに基づいて、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定する判定手段とを含むことを特徴とする素子配置チェック装置。
【請求項２】
前記判定手段は、
前記第一配線長に基づいて、前記電源デカップリング素子と前記電源端子間の配線インダクタンスである第一インダクタンス値を算出し、前記第二配線長に基づいて、前記電源ビアホールと前記電源端子間の配線インダクタンスである第二インダクタンス値を算出するインダクタンス算出手段と、
前記第一インダクタンス値と前記第二インダクタンス値とを比較して、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定するインピーダンス比較判定手段とを含む請求項１記載の素子配置チェック装置。
【請求項３】
前記第一インダクタンス値が、規格値以下であるか否かを判定する手段をさらに含む請求項２記載の素子配置チェック装置。
【請求項４】
前記判定手段は、
前記第一配線長と前記第二配線長とを比較することにより、前記電源端子に対する電源デカップリング素子と前記電源ビアホールの位置関係を判定する距離比較判定手段である請求項１記載の素子配置チェック装置。
【請求項５】
前記第一配線長が、規格値以下であるか否かを判定する手段をさらに含む請求項４記載の素子配置チェック装置。
【請求項６】
前記プリント基板は、実装面及び電源プレーンの他にグランドプレーンを含む多層基板であることを特徴とする請求項１〜５のうちのいずれか１つに記載の素子配置チェック装置。
【請求項７】
請求項１〜６のうちのいずれか１つに記載の素子配置チェック装置を備えたプリント基板設計装置。
【請求項８】
半導体集積回路が搭載される実装面に、前記半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、前記配線は前記電源端子に直流電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板の素子配置をチェックする方法であって、
前記素子配置が記憶された記憶手段から、前記電源デカップリング素子と前記電源端子間の第一配線長を検出するステップと、
前記電源ビアホールと前記電源端子間の第二配線長を検出するステップと、
前記第一配線長と前記第二配線長とに基づいて、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定手段により判定する判定ステップとを含むことを特徴とする素子配置チェック方法。
【請求項９】
前記判定ステップは、
前記第一配線長に基づいて、前記電源デカップリング素子と前記電源端子間の配線インダクタンスである第一インダクタンス値を算出し、前記第二配線長に基づいて、前記電源ビアホールと前記電源端子間の配線インダクタンスである第二インダクタンス値を算出するインダクタンス算出ステップと、
前記第一インダクタンス値と前記第二インダクタンス値とを比較して、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定するインピーダンス比較判定ステップとを含む請求項８記載の素子配置チェック方法。
【請求項１０】
前記第一インダクタンス値が、規格値以下であるか否かを判定するステップをさらに含む請求項９記載の素子配置チェック方法。
【請求項１１】
前記判定ステップは、
前記第一配線長と前記第二配線長とを比較することにより、前記電源端子に対する電源デカップリング素子と前記電源ビアホールの位置関係を判定する距離比較判定ステップである請求項８記載の素子配置チェック方法。
【請求項１２】
前記第一配線長が、規格値以下であるか否かを判定するステップをさらに含む請求項１１記載の素子配置チェック方法。
【請求項１３】
請求項８〜１２のうちのいずれか１つに記載の素子配置チェック方法をコンピューターで実行するためのプログラム。
【請求項１４】
請求項１３に記載のプログラムを記録した記録媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント基板の素子配置チェック装置とプリント基板設計装置に関し、特に半導体集積回路の電源端子付近に配置するバイパスコンデンサの素子配置チェック装置に関する。
【背景技術】
【０００２】
高速の半導体集積回路を有するプリント基板においては、各半導体集積回路の電源端子付近には、通常、バイパスコンデンサを配置する。
一般的に、バイパスコンデンサは高速の半導体集積回路がスイッチングする際に、電源端子に発生する貫通電流を電源端子付近でグランドへ還流することで電源プレーン上への高周波エネルギー（高周波成分）の伝搬を除去する役割と、半導体集積回路へ直流電源を供給する役割とを担うことが知られている。
つまり、バイパスコンデンサの配置位置が不適切な場合、電源端子からの高周波エネルギーが十分に除去されず、電源プレーン上に広がり、放射ノイズの発生源となる可能性がある。
【０００３】
従来、上述したバイパスコンデンサの配置のチェック内容としては、電源端子からバイパスコンデンサまでの距離などに規定値を設け、規定値以内に配置されているかどうかのチェックや、配置するバイパスコンデンサの容量値をチェックすることが提案されている。
また、上述したバイパスコンデンサの配置チェックに関しては、プリント基板ＣＡＤでプリント基板を設計後、チェック条件に違反していないかどうかを目視等人手でチェックを行ったり、チェック装置を利用したりして行われている。
しかし、プリント基板のバイパスコンデンサの配置においては、電源端子からバイパスコンデンサまでの距離や容量値だけでなく、電源端子から見たときのバイパスコンデンサと電源プレーンへの電源ビアホールとの接続順序が重要となる。電源プレーンへの電源ビアホールがバイパスコンデンサよりも電源端子に近い場合、電源端子から発生する貫通電流が、バイパスコンデンサによってグランドに還流される前に電源プレーンに入るため、電源デカップリングの効果が減少する。
【０００４】
上記問題に鑑み、半導体集積回路の電源端子付近に挿入するデカップリングコンデンサの挿入有無、最適挿入位置、最適容量値の決定に関しては、例えば、特許文献１には、そのチェック方法またはチェック装置が提案されている。
【特許文献１】特開２００２−１６３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のチェック方法ではバイパスコンデンサと電源プレーンへの電源ビアホールとの接続順序を正確にチェックすることは不可能であり、そのようなチェック機能を有するチェック装置も存在しない。
そこで、本発明は、半導体集積回路の電源端子から見たときのバイパスコンデンサ等の電源デカップリング素子と電源端子に直流電源を供給する電源プレーンへの電源ビアホールの接続順序のチェックが可能なチェック装置とプリント基板設計装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以上の目的を達成するために、本発明に係る素子配置チェック装置は、半導体集積回路が搭載される実装面に、前記半導体集積回路の電源端子とその電源端子用の電源デカップリング素子とが接続される配線を有し、前記配線は前記電源端子に直流電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板の素子配置をチェックする装置であって、前記電源デカップリング素子と前記電源端子間の第一配線長を検出する素子距離検出手段と、前記電源ビアホールと前記電源端子間の第二配線長を検出する電源ビアホール距離検出手段と、前記第一配線長と前記第二配線長とに基づいて、前記電源端子に対する前記電源デカップリング素子と前記電源ビアホールの位置関係を判定する判定手段とを含むことを特徴とする。
【発明の効果】
【０００７】
以上のように構成された本発明に係る素子配置チェック装置は、前記半導体集積回路の前記電源端子と電源デカップリング素子間の第一配線長と前記電源端子と前記電源ビアホール間の第二配線長とに基づいて、電源デカップリング素子と電源ビアホールの接続順序等の位置関係をチェックすることにより、高周波成分を効果的に除去できる位置関係にあるかどうかを容易に判定できる。
本発明に係るプリント基板の素子配置チェック装置およびプリント基板設計装置によれば、プリント基板の放射ノイズの低減に有効な接続順序になっているか否かのチェックが可能となり、ＥＭＣ（Electro Magnetic Compatibility）設計の観点から、より完成度の高いプリント基板を設計することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明に係る実施の形態について説明する。
（実施の形態１）
本発明に係る実施の形態１の素子配置チェック装置は、実装面に半導体集積回路、その半導体集積回路の電源端子に接続される電源デカップリング素子等を実装するための配線パターンを有し、その配線パターンは電源を供給するための電源プレーンに電源ビアホールを介して接続されているプリント基板設計において、半導体集積回路の電源端子、電源デカップリング素子、及び電源ビアホール等の素子の配置及び配線パターンが、電源デカップリング素子により効果的に高周波成分をバイパスし、貫通電流を効果的に防止することができる配置になっているか否かをチェックすることができる装置である。
尚、本発明に係るプリント基板の素子配置チェック装置は、配線層及び電源層に加え、グランド層（接地導体層）をさらに含む多層プリント基板における素子配置のチェックも可能である。
【０００９】
すなわち、半導体集積回路の電源端子に接続される、例えば、バイパスコンデンサからなる電源デカップリング素子が、電源端子から遠い場合、電源配線が長くなることでインダクタ成分が増し、バイパスコンデンサを通過できる高周波信号の周波数帯域が低くなり、所望の帯域でバイパス効果が得られなくなる可能性がある。また電源端子から流れ出た貫通電流がバイパスコンデンサを介してグランド（接地導体）へ流れる経路（ループ）が長くなるため、放射ノイズが増大する。このループ面積の増大要因として、電源端子からバイパスコンデンサまでの配線長による寄与が大きい。これにより主として、電源デカップリング素子と電源端子間のインダクタンス成分の規格値が決定される。
【００１０】
また、バイパスコンデンサ等の電源デカップリング素子により、効果的に高周波成分を除去できるか否かは、電源デカップリング素子と電源端子間のインダクタンス値（配線長）のみに左右されるものではなく、電源デカップリング素子と電源端子間のインダクタンス値（配線長）と電源素子とその電源ビアホールとの間のインダクタンス値（配線長）との関係により影響を受ける。
すなわち、電源デカップリング素子と電源端子間のインダクタンス値（配線長）が、電源素子とその電源ビアホールとの間のインダクタンス値（配線長）より小さい方が、電源デカップリング素子によってより効果的に高周波成分を除去でき、電源プレーンへの高周波エネルギー伝搬を低減できる。すなわち、電源プレーンへの高周波エネルギーの伝搬を効果的に低減するために、接続される電源端子に対して電源デカップリング素子と電源ビアホールの間には好ましい位置関係が存在する。
【００１１】
すなわち、本実施の形態１の素子配置のチェック装置は、配線長（距離）に基づくインダクタンス値による判定と、配線長（距離）に基づく電源デカップリング素子と電源ビアホールの順序判定が可能な装置であり、これにより電源プレーンへの高周波エネルギー伝搬低減と、放射ノイズの低減を同時に満足する配線パターン設計がされているか否かのチェックを行うものである。
【００１２】
以下に実施の形態１の素子配置のチェック装置について詳細に説明する。
本発明の実施の形態１を図１および図２に基づいて説明する。図１は、本発明の形態１に係るプリント基板の素子配置チェック装置の構成を示すブロック図である。
本実施の形態１のプリント基板の素子配置チェック装置は、基板データベース部１１、検出部１２、演算部１３及び表示部１４を備えている。
【００１３】
本実施の形態１において、検出部１２は、基板データベース１１から半導体集積回路（ＩＣ、ＬＳＩ等の部品）を検出する半導体集積回路検出手段１２１と、その半導体集積回路の電源端子を検出する電源端子検出手段１２２と、素子距離検出手段１２３と、電源ビアホール距離検出手段１２４と、素子側線幅検出手段１２５と、電源ビアホール側配線幅検出手段１２６とを有している。
ここで、素子距離検出手段１２３は、半導体集積回路の電源端子と電源デカップリング素子との間の距離（配線長）を検出し、素子側線幅検出手段１２５は電源端子２と電源デカップリング素子間の配線の線幅を検出する。
また、電源ビアホール距離検出手段１２４は、半導体集積回路の電源端子と電源ビアホール間の距離を検出し、電源ビアホール側配線幅検出手段１２６は、電源端子と電源ビアホール間の配線の幅を検出する。
【００１４】
また、演算部１３は、インダクタンス算出手段１３１、比較手段１３２及びインダクタンス判定手段１３３を有する。
インダクタンス算出手段１３１は、半導体集積回路の電源端子と電源デカップリング素子間の距離（配線長）と、電源端子と電源デカップリング素子間の配線の線幅とに基づいて、その電源端子と電源デカップリング素子間の配線のインダクタンス値を算出し、半導体集積回路の電源端子と電源ビアホール間の距離（配線長）と、電源端子と電源ビアホール間の配線の線幅とに基づいて、その電源端子と電源ビアホール間のインダクタンス値を算出する。
【００１５】
また、比較手段１３２は、例えば、あらかじめ設定された電源端子と電源デカップリング素子間の配線インダクタンスの規定値ＸＬと、電源端子と電源デカップリング素子間の配線インダクタンス値が規定値ＸＬ以下であるか否か比較する。
インダクタンス判定手段１３３は、電源端子と電源デカップリング素子間の配線インダクタンス値が、電源端子と電源ビアホール間のインダクタンス値より小さいか否かを判定し、電源デカップリング素子と電源ビアホールの配置順序が適切か否かを判定する。
そして、表示手段１４は、比較手段１３２における比較結果及びインダクタンス判定手段１３３における判定結果を表示する。例えば、表示手段１４は、電源デカップリング素子と電源ビアホールの配置順序が適切でない場合には、訂正を促すエラー表示を行い、設計者に注意を喚起する。
【００１６】
以下、図２に示すフローチャートに基づいて実施の形態１の処理動作を説明する。
ステップＳ１では、電源端子２と電源デカップリング素子間の配線インダクタンスの規格値ＸＬを設定する。
ステップＳ２では、プリント基板情報を格納する基板データベース１１から半導体集積回路を１つ検出する。
ステップＳ３では、検出された半導体集積回路から電源端子を１つ検出する。
ステップＳ４では、検出された電源端子に電源デカップリング素子が接続されているかどうかを調べ、接続されていなければステップＳ５へ、つながっていればステップＳ６へ移る。
ステップＳ５では、例えば、半導体集積回路の部品番号と電源端子のピン番号と「バイパスコンデンサが接続されていません」等のエラー表示を行う。
【００１７】
ステップＳ６では、検出された電源端子から電源デカップリング素子までの配線の距離（Ｄ１）と配線幅Ｗ１とを検出し、その距離（Ｄ１）と配線幅Ｗ１に基づいて、その電源端子と電源デカップリング素子間の配線のインダクタンス値Ｌ１を算出する。
ステップＳ７では、検出された電源端子から電源ビアホールまでの配線の配線長である距離（Ｄ２）と配線幅（Ｗ２）とを検出し、その距離（Ｄ２）と配線幅（Ｗ２）に基づいて、その電源端子と電源ビアホール間の配線のインダクタンス値Ｌ２を算出する。
【００１８】
ステップＳ８では、算出されたインダクタンスＬ１とインダクタンスＬ２とを比較し、Ｌ１＜Ｌ２ならばステップＳ９へ、そうでなければステップＳ１０へ移る。
ステップＳ９では、算出されたインダクタンスＬ１とインダクタンス規格値ＸＬとを比較し、Ｌ１＜ＸＬならばステップＳ１１へ、そうでなければステップＳ１２へ移る。
ステップＳ１０では、算出されたインダクタンスＬ１とインダクタンス規格値ＸＬとを比較し、Ｌ１＜ＸＬならばステップＳ１３へ、そうでなければステップＳ１４へ移る。
【００１９】
ステップＳ１１では、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、例えば、「接続順序は正しいです。インダクタンス値は規定値内です。」等の表示を行う。
ステップＳ１２では、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、「接続順序は正しいです。インダクタンス値は規定値をオーバーしています。」等のエラー表示を行う。
ステップＳ１３では、例えば、半導体集積回路の部品番号と電源デカップリング素子の部品番号とを表示し、「接続順序が正しくありません。インダクタンス値は規定値内です。」等のエラー表示を行う。
ステップＳ１４では、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、「接続順序が正しくありません。インダクタンス値は規定値をオーバーしています。」等の表示を行う。
【００２０】
ステップＳ１５では、検出された半導体集積回路の全ての電源端子をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ３へ移り、次の電源端子を検出し、一連のチェックを繰り返す。全てチェックし終えていればステップＳ１６へ移る。
ステップＳ１６では、基板データベース中の全ての半導体集積回路をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ２へ移り、次の半導体集積回路を検出し、一連のチェックを繰り返す。全てチェックし終えていればチェックを終了する。
【００２１】
以下、例えば、厚さがＨで比誘電率εｒの基板の上面に幅Ｗの線路が形成され、その線路に対向して下面にその線路幅より十分広い接地導体が形成されたマイクロストリップライン配線におけるインダクタンスＬの算出の一例を示す。
まず、そのマイクロストリップ線路の特性インピーダンスＺ０は、次の（１）式で表わされる。
Ｚ０＝〔８７／√（εｒ＋１．４１）〕ｌｎ〔５．９８Ｈ／（０．８Ｗ＋Ｔ）〕…（１）
また、単位長さあたりの容量Ｃ０（ｐＦ／ｉｎｃｈ）は、次の（２）式で表わされる。
Ｃ０＝０．６７（εｒ＋１．４１）／ｌｎ〔５．９８Ｈ／（０．８Ｗ＋Ｔ）〕…（２）
【００２２】
（１）式及び（２）式から、単位長さあたりのインダクタンスＬ０（ｎＨ／ｉｎｃｈ）は、次の（３）式で表わされる。
Ｌ０＝Ｃ０Ｚ０…（３）
したがって、配線長ＤのインダクタンスＬ（ｎＨ）は、次の（４）式で与えられる。
Ｌ＝ＤＬ０…（４）
【００２３】
尚、マイクロストリップラインを用いた配線例により、インダクタンスの求め方を説明したが、本発明はこれに限られるものではなく、例えば、線路導体が基板内部に内装されたストリップライン等のインダクタンスの算出が可能な他の伝送線路を用いて構成されていてもよい。
【００２４】
次に、実施の形態１の装置における具体的なチェックの一例を、図３を参照しながら説明する。
図３は、ステップＳ２で検出された１つの半導体集積回路１の１つの電源端子２と、その電源端子２に接続されたバイパスコンデンサ４（電源デカップリング素子４）とを含む例を示している。
図３の例では、電源端子２と電源デカップリング素子４（図３においては、バイパスコンデンサ４で示している。）間の配線７の配線幅と電源端子２と電源ビアホール３間の配線６の配線幅が異なっており、電源端子２と電源ビアホール３間の配線は、電源端子２と電源デカップリング素子４間の配線とは電源端子２を挟んで反対側に設けられている。
【００２５】
本例では、ステップ６において、電源端子２から電源デカップリング素子４までの配線７の配線長である距離（Ｄ１＝８ｍｍ）と配線幅（Ｗ１＝０．５ｍｍ）とを検出し、Ｄ１＝８ｍｍ、Ｗ１＝０．５ｍｍ、式（１）〜（４）を用いて、電源端子２と電源デカップリング素子４間の配線７のインダクタンス値Ｌ１を算出する。
また、ステップＳ７で、検出された電源端子２から電源ビアホール３までの配線６の配線長である距離（Ｄ２＝５ｍｍ）と配線幅（Ｗ２＝１ｍｍ）とを検出し、Ｄ２＝５ｍｍ、Ｗ２＝１ｍｍ、式（１）〜（４）を用いて、その電源端子２と電源ビアホール３間の配線６のインダクタンス値Ｌ２を算出する。
【００２６】
ステップＳ８では、算出されたインダクタンスＬ１とインダクタンスＬ２とを比較し、Ｌ１＜Ｌ２であるからステップＳ９へ移り、ステップＳ９で、インダクタンスＬ１とインダクタンス規格値ＸＬとを比較し、Ｌ１＜ＸＬならばステップＳ１１へ移る。
そして、ステップＳ１１で、例えば、半導体集積回路の部品番号と電源端子２のピン番号と電源デカップリング素子４の部品番号とを表示し、例えば、「接続順序は正しいです。インダクタンス値は規定値内です。」等の表示を行う。
【００２７】
以上のように構成された実施の形態１のプリント基板における素子配置チェック装置は、半導体集積回路の電源端子と電源デカップリング素子間の配線長に基づいて算出されたインダクタンス値と、前記電源端子と前記電源ビアホール間の配線長に基づいて算出されたインダクタンス値により電源デカップリング素子と電源ビアホールの接続順序等の位置関係をチェックしているので、高周波成分を効果的に除去できる位置関係にあるかどうかを容易にかつ適切に判定できる。
【００２８】
本実施の形態１の素子配置チェック装置は、電源端子と電源デカップリング素子間の配線インダクタンス値と電源端子と電源ビアホール間のインダクタンス値とを比較して、電源デカップリング素子と電源ビアホールの配置順序が適切か否かを判定するので、例えば、図３に示すような、電源端子２からの配線が２方向に分かれ（電源ビアホール３の方向と電源デカップリング素子４の方向が反対になっている）、かつそれぞれ配線の幅が異なる場合であっても配置順序の判定が可能である。
【００２９】
以上の実施の形態１の素子配置チェック装置は、配線幅の違いによるインピーダンスに基づいて算出されたインダクタンス値により、素子配置の順序を判定しているので、単純に素子間距離のみでは判定できない場合であっても適切に順序判定が可能であり、極めて汎用性に優れている。
【００３０】
（実施の形態２）
次に、実施の形態１における処理を簡略化した実施の形態２の処理について図４に示すフローチャートを参照しながら説明する。
【００３１】
具体的には、実施の形態１における、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）と配線幅Ｗ１とに基づいて、その電源端子と電源デカップリング素子間の配線のインダクタンス値Ｌ１を算出するステップＳ６に代えて、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）を検出するステップＳ６１を有し、電源端子と電源ビアホール間の配線のインダクタンス値Ｌ２を算出するステップＳ７に代えて、電源端子から電源ビアホールまでの配線の配線長である距離（Ｄ２）を検出するステップＳ７１を有している。
そして、ステップＳ６に代わるステップＳ８１で、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）と、電源端子から電源ビアホールまでの配線の配線長である距離（Ｄ２）とを比較して、Ｌ１＜Ｌ２の場合にはステップＳ１１２に進み、Ｌ１＜Ｌ２でない場合にはステップＳ１２２に進む。
【００３２】
また、ステップＳ１１に代わるステップＳ１１２で、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、例えば、「接続順序は正しいです。」等の表示を行う。
ステップＳ１２に代わるステップＳ１２２で、例えば、半導体集積回路の部品番号と電源端子のピン番号と電源デカップリング素子の部品番号とを表示し、「接続順序は正しくないです。」等のエラー表示を行う。
以下、実施の形態１と同様に処理が行われる。
尚、本実施の形態２では、配置順のみのチェックを実行する装置として簡略化しており、規格値に対する判定を行っておらず、それに関連する実施の形態１におけるステップＳ１、ステップＳ９、ステップＳ１０、ステップＳ１２〜１４の処理ステップはない。
【００３３】
次に、実施の形態２におけるチェックの具体例を、図５を参照しながら説明する。
図５は、図３に示す具体例と同様、ステップＳ２で検出された１つの半導体集積回路１の１つの電源端子２と、その電源端子２に接続されたバイパスコンデンサ４（電源デカップリング素子４）とを含む例を示しているが、図５の例では、電源端子２の一方の側に、電源デカップリング素子４と電源ビアホール３が設けられている点が実施の形態１の具体例とは異なる。
また、図５に示す各配線６，７，８の配線幅は同じ幅に設定されている。
【００３４】
また、図５の例は、接続順序が正しく配置されているプリント基板上の半導体集積回路の１つの電源端子２周辺の配置例である。
本例では、まず、ステップＳ２において、半導体集積回路１が検出され、ステップＳ３で、電源端子２が検出され、ステップＳ４で、電源端子２にバイパスコンデンサが接続されているかどうかを確認し、バイパスコンデンサ３が接続されているのでステップＳ６１へ進む。
【００３５】
そして、ステップＳ６１で、電源端子２からバイパスコンデンサ４までの配線７の配線長である距離Ｄ１（例えば５ｍｍ）を測定し、ステップＳ７１へ進む。
ステップＳ７１では、電源端子２から電源層への接続ビアである電源ビアホール３までの配線７と配線６を合わせた配線長である距離Ｄ２（例えば１０ｍｍ）を測定し、ステップＳ８１へ進む。
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＜Ｄ２なのでステップＳ１１２へ進む。
ステップＳ１１２では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序は正しいです」等の表示を行い、ステップＳ１５へ進む。
以下、チェック終了まで繰り返された後、終了する。
【００３６】
次に、図６を参照しながら、配置順序（接続順序）が正しくない場合の具体例について説明する。
本例において、ステップＳ１〜ステップＳ４までは、図５の例と同様であり、ステップＳ４からステップＳ６１へ進む。
そして、ステップＳ６１では、電源端子２からバイパスコンデンサ４までの配線６，７の配線長である距離Ｄ１（例えば５ｍｍ）を測定し、ステップＳ７１で、電源端子２から電源ビアホール３４までの配線６の配線長である距離Ｄ２（例えば３ｍｍ）を測定し、ステップＳ８１へ進む。
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＞Ｄ２なのでステップＳ１２２へ進む。
ステップＳ１２２では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序が正しくありません」等の表示を行い、ステップＳ１５へ進む。
以上のステップを繰り返し、全ての半導体集積回路についてチェックし終えたときに処理を終了する。
【００３７】
以下、実施の形態２の素子配置チェック装置が適用可能なプリント基板のパターン例を説明する。
図７に示すパターンでは、半導体集積回路１の電源端子２が配線６及び配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線６と配線７の境界部分に電源ビアホール３４が設けられている。
この図７のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が広い。
【００３８】
また、図８に示すパターンでは、半導体集積回路１の電源端子２が配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線７のバイパスコンデンサ４の一端が接続された部分から配線６が伸びており、その端に電源ビアホール３が設けられている。
この図８のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が広い。
【００３９】
また、図９に示すパターンでは、半導体集積回路１の電源端子２が配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線７のバイパスコンデンサ４の一端が接続された部分から配線６が伸びており、その端に電源ビアホール３が設けられている。
この図８のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が狭い。
【００４０】
図１０に示すパターンでは、半導体集積回路１の電源端子２が配線６及び配線７を介してバイパスコンデンサ４の一端に接続され、バイパスコンデンサ４の他端が配線８を介してグランド層接続ビア５に接続されている。
そして、配線６と配線７の境界部分に電源ビアホール３４が設けられている。
この図１０のパターンでは、配線６と配線７は異なる幅に形成されており、配線６より配線７の方が幅が狭い。
【００４１】
以上説明した図７〜図１０に示すような、電源端子２とバイパスコンデンサ４の一端が接続される配線の途中、又は、電源端子２とバイパスコンデンサ４の一端が接続される配線の延長配線上に電源ビアホール３が形成されている場合には、例え線幅が途中で異なっていても、実施の形態２の素子配置チェック装置を適用して素子配置のチェックをすることができる。
【００４２】
また、電源端子２とバイパスコンデンサ４の一端が接続される配線の途中、又は、その延長配線上に電源ビアホール３が形成されていない場合であっても、
図１１に示すように、半導体集積回路１の電源端子２と電源ビアホール３を接続する配線６と、電源端子２とバイパスコンデンサ４の一端を接続する配線７の幅が互いに等しい場合には、実施の形態２の素子配置チェック装置を適用して素子配置のチェックをすることができる。
尚、図１１に示す配置において、電源端子２と電源ビアホール３を接続する配線６と、電源端子２とバイパスコンデンサ４の一端を接続する配線７の幅が互いに異なっている場合（配線のインダクタンスが互いに異なっている場合）には、実施の形態２の素子配置チェック装置を適用して素子配置のチェックを行うことはできない。
【００４３】
以上、詳細に説明したように、実施の形態２のプリント基板の素子配置チェック装置は、電源端子と電源ビアホール間の配線のインピーダンスと電源端子と電源デカップリング素子間の配線のインピーダンスが等しい場合、電源端子と電源ビアホール間の配線のインピーダンスと電源端子と電源デカップリング素子間の配線のインピーダンスが互いに異なっていても図７〜図１０に示すように一定の関係にある場合には、配置順序の判定が可能である。
【００４４】
すなわち、本実施の形態２のプリント基板の素子配置チェック装置は、例えば、図３に示すような、電源端子２からの配線が２方向に分かれ（電源ビアホール３の方向と電源デカップリング素子４の方向が反対になっている）、かつそれぞれ配線の幅が異なる場合等の特別の場合を除いて、複雑な計算が必要なインピーダンスに基づいたインダクタンスによる比較をすることなく、比較的単純な配線長（距離）のみにより、容易な形で配置順序の判定が可能となる。
【００４５】
（実施の形態３）
本発明の実施の形態３のプリント基板素子配置チェック処理方法について、図１２に示すフローチャートに基づいて説明する。
本実施の形態３のプリント基板素子配置チェック処理方法は、実施の形態２のプリント基板素子配置チェック処理方法と同様、電源端子から電源デカップリング素子までの配線の配線長である距離（Ｄ１）と、電源端子と電源ビアホール間の配線の距離（Ｄ２）に基づいて、接続順序のチェックをするものであるが、実施の形態３では、接続順序に加え、電源端子から電源デカップリング素子までの距離に規定値を与え、距離のチェックを同時に行う点で実施の形態２とは異なる。
【００４６】
具体的には、電源端子から電源デカップリング素子までの距離の規定値Ｘ１を設定するステップＳ１０１と、電源端子から電源デカップリング素子までの配線長である距離Ｄ１が規定値Ｘ１以下であるか否かを判断するステップＳ９１及びステップＳ１０１が追加され、ステップＳ１１２、ステップＳ１２２に代え、順序とともに距離に関するチェック結果も併せて表示するステップＳ１１１、ステップＳ１２１、ステップＳ１３１、ステップＳ１４１が設けられている。
【００４７】
以上のように構成された実施の形態３のプリント基板素子配置チェック処理方法において、ステップＳ７１までは実施の形態２と同様に処理が行われ、ステップＳ７１からステップＳ８１に移る。
ステップＳ８１では、測定されたＤ１、Ｄ２を比較し、Ｄ１＜Ｄ２ならばステップＳ９１へ、そうでなければステップＳ１０１へ移る。
ステップＳ９１では、測定されたＤ１と規定値Ｘ１を比較し、Ｄ１＜Ｘ１ならばステップＳ１１１へ、そうでなければステップＳ１２１へ移る。
ステップＳ１０１では、測定されたＤ１と規定値Ｘ１を比較し、Ｄ１＜Ｘ１ならばステップＳ１３１へ、そうでなければステップＳ１４１へ移る。
【００４８】
ステップＳ１１１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序は正しいです。バイパスコンデンサまでの距離は規定値内です。」等の表示を行う。
ステップＳ１２１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序は正しいです。バイパスコンデンサまでの距離が規定値をオーバーしています。」等のエラー表示を行う。
ステップＳ１３１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序が正しくありません。バイパスコンデンサまでの距離は規定値内です。」等のエラー表示を行う。
ステップＳ１４１では、例えば、半導体集積回路の部品番号と電源端子のピン番号とバイパスコンデンサの部品番号と「接続順序が正しくありません。バイパスコンデンサまでの距離が規定値をオーバーしています。」等の表示を行う。
【００４９】
そして、ステップＳ１５で、検出された半導体集積回路の全ての電源端子をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ３へ移り、次の電源端子を検出し、一連のチェックを繰り返す。全てチェックし終えていればステップＳ１６へ移る。
ステップＳ１６では、基板データベース中の全ての半導体集積回路をチェックし終えたかを判断し、全てチェックし終えていない場合はステップＳ２へ移り、次の半導体集積回路を検出し、一連のチェックを繰り返す。全てチェックし終えていればチェックを終了する。
【００５０】
以下、具体的なパターン例を用いて、実施の形態３のプリント基板素子配置チェック処理方法について説明する。
図１３は、接続順序は正しいが、電源端子２からバイパスコンデンサ４までの距離が規定値以内に配置されていない配置例である。
本例では、まず、ステップＳ１０１において、電源端子２から電源デカップリング素子４までの距離の規定値Ｘ１を例えば５ｍｍに設定し、ステップＳ２へ進む。
ステップＳ２では、半導体集積回路１を検出し、ステップＳ３で、電源端子２を検出し、ステップＳ４では、電源端子２に電源デカップリング素子４が接続されているかどうかを確認し、電源デカップリング素子４が接続されているのでステップＳ６１へ進む。
【００５１】
ステップＳ６１では、電源端子２からバイパスコンデンサ４までの配線７の距離Ｄ１（例えば８ｍｍ）を測定し、ステップＳ７１へ進む。
ステップＳ７１では、電源端子２から電源ビアホール３４までの配線７，６の距離Ｄ２（例えば１０ｍｍ）を測定し、ステップＳ８１へ進む。
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＜Ｄ２なのでステップＳ９１へ進む。
ステップＳ９１では、Ｄ１、Ｘ１を比較し、Ｄ１＞Ｘ１なのでステップＳ１２１へ進む。
ステップＳ１２１では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序は正しいです。バイパスコンデンサまでの距離が規定値をオーバーしています。」等のエラー表示を行い、ステップＳ１５へ進む。
ステップＳ１５以降で、チェック終了の判断を行い、チェックを終了する。
【００５２】
次に、図１４に基づいて具体的なチェックの一例を説明する。図１４は上記チェックにおいて、接続順序が正しく配置されておらず、かつ電源端子２からバイパスコンデンサまでの配線６，７の距離が規定値以内に配置されていないプリント基板上の半導体集積回路の１つの電源端子２周辺の配置例である。
まず、ステップＳ１０１において、電源端子２からバイパスコンデンサまでの距離の規定値Ｘ１を例えば５ｍｍに設定し、ステップＳ２へ進む。
ステップＳ２〜Ｓ５までは、図１３の具体例の場合と同様に処理して、ステップＳ６１へ進む。
ステップＳ６１では、電源端子２からバイパスコンデンサ４までの配線６，７の距離Ｄ１（例えば８ｍｍ）を測定し、ステップＳ７１へ進む。
ステップＳ７１では、電源端子２から電源ビアホール３４までの配線６の距離Ｄ２（例えば６ｍｍ）を測定し、ステップＳ８１へ進む。
【００５３】
ステップＳ８１では、Ｄ１、Ｄ２を比較し、Ｄ１＞Ｄ２なのでステップＳ１０１へ進む。
ステップＳ１０１では、Ｄ１、Ｘ１を比較し、Ｄ１＞Ｘ１なのでステップＳ１４１へ進む。
ステップＳ１４１では、半導体集積回路１の部品番号と電源端子２のピン番号とバイパスコンデンサ４の部品番号と「接続順序が正しくありません。バイパスコンデンサまでの距離が規定値をオーバーしています。」等のエラー表示を行い、ステップＳ１５へ進む。
ステップＳ１５以降で、チェック終了の判断を行い、チェックを終了する。
【００５４】
（実施の形態４）
本発明に係る実施の形態４のプリント基板設計装置（プリント基板ＣＡＤ）は、実施の形態１〜３のうちのいずれかの素子配置チェック装置を含んで構成されたプリント基板設計装置である。
本実施の形態４のプリント基板設計装置では、例えば、バイパスコンデンサ等の電源デカップリング素子を配置、配線設計する際または電源プレーンへの電源ビアホールの位置を定義する際に、素子配置チェック装置により接続順序チェックを行い、電源プレーンへの電源ビアホールが電源デカップリング素子よりも電源端子側になる場合に、訂正を促す表示を行うことができる。
この実施の形態４のように、プリント基板設計装置にチェック装置を組み込むことにより、プリント基板の設計段階でチェックを行いながら設計することが可能となる。
【産業上の利用可能性】
【００５５】
本発明のプリント基板の素子配置チェック装置およびプリント基板設計装置は、高速な半導体集積回路を搭載したプリント基板において、放射ノイズを出しにくい基板設計を行う上で有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る実施の形態１のプリント基板の素子配置チェック装置の構成を示すブロック図である。
【図２】実施の形態１に係るプリント基板の素子配置チェック装置における処理手順を示すフローチャートである。
【図３】実施の形態１に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図である。
【図４】本発明に係る実施の形態２のプリント基板の素子配置チェック装置における処理手順を示すフローチャートである。
【図５】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図である。
【図６】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す図５とは異なる素子配置図である。
【図７】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（１）を示す平面図である。
【図８】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（２）を示す平面図である。
【図９】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（３）を示す平面図である。
【図１０】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（４）を示す平面図である。
【図１１】実施の形態２に係るプリント基板の素子配置チェック装置を用いてチェックすることが可能な素子配置例（５）を示す平面図である。
【図１２】本発明に係る実施の形態３のプリント基板の素子配置チェック装置における処理手順を示すフローチャートである。
【図１３】実施の形態３に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図（１）である。
【図１４】実施の形態３に係るプリント基板の素子配置チェック装置を用いてチェックする例を示す素子配置図（２）である。
【符号の説明】
【００５７】
１  半導体集積回路
２  電源端子
３  電源ビアホール
４  バイパスコンデンサ
５  グランド層接続ビア
１１  基板データベース部
１２  検出部
１３  演算部
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2005081142.tif 000021
【図２】
2005081142.tif 000022
【図３】
2005081142.tif 000023
【図４】
2005081142.tif 000024
【図５】
2005081142.tif 000025
【図６】
2005081142.tif 000026
【図７】
2005081142.tif 000027
【図８】
2005081142.tif 000028
【図９】
2005081142.tif 000029
【図１０】
2005081142.tif 000030
【図１１】
2005081142.tif 000031
【図１２】
2005081142.tif 000032
【図１３】
2005081142.tif 000033
【図１４】
2005081142.tif 000034
【国際調査報告】
2005081142.tif 000035
2005081142.tif 000036