【事件の表示】
　平成１０年特許願第　　５１３７号「データ転送の間にサブシステム・クロックに一時的に同期される自由走行クロックを有するプロセッサを含むシステム」拒絶査定不服審判事件〔平成１０年　８月２１日出願公開、特開平１０−２２２２４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１月１３日の特許出願（優先権主張米国１９９７年１月２２日）であって、拒絶理由通知がなされ、平成１４年２月２８日付けで意見書が提出されると共に明細書について手続補正がなされ、再度、拒絶理由通知がなされ、平成１４年１１月８日付けで意見書が提出されると共に明細書について手続補正がなされ、拒絶査定がなされ、査定不服の審判請求がなされ、平成１５年２月２６日付けで明細書について手続補正（以下、平成１５年２月２６日付け手続補正という。）がなされたものである。
　
２．補正却下の決定
　ア．結論
　平成１５年２月２６日付け手続補正を却下する。
　
　イ．補正の内容
　平成１５年２月２６日付け手続補正は、平成１４年１１月８日付けで手続補正された明細書の特許請求の範囲の請求項１に記載の「（Ｄ）前記プロセッサ・クロックと前記サブシステム・クロックとの一時的同期を提供する同期手段であって、前記一時的同期が前記同期信号により初期化され、前記データ・ブロックの転送の完了時に終了する、同期手段と、を含み、」を、「（Ｄ）前記プロセッサ・クロックと前記サブシステム・クロックとの一時的同期を提供する同期手段であって、前記一時的同期が前記同期信号により初期化され、前記データ・ブロックの転送の完了時に終了し、前記プロセッサと前記コンピュータ・サブシステムとの間でデータを転送した後、前記プロセッサを再度非同期に走行させる、同期手段と、を含み、」と補正する。
　
　ウ．補正の適否について
　（１）補正の目的の適否及び新規事項の追加について
　平成１５年２月２６日付け手続補正は、平成１４年１１月８日付けで手続補正された明細書の特許請求の範囲の請求項１に記載の発明の構成要件「（Ｄ）」を「プロセッサとコンピュータ・サブシステムとの間でデータを転送した後、前記プロセッサを再度非同期に走行させる」点に限定的に減縮するものであるから、特許法第１７条の２第４項第２号に該当し、また、その限定的に減縮する点は出願当初の明細書段落【００２０】に記載の事項から自明の事項であるから、新規事項を追加するものではない。
　
　（２）独立特許要件について
　　ｉ．補正発明について
　平成１５年２月２６日付けで手続補正された明細書に記載の発明はその特許請求の範囲の請求項１〜３に記載のものであるところ、その請求項１に記載の発明（以下、補正発明という。）は次のとおりである。
「コンピュータ・システムが、
　（Ａ）プロセッサ及びプロセッサ・クロックを含む集積回路チップであって、
　（ａ）前記プロセッサが複数のゲートを含み、
　（ｂ）前記プロセッサ・クロックが自由走行の可変周波数発振器を含み、
　（ｃ）非同期モードにおいて、前記プロセッサ・クロックの周波数が部分的に、前記チップの温度及び前記チップに供給される電圧により決定されて、
　（ｃ１）前記ゲートの伝播遅延が前記温度及び前記電圧の変化に伴い減少する場合、前記プロセッサ・クロックの周波数が増加し、
　（ｃ２）前記ゲートの伝播遅延が前記温度及び前記電圧の変化に伴い増加する場合、前記プロセッサ・クロックの周波数が減少する、
集積回路チップと、
　（Ｂ）サブシステム・クロックを有するコンピュータ・サブシステムであって、
　前記コンピュータ・サブシステムが前記プロセッサに結合されて、データが前記プロセッサと前記コンピュータ・サブシステムとの間で転送され得る、
　コンピュータ・サブシステムと、
　（Ｃ）前記プロセッサと前記コンピュータ・サブシステムとの間のデータ・ブロックの転送に先行して、同期信号を生成する信号送信手段と、
　（Ｄ）前記プロセッサ・クロックと前記サブシステム・クロックとの一時的同期を提供する同期手段であって、前記一時的同期が前記同期信号により初期化され、前記データ・ブロックの転送の完了時に終了し、前記プロセッサと前記コンピュータ・サブシステムとの間でデータを転送した後、前記プロセッサを再度非同期に走行させる、同期手段と、
　を含み、
　（Ｅ）前記プロセッサ・クロックが、前記プロセッサ・クロックと前記サブシステム・クロックとが同期されない非同期モード、または前記プロセッサ・クロックが前記サブシステム・クロックに同期される同期モードのいずれか選択されるモードで動作し、前記同期モードが前記データ・ブロックの転送の間に選択される、コンピュータ・システム。」
　
　　ｉｉ．引用文献について
　原査定の拒絶の理由に引用された引用文献１（特開昭５６−２９７３０号公報）には以下の事項が記載されている。
「サイクル（１）の途中でデータ同期信号ＤＳＹＮＣを受取った場合、同期化はサイクル（２）で行われ、サイクル（２）以降でデータ処理に移る。したがって、データ転送が何回も行われる場合の処理速度は２サイクル以上の間隔でなければならない。これは、第３図から明らかなように、互いのクロックが非同期の場合には、転送された装置において同期化を行う必要があり、２サイクルにかかって同期化されるためである。
　本発明の目的は、このような問題を解決するため、互いに異なるクロックで動作する装置を接続する場合、同期化のための時間的損失をなくして、インターフェイスのデータ転送効率を向上させるインターフェイス制御方式を提供することにある。」（２頁左上欄３行〜同頁同欄１７行）
「本発明のインターフェイス制御方式は、互いに非同期で動作する２以上の処理装置間を結合するインターフェイスにおいて、１つの処理装置内に、他の処理装置のクロックを用いてタイミングを引伸す手段を設け、データ転送時に、該タイミング引伸し手段をサイクルごとに動作させて、クロックの同期化を行うとともに、互いのサイクルを合せることを特徴としている。」（２頁左上欄１８行〜同頁右上欄５行）
「第４図は、本発明によるデータ処理装置間のインターフェイスを示すブロック図であり、第５図は第４図の処理装置間のサイクル合せのタイム．チャートである。
　第４図においては、マシン．サイクル１６０ＮＳのデータ処理装置（以下ＣＰＵと記す）１０と汎用に作成されたマシン．サイクル１００ＮＳの高速演算装置（以下ＨＳＡと記す）１１とを接続している。ＣＰＵ１０とＨＳＡ１１のデータ転送バイト数は２バイトであり、ＣＰＵ１０の１マシン．サイクルの処理バイト数は４バイトである。
　ＣＰＵ１０とＨＳＡ１１のデータ転送に当っては、第５図に示すように、ＣＰＵ１０のマシン．サイクルを１６０ＮＳから２００ＮＳに引伸し、ＨＳＡ１１の２マシン．サイクルをＣＰＵ１０の１マシン．サイクルに合せ、インターフェイス２バイトを２回転送し４バイトとして処理する。なお、ＨＳＡ１１は、乗算、除算、浮動小数点命令等を高速に処理する装置であり、該当命令の処理時には、ＣＰＵ１０はオペランドをＨＳＡ１１に転送して、ＨＳＡ１１での演算が完了した後にその結果をＣＰＵ１０内のレジスタに格納する。ここで、ＣＰＵ１０とＨＳＡ１１のインターフェイスは、オペランドのＣＰＵ１０からＨＳＡ１１への転送、および演算結果のＨＳＡ１１からＣＰＵ１０への転送であり、このインターフェイスの制御を行う必要がある。」（２頁右上欄８行〜同頁左下欄１３行）
「第６図は、本発明のタイミング同期回路のブロック図であり、第７図は第６図のタイム．チャートである。
　ＣＰＵ１０からＨＳＡ１１へ命令語のオペランドを転送することにより、両装置１０、１１間の同期処理が開始される。例えば、乗算命令の場合、オペランドとして乗数４バイト、被乗数４バイトが必要である。したがって、ＣＰＵサイクル２回で４バイトずつ、ＨＳＡサイクルでは４回でオペランドの転送を行う。
　第６図で示すように、オペランドの転送開始時に、ＳＥＴＨＳＡ信号で同期モード．フリップ．フロップ１２をセットする。同期モード．フリップ．フロップ１２の出力信号ＳＹＣＨＳＡで、ＣＰＵ１０のクロックの引伸しを制御するＴＰ引伸しフリップ．フロップ１３をセットし、以後ＣＰＵ１０のクロックをＨＳＡ１１からのＲＳＴＴＰＥＸＴ信号が到来するまで引伸す。なお、クロックの引伸しは、ＴＰ引伸しフリップ．フロップ１３の出力で起動されるタイミング．パルス．ジェネレータ１４により行われる。
　一方、同期モード．フリップ．フロップ１２の出力信号ＳＹＣＨＳＡは、ＨＳＡにも送出される。ＨＳＡ１１では、同期化回路１５において、このＳＹＣＨＳＡ信号をＨＳＡのタイミング．パルスで同期化し、かつＨＳＡのサイクルを判別するサイクル判別フリップ．フロップ１８の出力と適当なタイミング．パルスとともにアンド．ゲート１６でアンドをとり、ＲＳＴＴＰＥＸＴ信号をＣＰＵ１０に送る。
　ＣＰＵ１０では、このＲＳＴＴＰＥＸＴ信号でＴＰ引伸しフリップ．フロップ１３をリセットし、サイクルを開始する。以後、ＨＳＡ１１が演算を完了してその結果がＣＰＵ１０に転送されてくるまで、同じ制御が保持される。このようにして一旦同期がとれると、以後のＣＰＵ１０とＨＳＡ１１のサイクルは、ＣＰＵ１サイクル（＝２００ＮＳ）とＨＳＡ２サイクルで同期損失なく実行可能となる。」（２頁左下欄１４行〜３頁左上欄９行）
　原査定の拒絶の理由に引用された引用文献２（特開平７−２５３８２４号公報）には以下の事項が記載されている。
「【０００１】
　【産業上の利用分野】　本発明は、オンチップＬＳＩ回路の高性能化、及び高速チップ間通信を実現することができる回路に関し、特に、ＬＳＩの状態に応じて最適な動作速度にて実行することができる自動補正回路、及び、チップ間通信において、配線遅延によるデータの衝突を回避することができる通信制御回路に関する。
　【０００２】
　【従来の技術】　近年、プロセッサなどの処理の高速化を目的として、供給されるクロックの周波数が大きくなっている。最近では動作周波数が２００ＭＨｚをこえるプロセッサも登場しており、より複雑な計算も短時間で処理が行えるようになった。」（２頁左欄２５行段落【０００１】〜同頁同欄３７行段落【０００２】）
「【００１３】
　【課題を解決するための手段】　上記問題を解決するため、第一発明に係る動作速度自動補正回路の特徴は、同一チップ内にクロックを供給するクロック生成回路と、前記チップ内回路の遅延を計測する回路遅延計測回路と、前記遅延計測の結果から前記クロック生成回路のクロックの周波数を制御するクロック補正回路を有することである。」（３頁左欄３１行〜３８行段落【００１３】）
「【００２６】　他の実施例としては、リングオシレータを用いることができる。前記リングオシレータ内の遅延等の正確な調節を要するが、該リングオシレータは一番単純な構成の動作周波数制御回路である。また、前記リングオシレータは自らが発振回路であり、インバータの繋がりであるので、遅延回路にもなる。例えば熱により遅延が大きくなると、発信周波数も小さくなるため、供給するクロック長がクリティカルパスの遅延長より短くなる事はない。そのため、遅延による回路の異常動作を回避することができるという特徴を有する。」（４頁右欄１４行〜２３行段落【００２６】）
　
　　ｉｉｉ．対比・判断
　補正発明と引用文献１に記載の発明を対比する。
　引用文献１に記載の「インターフェイス制御方式」、「ＣＰＵ」、「ＨＳＡ」、「タイミング．パルス．ジェネレータ１４、１７」は、補正発明の「コンピュータ・システム」、「プロセッサ」、「コンピュータ・サブシステム」、「プロセッサ・クロックとサブシステム・クロック」に相当する。
　引用文献１に記載の「タイミング．パルス．ジェネレータ」を含む「ＣＰＵ」が集積回路チップとして形成されることは当業者に自明であるから、補正発明の「プロセッサ及びプロセッサ・クロックを含む集積回路チップ」に相当することは明らかである。
　引用文献１に記載の「ＣＰＵ」が複数のゲートを含むことは当業者に周知の技術的事項である。
　引用文献１に記載の「ＣＰＵ」と「ＨＳＡ」の間でオペランドや演算結果を転送するから、補正発明のように「データがプロセッサとコンピュータ・サブシステムとの間で転送され得る」ことは明らかである。
　引用文献１に記載の「タイミング同期回路」は、オペランドの転送開始時に同期をとるためにＳＹＮＨＳＡをＨＳＡに送出するから、補正発明の「データ・ブロックの転送に先行して、同期信号を生成する信号送信手段」と「プロセッサ・クロックとサブシステム・クロックとの一時的同期を提供する同期手段」とを含むことは明らかである。
　つまり、引用文献１に記載の「ＣＰＵ」と「ＨＳＡ」は、オペランドの転送前、「クロックが互いに非同期で動作」しており、オペランドの転送開始時に「クロックの同期化を行う」のであるから、補正発明のように「プロセッサ・クロックが、プロセッサ・クロックとサブシステム・クロックとが同期されない非同期モード、またはプロセッサ・クロックがサブシステム・クロックに同期される同期モードのいずれか選択されるモードで動作し、同期モードがデータ・ブロックの転送の間に選択される」ことは明らかである。
　そうすると、補正発明と引用文献１に記載の発明とを対比すると、両者は、
「コンピュータ・システムが、
　プロセッサ及びプロセッサ・クロックを含む集積回路チップであって、
　前記プロセッサが複数のゲートを含む集積回路チップと、
　サブシステム・クロックを有するコンピュータ・サブシステムであって、
　前記コンピュータ・サブシステムが前記プロセッサに結合されて、データが前記プロセッサと前記コンピュータ・サブシステムとの間で転送され得る、
　コンピュータ・サブシステムと、
　前記プロセッサと前記コンピュータ・サブシステムとの間のデータ・ブロックの転送に先行して、同期信号を生成する信号送信手段と、
　前記プロセッサ・クロックと前記サブシステム・クロックとの一時的同期を提供する同期手段と、
　を含み、
　前記プロセッサ・クロックが、前記プロセッサ・クロックと前記サブシステム・クロックとが同期されない非同期モード、または前記プロセッサ・クロックが前記サブシステム・クロックに同期される同期モードのいずれか選択されるモードで動作し、前記同期モードが前記データ・ブロックの転送の間に選択される、コンピュータ・システム。」
であるという点で一致し、以下の２点（以下、相違点１及び２という。）で相違している。
　相違点１：補正発明の「プロセッサ・クロック」は、「自由走行の可変周波数発振器を含み、非同期モードにおいて、プロセッサ・クロックの周波数が部分的に、チップの温度及びチップに供給される電圧により決定されて、ゲートの伝播遅延が温度及び電圧の変化に伴い減少する場合、プロセッサ・クロックの周波数が増加し、ゲートの伝播遅延が温度及び電圧の変化に伴い増加する場合、プロセッサ・クロックの周波数が減少する」のに対して、引用文献１に記載の発明の「ＣＰＵ」のクロックはそのようになっていない点。
　相違点２：補正発明の「同期手段」は「一時的同期が同期信号により初期化され、データ・ブロックの転送の完了時に終了し、プロセッサとコンピュータ・サブシステムとの間でデータを転送した後、プロセッサを再度非同期に走行させる」のに対して、引用文献１に記載の発明の「同期化回路」はそのようになっているか否かが不明である点。
　そこで、相違点１及び２について検討する。
　相違点１について
　引用文献２には、“自らが発振回路であり、インバータの繋がりであるので、遅延回路にもなり、例えば熱により遅延が大きくなると、発信周波数も小さくなるため、供給するクロック長がクリティカルパスの遅延長より短くなる事がなく、遅延による回路の異常動作を回避することができるリングオシレータ（発振器）”（４頁右欄段落【００２６】参照）が記載され、プロセッサのクロックとして用いることが示唆（２頁左欄段落【０００２】参照）されている。
　してみると、引用文献１に記載の発明の「ＣＰＵ」のクロックとして上記リングオシレータ（発振器）を用いることにより、非同期モードにおいてゲートの伝播遅延の減少又は増加に伴ってクロックの周波数が増加又減少するような補正発明の「プロセッサ・クロック」を構成することは当業者であれば容易に想到し得ることである。
　よって、相違点１は格別の相違ではない。
　相違点２について
　引用文献１に記載の発明は、データ・ブロックの転送開始時にＳＹＮＨＳＡ信号で「ＣＰＵ」と「ＨＳＡ」とのクロックの一時的同期が開始するから、一時的同期が同期信号で初期化することは明らかであり、その一時的同期をデータ・ブロックの転送完了時に終了し、「ＣＰＵ」を再度非同期に走行させることは当業者であれば当然に行うことである。
　よって、相違点２は格別の相違ではない。
　したがって、補正発明は、引用文献１及び２に記載の発明並びに周知の慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　エ．むすび
　以上のとおり、この手続補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反してなされたものであるから、同法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきである
　よって、「ア．結論」のとおり決定する。
　
３．本願発明
　上記のとおり平成１５年２月２６日付け手続補正は却下されたので、本願発明は平成１４年１１月８日付けで手続補正された明細書の特許請求の範囲の請求項１〜３に記載されたとおりのものであるところ、その請求項１に記載された発明（以下、本願発明という。）は次のとおりである。
「コンピュータ・システムが、
（Ａ）プロセッサ及びプロセッサ・クロックを含む集積回路チップであって、
　（ａ）前記プロセッサが複数のゲートを含み、
　（ｂ）前記プロセッサ・クロックが自由走行の可変周波数発振器を含み、
　（ｃ）非同期モードにおいて、前記プロセッサ・クロックの周波数が部分的に
、前記チップの温度及び前記チップに供給される電圧により決定されて、
　　（ｃ１）前記ゲートの伝播遅延が前記温度及び前記電圧の変化に伴い減少する場合、前記プロセッサ・クロックの周波数が増加し、
　　（ｃ２）前記ゲートの伝播遅延が前記温度及び前記電圧の変化に伴い増加する場合、前記プロセッサ・クロックの周波数が減少する、
集積回路チップと、
（Ｂ）サブシステム・クロックを有するコンピュータ・サブシステムであって、
　前記コンピュータ・サブシステムが前記プロセッサに結合されて、データが前記プロセッサと前記コンピュータ・サブシステムとの間で転送され得る、
コンピュータ・サブシステムと、
（Ｃ）前記プロセッサと前記コンピュータ・サブシステムとの間のデータ・ブロックの転送に先行して、同期信号を生成する信号送信手段と、
（Ｄ）前記プロセッサ・クロックと前記サブシステム・クロックとの一時的同期を提供する同期手段であって、前記一時的同期が前記同期信号により初期化され、前記データ・ブロックの転送の完了時に終了する、同期手段と、
　を含み、
（Ｅ）前記プロセッサ・クロックが、前記プロセッサ・クロックと前記サブシステム・クロックとが同期されない非同期モード、または前記プロセッサ・クロックが前記サブシステム・クロックに同期される同期モードのいずれか選択されるモードで動作し、前記同期モードが前記データ・ブロックの転送の間に選択される、コンピュータ・システム。」
　
４．引用文献について
　原査定の拒絶の理由に引用された引用文献、及び、その記載事項は、前記「２．ウ．（２）ｉｉ．引用文献について」に記載したとおりである。
　
５．対比・判断
　本願発明は、前記「２．ウ．（２）独立特許要件について」で検討した補正発明から「プロセッサとコンピュータ・サブシステムとの間でデータを転送した後、前記プロセッサを再度非同期に走行させる」との構成を省いたものである。
　そうすると、本願発明の構成要件の全てを含む補正発明が、前記「２．ウ．（２）ｉｉｉ．対比・判断」に記載したとおり、引用文献１及び２に記載の発明並びに周知の慣用技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用文献１及び２に記載の発明並びに周知の慣用技術に基づいて、当業者が容易に発明をすることができたものである。
　
６．むすび
　以上のとおり、本願発明は、引用文献１及び２に記載の発明並びに周知の慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。