(57)【要約】  本発明は、ＧＯＡ回路及び液晶ディスプレイを開示し、該ＧＯＡ回路は、その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子がプルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、を含み、第１制御信号が第１レベルである時にプルアップ制御回路がオフになり、第２制御信号を出力することによりプルアップ回路の第１スイッチングトランジスタをオンにし、且つクロック信号の立ち下がりエッジの後に第１制御信号が第１レベルにある時間は、設定時間値よりも大きい。上記方式によれば、本発明は、ＣＫ信号の低レベルの時間を遅延させることによって、ゲート信号を低電位に完全にプルすることができ、Ｇａｔｅの立ち下がり時間が遅いことに起因する誤充電などの問題を効果的に防止する。
2020522000.tif 000002
【特許請求の範囲】
【請求項１】
ＧＯＡ回路であって、カスケード接続される複数のシフトレジスタユニットを含み、各前記シフトレジスタユニットは、
その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、
プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子が前記プルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、
前記プルアップ制御回路の第２接続端子と前記第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、
ダウンリンク伝送回路であって、第２スイッチングトランジスタを含み、その制御端子が前記プルアップ制御回路の第２接続端子に結合され、その第１接続端子が前記クロック信号を受信し、その第２接続端子がカスケード伝送信号を出力するダウンリンク伝送回路と、を含み、
前記第１制御信号が第１レベルである時に前記プルアップ制御回路がオフになり、前記第２制御信号を出力することにより前記プルアップ回路の第１スイッチングトランジスタをオンにし、且つ
前記クロック信号の立ち下がりエッジの後に前記第１制御信号が周期内に前記第１レベルにある時間は、５０％よりも大きい、ＧＯＡ回路。
【請求項２】
第Ｎ段のシフトレジスタユニットの第１制御信号がＣＫ（Ｎ）であり、クロック信号がＣＫ（Ｎ＋３）であり、ＣＫ信号の１周期の時間長さが８Ｈであり、ＣＫ（Ｎ＋１）の立ち上がりエッジがＣＫ（Ｎ）の立ち上がりエッジよりＨ遅延し、Ｎが正の整数であり、Ｈが単位時間長さであり、
第１、第２、第３段のシフトレジスタユニットのカスケード伝送信号入力端子によって入力されるカスケード伝送信号がＳＴＶ信号であり、ＣＫ（１）の立ち上がりエッジが前記ＳＴＶ信号の立ち上がりエッジよりＨ遅延し、Ｎが３よりも大きい場合に第Ｎ段のシフトレジスタユニットのカスケード伝送信号入力端子によって入力されるカスケード伝送信号がＮ−３段のシフトレジスタユニットのカスケード伝送信号出力端子によって出力されるＳＴ（Ｎ−３）信号である、請求項１に記載のＧＯＡ回路。
【請求項３】
前記プルアップ制御回路は、
第３スイッチングトランジスタと、
その第１接続端子が前記第３スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第１スイッチングトランジスタの制御端子に結合される第４スイッチングトランジスタと、
その制御端子が前記第１スイッチングトランジスタの制御端子に結合され、その第１接続端子が前記第４スイッチングトランジスタの第１接続端子に結合され、その第２接続端子が前記第１スイッチングトランジスタの第２接続端子に結合され、前記第１スイッチングトランジスタの第２接続端子が高レベルを出力する時、前記第３スイッチングトランジスタの制御端子のレベルを前記第３スイッチングトランジスタの第１接続端子のレベルよりも低くなるように制御することに用いられる第５スイッチングトランジスタと、を含む、請求項１に記載のＧＯＡ回路。
【請求項４】
前記ＧＯＡ回路は、第１プルダウン回路及びクランプ回路をさらに含み、
前記第１プルダウン回路は、
その第１接続端子が前記第１スイッチングトランジスタの第２接続端子に結合される第６スイッチングトランジスタと、
その第１接続端子が前記第２スイッチングトランジスタの第２接続端子に結合される第７スイッチングトランジスタと、
その第１接続端子が前記第４スイッチングトランジスタの第２接続端子に結合される第８スイッチングトランジスタと、を含み、
前記クランプ回路は、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子及び第２接続端子に結合され、前記第１スイッチングトランジスタの第２接続端子が高レベルを出力する時、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子のレベルを前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの第２接続端子のレベルよりも低くなるように制御し、前記第１スイッチングトランジスタの第２接続端子が低レベルを出力する時、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子のレベルを前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの第２接続端子のレベルよりも高くなるように制御することに用いられる、請求項３に記載のＧＯＡ回路。
【請求項５】
前記ＧＯＡ回路は、第２プルダウン回路をさらに含み、
前記第２プルダウン回路は、
その第１接続端子が前記第１スイッチングトランジスタの第２接続端子に結合される第９スイッチングトランジスタと、
その第１接続端子が前記第２スイッチングトランジスタの第２接続端子に結合される第１０スイッチングトランジスタと、
その第１接続端子が前記第４スイッチングトランジスタの第２接続端子に結合される第１１スイッチングトランジスタと、を含み、
前記クランプ回路は、前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子及び第２接続端子に結合され、前記第１スイッチングトランジスタの第２接続端子が高レベルを出力する時、前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子のレベルを前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの第２接続端子のレベルよりも低くなるように制御し、前記第１スイッチングトランジスタの第２接続端子が低レベルを出力する時、前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子のレベルを前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの第２接続端子のレベルよりも高くなるように制御することに用いられ、
前記クランプ回路は、前記第１プルダウン回路と前記第２プルダウン回路を交互に動作させるように制御する、請求項４に記載のＧＯＡ回路。
【請求項６】
前記クランプ回路は、第１制御回路、第１クランプ端子、第２クランプ端子を含み、
第１クランプ端子には、第１低レベルが印加され、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの第２接続端子に結合され、第２クランプ端子には、第２低レベルが印加され、前記第１低レベルは、前記第２低レベルよりも高く、
前記第１制御回路は、
その制御端子及び第１接続端子に第３制御信号が印加される第１２スイッチングトランジスタと、
その制御端子が前記第１２スイッチングトランジスタの第２接続端子に結合され、その第１接続端子に前記第３制御信号が印加され、その第２接続端子が前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子に結合される第１３スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１２スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１４スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１３スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１５スイッチングトランジスタと、を含む、請求項４に記載のＧＯＡ回路。
【請求項７】
前記クランプ回路は、第２制御回路をさらに含み、
前記第２制御回路は、
その制御端子及び第１接続端子に第４制御信号が印加される第１６スイッチングトランジスタと、
その制御端子が前記第１６スイッチングトランジスタの第２接続端子に結合され、その第１接続端子に前記第４制御信号が印加され、その第２接続端子が前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子に結合される第１７スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１６スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１８スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１７スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１９スイッチングトランジスタと、を含む、請求項６に記載のＧＯＡ回路。
【請求項８】
ＧＯＡ回路であって、カスケード接続される複数のシフトレジスタユニットを含み、各前記シフトレジスタユニットは、
その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、
プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子が前記プルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、
前記プルアップ制御回路の第２接続端子と前記第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、を含み、
前記第１制御信号が第１レベルである時に前記プルアップ制御回路がオフになり、前記第２制御信号を出力することにより前記プルアップ回路の第１スイッチングトランジスタをオンにし、且つ
前記クロック信号の立ち下がりエッジの後に前記第１制御信号が第１レベルにある時間は、設定時間値よりも大きいＧＯＡ回路。
【請求項９】
前記第１制御信号が周期内に前記第１レベルにある時間は、５０％よりも大きい、請求項８に記載のＧＯＡ回路。
【請求項１０】
前記シフトレジスタユニットは、ダウンリンク伝送回路をさらに含み、前記ダウンリンク伝送回路は、第２スイッチングトランジスタを含み、前記第２スイッチングトランジスタは、その制御端子が前記プルアップ制御回路の第２接続端子に結合され、その第１接続端子が前記クロック信号を受信し、その第２接続端子がカスケード伝送信号を出力する、請求項８に記載のＧＯＡ回路。
【請求項１１】
第Ｎ段のシフトレジスタユニットの第１制御信号がＣＫ（Ｎ）であり、クロック信号がＣＫ（Ｎ＋３）であり、ＣＫ信号の１周期の時間長さが８Ｈであり、ＣＫ（Ｎ＋１）の立ち上がりエッジがＣＫ（Ｎ）の立ち上がりエッジよりＨ遅延し、Ｎが正の整数であり、Ｈが単位時間長さであり、
第１、第２、第３段のシフトレジスタユニットのカスケード伝送信号入力端子によって入力されるカスケード伝送信号がＳＴＶ信号であり、ＣＫ（１）の立ち上がりエッジが前記ＳＴＶ信号の立ち上がりエッジよりＨ遅延し、Ｎが３よりも大きい場合に第Ｎ段のシフトレジスタユニットのカスケード伝送信号入力端子によって入力されるカスケード伝送信号がＮ−３段のシフトレジスタユニットのカスケード伝送信号出力端子によって出力されるＳＴ（Ｎ−３）信号である、請求項１０に記載のＧＯＡ回路。
【請求項１２】
前記プルアップ制御回路は、
第３スイッチングトランジスタと、
その第１接続端子が前記第３スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第１スイッチングトランジスタの制御端子に結合される第４スイッチングトランジスタと、
その制御端子が前記第１スイッチングトランジスタの制御端子に結合され、その第１接続端子が前記第４スイッチングトランジスタの第１接続端子に結合され、その第２接続端子が前記第１スイッチングトランジスタの第２接続端子に結合され、前記第１スイッチングトランジスタの第２接続端子が高レベルを出力する時、前記第３スイッチングトランジスタの制御端子のレベルを前記第３スイッチングトランジスタの第１接続端子のレベルよりも低くなるように制御することに用いられる第５スイッチングトランジスタと、を含む、請求項１０に記載のＧＯＡ回路。
【請求項１３】
前記ＧＯＡ回路は、第１プルダウン回路及びクランプ回路をさらに含み、
前記第１プルダウン回路は、
その第１接続端子が前記第１スイッチングトランジスタの第２接続端子に結合される第６スイッチングトランジスタと、
その第１接続端子が前記第２スイッチングトランジスタの第２接続端子に結合される第７スイッチングトランジスタと、
その第１接続端子が前記第４スイッチングトランジスタの第２接続端子に結合される第８スイッチングトランジスタと、を含み、
前記クランプ回路は、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子及び第２接続端子に結合され、前記第１スイッチングトランジスタの第２接続端子が高レベルを出力する時、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子のレベルを前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの第２接続端子のレベルよりも低くなるように制御し、前記第１スイッチングトランジスタの第２接続端子が低レベルを出力する時、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子のレベルを前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの第２接続端子のレベルよりも高くなるように制御することに用いられる、請求項１２に記載のＧＯＡ回路。
【請求項１４】
前記ＧＯＡ回路は、第２プルダウン回路をさらに含み、
前記第２プルダウン回路は、
その第１接続端子が前記第１スイッチングトランジスタの第２接続端子に結合される第９スイッチングトランジスタと、
その第１接続端子が前記第２スイッチングトランジスタの第２接続端子に結合される第１０スイッチングトランジスタと、
その第１接続端子が前記第４スイッチングトランジスタの第２接続端子に結合される第１１スイッチングトランジスタと、を含み、
前記クランプ回路は、前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子及び第２接続端子に結合され、前記第１スイッチングトランジスタの第２接続端子が高レベルを出力する時、前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子のレベルを前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの第２接続端子のレベルよりも低くなるように制御し、前記第１スイッチングトランジスタの第２接続端子が低レベルを出力する時、前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子のレベルを前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの第２接続端子のレベルよりも高くなるように制御することに用いられ、
前記クランプ回路は、前記第１プルダウン回路と前記第２プルダウン回路を交互に動作させるように制御する、請求項１３に記載のＧＯＡ回路。
【請求項１５】
前記クランプ回路は、第１制御回路、第１クランプ端子、第２クランプ端子を含み、
第１クランプ端子には、第１低レベルが印加され、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの第２接続端子に結合され、第２クランプ端子には、第２低レベルが印加され、前記第１低レベルは、前記第２低レベルよりも高く、
前記第１制御回路は、
その制御端子及び第１接続端子に第３制御信号が印加される第１２スイッチングトランジスタと、
その制御端子が前記第１２スイッチングトランジスタの第２接続端子に結合され、その第１接続端子に前記第３制御信号が印加され、その第２接続端子が前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ、前記第８スイッチングトランジスタの制御端子に結合される第１３スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１２スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１４スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１３スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１５スイッチングトランジスタと、を含む、請求項１３に記載のＧＯＡ回路。
【請求項１６】
前記クランプ回路は、第２制御回路をさらに含み、
前記第２制御回路は、
その制御端子及び第１接続端子に第４制御信号が印加される第１６スイッチングトランジスタと、
その制御端子が前記第１６スイッチングトランジスタの第２接続端子に結合され、その第１接続端子に前記第４制御信号が印加され、その第２接続端子が前記第９スイッチングトランジスタ、前記第１０スイッチングトランジスタ、前記第１１スイッチングトランジスタの制御端子に結合される第１７スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１６スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１８スイッチングトランジスタと、
その制御端子が前記第４スイッチングトランジスタの第２接続端子に結合され、その第１接続端子が前記第１７スイッチングトランジスタの第２接続端子に結合され、その第２接続端子が前記第２クランプ端子に結合される第１９スイッチングトランジスタと、を含む、請求項１５に記載のＧＯＡ回路。
【請求項１７】
ＧＯＡ回路を含む液晶ディスプレイであって、前記ＧＯＡ回路は、カスケード接続される複数のシフトレジスタユニットを含み、各前記シフトレジスタユニットは、
その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、
プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子が前記プルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、
前記プルアップ制御回路の第２接続端子と前記第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、を含み、
前記第１制御信号が第１レベルである時に前記プルアップ制御回路がオフになり、前記第２制御信号を出力することにより前記プルアップ回路の第１スイッチングトランジスタをオンにし、且つ
前記クロック信号の立ち下がりエッジの後に前記第１制御信号が第１レベルにある時間は、設定時間値よりも大きい、液晶ディスプレイ。
【請求項１８】
前記第１制御信号が周期内に前記第１レベルにある時間は、５０％よりも大きい、請求項１７に記載の液晶ディスプレイ。
【請求項１９】
前記シフトレジスタユニットは、ダウンリンク伝送回路をさらに含み、前記ダウンリンク伝送回路は、第２スイッチングトランジスタを含み、前記第２スイッチングトランジスタは、その制御端子が前記プルアップ制御回路の第２接続端子に結合され、その第１接続端子が前記クロック信号を受信し、その第２接続端子がカスケード伝送信号を出力する、請求項１７に記載の液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示の技術分野に関し、特にＧＯＡ回路及び液晶ディスプレイに関する。
【背景技術】
【０００２】
ＧＯＡ（Ｇａｔｅ  Ｄｒｉｖｅｒ  ｏｎ  Ａｒｒａｙ、アレイ基板行駆動）技術は狭額縁又は額縁レスの表示製品の作製に有利であり、且つ、外部集積回路（ＩＣ）のバインディング工程を減少させることができ、生産性の向上及び製品のコスト削減に有利であり、したがって幅広い応用や研究が行われている。
【０００３】
ＩＧＺＯ（ｉｎｄｉｕｍ  ｇａｌｌｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ、インジウムガリウム亜鉛酸化物）は、その高移動度及び良好なデバイス安定性を有するため、ＧＯＡ回路の作製時、ＧＯＡ回路の複雑さを低下させることができ、幅広く応用されている。具体的には、高移動度を有するため、それをＧＯＡ回路中の薄膜トランジスタの作製に用いる時、薄膜トランジスタの寸法は、ａ−Ｓｉ（アモルファスシリコン）を用いて作製された薄膜トランジスタよりも小さく、よって狭額縁ディスプレイの作製に有利であり、また、良好なデバイス安定性によって、薄膜トランジスタの特性を安定化するための電源及び薄膜トランジスタの数量を減少させ、更に比較的シンプルなＧＯＡ回路を作製し、且つ消費電力を低減させることができる。
【０００４】
しかしながら、ｇａｔｅ  ｌｉｎｅ（ゲート線）のＲＣ（抵抗−容量）遅延は、ＧＯＡ回路の出力波形の良し悪しに直接影響し、高解像度のディスプレイは、画質がさらに鮮明であり、視覚的な享受に対するニーズをより一層満たすことができる。但し、高解像度のディスプレイでは、ｇａｔｅ  ｌｉｎｅのＲＣ遅延が大きいほど、ＧＯＡ波形の受ける影響が大きい。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が主に解決する技術的課題は、ＧＯＡ回路及び液晶ディスプレイを提供することであり、ＣＫ信号の低レベルの時間を遅延させることによって、ゲート信号を低電位に完全にプルすることができ、Ｇａｔｅの立ち下がり時間が遅いことに起因する誤充電などの問題を効果的に防止する。
【課題を解決するための手段】
【０００６】
上記技術的課題を解決するために、本発明が採用する１つの技術的手段は、以下のとおりである。ＧＯＡ回路を提供し、該ＧＯＡ回路は、カスケード接続される複数のシフトレジスタユニットを含み、各シフトレジスタユニットは、その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子がプルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、プルアップ制御回路の第２接続端子と第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、ダウンリンク伝送回路であって、第２スイッチングトランジスタを含み、その制御端子がプルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子がカスケード伝送信号を出力するダウンリンク伝送回路と、を含み、第１制御信号が第１レベルである時にプルアップ制御回路がオフになり、第２制御信号を出力することによりプルアップ回路の第１スイッチングトランジスタをオンにし、且つクロック信号の立ち下がりエッジの後に第１制御信号が周期内に第１レベルにある時間は、５０％よりも大きい。
【０００７】
上記技術的課題を解決するために、本発明が採用する１つの技術的手段は、以下のとおりである。ＧＯＡ回路を提供し、該ＧＯＡ回路は、カスケード接続される複数のシフトレジスタユニットを含み、各シフトレジスタユニットは、その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子がプルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、プルアップ制御回路の第２接続端子と第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、を含み、第１制御信号が第１レベルである時にプルアップ制御回路がオフになり、第２制御信号を出力することによりプルアップ回路の第１スイッチングトランジスタをオンにし、且つクロック信号の立ち下がりエッジの後に第１制御信号が第１レベルにある時間は、設定時間値よりも大きい。
【０００８】
上記技術的課題を解決するために、本発明が採用する別の技術的手段は、以下のとおりである。液晶ディスプレイを提供し、該液晶ディスプレイはディスプレイパネル及びバックライトを含み、ディスプレイパネルは、アレイ基板、カラーフィルタ基板及びそれらの間にある液晶層を含み、該アレイ基板上にＧＯＡ回路が設置され、該ＧＯＡ回路は、カスケード接続される複数のシフトレジスタユニットを含み、各シフトレジスタユニットは、その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、第１スイッチングトランジスタを含み、その制御端子がプルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、プルアップ制御回路の第２接続端子と第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、を含み、第１制御信号が第１レベルである時にプルアップ制御回路がオフになり、第２制御信号を出力することによりプルアップ回路の第１スイッチングトランジスタをオンにし、且つクロック信号の立ち下がりエッジの後に第１制御信号が第１レベルにある時間は、設定時間値よりも大きい。
【発明の効果】
【０００９】
本発明の有益な効果は、以下のとおりである。従来技術の状況と異なり、本発明のＧＯＡ回路は、カスケード接続されるシフトレジスタユニットを含み、該シフトレジスタユニットは、その制御端子が第１制御信号を受信し、その第１接続端子がカスケード伝送信号を受信し、その第２接続端子が第２制御信号を出力するプルアップ制御回路と、プルアップ回路であって、第１スイッチングトランジスタを含み、その制御端子がプルアップ制御回路の第２接続端子に結合され、その第１接続端子がクロック信号を受信し、その第２接続端子が駆動信号を出力するプルアップ回路と、プルアップ制御回路の第２接続端子と第１スイッチングトランジスタの第２接続端子との間に結合されるブートストラップコンデンサと、を含み、第１制御信号が第１レベルである時にプルアップ制御回路がオフになり、第２制御信号を出力することによりプルアップ回路の第１スイッチングトランジスタをオンにし、及びクロック信号の立ち下がりエッジの後に第１制御信号が第１レベルにある時間は、設定時間値よりも大きい。上記の方式によれば、ＣＫ信号の低レベルの時間を遅延させることによって、ゲート信号を低電位に完全にプルすることができ、Ｇａｔｅの立ち下がり時間が遅いことに起因する誤充電などの問題を効果的に防止する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明が提供するＧＯＡ回路の一実施例の構造模式図である。
【図２】図２は、本発明が提供するＧＯＡ回路の一実施例における具体的な回路模式図である。
【図３】図３は、従来技術のＣＫ信号のタイミング模式図である。
【図４】図４は、本発明が提供するＧＯＡ回路の一実施例におけるＣＫ信号のタイミング模式図である。
【図５】図５は、本発明が提供する液晶ディスプレイの一実施例の構造模式図である。
【発明を実施するための形態】
【００１１】
図１に示すように、図１は、本発明が提供するＧＯＡ回路の一実施例の構造模式図であり、該ＧＯＡ回路は、カスケード接続されるシフトレジスタユニットを含み、該シフトレジスタユニットは、プルアップ制御回路１１、プルアップ回路１２、及びブートストラップコンデンサＣを含む。
【００１２】
プルアップ制御回路１１は、その制御端子が第１制御信号ＸＣＫを受信し、その第１接続端子がカスケード伝送信号ＳＴ（Ｎ−ｎ）を受信し、その第２接続端子が第２制御信号Ｑ（Ｎ）を出力する。
【００１３】
そのうち、カスケード伝送信号は、前ｎ段のＧＯＡ回路によって出力される走査信号（カスケード伝送信号）であってもよく、以下、一具体的な実施例を例示するため、ここでは詳細な説明を省略する。
【００１４】
プルアップ回路１２は、第１スイッチングトランジスタＴ１を含み、その制御端子がプルアップ制御回路の第２接続端子に結合され（すなわち、第２制御信号Ｑ（Ｎ）が印加され）、その第１接続端子がクロック信号ＣＫを受信し、その第２接続端子が駆動信号Ｇ（Ｎ）を出力する。
【００１５】
ブートストラップコンデンサＣは、プルアップ制御回路の第２接続端子（すなわちＴ１の制御端子）と第１スイッチングトランジスタＴ１の第２接続端子（すなわちＧ（Ｎ））との間に結合される。
【００１６】
そのうち、ブートストラップコンデンサの作用は、Ｇ（Ｎ）が高レベルを出力する時、コンデンサＣのブートストラップ作用によってＱ（Ｎ）の高レベルを保持することである。
【００１７】
理解できることは、実際の応用では、ＧＯＡ回路は、プルダウン回路、プルダウン保持回路な等をさらに含むが、ここでは回路を構成するほかの回路構造を限定しない。
【００１８】
以下、一実施例の形態で具体的な実施回路を例示し、図２に示されるとおりである。
【００１９】
該ＧＯＡ回路は、ダウンリンク伝送回路１３をさらに含み、  ダウンリンク伝送回路１３は、第２スイッチングトランジスタＴ２を含み、その制御端子がプルアップ制御回路１１の第２接続端子（すなわちＧ（Ｎ））に結合され、その第１接続端子がクロック信号ＣＫを受信し、その第２接続端子がカスケード伝送信号ＳＴ（Ｎ）を出力する。そのうち、カスケード伝送出力端子ＳＴ（Ｎ）は、走査出力端子Ｇ（Ｎ）と同様に、Ｔ２のオン時にＣＫ信号を出力するが、その出力信号は、次段又は次のｎ段のＧＯＡ回路のプルアップ制御回路の入力に用いられる。
【００２０】
プルアップ制御回路１１は、第３スイッチングトランジスタＴ３、第４スイッチングトランジスタＴ４、及び第５スイッチングトランジスタＴ５を含む。
【００２１】
第４スイッチングトランジスタＴ４は、その第１接続端子が第３スイッチングトランジスタＴ３の第２接続端子に結合され、その第２接続端子が第１スイッチングトランジスタＴ１の制御端子に結合される。
【００２２】
第５スイッチングトランジスタＴ５は、その制御端子が第１スイッチングトランジスタＴ１の制御端子に結合され、その第１接続端子が第４スイッチングトランジスタＴ４の第１接続端子に結合され、その第２接続端子が走査出力端子Ｇ（Ｎ）に結合され、走査出力端子が第２レベルを出力する時、第３スイッチングトランジスタＴ３の制御端子のレベルを第３スイッチングトランジスタＴ３の第１接続端子のレベルよりも低くなるように制御することに用いられる。
【００２３】
そのうち、第３スイッチングトランジスタＴ３の第１接続端子に前段（又は前のｎ段）のＧＯＡ回路によって出力されるカスケード伝送信号ＳＴ（Ｎ−ｎ）が印加され、第３スイッチングトランジスタＴ３及び第４スイッチングトランジスタＴ４の制御端子に第１制御信号ＸＣＫが印加される。
【００２４】
理解できることは、該段のＧＯＡ回路の走査準備段階（すなわち走査段階の前の段階）において、ＸＣＫが高レベルであり、前段のＧＯＡ回路によって出力されるカスケード伝送信号ＳＴ（Ｎ−ｎ）が高レベルであり、ＣＫが低レベルである。
【００２５】
具体的には、ＸＣＫの高レベルの作用下で、Ｔ３とＴ４がオンになると、高レベルのＳＴ（Ｎ−ｎ）に対応する第２制御信号Ｑ（Ｎ）が立ち上がる。Ｑ（Ｎ）の高レベルの作用下で、Ｔ１がオンになるが、この時、ＣＫが低レベルであり、従ってＧ（Ｎ）が低レベルを出力する。
【００２６】
走査段階において、ＸＣＫが低レベルであり、ＣＫが高レベルである。
【００２７】
具体的には、ＸＣＫの低レベルの作用下で、Ｔ３とＴ４がオフになると、Ｑ（Ｎ）が高レベルを保持し続ける。Ｑ（Ｎ）の高レベルの作用下で、Ｔ１がオンになり続け、この時、ＣＫが高レベルであり、従ってＧ（Ｎ）が高レベルを出力する。
【００２８】
なお、この段階において、Ｑ（Ｎ）の高レベルの作用下で、Ｔ５がオンになると、Ｇ（Ｎ）の高レベルがＴ４の第１接続端子に印加され、Ｔ４の第１接続端子のレベルをＴ４の制御端子よりも高くして、この段階で閾値ドリフトが発生してＴ４がオンになることを防止する。
【００２９】
また、該ＧＯＡ回路は、第１プルダウン回路１４、クランプ回路１５及び第２プルダウン回路１６をさらに含み、そのうち、第１プルダウン回路１４は、第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、及び第８スイッチングトランジスタＴ８を含む。
【００３０】
第６スイッチングトランジスタＴ６は、その第１接続端子が走査出力端子Ｇ（Ｎ）に結合される。
【００３１】
第７スイッチングトランジスタＴ７は、その第１接続端子がカスケード伝送出力端子ＳＴ（Ｎ）に結合され、
第８スイッチングトランジスタＴ８は、その第１接続端子が第３スイッチングトランジスタＴ３の第２出力端子に結合される。
【００３２】
クランプ回路１５は、第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の制御端子及び第２接続端子に結合され、走査出力端子Ｇ（Ｎ）が第２レベルを出力する時、第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の制御端子のレベルを第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の第２接続端子のレベルよりも低くなるように制御し、走査出力端子が第２レベルを出力する時、第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の制御端子のレベルを第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の第２接続端子のレベルよりも高くなるように制御することに用いられ、第２レベルは、第１レベルよりも高い。
【００３３】
理解できることは、Ｇ（Ｎ）が高レベルを出力する時にＴ１、Ｔ５がオンになると、Ｑ（Ｎ）が高レベルであり、この時、Ｔ６、Ｔ７、Ｔ８の完全なオフを確実にすべきであり、Ｔ６、Ｔ７、Ｔ８のオン閾値ドリフトを防止するために、クランプ回路１５は、Ｔ６、Ｔ７、Ｔ８の制御端子にＶｓｓ２を印加し、Ｔ６、Ｔ７、Ｔ８の第２接続端子にＶｓｓ１を印加するが、ここで、Ｖｓｓ１＞Ｖｓｓ２であり、Ｔ６、Ｔ７、Ｔ８の完全なオフを確実にする。
【００３４】
Ｇ（Ｎ）が低レベルを出力する時、Ｔ６、Ｔ７、Ｔ８をオンにする必要があり、低レベルＶｓｓ１によってＧ（Ｎ）のレベルを下げ、従って、クランプ回路１５は、Ｔ６、Ｔ７、Ｔ８の制御端子に高レベルを印加し、Ｔ６、Ｔ７、Ｔ８の第２接続端子にＶｓｓ１を印加して、Ｔ６、Ｔ７、Ｔ８のオンを確実にする。
【００３５】
そのうち、第２プルダウン回路１６は、第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、及び第１１スイッチングトランジスタＴ１１を含む。
【００３６】
第９スイッチングトランジスタＴ９は、その第１接続端子が第３スイッチングトランジスタＴ３の第２接続端子に結合される。
【００３７】
第１０スイッチングトランジスタＴ１０は、その第１接続端子がカスケード伝送出力端子ＳＴ（Ｎ）に結合される。
【００３８】
第１１スイッチングトランジスタＴ１１は、その第１接続端子が走査出力端子Ｇ（Ｎ）に結合される。
【００３９】
クランプ回路１５は、第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の制御端子及び第２接続端子に結合され、走査出力端子が第２レベルを出力する時、第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の制御端子のレベルを第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の第２接続端子のレベルよりも低くなるように制御し、走査出力端子が第２レベルを出力する時、第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の制御端子のレベルを第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の第２接続端子のレベルよりも高くなるように制御することに用いられる。
【００４０】
理解できることは、本実施形態の第２プルダウン回路１６は、上記第１プルダウン回路１４の実施原理と同様であるため、ここでは詳細説明を省略する。
【００４１】
好ましくは、本実施形態では、クランプ回路１５は、第１プルダウン回路１４と第２プルダウン回路１６を交互に動作させるように制御する。
【００４２】
具体的には、クランプ回路１５は、第１制御回路、第２制御回路、第１クランプ端子、及び第２クランプ端子を含む。
【００４３】
第１クランプ端子には、第３レベルＶｓｓ１が印加され、第６スイッチングトランジスタＴ６、第７スイッチングトランジスタ６７、第８スイッチングトランジスタ６８の第２接続端子に結合され、第２クランプ端子には、第４レベルＶｓｓ２が印加され、第３レベルＶｓｓ１は、第４レベルＶｓｓ２よりも高い。
【００４４】
第１制御回路は、第１２スイッチングトランジスタＴ１２、第１３スイッチングトランジスタＴ１３、第１４スイッチングトランジスタＴ１４、及び第１５スイッチングトランジスタＴ１５を含み、第１２スイッチングトランジスタＴ１２には、その制御端子及び第１接続端子に第１制御信号ＬＣ１が印加される。
【００４５】
第１３スイッチングトランジスタＴ１３は、その制御端子が第１２スイッチングトランジスタＴ１２の第２接続端子に結合され、その第１接続端子に第１制御信号ＬＣ１が印加され、その第２接続端子が第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の制御端子に結合される。
【００４６】
第１４スイッチングトランジスタＴ１４は、その制御端子が第３スイッチングトランジスタＴ３の第２接続端子に結合され、その第１接続端子が第１２スイッチングトランジスタＴ１２の第２接続端子に結合され、その第２接続端子が第２クランプ端子に結合される。
【００４７】
第１５スイッチングトランジスタＴ１５は、その制御端子が第３スイッチングトランジスタＴ３の第２接続端子に結合され、その第１接続端子が第１３スイッチングトランジスタＴ１３の第２接続端子に結合され、その第２接続端子が第２クランプ端子に結合される。
【００４８】
そのうち、第６スイッチングトランジスタＴ６、第７スイッチングトランジスタＴ７、第８スイッチングトランジスタＴ８の制御端子のレベルをＰ（Ｎ）と定義する。
【００４９】
第２制御回路は、第１６スイッチングトランジスタＴ１６、第１７スイッチングトランジスタＴ１７、第１８スイッチングトランジスタＴ１８、及び第１９スイッチングトランジスタＴ１９を含む。
【００５０】
第１６スイッチングトランジスタＴ１６には、その制御端子及び第１接続端子に第２制御信号ＬＣ２が印加される。
【００５１】
第１７スイッチングトランジスタＴ１７は、その制御端子が第１６スイッチングトランジスタの第２接続端子に結合され、その第１接続端子に第２制御信号ＬＣ２が印加され、その第２接続端子が第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の制御端子に結合される。
【００５２】
第１８スイッチングトランジスタＴ１８は、その制御端子が第３スイッチングトランジスタＴ３の第２接続端子に結合され、その第１接続端子が第１６スイッチングトランジスタＴ１６の第２接続端子に結合され、その第２接続端子が第２クランプ端子に結合される。
【００５３】
第１９スイッチングトランジスタＴ１９は、その制御端子が第３スイッチングトランジスタＴ３の第２接続端子に結合され、その第１接続端子が第１７スイッチングトランジスタＴ１７の第２接続端子に結合され、その第２接続端子が第２クランプ端子に結合される。
【００５４】
そのうち、第９スイッチングトランジスタＴ９、第１０スイッチングトランジスタＴ１０、第１１スイッチングトランジスタＴ１１の制御端子のレベルをＫ（Ｎ）と定義する。
【００５５】
好ましくは、プルアップ回路１１は、コンデンサＣｂをさらに含み、走査出力端子Ｇ（Ｎ）と第１スイッチングトランジスタＴ１の制御端子との間に結合される。
【００５６】
以下、上記提供した具体的な実施回路及び８組のＣＫ信号をもって、それぞれ従来技術及び本実施例に対して比較分析して説明を行う。
【００５７】
従来技術における８組のＣＫ信号のタイミング図は、図２に示されるとおりであり、そのうち、ＣＫ１とＣＫ５は反対であり、ＣＫ２とＣＫ６は反対であり、ＣＫ３とＣＫ７は反対であり、ＣＫ４とＣＫ８は反対である。隣接するＣＫ同士のｏｖｅｒｌａｐ（重なり部分）の時間をＨと呼ぶ。ＳＴ（Ｎ−４）が前の４段のＳＴ（Ｎ−４）カスケード伝送出力信号に接続され、たとえば、現在の段が第１０段である場合にＴ３の第１接続端子によって受信される信号は、第６段のシフトレジスタユニットによって出力されるカスケード伝送信号ＳＴ（６）である。
【００５８】
好ましくは、前の４段（すなわち、第１段、第２段、第３段及び第４段）のＴ３の第１接続端子がＳＴＶに接続される。本実施例におけるＳＴＶは、ｓｔａｒｔ  ｐｕｌｓｅトリガー信号であり、各フレームは、１つのパルスを有し、パルス幅は、８＊Ｈであり、ＳＴＶとＣＫ１との間のｏｖｅｒｌａｐは、Ｈである。
【００５９】
ここでは、第１段を例とし、第１段の第１制御信号ＸＣＫがＣＫ１であり、クロック信号ＣＫ信号がＣＫ５であるが、実際の応用では、Ｇ１に良好な立ち下がり波形を付与できるようにするために、Ｑ１ノードの波形を凸字形状として設計する。その目的は、Ｑ１電圧が右ショルダーの電圧である場合に、Ｇ１を制御するＣＫ５の低電圧が書込み可能であり、Ｇ１を低電位に迅速に下げることができるようにするためである。それにより、Ｇ１は良好な立ち下がり波形を有する。一方、従来技術ではＱ１の右ショルダーの幅が非常に小さく（０．８Ｈ）、時間が比較的短く、ゲート線のＲＣ遅延が比較的大きい高解像度表示の場合、このような短い時間でＧ１の電位を迅速に下げることができず、１つのショルダーピークが発生することを引き起こす。ショルダーピークの存在は、必ずｄａｔａ（データ信号）の誤充電、表示異常を引き起こす。
【００６０】
さらに図４を参照すると、本実施例では、第１制御信号ＸＣＫが第１レベルである時にプルアップ制御回路がオンになり、第２制御信号Ｑ（Ｎ）を出力することによりプルアップ回路の第１スイッチングトランジスタＴ１をオンにし、且つクロック信号ＣＫの立ち下がりエッジの後に第１制御信号が第１レベルにある時間は、設定時間値よりも大きい。
【００６１】
好ましくは、第１制御信号が周期内に第１レベルにある時間は、５０％よりも大きい。
【００６２】
本実施例では、第Ｎ段のシフトレジスタユニットの第１制御信号がＣＫ（Ｎ）であり、クロック信号がＣＫ（Ｎ＋３）であり、ＣＫ信号の１周期の時間長さが８Ｈであり、ＣＫ（Ｎ＋１）の立ち上がりエッジがＣＫ（Ｎ）の立ち上がりエッジよりＨ遅延するが、ここで、Ｎは正の整数であり、Ｈは単位時間長さであり、そのうち、第１、第２、第３段のシフトレジスタユニットのカスケード伝送信号入力端子によって入力されるカスケード伝送信号がＳＴＶ信号であり、ＣＫ（１）の立ち上がりエッジがＳＴＶ信号の立ち上がりエッジよりＨ遅延し、Ｎが３よりも大きい場合に第Ｎ段のシフトレジスタユニットのカスケード伝送信号入力端子によって入力されるカスケード伝送信号は、Ｎ−３段のシフトレジスタユニットのカスケード伝送信号出力端子によって出力されるＳＴ（Ｎ−３）信号である。
【００６３】
具体的には、Ｇ（１）をもって回路の動作状態を説明し続ける。
【００６４】
このフレームでは、ＬＣ１が高電位Ｈ、ＬＣ２が低電位Ｌであると仮定する。
【００６５】
Ｇ（Ｎ）＝Ｇ（１）である時、Ｔ３の第１接続端子がＳＴＶに接続され、Ｔ１の第１接続端子にＣＫ４が印加され、Ｔ３、Ｔ４の制御端子にＣＫ１が印加される。
【００６６】
ＳＴＶが高電位である場合、ＣＫ１が高電位であり、Ｔ３、Ｔ４がオンになると、ＳＴＶ高電位がＱ（１）に伝送され、Ｑ点が高電位である。同時に、Ｔ１がオンになり、この時、ＣＫ４が低電位であり、従ってＧ（１）が低電位であり、同時に、Ｐ（１）、Ｑ（１）が低電位であり、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０、Ｔ１１がオフになり、Ｖｓｓの低電位がＧ（１）の電位に影響しない。
【００６７】
次に、ＣＫ１が低電位であり、Ｔ３、Ｔ４がオフになると、この時ＣＫ４が高電位であり、Ｇ（１）が高電位を出力し、Ｑ（１）がコンデンサＣの結合効果を受けてより高い電位に上げられ、Ｐ（１）、Ｋ（１）が低電位を保持し続ける。
【００６８】
次に、ＣＫ１、ＣＫ４がともに低電位であるが、Ｑ（１）が結合効果を受けるため、電位がやや下がるにも関わらず、高電位の動作状態である。従って、ＣＫ４の低電位がＧ（１）に伝送され、Ｇ（１）が低電位に下げられる。
【００６９】
上記Ｇ（１）が低電位に下げられるという段階の時間は、２．８Ｈであり、このような時間は、Ｇ（１）が低電位に下げられるのに十分であり、Ｇａｔｅの立ち下がり時間が遅いという問題を効果的に防止する。
【００７０】
次に、ＣＫ１が高電位であり、ＳＴＶの低電位がＱ（１）に伝送され、Ｑ（１）が低電位に下げられ、同時に、Ｋ（１）が低電位、Ｐ（１）が高電位であり、Ｔ６、Ｔ７、Ｔ８がオンになると、Ｑ（１）、Ｇ（１）が更に低電位に下げられる。
【００７１】
上記の方式によれば、ＣＫ信号の低レベルの時間を遅延させることによって、ゲート信号を低電位に完全にプルすることができ、Ｇａｔｅの立ち下がり時間が遅いことに起因する誤充電などの問題を効果的に防止する。
【００７２】
理解できることは、当業者であれば、上記スイッチングトランジスタの第１接続端子と第２接続端子はスイッチングトランジスタのピンの順序を示すものではなく、スイッチングトランジスタのピンに対する特定のための命名であることは、自明である。上記各実施形態に言及されているスイッチングトランジスタは、ＩＧＺＯで作製されるＴＦＴ（薄膜トランジスタ）であり、好ましくは、上記実施形態におけるＴＦＴは、Ｎ型であり、その制御端子がゲートであり、その第１接続端子がソースであり、その第２接続端子がドレインであり、又はその制御端子がゲートであり、その第１接続端子がドレインであり、その第２接続端子がソースである。
【００７３】
また、ほかの実施形態では、Ｐ型ＴＦＴを用いて回路の接続を行ってもよく、上記実施形態をもとに制御端子のレベル又はソース、ドレインの順序を適切に調整するだけでよい。
【００７４】
図５を参照すると、図５は、本発明の液晶ディスプレイの一実施形態の構造模式図であり、該液晶ディスプレイは、ディスプレイパネル５１及び駆動回路５２を含み、そのうち、駆動回路５２は、ディスプレイパネル５１の側縁に設置され、該ディスプレイパネル５１を駆動することに用いられる。
【００７５】
具体的には、該駆動回路５２は、上記各実施形態に記載のＧＯＡ回路であり、その動作原理が回路構造と類似するため、ここでは詳細説明を省略する。
【００７６】
以上、本発明の実施形態を説明したが、それにより本発明の特許範囲を限定するものではなく、本発明の明細書及び図面内容を利用して行われる同等構造又は同等プロセスへの置換やほかの関連技術分野への直接的又は間接的応用は、すべて、同様に本発明の特許保護範囲に含まれる。
【符号の説明】
【００７７】
１１  プルアップ制御回路
１２  プルアップ回路
１３  ダウンリンク伝送回路
１４  第１プルダウン回路
１５  クランプ回路
１６  第２プルダウン回路
５１  ディスプレイパネル
５２  駆動回路
【図１】
2020522000.tif 000003
【図２】
2020522000.tif 000004
【図３】
2020522000.tif 000005
【図４】
2020522000.tif 000006
【図５】
2020522000.tif 000007
【国際調査報告】
2020522000.tif 000008
2020522000.tif 000009
2020522000.tif 000010
2020522000.tif 000011
2020522000.tif 000012