【手続補正書】
【提出日】平成30年5月25日(2018.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置は、
外部装置の電源端子と接続するための外部端子と、
前記外部端子に前記外部装置の電源電圧を供給するポートと、
前記ポートの出力を制御するパワーマネージャと、
前記パワーマネージャの動作を制御するＣＰＵと、
を備える。
【請求項２】
請求項１の半導体装置において、
前記ポートは駆動能力高める回路を備える。
【請求項３】
請求項２の半導体装置において、
前記ポートは前記外部端子に接続されるメインバッファとサブバッファを備え、制御信号によって前記サブバッファを活性化することにより駆動能力を高めるよう構成される。
【請求項４】
請求項１の半導体装置において、
前記ポートは前記外部端子と前記電源端子との断線および前記外部端子の地絡を検知するための回路を備える。
【請求項５】
請求項４の半導体装置において、
前記ポートは、
メインバッファと、
一端が電源に接続される可変抵抗と、
前記メインバッファの出力と前記可変抵抗の他端とを選択的に前記外部端子に接続する切替回路と、
前記外部端子に接続される入力バッファと、
を備える。
【請求項６】
請求項１の半導体装置において、
前記パワーマネージャは、前記ＣＰＵによって設定されたレジスタの内容に基づいて前記ポートの出力をＨｉｇｈおよびＬｏｗにする信号を生成するよう構成される。
【請求項７】
請求項１の半導体装置において、
前記外部装置はセンサである。
【請求項８】
請求項１の半導体装置において、さらに
前記外部装置の信号端子と接続するための入力端子と、
前記入力端子からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
を備える。
【請求項９】
請求項１の半導体装置において、
前記外部端子および前記ポートをそれぞれ複数備え、
前記パワーマネージャは複数の前記外部端子が所定数同時にＨｉｇｈになるときはエラーとして検出する。
【請求項１０】
外部にセンサを接続し、１つの半導体基板に以下を含む半導体装置：
前記センサの電源端子と接続するための外部端子；
前記外部端子に前記センサの電源電圧を供給するポート；
前記ポートの出力のＯＮ／ＯＦＦをレジスタの内容に基づいて制御するパワーマネージャ；
前記レジスタに所定値を設定するＣＰＵ；
前記センサの出力端子と接続するための入力端子；
前記入力端子に入力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路。
【請求項１１】
請求項１０の半導体装置において、
前記パワーマネージャは以下を含む：
クロック信号計数するカウンタ；
第１コンペアレジスタ；
第３コンペアレジスタ；
前記カウンタの内容と前記第１コンペアレジスタの内容を比較する第１比較器；
前記カウンタの内容と前記第３コンペアレジスタの内容を比較する第３比較器、
ここで、前記第１比較器が一致を検出するときは、前記パワーマネージャは前記ポートの出力をＯＮにし、前記第３比較器が一致を検出するときは、前記パワーマネージャは前記ポートの出力をＯＦＦにする。
【請求項１２】
請求項１１の半導体装置において、
前記パワーマネージャはさらに以下を含む：
第２コンペアレジスタ；
前記カウンタの内容と前記第２コンペアレジスタの内容を比較する第２比較器、
ここで、前記第２比較器が一致を検出するときは、前記パワーマネージャは割り込み信号を出力する。
【請求項１３】
請求項１１の半導体装置において、
前記パワーマネージャはさらに出力端子クリアレジスタを含む。
【請求項１４】
請求項１１の半導体装置において、
前記パワーマネージャはさらに以下を含む：
第４コンペアレジスタ；
前記カウンタの内容と前記第４コンペアレジスタの内容を比較する第４比較器；
前記第１コンペアレジスタの内容を更新するための第１バッファレジスタ；
前記第３コンペアレジスタの内容を更新するための第３バッファレジスタ、
ここで、前記第４比較器が一致を検出するとき、前記第１コンペアレジスタは前記第１バッファレジスタの内容で更新され、前記第３コンペアレジスタは前記第３バッファレジスタの内容で更新される。
【請求項１５】
請求項１０の半導体装置において、
前記外部端子および前記ポートをそれぞれ複数備え、
前記パワーマネージャは複数の前記ポートのＯＮ／ＯＦＦを制御する複数のシーケンサを備える。
【請求項１６】
請求項１５の半導体装置において、
前記パワーマネージャは以下を含む：
前記外部端子が同時にＯＮする個数が所定数以上になるときエラーを検出するエラー検出回路；
前記所定数を格納するエラー定義レジスタ；
前記エラー検出回路がエラーを検出するとき、同時にＯＮする外部端子を表示するエラー検出フラグ。
【請求項１７】
請求項１５の半導体装置において、
複数の前記シーケンサのそれぞれは以下を含む：
クロック信号計数するカウンタ；
第１コンペアレジスタ；
第３コンペアレジスタ；
前記カウンタの内容と前記第１コンペアレジスタの内容を比較する第１比較器；
前記カウンタの内容と前記第３コンペアレジスタの内容を比較する第３比較器、
ここで、前記第１比較器が一致を検出するときは、前記シーケンサは前記ポートの出力をＯＮにし、前記第３比較器が一致を検出するときは、前記シーケンサは前記ポートの出力をＯＦＦにする。
【請求項１８】
請求項１７の半導体装置において、
複数の前記シーケンサのそれぞれは以下を含む：
第２コンペアレジスタ；
前記カウンタの内容と前記第２コンペアレジスタの内容を比較する第２比較器；
出力端子クリアレジスタ、
ここで、前記第２比較器が一致を検出するときは、前記シーケンサは割り込み信号を出力する。
【請求項１９】
請求項１８の半導体装置において、
複数の前記シーケンサのそれぞれは以下を含む：
第４コンペアレジスタ；
前記カウンタの内容と前記第４コンペアレジスタの内容を比較する第４比較器；
前記第１コンペアレジスタの内容を更新するための第１バッファレジスタ；
前記第３コンペアレジスタの内容を更新するための第３バッファレジスタ、
ここで、前記第４比較器が一致を検出するとき、前記第１コンペアレジスタは前記第１バッファレジスタの内容で更新され、前記第３コンペアレジスタは前記第３バッファレジスタの内容で更新される。
【請求項２０】
システムは、
第１および第２のセンサと、
１つの半導体基板に構成される半導体装置と、
を備え、
前記第１および第２のセンサのそれぞれは電源端子と出力端子とを備え、
前記半導体装置は、
前記第１のセンサの電源端子と接続する第１の外部端子と、
前記第２のセンサの電源端子と接続する第２の外部端子と、
前記第１の外部端子に前記第１のセンサの電源電圧を供給する第１のポートと、
前記第２の外部端子に前記第２のセンサの電源電圧を供給する第２のポートと、
前記第１のポートの出力のＯＮ／ＯＦＦをレジスタの内容に基づいて制御する第１のシーケンサと、
前記第２のポートの出力のＯＮ／ＯＦＦをレジスタの内容に基づいて制御する第２のシーケンサと、
前記第１および第２のシーケンサのそれぞれのレジスタに所定値を設定するＣＰＵと、
前記第１のセンサの出力端子と接続する第１の入力端子と、
前記第２のセンサの出力端子と接続する第２の入力端子と、
前記第１および第２の入力端子に入力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
を備える。