【事件の表示】
　平成　６年特許願第１４５１８６号「共有メモリのアクセス方法」拒絶査定不服審判事件〔平成　８年　１月１９日出願公開、特開平　８−　１６５２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
（手続の経緯、本件発明）
　本願は、平成６年６月２７日の出願であって、その請求項１乃至２に係るそれぞれの発明は、平成１４年８月２６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲に記載されたとおりのものであるところ、その請求項１に係る発明（以下、本件発明という。）は、次のとおりのものである。
「それぞれ異なるコンピュータ装置からアクセスされる複数のポートを有し他のコンピュータ装置からのアクセスを禁止するアクセス不可領域を各ポートごとに設定した共有メモリをアクセスする方法において、各コンピュータ装置の動作開始時に各ポートを通してアクセス不可領域を示す不可領域データを複数組ずつ共有メモリにそれぞれ書き込み、各コンピュータ装置から共有メモリへのアクセス時には他のコンピュータ装置により設定された不可領域データを読み出すとともに、アクセスしたアドレスが読み出した不可領域データのアドレスに含まれるとアクセスを中止させることを特徴とする共有メモリのアクセス方法。」
（刊行物記載の発明）
　これに対し、原審において拒絶の理由に引用された特開平３−２１２７４９号公報（以下、刊行物１という。）には、共有メモリのアクセス方法に関する発明が記載されており、
「共有メモリ９は、一般に第６図に示すように、複数のメモリチツプ９ａ、９ｂ、・・を備えており、それぞれ異なるアドレス空間に割り当てられている。そして、各プロセッサｌａ、ｌｂ、・・から共有メモリ９をアクセスする場合には、共有バス５及びメモリシステム２０内のバスインタ−フエ−ス１１を介してアドレス信号が供給され、デコ−ダ１２及びマルチプレクサ１３により指定されたアドレスを含むメモリチツプがイネ−ブルとなり、バスインタ−フエ−ス１１を介してデ−タの書き込み或いは読み出しが行われる。」（第１頁右下欄１３行〜第２頁左上欄第３行）、
「本発明は、共有メモリの特定部分にアクセス可能なプロセッサを特定のプロセッサに限定して、共有メモリの保護を行うことを目的とする。」（第２頁右上欄第８〜１０行）、
「第１図は本発明のマルチプロセッサシステムにおけるプロセッサの構成例を示すブロック図である。
　本実施例のプロセッサにおいても、従来のプロセツサと同様に、ＣＰＵ２がキャッシュメモリ３及びバスインタ−フェ−ス４を介して共有バス５に接続されている。また、ＣＰＵ２とバスインタ−フェ−ス４との間にはメモリ管理ユニット６が設けられ、更に、ＣＰＵ２にはＦＰＵ７が接続されている。
　ここで本実施例においては、上述の構成に加えてプロセッサ番号設定部８が設けられており、ここに設定された値、すなわち、各プロセッサ毎に割り当てられたプロセッサ番号が、共有メモリ９（第３図参照）へのアクセス時に、バスインターフエース４を通って出力される。」（第２頁左下欄第１６行〜右下欄第１１行）、
「第３図は本発明のマルチプロセッサシステムにおけるメモリシステム１０の構成例を示しており、第６図に示す従来例のメモリシステム２０と同様に、共有バス５と共有メモリ９との間に、バスインタ−フェ−ス１１，デコ−ダ１２，マルチプレクサ１３等が設けられており、本実施例においては、これらに加えてメモリアクセス許可フラグ部１４及びメモリアクセス許可判定回路１５が設けられている。
　前記メモリアクセス許可フラグ部１４は、ＲＡＭ（random access memory)によつて構成されており、たとえば、共有メモリ９のアドレス空間を複数ブロツクに分割して順次付与されたブロック番号をアドレス入力とし、ＲＡＭに設定されたアクセス許可フラグをデ−タ出力としている。すなわち、メモリアクセス許可フラグ部１４には、共有メモリ９の所定のアドレス空間に対してどのプロセッサがアクセス可能であるかを示すデ−タが書き込まれている。なお、ブロック番号は、アドレスの一部として割り当てられている。
　メモリアクセス許可フラグ部１４からのアクセス許可フラグは、共有バス５からバスインタ−フエ−ス１１を介して得られたプロセッサ番号とともにメモリアクセス許可判定回路１５に供給され、共有メモリ９へのアクセスが可能かどうかが判定される。そして、アクセス可と判定されたときは、ＮＡＮＤ回路１６を介してデコ−ダ１２の出力を共有メモリのチップイネ−ブル端子ＣＢに供給する。
　上述のメモリアクセス許可判定回路１５の構成例を第４図に示す。
　バスインタ−フェ−ス１１からの４ビットのプロセッサ番号は、デコ−ダ１７により第１表に示すように１６ビットの出力番号にデコ−ドされる。」（第３頁左上欄第４行〜右上欄第１５行）、
「そして、ＡＮＤ回路１８においてデコ−ダ１７からの出力番号の各ビットとアクセス許可フラグの各ビットとの間で各々ＡＮＤ演算がなされる。更に、ＡＮＤ演算の結果の全ビットをＯＲ回路１９においてＯＲ演算し、１が出力されればアクセス可、０が出力されればアクセス不可と判定する。」（第３頁左下欄の下から７〜２行）、
と説明されている。
（対比）
　本件発明と上記刊行物１記載の発明とを対比すると、
(i)上記刊行物１記載の発明は、共有メモリのアクセスに関し、プロセッサに応じて共有メモリの特定の領域へのアクセスを制限するようにしており、本件発明が、共有メモリのアクセスに関し、他のコンピュータ装置からのアクセスを禁止するアクセス不可領域を設定したとする点と実質的な差異はない。
(ii)上記刊行物１記載の発明においては、プロセッサが共通メモリをアクセスするに際して、まず、メモリアクセス許可フラグ部をアクセスしてメモリアクセス許可フラグを読み出し、そのフラグにより、アクセスしたアドレスが読み出しできないメモリ領域に対するものであると判定された場合には、当該プロセッサによるアクセス不可とするようにしており、本件発明が、各コンピュータ装置から共有メモリへのアクセス時には他のコンピュータ装置により設定された不可領域データを読み出すとともに、アクセスしたアドレスが読み出した不可領域データのアドレスに含まれるとアクセスを中止させるとする点と実質的な差異はない。
　したがって、本件発明と上記刊行物１記載の発明とは次の点で相違し、その余では一致する。
　共有メモリに関し、本件発明は複数のポートを有するものを用い、アクセス不可領域を各ポート毎に設定するとしているのに対し、上記刊行物１にはその点についての記載がない点、及び、本件発明においては、各コンピュータ装置の動作開始時に各ポートを通してアクセス不可領域を示す不可領域データを複数組ずつ共有メモリにそれぞれ書き込むとしているのに対し、上記刊行物１にはその点についての記載がない点
（相違点についての判断）
　しかるに、複数のポートを有するメモリは本件出願前普通に知られており、上記刊行物１記載の発明の共有メモリとして複数のポートを有するメモリを用いるとすることは当業者が適宜なし得ることにすぎない。そして、その際、各ポートと各コンピュータとは１対１に対応するのであるから、上記刊行物１記載の発明のメモリアクセス許可フラグ部において、プロセッサ毎にアクセス不可領域を設定することに代えてポート毎に設定するとすることは、当業者が適宜なし得ることにすぎない。
　また、上記刊行物１記載の発明のメモリアクセス許可フラグ部はＲＡＭで構成されており、このＲＡＭへのデータの設定がいつ行われたかの記述が上記刊行物１にはないが、コンピュータの環境設定をコンピュータの起動時に行うとすることは普通に行われていることであるから、上記刊行物１記載の発明において、ＲＡＭへのデータの設定を起動時に行うとすることは当業者が適宜なし得ることにすぎない。
　さらに、上記刊行物１記載の発明においては、ＲＡＭ部をメモリチップとは別に設けているが、同じメモリの所定の領域に、環境データやプログラム等を配置するといったことは普通に行われていることであるから、上記刊行物１記載の発明において、メモリアクセス許可フラグを共有メモリに設定することとし、プロセッサのアクセスの最初において当該フラグを読み出して所定の領域へのアクセスが可能かどうか判断するようにすることは、当業者が適宜なし得ることにすぎない。
（まとめ）
  したがって、本件発明は、上記刊行物１記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。