(57)【要約】本発明は、低消費電力、高速メモリとして期待されているＲＲＡＭの駆動電圧を低くし、かつ同じ抵抗変化を実現するための電気パルスの幅のバラツキを抑制する。本発明は、第１電極と、第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、この層の上に形成された第２電極と、を含み、上記層がペロブスカイト構造を含み、上記層が、第１電極および第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子、を提供する。【特許請求の範囲】
【請求項１】
第１電極と、前記第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、前記層の上に形成された第２電極と、を含み、
前記層がペロブスカイト構造を含み、
前記層が、前記第１電極および前記第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子。
【請求項２】
前記凹部および凸部から選ばれる少なくとも一方が、１００個／μｍ２以上の割合で存在する請求項１に記載の抵抗変化素子。
【請求項３】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項２に記載の抵抗変化素子。
【請求項４】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項１に記載の抵抗変化素子。
【請求項５】
前記第１電極および前記第２電極から選ばれるいずれか一方の電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第１電極および前記第２電極から選ばれる他方の電極との界面において、前記層が実質的に平坦である請求項１に記載の抵抗変化素子。
【請求項６】
前記第１電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第２電極との界面において、前記層が実質的に平坦である請求項５に記載の抵抗変化素子。
【請求項７】
前記第１電極との界面において、前記層が実質的に平坦であり、
前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有する請求項５に記載の抵抗変化素子。
【請求項８】
前記第１電極との界面および前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有する請求項１に記載の抵抗変化素子。
【請求項９】
前記層が多結晶体であり、前記凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する前記界面に接する前記多結晶体の結晶の数よりも多い請求項１に記載の抵抗変化素子。
【請求項１０】
前記層が、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＳｒｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３およびＬａＣｏＯ３から選ばれる少なくとも１種を含む請求項１に記載の抵抗変化素子。
ただし、ｘは、０＜ｘ＜１を満たす数値である。
【請求項１１】
第１電極と、前記第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、前記層の上に形成された第２電極と、を含み、
前記層がペロブスカイト構造を含み、
前記層が、前記第１電極および前記第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子の製造方法であって、
前記第１電極の表面上に前記層を形成する工程と、前記層の表面上に前記第２電極を形成する工程と、を含み、
前記第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、前記層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、から選ばれる少なくとも一方の工程をさらに含むことを特徴とする抵抗変化素子の製造方法。
【請求項１２】
前記層をスピンコート法により形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１３】
前記凹部および凸部から選ばれる少なくとも一方を、微粒子をマスクとするエッチングにより形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１４】
前記凹部および凸部から選ばれる少なくとも一方を、１００個／μｍ２以上の割合で形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１５】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上となるように形成する請求項１４に記載の抵抗変化素子の製造方法。
【請求項１６】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上となるように形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１７】
前記第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、
前記第１電極の表面上に、前記層の表面が実質的に平坦となるように前記層を形成し、
前記層の表面上に、凹部および凸部のいずれも形成することなく前記第２電極を形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１８】
前記層をスピンコート法により形成する請求項１７に記載の抵抗変化素子の製造方法。
【請求項１９】
前記第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、
前記第１電極の表面上に、前記凹部および凸部から選ばれる少なくとも一方に起因する凹部および凸部から選ばれる少なくとも一方が前記層の表面に表出するように、前記層を形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項２０】
前記第１電極の表面上に、凹部および凸部のいずれも形成することなく前記層を形成し、
前記層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含む請求項１１に記載の抵抗変化素子の製造方法。
【請求項２１】
前記層が多結晶体であり、前記凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する前記界面に接する前記多結晶体の結晶の数よりも多くなるように、前記凹部および凸部から選ばれる少なくとも一方を形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項２２】
前記層が、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＳｒｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３およびＬａＣｏＯ３から選ばれる少なくとも１種を含む請求項１１に記載の抵抗変化素子の製造方法。
ただし、ｘは、０＜ｘ＜１を満たす数値である。
【請求項２３】
請求項１に記載の抵抗変化素子と、前記抵抗変化素子に電気的に接続されたダイオードまたはトランジスタとを含む不揮発メモリ。
【請求項２４】
前記抵抗変化素子と前記ダイオードまたはトランジスタとをそれぞれ２以上含む請求項２３に記載の不揮発メモリ。
【請求項２５】
第１電極と、前記第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、前記層の上に形成された第２電極と、を含み、前記層がペロブスカイト構造を含み、前記層が、前記第１電極および前記第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子と、
前記抵抗変化素子に電気的に接続されたダイオードまたはトランジスタと、を含む不揮発メモリの駆動方法であって、
前記第１電極と前記第２電極との間に書き込み電気パルスを印加することにより、前記層の抵抗状態を低抵抗状態から高抵抗状態へと、またはその逆に、変化させるステップと、
前記層の抵抗状態が変化せず、かつ前記抵抗状態を読み出すことができる読み出し電気パルスを前記第１電極と前記第２電極との間に印加して前記層の抵抗状態を特定するステップと、を含むことを特徴とする不揮発メモリの駆動方法。
【請求項２６】
電圧４．０Ｖ以下の書き込み電気パルスの印加により前記層の抵抗状態を変化させる請求項２５に記載の不揮発メモリの駆動方法。
【請求項２７】
前記凹部および凸部から選ばれる少なくとも一方が、１００個／μｍ２以上の割合で存在する請求項２５に記載の不揮発メモリの駆動方法。
【請求項２８】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項２７に記載の不揮発メモリの駆動方法。
【請求項２９】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項２５に記載の不揮発メモリの駆動方法。
【請求項３０】
前記第１電極および前記第２電極から選ばれるいずれか一方の電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第１電極および前記第２電極から選ばれる他方の電極との界面において、前記層が実質的に平坦である請求項２５に記載の不揮発メモリの駆動方法。
【請求項３１】
前記第１電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第２電極との界面において、前記層が実質的に平坦である請求項３０に記載の不揮発メモリの駆動方法。
【請求項３２】
前記第１電極との界面において、前記層が実質的に平坦であり、
前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有する請求項３０に記載の不揮発メモリの駆動方法。
【請求項３３】
前記第１電極との界面および前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を含む請求項２５に記載の不揮発メモリの駆動方法。
【請求項３４】
前記層が多結晶体であり、前記凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する前記界面に接する前記多結晶体の結晶の数よりも多い請求項２５に記載の不揮発メモリの駆動方法。
【請求項３５】
前記層が、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＳｒｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３およびＬａＣｏＯ３から選ばれる少なくとも１種を含む請求項２５に記載の不揮発メモリの駆動方法。
ただし、ｘは、０＜ｘ＜１を満たす数値である。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、不揮発メモリ、スイッチング素子、整流素子等として使用可能な抵抗変化素子に関する。この素子は、特に、抵抗変化メモリ素子として、コンピュータ、携帯情報端末等に使用される記憶装置に有用である。
【背景技術】
【０００２】  コンピュータの多様化、高速化に伴い、リコンフィギュラブル論理ＬＳＩに対応するメモリが求められている。このようなメモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような揮発メモリではなく、不揮発メモリが望ましい。現在のところ、不揮発メモリとしては、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ等が用いられている。しかし、より自由度が高い記録再生に対応し、高速、大容量、低消費電力なメモリが必要とされており、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）といった、新しいメモリの開発が盛んとなっている。このような新しいメモリの一つとして、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、低消費電力、高速メモリとして期待されている。【０００３】  ＲＲＡＭは、記憶素子として、ＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）薄膜を用い、このＣＭＲ膜にパルス電圧を印加することによりＣＭＲ膜の電気抵抗が変化することを利用して、情報の記録再生を行う不揮発メモリである（例えば、米国特許第６２０４１３９号、米国特許第６４７３３３２号）。【０００４】  ＲＲＡＭが抱えている課題は主に２つである。１つは、印加電圧（駆動電圧）が高いこと、である。現在の技術では、印加すべき電気パルスの電圧は５Ｖ程度である。しかし、素子の高速化、低消費電力化のために低電圧化は必須である。もう１つは、電気パルス印加後の薄膜の抵抗のバラツキが大きいこと、換言すれば、同じ抵抗変化を実現するための電気パルスのパルス幅（時間）のバラツキが大きいこと、である。特にＣＭＲ薄膜として多結晶膜を用いる場合には、パルス幅のバラツキが大きくなる。
【発明の開示】
【０００５】  本発明は、電気パルスの印加により抵抗値が変化しうる層を含む抵抗変化素子の改良を目的とする。
【０００６】  本発明は、第１電極と、第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、この層の上に形成された第２電極と、を含み、上記層がペロブスカイト構造を含み、上記層が、第１電極および第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子、を提供する。
【０００７】  また、本発明は、上記抵抗変化素子の製造方法を提供する。この方法は、第１電極の表面上に上記層を形成する工程と、上記層の表面上に第２電極を形成する工程と、を含み、第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、上記層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、から選ばれる少なくとも一つの工程をさらに含む。
【０００８】  さらに、本発明は、上記抵抗変化素子を含む不揮発メモリを提供する。この不揮発メモリは、上記抵抗変化素子と、この抵抗変化素子に電気的に接続されたダイオードまたはトランジスタとを含む。
【０００９】  またさらに、本発明は、上記不揮発メモリの駆動方法を提供する。この方法は、第１電極と第２電極との間に書き込み電気パルスを印加することにより、上記層の抵抗状態を低抵抗状態から高抵抗状態へと、またはその逆に、変化させるステップと；上記層の抵抗状態が変化せず、かつ上記抵抗状態を読み出すことができる読み出し電気パルスを第１電極と第２電極との間に印加して上記層の抵抗状態を特定するステップと、を含む。この駆動方法では、電圧４．０Ｖ以下の電気パルスの印加により上記層の抵抗状態を変化させてもよい。
【００１０】  本発明の抵抗変化素子では、電気パルスの印加により抵抗値が変化しうる層（以下「情報記憶層」ということがある）の面に凹部および／または凸部が形成されているため、その周辺では電気パルスの印加に伴う層の局部的な状態変化が誘起されやすい。この局部的な状態変化は情報記憶層の他の部分に伝播し、その結果、従来よりも低い電圧のパルスで層全体の抵抗状態を変化させることができる。また、情報記憶層の状態変化の契機となる凹部および／または凸部により、この層の抵抗状態を変化させるための電気パルスの幅のバラツキを抑制することも可能となる。
【図面の簡単な説明】
【００１１】［図１］図１は、本発明の抵抗変化素子の一例を示す断面図である。
［図２］図２は、本発明の抵抗変化素子の別の一例を示す断面図である。
［図３］図３Ａ，Ｂは、それぞれ、凹部の形状および配置の例を示す情報記憶層の斜視図である。
［図４］図４は、凹部および凸部の形状および配置の例を示す情報記憶層の斜視図である。
［図５］図５Ａ〜Ｃは、それぞれ、本発明の製造方法の一例の各工程を示す断面図である。
［図６］図６Ａ〜Ｃは、それぞれ、本発明の製造方法の別の一例の各工程を示す断面図である。
［図７］図７Ａは、不揮発メモリの回路の一例を示す部分回路図であり、図７Ｂは、図７Ａの部分拡大図である。
［図８］図８は、本発明の不揮発メモリの一例を示す断面図である。
［図９］図９は、本発明の不揮発メモリの別の一例を示す断面図である。
［図１０］図１０Ａ〜Ｄは、それぞれ、実施例１で実施した各工程を示す断面図である。
［図１１］図１１Ａ〜Ｃは、それぞれ、実施例４で実施した各工程を示す断面図である。
［図１２］図１２Ａ〜Ｃは、それぞれ、実施例５で実施した各工程を示す断面図である。
［図１３］図１３Ａ〜Ｄは、それぞれ、実施例６で実施した各工程を示す断面図である。
【発明を実施するための最良の形態】
【００１２】  以下、図面を参照しながら、本発明の抵抗変化素子の実施形態について説明する。【００１３】  図１は、本発明の抵抗変化素子の一例を示し、この素子では、基板１０上に、下部電極１１、情報記憶層１２、上部電極１３がこの順に形成され、情報記憶層１２と上部電極１３との間の界面１９に凹部１５が形成されている。なお、「ペロブスカイト構造」は、層状ペロブスカイト構造であってもよい。【００１４】  情報記憶層１２は、マンガン、コバルト、チタン、ニッケル、クロム、バナジウムおよび銅から選ばれる少なくとも１種を含む酸化物、であることが好ましく、例えば、Ｐｒ１−ｘＣａｘＭｎＯ３（以下「ＰＣＭＯ」と略す；以下の酸化物も同様の略称を併記）、Ｌａ１−ｘＳｒｘＭｎＯ３（ＬＳＭＯ）、Ｌａ１−ｘＣａｘＭｎＯ３（ＬＣＭＯ）およびＬａＣｏＯ３から選ばれる少なくとも１種を含むとよい。ただし、ｘは、０＜ｘ＜１を満たす数値であり、ＬＳＭＯでは好ましくは０＜ｘ≦０．５である。【００１５】  情報記憶層１２は、単結晶体であっても多結晶体であってもよい。一般に、単結晶体は特性に優れ、多結晶体は量産に適している。この層は、互いに異なるペロブスカイト構造を有する酸化物の積層体から構成されていてもよい。【００１６】  情報記憶層１２の形成方法に制限はなく、スパッタリング法、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法に代表される種々の物理的、化学的な方法を用いることができる。【００１７】  単結晶体である層１２の形成方法としては、ＰＬＤ法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ、パルス・レーザー蒸着法）が好ましい。情報記憶層１２としてＰＣＭＯ単結晶体を形成する場合、基板１０としてはＬａＡｌＯ３（ＬＡＯ）基板が適している。ＬＡＯ基板を用いる場合には、情報記憶層１２を単結晶成長させるためのバッファ層、さらには下部電極１１、としての機能を有する層としてＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜を形成するとよい。【００１８】  一方、多結晶体を成長させる場合には、例えば、基板１０とする熱酸化膜付きシリコン基板上に、下部電極１１として白金（Ｐｔ）薄膜を形成し、その上に、スピンコート法等により、情報記憶層１２を形成すればよい。なお、ペロブスカイト構造を成長させるための面は、ＰｔまたはＩｒにより構成することが好ましい。【００１９】  情報記憶層１２の膜厚は、１０ｎｍ以上６００ｎｍ以下、特に５０ｎｍ以上２００ｎｍ以下が好ましい。情報記憶層１２が薄いと、この層の抵抗変化を誘起しやすい。これを考慮し、層１２の膜厚を１５０ｎｍ以下としてもよい。【００２０】  基板１０の材料の好ましい例には、上述のシリコン、ＬＡＯの他に、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＡｓ，ＧａＡｓ，ＳｒＴｉＯ３，サファイア，ＭｇＯ等が含まれる。また、電極１１，１３の材料の好ましい例には、上述のＹＢＣＯ，Ｐｔ，Ｉｒの他に、Ａｇ，Ａｕ，Ｃｕ，ＬａＳｒＣｏＯ３，ＲｕＯ２，ＩｒＯ２，ＳｒＲｕＯ３，Ａｌ，Ｔａ，ＴａＳｉＮ，ＭｏＮ等が含まれる。【００２１】  情報記憶層１２とこれに隣接する層（隣接層）との間には、２つの界面１８，１９が存在する。図１に示した構成では、隣接層は、第１電極（下部電極）１１，第２電極（上部電極）１３である。情報記憶層１２は、これら隣接層１１，１３との間の２つの界面１８，１９のいずれか一方、または両方に、凹部および／または凸部を有する。この例では、情報記憶層１２は、上部電極１３との間の上方界面（上面）１９に２以上の凹部１５を有するが、下部電極１１と間の下方界面（下面）１８には凹部および凸部のいずれも有しない。【００２２】  図２に示した構成では、情報記憶層１２は、上面１９に２以上の凸部１６を有し、下面１８には凹部も凸部も有しない。この例では、情報記憶層１２と上部電極１３との間に、凸部１６により生じた凹凸を緩和する平坦化層１７が介在している。このように、情報記憶層１２と隣接層１１，１３との界面には、凹部１５および／または凸部１６により生じた層１２の面の粗さを緩和する平坦化層１７を配置してもよい。平坦化層１７を配置すると、上部電極１３その他の層を平坦な面の上に積層することができる。【００２３】  平坦化層１７は、導電体、半導体、絶縁体のいずれであってもよい。平坦化層１７に用いうる好ましい絶縁体としては、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３が挙げられるが、有機物絶縁体を用いても構わない。【００２４】  凹部１５および凸部１６の数および配置に制限はない。例えば、情報記憶層１２は、図３Ａに示したように、規則的に配列した凹部１５を有していてもよく、図３Ｂに示したように、不規則に配列した凹部１５を有していてもよい。凹部１５および凸部１６の形状も図示したような円柱に限られるわけではない。情報記憶層１２は、例えば、図４に示したように、所定方向に伸長する凹部２５および凸部２６を有していても構わない。【００２５】  凹部１５，２５および／または凸部１６，２６の大きさは、本件発明による効果が得られる限り特に制限されないが、一般に、凹部（凸部）の深さ（高さ）は、情報記憶層１２の膜厚の１／１００以上とするとよい。ただし、抵抗変化を引き起こす有効な起点を層１２に確実に発生させるためには、凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、層１２の膜厚の１／４０以上、特に１／１０以上、であることが好ましい。【００２６】  凹部１５，２５および／または凸部１６，２６の単位面積当たりの個数、換言すれば面密度、にも制限はない。ただし、情報記憶層１２が多結晶体である場合には、凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する界面に接する多結晶体を構成する結晶の数よりも多いことが好ましい。情報を書き込むための電気パルスの低電圧化と、その幅（時間）のバラツキの抑制とを確実に行うためである。層１２が単結晶体である場合にも、凹部１５，２５および／または凸部１６，２６の面密度は上記程度に高いほうがよい。【００２７】  具体的には、情報記憶層１２の界面１８，１９において、凹部および凸部から選ばれる少なくとも一方は、１００個／μｍ２以上、さらには１０００個／μｍ２以上、特に１００００個／μｍ２以上、の割合で存在することが好ましい。【００２８】  凹部１５，２５および／または���部１６，２６では、情報記憶層１２に歪みが生じやすく、結晶欠陥やディスロケーションが形成されやすい。電圧の印加時には、これらが構造的起点となって、層１２の抵抗状態の変化が引き起こされると考えられる。層１２では、その一部に抵抗状態が変化するのに十分な電圧が印加されるとその部分で抵抗状態が変化し、その変化が周辺部に伝播していく。こうして、凹部１５，２５および／または凸部１６，２６がある場合には、これら凹部、凸部がない場合よりも低い電圧により、層１２の抵抗状態が変化すると考えられる。【００２９】  凹部１５，２５および／または凸部１６，２６は、レジスト露光、物理的または化学的ミリング、蒸着といった一般的なリソグラフィー技術を用いて形成することができる。【００３０】  以下、凹部１５，２５および／または凸部１６，２６の形成方法の好ましい例として、微粒子を用いる方法を、図５Ａ〜Ｃを参照しながら説明する。【００３１】  例えば熱酸化膜をその表面に有するＳｉ基板５０上に、下部電極５１を形成する。下部電極５１の好ましい材料としてはＰｔを例示できる。次に、下部電極５１の表面５１ａに微粒子５４を分散させる。この状態で、下部電極５１の表面を、例えばイオン銃を用いた物理的エッチング装置を用い、アルゴンイオンのようなイオン５７により照射する（図５Ａ）。【００３２】  このイオン照射により、微粒子５４をマスクとして、その周囲にエッチングを施しながら微粒子５４もエッチングして除去する。こうして、下部電極５１の表面５１ａに凸部５１ｂが形成される（図５Ｂ）。【００３３】  引き続き、情報記憶層５２および上部電極５３を形成する（図５Ｃ）。これらの層５２，５３の表面には、凸部５１ｂを反映した凸部５６，５３ｂが現れる。こうして、情報記憶層５２には、その下面５８に凹部（下部電極５１の凸部５１ｂを反映した凹部）５５が、その上面５９に凸部５６がそれぞれ形成される。【００３４】  図５Ａ〜Ｃに示した例では微粒子５４を除去したが、微粒子５４の一部または全部を残してもよい。【００３５】  図６Ａ〜Ｃに微粒子を用いて凹凸を形成する別の例を示す。【００３６】  この例では、基板６０および下部電極６１上に形成された情報記憶層６２の表面６２ａに微粒子６４を分散させ、表面６２ａにイオン６７を照射する（図６Ａ）。このイオン照射により、情報記憶層６２の表面６２ａに凸部６６が形成される（図６Ｂ）。この例では、微粒子６４を除去せずに残存させた状態で上部電極６３を形成するため、微粒子６４は、情報記憶層６２の凸部６６上で上部電極６３内に埋め込まれる（図６Ｃ）。情報記憶層６２は、その下面６８には凹部も凸部も有しないが、その上面６９には凸部６６を有する。この例示においても、上部電極６３の表面６３ａには、微粒子６４の上方に凸部６３ｂが形成される。【００３７】  残存した微粒子６４が金属等の導電性材料である場合、微粒子６４は電極６３の一部として機能する。ただし、微粒子６４は有機物、酸化物等の絶縁体であってもよい。微粒子は、この後のプロセスや利用環境等で他の物質と反応するといった問題を引き起こさない限り、残存させて構わない。【００３８】  上部電極５３，６３の表面に現れる凸部５３ｂ，６３ｂ��その後の素子形成プロセスにおいて支障となる場合には、これら凸部５３ｂ，６３ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）やクラスターイオンビームエッチング等の手法を用いて除去し、上部電極５３，６３の表面を平坦化してもよい。【００３９】  なお、後述するように、情報記憶層５２，６２をスピンコート法により形成すれば、層５２，６２の表面に形成される凹凸を緩和、さらには実質的に平坦化、することが可能となる。情報記憶層５２，６２の表面を平坦化すべき場合には、層５２，６２をスピンコート法により形成するとよい。【００４０】  微粒子５４，６４を用いる方法は、小さい凹部５５および／または凸部５６，６６を多数形成するのに適している。本発明では、凹部および凸部から選ばれる少なくとも一方を、微粒子をマスクとするエッチングにより形成することが推奨される。【００４１】  上記の例示では、凹凸を形成する加工を、情報記憶層６２の表面６２ａまたは下部電極５１の表面５１ａ、に対して行った。ただし、凹凸を形成する加工は、必ずしもこれら表面５１ａ，６２ａに直接行わなくてもよい。【００４２】  例えば、下部電極（第１電極）５１の表面５１ａに凹部および／または凸部を形成するために、基板５０の表面を加工してこの表面に凹凸を付与し、この凹凸に起因する凹凸が表面５１ａに表出するように下部電極５１を形成してもよい。これに代えて、基板５０の上に下部電極５１の一部を形成し、その表面を加工して凹凸を付与し、この凹凸に起因する凹凸が表面５１ａに反映されるように下部電極５１の残部を形成してもよい。これと同様、情報記憶層６２の表面６２ａへの凹部および／または凸部の形成を、当該表面６２ａの下部構造に凹凸を付与することにより行っても構わない。下部構造を反映する表面を有する膜は、スパッタリング法、ＣＶＤ法等により容易に形成できる。【００４３】  このように、情報記憶層または第１電極（下部電極）の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を、当該表面の下方に位置する表面（下方表面）に凹部および／または凸部を形成する工程と、形成した凹部および／または凸部に起因する凹部および／または凸部が当該表面に反映するように当該表面と下方表面との間に介在する膜を形成する工程と、を含む方法により行ってもよい。【００４４】  下部電極５１，６１、上部電極５３，６３および情報記憶層５２，６２が、多層であってもよいことにも留意すべきである。例えば、下部電極５１、６１は、相対的に厚い膜と、この膜と情報記憶層５２，６２との間に介在する相対的に薄い膜との２重構造を有していてもよい。この場合、相対的に薄い膜を形成する主目的にかかわらず、これらの膜が下部電極として作用する限り、相対的に薄い膜は、相対的に厚い膜とともに下部電極を構成する。【００４５】  微粒子５４，６４の直径は、形成すべき凹部（凸部）の大きさに応じて適宜選択すればよいが、１ｎｍ以上、好ましくは２ｎｍ以上、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは１０ｎｍ以下、が適している。微粒子は、有機物であっても無機物であってもよい。【００４６】  微粒子としては、例えば、保護コロイドで凝集しないように制御された１ｎｍ程度から数十ｎｍの大きさのＡｕ，Ｃｏ，Ｆｅ，Ｐｔ等の金属微粒子をオレイン酸等の有機物を用いてコロイド状にして安定化したものを用いることができる。この微粒子は、いわゆる自己組織化といわれる方法で基板に分散させればよい（例えば特開２０００−５４０１２号公報参照）。有機物を用いる微粒子としては、ブロックコポリマーやグラフトコポリマーを用いたものが知られている（例えば、Ｍ．Ｐａｒｋ  ｅｔ  ａｌ．，Ｓｃｉｅｎｃｅ，ｖｏｌ．２７６，ｐｐ１４０１−１４０６、特開２００１−１５１８３４号公報参照）。【００４７】  上記例示のように、情報記憶層は、その上下の面（界面）に凹部および／または凸部を有してもよく、いずれか一方の面のみに凹部および／または凸部を有していてもよい。前者の場合、下部電極（第１電極）との界面および上部電極（第２電極）との界面において、情報記憶層は凹部および凸部から選ばれる少なくとも一方を有する。後者の場合、下部電極（第１電極）および上部電極（第２電極）から選ばれるいずれか一方の電極との界面において、情報記憶層は凹部および凸部から選ばれる少なくとも一方を有し、下部電極（第１電極）および上部電極（第２電極）から選ばれる他方の電極との界面において、この層は実質的に平坦である。【００４８】  良質の情報記憶層を成長させるためには、情報記憶層の下部電極側の面は実質的に平坦であることが好ましい（図１、図２、図６Ｃ）。これを考慮すると、下部電極（第１電極）との界面において、情報記憶層が実質的に平坦であり、上部電極（第２電極）との界面において、この層が凹部および凸部から選ばれる少なくとも一方を有することが好ましい。【００４９】  この好ましい構造は、例えば、下部電極（第１電極）の表面上に、凹部および凸部のいずれも形成することなく情報記憶層を形成し、換言すれば実質的に平坦な下部電極の表面上に情報記憶層を形成し、この層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含む方法により得ることができる。【００５０】  情報記憶層の上に良質の上部電極その他の層を積層するためには、情報記憶層の上部電極側の面は実質的に平坦であることが好ましい。これを考慮すると、下部電極（第１電極）との界面において、情報記憶層が凹部および凸部から選ばれる少なくとも一方を有し、上部電極（第２電極）との界面において、この層が実質的に平坦であることが好ましい。【００５１】  この好ましい構造は、例えば、下部電極（第１電極）の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、この電極の表面上に、情報記憶層の表面が実質的に平坦となるように（例えばスピンコート法により）この層を形成し、この層の表面上に、凹部および凸部のいずれも形成することなく上部電極（第２電極）を形成する方法によって得ることができる。【００５２】  本発明の方法は、上記の例示に限られず、例えば、下部電極（第１電極）の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、この電極の表面上に、上記凹部および凸部から選ばれる少なくとも一方に起因する凹部および凸部から選ばれる少なくとも一方が情報記憶層の表面に表出するように、情報記憶��を形成する方法であってもよい（図５Ａ〜Ｃ参照）。【００５３】  以下、抵抗変化素子の動作について説明する。【００５４】  初期状態として、情報記憶層１２，５２，６２が低抵抗状態にあるとする。この状態で、例えば下部電極１１，５１，６１を０電位に落とし、上部電極１３，５３，６３に電圧ＶＷ（Ｖ）の電気パルスを所定時間印加すると、層１２，５２，６２が高抵抗状態へと変化して抵抗値が増大する。高抵抗状態にある情報記憶層１２，５２，６２について、例えば上部電極１３，５３，６３を０電位に落とし、下部電極１１，５１，６１に電圧ＶＷ（Ｖ）の電気パルスを所定時間印加すると、層１２，５２，６２が低抵抗状態へと変化する。【００５５】  このように、層１２，５２，６２の抵抗状態は、この層の２つの面の間に電気パルスを印加することにより可逆的に変化する。層１２，５２，６２の抵抗状態は電気パルスを印加しなくても維持されるため、この層を含む素子は不揮発メモリとして使用できる。【００５６】  情報記憶層１２，５２，６２の抵抗状態は、この層の抵抗状態が変化しない大きさである電圧ＶＲ（Ｖ）（ＶＲ＜ＶＷ）の電気パルスを印加して、電流値を読み取ることにより、特定できる。この電気パルスの極性はいずれでもよい。【００５７】  例えば、高抵抗状態が「１」に、低抵抗状態が「０」にそれぞれ対応すると定義すると、この抵抗変化素子には、電圧ＶＷ（Ｖ）の電気パルスを印加することにより「１」が記録され、電圧−ＶＷ（Ｖ）の電気パルスを印加することにより「０」が記録されることになる。この記録情報は、電圧ＶＲ（Ｖ）の電気パルスの印加により再生できる。なお、電圧ＶＷ（Ｖ）、−ＶＷ（Ｖ）の絶対値は同じでなくてもよく、それぞれの記録に要する電圧を考慮して定めればよい。【００５８】  この抵抗変化（メモリ）素子は、トランジスタ、ダイオード等の半導体素子と組合わされることにより、１ビットのセルを構成し、さらにこのセルが多数組合されて、多ビットのメモリセルが構成される。本発明は、本発明による抵抗変化素子と、ダイオードまたはトランジスタとをそれぞれ２以上含む不揮発メモリ、も提供する。【００５９】  図７Ａに不揮発メモリの回路を例示する。図７Ｂは、図７Ａの部分拡大図である（図７Ｂにおいてｎは図７Ａに示された整数）。図示したように、不揮発メモリでは、抵抗変化素子と、トランジスタ（またはダイオード）とを電気的に直列に接続するとよい。この不揮発メモリの動作を以下に例示する。【００６０】  低抵抗状態「０」となっている抵抗変化素子（メモリ素子）Ｒｎに「１」を書き込む場合には、この素子に対応するワードラインＷＬｎに所定の電圧ＶＧを印加してトランジスタＴＲｎのゲートをオン状態にする。その状態で、共通ラインＣＬｎを接地して、ビットラインＢＬｎに所定の電圧ＶＷを印加する。こうして、一旦メモリ素子Ｒｎに「１」が記録されると、ＣＬｎ、ＢＬｎ、ＷＬｎのいずれにも電気的なエネルギーを供給することなく、「１」の状態を保持できる。【００６１】  このメモリ素子Ｒｎに「０」を書き込む、つまり初期化する場合には、ワードラインＷＬｎに上記所定の電圧ＶＧを加えてトランジスタＴＲｎをオンとした状態で、ビットラインＢＬｎを接地��て共通ラインＣＬｎに所定の電圧ＶＷを加える。【００６２】  再生する場合には、ワードラインＷＬｎに電圧を加えてトランジスタＴＲｎをオンとした状態で、共通ラインＣＬｎを接地してビットラインＢＬｎに所定の電圧ＶＲ（ＶＲ＜ＶＷ）を加えてＢＬｎに流れる電流を読み取る。これによってＲｎの抵抗値を特定し、その抵抗値が、低抵抗状態「０」に相当するか、高抵抗状態「１」に相当するか、を判別する。【００６３】  上記例示では、「１」と「０」の２値状態で記録再生を行う場合について説明したが、抵抗変化素子における抵抗変化のダイナミックレンジが広い場合、即ち、抵抗の変化量が大きく、かつ、それぞれの抵抗値に対する電圧制御が可能な場合、例えば、パルス電圧幅（時間）によって抵抗値を多段階に制御できる場合、には多値の記録も可能である。【００６４】  図８に、図７Ｂに示した不揮発メモリの構成の一例を示す。このメモリには、２つの抵抗変化素子８と、これら２つの素子８にそれぞれ接続する２つのトランジスタ７が含まれている。トランジスタ７は、それぞれｐ型シリコン基板８０内に形成されたｎ型部であるソースおよびドレイン７１と、絶縁膜７４中に形成されたゲート電極７２とを含んでおり、２つのトランジスタが共有するソース（ドレイン）７１には、共通ラインに接続する取り出し電極７３が接続している。抵抗変化素子８は、それぞれソースまたはドレイン７１上に形成された下部電極８１、情報記憶層８２、およびビットラインを兼ねる上部電極８３を含んでいる。【００６５】  図９に、トランジスタに代えてダイオードを用いた不揮発メモリの構成の一例を示す。このメモリには、２つの抵抗変化素子８と、これら２つの素子８にそれぞれ接続する２つのダイオード９が含まれている。ダイオード９は、ｐ型シリコン基板８０内に形成されたｎ型部７１と、ｎ型部７１内に形成されたｐ型部７５との接続を含んでいる。抵抗変化素子８は、それぞれｐ型部７５上に形成された下部電極９１、情報記憶層９２、および上部電極９３を含み、図８と同様、絶縁層７４内に配置されている。【００６６】  図９に示したメモリでは、共通電極７６の電位が上部電極９３の電位よりも高い電位差を生じさせても、ｎ型部７１とｐ型部７５とのｎｐ接合により電流はほとんど流れない（オフ状態）。一方、逆の電位差を電極７６，９３に与えると、ｐｎ接合に沿って電流が流れる（オン状態）。【００６７】  なお、上記の例示では、すべて、一対の電極１１，１３；５１，５３；６１，６３；８１，８３：９１，９３は、すべて情報記憶層１２；５２；６２；８２；９２における互いに対向する面（上面および下面）にのみ接するように配置されていたが、電極の配置はこれに限定されない。電極は、情報記憶層の側面にその一部または全部が接するように配置されていてもよい。【００６８】  以下、実施例により、本発明をさらに具体的に説明する。
【実施例１】
【００６９】  図１０Ａ〜Ｄに示した手順に沿って抵抗変化素子を作製した。【００７０】  まず、熱酸化法により表面に酸化膜を形成したｐ型シリコン基板１００上に、下部電極１０１として厚さ５００ｎｍのＰｔ膜をスパッタリング法により成膜した。次いで、分子量６５０００のポリスチレン（ＰＳ）と分子量１３２００のポリメタクリル酸メチル（ＰＭＭＡ）とからなるジブロックコポリマーを合成し、これを溶媒とするプロピレングリコールモノエチルエーテルアセテート（ＰＧＭＥＡ）に溶かし、スピンコート法で下部電極１０１上に塗布した。【００７１】  溶媒を気化させた後、１００〜２００℃程度で加熱することにより、ジブロックコポリマーのミクロ層分離を進行させた。層分離後のポリマー層２０１は、エッチング耐性のあるＰＳ部２０４と、その周りを囲むＰＭＭＡ部２０３とから構成されることになる（図１０Ａ）。【００７２】  さらに、ＣＦ４ガス（０．０１ｔｏｒｒ：約１．３３Ｐａ）を用いてリアクティブイオンエッチング（ＲＩＥ）を行い、イオン１０７照射によりＰＳ部２０４をマスクとしてＰＭＭＡ部２０３を選択的にエッチングした（図１０Ｂ）。エッチングは下部電極１０１の表面の一部が後退するまで行い、残存したＰＳ部２０４は酸素アッシングにより除去した（図１０Ｃ）。下部電極１０１上には、直径約１２ｎｍ、高さ約１５ｎｍの突起（凸部）が１μｍ当たり７００個程度の密度でほぼ等間隔に形成されていた。【００７３】  引き続き、スピンコート法を用い、情報記憶層１０２として膜厚約２００ｎｍのＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）膜を形成し、さらに、スパッタリング法を用い、上部電極１０３としてＰｔ膜を形成した（図１０Ｄ）。こうして、下部電極１０１側の界面（下面）１０８に深さ約１５ｎｍ、面密度約７００個／μｍ２の凹部１０５を有し、上部電極１０３側の界面（上面）１０９が実質的に平坦である情報記憶層１０２を有する抵抗変化素子Ａ３を得た。【００７４】  情報記憶層（ＰＣＭＯ膜）１０２が上部電極１０３側において実質的に平坦な面を有していたのは、この層をスピンコート法により形成したため、この面が下部構造を反映しなかったからである。このように、成膜後に工程を追加することなく、下面に凹凸を有し、上面が平坦である情報記憶層１０２を形成することも可能である。【００７５】  ブロックコポリマーの組成および分子量、その他の作製条件を調整すれば、凹部１０５の形状および面密度を制御できる。こうして、凹部１０５の深さおよび面密度を制御した素子Ａ１〜Ａ２，Ａ４〜Ａ９を作製した。比較のため、凹部１０５がない情報記憶層１０２を有する素子Ｂも作製した。【００７６】  各抵抗変化素子の上下の電極間に電位差を生じさせる電気パルスを与え、１００倍以上の抵抗変化が生じる最低電圧を測定した。電気パルスの幅（時間）は５０ｎｓとした。結果を表１に示す。なお、表１に示したデータは、各１０個の試料についての測定値の平均値である。【００７７】
2005041303.tif 000002
【００７８】  素子Ａ１〜Ａ４，Ｂについての測定結果より、情報記憶層の厚さの１／１００程度の深さの凹部があれば電圧の低減効果が明確に認められること（素子Ａ１と素子Ｂとの対比）、および４．０Ｖ未満の電圧による情報の記録には情報記憶層の厚さの１／４０以上（本実施例では５ｎｍ以上）の深さの凹部の存在が好ましいこと（素子Ａ２〜Ａ４）、がわかる。【００７９】  素子Ａ３，Ａ５〜Ａ８，Ｂについての測定結果より、面密度が５０個／μｍ２程度の凹部があれば電圧の低減効果が明確に認められること（素子Ａ５と素子Ｂとの対比）、４．０Ｖ未満の電圧による情報の記録には１００個／μｍ２以上の面密度が好ましいこと（素子Ａ３，Ａ６〜Ａ８）がわかる。【００８０】  なお、素子Ａ２，Ａ５，Ａ６では、凹部１０５の面密度が、多結晶体である情報記憶層１０２を構成する結晶の界面１０８における面密度を上回っていた。【００８１】  凹部の形成により情報の書き込みに必要な電圧は３Ｖ程度にまで減少することが確認された（素子Ａ９）。消費電力が電圧の２乗にほぼ比例することを考慮すると、この書き込み電圧の減少は、メモリ装置における消費電力の大幅な削減が可能となることを意味している。【００８２】  次いで、上記で作製した各素子Ａ１〜素子Ａ９、素子Ｂに表１に記載した最低電圧の電気パルスを加え、１００倍以上の抵抗変化が実現できたパルス幅（時間）を各素子Ａ１〜素子Ａ９、素子Ｂについて測定した。素子Ａ１〜素子Ａ９、素子Ｂは、実施例１と同様、それぞれ１０個用意した（すなわち、全体としては１０×１０＝１００個用意した）。パルス幅は１０ｎｓずつ増加させた。パルス幅の最小値（１０個の素子のうち、少なくとも１つの素子の抵抗状態が変化したパルス幅）、最大値（１０個の素子の全ての素子の抵抗状態が変化したパルス幅）、および最小値と最大値との差を、印加した電圧とともに、表２に示す。【００８３】
2005041303.tif 000003
【００８４】  素子Ａ１〜Ａ９と素子Ｂとの測定結果の対比から理解されるように、情報記憶層の面に凹部を形成することにより、電気パルスの幅のバラツキ（すなわち、凹部深さおよび凹部面密度が同じ１０個の素子における最大パルス幅と凹部深さおよび凹部面密度が同じ１０個の素子における最小パルス幅との間の差）は格段に小さくなった。同一の抵抗変化素子の間で電気パルスの幅にバラツキがあること自体は現状の技術ではやむを得ないことであるが、このバラツキを小さくすることは、この素子を量産し、実用化する上ではきわめて重要である。【００８５】  以下、実施例２〜６では、実施例１と同様にして実施した工程についてはその説明を省略する。
【実施例２】
【００８６】  図７Ａ，Ｂおよび図８を参照して上記で説明した不揮発メモリを作製した。ただし、抵抗変化素子８を実施例１とほぼ同様にして作製したため、情報記憶層８２の凹凸は、図８とは異なり、上部電極８３側の界面ではなく下部電極８１側の界面に存在する。素子８は、実施例１の素子Ａ１またはＡ４と同様にして作製した。ｎ型部７１を形成するための不純物としてはＰ（リン）を、ゲート電極７２としてはＰをドープしたポリシリコンを、取り出し電極７３および上部電極８３としてはＣｕを、絶縁層７４としてはＳｉＯ２をそれぞれ用いた。【００８７】  この不揮発メモリをアレイとして、図７Ａに示した回路を構成した。そして、上記で説明したとおりに、書き込み電圧ＶＷ４Ｖ、パルス幅５０ｎｓの電気パルスを用いて低抵抗状態にある１つの素子Ｒｎに「１」を書き込み、その後、同じ電気パルスを用いて高抵抗状態にある上記素子に「０」を書き込んだ。「１」または「０」の書き込みの後に読み出し電圧１Ｖの電気パルスを用い、素子の抵抗を読み取った。素子Ａ４を形成した場合、高抵抗状態と低抵抗状態との間において、抵抗変化素子の抵抗値には約１５０倍の差があった。これに対し、従来の素子Ａ１を形成した場合の抵抗値の差は３０倍程度にとどまった。
【実施例３】
【００８８】  図５Ａ〜Ｃと同様の手順により抵抗変化素子を作製した。ただし、実施例１と同様のスピンコート法により情報記憶層５２を形成したため、図５Ｃとは異なり、情報記憶層５２の上部電極５３側の界面５９および上部電極の表面は平坦となった。ここでは、Ｃｏ微粒子のコロイド溶液を塗布して微粒子５４を配置した。このコロイド溶液は、以下のように作製した。【００８９】  オレイン酸およびトリアルキルホスフィンをフェニルエーテルに溶解させ、２００℃に加熱した。２００℃でジコバルトオクタカルボニルのフェニルエーテル溶液を加えて攪拌した。溶液を室温まで冷却した後、メタノールを加えてＣｏ微粒子を沈殿させた。沈殿物を遠心分離器で分離してから、再度、沈殿物をオレイン酸の存在下でヘキサンに溶解させた。こうして直径約８ｎｍのＣｏ微粒子のコロイド溶液を得た。【００９０】  このコロイド溶液を下部電極５１上に滴下すると、特別の手段を用いなくても、微粒子５４は下部電極５１の表面５１ａ上にほぼ均一に分散される。これは、金属がコロイド状となっているため、凝集することなく自己組織化するためである。次いで、酸素アッシングで有機物を取り除き、下部電極５１上に微粒子５４が分散された状態とした（図５Ａ）。【００９１】  さらに、イオンミリングによりイオン５８を照射してエッチングすることにより微粒子５４を除去するとともに凸部５１ｂを形成した（図５Ｂ）。凸部５１ｂは、高さ約８ｎｍ、直径約１０ｎｍ、面密度約１０００個／μｍ２であった。引き続き、情報記憶層５２、上部電極層５３を順次成膜した（図５Ｃ）。【００９２】  上記の製法でも、Ｃｏ微粒子の大きさや密度を調整することにより、情報記憶層５２に形成される凹部の深さ、面密度等を制御できる。これらを制御しながら、実施例１と同様の測定を行ったところ、凹部５５の深さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【実施例４】
【００９３】  図１１Ａ〜Ｃに示した手順に従って、抵抗変化素子を作製した。【００９４】  この実施例では、基板１１０上に形成した下部電極１１１の表面ではなく、さらにその上に形成した情報記憶層１１２の表面を加工し、この層１１２の上面１１９に凸部１１６を形成した。この層１１２の下面１１８は平坦であった。凸部１１６は、実施例１と同様、ＰＳとＰＭＭＡとからなるブロックコポリマーを用いて形成したポリマー層２０１のＰＳ部２０４をマスクとし、ＰＭＭＡ部２０３をエッチングすることにより形成した。上部電極１１３の形成も実施例１と同様にして行った（図１１Ａ〜Ｃ）。【００９５】  こうして得た抵抗変化素子について、凸部１１６の高さおよび面密度を制御しながら実施例１と同様の測定を行ったところ、凸部１１６の高さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【実施例５】
【００９６】  図１２Ａ〜Ｃに示した手順に従って、抵抗変化素子を作製した。【００９７】  この実施例においても、基板１２０上に形成した下部電極１２１の表面ではなく、情報記憶層１２２の表面を加工した。なお、本実施例では、情報記憶層１２２（ＰＣＭＯ膜）の膜厚を約１００ｎｍとした。【００９８】  本実施例における凹部の形成方法を説明する。まず、情報記憶層１２２上に所定の開口３０３を有するレジストパターン３０１をＸ線リソグラフィー法により形成した。ここで、開口部３０３は、約２０ｎｍ×２０ｎｍの大きさとし、約５０ｎｍ間隔でマトリックス上に配置した。【００９９】  次いで、レジストパターン３０１をマスクとしてアルゴンイオン３０７によりイオンミリングを実施することにより、開口部３０３から露出した部分において情報記憶層１２２をエッチングした（図１２Ａ）。こうして、この層１２２の表面に凹部３０５を形成し、さらにレジストパターン３０１を除去した（図１２Ｂ）。凹部３０５は、開口部３０３よりもやや小さく（１５ｎｍ×１５ｎｍ）、その深さは３ｎｍであった。引き続き、情報記憶層１２２上に上部電極層１２３を成膜し、この層の表面をクラスターイオンビームおよびＣＭＰ法により平坦化した（図１２Ｃ）。情報記憶層１２２の上面１２９には凹部３０５が形成され、下面１２８は平坦となった。【０１００】  こうして得た抵抗変化素子について、凹部３０５の深さおよび面密度を制御しながら実施例１と同様の測定を行ったところ、凹部３０５の深さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【実施例６】
【０１０１】  図１３Ａ〜Ｄに示した手順に従って、抵抗変化素子を作製した。【０１０２】  この実施例では、基板１３０としてＭｇＯ基板を用い、情報記憶層（ＰＣＭＯ膜）１３２の膜厚は１００ｎｍとした。【０１０３】  基板１３０上に下部電極１３１および情報記憶層１３２を順次形成した後、実施例５と同様にして、情報記憶層１３２の表面に開口３０３を有するレジストパターン３０１を形成し、さらにアルゴンイオン３０７を用いたイオンミリングを行った（図１３Ａ）。次いで、情報記憶層１３２の表面に凹部３０５を形成し、この層の上に、平坦化層１３７として、スパッタリング法によりＡｌ２Ｏ３膜を形成した（図１３Ｂ）。なお、凹部３０５は、大きさ２５ｎｍ×１０ｎｍ、深さ８ｎｍ、間隔８０ｎｍとなった。引き続き、平坦化層１３７の表面を、クラスターイオンビームおよびＣＭＰ法により、情報記憶層１３２の表面が露出するまで削った（図１３Ｃ）。その後、上部電極１３３を形成した（図１３Ｄ）。情報記憶層１３２の上面１３９には平坦化層１３７が充填された凹部が形成され、下面１３８は平坦となった。【０１０４】  こうして得た抵抗変化素子について、凹部３０５の深さおよび面密度を制御しながら実施例１と同様の測定を行ったところ、凹部３０５の深さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【産業上の利用可能性】
【０１０５】  以上のとおり、本発明は、コンピュータまたは携帯情報端末の記憶装置に適し、電気パルスの印加により抵抗値が変化しうる層を用いた抵抗変化素子の実用性を高めるものとして、多大な利用価値を有する。本発明の抵抗変化素子は、メモリ素子にとどまらず、電気、熱、磁気、光等を制御するスイッチング素子、整流素子等としても使用できる。
【図１】
2005041303.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成17年9月21日(2005.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、前記第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、前記層の上に形成された第２電極と、を含み、
前記層がペロブスカイト構造を含み、
前記層が、前記第１電極および前記第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子。
【請求項２】
前記凹部および凸部から選ばれる少なくとも一方が、１００個／μｍ2以上の割合で存在する請求項１に記載の抵抗変化素子。
【請求項３】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項２に記載の抵抗変化素子。
【請求項４】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項１に記載の抵抗変化素子。
【請求項５】
前記第１電極および前記第２電極から選ばれるいずれか一方の電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第１電極および前記第２電極から選ばれる他方の電極との界面において、前記層が実質的に平坦である請求項１に記載の抵抗変化素子。
【請求項６】
前記第１電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第２電極との界面において、前記層が実質的に平坦である請求項５に記載の抵抗変化素子。
【請求項７】
前記第１電極との界面において、前記層が実質的に平坦であり、
前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有する請求項５に記載の抵抗変化素子。
【請求項８】
前記第１電極との界面および前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有する請求項１に記載の抵抗変化素子。
【請求項９】
前記層が多結晶体であり、前記凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する前記界面に接する前記多結晶体の結晶の数よりも多い請求項１に記載の抵抗変化素子。
【請求項１０】
前記層が、Ｐｒ1-xＣａxＭｎＯ3、Ｌａ1-xＳｒxＭｎＯ3、Ｌａ1-xＣａxＭｎＯ3およびＬａＣｏＯ3から選ばれる少なくとも１種を含む請求項１に記載の抵抗変化素子。
ただし、ｘは、０＜ｘ＜１を満たす数値である。
【請求項１１】
第１電極と、前記第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、前記層の上に形成された第２電極と、を含み、
前記層がペロブスカイト構造を含み、
前記層が、前記第１電極および前記第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子の製造方法であって、
前記第１電極の表面上に前記層を形成する工程と、前記層の表面上に前記第２電極を形成する工程と、を含み、
前記第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、前記層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、から選ばれる少なくとも一方の工程をさらに含むことを特徴とする抵抗変化素子の製造方法。
【請求項１２】
前記層をスピンコート法により形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１３】
前記凹部および凸部から選ばれる少なくとも一方を、微粒子をマスクとするエッチングにより形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１４】
前記凹部および凸部から選ばれる少なくとも一方を、１００個／μｍ2以上の割合で形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１５】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上となるように形成する請求項１４に記載の抵抗変化素子の製造方法。
【請求項１６】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上となるように形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１７】
前記第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、
前記第１電極の表面上に、前記層の表面が実質的に平坦となるように前記層を形成し、
前記層の表面上に、凹部および凸部のいずれも形成することなく前記第２電極を形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項１８】
前記層をスピンコート法により形成する請求項１７に記載の抵抗変化素子の製造方法。
【請求項１９】
前記第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、
前記第１電極の表面上に、前記凹部および凸部から選ばれる少なくとも一方に起因する凹部および凸部から選ばれる少なくとも一方が前記層の表面に表出するように、前記層を形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項２０】
前記第１電極の表面上に、凹部および凸部のいずれも形成することなく前記層を形成し、
前記層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含む請求項１１に記載の抵抗変化素子の製造方法。
【請求項２１】
前記層が多結晶体であり、前記凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する前記界面に接する前記多結晶体の結晶の数よりも多くなるように、前記凹部および凸部から選ばれる少なくとも一方を形成する請求項１１に記載の抵抗変化素子の製造方法。
【請求項２２】
前記層が、Ｐｒ1-xＣａxＭｎＯ3、Ｌａ1-xＳｒxＭｎＯ3、Ｌａ1-xＣａxＭｎＯ3およびＬａＣｏＯ3から選ばれる少なくとも１種を含む請求項１１に記載の抵抗変化素子の製造方法。
ただし、ｘは、０＜ｘ＜１を満たす数値である。
【請求項２３】
請求項１に記載の抵抗変化素子と、前記抵抗変化素子に電気的に接続されたダイオードまたはトランジスタとを含む不揮発メモリ。
【請求項２４】
前記抵抗変化素子と前記ダイオードまたはトランジスタとをそれぞれ２以上含む請求項２３に記載の不揮発メモリ。
【請求項２５】
第１電極と、前記第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、前記層の上に形成された第２電極と、を含み、前記層がペロブスカイト構造を含み、前記層が、前記第１電極および前記第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子と、
前記抵抗変化素子に電気的に接続されたダイオードまたはトランジスタと、を含む不揮発メモリの駆動方法であって、
前記第１電極と前記第２電極との間に書き込み電気パルスを印加することにより、前記層の抵抗状態を低抵抗状態から高抵抗状態へと、またはその逆に、変化させるステップと、
前記層の抵抗状態が変化せず、かつ前記抵抗状態を読み出すことができる読み出し電気パルスを前記第１電極と前記第２電極との間に印加して前記層の抵抗状態を特定するステップと、を含むことを特徴とする不揮発メモリの駆動方法。
【請求項２６】
電圧４．０Ｖ以下の書き込み電気パルスの印加により前記層の抵抗状態を変化させる請求項２５に記載の不揮発メモリの駆動方法。
【請求項２７】
前記凹部および凸部から選ばれる少なくとも一方が、１００個／μｍ2以上の割合で存在する請求項２５に記載の不揮発メモリの駆動方法。
【請求項２８】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項２７に記載の不揮発メモリの駆動方法。
【請求項２９】
前記凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、前記層の厚さの１／４０以上である請求項２５に記載の不揮発メモリの駆動方法。
【請求項３０】
前記第１電極および前記第２電極から選ばれるいずれか一方の電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第１電極および前記第２電極から選ばれる他方の電極との界面において、前記層が実質的に平坦である請求項２５に記載の不揮発メモリの駆動方法。
【請求項３１】
前記第１電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有し、
前記第２電極との界面において、前記層が実質的に平坦である請求項３０に記載の不揮発メモリの駆動方法。
【請求項３２】
前記第１電極との界面において、前記層が実質的に平坦であり、
前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を有する請求項３０に記載の不揮発メモリの駆動方法。
【請求項３３】
前記第１電極との界面および前記第２電極との界面において、前記層が前記凹部および凸部から選ばれる少なくとも一方を含む請求項２５に記載の不揮発メモリの駆動方法。
【請求項３４】
前記層が多結晶体であり、前記凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する前記界面に接する前記多結晶体の結晶の数よりも多い請求項２５に記載の不揮発メモリの駆動方法。
【請求項３５】
前記層が、Ｐｒ1-xＣａxＭｎＯ3、Ｌａ1-xＳｒxＭｎＯ3、Ｌａ1-xＣａxＭｎＯ3およびＬａＣｏＯ3から選ばれる少なくとも１種を含む請求項２５に記載の不揮発メモリの駆動方法。
ただし、ｘは、０＜ｘ＜１を満たす数値である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発メモリ、スイッチング素子、整流素子等として使用可能な抵抗変化素子に関する。この素子は、特に、抵抗変化メモリ素子として、コンピュータ、携帯情報端末等に使用される記憶装置に有用である。
【背景技術】
【０００２】
コンピュータの多様化、高速化に伴い、リコンフィギュラブル論理ＬＳＩに対応するメモリが求められている。このようなメモリとしては、ＤＲＡＭ（Dynamic Random Access Memory）のような揮発メモリではなく、不揮発メモリが望ましい。現在のところ、不揮発メモリとしては、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）、フラッシュメモリ等が用いられている。しかし、より自由度が高い記録再生に対応し、高速、大容量、低消費電力なメモリが必要とされており、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）といった、新しいメモリの開発が盛んとなっている。このような新しいメモリの一つとして、ＲＲＡＭ（Resistance Random Access Memory）は、低消費電力、高速メモリとして期待されている。
【０００３】
ＲＲＡＭは、記憶素子として、ＣＭＲ（Colossal Magnetoresistance）薄膜を用い、このＣＭＲ膜にパルス電圧を印加することによりＣＭＲ膜の電気抵抗が変化することを利用して、情報の記録再生を行う不揮発メモリである（例えば、米国特許第６２０４１３９号、米国特許第６４７３３３２号）。
【０００４】
ＲＲＡＭが抱えている課題は主に２つである。１つは、印加電圧（駆動電圧）が高いこと、である。現在の技術では、印加すべき電気パルスの電圧は５Ｖ程度である。しかし、素子の高速化、低消費電力化のために低電圧化は必須である。もう１つは、電気パルス印加後の薄膜の抵抗のバラツキが大きいこと、換言すれば、同じ抵抗変化を実現するための電気パルスのパルス幅（時間）のバラツキが大きいこと、である。特にＣＭＲ薄膜として多結晶膜を用いる場合には、パルス幅のバラツキが大きくなる。
【発明の開示】
【０００５】
本発明は、電気パルスの印加により抵抗値が変化しうる層を含む抵抗変化素子の改良を目的とする。
【０００６】
本発明は、第１電極と、第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、この層の上に形成された第２電極と、を含み、上記層がペロブスカイト構造を含み、上記層が、第１電極および第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子、を提供する。
【０００７】
また、本発明は、上記抵抗変化素子の製造方法を提供する。この方法は、第１電極の表面上に上記層を形成する工程と、上記層の表面上に第２電極を形成する工程と、を含み、第１電極の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、上記層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程と、から選ばれる少なくとも一つの工程をさらに含む。
【０００８】
さらに、本発明は、上記抵抗変化素子を含む不揮発メモリを提供する。この不揮発メモリは、上記抵抗変化素子と、この抵抗変化素子に電気的に接続されたダイオードまたはトランジスタとを含む。
【０００９】
またさらに、本発明は、上記不揮発メモリの駆動方法を提供する。この方法は、第１電極と第２電極との間に書き込み電気パルスを印加することにより、上記層の抵抗状態を低抵抗状態から高抵抗状態へと、またはその逆に、変化させるステップと；上記層の抵抗状態が変化せず、かつ上記抵抗状態を読み出すことができる読み出し電気パルスを第１電極と第２電極との間に印加して上記層の抵抗状態を特定するステップと、を含む。この駆動方法では、電圧４．０Ｖ以下の電気パルスの印加により上記層の抵抗状態を変化させてもよい。
【００１０】
本発明の抵抗変化素子では、電気パルスの印加により抵抗値が変化しうる層（以下「情報記憶層」ということがある）の面に凹部および／または凸部が形成されているため、その周辺では電気パルスの印加に伴う層の局部的な状態変化が誘起されやすい。この局部的な状態変化は情報記憶層の他の部分に伝播し、その結果、従来よりも低い電圧のパルスで層全体の抵抗状態を変化させることができる。また、情報記憶層の状態変化の契機となる凹部および／または凸部により、この層の抵抗状態を変化させるための電気パルスの幅のバラツキを抑制することも可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の抵抗変化素子の実施形態について説明する。
【００１２】
図１は、本発明の抵抗変化素子の一例を示し、この素子では、基板１０上に、下部電極１１、情報記憶層１２、上部電極１３がこの順に形成され、情報記憶層１２と上部電極１３との間の界面１９に凹部１５が形成されている。なお、「ペロブスカイト構造」は、層状ペロブスカイト構造であってもよい。
【００１３】
情報記憶層１２は、マンガン、コバルト、チタン、ニッケル、クロム、バナジウムおよび銅から選ばれる少なくとも１種を含む酸化物、であることが好ましく、例えば、Ｐｒ1-xＣａxＭｎＯ3（以下「ＰＣＭＯ」と略す；以下の酸化物も同様の略称を併記）、Ｌａ1-xＳｒxＭｎＯ3（ＬＳＭＯ）、Ｌａ1-xＣａxＭｎＯ3（ＬＣＭＯ）およびＬａＣｏＯ3から選ばれる少なくとも１種を含むとよい。ただし、ｘは、０＜ｘ＜１を満たす数値であり、ＬＳＭＯでは好ましくは０＜ｘ≦０．５である。
【００１４】
情報記憶層１２は、単結晶体であっても多結晶体であってもよい。一般に、単結晶体は特性に優れ、多結晶体は量産に適している。この層は、互いに異なるペロブスカイト構造を有する酸化物の積層体から構成されていてもよい。
【００１５】
情報記憶層１２の形成方法に制限はなく、スパッタリング法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法に代表される種々の物理的、化学的な方法を用いることができる。
【００１６】
単結晶体である層１２の形成方法としては、ＰＬＤ法（Pulsed Laser Deposition、パルス・レーザー蒸着法）が好ましい。情報記憶層１２としてＰＣＭＯ単結晶体を形成する場合、基板１０としてはＬａＡｌＯ3（ＬＡＯ）基板が適している。ＬＡＯ基板を用いる場合には、情報記憶層１２を単結晶成長させるためのバッファ層、さらには下部電極１１、としての機能を有する層としてＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）膜を形成するとよい。
【００１７】
一方、多結晶体を成長させる場合には、例えば、基板１０とする熱酸化膜付きシリコン基板上に、下部電極１１として白金（Ｐｔ）薄膜を形成し、その上に、スピンコート法等により、情報記憶層１２を形成すればよい。なお、ペロブスカイト構造を成長させるための面は、ＰｔまたはＩｒにより構成することが好ましい。
【００１８】
情報記憶層１２の膜厚は、１０ｎｍ以上６００ｎｍ以下、特に５０ｎｍ以上２００ｎｍ以下が好ましい。情報記憶層１２が薄いと、この層の抵抗変化を誘起しやすい。これを考慮し、層１２の膜厚を１５０ｎｍ以下としてもよい。
【００１９】
基板１０の材料の好ましい例には、上述のシリコン、ＬＡＯの他に、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＡｓ，ＧａＡｓ，ＳｒＴｉＯ3，サファイア，ＭｇＯ等が含まれる。また、電極１１，１３の材料の好ましい例には、上述のＹＢＣＯ，Ｐｔ，Ｉｒの他に、Ａｇ，Ａｕ，Ｃｕ，ＬａＳｒＣｏＯ3，ＲｕＯ2，ＩｒＯ2，ＳｒＲｕＯ3，Ａｌ，Ｔａ，ＴａＳｉＮ，ＭｏＮ等が含まれる。
【００２０】
情報記憶層１２とこれに隣接する層（隣接層）との間には、２つの界面１８，１９が存在する。図１に示した構成では、隣接層は、第１電極（下部電極）１１，第２電極（上部電極）１３である。情報記憶層１２は、これら隣接層１１，１３との間の２つの界面１８，１９のいずれか一方、または両方に、凹部および／または凸部を有する。この例では、情報記憶層１２は、上部電極１３との間の上方界面（上面）１９に２以上の凹部１５を有するが、下部電極１１と間の下方界面（下面）１８には凹部および凸部のいずれも有しない。
【００２１】
図２に示した構成では、情報記憶層１２は、上面１９に２以上の凸部１６を有し、下面１８には凹部も凸部も有しない。この例では、情報記憶層１２と上部電極１３との間に、凸部１６により生じた凹凸を緩和する平坦化層１７が介在している。このように、情報記憶層１２と隣接層１１，１３との界面には、凹部１５および／または凸部１６により生じた層１２の面の粗さを緩和する平坦化層１７を配置してもよい。平坦化層１７を配置すると、上部電極１３その他の層を平坦な面の上に積層することができる。
【００２２】
平坦化層１７は、導電体、半導体、絶縁体のいずれであってもよい。平坦化層１７に用いうる好ましい絶縁体としては、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3が挙げられるが、有機物絶縁体を用いても構わない。
【００２３】
凹部１５および凸部１６の数および配置に制限はない。例えば、情報記憶層１２は、図３Ａに示したように、規則的に配列した凹部１５を有していてもよく、図３Ｂに示したように、不規則に配列した凹部１５を有していてもよい。凹部１５および凸部１６の形状も図示したような円柱に限られるわけではない。情報記憶層１２は、例えば、図４に示したように、所定方向に伸長する凹部２５および凸部２６を有していても構わない。
【００２４】
凹部１５，２５および／または凸部１６，２６の大きさは、本件発明による効果が得られる限り特に制限されないが、一般に、凹部（凸部）の深さ（高さ）は、情報記憶層１２の膜厚の１／１００以上とするとよい。ただし、抵抗変化を引き起こす有効な起点を層１２に確実に発生させるためには、凹部および凸部から選ばれる少なくとも一方の高さまたは深さが、層１２の膜厚の１／４０以上、特に１／１０以上、であることが好ましい。
【００２５】
凹部１５，２５および／または凸部１６，２６の単位面積当たりの個数、換言すれば面密度、にも制限はない。ただし、情報記憶層１２が多結晶体である場合には、凹部および凸部から選ばれる少なくとも一方の数が、当該凹部および凸部から選ばれる少なくとも一方が存在する界面に接する多結晶体を構成する結晶の数よりも多いことが好ましい。情報を書き込むための電気パルスの低電圧化と、その幅（時間）のバラツキの抑制とを確実に行うためである。層１２が単結晶体である場合にも、凹部１５，２５および／または凸部１６，２６の面密度は上記程度に高いほうがよい。
【００２６】
具体的には、情報記憶層１２の界面１８，１９において、凹部および凸部から選ばれる少なくとも一方は、１００個／μｍ2以上、さらには１０００個／μｍ2以上、特に１００００個／μｍ2以上、の割合で存在することが好ましい。
【００２７】
凹部１５，２５および／または凸部１６，２６では、情報記憶層１２に歪みが生じやすく、結晶欠陥やディスロケーションが形成されやすい。電圧の印加時には、これらが構造的起点となって、層１２の抵抗状態の変化が引き起こされると考えられる。層１２では、その一部に抵抗状態が変化するのに十分な電圧が印加されるとその部分で抵抗状態が変化し、その変化が周辺部に伝播していく。こうして、凹部１５，２５および／または凸部１６，２６がある場合には、これら凹部、凸部がない場合よりも低い電圧により、層１２の抵抗状態が変化すると考えられる。
【００２８】
凹部１５，２５および／または凸部１６，２６は、レジスト露光、物理的または化学的ミリング、蒸着といった一般的なリソグラフィー技術を用いて形成することができる。
【００２９】
以下、凹部１５，２５および／または凸部１６，２６の形成方法の好ましい例として、微粒子を用いる方法を、図５Ａ〜Ｃを参照しながら説明する。
【００３０】
例えば熱酸化膜をその表面に有するＳｉ基板５０上に、下部電極５１を形成する。下部電極５１の好ましい材料としてはＰｔを例示できる。次に、下部電極５１の表面５１ａに微粒子５４を分散させる。この状態で、下部電極５１の表面を、例えばイオン銃を用いた物理的エッチング装置を用い、アルゴンイオンのようなイオン５７により照射する（図５Ａ）。
【００３１】
このイオン照射により、微粒子５４をマスクとして、その周囲にエッチングを施しながら微粒子５４もエッチングして除去する。こうして、下部電極５１の表面５１ａに凸部５１ｂが形成される（図５Ｂ）。
【００３２】
引き続き、情報記憶層５２および上部電極５３を形成する（図５Ｃ）。これらの層５２，５３の表面には、凸部５１ｂを反映した凸部５６，５３ｂが現れる。こうして、情報記憶層５２には、その下面５８に凹部（下部電極５１の凸部５１ｂを反映した凹部）５５が、その上面５９に凸部５６がそれぞれ形成される。
【００３３】
図５Ａ〜Ｃに示した例では微粒子５４を除去したが、微粒子５４の一部または全部を残してもよい。
【００３４】
図６Ａ〜Ｃに微粒子を用いて凹凸を形成する別の例を示す。
【００３５】
この例では、基板６０および下部電極６１上に形成された情報記憶層６２の表面６２ａに微粒子６４を分散させ、表面６２ａにイオン６７を照射する（図６Ａ）。このイオン照射により、情報記憶層６２の表面６２ａに凸部６６が形成される（図６Ｂ）。この例では、微粒子６４を除去せずに残存させた状態で上部電極６３を形成するため、微粒子６４は、情報記憶層６２の凸部６６上で上部電極６３内に埋め込まれる（図６Ｃ）。情報記憶層６２は、その下面６８には凹部も凸部も有しないが、その上面６９には凸部６６を有する。この例示においても、上部電極６３の表面６３ａには、微粒子６４の上方に凸部６３ｂが形成される。
【００３６】
残存した微粒子６４が金属等の導電性材料である場合、微粒子６４は電極６３の一部として機能する。ただし、微粒子６４は有機物、酸化物等の絶縁体であってもよい。微粒子は、この後のプロセスや利用環境等で他の物質と反応するといった問題を引き起こさない限り、残存させて構わない。
【００３７】
上部電極５３，６３の表面に現れる凸部５３ｂ，６３ｂがその後の素子形成プロセスにおいて支障となる場合には、これら凸部５３ｂ，６３ｂをＣＭＰ（Chemical Mechanical Polishing）やクラスターイオンビームエッチング等の手法を用いて除去し、上部電極５３，６３の表面を平坦化してもよい。
【００３８】
なお、後述するように、情報記憶層５２，６２をスピンコート法により形成すれば、層５２，６２の表面に形成される凹凸を緩和、さらには実質的に平坦化、することが可能となる。情報記憶層５２，６２の表面を平坦化すべき場合には、層５２，６２をスピンコート法により形成するとよい。
【００３９】
微粒子５４，６４を用いる方法は、小さい凹部５５および／または凸部５６，６６を多数形成するのに適している。本発明では、凹部および凸部から選ばれる少なくとも一方を、微粒子をマスクとするエッチングにより形成することが推奨される。
【００４０】
上記の例示では、凹凸を形成する加工を、情報記憶層６２の表面６２ａまたは下部電極５１の表面５１ａ、に対して行った。ただし、凹凸を形成する加工は、必ずしもこれら表面５１ａ，６２ａに直接行わなくてもよい。
【００４１】
例えば、下部電極（第１電極）５１の表面５１ａに凹部および／または凸部を形成するために、基板５０の表面を加工してこの表面に凹凸を付与し、この凹凸に起因する凹凸が表面５１ａに表出するように下部電極５１を形成してもよい。これに代えて、基板５０の上に下部電極５１の一部を形成し、その表面を加工して凹凸を付与し、この凹凸に起因する凹凸が表面５１ａに反映されるように下部電極５１の残部を形成してもよい。これと同様、情報記憶層６２の表面６２ａへの凹部および／または凸部の形成を、当該表面６２ａの下部構造に凹凸を付与することにより行っても構わない。下部構造を反映する表面を有する膜は、スパッタリング法、ＣＶＤ法等により容易に形成できる。
【００４２】
このように、情報記憶層または第１電極（下部電極）の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を、当該表面の下方に位置する表面（下方表面）に凹部および／または凸部を形成する工程と、形成した凹部および／または凸部に起因する凹部および／または凸部が当該表面に反映するように当該表面と下方表面との間に介在する膜を形成する工程と、を含む方法により行ってもよい。
【００４３】
下部電極５１，６１、上部電極５３，６３および情報記憶層５２，６２が、多層であってもよいことにも留意すべきである。例えば、下部電極５１、６１は、相対的に厚い膜と、この膜と情報記憶層５２，６２との間に介在する相対的に薄い膜との２重構造を有していてもよい。この場合、相対的に薄い膜を形成する主目的にかかわらず、これらの膜が下部電極として作用する限り、相対的に薄い膜は、相対的に厚い膜とともに下部電極を構成する。
【００４４】
微粒子５４，６４の直径は、形成すべき凹部（凸部）の大きさに応じて適宜選択すればよいが、１ｎｍ以上、好ましくは２ｎｍ以上、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは１０ｎｍ以下、が適している。微粒子は、有機物であっても無機物であってもよい。
【００４５】
微粒子としては、例えば、保護コロイドで凝集しないように制御された１ｎｍ程度から数十ｎｍの大きさのＡｕ，Ｃｏ，Ｆｅ，Ｐｔ等の金属微粒子をオレイン酸等の有機物を用いてコロイド状にして安定化したものを用いることができる。この微粒子は、いわゆる自己組織化といわれる方法で基板に分散させればよい（例えば特開２０００−５４０１２号公報参照）。有機物を用いる微粒子としては、ブロックコポリマーやグラフトコポリマーを用いたものが知られている（例えば、M. Park et al., Science, vol.276, pp1401-1406、特開２００１−１５１８３４号公報参照）。
【００４６】
上記例示のように、情報記憶層は、その上下の面（界面）に凹部および／または凸部を有してもよく、いずれか一方の面のみに凹部および／または凸部を有していてもよい。前者の場合、下部電極（第１電極）との界面および上部電極（第２電極）との界面において、情報記憶層は凹部および凸部から選ばれる少なくとも一方を有する。後者の場合、下部電極（第１電極）および上部電極（第２電極）から選ばれるいずれか一方の電極との界面において、情報記憶層は凹部および凸部から選ばれる少なくとも一方を有し、下部電極（第１電極）および上部電極（第２電極）から選ばれる他方の電極との界面において、この層は実質的に平坦である。
【００４７】
良質の情報記憶層を成長させるためには、情報記憶層の下部電極側の面は実質的に平坦であることが好ましい（図１、図２、図６Ｃ）。これを考慮すると、下部電極（第１電極）との界面において、情報記憶層が実質的に平坦であり、上部電極（第２電極）との界面において、この層が凹部および凸部から選ばれる少なくとも一方を有することが好ましい。
【００４８】
この好ましい構造は、例えば、下部電極（第１電極）の表面上に、凹部および凸部のいずれも形成することなく情報記憶層を形成し、換言すれば実質的に平坦な下部電極の表面上に情報記憶層を形成し、この層の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含む方法により得ることができる。
【００４９】
情報記憶層の上に良質の上部電極その他の層を積層するためには、情報記憶層の上部電極側の面は実質的に平坦であることが好ましい。これを考慮すると、下部電極（第１電極）との界面において、情報記憶層が凹部および凸部から選ばれる少なくとも一方を有し、上部電極（第２電極）との界面において、この層が実質的に平坦であることが好ましい。
【００５０】
この好ましい構造は、例えば、下部電極（第１電極）の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、この電極の表面上に、情報記憶層の表面が実質的に平坦となるように（例えばスピンコート法により）この層を形成し、この層の表面上に、凹部および凸部のいずれも形成することなく上部電極（第２電極）を形成する方法によって得ることができる。
【００５１】
本発明の方法は、上記の例示に限られず、例えば、下部電極（第１電極）の表面に凹部および凸部から選ばれる少なくとも一方を形成する工程を含み、この電極の表面上に、上記凹部および凸部から選ばれる少なくとも一方に起因する凹部および凸部から選ばれる少なくとも一方が情報記憶層の表面に表出するように、情報記憶層を形成する方法であってもよい（図５Ａ〜Ｃ参照）。
【００５２】
以下、抵抗変化素子の動作について説明する。
【００５３】
初期状態として、情報記憶層１２，５２，６２が低抵抗状態にあるとする。この状態で、例えば下部電極１１，５１，６１を０電位に落とし、上部電極１３，５３，６３に電圧ＶW（Ｖ）の電気パルスを所定時間印加すると、層１２，５２，６２が高抵抗状態へと変化して抵抗値が増大する。高抵抗状態にある情報記憶層１２，５２，６２について、例えば上部電極１３，５３，６３を０電位に落とし、下部電極１１，５１，６１に電圧ＶW（Ｖ）の電気パルスを所定時間印加すると、層１２，５２，６２が低抵抗状態へと変化する。
【００５４】
このように、層１２，５２，６２の抵抗状態は、この層の２つの面の間に電気パルスを印加することにより可逆的に変化する。層１２，５２，６２の抵抗状態は電気パルスを印加しなくても維持されるため、この層を含む素子は不揮発メモリとして使用できる。
【００５５】
情報記憶層１２，５２，６２の抵抗状態は、この層の抵抗状態が変化しない大きさである電圧ＶR（Ｖ）（ＶR＜ＶW）の電気パルスを印加して、電流値を読み取ることにより、特定できる。この電気パルスの極性はいずれでもよい。
【００５６】
例えば、高抵抗状態が「１」に、低抵抗状態が「０」にそれぞれ対応すると定義すると、この抵抗変化素子には、電圧ＶW（Ｖ）の電気パルスを印加することにより「１」が記録され、電圧−ＶW（Ｖ）の電気パルスを印加することにより「０」が記録されることになる。この記録情報は、電圧ＶR（Ｖ）の電気パルスの印加により再生できる。なお、電圧ＶW（Ｖ）、−ＶW（Ｖ）の絶対値は同じでなくてもよく、それぞれの記録に要する電圧を考慮して定めればよい。
【００５７】
この抵抗変化（メモリ）素子は、トランジスタ、ダイオード等の半導体素子と組合わされることにより、１ビットのセルを構成し、さらにこのセルが多数組合されて、多ビットのメモリセルが構成される。本発明は、本発明による抵抗変化素子と、ダイオードまたはトランジスタとをそれぞれ２以上含む不揮発メモリ、も提供する。
【００５８】
図７Ａに不揮発メモリの回路を例示する。図７Ｂは、図７Ａの部分拡大図である（図７Ｂにおいてｎは図７Ａに示された整数）。図示したように、不揮発メモリでは、抵抗変化素子と、トランジスタ（またはダイオード）とを電気的に直列に接続するとよい。この不揮発メモリの動作を以下に例示する。
【００５９】
低抵抗状態「０」となっている抵抗変化素子（メモリ素子）Ｒnに「１」を書き込む場合には、この素子に対応するワードラインＷＬnに所定の電圧ＶGを印加してトランジスタＴＲnのゲートをオン状態にする。その状態で、共通ラインＣＬnを接地して、ビットラインＢＬnに所定の電圧ＶWを印加する。こうして、一旦メモリ素子Ｒnに「１」が記録されると、ＣＬn、ＢＬn、ＷＬnのいずれにも電気的なエネルギーを供給することなく、「１」の状態を保持できる。
【００６０】
このメモリ素子Ｒnに「０」を書き込む、つまり初期化する場合には、ワードラインＷＬnに上記所定の電圧ＶGを加えてトランジスタＴＲnをオンとした状態で、ビットラインＢＬｎを接地して共通ラインＣＬnに所定の電圧ＶWを加える。
【００６１】
再生する場合には、ワードラインＷＬnに電圧を加えてトランジスタＴＲnをオンとした状態で、共通ラインＣＬnを接地してビットラインＢＬnに所定の電圧ＶR（ＶR＜ＶW）を加えてＢＬnに流れる電流を読み取る。これによってＲnの抵抗値を特定し、その抵抗値が、低抵抗状態「０」に相当するか、高抵抗状態「１」に相当するか、を判別する。
【００６２】
上記例示では、「１」と「０」の２値状態で記録再生を行う場合について説明したが、抵抗変化素子における抵抗変化のダイナミックレンジが広い場合、即ち、抵抗の変化量が大きく、かつ、それぞれの抵抗値に対する電圧制御が可能な場合、例えば、パルス電圧幅（時間）によって抵抗値を多段階に制御できる場合、には多値の記録も可能である。
【００６３】
図８に、図７Ｂに示した不揮発メモリの構成の一例を示す。このメモリには、２つの抵抗変化素子８と、これら２つの素子８にそれぞれ接続する２つのトランジスタ７が含まれている。トランジスタ７は、それぞれｐ型シリコン基板８０内に形成されたｎ型部であるソースおよびドレイン７１と、絶縁膜７４中に形成されたゲート電極７２とを含んでおり、２つのトランジスタが共有するソース（ドレイン）７１には、共通ラインに接続する取り出し電極７３が接続している。抵抗変化素子８は、それぞれソースまたはドレイン７１上に形成された下部電極８１、情報記憶層８２、およびビットラインを兼ねる上部電極８３を含んでいる。
【００６４】
図９に、トランジスタに代えてダイオードを用いた不揮発メモリの構成の一例を示す。このメモリには、２つの抵抗変化素子８と、これら２つの素子８にそれぞれ接続する２つのダイオード９が含まれている。ダイオード９は、ｐ型シリコン基板８０内に形成されたｎ型部７１と、ｎ型部７１内に形成されたｐ型部７５との接続を含んでいる。抵抗変化素子８は、それぞれｐ型部７５上に形成された下部電極９１、情報記憶層９２、および上部電極９３を含み、図８と同様、絶縁層７４内に配置されている。
【００６５】
図９に示したメモリでは、共通電極７６の電位が上部電極９３の電位よりも高い電位差を生じさせても、ｎ型部７１とｐ型部７５とのｎｐ接合により電流はほとんど流れない（オフ状態）。一方、逆の電位差を電極７６，９３に与えると、ｐｎ接合に沿って電流が流れる（オン状態）。
【００６６】
なお、上記の例示では、すべて、一対の電極１１，１３；５１，５３；６１，６３；８１，８３：９１，９３は、すべて情報記憶層１２；５２；６２；８２；９２における互いに対向する面（上面および下面）にのみ接するように配置されていたが、電極の配置はこれに限定されない。電極は、情報記憶層の側面にその一部または全部が接するように配置されていてもよい。
【００６７】
以下、実施例により、本発明をさらに具体的に説明する。
【００６８】
（実施例１）
図１０Ａ〜Ｄに示した手順に沿って抵抗変化素子を作製した。
【００６９】
まず、熱酸化法により表面に酸化膜を形成したｐ型シリコン基板１００上に、下部電極１０１として厚さ５００ｎｍのＰｔ膜をスパッタリング法により成膜した。次いで、分子量６５０００のポリスチレン（ＰＳ）と分子量１３２００のポリメタクリル酸メチル（ＰＭＭＡ）とからなるジブロックコポリマーを合成し、これを溶媒とするプロピレングリコールモノエチルエーテルアセテート（ＰＧＭＥＡ）に溶かし、スピンコート法で下部電極１０１上に塗布した。
【００７０】
溶媒を気化させた後、１００〜２００℃程度で加熱することにより、ジブロックコポリマーのミクロ相分離を進行させた。相分離後のポリマー層２０１は、エッチング耐性のあるＰＳ部２０４と、その周りを囲むＰＭＭＡ部２０３とから構成されることになる（図１０Ａ）。
【００７１】
さらに、ＣＦ4ガス（０．０１ｔｏｒｒ：約１．３３Ｐａ）を用いてリアクティブイオンエッチング（ＲＩＥ）を行い、イオン１０７照射によりＰＳ部２０４をマスクとしてＰＭＭＡ部２０３を選択的にエッチングした（図１０Ｂ）。エッチングは下部電極１０１の表面の一部が後退するまで行い、残存したＰＳ部２０４は酸素アッシングにより除去した（図１０Ｃ）。下部電極１０１上には、直径約１２ｎｍ、高さ約１５ｎｍの突起（凸部）が１μｍ2当たり７００個程度の密度でほぼ等間隔に形成されていた。
【００７２】
引き続き、スピンコート法を用い、情報記憶層１０２として膜厚約２００ｎｍのＰＣＭＯ（Ｐｒ0.7Ｃａ0.3ＭｎＯ3）膜を形成し、さらに、スパッタリング法を用い、上部電極１０３としてＰｔ膜を形成した（図１０Ｄ）。こうして、下部電極１０１側の界面（下面）１０８に深さ約１５ｎｍ、面密度約７００個／μｍ2の凹部１０５を有し、上部電極１０３側の界面（上面）１０９が実質的に平坦である情報記憶層１０２を有する抵抗変化素子Ａ３を得た。
【００７３】
情報記憶層（ＰＣＭＯ膜）１０２が上部電極１０３側において実質的に平坦な面を有していたのは、この層をスピンコート法により形成したため、この面が下部構造を反映しなかったからである。このように、成膜後に工程を追加することなく、下面に凹凸を有し、上面が平坦である情報記憶層１０２を形成することも可能である。
【００７４】
ブロックコポリマーの組成および分子量、その他の作製条件を調整すれば、凹部１０５の形状および面密度を制御できる。こうして、凹部１０５の深さおよび面密度を制御した素子Ａ１〜Ａ２，Ａ４〜Ａ９を作製した。比較のため、凹部１０５がない情報記憶層１０２を有する素子Ｂも作製した。
【００７５】
各抵抗変化素子の上下の電極間に電位差を生じさせる電気パルスを与え、１００倍以上の抵抗変化が生じる最低電圧を測定した。電気パルスの幅（時間）は５０ｎｓとした。結果を表１に示す。なお、表１に示したデータは、各１０個の試料についての測定値の平均値である。
【００７６】
【表１】
2005041303.tif 000017
【００７７】
素子Ａ１〜Ａ４，Ｂについての測定結果より、情報記憶層の厚さの１／１００程度の深さの凹部があれば電圧の低減効果が明確に認められること（素子Ａ１と素子Ｂとの対比）、および４．０Ｖ未満の電圧による情報の記録には情報記憶層の厚さの１／４０以上（本実施例では５ｎｍ以上）の深さの凹部の存在が好ましいこと（素子Ａ２〜Ａ４）、がわかる。
【００７８】
素子Ａ３，Ａ５〜Ａ８，Ｂについての測定結果より、面密度が５０個／μｍ2程度の凹部があれば電圧の低減効果が明確に認められること（素子Ａ５と素子Ｂとの対比）、４．０Ｖ未満の電圧による情報の記録には１００個／μｍ2以上の面密度が好ましいこと（素子Ａ３，Ａ６〜Ａ８）がわかる。
【００７９】
なお、素子Ａ２，Ａ５，Ａ６では、凹部１０５の面密度が、多結晶体である情報記憶層１０２を構成する結晶の界面１０８における面密度を上回っていた。
【００８０】
凹部の形成により情報の書き込みに必要な電圧は３Ｖ程度にまで減少することが確認された（素子Ａ９）。消費電力が電圧の２乗にほぼ比例することを考慮すると、この書き込み電圧の減少は、メモリ装置における消費電力の大幅な削減が可能となることを意味している。
【００８１】
次いで、上記で作製した各素子Ａ１〜素子Ａ９、素子Ｂに表１に記載した最低電圧の電気パルスを加え、１００倍以上の抵抗変化が実現できたパルス幅（時間）を各素子Ａ１〜素子Ａ９、素子Ｂについて測定した。素子Ａ１〜素子Ａ９、素子Ｂは、実施例１と同様、それぞれ１０個用意した（すなわち、全体としては１０×１０＝１００個用意した）。パルス幅は１０ｎｓずつ増加させた。パルス幅の最小値（１０個の素子のうち、少なくとも１つの素子の抵抗状態が変化したパルス幅）、最大値（１０個の素子の全ての素子の抵抗状態が変化したパルス幅）、および最小値と最大値との差を、印加した電圧とともに、表２に示す。
【００８２】
【表２】
2005041303.tif 000018
【００８３】
素子Ａ１〜Ａ９と素子Ｂとの測定結果の対比から理解されるように、情報記憶層の面に凹部を形成することにより、電気パルスの幅のバラツキ（すなわち、凹部深さおよび凹部面密度が同じ１０個の素子における最大パルス幅と凹部深さおよび凹部面密度が同じ１０個の素子における最小パルス幅との間の差）は格段に小さくなった。同一の抵抗変化素子の間で電気パルスの幅にバラツキがあること自体は現状の技術ではやむを得ないことであるが、このバラツキを小さくすることは、この素子を量産し、実用化する上ではきわめて重要である。
【００８４】
以下、実施例２〜６では、実施例１と同様にして実施した工程についてはその説明を省略する。
【００８５】
（実施例２）
図７Ａ，Ｂおよび図８を参照して上記で説明した不揮発メモリを作製した。ただし、抵抗変化素子８を実施例１とほぼ同様にして作製したため、情報記憶層８２の凹凸は、図８とは異なり、上部電極８３側の界面ではなく下部電極８１側の界面に存在する。素子８は、実施例１の素子Ａ１またはＡ４と同様にして作製した。ｎ型部７１を形成するための不純物としてはＰ（リン）を、ゲート電極７２としてはＰをドープしたポリシリコンを、取り出し電極７３および上部電極８３としてはＣｕを、絶縁層７４としてはＳｉＯ2をそれぞれ用いた。
【００８６】
この不揮発メモリをアレイとして、図７Ａに示した回路を構成した。そして、上記で説明したとおりに、書き込み電圧ＶW４Ｖ、パルス幅５０ｎｓの電気パルスを用いて低抵抗状態にある１つの素子Ｒnに「１」を書き込み、その後、同じ電気パルスを用いて高抵抗状態にある上記素子に「０」を書き込んだ。「１」または「０」の書き込みの後に読み出し電圧１Ｖの電気パルスを用い、素子の抵抗を読み取った。素子Ａ４を形成した場合、高抵抗状態と低抵抗状態との間において、抵抗変化素子の抵抗値には約１５０倍の差があった。これに対し、従来の素子Ａ１を形成した場合の抵抗値の差は３０倍程度にとどまった。
【００８７】
（実施例３）
図５Ａ〜Ｃと同様の手順により抵抗変化素子を作製した。ただし、実施例１と同様のスピンコート法により情報記憶層５２を形成したため、図５Ｃとは異なり、情報記憶層５２の上部電極５３側の界面５９および上部電極の表面は平坦となった。ここでは、Ｃｏ微粒子のコロイド溶液を塗布して微粒子５４を配置した。このコロイド溶液は、以下のように作製した。
【００８８】
オレイン酸およびトリアルキルホスフィンをフェニルエーテルに溶解させ、２００℃に加熱した。２００℃でジコバルトオクタカルボニルのフェニルエーテル溶液を加えて攪拌した。溶液を室温まで冷却した後、メタノールを加えてＣｏ微粒子を沈殿させた。沈殿物を遠心分離器で分離してから、再度、沈殿物をオレイン酸の存在下でヘキサンに溶解させた。こうして直径約８ｎｍのＣｏ微粒子のコロイド溶液を得た。
【００８９】
このコロイド溶液を下部電極５１上に滴下すると、特別の手段を用いなくても、微粒子５４は下部電極５１の表面５１ａ上にほぼ均一に分散される。これは、金属がコロイド状となっているため、凝集することなく自己組織化するためである。次いで、酸素アッシングで有機物を取り除き、下部電極５１上に微粒子５４が分散された状態とした（図５Ａ）。
【００９０】
さらに、イオンミリングによりイオン５８を照射してエッチングすることにより微粒子５４を除去するとともに凸部５１ｂを形成した（図５Ｂ）。凸部５１ｂは、高さ約８ｎｍ、直径約１０ｎｍ、面密度約１０００個／μｍ2であった。引き続き、情報記憶層５２、上部電極層５３を順次成膜した（図５Ｃ）。
【００９１】
上記の製法でも、Ｃｏ微粒子の大きさや密度を調整することにより、情報記憶層５２に形成される凹部の深さ、面密度等を制御できる。これらを制御しながら、実施例１と同様の測定を行ったところ、凹部５５の深さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【００９２】
（実施例４）
図１１Ａ〜Ｃに示した手順に従って、抵抗変化素子を作製した。
【００９３】
この実施例では、基板１１０上に形成した下部電極１１１の表面ではなく、さらにその上に形成した情報記憶層１１２の表面を加工し、この層１１２の上面１１９に凸部１１６を形成した。この層１１２の下面１１８は平坦であった。凸部１１６は、実施例１と同様、ＰＳとＰＭＭＡとからなるブロックコポリマーを用いて形成したポリマー層２０１のＰＳ部２０４をマスクとし、ＰＭＭＡ部２０３をエッチングすることにより形成した。上部電極１１３の形成も実施例１と同様にして行った（図１１Ａ〜Ｃ）。
【００９４】
こうして得た抵抗変化素子について、凸部１１６の高さおよび面密度を制御しながら実施例１と同様の測定を行ったところ、凸部１１６の高さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【００９５】
（実施例５）
図１２Ａ〜Ｃに示した手順に従って、抵抗変化素子を作製した。
【００９６】
この実施例においても、基板１２０上に形成した下部電極１２１の表面ではなく、情報記憶層１２２の表面を加工した。なお、本実施例では、情報記憶層１２２（ＰＣＭＯ膜）の膜厚を約１００ｎｍとした。
【００９７】
本実施例における凹部の形成方法を説明する。まず、情報記憶層１２２上に所定の開口３０３を有するレジストパターン３０１をＸ線リソグラフィー法により形成した。ここで、開口部３０３は、約２０ｎｍ×２０ｎｍの大きさとし、約５０ｎｍ間隔でマトリックス上に配置した。
【００９８】
次いで、レジストパターン３０１をマスクとしてアルゴンイオン３０７によりイオンミリングを実施することにより、開口部３０３から露出した部分において情報記憶層１２２をエッチングした（図１２Ａ）。こうして、この層１２２の表面に凹部３０５を形成し、さらにレジストパターン３０１を除去した（図１２Ｂ）。凹部３０５は、開口部３０３よりもやや小さく（１５ｎｍ×１５ｎｍ）、その深さは３ｎｍであった。引き続き、情報記憶層１２２上に上部電極層１２３を成膜し、この層の表面をクラスターイオンビームおよびＣＭＰ法により平坦化した（図１２Ｃ）。情報記憶層１２２の上面１２９には凹部３０５が形成され、下面１２８は平坦となった。
【００９９】
こうして得た抵抗変化素子について、凹部３０５の深さおよび面密度を制御しながら実施例１と同様の測定を行ったところ、凹部３０５の深さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【０１００】
（実施例６）
図１３Ａ〜Ｄに示した手順に従って、抵抗変化素子を作製した。
【０１０１】
この実施例では、基板１３０としてＭｇＯ基板を用い、情報記憶層（ＰＣＭＯ膜）１３２の膜厚は１００ｎｍとした。
【０１０２】
基板１３０上に下部電極１３１および情報記憶層１３２を順次形成した後、実施例５と同様にして、情報記憶層１３２の表面に開口３０３を有するレジストパターン３０１を形成し、さらにアルゴンイオン３０７を用いたイオンミリングを行った（図１３Ａ）。次いで、情報記憶層１３２の表面に凹部３０５を形成し、この層の上に、平坦化層１３７として、スパッタリング法によりＡｌ2Ｏ3膜を形成した（図１３Ｂ）。なお、凹部３０５は、大きさ２５ｎｍ×１０ｎｍ、深さ８ｎｍ、間隔８０ｎｍとなった。引き続き、平坦化層１３７の表面を、クラスターイオンビームおよびＣＭＰ法により、情報記憶層１３２の表面が露出するまで削った（図１３Ｃ）。その後、上部電極１３３を形成した（図１３Ｄ）。情報記憶層１３２の上面１３９には平坦化層１３７が充填された凹部が形成され、下面１３８は平坦となった。
【０１０３】
こうして得た抵抗変化素子について、凹部３０５の深さおよび面密度を制御しながら実施例１と同様の測定を行ったところ、凹部３０５の深さおよび面密度と特性との関係について、実施例１とほぼ同じ結果が得られた。
【産業上の利用可能性】
【０１０４】
以上のとおり、本発明は、コンピュータまたは携帯情報端末の記憶装置に適し、電気パルスの印加により抵抗値が変化しうる層を用いた抵抗変化素子の実用性を高めるものとして、多大な利用価値を有する。本発明の抵抗変化素子は、メモリ素子にとどまらず、電気、熱、磁気、光等を制御するスイッチング素子、整流素子等としても使用できる。
【図面の簡単な説明】
【０１０５】
【図１】図１は、本発明の抵抗変化素子の一例を示す断面図である。
【図２】図２は、本発明の抵抗変化素子の別の一例を示す断面図である。
【図３】図３Ａ，Ｂは、それぞれ、凹部の形状および配置の例を示す情報記憶層の斜視図である。
【図４】図４は、凹部および凸部の形状および配置の例を示す情報記憶層の斜視図である。
【図５】図５Ａ〜Ｃは、それぞれ、本発明の製造方法の一例の各工程を示す断面図である。
【図６】図６Ａ〜Ｃは、それぞれ、本発明の製造方法の別の一例の各工程を示す断面図である。
【図７】図７Ａは、不揮発メモリの回路の一例を示す部分回路図であり、図７Ｂは、図７Ａの部分拡大図である。
【図８】図８は、本発明の不揮発メモリの一例を示す断面図である。
【図９】図９は、本発明の不揮発メモリの別の一例を示す断面図である。
【図１０】図１０Ａ〜Ｄは、それぞれ、実施例１で実施した各工程を示す断面図である。
【図１１】図１１Ａ〜Ｃは、それぞれ、実施例４で実施した各工程を示す断面図である。
【図１２】図１２Ａ〜Ｃは、それぞれ、実施例５で実施した各工程を示す断面図である。
【図１３】図１３Ａ〜Ｄは、それぞれ、実施例６で実施した各工程を示す断面図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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