【事件の表示】
　平成１０年特許願第１６１０３３号「データ処理システム」拒絶査定不服審判事件〔平成１１年　２月２６日出願公開、特開平１１−　５３２５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年４月２８日に出願した特願平６−５２４６１７号の一部を、平成１０年６月９日（パリ条約による優先権主張１９９３年４月３０日、米国）に新たな特許出願としたものであって、
　平成１３年３月３０日付け（平成１３年６月１５日発送）で拒絶理由通知が通知され、同年８月１４日付けで手続補正（以下、「手続補正１」という。）がなされ、平成１４年１２月２５日付けで最後の拒絶理由通知がなされ、これに対し平成１５年２月２５日付けで手続補正（以下、「手続補正２」という。）がなされたものの、同年１１月２８日付で手続補正２は却下され、同日付けで拒絶査定がなされた。
　その後、平成１６年１月５日に拒絶査定不服審判請求がなされ、同年２月３日付けで発明の詳細な説明についての手続補正がなされ、同年２月４日付で特許請求の範囲についての手続補正（以下、「手続補正３」という。）がなされたものである。
　
２．手続補正３についての補正却下の決定
［補正却下の決定の結論］
平成１６年２月４日付けの手続補正を却下する。
　
［理由］
　手続補正３により特許請求の範囲の請求項１は、
　
  「　【請求項１】　それぞれの機能ユニットがメモリ・モジュールまたはアドレス指定可能な記憶位置を定めるレジスタを含むプロセッサ・モジュールを含む、複数の機能ユニットを含むマルチプロセッシング・データ処理システムにおいて、前記複数の機能ユニットのそれぞれにおいて、前記システムのアドレス空間の前記アドレスを、前記機能ユニットの前記アドレス指定可能な記憶位置へマップする手段が、
　前記アドレス指定可能な記憶位置のマップ・エントリを記憶するアドレス・マップを備え、各マップ・エントリが、
　　　前記機能ユニットの少なくとも１つのアドレス指定可能な記憶位置と、
　　　前記システムの前記アドレス空間の少なくとも１つのアドレスと
に対応し、
　前記アドレス・マップが、前記機能ユニットの各々に記憶され、かつシステム初期化のときに記憶されるものであり、
　アドレスに応答して前記アドレス・マップから対応するマップ・エントリを読み取り、前記機能ユニットにおける対応する記憶位置を決定する手段を備える
　ことを特徴とするデータ処理システム。」
から
「【請求項１】
　それぞれの機能ユニットが、メモリ・モジュール、またはレジスタを含むプロセッサ・モジュールを含むものであり、共通バスに接続されるものである複数の前記機能ユニットを含むマルチプロセッシング・データ処理システムにおいて、それぞれの前記機能ユニットが、
　そのメモリ・モジュールまたはレジスタのアドレス指定可能な記憶位置へ前記システムのアドレス空間のアドレスをマップする手段と、
　そのメモリ・モジュールまたはレジスタに関する全ての前記アドレス指定可能な記憶位置のマップ・エントリを記憶するアドレス・マップであって、各マップ・エントリが、
　　　前記機能ユニットにおける少なくとも１つのアドレス指定可能な記憶位置と、
　　　前記システムの前記アドレス空間の少なくとも１つのアドレスと
に対応するものであり、
　　　前記アドレス・マップが、前記機能ユニットの各々に記憶され、かつシステム初期化のときに記憶されるものである、
アドレス・マップと、
　前記共通バスへ出力された、その個々の記憶位置に対応するアドレスに応答して、対応するマップ・エントリを前記アドレス・マップから読み出し、その記憶スペースにおける対応する記憶位置を決定する手段と
を備える、
　ことを特徴とするデータ処理システム。」
に補正された。
　上記補正は、請求項１に記載した発明を特定するための事項である「アドレス指定可能な記憶位置のマップ・エントリを記憶するアドレス・マップ」について、「メモリ・モジュールまたはレジスタに関する全ての」という限定を加えている。
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてされたものであり、特許請求の範囲の減縮を目的とする補正に該当すると認められるので、特許法第１７条の２第２項、同３項の規定に適合してなされたものである。
　そこで、前記減縮を目的として補正された発明が、特許出願の際独立して特許を受けることができるものであるか検討する。
　
２．１　本願特許請求の範囲の請求項１に係る発明は、補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（以下、「本願補正発明」という。）
　
「それぞれの機能ユニットが、メモリ・モジュール、またはレジスタを含むプロセッサ・モジュールを含むものであり、共通バスに接続されるものである複数の前記機能ユニットを含むマルチプロセッシング・データ処理システムにおいて、それぞれの前記機能ユニットが、
　そのメモリ・モジュールまたはレジスタのアドレス指定可能な記憶位置へ前記システムのアドレス空間のアドレスをマップする手段と、
　そのメモリ・モジュールまたはレジスタに関する全ての前記アドレス指定可能な記憶位置のマップ・エントリを記憶するアドレス・マップであって、各マップ・エントリが、
　　　前記機能ユニットにおける少なくとも１つのアドレス指定可能な記憶位置と、
　　　前記システムの前記アドレス空間の少なくとも１つのアドレスと
に対応するものであり、
　　　前記アドレス・マップが、前記機能ユニットの各々に記憶され、かつシステム初期化のときに記憶されるものである、
アドレス・マップと、
　前記共通バスへ出力された、その個々の記憶位置に対応するアドレスに応答して、対応するマップ・エントリを前記アドレス・マップから読み出し、その記憶スペースにおける対応する記憶位置を決定する手段と
を備える、
　ことを特徴とするデータ処理システム。」
　
２．２　引用刊行物
　原査定の拒絶の理由に引用された、本願の優先権主張日前に頒布された刊行物である特開昭６３−５２２６１号公報（以下、「刊行物１」という。）には、次の事項が記載されている。
　
Ａ．「プロセッサと主メモリを有するプロセッサユニットが複数台、他の装置モジュールとともに共通バスに接続し、各プロセッサユニットにおけるプロセッサが自ユニット内の主メモリをアクセスするのと全く同様の手順で、即ちプロセッサの一つの機械語命令で、共通バス側をアクセスできるように構成されたマルチプロセッサシステムにおいて、共通バスのアドレス空間上に各プロセッサユニット対応にある限定されたアドレス範囲を占有する領域を重複することなく設けるとともに、各プロセッサユニットにおいて、主メモリと共通バスインターフェース部との間に、自ユニット内の主メモリをアドレッシングするアドレスにおける所定長の上位ビットに相当する値を格納し、共通バスアドレス情報のうちあらかじめ定められた範囲の上位ビットでアドレッシングされるとともに、自ユニット内のプロセッサが出力するアドレス情報によってもアドレッシングされて自ユニット内のプロセッサに出力し、かつ該プロセッサからその内容の設定、変更が行なえるアドレス変換メモリを設け、共通バス上のあるプロセッサユニットあるいは他の装置モジュールが出力する共通バスアドレス情報の値が、共通バス上の自プロセッサユニット用に設けられたアドレス範囲内に入る場合には、共通バスのアドレス情報のある定められた範囲の上位ビットによって選択されるアドレス変換メモリからの出力値を主メモリアドレス情報の上位分として、また共通バスアドレス情報のうちアドレス変換メモリのアドレッシングに使用する部分を除くアドレスビットを主メモリアドレス情報下位分として、主メモリアドレス情報を生成し主メモリに与えるようにすることにより、プロセッサユニット内の主メモリが共通バスアドレス情報を出力したプロセッサユニットあるいは他の装置モジュールからも共通バスを介してアクセスできるようにする。」（第４頁左下欄下７行〜第５頁左上欄９行）
　
Ｂ．「レジスタ２５ａ〜２５ｄは、各プロセッサユニットごとに共通バスアドレス空間内に設けられたウィンド領域のうち、自プロセッサユニット用のウィンド領域を示す共通バスアドレス情報の上位数ビット分（…（中略）…）の値を記憶しているレジスタである。」（第６頁右上欄９行〜１５行）
　
Ｃ．「第３図はアドレス変換の過程を説明するものであって、同図は第１図に示されたアドレス割付けに対応している。…（中略）…２４ビットからなる共通バスアドレスのうち上位４ビット（略）は、自ユニット内主メモリアクセス用のウィンド領域が選択されたか否かを判定するために使用され、ビット１９〜ビット１２の全８ビットはアドレス変換メモリに与えるアドレス、即ちアドレス変換テーブルのインデックスポインタとなり、ビット１１〜ビット０の全１２ビットはページ内オフセットとしてそのまま主メモリに与えられる。アドレス変換テーブル（メモリ）は、１１ビットからなるページ情報（ページナンバ）が２５６個まで格納される。そしてインデックスポインタにより指定されたテーブルに格納されていたページ情報が、主メモリアドレスのビット２２〜ビット１２として主メモリに与えられる。…（中略）…このようにして、与えられた共通バスアドレスから主メモリに与えるべき主メモリアドレスが形成される。」（６頁右下欄１２行〜７頁左上欄１６行）
　
Ｄ．第１図には、メモリアドレス割付けが、第２図にはマルチプロセッサシステムの実施例の構成図が、第３図にはメモリアドレス割付けおよびアドレス変換過程の説明図が図示されている。
　
　Ａ．の記載において、自ユニット内の主メモリをアドレッシングするアドレスにおける所定長の上位ビットに相当する値は、Ｂ．の記載と第２図を参照すると、レジスタ（２５ａ〜２５ｄ）に格納され、共通バスアドレス情報のうちあらかじめ定められた範囲の上位ビットは、Ｃ．の記載と第３図を参照するとアドレス変換テーブルのインデックスポインタとなる８ビットのアドレスのことであり、共通バスのアドレス情報のある定められた範囲の上位ビットによって選択されるアドレス変換メモリからの出力値は、Ｃ．の記載と第３図を参照するとページ情報のことである。
　従って、刊行物１には、次の発明（以下、「刊行物１発明」という。）が記載されている。
　
　プロセッサと主メモリを有するプロセッサユニットが複数台、他の装置モジュールとともに共通バスに接続され、各プロセッサユニットにおけるプロセッサが自ユニット内の主メモリをアクセスするのと全く同様の手順で、共通バス側をアクセスできるように構成されたマルチプロセッサシステムにおいて、
　共通バスのアドレス空間上に各プロセッサユニット対応にあるアドレス範囲を占有する領域を重複することなく設けるとともに、
　各プロセッサユニットにおいて、自ユニット内の主メモリをアドレッシングするアドレスにおける所定長の上位ビットに相当する値をレジスタ（２５ａ〜２５ｄ）に格納し、
　共通バスアドレス情報のうちあらかじめ定められた範囲の上位ビット（インデックスポインタ）でアドレッシングされ、かつ該プロセッサからその内容の設定、変更が行なえるアドレス変換メモリを設け、
　共通バス上のあるプロセッサユニットあるいは他の装置モジュールが出力する共通バスアドレス情報の値が、共通バス上の自プロセッサユニット用に設けられたアドレス範囲内（ウィンド領域）に入る場合には、共通バスのアドレス情報のある定められた範囲の上位ビット（インデックスポインタ）によって選択されるアドレス変換メモリからの出力値（ページ情報）を主メモリアドレス情報の上位分として、また共通バスアドレス情報のうちアドレス変換メモリのアドレッシングに使用する部分を除くアドレスビット（オフセット）を主メモリアドレス情報下位分として、主メモリアドレス情報を生成し、この生成された主メモリアドレス情報を主メモリに与えることにより、プロセッサユニット内の主メモリが共通バスアドレス情報を出力したプロセッサユニットあるいは他の装置モジュールからも共通バスを介してアクセスできるようにしたマルチプロセッサシステム
　
　特開平２−２４４２５３号公報（以下、「刊行物２」という。）には、分散共有メモリを持つマルチプロセッサのアドレス割り付けに関し以下の記載があり、これらの記載から示される事項は当該分野では周知の事項である。
　
Ｅ．「次に領域分割を行った場合の、メモリ装置について説明する。以上では、各メモリ装置の全領域がシステム全体の１つのアドレス空間に割り当てられるものとしたが、以下のように各メモリ装置の領域分割を行うことにより、各メモリ装置の有効利用と、マルチプログラミングに適したシステム構成をより強化できる。なお、以下の説明もプロセッサ１ａ、メモリ管理装置２ａ、メモリ装置３ａを中心として述べるが、他も同様である。」（８頁左上欄１９行〜右上欄７行）
　
Ｆ．「第１０図は、物理アドレスと領域分割を行ったメモリ装置３ａとの対応例を示す。プロセッサ１ａから見ることができるアドレス空間は、第１０図左側の空間であるが、実際にメモリ装置３ａに割り当てられているアドレス空間は、第１０図右側の空間である。左側の同一領域３１０ａ（Common　Region）には右側の同一領域３００ａが対応づけられ、これはどのプロセッサでも同じアドレスでアクセスされ、各メモリ装置で同一のデータを持つ領域として設定されている。左側の共通領域３１１ａ（Shared　Region　O）には右側の共通領域３０１ａが対応づけられ、他の共通領域３１２ａ〜３１４ａは他のメモリ装置３ｂ〜３ｄの共通領域（図示は省略）が対応づけられ、グローバル領域３１５ａ（Global　Region）およびレジスタ領域３１６ａ（Register　Region）は、共有メモリ４および図示を省略したレジスタ群に対応づけられ、これら領域３１１ａ〜３１６ａはいずれのプロセッサからもアクセス可能な、一連のアドレスを持つ空間である。左側の局所領域３１７ａ（Local　Region）は右側の局所領域３０２ａが対応し、当該プロセッサ１ａからのみアクセスできる。」（８頁右上欄８行〜左下欄８行）
　
Ｇ．「このように領域分割を行い、同一領域はＯＳカーネルのようなどのプロセッサも頻繁に使うプログラム用として用いれば、ＯＳ処理などのオーバーヘッドが軽減できる。共通領域はなるべく、同じ命令処理手段内のプロセッサが処理するユーザプログラム用として使い、容量不足の場合のみ他命令処理手段のメモリ装置の共通領域を使うようにすれば、ユーザプログラムの処理を高速に行えかつ各メモリ装置を有効に使える。局所領域は、当該プロセッサのみの作業領域として使用するもので、この領域に対しては全体的なメモリ管理は不用で、その管理の負荷を減らすにに役立つ。」（８頁左下欄８行〜左下欄２０行）
　
Ｈ．「第２に、システム立ち上げ時に、命令処理手段の数により、システム全体の物理アドレス空間とメモリ装置の物理アドレスとを再決定するため、利用形態に応じて、プロセッサ数を増減可能で、物理アドレス空間を最大限に活用できる、柔軟なマルチプロセッサシステムを実現できる。」（９頁右下欄１０行〜１５行）
　
２．３　対比
（１）刊行物１発明の、「プロセッサユニット」はプロセッサと主メモリを有するものであり、本願補正発明の「レジスタを含むプロセッサ」におけるレジスタはプロセッサのデータ処理に必要となるデータを記憶する記憶手段であるから、両者は「記憶手段を含むプロセッサ」である点で対応している。
　そして、本願補正発明では「それぞれの機能ユニットが、メモリ・モジュールまたはレジスタを含むプロセッサ・モジュールを含むもの」とされているから、それぞれの機能ユニットとしては、プロセッサ・モジュールのみで構成される場合を含むものである。
　また、刊行物１発明では、プロセッサユニットが複数台、他の装置モジュールとともに共通バスに接続され、マルチプロセッサシステムを構成しているから、刊行物１発明は、「共通バスに接続されるものである複数の前記機能ユニットを含むマルチプロセッシング・データ処理システム」に相当する構成を有している。
　
（２）刊行物１発明では、共通バスのアドレス空間上にプロセッサユニット対応にある領域（ウインド領域）を設け、更に、このウインド領域はアドレス変換テーブルによって当該プロセッサユニット内部に実装された主メモリの任意のアドレスに対応付けられているから、刊行物１発明は、本願補正発明の「アドレス指定可能な記憶位置へ前記システムのアドレス空間のアドレスをマップする手段」に相当する構成を有している。
　
（３）刊行物１発明では、共通バスアドレス情報の値が、共通バス上の自プロセッサユニット用に設けられたアドレス範囲内（ウィンド領域）に入る場合には、共通バスのアドレス情報のある定められた範囲の上位ビット（インデックスポインタ）によって選択されるアドレス変換メモリからの出力値（ページ情報）を主メモリアドレス情報の上位分として、また共通バスアドレス情報のうちアドレス変換メモリのアドレッシングに使用する部分を除くアドレスビット（オフセット）を主メモリアドレス情報下位分として、主メモリアドレス情報を生成し、この生成された主メモリアドレス情報により主メモリをアクセスしているから、この構成は、本願補正発明の「前記共通バスへ出力された、その個々の記憶位置に対応するアドレスに応答して、対応するマップ・エントリを前記アドレス・マップから読み出し、その記憶スペースにおける対応する記憶位置を決定する手段」に相当するものである。
　
　したがって、本願補正発明と刊行物１発明とは、次の構成を有する発明である点で一致する。
　
　それぞれの機能ユニットが、記憶手段を含むプロセッサ・モジュールを含むものであり、共通バスに接続されるものである複数の前記機能ユニットを含むマルチプロセッシング・データ処理システムにおいて、それぞれの前記機能ユニットが、
　前記記憶手段のアドレス指定可能な記憶位置へ前記システムのアドレス空間のアドレスをマップする手段と、
　　前記共通バスへ出力された、その個々の記憶位置に対応するアドレスに応答して、対応するマップ・エントリを前記アドレス・マップから読み出し、その記憶スペースにおける対応する記憶位置を決定する手段と
を備える、
　ことを特徴とするデータ処理システム
　
　一方、本願補正発明と刊行物１発明とは、次の点で相違する。
　
相違点１
　記憶手段を含むプロセッサ・モジュールにおける記憶手段が、刊行物１発明では主メモリであるのに対し、本願補正発明ではレジスタである点
　
相違点２
　システムのアドレス空間への割り付けが、刊行物発明１では記憶手段の一部のアドレス指定可能な記憶位置がウインド領域によってシステムのアドレス空間へ割り付けるものであるのに対し、本願補正発明では記憶手段のアドレス指定可能な記憶位置がシステムのアドレス空間の全てに割り付け可能である点
　
相違点３
　システムのアドレス空間へ変換機構が、本願補正発明では機能ユニットにおける少なくとも１つのアドレス指定可能な記憶位置と、システムの前記アドレス空間の少なくとも１つのアドレスに対応するマップ・エントリをもつアドレス・マップであるのに対し、刊行物１発明では自プロセッサユニットを識別するレジスタとアドレス変換メモリからなる点
　
相違点４
　システムのアドレス空間への割り付けが、本願補正発明では、アドレス・マップがシステム初期化のときに記憶されるものであるのに対し、刊行物１発明では、アドレス変換メモリはプロセッサから設定、変更が行えるものである点
　
２．４　判断
　
相違点１について
　本願補正発明の「レジスタ」について当審より発した質問に対し、請求人は「本願請求項１に記載のレジスタは、プロセッサ・コアのレジスタではなく、プロセッサ・モジュールに含まれて、システム・アドレス空間へマップされる別個のメモリです。特許請求の範囲の請求項１のレジスタは、メモリと同じような働きをするものであり、システム・アドレス空間へマップされます。」との回答をしている。従って、本願補正発明においてプロセッサが有するレジスタは、刊行物１発明においてプロセッサユニットが有する主メモリと実質的に相違するものとは認められない。
　
相違点２について
　分散共有メモリを持つマルチプロセッサのアドレス割り付けに関し、上記２．２引用刊行物にＥ．〜Ｇ．の記載がある。これによれば、Ｅ．以前の実施例の説明は各メモリ装置の全領域がシステム全体の１つのアドレス空間に割り当てられることを前提に説明されていることになる。そして、アドレス割り当てをより高度としたものとして、各メモリ装置の全領域がシステム全体の１つのアドレス空間に割り当てられる場合に比べ、各メモリ装置を領域分割してシステムのアドレス空間に割り当てる場合には、各メモリ装置の有効利用と、マルチプログラミングに適したシステム構成をより強化できると説明されている。より具体的には、第１０図に示されるように、各プロセッサ対応に実装されるメモリ装置において、システムのアドレス空間に割り当てられる共通領域と当該プロセッサからのみアクセスできる局所領域に分割し、共通領域は当該プロセッサがよく使用するユーザプログラム用として使い、局所領域は当該プロセッサのみの作業領域として使用することにより、局所領域については全体的なメモリ管理が不用になり、管理負担が軽減されるというものである。
　このように、分散共有メモリを持つマルチプロセッサのアドレス割り付けでは、プロセッサ対応に分散している記憶手段の全てをシステムのアドレス空間に割り付けることは、記憶手段の領域を分割して一部だけをシステムアドレス空間に割り付け、残りの領域をプロセッサのみがアクセス（プロセッサ専用）する方式の前提となる、より基本的なアドレス割り付けの手法であるから、当業者が必要に応じて為し得ることにすぎない。
　
相違点３について
　刊行物１発明では、共通バス上のアドレス情報の所定長ビットをレジスタの内容と比較し、一致するときに共通バス上のアドレス情報のある定められた範囲のビットによってアドレス変換メモリを読み出すことによりシステム空間のアドレスをプロセッサユニットに実装されたメモリの物理アドレスに変換している。これはいわば２段階でシステムアドレスからプロセッサユニットの内部メモリアドレスに変換していることになるが、これを１つのテーブルで１回で変換できることは当業者にとって自明のことであり、必要に応じて為されることであるから、この相違点を格別のものと言うことはできない。
　
相違点４について
　上記２．２引用刊行物のＧ．に記載されているように、メモリ装置のシステム空間へのアドレス割り当てをシステム立ち上げ時に行うことは当該分野では通常のことにすぎない。従って、この相違点を格別のものと言うことはできない。
　
　したがって、本願補正発明は刊行物１に記載された発明及び本願出願前周知の技術的事項に基づいて当業者が容易に発明をすることができたものである。
　
２．５　むすび
 　以上のとおり、本願補正発明は、特許出願の際独立して特許を受けることができないものであって、特許法第１７条の２第４項で準用する同法第１２６条第３項の規定に違反するものであるから、本件補正は、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１６年２月４日付けの手続補正は前記のとおり却下されたので、本願の請求項１に係る発明は、平成１３年８月１４日付手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「それぞれの機能ユニットがメモリ・モジュールまたはアドレス指定可能な記憶位置を定めるレジスタを含むプロセッサ・モジュールを含む、複数の機能ユニットを含むマルチプロセッシング・データ処理システムにおいて、前記複数の機能ユニットのそれぞれにおいて、前記システムのアドレス空間の前記アドレスを、前記機能ユニットの前記アドレス指定可能な記憶位置へマップする手段が、
　前記アドレス指定可能な記憶位置のマップ・エントリを記憶するアドレス・マップを備え、各マップ・エントリが、
　　　前記機能ユニットの少なくとも１つのアドレス指定可能な記憶位置と、
　　　前記システムの前記アドレス空間の少なくとも１つのアドレスと
に対応し、
　前記アドレス・マップが、前記機能ユニットの各々に記憶され、かつシステム初期化のときに記憶されるものであり、
　アドレスに応答して前記アドレス・マップから対応するマップ・エントリを読み取り、前記機能ユニットにおける対応する記憶位置を決定する手段を備える
　ことを特徴とするデータ処理システム。」
　
３．１　引用例
　原査定の拒絶の理由に引用された刊行物１、および、その記載事項は、前記２．２に記載したとおりである。
　
３．２　対比・判断
　本願発明は、前記２．で検討した本願補正発明を特定するための事項である「アドレス指定可能な記憶位置のマップ・エントリを記憶するアドレス・マップ」について、「メモリ・モジュールまたはレジスタに関する全ての」という限定を構成を省いたものである。そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記２．４に記載したとおり、刊行物１及び本願出願前周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１に記載された発明及び前記周知の技術に基づいて、当業者が容易に発明をすることができたものである。
　
３．３　むすび
　以上のとおり、本願発明は、刊行物１に記載された発明及び本願出願前周知の技術的事項に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。