(57)【要約】  本発明は、ボンディングパッドで発生する応力に対する強度を向上させることが可能な半導体装置を提供することを目的とする。本発明に係る半導体装置においては、半導体チップ上にボンディングパッド（１）が複数個設けられる。それぞれのボンディングパッド（１）においては、最上層の配線層を用いて形成された第１メタル（１１）の下に、ライン状の第２メタル（１２）が複数個設けられる。そして、上記目的を達成するために、ボンディングパッド（１）は、第２メタル（１２）の長手方向に並べて配設される。つまり、第２メタル（１２）の長手方向（Ｌ１）と、ボンディングパッド（１）の配列方向（Ｌ２）とが同じ方向になるように、ボンディングパッド（１）を並べて配設する。【特許請求の範囲】
【請求項１】
最上層配線層を用いて形成された第１メタル（１１）と、
前記第１メタル（１１）の下に配置され当該第１メタル（１１）と接続する複数のライン状の第２メタル（１２）とを有するボンディングパッド（１）を複数個備える半導体装置であって、
前記複数のボンディングパッド（１）は、
前記ライン状の第２メタル（１２）の長手方向に並べて配設されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記複数の第２メタル（１２）の底部における幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗの関係を満たす
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記複数の第２メタル（１２）は、
前記第１メタル（１１）の下の絶縁膜（２２）に埋め込まれており、当該絶縁膜（２２）内でその上部が互いに接続している
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記最上層配線層の１層下の第１下層配線層をさらに有し、
前記ボンディングパッド（１）は、
前記第２メタル（１２）の下に配置され当該第２メタル（１２）と接続し、前記第１下層配線層を用いて形成された第３メタル（１３）をさらに備える
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記最上層配線層の１層下の第１下層配線層をさらに有し、
前記ボンディングパッド（１）は、
前記第２メタル（１２）の下に配置され、前記第１下層配線層表面のバリアメタルを用いて形成されたエッチングストッパ（１５）をさらに備える
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記ボンディングパッド（１）よりも下層の第２下層配線層と、
前記ボンディングパッド（１）の下方の領域における前記第２下層配線層による配線（１４）上に配置され、当該配線（１４）に接続する複数の所定形状の第４メタル（１６）とをさらに備える
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記ボンディングパッド（１）の下方の領域において、前記第２下層配線層による前記配線（１４）が、複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記ボンディングパッド（１）よりも下層の第２下層配線層をさらに備え、
前記ボンディングパッド（１）の下方の領域において、前記第２下層配線層による配線（１４）が、複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項９】
最上層配線層を用いて形成された第１メタル（１１）と、
前記第１メタル（１１）の下に配置され当該第１メタル（１１）と接続する複数のライン状の第２メタル（１２）とを有するボンディングパッド（１）を備える半導体装置であって、
前記複数の第２メタル（１２）は、
前記第１メタル（１１）の下の絶縁膜（２２）に埋め込まれており、当該絶縁膜（２２）内でその上部が互いに接続している
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記複数の第２メタル（１２）の底部における幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗの関係を満たす
ことを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置であって、
前記最上層配線層の１層下の第１下層配線層をさらに有し、
前記ボンディングパッド（１）は、
前記第２メタル（１２）の下に配置され当該第２メタル（１２）と接続し、前記第１下層配線層を用いて形成された第３メタル（１３）をさらに備える
ことを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置であって、
前記最上層配線層の１層下の第１下層配線層をさらに有し、
前記ボンディングパッド（１）は、
前記第２メタル（１２）の下に配置され、前記第１下層配線層表面のバリアメタルを用いて形成されたエッチングストッパ（１５）をさらに備える
ことを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置であって、
前記ボンディングパッド（１）よりも下層の第２下層配線層と、
前記ボンディングパッド（１）の下方の領域における前記第２下層配線層による配線（１４）上に配置され、当該配線（１４）に接続する複数の所定形状の第４メタル（１６）とをさらに備える
ことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記ボンディングパッド（１）の下方の領域における前記第２下層配線層による前記配線（１４）が、複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項１５】
請求項９記載の半導体装置であって、
前記ボンディングパッド（１）よりも下層の第２下層配線層をさらに備え、
前記ボンディングパッド（１）の下方の領域において、前記第２下層配線層による配線（１４）が、複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項１６】
最上層配線層を用いて形成された第１メタル（１１）と、
前記第１メタル（１１）の下に配置され当該第１メタル（１１）と接続する複数のライン状の第２メタル（１２）とを有するボンディングパッド（１）を備える半導体装置であって、
当該半導体装置は、前記最上層配線層の１層下の第１下層配線層を有し、
前記ボンディングパッド（１）は、
前記第２メタル（１２）の下に配置され、前記第１下層配線層表面のバリアメタルを用いて形成されたエッチングストッパ（１５）を備える
ことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記複数の第２メタル（１２）の底部における幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗの関係を満たす
ことを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置であって、
前記ボンディングパッド（１）よりも下層の第２下層配線層と、
前記ボンディングパッド（１）の下方の領域における前記第２下層配線層による配線（１４）上に配置され、当該配線（１４）に接続する複数の所定形状の第４メタル（１６）とをさらに備える
ことを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記ボンディングパッド（１）の下方の領域において、前記第２下層配線層による前記配線（１４）が、複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項２０】
請求項１６記載の半導体装置であって、
前記ボンディングパッド（１）よりも下層の第２下層配線層をさらに備え、
前記ボンディングパッド（１）の下方の領域において、前記第２下層配線層による配線（１４）が、複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項２１】
ボンディングパッド（１）と、
前記ボンディングパッド（１）の下方を通る配線（１４）とを備える半導体装置であって、
前記ボンディングパッド（１）の下方の領域における前記配線（１４）上に、複数の所定形状のメタル（１６）を備える
ことを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置であって、
前記ボンディングパッド（１）の下方の領域において、前記配線（１４）が複数のライン状に分割されている
ことを特徴とする半導体装置。
【請求項２３】
ボンディングパッド（１）と、
前記ボンディングパッド（１）へ信号を出力する出力バッファ（３１ｐ，３１ｎ）と、
前記ボンディングパッド（１）に印加された信号が入力される入力バッファ（３３ｐ，３３ｎ）と、
前記出力バッファ（３１ｐ，３１ｎ）の入力側および前記入力バッファ（３３ｐ，３３ｎ）の出力側に接続する内部回路（３０）とを備え、
前記ボンディングパッド（１）は、前記出力バッファ（３１ｐ，３１ｎ）の上方に形成され、前記入力バッファ（３３ｐ，３３ｎ）および前記内部回路（３０）の上方には形成されていない
ことを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置であって、
前記出力バッファ（３１ｐ，３１ｎ）は、ＰＭＯＳトランジスタ（３１ｐ）およびＮＭＯＳトランジスタ（３１ｎ）を含み、
前記ボンディングパッド（１）は、前記ＰＭＯＳトランジスタ（３１ｐ）および前記ＮＭＯＳトランジスタ（３１ｎ）うち一方のトランジスタの上方に形成され、他方のトランジスタの上方には形成されていない
ことを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置であって、
前記一方のトランジスタは、前記ＰＭＯＳトランジスタ（３１ｐ）であり、
前記他方のトランジスタは、前記ＮＭＯＳトランジスタ（３１ｎ）である
ことを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置であって、
前記ボンディングパッド（１）、前記ＰＭＯＳトランジスタ（３１ｐ）のドレインおよび前記ＮＭＯＳトランジスタ（３１ｎ）のドレインは、共通の配線（６１）に電気的に接続しており、
前記共通の配線（６１）において、前記ボンディングパッド（１）への接続部（６１ｃ）は、前記ＰＭＯＳトランジスタ（３１ｐ）のドレインへの接続部（４８ｃ）と前記ＮＭＯＳトランジスタ（３１ｎ）のドレインへの接続部（４６ｃ）との間にある
ことを特徴とする半導体装置。
【請求項２７】
請求項２３記載の半導体装置であって、
前記出力バッファ（３１ｐ，３１ｎ）は、ＰＭＯＳトランジスタ（３１ｐ）およびＮＭＯＳトランジスタ（３１ｎ）を含み、
前記ボンディングパッド（１）は、前記出力バッファ（３１ｐ，３１ｎ）の前記ＰＭＯＳトランジスタ（３１ｐ）および前記ＮＭＯＳトランジスタ（３１ｎ）の上方に跨って形成されている
ことを特徴とする半導体装置。
【請求項２８】
請求項２３記載の半導体装置であって、
前記ボンディングパッド（１）は、
最上層配線層を用いて形成された第１メタル（８１）と、
前記第１メタル（８１）の下に配置され当該第１メタル（８１）と接続する複数のライン状の第２メタル（８１ｃ）とを有する
ことを特徴とする半導体装置。
【請求項２９】
請求項２８記載の半導体装置であって、
前記ボンディングパッド（１）を複数個備え、
前記複数のボンディングパッド（１）は、
前記ライン状の第２メタル（８１ｃ）の長手方向に並べて配設されている
ことを特徴とする半導体装置。
【請求項３０】
請求項２８記載の半導体装置であって、
前記複数の第２メタル（８１ｃ）の底部における幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗの関係を満たす
ことを特徴とする半導体装置。
【請求項３１】
請求項２３記載の半導体装置であって、
前記ボンディングパッド（１）の下方の領域に、複数のライン状に分割された配線（７４）が形成されている
ことを特徴とする半導体装置。
【請求項３２】
ボンディングパッド（１）と、
前記ボンディングパッド（１）へ信号を出力する出力バッファ（３１ｐ，３１ｎ）と、
前記ボンディングパッド（１）に印加された信号が入力される入力バッファ（３３ｐ，３３ｎ）と、
前記出力バッファ（３１ｐ，３１ｎ）の入力側および前記入力バッファ（３３ｐ，３３ｎ）の出力側に接続する内部回路（３０）とを備え、
前記ボンディングパッド（１）は、前記出力バッファ（３１ｐ，３１ｎ）および前記入力バッファ（３３ｐ，３３ｎ）の上方並びに前記内部回路（３０）の一部の上方に跨って形成されている
ことを特徴とする半導体装置。
【請求項３３】
請求項３２記載の半導体装置であって、
前記ボンディングパッド（１）は、
最上層配線層を用いて形成された第１メタル（８１）と、
前記第１メタル（８１）の下に配置され当該第１メタル（８１）と接続する複数のライン状の第２メタル（８１ｃ）とを有する
ことを特徴とする半導体装置。
【請求項３４】
請求項３３記載の半導体装置であって、
前記ボンディングパッド（１）を複数個備え、
前記複数のボンディングパッド（１）は、
前記ライン状の第２メタル（８１ｃ）の長手方向に並べて配設されている
ことを特徴とする半導体装置。
【請求項３５】
請求項３３記載の半導体装置であって、
前記複数の第２メタル（８１ｃ）の底部における幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗの関係を満たす
ことを特徴とする半導体装置。
【請求項３６】
請求項３２記載の半導体装置であって、
前記ボンディングパッド（１）の下方の領域に、複数のライン状に分割された配線（６８−７２，７４）が形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボンディングパッドを有する半導体装置の構造に関し、特に、プロービングやワイヤボンディングの際にボンディングパッドにかかる応力（ストレス）に対する強度を向上させるための技術に関するものである。
【背景技術】
【０００２】
半導体チップの電気的試験におけるプロービングや、半導体装置の組立時におけるワイヤボンディングの際には、半導体チップ上面に形成されたボンディングパッドに機械的な応力が加わる。ボンディングパッドに加わる応力は、当該パッド下の層間絶縁膜にクラックを発生させ、ワイヤボンディング時のパッドはがれを引き起こす原因となっている。【０００３】
そのため従来は、ボンディングパッドの下地にタングステンなどのメタル層を敷くことで、当該メタル層に応力を吸収させる手法がとられていた。通常、ボンディングパッドは最上の配線層（最上層配線層）を用いて形成され、下地のメタル層は上層配線層とその下の配線層（下層配線層）とを接続するためのビア（Ｖｉａ）を用いて形成される。即ち、下地メタル層の形成は、上層配線層と下層配線層とを接続するための本来のビアの形成と同じ工程で行われる。【０００４】
下地メタル層の大きさは、ボンディングパッドの大きさと同じ程度にする必要があり、本来のビアに比較して極めて大口径になる。そのため、従来の半導体装置の製造工程では、大口径のビア（下地メタル層）と小口径のビア（本来のビア）とが同時に形成されるようになっていた。しかしながら、大口径のビアホールと小口径のビアホールとでは、エッチング速度が異なるので、大口径のビアホールと小口径のビアホールの両方で適切なエッチング量を得ることが困難であり、加工精度が低下してしまう。また、ビアホール内にメタルを堆積させる際、大口径のビアホールは小口径のものに比べてメタルが完全に埋まるまで長時間を要するため充分にメタルの膜厚を確保できず、それに起因して大口径のビアの上面はディッシングしやすい。つまり下地メタル層の上面の高さは不均一になるので、その上に形成するボンディングパッドの上面の高さを均一にすることが困難になってしまう。ボンディングパッドの上面の高さが不均一であると、確実なプロービングやワイヤボンディングが困難になり、半導体装置の信頼性が低下してしまう。【０００５】
一方、ボンディングパッドの下地メタル層を、大口径のビアでなく、複数のライン状（長尺状）にして形成する技術が知られている（例えば特許文献１−３）。下地メタル層を複数のライン状にすると、上の問題は解決される。【０００６】
【特許文献１】特開２００２−１１０７３１号公報
【特許文献２】特開平１０−１９９９２５号公報
【特許文献３】特開平６−１９６５２５号公報
【０００７】
しかし、ボンディングパッドの下地メタル層を複数のライン状にして形成した場合、下地メタル層として大口径のビアを設けた場合と比較して、特定の方向からの応力に対して大きく強度が落ちることが懸念される。例えば特許文献１においては、下地メタル層の長手方向（ライン方向）と、プロービングの際のプローブの進入方向とが平面視で垂直になった場合（即ち、応力の印加方向が下地メタル層のライン方向に平面視で垂直である場合）に、ライン状の下地メタル層の側壁と層間膜との間よりクラックが生じやすいことが示されている。【０００８】
ボンディングパッドにかかる外部からの応力により、その下の絶縁膜にクラックが生じてそれが配線にまで達すると、当該配線のメタルマイグレーション耐性が劣化してしまう。また、配線がボンディングパッドの下方を通るように配設されている構造は、比較的強度が弱く、クラックが発生し易くなる傾向にある。従って、クラックの発生を防止するには、ボンディングパッドの下方に不用意に配線を通さないことが望ましい。しかし、半導体装置を高集積化するためには、ボンディングパッドの下の領域をも有効利用する必要があり、ボンディングパッドの下方にも配線を配設することが余儀なくされている。
【発明の開示】
【０００９】
本発明は以上のような課題を解決するためになされたものであり、ボンディングパッドで発生する応力に対する強度を向上させることが可能な半導体装置を提供することを目的とする。
【００１０】
本発明の第１の局面に係る半導体装置は、最上層配線層を用いて形成された第１メタルと、前記第１メタルの下に配置され当該第１メタルと接続する複数のライン状の第２メタルとを有するボンディングパッドを複数個備える半導体装置であって、前記複数のボンディングパッドが、前記ライン状の第２メタルの長手方向に並べて配設されているものである。
【００１１】
本発明の第２の局面に係る半導体装置は、最上層配線層を用いて形成された第１メタルと、前記第１メタルの下に配置され当該第１メタルと接続する複数のライン状の第２メタルとを有するボンディングパッドを備える半導体装置であって、前記複数の第２メタルが、前記第１メタルの下の絶縁膜に埋め込まれており、当該絶縁膜内でその上部が互いに接続しているものである。
【００１２】
本発明の第３の局面に係る半導体装置は、最上層配線層を用いて形成された第１メタルと、前記第１メタルの下に配置され当該第１メタルと接続する複数のライン状の第２メタルとを有するボンディングパッドを備える半導体装置であって、当該半導体装置は、前記最上層配線層の１層下の第１下層配線層を有し、前記ボンディングパッドが、前記第２メタルの下に配置され、前記第１下層配線層表面のバリアメタルを用いて形成されたエッチングストッパを備えるものである。
【００１３】
本発明の第４の局面に係る半導体装置は、ボンディングパッドと、前記ボンディングパッドの下方を通る配線とを備える半導体装置であって、前記ボンディングパッドの下方の領域における前記配線上に、複数の所定形状の第４メタルを備えるものである。
【００１４】
本発明の第５の局面に係る半導体装置は、ボンディングパッドと、前記ボンディングパッドへ信号を出力する出力バッファと、前記ボンディングパッドに印加された信号が入力される入力バッファと、前記出力バッファの入力側および前記入力バッファの出力側に接続する内部回路とを備え、前記ボンディングパッドは、前記出力バッファの上方に形成され、前記入力バッファおよび前記内部回路の上方には形成されていないものである。
【００１５】
本発明の第６の局面に係る半導体装置は、ボンディングパッドと、前記ボンディングパッドへ信号を出力する出力バッファと、前記ボンディングパッドに印加された信号が入力される入力バッファと、前記出力バッファの入力側および前記入力バッファの出力側に接続する内部回路とを備え、前記ボンディングパッドは、前記出力バッファおよび前記入力バッファの上方並びに前記内部回路の一部の上方に跨って形成されているものである。
【００１６】
本発明の第１の局面によれば、複数のボンディングパッドがライン状の第２メタルの長手方向に並べて配設されているので、チップの外側から進入してくるプローブやボンディングツール等を、その進入方向がボンディングパッドの第２メタルの長手方向に垂直になるようにして当接させやすくなる。第２メタルの幅と間隔を適切に調整することによって、クラックの発生を抑制でき、信頼性の高い半導体装置を形成することが可能になる。
【００１７】
本発明の第２の局面によれば、複数の第２メタルはその上部が互いに接続しているので、ボンディングパッドの強度の方向依存性が小さくなる。
【００１８】
本発明の第３の局面によれば、ボンディングパッドが、第２メタルの下に、第１下層配線層表面のバリアメタルを用いて形成されたエッチングストッパを備えるので、第２メタルによる強度向上の効果に加え、その形成工程の際に、第２メタルのためのビアホールの深さ適切にすることを容易に行うことができる。
【００１９】
本発明の第４の局面によれば、ボンディングパッドの下方の領域において、第２下層配線層による配線上に、複数の第４メタルを備えるので、当該第４メタルでボンディングパッドで発生した応力を吸収でき、ボンディングパッドの下の層間絶縁膜にクラックが発生することを抑制できる。従って、半導体装置の高集積化を図る目的でボンディングパッドの下方に配線を配設する場合にも、それによる強度の劣化を抑えることができる。
【００２０】
本発明の第５の局面によれば、ボンディングパッドは、出力バッファの上方に形成され、入力バッファおよび前記内部回路の上方には形成されない。出力バッファは、形成面積が大きく、応力に対する耐性が高いので、半導体装置の強度劣化を最小限に抑制しつつ、高集積化を図ることができる。
【００２１】
本発明の第６の局面によれば、ボンディングパッドは、出力バッファおよび入力バッファの上方並びに内部回路の一部の上方に跨って形成されるので、ボンディングパッドの面積を大きくすることができ、当該ボンディングパッドへのプロービングおよびボンディングが容易になる。また、ボンディングパッドの上面をプロービングを行うための領域と、ワイヤボンディングを行うための領域とに分けて使用すれば、プロービング後であってもワイヤを確実にボンディングすることができ、半導体装置の信頼性が向上する。
【００２２】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係る半導体装置のボンディングパッドの上面図である。
【図２】実施の形態１に係る半導体装置のボンディングパッドの断面図である。
【図３】実施の形態１に係る半導体装置のボンディングパッドの断面図である。
【図４】実施の形態１に係る半導体装置のボンディングパッドの拡大断面図である。
【図５】ボンディングパッドに当接するプローブの一例を示す図である。
【図６】本発明の効果を示す実験結果を示す図である。
【図７】実施の形態１に係る半導体装置におけるボンディングパッドの配設方法を説明するための図である。
【図８】実施の形態１に係る半導体装置におけるボンディングパッドのレイアウトの一例を示す図である。
【図９】実施の形態１に係る半導体装置におけるボンディングパッドのレイアウトの一例を示す図である。
【図１０】実施の形態１に係る半導体装置のボンディングパッドの拡大断面図である。
【図１１】実施の形態２に係る半導体装置のボンディングパッドの断面図である。
【図１２】実施の形態２に係る半導体装置のボンディングパッドの断面図である。
【図１３】実施の形態２に係る半導体装置のボンディングパッドの拡大断面図である。
【図１４】実施の形態２における問題点を説明するための図である。
【図１５】実施の形態３に係る半導体装置のボンディングパッドの断面図である。
【図１６】実施の形態３に係る半導体装置のボンディングパッドの断面図である。
【図１７】実施の形態３に係る半導体装置のボンディングパッドの拡大断面図である。
【図１８】実施の形態３に係る半導体装置の製造工程を示す図である。
【図１９】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２０】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２１】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２２】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２３】実施の形態４に係る半導体装置のボンディングパッドの上面図である。
【図２４】実施の形態４に係る半導体装置のボンディングパッドの断面図である。
【図２５】実施の形態４に係る半導体装置のボンディングパッドの断面図である。
【図２６】実施の形態４に係る半導体装置のボンディングパッドの断面図である。
【図２７】実施の形態５に係る半導体装置のボンディングパッドの上面図である。
【図２８】実施の形態５に係る半導体装置のボンディングパッドの断面図である。
【図２９】実施の形態５に係る半導体装置のボンディングパッドの断面図である。
【図３０】実施の形態５に係る半導体装置におけるボンディングパッドおよびその下層の配線のレイアウトの一例を示す図である。
【図３１】実施の形態５に係る半導体装置におけるボンディングパッドおよびその下層の配線のレイアウトの一例を示す図である。
【図３２】実施の形態６に係る半導体装置の入出力部の回路図である。
【図３３】実施の形態６に係る半導体装置の入出力部の活性領域およびポリシリコン電極層のレイアウト図である。
【図３４】実施の形態６に係る半導体装置の入出力部の第１ビア層のレイアウト図である。
【図３５】実施の形態６に係る半導体装置の入出力部の第１メタル配線層のレイアウト図である。
【図３６】実施の形態６に係る半導体装置の入出力部の第２ビア層のレイアウト図である。
【図３７】実施の形態６に係る半導体装置の入出力部の第２メタル配線層のレイアウト図である。
【図３８】実施の形態６に係る半導体装置の入出力部の第３ビア層のレイアウト図である。
【図３９】実施の形態６に係る半導体装置の入出力部の第３メタル配線層のレイアウト図である。
【図４０】実施の形態６に係る半導体装置の入出力部の第４ビア層のレイアウト図である。
【図４１】実施の形態６に係る半導体装置の入出力部の第４メタル配線層のレイアウト図である。
【図４２】実施の形態６に係る半導体装置の入出力部の第５ビア層のレイアウト図である。
【図４３】実施の形態６に係る半導体装置の入出力部の第５メタル配線層のレイアウト図である。
【図４４】実施の形態６に係る半導体装置の入出力部の断面図である。
【図４５】実施の形態６に係る半導体装置の入出力部の断面図である。
【図４６】実施の形態６の変形例を示す図である。
【図４７】実施の形態７に係る半導体装置の入出力部の活性領域およびポリシリコン電極層のレイアウト図である。
【図４８】実施の形態７に係る半導体装置の入出力部の第１ビア層のレイアウト図である。
【図４９】実施の形態７に係る半導体装置の入出力部の第１メタル配線層のレイアウト図である。
【図５０】実施の形態７に係る半導体装置の入出力部の第２ビア層のレイアウト図である。
【図５１】実施の形態７に係る半導体装置の入出力部の第２メタル配線層のレイアウト図である。
【図５２】実施の形態７に係る半導体装置の入出力部の第３ビア層のレイアウト図である。
【図５３】実施の形態７に係る半導体装置の入出力部の第３メタル配線層のレイアウト図である。
【図５４】実施の形態７に係る半導体装置の入出力部の第４ビア層のレイアウト図である。
【図５５】実施の形態７に係る半導体装置の入出力部の第４メタル配線層のレイアウト図である。
【図５６】実施の形態７に係る半導体装置の入出力部の第５ビア層のレイアウト図である。
【図５７】実施の形態７に係る半導体装置の入出力部の第５メタル配線層のレイアウト図である。
【図５８】実施の形態７に係る半導体装置の入出力部の断面図である。
【図５９】実施の形態７に係る半導体装置の入出力部の断面図である。
【図６０】実施の形態８に係る半導体装置の入出力部の第３メタル配線層のレイアウト図である。
【図６１】実施の形態８に係る半導体装置の入出力部の第４ビア層のレイアウト図である。
【図６２】実施の形態８に係る半導体装置の入出力部の第４メタル配線層のレイアウト図である。
【図６３】実施の形態８に係る半導体装置の入出力部の第５ビア層のレイアウト図である。
【図６４】実施の形態８に係る半導体装置の入出力部の第５メタル配線層のレイアウト図である。
【図６５】実施の形態８の効果を説明するための図である。
【図６６】実施の形態８の効果を説明するための図である。
【発明を実施するための最良の形態】
【００２４】
＜実施の形態１＞
図１〜図３は、本発明の実施の形態１に係る半導体装置のボンディングパッドの構造を示す図であり、図１はボンディングパッドの上面図、図２および図３はそれぞれ図１のＡ−Ａ線およびＢ−Ｂ線に沿った当該ボンディングパッドの断面図である。【００２５】
これらの図に示すように、ボンディングパッド１は、第１層間絶縁膜２２の上の最上層配線層を用いて形成された第１メタル１１と、第１層間絶縁膜２２内に埋め込まれた下地メタル層としての第２メタル１２を有している。第２メタル１２は第１メタル１１の下に接続しており、互いに平行な複数のライン状のメタルにより構成されている。ボンディングパッド１はさらに、第２メタル１２の下に接続する第３メタル１３を有している。【００２６】
第１メタル１１は、最上層配線層による本来の配線の一部として形成される。最上層配線層の上にはパッシベーション膜２１が設けられるが、ボンディングパッド１の上方は開口される。第３メタル１３は、最上層配線層の１層下の第１下層配線層を用いて形成されており、第２メタル１２は、最上層配線層と第１下層配線層とを接続するためのビア（コンタクトプラグ）を用いて形成されている。【００２７】
また、当該半導体装置は、第１下層配線層よりも下層の第２下層配線層を有している。そしてボンディングパッド１の下方に、第２層間絶縁膜２３を介して、第２下層配線層を用いて形成された本来の配線１４が配設されている。配線１４は、ボンディングパッド１とは電気的に独立している。図２および図３には、説明の簡単のため第２下層配線は第１下層配線の１層下の配線層として描いているが、さらに下層の配線層であってもよい。以上の構造が、半導体基板２６上にフィールド酸化膜２５および第３層間絶縁膜２４を介して形成されている。なお、図１における参照符号「２」の要素は、ボンディングパッド１に当接するプローブの先端を示している。【００２８】
第１メタル１１、第３メタル１３、配線１４の材料は、一般的な配線材料であり、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）およびそれらの合金（例えばＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等）などが挙げられる。第２メタル１２もまた一般的なビア材料であり、例えばタングステン（Ｗ）や銅およびその合金などが挙げられる。また、パッシベーション膜２１および第１〜第３層間絶縁膜２２，２３，２４の材料は、通常のシリコン酸化膜（ＳｉＯ2）が一般的であるが、その他にも、フッ素ドープシリコン酸化膜（ＦＳＧ）やシリコン酸窒化膜（ＳｉＯＣ）などの低誘電率絶縁膜（ｌｏｗ−ｋ膜）などでもよい。【００２９】
上述したように、特許文献１には、ボンディングパッドの下地メタル層を複数のライン状にした場合、ボンディングパッドへの応力の印加方向が下地メタル層の長手方向（ライン方向）に平面視で垂直になるケースで、クラックが生じやすくなるという問題が報告されている。【００３０】
本発明者は実験および応力シミュレーションにより、図１〜図３の構造を有するボンディングパッド１において、ライン状の第２メタル１２それぞれの幅および間隔を適切に設定すれば、その問題が解決されることを見出した。それどころか、応力の印加方向が第２メタル１２の長手方向に対して平面視で垂直に近くなると、第１層間絶縁膜２２および第２層間絶縁膜２３にクラックが生じにくくなり、下地メタル層として大口径のビアを設けた場合と同等の強度を得ることができるということも分かった。【００３１】
具体的には、第２メタル１２の幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗ  ・・・（１）
の関係を満たす場合に、上記の効果が得られた。ここで、図４は図２に示す領域Ｃの拡大断面図である。ビアホールは上方向からのエッチングにより形成されるため、その上部が底部よりも広く形成される傾向にある。そのため第２メタル１２は、図４の如くそれぞれが逆台形型に形成される。ビアホールの底部では比較的設計寸法に近い寸法で形成可能であるので、本明細書においては第２メタル１２の幅Ｗおよび間隔Ｄを、図４に示すように第２メタル１２の底部における寸法として定義している。【００３２】
本実施の形態では、第２メタル１２の幅Ｗおよび間隔Ｄが式（１）の関係を満たすようにボンディングパッド１形成する。そして、当該ボンディングパッド１に印加される応力の方向が第２メタル１２の長手方向に対して平面視で垂直に近くなるようにする。それによって、第１層間絶縁膜２２および第２層間絶縁膜２３におけるクラック発生を抑制することができる。【００３３】
なお、実際に形成される第２メタル１２の幅Ｗおよび間隔Ｄは、その設計寸法（第２メタル１２のパターニング時のマスク寸法）の幅Ｗ0および間隔Ｄ0と正確に等しくすることは困難であり、仕上がり寸法は設計寸法に対してある程度の誤差を有するのが通常である。例えば、エッチングの特性により、ライン状の第２メタル１２においては、その長さ方向の中央部は両端部よりも若干幅が広く形成される傾向にあり、全体を均一幅で形成することは困難である。そのため実験では、部分的に式（１）の関係を厳密に満たさないケースでも上記の効果が得られた可能性はあるが、少なくとも、第２メタル１２の設計寸法の幅Ｗ0および間隔Ｄ0が、
Ｗ0≦Ｄ0≦２×Ｗ0  ・・・（２）
の関係を満たす場合において、上記の効果が得られた。【００３４】
ここで、半導体チップの電気的試験に使用されるプローブ２について説明する。プローブ２の形状としては、図５（ａ）に示すようなボンディングパッド１の横方向から進入するカンチレバータイプのもの（以下「カンチレバープローブ」と称する）や、図５（ｂ）に示すように、ボンディングパッド１に対して垂直方向から進入するもの（以下「垂直プローブ」と称する）などがよく知られている。図５（ａ）においてカンチレバープローブ２は、ボンディングパッド１に対して垂直方向Ｚに移動することによって第１メタル１１に当接するが、それによりボンディングパッド１に印加される応力は、垂直方向（Ｚ方向）の成分だけでなく、プローブ２の形状および弾性に起因する進入方向（Ｘ方向）の成分をも有する。従って、当該応力の方向Ｓは、図５（ａ）の如くボンディングパッド１の表面に対して斜め方向になる。【００３５】
本実施の形態では、ボンディングパッド１に印加される応力の方向が第２メタル１２の長手方向に対して平面視で垂直に近くなるようにするので、プローブ２がカンチレバータイプである場合には、プローブ２の進入方向（Ｘ方向）を図１に示すように第２メタル１２の長手方向に垂直に近くする必要がある。【００３６】
なお、垂直プローブを第１メタル１１に当接させる場合は、ボンディングパッド１に印加される応力の方向Ｓは図５（ｂ）の如く、ボンディングパッド１の垂直方向Ｚのみである。【００３７】
図６は、上記実験およびシミュレーション結果を示す図である。実験およびシミュレーションのそれぞれにおいては、半導体チップの電気的試験（テスト）を想定し、ボンディングパッド１へのプロービング回数に対する第１層間絶縁膜２２および第２層間絶縁膜２３のクラック発生の有無を観察した。当該実験およびシミュレーションでは、ボンディングパッド１の強度における方向依存性を確めるために、当接させるプローブ２としてはカンチレバープローブを用いた。なお、図６に示している表は、具体的には第２メタル１２の設計寸法の幅Ｗ0を０．２８μｍ、間隔Ｄ0＝０．３６μｍとして形成した場合の実験およびシミュレーション結果である。表の縦方向にプロービング時のオーバードライブ量（ＯＤ量）、表の横方向にプロービング回数を示している。オーバードライブ量とは、プローブ２をボンディングパッド１の第１メタル１１に接触させた後の押し下げ量のことである。【００３８】
図６に示すように、実施の形態１のボンディングパッド１においては、プローブ２の進入方向Ｘを第２メタル１２の長手方向に平面視で垂直にして当接させた場合に、従来のボンディングパッド構造（下地メタル層として大口径のビアを用いた構造）と同等の良好な結果が得られた。また、同図に示すように、実施の形態１のボンディングパッド１に対し、プローブ２の進入方向Ｘを第２メタル１２の長手方向に平行に当接させた場合でも、従来のボンディングパッド構造に近い結果が得られ、強度の方向依存性は小さいことが分かった。但し、長手方向に垂直にして当接させた場合に比較すると若干強度落ちる。【００３９】
この結果からも分かるように、本実施の形態のボンディングパッド１に対しては、プローブ２を、その進入方向Ｘを第２メタル１２の長手方向に垂直にして当接させることが望ましい。そこで本実施の形態では図７の如く、半導体チップ上にボンディングパッド１を、第２メタル１２の長手方向に並べて配設する。図７において、矢印Ｌ１は第２メタル１２の長手方向を示しており、矢印Ｌ２はボンディングパッド１の配列方向を示している。このように第２メタル１２の長手方向とボンディングパッド１の配列方向とが同じ方向になるように、ボンディングパッド１を並べて配設するのである。【００４０】
図８および図９は、本実施の形態におけるボンディングパッド１のレイアウトの一例を示す図である。通常、半導体チップのテスト装置では、プローブ２が半導体チップの外側から内側に向かって進入するように配設されている。その進入方向は個々のテスト装置や、テスト対象の半導体チップに応じて異なるが、例えば図８のように半導体チップ３に対して４方向から進入してくるケースや、図９のように半導体チップ３に対して２方向から進入してくるケースが一般的である。図８のケースでは、図７の如く並べたボンディングパッド１の列を半導体チップ３の４つの辺それぞれに沿設させる。それにより、４方向から進入するそれぞれのプローブ２の進入方向が、各ボンディングパッド１の第２メタル１２の長手方向に平面視で垂直になり、半導体チップ３におけるクラック発生を抑制することができる。また図９のケースでは、図７の如く並べたボンディングパッド１の列を半導体チップ３上に２列並べて配置する。それにより、２方向から進入するそれぞれのプローブ２の進入方向を、各ボンディングパッド１の第２メタル１２の長手方向に平面視で垂直にしやすくなり、半導体チップ３におけるクラック発生を抑制することができる。【００４１】
つまり図７の如く、半導体チップ３上に、ボンディングパッド１を第２メタル１２の長手方向に並べて配設することにより、チップの外側から進入してくるプローブ２を、その進入方向がボンディングパッド１の第２メタル１２の長手方向に平面視で垂直になるようにして当接させやすくなる。本実施の形態では、ボンディングパッド１に印加される応力の方向が第２メタル１２の長手方向に平面視で垂直に近くなると、第１層間絶縁膜２２および第２層間絶縁膜２３にクラックが生じにくくなる。従って、プロービングによるクラックの発生を抑制でき、信頼性の高い半導体装置を形成することが可能になる。【００４２】
また、下地層である第２メタル１２はライン状であるので、小口径の本来のビアと並行して形成する場合にも、第２メタル１２の上面でディッシングが生じ難く、その表面の高さはほぼ均一になる。そのため、その上に第１メタル１１を形成する際にも、当該第１メタル１１の上面の高さを均一にして形成することも容易になる。従って、第１メタル１１の上面の高さが均一になることにより、それに対する確実なプロービングやワイヤボンディングが可能になり、半導体装置の信頼性向上にさらに寄与できる。【００４３】
なお、上記実施の形態ではプローブ２としてカンチレバータイプのものを使用したが、ボンディングパッド１に対して進入方向を持つものであれば他の形状のプローブであっても同様の効果を得ることができる。また、進入方向を持たない垂直プローブに対しても、従来の半導体装置と同様の強度が得られる。またプローブに限らず、例えばワイヤボンディングで使用されるボンディングツールをボンディングパッド１に当接させる場合にも、同様の効果が得られることは明らかである。また、図２および図３では、半導体装置として、最上層配線層、第１および第２下層配線の３層の配線層を有する構造を示したが、本実施の形態では、必ずしも第２下層配線層は必要ではないので、２層以上の配線層を有する半導体装置に対して適用可能である。【００４４】
また実験では、第２メタル１２の間隔Ｄを狭くした場合に（例えばＤ0＝０．３６μｍ）特にクラックの発生が抑制され、高い強度が得られた。上述したように、ビアホールは上部が底部よりも広くなる傾向にあるので、間隔Ｄを狭くすると図１０に示すように、ライン状の第２メタル１２同士が、第１層間絶縁膜２２内でその上部が互いに接続して形成されるケースもある。そのような場合も、上と同様に高い強度が得られることが確認された。また、上面が互いに繋がった場合、ボンディングパッド１の強度の方向依存性は、さらに小さくなる。【００４５】
さらに実験では、第１および第２下層配線層配線の材料（第３メタル１３および配線１４の材料）を全てＣｕとした場合、他の材料を用いた場合に比べて特に良好な結果が得られた。また、最上層配線層の材料（第１メタル１１の材料）にＣｕを用いても同様の結果が得られるが、第１メタル１１は上面が露出し、さらに表面にワイヤがボンディングされるため、比較的腐食に強く且つボンディングを容易に行なえるＡｌの合金を用いることが望ましい。【００４６】
＜実施の形態２＞
図１１および図１２は、実施の形態２に係る半導体装置のボンディングパッドの断面図である。なお、その上面図は図１と同様であるので省略するが、図１１および図１２は、それぞれ図１のＡ−Ａ線およびＢ−Ｂ線に沿った当該ボンディングパッドの断面に相当している。そして図１３は、図１１に示す領域Ｃの拡大図である。これらの図において、図２および図３に示したものと同様の機能を有する要素には同一符号を付してある。当該半導体装置は、第２メタル１２の下に第３メタル１３が形成されないことを除いて、実施の形態１の半導体装置と同様の構造であるので、ここでは各要素の説明は省略する。【００４７】
実施の形態２の半導体装置に対しては、応力シミュレーションを行なった。当該シミュレーションでは、第１層間絶縁膜２２および第２層間絶縁膜２３にかかる応力を算出し、実施の形態１における実験およびシミュレーション結果と相対比較して、クラック発生の有無を求めた。ボンディングパッド１に当接させるプローブ２はカンチレバープローブとし、その進入方向を第２メタル１２の長手方向に平面視で垂直にした。その結果も図６に示す。同図の如く、実施の形態２のボンディングパッド１では、実施の形態１よりもさらにクラックの発生を抑制できる。【００４８】
また、本実施の形態においても、半導体チップ上にボンディングパッド１を第２メタル１２の長手方向に並べて配設すれば、実施の形態１で図７〜図９を用いて説明したように、チップの外側から進入してくるプローブ２を、その進入方向をボンディングパッド１の第２メタル１２の長手方向に平面視で垂直にして当接させやすくなる。【００４９】
＜実施の形態３＞
上記のように、実施の形態２によれば、実施の形態１よりもクラックの発生を抑制することが可能である。しかし、実施の形態２の形成工程には次のような問題点がある。図１４はその問題点を説明するための図であり、第２メタル１２を形成するためのビアホールの形成工程を示している。同図の左側はボンディングパッド１が形成されるパッド形成領域を示しており、右側は第１下層配線層の本来の配線１１３が形成される通常配線領域を示している。【００５０】
実施の形態１では、第１下層配線層を用いて（配線１１３の形成と同一の形成工程で）パッド形成領域に第３メタル１３を形成し、その後第３メタル１３上に第２メタル１２を形成するので、第２メタル１２を形成するためのビアホール形成工程においては第３メタル１３がエッチングストッパとして機能させることができる。それに対し、実施の形態２ではその第３メタル１３を形成しないので、図１４のように第２メタル１２を形成するためのビアホール１２ａにオーバーエッチが生じやすい。【００５１】
一方、通常配線領域では配線１１３がエッチングストッパとして機能するので、ビアホール１１２ａにはオーバーエッチは生じない。つまり、パッド形成領域における第２メタル１２のためのビアホール１２ａが、通常配線領域のビアホール１１２ａよりも深く形成されやすくなる。その結果、第２メタル１２の上面にディッシングが生じたり、最悪の場合、第２メタル１２が第２下層配線層の本来の配線１４にまで到達して、ボンディングパッド１と配線１４との間の絶縁が保たれなくなってしまう。【００５２】
逆に、オーバーエッチングを避けるためにエッチング量を少な目にすると、本来のビアのためのビアホール１１２ａが配線１１３に充分に達せず、接続不良が発生する危険性があるので望ましくない。その対策としては、ビアホール１２ａのサイズをビアホール１１２ａに対して小さく（細く）するなどして、ビアホール１２ａのエッチング量がビアホール１１２ａのそれに対して小さくなるようにするといった方法がある。しかしながら、この方法では製造方式ごとに適切なビアホール１２ａのサイズを調整することが必要となる。【００５３】
図１５および図１６は、実施の形態３に係る半導体装置のボンディングパッドの断面図である。その上面図は図１と同様であるので省略するが、図１５および図１６は、それぞれ図１のＡ−Ａ線およびＢ−Ｂ線に沿った当該ボンディングパッドの断面に相当している。これらの図において、図２および図３に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては、実施の形態２と同様に第２メタル１２の下には第３メタル１３を設けない。但し、第２メタル１２の下には、ビアホール１２ａ形成のエッチングの際のエッチングストッパ１５が設けられる。それ以外の構成は、実施の形態２の半導体装置と同様の構造である。【００５４】
図１７は、実施の形態３に係る半導体装置のボンディングパッドの拡大断面図であり、同図の左側はパッド形成領域を示しており図１５に示す領域Ｃに相当し、右側は第１下層配線層の本来の配線１１３が形成される通常配線領域を示している。エッチングストッパ１５は、配線１１３の表面に設けられるバリアメタル１１５を用いて形成されており、図１７に示すように配線１１３の上面（バリアメタル１１５）と同じ高さに設けられる。エッチングストッパ１５およびバリアメタル１１５の材料の例としては、ＴｉやＴｉＮ、あるいはそれらの多層構造などが挙げられる。【００５５】
図１８〜図２２は、実施の形態３に係る半導体装置の製造工程を示す図である。以下、これらの図に基づいて、実施の形態３に係る半導体装置の製造工程を説明する。まず、従来の半導体装置の製造方法と同様の工程で、半導体基板２６上にフィールド酸化膜２５、第３層間絶縁膜２４、第２層間絶縁膜２３を形成した後、第１下層配線層の配線材２１３を堆積する（図１８）。そして、配線材２１３を所定の配線パターンにパターニングして通常配線領域に本来の配線１１３を形成し、その上に第１層間絶縁膜２２を堆積する（図１９）。【００５６】
そして例えばＣＭＰ法により、配線１１３の上面を一旦露出させる。このとき、露出した配線１１３の上面と第１層間絶縁膜２２の上との高さが同じになるように平坦化する。次いで、バリアメタル材を堆積しパターニングすることにより、配線１１３の上面と、この後の工程で第２メタル１２を形成する領域とに、バリアメタル１１５を選択的に形成する（図２０）。【００５７】
その後再び、第１層間絶縁膜２２を堆積する（図２１）。それによって、パッド領域の第１層間絶縁膜２２内における第２メタル１２が形成される部分には、配線１１３上面と同じ高さに、エッチングストッパ１５が形成される。そして、フォトリソグラフィー技術を用いた選択的なエッチングにより、第２メタル１２のためのビアホール１２ａおよび本来のビア１１２のためのビアホール１１２ａを、第１層間絶縁膜２２に形成する（図２２）。このとき、ビアホール１２ａのエッチングはエッチングストッパ１５により停止されるので、当該第２メタル１２のビアホール１２ａにオーバーエッチは生じない。また、ビアホール１１２ａのエッチングは配線１１３上面のバリアメタル１１５により停止される。このように、第２メタル１２のためのビアホール１２ａと、本来のビア１１２のためのビアホール１１２ａとを容易に同じ深さに形成することが可能である。【００５８】
以上のように、本実施の形態によれば、ビアホール１２ａのオーバーエッチに起因する、第２メタル１２上面のディッシングの問題やボンディングパッド１と配線１４との短絡の問題などを回避できる。また本実施の形態の構造は、実施の形態２と同様であるので、強度の高い半導体装置の構造を形成することができる。【００５９】
なお、以上の説明では、エッチングストッパ１５を個々の第２メタル１２の下に局所的に形成した例を示した。即ち上の例では、エッチングストッパ１５は第２メタル１２と同様のライン状であった。しかし、エッチングストッパ１５は、ボンディングパッド１の下の領域全体に一体的に形成してもよい。【００６０】
＜実施の形態４＞
ボンディングパッドの下方にクラックが生じ、それが配線にまで到達すると、当該配線のメタルマイグレーション耐性が劣化してしまう。また、ボンディングパッドの下方に配線を通すことによって、ボンディングパッドと当該配線との間の層間絶縁膜にクラックが発生しやすくなり、強度が低下する傾向がある。従って、クラックの発生を防止するという視点からは、ボンディングパッドの下方に不用意に配線を通さないことが望ましい。しかし、半導体装置の高集積化のためには、ボンディングパッドの下の領域も有効利用する必要があり、ボンディングパッドの下方に配線を通すことが余儀なくされている。そこで本実施の形態では、ボンディングパッドの下方に、配線を通した場合でも、強度の劣化を抑制することが可能な半導体装置構造を提案する。【００６１】
本発明者は実験および応力シミュレーションによって、ボンディングパッドの下方に配線を通す場合に、当該配線の上面に複数個のメタルを立設させることで、ボンディングパッドと当該配線との間の層間絶縁膜におけるクラック発生の抑制されることを見出した。以下にその装置構成の具体例を示す。【００６２】
図２３〜図２５は、実施の形態４に係る半導体装置のボンディングパッドの構造を示す図であり、図２３はボンディングパッドの上面図、図２４および図２５はそれぞれ図２３のＡ−Ａ線およびＢ−Ｂ線に沿った当該ボンディングパッドの断面図である。これらの図において、図２および図３に示したものと同様の機能を有する要素には同一符号を付してある。この例では、ボンディングパッド１は第１メタル１１のみから成る構造である。そしてボンディングパッド１の下方には、第１層間絶縁膜２２および第２層間絶縁膜２３を介して第２下層配線層の本来の配線１４が形成される。本実施の形態では、ボンディングパッド１の下方の領域における配線１４の上面に、複数のライン状の第４メタル１６を設ける。【００６３】
第４メタル１６は、第２層間絶縁膜２３上に形成される第１下層配線層と第２下層配線層との間を接続するためのビアを用いて形成される。第４メタル１６は、複数に分割されたライン形状であるので、単一の大口径のビアを形成する場合と異なり上面にディッシングが生じにくく、形成が容易である。第４メタル１６の材料は一般的なビア材料でよく、例えばタングステン（Ｗ）や銅およびその合金などが挙げられる。【００６４】
上記実験およびシミュレーション結果もまた図６に示している。当該実験およびシミュレーションでは、実施の形態１との比較を容易に行なえるように、ボンディングパッド１として実施の形態１の構造を適用した。以上の説明では、説明の簡単のため第２下層配線は第１下層配線の１層下の配線層として説明しているが、実施の形態４を実施の形態１に適用する場合、第２下層配線が第１下層配線の１層下では第３メタル１３と本来の配線１４とが第４メタル１６を介して電気的に接続してしまう。よってその場合は、第２下層配線は第１下層配線の２層以上下層の配線層である必要がある。あるいは、第３メタル１３と第４メタル１６との間が絶縁されるよう適宜絶縁膜を形成するなどしてもよい。【００６５】
図６に示すように、実施の形態４の半導体装置においては、実施の形態１よりもクラックの発生を抑制でき、良好な結果が得られた。ボンディングパッド１に印加される応力が、複数個に分割された第４メタル１６に吸収されるためと考えられる。つまり、ボンディングパッド１の下方の配線１４の上面に複数個の第４メタル１６を設けることにより、ボンディングパッド１の下の層間絶縁膜にクラックが発生することを抑制できる。従って、半導体装置の高集積化を図る目的でボンディングパッド１の下方に配線１４を配設する場合にも、それによる強度の劣化を抑えることができる。【００６６】
また本実施の形態は、実施の形態１の他にも実施の形態２や実施の形態３のボンディングパッド１に対しても適用可能である。例えば、実施の形態３に適用した例を図２６に示す。この図においては、第２メタル１２のラインのピッチと、第４メタル１６のラインのピッチとを異ならしめているが、両者は同じピッチであってもよい。また同図では、第２メタル１２の長手方向と第４メタル１６の長手方向とを同じ方向にしているが、互いに異なる向きであってもよい。但し、第２メタル１２の長手方向に関しては、実施の形態１で図７〜図９を用いて説明したように、第１メタル１１に当接するプローブの進入方向に平面視で垂直になるように配設することが望ましい。【００６７】
なお、以上の説明では、第４メタル１６の形状をライン状としたが、それに限定されるものではない。例えば第４メタル１６として、本来のビアと同様の形状の小口径のメタルを複数個配設するようにしても同様の効果が得られる。【００６８】
＜実施の形態５＞
実施の形態４の実験および応力シミュレーションによって、ボンディングパッドの下方に配線を通す場合でも、当該配線上面に複数個のメタルを設けることで、クラックの発生が抑制されることが分かった。実施の形態５ではその結果に着目し、今度はボンディングパッドの下方に通す配線自体を複数個に分割することで、半導体装置の更なる強度向上を図る。【００６９】
図２７および図２８は、実施の形態５に係る半導体装置のボンディングパッドの構造を示す図であり、図２７はボンディングパッドの上面図、図２８は図２７のＡ−Ａ線に沿った断面図である。図２７のＢ−Ｂ線に沿った断面図は、図３と同様であるので省略する。図２７および図２８において、図２および図３と同様の機能を有する要素には同一符号を付してある。図２７から分かるように、ボンディングパッド１としては実施の形態１のものを適用している。実施の形態１で示した構造と異なるのは、ボンディングパッド１の下を通る配線１４が、ライン状に分割されている点である。【００７０】
本発明者による実験およびシミュレーションの結果、図２７および図２８の半導体装置においては、ボンディングパッド１で発生した応力が、ライン状の配線１４に吸収され、実施の形態４と同様にクラックの発生が抑制された。つまり、ボンディングパッド１の下方の配線１４を複数のライン状に分割することにより、当該配線１４を配設することによる強度の劣化を抑制できることが分かった。従って、半導体装置の強度劣化を抑制しつつ、高集積化を図ることができる。【００７１】
ここで、上述したように、クラックの発生を防止するという視点からはボンディングパッド１の下方に配線１４をできるだけ通さないことが望ましい。よって、ボンディングパッド１の下方における配線１４のライン幅は狭い方が強度は高くなる。具体的には、ボンディングパッド１下方に占める配線１４の割合が６０％以下であるように、配線１４のライン幅および間隔を決定すると効果的である。【００７２】
また本実施の形態は、実施の形態１の他にも実施の形態２〜４の半導体装置に対しても適用可能である。例えば、実施の形態４に適用した例を図２９に示す。この場合、各第４メタル１６の下に、分割された配線１４のそれぞれが位置するようにするとよい。それにより、各第４メタル１６を形成するビアホール形成の際に、配線１４をエッチングストッパとして利用できるので、第４メタル１６の加工精度が向上する。【００７３】
本発明において、ボンディングパッド１の下を通る配線１４の用途は特に問わないが、例えば各ボンディングパッド１が接続する回路の電源（Ｖｃｃ）あるいはグランド（ＧＮＤ）配線として使用すれば、半導体チップ面積の増大を最大限に抑制することができる。例えば、実施の形態１で図８に示したように、ボンディングパッド１を半導体チップ３の４つの辺それぞれに沿設させる場合は、電源あるいはグランド配線としての配線１４を、図３０のようにフレーム状にして、各ボンディングパッド１の下方を通すとよい。また、図９に示したように、ボンディングパッド１を半導体チップ３上に２列並べて配置する場合は、図３１のように電源あるいはグランド配線としての配線１４を、ボンディングパッド１の列に対応するライン状にして、当該ボンディングパッド１の下方を通すとよい。【００７４】
図３０および図３１の例では、結果的に配線１４のラインの向きはボンディングパッド１の配列方向に一致しているが、本発明においては配線１４のラインの向きはいずれの方向でもよい。また、配線１４は電源あるいはグランド配線に限らず、他の信号線として用いてもよい。【００７５】
＜実施の形態６＞
先の述べたように、半導体装置の高集積化を図るためには、ボンディングパッドの下の領域も有効利用する必要がある。そこで実施の形態６では、本発明に係るボンディングパッドの下方の構造の具体的なレイアウトを提案する。【００７６】
図３２は、実施の形態６に係る半導体装置における入出力部の回路図である。実施の形態６に係る半導体装置は、内部回路３０とボンディングパッド１との間に、信号の入出力部として、出力バッファ３１、保護回路３２および入力バッファ３３を備えている。即ち、内部回路３０は、出力バッファ３１の入力側および内部回路３０の出力側に接続する回路である。当該内部回路３０には、出力バッファ３１に信号を出力すると共に入力バッファ３３からの信号が入力される回路論理回路や、電源電圧を当該論理回路用のレベルに変換するレベルシフタなどが含まれる。【００７７】
出力バッファ３１は、内部回路３０からの信号をボンディングパッド１に出力するものであり、ＰＭＯＳトランジスタ３１ｐおよびＮＭＯＳトランジスタ３１ｎで構成されるインバータ回路である。入力バッファ３３は、ボンディングパッド１に印加された信号を内部回路３０へ入力するものであり、同じくＰＭＯＳトランジスタ３３ｐおよびＮＭＯＳトランジスタ３３ｎで構成されるインバータ回路である。【００７８】
保護回路３２は、ボンディングパッド１に加わる静電放電（ＥＳＤ：Electrostatic Discharge）から半導体装置を保護するためのものである。保護回路３２は、ダイオード接続した複数個のＰＭＯＳトランジスタ３２ｐおよびＮＭＯＳトランジスタ３２ｎにより構成されている。図３２の如く、ＰＭＯＳトランジスタ３２ｐは、出力バッファ３１のＰＭＯＳトランジスタ３１ｐおよび入力バッファ３３のＰＭＯＳトランジスタ３３ｐに並列接続し、一方、ＮＭＯＳトランジスタ３２ｎは、出力バッファ３１のＮＭＯＳトランジスタ３１ｎおよび入力バッファ３３のＮＭＯＳトランジスタ３３ｎに並列接続する。ＥＳＤによってボンディングパッド１に電源よりも高い電圧やグラウンドよりも低い電圧が加わった場合、この保護回路３２に電流が流れ、それにより出力バッファ３１や入力バッファ３３に高電圧がかかるのが防止される。保護回路３２のＰＭＯＳトランジスタ３２ｐおよびＮＭＯＳトランジスタ３２ｎは、瞬時に大電流を流す必要があるため、サイズの大きいものが用いられる。【００７９】
図３２においては、説明の簡単のためボンディングパッド１を一個のみ示しているが、本実施の形態においても半導体装置は、例えば図３０や図３１のようにレイアウトされた複数個のボンディングパッド１を備えている。出力バッファ３１、保護回路３２および入力バッファ３３のそれぞれは、一個のボンディングパッド１ごとに一個ずつ設けられる。【００８０】
図３３〜図４５は、実施の形態６に係る半導体装置の入出力部の構成を示す図である。そのうち図３３〜図４３は当該入出力部の配線およびビアのレイアウト図であり、図４４および図４５は当該入出力部の断面図である。以下、これらの図を用いて、実施の形態６に係る半導体装置の構造を説明する。【００８１】
ここで、図３３〜図４３のレイアウト図と図４４および図４５の断面図との対応を説明する。図４４および図４５は、図３３〜図４３のレイアウト図に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面にそれぞれ対応している。そして、図３３は、図４４および図４５に示す半導体基板９０に形成される活性領域および半導体基板９０上に形成されるポリシリコン電極層のレイアウトを示している。同様に、図３４は最下層の層間絶縁膜９１内の第１ビア層のレイアウト、図３５は層間絶縁膜９１上の第１メタル配線層のレイアウト、図３６は第１メタル配線層を覆う層間絶縁膜９２内の第２ビア層のレイアウト、図３７は層間絶縁膜９２上の第２メタル配線層のレイアウト、図３８は第２メタル配線層を覆う層間絶縁膜９３内の第３ビア層のレイアウト、図３９は層間絶縁膜９３上の第３メタル配線層のレイアウト、図４０は第３メタル配線層を覆う層間絶縁膜９４内に形成される第４ビア層のレイアウト、図４１は層間絶縁膜９４上の第４メタル配線層のレイアウト、図４２は第４メタル配線層を覆う層間絶縁膜９５内の第５ビア層のレイアウト、図４３は層間絶縁膜９５上の第５メタル配線層およびそれを覆うパッシベーション膜９６の開口部８３のレイアウトをそれぞれ示している。なお、各レイアウト図における左側の部分は、内部回路３０の形成領域であるが、簡単のためその部分の具体的なレイアウトの図示は省略している。【００８２】
各メタル配線層の材料は一般的な配線材料でよく、例としてはアルミニウムや銅およびそれらの合金（例えばＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等）などが挙げられる。各ビア層もまた一般的なビア材料でよく、例としてはタングステンや銅およびその合金などが挙げられる。【００８３】
説明の便宜を図るため、図３３〜図４５の各図における配線およびビアには、その機能で区別したハッチングを施している。具体的には、電源ノード、グラウンド（基準電位）ノード、内部回路３０の論理回路の出力ノード、出力バッファ３１の出力ノード、保護回路３２の出力ノードの５つに区別している。また図３３〜図４５において、同一の要素には一貫して同一符号を付してある。【００８４】
図３２に示した出力バッファ３１、保護回路３２、入力バッファ３３を構成する各トランジスタ３１ｐ〜３３ｐ，３１ｎ〜３３ｎは、図３３に示すように、半導体基板９０の上部に形成された分離絶縁膜４０により規定される活性領域内にそれぞれ形成される。【００８５】
出力バッファ３１のＰＭＯＳトランジスタ３１ｐと保護回路３２のＰＭＯＳトランジスタ３２ｐとは互いに並列に接続するので、図３３の如く同じ活性領域に形成される。保護回路３２のＰＭＯＳトランジスタ３２ｐは、サイズが大きくなるように形成面積を大きくする必要がある。またＰＭＯＳトランジスタは、ＮＭＯＳトランジスタよりもキャリア移動度が低いためサイズを大きくする必要がある。その結果、図３３の如くＰＭＯＳトランジスタ３１ｐ，３２ｐが形成される活性領域は、ＮＭＯＳトランジスタ３１ｎ，３２ｎが形成される活性領域よりも広くなり、その上には複数個のトランジスタが規則正しく並ぶように形成される。【００８６】
一方、出力バッファ３１のＮＭＯＳトランジスタ３１ｎと保護回路３２のＮＭＯＳトランジスタ３２ｎも、互いに並列に接続するので同じ活性領域に形成される。通常、ＮＭＯＳトランジスタ３１ｎ，３２ｎの形成面積は、図３３のようにＰＭＯＳトランジスタ３１ｐ，３２ｐの形成領域よりも小さい面積になる。ＮＭＯＳトランジスタ３１ｎ，３２ｎが形成される活性領域上もまた、複数個のトランジスタが規則正しく並ぶ構造になる。【００８７】
ＮＭＯＳトランジスタ３１ｎのゲート電極５１は、第１ビア層（図３４）のビア５１ｃを介して第１メタル配線層（図３５）の配線５９に接続する。またＰＭＯＳトランジスタ３１ｐのゲート電極５３は、第１ビア層のビア５３ｃを介して第１メタル配線層の配線５５に接続する。つまり、配線５５，５９は、出力バッファ３１の入力ラインであり、内部回路３０内の論理回路（不図示）に接続される。【００８８】
ＰＭＯＳトランジスタ３１ｐ，３２ｐのソース領域４７およびＰＭＯＳトランジスタ３２ｐのゲート電極５４は、それぞれ第１ビア層のビア４７ｃおよびビア５４ｃを介して第１メタル配線層の配線６２に接続する。当該配線６２は、第２ビア層（図３６）のビア６２ｃを介して第２メタル配線層（図３７）の配線６７に接続する。本実施の形態では、配線６７は電源ラインであり、例えば図３０のようにチップ外周部にフレーム状に配設されたものなどである。また、電源の大容量化に寄与できるよう、当該配線６７に加えて第３メタル配線層（図３９）の配線７４も電源ラインとして使用している（両者は第３ビア層（図３８）のビア６７ｃを介して互いに接続している）。図３７の如く、当該配線６７，７４は、複数のライン状に分割されている。【００８９】
ＮＭＯＳトランジスタ３１ｎ，３２ｎのソース領域４５およびＮＭＯＳトランジスタ３２ｎのゲート電極５２は、それぞれ第１ビア層のビア４５ｃおよびビア５２ｃを介して第１メタル配線層の配線６０に接続する。当該配線６０は、第２ビア層のビア６０ｃ、第２メタル配線層の配線６５、第３ビア層のビア６５ｃを介して配線７２に接続する。本実施の形態では、配線７２はグラウンドラインであり、例えば図３０のようにチップ外周部にフレーム状に配設されたものなどである。またこの例では、配線７２に加えて第４メタル配線層（図４１）の配線７９もグラウンドラインとして使用している（両者は第４ビア層（図４０）のビア７２ｃを介して互いに接続している）。【００９０】
一方、入力バッファ３３のＰＭＯＳトランジスタ３３ｐのソース領域４１は、第１ビア層のビア４１ｃ、第１メタル配線層の配線５６、第２ビア層のビア５６ｃ、第２メタル配線層の配線６３、第３ビア層のビア６３ｃを介して第３メタル配線層の配線７０に接続する。本実施の形態では、配線７０は電源ラインであり、例えば図３０のようにチップ外周部にフレーム状に配設されたものなどである。またこの例では、当該配線７０に加えて第４メタル配線層の配線７７も電源ラインとして使用している（両者は第４ビア層のビア７０ｃを介して互いに接続している）。【００９１】
入力バッファ３３のＮＭＯＳトランジスタ３３ｎのソース領域４３は、第１ビア層のビア４３ｃ、第１メタル配線層の配線５７、第２ビア層のビア５７ｃ、第２メタル配線層の配線６４、第３ビア層のビア６４ｃを介して第３メタル配線層の配線７１に接続する。本実施の形態では、配線７１はグラウンドラインであり、例えば図３０のようにチップ外周部にフレーム状に配設されたものなどである。またこの例では、当該配線７１に加えて第４メタル配線層の配線７８もグラウンドラインとして使用している（両者は第４ビア層のビア７１ｃを介して互いに接続している）。【００９２】
なお、第３メタル配線層の配線６８および第４メタル配線層の配線７５（図３９〜図４１参照）は、内部回路３０用の電源ラインである（両者は第４ビア層のビア６８ｃを介して互いに接続している）。また、第３メタル配線層の配線６９および第４メタル配線層の配線７６は、同じく内部回路３０用のグラウンドラインである（両者は第４ビア層のビア６９ｃを介して互いに接続している）。【００９３】
また、ＮＭＯＳトランジスタ３１ｎ，３２ｎのドレイン領域４６、ＰＭＯＳトランジスタ３１ｐ，３２ｐのドレイン領域４８および入力バッファ３３のゲート電極５０は、それぞれ第１ビア層のビア４６ｃ、ビア４８ｃおよびビア５０ｃを介して、全て第１メタル配線層の配線６１（共通の配線）に接続する。当該配線６１は、第２ビア層のビア６１ｃ、第２メタル配線層の配線６６、第３ビア層のビア６６ｃ、第３メタル配線層の配線７３、第４ビア層のビア７３ｃ、第４メタル配線層の配線８０、第５ビア層（図４２）のビア８０ｃを介して、第５メタル配線層（図４３）の配線８２に接続する。当該配線８２は、ボンディングパッド１として機能するものである。図４４および図４５に示すように、半導体装置の上面はパッシベーション膜９６で覆われるが、ボンディングパッド１である配線８２の上方には、その上面が露出する開口部８３が設けられる。【００９４】
当該ボンディングパッド１は、実施の形態１と同様の構造（図１〜図３参照）を有している。即ち、ボンディングパッド１において、第５メタル配線層の配線８２の下には、図４２の如く第５メタル配線層に形成された複数のライン状のビア８１ｃが接続し、さらに当該ビア８１ｃの下に、図４１の如く第４メタル配線層の配線８１が接続する。つまり、ボンディングパッド１は、実施の形態１と同様に、最上層配線層である第５メタル配線層を用いて形成された配線８１（第１メタル）と、当該配線８１の下に接続する複数のライン状のビア８１ｃ（第２メタル）と、第５メタル配線層の１層下の第４メタル配線層（第１下層配線層）を用いて形成された配線１４を備えている。【００９５】
従って本実施の形態においては、第４メタル配線層の配線８１の幅Ｗおよび間隔Ｄが、
Ｗ≦Ｄ≦２×Ｗ  ・・・（１）
の関係を満たすようにすることが望ましい。そのようにすると、実施の形態１で説明したように、ボンディングパッド１への応力の印加方向が配線８１の長手方向に対して平面視で垂直に近くなるようにすれば、層間絶縁膜９４，９５にクラックが生じにくくなる。さらにその場合は、複数のボンディングパッド１を、ビア８１ｃの長手方向に並べて配設することが望ましい。それにより、チップの外側から進入してくるプローブやボンディングツール等を、その進入方向がビア８１ｃの長手方向に平面視で垂直になるようにして当接させやすくなる。【００９６】
また、ボンディングパッド１の下を通る電源ラインである第３メタル配線層の配線７４は、複数のライン状に分割されている。即ち、この配線７４は、実施の形態５で示した「ライン状に分割された第２下層配線層の配線」に対応している。つまり、当該配線７４はボンディングパッド１で発生した応力を吸収することが可能である。よって、ボンディングパッド１の下に配線７４を通すことによる半導体装置の強度劣化を抑制しつつ、高集積化を図ることができる。【００９７】
さらに、ボンディングパッド１が出力バッファ３１の上方に配設されているので、当該ボンディングパッド１と出力バッファ３１とを、図４５のように短い配線経路で接続することができる。よって、ボンディングパッド１と出力バッファ３１との間の配線抵抗や配線容量を最小限に抑えることができる。それにより、出力バッファ３１の駆動能力の損失が抑制され、電気的特性に優れた入出力回路が得られる。【００９８】
上で示した図３３〜図４５から分かるように、本実施の形態のボンディングパッド１は、出力バッファ３１および保護回路３２のＰＭＯＳトランジスタ３１ｐ，３２ｐの上方に形成されており、ＮＭＯＳトランジスタ３１ｎ，３２ｎの上方には形成されない。また、入力バッファ３３および内部回路３０の上方にも形成されない。【００９９】
前述したように、ＰＭＯＳトランジスタ３１ｐ，３２ｐが形成される活性領域の面積は比較的広く、且つ、当該領域上は複数個のトランジスタが規則正しく並ぶ構造になる。そのため、外部から加わった応力はＰＭＯＳトランジスタ３１ｐ，３２ｐの形成領域全体に均一に分散され、特定の個所へ応力が集中しにくい。よって、ＰＭＯＳトランジスタ３１ｐ，３２ｐは応力に対する耐性が高いと言える。通常、ボンディングパッド１の下方に能動素子を配設した場合、ボンディングパッド１で発生した応力による当該素子の破損が懸念される。しかし本実施の形態では、ボンディングパッド１の下方に、応力耐性に優れた構造を有するＰＭＯＳトランジスタ３１ｐ，３２ｐを配設されるので、半導体装置の強度劣化を最小限に抑制しつつ、高集積化を図ることができる。【０１００】
さらに本実施の形態では、図３３〜図４５から分かるように、ＰＭＯＳトランジスタ３１ｐ，３２ｐのドレイン領域４８、ＮＭＯＳトランジスタ３１ｎ，３２ｎのドレイン領域４６およびボンディングパッド１は、共通の配線６１に電気的に接続している。当該配線６１において、ボンディングパッド１への接続部（ビア６１ｃ）は、ドレイン領域４８への接続部（ビア４８ｃ）とドレイン領域４６への接続部（ビア４６ｃ）との間にある。そのようにレイアウトすることにより、例えばボンディングパッド１にＥＳＤが入った場合に、ＰＭＯＳトランジスタ３１ｐ，３２ｐあるいはＮＭＯＳトランジスタ３１ｎ，３２ｎの片方に偏って高電圧が印加されることが防止されて、保護回路３２に電流が流れる。よって、半導体装置のＥＳＤ耐性はさらに高くなる。【０１０１】
ボンディングパッド１の上面は、パッシベーション膜９６の開口部８３に露出しており、プロービングやボンディングの際には、その露出した部分に物理的なアクセスが行われる。本実施の形態では、ボンディングパッド１と出力バッファ３１および入力バッファ３３が接続する配線６１とを、電気的に接続させるための接続構造を成すビア８０ｃ、配線８０、ビア７３ｃ、ビア６６ｃ、配線６６並びにビア６１ｃは、図４５の如く、開口部８３からずれた位置に配設されている。つまり、当該接続構造は、開口部８３に露出したボンディングパッド１の中央部の下ではなく、パッシベーション膜９６で覆われたエッジ部の下に接続している。従って、プロービングやボンディングの際にボンディングパッド１に加わる応力が当該接続構造に直接的に加わることが防止され、ボンディングパッド１と出力バッファ３１および入力バッファ３３との間の高い接続信頼性が得られる。【０１０２】
本実施の形態では、ボンディングパッド１は、ＰＭＯＳトランジスタ３１ｐ，３２ｐの上方に形成され、ＮＭＯＳトランジスタ３１ｎ，３２ｎの上方には形成されないので、必然的に、図４５の如くＰＭＯＳトランジスタ３１ｐ，３２ｐの活性領域とＮＭＯＳトランジスタ３１ｎ，３２ｎの活性領域との間の領域上方近傍に、ボンディングパッド１のエッジ部が位置することになる。従って、配線６１においてボンディングパッド１への接続部（ビア６１ｃ）をドレイン領域４８への接続部（ビア４８ｃ）とドレイン領域４６への接続部（ビア４６ｃ）との間に配設し、なお且つ、ボンディングパッド１と配線６１間の接続構造（ビア８０ｃ、配線８０、ビア７３ｃ、ビア６６ｃ、配線６６並びにビア６１ｃ）をパッシベーション膜９６で覆われたエッジ部の下に配設することが容易にできる。【０１０３】
なお、以上の説明では、ボンディングパッド１をＰＭＯＳトランジスタ３１ｐ，３２ｐの上方に設け、ＮＭＯＳトランジスタ３１ｎ，３２ｎの上方には設けない構造を示したが、逆に、ＮＭＯＳトランジスタ３１ｎ，３２ｎの上方に設け、ＰＭＯＳトランジスタ３１ｐ，３２ｐの上方に設けない構造にしてもよい。即ち、ボンディングパッド１は、ＰＭＯＳトランジスタ３１ｐ，３２ｐおよびＮＭＯＳトランジスタ３１ｎ，３２ｎのいずれか片方の上方に形成されればよい。【０１０４】
上述したように、ＮＭＯＳトランジスタ３１ｎ，３２ｎの活性領域上も複数個のトランジスタが規則正しく並ぶ構造であり、外部から加わった応力はＮＭＯＳトランジスタ３１ｎ，３２ｎの形成領域全体に均一に分散されるため、応力に対する耐性が高い。よって、ボンディングパッド１の下方に、ＮＭＯＳトランジスタ３１ｎ，３２ｎが配設された場合も、半導体装置の強度劣化を最小限に抑制することができる。但し、ＮＭＯＳトランジスタ３１ｎ，３２ｎはＰＭＯＳトランジスタ３１ｐ，３２ｐに比べキャリア移動度が高いため、図３３のように、形成面積は小さくなる。従って、ボンディングパッド１は、ＰＭＯＳトランジスタ３１ｐ，３２ｐの上方の形成する方が面積を大きくでき、プロービングおよびボンディングを容易に行うことができるようになるという利点がある。【０１０５】
また、本実施の形態では、電源ラインである第２メタル配線層の配線６７並びに第３メタル配線層の配線７４が、図３７および図３９のように、複数のライン状に分割された例を示したが、例えば、図４６に示すように、複数に分割された各配線６７同士を部分的に接続してもよい（配線７４についても同様である）。その場合、複数に分割されたそれぞれの電源ラインごとに電位がばらつくことが防止され、本発明に係る半導体装置の動作信頼性が向上する。【０１０６】
なお、本実施の形態の説明においては、半導体装置が５層のメタル配線層を有する構造を示したが、本発明の適用はそれに限定されるものではなく、例えば４層以下あるいは６層以上のメタル配線層を有する半導体素子にも適用してもよい。【０１０７】
＜実施の形態７＞
図４７〜図５９は、実施の形態７に係る半導体装置の入出力部の構造を示す図である。図４７〜図５７は、当該入出力部の配線およびビアのレイアウト図であり、それぞれ実施の形態６の図３３〜図４３に対応している。図５８および図５９は、当該入出力部の断面図であり、それぞれ実施の形態６の図４４および図４５に対応している。また図５８および図５９は、図３３〜図４３のレイアウト図に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面にそれぞれ対応している。【０１０８】
図４７〜図５９においては、図３３〜図４５に示したものと同様の機能を有する要素にはそれと同一符号を付してある。また図４７〜図５９と図３３〜図４５とは、配線およびビアの配置が異なるのみであり、互いの電気的な接続関係は同様である。即ち、図４７〜図５９に示す構造の等価回路は、図３２と同じである。従って、以下では各配線およびビアの接続関係についての詳細な説明は省略し、実施の形態７の特徴的な部分を説明する。【０１０９】
先の実施の形態６では、ボンディングパッド１が、出力バッファ３１および保護回路３２のＰＭＯＳトランジスタ３１ｐ，３２ｐおよびＮＭＯＳトランジスタ３１ｎ，３２ｎのいずれか片方の上方に形成される構造を示したが、本実施の形態では、図５９の如く、ボンディングパッド１を、ＰＭＯＳトランジスタ３１ｐ，３２ｐおよびＮＭＯＳトランジスタ３１ｎ，３２ｎの上方に跨るように形成する。また本実施の形態においても、入力バッファ３３および内部回路３０の上方にはボンディングパッド１は形成しない。【０１１０】
上述したように、ＰＭＯＳトランジスタ３１ｐ，３２ｐ並びにＮＭＯＳトランジスタ３１ｎ，３２ｎの活性領域上は、複数個のトランジスタが規則正しく並ぶ構造であるので、応力に対する耐性が高い。よって本実施の形態のように、ボンディングパッド１の下方にＰＭＯＳトランジスタ３１ｐ，３２ｐ並びにＮＭＯＳトランジスタ３１ｎ，３２ｎを配設すれば、半導体装置の強度劣化を最小限に抑制しつつ、高集積化を図ることができる。【０１１１】
また、ボンディングパッド１が出力バッファ３１の上方に配設されることにより、ボンディングパッド１と出力バッファ３１とを、図５９のように短い配線経路で接続することができる。それにより、出力バッファ３１の駆動能力の損失が抑制され、電気的特性に優れた入出力回路が得られる。【０１１２】
本実施の形態では、ボンディングパッド１を、ＰＭＯＳトランジスタ３１ｐ，３２ｐおよびＮＭＯＳトランジスタ３１ｎ，３２ｎの上方に跨るように形成するので、実施の形態６よりもボンディングパッド１の面積を大きくすることができる。それにより、当該ボンディングパッド１へのプロービングおよびボンディングが容易になるという効果が得られる。【０１１３】
ボンディングパッド１を出力バッファ３１および入力バッファ３３が接続する配線６１に電気的に接続させるための接続構造（ビア８０ｃ、配線８０、ビア７３ｃ、ビア６６ｃ、配線６６並びにビア６１ｃ）は、図５９のようにパッシベーション膜９６の開口部８３からずれた位置に配設されている。従って、プロービングやボンディングの際にボンディングパッド１に加わる応力が、当該接続構造に直接的に加わることが防止され、ボンディングパッド１と出力バッファ３１および入力バッファ３３との間の高い接続信頼性が得られる。【０１１４】
ボンディングパッド１は、実施の形態１と同様の構造（図１〜図３参照）を有しているので、第４メタル配線層の配線８１の幅Ｗおよび間隔Ｄが、上記の式（１）の関係を満たすようにすることが望ましい。その場合、ボンディングパッド１への応力の印加方向が配線８１の長手方向に対して平面視で垂直に近くなるようにすれば、層間絶縁膜９４，９５にクラックが生じにくくなる。さらに複数のボンディングパッド１を、ビア８１ｃの長手方向に並べて配設することが望ましい。それにより、チップの外側から進入してくるプローブやボンディングツール等を、その進入方向がビア８１ｃの長手方向に平面視で垂直になるようにして当接させやすくなる。【０１１５】
また、実施の形態７では、ボンディングパッド１を大きくした結果として、電源ラインである配線７４だけでなく配線７２も当該ボンディングパッド１の下を通ることとなる。本実施の形態では、配線７４並びに配線７２は、図５３のようにそれぞれ複数のライン状に分割されている。即ち、配線７２，７４は、実施の形態５で示した「ライン状に分割された第２下層配線層の配線」に対応している。つまり、当該配線７２，７４はボンディングパッド１で発生した応力を吸収することができる。よって、配線７４および配線７２を当該ボンディングパッド１の下を通すことによる、半導体装置の強度劣化は抑制されている。【０１１６】
＜実施の形態８＞
図６０〜図６４は、実施の形態８に係る半導体装置の入出力部の構造を示すレイアウト図であり、それぞれ実施の形態７で示した図５３〜図５７に対応している。即ち、図６０〜図６４は、それぞれ半導体装置の入出力部の第３メタル配線層、第４ビア層、第４メタル配線層、第５ビア層、第５メタル配線層のレイアウトを示している。なお、活性領域およびポリシリコン電極層、第１ビア層、第１メタル配線層、第２ビア層、第２メタル配線層および第３ビア層のレイアウトは、実施の形態７の図４７〜図５２に示したものと同様であるので、ここでの図示は省略する。また図６０〜図６４においても、実施の形態６で示した図３３〜図４５に示したものと同様の機能を有する要素には、それと同一の符号を付してある。【０１１７】
図６０〜図６４と図５３〜図５７とは、配線およびビアのレイアウトが異なるのみであり、互いの電気的な接続関係は同様である。即ち、本実施の形態の入出力部の等価回路も、図３２と同じである。従って、以下では各配線およびビアの接続関係についての詳細な説明は省略し、実施の形態８の特徴的な部分を説明する。【０１１８】
本実施の形態では、ボンディングパッド１を実施の形態７よりさらに大きくし、出力バッファ３１、保護回路３２および入力バッファ３３の上方並びに内部回路３０の一部の上方に跨るように形成する。即ち、図６２〜図６４のように、ボンディングパッド１を構成する第４メタル配線層の配線８１、第５ビア層のビア８１ｃ、第５メタル配線層の配線８２を、それぞれ出力バッファ３１、保護回路３２、入力バッファ３３並びに内部回路３０の一部の上方に延在させる。【０１１９】
ボンディングパッド１は、実施の形態１と同様の構造（図１〜図３参照）を有しているので、第４メタル配線層の配線８１の幅Ｗおよび間隔Ｄが、上記の式（１）の関係を満たすようにすることが望ましい。その場合、ボンディングパッド１への応力の印加方向が配線８１の長手方向に対して平面視で垂直に近くなるようにすれば、層間絶縁膜９４，９５にクラックが生じにくくなる。さらに複数のボンディングパッド１を、ビア８１ｃの長手方向に並べて配設することが望ましい。それにより、チップの外側から進入してくるプローブやボンディングツール等を、その進入方向がビア８１ｃの長手方向に平面視で垂直になるようにして当接させやすくなる。【０１２０】
また図６０〜図６２のように、第３メタル配線層の配線６８（内部回路３０用電源ライン）、配線６９（内部回路３０用グラウンドライン）、配線７０，７４（電源ライン）、配線７１，７２（グラウンドライン）を、ボンディングパッド１の下に通している。本実施の形態では、それらの配線６８〜７２，７４を、それぞれ複数のライン状に分割し、実施の形態５で示した「ライン状に分割された第２下層配線層の配線」として機能させている。つまり、配線６８〜７２，７４は、ボンディングパッド１で発生した応力を吸収でき、クラックの発生を抑制することができる。【０１２１】
このように本実施の形態によれば、半導体装置の応力に対する耐性を抑制しつつ、ボンディングパッド１の面積を大きくすることができる。ボンディングパッド１の面積が大きくなると、当該ボンディングパッド１へのプロービングおよびボンディングが容易になるという効果が得られる。【０１２２】
また、図６５に示すように、ボンディングパッド１の上面をプロービングを行うための領域（プロービング領域）と、ワイヤボンディングを行うための領域（ボンディング領域）とに分けて使用することが可能になる。【０１２３】
近年では、半導体モジュールの小型化に寄与するために、ボンディングに使用されるワイヤも細くなる傾向にある。そのため、ボンディングパッドの上面がプロービングによって傷つけられると、ワイヤをボンディングする際に接続不良が生じやすい。本実施の形態のようにボンディングパッド１の面積を大きくし、プロービング領域とボンディング領域とを分けることができれば、プロービング後であってもボンディング領域の上面は無傷であり、ワイヤを確実にボンディングすることができる。【０１２４】
ボンディングパッド１の上面に、プロービング領域とボンディング領域とを個別に規定する場合、ボンディング領域の方を半導体チップの外側にすることが望ましい。その理由を図６６を用いて説明する。例えば図６６（ａ）のようにワイヤを半導体チップの内側ボンディングすると、ワイヤが半導体チップのエッジに接触しやすくなる。ワイヤを長めにすればその接触は防止できるが、半導体モジュールの小型化には不利である。それに対し、図６６（ｂ）のようにワイヤを半導体チップの外側にボンディングすれば、ワイヤを長くすることなく、当該ワイヤと半導体チップのエッジとの接触を防止できる。【０１２５】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【国際調査報告】
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