【事件の表示】
　平成　５年特許願第５１０７８１号「セマフォ・バイパス」拒絶査定不服審判事件〔平成　５年　６月２４日国際公開、ＷＯ９３／１２４８３、平成　７年　２月２３日国内公表、特表平　７−５０１９０４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年１２月１０日（パリ条約による優先権主張１９９１年１２月１３日、米国）を国際出願日とする出願であって、平成１６年６月８日付で拒絶査定がなされて、平成１６年６月１５日付でその査定の謄本の送達がなされ、平成１６年７月９日に拒絶査定不服審判の請求がなされたものである。
　本願の請求項１に係る発明は、補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次の事項により特定されるものである。
　
「複数の要求装置による共用資源への非同期アクセスを防ぐコンピュータ・ベースのシステムであり、そのシステムが
（ａ）前記共用資源に接続されたメモリバスと、
（ｂ）前記共用資源に対応したセマフォ（シグナル）・アドレスを格納すべく要求装置に連結された記憶比較装置と、さらに
（ｃ）前記記憶比較装置に前記セマフォ・アドレスが存在しているか否かをチェックして前記要求装置と前記メモリバスとの接続を制御する制御装置と、
を備え、セマフォ要求に基づいて、前記制御装置は、前記記憶比較装置に前記セマフォ・アドレスが存在していない場合には前記要求装置から前記共用資源へのアクセスを可能にし、前記セマフォ・アドレスが存在している場合には前記要求装置にセマフォ・フェイルの信号を送ることを特徴とするシステム。」
　　
 ２．引用刊行物
　これに対して、原査定の拒絶の理由に引用された、本願の出願前に頒布された刊行物である特開平１−３００３６５号公報（以下、「刊行物１」という。）には、次の事項が記載されている。
Ａ．「複数の装置が共有メモリ上で管理されたリソースを共有するマルチプロセッサシステムにおいて、
　各装置毎に排他制御対象であるデータ、アドレス及びリソースの空き／使用中情報を格納する排他制御レジスタを備え、
　ある装置が排他制御用命令により共通メモリ上の排他制御対象となるデータを読出す場合、自排他制御レジスタのアドレス部と共通メモリの読出しアドレスを比較し、一致していない場合にはバスを確保して共通メモリからデータを読出し、該アドレス及びデータを自排他制御レジスタに登録すると共に該データを読出し結果として通知し、一致している場合には、排他制御レジスタのリソースの空き／使用中情報をチェックし、使用中の場合には排他制御レジスタのデータ部の内容を読出し結果として通知し、空きの場合にはバスを確保して共通メモリからデータを読出し、該データを自排他制御レジスタに登録すると共に読出し結果として通知し、
　他の装置はバスを常時監視し、自装置内の排他制御レジスタのアドレス部と共通メモリへの書込みアドレスが一致したときには自排他制御レジスタのデータ及びリソースの空き／使用中情報を書換えることを特徴とする排他制御方式」（特許請求の範囲）
Ｂ．「本発明の目的は、上記のような問題点を改善し、リソース情報が同一バス配下の共通メモリで管理される特性を利用して、各装置がリソースの空き状態をチェックする場合、バスをロックせずに排他制御対象データの空き状態をチェックし、空き状態になった場合のみバスをロックして共通メモリ上のリソースデータをアクセスすることにより、リソースの空きチェック動作に伴うバスの無効保留が削減されると共にソフト的なスピンウェイト動作を考慮する必要がなく、マルチプロセッサシステムの処理能力向上及びソフト作成の容易化が図れる排他制御方式を提供することにある。」（第２頁右上欄１２行〜左下欄３行）
Ｃ．「第２図に本発明で対象とするマルチプロセッサシステムの概略構成を示す。第２図において、１は共通メモリ（ＣＭ）、２は共通メモリ１で管理されるリソースを共有する処理装置、３は共通バスである。各処理装置２はバス制御回路１０とプロセッサ２０よりなり、プロセッサ２０は共通メモリ１上で管理されるリソースを確保する場合、Ｔ＆Ｓ命令を発行し、バス制御回路１０は該命令を受けてバス３の確保等の制御を行う。
　第１図は本発明の一実施例におけるバス制御回路１０の構成図である。本バス制御回路は、排他制御レジスタ１１、アドレス比較回路１２、バスインターフェース回路１３及び制御部１４からなる。」（第３頁左上欄１７行〜右上欄９行）
Ｄ．「排他制御レジスタ１１は、共通メモリ１上の排他制御対象のデータ、アドレス及びリソースの空き／使用中情報を格納し、…（中略）…
アドレス比較回路１２は、Ｔ＆Ｓ命令発行時にプロセッサ２０からの共通メモリ１への書込み／読出しアドレスまたは他装置からの共通メモリ１への書込みアドレスと自排他制御レジスタ１１のアドレス部を比較し、一致した場合には一致信号を制御部１４に通知する。バスインターフェース回路１３は、プロセッサ２０からの共通メモリ１へのアクセス要求をバス経由で通信するためのインターフェース変換を行うと共に、常時バス３を監視し、他装置からの共通メモリ１への書込み操作の発生及びそのアドレスをアドレス比較回路１２に通知すると共にＴ＆Ｓ命令の発生を検出して制御部１４に検出信号を通知する。」（第３頁右上欄１５行〜左下欄１０行）
Ｅ．「制御部１４は、アドレス比較回路１２からの一致信号及びＴ＆Ｓ命令の検出信号を基に共通メモリ１、排他制御レジスタ１１の書込み／読出し動作を制御する。」（第３頁左下欄１１行〜１４行）
　　
　第１図、第２図を参照すると、共通バス３は、共通メモリ１に物理的に接続されており、Ｂ．の記載を参照すると、同一バス配下の共通メモリ上のリソースデータをアクセスできることから、共通バス３は、共通メモリ１上のリソースデータをアクセスできるように共通メモリと接続された共通バス３といえるものであり、
　第２図を参照すると、バス制御回路１０は、プロセッサ２０に連結されており、バス制御回路１０は、第１図に示されたように排他制御レジスタ１１とアドレス比較回路１２を備え、この排他制御レジスタ１１とアドレス比較回路１２とは、Ｄ．の記載を参照すると、バスインターフェース回路１３が介在するがプロセッサ２０に連結されている。排他制御レジスタ１１には共通メモリ１上の排他制御対象のデータ、アドレス及びリソースの空き／使用中情報が格納され、アドレス比較回路１２は、Ｔ＆Ｓ命令（排他制御命令）発行時にプロセッサ２０からの共通メモリ１への書込み／読出しアドレスまたは他装置からの共通メモリ１への書込みアドレスと、自排他制御レジスタ１１のアドレス部を比較するものであり、
　Ｅ．の記載を参照すると、制御部１４は、アドレス比較回路１２から通知される一致信号及びＴ＆Ｓ命令の検出信号を基に、共通メモリ１、排他制御レジスタ１１の書込み／読出し動作を制御し、この制御は、Ａ．とＣ．の記載を参照するとバスの確保をともなう制御を含む。
　　
　これらの点を踏まえると、刊行物１には、
　複数の装置が共有メモリ上で管理されたリソースを共有するマルチプロセッサシステムにおいて、
　共通メモリ１上のリソースデータをアクセスできるように共通メモリと接続された共通バス３と、
　共通バスとプロセッサ２０に連結される、各装置毎に排他制御対象のデータ、アドレス及びリソースの空き／使用中情報を格納する排他制御レジスタとアドレス比較回路１２と、
　共通メモリ１、排他制御レジスタ１１の書込み／読出し動作及びバスの確保を行う制御部１４と、
を備え、
　排他制御用命令により共通メモリ上の排他制御対象となるデータを読出す場合、自排他制御レジスタのアドレス部と共通メモリの読出しアドレスを比較し、一致していない場合にはバスを確保して共通メモリからデータを読出し、該アドレス及びデータを自排他制御レジスタに登録すると共に該データを読出し結果として通知し、一致している場合には、排他制御レジスタのリソースの空き／使用中情報をチェックし、使用中の場合には排他制御レジスタのデータ部の内容を読出し結果として通知し、空きの場合にはバスを確保して共通メモリからデータを読出し、該データを自排他制御レジスタに登録すると共に読出し結果として通知する排他制御システム（以下、「刊行物１の発明」という。）が記載されていると認められる。
　
　原審で引用された本願出願前頒布された刊行物である特開昭５５−１０８０６９号公報（以下、「刊行物２」という。）には、次の事項が記載されている。
Ｆ．「他の処理装置と共用するメモリ領域を同時にアクセスしない為に、まずインタ・ロックを行なってアクセスしようとするメモリ領域上のフラグを試験し、該フラグが“１”のときはアクセスを行なわず、該フラグが“０”のときは該フラグを“１”に書換えて他の処理装置からの当該メモリ領域へのアクセスを禁止した後アクセスを行なうようにしたマルチプロセッサ処理装置に於いて、それぞれの処理装置に、他の処理装置でアクセスしているメモリ領域のアドレスを保持する複数個のレジスタと、該レジスタの内容とメモリ・アクセス・アドレスとを比較する比較手段とを設け、アクセスに先立って該比較手段によりメモリ・アクセス・アドレスと前記レジスタの内容とを比較し、一致した場合は前記フラグの試験及び当該メモリ領域へのアクセスは行なわず、一致しない場合に前記フラグの試験を行なって当該メモリ領域へのアクセスを行なうと共に他の処理装置に当該メモリ領域を使用中であることを示す信号を送出し、かつ自処理装置での処理が終了した時点で他の処理装置に当該メモリ領域へのアクセスが終了したことを通知するようにしたことを特徴とするマルチプロセッサ処理方式。」（特許請求の範囲）
Ｇ． 比較結果は、オアゲートＯＲの出力により自処理装置ＰＵに通知される（刊行物２の第４図ＯＲ出力、第３頁左上欄１１行〜右上欄５行）。
　
Ｈ．「ある処理装置例えば処理装置ＰＵ0がロック命令、例えば前述のＴＳ命令を解読すると、従来のように即メモリ要求をするのではなく、まずオペランド・アドレス・レジスタＯＡＲにセットされたアクセスしようとするメモリ・アドレスと自処理装置内のフラグ・アドレス・レジスタＦＡＲ0〜ＦＡＲｍにセットされているフラグ・アドレスとを比較回路ＣＯＭＰで比較し、一致するものがあるときは同一テーブルを他の処理装置が使用していることを意味するため、オアゲートＯＲの出力を抑止入力とするアンドゲートＡＮＤ3によりメモリへのオペランド・リード要求即ちメモリ・リクエスト信号ＭＲＥＱは送出せず、オアゲートＯＲの出力によりコンデイション・コード・レジスタＣＣを”１”にセットし次の分岐命令に実行を移す。分岐命令は従来と同様コンデイション・コード・レジスタＣＣが”１”の時はロック命令に分岐するプログラムとする。これによりフラグ・アドレス・レジスタＦＡＲ0〜ＦＡＲｍの中に一致するアドレスが存在する限り、メモリ要求は行なわれず、従って他のメモリ・アクセスが中断されることがない。
　同一テーブルを使用する他の処理装置が当該テーブルへの処理を終了すると、その終了を示すロック解除報告信号が他の総ての処理装置に送出され、当該フラグ・アドレス・レジスタＦＡＲ0〜ＦＡＲｍ対応の有効性表示ビットＶ0〜Ｖｍがクリアされる。それゆえにこの時点で処理装置PU0がロック命令を解読すると、当該テーブルをアクセスしている他の処理装置がないため、オアゲートORの出力は”０”になり、アンドゲートＡＮＤ3が開かれて当該テーブルへのアクセスが許可される。」（第３頁左上欄９行〜右上欄１９行）
　　
　原審で引用された本願出願前頒布された刊行物である特開昭５２−１４０２３７号公報（以下、「刊行物３」という。）には次の事項が記載されている。
Ｉ．「本発明は、同時にロック管理すべき情報の数に等しいエントリーをもつ管理テーブルを設け、ロック管理が必要になった時点でこのテーブルにロック管理すべき情報のアドレスを登録するようにしたもので、…（中略）…ロック制御のために特別の命令として、情報のロックが管理テーブルに登録されているかどうかをチェックし、ロックされていない場合には、これに登録するためのテスト・アンド・ロック命令ＴＬおよび…」（第２頁左下欄８行〜１８行）
Ｊ．「ＣＰＵ１でＴＬ命令が実行されると、ロック機構３の制御回路４にロック指令ＳＬが印加されるとともに連想メモリＡＭに実行を指令したプロセスの番号ＰＮおよびロックすべき情報のアドレスＷＡが印加される。制御回路４はロック指令ＳＬにより連想メモリＡＭに既に、この情報がロックのために登録されているかどうかを検索するために次の制御動作を行う。…（中略）…即ち既にロックすべき情報のアドレスＷＡで指定される情報に対してロックがかかっている場合には不成功信号ＦがＣＰＵ１に送られる。」（第３頁右上欄３行〜１８行）
Ｋ．「主記憶アドレスとして実アドレスを用いることを想定していたが、仮想記憶方式の計算機システムにおける仮想アドレスをこのかわりに用いることも可能である。」（第４頁右下欄１２行〜１５行）
　刊行物３には、Ｊ．Ｋ．の記載を参照すると、マルチプロセスにおけるロック管理の技術分野に関することが読み取れ、Ｉ．Ｊ．の記載、及び第１図を参照すると、ＣＰＵとロック機構の間で、ロックすべき情報のアドレスが存在している場合には、要求装置であるＣＰＵにフェイルの信号に相当する不成功信号を送る技術が記載されていると認められる。
　　
 ３．対比
　 本願請求項１に係る発明（以下、「本願発明」という。）と刊行物１の発明とを対比する。
（１）刊行物１の発明の、「複数の装置が共有メモリ上で管理されたリソースを共有するマルチプロセッサシステム」は、該マルチプロセッサシステムの「プロセッサ」、「共有メモリ上で管理されたリソース」が、それぞれ本願発明の「要求装置」、「共用資源」に相当しており、刊行物１の発明は、「排他制御システム」であるから、非同期アクセスを防ぐものであることが読み取れ、「マルチプロセッサシステム」であることから、プロセッサをベースとしたシステムのほか、プロセッサを含むことが明らかなコンピュータをベースとしたシステムが等価なものとして示されているに等しいので、これらの点をふまえると、刊行物１の発明のマルチプロセッサシステムは、本願発明の「複数の要求装置による共用資源への非同期アクセスを防ぐコンピュータ・ベースのシステム」に相当する。
（２）刊行物１の発明の、「共通メモリ１上のリソースデータをアクセスできるように共通メモリと接続された共通バス３」は、本願発明の「共用資源に接続されたメモリバス」に相当する。
（３）刊行物１の発明の「共通メモリ１、排他制御レジスタ１１の書込み／読出し動作及びバスの確保を行う制御部１４」は、共用資源をアクセスするためにバスを制御するものであり、本願発明の「前記要求装置と前記メモリバスとの接続を制御する制御装置」に相当する。
（４）刊行物１の発明の、「 排他制御用命令により共通メモリ上の排他制御対象となるデータを読出す」ことは、本願発明の「セマフォ要求」に対応するものである。そして、刊行物１の発明の「自排他制御レジスタのアドレス部と共通メモリの読出しアドレスを比較し、一致していない場合」及び「一致しているがリソースの空き／使用中が空きの場合」は、本願発明の「セマフォ・アドレスが存在せず共用資源にアクセス可能」とする場合に対応している。また、刊行物１の発明の「一致していてリソースの空き／使用中が使用中の場合」は、本願発明の「セマフォ・アドレスが存在している場合」に対応している。
　このように、刊行物１の発明と本願発明とは、セマフォに関する情報が要求装置側で検知できるときは共用資源へアクセスせず、セマフォに関する情報が要求装置側で検知できないときは共用資源へアクセスするものである点で一致している。そして、セマフォに関する情報が要求装置側で検知できるどうかの判別機構を有している点で一致している。
　
　したがって、刊行物１の発明と本願発明とは、次の構成を備えた発明である点で一致し、そして、次の点で相違している。
　　
 〈一致点〉
　複数の要求装置による共用資源への非同期アクセスを防ぐコンピュータ・ベースのシステムであり、そのシステムが
　前記共用資源に接続されたメモリバスと、
　前記共用資源に対応したセマフォ（シグナル）・アドレスを格納すべく要求装置に連結された判別機構と、さらに
　前記要求装置と前記メモリバスとの接続を制御する制御装置と、
を備え、セマフォ要求に基づいて、前記判別機構によりセマフォに関する情報が要求装置側で検知できない場合には前記要求装置から前記共用資源へのアクセスを可能にし、検知できる場合には前記要求装置に信号を送ることを特徴とするシステム
　　
〈相違点１〉
　判別機構のうちセマフォ・アドレスを格納する部分について、本願発明は、セマフォ・アドレスを格納する記憶比較装置であるのに対し、刊行物１の発明は、セマフォ・アドレスに相当するアドレスと、データ、リソースの空き／使用中情報が格納されている排他制御レジスタであり、また、判別機構がセマフォに関する情報を要求装置側で検知できない場合として、本願発明では記憶比較装置にセマフォ・アドレスが存在していない場合であるのに対し、刊行物１の発明では排他制御レジスタにセマフォ・アドレスに相当するアドレスが存在しないか又は存在するがリソースの空き／使用中情報が空きを示す場合である点、
〈相違点２〉
　判別機構がセマフォに関する情報を要求装置側で検知できる場合に前記要求装置に送る信号が、本願発明ではセマフォ・フェイルであるのに対し、刊行物１の発明では、排他制御レジスタのデータ部の内容である点。
　　
４．当審判断
〈相違点１〉について 
　刊行物１の発明では、最初のセマフォ要求で共用資源をアクセスしたときには、そのセマフォ・アドレスを排他制御レジスタに格納しており、他の装置がリソースを解放したときには排他制御レジスタのセマフォ・アドレスを削除するのではなく、リソース空き／使用中情報を空きに変更している。従って、刊行物１の発明における「排他制御レジスタにセマフォ・アドレスに相当するアドレスが存在するがリソースの空き／使用中情報が空きを示す場合」とは、本願発明においてはスヌープにより記憶比較装置のセマフォ・アドレスが削除された場合と同等の働きをするものである。そして、刊行物２には、マルチプロセッサ処理方式において、それぞれの処理装置に、他の処理装置でアクセスしているメモリ領域のアドレスを保持する複数個のレジスタと、該レジスタの内容とメモリ・アクセス・アドレスとを比較する比較手段とを設けられており、他の装置がリソースを解放したときにはその該当するアドレスを無効するものが記載されているから、排他制御レジスタにリソース空き／使用中を示すフラグを設ける代わりに排他制御レジスタの該当するアドレスを無効化し、当該アドレスが存在しないように構成することは当業者が容易になし得ることである。
　
〈相違点２〉について
　刊行物２のものでは、アドレスが一致した場合の比較結果は、共用メモリへのアクセスは行わずオアゲートＯＲの出力により自処理装置ＰＵに通知されており、ここでのオアゲートＯＲの出力はセマフォ・フェイルの信号に相当するものである。
　刊行物３には、ＣＰＵとロック機構の間で、ロック機構の制御回路４は、ロックすべき情報のアドレスが存在している場合には、要求装置であるＣＰＵにフェイルの信号に相当する不成功信号を送る技術が記載されている。
　従って、排他制御レジスタのデータ部の内容を読出し結果として通知する代わりに、セマフォ・フェイル信号を送ることは、前記刊行物２ないし刊行物３の前記技術を参酌することにより当業者が容易になし得ることである。
　　
　なお、請求人は、明細書及び図面を補正できる期間の経過後に、審判請求書の請求の理由を補正し、その請求の理由において、次のような主張をしている。
「【本願の請求項に係る発明が特許されるべき理由】
（１）本願発明の内容
　本願につき、特許請求の範囲の請求項５、６、９、１１、１２を削除し、請求項１、請求項７を新らたに請求項５として発明の構成をより明確な内容にする補正案を用意致しましたので、手続補正書提出の機会を戴きたくお願い申し上げます。
　以下、用意致しました補正案に基づき本願の請求項に係る発明が特許されるべき理由を述べさせて戴きます。
　本願発明の特徴は、補正案における特許請求の範囲の記載において、
「 【請求項１】
　複数の要求装置による共用資源への非同期アクセスを防ぐコンピュータ・ベースのシステムであり、そのシステムが
（ａ）前記共用資源に接続されたメモリバスと、
（ｂ）前記共用資源に対応したセマフォ（シグナル）・アドレスを格納すべく要求装置に
連結された記憶比較装置と、さらに
（ｃ）前記記憶比較装置に前記セマフォ・アドレスが存在しているか否かをチェックして
前記要求装置と前記メモリバスとの接続を制御する制御装置と、
（ｄ）前記共用資源を複数の要求装置により使用しているか否かを表示する共用信号が接続されると共に、前記メモリバスに接続され前記メモリバスをスヌープしてスヌープ・アドレスを生成するスヌープ・アドレス・ジェネレータと、
を備え、前記記憶比較装置は、記入項目がいっぱいになると古い記入項目の上に新規の記入項目を書き込み、前記制御装置は、前記記憶比較装置に前記セマフォ・アドレスが存在していない場合には前記要求装置から前記共用資源へのアクセスを可能にし、前記セマフォ・アドレスが存在している場合には前記要求装置にセマフォ・フェイルの信号を送り、
前記共用信号がスヌープ・アドレス・ジェネレータにテスト・アンド・セット命令の書き込み期間中はスヌープしないように指示することを特徴とするシステム。
　…（中略）…
（４）本願の請求項に係る発明と引用文献との対比
　本願の請求項１に係る発明と引用文献３に記載された発明とを比較すると、本願の請求項１に係る発明は、現在共用資源をしようしているか否かを共用信号で表示してスヌーピングオペレーションを制御するものであるのに対し、引用文献３に記載された発明は、複数のレジスタにメモリ領域のアドレスを保持して、他の処理装置でアクセスしているメモリ領域のアドレスとメモリ・アクセス・アドレスとを比較して当該メモリ領域へのアクセスを制御するものである点で相違します。
　すなわち、本願の請求項１に係る発明は、共用資源を複数の要求装置により使用しているか否かを表示し、共用信号に応じ記憶比較装置内のアドレスをクリアするために共用資源に接続されたメモリバス上のアドレスに該当するスヌープ・アドレスを生成し、共用信号のオン／オフに応じてスヌーピング・オペレーションを制御するものでありますが、このような共用信号を用いた構成について、引用文献３には何も記載も示唆もありません。
　…（中略）…引用文献１〜４のいずれにも本願発明のような共用信号を用いた構成について何も記載も示唆もありません。」
　　
　しかしながら、請求人の前記主張は、次の理由で採用することはできない。
　
（１）拒絶査定不服の審判事件において、補正ができるのは審判の請求の日から３０日以内か、審理の過程で審判官から拒絶の理由が通知されたときと規定されている。そして、本件についていえば、審判請求の日から３０日を経過しているから、拒絶の理由が通知されたときに限られる。特許法第１６３条第２項には「第５０条の規定は、前条の規定による審査において審判の請求に係る査定の理由と異なる拒絶の理由を発見した場合に準用する。」と規定されている。従って、審判において補正書を提出する機会を得たいのであれば、補正案により拒絶の理由が解消することを主張するのではなく、本件には審判の請求に係る査定の理由とは異なる拒絶の理由が存在することを主張すべきである。
　以上のとおり、請求人の主張は法律の要件を満たさない主張であって、これを採用することはできない。
　
　次に補正案について、その検討結果を記しておく。
（２）前記補正案の請求項１を参照すると、その補正は、概略、請求項１に次の（イ）ないし（ハ）の限定を加えるものであると認められる。
（イ）「前記共用資源を複数の要求装置により使用しているか否かを表示する共用信号が接続されると共に、前記メモリバスに接続され前記メモリバスをスヌープしてスヌープ・アドレスを生成するスヌープ・アドレス・ジェネレータ」
（ロ）「前記記憶比較装置は、記入項目がいっぱいになると古い記入項目の上に新規の記入項目を書き込み」
（ハ）「前記共用信号がスヌープ・アドレス・ジェネレータにテスト・アンド・セット命令の書き込み期間中はスヌープしないように指示すること」
　
 　前記（イ）ないし（ハ）の点は、次に示すように、刊行物１ないし３に記載された発明に基いて当業者が容易に想到できるものであると認められる。
　刊行物１のＡ．Ｄ．の記載を参照すると、他の装置のバスインターフェース回路１３は、バスを常時監視し（監視はスヌープと同意味）、自装置内の排他制御レジスタのアドレス部と共通メモリへの書込みアドレスの一致をみる旨の記載があり、バスインターフェース回路は、（イ）の「メモリバスに接続され前記メモリバスをスヌープしてスヌープ・アドレスを生成するスヌープ・アドレス・ジェネレータ」に相当する。また、前記監視は、Ａ．の記載に共通メモリ上の排他制御対象となるデータについて必要であることが示唆されており、共通メモリと無関係なアクセスないし排他制御対象以外の無関係なアクセスにおいて監視の必要がないことは自明の技術的事項であり、対象とするものと対象としないものとを区別して制御できることも技術的常識であるから、対象を制御するために、共用資源を複数の要求装置により使用しているか否かを表示する共用信号を接続することにより行うことは、当業者が適宜設計し得ることであり、その効果も当然予想される範囲内のものと認められる。
　（ロ）は、要するに、ＬＲＵ書込みによるメモリとすることであるが、ＬＲＵ技術は、メモリの書込／読出し技術として本願出願前周知の技術にすぎず、当業者が適宜採用し得るものにすぎない。
　（ハ）は、要するに、前記共用信号により監視期間を制御し、テスト・アンド・セット命令の書き込み期間中はスヌープしないように指示するものであるが、刊行物１には、Ａ．Ｄ．の記載を参照すると、他の装置のインターフェース回路はバスを常時監視し、共通メモリへの書込みアドレスが一致したときには自排他制御レジスタのデータ及びリソースの空き／使用中情報を書換える旨記載されており、真に書込み（格納）されたとき自排他制御レジスタの内容を書き換えることが読み取れる。また、Ｄ．Ｅ．の記載を参照すると、バスインターフェース回路１３は、他装置からの共通メモリ１への書込み操作の発生及びそのアドレスをアドレス比較回路１２に通知すると共にＴ＆Ｓ命令の発生を検出して制御部１４に検出信号を通知し、制御部１４は、該通知された一致信号及びＴ＆Ｓ命令の検出信号を基に共通メモリ１、排他制御レジスタ１１の書込み／読出し動作を制御する。ここで、Ｔ＆Ｓ命令によりリソースを使用する場合、排他制御対象のアドレスが複数回バス上に現れるので、該アドレスが現れたからといって、途中で排他制御レジスタに登録したアドレスをクリアしてよいとは限らず、リソースの排他使用に支障のないように、書込みにおいては真に要求を終える書込みアドレスの現れたときに要求の登録をクリアすべきことは当然の技術的事項であるから、（ハ）の構成も当業者が当然配慮して構成し得る事項にすぎない。
　このように、たとえ補正案のように請求項１に（イ）ないし（ハ）の限定を加えたものとしても、依然として、その発明は、刊行物１ないし刊行物３に記載された発明に基いて当業者が容易になし得るものであると認められるので、請求人の前記主張は採用することはできない。
　
５．むすび
　したがって、本願発明は、本願出願前にその発明の属する技術の分野における通常の知識を有する者が、日本国内において頒布された前記刊行物１ないし刊行物３に記載された発明に基いて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。