【事件の表示】
　平成１０年特許願第１２０５２５号「ワード線制御回路」拒絶査定不服審判事件〔平成１１年１１月１６日出願公開、特開平１１−３１７０７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
１．手続の経緯
　本願は、平成１０年４月３０日の出願であって、平成１４年１月１６日付けで拒絶の査定がなされ、これに対し、平成１４年２月２５日に拒絶査定に対する審判の請求がされたものである。
　　
２．本願発明
　本願の特許請求の範囲の請求項１は、
「【請求項１】各々が複数のメモリセルと前記メモリセルに接続されたサブワード線とを備えた複数のバンクと、
　メインワード線と、
　前記バンク毎に設けられておりバンク選択信号に基づいて前記メインワード線の状態をラッチするラッチ回路と、
　前記各ラッチ回路にラッチされているメインワード線の状態に従って前記サブワード線を選択状態にするサブワードドライバとを有することを特徴とするワード線制御回路。」
というものである（以下、請求項１に係る発明を「本願発明」という）。
　
３．引用例とその内容
　これに対し、原審の拒絶の理由に引用された、本願の出願前に頒布された刊行物である特開平１０−９７７８９号公報（以下、「引用例」という。）には、図１、図２、図３とともに、次の記載がある（下線部はいずれも審決注）。
　　
（ア）（引用例の回路の機能ブロック図について）
「図１は、本発明の一実施例によるデコード回路の機能的な構成を示すブロック図である。
　
図１において、ワード線選択手段７は、第１バンク領域と第２バンク領域とを有する半導体記憶装置のワード線を選択するものであり、第１バンク選択手段５は、半導体記憶装置の第１バンク領域を選択するものであり、第２バンク選択手段６は、半導体記憶装置の第２バンク領域を選択するものであり、第１ラッチ手段１は、ワード線選択手段７から出力されたワード線選択信号をラッチし、第１バンク選択手段５から出力された選択信号に基づいて、第１バンク領域のワード線をハイレベルに維持するものであり、第２ラッチ手段２は、ワード線選択手段７から出力されたワード線選択信号をラッチし、第２バンク選択手段６から出力された選択信号に基づいて、第２バンク領域のワード線をハイレベルに維持するものであり、第１リセット手段３は、第１ラッチ手段１によるワード線選択信号のラッチを解除し、第１バンク領域のワード線をロウレベルとするものであり、第２リセット手段４は、第２ラッチ手段２によるワード線選択信号のラッチを解除し、第２バンク領域のワード線をロウレベルとするものである
　ここで、
第１ラッチ手段１及び第２ラッチ手段２は、例えば、フリップフロップにより構成される
　このことにより、ワード線選択信号で第１バンク領域のワード線をハイレベルにした後は、ワード線選択手段７を第１バンク領域のワード線から切り離しても、第１ラッチ手段１により第１バンク領域のワード線をハイレベルに維持することができる。このため、このワード線選択手段７を第２バンク領域のワード線の選択に用いることが可能となり、第１バンク領域と第２バンク領域とで１つのワード線選択手段７を共通に用いることができるので、デコード回路の面積増加を抑制することができる。」（引用例の公開特許公報の段落【００３０】から【００３３】の記載）
　　
（イ）（引用例の半導体記憶装置のアレイ構成について）
「図２は、本発明の一実施例によるサブワード方式の半導体記憶装置のアレイ構成を示すブロック図である。
　
図２において、１１〜１４はメモリセルアレイ、１５、１６はメインワード線２５、２８を選択するＸデコーダ、１７、２０、２１、２４はビット線を選択するＹデコーダ、１８、１９、２２、２３はサブワード線２６、２９を選択するサブデコーダ、２５、２８はメインワード線、２６、２９はサブワード線、２７、３０はサブワード選択線である
　　
「図３は、図２のＸデコーダ１５、１６の構成を示す回路図である。図３において、ＰチャンネルＭＯＳトランジスタＭ１１ａは、ソースが電源ＶＤＤに接続され、ドレインがメインワード線２５に接続されている。」（引用例の公開特許公報の段落【００３７】の記載）
　　
（ウ）（具体的な動作について）
「
以上の構成において、バンクＡのメインワード線選択時には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＡが“Ｈ”レベルとなり、バンク選択信号ＳＥＬＢが“Ｌ”レベルとなる。この時、メインワード線リセット信号ＰＸ２Ａは“Ｈ”レベルとなっているので、ゲートがメインワード線リセット信号ＰＸ２Ａの入力端子に接続されているＰチャンネルＭＯＳトランジスタＭ１３ａは非導通状態となる
　このため、ゲートがバンク選択信号ＳＥＬＡの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１６ａ、ゲートがメインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１７、ゲートがメインワード線選択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１８、及びゲートがメインワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ導通状態となり、
ＮチャンネルＭＯＳトランジスタＭ１６ａのドレインに接続されている接点Ｎ１１ａは“Ｌ”レベルとなる
　
この結果、ゲートが接点Ｎ１１ａに接続されているＰチャンネルＭＯＳトランジスタＭ１１ａは導通状態となり、ゲートが接点Ｎ１１ａに接続されているＮチャンネルＭＯＳトランジスタＭ１４ａは非導通状態となるので、メインワード線２５が“Ｈ”レベルとなって、メインワード線２５の選択が行われる
　
なお、メインワード線選択時において、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＡは、メインワード線２５が選択されるまで“Ｈ”レベルに保持され、メインワード線２５が選択された後、“Ｌ”レベルとなる。この場合、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＡが“Ｌ”レベルとなった後のメインワード線２５の電位レベルは、ソースが電源ＶＤＤに接続されたＰチャンネルＭＯＳトランジスタＭ１１ａ、Ｍ１２ａ及びソースが接地電位ＧＮＤに接続されたＮチャンネルＭＯＳトランジスタＭ１４ａ、Ｍ１５ａで構成されるフリップフロップにより保持される
　次に、バンクＢのメインワード線選択時には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＢが“Ｈ”レベルとなり、バンク選択信号ＳＥＬＡが“Ｌ”レベルとなる。この時、メインワード線リセット信号ＰＸ２Ｂは“Ｈ”レベルとなっているので、ゲートがメインワード線リセット信号ＰＸ２Ｂの入力端子に接続されているＰチャンネルＭＯＳトランジスタＭ１３ｂは非導通状態となる。
　このため、ゲートがバンク選択信号ＳＥＬＢの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１６ｂ、ゲートがメインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１７、ゲートがメインワード線選択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１８、及びゲートがメインワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されているＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ導通状態となり、ＮチャンネルＭＯＳトランジスタＭ１６ｂのドレインに接続されている接点Ｎ１１ｂは“Ｌ”レベルとなる。
　この結果、ゲートが接点Ｎ１１ｂに接続されているＰチャンネルＭＯＳトランジスタＭ１１ｂは導通状態となり、ゲートが接点Ｎ１１ｂに接続されているＮチャンネルＭＯＳトランジスタＭ１４ｂは非導通状態となるので、メインワード線２８が“Ｈ”レベルとなって、メインワード線２８の選択が行われる。
　なお、メインワード線選択時において、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＢは、メインワード線２８が選択されるまで“Ｈ”レベルに保持され、メインワード線２８が選択された後、“Ｌ”レベルとなる。この場合、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＢが“Ｌ”レベルとなった後のメインワード線２８の電位レベルは、ソースが電源ＶＤＤに接続されたＰチャンネルＭＯＳトランジスタＭ１１ｂ、Ｍ１２ｂ及びソースが接地電位ＧＮＤに接続されたＮチャンネルＭＯＳトランジスタＭ１４ｂ、Ｍ１５ｂで構成されるフリップフロップにより保持される。」（引用例の公開特許公報の段落【００５４】から【００６１】の記載）
　　　
（エ）（引用例の発明の効果について）
「以上説明したように、本発明によれば、ワード線選択信号をラッチし、ワード線をハイレベルに維持するラッチ手段をデコード回路に備えることにより、ワード線選択信号によりワード線をハイレベルにした後は、ラッチ手段によりワード線をハイレベルに維持することができ、ワード線選択手段の負荷を軽減することができる。
　このため、入出力部を共通にする第１バンク領域と第２バンク領域との間にデコード回路を設けた場合、２バンク構成の半導体記憶装置の各バンク領域のワード線の選択を共通のワード線選択手段により行うことができ、デコード回路の面積増加を抑制することができるとともに、入出力バス線の配線長の増加によるスピード低下を抑えることができる。」（引用例の公開特許公報の段落【００７０】から【００７１】の記載）
　　　
　以上の記載事項からみて、引用例には、次の発明（以下、「引用発明」という）が記載されていると認められる。
　　
「各々が複数のメモリセルとこのメモリセルに接続されたサブワード線２６、２９とを備えた複数のバンクと、
　メインワード線２５、２８と、
　バンク毎に設けられておりバンク選択信号ＳＥＬＡがＨレベルとなった後のメインワード線２５、２８の電位レベルはフリップフロップで構成されたラッチ手段（ラッチ回路）により保持され、
　サブワード線２６、２９は、ラッチ手段により保持されたメインワード線２５、２８の状態と、サブデコーダ１８、１９により選択された選択線２７、３０の状態とによって、選択状態とされるようになされた、ワード線制御回路。」
　　　
４．対比・判断
　引用発明においても、ラッチ回路は、「バンク信号に基づいてメインワード線の状態をラッチしている」ことに変わりはない。また、引用発明におけるサブワード線を選択するための機序は、本願発明の「サブワードドライバ」に相当する。
　　
　そうすると、引用発明も、
　「各々が複数のメモリセルと前記メモリセルに接続されたサブワード線とを備えた複数のバンクと、
　メインワード線と、
　前記バンク毎に設けられておりバンク選択信号に基づいて前記メインワード線の状態をラッチするラッチ回路と、
　前記各ラッチ回路にラッチされているメインワード線の状態に従って前記サブワード線を選択状態にするサブワードドライバとを有することを特徴とするワード線制御回路。」
であるといえるから、本願発明と引用発明との間に構成上の差異は存在しないことに帰着する。
　そうすると、本願発明は、特許出願前に日本国内において頒布された刊行物に記載された発明（引用発明）と同一である。
　　
　なお、審判請求人は、平成１４年３月２５日に提出された審判請求の理由の補正書において、「本願請求項１に係る発明では、複数のバンク各々に対応して設けられたラッチ回路は、共通のメインワード線の状態をラッチする構成であるため、メインワード線を増やすことなく、バンク数を増やすことができる。」と主張している。しかし、「共通のメインワード線の状態をラッチする構成である」点は、特許請求の範囲の請求項１に規定されていない。したがって、この主張は、特許請求の範囲の記載に基づかないものであり、採用することができない。
　　
５．むすび
　以上のとおり、本願発明は、特許出願前に日本国内において頒布された刊行物に記載された発明（引用発明）と同一であるから、特許法２９条１項３号に該当し、特許を受けることができない。
　よって、結論のとおり審決する。