【手続補正書】
【提出日】平成30年9月21日(2018.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部と、
隣り合う前記第１突出部同士の間の第１溝内に埋め込まれた第１素子分離領域と、
前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極、および、前記第１突出部の前記上面に形成された第１ソース・ドレイン領域を備えた第１トランジスタと、
前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部と、
隣り合う前記第２突出部同士の間の第２溝内に埋め込まれた第２素子分離領域と、
前記第２突出部の上面上に第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極、および、前記第２突出部の前記上面に形成された第２ソース・ドレイン領域を備えた第２トランジスタと、
を有し、
前記半導体基板の前記主面に対して垂直な方向において、前記第１突出部の前記上面から前記第１素子分離領域の底面までの距離は、前記第２突出部の前記上面から前記第２素子分離領域の底面までの距離よりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１突出部上に順に形成された第３絶縁膜および電荷蓄積膜を含む第４絶縁膜と、
前記第１ゲート電極の側壁に前記第４絶縁膜を介して隣接し、前記第２方向に延在する第３ゲート電極と、
をさらに有し、
前記第３ゲート電極と前記第１突出部との間には前記第４絶縁膜が介在し、
前記第３ゲート電極および前記第１ソース・ドレイン領域は、第３トランジスタを構成し、
前記第１トランジスタおよび前記第２トランジスタは、不揮発性記憶素子を構成する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２方向において、隣り合う前記第１突出部同士の間隔は、隣り合う前記第２突出部同士の間隔よりも大きい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１突出部の前記上面と前記第１突出部の側壁とのなす角度は、前記第２突出部の前記上面と前記第２突出部の側壁とのなす角度よりも小さい、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１突出部の前記上面と前記第１突出部の側壁とのなす角度は、前記第２突出部の前記上面と前記第２突出部の側壁とのなす角度よりも大きい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２方向において、前記第１突出部の幅は、前記第２突出部の幅よりも大きい、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２方向において、前記第１突出部の幅は、前記第２突出部の幅よりも小さい、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１トランジスタは、前記第２トランジスタよりも高い電圧で駆動する、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第２ゲート電極は、金属を含む、半導体装置。
【請求項１０】
（ａ）主面に沿って並ぶ第１領域および第２領域を有する半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の上面に第１溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部を形成する工程、
（ｃ）前記第２領域の前記半導体基板の上面に第２溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部を形成する工程、
（ｄ）前記第１溝内を埋め込む第１素子分離領域と、前記第２溝内を埋め込む第２素子分離領域とを形成する工程、
（ｅ）前記第１突出部および前記第１素子分離領域のそれぞれの直上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、前記第１突出部の上面に形成された第１ソース・ドレイン領域とを有する第１トランジスタを形成し、前記第２突出部および前記第２素子分離領域のそれぞれの直上に第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極と、前記第２突出部の上面に形成された第２ソース・ドレイン領域とを有する第２トランジスタを形成する工程と、
を有し、
前記半導体基板の前記主面に対して垂直な方向において、前記第１突出部の前記上面から前記第１素子分離領域の底面までの距離は、前記第２突出部の前記上面から前記第２素子分離領域の底面までの距離よりも大きい、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１トランジスタおよび前記第２トランジスタを形成し、前記第１突出部上において前記第１ゲート電極の側壁と隣り合う第３ゲート電極、並びに、前記第３ゲート電極と前記第１ゲート電極との間および前記第１突出部と前記第１ゲート電極との間に介在し、前記第１突出部上に順に形成された第３絶縁膜および電荷蓄積膜を含む第４絶縁膜を含む第３トランジスタを形成する工程をさらに有し、
前記第１トランジスタおよび前記第２トランジスタは、不揮発性記憶素子を構成する、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第２方向において、隣り合う前記第１突出部同士の間隔は、隣り合う前記第２突出部同士の間隔よりも大きい、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記第１突出部の前記上面と前記第１突出部の側壁とのなす角度は、前記第２突出部の前記上面と前記第２突出部の側壁とのなす角度よりも小さい、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記第１突出部の前記上面と前記第１突出部の側壁とのなす角度は、前記第２突出部の前記上面と前記第２突出部の側壁とのなす角度よりも大きい、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程の後に前記（ｂ）工程を行い、
前記（ｃ）工程では、前記第２溝および複数の前記第２突出部を形成した後、前記第２突出部の側壁を酸化する、半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程の後に前記（ｃ）工程を行い、
前記（ｂ）工程では、前記第１溝および複数の前記第１突出部を形成した後、前記第１突出部の側壁を酸化する、半導体装置の製造方法。
【請求項１７】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１突出部の直上に前記第１絶縁膜を介して前記第１ゲート電極を形成し、前記第２突出部の直上に前記第１絶縁膜を介してダミーゲート電極を形成する工程、
（ｅ２）前記（ｅ１）工程の後、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を形成することで、前記第１トランジスタを形成する工程、
（ｅ３）前記（ｅ２）工程の後、前記ダミーゲート電極を除去する工程、
（ｅ４）前記（ｅ１）工程の前または前記（ｅ３）工程の後、前記第２突出部の直上に前記第２絶縁膜を形成する工程、
（ｅ５）前記第２絶縁膜の直上に金属を含む前記第２ゲート電極を形成することで、前記第２トランジスタを形成する工程、
を有する、半導体装置の製造方法。
【請求項１８】
請求項１０記載の半導体装置の製造方法において、
（ａ１）前記（ａ）工程の後、前記（ｂ）工程および前記（ｃ）工程の前に、前記半導体基板の前記主面上に膜を形成した後、前記膜の側壁にサイドウォールを形成する工程を更に有し、
前記（ｂ）工程では、前記サイドウォールをマスクとしてエッチングを行うことで、前記第１溝および前記第１突出部を形成し、
前記（ｃ）工程では、前記サイドウォールをマスクとしてエッチングを行うことで、前記第２溝および前記第２突出部を形成する、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本願では、メモリセル領域１Ａの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。同様に、ロジック領域１Ｂの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ２の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＢと呼ぶ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはダミーゲート電極ＤＧから離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
これにより上面が露出した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦからなるソース・ドレイン領域とは、スプリットゲート型のメモリセルＭＣを構成する。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧを含む第１トランジスタと、メモリゲート電極ＭＧを含む第２トランジスタとを含むＭＯＮＯＳ型の不揮発性メモリを構成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正の内容】
【０１６８】
（実施の形態３）
以下では、前記実施の形態１、２とは異なり、メモリセルではなく高耐圧のＦＩＮＦＥＴを設ける場合について、図５０〜図５３を用いて説明する。図５０、図５２および図５３は、本実施の形態の半導体装置の製造工程を説明する断面図である。図５１は、本実施の形態の半導体装置の製造工程を説明する平面図である。