【事件の表示】
　平成５年特許願第２３２１５５号「半導体集積回路装置」において、平成１２年９月１８日付けでした手続補正に対してされた補正却下決定不服審判事件について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本件は、平成５年９月２０日（優先権主張平成５年６月１５日）の出願であって、平成１２年９月１８日付けで手続補正がなされたところ、この補正は、平成１６年５月１２日付けで決定をもって却下された。
　
２．原決定の理由
　原決定の理由の概要は次のとおりである。
「下記Ａ乃至Ｅの理由により、出願人が平成１２年９月１８日付け手続補正書により行った補正は、特許法第５３条第１項の規定により却下すべきものである。
　
Ａ．前記手続補正書で補正された、この出願の特許請求の範囲の請求項７には、「前記電源電圧線および前記基準電圧線の少なくとも一方は、前記第１および第２局所配線と異なる層の導電層で形成され、前記第１および第２局所配線と重なり合っている」と記載されており、補正後の請求項７には、「電源電圧線」又は「基準電圧線」の一方が「第１および第２局所配線」と同層の導電層で形成されてなる構成を有する「半導体集積回路装置」も含まれることになる。
　これに対し、この出願の願書に最初に添付した明細書又は図面には、・・・電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成してなる構成とし、それによって、この出願の願書に最初に添付した第３７図に示される、局所配線と電源電圧線、及び基準電圧線との間隔によりメモリセルの微細化が規定されてしまうという課題を解決して、メモリセルの面積を大幅に縮小することができ、メモリセルの高集積化を図ることができるという効果を奏することが記載されているだけであり、補正後の請求項７に含まれる、「電源電圧線」又は「基準電圧線」の一方が「第１および第２局所配線」と同層の導電層で形成されてなることについては全く記載されていない。
　確かに、この出願の願書に最初に添付した明細書又は図面の段落番号【００７２】には、「【００７２】  以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。」と記載されているが、その具体例として、「電源電圧線」又は「基準電圧線」の一方が「第１および第２局所配線」と同層の導電層で形成されてなることについては示唆もされていないから、「電源電圧線」又は「基準電圧線」の一方が「第１および第２局所配線」と同層の導電層で形成されてなることは、この出願の願書に最初に添付した明細書又は図面の記載からみて自明のこととも認められない。
　よって、前記手続補正書により行った補正は、明細書の要旨を変更するものと認める。
　
Ｂ．前記手続補正書で補正された、この出願の特許請求の範囲の請求項１５、及び請求項２４には、それぞれ次のとおり記載されている。
「【請求項１５】　第１ｎチャネル型ＭＩＳＦＥＴと第１ｐチャネル型ＭＩＳＦＥＴとを直列接続してなる第１インバータ回路と、第２ｎチャネル型ＭＩＳＦＥＴと第２ｐチャネル型ＭＩＳＦＥＴとを直列接続してなる第２インバータ回路とを有するメモリセルを備え、前記第１ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記第１ｐチャネル型ＭＩＳＦＥＴのゲート電極とは、前記第２ｎチャネル型ＭＩＳＦＥＴのドレイン領域に電気的に接続され、前記第２ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記第２ｐチャネル型ＭＩＳＦＥＴのゲート電極とは、前記第１ｎチャネル型ＭＩＳＦＥＴのドレイン領域に電気的に接続され、前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成された第１導電膜によって第１および第２局所配線が形成され、前記第１局所配線は、前記第１ｎチャネル型ＭＩＳＦＥＴのドレイン領域と前記第１ｐチャネル型ＭＩＳＦＥＴのドレイン領域とに電気的に接続され、前記第２局所配線は、前記第２ｎチャネル型ＭＩＳＦＥＴのドレイン領域と前記第２ｐチャネル型ＭＩＳＦＥＴのドレイン領域とに電気的に接続され、前記第１および第２局所配線よりも上層に形成された第２導電膜によって第１電位供給線が構成され、前記第１電位供給線は、前記第１および第２局所配線の上部に延在して構成されると共に、前記ｎチャネル型ＭＩＳＦＥＴのソース領域および前記ｐチャネル型ＭＩＳＦＥＴのソース領域のいずれか一方に電気的に接続され、前記第１電位供給線と前記第１および第２局所配線との間で容量素子が構成されていることを特徴とする半導体集積回路装置。」
「【請求項２４】　第１ｎチャネル型ＭＩＳＦＥＴと第１ｐチャネル型ＭＩＳＦＥＴとを直列接続してなる第１インバータ回路と、第２ｎチャネル型ＭＩＳＦＥＴと第２ｐチャネル型ＭＩＳＦＥＴとを直列接続してなる第２インバータ回路とを有するメモリセルが第１方向に複数配置され、前記第１および第２ｎチャネル型ＭＩＳＦＥＴと前記第１および第２ｐチャネル型ＭＩＳＦＥＴとは、前記第１方向と交差する第２方向に離間して配置され、前記第１ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記第１ｐチャネル型ＭＩＳＦＥＴのゲート電極とは、前記第２ｎチャネル型ＭＩＳＦＥＴのドレイン領域に電気的に接続され、前記第２ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記第２ｐチャネル型ＭＩＳＦＥＴのゲート電極とは、前記第１ｎチャネル型ＭＩＳＦＥＴのドレイン領域に電気的に接続され、前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成された第１導電膜によって第１および第２局所配線が形成され、前記第１局所配線は、前記第１ｎチャネル型ＭＩＳＦＥＴのドレイン領域と前記第１ｐチャネル型ＭＩＳＦＥＴのドレイン領域とに電気的に接続され、前記第２局所配線は、前記第２ｎチャネル型ＭＩＳＦＥＴのドレイン領域と前記第２ｐチャネル型ＭＩＳＦＥＴのドレイン領域とに電気的に接続され、前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成されると共に、前記第１および第２局所配線と異なる第２導電膜によって第１電位供給線が構成され、前記第１電位供給線は、前記第１方向に延在して構成されると共に、前記第１方向に配置された前記複数のメモリセルの前記ｎチャネル型ＭＩＳＦＥＴのソース領域および前記ｐチャネル型ＭＩＳＦＥＴのソース領域のいずれか一方に電気的に接続されていることを特徴とする半導体集積回路装置。」
　
　そして、補正後の前記各請求項には下記b1及びb2の構成を有する「半導体集積回路装置」も含まれることになる。
　
b1．例えば半導体基板主面に形成した駆動用ｎチャネル型ＭＩＳＦＥＴ上に薄膜トランジスタで構成された負荷用ｐチャネル型ＭＩＳＦＥＴを形成してなるＳＲＡＭのように、「第１インバータ回路」における「第１ｎチャネル型ＭＩＳＦＥＴのゲート電極」と「第１ｐチャネル型ＭＩＳＦＥＴのゲート電極」とが異なる導電層により形成されてなる構成、又は「第２インバータ回路」における「第２ｎチャネル型ＭＩＳＦＥＴのゲート電極」と「第２ｐチャネル型ＭＩＳＦＥＴのゲート電極」とが異なる層の導電層で形成されてなる構成。
　
b2．「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなる構成。
　
　はじめに、前記b1の構成がこの出願の願書に最初に添付した明細書又は図面に記載されているか否か、及びこの出願の願書に最初に添付した明細書又は図面の記載からみて自明のことであるか否かについて検討する。
　この出願の願書に最初に添付した明細書又は図面には、段落番号【００３９】に・・・「第１インバータ回路」における「第１ｎチャネル型ＭＩＳＦＥＴのゲート電極」及び「第１ｐチャネル型ＭＩＳＦＥＴのゲート電極」、並びに「第２インバータ回路」における「第２ｎチャネル型ＭＩＳＦＥＴのゲート電極」及び「第２ｐチャネル型ＭＩＳＦＥＴのゲート電極」が同層の導電層で形成されてなる構成が記載されているだけで、補正後の請求項１５に含まれる前記b1として挙げた構成については全く記載されていない。
　確かに、この出願の願書に最初に添付した明細書又は図面の段落番号【００７２】には、「【００７２】  以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。」と記載されているが、その具体例として、前記b1として挙げた構成については示唆もされていないから、前記b1として挙げた構成は、この出願の願書に最初に添付した明細書又は図面の記載からみて自明のこととも認められない。
　
　次に、前記b2の構成がこの出願の願書に最初に添付した明細書又は図面に記載されているか否か、及びこの出願の願書に最初に添付した明細書又は図面の記載からみて自明のことであるか否かについて検討すると、前記Ａで述べたとおり、この出願の願書に最初に添付した明細書又は図面には、電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成してなる構成とし、それによって、この出願の願書に最初に添付した第３７図に示される、局所配線と電源電圧線、及び基準電圧線との間隔によりメモリセルの微細化が規定されてしまうという課題を解決して、メモリセルの面積を大幅に縮小することができ、メモリセルの高集積化を図ることができるという効果を奏することが記載されているだけであり、前記b2として挙げた構成については全く記載されておらず、また、この出願の願書に最初に添付した明細書又は図面には、段落番号【００７２】の記載があるとはいっても、その具体例として、前記b2として挙げた構成については示唆もされていないから、前記b2として挙げた構成は、この出願の願書に最初に添付した明細書又は図面の記載からみて自明のこととも認められない。
　
　よって、前記手続補正書により行った補正は、明細書の要旨を変更するものと認める。
　
Ｃ．前記手続補正書で補正された、この出願の特許請求の範囲の請求項３４には、「前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、および前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成されると共に、前記第１および第２局所配線と異なる第２導電膜によって第１電位供給線が構成され、」と記載されており、補正後の請求項３４には、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなる構成を有する「半導体集積回路装置」も含まれることになる。
　しかしながら、前記Ａで述べたとおり、この出願の願書に最初に添付した明細書又は図面には、電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成してなる構成とし、それによって、この出願の願書に最初に添付した第３７図に示される、局所配線と電源電圧線、及び基準電圧線との間隔によりメモリセルの微細化が規定されてしまうという課題を解決して、メモリセルの面積を大幅に縮小することができ、メモリセルの高集積化を図ることができるという効果を奏することが記載されているだけであり、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることについては全く記載されていない。
　確かに、この出願の願書に最初に添付した明細書又は図面の段落番号【００７２】には、「【００７２】  以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。」と記載されているが、その具体例として、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることについては示唆もされていないから、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることは、この出願の願書に最初に添付した明細書又は図面の記載からみて自明のこととも認められない。
　よって、前記手続補正書により行った補正は、明細書の要旨を変更するものと認める。
　
Ｄ．前記手続補正書で補正された、この出願の特許請求の範囲の請求項４０には、「前記第１方向において、前記第１メモリセルの前記第１および第２局所配線と、前記第２メモリセルの前記第１および第２局所配線との間には、前記第１および第２局所配線と同層の前記第１導電膜が形成されておらず、」と記載されており、補正後の請求項４０には、「第１の方向」における「第１メモリセル」の「第１および第２局所配線」と、「第２メモリセル」の「第１および第２局所配線」との間以外の場所において、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなる構成を有する「半導体集積回路装置」も含まれることになる。
　しかしながら、前記Ａで述べたとおり、この出願の願書に最初に添付した明細書又は図面には、電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成してなる構成とし、それによって、この出願の願書に最初に添付した第３７図に示される、局所配線と電源電圧線、及び基準電圧線との間隔によりメモリセルの微細化が規定されてしまうという課題を解決して、メモリセルの面積を大幅に縮小することができ、メモリセルの高集積化を図ることができるという効果を奏することが記載されているだけであり、「第１の方向」における「第１メモリセル」の「第１および第２局所配線」と、「第２メモリセル」の「第１および第２局所配線」との間以外の場所において、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることについては全く記載されていない。
　確かに、この出願の願書に最初に添付した明細書又は図面の段落番号【００７２】には、「【００７２】  以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。」と記載されているが、その具体例として、「第１の方向」における「第１メモリセル」の「第１および第２局所配線」と、「第２メモリセル」の「第１および第２局所配線」との間以外の場所において、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることについては示唆もされていないから、「第１の方向」における「第１メモリセル」の「第１および第２局所配線」と、「第２メモリセル」の「第１および第２局所配線」との間以外の場所において、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることは、この出願の願書に最初に添付した明細書又は図面の記載からみて自明のこととも認められない。
　よって、前記手続補正書により行った補正は、明細書の要旨を変更するものと認める。
　
Ｅ．前記手続補正書で補正された、この出願の特許請求の範囲の請求項４５には、「前記第１および第２局所配線、および前記パッド層よりも上層に形成された第２導電膜によって第１電位供給線が構成され、」と記載されており、補正後の請求項４５には、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなる構成を有する「半導体集積回路装置」も含まれることになる。
　しかしながら、前記Ａで述べたとおり、この出願の願書に最初に添付した明細書又は図面には、電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成してなる構成とし、それによって、この出願の願書に最初に添付した第３７図に示される、局所配線と電源電圧線、及び基準電圧線との間隔によりメモリセルの微細化が規定されてしまうという課題を解決して、メモリセルの面積を大幅に縮小することができ、メモリセルの高集積化を図ることができるという効果を奏することが記載されているだけであり、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることについては全く記載されていない。
　確かに、この出願の願書に最初に添付した明細書又は図面の段落番号【００７２】には、「【００７２】  以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。」と記載されているが、その具体例として、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることについては示唆もされていないから、「第１電位供給線」とは異なる他の電位供給線が「第１および第２局所配線」と同層の導電層で形成されてなることは、この出願の願書に最初に添付した明細書又は図面の記載からみて自明のこととも認められない。
　よって、前記手続補正書により行った補正は、明細書の要旨を変更するものと認める。」
　
３．当審の判断
　補正後の特許請求の範囲において、独立形式請求項は請求項１、請求項７、請求項１５、請求項２４、請求項３４、請求項４０及び請求項４５であるが、これらのうち、請求項１を除く各請求項について、以下に検討する。
　
（１）補正後の請求項７について
　
　補正後の請求項７には、
「前記電源電圧線および前記基準電圧線の少なくとも一方は、前記第１および第２局所配線と異なる層の導電層で形成され、前記第１および第２局所配線と重なり合っていること」
が記載されており、これによれば、補正後の請求項７に係る発明は、「前記電源電圧線および前記基準電圧線」の他方が、「前記第１および第２局所配線」と同じ層の導電層で形成される場合、あるいは、「前記電源電圧線および前記基準電圧線」の一方と同じ層の導電層で形成される場合も含むものである。
　
　しかし、本願の願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）には、本願の発明の作用について、「電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成することにより、メモリセルの寸法は、主としてゲート電極、素子形成領域および素子形成領域間の分離幅のみによって制約され、電源電圧線、基準電圧線、局所配線のそれぞれの寸法には制約されなくなる。従って、メモリセルの面積を大幅に縮小することができる。・・・また、局所配線を電源電圧線または基準電圧線もしくはそれらの双方と交差して配置することにより、これらの交差領域に容量が形成される。本発明では、前記のように電源電圧線、基準電圧線、局所配線のそれぞれの寸法がメモリセルの面積を制約する主な要因ではないので、メモリセルの面積を縮小してもこの交差領域の面積を大きくすることができる。すなわち、上記の容量を大きくして蓄積電荷量の増大を図ることができるので、メモリセルを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。」（００３０段落〜００３１段落）と記載されており、これによれば、当初明細書等に記載された発明は、「電源電圧線」、「基準電圧線」及び「第１および第２局所配線」を、相互に異なる層の導電層で形成することにより、メモリセルの面積を縮小しながら、局所配線に付加される容量を大きくするものであると認められる。
　
　事実、当初明細書等には、「電源電圧線」、「基準電圧線」及び「第１および第２局所配線（一対の局所配線）」の相互の位置関係について、請求項１〜４及び実施例１（００３４段落〜００５１段落、図１〜図１６）として、下から「電源電圧線」、「基準電圧線」及び「第１および第２局所配線」の順で、これらを異なる層の導電層で構成したもの、請求項５，６及び実施例２（００５２段落〜００５６段落、図１７〜図２０）として、下から「基準電圧線」、「電源電圧線」及び「第１および第２局所配線」の順で、これらを異なる層の導電層で構成したもの、請求項７〜９及び実施例３（００５７段落〜００６１段落、図２１〜図２３）として、下から「電源電圧線」、「第１および第２局所配線」及び「基準電圧線」の順、あるいは、下から「基準電圧線」、「第１および第２局所配線」及び「電源電圧線」の順で、これらを異なる層の導電層で構成したもの、実施例４（００６２段落〜００６５段落、図２４〜図２５）として、前記実施例１又は実施例２と同様の構成としたもの、実施例５（００６６段落〜００７１段落、図２６〜図３２）として、前記実施例１〜実施例４と同様の構成としたものが示されている。
　
　ここで、００７３段落及び図３３には、「電源電圧線１０の面積を縮小してメモリセルＭＣの端部に配置」することが示されており、「電源電圧線」と、「基準電圧線」あるいは「第１および第２局所配線」とが、重ならないレイアウトであるので、一見、「電源電圧線」と、「基準電圧線」あるいは「第１および第２局所配線」とを、同じ層の導電層で形成することが示唆されているかのようである。
　しかし、００７３段落には「例えば前記実施例１のように」と記載されているから、図３３は、「実施例１」の、下から「電源電圧線」、「基準電圧線」及び「第１および第２局所配線」の順で、これらを異なる層の導電層で構成したものにおいて、その平面視でのレイアウトを変更したものであると解するのが妥当である。
　また仮に、００７３段落の「例えば前記実施例１のように」が、その直後の「基準電圧線１３と局所配線Ｌ１，Ｌ２との間で容量（Ｃｓ）を形成する場合には」の部分にのみかかり、「電源電圧線」を形成する層までを規定するものではないとしても、００７３段落には、「電源電圧線」を、「基準電圧線」あるいは「第１および第２局所配線」と同じ層の導電層で形成することについては何ら記載されていないだけでなく、００７４段落及び図３４には、図３３と同様に「電源電圧線１０の面積を縮小してメモリセルＭＣの端部に配置」したものにおいて、「電源電圧線」と、「基準電圧線」あるいは「第１および第２局所配線」とが、重ならないレイアウトであるにも関わらず、「電源電圧線」、「基準電圧線」及び「第１および第２局所配線」を、相互に異なる層の導電層で形成することが記載されているから、００７３段落及び図３３の記載のみをもって、「電源電圧線」を、「基準電圧線」あるいは「第１および第２局所配線」と同じ層の導電層で形成することが自明であるとは認められない。
　
　さらに、当初明細書等の請求項１０には、「第１導電膜で・・・ゲート電極を構成し、前記第１導電膜より上の層に形成した第２導電膜で・・・基準電圧線を構成し、前記第１導電膜より上の層に形成した第３導電膜で・・・一対の局所配線を構成し、前記第１導電膜より上の層に形成した第４導電膜で・・・電源電圧線を構成し」たものにおいて、「前記第１、第２および第３導電膜を層間絶縁膜を介して互いに別層に形成し」たと記載されており、「第４導電膜」で構成した「電源電圧線」の位置については規定されていないから、「電源電圧線」が、「第２導電膜」で構成した「基準電圧線」あるいは「第３導電膜」で構成した「一対の局所配線」と同層に形成されることも含まれるかのようである。
　しかし、「第２導電膜」及び「第３導電膜」は、「第１導電膜より上の層に形成した」ものであるから、「第１導電層」と層間絶縁膜を介して別層に形成されることは既に明らかであるので、「前記第１、第２および第３導電膜を層間絶縁膜を介して互いに別層に形成し」の部分は、「前記第２、第３および第４導電膜を層間絶縁膜を介して互いに別層に形成し」の誤記と解するのが妥当である。
　また仮に、「前記第１、第２および第３導電膜を層間絶縁膜を介して互いに別層に形成し」の部分が誤記ではないとしても、請求項１０には、「前記基準電圧線と前記一対の局所配線および前記電源電圧線と前記一対の局所配線のそれぞれを互いに交差するように配置した」と記載されているから、「電源電圧線」が「一対の局所配線」と同層に形成されることはあり得ない。一方、「電源電圧線」と「基準電圧線」とを同層に形成して、それぞれ「一対の局所配線」と互いに交差するように配置するレイアウトは可能ではあるが、当初明細書等には、それを裏付けるような具体的な記載は一切ないのであるから、請求項１０の記載のみをもって、「電源電圧線」を「基準電圧線」と同じ層の導電層で形成することが自明であるとは認められない。
　
　なお、００７５段落及び図３５に記載された「メモリセルＭＣのほぼ全面を基準電圧線１３で覆う」構成も、残りの「電源電圧線」と「一対の局所配線」とが同層に形成されることを示唆するものではない。
　
　以上のとおり、補正後請求項７に係る発明の、「前記電源電圧線および前記基準電圧線」の他方が、「前記第１および第２局所配線」と同じ層の導電層で形成されること、あるいは、「前記電源電圧線および前記基準電圧線」の一方と同じ層の導電層で形成されることは、当初明細書等に記載がなく、また、その記載から自明であるとも認められない。
　
（２）補正後の請求項１５について
　
　補正後の請求項１５には、
「前記第１および第２局所配線よりも上層に形成された第２導電膜によって第１電位供給線が構成され、
　前記第１電位供給線は、前記第１および第２局所配線の上部に延在して構成されると共に、前記ｎチャネル型ＭＩＳＦＥＴのソース領域および前記ｐチャネル型ＭＩＳＦＥＴのソース領域のいずれか一方に電気的に接続され、
　前記第１電位供給線と前記第１および第２局所配線との間で容量素子が構成されていること」
が記載されている。
　ここで、「第１電位供給線」は、当初明細書等に記載された「電源電圧線」又は「基準電圧線」の一方に相当するものと認められるが、補正後請求項１５には、「電源電圧線」又は「基準電圧線」の他方に相当する電位供給線（以下、「第２電位供給線」という。）については何ら規定されていないから、補正後の請求項１５に係る発明は、「第２電位供給線」が、「前記第１電位供給線」あるいは「前記第１および第２局所配線」のいずれかと同じ層の導電層で形成される場合も含むものである。
　
　しかし、前記（１）で検討したとおり、「第２電位供給線（電源電圧線又は基準電圧線の他方）」が、「前記第１電位供給線（電源電圧線又は基準電圧線の一方）」あるいは「前記第１および第２局所配線」のいずれかと同じ層の導電層で形成されることは、当初明細書等に記載がなく、また、その記載から自明であるとも認められない。
　
（３）補正後の請求項２４及び３４について
　
　補正後の請求項２４には、
「前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成された第１導電膜によって第１および第２局所配線が形成され、」
「前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成されると共に、前記第１および第２局所配線と異なる第２導電膜によって第１電位供給線が構成され」ること
が記載され、
　また、補正後の請求項３４には、
「前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成された第１導電膜によって第１および第２局所配線が形成され、」
「前記第１および第２ｎチャネル型ＭＩＳＦＥＴ、および前記第１および第２ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極よりも上層に形成されると共に、前記第１および第２局所配線と異なる第２導電膜によって第１電位供給線が構成され」ること
が記載されている。
　ここで、補正後請求項２４及び３４には、「第１および第２局所配線」を構成する「第１導電膜」と、「第１電位供給線」を構成する「第２導電膜」とは、それぞれ、「ゲート電極よりも上層に形成された」ものであり、「異なる」ものであると規定されているが、異なる層の導電層で形成されたものとは規定されていない。
　また、補正後請求項２４及び３４には、「第１および第２局所配線」及び「第１電位供給線」の平面視でのレイアウトが規定されていない。
　さらに、「第１電位供給線」は、当初明細書等に記載された「電源電圧線」又は「基準電圧線」の一方に相当するものと認められるが、補正後請求項２４及び３４には、「電源電圧線」又は「基準電圧線」の他方に相当する電位供給線（以下、「第２電位供給線」という。）については何ら規定されていない。
　
　よって、補正後の請求項２４及び３４に係る発明は、
ａ）「第１および第２局所配線」と、電源電圧線又は基準電圧線の一方である「第１電位供給線」とが、同じ層の導電層で形成される場合も含むものであり、加えて、電源電圧線又は基準電圧線の他方である「第２電位供給線」が、「第１および第２局所配線」及び「第１電位供給線」と、同じ層の導電層で形成される場合も含むものである。
ｂ）仮に、「前記第１および第２局所配線と異なる第２導電膜によって第１電位供給線が構成され」の部分が、「第１および第２局所配線」と「第１電位供給線」とが、異なる層の導電層で形成されることを意味するとしても、「第２電位供給線」が、「第１および第２局所配線」又は「第１電位供給線」のいずれかと、同じ層の導電層で形成される場合も含むものである。
ｃ）さらに、平面視でのレイアウトにおいて、「第１および第２局所配線」が、「第１電位供給線」及び「第２電位供給線」のいずれとも重なり合っていない場合も含むものである。
　
　しかし、前記ａ）又はｂ）に関して、前記（１）で検討したとおり、「第１および第２局所配線」、「第１電位供給線（電源電圧線又は基準電圧線の一方）」及び「前記第２電位供給線（電源電圧線又は基準電圧線の他方）」の、いずれか２つ、あるいは、すべてが、同じ層の導電層で形成されることは、当初明細書等に記載がなく、また、その記載から自明であるとも認められない。
　
　また、前記ｃ）に関して、当初明細書等には、本願の発明の作用について、「電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成することにより、メモリセルの寸法は、主としてゲート電極、素子形成領域および素子形成領域間の分離幅のみによって制約され、電源電圧線、基準電圧線、局所配線のそれぞれの寸法には制約されなくなる。従って、メモリセルの面積を大幅に縮小することができる。・・・また、局所配線を電源電圧線または基準電圧線もしくはそれらの双方と交差して配置することにより、これらの交差領域に容量が形成される。本発明では、前記のように電源電圧線、基準電圧線、局所配線のそれぞれの寸法がメモリセルの面積を制約する主な要因ではないので、メモリセルの面積を縮小してもこの交差領域の面積を大きくすることができる。すなわち、上記の容量を大きくして蓄積電荷量の増大を図ることができるので、メモリセルを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。」（００３０段落〜００３１段落）と記載されており、これによれば、当初明細書等に記載された発明は、「第１電位供給線（電源電圧線又は基準電圧線の一方）」、「第２電位供給線（電源電圧線又は基準電圧線の他方）」及び「第１および第２局所配線」が、相互に異なる層の導電層で形成された上で、「第１および第２局所配線」と、「第１電位供給線（電源電圧線又は基準電圧線の一方）」又は「第２電位供給線（電源電圧線又は基準電圧線の他方）」の少なくとも一方とが重なり合って容量を形成するものであると認められる。
　
　事実、当初明細書等には、「第１電位供給線（電源電圧線又は基準電圧線の一方）」、「第２電位供給線（電源電圧線又は基準電圧線の他方）」及び「第１および第２局所配線」の平面視でのレイアウトについて、請求項１〜４及び実施例１（００３４段落〜００５１段落、図１〜図１６）並びに請求項９として、「基準電圧線」と「第１および第２局所配線」とを互いに交差するように配置したもの、請求項５，６及び実施例２（００５２段落〜００５６段落、図１７〜図２０）として、「電源電圧線」と「第１および第２局所配線」とを互いに交差するように配置したもの、請求項７，８及び実施例３（００５７段落〜００６１段落、図２１〜図２３）並びに請求項１０として、「電源電圧線」と「第１および第２局所配線」及び「基準電圧線」と「第１および第２局所配線」のそれぞれを互いに交差するように配置したもの、実施例４（００６２段落〜００６５段落、図２４〜図２５）として、前記実施例１又は実施例２と同様の構成としたもの、実施例５（００６６段落〜００７１段落、図２６〜図３２）として、前記実施例１〜実施例４と同様の構成としたものが示されている。
　さらに、００７３段落及び図３３、００７４段落及び図３４、並びに、００７５段落及び図３５に記載された構成においても、「電源電圧線」又は「「基準電圧線」の一方と、「第１および第２局所配線」とが互いに交差するように配置され、容量が形成されている。
　
　したがって、補正後請求項２４及び３４に係る発明の、平面視でのレイアウトにおいて、「第１および第２局所配線」が、「第１電位供給線」及び「第２電位供給線」のいずれとも重なり合っていないことは、当初明細書等に記載がなく、また、その記載から自明であるとも認められない。
　
（４）補正後の請求項４０及び４５について
　
　補正後の請求項４０には、
「前記第１および第２局所配線よりも上層に形成された第２導電膜によって第１電位供給線が構成され」ること
が記載され、
　補正後の請求項４５には、
「前記第１および第２局所配線、および前記パッド層よりも上層に形成された第２導電膜によって第１電位供給線が構成され」ること
が記載されている。
　ここで、補正後請求項４０及び４５には、「第１および第２局所配線」及び「第１電位供給線」の平面視でのレイアウトが規定されていない。
　また、「第１電位供給線」は、当初明細書等に記載された「電源電圧線」又は「基準電圧線」の一方に相当するものと認められるが、補正後請求項４０及び４５には、「電源電圧線」又は「基準電圧線」の他方に相当する電位供給線（以下、「第２電位供給線」という。）については何ら規定されていない。
　
　よって、補正後の請求項４０及び４５に係る発明は、
ａ）「第２電位供給線」が、「第１および第２局所配線」又は「第１電位供給線」のいずれかと、同じ層の導電層で形成される場合も含むものである。
ｂ）また、平面視でのレイアウトにおいて、「第１および第２局所配線」が、「第１電位供給線」及び「第２電位供給線」のいずれとも重なり合っていない場合も含むものである。
　
　しかし、前記ａ）に関して、前記（１）で検討したとおり、「第２電位供給線（電源電圧線又は基準電圧線の他方）」が、「第１および第２局所配線」又は「第１電位供給線（電源電圧線又は基準電圧線の一方）」と同じ層の導電層で形成されることは、当初明細書等に記載がなく、また、その記載から自明であるとも認められない。
　
　また、前記ｂ）に関して、前記（３）で検討したとおり、平面視でのレイアウトにおいて、「第１および第２局所配線」が、「第１電位供給線」及び「第２電位供給線」のいずれとも重なり合っていないことは、当初明細書等に記載がなく、また、その記載から自明であるとも認められない。
　
４．むすび
　以上のとおり、平成１２年９月１８日付けでした手続補正は明細書の要旨を変更するものであるから、特許法第５３条第１項の規定により却下すべきとした原決定は妥当である。
　
　よって、結論のとおり審決する。