【事件の表示】
　平成１０年特許願第３６６９８０号「センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法」拒絶査定不服審判事件〔平成１２年７月４日出願公開、特開２０００−１８７９９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１２月２４日の出願であって、平成１４年１月８日付けで拒絶の査定がなされ、これに対し、平成１４年２月１４日に拒絶査定に対する審判の請求がされるとともに、同日に手続補正書が提出されたものである。
　　
２．平成１４年年２月１４日に提出された手続補正書による補正の却下の決定
［補正却下の決定の結論］
　平成１４年２月１４日に提出された手続補正書による補正を却下する。
　　
［補正却下の理由］
（１）補正後の本願発明
上記の補正により、特許請求の範囲は、次の請求項１、２、３のとおり補正された。
「【請求項１】
　情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイにおいて、前記メモリセルに接続されかつ隣接する2本のビット線に接続し、少なくとも一対のP型MOSトランジスタと一対のN型MOSトランジスタとからなり、読み出し時に前記プレート線を駆動せずかつ前記プレート線と前記ビット線の電位を同電位にした状態で、前記一対のP型MOSトランジスタと前記一対のN型MOSトランジスタが異なるタイミングで導通するよう構成されたセンスアンプ回路であり、そのタイミングの差は、2本のビット線間に前記センスアンプの動作マージン以上の電圧が発生するまでの時間から10nsまでの間であることを特徴とするセンスアンプ回路。
【請求項２】
　情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイと、前記メモリセルに接続されかつ隣接する2本のビット線に接続する複数の差動型センスアンプとからなる記憶装置であって、前記差動型センスアンプは、少なくとも一対のP型MOSトランジスタと一対のN型MOSトランジスタとからなり、読み出し時に前記プレート線を駆動せずかつ前記プレート線と前記ビット線の電位を同電位にした状態で、前記一対のP型MOSトランジスタと前記一対のN型MOSトランジスタが異なるタイミングで導通するよう構成され、そのタイミングの差は、2本のビット線間に前記センスアンプの動作マージン以上の電圧が発生するまでの時間から10nsまでの間であることを特徴とする記憶装置。
【請求項３】
　情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイと、前記メモリセルに接続されかつ2本のビット線に接続する複数の差動型センスアンプとからなる記憶装置の読み出し方法であって、　前記差動型センスアンプは、少なくとも一対のP型MOSトランジスタと一対のN型MOSトランジスタとからなり、読み出し時に前記プレート線を駆動せずかつ前記プレート線と前記ビット線の電位を同電位にした状態で、前記一対のP型MOSトランジスタと前記一対のN型MOSトランジスタが異なるタイミングで導通するよう構成され、そのタイミングの差は、2本のビット線間に前記センスアンプの動作マージン以上の電圧が発生するまでの時間から10nsまでの間であることを特徴とする読み出し方法。」
　　
（２）補正の可否の検討
　以下に、上記の補正が、特許法第１７条の２第４項に規定する補正の目的規定に適合するか否か検討する。
　　
　補正前の特許請求の範囲の請求項のうち、独立請求項である請求項１、請求項４、請求項１２には、次のように記載されている。
「【請求項１】
　情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイにおいて前記メモリセルに接続されかつ隣接する２本のビット線に接続するセンスアンプ回路であって、
　各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含み、読出し時に前記プレート線を駆動せずかつ前記プレート線及び前記ビット線の電位を同電位にした状態で活性化することで前記２つの容量による前記２本のビット線の容量差を利用して前記メモリセルのデータを読出すよう構成したことを特徴とするセンスアンプ回路。
【請求項４】
　情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイと、前記メモリセルに接続されかつ隣接する２本のビット線に接続する複数の差動型センスアンプとからなる記憶装置であって、
　各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含み、読出し時に前記プレート線を駆動せずかつ前記プレート線及び前記ビット線の電位を同電位にした状態で前記差動型センスアンプを活性化することで前記２つの容量による前記２本のビット線の容量差を利用して前記メモリセルのデータを読出すよう構成したことを特徴とする記憶装置。
【請求項１２】
　情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイと、前記メモリセルに接続されかつ隣接する２本のビット線に接続する複数の差動型センスアンプとからなる記憶装置の読出し方法であって、
　読出し時に前記プレート線を駆動せずかつ前記プレート線及び前記ビット線の電位を同電位にした状態で前記差動型センスアンプを活性化することで前記メモリセルに含まれかつ各々分極方向の異なる２つの容量による前記２本のビット線の容量差を利用して前記メモリセルのデータを読出すようにしたことを特徴とする読出し方法。」
　　
　一見すると、上記の補正は、補正前の請求の範囲の請求項に記載したセンスアンプの回路構成をさらに具体的に限定する補正のようにみえる。しかし、補正後の請求の範囲の記載には、補正前には存在した「各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含み」（請求項１、４）ないし、「前記メモリセルに含まれかつ各々分極方向の異なる２つの容量による前記２本のビット線の容量差を利用して」（請求項１２）という限定が存在しない。そうすると、補正後の請求の範囲には、各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含まないもの、例えば、ダミーセルを利用するものが含まれることになる。一面で特許請求の範囲の減縮のようにみえても、他の面で補正前の請求の範囲を拡張することとなる補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮に該当しない。
　そうすると、上記の補正は、特許法第１７条の２第４項２号に規定する特許請求の範囲の減縮を目的とする補正に該当しない。
　また、この補正は、同条項１号、３号、４号のいずれに規定する補正目的にも該当しない。
　　
（３）まとめ
　以上のとおり、上記の補正は、特許法第１７条の２第４項各号のいずれの規定にも適合しないから、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下すべきものである。
　　
３．本願発明の特許法第２９条第２項該当性について
　
（１）本願発明
　平成１４年２月１４日に提出された手続補正書による補正は上記のとおり却下されたので、本願の特許請求の範囲の請求項１に記載された発明の要旨は、平成１３年１月２２日に提出された補正書の特許請求の範囲の請求項１に記載された以下のとおりである（以下、同項記載の発明を「本願発明」という。）。
「【請求項１】
情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイにおいて前記メモリセルに接続されかつ隣接する２本のビット線に接続するセンスアンプ回路であって、
各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含み、読出し時に前記プレート線を駆動せずかつ前記プレート線及び前記ビット線の電位を同電位にした状態で活性化することで前記２つの容量による前記２本のビット線の容量差を利用して前記メモリセルのデータを読出すよう構成したことを特徴とするセンスアンプ回路。」
　　
（２）引用例とその内容
　これに対し、原審の拒絶の理由に引用された、本願の出願日前に頒布された刊行物である特開平６−２０８７９６号公報（以下、「引用例」という。）には、図１、図１０とともに、次の記載がある。
　
「【００１８】（実施例１）図１は、本発明によるメモリの回路構成を示した一実施例である。
図において、ワード線ＷＬａｘ（ｘ＝１、…、ｍ）とデータ線ＤＬａｙおよび相補データ線ＤＢａｙ（ｙ＝１、…、ｎ）が行列状に配置され、ＷＬａｘとＤＬａｙとの交点上にメモリセルＭＣａｘｙが接続され、ＷＬａｘとＤＢａｙとの交点上に相補メモリセルＭＢａｘｙが接続されて、メモリセルアレイが構成される。ここでＭＢａｘｙは、ＭＣａｘｙに対し相補の情報を記憶し、ＭＣａｘｙに論理１が書き込まれる場合（‘１’Ｗ）、ＭＢａｘｙには論理０が書き込まれ、ＭＣａｘｙに論理０が書き込まれる場合（‘０’Ｗ）、ＭＢａｘｙには論理１が書き込まれる
センスアンプＳＡａｙは、ＰＭＯＳ側センスアンプ制御線ＰＰａおよびＮＭＯＳ側センスアンプ制御線ＰＮａにより制御され、活性化時において、ＳＬａｙ、ＳＢａｙ間の電位差を感知し増幅する
ＭＣａｘｙ、ＭＢａｘｙのプレート電極は、論理１に対応する電位ＶＤＤ、論理０に対応する電位ＶＳＳの中間にある定電位ＶＰＬを発生する電位発生手段（図中省略）に接続され、メモリセルの強誘電体キャパシタは、セル選択時において選択データ線にＶＤＤまたはＶＳＳを加えることにより、分極状態を制御され得る
　
「【００５５】
図１０は、図１に示した実施例に有効な読み出し動作制御法を示した図であり、ワード線電位をＶＣＨに上げる前に、データ線に待機時と異なる電位をプリチャージせず、センスアンプのＮＭＯＳ側とＰＭＯＳ側の活性化のタイミングを変えることにより情報を読み出す
この時、各データ線対ＤＬａｙ、ＤＢａｙにはプリチャージ回路ＰＣａｙを通して電位ＶＰＬが供給されている
次に時刻ｔｒａａ３において、ＰＮａにより各センスアンプＳＡａｙのＮＭＯＳ側のみを活性化する。すると、ＤＬａｙ、ＤＢａｙはＮＭＯＳを通じて放電し、その電位はともにＶＳＳに向かって低下する。この時の強誘電体キャパシタの状態を図１１に示す。初め、論理１が書き込まれたセルの強誘電体は状態ｓ１にあり、論理０が書き込まれたセルの強誘電体は状態ｓ０にある。ＮＭＯＳ側センスアンプを活性化すると、論理１を記憶した側のメモリセルでは、データ線電位の低下とともに強誘電体の分極が反転し始める。これより、この側のＮＭＯＳの負荷容量が等価的に大きくなるため、ＮＭＯＳ対の電流駆動能力がほぼ同等であれば、データ線電位の低下が論理０を記憶した側に比べ遅くなる。よって、論理０側の強誘電体が状態ｓ０から状態ｒ０に移る間に、論理１側の強誘電体は状態ｓ１から状態ｒ１に移り、両者に電位差ＶＤＴが生じる。ここで時刻ｔｒａａ４において、ＰＰａによりＳＡａｙのＰＭＯＳ側を活性化し、ＶＤＴを感知・増幅する。この時ＣＤａｙの電圧をＶＣＨにすることにより、高電位側データ線の増幅が十分行われる
　
　以上の記載事項からみて、引用例には、
「情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイにおいて前記メモリセルに接続されかつ隣接する２本のビット線に接続するセンスアンプ回路であって、
　各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含み（ＷＬａｘとＤＢａｙとの交点上に相補メモリセルＭＢａｘｙが接続されて、メモリセルアレイが構成される。ここでＭＢａｘｙは、ＭＣａｘｙに対し相補の情報を記憶し、ＭＣａｘｙに論理１が書き込まれる場合（‘１’Ｗ）、ＭＢａｘｙには論理０が書き込まれ、ＭＣａｘｙに論理０が書き込まれる場合（‘０’Ｗ）、ＭＢａｘｙには論理１が書き込まれる）、読出し時に前記プレート線を駆動せず（ＭＣａｘｙ、ＭＢａｘｙのプレート電極は、論理１に対応する電位ＶＤＤ、論理０に対応する電位ＶＳＳの中間にある定電位ＶＰＬを発生する電位発生手段に接続されている）かつ前記プレート線及び前記ビット線の電位を同電位にした状態（各データ線対ＤＬａｙ、ＤＢａｙには電位ＶＰＬが供給されている）で活性化することで前記メモリセルのデータを読出すよう構成したことを特徴とするセンスアンプ回路。」
の発明（以下、「引用発明」という。）が記載されていると認められる。
　　
（３）対比・判断
　本願発明と引用発明とを対比すると、両者は、
「情報を記憶しかつ行方向及び列方向に配置された複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた複数のビット線と、前記複数のメモリセルに接続されたプレート線とを含むメモリセルアレイにおいて前記メモリセルに接続されかつ隣接する２本のビット線に接続するセンスアンプ回路であって、
　各々分極方向の異なる２つの容量を前記複数のメモリセル各々に含み、読出し時に前記プレート線を駆動せずかつ前記プレート線及び前記ビット線の電位を同電位にした状態で活性化することで前記メモリセルのデータを読出すよう構成したことを特徴とするセンスアンプ回路。」
である点で一致し、ただ、
　本願発明は、メモリセルのデータの読み出しに、「２つの容量による前記２本のビット線の容量差を利用して」データを読み出すように構成しているのに対し、引用例にはこれについて直接の言及がなく、引用発明においても同様の構成となっているか否か直ちには明らかでない点で、一応相違する。
　　
　そこで、次に、この相違点について検討すると、引用例には「ＮＭＯＳ側センスアンプを活性化すると、論理１を記憶した側のメモリセルでは、データ線電位の低下とともに強誘電体の分極が反転し始める。これより、この側のＮＭＯＳの負荷容量が等価的に大きくなるため、ＮＭＯＳ対の電流駆動能力がほぼ同等であれば、データ線電位の低下が論理０を記憶した側に比べ遅くなる。よって、論理０側の強誘電体が状態ｓ０から状態ｒ０に移る間に、論理１側の強誘電体は状態ｓ１から状態ｒ１に移り、両者に電位差ＶＤＴが生じる。」（特許公報の段落【００５５】のうち、同公報第１８欄第３行から１１行）と記載されており、引用例にいう付加容量とは、メモリセルＭＣａｘｙ、ＭＢａｘｙが接続されたデータ線ＤＬａｘ、ＤＢａｘの容量であることは明らかであるから、引用発明においても、２つの容量による前記２本のビット線の容量差を利用してメモリセルのデータの読み出しがなされていることが、当業者に自明である。
　　
（４）むすび
　以上のとおり、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。