【事件の表示】
　平成　９年特許願第１６６２９０号「アクティブマトリクス基板」拒絶査定不服審判事件〔平成１１年　１月２２日出願公開、特開平１１−　１７１８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年６月２３日の出願であって、平成１４年７月９日付けで拒絶査定がなされ、これに対し、同年８月１５日に拒絶査定に対する審判請求がなされるとともに、同年８月２７日付けで手続補正がなされたものである。
　
２．平成１４年８月２７日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］
　　平成１４年８月２７日付けの手続補正を却下する。
［理由］
（１）本件補正の内容
　本件補正の内容は、特許請求の範囲を次のとおりに補正するとともに、発明の詳細な説明を補正するものである（以下、補正前の請求項１及び請求項３を、「補正前請求項１」及び「補正前請求項３」といい、補正後の請求項１を「補正後請求項１」という。なお、請求項２に関しては、補正の前後で内容に変更はない。）。
「　【請求項１】
　絶縁性の基板と、この基板上に格子状に配線された走査線及び信号線と、これら走査線及び信号線の各々に電気的に接続された薄膜トランジスタと、これら薄膜トランジスタ、走査線及び信号線を覆うように形成された層間絶縁膜と、この層間絶縁膜上に配設され、上記薄膜トランジスタのドレイン電極とスルーホールを介して電気的に接続された絵素電極とを備えたアクティブマトリクス基板において、
　上記層間絶縁膜は有機絶縁膜からなると共に、
　上記薄膜トランジスタは、該トランジスタをオフするためにゲート電極に負の電圧が印加されるものであって、かつ、該薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）と膜厚５ｎｍ以上のアモルファスシリコン（ｎ＋）の２層からなり、この２層のうちの微結晶シリコン（ｎ＋）層が、薄膜トランジスタのソース電極及びドレイン電極側にあり、−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流が約０．１ｐＡ程度であることを特徴とするアクティブマトリクス基板。
　　【請求項２】
　上記微結晶シリコン（ｎ＋）層の膜厚が２０ｎｍ以上であることを特徴とする請求項１記載のアクティブマトリクス基板。」
　
（２）本件補正についての検討
（２−１）補正事項の整理
　補正事項を整理すると以下のとおりである。
（補正事項１）
　補正前請求項１を次のように補正する。
「絶縁性の基板と、この基板上に格子状に配線された走査線及び信号線と、これら走査線及び信号線の各々に電気的に接続された薄膜トランジスタと、これら薄膜トランジスタ、走査線及び信号線を覆うように形成された層間絶縁膜と、この層間絶縁膜上に配設され、上記薄膜トランジスタのドレイン電極とスルーホールを介して電気的に接続された絵素電極とを備えたアクティブマトリクス基板において、
　上記層間絶縁膜は有機絶縁膜からなると共に、
　上記薄膜トランジスタは、該トランジスタをオフするためにゲート電極に負の電圧が印加されるものであって、かつ、該薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）と膜厚５ｎｍ以上のアモルファスシリコン（ｎ＋）の２層からなり、この２層のうちの微結晶シリコン（ｎ＋）層が、薄膜トランジスタのソース電極及びドレイン電極側にあり、−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流が約０．１ｐＡ程度であることを特徴とするアクティブマトリクス基板。」
（補正事項２）
　補正前請求項３を削除する。
（補正事項３）
　明細書の段落番号【００２１】、【００２３】、【００７０】及び【００７２】を変更する。
（補正事項４）
　明細書の段落番号【００２８】、【００２９】、【００７６】及び【００７７】を削除する。
　
（２−２）補正の適否についての検討
　以下、補正事項１乃至４について順次検討する。
（２−２−１）補正事項１について
　補正事項１は、
ａ）「上記薄膜トランジスタが、ゲート電極に負のゲート電圧が印加される薄膜トランジスタであると共に、
　上記層間絶縁膜が有機絶縁膜からなり、」（補正前請求項１）を
「上記層間絶縁膜は有機絶縁膜からなると共に、
　上記薄膜トランジスタは、該トランジスタをオフするためにゲート電極に負の電圧が印加されるものであって、」と補正し、
ｂ）「上記薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）とアモルファスシリコン（ｎ＋）の２層からなり」（補正前請求項１）を
「該薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）と膜厚５ｎｍ以上のアモルファスシリコン（ｎ＋）の２層からなり」と補正し、また、
ｃ）「ある」（補正前請求項１）を
「あり、−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流が約０．１ｐＡ程度である」と補正するものであり、この補正について検討する。
　補正事項１は、請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前請求項１に記載された発明とその補正後請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　補正事項１のうち、上記ａ）は、実質的に「負のゲート電圧」が「トランジスタをオフするため」のものであることを限定するものであり、特許法第１７条の２第３項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　次に、補正事項１のうち上記ｂ）及びｃ）により、補正後請求項１に係る発明の「薄膜トランジスタ」は、「コンタクト層が、微結晶シリコン（ｎ＋）と膜厚５ｎｍ以上のアモルファスシリコン（ｎ＋）の２層からなり」、かつ、「−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流が約０．１ｐＡ程度である」ものとなった。
　ここで、本願の願書に最初に添付した明細書又は図面には、【図３】に関し、「この図から明らかなように、・・・本発明の構造では、−２０Ｖ付近までドレイン電流は０．１ｐＡ程度（測定限界以下）であ」る（段落番号【００５１】参照）と記載されているが、【図３】には、薄膜トランジスタのゲート電極に−１５Ｖの電圧を印加した場合のドレイン電流が１Ｅ−１３(Ａ)、すなわち「約０．１ｐＡ程度」であることは示されているものの、−２０Ｖの電圧を印加した場合のドレイン電流は「１Ｅ−１３(Ａ)」よりも大きく、「１Ｅ−１２（Ａ）」に近い値となっており、「約０．１ｐＡ程度」であるとはいえない。
　よって、上記の記載（【図３】）のみをもって、本願の願書に最初に添付した明細書又は図面に、「−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流が約０．１ｐＡ程度である」ことが記載されているとすることはできない。
　加えて、【図３】は、「上記した製造工程にて得られた一実施例のアクティブマトリクス基板のＴＦＴの電気的特性を示す」（段落番号【００５０】参照）ものであるが、該「上記した製造工程」は、「ａ−Ｓｉ（ｎ＋）層Ｃ１及びμｃ−Ｓｉ（ｎ＋）層Ｃ２は、プラズマＣＶＤ法を用い、ａ−Ｓｉ（ｎ＋）層Ｃ１ は、１０ｎｍ、μｃ−Ｓｉ（ｎ＋）層Ｃ２は、４０ｎｍの順に連続して形成」するもの（段落番号【００３９】参照）、すなわち、「アモルファスシリコン（ｎ＋）」の膜厚を１０ｎｍとするものであるから、【図３】は、「薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）と膜厚５ｎｍ以上のアモルファスシリコン（ｎ＋）の２層からな」るアクティブマトリクス基板のＴＦＴの電気的特性を示すものではない。また、「アモルファスシリコン（ｎ＋）」の奏する作用効果に照らせば、その膜厚が５ｎｍの場合の「−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流」は、【図３】に示される、その膜厚が１０ｎｍの場合の「−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流」よりも大きくなることは明らかである。
　さらに、本願の願書に最初に添付した明細書又は図面のその他の箇所を参照しても、「薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）と膜厚５ｎｍ以上のアモルファスシリコン（ｎ＋）の２層からな」り、かつ、この薄膜トランジスタに対して、「−２０Ｖ以上−１０Ｖ以下の電圧をゲート電極に印加した場合のドレイン電流が約０．１ｐＡ程度である」ものが実質的に開示されているとすることはできない。
　したがって、補正事項１は、本願の願書に最初に添付した明細書又は図面に記載されているとはいえず、また、これらの記載からみて自明のことであるともいえない。
　よって、補正事項１は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内であるとはいえない。
　
（２−２−２）補正事項２について
　補正事項２は、請求項の削除を目的とするものであるから、特許法第１７条の２第４項に規定される事項を目的とするものである。
　
（２−２−３）補正事項３について
　段落番号【００７２】の補正は、特許法第１７条の２第３項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　しかし、段落番号【００２１】、【００２３】及び【００７０】の補正は、【課題を解決するための手段】及び【効果】の記載の一部を、補正事項１のとおり補正された補正後請求項１の記載に整合させることを趣旨とするものであるから、補正事項３のうちのこれらの部分は、補正事項１に関するものと同様の理由により、本願の願書に最初に添付した明細書又は図面に記載されているとはいえず、また、これらの記載からみて自明のことであるともいえないものである。
　したがって、補正事項３の一部は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内であるとはいえない。
　
（２−２−４）補正事項４について
　段落番号【００２８】、【００２９】、【００７６】及び【００７７】を削除する補正は、補正事項２の補正前請求項３の削除に伴い、発明の詳細な説明の補正前請求項３に対応する記載箇所を削除するものであるから、特許法第１７条の２第３項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　
（３）むすび
　以上のとおり、補正事項１及び３を含む本件補正は、特許法第１７条の２第３項の規定に違反してなされたものであるから、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１４年８月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項に係る発明は、平成１４年２月２５日付け手続補正書の特許請求の範囲の請求項１乃至３に記載された、以下のとおりのものである。
「　【請求項１】
　絶縁性の基板と、この基板上に格子状に配線された走査線及び信号線と、これら走査線及び信号線の各々に電気的に接続された薄膜トランジスタと、これら薄膜トランジスタ、走査線及び信号線を覆うように形成された層間絶縁膜と、この層間絶縁膜上に配設され、上記薄膜トランジスタのドレイン電極とスルーホールを介して電気的に接続された絵素電極とを備えたアクティブマトリクス基板において、
　上記薄膜トランジスタが、ゲート電極に負のゲート電圧が印加される薄膜トランジスタであると共に、
　上記層間絶縁膜が有機絶縁膜からなり、
　かつ、上記薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）とアモルファスシリコン（ｎ＋）の２層からなり、この２層のうちの微結晶シリコン（ｎ＋）層は、薄膜トランジスタのソース電極及びドレイン電極側にあることを特徴とするアクティブマトリクス基板。
　　【請求項２】
　上記微結晶シリコン（ｎ＋）層の膜厚が２０ｎｍ以上であることを特徴とする請求項１記載のアクティブマトリクス基板。
　　【請求項３】
　上記アモルファスシリコン（ｎ＋）層の膜厚が５ｎｍ以上であることを特徴とする請求項１又は２記載のアクティブマトリクス基板。」
　
（１）引用例
　これに対して、原査定において拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平９−１１３９３１号公報（以下、「引用例１」という。）には、図１〜図３とともに、次のとおり記載されている。
「【００３２】（実施の形態１）図１は本実施の形態の液晶表示装置におけるアクティブマトリクス基板を示す図である。このようにアクティブマトリクス基板には、ゲート信号配線２及びソース信号配線３が互いに直交差するように形成され、該ゲート信号配線２及びソース信号配線３の交差部近傍にはスイッチング素子としてのＴＦＴ８が形成されている。さらに、これらを覆うように図示しない層間絶縁膜が設けられ、この層間絶縁膜上に画素電極５が形成されている。前記ＴＦＴ８のゲート電極２’はゲート信号配線２から突出して設けられ、ゲート電極２’に入力されるゲート信号によってＴＦＴ８が駆動制御される。また、ＴＦＴ８のソース電極３’はソース信号配線３から突出して設けられ、ＴＦＴ８の駆動時に、ＴＦＴ８を介してデータ信号が画素電極５に入力される。また、表示のコントラストを向上させるために、付加容量部６が画素電極５と重畳するように形成されている。この付加容量部６は、各ゲート信号配線２と平行に設けられた付加容量線４と、この付加容量線４と図示しないゲート絶縁膜を介してＴＦＴ８から延長して形成されているドレイン電極７とによって形成されている。
【００３３】次に、ＴＦＴ８部と信号配線との交差部の詳細について図２を用いて説明する。
【００３４】図２は、図１におけるＡ−Ａ断面図である。図２において、透光性基板１上には、ゲート電極２’、該ゲート電極２’の酸化絶縁膜９、ゲート絶縁膜１０、チャネル層１１、コンタクト層１２からなるＴＦＴ８がスイッチング素子として形成されており、このＴＦＴ８のコンタクト層１２の一方には２層構造のソース信号配線３が、他方のコンタクト層１２には２層構造のドレイン電極７が接続されている。ここで、ドレイン電極７を２層構造としているのは、コンタクトホール接続を低抵抗で行うためである。さらに、これらを覆うように層間絶縁膜１４が形成され、この層間絶縁膜１４上に画素電極５が形成されている。前記層間絶縁膜１４には、後処理によってコンタクトホール１３が形成され、前記画素電極５は、このコンタクトホール１３を介して前記ドレイン電極７に接続されている。
【００３５】次に、ゲート信号配線２及び付加容量線４とソース信号配線３との交差部の詳細について図３を用いて説明する。
【００３６】図３は、図１におけるＢ−Ｂ断面図である。図３において、透光性基板１上にはゲート信号配線２、付加容量線４及びこれらの酸化絶縁膜９が形成されており、これらを覆うようにゲート絶縁膜１０が形成され、さらにこのゲート絶縁膜１０上に２層構造のソース信号配線３が形成されている。そして、このソース信号配線３上に層間絶縁膜１４が形成されており、この層間絶縁膜１４上に画素電極５が形成されている。
【００３７】図３から分かるように、本実施の形態の液晶表示装置においては、前記ソース信号配線３が下層配線３ａ及び上層配線３ｂからなっており、該ソース信号配線３と前記ゲート信号配線２及び付加容量線４との交差部においては前記上層配線３ｂが削除され、前記下層配線３ａのみからなっている。本実施の形態においては、前記下層配線３ａはＩＴＯからなっており、前記上層配線３ｂはＴａからなっている。
【００３８】上記のように構成される本実施の形態の液晶表示装置におけるアクティブマトリクス基板は、以下のようにして製造することができる。
【００３９】まず、ガラス基板などの透光性基板１上に、スパッタリングによりＴａを３００ｎｍの厚さに形成する。次にフォトリソグラフィによってパターン化し、ＴＦＴ８のゲート電極を有するゲート信号配線２と、付加容量線４とを同時に形成する。次に、前記ゲート信号配線２、付加容量線４の表面に陽極酸化法によって絶縁膜２８を３００ｎｍの厚さに形成する。なお、陽極酸化法にかえて熱酸化法により前記ゲート絶縁膜を形成してもよい。さらに前記ゲート絶縁膜を覆うように透光性基板１全面にプラズマＣＶＤによって窒化シリコンからなるゲート絶縁膜１０を３００ｎｍの厚さに形成する。
【００４０】続いて、各ＴＦＴ８におけるアモルファスシリコン半導体からなるチャネル層１１をプラズマＣＶＤによって成膜する。さらに、この上にプラズマＣＶＤによってリンを添加したｎ＋型アモルファスシリコンもしくはｎ＋ 型微結晶シリコンからなるコンタクト層１２を５０ｎｍの厚さに形成する。その後、フォトリソグラフィによって、各ＴＦＴ８の形成領域にコンタクト層及びチャネル層を所定形状になるように、同時にパターニングする。
【００４１】続いて、スパッタリングによってＩＴＯを１００ｎｍの厚さに形成し、ＴＦＴ８のソース電極を有するソース信号配線３の下層配線３ａと、付加容量を得るために付加容量線４まで延長されたドレイン電極７の下層配線７ａとを、フォトリソグラフィによって同時に所定形状にパターニングする。こうして、付加容量線４とドレイン電極７の下層配線７ａとがゲート絶縁膜１０を介して重なり、付加容量部６が形成される。
【００４２】さらに、スパッタリングによってＴａを３００ｎｍの厚さに形成し、ＴＦＴ８のソース電極を有するソース信号配線３の上層配線３ｂとドレイン電極７の上層配線７ｂとを、フォトリソグラフィによって同時に所定形状にパターニングする。このとき、ソース信号配線３と、ゲート信号配線２及び付加容量線４との交差部においては、前記ソース信号配線３の上層配線３ｂは形成されないようにする。また、ドレイン電極７の上層配線７ｂは、少なくとも後に形成される層間絶縁膜１４のコンタクトホール１３部まで形成する。
【００４３】続いて、スピン塗布法によって、誘電率が３程度と低く且つ透明度の高い感光性のアクリル系樹脂からなる層間絶縁膜１４を３μｍ程度の厚さに形成し、露光及び現像処理を行い、後に形成する画素電極５とＴＦＴ８のドレイン電極７とを電気的に接続させるためのコンタクトホール１３を形成する。
【００４４】次に、スパッタリングによってＩＴＯからなる画素電極５を１００ｎｍの厚さに形成し、フォトリソグラフィによって所定形状にパターニングする。このとき、前記画素電極５とゲート信号配線２及びソース信号配線３とは層間絶縁膜１４を介して形成されているので、平面方向にオーバーラップさせて形成することが可能である。本実施の形態においては、前記画素電極５が、ゲート信号配線２及びソース信号配線３と１μｍ以上重なる様に形成した。このように、画素電極５をゲート信号配線２またはソース信号配線３にオーバーラップさせて形成することにより、パターンずれによる開口率の低下を防ぐことができる。」
　
　よって、引用例１には、
「透光性基板と、この基板上に互いに直交差するよう形成された複数のゲート信号配線及び複数のソース信号配線と、上記ゲート信号配線から突出して設けられたゲート電極と上記ソース信号配線から突出して設けられたソース電極とをそれぞれ有する複数のＴＦＴと、上記ＴＦＴ、ゲート信号配線及びソース信号配線を覆うように形成された層間絶縁膜と、上記層間絶縁膜上に形成された複数の画素電極と、上記層間絶縁膜に形成され、各々の上記ＴＦＴのドレイン電極と各々の上記画素電極とを電気的に接続させるための複数のコンタクトホールとを備えたアクティブマトリクス基板において、
　上記層間絶縁膜がアクリル系樹脂からなり、
　かつ、上記ＴＦＴのコンタクト層がｎ＋型微結晶シリコンからなるアクティブマトリクス基板。」
が記載されている。
　
（２）対比・判断
　本願の請求項１に係る発明（以下、「本願発明」という。）と引用例１に記載された発明（以下、「引用発明」という。）を対比すると、引用発明における「透光性基板」、「ゲート信号配線」、「ソース信号配線」、「ＴＦＴ」、「コンタクトホール」、「画素電極」、「アクリル系樹脂」及び「ｎ＋型微結晶シリコン」は、それぞれ、本願発明の「絶縁性の基板」、「走査線」、「信号線」、「薄膜トランジスタ」、「スルーホール」、「絵素電極」、「有機絶縁膜」及び「微結晶シリコン（ｎ＋）層」に相当する。
　また、引用発明における「互いに直交差するよう形成された複数のゲート信号配線及び複数のソース信号配線」、「上記ゲート信号配線から突出して設けられたゲート電極と上記ソース信号配線から突出して設けられたソース電極とをそれぞれ有する複数のＴＦＴ」及び「上記層間絶縁膜上に形成された複数の画素電極と、上記層間絶縁膜に形成され、各々の上記ＴＦＴのドレイン電極と各々の上記画素電極とを電気的に接続させるための複数のコンタクトホール」は、それぞれ、本願発明における「格子状に配線された走査線及び信号線」、「これら走査線及び信号線の各々に電気的に接続された薄膜トランジスタ」及び「この層間絶縁膜上に配設され、上記薄膜トランジスタのドレイン電極とスルーホールを介して電気的に接続された絵素電極」と技術的に同等のものである。
　よって、両者は、「絶縁性の基板と、この基板上に格子状に配線された走査線及び信号線と、これら走査線及び信号線の各々に電気的に接続された薄膜トランジスタと、これら薄膜トランジスタ、走査線及び信号線を覆うように形成された層間絶縁膜と、この層間絶縁膜上に配設され、上記薄膜トランジスタのドレイン電極とスルーホールを介して電気的に接続された絵素電極とを備えたアクティブマトリクス基板において、
　上記層間絶縁膜が有機絶縁膜からなり、
　かつ、上記薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）層を含むアクティブマトリクス基板。」である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明では、「薄膜トランジスタが、ゲート電極に負のゲート電圧が印加される薄膜トランジスタである」のに対して、引用発明では、かかる限定が付されていない点。
　
（相違点２）
　本願発明では、「薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）とアモルファスシリコン（ｎ＋）の２層からなり、この２層のうちの微結晶シリコン（ｎ＋）層は、薄膜トランジスタのソース電極及びドレイン電極側にある」のに対して、引用発明では、薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）層のみからなる点。
　
　相違点についての検討
（相違点１について）
　アクティブマトリクス基板に用いられる薄膜トランジスタにおいて、トランジスタをオフ状態とするために、ゲート電極に負のゲート電圧を印加することは、本願出願時に慣用的に行われていたこと（必要であれば、松本正一編著、“液晶ディスプレイ技術−アクティブマトリクスＬＣＤ−”、初版、産業図書株式会社、１９９６年１１月８日、ｐ．６４−６６を参照されたい。）であるから、引用発明において、「薄膜トランジスタが、ゲート電極に負のゲート電圧が印加される薄膜トランジスタである」ようにすることは、当業者であれば普通に取り得る事項に過ぎない。
　
（相違点２について）
　原査定において拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平８−１７２１９５号公報（以下、「引用例２」という。）には、薄膜トランジスタにおいて、「オーミックコンタクト層３６，３７をそれぞれ２層で形成する。すなわち、まず微結晶シリコンよりも高い成膜速度を有するｎ型半導体層として、ｎ＋型アモルファスシリコン層４１，４２をそれぞれ膜厚ｔ４だけ形成する（本実施例では、プラズマＣＶＤ法によって２０ｎｍ）。次にリン等の不純物を添加したｎ＋型の微結晶シリコン層４３，４４を膜厚ｔ５だけ形成する（本実施例では、プラズマＣＶＤ法で３０ｎｍだけ形成）。」こと（段落番号【００２１】参照）、及び「オーミックコンタクト層３６，３７の形成が終了すると、前記半導体層３５とともにエッチング処理を施し、チャネル４５の形成などのパターニングを行う。続いて基板３２の全面にＴｉ，Ａｌ，Ｃｒ，Ｍｏ等の金属層（本実施例ではＴｉ）をスパッタリング法によって形成し、パターニングを施してソース電極３８およびドレイン電極３９を形成する。」こと（段落番号【００２３】参照）により、「オーミックコンタクト層３６，３７の全膜厚の内、一部分の膜厚ｔ５だけをｎ型微結晶シリコン層４３，４４とし、残余の膜厚ｔ４を成膜速度の速いｎ＋型アモルファスシリコン層４１，４２とするので、加工工程の長時間化も抑える」（段落番号【００２５】参照）という技術が記載されている。
　そして、引用発明において、微結晶シリコン（ｎ＋）層からなるコンタクト層の加工工程の長時間化を抑えるために、引用例２に記載された、コンタクト層として、まず微結晶シリコンよりも高い成膜速度を有するｎ＋型アモルファスシリコン層、すなわちアモルファスシリコン（ｎ＋）層を形成し、次にｎ＋型の微結晶シリコン層、すなわち微結晶シリコン（ｎ＋）層を形成し、その後、ソース電極及びドレイン電極を形成する技術を用い、「薄膜トランジスタのコンタクト層が、微結晶シリコン（ｎ＋）とアモルファスシリコン（ｎ＋）の２層からなり、この２層のうちの微結晶シリコン（ｎ＋）層は、薄膜トランジスタのソース電極及びドレイン電極側にある」ようになすことは、当業者が適宜なし得たものである。
　
　よって、本願発明は、引用例１、２に記載された発明及び上記慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（３）むすび
　以上のとおりであるから、本願は、請求項２及び３に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおりに審決する。