【事件の表示】
　平成　７年特許願第　　２６１５号「半導体装置とその製造方法」拒絶査定不服審判事件〔平成　８年　７月２３日出願公開、特開平　８−１９１１０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年１月１１日の出願であって、平成１４年６月２５日付けで拒絶査定がなされ、これに対し、同年８月１日に拒絶査定に対する審判請求がなされ、さらに、当審において、平成１６年９月８日付けで拒絶理由が通知され、平成１６年１１月１２日付けで意見書及び補正書が提出されたものである。
　
　以下、上記拒絶理由の理由１（特許法第２９条第２項）について検討する。
　
２．本願発明について
　本願の請求項に係る発明は、平成１６年１１月１２日付け手続補正書で補正された明細書及び図面からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりの「半導体装置とその製造方法」であると認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりである。
　「　【請求項１】　半導体基板と、
　上記の半導体基板に形成され、第１の電源電圧が供給される第１のＣＭＯＳトランジスタと、
　上記の半導体基　板に形成され、第１の電源電圧より高い第２の電源電圧が供給される第２のＣＭＯＳトランジスタと、
　上記の半導体基板に形成され、上記の第１と第２のＣＭＯＳトランジスタの間に形成され、接地電位に固定される第３のウェルとを備え、
　上記の第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタが、互いに異なる導電型の第１と第２のウェル内に形成され、
　上記の第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタが、互いに異なる導電型の第４と第５のウェル内に形成され、
　第３のウェルはＰウェルであり、上記の第１、第２、第４および第５のウェルのうち２つのＮウェルの間に配置され、
　第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート酸化膜の厚さが第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート酸化膜の厚さより厚く、第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート長が第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート長より長いことを特徴とする半導体装置。」
　
　なお、上記「半導体基　板」は、「半導体基板」の誤記であることは明白であるから、以下、「半導体基板」と解する。
　
３．引用例
（１）引用例１
　当審における拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平２−２０５０６７号公報（以下、「引用例１」という。）には、第１図（第１１頁）とともに、次のとおり記載されている。
　「第１図は、本発明を実施した半導体回路の構成図であり、第１ａ図は、その平面図、第１ｂ図は、その断面図である。
　第１図に示す如くに、この半導体回路は、Ｐ型基板１上にコンプリメンタリーに接続された低電位（Ｖｄｄ）系の第１のＮ型ＭＯＳ３および第１のＰ型ＭＯＳ５と、コンプリメンタリーに接続された高電位（Ｖｐｐ）系の第２のＰ型ＭＯＳ７および第２のＮ型ＭＯＳ９とが隣接して配設されている。
　すなわち、低電位（Ｖｄｄ）系と高電位（Ｖｐｐ）系との境界の両側に近接して、同じチャンネル極性の第１のＰ型ＭＯＳ５と第２のＰ型ＭＯＳ７とが配設されている。
　そして、上記第１のＮ型ＭＯＳ３は、ゲートとなるゲート電極１１と、ドレインとなるＮ+ 領域１３と、ソースとなるＮ+ 領域１５と、Ｐ型基板１にグランド電位を供給するためのＰ+ 領域１７とを有しており、上記第１のＰ型ＭＯＳ５は、ゲートとなるゲート電極１９と、ソースとなるＰ+ 領域２１と、ドレインとなるＰ+ 領域２３と、ＮウェルにＶｄｄ電位を供給するためのＮ+ 領域２５とを有している。そして、同様に上記第２のＰ型ＭＯＳ７は、ゲート電極２５と、ドレインおよびソースとなるＰ+ 領域２７，２９と、ＮウェルにＶｐｐ電位を供給するためのＮ+ 領域３１とを有しており、上記第２のＮ型ＭＯＳ９は、ゲート電極３３と、ソースおよびドレインとなるＮ+ 領域３５,３７と、Ｐ型基板にグランド電位を供給するためのＰ+ 領域３９とを有している。」（第９頁右下欄第３行〜第１０頁左上欄第１２行）
　「上記の実施例においてはＮ型ウエルを形成した場合について述べたが、それぞれの電位関係を逆にすればＰ型ウエルについても同様に当てはまることは言うまでもない。更に、Ｐ型ウエル、Ｎ型ウエル双方を用いたツインウエルについても同様に当てはまる。」（第１０頁右下欄第１９行〜第１１頁左上欄第４行）
　
　ここで、引用例１において、「Ｐ型ウエル、Ｎ型ウエル双方を用いたツインウエル」（第１１頁左上欄第２〜３行）を採用すると、引用例１の第１１頁第１ｂ図において、低電位系（Ｖｄｄ）の第１のＰ型ＭＯＳ５が形成されているＮ型ウエルの左側にＰ型ウエルが形成され、このＰ型ウエル内に低電位系（Ｖｄｄ）の第１のＮ型ＭＯＳ３が形成され、また、高電位（Ｖｐｐ）系の第２のＰ型ＭＯＳ７が形成されているＮ型ウエルの右側にＰ型ウエルが形成され、このＰ型ウエル内に高電位（Ｖｐｐ）系の第２のＮ型ＭＯＳ９が形成されることは明らかである。
　また、引用例１には、「・・・Ｐ型基板１にグランド電位を供給するためのＰ+ 領域１７とを有しており・・・」（第９頁右下欄第１９行〜第１０頁左上欄第１行）と記載されているから、引用例１の第１１頁第１ｂ図において、二つのＮ型ウエル間のＰ型基板の領域にもグランド電位が供給されていることは明らかである。
　
　よって、引用例１には、
「Ｐ型基板と、
　上記のＰ型基板上にコンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳと、コンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳとが隣接して配設されており、
　低電位系と高電位系との境界の両側に接して、同じチャンネル極性の上記の第１のＰ型ＭＯＳと上記の第２のＰ型ＭＯＳとが配設されており、上記の第１のＰ型ＭＯＳおよび上記の第２のＰ型ＭＯＳが形成される二つのＮ型ウエル間の、上記の半導体基板の領域は、グランド電位が供給され、
　上記のコンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳは、それぞれＮ型ウエルおよびＰ型ウエル内に形成され、
　上記のコンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳは、それぞれＮ型ウエルおよびＰ型ウエル内に形成されることを特徴とする半導体装置。」
が記載されている。
　
（２）引用例２
　当審における拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平２−１４０９７１号公報 （以下、「引用例２」という。）には、次のとおり記載されている。
　「１．論理回路と負荷駆動回路とからなるＭＯＳ集積回路装置において、前記論理回路は第１のゲート酸化膜厚，最小チャネル長を持つ第１のＭＯＳトランジスタを有して第１の電源電圧で動作させるように構成し、前記負荷駆動回路は前記第１のＭＯＳトランジスタよりもゲート酸化膜厚，チャネル長が小さい第２のＭＯＳトランジスタを含んで前記第１の電源電圧よりも低い第２の電源電圧で動作させるように構成したことを特徴とするＭＯＳ集積回路装置。」（特許請求の範囲）
　
（３）引用例３
　当審における拒絶の理由に引用された、本願出願前に頒布された刊行物である特開昭６１−１６８９５４号公報（以下、「引用例３」という。）には、次のとおり記載されている。
　「MOSFET により構成される半導体集積回路において、
　ゲート酸化膜膜厚，ゲート長，ソース・ドレイン接合深さのそれぞれ大なるMOSFET で構成した入出力回路部と、
　ゲート酸化膜膜厚，ゲート長，ソース・ドレイン接合深さのそれぞれ小なるMOSFET で構成した内部回路部と、
　前記入出力回路部へ外部から高電圧の電源電圧を供給し、前記内部回路部へ前記高電圧の電源電圧を降圧して供給する電源部と
を備えてなる半導体集積回路。」（特許請求の範囲）
　
（４）引用例４
　当審における拒絶の理由に引用された、本願出願前に頒布された刊行物である飯塚哲哉編，「ＣＭＯＳ超ＬＳＩの設計」，株式会社培風館，１９８９年４月２５日，ｐ．９０（以下、「引用例４」という。）には、次のとおり記載されている。
　「1974年にＩＢＭのDennardらにより，ＭＯＳ ＦＥＴを3次元的に微細化し，同時に電源電圧，不純物濃度などを系統的に変化させることで，ＭＯＳデバイスの高集積化，高性能化が達成できることが発表された。このデバイスを微細化することをスケーリングという69,70)。
　スケーリング則の本来の原則は，標準デバイスの物理的な寸法を一定の係数Ｋ(１＜Ｋ)に反比例して縮小することにある。チャネル長，幅，ゲート酸化膜厚，接合の深さを１/Ｋに比例して縮小する。また電源電圧も１/Ｋで減少させる。」（第５〜１１行）
　
４．対比・判断
　本願発明と引用例１に記載された発明を対比する。
（１）引用例１に記載された発明の「Ｐ型基板」が、半導体基板であることは明らかであるから、引用例１に記載された発明の「Ｐ型基板」は、本願発明の「半導体基板」に相当する。
（２）引用例１に記載された発明の「コンプリメンタリーに接続された低電位（Ｖｄｄ）系の第１のＮ型ＭＯＳ３および第１のＰ型ＭＯＳ５」及び「コンプリメンタリーに接続された高電位（Ｖｐｐ）系の第２のＰ型ＭＯＳ７および第２のＮ型ＭＯＳ９」は、それぞれＣＭＯＳトランジスタを構成していることは明らかであり、また、「コンプリメンタリーに接続された低電位（Ｖｄｄ）系の第１のＮ型ＭＯＳ３および第１のＰ型ＭＯＳ５」には、低電源電圧が供給され、「コンプリメンタリーに接続された高電位（Ｖｐｐ）系の第２のＰ型ＭＯＳ７および第２のＮ型ＭＯＳ９」には、前記低電源電圧よりも高い電源電圧供給されることも明らかである。
　よって、引用例１に記載された発明の「上記のＰ型基板上にコンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳと、コンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳとが隣接して配設され」ることは、本願発明の「上記の半導体基板に形成され、第１の電源電圧が供給される第１のＣＭＯＳトランジスタと、
　上記の半導体基板に形成され、第１の電源電圧より高い第２の電源電圧が供給される第２のＣＭＯＳトランジスタと」に相当する。
（３）引用例１に記載された発明の「グランド電位」は、本願発明の「接地電位」に相当する。
（４）引用例１に記載された発明の「コンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳ」は、本願発明の「第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタ」に相当するから、引用例１に記載された発明の「上記のコンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳは、それぞれＮ型ウエルおよびＰ型ウエル内に形成され」は、本願発明の「上記の第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタが、互いに異なる導電型の第１と第２のウェル内に形成され」に相当する。
（５）引用例１に記載された発明の「コンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳ」は、本願発明の「第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタ」に相当するから、引用例１に記載された発明の「上記のコンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳは、それぞれＮ型ウエルおよびＰ型ウエル内に形成され」は、本願発明の「上記の第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタが、互いに異なる導電型の第４と第５のウェル内に形成され」に相当する。
　
　よって、両者は、「半導体基板と、
　上記の半導体基板に形成され、第１の電源電圧が供給される第１のＣＭＯＳトランジスタと、
　上記の半導体基板に形成され、第１の電源電圧より高い第２の電源電圧が供給される第２のＣＭＯＳトランジスタとを備え、
　上記の第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタが、互いに異なる導電型の第１と第２のウェル内に形成され、
　上記の第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのＭＯＳトランジスタが、互いに異なる導電型の第４と第５のウェル内に形成されることを特徴とする半導体装置。」である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「上記の半導体基板に形成され、上記の第１と第２のＣＭＯＳトランジスタの間に形成され、接地電位に固定される第３のウェルとを備え」、かつ、「第３のウェルはＰウェルであり、上記の第１、第２、第４および第５のウェルのうち２つのＮウェルの間に配置され」ているのに対して、引用例１に記載された発明は、「低電位系と高電位系との境界の両側に接して、同じチャンネル極性の上記の第１のＰ型ＭＯＳと上記の第２のＰ型ＭＯＳとが配設されており、上記の第１のＰ型ＭＯＳおよび上記の第２のＰ型ＭＯＳが形成される二つのＮ型ウエル間の、上記の半導体基板の領域は、グランド電位が供給され」ている点。
　
（相違点２）
本願発明は、「第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート酸化膜の厚さが第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート酸化膜の厚さより厚く、第２のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート長が第１のＣＭＯＳトランジスタを構成するｐチャネルとｎチャネルのトランジスタのゲート長より長い」のに対して、引用例１に記載された発明は、この構成を備えていない点。
　
　以下、上記相違点について検討する。
（相違点１）
　引用例１には、「上記の実施例においては、Ｎ型ウエルを形成した場合について述べたが、それぞれの電位関係を逆にすればＰ型ウエルについても同様に当てはまることは言うまでもない。さらに、Ｐ型ウエル、Ｎ型ウエル双方を用いたツインウエルについても同様に当てはまる。」（第１０頁右下欄第１９行〜第１１頁左上欄第４行）と記載されており、また、引用例１の第１１頁第１図に記載されている半導体装置において、Ｐ型基板１には、グランド電位が供給されているから（特に、第９頁右下欄第１９行〜第１０頁左上欄第１行参照）、二つのＮ型ウエル間の領域も、グランド電位となっており、これら二つのＮ−ウエルを電気的に分離していることは、当業者にとって自明の事項であるから、引用例１に記載された発明において、ツインウエルを採用した際に、二つのＮ型ウエル間にもＰ型ウエルを形成し、このＰ型ウエルにグランド電位を供給することは、当業者であれば格別の創意工夫を要するものとはいえない。
　
（相違点２）
　高電源電圧回路と低電源電圧回路を有する半導体装置において、高電源電圧が供給されるＭＯＳトランジスタのゲート酸化膜の厚さを、低電源電圧が供給されるＭＯＳトランジスタのゲート酸化膜の厚さより厚く、かつ、高電源電圧が供給されるＭＯＳトランジスタのゲート長を、低電源電圧が供給されるＭＯＳトランジスタのゲート長より長くすることは、引用例２、引用例３に記載されているように、本願出願前より周知の技術である。
　また、一般のＭＯＳトランジスタ技術において、スケーリング則を考慮してＭＯＳトランジスタを設計することは、引用例４に示されているように、当業者にとって技術常識であり、このスケーリング則から、ＭＯＳトランジスタに供給する電源電圧を低くすると、電源電圧に比例して、ゲート絶縁膜は薄く、かつ、ゲート長は短くできることは、当業者にとって自明の事項である。
　よって、引用例１に記載された発明において、高電源電圧が供給される高電位系のＭＯＳトランジスタのゲート酸化膜の厚さを、低電源電圧が供給される低電位系のＭＯＳトランジスタのゲート酸化膜の厚さより厚く、かつ、高電源電圧が供給される高電位系のＭＯＳトランジスタのゲート長を、低電源電圧が供給される低電位系のＭＯＳトランジスタのゲート長より長くすること、すなわち、コンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳのゲート酸化膜の厚さをコンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳのゲート酸化膜の厚さより厚く、コンプリメンタリーに接続された高電位系の第２のＰ型ＭＯＳおよび第２のＮ型ＭＯＳのゲート長をコンプリメンタリーに接続された低電位系の第１のＮ型ＭＯＳおよび第１のＰ型ＭＯＳのゲート長より長くすることは、当業者であれば上記周知技術及び上記技術常識に基づいて容易に想到し得るものである。
　
　よって、本願発明は、引用例１に記載された発明、上記周知技術及び上記技術常識に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、本願は、請求項２ないし４に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおりに審決する。