【手続補正書】
【提出日】平成30年3月5日(2018.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の表面を含む半導体本体と、
前記第１の表面上の接触電極と、
第１のドープされた素子領域および第２のドープされた素子領域と、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層と
を備える半導体素子であって、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含み、
前記第１のドープされた素子領域および前記第２のドープされた素子領域は、ｐｎ接合を形成し、
前記接触電極は、前記第２のドープされた素子領域に接続され、
前記半導体本体は炭化ケイ素（ＳｉＣ）を含む、半導体素子。
【請求項２】
前記第１の層の厚さは、少なくとも１．５マイクロメートルであり、
前記第２の層の厚さは、少なくとも０．６マイクロメートルである、請求項１に記載の半導体素子。
【請求項３】
第１の表面を含む半導体本体と、
前記第１の表面上の接触電極と、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層と
を備える半導体素子であって、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含み、
前記第１の層の厚さは、少なくとも１．５マイクロメートルであり、
前記第２の層の厚さは、少なくとも０．６マイクロメートルであり、
前記半導体本体は炭化ケイ素（ＳｉＣ）を含む、半導体素子。
【請求項４】
前記酸化物は、酸化ケイ素を含む、請求項１または３に記載の半導体素子。
【請求項５】
前記第１の層は、ＵＳＧ、ＰＳＧ、ＢＳＧおよびＢＰＳＧの少なくとも１つを含む、請求項４に記載の半導体素子。
【請求項６】
前記窒化物は、窒化ケイ素を含む、請求項１または３に記載の半導体素子。
【請求項７】
前記積層体は、
前記第２の層上のイミドを含む第３の層
をさらに含む、請求項１または３に記載の半導体素子。
【請求項８】
前記第３の層の厚さは、少なくとも７マイクロメートルである、請求項７に記載の半導体素子。
【請求項９】
前記第２の層および前記第３の層は各々、内側のエッジおよび外側のエッジを有し、
前記第３の層の前記内側のエッジは、前記第２の層の前記内側のエッジと間隔が置かれ、
前記第３の層の前記外側のエッジは、前記第２の層の前記外側のエッジと間隔が置かれる、請求項８に記載の半導体素子。
【請求項１０】
前記第３の層および前記接触電極上の軟性封止層と、
前記軟性封止層によって前記第３の層から分離されるハウジングと
をさらに備える、請求項７に記載の半導体素子。
【請求項１１】
前記軟性封止層は、
シリコーンおよび
シリカゲル
からなる群から選択される、請求項１０に記載の半導体素子。
【請求項１２】
前記接触電極は、アルミニウム、チタン、銅、アルミニウム合金および銅合金の少なくとも１つを含む、請求項１または３に記載の半導体素子。
【請求項１３】
前記第１の層の厚さが少なくとも２．７μｍであり、前記第２の層の厚さが少なくとも０．８μｍである、請求項１または３に記載の半導体素子。
【請求項１４】
前記ｐｎ接合は、前記第１の表面まで延在し、
前記パッシベーション層は、前記第１の表面の上部の前記ｐｎ接合を被覆する、請求項１に記載の半導体素子。
【請求項１５】
ダイオードとして実装される半導体素子であって、
前記第１の素子領域は、ベース領域を形成し、前記第２の素子領域は、前記ダイオードのエミッタ領域を形成する、請求項１４に記載の半導体素子。
【請求項１６】
ＭＯＳトランジスタとして実装される半導体素子であって、
前記第１の素子領域は、ドリフト領域を形成し、前記第２の素子領域は、前記ＭＯＳトランジスタのボディ領域を形成する、請求項１４に記載の半導体素子。
【請求項１７】
ショットキーダイオードおよびＪＦＥＴのうちの１つとして実装される、請求項１または３に記載の半導体素子。
【請求項１８】
前記接触電極に接触するドープされた半導体領域と、
前記接触電極と前記ドープされた半導体領域との間のショットキー接合と
をさらに備える、請求項１または３に記載の半導体素子。
【請求項１９】
半導体素子を生産する方法であって、
第１の表面を有する半導体本体を提供するステップと、
前記第１の表面上に接触電極を形成するステップと、
第１のドープされた素子領域および第２のドープされた素子領域とを形成するステップと、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層を形成するステップと
を含む、方法であり、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含み、
前記第１のドープされた素子領域および前記第２のドープされた素子領域は、ｐｎ接合を形成し、
前記接触電極は、前記第２のドープされた素子領域に接続され、
前記半導体本体は炭化ケイ素（ＳｉＣ）を含む、方法。
【請求項２０】
前記第１の層は、少なくとも１．５マイクロメートルの厚さを有するように生成され、
前記第２の層は、少なくとも０．６マイクロメートルの厚さを有するように生成される、請求項１９に記載の方法。
【請求項２１】
半導体素子を生産する方法であって、
第１の表面を有する半導体本体を提供するステップと、
前記第１の表面上に接触電極を形成するステップと、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層を形成するステップと
を含み、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含み、
前記第１の層の厚さは、少なくとも１．５マイクロメートルであり、
前記第２の層の厚さは、少なくとも０．６マイクロメートルであり、
前記半導体本体は炭化ケイ素（ＳｉＣ）を含む、方法。
【請求項２２】
前記酸化物は、酸化ケイ素を含む、請求項１９または２１に記載の方法。
【請求項２３】
前記第１の層は、ＵＳＧ、ＰＳＧ、ＢＳＧおよびＢＰＳＧの少なくとも１つを含む、請求項２２に記載の方法。
【請求項２４】
前記窒化物は、窒化ケイ素を含む、請求項１９または２１に記載の方法。
【請求項２５】
前記第２の層上のイミドを含む第３の層を生成するステップ
をさらに含む、請求項１９または２１に記載の方法。
【請求項２６】
前記第１の層および前記第２の層を生成するステップは、前記第３の層をエッチングマスクとして使用して、エッチングプロセスにおいて前記第１の層および前記第２の層をパターニングするステップを含む、請求項２５に記載の方法。
【請求項２７】
前記第３の層は、少なくとも７マイクロメートルの厚さを有するように生成される、請求項２５に記載の方法。
【請求項２８】
前記第１の層および前記第２の層を生成するステップは、第１のエッチングマスクを使用して、エッチングプロセスにおいて前記第１の層および前記第２の層をパターニングするステップを含み、
前記第３の層を生成するステップは、前記第１のエッチングマスクを取り除き、前駆体層を蒸着させ、前記前駆体層をパターニングして前記第３の層を形成するステップを含む、請求項２５に記載の方法。
【請求項２９】
前記前駆体層をパターニングするステップは、リソグラフィプロセスを含む、請求項２８に記載の方法。
【請求項３０】
前記第２の層および前記第３の層は各々、内側のエッジおよび外側のエッジを有し、
前記前駆体層をパターニングするステップは、前記第３の層の前記内側のエッジが、前記第２の層の前記内側のエッジと間隔が置かれ、前記第３の層の前記外側のエッジが、前記第２の層の前記外側のエッジと間隔が置かれるように、前記第３の層をパターニングするステップを含む、請求項２８に記載の方法。
【請求項３１】
前記第３の層および前記接触電極上に軟性封止層を形成するステップと、
前記軟性封止層によって前記第３の層から分離されるハウジングを形成するステップと
をさらに含む、請求項２５に記載の方法。
【請求項３２】
前記第１の層の厚さが少なくとも２．７μｍであり、前記第２の層の厚さが少なくとも０．８μｍである、請求項１９または２１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
本明細書では、特定の実施形態について示し、説明してきたが、当業者であれば、本発明の範囲から逸脱することなく、示され、説明される特定の実施形態に対して様々な代替のおよび／または均等の実装形態を代用できることが理解されよう。この出願は、本明細書で論じられる特定の実施形態のいかなる適合形態または変形形態も包含することが意図される。したがって、この発明は、特許請求の範囲およびその均等物によってのみ制限されることが意図される。
また、本願は以下に記載する態様を含む。
（態様１）
第１の表面を含む半導体本体と、
前記第１の表面上の接触電極と、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層と
を備える半導体素子であって、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含む、半導体素子。
（態様２）
前記第１の層の厚さは、少なくとも１．５マイクロメートルであり、
前記第２の層の厚さは、少なくとも０．６マイクロメートルである、態様１に記載の半導体素子。
（態様３）
前記半導体本体は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム水銀（ＣｄＨｇＴｅ）およびテルル化カドミウムマグネシウム（ＣｄＭｇＴｅ）の少なくとも１つを含む、態様１に記載の半導体素子。
（態様４）
前記酸化物は、酸化ケイ素を含む、態様１に記載の半導体素子。
（態様５）
前記第１の層は、ＵＳＧ、ＰＳＧ、ＢＳＧおよびＢＰＳＧの少なくとも１つを含む、態様４に記載の半導体素子。
（態様６）
前記窒化物は、窒化ケイ素を含む、態様１に記載の半導体素子。
（態様７）
前記積層体は、
前記第２の層上のイミドを含む第３の層
をさらに含む、態様１に記載の半導体素子。
（態様８）
前記第３の層の厚さは、少なくとも７マイクロメートルである、態様７に記載の半導体素子。
（態様９）
前記第２の層および前記第３の層は各々、内側のエッジおよび外側のエッジを有し、
前記第３の層の前記内側のエッジは、前記第２の層の前記内側のエッジと間隔が置かれ、
前記第３の層の前記外側のエッジは、前記第２の層の前記外側のエッジと間隔が置かれる、態様８に記載の半導体素子。
（態様１０）
前記第３の層および前記接触電極上の軟性封止層と、
前記軟性封止層によって前記第３の層から分離されるハウジングと
をさらに備える、態様７に記載の半導体素子。
（態様１１）
前記軟性封止層は、
シリコーンおよび
シリカゲル
からなる群から選択される、態様１０に記載の半導体素子。
（態様１２）
前記接触電極は、アルミニウム、チタン、銅、アルミニウム合金および銅合金の少なくとも１つを含む、態様１に記載の半導体素子。
（態様１３）
ドープされた第１の素子領域およびドープされた第２の素子領域
をさらに備える半導体素子であって、
前記第１のドープされた半導体領域および前記第２のドープされた半導体領域は、ｐｎ接合を形成し、
前記接触電極は、前記第２のドープされた半導体領域に接続される、態様１に記載の半導体素子。
（態様１４）
前記ｐｎ接合は、前記第１の表面まで延在し、
前記パッシベーション層は、前記第１の表面の上部の前記ｐｎ接合を被覆する、態様１３に記載の半導体素子。
（態様１５）
ダイオードとして実装される半導体素子であって、
前記第１の素子領域は、ベース領域を形成し、前記第２の素子領域は、前記ダイオードのエミッタ領域を形成する、態様１４に記載の半導体素子。
（態様１６）
ＭＯＳトランジスタとして実装される半導体素子であって、
前記第１の素子領域は、ドリフト領域を形成し、前記第２の素子領域は、前記ＭＯＳトランジスタのボディ領域を形成する、態様１４に記載の半導体素子。
（態様１７）
ショットキーダイオードおよびＪＦＥＴのうちの１つとして実装される、態様１に記載の半導体素子。
（態様１８）
前記接触電極に接触するドープされた半導体領域と、
前記接触電極と前記ドープされた半導体領域との間のショットキー接合と
をさらに備える、態様１に記載の半導体素子。
（態様１９）
半導体素子を生産する方法であって、
第１の表面を有する半導体本体を提供するステップと、
前記第１の表面上に接触電極を形成するステップと、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層を形成するステップと
を含む、方法であり、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含む、方法。
（態様２０）
前記第１の層は、少なくとも１．５マイクロメートルの厚さを有するように生成され、
前記第２の層は、少なくとも０．６マイクロメートルの厚さを有するように生成される、態様１９に記載の方法。
（態様２１）
前記半導体本体（１００）は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム水銀（ＣｄＨｇＴｅ）およびテルル化カドミウムマグネシウム（ＣｄＭｇＴｅ）の少なくとも１つを含む、態様１９に記載の方法。
（態様２２）
前記酸化物は、酸化ケイ素を含む、態様１９に記載の方法。
（態様２３）
前記第１の層は、ＵＳＧ、ＰＳＧ、ＢＳＧおよびＢＰＳＧの少なくとも１つを含む、態様２２に記載の方法。
（態様２４）
前記窒化物は、窒化ケイ素を含む、態様１９に記載の方法。
（態様２５）
前記第２の層上のイミドを含む第３の層を生成するステップ
をさらに含む、態様１９に記載の方法。
（態様２６）
前記第１の層および前記第２の層を生成するステップは、前記第３の層をエッチングマスクとして使用して、エッチングプロセスにおいて前記第１の層および前記第２の層をパターニングするステップを含む、態様２５に記載の方法。
（態様２７）
前記第３の層は、少なくとも７マイクロメートルの厚さを有するように生成される、態様２５に記載の方法。
（態様２８）
前記第１の層および前記第２の層を生成するステップは、第１のエッチングマスクを使用して、エッチングプロセスにおいて前記第１の層および前記第２の層をパターニングするステップを含み、
前記第３の層を生成するステップは、前記第１のエッチングマスクを取り除き、前駆体層を蒸着させ、前記前駆体層をパターニングして前記第３の層を形成するステップを含む、態様２５に記載の方法。
（態様２９）
前記前駆体層をパターニングするステップは、リソグラフィプロセスを含む、態様２８に記載の方法。
（態様３０）
前記第２の層および前記第３の層は各々、内側のエッジおよび外側のエッジを有し、
前記前駆体層をパターニングするステップは、前記第３の層の前記内側のエッジが、前記第２の層の前記内側のエッジと間隔が置かれ、前記第３の層の前記外側のエッジが、前記第２の層の前記外側のエッジと間隔が置かれるように、前記第３の層をパターニングするステップを含む、態様２８に記載の方法。
（態様３１）
前記第３の層および前記接触電極上に軟性封止層を形成するステップと、
前記軟性封止層によって前記第３の層から分離されるハウジングを形成するステップと
をさらに含む、態様１９に記載の方法。