【事件の表示】
　平成　６年特許願第２７０４９８号「ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法」拒絶査定不服審判事件〔平成　７年　７月１４日出願公開、特開平　７−１７６１８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯
　本願は、平成６年１０月７日（パリ条約による優先権主張１９９３年１０月１２日、米国）の出願であって、「ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法」に関するものである。
　
２.当審が通知した拒絶の理由
　一方、当審が平成１４年３月５日付けで通知した拒絶の理由（以下、単に「当審拒絶理由」という）の１）は、
「本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項及び第６項に規定する要件を満たしていない。」
というものであり、そこで指摘した事項を摘記すると、次のとおりである。　
（１）特許請求の範囲の記載について　
『　特許請求の範囲の各請求項の記載は、その発明が明確でない。』（当審拒絶理由の「一」の「２」）　　
　
　《指摘事項１》　
【請求項１】及び【請求項２】−【請求項１０】について
１）『「前記プリチャージサイクルはクロック信号に関連して行われ、前記プリチャージ信号自動実行ステップは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、これによってプリチャージサイクルのアクティブ化と次のアクティブサイクルの開始のタイミングに適切な遅延時間を与える」は構成が明確でない。』（当審拒絶理由の「一」の「２」の「２−１」の「Ｅ」）　
２）『「プリチャージサイクルはクロック信号に関連して行われ」とは「プリチャージサイクル」の何がどんな「クロック信号」にどのように関連して行われるのか構成が明確でない。』（当審拒絶理由の「一」の「２」の「２−１」の「Ｅ」の例示の「２」）　
３）『「前記プリチャージサイクルはクロック信号に関連して行われ、前記プリチャージ信号自動実行ステップは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ」ることで「これによってプリチャージサイクルのアクティブ化と次のアクティブサイクルの開始のタイミングに適切な遅延時間を与える」ことが達成できる構成が不明瞭である。』（当審拒絶理由の「一」の「２」の「２−１」の「Ｅ」の例示の「６」）　　　
　
　《指摘事項２》　
【請求項１０】−【請求項１２】について
『集積回路メモリのリフレッシュ方法の構成が全般的に明確でない。』（当審拒絶理由の「一」の「２」の「２−２」）　
『「前記内部検出を、遅延回路を利用することによって、より正確に行う」は、前記内部検出（１またはそれ以上のロウのリフレッシュがいつ完了したかを内部的に検出）の構成がどのように遅延回路を利用しているのか、そして、「より正確に行う」が意味する構成がどのようなものか明確でない。（明細書によると「リフレッシュの完了」はリストアの終了であり、このときＲＦ信号を立ち上げるものであるので「・・・内部的に検出するステップ」はリストア回路の動作であり、「前記内部検出を、遅延回路を利用することによって、より正確に行う」とは、リストア検出回路が、リストア終了を検出してＲＦ信号を立ち上げるのに、遅延回路を利用することによって、より正確に行う構成のものであると認められるが「前記内部検出を、遅延回路を利用することによって、正確に行う」ことは発明の詳細な説明及び図面のどの構成によるのか。また、「より正確に行う」とはどのようなことか不明瞭である。そして、遅延回路を利用すると「より、正確に行う」ことができる構成が不明瞭である。）』（当審拒絶理由の「一」の「２」の「２−２」の例示の「Ｂ」）　
　
　《指摘事項３》　
【請求項１３】について
『リフレッシュ方法の構成が不明瞭である。』（当審拒絶理由の「一」の「２」の「２−３」）　
『「リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」は「遅延回路を」どのように「利用することによって、リフレッシュ動作をより正確なタイミングで行う」か構成が不明確である。
　また、何をもって「より正確なタイミングで行う」と言うのかそのための構成が不明瞭である。』（当審拒絶理由の「一」の「２」の「２−３」の「Ｂ」）　
　
（２）発明の詳細な説明の記載について　
『　発明の詳細な説明の記載は不明瞭であり、当業者が実施できる程度に明確且つ十分に記載されていない。』（当審拒絶理由の「一」の「３」）　
　
　《指摘事項４》　
『　遅延回路１３０、リストア回路１２６及び図４の第２の自動リフレッシュバーストリフレッシュモード回路１３２の動作の説明が不明瞭であり、そしてこれらの組み合わせに基づく動作の技術的意義が不明瞭である。
　そして、各請求項の構成と発明の詳細な説明に説明されている実施例との対応の説明が不明瞭であるので、本願の発明の詳細な説明は当業者が実施できる程度に記載されているものとは認められない。
　　　　（中略）　
　また、遅延回路１３０の回路が図３に、そしてその説明が段落【００７７】、【００７８】に記載されているが、図３記載の回路動作の説明が不明瞭である。
（キャパシタ２５５の端子電圧を出力するＭＯＳインバータの出力と、定電流源２４４への制御信号を出す（φSH入力端子からの信号を伝達している）ＭＯＳインバータの出力とが同一の線に接続されているが、２つのＭＯＳインバータの出力同士が接続される構成では一方のインバータの出力電流が他方のインバータに流れ込み、電源が短絡する。そして、そのときの論理が確定しないので、回路動作が不明瞭である。
　そして、前記同一の線が後段の全ＭＯＳのゲートに接続されている回路構成となっているが、この遅延回路全体の動作が不明瞭であり、遅延回路の動作が不明瞭である。
　段落【００７８】には「遅延回路１３０には、ビット線とラッチ線の相互の短絡の開始、およびその短絡プロセスの完了まで十分な時間を与えられたことを検出するという機能がある。」と記載されているが、この記載によると「その短絡プロセスの完了まで」と「短絡の開始まで」とに十分な時間が与えられたことを検出できるものであるが、それはどのようにしてなされるのか説明が不明瞭である。図８の動作では開始については関係していない。
　　　　（中略）　
　したがって、各請求項の係る発明について発明の詳細な説明の記載が不明瞭である。』（当審拒絶理由の「一」の「３」の「３−３」）　　
　
　《指摘事項５》　
『　発明の詳細な説明の記載は、特許請求の範囲に記載の各請求項に係る発明との対応関係が不明瞭であり、当業者が該発明の実施をすることができる程度に明確且つ十分に記載されていない。また、技術的意義が不明確である。』（当審拒絶理由の「一」の「４」）　
『請求項１−９に関して
　「前記プリチャージサイクルはクロック信号に関連して行われ、・・・適切な遅延時間を与える」に関連する構成及び動作の説明が不明瞭である。
　出願当初の発明の詳細な説明において「遅延回路」の記述は「遅延回路１３０」しかなく、そして「遅延回路１３０」の出力は、発明の詳細な説明及び図面の記載によると、短絡クロック回路の出力信号φSHの立ち下がり（短絡終了）で立ち上がり、短絡クロック回路の出力信号φSHの立ち上がり（短絡開始）では遅延して立ち下がるものであり（段落【００７７】）、したがって、請求項１の構成「クロック信号を遅延して得られる信号」と対応していない。また、「クロック信号」が他の信号だとしても発明の詳細な説明及び図面との対応が不明瞭である。
　　　　（中略）　
　したがって、請求項１−９に係る発明の詳細な説明は当業者が実施できる程度に記載されていない。』（当審拒絶理由の「一」の「４−１」）　
　
　《指摘事項６》　
『　請求項１０−１６についても、「前記内部検出を、遅延回路を利用することによって、より正確に行う」、「前記リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」、「リフレッシュ検出回路は、リフレッシュの終了を、遅延回路を利用することによって、より正確なタイミングで行う」に関する発明の詳細な説明が不明瞭であり、当業者が実施できる程度に記載されていない。（この記載は目的の記載であり、そのための構成の説明が不明瞭である。そして「より正確」がどのような構成に対してどのように正確となるのか説明がない。また、出願当初の明細書に記載のないものである。）』（当審拒絶理由の「一」の「４−２」）　
　
（３）なお、当審拒絶理由の １）は、「１）本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項及び第６項に規定する要件を満たしていない。」として、審判請求人に対して拒絶の理由が通知されたものであるが、拒絶の理由の具体的な指摘において「２、特許請求の範囲の各請求項の記載は、その発明が明確でない。」という記述からみて、上記「特許法第３６条第４項及び第６項」の記述は、特許法第３６条第５項を含んだ「特許法第３６条第４項乃至第６項」の誤記であることは明らかである。そして、審判請求人も、当審拒絶理由の １）は、特許法第３６条第５項を含んだ特許法第３６条第４項乃至第６項に違反しているものとして拒絶の理由が通知されたと認識して、意見書及び補正書を提出していることは明らかなので、審判請求人には、特許法第３６条第４項乃至第６項に違反しているとした、拒絶の理由が通知されたものとして取り扱うこととする。　　
　
３．明細書の記載
（１）特許請求の範囲の記載
　前記当審拒絶理由の通知に対して、平成１４年６月１２日付けの手続補正により補正された請求項の記載は、以下のとおりである。（下線は、当該手続補正書に補正箇所として表記されたものである。）
　
  【請求項１】  時々リフレッシュが必要なメモリセルからなる複数のロウを含み、アクティブサイクルおよびプリチャージ
サイクル
アクティブサイクル及び前記プリチャージサイクル
によりタイミングを取りながら
前記プリチャージサイクルの終了のタイミング
この遅延された信号
プリチャージサイクルの開始
間
  【請求項２】 前記内部カウンタからアドレスを与えるステップは、さらに、メモリの通常の動作モードの場合よりも多くのリフレッシュ対象ロウを選択するための可変ロウ選択機能を用いるステップを有し、各サイクルにおいて、通常のモードで普通にリフレッシュされるロウよりも多くのロウがリフレッシュされることを特徴とする請求項１記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
  【請求項３】 前記バーストリフレッシュモードに入るステップは、前記メモリ回路への１またはそれ以上の入力に関する１組の所定の条件を検出するステップを含むことを特徴とする請求項１記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
  【請求項４】 前記検出ステップは、アドレスビット、カラムアドレス信号およびライトイネーブル信号の相互間に前記所定の条件を検出するステップを含むものであることを特徴とする請求項３記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
  【請求項５】 前記アクティブサイクルを行うステップは、前記の
一連のシーケンス
し、次のアクティブサイクルの開始を行う
  【請求項６】 前記メモリはメモリのセンスアンプをラッチするためのラッチ信号を使用し、前記条件は前記ラッチ信号の電圧レベルであることを特徴とする請求項５記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
  【請求項７】（補正前の請求項８に対応） 前記クロック信号は
プリチャージ中に前記メモリのビット線を短絡するのに用いられる
前記プリチャージサイクルのタイミングを取るステップ
、前記短絡クロック信号を遅延し、前記遅延して得られた信号として
  【請求項８】（補正前の請求項９に対応） メモリ回路の前記すべてのロウがリフレッシュされるようにすべくバーストリフレッシュモードサイクルの数をカウントするステップを含むことを特徴とする請求項１記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
  【請求項９】（補正前の請求項１０に対応） 集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るための条件を検出するステップを含み、
前記条件が検出された場合に、
自動リフレッシュ動作を起動する
この自動リフレッシュ信号が生成された場合に、
前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、
  【請求項１０】（補正前の請求項１１に対応） 前記繰り返しステップは、リフレッシュされたロウの数（カウント値）を表示し、すべてのロウがリフレッシュされたときに前記バーストリフレッシュモードを終了するステップを含むことを特徴とする請求項
９
  【請求項１１】（補正前の請求項１２に対応）前記表示ステップは、前記自動リフレッシュ信号が生成された回数をカウントするステップを含むことを特徴とする請求項
１０
  【請求項１２】（補正前の請求項１３に対応） 集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るステップと、
バーストリフレッシュモード中、同一の集積回路にアドレス
を与え、
前記バーストリフレッシュモード中、前記集積回路の入力ピンに与えられるアドレスを無視するステップと、を含むと共に、
前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、
  【請求項１３】（補正前の請求項１４に対応）　　（略）
  【請求項１４】（補正前の請求項１５に対応）　　（略）
  【請求項１５】（補正前の請求項１６に対応）　　（略）
　
（２）発明の詳細な説明の記載
　クロック信号という用語に関連する記載としては、発明の詳細な説明には次のように記載されている。
　
　（ａ）「このＤＲＡＭ１００は、…短絡クロックを生成するプリチャージ回路１２０と、…ＲＡＳバッファ１０２に作用して新たな内部／ＲＡＳ信号を生成させるバーストリフレッシュモード回路に相当する。（段落【００５７】）」
　（ｂ）「ＲＡＳバッファ１０２からの／ＲＡＳ′信号は、プリチャージ回路１２０へも入力される。…プリチャージ回路１２０は、次に、プリチャージクロック信号φP をアクティブにすることでセンスアンプの中のアレイを非短絡状態にし、センシングを開始できる状態にする。（段落【００６２】）」
　（ｃ）「プリチャージ回路１２０からのプリチャージクロック信号φP は、図１においてセンスクロック回路１２２への入力として示されている。ワード線信号ＷＬもセンスクロック回路１２２に入力され、これによりセンス信号φS が出力されて、ラッチＰおよびラッチＮ（ＬＰ／ＬＮ）生成回路１２４に入力される。（段落【００６３】）」
　（ｄ）「望ましくは、ラッチＰ信号は、リストア終了信号ＲＦを出力するリストア回路１２６に入力される。…すなわち、ラッチＰが十分ハイレベルになると、リストア回路１２６は、ＲＦクロックを放つ（終了クロックをリストアする）ことができることを検知し、その情報を後述するバーストリフレッシュモードロジックに送る。ラッチＰはセンスアンプをラッチするクロックであるため、リストア回路１２６は、リストアが終了したものと判断する。そして、センスアンプがラッチされると、そのレベルがセルに書き戻される。もしも、（ラッチＰの）そのレベルが十分ハイレベルであれば、（そのロウに対する）リストアは終了したものとみなすことができる。（段落【００６５】）」
　（ｅ）「リストア終了信号ＲＦは、…図１の第１の自動リフレッシュバーストリフレッシュモード回路１３６および第２の自動リフレッシュバーストリフレッシュモード回路１３２に入力される。前記のＬＰ／ＬＮ生成回路１２４は、短絡クロック回路１２８から信号を受信する。この回路１２８への入力には、アドレスバッファ１０４からのアドレス信号ＡＤＤ、プリチャージ回路１２０からのプリチャージタイミング信号φP 、およびロウデコーダ１０８からのワード線信号ＷＬが含まれている。短絡クロック回路１２８は、クロックφP が非アクティブ状態になって特定のメモリブロックの固有のアドレスが有効になったときに“短絡”クロック信号φSHをオフするのに必要なロジックとドライバとを備えている。短絡クロック回路１２８はまた、ＷＬ入力のレベルを検出してφSHをオンさせる制御を行う。“短絡”クロック信号φSHは、ＬＰ／ＬＮ生成回路１２４、センスアンプ１１０、および遅延回路１３０に入力される。（段落【００６６】）」
　（ｆ）「遅延回路１３０は遅延短絡信号ＤφSHを出力し、…第１の自動リフレッシュバーストリフレッシュモード回路１３６である。遅延回路１３０は、ビット線とラッチクロックとが均衡するよう調整する。…バーストリフレッシュモード論理回路１３４からのバーストリフレッシュモードバー信号ＢＲＭＢは、第２の自動リフレッシュバーストリフレッシュモード回路１３２をアクティブ状態にさせる。（段落【００６７】）」
　（ｇ）「図１の下方にはバーストリフレッシュモードエントリ回路１４０が示されている。…これらは、バーストリフレッシュモードエントリ回路１４０への４つの異なったクロックのうちの２つである。バッファ１４２および１４４は基本的に、ＴＴＬレベルを内部での使用に合ったＣＭＯＳレベルに変換する。（段落【００６９】）」
　（ｈ）「さて、システムは、次のロウ選択のためにプリチャージを行う。信号／ＲＡＳ′はハイレベルになり、システムは同様のクロックロジックに従って移行し、この動作を繰り返す。これにより、信号ＤφSHは、プリチャージサイクルが終了し、今度は次のアクティブサイクルを開始する必要がある旨をシステムに通知する。このようにして、システムはプリチャージサイクルを自動的に実行する。（段落【００７３】）」
　（ｉ）「第１の自動リフレッシュバーストリフレッシュモード回路１３６は、…本発明は、この特別な回路がなくとも実施し得る。この回路は、クロック信号ＴＯＧ（トグルビット）と、バッテリーバックアップモードロジックから与えられるバッテリーバックアップモード信号ＢＢＵＭとを受信するように図示されている。第１の自動リフレッシュバーストリフレッシュモード回路１３６は、…自動リフレッシュクロック信号を用いることができるであろう。（段落【００７４）」
　（ｊ）「図３は、φSH遅延ブロックとしての遅延回路１３０を表したものである。この回路は、短絡クロックφSHを入力ノード２２０に受けて、出力ノード２２２から遅延信号Ｄ／φSHを出力する。…図３で、定電流源２２４内には、ＭＯＳキャパシタ２２５と抵抗２２６が示されている。（段落【００７７】）」
　（ｋ）「遅延回路１３０には、…検出するという機能がある。…ＶＣＣが非常に高いときには、ビット線とラッチクロックを均衡させるには長時間を要する。…このように、本実施例では、φSHの状態を検出して遅延量を割り当てるための回路を設けているのである。（段落【００７８】）」
　（ｌ）「信号ＢＲＭ　ＩＮＩＴは、…いくつのロウが選択されたかをカウントする。…このように、システムはカウンタを駆動するためのクロックを有しない。というより、ＲＦおよびＤφSHの状態変化の回数に基づき、自動リフレッシュサイクルの生じた回数をカウントするのである。（段落【００８６】）」
　（ｍ）「バーストリフレッシュモード初期化信号ＢＲＭ　ＩＮＩＴはＢＲＭ信号を起動する。…内部信号／ＲＡＳ′は、図８（ｈ），（ｉ）および（ｋ）に示すように、プリチャージクロック信号φP を非アクティブにさせる内部アドレス信号ＡＤＤを起動し、これをアクティブにする。（段落【００８９】）」
　（ｎ）「内部アドレス信号ＡＤＤは、図８（ｉ），（ｊ）に示すように、ワード線信号ＷＬをアクティブにさせる。ワード線信号ＷＬは、図８（ｊ），　（ｍ）に示すように、センスクロック信号φS をアクティブにさせる。内部アドレス信号ＡＤＤは、図８（ｉ），（ｌ）に示すように、短絡クロック信号φSHを非アクティブにさせる。短絡クロック信号φSHは、図８（ｌ），（ｒ）に示すように、遅延短絡信号ＤφSHを非アクティブにさせる。（段落【００９０】）」
　（ｏ）「センスクロック信号φS は、図８（ｎ），（ｏ）に示すように、ラッチドライバ信号ＬＮおよびＬＰをアクティブ状態にさせる。両ラッチ信号ＬＮおよびＬＰは、ビット線・ビット線バー信号ＢＬ／ＢＬＢをアクティブにさせる。ＬＰ信号は、図８（ｏ），（ｑ）に示すように、リストア終了信号ＲＦをアクティブにさせる。リストア終了信号ＲＦは、図８（ｇ），（ｑ）に示すように、自動リフレッシュ信号ＡＲＥＦを非アクティブにさせる。（段落【００９１】）」
　（ｐ）「図８（ｇ），（ｈ）に示すように、非アクティブとなった自動リフレッシュ信号ＡＲＥＦは内部信号／ＲＡＳ′を非アクティブにさせる。非アクティブになった内部信号／ＲＡＳ′は、図８（ｈ），（ｉ）および（ｋ）に示すように、内部アドレス信号ＡＤＤを非アクティブにさせると共に、プリチャージクロック信号φP をアクティブにさせる。図８（ｊ），（ｋ）に示すように、アクティブになったプリチャージクロック信号φP はＷＬを非アクティブにさせる。そして、ＷＬは、図８（ｊ），（ｍ）に示すように、センスクロック信号φS を非アクティブにさせる。短絡クロック信号φSHは、図８（ｌ），　（ｑ）に示すように、リストア終了信号ＲＦを非アクティブにさせる。（段落【００９２】）」
（ｑ）「非アクティブのワード線信号ＷＬはまた、図８（ｊ），（ｌ）に示すように、短絡クロック信号φSHをアクティブにさせる。アクティブになった短絡クロック信号φSHは、図８（ｌ），（ｎ），（ｏ），（ｐ）および（ｒ）に示すように、ラッチ信号ＬＮ，ＬＰ、およびビット線・ビット線バー信号ＢＬ・ＢＬＢを非アクティブにさせると共に、遅延短絡クロック信号ＤφSHをアクティブにさせる。アクティブとなった遅延短絡クロック信号ＤφSHは、図８（ｇ），（ｒ）に示すように、自動リフレッシュ信号ＡＲＥＦをアクティブにさせる。（段落【００９３】）」
　（ｒ）「本実施例における自動実行という特徴によって、バーストリフレッシュモードでのリフレッシュに必要な時間を削減することができる。これにより、回路は、外部からクロックを与えた場合に温度と電圧の動作範囲にわたって要求されるクロックマージンの必要性を排除しつつ、可能な限り速く動作することができる。これらの２つの事項によって、従来のＤＲＡＭリフレッシュサイクルよりも約１５％短縮される。（段落【００９６】）」
　（ｓ）「【発明の効果】
　以上説明したように、本発明によれば、バーストリフレッシュモードサイクルを創設し、リフレッシュすべきロウの選択に用いるアドレスを外部から与えられる信号でなくリフレッシュカウンタにより与えることとしたので、通常のアクセスサイクルよりも高速になるという効果がある。すなわち、自動実行という特徴を備えることによって、バーストリフレッシュモードでのリフレッシュに必要な時間を削減することができ、外部からクロックを与えた場合に温度と電圧の動作範囲にわたって要求されるクロックマージンを排除しつつ、高速動作が可能となる。（段落【０１００】）」
　
　また、図３に記載されている遅延回路に関しては、発明の詳細な説明は次のように記載されている。
　
　（イ）「遅延回路１３０は遅延短絡信号ＤφSHを出力し、図１に示す２つの自動リフレッシュバーストリフレッシュモード（“ＡＢＲＭ”）回路のうちの１つである第２の自動リフレッシュバーストリフレッシュモード回路１３２に入力する。もう一方のＡＢＲＭ回路は第１の自動リフレッシュバーストリフレッシュモード回路１３６である。遅延回路１３０は、ビット線とラッチクロックとが均衡するよう調整する。短絡に長時間を要するような高い動作温度あるいは高い動作電圧の下では、回路の遅延量は大きくなることに注意する必要がある。したがって、遅延によって、ＬＮおよびＬＰ線並びにビット線対をプリチャージするのに適切な時間が与えられる。第２の自動リフレッシュバーストリフレッシュモード回路１３２は、さらにいくつかの入力信号を受信する。すなわち、バーストリフレッシュモード論理回路１３４からの信号、リストア回路１２６からのリストア終了信号ＲＦ、およびバッテリーバックアップ信号ＢＢＵＭである。第２の自動リフレッシュバーストリフレッシュモード回路１３２は、自動リフレッシュ信号ＡＲＥＦ（場合によってＡＵＴＯ　ＲＥＦとも記述する）をＲＡＳ回路１０２およびバーストリフレッシュモード論理回路１３４に供給する。バーストリフレッシュモード論理回路１３４からのバーストリフレッシュモードバー信号ＢＲＭＢは、第２の自動リフレッシュバーストリフレッシュモード回路１３２をアクティブ状態にさせる。（段落【００６７】）」
　（ロ）「図３は、φSH遅延ブロックとしての遅延回路１３０を表したものである。この回路は、短絡クロックφSHを入力ノード２２０に受けて、出力ノード２２２から遅延信号Ｄ／φSHを出力する。本実施例において、このことは、入力を得てこれをφSHの立ち上がりエッジで遅延することにより行われ、約１０ナノ秒後にＤ／φSHが立ち下がるように遅延される。遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源２２４とＲＣ遅延回路と組合せで行っている。図３で、定電流源２２４内には、ＭＯＳキャパシタ２２５と抵抗２２６が示されている。（段落【００７７】）」
　（ハ）「遅延回路１３０には、ビット線とラッチ線の相互の短絡の開始、およびその短絡プロセスの完了まで十分な時間を与えられたことを検出するという機能がある。したがって、このような回路を用いて、変化する条件を検知するようにすることが望ましい。ＶＣＣが非常に高いときには、ビット線とラッチクロックを均衡させるには長時間を要する。φSHがハイレベルになる前の電圧差はＶＣＣが低いときよりも大きいからである。また、回路の動作温度が上昇しているときも、この均衡には長時間を要する。遅延回路１３０は、高いＶＣＣまたは／および高い動作温度の場合には、長い遅延を与えるのである。このように、本実施例では、φSHの状態を検出して遅延量を割り当てるための回路を設けているのである。（段落【００７８】）」
　
　
４．請求人の主張　
　平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前々項２．で摘記した各《指摘事項》に関するの請求人の主張は、概ね、当審拒絶理由で指摘された点について補正したので明瞭になった旨の説明で構成されているが、それ以外で各《指摘事項》に関する主張と考えられる主な箇所を摘記すると、以下のようになる。　
　
ａ）《指摘事項１》に関連して、　
『　なお、「発明の詳細な説明における動作を見ると、幾つかの「クロック」があるが、それらは回路システム全体をそれに同期して動かすものではなく、単にシステムの一要素の制御信号にすぎず、「クロック」と呼ぶ技術的意義が不明確である」との指摘がなされたが、当業者であれば、発明の詳細な説明における動作は、基本的に単一のクロックの供給で動作できるものであることは明らかである。この単一のクロックから派生した信号をトランジスタのゲートに与えることによって、全体としての同期が図られている。一般的にクロックにはスキューが伴い、常にスキューを考慮して同期制御を行うが、スキューがあるからといって、回路システム全体を１つのクロックに同期して動かすものではないとはいえない。この発明では、遅延回路をプリチャージサイクルの終了タイミングを決定するクロックのインスタンスに介在させたことが特徴である。』（意見書Ｐ．６第１３−２４行）　
ｂ）《指摘事項２》に関連して、　
『「「前記内部検出を、遅延回路を利用することによって、より正確に行う」は、前記内部検出・・・の構成がどのように遅延回路を利用しているのか、そして、「より正確に行う」が意味する構成がどのようなものか明確でない」との指摘があった。「遅延回路を利用しない場合に比較して」という挿入を行った。ここでは、遅延回路によって、外部からクロックを与えた場合に温度と電圧の動作範囲にわたって要求されるクロックマージンを排除しつつ、高速動作が可能となった。　つまり、遅延回路によって、リフレッシュ完了のずれを補正しているのである。　
　　（中略）　
検出とは、ＶＣＣや動作温度によって、遅延回路の遅延時間が適切に変化することを表現したものである。例えば、[００７８]の記載は次の通りである。（以下、略）』（意見書Ｐ．１０第１７行−Ｐ．１１第１７行）　
ｃ）《指摘事項３》に関連して、　
「これは、やはりＶＣＣや動作温度によって、遅延回路の遅延時間が適切に変化することを表現したものである。」（意見書Ｐ．１１第２９行−Ｐ．１２第１行）　
ｄ）《指摘事項４》及び遅延回路１３０の動作に関連して、　
「２つ以上のＭＯＳインバータの出力同士が接続される構成は多くある。問題となるのは、極性が逆となり得る場合のみである。指摘の部分は、同一極性なので、問題は無い。なお、遅延時間の間では、比例型のロジックで機能する。　
　　　　（中略）　
　やはり、[００７８]の「ＶＣＣが非常に高いときには、・・・長時間を要する。・・・また、回路の動作温度が上昇しているときも、この均衡には長時間を要する。遅延回路１３０は、高いＶＣＣまたは／および高い動作温度の場合には、長い遅延を与えるのである。このように、本実施例では、φSHの状態を検出して遅延量を割り当てるための回路を設けているのである」という記載に注目されたい。つまり、状況の変化を検出して、遅延時間の変化として出力するという意味である。ビット線とラッチ線の相互の短絡の開始を検出するという機能というのは正確でないかもしれない。遅延回路１３０が、ビット線とラッチ線の相互の短絡の開始を検出するとは、それによって時間を計測する開始時間を決めるといった意味がある。　また、「遅延回路１３０は、・・・短絡クロック信号φSHそのものを遅延しているものでないので、請求項１でいう「クロック信号を遅延して得られる」とは対応していない。」 との指摘があった。段落[００７７]では、「短絡クロックφSHを入力ノード２２０に受けて、出力ノード２２２から遅延信号Ｄ／φSHを出力する」と記載されているので、短絡クロック信号φSHそのものを遅延しているものである。指摘の意図が理解できない。記載内容は、常に機能と実態の背景で、一意に特定される。」（意見書Ｐ．１８第４行−Ｐ．１９第２行）ｅ）《指摘事項５》に関連して、　
『遅延して立ち下がるので、遅延して得られる信号である。記載されている技術内容、技術思想から、何ら不明確となるものではない。　また、「「クロック信号」が他の信号だとしても発明の詳細な説明及び図面との対応が不明瞭である　また遅延短絡信号DφSHを作る技術的意義は、遅延回路の出力DφSHがロウになるとき、「プリチャージサイクルが終了し、今度は次のアクティブサイクルを開始する必要がある旨をシステムに通知する。」（段落[００７３]）と記載されているように、次のアクティブサイクルの開始（もしくはプリチャージサイクルの終了）のタイミングにしか関係していない。』（意見書Ｐ．１９第２５行−Ｐ．２０第３行）　
ｆ）《指摘事項６》に関連して、『「遅延回路を利用しない場合に比較して」と明記した。』（意見書Ｐ．２２第１行）　
　
　
　
５．当審の判断　
５−１．特許請求の範囲の記載について　
（１）《指摘事項１》について　
　《指摘事項１》は、平成１４年６月１２日付けの手続補正により、請求項７が削除されたので、補正後の請求項１、及び、請求項１を引用する請求項２ないし６，請求項７（補正前の請求項８に対応），請求項８（補正前の請求項９に対応）に関するものである。　
　まず、補正後の請求項１について、当審拒絶理由で指摘したところの、前記《指摘事項１》２）の『「プリチャージサイクルはクロック信号に関連して行われ」とは「プリチャージサイクル」の何がどんな「クロック信号」にどのように関連して行われるのか構成が明確でない。』の記載不備が解消されたか否かを検討する。
　
　補正後の請求項１には、「…
アクティブサイクル及び前記プリチャージサイクル
によりタイミングを取りながら
前記プリチャージサイクルの終了のタイミング
　ここで、本願発明の動作を説明する図８の記載を参酌すると、「遅延回路」によって「遅延」される以前の信号は、（ｌ）の短絡クロック信号信号φSHであることは明らかであり、また、図８の記載から、アクティブサイクルとプリチャージサイクルを規定しているのは、（ｈ）のＲＡＳ′バー信号であるので、請求項１の「アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ、」るためには、この（ｈ）のＲＡＳ′バー信号の立ち上がり及び立ち下がりが、（ｌ）の短絡クロック信号信号φSHによって制御されていることが必要であるが、図８を参照しても、（ｈ）で示されるＲＡＳ′バー信号の立ち上がり及び立ち下がりが、（ｌ）で示される短絡クロック信号信号φSHによって制御されているとは認められない。
　さらに、発明の詳細な説明を参酌しても、クロック信号という用語に関する記載がなされている個所として摘記した、前々項３．（２）の（ａ）〜（ｓ）には、請求項１の「アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ」ることを具体的に説明している記載個所は見あたらない。
　したがって、補正後の請求項１については、《指摘事項１》２）の指摘箇所に対応する「プリチャージサイクルはクロック信号によりタイミングを取りながら行われ」の箇所の記載については、発明の詳細な説明及び図面を参酌しても、「プリチャージサイクル」の何がどんな「クロック信号」によりどのようにタイミングを取りながら行われるのか、という構成が明確ではなく、当審拒絶理由で指摘したところの、前記《指摘事項１》２）の記載不備は、依然として解消していない。
　
　次に、補正後の請求項１について、同じく当審拒絶理由で指摘したところの、前記《指摘事項１》３）の『「前記プリチャージサイクルはクロック信号に関連して行われ、前記プリチャージ信号自動実行ステップは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、」ることで「これによってプリチャージサイクルのアクティブ化と次のアクティブサイクルの開始のタイミングに適切な遅延時間を与える」ことが達成できる構成が不明瞭である。』の記載不備が解消されたか否かを検討する。
　
　拒絶の理由の通知を受けて補正した請求項１には、「…
前記プリチャージサイクルの終了のタイミング
この遅延された信号
プリチャージサイクルの開始
間
　ここで、遅延回路の好適な実施例を示すとされる図３、及び、発明の詳細な説明を参酌すると、遅延回路に関しては、前々項３．（２）の（イ）、（ロ）及び（ハ）で摘記したように、明細書の段落【００６７】、【００７７】及び【００７８】に記載がなされているだけである。ここには、遅延のための構成として、「遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源２２４とＲＣ遅延回路と組合せで行っている。図３で、定電流源２２４内には、ＭＯＳキャパシタ２２５と抵抗２２６が示されている。」（段落【００７７】）と記載されており、遅延の特性として「遅延回路１３０は、高いＶＣＣまたは／および高い動作温度の場合には、長い遅延を与える」（段落【００７８】）と記載されているものの、遅延回路の構成に基づく回路動作が説明されておらず、遅延回路がどのように動作して、プリチャージサイクルの開始と次のアクティブサイクルの開始との間に「適切な遅延時間」を与えることができるのか明確でない。
　したがって、補正後の請求項１については、《指摘事項１》３）で指摘した構成に対応する「前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ」ることで「この遅延された信号によってプリチャージサイクルの開始と次のアクティブサイクルの開始の間に適切な遅延時間を与える」ことを達成するための構成が、依然として明確ではないので、当審拒絶理由で指摘したところの、前記《指摘事項１》３）の記載不備は、依然として解消していない。　
　
　なお、請求人は、平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前記《指摘事項１》に関して、前項４．ａ）の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項１》２）及び３）で指摘した構成が明確でない点が解消されるものでないことは明らかである。　
　
　即ち、補正後の請求項１は、発明の構成が明確ではなく、発明の構成に欠くことができない事項のみが記載されているとは、認められない。　
　
（２）《指摘事項２》について　
　《指摘事項２》は、平成１４年６月１２日付けの手続補正により、請求項７が削除されたので、当該補正後の請求項９（補正前の請求項１０に対応）ないし１１（補正前の請求項１２に対応）に関するものである。　
　そこで、補正後の請求項９について、当審拒絶理由で指摘したところの、前記《指摘事項２》の、『「前記内部検出を、遅延回路を利用することによって、より正確に行う」は、前記内部検出（１またはそれ以上のロウのリフレッシュがいつ完了したかを内部的に検出）の構成がどのように遅延回路を利用しているのか、そして、「より正確に行う」が意味する構成がどのようなものか明確でない。（略）』の記載不備が解消されたか否かを検討する。
　
　補正後の請求項９には、
「集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るための条件を検出するステップを含み、前記条件が検出された場合に、
自動リフレッシュ動作を起動する
この自動リフレッシュ信号が生成された場合に、
前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、
と記載されていて、「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」が、補正後の請求項９の発明の構成として欠くことのできない事項となっている。
　ここで、請求項の記載のみでは、当該箇所の技術的な意義を明確に把握することができないため、遅延回路の好適な実施例を示すとされる図３、及び、発明の詳細な説明を参酌すると、遅延回路に関しては、前々項３．（２）の（イ）、（ロ）及び（ハ）で摘記したように、明細書の段落【００６７】、【００７７】及び【００７８】に記載がなされているだけである。ここには、遅延のための構成として、「遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源２２４とＲＣ遅延回路と組合せで行っている。図３で、定電流源２２４内には、ＭＯＳキャパシタ２２５と抵抗２２６が示されている。」（段落【００７７】）と記載されており、遅延の特性として「遅延回路１３０は、高いＶＣＣまたは／および高い動作温度の場合には、長い遅延を与える」（段落【００７８】）と記載されているものの、遅延回路の構成に基づく回路動作が説明されておらず、この記載を参酌しても、遅延回路がどのように動作して、リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことができるのか、が不明である。
　
　なお、請求人は、平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前記《指摘事項２》に関して、前項４．ｂ）の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項２》で指摘した構成が明確でない点が解消されるものでないことは明らかである。
　
　したがって、《指摘事項２》の指摘事項に対応した補正後の請求項９の「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」の箇所の記載は、発明の構成が依然として明確ではなく、補正後の請求項９においては、発明の構成に欠くことができない事項のみが記載されているとは、認められない。　
　
（３）《指摘事項３》について　
　《指摘事項３》は、平成１４年６月１２日付けの手続補正により、請求項７が削除されたので、当該補正後の請求項１２（補正前の請求項１３に対応）に関するものである。
　そこで、補正後の請求項１２について、当審拒絶理由で指摘したところの、前記《指摘事項３》の、『リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」は「遅延回路を」どのように「利用することによって、リフレッシュ動作をより正確なタイミングで行う」か構成が不明確である。また、何をもって「より正確なタイミングで行う」と言うのかそのための構成が不明瞭である。』
の記載不備が解消されたか否かを検討する。
　
　当審拒絶理由の通知を受けて補正された請求項１２には、
「集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るステップと、
バーストリフレッシュモード中、同一の集積回路にアドレス
を与え、
前記バーストリフレッシュモード中、前記集積回路の入力ピンに与えられるアドレスを無視するステップと、を含むと共に、
前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、
と記載されていて、「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」が、補正後の請求項１２の発明の構成に欠くのとのできない事項となっている。
　ここで、請求項の記載のみでは、当該箇所の技術的な意義を明確に把握することができないため、遅延回路の好適な実施例を示すとされる図３、及び、発明の詳細な説明を参酌すると、前項（２）での検討と同様に、明細書の段落【００６７】、【００７７】及び【００７８】の記載では、遅延回路がどのように動作して、リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことができるのか、が不明である。
　
　なお、請求人は、平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前記《指摘事項３》に関して、前項４．ｃ）の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項３》で指摘した構成が明確でない点が解消されるものでないことは明らかである。　
　したがって、《指摘事項３》の指摘事項に対応した補正後の請求項１２の「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」の箇所の記載は、発明の構成が依然として明確ではなく、補正後の請求項１２においては、発明の構成に欠くことができない事項のみが記載されているとは、認められない。　　　
　
５−２．発明の詳細な説明の記載について
（４）《指摘事項４》について　
　次に、当審拒絶理由で指摘したところの、前記《指摘事項４》の、『遅延回路１３０、リストア回路１２６及び図４の第２の自動リフレッシュバーストリフレッシュモード回路１３２の動作の説明が不明瞭であり、そしてこれらの組み合わせに基づく動作の技術的意義が不明瞭である。
　そして、各請求項の構成と発明の詳細な説明に説明されている実施例との対応の説明が不明瞭であるので、本願の発明の詳細な説明は当業者が実施できる程度に記載されているものとは認められない。
　　　（中略）
　また、遅延回路１３０の回路が図３に、そしてその説明が段落【００７７】、【００７８】に記載されているが、図３記載の回路動作の説明が不明瞭である。
（キャパシタ２５５の端子電圧を出力するＭＯＳインバータの出力と、定電流源２４４への制御信号を出す（φSH入力端子からの信号を伝達している）ＭＯＳインバータの出力とが同一の線に接続されているが、２つのＭＯＳインバータの出力同士が接続される構成では一方のインバータの出力電流が他方のインバータに流れ込み、電源が短絡する。そして、そのときの論理が確定しないので、回路動作が不明瞭である。
　そして、前記同一の線が後段の全ＭＯＳのゲートに接続されている回路構成となっているが、この遅延回路全体の動作が不明瞭であり、遅延回路の動作が不明瞭である。
　段落【００７８】には「遅延回路１３０には、ビット線とラッチ線の相互の短絡の開始、およびその短絡プロセスの完了まで十分な時間を与えられたことを検出するという機能がある。」と記載されているが、この記載によると「その短絡プロセスの完了まで」と「短絡の開始まで」とに十分な時間が与えられたことを検出できるものであるが、それはどのようにしてなされるのか説明が不明瞭である。図８の動作では開始については関係していない。』と指摘した記載不備が解消されたか否かを検討する。
　
　図３に示されている遅延回路１３０に関する説明は、発明の詳細な説明の段落【００６７】、段落【００７７】及び段落【００７８】に記載されているだけである。ここでは、定電流源２２４の回路の動作説明が全くなされておらず、ＭＯＳキャパシタ２２５がどのような作用をするのかという点についても説明がなされていない。即ち、発明の詳細な説明には、遅延回路の構成に基づく回路動作が具体的に説明されていないということができる。このため、段落【００６７】に記載されている「遅延回路１３０は、ビット線とラッチクロックとが均衡するよう調整する。短絡に長時間を要するような高い動作温度あるいは高い動作電圧の下では、回路の遅延量は大きくなることに注意する必要がある。したがって、遅延によって、ＬＮおよびＬＰ線並びにビット線対をプリチャージするのに適切な時間が与えられる。」という動作特性並びに作用を有する遅延回路を実現することは、当業者といえども困難であるといえる。　
　
　なお、請求人は、平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前記《指摘事項４》に関して、前項４．ｄ）の説明を行なっているが、当該説明は遅延回路の概要の機能的説明に留まる内容のものであり、上記検討のとおり、この説明を勘案しても前記《指摘事項４》で指摘したところの記載不備が解消されるものでないことは明らかである。　
　
　したがって、上記のような動作特性並びに作用を有する遅延回路が実現できなければ各請求項の発明を実施することができないことは明らかであるので、当審拒絶理由で指摘したところの、前記《指摘事項４》の記載不備は、依然として解消していない。　　
　
（５）《指摘事項５》について　
　次に、当審拒絶理由で指摘したところの、前記《指摘事項５》は、『前記プリチャージサイクルはクロック信号に関連して行われ、・・・適切な遅延時間を与える」に関連する構成及び動作の説明が不明瞭である。
　出願当初の発明の詳細な説明において「遅延回路」の記述は「遅延回路１３０」しかなく、そして「遅延回路１３０」の出力は、発明の詳細な説明及び図面の記載によると、短絡クロック回路の出力信号φSHの立ち下がり（短絡終了）で立ち上がり、短絡クロック回路の出力信号φSHの立ち上がり（短絡開始）では遅延して立ち下がるものであり（段落【００７７】）、したがって、請求項１の構成「クロック信号を遅延して得られる信号」と対応していない。また、「クロック信号」が他の信号だとしても発明の詳細な説明及び図面との対応が不明瞭である。
　　　（中略）
　したがって、請求項１−９に係る発明の詳細な説明は当業者が実施できる程度に記載されていない。』
というものであるが、これについては、既に前記（１）の「《指摘事項１》について」の項で検討したとおりであって、本願発明の動作を説明する図８の記載を参酌しても、「アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ、前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ」ることを達成するための「クロック信号」、即ち、請求項１に記載された発明の「クロック信号」が、発明の詳細な説明に記載されているとは認められず、この「クロック信号」が実現できなければ補正後の請求項１−８（補正前の請求項９に対応）の各請求項の発明を実施することができないことは明らかである。　
　
　なお、請求人は、平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前記《指摘事項５》に関して、前項４．ｅ）の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項５》で指摘した構成が明確でない点が解消されるものでないことは明らかである。　
　したがって、当審拒絶理由で指摘したところの、前記《指摘事項５》の記載不備は、依然として解消していない。
　
（６）《指摘事項６》について　
　次に、当審拒絶理由で指摘したところの、前記《指摘事項６》の、請求項１０−１６に関連して、
『「前記内部検出を、遅延回路を利用することによって、より正確に行う」、「前記リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」、「リフレッシュ検出回路は、リフレッシュの終了を、遅延回路を利用することによって、より正確なタイミングで行う」に関する発明の詳細な説明が不明瞭であり、当業者が実施できる程度に記載されていない。（この記載は目的の記載であり、そのための構成の説明が不明瞭である。そして「より正確」がどのような構成に対してどのように正確となるのか説明がない。また、出願当初の明細書に記載のないものである。）』
と指摘した記載不備が解消されたか否かを検討する。
　
　図３の遅延回路の動作を説明していると認められる、段落【００６７】、段落【００７７】及び段落【００７８】の記載を参照しても、ここには、遅延のための構成として、「遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源２２４とＲＣ遅延回路と組合せで行っている。図３で、定電流源２２４内には、ＭＯＳキャパシタ２２５と抵抗２２６が示されている。」（段落【００７７】）と記載されており、遅延の特性として「遅延回路１３０は、高いＶＣＣまたは／および高い動作温度の場合には、長い遅延を与える」（段落【００７８】）と記載されているものの、遅延回路の構成に基づく回路動作が具体的に説明されておらず、遅延回路がどのように動作して、リフレッシュの終了を、より正確なタイミングで行うことができるのか依然として明りょうでない。そして、このような作用を行う「遅延回路」が実現できなければ補正後の請求項９−１５（補正前の請求項１０−１６に対応）の各請求項の発明を実施することができないことは明らかである。　
　
　なお、請求人は、平成１４年６月１２日付けの手続補正と同時に提出された意見書中で、前記《指摘事項６》に関して、前項４．ｆ）の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項６》で指摘した構成が明確でない点が解消されるものでないことは明らかである。　
　したがって、当審拒絶理由で指摘したところの、前記《指摘事項６》の記載不備は、依然として解消していない。
　
　
６．まとめ
　以上のとおりであるので、平成１４年６月１２日付けの手続補正により補正された、本件出願の請求項１、９及び１２に記載された発明は、特許を受けようとする発明の構成に欠くことができない事項のみが記載されているものとは認められず、且つ、本件出願の発明の詳細な説明及び図面には、その発明の属する技術の分野における通常の知識を有する者が容易にその実施をすることができる程度に、その発明の構成及びその動作が記載されているとは認められないから、本件出願は、特許法第３６条第５項第２号に規定する要件を満たしておらず、且つ、本件出願は、特許法第３６条第４項に規定する要件を満たしていない。
　よって、結論のとおり審決する。