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　平成　８年特許願第３５１２７５号「昇圧回路及びこれを用いた半導体装置」拒絶査定不服審判事件〔平成１０年　７月３１日出願公開、特開平１０−２０１２２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成８年１２月２７日の出願であって、平成１４年７月２３日付けで拒絶理由が通知され、同年９月２４日に意見書とともに手続補正がなされ、その後、平成１５年１月１０日付けで拒絶査定がなされた。その後、同年２月１９日に前記拒絶査定に対する審判の請求がなされるとともに、手続補正がなされ、平成１６年１１月８日付けで拒絶理由が通知され、平成１７年１月１１日に意見書が提出されたものである。
　
第２．本願発明について
　本願請求項１に係る発明は、平成１４年９月２４日付けの手続補正書及び平成１５年２月１９日付け手続補正書により補正された明細書及び平成１４年９月２４日付け手続補正書により補正された図面の記載からみて、その明細書の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認められる（以下「本願発明」という）。
　
「外部電源電圧が与えられる電源配線と、
　該電源配線の電位をモニタし、電源投入時及びこれに引き続き上昇する該電源配線の電位が所定値以上になった時に切替信号をそれぞれ第１状態及び第２状態にして出力する電位検出回路と、
　奇数段のインバータをリング状に接続して構成され、該第１状態に応答して第１周波数のクロックを出力し、該第２状態に応答して該インバータの段数を切り換えて、該第１周波数より低い第２周波数のクロックを出力するリングオシレータ回路と、
　該クロックで駆動されるチャージポンプ回路と、
　を有することを特徴とする昇圧回路。」
　
第３．引用文献
　１．
　（１）当審における平成１６年１１月８日付けの拒絶の理由に引用した特開平８−２３７９３８号公報（平成８年９月１３日公開。以下「引用文献１」という。）には、次の事項が記載されている。
　
　　　ａ．「【産業上の利用分野】本発明は、内部電圧発生回路に関し、特に、半導体記憶装置の待機時における消費電流（スタンドバイ電流）の低減化を実現できる内部電圧発生回路に関する。」（段落【０００１】）
　　　ｂ．「図１４は、図１１の昇圧電圧発生回路から発生される昇圧電圧Ｖｐｐと時間との関係を示す図である。
　図１４において、横軸は時間を、縦軸は昇圧電圧Ｖｐｐを示している。昇圧電圧発生回路を有する半導体記憶装置の電源投入時（０〜ｔ1 ）においては、目標とする昇圧電圧６Ｖを達成するために図１１の昇圧電圧発生回路の第１ポンプ回路１３９および第２ポンプ回路１４３の両方を動作させる。
　この場合、昇圧電圧Ｖｐｐを一気に目標とする昇圧電圧６Ｖまで上げるため第１ポンプ回路１３９の能力を大きくしている。第１ポンプ回路１３９の能力は、第１ポンプ駆動信号発生回路１３７から発生されるパルス電圧の周波数を大きくすることなどにより大きくできる。」（【従来の技術】の欄における段落【００２９】−【００３１】）
　　　ｃ．「（第４の実施例）図５は、本発明の第４の実施例による内部電圧発生回路としての昇圧電圧発生回路の詳細を示す回路図である。
　図５において、第４の実施例による昇圧電圧発生回路は、第１レベル検知回路７５、第２レベル検知回路７７、第１ポンプ駆動信号発生回路７９、第２ポンプ駆動発生回路位８１、選択回路８３およびポンプ回路１９からなる。
　第１レベル検知回路７５は、ｐチャネルトランジスタ８５，８７，８９，９１，９３およびｎチャネルトランジスタ９５からなる。第２レベル検知回路７７は、ｐチャネルトランジスタ９７，９９およびｎチャネルトランジスタ１０１からなる。
　第１ポンプ駆動信号発生回路７９および第２ポンプ駆動信号発生回路８１の構成および動作は図１１の従来の昇圧電圧発生回路における第１ポンプ駆動信号発生回路１３７と同様である。
　なお、第１ポンプ駆動信号発生回路７９の発振周波数は、第２ポンプ駆動信号発生回路８１の発振周波数より高く設定する。
　選択回路８３は、ｎチャネルトランジスタ１０３およびｐチャネルトランジスタ１０５からなる第１スイッチ回路１１３と、インバータ１１１と、ｎチャネルトランジスタ１０７およびｐチャネルトランジスタ１０９からなる第２スイッチ回路１１５とからなる。
　ポンプ回路１９の構成および動作は、図１１および図１２の従来の昇圧電圧発生回路における第１ポンプ回路１３９と同様である。
第１レベル検知回路７５のｐチャネルトランジスタ８５，８７，８９，９１，９３は、ポンプ回路１９の出力ノードとｎチャネルトランジスタ９５のドレインとの間に直列に接続される。
　ｐチャネルトランジスタ８５，８７，８９，９１のゲートは、それぞれのドレインに接続されている。ｐチャネルトランジスタ９３のゲートは内部電圧Ｖｃｃを発生する内部電源に接続され、ドレインは、ｎチャネルトランジスタ９５のドレインおよび第２ポンプ駆動信号発生回路８１のインバータ５の入力ノードに接続されている。
　ｎチャネルトランジスタ９５のゲートは内部電源電圧Ｖｃｃを発生する内部電源に接続され、ドレインはｐチャネルトランジスタ９３のドレインおよび第２ポンプ駆動信号発生回路８１のインバータ５の入力ノードに接続され、ソースは接地される。
　第２レベル検知回路７７のｐチャネルトランジスタ９７のソースはポンプ回路１９の出力ノードに接続され、そのゲートとドレインが接続される。ｐチャネルトランジスタ９９のソースはｐチャネルトランジスタ９７のゲートおよびドレインに接続され、ソースはｎチャネルトランジスタ１０１のドレインおよび第１ポンプ駆動信号発生回路７９のインバータ５の入力ノードに接続され、ゲートは内部電源電圧Ｖｃｃを発生する内部電源に接続される。
　ｎチャネルトランジスタ１０１のドレインはｐチャネルトランジスタ９９のドレインおよび第１ポンプ駆動信号発生回路７９のインバータ５の入力ノードに接続され、ソースは接地され、ゲートは内部電源電圧Ｖｃｃを発生する内部電源に接続される。
　選択回路８３のｎチャネルトランジスタ１０３，１０７およびｐチャネルトランジスタ１０５および１０９の一方ドレイン／ソース電極は共通にポンプ回路１９の入力ノードに接続される。
　ｎチャネルトランジスタ１０３およびｐチャネルトランジスタ１０９のゲートは共通にインバータ１１１の入力ノードに接続される。インバータ１１１の入力ノードは第１ポンプ駆動信号発生回路７９のＮＡＮＤ回路７の一方入力ノードに接続される。
　ｐチャネルトランジスタ１０５およびｎチャネルトランジスタ１０７のゲートは共通にインバータ１１１の出力ノードに接続される。
　ｎチャネルトランジスタ１０３およびｐチャネルトランジスタ１０５の他方ドレイン／ソース電極は共通に第１ポンプ駆動信号発生回路７９の出力ノードに接続される。ｎチャネルトランジスタ１０７およびｐチャネルトランジスタ１０９の他方ソース／ドレイン電極は共通に第２ポンプ駆動信号発生回路８１の出力ノードに接続される。」（段落【０１５５】−【０１７０】）
　　　ｄ．「第１レベル検知回路７５では、昇圧電圧ＶｐｐがＶｃｃ＋５Ｖｔｈｐより小さくなったときに、ｐチャネルトランジスタ８５，８７，８９，９１，９３がすべてオフになり、ノードＮＤ１の電位が“Ｌ”レベルとなる。そして、第２ポンプ駆動信号発生回路８１から第１ポンプ駆動信号発生回路７９より低い周波数のパルス電圧が発振され、選択回路８３に与えられる。
　第２レベル検知回路７７では、昇圧電圧ＶｐｐがＶｃｃ＋２Ｖｔｈｐより小さくなったときにｐチャネルトランジスタ９７，９９がすべてオフになり、ノードＮＤ２の電位が“Ｌ”レベルになる。これにより、第１ポンプ駆動信号発生回路７９は第２ポンプ駆動信号発生回路８１の周波数より高い周波数のパルス電圧を選択回路８３に発振することになる。なお、Ｖｃｃは内部電源電圧であり、Ｖｔｈｐはｐチャネルトランジスタ８５，８７，８９，９１，９３，９７，９９のしきい値電圧である。
　選択回路８３は、第１ポンプ駆動信号発生回路７９および第２ポンプ駆動信号発生回路８１の２つが動作しているときに、第１ポンプ駆動信号発生回路７９から発振された高い周波数のパルス電圧のみをポンプ回路１９に伝える。すなわち、昇圧電圧ＶｐｐがＶｃｃ＋２Ｖｔｈｐより小さくなったとき、すなわち、昇圧電圧Ｖｐｐが目標とする電圧より大幅に小さいときには、高い周波数のパルス電圧がポンプ回路１９に発振されることになり、ポンプ回路１９の動作能力も大きくなる。
　また、選択回路８３は、第２ポンプ駆動信号発生回路８１のみが動作しているときには、第２ポンプ駆動信号発生回路８１からの低い周波数のパルス電圧のみをポンプ回路１９に伝える。すなわち、昇圧電圧ＶｐｐがＶｃｃ＋５Ｖｔｈｐより小さくＶｃｃ＋２Ｖｔｈより大きいときは（目標とする電圧と実際の昇圧電圧Ｖｐｐとの差がそれ程大きくないとき）、低い周波数のパルス電圧がポンプ回路１９に発振され、ポンプ回路１９の動作能力も小さくなる。
　第１ポンプ駆動信号発生回路７９および第２ポンプ駆動信号発生回路８１の２つがともに停止しているときには、すなわち、昇圧電圧ＶｐｐがＶｃｃ＋５Ｖｔｈｐより大きくなったときにはポンプ回路１９は停止する。」（段落【０１７１】−【０１７５】）
　
　　（２）以上の記載及び図面の記載、並びに技術常識を参酌すると、引用文献１において以下のことがいえる。
　　ア．昇圧電圧発生回路が配線を有していることは自明である。
　　イ．第１及び第２ポンプ駆動信号発生回路の発振部は、インバータ（それと同等の機能を有する素子も含む）をリング状に接続したリングオシレータ部であることは明らかであり、発振させるためにインバータが奇数段であることも自明である。
　　ウ．上記（１）ｃ、ｄ及び図５には、電源投入時の説明はないが、前提となる（１）ｂの従来技術の説明には、昇圧電圧発生回路を有する半導体記憶装置の電源投入時（０〜ｔ１）には、昇圧電圧Ｖｐｐを一気に目標電圧まで上げる旨の記載があるところ、前記（１）ｃ、ｄ及び図５に記載の昇圧電圧発生回路の構成によれば、当該回路は電源投入時にも動作することは明らかである。
　
　　（３）以上から、引用文献１には次の発明が記載されていると認められる。
　
「昇圧電圧Ｖｐｐが与えられる配線と、
　該昇圧電圧Ｖｐｐが与えられる配線の電位をモニタし、電源投入時及びこれに引き続き上昇する該昇圧電圧Ｖｐｐの電位が所定値（Ｖｃｃ＋２Ｖｔｈｐ）以上になった時に切替信号をそれぞれＬレベル及びＨレベルにして出力する第２レベル検知回路７７と、
　高い周波数のパルス電圧を生成し出力する第１ポンプ駆動信号発生回路７９と、低い周波数のパルス電圧を生成し出力する第２ポンプ駆動信号発生回路８１と、選択回路８３とを備え、第１及び第２ポンプ駆動信号発生回路７９，８１のリングオシレータ部は、奇数段のインバータをリング状に接続して構成されており、前記Lレベルに応答して、選択回路８３を介し第１ポンプ駆動信号発生回路７９の出力を選択して出力し、前記Hレベルに応答して、選択回路８３を介し第２ポンプ駆動信号発生回路８１の出力を選択して出力するようにし、
　前記選択して出力されたパルス電圧で駆動されるポンプ回路１９と、を有する昇圧電圧発生回路。　」（以下「引用発明１」という）
　
　２．
　（１）同じく引用した特開平５−２１７３７３号公報（平成５年８月２７日公開。以下「引用文献２」という。）には、次の事項が記載されている。
　　　ａ．「以上説明したように、上記文献記載の技術や上記改良技術などの従来の技術により内蔵降圧回路からの内部電源電圧で基板バイアス電圧発生回路を動作させるＬＳＩでは、低消費電力化と外部電源電圧投入時のＬＳＩの動作開始の高速化とを両立させることが難しい。したがって本発明の目的は、内蔵の降圧回路からの内部電源電圧で動作する低消費電力の基板バイアス電圧発生回路を備え、しかもこのような基板バイアス電圧発生回路の内蔵に伴い易い外部電源電圧投入時の内部電源電圧の立上り遅れによる消費電力の増大および誤動作を防止した高速ＬＳＩを提供することにある。」（段落【００２４】）
　　　ｂ．「次に、図１におけるパワーオン回路の一例の回路図を示す図２を参照すると、本実施例によるＤＲＡＭ２００のパワーオン回路１１は、上述のパワーオン回路１０（図７参照）に加えて、検出部１１Ａに制御信号Ｓ2 を発生する回路を備えている。すなわち上記制御信号Ｓ2 の発生回路は、外部電源線１と接地線５との間に、ＰチャンネルＭＯＳトランジスタＰ24とＮチャンネルＭＯＳトランジスタＮ25とで構成されるＣＭＯＳインバータとゲート電極とドレイン電極とを共通接続したダイオード接続のＮチャンネルＭＯＳトランジスタＮ26とを直列に接続した回路と、上記ＣＭＯＳインバータの出力信号を波形整形し論理の整合をとって制御信号Ｓ2 として出力する縦続接続の三段のインバータ１０Ａc ，１０Ａd および１０Ａe とからなる。
　図３を再び参照すると、本実施例によるＤＲＡＭ２００における外部電源電圧ＶA ，内部電源電圧ＶB および基板バイアス電圧ＶS の外部電源電圧投入直後の過渡状態を、上述のＤＲＡＭ１００における対応の電圧の過渡状態と対比して示してある。この過渡状態において、外部電源電圧ＶA が２｜ＶTP｜（ＶTPはＰチャンネルＭＯＳトランジスタＰ21／Ｐ22のしきい値電圧であり、ＶTP＝−０．７Ｖ）よりも低いときはＰチャンネルＭＯＳトランジスタＰ21／Ｐ22が遮断状態にあるので、抵抗Ｒ10と接地線５との間の電圧すなわちＣＭＯＳインバータ（トランジスタＰ24／Ｎ25で構成される）の入力電圧は０Ｖで出力制御信号はＳ2 はＬ（ロウ）レベルである。外部電源電圧ＶA が上記１．４Ｖを超えるとトランジスタＰ21／Ｐ22が導通状態になるのでトランジスタＰ24／Ｎ25のゲート容量が充電され始め、外部電源電圧ＶA の上昇に伴って上記二つのトランジスタで構成されるＣＭＯＳインバータの入力電圧が上昇して行くが、その値が２ＶTN（ＶTNはＮチャンネルＭＯＳトランジスタＮ25／Ｎ26のしきい値電圧で、ＶTN＝０．７Ｖ）よりも小さいときはトランジスタＮ25／Ｎ26のうちの少なくとも一方が遮断状態にあるので、トランジスタＰ24／Ｎ25が構成するＣＭＯＳインバータの出力信号はＨ（ハイ）レベルを保ち、したがって制御信号Ｓ2 はＬ（ロウ）レベルのままである。一方、トランジスタＰ23／Ｎ21が構成するＣＭＯＳインバータも、その入力電圧がＮチャンネルＭＯＳトランジスタＮ21，Ｎ22，Ｎ23およびＮ24のしきい値電圧の和４ＶTN（＝２．８Ｖ）よりも低いので、上記四つのＮチャンネルＭＯＳトランジスタの少なくとも一つが遮断状態にある。したがって検出部１１Ａの出力信号Ｓ0 はＨ（ハイ）レベルであり、２入力ＮＯＲゲート１０Ｂa および１０Ｂb の出力制御信号Ｓ1 および反転ＲＡＳ信号は、ＲＡＳ信号の如何に拘わらずＬ（ロウ）レベルである。すなわちＤＲＡＭ２００は動作禁止状態にある。」（段落【００３２】【００３３】）
　　　ｃ．「一方、アクティブ用基板バイアス電圧発生回路４０では、ＰチャンネルＭＯＳトランジスタＰ1AおよびＰ1BがＬ（ロウ）レベルの制御信号Ｓ1 によって導通状態にあり、また信号Ｓ1 がインバータ６によって反転されたＨ（ハイ）レベル信号によってＮチャンネルＭＯＳトランジスタＮ1 が導通状態になる。更に、Ｌ（ロウ）レベルの制御信号Ｓ2 によってＰチャンネルＭＯＳトランジスタＰ3Aが導通し制御信号Ｓ2がインバータ８によって反転されたＨ（ハイ）レベル信号によってＰチャンネルＭＯＳトランジスタＰ4Aが遮断状態になる。したがってリングオシレータ４０Ｂの初段のＣＭＯＳインバータは外部電源線１および接地線５に接続され外部電源電圧ＶA を動作電源電圧として自励発振する。チャージポンプ回路４０Ａはリングオシレータ４０Ｂからの発振出力ｆ40によって駆動され、大きな基板電流吸収能力によって基板バイアス電圧ＶS を急速に下げて行く（図３、曲線）。このときの基板バイアス電圧ＶS の低下速度は、上記のＤＲＡＭ１００の回路３０が降圧回路３に動作遅れのないときの内部電源電圧ＶB （図３、曲線）で駆動されるときの低下速度（同、曲線）に比べて、動作電源電圧がより高くしたがって基板電流吸収能力がより大きいので、それだけ速い。しかもこのとき回路４０は外部電源電圧ＶA を動作電源電圧としているので、基板バイアス電圧ＶS は降圧回路３の動作遅れの影響を受けず、外部電源電圧ＶA の上昇に確実に追随して急速に低下する。
　外部電源電圧ＶA が更に上昇し、これに伴ってトランジスタＰ24／Ｎ25のゲート電圧が２ＶTNに達すると（図３、時刻ｔ2 ）、パワーオン回路１１の検出部１１Ａからの制御信号Ｓ2 がＬ（ロウ）レベルからＨ（ハイ）レベルになる。この結果、トランジスタＰ3A，Ｐ3BおよびＰ3Cが遮断になる。また信号Ｓ2 がインバータ８で反転されたＬ（ロウ）レベル信号によりトランジスタＰ4A，Ｐ4BおよびＰ4Cが導通状態になるので、リングオシレータ４０Ｂの動作電源電圧はそれまでの外部電源電圧ＶA から、立上りが遅れ（同、曲線）低い内部電源電圧ＶB に切り替えられる。これによってリングオシレータ４０Ｂの発振出力ｆ40の周波数が下がりチャージポンプ回路４０Ａの基板電流吸収能力は下がる。しかしこの時点では信号Ｓ0 はまだＨ（ハイ）レベルであるのでＤＲＡＭ２００は動作禁止状態にあり、したがって基板バイアス電圧ＶS はそれまで（同、時刻ｔ0 から時刻ｔ2 までの期間）よりも緩い速度で低下して行き（同、曲線）、時刻ｔ1 に至って所定電圧ＶSSに達する。時刻ｔ2 の外部電源電圧ＶA の電圧値ＶA2は、ＶA2＝２｜ＶTP｜＋２ＶTN＝２．８Ｖである。」（段落【００３４】【００３５】）
　
　（２）以上の記載及び図面の記載から、引用文献２には次の発明が記載されていると認められる。
　　「外部電源電圧が与えられる外部電源線１と、該外部電源線１の電位をモニタし、電源投入時及びこれに引き続き上昇する該外部電源線１の電位が所定値（ＶＡ２）以上になった時に制御信号Ｓ２をＬレベルからＨレベルにして出力するパワーオン回路と、
　３段のインバータをリング状に接続して構成され、該Ｌレベルに応答して動作電源電圧を外部電源電圧として高い周波数の信号を出力し、該Ｈレベルに応答して該動作電源電圧を内部電源電圧として高い周波数より低い周波数の信号を出力するリングオシレータ４０Ｂと、
　該リングオシレータ４０Ｂが出力する信号により駆動されるチャージポンプ回路を備えた回路。」（以下、「引用発明２」という）
　
第４．対比
　
　本願発明と引用発明１とを対比すると、後者の「Ｌレベル」「Ｈレベル」「パルス電圧」「ポンプ回路１９」「昇圧電圧発生回路」は、それぞれ前者の「第１状態」「第２状態」「クロック」「チャージポンプ回路」「昇圧回路」に相当する。また、後者の「第２レベル検知回路７７」は、配線の電位が所定値以上になったかどうかを検出していることから、前者の「電位検出回路」に相当する。また後者の「昇圧電圧Ｖｐｐが与えられる配線の電位」も前者の「電源配線の電位」も昇圧回路外部と接続した配線の電位である点で共通する。また、後者の「第１ポンプ駆動信号発生回路７９」、「第２ポンプ駆動信号発生回路８１」及び「選択回路８３」から構成される回路と、前者の「リングオシレータ回路」は、共に奇数段のインバータをリング状に接続して構成されたリングオシレータを有する発振回路であって、第１状態に応答して第１周波数のクロックを出力し、第２状態に応答して第１周波数より低い第２周波数のクロックを出力する発振回路である点で共通する。
　
　したがって、両者は
［一致点］
「昇圧回路外部と接続した配線の電位をモニタし、電源投入時及びこれに引き続き上昇する該配線の電位が所定値以上になった時に切替信号をそれぞれ第１状態及び第２状態にして出力する電位検出回路と、
　奇数段のインバータをリング状に接続して構成されたリングオシレータを有し、該第１状態に応答して第１周波数のクロックを出力し、該第２状態に応答して、該第１周波数より低い第２周波数のクロックを出力する発振回路と、
　該クロックで駆動されるチャージポンプ回路と、
　を有することを特徴とする昇圧回路。」
で一致し、次の点で相違する。
　
［相違点１］
　前者は、「外部電源電圧が与えられる電源配線」を有し、電位のモニタは、「該電源配線の電位をモニタ」するのに対し、後者は、「外部電源電圧が与えられる電源配線」を有しているかどうか不明であり、電位のモニタは、昇圧電圧Ｖｐｐが与えられる配線の電位をモニタしている点。
［相違点２］
　前者の発振回路は、「奇数段のインバータをリング状に接続して構成され、該第１状態に応答して第１周波数のクロックを出力し、該第２状態に応答して該インバータの段数を切り換えて、該第１周波数より低い第２周波数のクロックを出力するリングオシレータ回路」であるのに対し、後者の発振回路は、インバータの段数を切り換えて、第１周波数より低い第２周波数のクロックを出力するものではない点。
　
第５．判断
　１．上記相違点１について検討する。
　　引用発明２の「外部電源線１」「制御信号Ｓ２」「Ｌレベル」「Ｈレベル」「パワーオン回路」「３段のインバータ」「高い周波数」「低い周波数」「（高い周波数又は低い周波数の）信号」「リングオシレータ４０Ｂ」は、それぞれ本願発明の「電源配線」「切替信号」「第１状態」「第２状態」「電位検出回路」「奇数段のインバータ」「第１周波数」「第２周波数」「クロック」「リングオシレータ回路」に相当する。引用発明２は、基板バイアス電圧を発生させるためのもので、チャージポンプにより負の電圧を発生させるものではあるが、外部電源電圧投入後の初期には高い周波数を発生させて、当該回路が内蔵されたＬＳＩの動作開始の高速化を図ることを目的の一つとしている。そして、引用発明１は、外部電源電圧を備えているかどうか不明であるものの、昇圧電圧の目標値に達するまでの時間の短縮を可能とするものであり、電源投入してから電圧調整回路を含む装置の動作開始までの時間を短縮するという点で、引用発明２とは目的及び作用効果が共通であるといえる。
　また、引用発明１は昇圧回路に係り、引用発明２は負電圧を発生する降圧回路に係るものであるが、例えば当審における平成１６年１１月８日付けの拒絶の理由に引用した特開平５−３３６７３６号公報の【発明が解決しようとする課題】の欄に「図２１，図２３から判るように、電源投入時点から内部電圧ＶPP、ＶBB（審決注：ＶPPは昇圧後の電圧、ＶBBは降圧後の電圧）が所定のレベルに到達し安定するまでにかなりの時間がかかり、立上り特性が劣るという問題点があった。」との記載があるように、昇圧回路及び降圧回路の効率・能力に関する課題には共通する部分が多く、基本となる回路技術も転用可能であることは、当業者にとって周知の事項である。故に、引用発明１に引用発明２を適用できないとする特段の事由は見当たらない。
　したがって、引用発明１に引用発明２を適用し、上記相違点１に係る本願発明の構成とすることは、当業者が容易になし得たものである。
　
　２．上記相違点２について検討する。
　　クロック周波数を発生させる発振回路の技術分野において、インバータの段数を切り換えることで、段数を少なくしてクロック周波数を高めたり、段数を多くしてクロック周波数を低くすることは、以下に示すように従来周知の技術である（以下、「周知技術」という）。
　
　　ア．当審における平成１６年１１月８日付けの拒絶の理由に引用した特開平５−３４２８６８号公報には、「このため、検知信号ＢＢＥがハイレベルである期間には、リングオシレータ１の発振周期は３つのインバータ１３，１４，１６の信号遅延時間の総和に相当する長さとなる。・・・検知信号ＢＢＥがローレベルである期間には、リングオシレータ１の発振周期は、５つのインバータ１１〜１４，１６の信号遅延時間の総和に相当する長さとなる。・・・したがって、インバータ４からチャージポンプ回路２への入力信号、図２（ｃ）に示されるように、検知信号ＢＢＥがハイレベルである期間には、低い周波数を示し、検知信号ＢＢＥがローレベルである期間には高い周波数を示す。」（段落【００７２】−【００７６】、併せて図１，２も参照のこと）との記載がある。
　　イ．当審における平成１６年１１月８日付けの拒絶の理由に引用した特開平１−２１３８９２号公報には、「以上の実施例の説明において、基板バイアス電圧発生回路のバイアス能力を一時的に高める手段として、追加の基板バイアス電圧発生部を設けたものを示したが、これに限らず、たとえば、第１３図に示すようなリングオシレータの発振周波数を一時的に高める手段（NチャンネルＭＯＳトランジスタＱ16）、・・・などのいずれを用いても、同様の効果が得られる。」（第７頁第５−１５行、併せて図１３も参照のこと）との記載がある。
　
　したがって、引用発明１に周知技術を適用し、引用発明１の発振回路をインバータ段数が切り換え可能な回路として、上記相違点２に係る本願発明の構成とすることに格別の困難性はない。
　
　３．また、本願発明を全体としてみても、引用発明１，２及び周知技術から予測される以上の格別の効果を奏するものでもない。
　
第６．むすび
　以上のとおり、本願発明は、引用発明１，２及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。