【手続補正書】
【提出日】平成30年3月6日(2018.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第１の配線と、を有し、
前記第１の回路は、第２の回路と、第３の回路と、を有し、
前記第２の回路は、第１乃至第３のトランジスタと、第１の容量素子と、を有し、
前記第３の回路は、第４乃至第６のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、
前記第１の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有し、
前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１のコンフィギュレーションデータを格納することができる機能を有し、
前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第２のコンフィギュレーションデータを格納することができる機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のロジックエレメントは、ルックアップテーブルと、レジスタと、ＡＮＤ回路と、を有し、
前記ＡＮＤ回路は、第１の入力端子と、第２の入力端子と、を有し、
前記レジスタには、前記ルックアップテーブルからの出力信号が入力され、
前記第１の入力端子には、前記レジスタからの出力信号が入力され、
前記第３の期間において、前記第２の入力端子には、低レベルの信号が入力されることを特徴とする半導体装置。
【請求項３】
第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第４の回路と、第１の配線と、第２の配線と、を有し、
前記第１の回路は、第２の回路と、第３の回路と、を有し、
前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、
前記第３の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、
前記第４の回路は、第７のトランジスタと、インバータと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
前記第４の回路は、前記第２のロジックエレメントと電気的に接続され、
前記第７のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの他方、前記第６のトランジスタのソースまたはドレインの他方、及び前記インバータの入力端子と電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第７のトランジスタのゲートは、前記インバータの出力端子と電気的に接続され、
前記インバータの入力端子は、前記第２のロジックエレメントと電気的に接続され、
前記第１の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有し
前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１のコンフィギュレーションデータを格納することができる機能を有し、
前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第２のコンフィギュレーションデータを格納することができる機能を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１のトランジスタ及び前記第４のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
【請求項５】
第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第１の配線と、を有し、
前記第１の回路は、第２の回路と、第３の回路と、を有し、
前記第２の回路は、第１乃至第３のトランジスタと、第１の容量素子と、を有し、
前記第３の回路は、第４乃至第６のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、
前記第１の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有し、
前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１のコンフィギュレーションデータを格納することができる機能を有し、
前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第２のコンフィギュレーションデータを格納することができる機能を有する半導体装置の駆動方法であって、
前記第２の回路に格納されている前記第１のコンフィギュレーションデータに基づいて、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１の期間を有し、
前記第１の期間において、前記第３の回路に前記第２のコンフィギュレーションデータを書き込む第２の期間を有し、
前記第２の期間において、前記第６のトランジスタを非導通状態とするとともに、前記第４のトランジスタを導通状態とする第３の期間を有し、
前記第３の期間において、前記第５のトランジスタのソースまたはドレインの一方に低レベルの信号を入力するとともに、前記第１の配線を介して前記第４のトランジスタのソースまたはドレインの一方に高レベルの信号を入力し、
前記第３の期間において、前記第１のロジックエレメントに入力されるクロック信号の供給を止めることを特徴とする半導体装置の駆動方法。
【請求項６】
請求項５において、
前記第１のロジックエレメントは、ルックアップテーブルと、レジスタと、ＡＮＤ回路と、を有し、
前記ＡＮＤ回路は、第１の入力端子と、第２の入力端子と、を有し、
前記レジスタには、前記ルックアップテーブルからの出力信号が入力され、
前記第１の入力端子には、前記レジスタからの出力信号が入力され、
前記第３の期間において、前記第２の入力端子には、低レベルの信号が入力されることを特徴とする半導体装置の駆動方法。
【請求項７】
第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第４の回路と、第１の配線と、第２の配線と、を有し、
前記第１の回路は、第２の回路と、第３の回路と、を有し、
前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、
前記第３の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、
前記第４の回路は、第７のトランジスタと、インバータと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
前記第４の回路は、前記第２のロジックエレメントと電気的に接続され、
前記第７のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの他方、前記第６のトランジスタのソースまたはドレインの他方、及び前記インバータの入力端子と電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第７のトランジスタのゲートは、前記インバータの出力端子と電気的に接続され、
前記インバータの入力端子は、前記第２のロジックエレメントと電気的に接続され、
前記第１の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有し
前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１のコンフィギュレーションデータを格納することができる機能を有し、
前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第２のコンフィギュレーションデータを格納することができる機能を有する半導体装置の駆動方法であって、
前記第２の回路に格納されている前記第１のコンフィギュレーションデータに基づいて、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１の期間を有し、
前記第１の期間において、前記第３の回路に前記第２のコンフィギュレーションデータを書き込む第２の期間を有し、
前記第２の期間において、前記第６のトランジスタを非導通状態とするとともに、前記第４のトランジスタを導通状態とする第３の期間を有し、
前記第３の期間において、前記第５のトランジスタのソースまたはドレインの一方に低レベルの信号を入力するとともに、前記第１の配線を介して前記第４のトランジスタのソースまたはドレインの一方に高レベルの信号を入力し、
前記第３の期間において、前記第３のトランジスタを非導通状態とすることを特徴とする半導体装置の駆動方法。