【事件の表示】
　平成　６年特許願第１４０１９５号「位相制御回路」拒絶査定不服審判事件〔平成　８年　１月１２日出願公開、特開平　８−　　８８９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年６月２２日の出願であって、平成１４年９月１８日付けで拒絶査定がなされ、これに対し、平成１４年１０月２４日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１４年１０月２４日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年１０月２４日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項１に係る発明
　本件手続補正により、特許請求の範囲の請求項１は、
「所定周期の入力クロックと、前記入力クロックのＮ倍の周期を有する入力データとが別々に入力され、前記入力クロックをＮ分周して得られるＮ分周クロックに前記入力データを位相同期制御して導出する位相制御回路であって、
前記入力データの変化タイミングを検出する検出手段と、この検出タイミングに応答して初期化されつつ前記入力クロックをＮ分周する分周手段とを含み、
前記検出手段は、前記入力データを所定時間遅延する遅延器と、この遅延出力と前記入力データとの一致を検出する一致検出器とを有することを特徴とする位相制御回路。」
と補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「位相制御回路」について、「所定周期の入力クロックと、前記入力クロックのＮ倍の周期を有する入力データとが別々に入力され」るものであることを限定するものであって、特許法第１７条の２第３項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第４項において準用する同法第１２６条第３項の規定に適合するか）について、以下に検討する。
　　
（２）引用例
　原査定の拒絶の理由に引用された特開昭５７−６６５１８号公報（以下、「引用例１」という。）、及び特開平２−７６４２９号公報（以下、「引用例２」という。）には、図面とともに、次の事項が記載されている。
　
［引用例１］
Ａ．「本発明はＶＴＲ等で再生された同期信号を含むＰＣＭ信号を処理してオーディオ信号を出力するいわゆるＰＣＭプロセッサーのビット・クロック回路に関する。
　・・・（中略）・・・
　このようなＰＣＭプロセッサーにおいて、再生されたＰＣＭ信号を処理する場合、データのビット周波数に対応したビット・クロックが度々使用される。」（第１頁左下欄第１８行〜右下欄第１０行）」
Ｂ．「第２図は本発明の１実施例であるＰＣＭプロセッサーのデータラッチ部の要部ブロック線図であり、同図において、（１２）はＶＴＲ（１１）で再生された信号から水平同期信号を分離する同期分離回路、（１４）は該同期分離回路（１２）で分離して得られた水平同期信号に基いて記録時のビット・クロックのＮ（整数）倍のクロックパルスを発生するクロックジェネレータ、（１５）は同期分離回路（１２）で得られたＰＣＭ信号のネガティブエッジを検出し、その度毎にパルスを発生するエッジ検出回路、（１６）は該エッジ検出回路（１５）から出力されるパルスによってクリアされ、前記クロックジェネレータ（１４）から出力されるクロックパルスをＮ分の１に分周する分周器、（１３）は同期分離回路（１２）で得られたＰＣＭ信号の各データを分周器（１６）の出力パルスに従ってラッチするラッチ回路である。」（第２頁右上欄第３〜１８行、及び第２図参照）
Ｃ．「以上述べたように本発明によればビデオテープレコーダ等で再生されたＰＣＭ信号及び同期信号を処理するＰＣＭプロセッサーにおいて、同期信号に関連して所望のビット・クロックのＮ（整数）倍のクロック信号を発生するクロックジェネレータとＰＣＭ信号の各データのエッジを検出し、その度毎にパルスを出力するエッジ検出回路と、該エッジ検出回路から出力されるパルスによつてクリアされ、前記クロックジョネレータ（この記載は「クロックジェネレータ」の誤記と認められる。）から出力されるクロック信号をＮ分の１に分周する分周器とを備え、該分周器からビット・クロックを得るようにしたので、データに同期したビット・クロックが得られる。
そして、このようなビット・クロックを使用すれば、ジッッター（この記載は「ジッター」の誤記と認められる。）を含んだデータでも正確にラッチすることが可能となる。」（第２頁右下欄第５〜２０行）
　
　ここで、上記Ｂ，Ｃの記載において、ビット・クロックを使用したデータをラッチすることは、データをビット・クロックに位相同期制御して導出することを意味するものであるから、引用例１に記載されたものは位相制御回路に関するものである。
　また、上記Ｂ，Ｃの記載において、「ビット・クロックのＮ（整数）倍のクロックパルスを発生する」ということは、「ビツト・クロック」の周期が「クロックパルス」のＮ倍であることを意味し、さらに、上記Ａの記載において、「データのビット周波数に対応したビット・クロック」とあり、「データ」と「ビット・クロック」の周期は等しいものと認められるから、上記「データ」が「クロックパルス（信号）」のＮ倍の周期を有することは明らかである。
　したがって、これらの記載を総合すると、引用例１には、次の発明が記載されているものと認められる。（以下、「引用例１記載の発明」という。）
「所定周期のクロックパルスと、前記クロツクパルスのＮ倍の周期を有する入力データとが入力され、前記クロックパルスをＮ分周して得られるビット・クロックに前記入力データを位相同期制御して導出する位相制御回路であって、
前記クロックパルスのエッジを検出するエッジ検出回路（１５）と、該エッジ検出回路（１５）から出力されるパルスによってクリアされつつ前記クロックパルスをＮ分周する分周器（１６）とを含む位相制御回路。」
　
［引用例２］
Ｄ．「・・・少くとも上記ディジタルデータ信号のデータビットに位相同期したクロック信号を発生させるフェーズ・ロックド・ループ回路手段より成るクロック再生回路。」（第１頁左下欄第１５〜１８行）
Ｅ．「第１図（イ）において、１３は入力端子ＩＮに導かれるディジタルデータ信号（ｎ）を遅延する遅延回路であり、・・・（中略）・・・１４は上記ディジタルデータ信号（ｎ）と遅延回路１３の遅延信号（Ｏ）との排他的論理和をとる排他的論理和回路であり、上記遅延回路１３と排他的論理和回路１４でディジタルデータ信号（ｎ）のエッヂを検出するエッヂ検出回路１８を構成する。」（第４頁左下欄第１６行〜右下欄第５行、及び第１図（イ）参照）
　
　上記Ｄの記載によれば、引用例２は、入力データに同期したクロックを生成するという技術分野に属するものであるということができる。
　そして、上記Ｅの記載によれば、引用例２には、次の発明が記載されているものと認められる。（以下、「引用例２記載の発明」という。）
「ディジタルデータ信号（ｎ）を遅延する遅延回路１３と、この遅延回路１３の遅延信号（Ｏ）と前記ディジタルデータ信号（ｎ）との排他的論理和をとる排他的論理和回路１４を有するエッヂ検出回路１８。」
　
（３）対比
　本願補正発明と引用例１記載の発明とを対比すると、まず、引用例１記載の発明における「クロックパルス」、「ビット・クロック」は、本願補正発明における「入力クロック」、「Ｎ分周クロック」に相当する。
　そして、引用例１記載の発明における「クロックパルスのエッジを検出するエッジ検出回路（１５）」、「エッジ検出回路（１５）から出力されるパルスによってクリアされつつ前記クロックパルスをＮ分周する分周器（１６）」は、それぞれ、本願補正発明における「入力データの変化タイミングを検出する検出手段」、「この検出タイミングに応答して初期化されつつ前記入力クロックをＮ分周する分周手段」に対応する構成であるものと認められる。
　したがって、本願補正発明と引用例１記載の発明とは、ともに、
「所定周期の入力クロックと、前記入力クロックのＮ倍の周期を有する入力データとが入力され、前記入力クロックをＮ分周して得られるＮ分周クロックに前記入力データを位相同期制御して導出する位相制御回路であって、
前記入力データの変化タイミングを検出する検出手段と、この検出タイミングに応答して初期化されつつ前記入力クロックをＮ分周する分周手段とを含む位相制御回路。」
である点で一致し、次の点で相違する。
　相違点１：本願補正発明においては、「所定周期の入力クロック」と、「前記入力クロックのＮ倍の周期を有する入力データ」とが「別々に」入力されるのに対し、引用例１記載の発明においては、「所定周期のクロックパルス」は、「同期分離回路（１２）」で分離して得られた水平同期信号に基いて記録時のビット・クロックのＮ（整数）倍のクロックパルスを発生するクロックジェネレータにより作られるものであり、「同期分離回路（１２）」で得られたＰＣＭ信号のデータと、必ずしも「別々に」入力されるものであるとはいえない点。
　相違点２：「検出手段」が、本願補正発明においては、「入力データを所定時間遅延する遅延器と、この遅延出力と前記入力データとの一致を検出する一致検出器とを有する」ものであるのに対し、引用例１記載の発明においては、その具体的構成が明らかでない点。
　
（４）判断
　そこで、上記相違点１，２について検討する。
［相違点１について］
　一般に、別々に入力された入力データと入力クロックの位相同期制御を行うようにすることは、周知の技術（必要であれば、例えば、特開平５−２５９８９８号公報の図２に記載のものや、特開平５−２５９８９６号公報の図１，２に記載のもの等を参照されたい。）にすぎないから、引用例１記載の発明において、「所定周期のクロックパルス」と、「前記クロツクパルスのＮ倍の周期を有する入力データ」とを「別々に」入力するような構成とすることは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
［相違点２について］
　引用例２記載の発明における「遅延回路１３」及び「排他的論理和回路１４」は、本願補正発明の「検出手段」における「遅延器」及び「一致検出器」に対応する構成であるから、本願補正発明の「検出手段」の具体的構成は、引用例２記載の発明の「エッヂ検出回路１８」と同様のものにすぎない。
　そして、引用例２記載の発明も、引用例１記載の発明と同様に、入力データに同期したクロックを生成するという技術分野に属するものであるので、引用例１記載の発明における「エッジ検出回路」の具体的構成として引用例２記載の発明を適用し、「入力データを所定時間遅延する遅延器と、この遅延出力と前記入力データとの一致を検出する一致検出器とを有する」ものとすることは、当業者が容易に想到し得ることであるものと認められる。
　
　そして、本願補正発明の構成によってもたらされる効果も、引用例１，２に記載の発明及び上記周知の技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　したがって、本願補正発明は、引用例１，２に記載の発明及び上記周知の技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　よって、本件手続補正は、特許法第１７条の２第４項で準用する同法第１２６条第３項の規定に違反するものであり、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成１４年１０月２４日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１４年８月２６日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「所定周期の入力クロックのＮ倍の周期を有する入力データを前記クロックをＮ分周して得られるＮ分周クロックに位相同期制御して導出する位相制御回路であって、
前記入力データの変化タイミングを検出する検出手段と、この検出タイミングに応答して初期化されつつ前記入力クロックをＮ分周する分周手段とを含み、
前記検出手段は、前記入力データを所定時間遅延する遅延器と、この遅延出力と前記入力データとの一致を検出する一致検出器とを有することを特徴とする位相制御回路。」　
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例１，２、及びその記載事項は、上記２．（２）に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記２．で検討した本願補正発明における「位相制御回路」の限定事項であるところの「所定周期の入力クロックと、前記入力クロックのＮ倍の周期を有する入力データとが別々に入力され」という要件を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の要件を付加したものに相当する本願補正発明の上記付加した他の要件が、上記周知の技術の適用により当業者が適宜に設計できる事項にすぎないものである以上、本願発明は、引用例１，２に記載の発明に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例１，２に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。