【事件の表示】
　平成　５年特許願第３１４０６５号「ＭＯＳトランジスタの製造方法」拒絶査定不服審判事件〔平成　７年　８月２２日出願公開、特開平　７−２２６５０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成５年１１月２２日の出願であって、平成１４年８月２８日付けで拒絶査定がなされ、これに対し、同年１１月２９日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．本願発明
　本願の発明は、明細書及び図面の記載からみて、平成１４年１１月２９日付けで補正された特許請求の範囲の請求項１〜１８に記載されたとおりのものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりである。
「【請求項１】　シリコン基板（９１）内に第１導電型のウェル（９２）を形成するステップと、
　熱酸化方式によりシリコン基板（９１）を酸化して第１絶縁膜（９３）を形成するステップと、
　第２導電型の不純物がドーピングされ、フィールド酸化膜形成時にストレス緩和層およびゲートとして用いられるポリシリコン膜（９４）を、フィールド酸化膜形成時にストレス緩和用パッド酸化膜およびゲート絶縁膜として用いられる第１絶縁膜（９３）上に蒸着するステップと、
　不純物がドーピングされたポリシリコン膜（９４）上に第２絶縁膜（９５）を蒸着するステップと、
　前記第２絶縁膜（９５）およびポリシリコン膜（９４）を順次パターニングしてアクティブ領域（９７）およびフィールド領域（９８）を決めるステップと、
　基板全面に第３絶縁膜（９９）を蒸着しエッチングバックしてポリシリコン膜（９４）の側面に側壁（１００）を形成するステップと、
　フィールド酸化工程を施してフィールド領域（９８）内にフィールド酸化膜（１０１）を形成するステップと、
　ポリシリコン膜（９４）上の第２絶縁膜（９５）と側壁（１００）を除去するステップと、
　前記ポリシリコン膜（９４）をパターニングしてゲート（１０３）を形成するステップと、
　シリコン基板（９１）に第２導電型の不純物をイオン注入しアニーリングして低濃度のソース／ドレーン領域（１０４）を形成するステップと、
　基板全面に第４絶縁膜（１０５）を蒸着し異方性エッチングバックしてゲート側壁（１０６）を形成するステップと、
　シリコン基板（９１）に第２導電型の不純物をイオン注入しアニーリングして高濃度のソース／ドレーン領域（１０７）を形成するステップと、
　基板全面に層間絶縁膜（１０９）を蒸着するステップと、
　層間絶縁膜（１０９）を、低圧化学蒸着法により酸化膜で蒸着し、その上に化学蒸着法によりＢＰＳＧ膜を蒸着して２層構造で形成し、エッチングして高濃度のソース／ドレーン領域（１０７）およびゲート（１０３）上にコンタクトホール（１１０），（１１１）を形成するステップと、
　金属膜を基板全面に塗布し、パターニングしてコンタクトホール（１１０）にソース／ドレーン電極（１１２）およびコンタクトホール（１１１）にゲート電極（１１３）をそれぞれ形成するステップと、
を含むことを特徴とするＭＯＳトランジスタの製造方法。」
　
３．引用例
（引用例１）
　原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である特開昭５９−７６４７２号公報（以下、「引用例１」という。）には、第３図とともに、次のとおり記載されている。
「〔実施例２〕
(i)　まず、実施例１と同様に、ｐ型のＳｉ基板１１表面にＳｉＯ２ 膜１２を形成後、閾値電圧を制御するためのリンをイオン注入し、第１の多結晶シリコン層１３、第１のＳｉ３Ｎ４膜１４を形成し、更にレジストパターン１５を形成した（第３図(a)図示）。つづいて、このレジストパターン１５をマスクとして前記Ｓｉ３Ｎ４膜１４、第１の多結晶シリコン層１３を除去してＳｉ３Ｎ４パターン１６、第１の多結晶シリコンパターン１７を形成した。次いで、前記レジストパターン１５を除去後、全面に第２の耐酸化性絶縁膜としての厚さ約１５００Åの第２のＳｉ３Ｎ４膜２５を形成した（第３図(b)図示）。この後、ＲＩＥ法により前記第２のＳｉ３Ｎ４膜２５を異方性エツチングして前記Ｓｉ３Ｎ４パターン１６、第１の多結晶シリコンパターン１５の周囲のみ残存するようにエツチング除去し、絶縁壁２６を形成した（第３図(c)図示）。
(ii)　次に、前記Ｓｉ３Ｎ４パターン１６及び絶縁壁２６をマスクとして熱酸化処理を施して厚さ約１μｍのフイールド酸化膜１８を形成した（第３図(d)図示）。つづいて、前記Ｓｉ３Ｎ４パターン１６、絶縁壁２６を除去した。以下、実施例１と同様に、全面に第２の多結晶シリコン層２０を形成しリン拡散を行なつた（第３図(e)図示）後、素子領域のゲート絶縁膜１９上にゲート電極２１を、フイールド酸化膜上に配線２２を形成し、更に素子領域の基板１１表面にｎ＋型のソース、ドレイン領域２３，２４を形成して所望のＭＯＳ型半導体装置を製造した（第３図(f)図示）。
　しかして、前述した製造方法によれは、第１の多結晶シリコンパターン１７の周囲に絶縁壁２６を設けた状態で熱酸化処理をしてフイールド酸化膜１８の形成を行なうため、熱酸化中に第１の多結晶シリコンパターン１７の周囲側面が酸化されるのを阻止することができる。その結果、全面に第２の多結晶シリコン層２０を形成後、パターニングしてゲート電極２１等を形成した際に第１の多結晶シリコンパターン１７の酸化に起因する酸化膜が残存することがなく、これを除去するための工程を省略できる。
　なお、上記実施例では、第２の多結晶シリコン層、第１の多結晶シリコンパターンへのリン拡散は第２の多結晶シリコン層の形成後に行なつたが、これに限らず、第２の多結晶シリコン層及び第１の多結晶シリコンパターンのパターニング後にリン拡散を行なつてもよい。」（第３頁右上欄第１６行〜第４頁左上欄第６行）
　また、上記の記載箇所において引用されている「実施例１」に関して、第２図とともに、次のように記載されている。
「〔実施例１〕
(i)　まず、ｐ型のＳｉ基板１１表面に熱酸化処理を施してゲート絶縁膜となる厚さ約７００ÅのＳｉＯ２ 膜１２を形成した。つづいて、このＳｉＯ２ 膜１２上から前記基板１１のチヤネル領域に閾値電圧を制御するためにｎ型の不純物例えはリンをイオン注入した。次いで、ＣＶＤ法により前記ＳｉＯ２ 膜１２上に厚さ約１５００Åの第１の多結晶シリコン層１３、耐酸化性絶縁膜としての厚さ約１５００ÅのＳｉ３Ｎ４膜１４を順次形成した。この後、このＳｉ３Ｎ４膜１４上の素子形成予定部に対応する部分に写真蝕刻法によりレジストパターン１５を形成した（第２図(a)図示）。
(ii)　次に、このレジストパターン１５をマスクとして前記Ｓｉ３Ｎ４膜１４、第１の多結晶シリコン層１３を除去してＳｉ３Ｎ４パターン１６、第１の多結晶シリコンパターン１７を夫々形成した後、レジストパターン１５を除去した（第２図(b)図示）。」（第２頁左下欄第６行〜第２頁右下欄第５行）
「・・・前記多結晶シリコンパターン１７で素子形成予定部に対応するＳｉＯ２ 膜１２部分の表面を覆つた状態でフイールド酸化膜１８を形成する。従つて、従来のようにＳｉ３Ｎ４パターンに直接接触するＳｉＯ２ 膜に欠陥が生じたり、ホワイトリボンが生ずるのを阻止できるとともに、ゲート絶縁膜１９となるＳｉＯ２ 膜１２上に前記多結晶シリコンパターン１７が形成されているため、該ＳｉＯ２ 膜１２への熱的、機械的ストレスを解消できる。」（第３頁左上欄第１２行〜第３頁右上欄第１行）
　よって、引用例１には、
「ｐ型のＳｉ基板表面に熱酸化処理を施してＳｉＯ２ 膜を形成するステップと、
　フィールド酸化膜形成時に熱的、機械的ストレスを解消でき、また、ゲート電極として用いられる第１の多結晶シリコン層を、ゲート絶縁膜として用いられる前記ＳｉＯ２ 膜上にＣＶＤ法により形成するステップと、
　前記第１の多結晶シリコン層上に第１のＳｉ３Ｎ４膜をＣＶＤ法により形成するステップと、
　素子形成予定部に対応するレジストパターンをマスクとして、前記第１のＳｉ３Ｎ４膜、第１の多結晶シリコン層を除去して、Ｓｉ３Ｎ４パターンおよび第１の多結晶シリコンパターンを形成するステップと、
　全面に第２のＳｉ３Ｎ４膜を形成し異方性エッチングして前記第１の多結晶シリコンパターンの周囲に絶縁壁を形成するステップと、
　熱酸化処理を施してフィールド酸化膜を形成するステップと、
　前記Ｓｉ３Ｎ４パターンと前記絶縁壁を除去するステップと、
　全面に第２の多結晶シリコン層を形成し、リン拡散を行うステップと、
　前記第２の多結晶シリコン層および前記第１の多結晶シリコンパターンをパターニングしてゲート電極を形成するステップと、
　前記シリコン基板にｎ型のソース／ドレーン領域を形成するステップと、
を含むＭＯＳトランジスタの製造方法。」（以下、「引用発明」という。）
が記載されている。
　
（引用例２）
　原査定において拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平３−１０８３４０号公報（以下、「引用例２」という。）には、第２図とともに、次のとおり記載されている。
「第２図(f)参照；次いで、フィールド絶縁膜４およびゲート電極６をマスクにしてゲート絶縁膜５を透過させて燐（Ｐ＋）（または砒素（Ａｓ＋））からなるｎ型不純物イオンを低濃度に注入する。
　第２図(g)参照；次いで、全面にＣＶＤ法によって厚いＣＶＤＳｉＯ２膜７を成長する。注入後におこなわれる熱処理のために注入イオンが活性化され、浅い接合をもった低濃度なｎ−型のソース領域８およびドレイン領域９が画定される。
　第２図(h)参照；次いで、弗素系ガスを用いたリアクティブイオンエッチング（ＲＩＥ）によって上面から垂直に異方性エッチングし、そのエッチング量を調整してゲート電極６の周囲側部にのみＣＶＤＳｉＯ２膜７を残存させる。この側部に残存させたＣＶＤＳｉＯ２膜をサイドウオール（側壁）７′と称している。このエッチングの際に、ゲート絶縁膜５の一部５′もエッチングされる。
　第２図(i)参照；次いで、フィールド絶縁膜４，ゲート電極６およびサイドウオール７′をマスクにして、再度酸化することで形成した絶縁膜１５を透過させてＡｓ＋（またはＰ＋）からなるｎ型不純物イオンを高濃度に注入する。ここに、絶縁膜１５を透過させてイオン注入するのはシリコン基板にイオン注入によるダメージを与えないためである。
　第２図(j)参照；次の本図は高濃度に注入されたｎ型不純物イオンが活性化されて高濃度なｎ型のソース領域１８およびドレイン領域１９が画定された状態を示しており、後工程の熱処理によってソース領域１８およびドレイン領域１９が画定されるが、ここに図示したものである。このようにして、ＬＤＤ形素子はゲート電極６とｎ型ソース領域１８，ｎ型ドレイン領域１９との間にゲート電極に近接したｎ−型のソース領域８，ドレイン領域９を介在させ、これをホットエレクトロン発生を抑止する電界緩和層としているものである。
　第２図(k)参照；最後に、カバー絶縁膜または層間絶縁膜として燐シリケートガラス（ＰＳＧ）膜１０を被覆し、それに窓あけして配線電極１１を形成する。」（第２頁右下欄第１０行〜第３頁右上欄第８行）
　
（引用例３）
　原査定において拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平３−１２４０５８号公報（以下、「引用例３」という。）には、第１図とともに、次のとおり記載されている。
「・・・素子形成領域１２上のゲート電極４１上に設けられたＣＶＤシリコン酸化膜５１上及び素子分離領域２１上にはＣＶＤシリコン酸化膜１０１とＢＰＳＧ１０２の積層膜から成る層間絶縁膜１０が形成されている。また、素子形成領域１２上のソース／ドレイン領域６１，６２上の層間絶縁膜１０間ははコンタクト孔が設けられ、不純物がドーピングされた多結晶シリコン膜あるいはアルミニウムやポリサイドなど所望の配線１２が形成されている。」（第４頁左下欄第１３行〜第４頁右下欄第２行）
　
４．対比・判断
　本願発明と引用発明とを対比する。
　
　引用発明の「第１の多結晶シリコン層」及び「第１の多結晶シリコンパターン」は、本願発明の「ポリシリコン膜」及びパターニングされた後の「ポリシリコン膜」にそれぞれ相当する。
　引用発明の「ｐ型」、「ｎ型」は、それぞれ、本願発明の「第１導電型」、「第２導電型」に相当し、また、リン拡散された多結晶シリコン層は「ｎ型」になるので、引用発明の「ゲート電極」を構成する「多結晶シリコン層」も、本願発明の「ポリシリコン膜」と同様の「第２導電型の不純物がドーピングされ」たものとなっている。
　引用発明の「第１の多結晶シリコンパターンの周囲に絶縁壁を形成する」ことは、本願発明の「ポリシリコン膜の側面に側壁を形成すること」に相当する。
　引用発明の「素子形成予定部」は、本願発明の「アクティブ領域」に相当し、「アクティブ領域」以外の部分、すなわちフィールド酸化膜を形成する領域が「フィールド領域」であることは自明である。
　引用発明の「ＣＶＤ法により形成する」ことは、本願発明の「蒸着する」ことに包含されるものである。
　引用発明の「異方性エッチング」は、本願発明の「異方性エッチングバック」に相当する。
　引用発明の「熱酸化処理を施してフィールド酸化膜を形成する」ことは、本願発明の「フィールド酸化工程を施してフィールド領域内にフィールド酸化膜を形成する」ことと技術的に同等のものである。
　引用発明の「熱的、機械的ストレスを解消でき」る「第１の多結晶シリコン層」は、本願発明の「ストレス緩和層」に相当し、また、引用発明の「ゲート絶縁膜」も、本願発明と同様に「フィールド酸化膜形成時にストレス緩和用パッド酸化膜」としての機能を有することは自明である。
　
　したがって、本願発明と引用発明とは、
「熱酸化方式によりシリコン基板に第１絶縁膜を形成するステップと、
　フィールド酸化膜形成時にストレス緩和層およびゲートとして用いられるポリシリコン膜を、フィールド酸化膜形成時にストレス緩和用パッド酸化膜およびゲート絶縁膜として用いられる第１絶縁膜上に蒸着するステップと、
　ポリシリコン膜上に第２絶縁膜を蒸着するステップと、
　前記第２絶縁膜およびポリシリコン膜を順次パターニングしてアクティブ領域およびフィールド領域を決めるステップと、
　基板全面に第３絶縁膜を形成しエッチングバックしてポリシリコン膜の側面に側壁を形成するステップと、
　フィールド酸化工程を施してフィールド領域内にフィールド酸化膜を形成するステップと、
　ポリシリコン膜上の第２絶縁膜と側壁を除去するステップと、
　前記ポリシリコン膜をパターニングしてゲートを形成するステップと、
　シリコン基板に第２導電型のソース／ドレーン領域を形成するステップと、
を含むＭＯＳトランジスタの製造方法。」
である点で一致し、次の点で相違する。
　
（相違点１）
　本願発明においては、「シリコン基板内に第１導電型のウェルを形成する」のに対して、引用発明においては、Ｓｉ基板自体がｐ型であり、ウェルを形成していない点。
（相違点２）
　本願発明においては、「第２導電型の不純物がドーピングされ」た「ポリシリコン膜を」「第１絶縁膜上に蒸着」し、その後、「前記ポリシリコン膜をパターニングしてゲートを形成する」のに対して、引用発明においては、不純物がドーピングされていない第１の多結晶シリコン層をＳｉＯ２膜上にＣＶＤ法により形成し、その後、第１の多結晶シリコンパターン上の全面に第２の多結晶シリコン層を形成しリン拡散をおこなった後、ゲート電極を形成する点。
（相違点３）
　本願発明においては、「第３絶縁膜を蒸着し」ているのに対して、引用発明においては、第２のＳｉ３Ｎ４膜をどのように形成するのか不明である点。
（相違点４）
　本願発明においては、「シリコン基板に第２導電型の不純物をイオン注入しアニーリングして低濃度のソース／ドレーン領域を形成するステップと、基板全面に第４絶縁膜を蒸着し異方性エッチングバックしてゲート側壁を形成するステップと、シリコン基板に第２導電型の不純物をイオン注入しアニーリングして高濃度のソース／ドレーン領域を形成するステップと」を有し、かつ、「層間絶縁膜を」「エッチングして高濃度のソース／ドレーン領域およびゲート上にコンタクトホールを形成するステップと、金属膜を基板全面に塗布し、パターニングしてコンタクトホールにソース／ドレーン電極およびコンタクトホールにゲート電極をそれぞれ形成するステップと」を有しているのに対して、引用発明においては、ｎ＋型のソース、ドレイン領域を形成し、また、該ソース、ドレイン領域を形成した以降の工程が不明である点。
（相違点５）
　本願発明においては、「基板全面に層間絶縁膜を蒸着するステップと、層間絶縁膜を、低圧化学蒸着法により酸化膜で蒸着し、その上に化学蒸着法によりＢＰＳＧ膜を蒸着して２層構造で形成し」ているのに対して、引用発明においては、かかる構成を有していない点。
　
  以下、上記の相違点について検討する。
（相違点１について）
　ＭＯＳトランジスタを製造する際に、シリコン基板内に第１導電型（ｐ型）のウェルを形成することは、当該技術分野において周知の技術的事項である（必要であれば、「ＭＯＳ　ＬＳＩ　製造技術」、１版１刷、日経マグロウヒル社、昭和６０年６月２０日、ｐ．４０−４６を参照されたい。）から、引用発明のｐ型のＳｉ基板に代えて、シリコン基板内に第１導電型（ｐ型）のウェルを形成したものを用いることは、当業者が適宜なし得た単なる設計変更にすぎない。
　
（相違点２について）
　相違点２については、（ａ）「ポリシリコン膜」に「第２導電型の不純物」をドーピングするステップが異なる点と、（ｂ）「ゲートを形成するステップ」の内容が異なる点に分けて検討する。
　まず、（ｂ）に関し、本願発明においては、「前記ポリシリコン膜をパターニングしてゲートを形成する」のに対して、引用発明においては、第１の多結晶シリコンパターン上の全面に第２の多結晶シリコン層を形成した後、ゲート電極を形成しているが、これは、引用発明においては、ゲート電極を形成するのと同時にフィールド酸化膜上に前記第２の多結晶シリコン層のみから構成される配線を形成するためである。
　そして、多結晶シリコン層からなるゲート電極と配線とを同時に形成するという構成は当業者が必ず採用しているというものではなく、引用発明において、配線を同時に形成しない場合に、第１の多結晶シリコンパターンのみをそのままパターニングしてゲート電極となすように変更する程度のことは、当業者であれば、容易に想起し得たものである。
　また、（ａ）に関し、引用発明において、上記のように第２の多結晶シリコン層を用いないようにした場合、第１の多結晶シリコン層にどの時点で不純物をドーピングするかは、当業者が任意に選択し得る単なる設計的事項にすぎず、かつ、不純物をドーピングしながら多結晶シリコン層を形成することは当該技術分野における慣用技術である（必要であれば、「電子材料シリーズ　ＶＬＳＩの薄膜技術」、丸善株式会社、昭和６１年９月３０日、ｐ．７８−８０を参照されたい。）。
　
（相違点３について）
　引用発明において、第２のＳｉ３Ｎ４膜と同じ材料からなる第１のＳｉ３Ｎ４膜はＣＶＤ法により形成されており、これは蒸着することに包含されるものであるから、第２のＳｉ３Ｎ４膜を蒸着により形成することは、当業者が適宜選択し得た単なる設計的事項にすぎない。
　
（相違点４について）
　ＭＯＳトランジスタのソース／ドレイン領域を、シリコン基板に第２導電型の不純物をイオン注入しアニーリングして低濃度のソース／ドレイン領域を形成するステップと、基板全面に絶縁膜を蒸着し異方性エッチングバックしてゲート側壁を形成するステップと、シリコン基板に第２導電型の不純物をイオン注入しアニーリングして高濃度のソース／ドレイン領域を形成するステップとにより、ＬＤＤ構造として形成すること、さらに、層間絶縁膜をエッチングして高濃度のソース／ドレイン領域およびゲート上にコンタクトホールを形成するステップと、コンタクトホールにソース／ドレイン電極およびコンタクトホールにゲート電極をそれぞれ形成するステップとにより電極を形成することは、引用例２にも記載されているように当該技術分野における周知の技術的事項であり、また、コンタクトホールに、ソース／ドレイン電極等を形成するにあたり、Ａｌ膜等の金属膜を基板全面に形成してパターニングすることも当該技術分野における慣用技術である（必要であれば、「ＭＯＳ　ＬＳＩ　製造技術」、１版１刷、日経マグロウヒル社、昭和６０年６月２０日、ｐ．４０−４６を参照されたい。）から、これらの技術を引用発明におけるソース、ドレイン領域の形成及びその後の工程に用いることは当業者が適宜なし得たものである。
　
（相違点５について）
　引用例３には、ＭＯＳトランジスタの層間絶縁膜を、ＣＶＤシリコン酸化膜とＢＰＳＧの積層膜で構成することが記載されており、これは、本願発明の「層間絶縁膜を、化学蒸着法により酸化膜で蒸着し、その上にＢＰＳＧ膜を形成して２層構造で形成」することに相当し、また、酸化膜の化学蒸着法として「低圧化学蒸着法」、ＢＰＳＧ膜の形成法として「化学蒸着法」を用いることは、いずれも当該技術分野において周知の技術的事項である（必要であれば、「電子材料シリーズ　ＶＬＳＩの薄膜技術」、丸善株式会社、昭和６１年９月３０日、ｐ．８４−９１を参照されたい。）。
　そして、引用発明において、ソース、ドレイン領域の形成後に層間絶縁膜を形成することは自明の構成であり、その層間絶縁膜を、「低圧化学蒸着法により酸化膜で蒸着し、その上に化学蒸着法によりＢＰＳＧ膜を蒸着して２層構造で形成」することは、当業者が適宜なし得たものである。
　
　以上のとおり、各々の相違点に当業者が格別の発明力を要したとは認められず、かつ、それらの相違点の組み合わせにより、付加的な効果が生じるものとも認められない。
　したがって、本願発明は、引用例１〜３に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、本願は、請求項２〜１８に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおりに審決する。