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　平成　４年特許願第３５５１４９号「不揮発性半導体メモリ」拒絶査定不服審判事件〔平成　５年１０月２９日出願公開、特開平　５−２８２８８２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯・本願発明
　本願は、特許法第４２条の２に基づく優先権主張を伴う平成４年１２月１７日（優先日、平成３年１２月１９日）の出願であって、その請求項１に係る発明（以下「本願発明」という。）は、平成１５年２月１８日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。なお、「記カラムアドレスが」の記載は、「前記カラムアドレスが」の明らかな誤記と認められるので、訂正した。
「ほぼマトリクス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに複数のデータレジスタに転送し、それらのデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性半導体メモリにおいて、
　外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、
　前記アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段と、
　前記データレジスタからの１ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段と、
　前記読み出し手段により前記転送が行われている間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力手段と、
　前記データレジスタに接続されたバスと、
　前記バスに接続された出力バッファと、
を備え、
　前記アドレスはカラムアドレスとロウアドレスとを含み、
　前記読み出しクロック信号の第１の論理状態において前記出力バッファがイネーブルされ、
　前記読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、
　前記アドレス制御手段により、このカラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、
　前記カラムアドレスがページ内の最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始させることを特徴とする不揮発性半導体メモリ。」
　
　
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用された、特開昭５９−５６２７６号公報（以下「引用例１」という。）には、図面と共に以下の記載がなされている。
　
（ア）「１． 複数個のメモリセルがマトリックス状に配設されてなるメモリセルアレイと、アドレス信号が入力され上記メモリセルアレイ内から一つのビツトを選択するためのデコーダ回路と、初期設定可能な内部アドレス発生回路と、外部から供給される制御信号に基づいて上記内部アドレス発生回路を動作させる信号および発生される内部アドレス信号または外部から供給される外部アドレス信号のいずれか一方を上記デコーダ回路に供給させる信号を形成するための内部信号発生回路と、少なくともデータ出力機能を有する入出力回路とを備え、連続的に変化される内部アドレス信号が上記内部アドレス発生回路より発生されて、この内部アドレス信号によって所望のデータ群が少なくとも読み出されるようにされてなることを特徴とする半導体記憶装置。」（第１頁左下欄第４行〜同頁同欄第１９行）
　
（イ）「この発明は、半導体記憶装置に関する。
　従来のＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ（リード・オンリ・メモリ）は、データの読出しあるいは書込みの際に、外部からアドレス信号を供給して１ビットずつあるいは１バイト（８ビット）のような所定のビット数のデータ群ごとに、読出し、書込みを行なうようにされていた。」（第１頁右下欄第１６行〜第２頁左上欄第３行）
　
（ウ）「 次に、本発明の他の実施例を第５図を用いて説明する。
  この実施例は、センスアンプ８の次段にバッファレジスタ９を設けることにより、読出し動作の高速化を図ったものである。」（第５頁左上欄第１１行〜同頁同欄第１５行）
　
（エ）「スイッチ回路６ａ,６ｂは内部信号発生回路４から出力される制御信号φｓによって、アドレスバッファ回路２ａ，２ｂの出力信号またはカウンタ５ａ，５ｂの出力を選択的にＸデコーダ３ａとＹデコーダ３ｂに供給するようにされている。カウンタ５ａはカウンタ５ｂからのキャリーＣＲによつてカウントアップされるようにされている。
　第５図の実施例の回路では、シリアルアクセスモード時にメモリセルアレイ１内のデータを、第４図（Ｃ）に示すように、所望の行から所望の行まで連続的に読み出すことができる。」（第５頁右上欄第７行〜同頁同欄第１８行）
　
（オ）「しかして、シリアルアクセスモード時には、内部信号発生回路４からの制御信号φｃによって、ＣＰＵ等から供給される先頭アドレスを示すアドレス信号Ａｘｉがカウンタ５ａに取り込まれる。そして、内部制御信号φｓによってスイッチ回路６ａが切り換えられて、アドレスバッファ２ａの出力信号が遮断されて、カウンタ５ａの出力がＸデコーダ３ａに供給される。その結果、先頭アドレスを含む一行のデータがセンスアンプ８に読み出される。読み出された一行分のデータは全ビット同時に、バッファレジスタ９に転送される。」（第５頁左下欄第１０行〜同頁同欄第２０行）
　
（カ）「一方、カウンタ５ｂは、内部信号発生回路４から供給されるクロックＣによってカウントアップされる。このカウンタ５ｂの出力を受けてＹデコーダ３ｂがバッファレジスタ９に保持されているデータを１ビットずつ順次出力させる。」（第５頁左下欄第２０行〜同頁右下欄第５行）
　
（キ）「読み出すべき最初の行、以降の行のデータの読み出しは、例えば、前の行のデータがバッファレジスタ９に転送され、カウンタ５ｂがカウントアップされ始めた後、カウンタ５ｂが完全にオーバーフローする前に、カウンタ５ｂからカウンタ５ａにキヤリーが送られてカウンタ５ａが一だけカウントアップされるようにすればよい。これによって、バッファレジスタ９の読出しが終了する前に、次の行のワード線が駆動されて、データがセンスアンプ８に読み出されているようにされる。」（第５頁右下欄第１５行〜第６頁左上欄第４行）
　
　そして、引用例１において、メモリセルに記憶されたデータをシリアルに読み出すためには、「バッファレジスタ（９）」からの１行分のデータ出力の終了後に、「センスアンプ（８）」により読み出されたメモリセルのデータを「バッファレジスタ（９）」に転送する、読み出し手段は当然備えられているものと認められる。
　
　また、引用例１において、「Ｙデコーダ（３ｂ）」に供給されるアドレス信号が行内の最終のアドレスに達すると「Ｘデコーダ（３ａ）」に供給されるアドレス信号をインクリメントし、「Ｙデコーダ（３ｂ）」に供給されるアドレス信号を次の行内の先頭のアドレスに設定していることは明らかである。
　
　したがって、上記引用例１には、
『ほぼマトリックス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに「バッファレジスタ（９）」に転送し、その「バッファレジスタ（９）」内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、行読み出し可能な半導体記憶装置において、
　外部から入力されるＸ方向の「読み出すべき先頭アドレスを示すアドレス信号」を記憶する「カウンタ（５ａ）」と、
　Ｙ方向の先頭のアドレスをアドレス信号として「Ｙデコーダ（３ｂ）」に供給し、前記「Ｙデコーダ（３ｂ）」に供給されるアドレス信号を「クロック（Ｃ）」に応答してインクリメントする「カウンタ（５ｂ）」と、
　前記「バッファレジスタ（９）」からの１行分のデータ出力の終了後に、前記メモリセルのデータを前記「バッファレジスタ（９）」に転送する、読み出し手段と、
　前記「バッファレジスタ（９）」に接続された「入出力バッファ（７）」と、
を備え、
　前記「クロック（Ｃ）」の一連の遷移のうち、先頭の遷移に応答して前記「先頭アドレス」の行におけるＹ方向の先頭のアドレスのメモリセルに格納されたデータを出力し、
　前記「カウンタ（５ｂ）」により、前記「Ｙデコーダ（３ｂ）」に供給されるアドレス信号を前記「クロック（Ｃ）」に応答して順次インクリメントし、
　前記「Ｙデコーダ（３ｂ）」に供給される前記アドレス信号が行内の最終のアドレスに達すると前記「Ｘデコーダ（３ａ）」に供給される前記アドレス信号をインクリメントし、かつ、前記「Ｙデコーダ（３ｂ）」に供給される前記アドレス信号を次の行内の先頭のアドレスに設定して、この次の行のデータ読み出しを開始させることを特徴とする不揮発性半導体メモリ。』との発明（以下「引用例１記載発明」という）が記載されている。
　
　また、原査定の拒絶の理由に引用された、特開平３−５８３８４号公報（以下「引用例２」という。）には、図面とともに、以下の記載がなされている。
（ア）「メモリアレイＭＡＲＹを構成するワード線は、特に制限されないが、ＸアドレスデコーダＸＤに統合され、択一的に選択状態とされる。
　ＸアドレスデコーダＸＤには、先頭ＸアドレスバッファＸＢＳから、８ビットの内部アドレス信号ｘ０〜ｘ７が供給される。」（第３頁右下欄第７行〜同頁同欄第１２行）
　
（イ）「ＹアドレスデコーダＹＤには、特に制限されないが、先頭ＹアドレスバッファＹＢＳから８ビットの内部アドレス信号ｙ０〜ｙ７が供給される。」（第４頁左上欄第１４行〜同頁同欄第１６行）
　
（ウ）「データ入出力端子Ｄ０〜Ｄ７には、特に制限されないが、アドレスセットサイクルにおけるチップイネーブル信号ＣＥ￣のロウレベル変化に先立って、まず先頭Ｘアドレスｘｓａが供給され、アドレスセット信号ＡＳ￣の第２ないし第４のロウレベル変化に同期して、最終Ｘアドレスｘｅａ及び先頭Ｙアドレスｙｓａ及び最終Ｙアドレスｙｅａが順次時分割的に供給される。」（第５頁右下欄第１９行−第６頁左上欄第６行）
　
（エ）「したがって、まずタイミング信号φｘｓが一時的にハイレベルとされることで、先頭Ｘアドレスｘｓａが先頭ＸアドレスバッファＸＢＳに取り込まれ、続いてタイミング信号φｘｓが一時的にハイレベルとされることで、最終Ｘアドレスｘｅａが最終ＸバッファＸＢＥに取り込まれる。さらに、タイミング信号φｙａが一時的にハイレベルとされることで、先頭Ｙアドレスｙｓａが先頭ＹアドレスバッファＹＢＳに取り込まれ、タイミング信号φｙｅが一時的にハイレベルとされることで、最終Ｙアドレスｙｅａが最終アドレスバッファＹＢＥに取り込まれる。」（第６頁左上欄第１３行〜同頁右上欄第４行）
　
（オ）「これにより、まず先頭Ｘアドレスｘｓａ及び先頭Ｙアドレスｙｓａにより指定されるアドレスの８ビットの記憶データ（ｘｓａ・ｙｓａ）が読み出され、データ入出力端子Ｄ０〜Ｄ７を介して送出される。」（第６頁左下欄第１２行〜同頁同欄第１６行）
　
（カ）「以下、上記のようなシリアル読み出し動作と先頭ＸアドレスバッファＸＢＳ及び先頭ＹアドレスバッファＹＢＳの歩進動作が繰り返される。」（第７頁左上欄第１４行〜同頁同欄第１６行）
　
　したがって、上記引用例２には、
「メモリアレイにおいて、シリアル読み出しの際に、外部から、先頭Ｘアドレス及び先頭Ｙアドレスを入力して、それぞれ、先頭Ｘアドレスバッファ及び先頭Ｙアドレスバッファに記憶させ、まず先頭Ｘアドレスと先頭Ｙアドレスにより指定されるアドレスに記憶されたデータを読み出す」との発明が記載されている。
　
　また、原査定の拒絶の理由に引用された、特開平２−９４１９８号公報（以下「引用例３」という。）には、図面とともに、以下の記載がなされている。
　
（ア）「本発明は、電荷蓄積層と制御ゲートを有するＭＯＳトランジスタ構造のメモリセルを用いて構成された電気的書替え可能な不揮発性半導体メモリ装置（Ｅ２ＰＲＯＭ）に関する。」（第１頁右下欄第１６行〜同頁同欄第１９行）
　
（イ）「Ｒ／Ｂ￣は、Ｒeady／Ｂusy￣信号であり、書込み中はこれが“Ｌ”レベルとなって外部に書込み中であることを知らせる。」（第４頁右下欄第１６行〜同頁同欄第１８行）
　
（ウ）「第７図は、読出し動作を説明するためのタイミング図である。チップ・イネーブルＣＥ￣が“Ｈ”レベルから“Ｌ”レベルになる時にアドレスが取り込まれる。書込み時一括してＥ２ＰＲＯＭに書き込まれたデータは、書込み時に入力した順と同じ順序でシリアル・アウトプット・カウンタＳＯＣが“Ｌ”レベルから“Ｈ”レベルになる時に一つずつ出力される。Ｒ／Ｂ￣はメモリセルから５１２×４個のデータをシフトレジスタ１６に転送する時間“Ｌ”レベルになり、出力待ちを外部に知らせる。」（第５頁左上欄第２０行〜同頁右上欄第１０行）
　
　したがって、上記引用例３には、
「不揮発性半導体メモリ装置において、メモリセルから読み出したデータをシフトレジスタに転送している間、メモリへのアクセス不可を示すために、特定の論理状態（“Ｌ”レベル）のＲeady／Ｂusy￣信号を外部に出力するＲeady／Ｂusy￣信号出力手段を設ける」との発明が記載されている。
　
　
３．本願発明と引用例１記載発明との対比
　本願発明と引用例１記載発明とを対比すると、リード・オンリ・メモリは一般的に不揮発半導体メモリであるので、引用例１の上記摘記事項（イ）の「ＲＯＭ（リード・オンリ・メモリ）」の記載からみて、引用例１記載発明の「半導体記憶装置」に不揮発性半導体メモリも含まれることは明らかであるので、引用例１記載発明の「半導体記憶装置」は、本願発明の「不揮発性半導体メモリ」に相当する。
　また、上記摘記事項（カ）の「一方、カウンタ５ｂは、内部信号発生回路４から供給されるクロックＣによつてカウントアップされる。このカウンタ５ｂの出力を受けてＹデコーダ３ｂがバッファレジスタ９に保持されているデータを１ビットずつ順次出力させる。」ことを実現するためには、「バッファレジスタ（９）」が、データの各ビットを保持する複数のレジスタから構成されていることは明らかであるので、引用例１記載発明の「バッファレジスタ（９）」は本願発明の「複数のデータレジスタ」に相当する。
　また、引用例１記載発明の「カウンタ（５ａ）」は、外部から入力される読み出すべき行の先頭アドレスを記憶しているので、本願発明の「アドレス入力手段」に相当する。
　また、引用例１記載発明の「クロック（Ｃ）」は、読み出しのための制御を行っているので、本願発明の「読み出しクロック信号」に相当しているものと認められる。
　また、引用例１記載発明の「カウンタ（５ｂ）」は、読み出しクロック信号に応答してＹ方向のアドレスをインクリメントする機能を有しているので、本願発明の「アドレス制御手段」に相当する。
　また、引用例１記載発明の「入出力バッファ（７）」は、出力機能を有しているので、本願発明の「出力バッファ」に相当する。
　また、引用例１記載発明の「Ｘデコーダ（３ａ）」及び「Ｙデコーダ（３ｂ）」に供給されるアドレス信号は、ロウ方向のアドレス及びカラム方向のアドレスを決定しているので、それぞれ本願発明の「ロウアドレス」及び「カラムアドレス」に相当する。
　また、本願明細書の【００１８】段落の「ページアドレス（ロウアドレス）」の記載からみて、「ページ」と「ロウ」と同等であると認められるので、引用例１記載発明の「行」は、本願発明の「ページ」に相当する。
　
　これらの事項を考慮すると、本願発明と引用例１記載発明は、
「ほぼマトリクス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに複数のデータレジスタに転送し、それらのデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性半導体メモリにおいて、
　外部から入力されるロウ方向の読み出しスタート番地を記憶するアドレス入力手段と、
　カラムアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段と、
　前記データレジスタからの１ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段と、
　前記データレジスタに接続された出力バッファと、
を備え、
　前記読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、
　前記アドレス制御手段により、カラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、
　前記カラムアドレスがページ内の最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始させることを特徴とする不揮発性半導体メモリ。」
である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明では、外部から、ロウ方向及びカラム方向の読み出しのスタート番地が入力され、読み出しのスタート番地のロウ方向とカラム方向の両方のスタート番地を外部から設定するのに対し、引用例１記載発明では、外部から、ロウ方向の読み出しのスタート番地が入力されるが、カラム方向の読み出しのスタート番地が入力されないので、カラム方向の読み出しのスタート番地を外部から設定できない点。
　
［相違点２］
　本願発明では、読み出し手段により、メモリセルのデータをデータレジスタに転送している間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力手段を備えているのに対して、引用例１記載発明では、このような手段が設けられていない点。
　
［相違点３］
　本願発明では、データレジスタにバスが接続され、そのバスに出力バッファが接続されているのに対し、引用例１記載発明では、データレジスタと出力バッファは接続されているが、それらの間にバスが接続されているか明記されていない点。
　
［相違点４］
　本願発明では、読み出しクロック信号の第１の論理状態において出力バッファがイネーブルされるよう構成されているのに対して、引用例１記載発明では、読み出しクロック信号の第１の論理状態において出力バッファがイネーブルされるようには構成されていない点。
　
　
４．相違点についての当審の判断
　まず、上記相違点１について検討すると、引用例２に記載された発明の「先頭Ｘアドレス及び先頭Ｙアドレス」、「先頭Ｘアドレスバッファ及び先頭Ｙアドレスバッファ」、「メモリアレイ」は、本願発明の「読み出しのスタート番地」、「アドレス入力手段」、「半導体メモリ」に相当し、「メモリアレイにおいて、シリアル読み出しの際に、外部から、先頭Ｘアドレス及び先頭Ｙアドレスを入力して、それぞれ、先頭Ｘアドレスバッファ及び先頭Ｙアドレスバッファに記憶させ、まず先頭Ｘアドレスと先頭Ｙアドレスにより指定されるアドレスに記憶されたデータを読み出す」という引用例２に記載された発明を引用例１記載発明に適用することに阻害要因はないので、引用例１記載発明において、引用例２に記載された発明を適用して、ロウ方向の読み出しスタート番地だけでなくカラム方向の読み出しスタート番地も外部からアドレス入力手段に記憶できるようにし、カラム方向の読み出しスタート番地もそのアドレス入力手段に入力して記憶させ、外部から、ロウ方向の読み出しスタート番地及びカラム方向の読み出しスタート番地の両方を設定するようにして、本願発明のように構成することは、当業者が容易に想到し得る程度のものと認められる。
　
　次に、上記相違点２について検討すると、引用文献３に記載された発明の「特定の論理状態のＲeady／Ｂusy￣信号」は本願発明の「ビジー信号」に相当し、「不揮発性半導体メモリ装置において、メモリセルから読み出したデータをシフトレジスタに転送している間、メモリへのアクセス不可を示すために、特定の論理状態のＲeady／Ｂusy￣信号を外部に出力する手段を設ける」という引用文献３に記載された発明を引用文献１記載発明に適用することに阻害要因はないので、引用例１記載発明において、引用例３に記載された発明を適用して、読み出し手段により、メモリセルのデータをデータレジスタに転送している間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力手段を設けて、本願発明の構成とすることは、当業者が容易に想到し得る程度のものと認められる。
　
　次に、相違点３について検討すると、バスによりデータを伝送することは周知の技術であるので、引用例１記載発明において、データレジスタと出力バッファの間にバスを接続して、本願発明の構成とすることは、当業者が容易に想到し得る程度のものと認められる。
　
　次に、上記相違点４について検討すると、半導体メモリにおいて、データをシリアルに読み出すためにカラムアドレスをカウントアップする信号に同期して、前記信号の特定の論理状態において、出力バッファをイネーブルすることは、周知技術である（例えば、特開昭６２ー７１０９５号公報の第６頁左下欄の記載、あるいは、特開昭６３−３９１９５号公報第１図又は第３図の記載を参照。）から、引用例１記載発明において、上記周知技術を適用して、カラムアドレスをカウントアップする読み出しクロック信号の第１の論理状態において出力バッファをイネーブルされるようにして、本願発明の構成とすることは、当業者が容易に想到し得る程度のものと認められる。　
　
　そして、本願発明の奏し得る作用効果は、引用例１、引用例２及び引用例３に記載された発明及び上記周知技術から、当業者が容易に予測し得る程度
のものと認められる。
　
　
５．むすび　
　以上のとおりであるから、本願発明は、引用例１、引用例２及び引用例３に記載された発明及び上記周知技術から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。