【事件の表示】
　平成　７年特許願第２０９６５５号「シンクロナスＤＲＡＭ」拒絶査定不服審判事件〔平成　９年　３月　７日出願公開、特開平　９−　６３２６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願は、平成７年８月１７日の出願であって、その請求項１に係る発明（以下「本願発明」という。）は、平成１２年１１月９日付け手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次の事項により特定されるものである。
　「外部クロック信号に同期して動作するシンクロナスＤＲＡＭにおいて、
　入力信号を受け、第１の期間信号処理を実行し、出力ノードに第１の出力信号を出力する第１のパイプと、
　前記出力ノードに接続され、制御信号に応答して転送信号を出力する転送状態になる転送ゲートと、
　前記転送信号を受け、信号処理を前記第１のパイプと同時に実行する第２のパイプと、
　前記第１の出力信号が前記転送ゲートで停止することなく前記第２のパイプへ転送されるように、前記第１の期間より短い前記転送状態を有する前記制御信号を生成する転送ゲート制御回路とを備えることを特徴とするシンクロナスＤＲＡＭ。」
　
２．引用例
　
　これに対して、原査定の拒絶の理由に引用された特開平６−２１５５７５号公報（以下「引用例」という。）には、図面とともに、次の事項が記載されている。
　
（１）「外部から供給される一定周期のクロック信号を使用すると共に、アドレスによって指定されるメモリセルからデータを読出すためにセンスアンプを有する半導体メモリ装置において、
　前記クロック信号を基に、論理状態の変化を２以上の異なる時点で設定可能な制御信号を発生するための２つ以上の遅延手段と、
　制御信号の発生に関与する遅延手段の数を選択信号に応じて選択して制御信号の論理状態の変化時点を設定する選択手段と、
　該制御信号に応じて、センスアンプから出力されるデータが入力されるデータ出力バッファと、を備えていることを特徴とする半導体メモリ装置。」（請求項６）
（２）「本発明は半導体メモリ装置に関し、特に、外部から印加される一定周期のクロック信号を使用する半導体メモリ装置のデータ出力バッファに関するものである。」（段落【０００１】）
（３）「ダイナミックＲＡＭ等の半導体メモリ装置の開発は・・・高性能ダイナミックＲＡＭ（high-performanceＤＲＡＭ）においては、中央処理装置から供給されるクロックに同期させて読出及び書込動作を制御する方向に進めるのが望ましい。」（段落【０００８】）
（４）「図１は、図２に示すようなデータ出力バッファを制御するための本発明に係る制御回路の一例を示す回路図である。この図１に示すように、本発明による制御回路１００は、チップの外部から印加されるシステムクロック信号ＳＣを入力とするパルス成形部１０と、パルス成形部１０の出力を所定時間遅延させる第１遅延部２０と、パルス成形部１０及び第１遅延部２０からの２つの出力を、選択信号としての列アドレス組合せ信号ＣＬ２により制御される伝送ゲートＴＧ１及びＴＧ２を介することで、いずれか一方を選択的に伝送する選択部３０と、選択部３０の出力を所定時間遅延させて、データ出力バッファに供給される制御信号ＳＣＤＯを発生する第２遅延部３５とから構成される。」（段落【００１８】）
（５）「図２は、本発明に係るデータ出力バッファ２００の構成例を示す回路図である。次に、このデータ出力バッファ２００について説明する。
　待ち時間情報信号ＹＥＰ及び制御信号ＳＣＤＯを入力とするＮＯＲゲートＮＲ１の出力は、センスアンプ（図示せず）から出力されるデータＤＯ及び相補データバーＤＯをそれぞれ入力とする伝送ゲートＴＧ３及びＴＧ４で構成されたデータ入力部４０を制御する。
　データ入力部４０の伝送ゲートＴＧ３及びＴＧ４の出力は、それぞれラッチ部４５及び４６で一時貯蔵されてから、データＤＯ、バーＤＯをそれぞれ駆動するためのドライバ５０及び６０に伝送される。ドライバ５０のプルアップトランジスタＰＴ１は、・・・になっているが、これは、出力用プルアップトランジスタＮＴ３のゲート電位を十分に上昇させ、電源電圧Ｖｃｃが、データ出力ノード２０１に十分に供給されるようにするためである。また、ドライバ５０、６０の信号伝送を制御するデータ出力信号ＨＺは、図５に示す従来例に適用されているデータ出力バッファの出力活性化信号バーＯＥと同じ機能を有する。」（段落【００２３】〜【００２４】）
（６）「以下、図３及び図４を参照して、この実施例のデータ出力状態を説明する。
　図３に示すタイミング図は、図１に示した列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態となる場合、すなわち、待ち時間が“２”であり、システムクロック信号ＳＣの周波数範囲が３３〜６６ＭＨｚである場合のデータ出力制御状態を示す。
　論理“ハイ”の状態となる列アドレス組合せ信号ＣＬ２により、伝送ゲートＴＧ１がＯＮとなるので、制御信号ＳＣＤＯは、パルス成形部１０→第１遅延部２０→伝送ゲートＴＧ１→第２遅延部３５を通じて発生される。したがって、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態に活性化された後、システムクロック信号ＳＣの第２パルスの立上エッジ（又はシステムクロック信号ＳＣの第１の周期終了点、すなわち第２パルスの上昇点）から、第１、第２遅延部２０、３５による所定の遅延時間ｔD の後に、制御信号ＳＣＤＯが論理“ハイ”の状態に活性化される。
　列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態となる、すなわち、待ち時間が“２”である場合には、待ち時間情報信号ＹＥＰは論理“ロウ”の状態なので、データ出力バッファ２００のＮＯＲゲートＮＲ１の出力は、制御信号ＳＣＤＯの論理“ハイ”の状態のパルスによって論理“ロウ”の状態となる。この制御信号ＳＣＤＯの論理“ハイ”の状態のパルスは、パルス成形部１０によって決定される短いパルス幅を有するので、その短いパルス幅に応じた時間だけ、データ入力部４０の伝送ゲートＴＧ３及びＴＧ４はＯＮとなる。そして、その制御信号ＳＣＤＯが論理“ハイ”の状態で印加される短い時間の間に、センスアンプから供給されたデータＤＯ、バーＤＯがラッチ回路４５及び４６にそれぞれ供給され、一時貯蔵される。その後、データ出力信号ＨＺが論理“ハイ”の状態に活性化
されることによって、出力データＤOUT が発生される。」（段落【００２６】〜【００２９】）
（７）「以上より分かるように、制御信号ＳＣＤＯを発生する制御回路１００は、システムクロック信号ＳＣの周波数の高低に関係なく、半導体メモリ装置内で一定に発生する列アドレスストローブ信号バーＣＡＳの活性化以後、データが出力バッファの入力側に現れる時点に合うようにして、データ出力バッファを制御できることになる。」（段落【００３６】）
（８）図２に記載された出力バッファは、出力用トランジスタＮＴ３、ＮＴ４を有している。
（９）図３には、システムクロック信号ＳＣ、制御信号ＳＣＤＯ、データ出力信号ＨＺ、出力データＤＯＵＴ、制御信号ＳＣＤＯの波形が記載されており、制御信号ＳＣＤＯのパルス幅は、システムクロック信号ＳＣの周期、データ出力信号ＨＺ等のパルス幅と比べて短いことが示されている。
　上記記載事項（１）に記載されているように、半導体メモリ装置においてセンスアンプは、メモリセルからのデータを読み出して出力するものであるので、センスアンプは、入力信号を受け、信号処理を実行しているといえる。
　
　したがって、引用例には、
　「外部からのクロック信号に同期して動作するＤＲＡＭにおいて、
　入力信号を受け、信号処理を実行し、データＤＯを出力するセンスアンプと、
　センスアンプの出力に接続され、制御信号に応答してデータＤＯを伝送するＯＮ状態になる伝送ゲートと、
　前記伝送されたデータＤＯを受け、信号処理を実行するドライバ及び出力用トランジスタと、
　前記データＤＯがドライバに転送されるように、短い前記ＯＮ状態を有する前記制御信号を生成するパルス成形部とを備える外部からのクロック信号に同期して動作するＤＲＡＭ。」
の発明（以下「引用例記載発明」という。）が記載されていると認められる。
　
３．周知技術
　
　同期式半導体記憶装置において、パイプラインを構成して前段からの出力信号を後段へ順次転送することは、当該技術分野において慣用技術であるところ、
　該慣用技術に関する、例えば、特開平２−１４１９９３号公報には、
（イ）「第８図は本発明の第２実施例を示す。・・・この第８図においては、・・・ローアドレスをマスターラッチ１２Ａ、ローデコーダ１１、スレーブラッチ１２Ｂ及びワード線１３を介してメモリセルアレイ１４に加えるようにしている。・・・
　即ち、より詳しくは、・・・スレーブラッチ１５及び１６は同期信号／φ＝Ｈレベル（つまりφ＝Ｌレベル）の間出力をラッチし、／φ＝Ｌレベル（つまりφ＝Ｈレベル）の間は入力をそのまま出力する。すなわち、サイクル前半は・・・スレーブラッチ１２Ｂ、１７Ｂは入力はそのまま出力し、サイクル後半は・・・スレーブラッチ１２Ｂ、１７Ｂは出力をラッチする。」（第５頁右下欄第１４行−第６頁右上欄第１行）、即ち、ローデコーダ、スレーブラッチ及びワード線でパイプラインを構成している、
（ロ）「第１０図は、第８図のメモリの読み出し動作を示すタイミングチャートである。・・・そして、時刻ｔ０からアドレスデコード時間ｔｄｅｃ後の時刻ｔ２においてデコードが終了し、ロー及びアドレスデコーダ１１、１６から出力されるデコード信号はＮに変化する。この時刻ｔ２においては、同期信号φ＝Ｈレベルにある。よって、各デコーダ１１，１６からの出力はスレーブラッチ１２Ｂ、１７Ｂをそのまま通過する。よって、ワード線駆動時間ｔｄｒ後の時刻ｔ３にワード線１３にデコード信号（Ｎ）が出力され、確定する。」（第６頁右上欄第１１行−左下欄第１６行）、
（ハ）「即ち、各ラッチ１２Ａ、１２Ｂ、１７Ａ、１７Ｂとしては第１１図〜第１４図に示すものを用いることができる。」（第７頁左上欄第８−１０行）、
（ニ）第１４図における、１個のトランスファゲートＴＧと２個のインバータよりなるフリップフロップで構成されたラッチ、
　が記載されており、当該記載は、
　「パイプラインを用いた同期式半導体記憶装置において、前段のパイプからの出力信号を転送ゲートで停止することなく後段のパイプに転送すること」が周知技術であることを裏付けている。
　
４．対比
　
　本願発明と引用例記載発明を対比すると、引用例記載発明の「外部からのクロック信号に同期して動作するＤＲＡＭ」、「データＤＯ」、「センスアンプの出力」、「データＤＯを伝送する」、「ＯＮ状態」、「伝送ゲート」、「伝送されたデータＤＯ」及び「パルス成形部」は、本願発明の「外部クロック信号に同期して動作するシンクロナスＤＲＡＭ」、「第１の出力信号」、「出力ノード」、「転送信号を出力する」、「転送状態」、「転送ゲート」、「転送信号」及び「転送ゲート制御回路」にそれぞれ相当する。
　また、引用例記載のデータ出力バッファは、センスアンプからの出力とドライバとの間に伝送ゲートを設けると共に、ドライバ側にラッチ回路を設けておき、センスアンプからのデータＤＯをドライバ側のラッチ回路に貯蔵してから、伝送ゲートをＯＦＦにしてセンスアンプからの出力とドライバとの間を切り離した状態で、出力データＤＯＵＴを発生していることからみて、「センスアンプ」、「伝送ゲート」及び「ドライバ及び出力用トランジスタ」はパイプラインを構成しており、「センスアンプ」及び「ドライバ及び出力用トランジスタ」は信号処理を同時に実行していることは明らかである。したがって、引用例記載発明の「センスアンプ」及び「ドライバ及び出力用トランジスタ」は、本願発明の「第１のパイプ」及び「第２のパイプ」に相当する。
　
　したがって、本願発明と引用例記載発明とは、
　「外部クロック信号に同期して動作するシンクロナスＤＲＡＭにおいて、
　入力信号を受け、信号処理を実行し、出力ノードに第１の出力信号を出力する第１のパイプと、
　前記出力ノードに接続され、制御信号に応答して転送信号を出力する転送状態になる転送ゲートと、
　前記転送信号を受け、信号処理を前記第１のパイプと同時に実行する第２のパイプと、
　前記第１の出力信号が前記第２のパイプへ転送されるように、短い前記転送状態を有する前記制御信号を生成する転送ゲート制御回路とを備えることを特徴とするシンクロナスＤＲＡＭ。」
の点で一致し、以下の点で相違する。
　
　（相違点１）
　本願発明は、第１の出力信号が転送ゲートで停止することなく第２のパイプへ転送されるのに対して、引用例記載発明は、データＤＯが伝送ゲートで停止することがないかどうか明記されていない点。
　（相違点２）
　本願発明は、第１のパイプが信号処理を実行する第１の期間より短い転送状態を有する制御信号を発生するのに対して、引用例記載発明は、センスアンプの信号処理期間と、制御信号の関係が不明な点。
　
５．当審の判断
　
　上記相違点について検討する。
　
　（相違点１について）
　引用例には、データＤＯが伝送ゲートで停止することがないかどうか記載されていないが、引用例記載発明の制御信号は、データが出力バッファの入力端に現れる時点に合うようにして、データ出力バッファを制御できるように調整するものであり（上記記載事項２．（７））、かつ、パイプラインを用いた同期式半導体記憶装置において、前段のパイプからの出力信号を転送ゲートで停止することなく後段のパイプに転送することは、上記３．で示したように周知技術であるから、引用例記載発明においても、制御信号をデータＤＯが伝送ゲートで停止しないように調整し、相違点１に係る構成を得ることは、当業者が容易になし得ることと認める。
　（相違点２について）
　パイプラインを用いた同期式半導体記憶装置においては、転送ゲートを制御する制御信号のパルス幅を、パイプが信号処理を実行する時間より短くすることは周知技術であること（例えば、特開平５−１４４２６９号公報の図５等参照）、そして、引用例記載発明の制御信号は、短いパルス幅を有するものであり（上記記載事項２．（６））、かつ、制御信号ＳＣＤＯのパルス幅は、システムクロック信号ＳＣの周期、データ出力信号ＨＺ等のパルス幅と比べて短いこと（上記記載事項２．（９））などを考慮すると、引用例記載発明においても、制御信号のパルス幅を、センスアンプの信号処理期間より短くして、相違点２に係る構成を得ることは、当業者が容易になし得ることと認める。
　
　そして、本願発明の作用効果も、引用例記載発明及び周知技術から当業者が予測し得る程度のものであり、格別なものとはいえない。
　
６．むすび
　
　したがって、本願発明は、引用例記載発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。