【事件の表示】
　平成　８年特許願第２３９１９４号「組込み型自己試験回路を備えた集積回路をテストする装置及び方法」拒絶査定不服審判事件〔平成　９年　５月１６日出願公開、特開平　９−１２７２０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、平成８年９月１０日（パリ条約に基づく優先権主張１９９５年９月１８日、米国）の出願であって、平成１３年７月５日付けで拒絶の理由が通知され、平成１４年１月８日に手続補正書が提出され、平成１４年２月４日付けで特許法第１７条の２第１項第３号に規定する最後の拒絶理由通知がされ、平成１４年７月１１日に手続補正書が提出され、平成１４年８月１４日付けで、平成１４年７月１１日に提出された手続補正書による手続補正について補正却下の決定がなされ、平成１４年８月１４日付けで拒絶査定がなされ、これに対し、同年１１月８日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正書が提出されたものである。 
　 
第２　平成１４年１１月８日に提出された手続補正書による手続補正についての補正却下の決定 
［補正却下の決定の結論］ 
　　平成１４年１１月８日に提出された手続補正書による手続補正を却下する。　 
［理由］ 
１　平成１４年１１月８日に提出された手続補正書による補正の内容 
　本件補正は、補正前の平成１４年１月８日に提出された手続補正書の特許請求の範囲の請求項１、請求項５の記載、
「【請求項１】
　組込み型自己試験回路を備えた集積回路をテストする装置であって、
　（イ）メモリ・アレイが内部に形成された半導体基板と、
　（ロ）前記半導体基板外に設けられ、自由に走るクロック信号を生成するテスト手段と、
　（ハ）前記半導体基板の内部に設けられたクロック生成手段であって、前記テスト手段に結合され、該テスト手段から前記自由に走るクロック信号を受け取ることに応答してクロック信号を生成する前記クロック生成手段と、
　（ニ）前記半導体基板の内部に設けられた組込み型自己試験回路であって、前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加する前記組込み型自己試験回路と、
　（ホ）前記半導体基板の内部に設けられ、前記メモリ・アレイからの出力データを、期待される出力データと比較するデータ比較手段であって、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信号を発生する前記データ比較手段と、
　（ヘ）前記半導体基板の内部に設けられ、前記データ比較手段に結合されたクロック制御手段であって、前記エラー信号の所定の発生回数を指定する手段と、前記エラー信号が前記所定の回数だけ発生されたことを示す信号を前記クロック生成手段に供給して該クロック生成手段の前記クロック信号をディスエーブルする前記クロック制御手段とを有し、
　前記半導体基板外に設けられたテスト手段は、前記クロック生成手段の前記クロック信号がディスエーブルされた後も前記自由に走るクロック信号を維持し、次いで該自由に走るクロック信号を停止して、前記組込み型自己試験回路から試験結果のデータを取り出すことを特徴とする、前記組込み型自己試験回路を備えた集積回路をテストする装置。」、
「【請求項５】
　半導体基板内に設けられたメモリ・アレイ及び該メモリ・アレイをテストする組込み型自己試験回路を備える集積回路をテストする方法であって、
　（ａ）エラー信号の所定の発生回数を指定するステップと、
　（ｂ）前記半導体基板外に設けられたテスト手段に、自由に走るクロック信号を生成させるステップと、
　（ｃ）前記半導体基板の内部に設けられたクロック生成手段に前記自由に走るクロック信号を印加して、前記クロック生成手段にクロック信号を発生させるステップと、
　（ｄ）前記クロック生成手段からのクロック信号を、前記半導体基板の内部に設けられた組込み型自己試験回路に印加し、該組込み型自己試験回路に前記メモリ・アレイのための所定の入力データ・パターンを発生させて、前記メモリ・アレイに印加させるステップと、
　（ｅ）前記半導体基板の内部に設けられたデータ比較手段に、前記メモリ・アレイからの出力データと、期待される出力データとの比較をさせ、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信号を発生させるステップと、
　（ｆ）前記半導体基板の内部に設けられたクロック制御手段に、前記エラー信号が前記所定の回数だけ発生したことを示す信号を発生させ、該信号により、前記クロック生成手段からの前記クロック信号をディスエーブルさせるステップとを含み、
　前記半導体基板外に設けられたテスト手段は、前記クロック生成手段の前記クロック信号がディスエーブルされた後も前記自由に走るクロック信号を維持し、次いで該自由に走るクロック信号を停止して、前記組込み型自己試験回路から試験結果のデータを取り出すことを特徴とする、前記組込み型自己試験回路を備えた集積回路をテストする方法。」を、それぞれ、
　
「【請求項１】
　メモリ・アレイ及び組込み型自己試験回路を備えた集積回路をテストする装置であって、
　（イ）前記メモリ・アレイが内部に形成された半導体基板と、
　（ロ）前記半導体基板外に設けられ、クロック信号を生成するテスト手段と、
　（ハ）前記半導体基板の内部に設けられたクロック生成手段であって、前記テスト手段に結合され、該テスト手段からの前記クロック信号を受け取ることに応答してクロック信号を生成する前記クロック生成手段と、
　（ニ）前記半導体基板の内部に設けられた組込み型自己試験回路であって、前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加する前記組込み型自己試験回路と、
　（ホ）前記半導体基板の内部に設けられ、前記メモリ・アレイからの出力データを、期待される出力データと比較するデータ比較手段であって、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信号を発生する前記データ比較手段と、
　（ヘ）前記半導体基板の内部に設けられ、前記データ比較手段に結合されたクロック制御手段であって、前記エラー信号の所定の発生回数を指定する手段を有し、前記エラー信号が前記所定の回数だけ発生されたことを示す信号を前記クロック生成手段に供給して該クロック生成手段の前記クロック信号をディスエーブルする前記クロック制御手段とを有し、
　前記半導体基板外に設けられたテスト手段は、（ａ）該テスト手段の前記クロック信号を前記半導体基板の内部のクロック生成手段に供給して、前記組込み型自己試験回路、前記データ比較手段及び前記クロック制御手段による前記メモリ・アレイの前記テストを行わせ、（ｂ）該テスト終了後に前記半導体基板の内部のクロック生成手段へのクロックの供給を停止し、（ｃ）該停止後に、前記組込み型自己試験回路から試験結果のデータを取り出し、障害分析用のビット・フェイル・マップを作成することを特徴とする、前記メモリ・アレイ及び前記組込み型自己試験回路を備えた集積回路をテストする装置。」、
「【請求項５】
　半導体基板内に設けられたメモリ・アレイ及び該メモリ・アレイをテストする組込み型自己試験回路を備える集積回路をテストする方法であって、
　（ａ）エラー信号の所定の発生回数を指定するステップと、
　（ｂ）前記半導体基板外に設けられたテスト手段にクロック信号を生成させるステップと、
　（ｃ）前記半導体基板の内部に設けられたクロック生成手段に前記テスト手段からのクロック信号を印加して、前記クロック生成手段にクロック信号を発生させるステップと、
　（ｄ）前記クロック生成手段からのクロック信号を、前記半導体基板の内部に設けられた組込み型自己試験回路に印加し、該組込み型自己試験回路に前記メモリ・アレイのための所定の入力データ・パターンを発生させて、前記メモリ・アレイに印加させるステップと、
　（ｅ）前記半導体基板の内部に設けられたデータ比較手段に、前記メモリ・アレイからの出力データと、期待される出力データとの比較をさせ、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信号を発生させるステップと、
　（ｆ）前記半導体基板の内部に設けられたクロック制御手段に、前記エラー信号が前記所定の回数だけ発生したことを示す信号を発生させ、該信号により、前記クロック生成手段からの前記クロック信号をディスエーブルさせるステップと、
　（ｇ）前記半導体基板外に設けられたテスト手段による前記半導体基板の内部のクロック生成手段へのクロックの供給を停止させるステップと、
　（ｈ）前記半導体基板外に設けられたテスト手段からのクロックの供給の停止後に、前記半導体基板外に設けられたテスト手段に前記組込み型自己試験回路から試験結果のデータを取り出させて障害分析用のビット・フェイル・マップを作成させるステップとを含む、前記半導体基板内に設けられたメモリ・アレイ及び該メモリ・アレイをテストする組込み型自己試験回路を備える集積回路をテストする方法。」
と補正するものである。
　
２　補正の目的の適否 
（１）請求項１について
　請求項１に関する補正は次のとおりである。
（１−ａ）補正前の「組込み型自己試験回路を備えた集積回路」を「メモリ・アレイ及び組込み型自己試験回路を備えた集積回路」と補正する。
（１−ｂ）補正前の（ロ）及び（ハ）の「自由に走るクロック信号」を「クロック信号」と補正する。
（１−ｃ）補正前の「テスト手段は、前記クロック生成手段の前記クロック信号がディスエーブルされた後も前記自由に走るクロック信号を維持し、次いで該自由に走るクロック信号を停止して、前記組込み型自己試験回路から試験結果のデータを取り出す」を「テスト手段は、（ａ）該テスト手段の前記クロック信号を前記半導体基板の内部のクロック生成手段に供給して、前記組込み型自己試験回路、前記データ比較手段及び前記クロック制御手段による前記メモリ・アレイの前記テストを行わせ、（ｂ）該テスト終了後に前記半導体基板の内部のクロック生成手段へのクロックの供給を停止し、（ｃ）該停止後に、前記組込み型自己試験回路から試験結果のデータを取り出し、障害分析用のビット・フェイル・マップを作成する」と補正する。
　上記（１−ａ）は、発明の特定事項である「集積回路」について、「組込み型自己試験回路」だけでなく「メモリ・アレイ」も備えたものであると限定する補正である。
　上記（１−ｂ）は、補正前の「自由に走るクロック信号」の意味が明らかではなく、そのために「自由に走るクロック信号」が通常のクロック信号と比較してどのような差異があるのか明らかではなかったのに対し、これが通常のクロック信号であることを明確にするための補正であるから、明りょうでない記載の釈明を目的とする補正である。
　上記（１−ｃ）は、発明の特定事項である「テスト手段」について、「（ａ）該テスト手段の前記クロック信号を前記半導体基板の内部のクロック生成手段に供給して、前記組込み型自己試験回路、前記データ比較手段及び前記クロック制御手段による前記メモリ・アレイの前記テストを行わせ」という限定及び「障害分析用のビット・フェイル・マップを作成する」という限定を
付加するとともに、補正前の「前記クロック生成手段の前記クロック信号がディスエーブルされた後も前記自由に走るクロック信号を維持し、次いで該自由に走るクロック信号を停止して」を「（ｂ）該テスト終了後に前記半導体基板の内部のクロック生成手段へのクロックの供給を停止し」と補正するものであるが、該補正については、補正後のように「テスト終了後に前記半導体基板の内部のクロック生成手段へのクロックの供給を停止」するのであれば、テスト終了前であってクロック生成手段のクロック信号がディスエーブルされた後もテスト手段からのクロック信号の供給が維持されていることは明らかであるから、上記補正は、「テスト手段」に実質的な変更を加えるものではない。
　したがって、上記（１−ｃ）は、発明の特定事項である「テスト手段」について限定を付加する補正である。
　よって、請求項１に関する補正は、特許法第１７条の２第４項第２号の特許請求の範囲の限定的減縮及び同項第４号の明りょうでない記載の釈明を目的とするものである。
　
（２）請求項５について
　請求項５に関する補正は、「集積回路をテストする装置」という物の発明に係る請求項１に関する補正と同様の補正を、「集積回路をテストする方法」という方法の発明に係る請求項５に対して行うものであるから、請求項１に関する補正と同様に、特許法第１７条の２第４項第２号の特許請求の範囲の限定的減縮及び同項第４号の明りょうでない記載の釈明を目的とするものである。
　
３　本件補正後の発明についての独立特許要件
（１）本件補正後の発明
　本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）は、本件補正後における特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「  【請求項１】
　メモリ・アレイ及び組込み型自己試験回路を備えた集積回路をテストする装置であって、
　（イ）前記メモリ・アレイが内部に形成された半導体基板と、
　（ロ）前記半導体基板外に設けられ、クロック信号を生成するテスト手段と、
　（ハ）前記半導体基板の内部に設けられたクロック生成手段であって、前記テスト手段に結合され、該テスト手段からの前記クロック信号を受け取ることに応答してクロック信号を生成する前記クロック生成手段と、
　（ニ）前記半導体基板の内部に設けられた組込み型自己試験回路であって、前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加する前記組込み型自己試験回路と、
　（ホ）前記半導体基板の内部に設けられ、前記メモリ・アレイからの出力データを、期待される出力データと比較するデータ比較手段であって、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信号を発生する前記データ比較手段と、
　（ヘ）前記半導体基板の内部に設けられ、前記データ比較手段に結合されたクロック制御手段であって、前記エラー信号の所定の発生回数を指定する手段を有し、前記エラー信号が前記所定の回数だけ発生されたことを示す信号を前記クロック生成手段に供給して該クロック生成手段の前記クロック信号をディスエーブルする前記クロック制御手段とを有し、
　前記半導体基板外に設けられたテスト手段は、（ａ）該テスト手段の前記クロック信号を前記半導体基板の内部のクロック生成手段に供給して、前記組込み型自己試験回路、前記データ比較手段及び前記クロック制御手段による前記メモリ・アレイの前記テストを行わせ、（ｂ）該テスト終了後に前記半導体基板の内部のクロック生成手段へのクロックの供給を停止し、（ｃ）該停止後に、前記組込み型自己試験回路から試験結果のデータを取り出し、障害分析用のビット・フェイル・マップを作成することを特徴とする、前記メモリ・アレイ及び前記組込み型自己試験回路を備えた集積回路をテストする装置。」
　
（２）引用例
　（２−１）第１引用例
　原査定の拒絶の理由において引用された、本願出願前に頒布された刊行物である特開平５−１５００１９号公報（以下、「第１引用例」という）には、図面とともに以下の事項が記載されている。 
　（２−１−ａ）「【００１３】【発明が解決しようとする課題】ＩＣ試験装置の構成部品自体に不良が存在すると、正確な試験を行うことができないので、通常のＩＣ試験装置は各構成部品を自分自身で検査するための自己診断機能を有する。ところが、フェイルメモリ２５ａ〜２５ｎは、ＲＡＭ等の受動素子が基板上に複数個実装されて構成されているだけなので、他の実装基板上の能動素子によってデータを書き込んだり、読み出したりしない限り、ビットチェック等の検査を行うことはできなかった」
  （２−１−ｂ）「【００１５】このように従来は、“０”クリア診断及び“１”セット診断時に制御手段２１がフェイルメモリ２５ａ〜２５ｎからデータを読み出して不良解析を行っていたので、読み出し処理及び解析処理自体に多大の時間を要するという問題があった。また、ビットチェック時に試験信号発生手段２２や取り込み制御回路２６ａ〜２６ｎ等のような能動素子を実装した基板等を使用しているために、その能動素子自体の不良動作によってビットチェック時の信頼性が低下し、正確な不良解析を行うことができなくなるという問題があった。
【００１６】本発明は上述の点に鑑みてなされたものであり、他の実装基板上の構成手段を使用することなくビットチェック等の自己診断をフェイルメモリの実装基板上で能動的に実行することのできるＩＣ試験装置を提供することを目的とする。」
　（２−１−ｃ）「【００１７】【課題を解決するための手段】本発明のＩＣ試験装置は、被測定ＩＣメモリのアドレスを指定するためのアドレスデータ、この指定アドレスに書込むべきデータ及び動作の基準となるクロック信号等から構成される試験信号を所望のテストパターンで発生する試験信号発生手段と、前記被測定ＩＣメモリに対して前記試験信号を入力して前記テストパターンに応じたデータを書込み、書き込まれたデータを前記アドレスデータに応じて読み出し、フェイルデータとして出力するＩＣ読み書き制御手段と、前記試験信号に応じて前記フェイルデータの取り込み条件を決定する取り込み制御手段と、この取り込み制御手段を介して取り込まれた前記フェイルデータを前記アドレスデータに対応した指定アドレスに記憶するフェイルメモリと、前記フェイルメモリに記憶された前記フェイルデータを読み出し、前記被測定ＩＣの電気的特性を検査する制御手段とからなるＩＣ試験装置において、前記フェイルメモリの“０”クリア診断及び“１”セット診断を前記試験信号発生手段の発生する前記試験信号を用いることなく実行し、その診断の結果、不良の生じたアドレスを一時的に記憶し、前記制御手段に出力するフェイルメモリ自己診断装置を前記フェイルメモリの実装されている基板上に設けたものである。
【００１８】【作用】ＩＣ試験装置は、試験信号発生手段、ＩＣ読み書き制御手段、取り込み制御手段、フェイルメモリ及び制御手段等から構成されている。そして、これらの各構成手段はそれぞれ異なる基板上に実装され、それぞれの基板間は信号線を介して電気的に接続されている。従来はフェイルメモリを実装している基板にはフェイルメモリ以外の電子部品は実装されていなかった。これに対して本発明では、フェイルメモリの“０”クリア診断及び“１”セット診断を試験信号発生手段の発生するテストパターンを用いることなく実行し、その診断の結果、不良の生じたアドレスを一時的に記憶し、制御手段に出力するというフェイルメモリ自己診断装置をフェイルメモリの実装基板上に設けた。
【００１９】フェイルメモリ自己診断装置は、フェイルメモリの自己診断用アドレスを発生するアドレス発生手段と、前記自己診断用アドレスに応じて前記フェイルメモリに“０”及び“１”のデータを書き込むデータ書き込み手段と、前記自己診断用アドレスに応じて前記フェイルメモリから読み出されたデータと“０”及び“１”のデータとの不一致を検出して不一致信号を出力する不一致検出手段と、前記不一致検出手段からの不一致検出信号が出力された時点の前記自己診断用アドレスを一時的に記憶し、その自己診断用アドレスを前記制御手段に出力するレジスタとから構成される。
【００２０】これによって、制御手段は試験信号発生手段等の他の構成手段を用いてフェイルメモリの“０”クリア診断や“１”セット診断を行わなくても、フェイルメモリの実装基板上に設けられた自己診断装置を動作させることによって自己診断を高速に行うことができる。」
　（２−１−ｄ）「【００２１】【実施例】以下、本発明の実施例を添付図面に従って詳細に説明する。図１はフェイルメモリの実装される基板上の各構成手段間の接続関係の概略を示すブロック図である。
【００２２】フェイルメモリ４は図２のフェイルメモリ２５ａ〜２５ｎに対応するものであるが、ここでは１つのメモリ素子として図示してある。フェイルメモリ４は書き込み及び読み出し用のイネーブル端子Ｒ／Ｗを有する。イネーブル端子Ｒ／Ｗにローレベル“０”のイネーブル信号が入力するとフェイルメモリ４は読み出し可能状態となり、アドレス端子ＡＤＴに入力しているアドレスからデータを読み出してデータ出力端子ＤＯから出力する。逆に、イネーブル端子Ｒ／Ｗにハイレベル“１”のイネーブル信号が入力するとフェイルメモリ４は書き込み可能状態となり、アドレス端子ＡＤＴに入力しているアドレスにデータ入力端子ＤＩからのデータを書き込む。
【００２３】従来はこのフェイルメモリ４が複数個基板上に実装されてフェイルメモリを構成していたが、本発明ではこのフェイルメモリ４の他にデータ選択回路１、ベリファイレジスタ２、排他的論理和回路３、アドレス選択回路６、不良箇所レジスタ７、クロックマスク回路８、水晶発振器９、イネーブル信号作成回路１０及びイネーブル信号選択回路１１が同じ基板上に実装されている。
【００２４】データ選択回路１は、ハイレベル“１”及びローレベル“０”を入力し、いずれか一方をフェイルメモリ４のデータ入力端子ＤＩ及び排他的論理和回路３の入力端子に出力する。図示していないが、データ選択回路１は制御手段２１からの制御信号によってどの信号を選択的に出力するかを制御される。排他的論理和回路３はデータ選択回路１からのデータとフェイルメモリ４のデータ出力端子ＤＯからのデータとを入力し、両者の排他的論理和を取り、その結果をベリファイレジスタ２のクロック端子ＣＫに出力する。即ち、排他的論理和回路３は２つの入力データが異なる場合にのみベリファイレジスタ２にクロック信号を出力する。
【００２５】ベリファイレジスタ２はＤ型フリップフロップ回路で構成され、端子Ｄにハイレベル“１”又はローレベル“０”のデータを入力し、クロック端子ＣＫに排他的論理和回路３からの論理和信号を入力する。従って、ベリファイレジスタ２はデータ選択回路１からのデータとフェイルメモリ４のデータ出力端子ＤＯからのデータとが異なる場合に、端子Ｄの入力データを記憶し、それを不良箇所レジスタ７のクロック端子ＣＫ及びクロックマスク回路８に出力する。従って、端子Ｄにハイレベル“１”のデータが入力している場合に、排他的論理和回路３からクロック信号が出力されると、ハイレベル“１”のデータを記憶し、そのハイレベル“１”のデータを不良箇所レジスタ７のクロック端子ＣＫ及びクロックマスク回路８に出力する。
【００２６】水晶発振器９は基板上の各構成手段の動作の基準となる約１０ＭＨｚの周波数でクロック信号を発振する。クロックマスク回路８は水晶発振器９から出力されるクロックをマスクし、アドレス発生回路６にクロックが入力しないようにするものであり、ベリファイレジスタ２からハイレベル“１”の信号を入力した場合と、アドレス発生回路６からエンド信号を入力した場合にマスク動作を行う。
【００２７】アドレス発生回路６は水晶発振器９からのクロックをクロックマスク回路８を介して入力し、そのクロックの周波数に対応した周期で次々とフェイルメモリ４のアドレス信号を発生する。すなわち、アドレス発生回路６は次々とアドレスをインクリメントするカウンタである。アドレス選択回路５はアドレス発生回路６のアドレスと試験信号発生手段１２のアドレスとを入力し、いずれか一方のアドレスをフェイルメモリ４のアドレス端子ＡＤＴ及び不良箇所レジスタ７に出力する。
【００２８】不良箇所レジスタ７はアドレス選択回路５から出力されるアドレスを端子Ｄに入力し、ベリファイレジスタ２からの信号をクロック端子ＣＫに入力する。従って、不良箇所レジスタ７はベリファイレジスタ２からハイレベル“１”の信号が出力した時点でアドレス選択回路５から出力されているアドレスを一時的に記憶する。この不良箇所レジスタ７に格納されているデータは制御手段２１によって読み出される。イネーブル信号作成回路１０は水晶発振器９からのクロックを入力し、それに基づいてアドレス発生回路６のアドレスに同期したイネーブル信号を作成して、イネーブル信号選択回路１１に出力する。
【００２９】イネーブル信号選択回路１１はイネーブル信号作成回路１０からのイネーブル信号と他の実装基板上の取り込み制御回路２６ａ〜２６ｎからのフェイルデータＦＤとを入力し、いずれか一方をイネーブル信号としてフェイルメモリ４のイネーブル端子Ｒ／Ｗに出力する。」
　（２−１−ｅ）「【００３０】次に、本実施例の動作について説明する。まず、自己診断装置が“０”クリア診断を行う場合について説明する。制御手段２１はデータ選択回路１に選択信号を出力し、ローレベル“０”のデータがフェイルメモリ４のデータ入力端子ＤＩに入力するように設定すると共にイネーブル信号選択回路１１に選択信号を出力し、イネーブル信号作成回路１０のイネーブル信号がフェイルメモリ４のイネーブル端子に出力するように設定する。
【００３１】そして、制御手段２１はアドレス発生回路６にスタート信号を出力する。すると、アドレス発生回路６は次々とインクリメントされたアドレスを発生し、フェイルメモリ４のアドレス端子ＡＤＴに出力する。すると、イネーブル信号作成回路１０はアドレス発生回路６のアドレスに同期したイネーブル信号をフェイルメモリイネーブル端子Ｒ／Ｗに出力する。これによって、フェイルメモリ４はアドレスに対応したアドレス位置にローレベル“０”のデータを次々と書き込む。
【００３２】アドレス発生回路６はアドレスがフェイルメモリ４の最終アドレスに達した時点で、クロックマスク回路８にエンド信号を出力する。クロックマスク回路８はエンド信号を入力することによって、水晶発振器からのクロック信号をマスクして、アドレス発生回路６にクロック信号が入力しないようにする。このような一連の動作により、フェイルメモリ４の全アドレスにはローレベル“０”のデータが書き込まれ、フェイルメモリ４は“０”クリアされる。
【００３３】次に、制御手段２１はベリファイレジスタ２の端子Ｄにハイレベル“１”の信号を入力し、アドレス発生回路６にスタート信号を出力する。すると、アドレス発生回路６は前回の“０”クリアの時と同じように次々とアドレスをフェイルメモリ４のアドレス端子ＡＤＴに出力し、イネーブル信号作成回路１０もイネーブル信号をフェイルメモリイネーブル端子Ｒ／Ｗに出力する。これによって、フェイルメモリ４はアドレスに対応したアドレス位置からローレベル“０”のデータを次々と読み込んでは、再びローレベル“０”のデータを書き込む。
【００３４】この時、排他的論理和回路３はデータ選択回路１からのローレベル“０”の期待値データとフェイルメモリ４のデータ出力端子ＤＯから出力されるデータとの排他的論理和を取り、その結果をベリファイレジスタ２のクロック端子ＣＫに出力する。従って、排他的論理和回路３の２つの入力データが一致している場合にはベリファイレジスタ２はローレベル“０”の信号を出力し続ける。しかし、２つの入力データが不一致となった場合、すなわちフェイルメモリ４に何らかの不良（ビット欠陥等）が生じ、ローレベル“０”のデータがハイレベル“１”のデータに化けてデータ出力端子ＤＯから出力した場合には、その時点で排他的論理和回路３はハイレベル“１”の信号をベリファイレジスタ２のクロック端子ＣＫに出力する。これによって、ベリファイレジスタ２はハイレベル“１”にセットされる。
【００３５】ハイレベル“１”にセットされたベリファイレジスタ２はハイレベル“１”の信号を不良箇所レジスタ７のクロック端子ＣＫ及びクロックマスク回路８に出力する。クロックマスク回路８はベリファイレジスタ２からのハイレベル“１”の信号を入力することによって、水晶発振器からのクロック信号をマスクして、アドレス発生回路６にクロック信号を出力しないようにする。これと同時に、不良箇所レジスタ７はアドレス選択回路５から出力されているアドレス、即ちビット欠陥の生じた際のアドレスを記憶する。逆に、フェイルメモリ４に何の不良も生じなかった場合には、不良箇所レジスタ７はアドレスを記憶することもなく、クッロクマスク回路８はアドレス発生回路６からのエンド信号を入力するまで水晶発振器９のクロックをアドレス発生回路６に供給し続ける。従って、制御手段２１は上述の一連の動作が終了した時点でこの不良箇所レジスタ７の内容を読み出すことによって、フェイルメモリ４にビット欠陥等の不良の有無及び不良の生じたアドレスを検出することが可能となる。以上の動作は“０”クリア診断について説明したが、“１”セット診断の場合も同様にして行うことができるので説明は省略する。」
　　以上の記載事項及び図面の記載からみて、第１引用例には、次の発明（以下、「第１引用例に記載された発明」という）が記載されていると認める。
「実装基板上に実装されたフェイルメモリを自己診断する試験装置であって、
（イ）前記フェイルメモリが実装された実装基板と、
（ロ）前記実装基板外に設けられた制御手段と、
（ハ）前記実装基板上に設けられ、クロック信号を出力する水晶発振器と、
（ニ）前記実装基板上にそれぞれ設けられ、フェイルメモリのデータ入力端子に“１”または“０”のデータを入力するデータ選択回路と、前記水晶発振器からのクロック信号に応答してアドレス信号を発生するアドレス発生回路と、前記アドレス信号を受けてフェイルメモリのアドレス端子に入力するアドレス選択回路と、
（ホ）前記実装基板上に設けられ、前記フェイルメモリからの出力データと期待値データとを比較し、該２つのデータが不一致の場合に不一致信号を出力する排他的論理和回路と、
（ヘ）前記実装基板上に設けられ、前記排他的論理和回路が出力する前記不一致信号を受けて、前記水晶発振器からのクロックをマスクするベリファイレジスタ及びクロックマスク回路とを有し、
　前記制御手段は、前記データ選択回路、アドレス発生回路、前記排他的論理和回路、ベリファイレジスタ及びクロックマスク回路によるフェイルメモリの自己診断のための動作を行わせ、該動作の終了後に、不良解析レジスタからビット欠陥の不良が生じたアドレスを読み出すことを特徴とする前記実装基板上に実装されたフェイルメモリを自己診断する試験装置」
　
　（２−２）第２引用例
　原査定の拒絶の理由において引用された、本願出願前に頒布された刊行物である特開平６−１７４８０３号公報（以下、「第２引用例」という）には、図面とともに以下の事項が記載されている。 
　（２−２−ａ）「【０００１】【産業上の利用分野】本発明は半導体装置に関し、特にディジタル論理回路のテスト容易化の回路を内在する半導体装置に関する。」
　（２−２−ｂ）「【００１９】図２は本発明の第２の実施例の構成図であり、ＬＳＩチップ１上にＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）８を実現した例である。
【００２０】第１ステップとして、半導体装置の外部、即ち試験装置からテスト用入力端子２１にテストモード信号１０１を与えて、内部機能ブロック或いは外部端子に接続されているＲＡＭ８の入力及び出力を、ディジタル論理回路テスト容易化のための回路との接続に切り替え、かつ、制御回路３を起動させる。そして、制御回路３より出力される制御信号を介して、クロックパルス発生回路４、クロックパルス計数回路６、テストパタン発生回路５および比較判定回路７が初期化されて起動する。クロックパルス発生回路６は制御回路３の制御信号によりリセットされ、直ちに安定したクロックパルスが一定周期で生成されて出力される。このクロックパルスは、ＲＡＭ８に対しては書き込み用クロック信号として、テストパタン発生回路５に対しては動作用クロック信号として、またクロックパルス計数回路６に対しては計数用クロックパルスとして、それぞれ供給される。クロックパルス計数回路６は、制御回路３の制御信号によりクロックパルスの計数値を０にリセットされ、直ちにクロックパルス発生回路４より供給されるクロックパルスの計数が開始される。テストパタン発生回路５は、制御回路３の制御信号によりリセットされ、直ちにクロックパルス発生回路５より供給されるクロックパルスで機能動作し、ＲＡＭ８用のテストパタンが生成されて、ＲＡＭデータ信号及びＲＡＭアドレス信号としてＲＡＭ８に供給され、またＲＡＭデータ信号はＲＡＭ８の期待値として比較判定回路７に供給される。ＲＡＭ８においては、ＲＡＭデータ信号は、ＲＡＭアドレス信号のアドレスに書き込み用クロック信号を介して順次書き込まれる。比較判定回路７は制御回路３の制御信号によりリセットされ、命令待ちの状態となる。
【００２１】第２ステップとして、クロックパルス計数回路６においては、クロックパルス数が予め設定された数値、即ちＲＡＭ８に、ＲＡＭデータ信号が全て書き込まれた状態になるクロックパルス数になると、制御回路３に対してＲＡＭデータ信号書き込み完了の信号が返送される。制御回路３の制御信号により、クロックパルス発生回路４、クロックパルス計数回路６、テストパタン発生回路５および比較判定回路７は、それぞれ初期化される。クロックパルス発生回路４は制御回路３の制御信号によりリセットされ、直ちに安定したクロックパルスが一定周期で生成されて出力される。このクロックパルスは、ＲＡＭ８に対しては読みだしクロック信号として、テストパタン発生回路５に対しては動作用クロック信号として、クロックパルス計数回路６に対しては計数用クロックパルスとして、それぞれ供給される。クロックパルス計数回路６は制御回路３の制御信号によりクロックパルスの計数値を０にリセットされ、直ちにクロックパルス発生回路３より供給されるクロックパルスの計数が開始される。テストパタン発生回路５は制御回路３の制御信号によりリセットされ、直ちにクロックパルス発生回路４より供給されるクロックパルスで機能動作し、ＲＡＭ８用のテストパタンが生成されて、ＲＡＭデータ信号及びＲＡＭアドレス信号としてＲＡＭ８に供給され、またＲＡＭデータ信号はＲＡＭ８の期待値として比較判定回路７に供給される。
【００２２】ＲＡＭ８においては、ＲＡＭアドレス信号で指定されたアドレスのデータが、ＲＡＭ出力信号として、読みだし用クロック信号を介して順次読出される。比較判定回路７においては、制御回路３の制御信号によりテスト結果信号１０３の初期値として、正常信号が半導体装置の外部、即ち試験装置に対してテスト結果出力端子２３を介してテスト結果信号１０３として出力され、テストパタン発生回路５より供給されるＲＡＭ８の期待値と、ＲＡＭ８より読出された信号とが順次比較されて、論理値不一致が発生した場合には、テスト結果信号１０３は異常（不良）信号に切り替えられて固定される。
【００２３】第３ステップとして、クロックパルス計数回路６においては、クロックパルス数が予め設定された数値、即ちＲＡＭ８のＲＡＭ出力信号が、全て読みだされた状態となるクロックパルス数になると、制御回路３に対してＲＡＭ出力信号読出し完了の信号が返送される。制御回路３からは、半導体装置の外部、即ち試験装置に対して、テスト用出力端子２２を介してテスト完了信号が出力される。テスト完了信号を受けた試験装置においては、テスト結果出力端子２３に出力されているテスト結果信号１０３が、正常信号であれば良品、異常（不良）信号であれば不良品として判定される。」
　（２−２−ｃ）図２には、被テスト対象のＲＡＭ８とともに、クロックパルス発生回路４、テストパタン発生回路５、比較判定回路７等をＬＳＩチップ１に設けたものが記載されている。
　
　（２−３）第３引用例
　原査定の拒絶の理由において引用された、本願出願前に頒布された刊行物である特開平４−３２８４７６号公報（以下、「第３引用例」という）には、図面とともに以下の事項が記載されている。 
　（２−３−ａ）「【００１２】【作用】本発明のＬＳＩの試験方法では、高速，高機能のＬＳＩ内部に、該ＬＳＩの試験に必要な高速クロックを発生する高速クロック発生回路を設けておき、前記ＬＳＩの試験時、前記高速クロック発生回路から発生される高速クロックを用いて前記ＬＳＩの内部回路の試験、評価を行うので、ＬＳＩには、高速クロック発生に関しクロック発生指令、または高速クロック発生のための比較的低周波のクロックを与えれば良く、高速，高機能のＬＳＩに対し普通のＬＳＩテスタないし評価装置で十分対応できる。」
　（２−３−ｂ）「【００２１】図４は、本発明の他の実施例を示す説明図である。本例は、図１のクロック供給回路３に相当するクロック供給回路１１を、図１の高速クロック発生回路４に代えて外部入力クロックを受け、そのクロックよりも高速なクロックを発生する高速クロック発生回路としたものである。本実施例ではＬＳＩを使用している。ＰＬＬ内部に備えるクロック発生回路の発生するクロックの周波数は、一般的なテスト条件としてＬＳＩ１３の基本動作周波数の帯域になるように設定する。ＰＬＬの場合は、外部入力クロックと同期がとれたクロックを発生でき、しかも、外部クロックの周波数を変化させることで、発生するクロックの周波数を制御できる。
【００２２】本例では、クロック供給回路１１をＬＳＩチップに内蔵し、通常は外部入力クロックを選択して、それを内部回路２に供給し、ＬＳＩ１３を動作させる。また、ＬＳＩ１３を動作させるＬＳＩテスタないし評価装置の発生するクロックの最高周波数が、ＬＳＩの動作周波数よりも遅い場合、高速クロック発生回路２が発生する高速なクロックを選択し、それを内部回路２に供給し、ＬＳＩ１３を動作させる。このように、本例の回路をチップ内部に設けることにより、評価装置の最高動作周波数が、ＬＳＩの基本動作周波数より遅そくても、ＬＳＩを基本動作周波数で動かすことができ、しかも、外部入力クロックと同期がとれている。また、外部入力クロックの周波数を変化させることにより、ＬＳＩの動作周波数を高速な帯域で簡単に制御できる。」
　
　（２−４）第４引用例
　原査定の拒絶の理由において引用された、本願出願前に頒布された刊行物である特開昭５６−７３３５８号公報（以下、「第４引用例」という）には、図面とともに以下の事項が記載されている。 
　（２−４−ａ）「被試験メモリに対し、アドレス書込みデータ期待値データを発生するパターン発生器と上記被試験メモリから読み出されたデータと上記期待値データとを比較して不一致を検出する比較回路と、上記被試験メモリに対するアドレスによりアクセスされて読み出し及び書込みが行なわれて上記比較回路の出力が記憶される不良アドレス記憶部と、その不良アドレス記憶部より不一致が読み出されない時の上記比較回路よりの不一致出力の数を計数するカウンタと、そのカウンタにより数えた数が所定値を越えると不良信号を発生する手段とを具備するメモリ試験装置。」（第１頁左下欄、特許請求の範囲）
　（２−４−ｂ）「この発明の目的はメモリの試験中に不良個所が所定数を越えると不良品としてそのメモリに対するテストを終了することにより実時間でそのテストを終了させることができ、つまり一度テストした後その不良個所を再び読み出すようなことをすることなく、高速度に試験を行うことを可能とするメモリ試験装置を提供することにある。」（第１頁右下欄第１６行〜第２頁左上欄第２行）
　（２−４−ｃ）「比較回路１７より不一致が検出され、その時のアドレスについて今迄不一致が検出されていない場合のみ禁止ゲート２１の出力が高レベルとなり、従ってアンドゲート２７をクロック２１が通過してカウンタ１９にクロックが１つ計数される。このカウンタ１９による計数が所定値を越えると不良品信号が発生される。例えばその所定値をレジスタ２４に記憶しておき、試験の開始時にカウンタ１９にその所定数をプリセットし、カウンタ１９のクロック端子にクロックが与えられるごとにカウンタ１９は１ずつ減算されるようにする。」（第２頁左下欄第１６行〜同頁右下欄第６行）
　
　（２−５）第５引用例
　原査定の拒絶の理由において引用された、本願出願前に頒布された刊行物である特開平４−１７８５８０号公報（以下、「第５引用例」という）には、図面とともに以下の事項が記載されている。 
　（２−５−ａ）「［産業上の利用分野］この発明は、ＩＣテストパターンメモリを搭載したランダムロジックＩＣテスタおよび多ビット、大容量メモリを搭載したＩＣテスタにおける半導体メモリの故障自己診断装置についてのものである。」（第２頁左上欄第２行〜第７行）
　（２−５−ｂ）「このように、最初の不良でテストを終了したいときは、不良停止モード１４を「１」にしておくと、最初の不良でクロック発生回路６が停止し、クロック発生回路６の出力６ａ、６ｂは止まる。ここで、アップカウンタ３の値をみることによって、不良となるアドレスを知ることができる。」（第４頁左下欄第１８行〜同頁右下欄第３行）
　
（３）対比
　本願補正発明と第１引用例に記載された発明とを対比すると、本願補正発明の「メモリ・アレイ」、「データ比較手段」は、第１引用例に記載された発明の「フェイルメモリ」、「排他的論理和回路」にそれぞれ相当する。
　本願補正発明の「テスト手段」と、第１引用例に記載された発明の「制御手段」とは、ともに、各技術的手段に対して、メモリ・アレイをテストするための動作を行わせる手段であるという点で共通するものである。
　本願補正発明の「クロック生成手段」と、第１引用例に記載された発明の「水晶発振器」とは、ともに、クロック信号を生成する手段であるという点で共通するものである。
　第１引用例に記載された発明は、「データ選択回路」がフェイルメモリのデータ入力端子に“１”または“０”のデータを印加し、「アドレス発生回路」と「アドレス選択回路」がフェイルメモリのアドレス端子にアドレスデータを印加し、「不良箇所レジスタ」が試験結果のデータであるビット欠陥の不良が生じたアドレスを記憶するものであるから、本願補正発明の「自己試験回路」と、第１引用例に記載された発明の「データ選択回路」、「アドレス発生回路」、「アドレス選択回路」及び「不良箇所レジスタ」よりなる回路は、ともに、試験対象であるメモリ・アレイと同一の基板に組み込まれた自己試験回路であり、所定の入力データをメモリ・アレイに印加し試験結果のデータを保持する回路であるという点で共通するものである。
　また、本願補正発明の「クロック制御手段」と、第１引用例に記載された発明の「ベリファイレジスタ」及び「クロックマスク回路」よりなる回路とは、ともに、「データ比較手段」が出力するエラー信号を受けてクロック信号の出力をディスエーブルする手段であるという点で共通するものである。
　また、本願補正発明の「メモリ・アレイ及び組込み型自己試験回路を備えた集積回路をテストする装置」と、第１引用例に記載された発明の「試験装置」は、ともに、メモリ・アレイ及び自己試験回路を備えた回路をテストする装置であるという点で共通するものである。
　
　したがって、本願補正発明と第１引用例に記載された発明とは、
「メモリ・アレイ及び自己試験回路を備えた回路をテストする装置であって、
　（イ）前記メモリ・アレイが設けられた基板と、
　（ロ）前記基板外に設けられたテスト手段と、
　（ハ）前記基板に設けられたクロック生成手段と、
　（ニ）前記基板に設けられた自己試験回路であって、前記メモリ・アレイに所定の入力データを印加する前記自己試験回路と、
　（ホ）前記基板に設けられ、前記メモリ・アレイからの出力データを、期待される出力データと比較するデータ比較手段であって、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信
号を発生する前記データ比較手段と、
　（ヘ）前記基板に設けられ、前記データ比較手段に結合されたクロック制御手段であって、前記データ比較手段が出力するエラー信号を受けてクロック信号の出力を無効とするクロック制御手段とを有し、
　前記基板外に設けられたテスト手段は、前記自己試験回路、前記データ比較手段及び前記クロック制御手段による前記メモリ・アレイのテストを行わせ、前記自己試験回路から試験結果のデータを取り出すことを特徴とする、前記メモリ・アレイ及び前記自己試験回路を備えた回路をテストする装置」である点で一致し、次の点で相違する。
　相違点１　　本願補正発明では、「メモリ・アレイ」が設けられた基板が「半導体基板」であり、「メモリ・アレイ」、「クロック生成手段」、「組込み型自己試験回路」、「データ比較手段」及び「クロック制御手段」が前記「半導体基板」の内部に設けられており、「メモリ・アレイ及び組込み型自己試験回路を備えた集積回路をテストする」のに対し、第１引用例に記載された発明では、「フェイルメモリ」が設けられた基板が実装基板であり、前記「フェイルメモリ」、「水晶発振器」、「データ選択回路」、「アドレス発生回路」、「アドレス選択回路」、「不良箇所レジスタ」、「排他的論理和回路」、「ベリファイレジスタ」及び「クロックマスク回路」が前記実装基板上に設けられており、フェイルメモリ及び自己試験回路を備えた実装基板上の回路をテストする点
　
　相違点２　　本願補正発明では、「テスト手段」が「クロック信号を生成」し、「クロック生成手段」が、「前記テスト手段に結合され、該テスト手段からの前記クロック信号を受け取ることに応答してクロック信号を生成」し、「組込み型自己試験回路」が、「前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加する」のに対し、第１引用例に記載された発明では、「水晶発振器」は「制御手段」からクロック信号を受け取ることなく、それ自体でクロック信号を生成し、「データ選択回路」、「アドレス発生回路」、「アドレス選択回路」及び「不良箇所レジスタ」よりなる回路は、該クロック信号に応答して、アドレスデータを「フェイルメモリ」に印加するが、試験用のデータについては、該クロック信号とはかかわりなく「フェイルメモリ」に印加する点
　
　相違点３　　「クロック制御手段」が、本願補正発明では、「エラー信号の所定の発生回数を指定する手段」を有し、「前記エラー信号が前記所定の回数だけ発生されたことを示す信号を前記クロック生成手段に供給して該クロック生成手段の前記クロック信号をディスエーブルする」のに対し、第１引用例に記載された発明では、「排他的論理和回路」のエラー信号が最初に発生されたことを示す信号によりクロック信号をマスクする点
　
　相違点４　　「テスト手段」が、本願補正発明では、テスト終了後に「クロック生成手段へのクロックの供給を停止」し、「該停止後に、前記組込み型自己試験回路から試験結果のデータを取り出し、障害分析用のビット・フェイル・マップを作成する」のに対し、第１引用例に記載された発明では、テスト終了後に「不良箇所レジスタ」から試験結果のデータを取り出すにとどまる点
　
（４）判断 
　（４−１）相違点１について 
　　相違点１について検討すると、被テスト対象の回路をテストするためのクロック発生回路、テストパタン発生回路、比較判定回路等のテスト用の回路を被テスト対象の回路とともに１チップに集積化することは、例えば、第２引用例に示されるように本願出願前周知の技術であるから、第１引用例に記載された発明において、メモリ・アレイをテストするために該メモリ・アレイと同一実装基板上に実装されたテスト用の各回路を、メモリ・アレイとともに１チップに集積化することにより、前記メモリ・アレイとともにクロック生成手段、自己試験回路、データ比較手段及びクロック制御手段を同一半導体基板の内部に集積化して、自己試験回路を組込み型自己試験回路とし、このメモリ・アレイ及び組込み型自己試験回路を備えた集積回路をテストするようにすることは当業者が必要に応じて適宜なし得たことである。
　（４−２）相違点２について 
　相違点２について検討すると、テストを高速に行うようにすることは、例えば、第１引用例にも示されるように当該技術分野において周知の課題であり（第１引用例の「【００１５】・・・読み出し処理及び解析処理自体に多大の時間を要するという問題があった。・・・」、「【００２０】・・・自己診断を高速に行うことができる。・・・」という記載参照）、このような課題を解決するために、被試験対象のＬＳＩ内部に、該ＬＳＩの試験に必要な高速クロックを発生する高速クロック発生回路を設けておき、試験時にＬＳＩ外部のテスタから該高速クロック発生回路に比較的低周波のクロック信号を与え、該クロック信号に同期して試験用の高速クロックを発生させるようにすることは、第３引用例に示されている。
　そして、クロックパルス発生回路からのクロック信号に応答してメモリに試験用のテストパターンを印加することは、例えば、第２引用例に示されるように本願出願前周知の技術である。
　したがって、第１引用例に記載された発明において、テスト手段がクロック信号を生成し、クロック生成手段が、前記テスト手段に結合され、該テスト手段からの前記クロック信号を受け取ることに応答してクロック信号を生成し、自己試験回路が、前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加するようにすることは当業者が容易になし得たことである。
　（４−３）相違点３について 
　相違点３について検討すると、第１引用例に記載された発明は、エラー信号が１回発生した時点で診断処理を終了するものであるが、第１引用例には、エラー信号が複数回発生する場合についても言及があり（【００３７】の記載参照）、エラー信号の所定の発生回数を指定するレジスタを有し、エラー信号が前記所定の発生回数発生した時点で試験を終了するものも第４引用例に示されるように公知である。そして、エラー信号の発生時点でテストを終了させるために、エラー信号が発生したことを示す信号をクロック発生回路に供給してクロック信号の出力を止めるものも第５引用例に示されている。
　したがって、第１引用例に記載された発明において、クロック制御手段が、エラー信号の所定の発生回数を指定する手段を有し、前記エラー信号が前記所定の回数だけ発生されたことを示す信号をクロック生成手段に供給して該クロック生成手段のクロック信号をディスエーブルするようにすることは当業者が容易に想到し得たことである。
　（４−４）相違点４について 
　相違点４について検討すると、テスト終了時に、クロック生成手段からのクロック信号の出力を止めた場合には、テスト終了後には、クロック生成手段に対してクロック信号の発生を行わせるためにテスト手段から供給していた比較的低周波のクロック信号が不要であることは明らかであるから、テスト終了後にこの供給を停止させることは当業者が適宜なし得たことである。
　また、メモリの試験において、試験結果のデータに基づいて障害分析用のビット・フェイル・マップを作成することは、例えば、特開平６−１３１８９８号公報に示されるように本願出願前周知の技術である。
　したがって、上記相違点４に係る本願補正発明の構成は当業者が容易に想到することができたものである。
　（４−５）そして、本願補正発明の効果は、第１引用例ないし第５引用例に記載された発明及び周知技術に基づいて当業者が予測可能なものであって格別のものではない。
　（４−６）請求人は、請求の理由において、「本発明者は、メモリの動作速度が高速（例えば、２００ＭＨｚ）になると、図１の従来の構成、即ち、「集積回路１０内の組込型自己試験回路（ＢＩＳＴ）１２からの診断出力（ＤＧＯ）信号２０（これはメモリ１８の試験時にメモリ１８の出力データと期待データとが不一致の際の高レベルになる）を外部接続線を介して外部のＩＣテスタ１４に送り、この診断出力・・・（ＤＧＯ）信号２０に応答して、この外部のＩＣテスタ１４内のクロック発生装置のクロック発生動作を停止する構成」では、障害情報を正しく補足することができなくなるという問題をまず見出したのである。更に、本発明者は、これの原因が入出力ゲートの遅延と１ナノ秒／フィートの信号伝播遅延のために、ＤＧＯ信号２０によって提供されるフィードバックが遅すぎて、問題の障害が発生しているサイクルを正しく示すことができないことを見出したのである。本願発明は、上記のような従来技術の問題点を見出し、そしてこれの原因を解明した上でなされたものであり、本願発明は、上記問題点を解決することを技術的課題としている。・・・・・・引用刊行物１は、このような技術的課題を何等認識していない。」旨主張している。
　しかしながら、第１引用例には、従来、フェイルメモリの自己診断は、フェイルメモリが実装された基板とは異なる別の基板上に実装された自己診断回路を用いて行っていたために多大の時間を要するという問題があったこと、これに鑑み、自己診断回路をフェイルメモリの実装されている同一基板上に設けたこと、これにより、自己診断を高速に行うことができるようになったということが記載されており（【００１３】〜【００２０】）、この記載
のように、自己診断時に、異なる基板間で信号のやり取りを行う場合に比べて、同一の基板内で信号のやり取りを行うようにすれば、信号伝播遅延の改善により自己診断を高速に行うことができるようになることは明らかであるから、第１引用例に記載された発明においても、信号伝播遅延の問題に対する認識があったことは明らかである。
　さらに、第１引用例の図１に示されたブロック図において、フェイルメモリをのぞく他の各構成手段は、従来においては、フェイルメモリとは異なる他の基板上に実装されていたのであるから、フェイルメモリの出力データと期待値データとの不一致を検出する排他的論理和回路３の不一致信号（本願補正発明のＤＧＯ信号に相当）に応答してクロックマスク回路によりクロック信号をマスクするに至るまでの「フィードバック」における信号伝播遅延についても、各構成手段をフェイルメモリと同一基板上に実装することにより改善されることは明らかである。
　さらに、フェイルメモリと各構成手段を同一の実装基板ではなく、第２引用例に示されるように同一の半導体基板上に集積化して１チップにすれば、一層信号伝播遅延を低減できることも明らかである。
　したがって、請求人の上記主張を採用することはできない。
　よって、本願補正発明は、第１引用例ないし第５引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。 
　
（５）むすび 
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するものであり、同法第１５９条第１項で準用する同法第５３条第１項の規定により却下しなければならないものである。 
　 
第３　本願発明について
１　本願発明
　平成１４年１１月８日に提出された手続補正書による手続補正は、上記のとおり却下したので、本願発明の請求項に係る発明は、平成１４年１月８日に提出された手続補正書により補正された明細書の記載からみて、その特許請求の範囲に記載された事項により特定されるとおりのものであり、そのうち請求項１に係る発明（以下、「本願発明」という）はつぎのとおりのものであると認める。
「【請求項１】　組込み型自己試験回路を備えた集積回路をテストする装置であって、
　（イ）メモリ・アレイが内部に形成された半導体基板と、
　（ロ）前記半導体基板外に設けられ、自由に走るクロック信号を生成するテスト手段と、
　（ハ）前記半導体基板の内部に設けられたクロック生成手段であって、前記テスト手段に結合され、該テスト手段から前記自由に走るクロック信号を受け取ることに応答してクロック信号を生成する前記クロック生成手段と、
　（ニ）前記半導体基板の内部に設けられた組込み型自己試験回路であって、前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加する前記組込み型自己試験回路と、
　（ホ）前記半導体基板の内部に設けられ、前記メモリ・アレイからの出力データを、期待される出力データと比較するデータ比較手段であって、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信号を発生する前記データ比較手段と、
　（ヘ）前記半導体基板の内部に設けられ、前記データ比較手段に結合されたクロック制御手段であって、前記エラー信号の所定の発生回数を指定する手段と、前記エラー信号が前記所定の回数だけ発生されたことを示す信号を前記クロック生成手段に供給して該クロック生成手段の前記クロック信号をディスエーブルする前記クロック制御手段とを有し、
　前記半導体基板外に設けられたテスト手段は、前記クロック生成手段の前記クロック信号がディスエーブルされた後も前記自由に走るクロック信号を維持し、次いで該自由に走るクロック信号を停止して、前記組込み型自己試験回路から試験結果のデータを取り出すことを特徴とする、前記組込み型自己試験回路を備えた集積回路をテストする装置。」
　
２　引用例 
　原査定の拒絶の理由において引用された第１引用例ないし第５引用例及びそれらの記載事項は、上記のとおりである。
　
３　対比
  本願発明と第１引用例に記載された発明とを対比すると、本願発明の「メモリ・アレイ」、「データ比較手段」は、第１引用例に記載された発明の「メモリ」、「排他的論理和回路」にそれぞれ相当する。
　本願発明の「テスト手段」と、第１引用例に記載された発明の「制御手段」とは、ともに、試験結果のデータを取り出す手段であるという点で共通するものである。
　本願発明の「クロック生成手段」と、第１引用例に記載された発明の「水晶発振器」とは、ともに、クロック信号を生成する手段であるという点で共通するものである。
　本願発明の「自己試験回路」と、第１引用例に記載された発明の「データ選択回路」、「アドレス発生回路」、「アドレス選択回路」及び「不良箇所レジスタ」よりなる回路は、ともに、試験対象であるメモリ・アレイと同一の基板に組み込まれた自己試験回路であり、所定の入力データをメモリ・アレイに印加し試験結果のデータを保持する回路であるという点で共通するものである。
　本願発明の「クロック制御手段」と、第１引用例に記載された発明の「ベリファイレジスタ」及び「クロックマスク回路」よりなる回路とは、ともに、「データ比較手段」が出力するエラー信号を受けてクロック信号の出力をディスエーブルする手段であるという点で共通するものである。
　本願発明の「組込み型自己試験回路を備えた集積回路をテストする装置」と、第１引用例に記載された発明の「試験装置」は、ともに、自己試験回路を備えた回路をテストする装置であるという点で共通するものである。
　
　したがって、本願発明と第１引用例に記載された発明とは、
「自己試験回路を備えた回路をテストする装置であって、
　（イ）メモリ・アレイが設けられた基板と、
　（ロ）前記基板外に設けられたテスト手段と、
　（ハ）前記基板に設けられたクロック生成手段と、
　（ニ）前記基板に設けられた自己試験回路であって、前記メモリ・アレイに所定の入力データを印加する前記自己試験回路と、
　（ホ）前記基板に設けられ、前記メモリ・アレイからの出力データを、期待される出力データと比較するデータ比較手段であって、前記メモリ・アレイからの出力データと前記期待される出力データとが異なるときにエラー信
号を発生する前記データ比較手段と、
　（ヘ）前記基板に設けられ、前記データ比較手段に結合されたクロック制御手段であって、前記データ比較手段が出力するエラー信号を受けてクロック信号の出力を無効とするクロック制御手段とを有し、
　前記基板外に設けられたテスト手段は、自己試験回路から試験結果のデータを取り出すことを特徴とする、前記自己試験回路を備えた回路をテストする装置」である点で一致し、次の点で相違する。
　
　相違点１　　本願発明では、「メモリ・アレイ」が設けられた基板が「半導体基板」であり、「メモリ・アレイ」、「クロック生成手段」、「組込み型自己試験回路」、「データ比較手段」及び「クロック制御手段」が前記「半導体基板」の内部に設けられており、「組込み型自己試験回路を備えた集積回路をテストする」のに対し、第１引用例に記載された発明では、「フェイルメモリ」が設けられた基板が実装基板であり、前記「フェイルメモリ」、「水晶発振器」、「データ選択回路」、「アドレス発生回路」、「アドレス選択回路」、「不良箇所レジスタ」、「排他的論理和回路」、「ベリファイレジスタ」及び「クロックマスク回路」が前記実装基板上に設けられており、自己試験回路を備えた実装基板上の回路をテストする点
　
　相違点２　　本願発明では、「テスト手段」が「自由に走るクロック信号」を生成し、「クロック生成手段」が、「前記テスト手段に結合され、該テスト手段から前記自由に走るクロック信号を受け取ることに応答してクロック信号を生成」し、「組込み型自己試験回路」が、「前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加する」のに対し、第１引用例に記載された発明では、「水晶発振器」は「制御手段」からクロック信号を受け取ることなく、それ自体でクロック信号を生成し、「データ選択回路」、「アドレス発生回路」、「アドレス選択回路」及び「不良箇所レジスタ」よりなる回路は、該クロック信号に応答して、アドレスデータを「フェイルメモリ」に印加するが、試験用のデータについては、該クロック信号とはかかわりなく「フェイルメモリ」に印加する点
　
　相違点３　　「クロック制御手段」が、本願発明では、「エラー信号の所定の発生回数を指定する手段」を有し、「前記エラー信号が前記所定の回数だけ発生されたことを示す信号を前記クロック生成手段に供給して該クロック生成手段の前記クロック信号をディスエーブルする」のに対し、第１引用例に記載された発明では、「排他的論理和回路」のエラー信号が最初に発生されたことを示す信号によりクロック信号をマスクする点
　
　相違点４　　「テスト手段」が、本願発明では、「クロック生成手段の前記クロック信号がディスエーブルされた後も前記自由に走るクロック信号を維持し、次いで該自由に走るクロック信号を停止して、前記組込み型自己試験回路から試験結果のデータを取り出す」のに対し、第１引用例に記載された発明では、テスト終了後に「不良箇所レジスタ」から試験結果のデータを取り出す点
　
４　判断 
　（４−１）相違点１について 
　　相違点１について検討すると、被テスト対象の回路をテストするためのクロック発生回路、テストパタン発生回路、比較判定回路等のテスト用の回路を被テスト対象の回路とともに１チップに集積化することは、例えば、第２引用例に示されるように本願出願前周知の技術であるから、第１引用例に記載された発明において、メモリ・アレイをテストするために該メモリ・アレイと同一実装基板上に実装されたテスト用の各回路を、メモリ・アレイとともに１チップに集積化することにより、前記メモリ・アレイとともにクロック生成手段、自己試験回路、データ比較手段及びクロック制御手段を同一半導体基板の内部に集積化して、自己試験回路を組込み型自己試験回路とし、この組込み型自己試験回路を備えた集積回路をテストするようにすることは当業者が必要に応じて適宜なし得たことである。
　（４−２）相違点２について 
　相違点２について検討すると、テストを高速に行うようにすることは、例えば、第１引用例にも示されるように当該技術分野において周知の課題であり（第１引用例の「【００１５】・・・読み出し処理及び解析処理自体に多大の時間を要するという問題があった。・・・」、「【００２０】・・・自己診断を高速に行うことができる。・・・」という記載参照）、このような課題を解決するために、被試験対象のＬＳＩ内部に、該ＬＳＩの試験に必要な高速クロックを発生する高速クロック発生回路を設けておき、試験時にＬＳＩ外部のテスタから該高速クロック発生回路に比較的低周波のクロック信号を与え、該クロック信号に同期して試験用の高速クロックを発生させるようにすることは、第３引用例に示されている。
　そして、クロックパルス発生回路からのクロック信号に応答してメモリに試験用のテストパターンを印加することは、例えば、第２引用例に示されるように本願出願前周知の技術である。
　また、本願発明の「自由に走るクロック信号」が通常のクロック信号と変わりないものであることは明らかである。
　したがって、第１引用例に記載された発明において、テスト手段が自由に走るクロック信号を生成し、クロック生成手段が、前記テスト手段に結合され、該テスト手段から前記自由に走るクロック信号を受け取ることに応答してクロック信号を生成し、組込み型自己試験回路が、前記クロック生成手段からの前記クロック信号に応答して前記メモリ・アレイに所定の入力データ・パターンを印加するようにすることは当業者が容易になし得たことである。
　（４−３）相違点３について 
　相違点３について検討すると、第１引用例に記載された発明は、エラー信号が１回発生した時点で診断処理を終了するものであるが、第１引用例には、エラー信号が複数回発生する場合についても言及があり（【００３７】の記載参照）、エラー信号の所定の発生回数を指定するレジスタを有し、エラー信号が前記所定の発生回数発生した時点で試験を終了するものも第４引用例に示されるように公知である。そして、エラー信号の発生時点でテストを終了させるために、エラー信号が発生したことを示す信号をクロック発生回路に供給してクロック信号の出力を止めるものも第５引用例に示されている。
　したがって、第１引用例に記載された発明において、クロック制御手段が、エラー信号の所定の発生回数を指定する手段を有し、前記エラー信号が前記所定の回数だけ発生されたことを示す信号をクロック生成手段に供給して該クロック生成手段のクロック信号をディスエーブルするようにすることは当業者が容易に想到し得たことである。
　（４−４）相違点４について 
　相違点４について検討すると、クロック生成手段のクロックがディスエーブルされた後には、クロック生成手段に対してクロック信号の発生を行わせるためにテスト手段から供給していた比較的低周波のクロック信号が不要となることは明らかであるから、クロック生成手段のクロックがディスエーブルされた後に、該比較的低周波のクロック信号を維持し、次いで、これを停止させることは当業者が適宜なし得たことである。
　したがって、上記相違点４に係る本願発明の構成は当業者が容易に想到することができたものである。
　（４−５）そして、本願発明の効果は、第１引用例ないし第５引用例に基づいて当業者が予測可能なものであって格別のものではない。
　したがって、本願発明は、第１引用例ないし第５引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　 
５　むすび　 
　以上のとおりであるから、本願発明は、第１引用例ないし第５引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　そして、本願発明が特許を受けることができないものであるから、その他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。