【事件の表示】
　特許第５７０６６２４号「遊技機」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第５７０６６２４号の請求項１に係る特許を維持する。
【理　由】
第１　手続の経緯
　本件特許第５７０６６２４号（以下「本件特許」という。）に係る出願は、平成２２年３月１２日に特許出願され、平成２７年３月６日に特許の設定登録がされ、同年１０月１９日にその特許に対し、特許異議申立人日本電動式遊技機特許株式会社により特許異議の申立てがなされたものである。
　
第２　本件特許発明
　本件特許の請求項１に係る発明（以下「本件特許発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである（Ａ〜Ｍは、請求人の異議申立書における本件特許の請求項１の分説に従い、当審にて付与。）。
　
「Ａ　所定の遊技を行うことが可能な遊技機であって、
Ｂ　遊技制御処理プログラムに基づき遊技機における遊技制御を実行する制御用ＣＰＵが内蔵された遊技制御用マイクロコンピュータと、
Ｃ　前記遊技制御用マイクロコンピュータに内蔵又は外付けされ、乱数値となる数値データを生成する乱数回路と、
Ｄ　電力供給が停止しても格納されているデータが保持されるバックアップ領域を有するデータ記憶手段と、
　を備え、
Ｅ　前記乱数回路は、
　数値データを予め定められた手順により更新して出力する数値更新手段と、
Ｆ　前記数値更新手段から出力された数値データを乱数値として取り込んで格納する乱数値格納手段と、
　を含み、
Ｇ　前記遊技制御用マイクロコンピュータは、
　前記乱数回路によって生成された乱数値に基づいて、前記制御用ＣＰＵにより所定の決定を行う制御決定手段と、
Ｈ　所定信号の入力に基づいて前記数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされて新たな数値データの格納を制限する一方、前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用ＣＰＵにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグと、
Ｉ　前記制御用ＣＰＵによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段と、
Ｊ　電断条件が成立したときに前記バックアップ領域に保持されているデータに基づいて復帰可能とするための電断処理を実行する電断処理実行手段と、
Ｋ　前記電断処理の実行後、電力供給が停止せずに一定時間継続した場合に起動命令を行う起動命令手段と、
Ｌ　前記起動命令を契機に前記バックアップ領域に保持されているデータに基づいて前記電断処理前の制御状態に復帰させる制御状態復帰手段と、
Ｍ　前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段と、
　を含む
　ことを特徴とする遊技機。」
　
　
第３　申立理由の概要
　特許異議申立人は、主たる証拠として甲第１号証及び従たる証拠として甲第２号証〜甲第４号証を提出し、本件特許は特許法第２９条第２項の規定に違反してなされたものであるため、本件特許を取り消すべきものである旨主張している。
　
＜証拠方法＞
　
　甲第１号証：特開２０１０−５１１９号公報
　甲第２号証：特許第４４１５０５７号公報
　甲第３号証：特開２００７−２３６６７５号公報
　甲第４号証：特開２００５−３１９０５１号公報
　
　
第４　甲第１号証〜甲第４号証の記載事項
　１　甲第１号証（特開２０１０−５１１９号公報）には、以下のように記載されている。（下線は当審で付与した。）
　
【技術分野】
【０００１】
　本発明は、遊技者にとって有利な特定遊技状態に制御可能なパチンコ遊技機やスロットマシン等の遊技機に関する。
　
【発明が解決しようとする課題】
【０００５】
　上記特許文献１に記載の技術では、セキュリティチェックの実行時間が一定である場合に、遊技機の動作を制御するプログラムの実行開始タイミングが解析されてしまい、その解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」を接続して不正信号を入力させることにより、特定遊技状態とする処理が不正に実行されるおそれがある。
【０００６】
　この発明は、上記実状に鑑みてなされたものであり、遊技機の動作を制御するプログラムの解析結果に基づく狙い撃ちなどの
不正行為を確実に防止できる遊技機を提供する
　
【００８４】
　
主基板１１は、メイン側の制御基板であり、パチンコ遊技機１における遊技の進行を制御するための各種回路が搭載されている
　
【０１１５】
　図７は、
主基板１１に搭載された遊技制御用マイクロコンピュータ１００
遊技制御用マイクロコンピュータ１００は
ＣＰＵ（Central Processing Unit）５０５と
乱数回路５０９と
を備え
　
【０１５２】
　
遊技制御用マイクロコンピュータ１００が備えるＣＰＵ５０５は、ＲＯＭ５０６から読み出したプログラムを実行することにより、パチンコ遊技機１における遊技の進行を制御するための処理などを実行する
　
【０１５５】
　遊技制御用マイクロコンピュータ１００が備えるＲＡＭ５０７は、ゲーム制御用のワークエリアを提供する。ここで、
ＲＡＭ５０７の少なくとも一部は、電源基板１０において作成されるバックアップ電源によってバックアップされているバックアップＲＡＭであればよい。すなわち、パチンコ遊技機１への電力供給が停止しても、所定期間はＲＡＭ５０７の少なくとも一部の内容が保存される
　
【０１５７】
　
遊技制御用マイクロコンピュータ１００が備える乱数回路５０９は、例えば１６ビット乱数といった、所定の更新範囲を有する乱数値となる数値データを生成する回路である
主基板１１の側において、例えば図１４に示すような特図表示結果判定用の乱数値ＭＲ１、大当り種別決定用の乱数値ＭＲ２、リーチ判定用の乱数値ＭＲ３、変動パターン種別決定用の乱数値ＭＲ４、変動パターン決定用の乱数値ＭＲ５、加算値決定用の乱数値ＭＲ６のそれぞれを示す数値データが、カウント可能に制御される
なお、乱数回路５０９は、遊技制御用マイクロコンピュータ１００に内蔵されるものであってもよいし、遊技制御用マイクロコンピュータ１００とは異なる乱数回路チップとして、遊技制御用マイクロコンピュータ１００に外付けされるものであってもよい
　
【０１５９】
　
特図表示結果判定用の乱数値ＭＲ１は、特図ゲームにおける特別図柄などの可変表示結果を「大当り」として大当り遊技状態に制御するか否かや、可変表示結果を「小当り」として小当り遊技状態に制御するか否かを、判定するために用いられる乱数値である
　
【０１６４】
　図１５は、乱数回路５０９の一構成例を示すブロック図である。
乱数回路５０９は
乱数値レジスタ５５９Ａ、５５９Ｂを備えて構成される。
　
【０１６９】
　乱数生成回路５５３は、例えば１６ビットのカウンタなどから構成され、クロック用フリップフロップ５５２から出力される乱数更新クロックＲＧＫなどの入力に基づき、数値データを更新可能な所定の範囲において所定の初期値から所定の最終値まで循環的に更新する回路である。例えば
乱数生成回路５５３は、所定のクロック端子への入力信号である乱数更新クロックＲＧＫにおける立ち上がりエッジに応答して、「０」から「６５５３５」までの範囲内で設定された初期値から「６５５３５」まで１ずつ加算するように数値データをカウントアップして行く。そして、「６５５３５」までカウントアップした後には、「０」から初期値よりも１小さい最終値となる数値まで１ずつ加算するようにカウントアップすることで、数値データを循環的に更新する
　
【０１７１】
　
乱数列変更回路５５５は、乱数生成回路５５３により生成された数値データが一巡したときに、数値データの更新順である順列を所定の乱数更新規則に従った順列に変更可能とする回路である
　
【０１８１】
　
乱数ラッチセレクタ５５８Ａは、ラッチ用フリップフロップ５５７Ａから伝送される始動入賞時ラッチ信号ＳＬ１と、ソフトウェアによる乱数ラッチ要求信号とを取り込み、いずれかを乱数ラッチ信号ＬＬ１として選択的に出力する回路である
　
【０１８４】
　
乱数値レジスタ５５９Ａ、５５９Ｂはそれぞれ、乱数列変更回路５５５から出力された乱数列ＲＳＮにおける数値データを乱数値として格納するレジスタである
　
【０１８５】
　
乱数値レジスタ５５９Ａは、乱数ラッチセレクタ５５８Ａから供給される乱数ラッチ信号ＬＬ１がオン状態となったことに応答して、乱数列変更回路５５５から出力された乱数列ＲＳＮにおける数値データを乱数値として取り込んで格納する
態となるようにしてもよい。
　
【０１８７】
　乱数値レジスタ５５９Ａと乱数値レジスタ５５９Ｂは、図９（Ｂ）に示すような遊技制御用マイクロコンピュータ１００が備える内蔵レジスタのうち、乱数ラッチフラグレジスタＲＤＦＭ（アドレス２０３３Ｈ）と、乱数割込み制御レジスタＲＤＩＣ（アドレス２０３１Ｈ）とを用いて、乱数ラッチ時の動作管理や割込み制御を可能にする。
乱数ラッチフラグレジスタＲＤＦＭは、乱数値レジスタ５５９Ａと乱数値レジスタ５５９Ｂのそれぞれに対応して、乱数値となる数値データがラッチされたか否かを示す乱数ラッチフラグを格納するレジスタである。乱数割込み制御レジスタＲＤＩＣは、乱数値レジスタ５５９Ａや乱数値レジスタ５５９Ｂに乱数値となる数値データがラッチされたときに発生する割込みの許可／禁止を設定するレジスタである
　
【０１８８】
　・・・乱数ラッチフラグレジスタＲＤＦＭのビット番号［１］に格納される乱数ラッチフラグデータＲＤＦＭ１は、乱数値レジスタＲ２Ｄとなる乱数値レジスタ５５９Ｂに数値データが取り込まれたか否かを示す乱数ラッチフラグとなる。図２２（Ｂ）に示す例では、乱数値レジスタＲ２Ｄに数値データが取り込まれていないときに（乱数値取込なし）、乱数ラッチフラグデータＲＤＦＭ１のビット値が“０”となる一方、数値データが取り込まれたときには（乱数値取込あり）、そのビット値が“１”となる。
乱数ラッチフラグレジスタＲＤＦＭのビット番号［０］に格納される乱数ラッチフラグデータＲＤＦＭ０は、乱数値レジスタＲ１Ｄとなる乱数値レジスタ５５９Ａに数値データが取り込まれたか否かを示す乱数ラッチフラグとなる。図２２（Ｂ）に示す例では、乱数値レジスタＲ１Ｄに数値データが取り込まれていないときに（乱数値取込なし）、乱数ラッチフラグデータＲＤＦＭ０のビット値が“０”となる一方、数値データが取り込まれたときには（乱数値取込あり）、そのビット値が“１”となる
　
【０２４６】
　遊技制御用マイクロコンピュータ１００が備える
ＲＡＭ５０７には
遊技制御用データ保持エリア５９０が設けられている
遊技制御用データ保持エリア５９０は
遊技制御フラグ設定部５９２
とを備えている
　
【０２７９】
　・・・
主基板１１では、電源基板１０からの電力供給が開始され遊技制御用マイクロコンピュータ１００へのリセット信号がハイレベル（オフ状態）になったことに応じて、遊技制御用マイクロコンピュータ１００が起動し、ＣＰＵ５０５がＲＯＭ５０６から読み出したセキュリティチェックプログラム５０６Ａに基づき、図４７のフローチャートに示すようなセキュリティチェック処理が実行される
　
【０２８８】
　・・・そして、ステップＳ１４にて
セキュリティ時間が経過したと判定された場合には
ユーザプログラムの先頭アドレス（アドレス００００Ｈ）に設定することなどにより、遊技制御メイン処理の実行を開始する。こうして、遊技制御メイン処理の実行が開始されることにより、遊技制御用マイクロコンピュータ１００の動作状態がセキュリティモードからユーザモードへと移行し、ＲＯＭ５０６に記憶されたユーザプログラムの実行が開始される
　
【０２９２】
　ステップＳ２７にてクリアスイッチ３０４がオフであるときには（ステップＳ２７；Ｎｏ）、遊技制御フラグ設定部５９２などに設けられたバックアップフラグがオンとなっているか否かを判定する（ステップＳ２８）。
バックアップフラグの状態は、遊技制御用マイクロコンピュータ１００への電力供給が停止するときに、遊技制御フラグ設定部５９２などに設定される
　
【０２９３】
　
ステップＳ２８にてバックアップフラグがオンであるときには（ステップＳ２８；Ｙｅｓ）、ＲＡＭ５０７のデータチェックを行い、チェック結果が正常であるか否かを判定する（ステップＳ２９）
　
【０２９４】
　
ステップＳ２９におけるチェック結果が正常であるときには（ステップＳ２９；Ｙｅｓ）、例えば遊技制御用マイクロコンピュータ１００の内部状態といった主基板１１における制御状態や、サブ側の制御基板（例えば演出制御基板１２など）の制御状態などを電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる（ステップＳ３０）
　
【０２９５】
　
ステップＳ２７にてクリアスイッチ３０４がオンであるときや（ステップＳ２７；Ｙｅｓ）、ステップＳ２８にてバックアップフラグがオフであるとき（ステップＳ２８；Ｎｏ）、あるいは、ステップＳ２９にてチェック結果が正常ではないときには（ステップＳ２９；Ｎｏ）、停電復旧時でない電源投入時やシステムリセット時に対応した初期化処理を実行する。この初期化処理では、ＲＡＭ５０７のクリア（初期化）を行い（ステップＳ３１）、作業領域となるワークエリアを設定する（ステップＳ３２）
ステップＳ３１の処理が実行されるときには、乱数回路５０９の動作状態も初期化してもよい。ステップＳ３２の処理により、遊技制御フラグ設定部５９２、遊技制御タイマ設定部５９３、遊技制御カウンタ設定部５９４、遊技制御バッファ設定部５９５などに初期値が設定されればよい
　
【０３６７】
　・・・
ＣＰＵ５０５は、こうしてセットされた特図表示結果判定テーブルを参照することにより、ステップＳ２３７にて読み出された特図表示結果判定用の乱数値ＭＲ１を示す数値データが、大当り判定値データと合致するか否かを判定する
　
【０３６８】
　ステップＳ２４０にて
乱数値ＭＲ１を示す数値データが大当り判定値データと合致した場合には（ステップＳ２４０；Ｙｅｓ）、遊技制御フラグ設定部５９２に設けられた大当りフラグをオン状態にセットする
　
【０４９４】
　さらに、
この発明は、上記実施の形態におけるパチンコ遊技機１に限定されず、その一部がスロットマシンなどの他の遊技機に適用されてもよい
　
　上記の事項を総合すると、甲第１号証には、次の発明が記載されていると認められる（以下、「甲１発明」という。ａ１〜ｊ１、ｌ１は、本件特許の請求項１の分説（Ａ〜Ｊ、Ｌ）に対応させて、当審にて付与。以下同様。）
　
「ａ１　所定の遊技を行うパチンコ遊技機１であって、
　
ｂ１　ＲＯＭ５０６から読み出したプログラムに基づきパチンコ遊技機１における遊技の進行を制御するための処理などを実行するＣＰＵ５０５を備えた遊技制御用マイクロコンピュータ１００と、
ｃ１　遊技制御用マイクロコンピュータ１００に内蔵または外付けされ、所定の更新範囲を有する乱数値となる数値データを生成する回路である乱数回路５０９と、
ｄ１　パチンコ遊技機１への電力供給が停止しても、バックアップ電源によってバックアップされ、少なくとも一部の内容を保存するバックアップＲＡＮとしてのＲＡＭ５０７と、
　を備え、
　
ｅ１　乱数回路５０９は、
　　所定のクロック端子への入力信号である乱数更新クロックＲＧＫにおける立ち上がりエッジに応答して、所定の範囲内で１ずつ加算するように数値データをガウントアップすることで、数値データを循環的に更新して出力する乱数生成回路５５３と、
ｆ１　乱数生成回路５５３により生成され、乱数列変更回路５５５にて変更されて出力された乱数列ＲＳＮにおける数値データを乱数値として取り込んで格納する乱数値レジスク５５９Ａと、
　を含み、
　
ｇ１　遊技制御用マイクロコンピュータ１００は、
　　特図表示結果判定用の乱数値ＭＲ１を示す数値データが、大当り判定値データと合致するか否かを判定し、乱数値ＭＲ１を示す数値データが大当り判定値データと合致した場合には、遊技制御フラグ設定部５９２に設けられた大当りフラグをオン状態にセットする処理（Ｓ２４０、Ｓ２４１）と、
ｈ１　乱数ラッチセレクタ５５８Ａから供給される乱数ラッチ信号ＬＬ１がオン状態となったことに応答して、乱数列変更回路５５５から出力された乱数列ＲＳＮにおける数値データが乱数値レジスタＲ１Ｄに格納され、乱数値レジスタＲ１Ｄに数値データが取り込まれたときにビット値が“１となり、乱数値レジスタＲ１Ｄに数値データが取り込まれていないときにビット値が“０となる乱数ラッチフラグデータＲＤＦＭ０と、
　を備え、
　
ｉ１　遊技制御用マイクロコンピュータ１００が起動し、遊技制御メイン処理の実行が開始され、ＲＡＭ５０７のクリア（初期化）を行う処理（ステップＳ３１ ）と、
ｊ１　遊技制御用マイクロコンピュータ１００への電力供給が停止するときにＲＡＭ５０７の遊技制御用データ保持エリア５９０にある遊技制御フラグ設定部５９２にバックアップフラグを設定する処理と、
ｌ１　バックアップフラグがオンであるとき（ステップＳ２８；Ｙｅｓ）に、ＲＡＭ５０７のデータチェックを行い、チェック結果が正常であるとき（ステップＳ２９；Ｙｅｓ）に、遊技制御用マイクロコンピュータ１００の内部状態を電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる処理（ステップＳ３０）と、
　を行うパチンコ遊技機１。」
　
　２　甲第２号証（特許第４４１５０５７号公報）には、以下のように記載されている。
　
【技術分野】
【０００１】
　本発明は、
スロットマシン
　
【００４９】
　・・・ラッチ信号は、具体的には、スタートレバー操作の受付信号であり、本実施形態では、
スタートレバー操作を受け付けると、スタートレバー操作時のタイミングにおいて乱数生成回路６０１で生成された乱数値が乱数値レジスタ６０２に取り込まれるようになっている
　
【００５０】
　乱数ラッチフラグレジスタ６０３は、
乱数値が乱数値レジスタ６０２に取り込まれたことを示すフラグ情報（以下、乱数ラッチフラグという）
　
【００５１】
　
本実施形態の乱数回路３１７においては、乱数値が乱数値レジスタ６０２に取り込まれると、乱数ラッチフラグレジスタ６０３には乱数ラッチフラグ「１」がセットされ、乱数値レジスタ６０２に格納された乱数値をＣＰＵ３１０が読み込むと、乱数ラッチフラグ「１」がクリアされて「０」がセットされるようになっている
　
【００５２】
　なお、
本実施形態の乱数回路３１７は、乱数ラッチフラグレジスタ６０３の乱数ラッチフラグが「１」の状態においては、新たな乱数値の取り込み要求（具体的には、スタートレバー操作の受付）が発生しても、乱数生成回路６０１から新たな乱数値を乱数値レジスタ６０２に取り込むことはできない構成となっている
　上記の事項を総合すると、甲第２号証には、次の発明が記載されていると認められる（以下、「甲２発明」という。）。
「ｈ２　スタートレバー操作の受付信号に基づいて、乱数値が乱数値レジスタ６０２に取り込まれたときに乱数ラッチフラグレジスタ６０３に「１」がセットされて新たな乱数値を乱数値レジスタ６０２に取り込むことを制限する一方、乱数値レジスタ６０２に格納された乱数値がＣＰＵ３１０により読み込みが終了すると乱数ラッチフラグレジスタ６０３に「０」がセットされて新たな乱数値の取り込みを許可する乱数ラッチフラグ
　を備えたスロットマシン。」
　
　３　甲第３号証（特開２００７−２３６６７５号公報）には、以下のように記載されている。
　
【技術分野】
【０００１】
　本発明は、各々を識別可能な複数種類の識別情報を含む複数種類の演出画像の画像表示を行うとともに、あらかじめ定められている可変表示の実行条件が成立した後、可変表示の開始条件の成立にもとづいて識別情報の可変表示を行う可変表示手段を備え、識別情報の可変表示の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態に移行する
遊技機
　
【０２６６】
　
リセット／割込みコントローラ５０２は、ウォッチドッグタイマ６０がタイムアウト信号を発生すると、このタイムアウト信号を受け付けることにより、ユーザリセットを発生し、ユーザプログラムのベクタテーブルで示されるアドレス（後述するメイン処理の先頭のアドレス）からユーザプログラムをＣＰＵ５６に再実行させる
　
【０２９８】
　図４４は、
電力供給停止時
図４４に示すように、ＶSLの電圧値が＋３０Ｖから徐々に低下し、電圧値が＋２２Ｖになると、電源監視回路９０２は電源断信号をオン状態（ローレベル）にする。電源断信号がオン状態になると、ＣＰＵ５６は、制御状態を復旧させるために必要なデータを電源バックアップされたＲＡＭ５５に保存するための電源断処理を実行し、そして、制御状態を待機状態（無限ループ）に移行させる
　
【０３０１】
　図４５は、
電力供給瞬停時
図４５に示すように、ＶＳＬの電圧値が＋３０Ｖから徐々に低下し、電圧値が＋２２Ｖになると、電源監視回路９０２は電源断信号をオン状態（ローレベル）にする。電源断信号がオン状態になると、ＣＰＵ５６は、電源断処理を実行した後、制御状態を待機状態（無限ループ）に移行させる。その後も電圧値が徐々に低下していくが、図４５に示す例では、電圧値が＋９Ｖに至る前に電圧値が上昇していき、再び＋３０Ｖに戻っている。このとき、ＣＰＵ５６の制御状態は待機状態に維持されてしまう
　
【０３０２】
　一方、
ウォッチドッグタイマ６０は、電源断処理が開始されたとき
からカウントを開始し
カウント値が所定値になってタイムアウトすると、タイムアウト信号を遊技制御用マイクロコンピュータ５６０のリセット／割込みコントローラ５０２に出力する
　
【０３０３】
　
リセット／割込みコントローラ５０２は、ウォッチドッグタイマ６０がタイムアウト信号を発生すると、ユーザリセットを発生し、ユーザプログラムのベクタテーブルで示されるアドレス（メイン処理の先頭のアドレス）からプログラムをＣＰＵ５６に再実行させる
　
【０３０４】
　
ＣＰＵ５６は、ユーザリセットによりメイン処理が開始されると、必要な初期設定を実行した後、電源断信号がオフ状態であるか否かを確認する。このとき、図４５に示す例では、電源断信号はオフ状態（ハイレベル）になっている
　
　【０３０６】
　次に遊技制御用マイクロコンピュータ５６０の動作について説明する。図４６および図４７は、遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ５６０へのリセット信号がハイレベルになったことに応じて遊技制御用マイクロコンピュータ５６０のＣＰＵ５６が実行するメイン処理を示すフローチャートである。リセット信号が入力されるリセット端子の入力レベルがハイレベルになると、遊技制御用マイクロコンピュータ５６０のＣＰＵ５６は、プログラムの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、ステップＳ１以降のメイン処理を開始する。メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行う。
　
　【０３１７】
　
電力供給停止時の制御状態が保存されていると判定したら、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う（ステップＳ９）
　
　【０３１８】
　電力供給停止時処理において、上記の処理と同様の処理によってチェックサムが算出され、チェックサムはバックアップＲＡＭ領域に保存されている。ステップＳ９では、算出したチェックサムと保存されているチェックサムとを比較する。
不測の停電等の電力供給停止が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されているはずであるから、チェック結果（比較結果）は正常（一致）になる
　
【０３１９】
　
チェック結果が正常であれば、ＣＰＵ５６は、遊技制御手段の内部状態と演出制御手段等の電気部品制御手段の制御状態を電力供給停止時の状態に戻すための遊技状態復旧処理を行う
バックアップ時設定テーブルには、作業領域のうち初期化してもよい領域についての初期化データが設定されている。ステップＳ９１およびＳ９２の処理によって、作業領域のうち初期化してはならない部分については、保存されていた内容がそのまま残る。初期化してはならない部分とは、例えば、電力供給停止前の遊技状態を示すデータ（特別図柄プロセスフラグなど）、出力ポートの出力状態が保存されている領域（出力ポートバッファ）、未払出賞球数を示すデータが設定されている部分などである
　
【０３８４】
　この実施の形態では、
ＲＡＭ５５がバックアップ電源によって電源バックアップ（遊技機への電力供給が停止しても所定期間はＲＡＭ５５の内容が保存されこと）されている
遊技機への電力供給が停止した後、所定期間内に電力供給が復旧したら、遊技制御手段は、上述したステップＳ９１〜Ｓ９４の処理によって、ＲＡＭ５５に保存されているデータ（電力供給が停止した直前の遊技制御手段による制御状態である遊技状態を示すデータ（例えば、プロセスフラグの状態、大当り中フラグの状態、確変フラグの状態、出力ポートの出力状態等）を含む）に従って、遊技状態を、電力供給が停止した直前の状態に戻すことができる
　
【０３８５】
　以上のように、
電力供給停止時処理（電力の供給停止のための準備処理）によって、遊技状態を電力供給が停止した直前の状態に戻すためのデータが確実に変動データ記憶手段（この例ではＲＡＭ５５の一部の領域）に保存される。よって、停電等による電源断が生じても、所定期間内に電源が復旧すれば、遊技状態を電力供給が停止した直前の状態に戻すことができる
　
　【０３８６】
　また、
待機状態中においてウォッチドッグタイマ６０がタイムアウトしたときはステップＳ１に戻る。この場合も、メイン処理において電源断信号がオフ状態であるか否かが確認される（ステップＳ８３参照）。電源供給停止時処理が正常に実行されたときは、電力供給停止時処理が実行されたことを示すデータが設定されているので、ステップＳ９１〜Ｓ９３の遊技状態復旧処理が実行される。よって、ウォッチドッグタイマ６０からのタイマアウト信号が入力されたときは、遊技の進行を制御する状態に戻る。従って、電源瞬断等が生じても、遊技制御処理が停止してしまうようなことはなく、自動的に、遊技制御処理が続行される
　
　上記の事項を総合すると、甲第３号証には、次の発明が記載されていると認められる（以下、「甲３発明」という。）。
　
「ｋ３　ウォッチドッグタイマ６０は、電源断信号がオン状態（ローレベル）になって電源断処理が開始されたときからカウントを開始し、その後、電源断信号がオフ状態（ハイレベル）になり、カウント値が所定値となってタイムアウトした場合にタイムアウト信号を発生させ、リセット／割込みコントローラ５０２は、このタイムアウト信号を受け付けることにより、ＣＰＵ５６にユーザプログラムを再実行させる構成と、
ｌ３　待機状態中においてウォッチドッグタイマ６０がタイムアウトしたときはステップＳ１に戻り、ステップＳ８３にて電源断信号がオフ（Ｓ８３；Ｙｅｓ）となって、ＣＰＵ５６により、ステップＳ９１〜Ｓ９３の遊技状態復旧処理が実行されて、ＲＡＭ５５に保存されているデータ（電力供給が停止した直前の遊技制御手段による制御状態である遊技状態を示すデータ（例えば、プロセスフラグの状態、大当り中フラグの状態、確変フラグの状態、出力ポートの出力状態等）を含む）に従って、遊技制御手段の内部状態と演出制御手段等の電気部品制御手段の制御状態が電力供給停止時の状態に戻される構成と
　を備えた遊技機。」
　
　４　甲第４号証（特開２００５−３１９０５１号公報）には、以下のように記載されている。
　
【技術分野】
【０００１】
　本発明は、
パチンコ遊技機
　
【０１１５】
　図１５は、ステップＳ１１にて実行されるリセット処理の一例を示すフローチャートである。リセット処理を開始すると、ＣＰＵ１０３は、まず、パチンコ遊技機１にてシステムリセット及びユーザリセットのうちでいずれかのリセットが発生したか否かを、リセット制御回路１０５から入力されるリセット制御信号ＲＣにおける信号レベルをチェックす
ることにより、判別する（ステップＳ５１）。ステップＳ５１において、ＣＰＵ１０３は、リセット制御回路１０５から供給されているリセット信号がハイレベルとなっているときには、リセットが発生していないと判断して（ステップＳ５１；Ｎｏ）、そのままリセット処理を終了する。
【０１１６】
　これに対して、リセット制御回路１０５からのリセット信号がハイレベルからローレベルへと立ち下がったときには、リセットが発生したと判断して（ステップＳ５１；Ｙｅｓ）、例えばバックアップＲＡＭ領域のデータについてパリティデータを生成してＲＡＭ１０２に格納したり、ＲＡＭ１０２をアクセス禁止状態にしたりするなど、リセットの発生に応じた所定のリセット用設定処理を実行する（ステップＳ５２）。この際、ＣＰＵ１０３は、乱数発生回路１７に搭載されたラッチ信号出力回路１７４及び乱数値記憶回路１７５に対して、ハイレベルからローレベルへと立ち下がるリセット信号ＲＳＴを送出する（ステップＳ５３）。このリセット信号ＲＳＴに応答して、乱数発生回路１７では、ラッチ信号出力回路１７４及び乱数値記憶回路１７５のリセットが行われる。
　
【０１４２】
　また、
電源基板１０が備える電源電圧監視回路１８には、ＶＳＬ電源電圧が所定値（例えば＋２２Ｖ）以下になると電源断信号をシステムリセット信号ＳＲＳＴとして出力する電源監視用ＩＣ３０１が搭載されている。電源監視用ＩＣ３０１からのシステムリセット信号ＳＲＳＴは、主基板１１の遊技制御用マイクロコンピュータ１００に入力される。このシステムリセット信号ＳＲＳＴがハイレベルからローレベルへと立ち下がることに応答して、遊技制御用マイクロコンピュータ１００に搭載されたリセット制御回路１０５により生成されるリセット制御信号ＲＣが、ハイレベルからローレベルへと立ち下がる。遊技制御用マイクロコンピュータ１００のＣＰＵ１０３は、リセット制御信号ＲＣがハイレベルからローレベルへと立ち下がったときに、乱数発生回路１７のラッチ信号出力回路１７４及び乱数値記憶回路１７５に対してリセット信号ＲＳＴを出力する
　
【０１４３】
　ここで、ＣＰＵ１０３からのリセット信号ＲＳＴを伝送する配線は、ラッチ信号出力回路１７４の直接リセット端子ＤＲ、及び乱数値記憶回路１７５が備えるフィリップフロップ回路２１０〜２２５の直接リセット端子ＤＲ０〜ＤＲ１５に接続されており、
リセット信号ＲＳＴの信号レベルがハイレベルからローレベルへと立ち下がることによって、ラッチ信号出力回路１７４及び乱数値記憶回路１７５のリセットが行われる
　
【０１４４】
　このように、
システムリセットやユーザリセットが発生したときにラッチ信号出力回路１７４のリセットを行うようにしたことで、例えば電源電圧の低下に起因するノイズの影響等によってラッチ信号出力回路１７４から乱数値記憶回路１７５に誤ってラッチ信号ＳＬが出力されることにより乱数値記憶回路１７５が誤ったタイミングでカウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを乱数値Ｒとしてラッチして記憶するのを防止し、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる
　
【０１４５】
　また、
システムリセットやユーザリセットが発生したときに乱数値記憶回路１７５のリセットを行うようにしたことで、例えばノイズの影響等によって乱数値記憶回路１７５が誤ってカウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを乱数値Ｒとしてラッチして記憶した場合でも、記憶されている乱数値Ｒを消去することができるので、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる
　
　上記の事項を総合すると、甲第４号証には、次の発明が記載されていると認められる（以下、「甲４発明」という。）。
「ｍ４　電源電圧が所定値以下になることに基づいて出力されるリセット信号ＲＳＴで乱数値記憶回路１７５のリセットを行う構成
　を備えたパチンコ遊技機」。
　
　
第５　当審の判断
　１　対比
　本件特許発明と甲１発明を対比する。
　（ａ）甲１発明における「ａ１　パチンコ遊技機１」は、本件特許発明の「Ａ　遊技機」に相当する。
　
　（ｂ）甲１発明における「ｂ１　ＲＯＭ５０６から読み出したプログラムに基づきパチンコ遊技機１における遊技の進行を制御するための処理などを実行するＣＰＵ５０５を備えた遊技制御用マイクロコンピュータ１００」は、本件特許発明の「Ｂ　遊技制御処理プログラムに基づき遊技機における遊技制御を実行する制御用ＣＰＵが内蔵された遊技制御用マイクロコンピュータ」に相当する。
　
　（ｃ）甲１発明における「ｃ１　遊技制御用マイクロコンピュータ１００に内蔵または外付けされ、所定の更新範囲を有する乱数値となる数値データを生成する回路である乱数回路５０９」は、本件特許発明の「Ｃ　前記遊技制御用マイクロコンピュータに内蔵又は外付けされ、乱数値となる数値データを生成する乱数回路」に相当する。
　
　（ｄ）甲１発明における「ｄ１　パチンコ遊技機１への電力供給が停止しても、バックアップ電源によってバックアップされ、少なくとも一部の内容を保存するバックアップＲＡＭとしてのＲＡＭ５０７」は、本件特許発明の「Ｄ　電力供給が停止しても格納されているデータが保持されるバックアップ領域を有するデータ記憶手段」に相当する。
　
　（ｅ）甲１発明における「ｅ１　所定のクロック端子への入力信号である乱数更新クロックＲＧＫにおける立ち上がりエッジに応答して、所定の範囲内で１ずつ加算するように数値データをカウントアップすることで、数値データを循環的に更新して出力する乱数生成回路５５３」は、本件特許発明の「Ｅ　数値データを予め定められた手順により更新して出力する数値更新手段」に相当する。
　
　（ｆ）甲１発明における「ｆ１　乱数生成回路５５３により生成され、乱数列変更回路５５５にて変更されて出力された乱数列ＲＳＮにおける数値データを乱数値として取り込んで格納する乱数値レジスタ５５９Ａ」は、本件特許発明の「Ｆ　前記数値更新手段から出方された数値データを乱数値として取り込んで格納する乱数値格納手段」に相当する。
　
　（ｇ）甲１発明における「ｇ１　特図表示結果判定用の乱数値ＭＲ１を示す数値データが、大当り判定値データと合致するか否かを判定し、乱数値ＭＲ１を示す数値データが大当り判定値データと合致した場合には、遊技制御フラグ設定部５９２に設けられた大当りフラグをオン状態にセットする処理（Ｓ２４０、Ｓ２４１ ）」は、乱数値に基づいて、大当たり遊技状態にするための所定の決定を行う処理であることにほかならないから、本件特許発明の「Ｇ　前記乱数回路によって生成された乱数値に基づいて、前記制御用ＣＰＵにより所定の決定を行う制御決定手段」に相当する。
　
　（ｈ）甲１発明における「ｈ１　乱数ラッチセレクタ５５８Ａから供給される乱数ラッチ信号ＬＬ１がオン状態となったことに応答して、乱数列変更回路５５５から出力された乱数列ＲＳＮにおける数値データが乱数値レジスクＲ１Ｄに格納され、乱数値レジスタＲ１Ｄに数値データが取り込まれたときにビット値が“１となり、乱数値レジスタＲ１Ｄに数値データが取り込まれていないときにビット値が“０”となる乱数ラッチフラグデータＲＤＦＭ０」と、本件特許発明の「Ｈ　所定信号の入力に基づいて前記数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされて新たな数値データの格納を制限する一方、前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用ＣＰＵにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグ」とを対比すると、甲１発明の「乱数ラッチフラグデータＲＤＦＭ０」は、本件特許発明の「所定のフラグ」と比べて、数値データが格納されるとフラグがオンされ、数値データが取り込まれていないときにフラグがオフされる点（「所定信号の入力に基づいて数値更新手段から出力された数値データが乱数値格納手段に格納されたときにオン状態にされる一方、乱数値格納手段に格納された数値データが乱数値の読出タイミングにて制御用ＣＰＵにより読み出されたときにオフ状態にされる」フラグである点）において共通するが、「所定のフラグ」により「新たな数値データの格納を制限する」か、「新たな数値データの格納を許可する」か不明であるため、結局、甲１発明は、本件特許発明の構成「Ｈ」を備えない点で本件特許発明と相違する（
相違点１
　
　（ｉ）甲１発明における「ｉ１　遊技制御用マイクロコンピュータ１００が起動し、遊技制御メイン処理の実行が開始され、ＲＡＭ５０７のクリア（初期化）を行う処理（ステップＳ３１ ）」と本件特許発明の「Ｉ　前記制御用ＣＰＵによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」とを対比する。
　
　本件特許発明において、「所定のフラグ」は、上記構成「Ｈ」により特定されるものであって、これを前提として、構成「Ｉ」は、「前記制御用ＣＰＵによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」という構成を備えることを特定するものである。
　そして、上記（ｈ）において検討したように、甲１発明は、本件特許発明の構成「Ｈ」により特定される「所定のフラグ」を備えるものではないことから、「所定のフラグ」を備えることを前提とした、構成「Ｉ」を備えるものでないことは明らかである。
　したがって、甲１発明は、本件特許発明の構成「Ｉ」を備えない点で本件特許発明と相違する（
相違点２
　
　（ｊ）甲１発明における「ｊ１　遊技制御用マイクロコンピュータ１００への電力供給が停止するときにＲＡＭ５０７の遊技制御用データ保持エリア５９０にある遊技制御フラグ設定部５９２にバックアップフラグを設定する処理」は、「ｌ１　バックアップフラグがオンであるとき（ステップＳ２８；Ｙｅｓ）に、ＲＡＭ５０７のデータチェックを行い、チェック結果が正常であるとき（ステップＳ２９；Ｙｅｓ）に、遊技制御用マイクロコンピュータ１００の内部状態を電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる処理（ステップＳ３０）」との関係から見て、電断条件が成立したときに、電断前の遊技状態に復旧させるために必要な電断処理であるといえる。
　したがって、甲１発明の構成「ｊ１」は、本件特許発明の「Ｊ　電断条件が成立したときに前記バックアップ領域に保持されているデータに基づいて復帰可能とするための電断処理を実行する電断処理実行手段」に相当する。
　
　しかしながら、甲１発明は、本件特許発明の「Ｋ　前記電断処理の実行後、電力供給が停止せずに一定時間継続した場合に起動命令を行う起動命令手段」を備えていない点で本件特許発明と相違する（
相違点３
　
　（ｌ）甲１発明における「ｌ１　バックアップフラグがオンであるとき（ステップＳ２８；Ｙｅｓ）に、ＲＡＭ５０７のデータチェックを行い、チェック結果が正常であるとき（ステップＳ２９；Ｙｅｓ）に、遊技制御用マイクロコンピュータ１００の内部状態を電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる処理（ステップあＳ３０）」は、本件特許発明の構成要件「Ｌ」のうちの「前記バックアップ領域に保持されているデータに基づいて前記電断処理前の制御状態に復帰させる制御状態復帰手段」に相当する。
　しかし、本件特許発明が「前記起動命令を契機」に電断処理前の制御状態に復帰させる構成であるのに対し、甲１発明ではその契機が不明である点で両者は相違する（
相違点４
　
　（ｍ）甲１発明は、本件特許発明１の「Ｍ　前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段」を備えていない点で相違する（
相違点５
　
　以上より、本件特許発明と甲１発明とは、次の点で相違し、その余の点で一致するものと認める。
　
　［相違点１］
　甲１発明は、本件特許発明の「Ｈ　所定信号の入力に基づいて前記数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされて新たな数値データの格納を制限する一方、前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用ＣＰＵにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグ」を備えていない点。
　
　［相違点２］
　甲１発明は、本件特許発明の「Ｉ　前記制御用ＣＰＵによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」を備えていない点。
　
　［相違点３］甲１発明は、本件特許発明の構成要件「Ｋ　前記電断処理の実行後、電力供給が停止せずに一定時間継続した場合に起動命令を行う起動命令手段」を備えていない点。
　
　［相違点４］甲１発明は、電断処理前の制御状態に復帰させる契機が不明である点（本件特許発明の構成要件「Ｌ　前記起動命令を契機に前記バックアップ領域に保持されているデータに基づいて前記電断処理前の制御状態に復帰させる制御状態復帰手段」を備えていない点。）
　
　［相違点５］甲１発明は、本件特許発明の構成要件「Ｍ　前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段」を備えていない点。
　
　２　判断
　（１）相違点１について
　先ず相違点１について検討する。
　「所定のフラグ」に関して、本件特許発明と甲１発明とは、「所定信号の入力に基づいて数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされる一方、乱数値格納手段に格納された数値データが乱数値の読出タイミングにて制御用ＣＰＵにより読み出されたときにオフ状態にされる」点で共通するものである（上記「１　対比（ｈ）」を参照。）。
　一方、甲２発明は、「ｈ２　スタートレバー操作の受付信号に基づいて、乱数値が乱数値レジスタ６０２に取り込まれたときに乱数ラッチフラグレジスタ６０３に「１」がセットされて新たな乱数値を乱数値レジスタ６０２に取り込むことを制限する一方、乱数値レジスタ６０２に格納された乱数値がＣＰＵ３１０により読み込みが終了すると乱数ラッチフラグレジスタ６０３に「０」がセットされて新たな乱数値の取り込みを許可する乱数ラッチフラグ。」に関するものである。
　そして、甲１発明の「乱数ラッチフラグデータＲＤＦＭ０」と甲２発明の「乱数ラッチフラグ」とは、遊技機という同一の技術分野に属すると共に、乱数が記憶領域に格納されたことに起因するフラグを備える点で共通するものである。
　また、甲１発明は、「
不正行為を確実に防止できる遊技機を提供する
　したがって、甲１発明に甲２発明を適用する動機付けはあるといえるから、甲１発明の「乱数ラッチフラグデータＲＤＦＭ０」に甲２発明の「乱数ラッチフラグ」を適用して、上記相違点１に係る本件発明の構成Ｈとすることは、当業者が容易になし得たものである。
　
　（２）相違点２について
　次に相違点２について検討する。
　本件特許発明の構成Ｉは、構成Ｈを備えることを前提とし、「前記制御用ＣＰＵによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」を含むことを更に、特定するものである。
　そして、本件特許発明は、構成Ｉを備えることにより、本件特許の明細書の【０４０５】に記載された「本実施例では、メイン制御部４１の起動後、電断前またはユーザリセット前の制御状態に復帰するか否かに関わらず、ゲームの進行制御が開始する前に乱数ラッチフラグが設定されているか否か、すなわち数値データが乱数値レジスタＲ１Ｄに格納されているか否かを確認し、乱数値レジスタＲ１Ｄに数値データが格納されている場合には、乱数値レジスタＲ１Ｄに格納されている数値データを読み出し、乱数値レジスタＲ１Ｄに新たにラッチされた数値データを格納可能な状態となるので、
起動後、ゲームの進行制御が開始される前の段階でラッチされ乱数値レジスタＲ１Ｄに保持されていた数値データ、すなわちゲームを開始可能な状態でスタートスイッチ７が操作されたタイミングとは異なるタイミングでラッチされた数値データを用いて内部抽選が行われてしまうことがない
　しかしながら、上記「（１）相違点１について」の検討において検討したように、甲１発明に適用される甲２発明は、本件特許発明の構成Ｈを備えるものであるが、同構成Ｈに加えて同構成Ｉまでも備えるものではない。
　
　ところで、異議申立人は、特許異議申立書における「４（４）ウ（ア）」の欄において、「甲１発明における「ｉ１　遊技制御用マイクロコンピュータ１００が起動し、遊技制御メイン処理の実行が開始され、ＲＡＭ５０７のクリア（初期化）を行う処理（ステップＳ３１ ）」は、「フラグがオンになっていた場合にはそれをオフして初期の状態とする処理を意味することは明らかであるから、本件特許発明の構成Ｉに相当する。」なる主張を行っているので、この点について検討する。
　本件特許発明における「所定のフラグ」（乱数ラッチフラグレジスタＲＤＦＭ）は、本件特許の明細書の【００４６】、【０１１９】の記載、及び、図面の【図７】（Ｂ）の図示内容によると、メイン制御部４１が備える内蔵レジスタのうち乱数回路として用いられるエリアに設定されるものであり、また、上記したように「メイン制御部４１の起動後、
電断前またはユーザリセット前の制御状態に復帰するか否かに関わらず
　このように、本件特許発明の構成Ｉの「制御開始時処理手段」は、「制御用ＣＰＵによる遊技制御が開始されるとき」（時間的特定）に行われるものであって、かつ、「所定のフラグをオフ状態にする」（内容的特定）ことにより、上記「
ゲームを開始可能な状態でスタートスイッチ７が操作されたタイミングとは異なるタイミングでラッチされた数値データを用いて内部抽選が行われてしまうことがない
　これに対して、甲１発明の初期化処理とは、「起動時」に行われ、「ＲＡＭの初期化」する処理であるから、本件特許発明の「制御開始時処理手段」とは異なるものである。
　したがって、異議申立人の、甲１発明の「ｉ１」が、本件特許発明の構成Ｉに相当する旨の主張は採用できない。
　
　よって、甲１発明に甲２発明を適用しても、上記相違点２に係る本件特許得発明の構成に到達することはできない。
　
　（３）相違点５について
　次に相違点５は、相違点２と関連しているので検討する。
　本件特許発明の構成Ｍは、構成Ｈを備えることを前提とし、「前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段」を備えることを更に特定するものである。
　そして、本件特許発明は、構成Ｍを備えることにより、本件特許の明細書に記載された「【０４０２】
　これに対して、本実施例では、電断処理（メイン）の終了後、乱数値レジスタＲ１Ｄに数値データがラッチされているか否か、すなわち乱数ラッチフラグが設定されているか否かを確認し、乱数値レジスタＲ１Ｄに数値データがラッチされている場合には、ダミーで乱数値レジスタＲ１Ｄの数値データを読み出す処理を、電圧低下によりメイン制御部４１の動作が停止するか、ユーザリセット信号の入力により再起動するまでの間、繰り返し行うようになっている。これにより、乱数ラッチフラグがクリアされ、新たな数値データの取込が可能な状態となる。
【０４０３】
　このため、瞬停などにより電断処理（メイン）が行われた後、ユーザリセット信号の入力により再起動する場合において、その間に、ノイズなどによって乱数値レジスタＲ１Ｄに数値データがラッチされてしまった場合でも、すぐに読み出されることにより乱数値レジスタＲ１Ｄに新たにラッチされた数値データを格納可能な状態となるので、
瞬停時にノイズなどによってラッチされた数値データ、すなわちゲームを開始可能な状態でスタートスイッチ７が操作されたタイミングとは異なるタイミングでラッチされた数値データを用いて内部抽選が行われてしまうことがない
　このように、本件特許発明の構成Ｍの「電断待機時処理手段」は、「電断処理の実行後、電力供給が停止するのを待機しているとき」（時間的特定）に行われ、「所定のフラグをオフ状態にする」（内容的特定）ものであって、かつ、上記効果を奏するものである。
　
　これに対して、異議申立人は、特許異議申立書における「４（４）ウ（オ）」の欄において、「本件特許発明１の構成要件「Ｍ」のうち「前記所定のフラグをオフ状態にする電断待機時処理」とは、構成要件「Ｈ」の「前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用ＣＰＵにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグ」との関係から見て、乱数値格納手段に新たな数値データを格納できる状態にするということであり、別言すれば、乱数値格納手段に格納された数値データが空になる（リセットされる）ことである。
　してみると、甲４発明における「ｍ４　電源電圧が所定値以下になることに基づいて出力されるリセット信号ＲＳＴで乱数値記憶回路１７５のリセットを行う構成」は、本件特許発明の構成要件「Ｍ」のうち「所定のフラグをオフ状態にする電断待機時処理」に相当する。」と主張し、さらに、甲１発明の電断処理に甲４発明を適用して、相違点５に係る本件特許発明１の構成「Ｍ」の構成とすることは、当業者が容易に想到し得たものである旨主張する。
　しかしながら、単に、「乱数値格納手段に格納された数値データが空になる（リセットされる）」処理である、甲４発明における「乱数値記憶回路１７５のリセットを行う構成」は、「リセットを行うとき」（時間的特定）に行われ、「乱数値記憶回路１７５のリセットを行う」（内容的特定）ものであるから、本件特許発明の構成Ｍの「電断待機時処理手段」とは、時間的にも内容的にも異なる処理である。
　
　また、上記（１）において検討したように、甲２発明には、本件特許発明の構成Ｈを備えるものであるが、同構成Ｈに加えて同構成Ｍまでも備えるものではない。
　
　したがって、異議申立人の、甲１発明の電断処理に甲４発明を適用することにより、本件特許発明の構成Ｍに到達することは当業者が容易になし得たものであるとする主張は採用できない。
　
　よって、甲１発明に甲４発明及び／又は甲２発明を適用しても、上記相違点５に係る本件特許発明の構成に到達することはできない。
　
　（４）小括
　上記（１）〜（３）において検討したとおり、相違点２及び５に係る本件特許発明の構成は、甲１発明〜甲４発明から、当業者が容易になし得たものではない。
　したがって、相違点３〜４について検討するまでもなく、本件特許発明は、甲１号証〜甲４号証に記載された発明に基づいて、本件出願日前に当業者が容易に発明することができたものであるとはいえない。
　
　
第６　むすび
　以上のことから、特許異議申立ての理由及び証拠方法によっては、本件特許を取り消すことはできない。
　また、他に本件特許を取り消すべき理由を発見しない。
　
　よって、結論のとおり決定する。
【異議決定日】
平成２８年１月７日（２０１６．１．７）