(57)【要約】傾斜ＳｉＧｅ−ＨＤＴＭＯＳの半導体層３０は、上部Ｓｉ膜１２、Ｓｉバッファ層１３、Ｓｉ１−ｘＧｅｘ膜１４、及びＳｉキャップ層１５から構成されている。半導体層３０のうちソース領域２０ａとドレイン領域２０ｂとの間の領域には、高濃度のｎ型Ｓｉボディ領域２２と、ｎ−−Ｓｉ領域２３と、Ｓｉキャップ領域２５と、ＳｉＧｅチャネル領域２４とが設けられている。Ｓｉ１−ｘＧｅｘ膜１４のＧｅ組成比ｘは、Ｓｉバッファ層１３からＳｉキャップ層１５に向かって、増大する組成となっている。ｐ型ＨＤＴＭＯＳにおいては、基板電流のうち電子電流成分が減少する。
2002086976.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体膜と、上記第１の半導体とはバンドギャップが異なり、上記第１の半導体膜に隣接する部位から第１の半導体膜から遠ざかる方向にバンドギャップが小さくなるように構成された第２の半導体膜とを少なくとも含む半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記ゲート電極の両側方に位置する領域に第１導電型不純物を導入して形成されたソース・ドレイン領域と、
上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に第２導電型不純物を導入して形成されたチャネル領域と、
上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に上記チャネル領域よりも高濃度の第２導電型不純物を導入して形成されたボディ領域と、
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材と
を備えている半導体装置。
【請求項２】
請求項１の半導体装置において、
上記第１の半導体膜は、組成がＳｉ１−ｘ１−ｙ１Ｇｅｘ１Ｃｙ１（０≦ｘ１＜１，０≦ｙ１＜１）で表される半導体により構成され、
上記第２の半導体膜は、組成がＳｉ１−ｘ２−ｙ２Ｇｅｘ２Ｃｙ２（０≦ｘ２≦１，０≦ｙ２≦１，ｘ２＋ｙ２＞０）で表される半導体により構成されていることを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置において、
上記第１の半導体膜は、シリコンにより構成され、
上記第２の半導体膜は、組成がＳｉ１−ｘ３Ｇｅｘ３（０＜ｘ３≦０．４）で表される半導体により構成され、かつ、上記第２の半導体膜におけるＧｅ組成比が上記第１の半導体膜に隣接する部位から上方に向かって増大していることを特徴とする半導体装置。
【請求項４】
請求項２の半導体装置において、
上記第１の半導体膜は、シリコンにより構成され、
上記第２の半導体膜は、組成がＳｉ１−ｙ３Ｃｙ３（０＜ｙ３≦０．０３）で表される半導体により構成され、かつ、上記第２の半導体膜におけるＣ組成比が上記第１の半導体膜に隣接する部位から上方に向かって増大していることを特徴とする半導体装置。
【請求項５】
請求項２の半導体装置において、
上記第１の半導体膜は、シリコンにより構成され、
上記第２の半導体膜は、組成がＳｉ１−ｘ４−ｙ４Ｇｅｘ４Ｃｙ４（０＜ｘ４≦０．４，０＜ｙ４≦０．０３）により構成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つの半導体装置において、
上記第１導電型はｎ型で、上記第２導電型がｐ型であり、
上記ボディ領域から上記第１の半導体膜のうちソース・ドレイン領域に位置する領域に流れる基板電流のうち，正孔の寄与する成分が電子の寄与する成分よりも小さいことを特徴とする半導体装置。
【請求項７】
請求項１〜５のうちいずれか１つの半導体装置において、
上記第１導電型はｐ型で、上記第２導電型がｎ型であり、
上記ボディ領域から上記第１の半導体膜のうちソース・ドレイン領域に位置する領域に流れる基板電流のうち，電子の寄与する成分が正孔の寄与する成分よりも小さいことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つの半導体装置において、
上記半導体層は、上記第１の半導体膜と上記第２の半導体膜との間に設けられた第３の半導体膜をさらに備え、
上記第３の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に設けられ、上記ボディ領域よりも低濃度の第２導電型不純物を含むもしくはアンドープのバッファ領域をさらに備えていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つの半導体装置において、
上記半導体層は、上記第２の半導体膜と上記ゲート絶縁膜との間に介設されたＳｉキャップ領域をさらに備えていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つの半導体装置において、
上記第１の半導体膜の下方に設けられた絶縁層をさらに備えていることを特徴とする半導体装置。
【請求項１１】
第１の半導体膜、上記第１の半導体膜の上に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体膜、及び上記第１の半導体膜と第２の半導体膜との間に介在する第３の半導体膜を少なくとも含む半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記ゲート電極の両側方に位置する領域に第１導電型不純物を導入して形成されたソース・ドレイン領域と、
上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に第２導電型不純物を導入して形成されたチャネル領域と、
上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に上記チャネル領域よりも高濃度の第２導電型不純物を導入して形成されたボディ領域と、
上記第３の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に設けられ、上記ボディ領域よりも低濃度の第２導電型不純物を含むもしくはアンドープのバッファ領域と、
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材とを備えている半導体装置。
【請求項１２】
請求項１１の半導体装置において、
上記第３の半導体膜の厚みは、１５ｎｍ以上であることを特徴とする半導体装置。
【請求項１３】
請求項１２の半導体装置において、
上記第３の半導体膜の厚さは３０ｎｍ以上であることを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のうちいずれか１つの半導体装置において、
上記半導体層は、上記第２の半導体膜と上記ゲート絶縁膜との間に介設されたＳｉキャップ領域をさらに備えていることを特徴とする半導体装置。
【請求項１５】
請求項１１〜１３のうちいずれか１つの半導体装置において、
上記第１の半導体膜の下方に設けられた絶縁層をさらに備えていることを特徴とする半導体装置。
【発明の詳細な説明】
技術分野
本発明は、ヘテロ接合型の活性領域を有するＤＴＭＯＳあるいはＭＩＳＦＥＴとして機能する半導体装置に係り、特に、低い電源電圧で動作する半導体装置に関する。
背景技術
近年、電池駆動による携帯情報端末装置は広く使用されている。このような装置においては、電池寿命を延ばすために、高速動作を犠牲にすることなく電源電圧を低減化することが強く望まれている。低電源電圧においても高速動作を実現するためには、しきい値電圧を下げることが有効であるが、この場合、ゲートオフ時のリーク電流が大きくなるため、おのずとしきい値電圧には下限が存在する。
そこで、例えば文献（Ｆ．Ａｓｓａｄｅｒａｇｈｉ  ｅｔ．ａｌ．，”Ａ  Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ（ＤＴＭＯＳ）ｆｏｒ  Ｕｌｔｒａ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｏｐｅｒａｔｉｏｎ，”ＩＥＤＭ９４  Ｅｘｔ．Ａｂｓｔ．ｐ．８０９）に開示されているように、このような問題を解決し、低電圧時にもリーク電流が小さくかつ、高駆動能力を有するデバイスとして、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ）と呼ばれる素子が提案されている。
従来のＤＴＭＯＳは、半導体基板の活性領域の上に設けられたゲート絶縁膜と、ゲート電極と、活性領域のうちゲートの両側方に位置する領域に設けられたソース・ドレイン領域と、基板活性領域のうちソース・ドレイン領域間に位置する領域に設けられたチャネル領域とを備えている。そして、チャネル領域の下方や側方に位置する基板領域（ボディ領域）とゲート電極とが配線により電気的に短絡するように接続されている。そして、ゲートとボディとが短絡された状態で、ゲートにバイアス電圧が印加されると、ボディを介してチャネル領域にゲートバイアス電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧の増大にともなってボディが順方向にバイアスされていくため、しきい値電圧が低下していく。
このようなＤＴＭＯＳは、ＳＯＩ基板に形成された通常のＭＯＳトランジスタ（ゲートとボディーとが短絡されていないトランジスタ）と比較すると、ゲートバイアスオフ時には、そのリーク電流は通常のトランジスタのリーク電流と同等となる。一方、ゲートバイアスオン時には、前述したようにしきい値が減少するので、ゲートオーバードライブ効果が増大し、駆動力が著しく増大する。また、ＤＴＭＯＳでは、ゲートとチャネル領域との電位差がほとんどないため、基板表面での縦方向電界が通常のトランジスタに比べて著しく小さくなる。その結果、縦方向電界の増大にともなうキャリアの移動度の劣化が抑制されるので、駆動力が著しく増大する。
このように、ＤＴＭＯＳは、ソース領域（エミッタ）−ボディ（ベース）−ドレイン領域（コレクタ）間に発生する横方向の寄生バイポーラトランジスタがオンして基板電流が実用上問題となる程度に大きくなるまでの動作電圧範囲においては、低しきい値電圧つまり低電源電圧で高速動作が可能なトランジスタとして機能することになる。
解決課題
ところが、上記従来のＤＴＭＯＳでは、ゲートバイアス電圧の増大に伴なってソース−チャネル・ボディ間が順方向にバイアスされていくため、基板電流と呼ばれる電流がソース−チャネル・ボディ−ゲート間に流れる。そこで、ＤＴＭＯＳにおいては、この基板電流を抑制しつつ、かつ、しきい値を下げることで、動作電圧範囲を広く確保することが好ましい。ソース−ボディ間、及びソース−チャネル間は、それぞれＰＮ接合ダイオードが介在していると単純にモデル化することができるため、基板電流は、半導体の材料（バンドギャップ）と接合部分の不純物濃度とによって決定される。一般的に、ソース領域は不純物濃度が１ｘ１０２０ａｔｏｍｓ・ｃｍ−３程度に高濃度にドーピングされているため、ボディの不純物濃度を高くすれば、基板電流のうちソース−ボディの成分を抑制することができる。
しかし、ボディの不純物濃度の増加に伴い、しきい値も高くなるため、実際には、ボディの不純物濃度を高めることで動作電圧範囲を広く確保することは困難である。
発明の開示
本発明の目的は、ボディ領域の不純物濃度を高くしながら、基板電流の小さい，動作電圧範囲の広い半導体装置を提供することにある。
本発明の第１の半導体装置は、第１の半導体膜と、上記第１の半導体とはバンドギャップが異なり、上記第１の半導体膜に隣接する部位から第１の半導体膜から遠ざかる方向にバンドギャップが小さくなるように構成された第２の半導体膜とを少なくとも含む半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に位置する領域に第１導電型不純物を導入して形成されたソース・ドレイン領域と、上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に第２導電型不純物を導入して形成されたチャネル領域と、上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に上記チャネル領域よりも高濃度の第２導電型不純物を導入して形成されたボディ領域と、上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材とを備えている。
これにより、第２の半導体膜のうちソース・ドレイン領域に位置する部分において、第２導電型キャリアが走行するバンド端のポテンシャルのくぼみ（井戸）が形成され、低しきい値電圧性が確保されるとともに、全体的な基板電流が低減される。
上記第１の半導体膜は、組成がＳｉ１−ｘ１−ｙ１Ｇｅｘ１Ｃｙ１（０≦ｘ１＜１，０≦ｙ１＜１）で表される半導体により構成され、上記第２の半導体膜は、組成がＳｉ１−ｘ２−ｙ２Ｇｅｘ２Ｃｙ２（０≦ｘ２≦１，０≦ｙ２≦１，ｘ２＋ｙ２＞０）で表される半導体により構成されていることが好ましい。
上記第１の半導体膜は、シリコンにより構成され、上記第２の半導体膜は、組成がＳｉ１−ｘ３Ｇｅｘ３（０＜ｘ３≦０．４）で表される半導体により構成され、かつ、上記第２の半導体膜におけるＧｅ組成比が上記第１の半導体膜に隣接する部位から上方に向かって増大していることにより、チャネル領域の価電子帯端に大きなバンドオフセットが形成され、ｐチャネル型トランジスタに適した構造を得ることができる。
上記第１の半導体膜は、シリコンにより構成され、上記第２の半導体膜は、組成がＳｉ１−ｙ３Ｃｙ３（０＜ｙ３≦０．０３）で表される半導体により構成され、かつ、上記第２の半導体膜におけるＣ組成比が上記第１の半導体膜に隣接する部位から上方に向かって増大していることにより、チャネル領域の伝導帯端に大きなバンドオフセットが形成され、ｎチャネル型トランジスタに適した構造を得ることができる。
上記第１の半導体膜は、シリコンにより構成され、上記第２の半導体膜は、組成がＳｉ１−ｘ４−ｙ４Ｇｅｘ４Ｃｙ４（０＜ｘ４≦０．４，０＜ｙ４≦０．０３）により構成されていることにより、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの双方に適した構造を得ることができる。
上記第１導電型はｎ型で、上記第２導電型がｐ型であり、上記ボディ領域から上記第１の半導体膜のうちソース・ドレイン領域に位置する領域に流れる基板電流のうち，正孔の寄与する成分が電子の寄与する成分よりも小さいことが好ましい。
上記第１導電型はｐ型で、上記第２導電型がｎ型であり、上記ボディ領域から上記第１の半導体膜のうちソース・ドレイン領域に位置する領域に流れる基板電流のうち，電子の寄与する成分が正孔の寄与する成分よりも小さいことをが好ましい。
上記半導体層は、上記第１の半導体膜と上記第２の半導体膜との間に設けられた第３の半導体膜をさらに備え、上記第３の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に設けられ、上記ボディ領域よりも低濃度の第２導電型不純物を含むもしくはアンドープのバッファ領域をさらに備えていることにより、第２の半導体膜のうちソース・ドレイン領域に位置する部分において、第２導電型キャリアが走行するバンド端のポテンシャルのくぼみがボディ領域からより遠ざかるので、基板電流が抑制される。
上記半導体層は、上記第２の半導体膜と上記ゲート絶縁膜との間に介設されたＳｉキャップ領域をさらに備えていることが好ましい。
上記第１の半導体膜の下方に設けられた絶縁層をさらに備えていることにより、特に高速動作する半導体装置が得られる。
本発明の第２の半導体装置は、第１の半導体膜、上記第１の半導体膜の上に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体膜、及び上記第１の半導体膜と第２の半導体膜との間に介在する第３の半導体膜を少なくとも含む半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に位置する領域に第１導電型不純物を導入して形成されたソース・ドレイン領域と、上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に第２導電型不純物を導入して形成されたチャネル領域と、上記第２の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に上記チャネル領域よりも高濃度の第２導電型不純物を導入して形成されたボディ領域と、上記第３の半導体膜のうち上記ソース・ドレイン領域間に位置する領域に設けられ、上記ボディ領域よりも低濃度の第２導電型不純物を含むもしくはアンドープのバッファ領域と、上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材とを備えている。
これにより、第２の半導体膜のうちソース・ドレイン領域に位置する部分において、第２導電型キャリアが走行するバンド端のポテンシャルのくぼみ（井戸）が形成されるが、第３の半導体膜が設けられているので、このポテンシャルのくぼみと第１の半導体膜との間の距離が遠ざかる。一方、半導体装置のゲート電極を通過する縦断面におけるバンドのビルトインポテンシャルにより、第１の半導体膜から遠ざかるほどボディ領域の第２導電型キャリアの移動の障害になる方向にバンドが曲げられている。したがって、ボディ領域の第２導電型キャリアが第２の半導体膜によって構成されるチャネル領域を通って、第２の半導体膜のうちソース・ドレイン領域に位置する部分に入るのが抑制され、全体的に基板電流が低減される。
上記第３の半導体膜の厚みは、１５ｎｍ以上であることが好ましく、３０ｎｍ以上であることがより好ましい。
最良の実施形態
−第１の実施形態−
第１の実施形態では、チャネル領域を構成する材料として傾斜組成を有するＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用したＨＤＴＭＯＳ（以下、傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳという）の実施形態について説明する。
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴＭＯＳの構造を模式的に示す平面図、図１（ａ）で示すＩｂ−Ｉｂ線における断面図、図１（ａ）で示すＩｃ−Ｉｅ線における断面図である。図１（ａ）〜（ｃ）に示すように、本実施形態の傾斜ＳｉＧｅ−ＨＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された厚み約１００ｎｍの埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設けられた半導体層３０とを有している。半導体層３０は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約１０ｎｍのＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約１５ｎｍのＳｉ１−ｘＧｅｘ膜１４と、Ｓｉ１−ｘＧｅｘ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約５ｎｍのＳｉキャップ層１５とから構成されている。
さらに、ＨＤＴＭＯＳは、Ｓｉキャップ層１５の上に設けられたシリコン酸化膜からなる厚み約６ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設けられたゲート電極１７とを備えている。そして、半導体層３０，つまり上部Ｓｉ膜１２，Ｓｉバッファ層１３，Ｓｉ１−ｘＧｅｘ膜１４及びＳｉキャップ層１５のうちゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂが設けられている。また、上部Ｓｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、高濃度のｎ型不純物を含むＳｉボディ領域２２となっており、Ｓｉバッファ層１３のうちＳｉボディ領域２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ−−Ｓｉ領域２３となっている。そして、Ｓｉ１−ｘＧｅｘ膜１４のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４となっており、Ｓｉ膜１５のうちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ領域２５となっている。また、ゲート電極１７とＳｉボディ領域２２とを電気的に接続する導体部材であるコンタクト２６が設けられている。なお、チャネル長は、約０．３μｍである。
ここで、本実施形態の特徴は、図１（ａ）の左図に示すように、Ｓｉ１−ｘＧｅｘ膜１４のＧｅ組成比ｘが、Ｓｉバッファ層１３からＳｉキャップ層１５に向かって、ｘ＝０からｘ＝０．３まで連続的に変化する傾斜組成となっている点である。
そして、上部Ｓｉ膜１２には、結晶成長前にあらかじめイオン注入によりｎ型不純物がドープされている。Ｓｉバッファ層１３，Ｓｉ１−ｘＧｅｘ膜１４及びＳｉキャップ層１５には、ＵＨＶ−ＣＶＤ法により順次積層される際、ｉｎ−ｓｉｔｕドープにより、ｎ型不純物（例えば砒素）が５ｘ１０１６ａｔｏｍｓ・ｃｍ−３程度にドープされている。Ｓｉ１−ｘＧｅｘ膜１４のバンドギャップは、Ｇｅ組成が連続的に変化していることにより、Ｓｉキャップ層１５と接する境界部でＳｉのバンドギャップに比べ約２２０ｍｅＶ程度小さくなっている。このバンドギャップの差は、ほとんど価電子帯におけるバンドオフセット（ヘテロ障壁）として現れ、このヘテロ障壁にホールを閉じ込めるためのポテンシャル井戸が形成される。
Ｓｉ１−ｘＧｅｘ膜１４の組成比ｘは、０＜ｘ≦０．４の範囲にあることが望ましい。
−Ｓｉ１−ｘＧｅｘ膜の構造と基板電流との関係−
ここで、本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳと、均一組成ＳｉＧｅ（ボックス組成）−ＨＤＴＭＯＳとの基板電流の相違について説明する。
図１０（ａ），（ｂ）は、一般的なＳｉチャネルを有するＤＴＭＯＳにおける寄生ダイオードを示す断面図、ボックス組成を有するＳｉＧｅ膜を備えたＨＤＴＭＯＳ（以下、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳと呼ぶ）における寄生ダイオードを示す断面図である。
図１０（ａ）に示すＤＴＭＯＳにおいては、ＢＯＸ層の上のＳｉ層において、高濃度のｐ型不純物を含むソース・ドレインと、高濃度のｎ型不純物を含むＳｉボディと、低濃度のｎ型不純物を含むＳｉチャネルとが設けられている。
ＤＴＭＯＳでは、ゲート電極とチャネル及びボディとが短絡されており、この状態でゲート電極にバイアス電圧が印加されると、Ｓｉボディ及びＳｉチャネルにゲートバイアス電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧の増大にともなってボディ領域が順方向にバイアスされていくため、しきい値電圧が低下していく。そして、図１０（ａ）に示すように、ソース−ドレイン間に電圧が印加されると、ソース−Ｓｉチャネル間に第１ダイオードＤ１が生成され、ソース−Ｓｉボディ間に第２ダイオードＤ２が生成される。
このとき、第１ダイオードＤ１の単位面積当たりの逆飽和電流密度Ｊｓ１は、下記式（１）
Ｊｓ１＝ｑ｛√（Ｄｐ／τｐ）｝（ｎｉ−Ｓｉ２／Ｎｄ−）
＋ｑ｛√（Ｄｎ／τｎ）｝（ｎｉ−Ｓｉ２／Ｎａ）            （１）
で表される。ただし、ｑは電荷素量、Ｄｐはホールの拡散定数、Ｄｎは電子の拡散定数、τｐはホールの寿命、τｎは電子の寿命、ｎｉ−Ｓｉは真性キャリア密度、Ｎｄ−はＳｉチャネルのドナー濃度、Ｎａはソース・ドレインのアクセプタ濃度である。式（１）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
式（１）の右辺第１項に示すホール電流は、高濃度ｎ層であるＳｉボディに流れることなくドレインに流れるので、ほとんど基板電流には寄与しない。一方、式（１）の右辺第２項に示す電子電流は、Ｓｉボディにも流れるが、Ｓｉ層における真性キャリア密度ｎｉ−Ｓｉは小さく、かつ、ソース・ドレインのアクセプタ濃度Ｎａが大きいので、電子電流は無視しうるほど小さい。
一方、第２ダイオードＤ２の単位面積当たりの逆飽和電流密度Ｊｓ２は、下記式（２）
Ｊｓ２＝ｑ｛√（Ｄｐ／τｐ）｝（ｎｉ−Ｓｉ２／Ｎｄ＋）
＋ｑ｛√（Ｄｎ／τｎ）｝（ｎｉ−Ｓｉ２／Ｎａ）            （２）
で表される。ただし、Ｎｄ＋はＳｉボディのドナー濃度、Ｎａはソース・ドレインのアクセプタ濃度である。式（２）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
このとき、Ｎａ＞Ｎｄ＋であるために、式（２）の右辺第１項に示すホール電流が支配的であるが、Ｓｉボディの不純物濃度を高くすれば、Ｎｄ＋が大きくなり、ホール電流を制御することができる。一方、式（２）の右辺第２項に示す電子電流は、Ｓｉボディにも流れるが、Ｓｉ層における真性キャリア密度ｎｉ−Ｓｉは小さく、かつ、ソース・ドレインのアクセプタ濃度が大きいので、電子電流は無視しうるほど小さい。
その結果、Ｓｉチャネルを有するＤＴＭＯＳにおいては、基板電流（Ｊｓ１＋Ｊｓ２）全体を低く抑制することは可能である。
それに対し、図１０（ｂ）に示すように、均一組成ＳｉＧｅ−ＨＤＴＭＯＳの場合、ソース−ドレイン間に電圧が印加されると、ソース−ＳｉＧｅチャネル間に第１ダイオードＤ１が生成され、ソース−Ｓｉボディ間に第２ダイオードＤ２が生成される。
このとき、第１ダイオードＤ１の単位面積当たりの逆飽和電流密度Ｊｓ１は、下記式（３）
Ｊｓ１＝ｑ｛√（Ｄｐ／τｐ）｝（ｎｉ−Ｓｉ２／Ｎｄ−）
＋ｑ｛√（Ｄｎ／τｎ）｝（ｎｉ−ＳｉＧｅ２／Ｎａ）        （３）
で表される。ただし、Ｎｄ−はＳｉＧｅチャネルのドナー濃度、Ｎａはソース・ドレインのアクセプタ濃度である。式（３）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
式（３）の右辺第１項に示す第１ダイオードＤ１に流れるホール電流は、ほとんど高濃度ｎ層であるＳｉボディに流れることなくドレインに流れるので、基板電流には寄与しない。一方、式（３）の右辺第２項に示す第１ダイオードＤ１に流れる電子電流は、Ｓｉボディにも流れるが、ＳｉＧｅ層における真性キャリア密度ｎｉ−ＳｉＧｅはＳｉ層に比べるとかなり大きく、電子電流を無視できない。
一方、第２ダイオードＤ２の単位面積当たりの逆飽和電流密度Ｊｓ２は、下記式（４）
Ｊｓ２＝ｑ｛√（Ｄｐ／τｐ）｝（ｎｉ−Ｓｉ２／Ｎｄ＋）
＋ｑ｛√（Ｄｎ／τｎ）｝（ｎｉ−Ｓｉ２／Ｎａ）            （４）
で表される。ただし、Ｎｄ＋はＳｉボディのドナー濃度、Ｎａはソース・ドレインのアクセプタ濃度である。式（４）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
このとき、Ｎａ＞Ｎｄ＋であるために、式（４）の右辺第１項に示すホール電流が支配的であるが、Ｓｉボディの不純物濃度を高くすれば、Ｎｄ＋が大きくなり、ホール電流を制御することができる。一方、式（４）の右辺第２項に示す電子電流は、Ｓｉボディにも流れるが、Ｓｉ層における真性キャリア密度ｎｉ−Ｓｉは小さく、かつ、ソース・ドレインのアクセプタ濃度が大きいので、電子電流は無視しうるほど小さい。
以上により、ＳｉＧｅチャネルを有するＳｉＧｅ−ＤＴＭＯＳにおいては、式（３）における電子電流を抑制できないために、基板電流（Ｊｓ１＋Ｊｓ２）全体を低く抑制することが困難となる。
Ｓｉチャネルを有する一般的なＤＴＭＯＳに比べ、本発明のＳｉＧｅチャネルを有するＳｉＧｅ−ＤＴＭＯＳは、チャネル層であるＳｉＧｅ層のバンドギャップは、Ｇｅを３０％とすることで、Ｓｉに比べ約２２０ｍｅＶ程度小さくなり、そのバンドギャップの差はホールの閉じ込めに有利な価電子帯にヘテロ障壁として現れるため、低しきい値が実現できる。
しかしながら、上述のように、このようなボックス組成タイプのヘテロ構造ＤＴＭＯＳの場合、Ｇｅ組成率を高くすると、基板電流のうち電子電流による成分を低減することが困難になる。
図１１は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳについて、ボディ領域の不純物濃度を変化させた時のドレイン電流Ｉｄおよび基板電流Ｉｂのゲートバイアス依存性をシミュレーションした結果を示す図である。このシミュレーションは、Ｓｉバッファ層の厚さを１０ｎｍ、ＳｉＧｅ膜の厚さを１５ｎｍ、Ｓｉキャップ層の厚さを５ｎｍ、ゲート酸化膜の厚さを６ｎｍとして、ＳｉＧｅチャネル層のＧｅ組成を一定の３０％、チャネル長を０．３μｍとしている。つまり、各層の厚さ及びチャネル層を本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳと同じとしている。図１１に示すように、ボディ領域の不純物濃度が変化しても、電子電流のゲートバイアス依存特性は、ほとんど変化していない。一方、ボディ領域の不純物濃度が高くなると、正孔電流が全体的に減少している。すなわち、ソース領域の不純物濃度が１ｘ１０２０ａｔｏｍｓ・ｃｍ−３程度の高濃度であることから、本来、ソース−ボディ間の第２ダイオードＤ２に流れる電流は正孔電流が支配的である。そのため、ボディ領域の不純物濃度を高くすることで正孔電流を抑制することができるのである。
ところが、ボディ領域の不純物濃度が変化しても基板電流のうち電子電流のゲートバイアス依存特性はほとんど変化していないことから、電子電流により基板電流の下限が決定され、この下限値以下まで基板電流を低減することができない。このように、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳでは、ボディ領域の不純物濃度が１ｘ１０１８ａｔｏｍｓ・ｃｍ−３を超えると、電子電流が支配的となり、ボディ領域の不純物濃度を高めても基板電流を抑制することができなくなる。その結果、動作電圧範囲の拡大にも限界がある。
図１２は、ＳｉＧｅの真性キャリア密度のＧｅ組成率依存性を示す図である。同図に示すように、Ｇｅ組成率が３０％であるＳｉＧｅの真性キャリア密度は、Ｓｉの約１０倍に達している。そのために、上述のように式（３）の右辺第２項の成分，つまり基板電流のうちの電子電流の成分を有効に低減することが困難になる。
それに対し、本実施形態のＳｉＧｅ−ＨＤＴＭＯＳにおいては、ＳｉＧｅチャネル領域２４が傾斜組成を有していることで、ピーク濃度を３０％とすると、平均的なＧｅ組成率は１５％程度になる。その場合、図１２からわかるように、チャネル領域の平均的真性キャリア密度ｎｉ−ＳｉＧｅはＳｉの２．５倍程度しか上昇しないので、式（３）における電子電流は無視しうる程度に抑制される。ただし、傾斜組成にすることによって、しきい値電圧がＳｉ−ＤＭＯＳ程度に上昇しては、ヘテロ接合を設けた意味がなくなる。
図２は、本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのソース領域のバンド構造を示す断面図である。ＳｉＧｅ膜に傾斜組成を導入することで、同図の左側に示すビルトインポテンシャル状態においては、Ｓｉ１−ｘＧｅｘ膜１４のうちソース領域２０ａの伝導帯ポテンシャル井戸の形状は、Ｓｉバッファ層１３側で浅く、Ｓｉキャップ層１５側で深い形状となる。そして、ＳｉＧｅ−ＨＤＴＭＯＳのｐチャネルはＳｉＧｅチャネル領域２４のうちＳｉキャップ領域２５に接する領域付近に形成されるので、この付近のＧｅ組成率が３０％であれば、Ｇｅ組成率が３０％である均一組成のＳｉＧｅチャネルとほぼ同等の低しきい値電圧を確保することができる。
したがって、傾斜組成のＳｉＧｅチャネル領域２４を設けることにより、低しきい値というＨＤＴＭＯＳの利点を活かしつつ、基板電流を小さく抑制することが可能になり、よって、動作可能範囲の拡大を図ることができる。
−基板電流の抑制効果のもう１つの考え方−
図１３は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳの構造と電子の振る舞いとを示す断面図である。図１３に示すボックス組成ＳｉＧｅ−ＨＤＴＭＯＳにおいては、ソース領域では、不純物濃度が１ｘ１０２０ａｔｏｍｓ・ｃｍ−３の高濃度に設定されているため、Ｓｉキャップ、ＳｉＧｅチャネル、及びＳｉボディのフェルミレベルが揃うことにより、伝導帯側に擬似的なポテンシャル井戸が生じる。ＳｉボディとＳｉＧｅチャネルとはいずれもｎ型層であり、Ｓｉボディの方が高濃度のｎ型不純物を含んでいることから、ＳｉボディからＳｉＧｅチャネルに電子が容易に流れる。一方、ＳｉＧｅ膜のうちＳｉＧｅチャネルは低濃度のｎ型領域であり、ソースは高濃度のｐ型領域であるので、この間にＰＮ接合部が形成されていて、第１ダイオードＤ１が存在している。したがって、Ｓｉボディからボディ・ソース間の順方向電圧により、ＳｉボディからＳｉＧｅチャネルに電子が流れ、この電子がソースに引き抜かれていることも考えられる。
それに対し、図２に示すように、本実施形態のＳｉＧｅＨＤＴＭＯＳにおいては、Ｓｉ１−ｘＧｅｘ膜１４のうちソース領域２０ａの伝導帯ポテンシャル井戸の形状は、Ｓｉバッファ層１３側で浅く、Ｓｉキャップ層１５側で深い形状となる。そして、ボディ領域の電子はポテンシャルの井戸の深い部分に流れ込もうとするが、大量の電子が存在しているｎ型ボディ領域から、ポテンシャル井戸の深い部分までの距離が離れるため、電子の引き抜きが生じ難い。つまり、図２の右側に示すように、ゲート電極１７を通過する縦断面における伝導帯端において、ビルトインポテンシャルによって、伝導帯端のバンドが曲げられていることから、ｎ−−Ｓｉ領域２３から遠ざかるほど電子の移動に対する障害が大きくなることが電電流の低減に寄与しているとも考えられる。このように、電子電流が低減すると、これにより、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳにおける下限よりもさらに基板電流が低減することになる。
電子電流の低減作用が上述の２つの作用のいずれが主であるかはまだ確定していないが、本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳにより以下の効果が得られる。
図３は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳと傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳとについて、Ｖｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性をシミュレーションした結果を示す図である。図３に示すように、傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳでは、ボディ領域における不純物濃度を高くして正孔電流を低減することができ、かつ、電子電流を低減することができる結果、正孔と電子とによる基板電流全体を１桁程度低減することができることが確認されている。一方、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳに比べ、ドレイン電流Ｉｄはそれほど低減していない。
このように、その効果が得られる理由については、上述のように２つの作用が考えられるが、本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳにより、基板電流が抑制される結果、動作電圧範囲が０．０５Ｖ〜０．０８Ｖ程度に拡大していることが確認されている。
本実施形態では、Ｓｉ／ＳｉＧｅ／Ｓｉヘテロ構造を有するＨＤＴＭＯＳを例にあげて説明したが、他の半導体材料についても、同様のことが言える。
なお、本実施形態においては、半導体層の下方に絶縁層（ＢＯＸ層）が存在するＳＯＩ基板上に形成したＳｉＧｅ−ＨＤＴＭＯＳについて説明したが、本発明のＳｉＧｅ−ＨＤＴＭＯＳは、半導体基板としてバルクシリコン基板などのバルク基板を用いた場合にも、本実施形態と同様の効果を発揮することができる。
また、本実施形態におけるＳｉＧｅチャネル領域２４に代えて、微量のＣ（例えば０．０２〜１．０％）を含み傾斜Ｇｅ組成率を有するＳｉＧｅＣチャネル領域を設けてもよい。その場合にも、傾斜組成ＳｉＧｅＣチャネル領域を有することにより、低しきい値を維持しつつ、基板電流の電流成分を低く抑制することが可能になるので、本実施形態と同じ効果を発揮することができる。
−第２の実施形態−
第２の実施形態では、チャネル領域を構成する材料として傾斜組成を有するＳｉＣを用い、Ｓｉ／ＳｉＣヘテロ接合を利用したＨＤＴＭＯＳ（以下、傾斜組成ＳｉＣ−ＨＤＴＭＯＳという）の実施形態について説明する。
図４は、本実施形態のｎチャネル型傾斜ＳｉＣ−ＨＤＴＭＯＳの構造を模式的に示す断面図である。図４に示すように、本実施形態の傾斜ＳｉＣ−ＨＤＴＭＯＳは、ｐ型のＳｉ基板５０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された厚み約１００ｎｍの埋め込み酸化膜５１と、埋め込み酸化膜５１の上に設けられた半導体層８０とを有している。半導体層８０は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上部Ｓｉ膜５２と、上部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約１０ｎｍのＳｉバッファ層５３と、Ｓｉバッファ層５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約１５ｎｍのＳｉ１−ｙＣｙ膜５４と、Ｓｉ１−ｙＣｙ膜５４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約５ｎｍのＳｉキャップ層５５とから構成されている。
さらに、ＨＤＴＭＯＳは、Ｓｉキャップ層５５の上に設けられたシリコン酸化膜からなる厚み約６ｎｍのゲート絶縁膜５６と、ゲート絶縁膜５６の上に設けられたゲート電極５７とを備えている。そして、半導体層８０，つまり上部Ｓｉ膜５２，Ｓｉバッファ層５３，Ｓｉ１−ｙＣｙ膜５４及びＳｉキャップ層５５のうちゲート電極５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域６０ａ及びドレイン領域６０ｂが設けられている。また、上部Ｓｉ膜５２のうちソース領域６０ａとドレイン領域６０ｂとの間の領域は、高濃度のｐ型不純物を含むＳｉボディ領域６２となっており、Ｓｉバッファ層５３のうちＳｉボディ領域６２の直上に位置する領域は、低濃度のｐ型不純物を含むｐ−−Ｓｉ領域６３となっている。そして、Ｓｉ１−ｙＣｙ膜５４のうちソース領域６０ａとドレイン領域６０ｂとの間の領域は、比較的低濃度のｐ型不純物を含むＳｉＣチャネル領域６４となっており、Ｓｉ膜５５のうちゲート絶縁膜５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ領域６５となっている。また、ゲート電極５７とＳｉボディ領域６２とを電気的に接続する導体部材であるコンタクト６６（図１（ｃ）に示す断面構造と同じ断面構造を有している）が設けられている。なお、チャネル長は、約０．３μｍである。
ここで、本実施形態の特徴は、図４の左図に示すように、Ｓｉ１−ｙＣｙ膜５４のＣ組成比ｙが、Ｓｉバッファ層５３からＳｉキャップ層５５に向かって、ｙ＝０からｙ＝０．０３まで連続的に変化する傾斜組成となっている点である。
そして、上部Ｓｉ膜５２には、結晶成長前にあらかじめイオン注入によりｐ型不純物がドープされている。Ｓｉバッファ層５３，Ｓｉ１−ｙＣｙ膜５４及びＳｉキャップ層５５には、ＵＨＶ−ＣＶＤ法により順次積層される際、ｉｎ−ｓｉｔｕドープにより、ｐ型不純物（例えばボロン）が５ｘ１０１６ａｔｏｍｓ・ｃｍ−３程度にドープされている。Ｓｉ１−ｙＣｙ膜５４のバンドギャップは、Ｃ組成が連続的に変化していることにより、Ｓｉキャップ層５５と接する境界部でＳｉのバンドギャップに比べ約２２０ｍｅＶ程度小さくなっている。このバンドギャップの差は、ほとんど価電子帯におけるバンドオフセット（ヘテロ障壁）として現れ、このヘテロ障壁にホールを閉じ込めるためのポテンシャル井戸が形成される。
ここで、Ｓｉ１−ｙＣｙ膜におけるＣ組成比ｙは、０＜ｙ≦０．０３の範囲内にあることが好ましい。
−Ｓｉ１−ｙＣｙ膜の構造と基板電流との関係−
ここで、本実施形態の傾斜組成ＳｉＣ−ＨＤＴＭＯＳと、傾斜組成を有しない（ボックス組成）のＨＤＴＭＯＳとの基板電流の相違について説明する。
図１０（ａ），（ｂ）に基づく説明を導電型を逆にして適用すると容易に理解できるように、ｎチャネル型ＨＤＴＭＯＳにおいては、式（３），（４）の導電型を逆にした式が得られる。そして、式（３）の右辺第１項に相当する成分が電子電流となり、式（３）の右辺第２項に相当する成分が正孔電流を表すことになる。そして、ボックス組成を有するＳｉＣ膜を備えたＨＤＴＭＯＳ（以下、ボックス組成ＳｉＣ−ＨＤＴＭＯＳと呼ぶ）、Ｃ組成率を高くしないと低しきい値電圧を実現することができないので、Ｓｉ１−ｙＣｙ膜のＣ組成率を高くすることになる。ところが、Ｓｉ１−ｙＣｙ膜のＣ組成率を高くすると、バンドギャップが狭くなることから、図１２に示すと同様に、ＳｉＣチャネルの真性キャリア密度が高くなり、式（３）の右辺第２項に相当する成分である正孔電流が無視できない程度に大きくなる。
それに対し、本実施形態のＳｉＣ−ＨＤＴＭＯＳによると、ＳｉＣチャネル領域６４が傾斜組成を有しているので、平均的なＣ組成率を低くしても（例えば０．７％程度）、Ｃ組成率のピーク濃度を高くすることができるので（例えば１．４％）、正孔電流を抑制することができる。すなわち、本実施形態のＳｉＣ−ＨＤＴＭＯＳにより、低しきい値を実現しつつ、基板電流の抑制を図ることができ、よって動作可能範囲の拡大を図ることができる。
また、上述の効果は、以下の作用によるものと考えることも可能である。ボックス組成ＳｉＣ−ＨＤＴＭＯＳにおいては、ソース領域では、不純物濃度が１ｘ１０２０ａｔｏｍｓ・ｃｍ−３の高濃度に設定されているため、Ｓｉキャップ、ＳｉＣチャネル、及びＳｉボディのフェルミレベルが揃うことにより、伝導帯側に擬似的なポテンシャル井戸が生じる。ＳｉボディとＳｉＣチャネルとはいずれもｐ型層であり、Ｓｉボディの方が高濃度のｐ型不純物を含んでいることから、ＳｉボディからＳｉＧｅチャネルに正孔が容易に流れる。一方、ＳｉＧｅ膜のうちＳｉＧｅチャネル領域は低濃度のｐ型領域であり、ソース領域は高濃度のｎ型領域であるので、この間でＰＮ接合部が形成されている。つまり、ＳｉＧｅ膜のうちソース領域に形成されているポテンシャル井戸の底部と、ＳｉＧｅチャネル領域の伝導帯端との間にはあまりポテンシャル差がない。したがって、ボディ・ソース間の順方向電圧により、ＳｉＧｅチャネル領域からソース領域に電子が引き抜かれる可能性がある。
図５は、本実施形態の傾斜組成ＳｉＣ−ＨＤＴＭＯＳのソース領域のバンド構造と電子の振る舞いを示す断面図である。ＳｉＣ膜に傾斜組成を導入することで、同図の左側に示すように、Ｓｉ１−ｙＣｙ膜５４のうちソース領域６０ａの伝導帯ポテンシャル井戸の形状は、Ｓｉバッファ層５３側で浅く、Ｓｉキャップ層５５側で深い形状となる。そして、ボディ領域の正孔はポテンシャルの井戸の深い部分に流れ込もうとするが、大量の正孔が存在しているｐ型ボディ領域から、ポテンシャル井戸の深い部分までの距離が離れるため（ＳｉＣチャネル層とＳｉバッファ層との膜厚の和である２５ｎｍ程度離れている）、正孔の引き抜きが生じ難くなったものと考えることもできる。そして、正孔電流が低減することにより、ボックス組成ＳｉＣ−ＨＤＴＭＯＳにおける下限よりもさらに基板電流を低減することができる。
以上のように、本実施形態のＳｉＣ−ＨＤＴＭＯＳにより、傾斜組成型ＳｉＣチャネルを導入することで、正孔電流が抑制され、動作電圧範囲を拡大することができる。
以上、第１の実施形態および第２の実施形態では、シリコンを基板とする半導体装置の実施例を用いて説明してきたが、他の半導体材料を用いたヘテロ構造ＤＴＭＯＳにおいても同様の議論ができる。すなわち、傾斜組成を有するチャネル領域を設けることにより、ｐ型ヘテロ構造ＤＴＭＯＳでは基板電流のうち電子電流成分を抑制することができ、ｎ型ヘテロ構造ＤＴＭＯＳでは基板電流のうち正孔電流成分を抑制することができる。
また、本実施形態においては、半導体層の下方に絶縁層（ＢＯＸ層）が存在するＳＯＩ基板上に形成したＳｉＣ−ＨＤＴＭＯＳについて説明したが、本発明のＳｉＣ−ＨＤＴＭＯＳは、半導体基板としてバルクシリコン基板などのバルク基板を用いた場合にも、本実施形態と同様の効果を発揮することができる。
また、本実施形態におけるＳｉＣチャネル領域２４に代えて、Ｇｅ（例えば５〜３５％）を含み傾斜Ｃ組成率を有するＳｉＧｅＣチャネル領域を設けてもよい。その場合にも、傾斜組成ＳｉＧｅＣチャネル領域を有することにより、低しきい値を維持しつつ、基板電流の電流成分を低く抑制することが可能になるので、本実施形態と同じ効果を発揮することができる。
−第３の実施の形態−
第３の実施形態では、チャネル領域を構成する材料として傾斜組成を有するＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用するとともに、アンドープのＳｉバッファ層を設けたＨＤＴＭＯＳ（以下、傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳという）の実施形態について説明する。
図６は、本実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴＭＯＳの構造を示す断面図である。図６に示すように、本実施形態の傾斜ＳｉＧｅ−ＨＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された厚み約１００ｎｍの埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設けられた半導体層３０とを有している。半導体層３０は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約３０ｎｍのアンドープＳｉバッファ層３３と、アンドープＳｉバッファ層３３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約１５ｎｍのＳｉ１−ｘＧｅｘ膜１４と、Ｓｉ１−ｘＧｅｘ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚み約５ｎｍのＳｉキャップ層１５とから構成されている。
さらに、ＨＤＴＭＯＳは、Ｓｉキャップ層１５の上に設けられたシリコン酸化膜からなる厚み約６ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設けられたゲート電極１７とを備えている。そして、半導体層３０，つまり上部Ｓｉ膜１２，アンドープＳｉバッファ層３３，Ｓｉ１−ｘＧｅｘ膜１４及びＳｉキャップ層１５のうちゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂが設けられている。また、上部Ｓｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、高濃度のｎ型不純物を含むＳｉボディ領域２２となっており、アンドープＳｉバッファ層３３のうちＳｉボディ領域２２の直上に位置する領域は、ごく低濃度のｎ型不純物を含むｎ−−Ｓｉバッファ領域３５となっている。そして、Ｓｉ１−ｘＧｅｘ膜１４のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４となっており、Ｓｉキャップ層１５のうちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ領域２５となっている。また、ゲート電極１７とＳｉボディ領域２２とを電気的に接続する導体部材であるコンタクト２６が設けられている。なお、チャネル長は、約０．３μｍである。
ここで、本実施形態の特徴は、図６の左図に示すように、Ｓｉ１−ｘＧｅｘ膜１４のＧｅ組成比ｘが、アンドープＳｉバッファ層３３からＳｉキャップ層１５に向かって、ｘ＝０からｘ＝０．３まで連続的に変化する傾斜組成となっている点と、ＳｉＧｅチャネル領域２４の下方に厚み約３０ｎｍのｎ−−Ｓｉバッファ領域３５が設けられている点である。
そして、上部Ｓｉ膜１２には、結晶成長前にあらかじめイオン注入によりｎ型不純物がドープされている。アンドープＳｉバッファ層３３には、ＵＨＶ−ＣＶＤ方によりエピタキシャル成長される際に、不純物のドープが行なわれていない。一方、Ｓｉ１−ｘＧｅｘ膜１４及びＳｉキャップ層１５には、ＵＨＶ−ＣＶＤ法により順次積層される際、ｉｎ−ｓｉｔｕドープにより、ｎ型不純物（例えば砒素）が５ｘ１０１６ａｔｏｍｓ・ｃｍ−３程度にドープされている。Ｓｉ１−ｘＧｅｘ膜１４のバンドギャップは、Ｇｅ組成が連続的に変化していることにより、Ｓｉキャップ層１５と接する境界部でＳｉのバンドギャップに比べ約２２０ｍｅＶ程度小さくなっている。このバンドギャップの差は、ほとんど価電子帯におけるバンドオフセット（ヘテロ障壁）として現れ、このヘテロ障壁にホールを閉じ込めるためのポテンシャル井戸が形成される。
−Ｓｉ１−ｘＧｅｘ膜の構造と基板電流との関係−
図７は、本実施形態のアンドープＳｉバッファ領域を有する傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのゲート電極を通過する断面における各部のバンド構造と電子の振る舞いを示す断面図である。図７に示すように、半導体層３０内のゲート電極１７下方に位置する領域におけるバンド構造に注目すると、ゲート電極１７とボディ領域との間に亘るビルトイン電圧は、アンドープＳｉバッファ層３３に印加されるため、アンドープＳｉバッファ層３３の厚みを厚くすると、図７の左側に示すようにアンドープＳｉバッファ層３３におけるバンドの曲がりが大きくなる。
図８は、アンドープＳｉバッファ層３３の厚みを１０ｎｍ，３０ｎｍ，５０ｎｍと変化させたときのＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のシミュレーション結果を示す図である。同図に示すように、アンドープＳｉバッファ層３３の厚みが３０ｎｍ，５０ｎｍのサンプルの基板電流Ｉｂは、アンドープＳｉバッファ層３３の厚みが１０ｎｍのサンプルの基板電流Ｉｂよりも小さいことがわかる。
このデータは、以下の作用より生じているものと考えられる。すなわち、図７に示すように、アンドープＳｉバッファ層３３のバンドの曲がりによって、ボディ領域からの電子の移動に対する障壁ができる。そして、上述のように、アンドープＳｉバッファ層３３の厚みを１０ｎｍを越えるほど厚くすることにより、ボディ領域からソース領域２０ａのＳｉＧｅ膜１４に形成される伝導帯端のポテンシャル井戸への電子の引き抜きが抑制され、その結果、基板電流Ｉｂが低減されると考えられる。
また、このことから、第１，第２の実施形態において、傾斜組成を有するチャネル領域を設けることによるチャネル領域の平均的な組成率の低減により生じる電流（式（３）の右辺第２項に相当する成分）の低減によって基板電流が抑制される作用と、ボディ領域からチャネル領域を経てソースに引き抜かれるキャリアの低減によって基板電流が抑制される作用との双方が働いていると推定することが合理的と考えられる。
また、同図に示すように、ドレイン電流Ｉｄは、３種類のサンプルの範囲内においては、アンドープＳｉバッファ層３３の厚みが厚くなるほど増大する。これは、図７からわかるように、同じｎ型不純物がドーピングされているボディ領域とＳｉＧｅチャネル領域２４との距離が離れるほど、ビルトインポテンシャルの状態で価電子帯端のキャリア走行に対するポテンシャルが小さくなって、しきい値が低下するからである。
以上の結果を総合すると、ボックス型組成を有するＳｉＧｅ−ＨＤＴＭＯＳにおいても、ＳｉＧｅチャネル領域２４の下方に、比較的厚いアンドープＳｉバッファ層３３を設けることにより、トランジスタの動作電圧範囲を拡大することができる。
本実施形態においては、Ｓｉ／ＳｉＧｅ／Ｓｉを積層したＨＤＴＭＯＳを例にあげて説明したが、Ｓｉ／ＳｉＣ／Ｓｉ構造ＨＤＴＭＯＳにおいても、同様のことが成り立つ。
なお、本実施形態においては、ＳＯＩ基板上に形成したＳｉＧｅ−ＨＤＴＭＯＳについて説明したが、本発明のＳｉＧｅ−ＨＤＴＭＯＳは、半導体基板としてバルクシリコン基板などのバルク基板を用いた場合にも、本実施形態と同様の効果を発揮することができる。
−第４の実施形態−
次に、チャネル領域を傾斜組成を有するＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）により構成した相補型ＨＤＴＭＯＳ（以下、傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳ）の例である第４の実施形態について説明する。
Ｓｉ／ＳｉＧｅヘテロ接合部においては、バンドオフセット（ヘテロ障壁）は図２に示すごとくホールの閉じ込めに有利な価電子帯端に主にあらわれ、Ｓｉ／ＳｉＣヘテロ接合部においては、バンドオフセット（ヘテロ障壁）は図５に示すごとく電子の閉じ込めに有利な伝導帯端に主にあらわれる。それに対し、Ｓｉ／ＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）ヘテロ接合部においては、Ｇｅ，Ｃの含有率ｘ，ｙを適宜調整することにより、伝導帯端及び価電子帯端の両方にバンドオフセット（ヘテロ障壁）が形成される。すなわち、単一のＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐチャネルとを形成することが可能となる。
図９は、本実施形態の傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳの構造を示す断面図である。同図に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１１１と、埋め込み酸化膜１１１の上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＨＤＴＭＯＳ）用の半導体層１３０と、埋め込み酸化膜１１１の上に設けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＨＤＴＭＯＳ）用の半導体層１８０とを有している。半導体層１３０，１８０は、それぞれ同時に形成された共通の膜によって構成されている。
半導体層１３０，１８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１１２と、上部Ｓｉ膜１１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層１１３と、Ｓｉバッファ層１１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された傾斜組成を有するＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ：＝０〜０．４，ｙ＝０〜０．０３）膜１１４と、ＳｉＧｅＣ膜１１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜１１５とから構成されている。ここで、埋め込み酸化膜１１１の厚さは約１００ｎｍであり、上部Ｓｉ膜１１２の厚みは約１００ｎｍであり、Ｓｉバッファ層１１３の厚みは約１０ｎｍであり、ＳｉＧｅＣ膜１１４の厚みは約１５ｎｍであり、Ｓｉ膜１１５の厚みは約５ｎｍである。
ここで、本実施形態の特徴は、図９に示すように、Ｓｉ１−ｘＧｅｘ膜１１４のＧｅ組成比ｘが、Ｓｉバッファ層１１３からＳｉキャップ層１１５に向かって、ｘ＝０からｘ＝０．４まで連続的に変化し、Ｃ組成比ｙが、Ｓｉバッファ層１１３からＳｉキャップ層１１５に向かって、ｙ＝０からｘ＝０．０３まで連続的に変化する傾斜組成となっている点である。
なお、本実施形態のＧｅ組成率及びＣ組成率の変化によっては、伝導帯端及び価電子帯端の双方に傾斜が生じることになるが、伝導帯端又は価電子帯端のいずれか一方のみに傾斜が生じる構成としてもよい。
さらに、ｐ−ＨＤＴＭＯＳは、Ｓｉ膜１１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜１１６と、ゲート絶縁膜１１６の上に設けられたゲート電極１１７とを備えている。そして、半導体層１３０のうちゲート電極１１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域１２０ａ及びドレイン領域１２０ｂが設けられている。また、上部Ｓｉ膜１１２のうちソース領域１２０ａとドレイン領域１２０ｂとの間の領域は、高濃度（約１×１０１０ａｔｏｍｓ・ｃｍ−３）のｎ型不純物を含むＳｉボディ領域１２２となっており、Ｓｉバッファ層１１３のうちＳｉボディ領域１２２の直上に位置する領域は、アンドープのｎ−−Ｓｉ領域１２３となっている。そして、ＳｉＧｅＣ膜１１４のうちソース領域１２０ａとドレイン領域１２０ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅＣチャネル領域１２４となっており、Ｓｉ膜１１５のうちゲート絶縁膜１１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ層１２５となっている。また、ゲート電極１１７とＳｉボディ領域１２２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極１１７の側面上にはシリコン酸化膜からなるサイドウォール１２７が設けられている。
また、ｎ−ＨＤＴＭＯＳは、Ｓｉ膜１１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜１５６と、ゲート絶縁膜１５６の上に設けられたゲート電極１５７とを備えている。そして、半導体層１８０のうちゲート電極１５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域１６０ａ及びドレイン領域１６０ｂが設けられている。また、上部Ｓｉ膜１１２のうちソース領域１６０ａとドレイン領域１６０ｂとの間の領域は、高濃度（約１×１０１９ａｔｏｍｓ・ｃｍ−３）のｐ型不純物を含むＳｉボディ領域１６２となっており、Ｓｉバッファ層１１３のうちＳｉボディ領域１６２の直上に位置する領域は、アンドープのｐ−−Ｓｉ領域１２６となっている。そして、ＳｉＧｅＣ膜１１４のうちソース領域１６０ａとドレイン領域１６０ｂとの間の領域は、比較的低濃度のｐ型不純物を含むＳｉＧｅＣチャネル領域１６４となっており、Ｓｉ膜１１５のうちゲート絶縁膜１５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ層１６５となっている。また、ゲート電極１５７とＳｉボディ領域１６２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極１５７の側面上にはシリコン酸化膜からなるサイドウォール１６７が設けられている。
さらに、基板上には、層間絶縁膜１９０と、層間絶縁膜１９０を貫通してソース・ドレイン領域１２０ａ，１２０ｂ，１６０ａ，１６０ｂに接触するコンタクト１９１と、コンタクト１９１に接続されて層間絶縁膜１９０の上に延びるソース・ドレイン電極１９２とが設けられている。
本実施形態の傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳの製造工程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、結晶成長前にあらかじめイオン注入により濃度が約１×１０１９ａｔｏｍｓ・ｃｍ−３の不純物がドープされたｎ＋Ｓｉ層（ｐ−ＨＤＴＭＯＳ領域）とｐ＋Ｓｉ層（ｎ−ＨＤＴＭＯＳ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅＣ膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。そして、最上層のＳｉ膜を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるｎ＋型ゲート電極と、高濃度のｐ型不純物がドープされたポリシリコンからなるｐ＋型ゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたｎ＋型ソース・ドレイン領域と、高濃度のｐ型不純物がドープされたｐ＋型ソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とＳｉボディ領域とがコンタクトによって接続されて、ＨＤＴＭＯＳ構造が得られる。
本実施形態によると、チャネル領域をＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）によって構成することにより、単一のＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐチャネルとを形成することが可能となり、Ｓｉ／ＳｉＧｅＣヘテロ接合を有する傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳを実現することができる。その場合、第１，第２の実施形態において説明したように、傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳ構造においては、ｎＨＤＴＭＯＳ及びｐＨＤＴＭＯＳの双方において、低しきい値電圧を維持しつつ、基板電流Ｉｂを低減することができ、動作可能範囲の拡大を図ることができる。
したがって、ＳｉＧｅＣによって構成されるチャネル領域を有するＨＤＴＭＯＳにおいて、バンドオフセット値（ヘテロ障壁の高さ）が多少小さくても、寄生チャネルによるトランジスタ動作の低速化などの不具合を招くことなく、ヘテロ接合構造を利用した高速で電流駆動力の大きいトランジスタを得ることができる。
また、上述のような製造方法を用いることにより、簡単な製造方法で、高性能の傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳを作製することができる。
本実施形態においては、傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳについて説明したが、本発明は本実施形態に限定されるものではなく、傾斜組成Ｓｉ／ＳｉＧｅＣヘテロ接合部を有するｎチャネル型ＨＤＴＭＯＳやｐチャネル型ＨＤＴＭＯＳのみを備えた半導体装置を設けることができることは言うまでもない。
産業上の利用分野
本発明の半導体装置は、電子機器に搭載されるＭＯＳＦＥＴ，特にＤＴＭＯＳＦＥＴ，ＣＭＯＳデバイスなどのデバイスに利用される。
【図面の簡単な説明】
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴＭＯＳの構造を模式的に示す平面図、図１（ａ）で示すＩｂ−Ｉｂ線における断面図、図１（ａ）で示すＩｃ−Ｉｃ線における断面図である。
図２は、第１の実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのソース領域のバンド構造と電子の振る舞いを示す断面図である。
図３は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳと傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳとについて、Ｖｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性をシミュレーションした結果を示す図である。
図４は、第２の実施形態のｎチャネル型傾斜ＳｉＣ−ＨＤＴＭＯＳの構造を模式的に示す断面図である。
図５は、第２の実施形態の傾斜組成ＳｉＣ−ＨＤＴＭＯＳのソース領域のバンド構造と電子の振る舞いを示す断面図である。
図６は、第３の実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴＭＯＳの構造を示す断面図である。
図７は、第３の実施形態のアンドープＳｉバッファ領域を有する傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのゲート電極を通過する断面における各部のバンド構造と電子の振る舞いを示す断面図である。
図８は、アンドープＳｉバッファ層の厚みを変化させたときのＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のシミュレーション結果を示す図である。
図９は、第４の実施形態の傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳの構造を示す断面図である。
図１０（ａ），（ｂ）は、一般的なＳｉチャネルを有するＤＴＭＯＳにおける寄生ダイオードを示す断面図、均一組成ＳｉＧｅチャネルを有するＤＴＭＯＳにおける寄生ダイオードを示す断面図である。
図１１は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳについて、ボディ領域の不純物濃度を変化させた時のドレイン電流および基板電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
図１２は、ＳｉＧｅの真性キャリア密度のＧｅ組成率依存性を示す図である。
図１３は、ボックス組成を有するＳｉＧｅ膜を備えたＨＤＴＭＯＳの構造と電子の振る舞いとを示す断面図である。
【図１（ａ）】
2002086976.tif 000003
【図１（ｂ）】
2002086976.tif 000004
【図１（ｃ）】
2002086976.tif 000005
【図２】
2002086976.tif 000006
【図３】
2002086976.tif 000007
【図４】
2002086976.tif 000008
【図５】
2002086976.tif 000009
【図６】
2002086976.tif 000010
【図７】
2002086976.tif 000011
【図８】
2002086976.tif 000012
【図９】
2002086976.tif 000013
【図１０（ａ）】
2002086976.tif 000014
【図１０（ｂ）】
2002086976.tif 000015
【図１１】
2002086976.tif 000016
【図１２】
2002086976.tif 000017
【図１３】
2002086976.tif 000018
【国際調査報告】
2002086976.tif 000019
2002086976.tif 000020
2002086976.tif 000021
2002086976.tif 000022