(57)【特許請求の範囲】
【請求項１】
第１および第２のＦＥＴから構成され、前記第１のＦＥＴのソース電極と前記第２のＦＥＴのドレイン電極が共通の端子となっている半導体装置であって、
前記第１および前記第２のＦＥＴのチャネル層が同一の層で構成されるとともに、前記共通の端子が接地され、前記第２のＦＥＴのソース電極に印加される電圧が前記共通の端子の電圧よりも低く設定されていることを特徴とする半導体装置。
【請求項２】
前記第２のＦＥＴのゲート電極に印加される電圧が、前記第２のＦＥＴのソース電極に印加される電圧と前記第２のＦＥＴの閾値電圧の和よりも低く設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＦＥＴのゲート電極に印加される直流電圧が、一定値に設定されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置を用いた半導体回路であって、前記第１のＦＥＴのゲート電極およびドレイン電極にそれぞれ個別のインピーダンス整合回路が接続されていることを特徴とする半導体回路。
【請求項５】
請求項２に記載の半導体装置を用いた半導体回路であって、前記第２のソース電極にアノード電極が、前記第２のゲート電極にカソード電極が接続されるダイオードを具備し、該ダイオードのカソード電極に印加される電圧が前記第２のＦＥＴのソース電極の電圧より低く設定されることを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴ素子特にＨＥＭＴ素子による半導体装置およびそれを用いた半導体回路に関するものである。
【０００２】
【従来の技術】
まずＨＥＭＴ素子の周波数分散が回路に与える影響と、これまでに提案されているＨＥＭＴ素子の周波数分散抑制方法について説明する。ＦＥＴ素子の主要なパラメータであるトランスコンダクタンスとドレインコンダクタンスが信号周波数によらず安定な値を維持できることは回路応用上たいへん重要である。前記のパラメータに周波数分散が見られる、つまり信号周波数によりその値が変動する場合、ＨＥＭＴ素子を用いる回路形式に依存して様々な問題を生じる。また、ＨＥＭＴ素子のＤＣバイアス点毎に周波数分散特性も変化している。このことはＨＥＭＴ素子をＣＷにて大信号動作させた場合にも周波数分散特性による波形歪みが発生することを意味している。
【０００３】
ところで、高速デジタル回路にＨＥＭＴ素子を用いる場合は、（１）信号マーク率（デジタル信号におけるハイレベルの時問的割合）に依存したクロスポイントの移動によるＢＥＲ（bit error rate）の増加、（２）信号立ち上がり立ち下がり時に見られる波形の歪み（ゲートラグ、ドレインラグ）、等がある。また一般のアナログ回路にＨＥＭＴ素子を用いる場合は、（３）利得の変動、（４）高次歪の増加、等の形で問題とされる。ＨＥＭＴ素子の周波数分散の原因としてはデバイス内部のトラップ順位の影響とドレイン領域における衝突イオン化により発生するホールの影響の２つがあり、それぞれに対処方法が異なる。
【０００４】
対処方法の第１の従来例として、チャネル層組成の最適化（アイトリプルイートランザクション  オブ  エレクトロン  デバイス、第３８巻、第４号、１９９１年、４月、第８６２頁−第８７０頁）がある。ＨＥＭＴのチャネル領域近傍にトラップが存在すると、トラップの充放電の時定数に依存した周波数分散がトランスコンダクタンスとドレインコンダクタンスに見られるようになる。ＩｎＰ−ＨＥＭＴにおいて用いられるＩｎＧａＡｓチャネル層に存在するトラップ密度はＩｎ組成が６０％の場合最小となり、この時周波数分散が最も抑制されることが報告されている。
【０００５】
対処方法の第２の従来例として、リセス領域幅の最適化（アイトリプルイー  トランザクション  オブ  エレクトロン  デバイス、第４５巻、第１２号、１９９８年、１２月、第２３９０頁−第２３９９頁）がある。ＨＥＭＴ素子のゲート・ドレイン間電圧が高くなるとゲートのドレイン側に高電界ドメインが発生し電子が加速される結果、衝突イオン化によりチャネル内部に過剰なホールが発生する。このホールが速やかに再結合消滅せずＨＥＭＴ素子のソース領域に蓄積するとソース側リセス領域（ソース領域でゲートに接する半導体部分をさす）においてホールの擬フェルミレベルが価電子帯へ向かってシフトし、過剰なホールはリセス領域の半導体表面に移動し始め、リセス領域の半導体表面に蓄積する。その結果、チャネルポテンシャルが上昇しリセス領域の電子濃度が増加する。これはリセス領域の抵抗が下がりドレイン電流が増大することを意味し、トランスコンダクタンスとドレインコンダクタンスに変動をもたらす。過剰なホールのチャネルからリセス表面への移動には時定数が伴うため上記のトランスコンダクタンスとドレインコンダクタンスの変動は周波数分散を持つことになる。
【０００６】
これを防ぐにはリセス領域を短くしホール移動の影響を受けにくくすること、またドープ量を増やしてリセス領域の電子濃度を最初から高濃度に保ちリセス部分の抵抗変化を相対的に小さくすること等が効果的であることが示されている。
【０００７】
対処方法の第３の従来例として、補償回路（特開平５−１１４８２５）によるものがある。小信号領域のみを考えるなら、ドレインコンダクタンスの周波数分散はデバイス構造とＤＣバイアス条件が決まれば常に一定である。よってＨＥＭＴ素子のドレイン・ソース間にＨＥＭＴ素子のドレインコンダクタンスの周波数分散と逆の周波数分散を持つ付加回路を設けることで周波数分散の影響を補償できる。付加回路としては抵抗とインダクタからなる受動素子による回路が用いられる。トランスコンダクタンスについても個別のＨＥＭＴ素子に補償用の回路を設けることで影響を軽減できる。
【０００８】
【発明が解決しようとする課題】
しかし、上述した従来のＨＥＭＴ素子の周波数分散抑制方法には、各々次のような問題点があった。まず、チャネル組成の最適化による方法は、ゲート長０．７μｍ程度の長チャネルゲートのＩｎＰ−ＨＥＭＴ素子では有効であるが、高速光通信あるいは高周波増幅回路に用いられるゲート長０．１μｍクラスの高性能ＩｎＰ−ＨＥＭＴ素子においては衝突イオン化によるホールの影響が支配的となり実際に使われるデバイスにおいて十分な効果が期待できない。
【０００９】
リセス領域幅の最適化の手法は、パターン形成に用いられる露光技術の微細化限界に近いところまでリセス領域を短くしても、まだ周波数分散の影響が見られる。また、露光技術の改良により更にリセス領域幅を狭めることが可能であっても、ゲート・ソース間の逆方向ＤＣ耐圧を確保するためには一定のリセス領域幅が必要であり、ＤＣ耐圧とのトレードオフを解消できない。また、ドープ濃度は通常のＨＥＭＴ素子では上限に近いところまで高く設定されており、リセス領域の電子濃度を従来のＨＥＭＴ素子より大幅に増やすことは技術的に困難である。
【００１０】
一方、補償回路を用いる方法は、小信号でありかつ信号周波数の変化がゆっくりしている場合しか適用できない。例えば光通信に用いられる回路において入力信号は大信号であり、また、様々の周波数成分を持つ広帯域信号が入力される。この場合、単純な補償回路で周波数分散を取り除くことは事実上不可能である。さらに、高周波増幅器においても入力信号は大信号かつ入力振幅の変動を伴うことが多く、補償回路による方法を適用するには限界がある。
【００１１】
本発明は以上のような点に鑑みてなされたもので、その目的は、ゲート長０．１μｍクラスの高性能ＨＥＭＴ素子において生じるトランスコンダクタンスとドレインコンダクタンスの周波数分散を取り除いた半導体装置およびそれを利用した半導体回路を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１にかかる発明は、第１および第２のＦＥＴから構成され、前記第１のＦＥＴのソース電極と前記第２のＦＥＴのドレイン電極が共通の端子となっている半導体装置であって、前記第１および前記第２のＦＥＴのチャネル層が同一の層で構成されるとともに、前記共通の端子が接地され、前記第２のＦＥＴのソース電極に印加される電圧が前記共通の端子の電圧よりも低く設定されていることを特徴とする半導体装置とした。
【００１３】
請求項２にかかる発明は、請求項１にかかる発明において、前記第２のＦＥＴのゲート電極に印加される電圧が、前記第２のＦＥＴのソース電極に印加される電圧と前記第２のＦＥＴの閾値電圧の和よりも低く設定されていることを特徴とする半導体装置とした。
【００１４】
請求項３にかかる発明は、請求項１又は２にかかる発明において、前記第１のＦＥＴのゲート電極に印加される直流電圧が、一定値に設定されていることを特徴とする半導体装置。
【００１５】
請求項４にかかる発明は、請求項１又は２にかかる発明の半導体装置を用いた半導体回路であって、前記第１のＦＥＴのゲート電極およびドレイン電極にそれぞれ個別のインピーダンス整合回路が接続されていることを特徴とする半導体回路とした。
【００１６】
請求項５にかかる発明は、請求項２にかかる発明の半導体装置を用いた半導体回路であって、前記第２のソース電極にアノード電極が、前記第２のゲート電極にカソード電極が接続されるダイオードを具備し、該ダイオードのカソード電極に印加される電圧が前記第２のＦＥＴのソース電極の電圧より低く設定されることを特徴とする半導体回路とした。
【００１７】
【発明の実施の形態】
［第１の実施形態］
図１(a)はＩｎＰ基板１１の上に、ＩｎＡｌＡｓによる２００ｎｍ厚のバッファー層１２を形成し、ＩｎＧａＡｓによる１０ｎｍ厚のチャネル層１３を形成し、ＩｎＡｌＡｓによる１５ｎｍ厚のキャリア供給層１４を形成した本実施形態のＩｎＰ−ＨＥＭＴ素子１０の断面である。
【００１８】
第１のゲート電極１６を有し回路用として使用する第１のＨＥＭＴ素子２１と、第２のゲート電極１８を有し衝突イオン化したホールを吸収する素子として働く第２のＨＥＭＴ素子２２が、ＨＥＭＴ層２０において直接接続されている。１５はドレイン電極、１７は第１のＨＥＭＴ素子２１のソース電極と第２のＨＥＭＴ素子２２のドレイン電極を兼ねる第１のソース電極、１９は第２のソース電極である。層１１〜層１４の膜種と膜厚の組み合わせはＨＥＭＴ層２０が形成可能であれば任意の膜種と膜厚において可能である。
【００１９】
図１(b)は図１(a)の断面におけるチャネル層１３のポテンシャル分布を示す図である。本実施形態においては、第１のＨＥＭＴ素子２１の第１のソース電極１７よりも第２のＨＥＭＴ素子２２の第２のソース電極１９の電位を常に低く保つようにされている。よって価電子帯３６のポテンシャルは第１のＨＥＭＴ素子２１から第２のＨＥＭＴ素子２２へ向かっておおむね単調に上昇するよう保たれている。このため第１のＨＥＭＴ素子２１の領域３４で衝突イオン化により発生したホール３５は、第１のＨＥＭＴ素子２１のソースである領域３３には蓄積することなく、第２のＨＥＭＴ素子２２のソースである領域３１または領域３２に到達し、やがて電子と再結合し消滅する。
【００２０】
また、第２のＨＥＭＴ素子２２に流れるドレイン電流による消費電力の増加を抑制したい場合は、第２のゲート電極１８は第２のＨＥＭＴ素子２２にドレイン電流が流れないような電位に保つ必要がある。本実施形態の場合では、第２のＨＥＭＴ素子２２の閾値電圧は−０．４Ｖであったことから、第２のゲート電極１８に印加する電圧は第２のソース電極１９のそれより０．４Ｖ以上低い電圧にする。この時、伝導帯３７は第２のゲート電極１８の近傍ではフェルミレベル３８よりもポテンシャルが高く、この部分で電子３９は空乏化しているため第２のＨＥＭＴ素子２２にはドレイン電流がわずかしか流れない。この結果、本実施形態のＨＥＭＴ素子１０は、実質的に第１のＨＥＭＴ素子２１の第１のソース電極１７とドレイン電極１５の間にのみ電流が流れ、第２のＨＥＭＴ素子２２は第１のＨＥＭＴ素子２１の回路動作に全く影響を与えることがなく、回路の消費電力を増やすこともない。
【００２１】
また、第１のＨＥＭＴ素子２１の第１のソース電極１７は接地された状態で使うため、高周波的にはここで終端されていることになる。よって、従来の技術で述べたＨＥＭＴ素子のドレインコンダクタンスの周波数分散と逆の周波数分散をもつ付加回路を設ける場合に比べ、信号路への余分な回路の挿入が全く不要となる利点がある。これにより、該付加回路の影響による不本意な信号の減衰や余分な位相回転を引き起こすことなく、第１のＨＥＭＴ素子２１の周波数分散を抑制することが可能となる。
【００２２】
［第２の実施形態］
図２は図１に示したＨＥＭＴ素子１０を定電流源用ＨＥＭＴ素子１０Ａとして用いた差動増幅回路の回路図である。４１，４２は負荷抵抗、４３，４４は差動接続のＦＥＴ、４５，４６は入力端子、４７，４８は出力端子である。定電流源用であるため、ＨＥＭＴ素子１０Ａの第１のゲート電極１６と、第１のソース電極１７は接地されている。電流値を可変にする場合はゲート電極１６に接地電圧以外の電圧を印加することも出来る。また、ＨＥＭＴ素子１０Ａの第２のゲート電極１８に接続されたＶＧ端子４９と、第２のソース電極１９に接続されたＶＳ端子５０は、制御電圧が印加できるように外部に引き出されている。
【００２３】
ここで、本実施形態による周波数分散抑制の改善効果を得るため、ＶＧ端子４９とＶＳ端子５０にバイアス電圧を印加する必要がある。まずＶＳ端子５０にはＦＥＴの耐圧上問題とならない範囲でソース電極１７の電圧より低い電圧を印加する。また消費電力を抑制したい場合は、上記のＩｎＰ−ＨＥＭＴは閾値が−０．４Ｖであるため、ＶＧ端子４９はＶＳ端子５０より０．４Ｖ以上低い電圧にする必要がある。
【００２４】
図２において、電源電圧をＶＤＤ、負荷抵抗４１，４２の抵抗値をＲ、定電流源用ＨＥＭＴ素子１０Ａに流れる電流をＩｄ、入力端子４５，４６に印加される入力信号が十分大きく出力振幅が飽和している場合を考えると、出力端子４７，４８の出力振幅は「Ｒ×Ｉｄ」、出力信号の中心電圧は「ＶＤＤ−０．５×Ｒ×Ｉｄ」となる。よって定電流源用ＨＥＭＴ素子１０Ａに周波数分散が存在すると、入力端子４５，４６に入力される信号の周波数とマーク率（デジタル信号におけるハイレベルの時問的割合）に依存してＩｄが変化することで、出力振幅と出力信号の中心電圧が変動することが分かる。しかし、本実施形態においては、周波数分散抑制効果によりＩｄが安定化されるため、出力信号における上記の変動は見られなくなる。
【００２５】
なお、図２の定電流源用ＨＥＭＴ素子１０Ａの部分は、図３に示す定電流源用ＨＥＭＴ素子１０Ｂの形態に置き換えても同様な改善効果が得られる。図３において、ゲート電極１６を有する第１のＨＥＭＴ素子２１はそのソース電極１７がゲート電極１６とともにコンデンサ５１を介して接地されている。この場合、ゲート端子１８を有する第２のＨＥＭＴ素子２２にもドレイン電流が流れるため回路全体の消費電力は増加するが、ＶＧ端子４９とＶＳ端子５０に接続すべきバイアス回路が不要となり回路の簡略化が可能である。
【００２６】
［第３の実施形態］
図４に第３の実施の形態として高周波電力増幅回路に第１の実施形態のＨＥＭＴ素子を用いた場合を示す。ここでは、ソース接地１段の増幅器を構成する高周波電力増幅用ＨＥＭＴ素子１０Ｃとして、図１で述べたＩｎＰ−ＨＥＭＴ素子１０を用いている。この高周波電力増幅用ＨＥＭＴ素子１０Ｃのゲート電極１６には入力整合回路６１の出力側が、ドレイン電極１５には出力整合回路６２の入力側が接続されている。ＶＧ端子４９、ＶＳ端子５０をともに第２の実施形態と同じ電圧に設定することで、利得変動と歪の少ない高周波電力増幅器が得られる。なお、本実施形態においても図３と同様な回路の簡略化が可能である。
【００２７】
［第４の実施形態］
図２、図４に示した第２，第３の実施形態の回路では、ＶＧ端子４９とＶＳ端子５０の２個所に制御電圧を印加する必要があり、外部制御回路が煩雑となる。この点を改良するために、本実施形態では、図５(a)に示すようにレベルシフト用のダイオード７１をそのアノードがＨＥＭＴ素子１０Ａ（又は１０Ｃ）のソース電極１９に、カソードがＨＥＭＴ素子１０Ａ（又は１０Ｃ）のゲート電極１８に接続されるダイオード７１を用い、そのダイオード７１のカソードにＶＣ端子５２を接続してもよい。また、図５(b)に示すようにそのダイオード７１のカソード７１に抵抗７２を介してＶＣ端子５２を接続してもよい。このようにすることで、制御端子をＶＣ端子５２の１つだけにすることができる。なお、ダイオード７１は、ＨＥＭＴ素子の閾値電圧が低い場合は、２本以上直列にしてもよい。
【００２８】
【発明の効果】
以上説明したように本発明の半導体装置によれば、ＨＥＭＴ素子の持つ周波数分散を抑制することができ、このとき消費電力の増加を抑制することもできる。この結果、この半導体装置を用いた高速デジタル回路等の半導体回路においては、信号マーク率に依存するクロスポイントの移動や信号立ち上がり立ち下がり時に見られる波形の歪みが抑制される。また一般のアナログ回路にこの半導体装置を用いた半導体回路の場合は、利得の変動や高次歪の増加を抑制することができる。
【図面の簡単な説明】
【図１】  (a)は第１の実施形態の半導体装置であるＨＥＭＴ素子の断面図、(b)は(a)のチャネル層に沿ったエネルギーバンドを示す説明図である。
【図２】  第２の実施形態の差動増幅回路の回路図である。
【図３】  図２の差動増幅回路の変形例を示す回路図である。
【図４】  第３の実施形態の差動増幅回路の回路図である。
【図５】  (a)、(b)は図２の差動増幅回路と図４の高周波電力増幅回路のバイアス回路の変形例を示す第４の実施形態の回路図である。
【符号の説明】
１０：ＩｎＰ−ＨＥＭＴ素子
１１：基板（ＩｎＰ）、１２：バッファ層（ＩｎＡｌＡｓ）、１３：チャネル層（ＩｎＧａＡｓ）、１４：キャリア供給層（ＩｎＡｌＡｓ）、１５：ドレイン電極、１６：第１のゲート電極、１７：第１のソース電極、１８：第２のゲート電極、１９：第２のソース電極、２０：ＨＥＭＴ層、２１：第１のＨＥＭＴ素子、２２：第２のＨＥＭＴ素子
３１〜３４：領域、３５：ホール、３６：価電子帯、３７：伝導帯、３８：フェルミレベル、３９：電子
４１，４２：負荷抵抗、４３，４４：ＦＥＴ、４５，４６：入力端子、４７，４８：出力端子、４９：ＶＧ端子、５０：ＶＳ端子、５１：コンデンサ、５２：ＶＣ端子
１０Ａ、１０Ｂ：定電流源用ＨＥＭＴ素子、１０Ｃ：高周波電力増幅用ＨＥＭＴ素子
６１：入力整合回路、６２：出力整合回路、
７１：ダイオード、７２：抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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