(57)【特許請求の範囲】
【請求項１】
ｍ本の走査電極を有し、その走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、各々の期間でＲ（Ｒは２以上の整数）階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて１：Ｒ：…：Ｒn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、
隣接するｎ個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記ｎ個の階調表示データの重みの総和Ｓが上記走査電極数ｍのｎ倍となるように設定することを特徴とするマトリックス型表示装置の駆動方法。
【請求項２】
上記マトリックス型表示装置は、走査電極１本がｇ（ｇは２以上の整数）本の走査電極群に置き換えられることによりｇ×ｍ本の走査電極を有し、１選択期間に上記走査電極群を走査することを特徴とする請求項１に記載のマトリックス型表示装置の駆動方法。
【請求項３】
ｍ本の走査電極を有し、その走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、各々の期間でＲ（Ｒは２以上の整数）階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて１：Ｒ：…：Ｒn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、
隣接するｎ個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記１フレーム期間内に非表示期間を設けることで、ｎ個の階調表示データ重みの総和と上記非表示期間の重みの総和との加算値Ｓが上記走査電極数ｍのｎ倍となるように設定することを特徴とするマトリックス型表示装置の駆動方法。
【請求項４】
上記各階調表示データの表示期間の前後に非表示期間を設けることを特徴とする請求項３に記載のマトリックス型表示装置の駆動方法。
【請求項５】
上記各階調表示データの表示期間の前後に設けた非表示期間の長さを固定することを特徴とする請求項４に記載のマトリックス型表示装置の駆動方法。
【請求項６】
各階調表示データの重みの比率を固定することを特徴とする請求項１ないし５のいずれかに記載のマトリックス型表示装置の駆動方法。
【請求項７】
上記マトリックス型表示装置として強誘電性液晶表示装置を用いていることを特徴とする請求項１ないし６のいずれかに記載のマトリックス型表示装置の駆動方法。
【請求項８】
階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有するマトリックス型表示装置において、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うマトリックス型表示装置の駆動方法であって、
各走査電極に対応する第１，第２，…，第ｎの表示期間の階調表示データを複数のメモリブロックに記憶させ、これらのメモリブロックから階調表示データを各走査電極における各表示期間毎にまとめて出力させて上記信号電極に与えることを特徴とするマトリックス型表示装置の駆動方法。
【請求項９】
階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有し、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うマトリックス型表示装置であって、
独立したアドレスの入力が可能であるとともに各信号電極に与えられる階調表示データを各走査電極における各表示期間毎に共通するアドレスで記憶し、読み出した階調表示データを上記信号電極に与える複数のメモリブロックと、
第１，第２，…，第ｎの表示期間毎の階調表示データを上記メモリブロックに分配する分配手段とを備えていることを特徴とするマトリックス型表示装置。
【請求項１０】
上記第１の表示期間に対応した階調表示データを第１，第２，…，第ｎメモリブロックの順に同じアドレスで書き込み、
上記第２の表示期間に対応した階調表示データを第２，第３…，第ｎ，第１メモリブロックの順に同じアドレスで書き込み、
上記第ｎの表示期間に対応した階調表示データを第ｎ，第１，…，第ｎ−１メモリブロックの順に同じアドレスで書き込み、
上記第１，第２，…，第ｎの各表示期間に、上記第１，第２，…，第ｎの各表示期間に対応した階調表示データを第１，第２，…，第ｎメモリブロックから同じアドレスで同時に読み出すように制御する制御手段を備えていることを特徴とする請求項９に記載のマトリックス型表示装置。
【請求項１１】
階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性とｍ本の走査電極とを有するマトリックス型表示装置において、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うマトリックス型表示装置の駆動方法であって、
ａ（ａは０以上の整数）をｎで除した余りをＲＯＴn （ａ）として、
ＲＯＴn （Ｘ）≠ＲＯＴn （（１＋Ｒ）Ｘ）
ＲＯＴn （Ｘ）≠ＲＯＴn （（１＋Ｒ＋Ｒ2 ）Ｘ）
…
ＲＯＴn （Ｘ）≠ＲＯＴn （（１＋Ｒ＋…＋Ｒn-1 ）Ｘ）＝０
ＲＯＴn （（１＋Ｒ）Ｘ）≠ＲＯＴn （（１＋Ｒ＋Ｒ2 ）Ｘ）
…
ＲＯＴn （（１＋Ｒ＋…＋Ｒn-2 ）Ｘ）
≠ＲＯＴn （（１＋Ｒ＋…＋Ｒn-1 ）Ｘ）＝０
なる関係が成り立つようにＲおよびｎを特定し、
ｂを０以上の整数とするとき、
（１＋Ｒ＋…＋Ｒn-1 ）Ｘ＝ｎ（ｍ＋ｂ）
なる関係が成り立つようにＸを設定し、
第１，第２，…，第ｎの各表示期間に対応するデータを第ａ，第Ｘ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋ａのそれぞれの選択期間に表示することを特徴とするマトリックス型表示装置の駆動方法。
【請求項１２】
Ｒおよびｎを特定する際に、
ｐｎ≠Ｒ，Ｒ2 ，Ｒ＋Ｒ2 ，…および１＋Ｒ＋…＋Ｒn-1 
および
ＲＯＴn （Ｘ）＝ＲＯＴn （ＲＸ）＝ＲＯＴn （Ｒ2 Ｘ）＝…
＝ＲＯＴn （Ｒn-2 Ｘ）＝ＲＯＴn （Ｒn-1 Ｘ）≠０
という条件を導入することを特徴とする請求項１１に記載のマトリックス型表示装置の駆動方法。
【請求項１３】
Ｒ＝Ａ×ｎ＋Ｂ（Ａは０以上の整数，Ｂは１またはｎの因数ではない整数）となるように設定することを特徴とする請求項１，２または１１に記載のマトリックス型表示装置の駆動方法。
【請求項１４】
上記１フレーム期間に設けた非表示期間の長さを、Ａ×ｎ＋Ｂ（Ａは０以上の整数，Ｂは１またはｎの因数ではない整数）またはＡ×ｎ−Ｂとなるように設定することを特徴とする請求項３ないし５のいずれか１項に記載のマトリックス型表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ性を有するマトリックス型表示装置において階調表示を可能にするマトリックス型表示装置の駆動方法に関するものである。
【０００２】
【従来の技術】
メモリ性を有するマトリックス型表示装置は、特開平５−１０７５２１号公報に開示されている相転移形液晶表示装置の他に、特開平３−２０７１５号公報に開示されている強誘電性液晶表示装置、特開平６−４３８２９号公報に開示されているプラズマ表示装置などがある。
【０００３】
一般に、マトリックス型表示装置には、共通して、走査電極毎に独立した選択期間が必要となるので同時に複数の走査電極を選択することができないという特徴がある。また、上記の各マトリックス型表示装置においては、走査電極に印加する電圧を次のように変化させて表示を行っている。まず、画素の表示状態を決める選択電圧を印加した後、画素の表示状態を保持するための保持電圧を印加し、最後に画素の表示状態を消去するための消去電圧を印加する。または、保持電圧の印加を停止することによっても画素の表示状態が消去される。
【０００４】
このような表示装置の階調表示を実現するためには、例えば、特開昭６３−２２６１７８号公報に開示されている走査方法が挙げられる。以下、この走査方法を図２４を用いて説明する。
【０００５】
図２４は、１５本の走査電極Ｌ1 〜Ｌ15から構成されたマトリックス型表示装置の走査方法を模式的に示しており最上段に付された数字（０〜９）の順に走査電極Ｌ1 〜Ｌ15が選択されるようになっている。また、それぞれのブロックには、走査電極Ｌ1 〜Ｌ15上の画素に与えるべきデータのｂｉｔ番号が付記されている。
【０００６】
この例では、先頭の第１選択期間から第４選択期間までに、次のようにデータが付与される。すなわち、第１選択期間に走査電極Ｌ15へ第４ｂｉｔ目のデータを付与し、第２選択期間に走査電極Ｌ1 へ第１ｂｉｔ目を付与し、第３選択期間に走査電極Ｌ3 へ第２ｂｉｔ目を付与し、第４選択期間に走査電極Ｌ7 へ第３ｂｉｔ目を付与している。
【０００７】
なお、この走査方法により前記のメモリ性を有する表示装置を走査するときには、選択期間内に消去電圧と選択電圧とを印加すればよい。
【０００８】
上記の走査方法では、それらの４つの選択期間を同時に選択を行う期間とみなしている。したがって、上記のような順序でデータを付与することにより、第１ｂｉｔの表示期間Ｔ1 と、第２ｂｉｔの表示期間Ｔ2 と、第３ｂｉｔの表示期間Ｔ3 と、第４ｂｉｔの表示期間Ｔ4 との比が、Ｔ1 ：Ｔ2 ：Ｔ3 ：Ｔ4 ＝１：２：４：８となるとしている。
【０００９】
また、特開昭６２−５６９３６号公報に開示されている走査方法では、ブランキング期間を変えることにより、表示期間の比率を１：２：４に設定している。
【００１０】
【発明が解決しようとする課題】
しかしながら、実際に図２４から求められる各表示期間の比率は、Ｔ1 ：Ｔ2 ：Ｔ3 ：Ｔ4 ＝３：７：１５：３５となる。この比率は、第１選択期間に第１ないし第４ｂｉｔ目のいずれを付与するかにより変えることができる。しかし、前者の走査方法では、複数の走査電極を順次選択しているにも関わらず、あたかもそれらの走査電極を同時に選択しているようにみなしているだけであり、上記の比率を厳密に１：２：４：８＝４：８：１６：３２にすることができない。
【００１１】
一方、後者の走査方法では、明るさに関与しない期間が全体の３割程度を占めるので、十分な明るさが確保できないという不都合がある。
【００１２】
本発明は、上記の事情に鑑みてなされたものであって、上記の走査方法と同等の走査時間で各表示期間の比が正確に１：Ｒ：…：Ｒn-1 （２以上の整数）となる走査方法を提供することを第１の目的としている。また、本発明は、上記の階調表示に適し、任意の表示期間に対応したデータを高速に出力するメモリ構成および制御方法を提供することを第２の目的としている。
【００１３】
【課題を解決するための手段】
本発明のマトリックス型表示装置の駆動方法は、ｍ本の走査電極を有し、その走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、各々の期間でＲ（Ｒは２以上の整数）階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて１：Ｒ：…：Ｒn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、上記の課題を解決するために、以下の各手段を講じることを特徴としている。
【００１４】
すなわち、第１の駆動方法は、隣接するｎ個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記ｎ個の階調表示データの重みの総和Ｓが上記走査電極数ｍのｎ倍となるように設定する。
【００１５】
階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性とｍ本の走査電極とを有するマトリックス型表示装置において、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行い、ａ（ａは０以上の整数）をｎで除した余りをＲＯＴn （ａ）として、
0003834086.tif 000002
なる関係が成り立つようにＲおよびｎを特定し、ｂを０以上の整数とするとき、
Ｓ＝（１＋Ｒ＋…＋Ｒn-1 ）Ｘ＝ｎ（ｍ＋ｂ）                …（２）
なる関係が成り立つようにＸを設定し、さらに第１，第２，…，第ｎの各表示期間に対応するデータを第ａ，第Ｘ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋ａのそれぞれの選択期間に表示する。また、ｂ＝０とすることにより、Ｓがｍのｎ倍となる。
【００１６】
一般にメモリ性を有するマトリックス型表示装置では、走査電極毎に独立した選択期間が必要となるので、同時に複数の走査電極を選択することができない。このため、ｍ本の走査電極を１フレーム期間内にｎ回走査するには、少なくともｎ×ｍの選択期間が必要である。一方、各選択期間の時間比がＸ，ＲＸ，…，Ｒn-1 Ｘとなるように時分割で階調表示を行うには、（１＋Ｒ＋…＋Ｒn-1 ）Ｘの期間が必要である。したがって、整数ｂを導入して、（２）式の関係が得られるようにする。
【００１７】
前記の（１）式の関係は、例えば、
ｐｎ≠Ｒ，Ｒ2 ，Ｒ＋Ｒ2 ，…および１＋Ｒ＋…＋Ｒn-1       …（３）および
ＲＯＴn （Ｘ）＝ＲＯＴn （ＲＸ）＝ＲＯＴn （Ｒ2 Ｘ）＝…
＝ＲＯＴn （Ｒn-2 Ｘ）＝ＲＯＴn （Ｒn-1 Ｘ）≠０          …（４）
という条件を満足すれば成り立つ。なお、ｐは正の整数である。
【００１８】
上記の条件により（１）の関係が成り立つと、ＲＯＴn （Ｘ），ＲＯＴn （（１＋Ｒ）Ｘ），…  ，ＲＯＴn （（１＋Ｒ＋…＋Ｒn-2 ）Ｘ），ＲＯＴn （（１＋Ｒ＋…＋Ｒn-1 ）Ｘ）にそれぞれ１対１で対応する値が、例えば、１，２，…ｎ−１，０というように決まる。
【００１９】
（１）の関係を満たすＲおよびｎが特定されると、（２）式に基づき、走査電極数ｍに合わせてＸを設定する。そして、走査電極Ｌ1 において、第１ないし第ｎの各表示期間に対応するデータをそれぞれ、第ａ，第Ｘ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋ａの各選択期間に表示する。また、ｄ番目の走査電極Ｌd において、第１，第２，…，第ｎの各表示期間に対応するデータを、それぞれ第ｄ×ｎ＋ａ，第ｄ×ｎ＋Ｘ＋ａ，…，第ｄ×ｎ＋（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋ａの各選択期間に表示する。
【００２０】
このように表示すれば、第１，第２，…，第ｎの各表示期間に対応するデータは、必ず第ｄ×ｎ＋ａ，第ｅ×ｎ＋Ｘ＋ａ，…，第ｆ×ｎ＋（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋ａの選択期間に表示される。それゆえ、これらのデータに対応する選択期間が相互に重なることなく、ｍ本の走査電極を走査することができる。なお、上記のｄ、ｅおよびｆは任意の整数である。
【００２１】
第２の駆動方法は、ｍ本の走査電極を有し、その走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、各々の期間でＲ（Ｒは２以上の整数）階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて１：Ｒ：…：Ｒn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、上記の課題を解決するために、隣接するｎ個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記１フレーム期間内に非表示期間を設けることで、ｎ個の階調表示データ重みの総和と上記非表示期間の重みの総和との加算値Ｓが上記走査電極数ｍのｎ倍となるように設定することを特徴としている。
【００２２】
具体的には、ａ（ａは０以上の整数）をｎで除した余りをＲＯＴn （ａ）として、Ｘ＋Ｙを１以上の整数とするとき、
0003834086.tif 000003
なる関係が成り立つようにＲおよびｎを特定し、ｂを０以上の整数とするとき、
Ｓ＝（１＋Ｒ＋…＋Ｒn-1 ）Ｘ＋ｎＹ＝ｎ（ｍ＋ｂ）          …（６）
なる関係が成り立つようにＸおよびＹを設定し、第１，第２，…，第ｎの各表示期間に対応するデータを第ａ，第Ｘ＋Ｙ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋（ｎ−１）Ｙ＋ａのそれぞれの選択期間に表示する。また、ｂ＝０とすることにより、Ｓがｍのｎ倍となる。
【００２３】
メモリ性を有するマトリックス型表示装置では、前述のように、画素の表示状態を保持するために選択電圧の印加後に保持電圧を印加し、画素の表示状態を消去するために消去電圧を印加する。また、上記のマトリックス型表示装置では、ある走査電極に選択電圧を印加している間に、他の走査電極に消去電圧を印加することができる。それゆえ、電極の走査においては、選択期間と独立してブランキング期間を設けることができる。
【００２４】
そこで、第２の駆動方法では、各選択期間の時間比がＸ，ＲＸ，…，Ｒn-1 Ｘとなるように時分割で階調表示を行うために、ブランキング期間をＹとして、（１＋Ｒ＋…＋Ｒn-1 ）Ｘ＋ｎＹの期間が必要になる。また、ｍ本の走査電極を１フレーム期間内にｎ回走査するには、少なくともｎ×ｍの選択期間が必要である。したがって、整数ｂを導入して、（６）式の関係が得られる。
【００２５】
前記の（５）式の関係が成り立つ１つの条件として、次式が挙げられる。
ＲＯＴn （Ｘ＋Ｙ）＝ＲＯＴn （ＲＸ＋Ｙ）＝ＲＯＴn （Ｒ2 Ｘ＋Ｙ）＝…＝ＲＯＴn （Ｒn-2 Ｘ＋Ｙ）＝ＲＯＴn （Ｒn-1 Ｘ＋Ｙ）≠０            …（７）
（７）式が成り立つ１つの条件として、次式が挙げられる。
【００２６】
ｑｎ＝（Ｒ−１）Ｘ                                        …（８）
なお、ｑは整数である。
【００２７】
上記の条件により（５）の関係が成り立つと、ＲＯＴn （Ｘ＋Ｙ），ＲＯＴn （（１＋Ｒ）Ｘ＋２Ｙ），…  ，ＲＯＴn （（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋（ｎ＋１）Ｙ），ＲＯＴn （（１＋Ｒ＋…＋Ｒn-1 ）Ｘ＋ｎＹ）にそれぞれ１対１で対応する値が、例えば、１，２，…ｎ−１，０というように決まる。
【００２８】
また、（５）の関係を満たすためには、ＲＯＴn （Ｘ＋Ｙ）≠０より、Ｘ＋Ｙがｎの倍数であってはならない。そこで、Ｘ＋Ｙとｎとの最小公倍数をＭとするときの
Ｍ＝ｎ（Ｘ＋Ｙ）                                          …（９）
なる関係と（６）式とに基づき、走査電極数ｍに合わせてＸ＋Ｙを設定する。そして、走査電極Ｌ1 において、第１ないし第ｎの各表示期間に対応するデータをそれぞれ第ａ，第Ｘ＋Ｙ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋（ｎ−１）Ｙ＋ａの各選択期間に表示する。また、ｄ番目の走査電極Ｌd において、第１，第２，…，第ｎの各表示期間に対応するデータを、それぞれ第ｄ×ｎ＋ａ，第ｄ×ｎ＋Ｘ＋Ｙ＋ａ，…，第ｄ×ｎ＋（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋（ｎ−１）Ｙ＋ａの各選択期間に表示する。
【００２９】
このように表示すれば、第１，第２，…，第ｎの各表示期間に対応するデータは、必ず第ｄ×ｎ＋ａ，第ｅ×ｎ＋Ｘ＋Ｙ＋ａ，…，第ｆ×ｎ＋（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋（ｎ−１）Ｙ＋ａ番目の選択期間に表示される。それゆえ、これらのデータに対応する選択期間が相互に重なることなく、ｍ本の走査電極を走査することができる。なお、上記のｄ、ｅおよびｆは任意の整数である。
【００３０】
また、上記の第１および第２の駆動方法では、上記マトリックス型表示装置における走査電極１本がｇ（ｇは２以上の整数）本の走査電極群に置き換えられることによりｇ×ｍ本の走査電極を有し、１選択期間に上記走査電極群を走査するようにしてもよい。この場合、第１および第２の駆動方法を、より多くの走査電極を有する大型のマトリックス表示装置に適用することができる。
【００３１】
また、第２の駆動方法では、上記各階調表示データの表示期間の前後に非表示期間を設けることが好ましく、さらに、上記各階調表示データの表示期間の前後に設けた非表示期間の長さを固定することが好ましい。
【００３２】
また、上記の各駆動方法では、各階調表示データの重みの比率を固定することが好ましい。
【００３３】
本発明を実現するマトリックス型表示装置は、階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有するマトリックス型表示装置であって、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うためのデータを読み出しうるマトリックス型表示装置用の制御回路により制御されていなければならない。その制御回路では、各走査電極に対応する第１，第２，…，第ｎの表示期間の階調表示データをｎ個のメモリブロックに記憶させ、これらのメモリブロックから階調表示データを各走査電極における各表示期間毎にまとめて出力させて上記マトリックス型表示装置の信号電極駆動回路に与えることを特徴としている。
【００３４】
従来の制御回路におけるメモリ装置では、画素Ａijの第１，第２，…，第ｎの表示期間に対応したｎ組の階調表示データが同一のアドレスに記憶されていた。このため、第１の表示期間に対応した階調表示データをメモリ装置から読み出す場合でも、必要のない第２，…，第ｎの表示期間に対応した階調表示データまで読み出されてしまう。また、第２，…，第ｎの表示期間に対応した階調表示データをメモリ装置から読み出す場合も同様であるので、ｎ組の階調表示データを読み出すために、同一のアドレスをｎ回読み出すことになる。
【００３５】
そこで、本発明のマトリックス型表示装置用の制御回路におけるメモリ制御方法は、独立にアドレスを入力可能なｎ個のメモリブロックから１つのメモリ装置を構成し、画素Ａijの第１，第２，…，第ｎの表示期間に対応したｎ組の階調表示データを各々異なるアドレスでｎ個のメモリブロックに記憶させる。
【００３６】
これにより、第１の表示期間に対応した階調表示データを第１のメモリブロックから読み出す場合、同一のアドレスを第２，…，第ｎのメモリブロックへ入力すれば、同一走査電極上の異なる画素の第１の表示期間に対応した階調表示データが読み出される。
【００３７】
このようにすれば、余分なデータが各メモリブロックから読み出されることがないので、ｎ組の階調表示データを読み出すために、同一のアドレスを１回読み出せば済む。
【００３８】
なお、この方法は、画素Ａijの第１，第２，…，第ｎの表示期間に対応したｎ組の階調表示データを同一のアドレスでｎ個のメモリブロックに記憶させ、第１の表示期間に対応した階調表示データを第１のメモリブロックから読み出す場合、各々異なるアドレスを第２，…，第ｎのメモリブロックへ入力し、同一走査電極上の異なる画素の第１の表示期間に対応した階調表示データを読み出すようにしても同じことである。
【００３９】
本発明のマトリックス型表示装置は、階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有し、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うマトリックス型表示装置であって、上記の課題を解決するために、独立したアドレスの入力が可能であるとともに各信号電極に与えられる階調表示データを各走査電極における各表示期間毎に共通するアドレスで記憶する複数（例えばｎ個）のメモリブロックから構成されたメモリ装置と、第１，第２，…，第ｎの表示期間毎の階調表示データを上記メモリ装置に分配する分配手段とを備えていることを特徴としている。
【００４０】
上記の構成では、１つの画素に対応する階調表示データが、分配手段により、ｎ個の各表示期間に対応したｎ組の階調表示データとして、メモリ装置の各々異なるメモリブロックに分配され、これらのメモリブロックに記憶される。ここで、例えば、画素Ａijの第１，第２，…，第ｎの表示期間に対応したｎ組の階調表示データを各々異なるアドレスでｎ個のメモリブロックに記憶させ、第１の表示期間に対応した階調表示データを第１のメモリブロックから読み出す場合、同一のアドレスが第２，…，第ｎのメモリブロックへ入力されると、同一の走査電極上の異なる画素の第１の表示期間に対応した階調表示データが読み出されるようにしておく。
【００４１】
このようにすれば、各メモリブロックに各走査電極における各表示期間毎に共通するアドレスを同時に与えることにより、走査電極の走査が行われる際に、各走査電極に対応する階調表示データを表示期間毎にまとめて読み出すことができる。それゆえ、各表示期間におけるメモリ装置からの階調表示データ読み出し回数を少なくすることができ、任意の表示期間に対応した階調表示データを高速に信号電極に提供することができる。
【００４２】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図２３に基づいて説明すれば、以下の通りである。
〔強誘電性液晶表示装置の基本構成〕
本実施例に係る強誘電性液晶表示装置（以降、ＦＬＣＤと称する）は、図８に示すように、液晶パネル１を有している。この液晶パネル１は、互いに対向する２枚の透光性の例えばガラスからなる基板２・３を備えている。
【００４３】
基板２の表面には、例えばインジウム錫酸化物（以降、ＩＴＯと称する）等からなる複数の透明な信号電極Ｓ…が互いに平行に配置されている。これらの信号電極Ｓ…は、例えば酸化シリコン（SiO2）からなる透明な絶縁膜４により被覆されている。
【００４４】
一方、基板３の表面には、例えばＩＴＯからなる複数の透明な走査電極Ｌ…が信号電極Ｓ…と直交するように互いに平行に配置されている。これらの走査電極Ｌ…は、絶縁膜４と同じ材料からなる透明な絶縁膜５で被覆されている。
【００４５】
上記の絶縁膜４・５上には、ラビング処理などの一軸配向処理が施された配向膜６・７がそれぞれ形成されている。配向膜６・７としては、ポリビニルアルコール等が用いられる。
【００４６】
強誘電性液晶８は、配向膜６・７が対向するようにして封止剤９で貼り合わされたガラス基板２・３の間の空間内に充填されて液晶層を形成している。強誘電性液晶８は、封止剤９に設けられた図示しない注入口から注入され、その注入口が封止されることにより封入される。
【００４７】
基板２・３は、さらに偏光軸が互いに直交するように配置された２枚の偏光板１０・１１で挟まれている。
【００４８】
図９に示すように、走査電極Ｌ…（Ｌ0 〜ＬF ）は走査電極駆動回路２１に接続され、信号電極Ｓ…（Ｓ0 〜ＳF ）は信号電極駆動回路２２に接続されている。図９における液晶パネル１は、説明を簡単にするために、１６本ずつの走査電極Ｌ…と信号電極Ｓ…とを備える構成となっており、１６×１６の画素を有している。
【００４９】
なお、以降の説明では、任意の走査電極Ｌi （ｉ＝０〜Ｆ）と任意の信号電極Ｓj （ｊ＝０〜Ｆ）とが交差する部分を画素Ａijで表す。
【００５０】
走査電極駆動回路２１は、走査電極Ｌ…に電圧を印加する回路であり、シフトレジスタ２１ａと、ラッチ２１ｂと、アナログスイッチアレイ２１ｃとを有している。この走査電極駆動回路２１では、１ｂｉｔの走査信号ＹＩが、クロックＣＫに基づいてシフトレジスタ２１ａにより転送され、シフトレジスタ２１ａの各出力段から出力されて、さらに負論理のラッチパルスＬＰに同期してラッチ２１ｂで保持される。
【００５１】
ラッチ２１ｂに保持された値が有意（例えばハイレベル）のときに、アナログスイッチアレイ２１ｃにより、その値が出力される信号ラインにつながる走査電極Ｌi に選択電圧ＶC1が印加される。一方、ラッチ２１ｂに保持された値が非有意（例えばローレベル）のときに、アナログスイッチアレイ２１ｃにより、その値が出力される信号ラインにつながる走査電極Ｌk （ｋ≠ｉ）に非選択電圧ＶC0が印加される。
【００５２】
信号電極駆動回路２２は、走査電極Ｓ…に電圧を印加する回路であり、シフトレジスタ２２ａと、ラッチ２２ｂと、アナログスイッチアレイ２２ｃとを有している。この信号電極駆動回路２２では、データ信号ＸＩが、クロックＣＫに基づいてシフトレジスタ２２ａにより転送され、シフトレジスタ２２ａの各出力段から出力されて、さらに負論理のラッチパルスＬＰに同期してラッチ２２ｂで保持される。
【００５３】
ラッチ２２ｂに保持された値が有意（例えばハイレベル）のときに、アナログスイッチアレイ２２ｃにより、その値が出力される信号ラインにつながる信号電極Ｓi にアクティブ電圧ＶS1が印加される。一方、ラッチ２２ｂに保持された値が非有意（例えばローレベル）のときに、アナログスイッチアレイ２１ｃにより、その値が出力される信号ラインにつながる信号電極Ｓk （ｋ≠ｊ）にノンアクティブ電圧ＶS0が印加される。
【００５４】
図１０（ｂ）に示すように、画素Ａijに含まれる液晶分子３１は、その長軸方向と垂直に自発分極ＰS を有している。この液晶分子３１は、走査電極Ｌへの印加電圧と信号電極Ｓへの印加電圧との電位差により発生する電界Ｅおよび自発分極ＰS のベクトル積に比例した力を受けて、２倍のチルト角２θの頂角を持った円錐３２の表面上を移動する。
【００５５】
また、液晶分子３１は、図１０（ａ）に示すように、電界Ｅにより軸３３まで移動させられると位置Ｐ1 で安定した状態になり、電界Ｅにより軸３４まで移動させられると位置Ｐ2 で安定した状態になる。このように、液晶分子３１は、２つの安定した状態をとるという性質を備えている。
【００５６】
さらに、液晶分子３１が電界Ｅにより動かされても、位置Ｐ1 ・Ｐ2 が変化しない限り、元の安定した状態へ戻ろうとする復元力が液晶分子３１に働く。
【００５７】
そこで、図８に示す偏光板１０・１１の一方の偏光軸を、軸３３・３４のいずれかと一致させることにより、２つの表示状態を得ることができる。すなわち、一方の安定状態にある液晶分子３１を有する画素Ａijが明るい表示状態となり、他方の安定状態にある液晶分子３１を有する画素Ａijが暗い表示状態となる。
【００５８】
液晶分子３１には、前記の電界Ｅによる力の他に分子長軸の方向と分子短軸の方向との誘電率の差である誘電異方性Δεおよび電界Ｅの二乗の積に比例した力が働く。したがって、液晶分子３１に働く力Ｆは、次式により表される。
【００５９】
Ｆ＝Ｋ0 ×ＰS ×Ｅ＋Ｋ1 ×Δε×Ｅ2 
なお、上式において、Ｋ0 およびＫ1 は定数である。
【００６０】
このため、誘電率異方性Δεが負のＦＬＣ材料が封入された液晶パネル１では、電界Ｅが増加すれば、ある電界Ｅmin で自発分極ＰS による力の増加より誘電異方性Δεが負であることの効果による力の増加が大きくなり、液晶分子３１に働く力は、その電界Ｅmin で最大となる。また、メモリパルス幅は、液晶分子３１に働く力に逆比例すると考えられるから、その電界Ｅmin で最小となる。
【００６１】
この現象を利用したＦＬＣＤの駆動方法として、例えばＦＬＣ国際会議（１９９１）でDefence Research Agency から"The JOERS/Alvey Ferroelectric Multiplexing Scheme" として発表されたJOERS/Alvey 駆動法（以降、Ｊ／Ａ駆動法と称する）がある。図１１にその論文で示されているＢＤＨ社製のＦＬＣ材料であるＳＣＥ８の電圧−メモリパルス幅の特性を示す。
【００６２】
図１１において○でマーキングされたデータは、図１２（ａ）に示す±１０Ｖのバイアス電圧を重畳しながら測定される。一方、図１１において＋でマーキングされたデータは、図１２（ｂ）に示す±０Ｖのバイアス電圧を重畳しながら測定された。
【００６３】
上記の駆動方法では、１画面のデータの書き替えを２フィールドの走査により行う。まず、第１フィールドでは、図１３（ａ）に示すように、選択電圧ＶCAを走査電極Ｌi へ印加するとき、電圧ＶSCを信号電極Ｓj へ印加することにより、電圧ＶA-C を画素Ａijにおける液晶分子３１へ印加する。これにより、液晶分子３１の安定状態が一方の安定状態に切り替えられる。
【００６４】
第２フィールドでは、図１３（ｂ）に示すように、選択電圧ＶCEを走査電極Ｌi へ印加するとき、電圧ＶSHを信号電極Ｓj へ印加することにより、電圧ＶE-H を画素Ａijにおける液晶分子３１へ印加する。これにより、液晶分子３１の安定状態が保持される。
【００６５】
液晶分子３１の安定状態を他方の安定状態に切り替える場合は、まず、第１フィールドでは、図１３（ａ）に示すように、選択電圧ＶCAを走査電極Ｌi へ印加するとき、電圧ＶSGを信号電極Ｓj へ印加することにより、電圧ＶA-G を画素Ａijにおける液晶分子３１へ印加する。これにより、液晶分子３１の安定状態を変化させない。
【００６６】
第２フィールドでは、図１３（ｂ）に示すように、選択電圧ＶCEを走査電極Ｌi へ印加するとき、電圧ＶSDを信号電極Ｓj へ印加することにより、電圧ＶE-D を画素Ａijにおける液晶分子３１へ印加する。これにより、液晶分子３１の安定状態が他方の安定状態に切り替えられる。
【００６７】
他の画素Ａkj（ｋ≠ｉ）における液晶分子３１の安定状態を切り替えているときには、次のように電圧を印加する。
【００６８】
まず、第１フィールドでは、図１３（ａ）に示すように、電圧ＶSCまたは電圧ＶSGを信号電極Ｓj へ印加するとき、非選択電圧ＶCBを走査電極Ｌi へ印加することにより、電圧ＶB-C または電圧ＶB-G を画素Ａijにおける液晶分子３１へ印加する。第２フィールドでは、図１３（ｂ）に示すように、電圧ＶSDまたは電圧ＶSHを信号電極Ｓj へ印加するとき、非選択電圧ＶCFを走査電極Ｌi へ印加することにより、電圧ＶF-D または電圧ＶF-H を画素Ａijにおける液晶分子３１へ印加する。これにより、液晶分子３１の安定状態は、信号電極Ｓj への印加電圧がいずれの電圧であっても変化しない。
【００６９】
上記の駆動方法が可能となるのは、次の条件による。
【００７０】
第１の条件は、図１３（ａ）（ｂ）に示す電圧ＶA-C ・ＶE-D をそれぞれ決定する電圧レベル−Ｖs ＋Ｖd ・Ｖs −Ｖd の絶対値が、液晶分子３１に働く力が最大値の近辺となるような図１１に示す特性図における４０（Ｖ）近辺の電圧であること。第２の条件は、図１３（ａ）（ｂ）に示す電圧ＶA-G ・ＶE-H をそれぞれ決定する電圧レベル−Ｖs −Ｖd ・Ｖs ＋Ｖd の絶対値が、液晶分子３１に働く力が最大値から減少していく領域である図１１に示す特性図における６０（Ｖ）近辺の電圧であること。これにより、第１の条件の電圧により液晶分子３１に働く力が、第２の条件の電圧により液晶分子３１に働く力より大きくなる。
【００７１】
また、上記の駆動方法が可能となるのは、次の条件にもよる。
【００７２】
電圧ＶA-C は、２つの電圧レベル−Ｖd ・−Ｖs ＋Ｖd が同極性であり、電圧ＶE-D は、２つの電圧レベルＶd ・Ｖs −Ｖd が同極性である。一方、電圧ＶA-G は、２つの電圧レベルＶd ・−Ｖs −Ｖd が逆極性であり、電圧ＶE-H は、２つの電圧レベル−Ｖd ・Ｖs ＋Ｖd が逆極性である。このため、同極性の場合、安定状態の切り替えが容易な電圧レベル−Ｖs ＋Ｖd ・Ｖs −Ｖd をとるのに対し、逆極性の場合、安定状態の切り替えが同極性の場合より容易でない電圧レベル−Ｖs −Ｖd ・Ｖs ＋Ｖd をとることになる。
【００７３】
上記のＪ／Ａ駆動法を拡張した駆動方法としては、Liquid Crystals,1993,Vol.13,No.4,597-601における"A new set of high matrix addressing schemes for ferroelectric liquid crystal displays" に開示されているMalvern 駆動法が挙げられる。図１４に示すように、Ｊ／Ａ駆動法（図中、Ｊ／Ａ）は、列電圧波形における選択電圧の幅をタイムスロットＴに等しく設定するのに対し、Malvern-2 駆動法（図中、Ｍ−２）およびMalvern-3 駆動法（図中、Ｍ−３）は、選択電圧の幅をそれぞれタイムスロットＴの２倍と３倍に等しく設定している。
【００７４】
マトリックス型表示装置としてＦＬＣＤを用いる場合、前記のＪ／Ａ駆動法では、１画面のデータの書き替えに要する２フィールドの走査において、それぞれ図１３（ａ）（ｂ）に示す波形の駆動電圧を印加する。これに対し、SID '92 における"Colour Digital Ferroelectric Liquid Crystal Displays For Laptop Applications"に開示されている駆動方法では、図１５に示すように、ブランキングパルスＢＰを用いることにより、１画面のデータの書き替えを第２フィールドだけで行う。
【００７５】
続いて、前記のように構成されるＦＬＣＤにおける走査方法について説明する。なお、以下に述べる各走査方法を他のマトリックス型表示装置にも適応できるのは言うまでもない。
〔第１の走査方法〕
まず、ｍ本の走査電極Ｌ…を有するＦＬＣＤにおいて、１フレーム期間内で走査電極Ｌ…をｎ回走査する場合の階調数Ｒと走査回数ｎとの関係を求める。
【００７６】
本走査方法では、前述の（１）式の関係が成立するように、（３）式の条件を満足させるＲおよびｎを求める。
【００７７】
例えば、Ｒが２である階調表示の場合では、ｎを２として各表示期間の時間比が１：２となるとき、Ｒ＝ｎとなるので（１）式が成り立たない。また、ｎを３として時間比が１：２：４となるとき、（Ｒ＋Ｒ2 ）／ｎ＝６／３＝２となるので、やはり（１）式が成り立たない。さらに、ｎを４として時間比が１：２：４：８となるとき、Ｒ2 ＝ｎとなるので、やはり（１）式が成り立たない。これは、前述の従来の走査方法（図２０参照）に相当する。
【００７８】
Ｒが４である階調表示の場合では、ｎを２として時間比が１：４となるとき、Ｒ／ｎ＝４／２＝２となるので、（１）式が成り立たない。ｎを３として時間比が１：４：１６となるとき、Ｒ、Ｒ2 およびＲ＋Ｒ2 は、それぞれ４、１６、２０であるので（３）式の条件を満足させ、かつともに３の倍数でない。したがって、この場合、（４）式におけるＸが３の倍数でなければ（４）式を満足させることができる。
【００７９】
このとき、
ＲＯＴ3 （Ｘ）＝１または２
ＲＯＴ3 （５Ｘ）＝２または１
ＲＯＴ3 （２１Ｘ）＝０
となって（１）式が成立する。
【００８０】
また、この条件で（２）式にＲ＝４およびｎ＝３を代入すれば、
（１＋４＋１６）Ｘ＝２１Ｘ＝３（ｍ＋ｂ）
となり、Ｘ＝（ｍ＋ｂ）／７となる。これにより、ｍ＋ｂが７の倍数であれば、全ての条件が満足される。したがって、Ｘ＝１のときｍ＋ｂ＝７、Ｘ＝２のときｍ＋ｂ＝１４、…となる。
【００８１】
そして、このようにＸを設定すると、第１，第２，…，第ｎの各表示期間に対応するデータを第ａ，第Ｘ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋ａのそれぞれの選択期間に表示する。
【００８２】
ここで、図１にｍ＝７（ｂ＝０）の場合の走査方法をパターン化して示す。
【００８３】
図１の走査パターンでは、第１ないし第２１選択期間が設けられ、走査電極Ｌ1 〜Ｌ7 において走査される選択期間に走査の順番が１〜３にて示されている。この走査パターンは、Ｘ＝１であることから、各走査電極Ｌ1 〜Ｌ7 において第ａ，第１＋ａ，…，第５＋ａのそれぞれの選択期間に表示が行われることを示している。例えば、走査電極Ｌ1 では、ａ＝１として第１、第２および第６選択期間に表示が行われる。また、走査電極Ｌ2 では、ａ＝４として第４、第５および第９選択期間に表示が行われる。
【００８４】
このように、本走査方法では、時間比が１：４：１６となる階調表示を正確に行うことができる。
【００８５】
なお、上記の例では、７本の走査電極Ｓ…を有するＦＬＣＤにおける走査方法について述べたが、図１における走査電極Ｌi を走査電極Ｌ20i 〜Ｌ20i+19に置き換えることにより、１４０本の走査電極Ｌ…を有するＦＬＣＤにおいても、同様な階調表示が可能である。また、走査電極数、走査回数および時間比は、上記の例に限定されないのは勿論である。
〔第２の走査方法〕
本走査方法では、ブランキング期間を設けており、前述の（５）式の関係に基づいて走査を行う。
【００８６】
まず、（７）式の条件を満足させれば、（５）式の関係が成立する。例えば、Ｒ＝２およびｎ＝２であり、各表示期間の時間比が１：２となる階調表示の場合では、（７）式が、
ＲＯＴ2 （Ｘ＋Ｙ）＝ＲＯＴ2 （２Ｘ＋Ｙ）≠０
となる。この関係は、
ｑ２＝（２−１）Ｘ＝Ｘ
のとき成り立つ。ここで、Ｘ＝０では表示することができないので、ｑの代わりに正の整数αを導入して、Ｘを
Ｘ＝２α
と表す。
【００８７】
また、（９）式より、Ｘ＋Ｙおよび２の最小公倍数Ｍが２（Ｘ＋Ｙ）と等しくなるには、Ｘ＋Ｙが奇数でなければならない。したがって、Ｘ＋Ｙは、０以上の整数βを導入して、
Ｘ＋Ｙ＝２β＋１
と表される。
【００８８】
これにより、（６）式は、
0003834086.tif 000004
となる。ここで、
Ｘ＋Ｙ＝２β＋１＝５＞Ｘ＝α
を満たすαは、
α＋２β＋１＝α＋５＝ｍ＋ｂ
α＝ｍ＋ｂ−５
となる。このようにαが特定されることで、ｍとＸとが関連付けられる。
【００８９】
すなわち、ｍ＋ｂ＝ｋ＋５（ｋは正の整数）であれば、αは正の整数になる。例えば、ｂ＝０とすると、ｋ＝２のときｍ＝７となり、これによりα＝２となる。
【００９０】
そして、このようにＸを設定すると、第１，第２，…，第ｎの各表示期間に対応するデータを第ａ，第Ｘ＋Ｙ＋ａ，…，第（１＋Ｒ＋…＋Ｒn-2 ）Ｘ＋（ｎ−１）Ｙ＋ａのそれぞれの選択期間に表示する。
【００９１】
ここで、図２にｍ＝７（ｂ＝０）の場合の走査方法をパターン化して示す。
【００９２】
図２の走査パターンでは、第１ないし第１４選択期間が設けられ、走査電極Ｌ1 〜Ｌ7 において走査される選択期間に走査の順番が１・２にて示されている。この走査パターンは、Ｘ＝４およびＹ＝１であることから、各走査電極Ｌ1 〜Ｌ7 において第ａおよび第５＋ａのそれぞれの選択期間に表示が行われることを示している。例えば、走査電極Ｌ1 では、ａ＝１として第１および第６選択期間に表示が行われる。また、走査電極Ｌ2 では、ａ＝３として第３および第８選択期間に表示が行われる。
【００９３】
また、上記の走査パターンでは、表示が行われるそれぞれの選択期間の直前の選択期間に、ブランキング期間が開始するタイミングをβにて示している。したがって、その選択期間からブランキング期間が始まり、ブランキング期間が終了するまで走査電極Ｌi に消去電圧が印加される。
【００９４】
このように、本走査方法では、時間比が１：２となる階調表示を正確に行うことができる。また、ブランキング期間の長さを一定にすることができるので、その長さを短くすることにより、表示に関与しない期間を極めて短くすることができる。
〔第３の走査方法〕
本走査方法でも、前記の第２の走査方法と同様に、ブランキング期間を設けている。
【００９５】
本走査方法では、Ｒ＝２およびｎ＝３であり、各表示期間の時間比が１：２：４となる階調表示を行う。
【００９６】
この場合、（７）式が、
ＲＯＴ3 （Ｘ＋Ｙ）＝ＲＯＴ3 （２Ｘ＋Ｙ）＝ＲＯＴ3 （４Ｘ＋Ｙ）≠０となる。この関係は、
ｑ３＝（２−１）Ｘ＝Ｘ
のとき成り立つ。ここで、Ｘ＝０では表示することができないので、ｑの代わりに正の整数αを導入して、Ｘを
Ｘ＝３α
と表す。
【００９７】
また、（９）式より、Ｘ＋Ｙおよび３の最小公倍数Ｍが３（Ｘ＋Ｙ）と等しくなるには、Ｘ＋Ｙが３の倍数でない値でなければならない。したがって、Ｘ＋Ｙは、０以上の整数βを導入して、
Ｘ＋Ｙ＝３β＋１または３β＋２
と表される。
【００９８】
これにより、Ｘ＋Ｙ＝３β＋１とする場合、（６）式は、
0003834086.tif 000005
となる。ここで、
Ｘ＋Ｙ＝３β＋１＝４＞Ｘ＝３α
を満たすαは、
４α＋３β＋１＝４α＋４＝ｍ＋ｂ
α＝（ｍ＋ｂ−４）／４
となる。このようにαが特定されることで、ｍとＸとが関連付けられる。
【００９９】
すなわち、ｍ＋ｂ＝４ｋ＋４（ｋは正の整数）であれば、αは正の整数になる。例えば、ｂ＝０とすると、ｋ＝１のときｍ＝８となり、これによりα＝１となる。
【０１００】
ここで、図３にｍ＝８（ｂ＝０）の場合の走査方法をパターン化して示す。
【０１０１】
図３の走査パターンでは、第１ないし第２４選択期間が設けられ、走査電極Ｌ1 〜Ｌ8 において走査される選択期間に走査の順番が１〜３にて示されている。この走査パターンは、Ｘ＝３およびＹ＝１であることから、各走査電極Ｌ1 〜Ｌ8 において第ａ、第４＋ａおよび第１１＋ａのそれぞれの選択期間に表示が行われることを示している。表示が行われるそれぞれの選択期間の直前の選択期間には、第２の走査方法と同様に、ブランキング期間の開始するタイミングをβにて示している。これは、以降の第４ないし第６の走査方法についても同様である。
【０１０２】
このように、本走査方法では、時間比が１：２：４となる階調表示を正確に行うことができる。
〔第４の走査方法〕
本走査方法でも、前記の第２の走査方法と同様に、ブランキング期間を設けている。
【０１０３】
本走査方法では、Ｒ＝２およびｎ＝４であり、各表示期間の時間比が１：２：４：８となる階調表示を行う。
【０１０４】
この場合、（７）式が、
0003834086.tif 000006
となる。この関係は、
ｑ４＝（２−１）Ｘ＝Ｘ
のとき成り立つ。ここで、Ｘ＝０では表示することができないので、ｑの代わりに正の整数αを導入して、Ｘを
Ｘ＝４α
と表す。
【０１０５】
また、（９）式より、Ｘ＋Ｙおよび４の最小公倍数Ｍが４（Ｘ＋Ｙ）と等しくなるには、Ｘが４の倍数であることおよびＸ＋Ｙが奇数であることを考慮しなければならない。したがって、Ｘ＋Ｙは、０以上の整数βを導入して、
Ｘ＋Ｙ＝４β＋１または４β＋３
と表される。
【０１０６】
これにより、Ｘ＋Ｙ＝４β＋１とする場合、（６）式は、
0003834086.tif 000007
となる。ここで、
Ｘ＋Ｙ＝４β＋１＝５＞Ｘ＝４α
を満たすαは、
１１α＋４β＋１＝１１α＋５＝ｍ＋ｂ
α＝（ｍ＋ｂ−５）／１１
となる。このようにαが特定されることで、ｍとＸとが関連付けられる。
【０１０７】
すなわち、ｍ＋ｂ＝１１ｋ＋５（ｋは正の整数）であれば、αは正の整数になる。例えば、ｂ＝０とすると、ｋ＝１のときｍ＝１６となり、これによりα＝１となる。
【０１０８】
ここで、図４にｍ＝１６（ｂ＝０）の場合の走査方法をパターン化して示す。
【０１０９】
図４の走査パターンでは、第１ないし第６４選択期間が設けられ、走査電極Ｌ1 〜Ｌ16において走査される選択期間に走査の順番が１〜４にて示されている。この走査パターンは、Ｘ＝４およびＹ＝１であることから、各走査電極Ｌ1 〜Ｌ16において第ａ、第５＋ａおよび第１４＋ａのそれぞれの選択期間に表示が行われることを示している。
【０１１０】
このように、本走査方法では、時間比が１：２：４：８となる階調表示を正確に行うことができる。
〔第５の走査方法〕
本走査方法でも、前記の第２の走査方法と同様に、ブランキング期間を設けている。
【０１１１】
本走査方法では、Ｒ＝４およびｎ＝２であり、各表示期間の時間比が１：４となる階調表示を行う。
【０１１２】
この場合、（７）式が、
ＲＯＴ2 （Ｘ＋Ｙ）＝ＲＯＴ2 （４Ｘ＋Ｙ）≠０
となる。この関係は、
ｑ２＝（４−１）Ｘ＝３Ｘ
のとき成り立つ。ここで、Ｘ＝０では表示することができないので、ｑの代わりに正の整数αを導入して、Ｘを
Ｘ＝２α／３
と表す。
【０１１３】
また、（９）式より、Ｘ＋Ｙおよび２の最小公倍数Ｍが２（Ｘ＋Ｙ）と等しくなるには、Ｘ＋Ｙが奇数でなければならない。したがって、Ｘ＋Ｙは、０以上の整数βを導入して、
Ｘ＋Ｙ＝２β＋１
と表される。
【０１１４】
これにより、（６）式は、
0003834086.tif 000008
となる。ここで、
Ｘ＋Ｙ＝２β＋１＝３＞Ｘ＝２α／３
を満たすαは、
α＋２β＋１＝α＋３＝ｍ＋ｂ
α＝（ｍ＋ｂ−３）
となる。このようにαが特定されることで、ｍとＸとが関連付けられる。
【０１１５】
すなわち、ｍ＋ｂ＝ｋ＋３（ｋは正の整数）であれば、αは正の整数になる。例えば、ｂ＝０とすると、ｋ＝３のときｍ＝６となり、これによりα＝３となる。
【０１１６】
ここで、図５にｍ＝６（ｂ＝０）の場合の走査方法をパターン化して示す。
【０１１７】
図５の走査パターンでは、第１ないし第１２選択期間が設けられ、走査電極Ｌ1 〜Ｌ6 において走査される選択期間に走査の順番が１〜２にて示されている。この走査パターンは、Ｘ＝２およびＹ＝１であることから、各走査電極Ｌ1 〜Ｌ6 において第ａおよび第３＋ａのそれぞれの選択期間に表示が行われることを示している。
【０１１８】
このように、本走査方法では、時間比が１：４となる階調表示を正確に行うことができる。
〔第６の走査方法〕
本走査方法でも、前記の第２の走査方法と同様に、ブランキング期間を設けている。
【０１１９】
本走査方法では、Ｒ＝４およびｎ＝３であり、各表示期間の時間比が１：４：１６となる階調表示を行う。
【０１２０】
この場合、（７）式が、
0003834086.tif 000009
となる。この関係は、
ｑ３＝（４−１）Ｘ＝３Ｘ
のとき成り立つ。ここで、Ｘ＝０では表示することができないので、ｑの代わりに正の整数αを導入して、Ｘを
Ｘ＝α
と表す。
【０１２１】
また、（９）式より、Ｘ＋Ｙおよび３の最小公倍数Ｍが３（Ｘ＋Ｙ）と等しくなるには、Ｘ＋Ｙが３の倍数でない値でなければならない。したがって、Ｘ＋Ｙは、０以上の整数βを導入して、
Ｘ＋Ｙ＝３β＋１または３β＋２
と表される。
【０１２２】
これにより、Ｘ＋Ｙ＝３β＋１とする場合、（６）式は、
0003834086.tif 000010
となる。ここで、本走査方法をＦＬＣＤに適用する都合により、
Ｘ＋Ｙ＝３β＋１＝７＞Ｘ＝α
を満たすαは、
６α＋３β＋１＝６α＋７＝ｍ＋ｂ
α＝（ｍ＋ｂ−７）／６
となる。このようにαが特定されることで、ｍとＸとが関連付けられる。
【０１２３】
すなわち、ｍ＋ｂ＝６ｋ＋７（ｋは正の整数）であれば、αは正の整数になる。例えば、ｂ＝０とすると、ｋ＝２のときｍ＝１９となり、これによりα＝２となる。
【０１２４】
ここで、図６にｍ＝１９（ｂ＝０）の場合の走査方法をパターン化して示す。
【０１２５】
図６の走査パターンでは、第１ないし第５７選択期間が設けられ、走査電極Ｌ1 〜Ｌ19において走査される選択期間に走査の順番が１〜３にて示されている。この走査パターンは、Ｘ＝２およびＹ＝５であることから、各走査電極Ｌ1 〜Ｌ19において第ａ、第７＋ａおよび第２０＋ａのそれぞれの選択期間に表示が行われることを示している。
【０１２６】
このように、本走査方法では、時間比が１：４：１６となる階調表示を正確に行うことができる。
【０１２７】
ところで、ブランキング駆動法（図１５参照）を前述のMalvern 駆動法（図１４参照）に適用したＦＬＣＤにおいて本走査方法を行わせる場合の走査電極Ｌ1 〜Ｌ9 に印加される電圧の波形を図７に示す。なお、図７において、横軸は時間ｔを表すとともに、図６と同様に選択期間の番号を表す一方、縦軸は電圧Ｖを表している。また、図７に記載されているストローブ電圧は選択電圧と同意であり、ブランキング電圧は消去電圧と同意である。
【０１２８】
上記のような電圧を走査電極Ｌ…に印加するには、図９に示すＦＬＣＤに若干の変更を加える必要がある。
【０１２９】
図１６に示すように、本走査方法に適したＦＬＣＤは、走査電極駆動回路４１を備えている。この走査電極駆動回路４１は、２ｂｉｔ用のシフトレジスタ４１ａと、ラッチ２１ｂと同様のラッチ４１ｂと、４つの電圧を入力しうるアナログスイッチアレイ４１ｃとにより構成されている。
【０１３０】
上記の走査電極駆動回路４１においては、２ｂｉｔの走査信号ＹＩが、クロックＣＫに基づいてシフトレジスタ４１ａにより転送される。負論理のラッチパルスＬＰが各選択期間の中央で有意になると、シフトレジスタ４１ａ内のデータがラッチ４１ｂに保持される。
【０１３１】
アナログスイッチアレイ４１ｃは、ラッチ２１ｂに保持されたデータが“０”〜“３”のいずれであるかに応じて異なる電圧を出力する。データが“０”のときは非選択電圧ＶC0が出力される。データが“１”のときは選択電圧ＶC1が出力され、データが“２”のときは延長された選択電圧ＶC2が出力される。データが“３”のときは消去電圧ＶC3が出力される。これらの電圧は、上記の各値が出力される信号ラインにつながる走査電極Ｌi に印加される。
【０１３２】
上記のＦＬＣＤにおいて、例えば、第２０選択期間における中央でラッチパルスＬＰが有意になるとき、次のように、特定の走査電極Ｌi に対応するシフトレジスタ４１の出力段に上記のデータが割り当てられるように走査信号ＹＩを入力する。走査電極Ｌ5 にデータ“１”、走査電極Ｌ2 ・Ｌ9 にデータ“３”、その他の走査電極Ｌ…にデータ“０”を関連付ける。これにより、第２０および第２１選択期間にわたる期間Ｔa では、走査電極Ｌ5 へ選択電圧ＶC1が印加され、走査電極Ｌ2 ・Ｌ9 へ消去電圧ＶC3が印加される。
【０１３３】
また、第２１選択期間における中央でラッチパルスＬＰが有意になるとき、次のように、上記と同様にして、走査電極Ｌ1 にデータ“１”、走査電極Ｌ7 ・Ｌ9 にデータ“３”、その他の走査電極Ｌ…にデータ“０”を関連付ける。これにより、第２１および第２２選択期間にわたる期間Ｔb では、走査電極Ｌ1 へ選択電圧ＶC1が印加され、走査電極Ｌ7 ・Ｌ9 へ消去電圧ＶC3が印加される。
【０１３４】
なお、図７から分かるように、ＦＬＣＤでは、選択電圧（ストローブ電圧）および消去電圧（ブランキング電圧）に幅がある。したがって、表示期間がストローブ電圧の印加開始時、印加途中または印加停止時のいずれから始まるのかが明確でない。また、表示期間がブランキング電圧の印加開始時、印加途中または印加停止時のいずれから始まるのかも明確でない。
【０１３５】
このような場合、ブランキング電圧を印加するタイミングを前後に移動させることにより、表示時間の比率を修正することが可能である。
〔階調表示用のメモリ装置〕
以下に説明するメモリ装置は、走査電極Ｌ…を１フレーム期間内に４回走査し、第１，第２，第３，第４の各表示期間の時間比がＸ：２Ｘ：４Ｘ：８Ｘとなるように階調表示を行うためにデータを記憶する回路である。本メモリ装置は、前述の第１および第２の走査方法を実現するＦＬＣＤに適用が可能であり、他に、従来技術を含めた全ての時分割階調表示方法に適用可能である。
【０１３６】
本メモリ装置は、図１７に示すように、データセレクタ５１・５２と、ＲＡＭ５３〜５６とを備えている。
【０１３７】
データセレクタ５１は、４つの入力および４つの出力を有しており、４つの入力データＤＩA ・ＤＩB ・ＤＩC ・ＤＩD をセレクト信号ＩＳによりメモリブロックとしてのＲＡＭ５３〜５６に振り分けて出力するようになっている。入力データＤＩA ・ＤＩB ・ＤＩC ・ＤＩD は、それぞれ、第１〜第４ｂｉｔに対応しており、図１８に示すように末尾がＡ〜Ｄとなっている。
【０１３８】
例えば、“０００Ａ”は、走査電極Ｌ1 の第１画素に与えられる第１ｂｉｔのデータを表し、“００３Ｄ”は、走査電極Ｌ1 の第４画素に与えられる第４ｂｉｔのデータを表している。また、“０１１Ｂ”は、走査電極Ｌ2 の第２画素に与えられる第２ｂｉｔのデータを表し、“０１３Ｃ”は、走査電極Ｌ2 の第４画素に与えられる第３ｂｉｔのデータを表している。
【０１３９】
ＲＡＭ５３〜５６には、それぞれ入力アドレスＩＡ1 〜ＩＡ4 および出力アドレスＯＡ1 〜ＯＡ4 が与えられる。入力アドレスＩＡ1 〜ＩＡ4 および出力アドレスＯＡ1 〜ＯＡ4 は、１桁目、２桁目および４桁目が次のようにして対応付けられている。１桁目は、第１ないし第４画素のデータに対し“０”となり、第５ないし第８画素のデータに対し“１”となる。２桁目は、走査電極Ｌ1 〜Ｌ16に対しそれぞれ“０”〜“Ｆ”となる。４桁目は、第１ないし第４ｂｉｔに対しそれぞれ“０”〜“３”となる。また、ＲＡＭ５３〜５６は、ライトイネーブル信号ＷＥにより書き込みが指定され、リードイネーブル信号ＲＥにより読み出しが指定されるようになっている。
【０１４０】
データセレクタ５２は、４つの入力および４つの出力を有しており、ＲＡＭ５３〜５６からのデータがそれぞれの画素毎に分けて出力するようになっている。詳しくは、第１および第５画素のデータは出力データＤＯ0 として出力され、第２および第６画素のデータは出力データＤＯ1 として出力され、第３および第７画素のデータは出力データＤＯ2 として出力され、第４および第８画素のデータは出力データＤＯ3 として出力される。
【０１４１】
上記の構成では、入力データＤＩA ・ＤＩB ・ＤＩC ・ＤＩD が、データセレクタ５１によりＲＡＭ５３〜５６に振り分けられ、図１８に示すように、入力アドレスＩＡ1 ・ＩＡ2 ・ＩＡ3 ・ＩＡ4 でＲＡＭ５３〜５６に書き込まれる。このとき、第１の表示期間に対応した入力データＤＩA は、ＲＡＭ５３・５４・５５・５６の順に書き込まれる。第２の表示期間に対応した入力データＤＩB は、ＲＡＭ５４・５５・５６・５３の順に書き込まれる。第３の表示期間に対応した入力データＤＩC は、ＲＡＭ５５・５６・５３・５４の順に書き込まれる。第４の表示期間に対応した入力データＤＩD は、ＲＡＭ５６・５３・５４・５５の順に書き込まれる。
【０１４２】
また、入力アドレスＩＡ1 ・ＩＡ2 ・ＩＡ3 ・ＩＡ4 としては、それぞれ走査電極Ｌ1 ・Ｌ2 ・…に与えられる第１ないし第８画素のデータに対し８つのアドレスが用意される。また、第１ないし第４画素のデータには、同じアドレスが割り当てられ、第５ないし第８画素のデータには、同じであるが第１ないし第４画素のデータと異なるアドレスが割り当てられる。
【０１４３】
次いで、図１９に示すように、ＲＡＭ５３〜５６に出力アドレスＯＡ1 ・ＯＡ2 ・ＯＡ3 ・ＯＡ4 が与えられると、ＲＡＭ５３〜５６からデータが読み出される。このとき、出力アドレスＯＡ1 ・ＯＡ2 ・ＯＡ3 ・ＯＡ4 としては、同じアドレスが同時に与えられる。これにより、データがＲＡＭ５３〜５６から走査電極Ｌ1 ・Ｌ2 ・…における各ｂｉｔ毎にまとめて出力される。そして、ＲＡＭ５３〜５６からのデータは、データセレクタ５２により画素毎に振り分けられて、出力データＤＯ0 〜ＤＯ3 として出力され、図９に示すデータ信号ＸＩとなる。
【０１４４】
上記のように、第１ないし第４の表示期間のそれぞれに対応する第１ないし第４ｂｉｔのデータをＲＡＭ５３〜５６に書き込んでおけば、読み出すときに同じアドレスを与えることにより、表示期間に対応するｂｉｔのデータがまとめて出力される。例えば、出力アドレスが“００００”の場合、第１の表示期間に対応する第１ｂｉｔのデータがＲＡＭ５３〜５６から同時に出力される。
【０１４５】
上記のメモリ装置は、図２０に示すように構成されるマトリックス型表示装置において、メモリ装置５７として設けられる。メモリ装置５７から出力された階調データは、図１６のように構成されるＦＬＣＤ５８にデータＸＩとして入力される。なお、メモリ装置５７のアドレス等の制御信号およびＦＬＣＤ５８に必要な他の制御信号は制御回路５９より供給される。
【０１４６】
図１８に示すように、第１ｂｉｔのデータに着目すれば、入力側では１走査電極当たりに８つのアドレスが必要であったが、出力側では１走査電極当たりに２つのアドレスだけでよい。これは、他のｂｉｔでも同様である。したがって、第１ないし第４の表示期間にそれぞれ対応する４つの２階調データをｂｉｔ毎にまとめて読み出すことにより、２階調表示可能なメモリ性を有するマトリックス型表示装置において、走査電極を１フレーム期間内に４回走査して、各表示期間がＸ：２Ｘ：４Ｘ：８Ｘとなる時分割表示を行うことができる。
【０１４７】
なお、上記の例では、走査電極Ｌ…を１フレーム期間内に４回走査する走査方法について説明したが、走査回数は、上記の例に限定されることはない。
【０１４８】
また、上記の例では、１フレーム期間内に４回走査するのに最も適したメモリ構成として、独立にアドレスが入力可能な４個のメモリを用いた場合のデータ制御方法について説明した。しかし、効率が低下しても差し支えなければ、例えば、図２１に示すように、独立にアドレスが入力可能な２組のＲＡＭ６３・６４およびＲＡＭ６５・６６を用いてもよい。
【０１４９】
この場合、図２２に示す入力アドレスが入力されると、データセレクタ６１で分配されたデータがＲＡＭ６３〜６４に記憶される。また、図２３に示す出力アドレスが入力されると、ＲＡＭ６３〜６４からデータが読み出され、データセレクタ６２を介して出力データＤＯ0 ・ＤＯ1 として出力される。
【０１５０】
このような構成では、前述の構成と同様に時分割階調表示用のメモリ装置を構成することができる。
【０１５１】
ここで、図２３に示す出力アドレスと図１９に示す出力アドレスとを比較すれば、１走査電極分のデータを読み出すのに必要なアドレス数は、図２１に示す構成が図１７に示す構成の２倍になる。しかし、図２１に示す構成によっても、従来の構成に比べればアドレス数は１／２となる。
【０１５２】
【発明の効果】
以上のように、本発明のマトリックス型表示装置の駆動方法は、ｍ本の走査電極を有し、その走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、各々の期間でＲ（Ｒは２以上の整数）階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調データの重みに合わせて１：Ｒ：…：Ｒn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、隣接するｎ個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記ｎ個の階調データの重みの総和Ｓが上記走査電極数ｍのｎ倍となるように設定する方法である。
【０１５３】
これにより、階調表示データに対応する選択期間が相互に重なることなく、ｍ本の走査電極を走査することができる。したがって、各表示期間の時間比が厳密に１：Ｒ：…：Ｒn-1 となる階調表示を行うことができ、表示品位を向上させることができるという効果を奏する。
【０１５４】
本発明の他のマトリックス型表示装置の駆動方法は、ｍ本の走査電極を有し、その走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、各々の期間でＲ（Ｒは２以上の整数）階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて１：Ｒ：…：Ｒn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、隣接するｎ個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記１フレーム期間内に非表示期間を設けることで、ｎ個の階調表示データ重みの総和と上記非表示期間の重みの総和との加算値Ｓが上記走査電極数ｍのｎ倍となるように設定する方法である。
【０１５５】
これにより、階調表示データに対応する選択期間が相互に重なることなく、ｍ本の走査電極を走査することができる。また、ブランキング期間をＹに割り当てることにより、明るさに寄与しない期間を極力短くすることができる。したがって、各表示期間の時間比が厳密に１：Ｒ：…：Ｒn-1 となる階調表示を行うことができ、表示品位を向上させることができるという効果を奏する。
【０１５６】
本発明のさらに他のマトリックス型表示装置の駆動方法は、階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有するマトリックス型表示装置において、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うマトリックス型表示装置の駆動方法であって、各走査電極に対応する第１，第２，…，第ｎの表示期間の階調表示データを複数のメモリブロックに記憶させ、これらのメモリブロックから階調表示データを各走査電極における各表示期間毎にまとめて出力させて上記信号電極に与える方法である。
【０１５７】
このように、階調表示データを各走査電極における各表示期間毎にまとめて出力させれば、各表示期間におけるメモリブロックからの階調表示データ読み出し回数を少なくすることができる。これにより、任意の表示期間に対応した階調表示データを高速に信号電極に提供することができる。したがって、時分割階調表示を良好に行うことができるという効果を奏する。
【０１５８】
本発明のマトリックス型表示装置は、階調数Ｒ（Ｒは２以上の整数）で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有し、上記の走査電極を１フレーム期間内にｎ（ｎは２以上の整数）回走査し、第１，第２，…，第ｎの表示期間の時間比がＸ：ＲＸ：…：Ｒn-1 Ｘ（Ｘは正の整数）となるように時分割表示を行うマトリックス型表示装置であって、独立したアドレスの入力が可能であるとともに各信号電極に与えられる階調表示データを各走査電極における各表示期間毎に共通するアドレスで記憶し、読み出した階調表示データを上記信号電極に与える複数のメモリブロックと、第１，第２，…，第ｎの表示期間毎の階調表示データを上記メモリブロックに分配する分配手段とを備えている構成である。
【０１５９】
これにより、各メモリブロックに各走査電極における各表示期間毎に共通するアドレスを同時に与えれば、走査電極の走査が行われる際に、各走査電極に対応する階調表示データを表示期間毎にまとめて読み出すことができる。それゆえ、各表示期間におけるメモリブロックからの階調表示データ読み出し回数を少なくすることができ、任意の表示期間に対応した階調表示データを高速に信号電極に提供することができる。したがって、時分割階調表示を良好に行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るＦＬＣＤにおける第１の走査方法による走査パターンを示す説明図である。
【図２】本発明の実施の一形態に係るＦＬＣＤにおける第２の走査方法による走査パターンを示す説明図である。
【図３】本発明の実施の一形態に係るＦＬＣＤにおける第３の走査方法による走査パターンを示す説明図である。
【図４】本発明の実施の一形態に係るＦＬＣＤにおける第４の走査方法による走査パターンを示す説明図である。
【図５】本発明の実施の一形態に係るＦＬＣＤにおける第５の走査方法による走査パターンを示す説明図である。
【図６】本発明の実施の一形態に係るＦＬＣＤにおける第６の走査方法による走査パターンを示す説明図である。
【図７】上記第６の走査方法を実行する際に走査電極Ｌ1 〜Ｌ9 に印加される電圧の波形を示す波形図である。
【図８】本発明の実施の一形態に係るＦＬＣＤに設けられる液晶パネルの構成を示す断面図である。
【図９】上記の液晶パネルを含むＦＬＣＤの要部の構成を示す平面図である。
【図１０】上記の液晶パネルに封入される強誘電性液晶の分子の振る舞いを示す平面図および斜視図である。
【図１１】上記強誘電性液晶のスイッチング特性を示すグラフである。
【図１２】図１１のスイッチング特性を測定する際に用いるパルス電圧の波形を示す波形図である。
【図１３】上記ＦＬＣＤの駆動方法として好適なJOERS/Alvey 駆動法における第１および第２フィールドでの駆動電圧の波形を示す波形図である。
【図１４】上記ＦＬＣＤに適用されるMalvern 駆動法における列電圧およびJOERS/Alvey 駆動法における列電圧を示す波形図である。
【図１５】上記ＦＬＣＤに適用されるブランキング駆動法における非スイッチング状態およびスイッチング状態での駆動電圧の波形を示す波形図である。
【図１６】上記第６の走査方法に適したＦＬＣＤの要部の構成を示す平面図である。
【図１７】本発明の実施の一形態に係るマトリックス型表示装置において時分割階調表示のための走査方法に適した配列でデータを出力するメモリ装置の構成を示すブロック図である。
【図１８】上記メモリ装置への入力データおよび入力アドレスを示す説明図である。
【図１９】上記メモリ装置からの出力データおよび出力アドレスを示す説明図である。
【図２０】図１７のメモリ装置を含むマトリックス型表示装置の構成を示すブロック図である。
【図２１】図１７のメモリ装置に代わる他のメモリ装置の構成を示すブロック図である。
【図２２】図２１のメモリ装置への入力データおよび入力アドレスを示す説明図である。
【図２３】図２１のメモリ装置からの出力データおよび出力アドレスを示す説明図である。
【図２４】従来のＦＬＣＤにおける走査パターンを示す説明図である。
【符号の説明】
５３〜５６    ＲＡＭ（メモリブロック）
５１          データセレクタ（分配手段）
Ｌ            走査電極
Ｓ            信号電極
【図１】
0003834086.tif 000011
【図２】
0003834086.tif 000012
【図３】
0003834086.tif 000013
【図４】
0003834086.tif 000014
【図５】
0003834086.tif 000015
【図６】
0003834086.tif 000016
【図７】
0003834086.tif 000017
【図８】
0003834086.tif 000018
【図９】
0003834086.tif 000019
【図１０】
0003834086.tif 000020
【図１１】
0003834086.tif 000021
【図１２】
0003834086.tif 000022
【図１３】
0003834086.tif 000023
【図１４】
0003834086.tif 000024
【図１５】
0003834086.tif 000025
【図１６】
0003834086.tif 000026
【図１７】
0003834086.tif 000027
【図１８】
0003834086.tif 000028
【図１９】
0003834086.tif 000029
【図２０】
0003834086.tif 000030
【図２１】
0003834086.tif 000031
【図２２】
0003834086.tif 000032
【図２３】
0003834086.tif 000033
【図２４】
0003834086.tif 000034