(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプリングし、上位ビット側のデジタル信号を生成する上位側の変換部と、
アナログ入力信号をサンプリングし、前記上位側の変換部の処理結果に基づいて下位ビット側のデジタル信号を生成する下位側の変換部と、
前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部と
を備えたＡ／Ｄ変換器であって、
前記下位側の変換部は前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部のデジタル信号を生成する動作中にサンプリングを終了することを特徴とするＡ／Ｄ変換器。
【請求項２】
アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と基準電圧とを比較判定して上位ビット側のデジタル信号を生成する上位側の変換部と、
アナログ入力信号をサンプリングし、前記上位側の変換部の比較判定結果に基づいて下位側基準電圧を設定し、サンプリングしたアナログ入力信号と該下位側基準電圧とを比較判定して下位ビット側のデジタル信号を生成する下位側の変換部と、
前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部と
を備えたＡ／Ｄ変換器であって、
前記下位側の変換部は、前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部の比較判定動作中にサンプリングを終了することを特徴とするＡ／Ｄ変換器。
【請求項３】
アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と基準電圧とを比較判定して上位ビット側のデジタル信号を生成する上位側の変換部と、
アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と前記上位ビット側のデジタル信号を再びアナログ信号にした値と前記上位側の変換部の比較判定結果とに基づいて、下位ビット側のデジタル信号を生成する下位側の変換部と、
前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部と
を備えたＡ／Ｄ変換器であって、
前記下位側の変換部は、前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部の比較判定動作中にサンプリングを終了することを特徴とするＡ／Ｄ変換器。
【請求項４】
前記下位側の変換部は、
前記上位ビット側のデジタル信号が示す電位の範囲を拡大した範囲から下位ビット側のデジタル信号を生成することを特徴とする請求項１又は請求項３のいずれか１項に記載のＡ／Ｄ変換器。
【請求項５】
前記下位側の変換部は、
前記上位ビット側のデジタル信号が示す電位を拡大した値を前記下位側基準電圧として設定することを特徴とする請求項２に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関するものである。
【０００２】
近年の半導体集積回路装置は、益々高集積化及び高速化が進められている。そして、該装置にはＡ／Ｄ変換器を搭載するものがある。このようなＡ／Ｄ変換器としては、並列型に対して回路面積を小さくすることができる直並列型のものがあり、そのＡ／Ｄ変換器においても、変換速度を向上させることが要求されている。
【０００３】
【従来の技術】
従来の４ビットの直並列型のＡ／Ｄ変換器は、上位側変換部及び下位側変換部を備えている。上位側変換部は、サンプルホールド回路（以下、Ｓ／Ｈ回路という）及び上位２ビット用の並列型のＡ／Ｄ変換回路から構成されている。下位側変換部は、Ｓ／Ｈ回路及び下位２ビット用の並列型のＡ／Ｄ変換回路から構成されている。
【０００４】
上位側及び下位側変換部の両Ｓ／Ｈ回路には、制御部から同一のサンプリングパルス信号が入力される。すると、両Ｓ／Ｈ回路は、図８に示すように、該サンプリングパルス信号に基づいたサンプリング時間で同時にアナログ入力信号の瞬時値をサンプリングする。従って、両Ｓ／Ｈ回路は、同一の瞬時値をホールドする。
【０００５】
両Ｓ／Ｈ回路がホールド状態となると、上位２ビット用のＡ／Ｄ変換回路が動作し、上位２ビットの粗判定（上位側判定）を行なう。即ち、上位側変換部はＳ／Ｈ回路がホールドした瞬時値と比較基準電圧を４等分した３段階の電位とをそれぞれ比較し、その比較結果に基づく信号を出力部及び下位側変換部に出力する。
【０００６】
下位側変換部は、上位側変換部の比較結果に基づく信号が入力されると、その信号に基づいて比較基準電圧を設定し、下位２ビット用のＡ／Ｄ変換回路にて下位２ビットの密判定（下位側判定）を行なう。即ち、下位側変換部はＳ／Ｈ回路がホールドした瞬時値と、上位側変換部の比較結果に基づいて設定した比較基準電圧を４等分した３段階の電位とをそれぞれ比較し、その比較結果に基づく信号を出力部に出力する。
【０００７】
出力部は、上位側変換部の比較結果に基づく信号と下位側変換部の比較結果に基づく信号が入力されると、両信号を合成し４ビットのデジタル信号を生成して出力する。
【０００８】
【発明が解決しようとする課題】
前記Ａ／Ｄ変換器において、変換速度を高速化するためにはサンプリング時間を短くすることが効果的である。
【０００９】
しかしながら、Ｓ／Ｈ回路で必要とするサンプリング時間は、アナログ信号を出力する外部回路の出力インピーダンスと、Ｓ／Ｈ回路の入力インピーダンスとの値に応じて決まる。従って、外部回路の出力インピーダンスが高い場合にサンプリング時間を短くすると、Ｓ／Ｈ回路のコンデンサにサンプリングされる電圧がアナログ信号の瞬時値に達する前にサンプリング動作が終了され、正確な瞬時値をサンプリングできなくなる。この場合、Ａ／Ｄ変換器の変換速度を維持させるためには、外部回路にドライバー回路を付加する必要があり、外部回路の面積が増大してしまうとともに、コストが増加するという問題がある。
【００１０】
又、前記Ａ／Ｄ変換器では、外部回路にドライバー回路を付加しサンプリング時間を短くして変換速度を向上させても、上位側変換部の上位２ビット用のＡ／Ｄ変換回路が動作中は、下位側変換部の動作が停止しているため、変換速度に限界がある。
【００１１】
この発明の目的は、Ａ／Ｄ変換器の回路構成を変更することなく、入力インピーダンスを実質的に上昇させることにより、アナログ信号出力回路の回路面積の縮少、あるいはサンプリング時間の短縮によるＡ／Ｄ変換速度の向上を図り得るＡ／Ｄ変換器を提供することにある。
【００１２】
【課題を解決するための手段】
図１は請求項１に記載した発明の原理説明図である。すなわち、Ａ／Ｄ変換器は上位側の変換部１と下位側の（精密）変換部２と出力部３を備える。上位側の変換部１は、アナログ入力信号をサンプリングし、上位ビット側のデジタル信号を生成する。
【００１３】
下位側の（精密）変換部２は、上位側の変換部１がサンプリングを終了するまでの間にサンプリングを開始し、かつ上位側の変換部１のデジタル信号を生成する動作中にサンプリングを終了する。そして、そのサンプリングしたアナログ入力信号と上位側の変換部の処理結果に基づいて下位ビット側のデジタル信号を生成する。出力部３は、両変換部１，２が生成したデジタル信号を合成しデジタル出力信号を生成する。
【００１４】
請求項２では、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と基準電圧とを比較判定して上位ビット側のデジタル信号を生成する上位側の変換部と、アナログ入力信号をサンプリングし、前記上位側の変換部の比較判定結果に基づいて下位側基準電圧を設定し、サンプリングしたアナログ入力信号と該下位側基準電圧とを比較判定して下位ビット側のデジタル信号を生成する下位側の変換部と、前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部とを備えたＡ／Ｄ変換器であって、前記下位側の変換部は、前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部の比較判定動作中にサンプリングを終了することを要旨としている。
【００１５】
請求項３では、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と基準電圧とを比較判定して上位ビット側のデジタル信号を生成する上位側の変換部と、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と前記上位ビット側のデジタル信号を再びアナログ信号にした値と前記上位側の変換部の比較判定結果とに基づいて、下位ビット側のデジタル信号を生成する下位側の変換部と、前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部とを備えたＡ／Ｄ変換器であって、前記下位側の変換部は、前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部の比較判定動作中にサンプリングを終了することを要旨としている。
【００１６】
請求項４では、前記下位側の変換部は、前記上位ビット側のデジタル信号が示す電位の範囲を拡大した範囲から下位ビット側のデジタル信号を生成することを要旨としている。
【００１７】
請求項５では、前記下位側の変換部は、前記上位ビット側のデジタル信号が示す電位を拡大した値を前記下位側基準電圧として設定することを要旨としている。
【００１８】
請求項１に記載の発明によれば、上位側の変換部１では、アナログ入力信号がサンプリングされ、上位ビット側のデジタル信号が生成される。下位側の（精密）変換部２では、上位側の変換部１のデジタル信号を生成する動作中にサンプリングする動作が行なわれ、アナログ入力信号がサンプリングされる。そして、そのサンプリングしたアナログ入力信号と上位側の変換部の処理結果に基づいて下位ビット側のデジタル信号が生成される。出力部３では、両変換部１，２が生成したデジタル信号が合成されデジタル出力信号が生成される。
【００１９】
請求項２に記載の発明によれば、上位側の変換部では、アナログ入力信号がサンプリングされ、サンプリングしたアナログ入力信号と基準電圧とが比較判定されて上位ビット側のデジタル信号が生成される。下位側の変換部では、上位側の変換部の比較判定動作中にサンプリングする動作が行なわれ、アナログ入力信号がサンプリングされる。又、上位側の変換部の比較判定結果に基づいて下位側基準電圧が設定される。そして、サンプリングしたアナログ入力信号と下位側基準電圧とが比較判定されて下位ビット側のデジタル信号が生成される。出力部では、両変換部が生成したデジタル信号が合成されデジタル出力信号が生成される。
【００２０】
請求項３に記載の発明によれば、上位側の変換部では、アナログ入力信号がサンプリングされ、サンプリングしたアナログ入力信号と基準電圧とが比較判定されて上位ビット側のデジタル信号が生成される。下位側の変換部では、上位側の変換部の比較判定動作中にサンプリングする動作が継続され、アナログ入力信号がサンプリングされる。又、そのサンプリングしたアナログ入力信号と前記上位ビット側のデジタル信号を再びアナログ信号にした値と前記上位側の変換部の比較判定結果とに基づいて、下位ビット側のデジタル信号が生成される。出力部では、両変換部が生成したデジタル信号が合成されデジタル出力信号が生成される。
【００２１】
請求項４に記載の発明によれば、前記下位側の変換部では、前記上位ビット側のデジタル信号が示す電位の範囲を拡大した範囲から下位ビット側のデジタル信号が生成される。
【００２２】
請求項５に記載の発明によれば、前記下位側の変換部では、前記上位ビット側のデジタル信号が示す電位を拡大した値が前記下位側基準電圧として設定される。
【００２３】
【発明の実施の形態】
以下、本発明を４ビットのＡ／Ｄ変換器に具体化した一実施の形態を図２〜図６に従って説明する。
【００２４】
図２は、Ａ／Ｄ変換器のブロック図を示す。Ａ／Ｄ変換器は、上位側変換部１、精密変換部としての下位側変換部２、制御部３及び出力部４から構成されている。
【００２５】
上位側変換部１は、図３に示すように、抵抗ラダーを構成する直列に接続された４つの抵抗Ｒ１〜Ｒ４を備えている。抵抗Ｒ１〜Ｒ４は同一抵抗値である。抵抗Ｒ１側の端部には高電位側の基準電圧Ｖref1が供給され、抵抗Ｒ４側の端部には低電位側の基準電圧Ｖref2が供給される。
【００２６】
従って、前記抵抗Ｒ１〜Ｒ４間の各ノードＮ１〜Ｎ３では、基準電圧Ｖref1と同Ｖref2の電位差を４等分した電位が生成される。
上位側サンプルホールド回路（以下、上位側Ｓ／Ｈ回路という）５には、アナログ入力信号Ｖinが入力される。上位側Ｓ／Ｈ回路５は、制御部３から出力されるサンプリングパルス信号Ｓ１に基づいてアナログ入力信号Ｖinの瞬時値をサンプリングする。詳述すると、サンプリングパルス信号Ｓ１の立ち上がりに基づいて上位側Ｓ／Ｈ回路５に備えられるコンデンサの充電又は放電動作を開始し、同パルス信号Ｓ１のパルス幅に基づいた時間だけ充電又は放電動作を行なう。
【００２７】
上位側Ｓ／Ｈ回路５はサンプリングパルス信号Ｓ１が立ち下がると、前記サンプリングした瞬時値をホールドする。
従って、３個の比較器６ａ〜６ｃの一方の入力端子には上位側Ｓ／Ｈ回路５がサンプリングした瞬時値が入力される。
【００２８】
前記比較器６ａの他方の入力端子はノードＮ１に接続され、前記比較器６ｂの他方の入力端子はノードＮ２に接続され、前記比較器６ｃの他方の入力端子はノードＮ３に接続されている。
【００２９】
従って、比較器６ａ〜６ｃはアナログ入力信号Ｖinをサンプリングした瞬時値と基準電圧Ｖref1と同Ｖref2の電位差を４等分した電位とをそれぞれ比較して、その比較結果信号を上位側エンコーダ部７に出力する。
【００３０】
上位側エンコーダ部７は比較器６ａ〜６ｃの比較結果信号に基づいて、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３を出力部４に出力する。又、上位側データ出力回路は比較器６ａ〜６ｃの比較結果信号に基づいて、下位側変換部２の比較基準電圧を設定するための基準電圧設定信号Ｃを下位側変換部２に出力する。
【００３１】
下位側変換部２は、図４に示すように、抵抗ラダーを構成する直列に接続された８つの抵抗Ｒ５〜Ｒ１２を備えている。抵抗Ｒ５〜Ｒ１２は同一抵抗値である。
【００３２】
抵抗Ｒ５側の端部には上位側変換部１の基準電圧設定信号Ｃに基づいて設定される高電位側の基準電圧Ｖref3が供給され、抵抗Ｒ１２側の端部には同様に設定される低電位側の基準電圧Ｖref4が供給される。
【００３３】
従って、前記抵抗Ｒ５〜Ｒ１２間の各ノードＮ４〜Ｎ１０では、基準電圧Ｖref3と同Ｖref4の電位差を８等分した電位が生成される。
基準電圧Ｖref3，Ｖref4は、例えば図５に示すように、上位側変換部１のデジタル信号Ｄａ４，Ｄａ３が「１０」となる場合、ノードＮ１とノードＮ２の電位差を高電位側及び低電位側に１．５倍ずつ拡大した値に設定される。
【００３４】
下位側サンプルホールド回路（以下、下位側Ｓ／Ｈ回路という）８には、アナログ入力信号Ｖinが入力される。下位側Ｓ／Ｈ回路８は、制御部３から出力されるサンプリングパルス信号Ｓ２に基づいてアナログ入力信号Ｖinの瞬時値をサンプリングする。詳述すると、サンプリングパルス信号Ｓ２の立ち上がりに基づいて下位側Ｓ／Ｈ回路８に備えられるコンデンサの充電又は放電動作を開始し、同パルス信号Ｓ２のパルス幅に基づいた時間だけ充電又は放電動作を行なう。
【００３５】
下位側Ｓ／Ｈ回路８はサンプリングパルス信号Ｓ２が立ち下がると、前記サンプリングした瞬時値をホールドする。
従って、７個の比較器９ａ〜９ｇの一方の入力端子には下位側Ｓ／Ｈ回路８がサンプリングした瞬時値が入力される。
【００３６】
前記比較器９ａ〜９ｇの他方の入力端子はそれぞれ前記ノードＮ４〜Ｎ１０に接続されている。
従って、比較器９ａ〜９ｇはアナログ入力信号Ｖinをサンプリングした瞬時値と基準電圧Ｖref3と同Ｖref4の電位差を８等分した電位とをそれぞれ比較して、その比較結果信号を下位側エンコーダ部１０に出力する。
【００３７】
下位側エンコーダ部１０は比較器９ａ〜９ｇの比較結果信号に基づいて、下位側３ビットのデジタル信号Ｄｂ３〜Ｄｂ１を出力部４に出力する。
出力部４は、上位側変換部１のデジタル信号Ｄａ４，Ｄａ３及び、下位側変換部２のデジタル信号Ｄｂ３〜Ｄｂ１が入力されると、両デジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１を加算して４ビットのデータを求める。尚、この場合、最上位ビットから２番目のデジタル信号Ｄａ３及びデジタル信号Ｄｂ３のみオーバーラップしている数値なので、その最上位ビットから２番目のビット以上の数値について２進数の加算を行えばよいことになる。
【００３８】
ここで、基準電圧Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位の範囲を低電位側に１．５倍ずつ拡大した値に設定されるため、下位側変換部２から出力されるデジタル信号Ｄｂ３〜Ｄｂ１は、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を減算した値が基準値「０００」となる数値である。従って、デジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１を加算した４ビットのデータは、デジタル出力信号Ｄ４〜Ｄ１に「００１０」を余分に加算した値となる。
【００３９】
従って、出力部４は、前記求めた４ビットのデータから「００１０」を減算して４ビットのデジタル出力信号Ｄ４〜Ｄ１を生成し出力する。
次に、上記のようなＡ／Ｄ変換器の動作を図６に従って説明する。
【００４０】
上位側及び下位側変換部１，２の両Ｓ／Ｈ回路５，８には、制御部３から同時に立ち上がるサンプリングパルス信号が入力される。上位側変換部１のＳ／Ｈ回路５は、従来と同様のサンプリング時間でアナログ入力信号Ｖinの瞬時値をサンプリングし、ホールドする。すると、上位側変換部１は、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３の粗判定（上位側判定）を行なう。
【００４１】
下位側変換部２のＳ／Ｈ回路８は、上位側変換部１の上位側判定中もサンプリング動作を継続し、従来より長いサンプリング時間でアナログ入力信号Ｖinの瞬時値をサンプリングし、ホールドする。詳述すると、制御部３から出力されるサンプリングパルス信号Ｓ２は上位側判定の終了時に立ち下がり、Ｓ／Ｈ回路８は上位側判定の終了時までサンプリング動作を行なう。
【００４２】
すると、下位側変換部２は、下位側３ビットのデジタル信号Ｄｂ３〜Ｄｂ１の密判定（下位側判定）を行なう。
ここで、下位側変換部２のＳ／Ｈ回路８は、上位側判定の終了時までサンプリング動作を行なっているため、アナログ入力信号Ｖinの瞬時値を精密にサンプリングする。従って、下位側変換部２は密判定（下位側判定）を精度良く行なうことができる。
【００４３】
出力部４はデジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１が入力されると、４ビットのデジタル出力信号Ｄ４〜Ｄ１を生成し出力する。
上記のように構成されたＡ／Ｄ変換器では、次に示す作用効果を得ることができる。
【００４４】
（１）本実施の形態では、上位側変換部１のＳ／Ｈ回路５は従来と同様のサンプリング時間でアナログ入力信号Ｖinの瞬時値をサンプリングし、下位側変換部２のＳ／Ｈ回路８は上位側変換部１が上位側判定を行なっているときもサンプリング動作を継続するようにした。従って、アナログ入力信号Ｖinを出力する外部回路の出力インピーダンスが高い場合等でも、下位側変換部２のＳ／Ｈ回路８はアナログ入力信号Ｖinの瞬時値を精密にサンプリングすることができる。従って、下位側変換部２は密判定（下位側判定）を精度良く行なうことができる。その結果、このＡ／Ｄ変換器では、入力インピーダンスを実質的に高くすることができるので、アナログ入力信号Ｖinを出力する外部回路の出力インピーダンスが高い場合等に、外部回路にドライバー回路を付加しなくても、変換速度を低下させることなく、変換精度を向上させることができる。
【００４５】
（２）本実施の形態では、基準電圧Ｖref3，Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位の範囲を高電位側及び低電位側に１．５倍に拡大した値に設定した。従って、下位側変換部２のデジタル信号Ｄｂ３〜Ｄｂ１は、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を減算した値から、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を加算した値までの範囲の密判定結果を示す信号となる。その結果、デジタル信号Ｄａ４，Ｄａ３の補正をしながら正確な４ビットのデジタル出力信号Ｄ４〜Ｄ１を生成することができる。
【００４６】
上記実施の形態は以下のように変更して実施してもよい。
○図７に示すように、上位側変換部１のＳ／Ｈ回路５は、従来より短いサンプリング時間でサンプリングし、下位側変換部２のＳ／Ｈ回路８は、上位側変換部１の上位側判定中もサンプリング動作を継続し、従来と同様のサンプリング時間でサンプリングするようにしてもよい。そして、アナログ入力信号Ｖinを出力する外部回路の出力インピーダンスが高い場合等には、外部回路にドライバー回路を付加する。このようにすると、下位側変換部２のＳ／Ｈ回路８はアナログ入力信号Ｖinの瞬時値を精密にサンプリングすることができる。従って、下位側変換部２は密判定（下位側判定）を精度良く行なうことができる。そして、上位側変換部１のサンプリング時間を従来より短くしたため、上位側判定及び下位側判定も従来より速く終了し、４ビットのデジタル出力信号Ｄ４〜Ｄ１を従来より速く生成することができる。
【００４７】
○上記実施の形態では、Ｓ／Ｈ回路８は上位側判定の終了時までサンプリング動作を行なうとしたが、アナログ入力信号Ｖinの瞬時値を精密にサンプリングすることができるまでサンプリング動作を行なえば、上位側判定の終了時までサンプリング動作を行なわなくてもよい。
【００４８】
○上記実施の形態では、上位側及び下位側変換部１，２の２つの変換部を備えたものとしたが、例えば上位側、中位側及び下位側変換部の３つの変換部を備えたもの等、いくつの変換部を備えたものであってもよい。この場合、例えば、最上位側の変換部のみサンプリング時間を短くし、下位側の変換部は最上位側の比較判定動作時にもサンプリング動作を継続する等、少なくとも１つの下位側の変換部が上位側の変換部の比較判定動作時もサンプリングするようにすればよい。
【００４９】
○基準電圧Ｖref3，Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位の範囲を高電位側及び低電位側に１．２５倍に拡大した値、高電位側にのみ１．５倍拡大した値等、上位側のデジタルデータ信号Ｄａ４，Ｄａ３の補正を必要とする方向に必要な値まで拡大して変更してもよい。また、拡大しなくてもよい。
【００５０】
○上記実施の形態では、上位側変換部１の比較判定結果に基づいて基準電圧Ｖref3，Ｖref4を設定し、下位側判定を行なうＡ／Ｄ変換器としたが、変換部を２つ以上もつ他の種のＡ／Ｄ変換器に実施してもよい。
【００５１】
例えば、下位側変換部は、上位側変換部で生成されたデジタル信号を再びアナログ化し、下位側Ｓ／Ｈ回路がサンプリングしたアナログ信号の瞬時値から再びアナログ化した信号を比較器にて減算し、その減算したアナログ信号を基準電圧と比較し下位側のデジタル信号とするＡ／Ｄ変換器に実施してもよい。この場合も上記実施の形態と同様に、上位側変換部の上位側判定時に下位側Ｓ／Ｈ回路のサンプリング動作を継続させるようにすれば、上記実施の形態と同様の効果を得ることができる。
【００５２】
○上記実施の形態では、４ビットのＡ／Ｄ変換器に具体化したが、例えば８ビット、１６ビット等、何ビットのＡ／Ｄ変換器に具体化してもよい。
【００５３】
【発明の効果】
以上詳述したように本発明によれば、Ａ／Ｄ変換器の回路構成を変更することなく、入力インピーダンスを実質的に上昇させることにより、アナログ信号出力回路の回路面積の縮少、あるいはサンプリング時間の短縮によるＡ／Ｄ変換速度の向上を図り得るＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図。
【図２】本実施の形態のＡ／Ｄ変換器のブロック図。
【図３】本実施の形態における上位側変換部を示す回路図。
【図４】本実施の形態における下位側変換部を示す回路図。
【図５】下位側変換部における基準電圧を説明するための説明図。
【図６】本実施の形態の動作タイミングを説明するためのタイミング図。
【図７】別例の動作タイミングを説明するためのタイミング図。
【図８】従来の動作タイミングを説明するためのタイミング図。
【符号の説明】
１              上位側の変換部（上位側変換部）
２              下位側の精密変換部（下位側変換部）
３              出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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