(57)【要約】アナログ−２値変換制御部を有する複数のマスターデバイスとアナログ−２値変換制御部を有するスレーブデバイスとがアナログバスを介して接続された電子制御装置において、アナログ−２値変換制御部がアナログ信号から２値信号への変換及び２値信号からアナログ信号への変換に使用するバスの基準電圧を変更する制御部を設けることにより、特定のスレーブデバイスに対し複数のマスターデバイスから交互に高速でアクセスできるようにした。
2002079963.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号から２値信号への変換及び２値信号からアナログ信号への変換を行うアナログ−２値変換制御部を有する複数のマスターデバイスと、アナログ信号から２値信号への変換及び２値信号からアナログ信号への変換を行うアナログ−２値変換制御部を有する少なくとも一つのスレーブデバイスとを備え、前記マスターデバイスとスレーブデバイスとがアナログバスを介して接続された電子制御装置において、前記アナログ−２値変換制御部がアナログ信号から２値信号への変換及び２値信号からアナログ信号への変換に使用するバスの基準電圧を変更する制御部を備えてなる電子制御装置。
【請求項２】
前記制御部は、スレーブデバイス側に設けられるとともに、アナログバスを介して入力されるデバイス選択信号に基づいてバスの基準電圧を変更することを特徴とする請求の範囲１項に記載の電子制御装置。
【請求項３】
前記制御部は、スレーブデバイス側に設けられるとともに、スレーブデバイスへのアクセスが重なるとき、アクセスが重なる前のバスの基準電圧を維持し、一方のマスターデバイスとのアクセスが終了したとき、他方のマスターデバイスにおけるバスの基準電圧に変更することを特徴とする請求の範囲１項に記載の電子制御装置。
【請求項４】
前記制御部は、スレーブデバイス側に設けられるとともに、バスの基準電圧の電位の和をとる加算回路を有し、この加算回路の出力に応じて、スレーブデバイスへのアクセスが重なっているか否かを判断し、スレーブデバイスへのアクセスが重なっているとき、アクセスが重なる前のバスの基準電圧を維持し、一方のマスターデバイスとのアクセスが終了したとき、他方のマスターデバイスにおけるバスの基準電圧に変更することを特徴とする請求の範囲１項に記載の電子制御装置。
【請求項５】
バスの基準電圧として正の電位と負の電位とを用いることを特徴とする請求の範囲１項に記載の電子制御装置。
【発明の詳細な説明】
技術分野
この発明は数値制御装置、パーソナルコンピュータ等の電子制御装置に係り、特にＣＰＵ等の複数のマスターデバイスとスレーブデバイスとがアナログバスを介して接続され、複数のマスターデバイスが特定のスレーブデバイスをアクセスする構成の電子制御装置に関するものである。
背景技術
従来、アドレス・データ情報を２ｎの信号レベルに変換することによりｎ種のバスを共用して同時転送するもの（特開昭５３−１３４３３９号公報参照）や、転送すべきｎビットのデジタル情報をｍ組に分け、各組の１ビットのデータをＤＡ変換器により多値レベルの信号であるアナログ信号に変換し、このアナログ信号をバスを介して転送し、受信側装置内のＡＤ変換器によりこのアナログ信号をもとのデジタル情報に復元するもの（特開昭６４−１４６３１号公報参照）が知られている。
この技術を用いれば、第１２図（ａ）に示すような電子制御装置（ＣＰＵを有するマスターデバイス０１００とメモリデバイスからなるスレーブデバイス０１５０とを２値バスＡを介して接続した電子制御装置と、ＣＰＵを有するマスターデバイス０１１０とネットワークデバイスからなるスレーブデバイス０１６０、入出力デバイスからなるスレーブデバイス０１７０とを２値バスＢを介して接続した電子制御装置）における２つの２値バスＡ、Ｂを、第１２図（ｂ）に示すようにアナログバスとすることにより、バスを共有化する構成が考えられる。
但し、バスを共有化するには、多値レベルのアナログ信号を２値の信号に変換するときそのアナログ信号のどの電圧を基準に２値のデータを取り出すか、また、２値の信号を多値レベルのアナログ信号に変換するとき２値の信号をアナログ信号のどの電圧に変換するかなど、基準となる電圧を決めなければならない。
従って、第１２図（ｂ）の構成では、バスは一つになるが基準電圧が異なるためにアクセス可能なデバイスは第１２図（ａ）とかわらず、せっかく接続しているデバイス同士でも柔軟なアクセスができない問題がある。
もちろん、スイッチなどを用いて手動でデバイス毎に基準電圧を切替えればアクセスは可能であるが、特に複数のマスターデバイスが所定のスレーブデバイスを共有して使用したい場合において、複数のマスターデバイスから所定のスレーブデバイスを交互に高速でアクセスしようとすると、それに合わせてスイッチを切替える必要があり、スイッチを用いて手動で切替えるのは現実的な方法ではない。
発明の開示
この発明は前記の問題点を解決するためになされたもので、複数のマスターデバイスが特定のスレーブデバイスを共有して使用したい場合において、複数のマスターデバイスから特定のスレーブデバイスを交互に高速でアクセスできる電子制御装置を得ることを目的とするものである。
このためこの発明に係る電子制御装置は、アナログ信号から２値信号への変換及び２値信号からアナログ信号への変換を行うアナログ−２値変換制御部を有する複数のマスターデバイスと、アナログ信号から２値信号への変換及び２値信号からアナログ信号への変換を行うアナログ−２値変換制御部を有する少なくとも一つのスレーブデバイスとを備え、前記マスターデバイスとスレーブデバイスとがアナログバスを介して接続された電子制御装置において、前記アナログ−２値変換制御部がアナログ信号から２値信号への変換及び２値信号からアナログ信号への変換に使用するバスの基準電圧を変更する制御部を備える構成としたものである。
またこの発明に係る電子制御装置は、前記制御部を、スレーブデバイス側に設けられるとともに、アナログバスを介して入力されるデバイス選択信号に基づいてバスの基準電圧を変更する構成としたものである。
またこの発明に係る電子制御装置は、前記制御部を、スレーブデバイス側に設けられるとともに、スレーブデバイスへのアクセスが重なるとき、アクセスが重なる前のバスの基準電圧を維持し、一方のマスターデバイスとのアクセスが終了したとき、他方のマスターデバイスにおけるバスの基準電圧に変更する構成としたものである。
またこの発明に係る電子制御装置は、前記制御部を、スレーブデバイス側に設けられるとともに、バスの基準電圧の電位の和をとる加算回路を有し、この加算回路の出力に応じて、スレーブデバイスへのアクセスが重なっているか否かを判断し、スレーブデバイスへのアクセスが重なっているとき、アクセスが重なる前のバスの基準電圧を維持し、一方のマスターデバイスとのアクセスが終了したとき、他方のマスターデバイスにおけるバスの基準電圧に変更する構成としたものである。
更にまた、この発明に係る電子制御装置は、バスの基準電圧として正の電位と負の電位とを用いるようにしたものである。
発明を実施するための最良の形態
実施の形態１．
第１図はこの発明の実施の形態１に係る装置の構成を示す図で、この実施の形態は、ＣＰＵを有するマスターデバイス０１００、０１１０と、メモリーデバイスからなるスレーブデバイス０１５０、ネットワークデバイスからなるスレーブデバイス０１６０、入出力デバイスからなるスレーブデバイス０１７０とを、アナログバスを介して接続し、且つ手動の切替えスイッチを用いることなく、アナログ信号から２値信号への変換、２値信号からアナログ信号への変換に使用するバスの基準電圧を自動的に且つダイレクトに切替えることができる構成とすることにより、矢印で示すように、マスターデバイス０１００、０１１０の何れからでも、アナログバスに接続されているスレーブデバイス０１５０、０１６０，０１７０の何れに対してもアクセスが行えるようにしたものである。
以下その詳細について第２図〜第１０図を用いて説明する。
即ち、第２図は第１図の詳細を示すブロック図で、０１００、０１１０はＣＰＵ等のＬＳＩを含むマスターデバイス、０１５０、０１６０、０１７０はメモリやＩ／Ｏ、ネットワークやディスプレイＬＳＩ等のスレーブデバイスで、アナログバス０１９０を介してマスターデバイス０１００、０１１０と接続されている。また各デバイス間は、アナログバス０１９０を介してアナログバス信号（アドレス信号（Ａｄｄｒｅｓｓ）、データ信号（Ｄ／Ａｔａ）、リード／ライト・ストローブ信号（Ｒｅａｄ／Ｗｒｉｔｅ＊）、データ・アクノリッジ信号（ＡＣＫ＊）等）、及び本実施の形態で使用されるアナログの制御信号（アナログデバイス選択信号（ＣＳ１，ＣＳ２，ＣＳ３）、アナログバスＩＤ信号（ＢＵＳＩＤ）等）が流れる。なお、実際はデバイス選択信号（ＣＳ１，ＣＳ２，ＣＳ３）、バスＩＤ信号（ＢＵＳＩＤ）もアナログバス０１９０中を流れるが、その信号の流れを明確にするため、第２図においてアナログバス０１９０とは別に図示してある。
また、第３図は第２図に示すマスターデバイス０１００の詳細を示すブロック図で、このマスターデバイス０１００は、ＣＰＵ等のマスターデバイス本体０２０５、アナログ信号を２値信号に、２値信号をアナログ信号に変換するアナログ−２値変換制御部０２１５、マスター側のバスＩＤや基準電圧を制御するマスター側バスＩＤコントローラ０２６０及び内部２値バス０２１０（マスターデバイス本体０２０５とアナログ−２値変換制御部０２１５、マスター側バスＩＤコントローラ０２６０とを接続する）で主に構成されている。
なお、マスターデバイス０１１０も、マスターデバイス０１００と同様の構成となっている。
また、アナログ−２値変換制御部０２１５は、第５図でその詳細を示すアナログ信号出力回路０２３０、第６図でその詳細を示すアナログ信号入力回路０２５０、アナログ信号入出力回路０２５５、ＢＵＳＩＤ信号の入力に用いられるアナログＢＵＳＩＤ入力回路０２７５等より構成されている。なお、アナログ信号出力回路０２３０、アナログ信号入力回路０２５０及びアナログ信号入出力回路０２５５は、マスターデバイス０１００が入出力する信号（アドレス信号、デバイス選択信号、データ・アクノリッジ信号、リード／ライト信号等）毎に入出力方向に合った回路が夫々設けられている。
また、アナログ信号出力回路０２３０は、出力電圧セレクタ回路０２２０及びＤ／Ａ変換回路０２２５を有している。
また、アナログ信号入力回路０２５０は、第７図でその詳細を示す加算回路０２４５、Ａ／Ｄ変換回路０２４０及び入力電圧セレクタ回路０２３５を有している。
また、アナログ信号入出力回路０２５５は、出力電圧セレクタ回路０２２０、Ｄ／Ａ変換回路０２２５、加算回路０２４５、Ａ／Ｄ変換回路０２４０及び入力電圧セレクタ回路０２３５を有している。
また、アナログＢＵＳＩＤ入力回路０２７５は、加算回路０２４５及びＡ／Ｄ変換回路０２４０を有している。
また、マスター側バスＩＤコントローラ０２６０は、バスＩＤ設定レジスタ０２６５、バスＩＤ状態監視レジスタ０２７０及びタイマー回路０２８０を有している。
第４図は第２図に示すスレーブデバイス０１５０の詳細を示すブロック図で、このスレーブデバイス０１５０は、メモリ、ネットワークデバイス、Ｉ／Ｏ等のスレーブデバイス本体０３０５、アナログ信号を２値信号に、２値信号をアナログ信号に変換するアナログ−２値変換制御部０３１５、スレーブ側のバスＩＤや基準電圧を制御するスレーブ側バスＩＤコントローラ０３２０及び内部２値バス０３１０（スレーブデバイス本体０３０５とアナログ−２値変換制御部０３１５、スレーブ側バスＩＤコントローラ０３２０とを接続する）で主に構成されている。
なお、スレーブデバイス０１６０、０１７０も、スレーブデバイス０１５０と同様の構成となっている。
また、アナログ−２値変換制御部０３１５は、第５図でその詳細を示すアナログ信号出力回路０２３０、第６図でその詳細を示すアナログ信号入力回路０２５０、アナログ信号入出力回路０２５５、アナログＢＵＳＩＤ出力回路０３５０、アナログデバイス選択信号入力回路０３４０等より構成されている。なお、アナログ信号出力回路０２３０、アナログ信号入力回路０２５０及びアナログ信号入出力回路０２５５は、スレーブデバイス０１５０が入出力する信号（アドレス信号、データ・アクノリッジ信号、リード／ライト信号等）毎に入出力方向に合った回路が夫々設けられている。
また、アナログ信号出力回路０２３０は、出力電圧セレクタ回路０２２０及びＤ／Ａ変換回路０２２５を有している。
また、アナログ信号入力回路０２５０は、第７図でその詳細を示す加算回路０２４５、Ａ／Ｄ変換回路０２４０及び入力電圧セレクタ回路０２３５を有している。
また、アナログ信号入出力回路０２５５は、出力電圧セレクタ回路０２２０、Ｄ／Ａ変換回路０２２５、加算回路０２４５、Ａ／Ｄ変換回路０２４０及び入力電圧セレクタ回路０２３５を有している。
また、アナログＢＵＳＩＤ出力回路０３５０は、出力電圧セレクタ回路０２２０及びＤ／Ａ変換回路０２２５を有している。
また、アナログデバイス選択信号入力回路０３４０は、加算回路０２４５及びＡ／Ｄ変換回路０２４０を有している。
また、スレーブ側バスＩＤコントローラ０３２０は、バスＩＤ設定レジスタ０３２５、第８図でその詳細を示すバスＩＤ変更制御回路０３３０及びデバイス選択信号監視レジスタ０３３５を有している。
第５図は第３図及び第４図に示すマスターデバイス及びスレーブデバイスで使用される、２値信号からアナログ信号へ変換して出力するアナログ信号出力回路０２３０の詳細を示す図で、このアナログ信号出力回路０２３０は、インバータ回路及びＡＮＤ回路を有する出力電圧セレクタ回路０２２０、Ｄ／Ａ変換回路０２２５及びアナログ信号出力用抵抗Ｒ（Ω）で主に構成されている。
そして、このアナログ信号出力回路０２３０は、第５図（ａ）に示すように、出力電圧セレクタ回路０２２０の一方の入力部に２値出力信号として、マスターデバイス本体０２０５、スレーブデバイス本体０３０５等より「１（＝Ｈｉｇｈ）」が入力されるとともに、他方の入力部にバスＩＤ設定レジスタ０２６５、０３２５から出力されるＶＲＥＦ（Ｖｏｌｔａｇｅ  ｒｅｆｅｒｅｎｃｅ）信号として「Ｈｉｇｈ」が入力されると、出力電圧セレクタ回路０２２０、Ｄ／Ａ変換回路０２２５及びアナログ信号出力用抵抗Ｒを通じて、アナログバス０１９０にはＶ２（Ｖ）のアナログ出力信号が出力され、また、第５図（ｂ）に示すように、出力電圧セレクタ回路０２２０の一方の入力部に２値出力信号として「１」が入力されるとともに、他方の入力部にＶＲＥＦ信号として「Ｌｏｗ」が入力されると、アナログバス０１９０にはＶ１（Ｖ）のアナログ出力信号が出力され、更にまた、第５図（ｃ）に示すように、出力電圧セレクタ回路０２２０の一方の入力部に２値出力信号として「０」が入力されるとともに、他方の入力部にＶＲＥＦ信号として「Ｌｏｗ」または「Ｈｉｇｈ」が入力されると、アナログバス０１９０にはＶ０（Ｖ）のアナログ出力信号が出力されるよう動作する。
なお、アナログＢＵＳＩＤ出力回路０３５０も、アナログ信号出力回路０２３０と同様の動作を行う。
第６図は第３図及び第４図に示すマスターデバイス及びスレーブデバイスで使用される、アナログ信号から２値信号へ変換して入力するアナログ信号入力回路０２５０の詳細を示す図で、このアナログ信号入力回路０２５０は、ＯＲ回路、ＡＮＤ回路及びインバータ回路を有する入力電圧セレクタ回路０２３５、Ａ／Ｄ変換回路０２４０、及び第７図にてその詳細を示す加算回路０２４５で主に構成されている。
そしてこのアナログ信号入力回路０２５０は、第６図（ａ）に示すように、加算回路０２４５よりＶ３（Ｖ）が出力されると、Ａ／Ｄ変換回路０２４０及び入力電圧セレクタ回路０２３５を通じて、バスＩＤ設定レジスタ０２６５、０３２５から出力されるＶＲＥＦ信号が「Ｈｉｇｈ」、「Ｌｏｗ」の何れの場合であっても「１」の２値入力信号が得られ、また、加算回路０２４５よりＶ２（Ｖ）が出力されると、ＶＲＥＦ信号が「Ｈｉｇｈ」の場合、「１」の２値入力信号が得られ、また、加算回路０２４５よりＶ１（Ｖ）が出力されると、ＶＲＥＦ信号が「Ｌｏｗ」の場合、「１」の２値入力信号が得られ、更にまた、加算回路０２４５よりＶ０（Ｖ）が出力されると、ＶＲＥＦ信号が「Ｈｉｇｈ」、「Ｌｏｗ」の何れの場合であっても「０」の２値入力信号が得られるよう動作する。
第７図は第３図及び第４図に示すマスターデバイス及びスレーブデバイスで使用される加算回路０２４５の詳細を示す図で、この加算回路０２４５は、オペアンプ６０５、負帰還回路抵抗Ｒ（Ω）及びインバータ回路０６１０で主に構成されている。
そして第７図（ａ）に示すように、例えばマスターデバイス０１００、０１１０側からそれぞれＶ１（Ｖ）、Ｖ２（Ｖ）が出力された場合、各出力電流はＶ１／Ｒ（Ａ）、Ｖ２／Ｒ（Ａ）となって、オペアンプ０６０５の負帰還回路に−（Ｖ１＋Ｖ２）／Ｒ（Ａ）の電流が流れ、オペアンプ０６０５の出力電圧は−（Ｖ１＋Ｖ２）（Ｖ）となり、この出力電圧をインバータ０６１０で反転させることにより電位（Ｖ１＋Ｖ２）（Ｖ）＝Ｖ３（Ｖ）が得られ、また、第７図（ｂ）に示すように、マスターデバイス０１００側、０１１０側からそれぞれＶ０（Ｖ）、Ｖ２（Ｖ）が出力された場合、同様にＶ０（Ｖ）＋Ｖ２（Ｖ）＝Ｖ２（Ｖ）が得られ、また、第７図（ｃ）に示すように、マスターデバイス０１００側、０１１０側からそれぞれＶ１（Ｖ）、Ｖ０（Ｖ）が出力された場合、同様にＶ１（Ｖ）＋Ｖ０（Ｖ）＝Ｖ１（Ｖ）が得られ、更にまた、第７図（ｄ）に示すように、マスターデバイス０１００側、０１１０側からそれぞれＶ０（Ｖ）、Ｖ０（Ｖ）が出力された場合、同様にＶ０（Ｖ）＋Ｖ０（Ｖ）＝Ｖ０（Ｖ）が得られるように構成されている。
なお、アナログＢＵＳＩＤ入力回路０２７５及びアナログデバイス選択信号入力回路０３４０の加算回路０２４５も、第７図に示す加算回路と同様の構成となっている。
次にこの装置の基本的な動作を、第２図〜第１０図を用いて説明する。
なお、第８図は第４図に示すスレーブデバイスに搭載されるバスＩＤ変更制御回路０３３０の処理のフローチャートを示し、また第９図はマスターデバイス０１００とマスターデバイス０１１０とがスレーブデバイス０１５０へ同時にアクセスをした場合の２値バス及びアナログバスのタイミング例を示す。
まず、マスターデバイス０１００とマスターデバイス０１１０の初期化について説明する。
即ち、電源ＯＮと同時に、マスターデバイス０１００の初期化プログラムで、第３図のマスター側バスＩＤコントローラ０２６０内部のバスＩＤ設定レジスタ０２６５に「０」を設定する。この設定により基準電圧ＶＲＥＦ信号は「０（＝Ｌｏｗ）」となる。ＶＲＥＦ信号は、アナログ−２値変換制御部０２１５の全てのアナログ信号出力回路０２３０、アナログ信号入力回路０２５０及びアナログ信号入出力回路０２５５に入力される。このアナログ信号出力回路０２３０は、第５図に示すように、出力電圧セレクタ回路０２２０、Ｄ／Ａ変換回路０２２５及びアナログ出力信号用抵抗Ｒで構成され、先のＶＲＥＦ信号は出力電圧セレクタ回路０２２０に入力される。ＶＲＥＦ信号は「０」であるので、２値の信号が「１」の場合は、第５図（ｂ）に示すようにアナログ出力信号はＶ１（Ｖ）、２値の信号が「０」の場合は第５図（ｃ）に示すようにアナログ出力信号はＶ０（Ｖ）となる。
従って、マスターデバイス０１００は、基準電圧Ｖ１（Ｖ）で初期動作を開始することになり、またこの基準電圧はマスター間の通信を行う以外は基本的に以後変更されないので、以後スレーブデバイスとは基準電圧Ｖ１（Ｖ）のときアクセスされることになる。
更に、第３図のアナログ信号入力回路０２５０に入力されるＶＲＥＦ信号も「０」であるので、第６図（ａ）、（ｃ）に示すように加算回路０２４５からの信号がＶ１（Ｖ）、Ｖ３（Ｖ）の場合、２値入力信号は「１」、加算回路０２４５からの信号がＶ０（Ｖ）の場合は、第６図（ｄ）に示すように２値入力信号は「０」となる。
また、第３図のアナログ信号入出力回路０２５５はアナログ信号出力回路０２３０とアナログ信号入力回路０２５０で構成されており、上述したアナログ信号出力回路０２３０及びアナログ信号入力回路０２５０と同様の動作をしてアナログ信号の入力、アナログ信号の出力を行う。
また、もう一方のマスターデバイス０１１０は、初期化プログラムで、マスター側バスＩＤコントローラ０２６０内部のバスＩＤ設定レジスタ０２６５に「１」を設定する。この設定により基準電圧ＶＲＥＦ信号は「１（＝Ｈｉｇｈ）」となる。ＶＲＥＦ信号は「１」であるので、２値の信号が「１」の場合は、第５図（ａ）に示すようにアナログ出力信号はＶ２（Ｖ）、２値の信号が「０」の場合は、第５図（ｃ）に示すようにアナログ出力信号はＶ０（Ｖ）となる。
従って、マスターデバイス０１１０は、基準電圧Ｖ２（Ｖ）で動作を開始することになり、またこの基準電圧はマスター間の通信を行う以外は基本的に以後変更されないので、以後スレーブデバイスとは基準電圧Ｖ２（Ｖ）の時アクセスされることになる。
更に、アナログ信号入力回路０２５０に入力されるＶＲＥＦ信号も「１」であるので、第６図（ａ）、（ｂ）に示すように加算回路０２４５からの信号がＶ２（Ｖ）、Ｖ３（Ｖ）の場合、２値入力信号は「１」、加算回路０２４５からの信号がＶ０（Ｖ）の場合は、第５図（ｄ）に示すように２値入力信号は「０」となる。
次にスレーブデバイス０１５０、０１６０、０１７０の初期設定について述べる。
電源ＯＮと同時に、スレーブデバイス０１５０では、第４図に示すスレーブ側バスＩＤコントローラ０３２０内部のバスＩＤ設定レジスタ０３２５を含む全てのレジスタを「０」にクリアする。従って、ＶＲＥＦ信号も初期値は「０」となる。この設定により基準電圧ＶＲＥＦ信号は「０（＝Ｌｏｗ）」となる。ＶＲＥＦ信号は、アナログ−２値変換制御部０３１５の全てのアナログ信号出力回路０２３０、アナログ信号入力回路０２５０、アナログ信号入出力回路０２５５及びアナログＢＵＳＩＤ出力回路０３５０に入力される。このアナログ信号出力回路０２３０は、第５図に示すように、出力電圧セレクタ回路０２２０、Ｄ／Ａ変換回路０２２５及びアナログ出力信号用抵抗Ｒで構成され、先のＶＲＥＦ信号は出力電圧セレクタ回路０２２０に入力される。ＶＲＥＦ信号は「０」であるので、２値の信号が「１」の場合は、第５図（ｂ）に示すようにアナログ出力信号はＶ１（Ｖ）、２値の信号が「０」の場合は第５図（ｃ）に示すようにアナログ出力信号はＶ０（Ｖ）となる。
また、第４図のアナログ信号入力回路０２５０の入力電圧セレクタ回路０２３５に入力されるＶＲＥＦ信号も「０」であるので、第６図（ａ）、（ｃ）に示すように加算回路０２４５からの信号がＶ１（Ｖ）、Ｖ３（Ｖ）の場合、２値入力信号は「１」、加算回路０２４５からの信号がＶ０（Ｖ）の場合は、第６図（ｄ）に示すように２値入力信号は「０」となる。
なお、このスレーブデバイス０１５０は、上述したように初期設定時はＶＲＥＦ信号が「０」であるので、マスターデバイス０１００と同様に基準電圧Ｖ１（Ｖ）で初期動作を開始する。
同様に、スレーブデバイス０１６０、０１７０も初期化され基準電圧Ｖ１（Ｖ）で初期動作を開始する。
ところで、上記初期化によりマスターデバイス０１００がＶ１（Ｖ）、マスターデバイス０１１０がＶ２（Ｖ）を出力可能となるが、両方とも同時にアナログ信号を出力した場合、出力電圧がぶつかるために電圧の高い方の信号が勝ることになる。この場合はＶ２（Ｖ）がＶ１（Ｖ）に勝る。この事はこのまま電位だけを単純に参照してしまえば伝送情報の欠落を意味し、アナログバスでのアクセスに重大な支障をきたす。
従って、本装置では電流値を用いて入力側で電位を加算する第７図に示すような加算回路０２４５を用い、この加算回路０２４５の出力を、Ａ／Ｄ変換回路０２４０、デバイス選択信号監視レジスタ０３３５を介してバスＩＤ変更制御回路０３３０に入力することにより、マスターデバイス０１００がＶ１（Ｖ）、マスターデバイス０１１０がＶ２（Ｖ）を同時に出力した場合であっても、スレーブデバイス側が単純にＶ２（Ｖ）の電位だけを参照するのを防止している。
即ち、この加算回路０２４５は、第７図に示すようにオペアンプ６０５、負帰還回路抵抗Ｒ（Ω）及びインバータ回路０６１０で主に構成されており、またこの加算回路０２４５は、第７図（ａ）に示すように、例えばマスターデバイス０１００、０１１０側からそれぞれＶ１（Ｖ）、Ｖ２（Ｖ）が出力された場合、各出力電流はＶ１／Ｒ（Ａ）、Ｖ２／Ｒ（Ａ）となって、オペアンプ０６０５の負帰還回路に−（Ｖ１＋Ｖ２）／Ｒ（Ａ）の電流が流れ、オペアンプ０６０５の出力電圧は−（Ｖ１＋Ｖ２）（Ｖ）となり、この出力電圧をインバータ０６１０で反転させることにより電位（Ｖ１＋Ｖ２）（Ｖ）＝Ｖ３（Ｖ）が得られ、また、第７図（ｂ）に示すように、マスターデバイス０１００側、０１１０側からそれぞれＶ０（Ｖ）、Ｖ２（Ｖ）が出力された場合、同様にＶ０（Ｖ）＋Ｖ２（Ｖ）＝Ｖ２（Ｖ）が得られ、また、第７図（ｃ）に示すように、マスターデバイス０１００側、０１１０側からそれぞれＶ１（Ｖ）、Ｖ０（Ｖ）が出力された場合、同様にＶ１（Ｖ）＋Ｖ０（Ｖ）＝Ｖ１（Ｖ）が得られ、更にまた、第７図（ｄ）に示すように、マスターデバイス０１００側、マスターデバイス０１１０側からそれぞれＶ０（Ｖ）、Ｖ０（Ｖ）が出力された場合、同様にＶ０（Ｖ）＋Ｖ０（Ｖ）＝Ｖ０（Ｖ）が得られるように動作する。
そして、加算回路０２４５の出力はＡ／Ｄ変換回路０２４０、デバイス選択信号監視レジスタ０３３５を介してバスＩＤ変更制御回路０３３０に入力され、このバスＩＤ変更制御回路０３３０が第８図を用いて後述する動作を行うことにより、マスターデバイス０１００がＶ１（Ｖ）、マスターデバイス０１１０がＶ２（Ｖ）を同時に出力した場合であっても、スレーブデバイス側が単純にＶ２（Ｖ）の電位だけを参照するのを防止している。
なお、上述の加算回路０２４５の動作原理を用いれば共有バス数ｎが増えた場合にも、同様の加算回路で容易に電圧の加算が行える。第１０図に共有バス数ｎが１〜４の場合の加算式を示す。図中、Ｖ０（Ｖ）〜Ｖ１４（Ｖ）はアナログバス内で分割される電圧を表し、また、図中の加算式はどの電圧の和をとるかを示す。また、図の右側にアナログバスにおいて２値信号とアナログ信号の変換に用いる基準電圧Ｖｂを示す。
なお、アナログバス内で分割される電位の数Ｘは次式１により求まり、また、基準電圧Ｖｂは次式２により求まる。
Ｘ＝２ｎ−１  ・・・・１式
但し、Ｘはアナログ電位数、ｎは共有バス数、２ｎはアナログ電圧分割数である。
Ｖｂ＝２ａ−１・・・・２式
但し、ａ（定数）＝１，２，３・・・ｎ、ｎは共有バス数、Ｖｂはバス基準電圧である。
次に、バスＩＤ変更制御回路０３３０の基準電圧の変更方法について、主に第８図を用いて説明する。
マスター側の基準電圧は初期化の説明で述べたように、基本的に初期化プログラムを用いてソフトウエアで処理をする（マスター側の基準電圧はマスター間の通信を行う以外は基本的には起動後に変更する必要が無い。また、マスター間の通信を行う場合は、以降に述べるスレーブデバイスのバスＩＤ変更制御回路０３３０の回路を搭載する事でアクセスが可能である）。
これに対して、スレーブ側の基準電圧は、第４図のスレーブ側バスＩＤコントローラ０３２０内部のバスＩＤ変更制御回路０３３０を用いてハードウエアで変更を行う。基準電圧の変更を行うためには、まず、マスター側からリード／ライトアクセス期間中に常に入力されるのアナログデバイス選択用信号ＣＳ１を、アナログデバイス選択信号入力回路０３４０を用いて、電圧毎にＣＳ１＿Ｖ１、ＣＳ１＿Ｖ２、ＣＳ１＿Ｖ３の２値信号に変換する。この信号はデバイス選択信号監視レジスタ０３３５に入力され、信号に変更が無い限り状態を保持（ラッチ）される。この電圧毎に変換された２値の信号ＣＳ１＿Ｖ１、ＣＳ１＿Ｖ２、ＣＳ１＿Ｖ３を用いて、バスＩＤ変更制御回路０３３０が基準電圧を変更する。この基準電圧を変更する為の処理の流れを、第８図に示す。
まず、アクセス開始Ｓ７００と同時にマスターデバイスからスレーブデバイスに対してアナログデバイス選択信号ＣＳ１が有効となる。スレーブ側では第４図に示すように、アナログデバイス選択信号入力回路０３４０よりアナログデバイス選択信号ＣＳ１をＣＳ１＿Ｖ３、ＣＳ１＿Ｖ２、ＣＳ１＿Ｖ１の２値に変換する。次にＣＳ１＿Ｖ３、ＣＳ１＿Ｖ２、ＣＳ１＿Ｖ１の「１」、「０」の状態により分岐処理Ｓ７０５、Ｓ７３０、Ｓ７５０を実行する。
今、アナログデバイス選択信号ＣＳ１がＶ３（Ｖ）の場合、ＣＳ１＿Ｖ３が「１」となり、分岐処理Ｓ７０５がＹｅｓとなる。また、アナログデバイス選択信号ＣＳ１がＶ３（Ｖ）ということは、第７図（ａ）より明らかなように、マスターデバイス０１００と、マスターデバイス０１１０とが同時にアクセスを実行していることになるので、一つ前のアクセスにおける基準電圧の設定を保持する処理Ｓ７１０（ＶＲＥＦ＝ＶＲＥＦ）を行い、次にバスＩＤ出力処理（ＢＵＳＩＤ＝１）Ｓ７１５を行う。なお、例えば電源ＯＮした初期化直後はＶＲＥＦ＝０であるので「０」を保持し、マスターデバイス０１００にアクセス権利がある。
次にこの状態でリード／ライトアクセス処理Ｓ７２０を継続し、マスターデバイス０１００のアクセスが終了するまで待つ処理Ｓ７２５を行う。Ｓ７２５でマスターデバイス０１００のアクセスが終了すると、マスターデバイス０１１０だけがアナログデバイス選択信号ＣＳ１にＶ２（Ｖ）を出力している第７図（ｂ）の状態となり、アナログデバイス選択信号ＣＳ１はＶ２（Ｖ）、よってＣＳ１＿Ｖ３は「０」となる。従って分岐処理Ｓ７２５はＹｅｓとなり、次の処理Ｓ７３０へ進む。
先に述べたように、第７図（ｂ）の状態はマスターデバイス０１１０がアクセスしている事を示しており、アナログデバイス選択信号ＣＳ１はＶ２（Ｖ）、よってＣＳ１＿Ｖ２が「１」となることから処理Ｓ７３０はＹｅｓとなる。従って、スレーブデバイス０１５０の基準電圧ＶＲＥＦを「０」から「１」へ変更処理Ｓ７４０することによりマスターデバイス０１１０からのアクセスを可能状態とし、バスＩＤ出力処理Ｓ７４５（ＢＵＳＩＤ＝１）を行った後、マスターデバイスとの間でリード／ライトアクセス処理を開始する（処理Ｓ７６５）。
そして、リード／ライトアクセス処理Ｓ７６６、リード／ライトアクセス終了処理Ｓ７７５へと進み、リード／ライトアクセス終了処理Ｓ７７５が終了すると、バスＩＤ出力処理Ｓ７８０（ＢＵＳＩＤ＝０）を行う。
なお、他のマスターデバイス０１００からアクセスが来なければ、Ｓ７８５でアクセス処理は終了する。
またこのアクセス中に、他のマスターデバイス０１００からアクセスがあった場合、分技処理Ｓ７０５に移行する。このときは、マスターデバイス０１１０の処理が優先するので、処理Ｓ７１０でマスターデバイス０１１０のバス基準電圧を維持する処理、即ちＶＲＥＦ＝ＶＲＥＦ処理を行い、結果的にバス基準電圧をＶ２（Ｖ）を維持する処理を行う。
そしてマスターデバイス０１１０とのアクセスが終了すると、処理Ｓ７１５、Ｓ７２０，Ｓ７２５、Ｓ７３０を経て分技処理Ｓ７５０に移行し、処理Ｓ７５５でスレーブデバイス０１５０の基準電圧ＶＲＥＦを「１」から「０」への変更処理を行うことにより、マスターデバイス０１００とのアクセスを可能状態とし、バスＩＤ出力処理Ｓ７６０を行う。即ち、スレーブデバイス０１５０のバス基準電圧が、Ｖ２（Ｖ）からＶ１（Ｖ）に変更され、マスターデバイス０１００との間でリード／ライトアクセス処理を開始する（処理Ｓ７６５）。
なお、アナログＢＵＳＩＤ信号は処理Ｓ７１５、Ｓ７４５、Ｓ７６０で「ＢＵＳＩＤ＝１」、処理Ｓ７８０で「ＢＵＳＩＤ＝０」をスレーブ側からマスター側へ出力するようにしているが、この処理はマスターデバイス０１００及びマスターデバイス０１１０へスレーブデバイス０１５０の基準電圧がどの状態にあるかを知らせる為に使用する。
このアナログＢＵＳＩＤ信号はスレーブ側よりアナログＢＵＳＩＤ出力回路０３５０を介して出力された後、アナログバスを介してマスターデバイスのアナログＢＵＳＩＤ入力回路０２７５に入力され、このアナログＢＵＳＩＤ入力回路０２７５は電圧毎に２値に変換した信号ＢＵＳＩＤ＿Ｖ１、ＢＵＳＩＤ＿Ｖ２、ＢＵＳＩＤ＿Ｖ３として、バスＩＤ状態監視レジスタ０２７０に入力する。処理Ｓ７１５の場合は、ＢＵＳＩＤ＿Ｖ１：０、ＢＵＳＩＤ＿Ｖ２：０、ＢＵＳＩＤ＿Ｖ３：１がバスＩＤ状態監視レジスタ０２７０に入力され、処理Ｓ７４０の場合は、ＢＵＳＩＤ＿Ｖ１：０、ＢＵＳＩＤ＿Ｖ２：１、ＢＵＳＩＤ＿Ｖ３：０がバスＩＤ状態監視レジスタ０２７０に入力され、処理Ｓ７６０の場合は、ＢＵＳＩＤ＿Ｖ１：１、ＢＵＳＩＤ＿Ｖ２：０、ＢＵＳＩＤ＿Ｖ３：０がバスＩＤ状態監視レジスタ０２７０に入力され、更に処理Ｓ７８０の場合は、ＢＵＳＩＤ＿Ｖ１：０、ＢＵＳＩＤ＿Ｖ２：０、ＢＵＳＩＤ＿Ｖ３：０がバスＩＤ状態監視レジスタ０２７０に入力される。
また、このＢＵＳＩＤ信号は、マスターデバイス側では、主にマスターデバイスがスレーブデバイスに対してアクセスを要求した時のタイムアウト処理や、マスター側がスレーブ側の基準電圧が変更されてからリード・ライトストローブ信号を出力する為の遅延回路を構成する目的等で使用する。マスター側でのタイムアウト処理はバスＩＤ状態監視レジスタ０２７０を定期的にポーリング処理をして、スレーブ側がアクセスを要求した基準電圧に変更されたかどうかを検知するなどソフトウエアを用いた方法や、第３図に示すような簡単なタイマー回路０２８０を用いてアクセス・タイムアウトエラー（＝バスエラー）としてハードウエアを用いた方法で処理する。
次に、更にこの実施の形態１の理解を更に深めるため、基本的なアクセスのタイミングを、マスターデバイス０１００とマスターデバイス０１１０がスレーブデバイス０１５０にアクセスする場合を例にとって、第９図を用いて説明する。
なお、第９図（ａ）はマスターデバイス０１００からスレーブデバイス０１５０へアクセスする場合における、第３図の内部２値バス０２１０でのタイミング例である。
また、同様に第９図（ｂ）はマスターデバイス０１１０からスレーブデバイス０１５０へアクセスする場合における、マスターデバイス０１１０の内部２値バス０３１０でのタイミング例である。
ここで、両方のマスターデバイスはクロック（ＣＬＫ）Ｃ０８からＣ０９でバスが競合する。
このタイミングをアナログバス０１９０上で見たチャートが第９図（ｃ）である。
第９図（ｃ）の▲１▼〜▲７▼のタイミングについて、第８図のフローチャートと関連づけて説明をする。
▲１▼  マスターデバイス０１００がスレーブデバイス０１５０へアクセス処理を開始する（第８図−Ｓ７００）。マスターデバイス０１００のアクセスは、初期化の説明で述べたようにバス基準電圧がＶ１（Ｖ）であるので、アナログデバイス選択信号ＣＳ１がＶ１（Ｖ）となる。従って、スレーブデバイス０１５０ではＣＳ１＿Ｖ１が「１」となり分岐処理Ｓ７５０（＝Ｙｅｓ）へ進む。
▲２▼  処理Ｓ７５５でスレーブデバイス０１５０の基準電圧ＶＲＥＦを「０」にする。同時にＢＵＳＩＤに「１」、アナログＢＵＳＩＤ出力回路０３５０よりＶ１（Ｖ）を出力し、マスターデバイス０１００へ基準電圧を変更したことを知らせる。
▲３▼  マスターデバイス０１００はＢＵＳＩＤが変更されたのをバスＩＤ状態監視レジスタ０２７０で知り、リード／ライトアクセスを開始する（処理Ｓ７６５）。
▲４▼  マスターデバイス０１００がスレーブデバイス０１５０へのアクセス中（処理Ｓ７７０）に、マスターデバイス０１１０もデバイス選択信号ＣＳ１＝Ｖ２（Ｖ）を出力しアクセスを要求する。この為、アクセスがぶつかる。この時、第７図（ａ）の加算回路０２４５に示すように、アナログデバイス選択信号ＣＳ１がＶ３（Ｖ）、ＣＳ１＿Ｖ３が「１」となる。従ってスレーブデバイス０１５０は、分岐処理Ｓ７０５（＝Ｙｅｓ）を実行する。基準電圧ＶＲＥＦは保持し（処理Ｓ７１０）、マスターデバイス０１００のアクセスが終了するのを待つ（Ｓ７２０〜Ｓ７２５（＝Ｎｏ））。
▲５▼  マスターデバイス０１００のアクセスが終了すると、第７図（ｂ）の状態になりアナログデバイス選択信号ＣＳ１はＶ２（Ｖ）となる。また、ＣＳ１＿Ｖ３は「０」となり分岐処理Ｓ７２５（＝Ｙｅｓ）。代わりに、ＣＳ１＿Ｖ２が「１」となり次の分岐処理Ｓ７３０（＝Ｙｅｓ）へ進む。ここで処理Ｓ７４０を実行し、基準電圧ＶＲＥＦを「１」に設定する。また、処理Ｓ７４５を実行してＢＵＳＩＤを「１」、アナログＢＵＳＩＤをＶ２（Ｖ）にして、マスターデバイス０１１０へ基準電圧を変更したことを知らせる。
▲６▼  マスターデバイス０１１０はアナログＢＵＳＩＤがＶ２（Ｖ）、ＢＵＳＩＤ＿Ｖ２が「１」に切り替わった事をバスＩＤ状態監視レジスタ０２７０で知り、リード／ライトアクセスを開始する（処理Ｓ７６５、Ｓ７７０）。
▲７▼  他マスター０１００からのアクセス要求がないので、マスターデバイス０１１０のアクセス処理Ｓ７７５が終了した場合、ＢＵＳＩＤを「０」（Ｓ７８０）（アナログＢＵＳＩＤはＶ０（Ｖ））にしてアクセス処理を終了（処理Ｓ７８５）する。
実施の形態２．
上述した実施の形態１においては、基準電圧として正電圧のみを用いる場合について説明した。
ところが、基準電圧として正電圧のみを用いる場合、電圧の絶対値が大きくなり消費電力が多くなるが、第１１図に示すように、基準電圧に正電位及び負電位を用いることにより、正電位のみを使う場合に比べて、電位の絶対値が低く押さえられるため低消費電力で駆動できる。例えば、共有バス数ｎ＝４の場合、正電位のみを用いると表１より絶対値：Ｖ１５（Ｖ）の電位が必要であるが、正電位及び負電いを用いると、表２より絶対値：Ｖ１０（Ｖ）でよい。また、正電圧信号と負電圧信号間で電位が相殺され、差動ドライバと類似した効果、つまり、ノイズを外部に出さず、かつ外的ノイズに強い伝送が行える。この時、バスの基準電圧Ｖｂは次式３により求まる。
Ｖｂ＝（−１）ａ×２ａ−１・・・・３式
但し、ａ（定数）＝１，２，３・・・  ｎ、ｎは共有バス数、Ｖｂはバス基準電圧である。
以上説明したようにこの発明によれば、アナログ信号から２値信号への変換及び２値信号からアナログ信号への変換を行うアナログ−２値変換制御部を有する複数のマスターデバイスと、アナログ信号から２値信号への変換及び２値信号からアナログ信号への変換を行うアナログ−２値変換制御部を有する少なくとも一つのスレーブデバイスとを備え、前記マスターデバイスとスレーブデバイスとがアナログバスを介して接続された電子制御装置において、前記アナログ−２値変換制御部がアナログ信号から２値信号への変換及び２値信号からアナログ信号への変換に使用するバスの基準電圧を変更する制御部を備える構成としたので、複数のマスターデバイスが特定のスレーブデバイスを共有して使用したい場合において、複数のマスターデバイスから特定のスレーブデバイスを交互に高速でアクセスできるようになり、ひいては安価で柔軟なシステム構成が可能となり、且つ効率の良いデータ転送が行えるようになる。
またこの発明によれば、制御部を、スレーブデバイス側に設けるとともに、スレーブデバイスへのアクセスが重なるとき、アクセスが重なる前のバスの基準電圧を維持し、一方のマスターデバイスとのアクセスが終了したとき、他方のマスターデバイスにおけるバスの基準電圧に変更するように構成したので、一方のマスターデバイスとのアクセス中に、他方のマスターデバイスとのアクセスが開始されるようなことがなく、よって伝送情報の欠落が生じることがない。
またこの発明によれば、制御部を、スレーブデバイス側に設けるとともに、バスの基準電圧の電位の和をとる加算回路を有し、この加算回路の出力に応じて、スレーブデバイスへのアクセスが重なっているか否かを判断し、スレーブデバイスへのアクセスが重なっているとき、アクセスが重なる前のバスの基準電圧を維持し、一方のマスターデバイスとのアクセスが終了したとき、他方のマスターデバイスにおけるバスの基準電圧に変更するように構成したので、一方のマスターデバイスとのアクセス中に、他方のマスターデバイスとのアクセスが開始されるようなことがなく、よって伝送情報の欠落が生じることがない。しかも、共有バス数を増加したい場合にあっても、容易に共有バス数を増加することができる。
更にまた、この発明によれば、バスの基準電圧として正の電位と負の電位とを用いるので、低消費電力で外的ノイズに強い伝送を行うことができる。
産業上の利用可能性
以上のようにこの発明にかかる電子制御装置は、ＣＰＵ等の複数のマスターデバイスとスレーブデバイスとがアナログバスを介して接続され、複数のマスターデバイスが特定のスレーブデバイスをアクセスする構成の電子制御装置において用いられるのに適している。
【図面の簡単な説明】
第１図はこの発明の実施の形態１に係る装置の構成を示す図である。
第２図は第１図の詳細を示すブロック図である。
第３図はこの発明の実施の形態１に係るマスターデバイスの詳細を示すブロック図である。
第４図はこの発明の実施の形態１に係るスレーブデバイスの詳細を示すブロック図である。
第５図はこの発明の実施の形態１に係るアナログ信号出力回路の詳細構成を示す図である。
第６図はこの発明の実施の形態１に係るアナログ信号入力回路の詳細構成を示す図である。
第７図はこの発明の実施の形態１に係る加算回路の詳細構成を示す図である。
第８図はこの発明の実施の形態１に係るバスＩＤ変更制御回路の動作を示すフローチャートである。
第９図はこの発明の実施の形態１に係る、複数のマスターデバイスが所定のスレーブデバイスへ同時にアクセスをした場合のタイミングを示すタイミングチャートである。
第１０図はこの発明の実施の形態１（バスの基準電圧として正電位のみを使用した場合）に係る共有バス数と分割電圧との関係を示す図である。
第１１図はこの発明の実施の形態２（バスの基準電圧として正電位と負電位とを使用した場合）に係る共有バス数と分割電圧との関係を示す図である。
第１２図は従来例を示す図である。
【図１】
2002079963.tif 000003
【図２】
2002079963.tif 000004
【図３】
2002079963.tif 000005
【図４】
2002079963.tif 000006
【図５】
2002079963.tif 000007
【図６】
2002079963.tif 000008
【図７】
2002079963.tif 000009
【図８】
2002079963.tif 000010
【図９】
2002079963.tif 000011
【図１０】
2002079963.tif 000012
【図１１】
2002079963.tif 000013
【図１２】
2002079963.tif 000014
【国際調査報告】
2002079963.tif 000015
2002079963.tif 000016