(57)【特許請求の範囲】
【請求項１】
半導体基板の表面にソース拡散層およびドレイン拡散層がそれぞれ埋め込まれた状態で設けられた半導体素子であって、
前記ソース拡散層およびドレイン拡散層のそれぞれと、前記該半導体基板とを貫通する貫通孔がそれぞれ形成され、該貫通孔のそれぞれの内部に、埋め込み金属配線が前記ソース拡散層およびドレイン拡散層のそれぞれに直接接続された状態で設けられており、該埋め込み金属配線のそれぞれが、該半導体基板の裏面から突出した凸状電極になっていることを特徴とする半導体素子。
【請求項２】
前記埋め込み金属配線が金、銅、金錫のいずれかの金属により形成されている請求項１に記載の半導体素子。
【請求項３】
前記埋め込み金属配線の表面が高融点金属、高融点金属の窒化物、高融点金属とシリコンとの化合物のいずれかの金属膜によって被覆されている請求項１に記載の半導体素子。
【請求項４】
請求項１〜３のいずれかに記載の半導体素子が実装基板上に実装された半導体装置であって、前記半導体素子の各凸状電極のそれぞれが、該実装基板上に設けられた金属配線に直接または前記金属膜を介して接続されていることを特徴とする半導体装置。
【請求項５】
前記実装基板の金属配線と前記各埋め込み金属配線のそれぞれとは、相互に加圧しつつ加熱されることによって接続されている請求項４に記載の半導体装置。
【請求項６】
前記実装基板の金属配線と前記各埋め込み金属配線のそれぞれとがハンダによって接続されている請求項４に記載の半導体装置。
【請求項７】
請求項４〜６のいずれかに記載の半導体装置を有することを特徴とする電子機器。
【請求項８】
請求項１に記載の半導体素子の製造方法であって、
ソース拡散層およびドレイン拡散層がそれぞれ表面に埋め込まれた状態で設けられた半導体基板をエッチングして、該ソース拡散層およびドレイン拡散層を貫通するとともに該半導体基板を貫通しない貫通孔をそれぞれ形成する工程と、
形成された各貫通孔の内部に埋め込み金属配線をそれぞれ設ける工程と、
その後に、該半導体基板の裏面を切削して、該裏面から前記各埋め込み金属配線の端面を露出させる工程と、
その後に、該半導体基板の裏面をエッチングして、前記各埋め込み金属配線を該半導体基板の裏面からそれぞれ突出させる工程と、
を包含することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の内部を貫通するバイアホールを用いた配線構造を有する半導体素子およびその製造方法ならびに半導体素子を用いた半導体装置およびそれを用いた電子機器に関する。
【０００２】
【従来の技術】
半導体基板としてＧａＡｓ（ガリウム砒素）基板を用いたＭＥＳＦＥＴ（ショットキー障壁接合ゲート型電界効果トランジスタ）は、高周波デバイスとして優れた特性を有している。このＧａＡｓＭＥＳＦＥＴの高周波デバイスとしての優れた特性を引き出すために、例えばソース電極の下のＧａＡｓ基板にバイアホール（貫通孔）を設け、このバイアホールの内部に形成された金属層を介して、ソース電極とＧａＡｓ基板の裏面の金属層とを電気的に接続することによりソースインダクタンスの低減が図られている。
【０００３】
図６（ａ）および（ｂ）は、特開平１０−２４２１６６号公報に開示されている半導体素子のバイアホールの内部に形成された金属層と、半導体基板の裏面の金属層とを電気的に接続する構造を示す。
【０００４】
図６（ａ）は、その公報に開示された半導体素子の平面図、図（ｂ）は、そのＡ−Ａ’線における断面図である。
【０００５】
半導体基板１には、半導体装置を構成する半導体素子であるショットキー障壁接合ゲート型電界効果トランジスタ（以後、ＭＥＳＦＥＴと記す）が形成されている。ＭＥＳＦＥＴは、半導体基板１の上部の長方形状の領域に埋め込まれたドレイン拡散層６と、ドレイン拡散層６に近接して半導体基板１の上部の長方形状の領域に埋め込まれたソース拡散層８とを有している。ドレイン拡散層６およびソース拡散層８は、一定の間隙をあけて配置されており、半導体基板１上には、その間隙の中央部に沿って、一定の幅のゲート電極７が設けられている。ゲート電極７は、ドレイン拡散層６とソース拡散層８との間を通過しており、一方の端部には、長方形状に拡がったゲートパッド１４が設けられている。
【０００６】
ドレイン拡散層６が設けられた領域内には、ドレイン拡散層６上に、ドレイン拡散層６よりも一回り小さな長方形状のドレイン電極１２が設けられており、ドレイン電極１２の上部において、ドレイン電極１２とワイヤーボンディング用のドレインパッド１５の端部とが接続されている。
【０００７】
ソース拡散層８が設けられた領域内には、断面長方形状のバイアホール（貫通孔）２が形成されている。このバイアホール２の断面は、長方形状のソース拡散層８とは同心状態の相似形状になっており、ソース拡散層８および半導体基板１を貫通している。バイアホール２の内部には、埋め込み金属配線３がバイアホール２内に充填された状態で設けられている。埋め込み金属配線３は、バイアホール２を挿通しており、その上部は、ソース拡散層８の上方に突出している。また、埋め込み金属配線３の下部は、半導体基板１の裏面に形成されているＧＮＤ電極である金属層のＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）１３に接続されている。埋め込み金属配線３の上端部は、ソース拡散層８よりも一回り小さな長方形状のフランジ状に拡がっており、その部分が、ソース拡散層８と電気的に接続されている。
【０００８】
ドレイン拡散層６およびソース拡散層８の間に配置された一定の幅のゲート電極７は、半導体基板１上のドレイン拡散層６およびソース拡散層８の間の中央部に、高さがソース拡散層８の埋め込み金属配線３の上面とほとんど同じになるように形成されている。
【０００９】
このような半導体素子は、長方形状に分割された半導体チップとして、実装基板上に実装されて半導体装置とされる。
【００１０】
図７（ａ）は、このような半導体チップが実装された半導体装置の平面図であり、（ｂ）は、そのＡ−Ａ’線での断面図である。
【００１１】
実装基板４上には、それぞれ長方形状に分割された一対の半導体チップ４１が実装基板金属配線５ａ上に、実装されている。各半導体チップ４１は、それぞれ実装基板４上の中央部に設けられた実装基板金属配線５ａ上に、所定間隔をあけてダイボンディングされている。各半導体チップ４１には、前述したようにソース領域８内を貫通する埋め込み金属配線３、ゲートパッド１４、ドレインパッド１５がそれぞれ設けられており、各半導体チップ４１のゲートパッド１４およびドレインパッド１５は、ボンディングワイヤー１９によって、実装基板４の各端部上に設けられた実装基板金属配線５にそれぞれ電気的に接続されている。各ゲートパッド１４も、実装基板４の一方の側端部上に設けられた各実装基板金属配線５にボンディングワイヤー１９によって、それぞれ電気的に接続されている。
【００１２】
実装基板金属配線５は、それぞれ実装基板４の各側縁部から実装基板４の内部に向かって直線状に延出しており、実装基板４の各側縁部上に位置する端部が、実装基板４を貫通するスルーホール配線１７にそれぞれ接続されている。
【００１３】
各半導体チップ４１は、金属層であるＰＨＳ１３を介して、実装基板金属配線５ａ上に導電性ペースト等によって張り付けられており、これにより、ソース領域８に接続された埋め込み金属配線３と、ＧＮＤ電極であるＰＨＳ１３とが電気的に接続された状態で、各半導体チップ４１は、実装基板金属配線５ａ上にそれぞれ実装されている。
【００１４】
半導体チップ４１は、ソース領域を有する埋め込み金属配線３によって、ＧＮＤ電極であるＰＨＳ層１３を介して実装基板金属配線５ａに電気的に接続されて、半導体チップ４１のＧＮＤ配線が形成される。また、半導体チップ３１上のドレインパッド１５と実装基板４上の各側端部の実装基板金属配線５とが、例えば金（Ａｕ）のボンディングワイヤー１９によってそれぞれ接続され電源ラインが形成される。さらに、半導体チップ４１上のゲートパッド１４と実装基板金属配線５とが、例えば金（Ａｕ）のボンディングワイヤー１９によって接続されて信号ラインが形成されている。これにより、一対の半導体チップ４１が実装基板４上に実装された半導体装置２２が形成される。
【００１５】
【発明が解決しようとする課題】
前述のように、半導体装置２２は、半導体素子である半導体チップ４１が実装基板等に実装されており、半導体素子の実装時には、ＧＮＤ配線、信号ラインおよび電源ラインが、金（Ａｕ）等のボンディングワイヤーを用いたワイヤーボンディング等によって接続される。このワイヤボンディングのために、半導体素子の表面には、一辺が１００μｍ□程度の長方形状の金属パターンのボンディングパッドを設ける必要があり、これにより、半導体素子の縮小化が妨げられるおそれがある。
【００１６】
また、ＭＯＳトランジスタ等の各電極部から各ボンディングパッドまでの配線部分、および、ＭＯＳトランジスタ等の各電極部と実装基板、パッケージ等とを接続するボンディングワイヤーの配線部分は、抵抗成分およびインダクタンス成分を有しており、例えば、直径が２５μｍの金線を２００μｍの長さでボンディングワイヤーとして配線した場合のインダクタンスは、１００ｐＨ程度となる。この結果、半導体素子に印加される電源電圧の低下および半導体素子からの信号電力の低下が生じ、半導体素子の伝搬特性が低下するおそれがある。
【００１７】
本発明は、このような課題を解決するものであり、その目的は、チップサイズの縮小化を図るとともに、伝搬特性の低下を防止した半導体素子およびその製造方法ならびに半導体素子を用いた半導体装置およびそれを用いた電子機器を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体素子は、半導体基板の表面にソース拡散層およびドレイン拡散層がそれぞれ埋め込まれた状態で設けられた半導体素子であって、前記ソース拡散層およびドレイン拡散層のそれぞれと、前記該半導体基板とを貫通する貫通孔がそれぞれ形成され、該貫通孔のそれぞれの内部に、埋め込み金属配線が前記ソース拡散層およびドレイン拡散層のそれぞれに直接接続された状態で設けられており、該埋め込み金属配線のそれぞれが、該半導体基板の裏面から突出した凸状電極になっていることを特徴とする。
【００１９】
前記埋め込み金属配線が金、銅、金錫のいずれかの金属により形成されている。
【００２０】
前記埋め込み金属配線の表面が高融点金属、高融点金属の窒化物、高融点金属とシリコンとの化合物のいずれかの金属膜によって被覆されている。
【００２１】
本発明の半導体装置は、請求項１〜３のいずれかに記載の半導体素子が実装基板上に実装された半導体装置であって、前記半導体素子の各凸状電極のそれぞれが、該実装基板上に設けられた金属配線に直接または前記金属膜を介して接続されていることを特徴とする。
【００２２】
前記実装基板の金属配線と前記埋め込み金属配線とは、加圧しつつ加熱されることによって接続されている。
【００２３】
前記実装基板の金属配線と前記埋め込み金属配線とがハンダによって接続されている。
【００２４】
本発明の電子機器は、請求項４〜６のいずれかに記載の半導体装置を有することを特徴とする。
【００２５】
本発明の半導体素子の製造方法は、請求項１に記載の半導体素子の製造方法であって、  ソース拡散層およびドレイン拡散層がそれぞれ表面に埋め込まれた状態で設けられた半導体基板をエッチングして、該ソース拡散層およびドレイン拡散層を貫通するとともに該半導体基板を貫通しない貫通孔をそれぞれ形成する工程と、形成された各貫通孔の内部に埋め込み金属配線をそれぞれ設ける工程と、その後に、該半導体基板の裏面を切削して、該裏面から前記各埋め込み金属配線の端面を露出させる工程と、その後に、該半導体基板の裏面をエッチングして、前記各埋め込み金属配線を該半導体基板の裏面からそれぞれ突出させる工程と、を包含することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２７】
図１（ａ）は、本発明の実施形態である半導体素子の平面図であり、図１（ｂ）は、そのＡ−Ａ’線における断面図である。
【００２８】
例えば、ＧａＡｓ基板を用いた半導体基板１上には、半導体素子であるショットキー障壁接合ゲート型電界効果トランジスタ（以後、ＭＥＳＦＥＴと記す）が形成されている。ＭＥＳＦＥＴは、半導体基板１の上部の長方形状の領域に埋め込まれたドレイン拡散層６と、ドレイン拡散層６に近接して半導体基板１の上部の長方形状の領域に埋め込まれたソース拡散層８とを有している。ドレイン拡散層６およびソース拡散層８は、一定の間隙をあけて配置されており、半導体基板１上には、その間隙の中央部に沿って、一定の幅のゲート電極７が設けられている。ゲート電極７は、ドレイン拡散層６とソース拡散層８との間を通過しており、一方の端部には、長方形状に拡がったゲート領域１４ａが設けられている。
【００２９】
ドレイン拡散層６が設けられた領域内には、長方形状のバイアホール（貫通孔）２が形成されている。このバイアホール２は、断面形状がドレイン拡散層６とは同心状態の相似形状になっており、ドレイン拡散層６および半導体基板１を貫通している。バイアホール２の内部には、埋め込み金属配線３がバイアホール２内に充填された状態で設けられている。埋め込み金属配線３は、バイアホール２を挿通しており、その上部は、ドレイン拡散層６の上方に突出している。また、埋め込み金属配線３の下部も半導体基板１の裏面から１０〜５０μｍの長さにわたって、下方に突出しており、埋め込み金属配線３は、半導体基板１から下方に突出した凸状電極になっている。埋め込み金属配線３の上端部は、フランジ状に拡がっており、ドレイン拡散層６よりも一回り小さな長方形状になっている。埋め込み金属配線３におけるフランジ状の上端部と、ドレイン拡散層６の周縁部との間には、埋め込み金属配線３の周囲を取り囲む長方形リング状のドレイン電極１２が設けられている。埋め込み金属配線３は、電界メッキ法等によって形成された金、金錫、銅等によって構成されており、ドレイン拡散層６とは電気的に接続されている。
【００３０】
ソース拡散層８が設けられた領域内にも、同様に、長方形状のバイアホール（貫通孔）２が形成されている。このバイアホール２は、断面形状がソース拡散層８とは同心状態の相似形状になっており、ソース拡散層８および半導体基板１を貫通している。バイアホール２の内部には、埋め込み金属配線３がバイアホール２内に充填された状態で設けられている。この埋め込み金属配線３も、バイアホール２を挿通しており、その上部は、ソース拡散層８の上方に突出している。また、埋め込み金属配線３の下部も半導体基板１の裏面から１０〜５０μｍの長さにわたって、下方に突出しており、この埋め込み金属配線３も、半導体基板１から下方に突出した凸状電極になっている。埋め込み金属配線３の上端部は、フランジ状に拡がっており、ソース拡散層８よりも一回り小さな長方形状になっている。埋め込み金属配線３におけるフランジ状の上端部と、ソース拡散層８の周縁部との間には、埋め込み金属配線３の周囲を取り囲む長方形のリング状のソース電極９が設けられている。埋め込み金属配線３は、電界メッキ法等によって形成された金、金錫、銅等によって構成されており、ソース拡散層８とは電気的に接続されている。
【００３１】
ゲート領域１４ａが設けられた領域内にも、同様に、長方形状のバイアホール（貫通孔）２が形成されている。このバイアホール２は、断面形状がゲート領域１４ａとは同心状態の相似形状になっており、ゲート領域１４ａおよび半導体基板１を貫通している。バイアホール２の内部には、埋め込み金属配線３がバイアホール２内に充填された状態で設けられている。この埋め込み金属配線３も、バイアホール２を挿通しており、その上部は、ゲート領域１４ａの上方に突出している。また、埋め込み金属配線３の下部も半導体基板１の裏面から１０〜５０μｍの長さにわたって、下方に突出しており、この埋め込み金属配線３も、半導体基板１から下方に突出した凸状電極になっている。埋め込み金属配線３の上端部は、フランジ状に拡がっており、ゲート領域１４ａよりも一回り小さな長方形状になっている。埋め込み金属配線３は、電界メッキ法等によって形成された金、金錫、銅等によって構成されており、ゲート電極７の一方の端部であるゲート領域１４ａとは電気的に接続されている。
【００３２】
ドレイン拡散層６およびソース拡散層８の間に配置されたゲート電極７は、その上面が、各埋め込み金属配線３の上面と同じ高さになるように形成されている。
【００３３】
図２（ａ）〜（ｄ）は、図１に示す本発明の半導体素子の製造方法における各工程を示す断面図である。
【００３４】
図１に示す半導体素子を製造する場合には、まず、図２（ａ）に示すように、ドライエッチング法およびウエットエッチング法によって、半導体基板１における各バイアホール２が形成される位置に、それぞれ一辺が１０〜５０μｍ程度、深さが５０〜２００μｍ程度の非貫通状態のバイアホール２を形成する。バイアホール２の形成方法は、バイアホール形状の制御が容易であることから、塩素系などのガスを用いるドライエッチングが採用される。また、アスペクト比（縦横比）の高い非貫通孔を形成する場合には、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）およびＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチャー等の高密度プラズマ源を備えた装置が用いられる。
【００３５】
バイアホール２の形状および断面の寸法は、半導体素子の配置および配線インダクタンスの設計値などから決定され、バイアホール２の断面の形状は、長方形状に限らず円形、多角形等であってもよい。例えば、バイアホール２の断面が１５×５０μｍの長方形であって、その深さが１００μｍである場合には、この長方形のバイアホール２に金（Ａｕ）を埋め込んだ埋め込み金属配線３の配線インダクタンスは、２０ｐＨ程度になり、ボンディングワイヤーを用いた場合の配線インダクタンスの約１／５になる。
【００３６】
次に、図２（ｂ）に示すように、各バイアホール２の内部に電界メッキ法等によって金、金錫、銅等を埋め込むことにより、埋め込み金属配線３をそれぞれ形成する。各埋め込み金属配線３は、製造された半導体素子を実装基板４等に実装する際に、実装基板４との接続用電極として使用され、接続時の強度および接続後における持続性を有する接続強度が必要である。
【００３７】
次に、図２（ｃ）に示すように、半導体基板１の裏面から各埋め込み金属配線３の底面がそれぞれ露出するまで、研削および研摩によって半導体基板１を薄くし、半導体基板１の裏面と埋め込み金属配線３の底面とを同一平面内に位置するように揃える。これにより、半導体基板１を貫通するバイアホール２がそれぞれ形成される。
【００３８】
次に、図２（ｄ）に示すように、半導体基板１の裏面をドライエッチングおよびウエットエッチングによって、１０〜５０μｍ程度エッチングを行ない半導体基板１を薄くする。これにより、半導体基板１を貫通するバイアホール２内に設けられた各埋め込み金属配線３が、半導体基板１の裏面から１０〜５０μｍにそれぞれ突出した凸状電極となる。
【００３９】
この時、半導体基板１のエッチング条件としては、各埋め込み金属配線３がエッチングされないように、エッチング選択比が１０分の１以下の条件とされる。例えば、半導体基板１にＧａＡｓ基板を用い、また、バイアホール２の内部の埋め込み金属配線３に金（Ａｕ）を用いた場合には、ドライエッチングとしてＣｌ2ガスおよびフロン系ガス等を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、ＥＣＲエッチャー、ＩＣＰエッチャー等が採用される。また、ウエットエッチングの場合には、塩酸、硝酸、クエン酸等が用いられる。半導体基板１の裏面のエッチングに関しては、エッチング精度の点からドライエッチングの方が優れており、好ましい。
【００４０】
半導体基板１の裏面のエッチングが終了すると、半導体基板１は、ダイシング法および劈開法によってチップ状に分割され半導体チップとされる。
【００４１】
図３（ａ）は、このようにして製造された半導体素子の半導体チップが実装された半導体装置を模式的に示す平面図、（ｂ）は、そのＡ−Ａ’線での断面図である。
【００４２】
実装基板４上には、長方形状に分割された本発明の半導体素子である半導体チップ２１ａおよび正方形状に分割された本発明の半導体素子である半導体チップ２１ｂが実装されている。長方形の半導体チップ２１ａおよび正方形の半導体チップ２１ｂは、それぞれ実装基板４上の中央部に所定間隔をあけて実装されている。各半導体チップ２１ａおよび２１ｂには、それぞれのチップ内部の３箇所に、前述したように、各チップにおけるドレイン電極１２、ソース電極９、ゲート領域１４ａにそれぞれ接続されて、ドレイン端子、ゲート端子、ソース端子に相当する埋め込み金属配線３が設けられており、これらの埋め込み金属配線３が実装基板４の表面に設けられた実装基板金属配線５にそれぞれ接続されている。
【００４３】
実装基板金属配線５は、それぞれ実装基板４の周縁部から実装基板４の内部に向かって延出しており、実装基板４の周縁部に位置する端部が、実装基板４を貫通するスルーホール配線１７に接続されている。
【００４４】
各半導体チップ２１ａおよび２１ｂには、各半導体チップ２１ａおよび２１ｂの裏面から突出した３つの埋め込み金属配線３がそれぞれ設けられており、各半導体チップ２１ａおよび２１ｂの半導体基板１は、それぞれの埋め込み金属配線３によって、実装基板４の表面に対して適当な間隔をあけた状態で、実装基板４上に実装されている。
【００４５】
図３（ａ）および（ｂ）に示すように、複数の半導体チップ２１ａおよび２１ｂを実装基板４上に実装する場合には、各半導体チップ２１ａおよび２１ｂに設けられている凸状電極としての埋め込み金属配線３の下面を、実装基板４上の実装基板金属配線５に接触させて加熱しながら加圧する。これによって、埋め込み金属配線３と実装基板金属配線５とが接続されて、各半導体チップ２１ａおよび２１ｂが実装基板４上に実装され、半導体装置２２とされる。各半導体チップ２１ａおよび２１ｂは、凸状電極としての埋め込み金属配線３によって、それぞれの半導体基板１が実装基板４の表面から１０〜５０μｍ程度の間隔が形成されている。
【００４６】
このような半導体装置では、半導体素子である半導体チップ表面のワイヤーボンディング用のボンディングパッドが不要になることによって、チップサイズの縮小が図れ、さらに、電源ライン、信号ライン、ＧＮＤライン等の配線が短くできることによって、半導体素子の伝搬特性の向上が図れる。
【００４７】
尚、本発明の半導体素子では、バイアホール２がＭＥＳＦＥＴの電極に接続される例を示したが、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ)およびＭＯＳＦＥＴの半導体素子および高周波回路素子の受動回路に適用する事も可能である。また、半導体基板１が導電性の場合には、バイアホール３の内壁に絶縁層となるＳｉ3Ｎ4膜またはＳｉＯ2膜を成膜した後に、バイアホール３の内側に埋め込み金属配線３を形成してもよい。さらに、本発明の半導体チップ２１等が実装された半導体装置２２は、ＧａＡｓ等の化合物半導体基板上に作製した高周波用チップおよびＳｉ基板上に作製したデジタル回路用チップなどを組み合わせた多機能性素子とすることも事も可能である。
【００４８】
図４（ａ）、（ｂ）には、本発明の半導体装置を用いた電子機器である送受信機２５の構成の一例を示す。
【００４９】
図４（ａ）は、送受信機２５の構成の一例を示す展開図である。送受信機２５は、下部パネル２５ｂと、下部パネル２５ｂに対して回動可能に取り付けられた上部パネル２５ａとを有している。上部パネル２５ａは、下部パネル２５ｂの上面を覆った状態と、開放した状態とに回動される。図４（ａ）は、下部パネル２５ｂの上面を開放するように上部パネル２５ａを回動させた状態を示している。上部パネル部２５ａの裏面には、送受信機２５の内部回路を実装したプリント基板２３が装着され、プリント基板２３が装着されていない一方の側部のスペースには、スピーカー３４が配置されている。また、上部パネル部２５ａには、アンテナ部３１が設けられている。送受信機２５の下部パネル部２５ｂには、その中央部に、マイク３３、テンキー３５が設けられており、テンキー３５の一方の側方にマイク３３、他方の側方に表示素子部３２がそれぞれ設けられている。
【００５０】
図４（ｂ）は、送受信機２５の上部パネル２５ａに設けられたプリント基板２３を示す。プリント基板２３には、送受信機２５の内部回路として、受信部２６、信号処理部２７、出力部２８、記憶部２９、画像処理部３０等が設けられている。長方形のプリント基板２３上には、プリント基板２３の長手方向に沿って、受信部２６、信号処理部２７、出力部２８が順番に実装されており、それぞれが、プリント基板用配線２４によって接続されている。そして、受信部２６および信号処理部２７には、画像処理部３０がプリント基板用配線２４を介して接続されており、信号処理部２７および出力部２８には、記憶部２９がプリント基板用配線２４を介して接続されている。受信部２６、信号処理部２７、出力部２８、記憶部２９、画像処理部３０等の回路は、プリント基板２３上に形成されているプリント基板用配線２４に対してハンダ付け等によって実装される。
【００５１】
このような構成の送受信機２５は、受信部２６、信号処理部２７、出力部２８、記憶部２９、画像処理部３０として、本発明の半導体装置が使用される。したがって、この半導体装置を用いた電子機器では、小型化および半導体素子の伝搬特性の改善による低消費電力化が図れる。
【００５２】
尚、図４（ａ）、（ｂ）では、本発明の半導体装置を送受信機２５に適用する例を示したが、半導体装置を組み込むあらゆる電子機器に本発明の半導体装置の適用が可能である。
【００５３】
図５（ａ）、（ｂ）には、本発明の他の実施形態である半導体素子の断面図を示す。
【００５４】
図５（ａ）に示す半導体素子では、バイアホール３と埋め込み金属配線３との間に、高融点金属膜１０または高融点金属膜１０の窒化物あるいはシリサイド膜が形成されている。その他の構成は、図１（ｂ）に示す第１の半導体素子と同様である。高融点金属膜１０には、例えば、Ｗ（タングステン）、ＭＯ（モリブデン）、Ｔｉ（チタン）等を用いる。
【００５５】
図５（ｂ）は、図５（ａ）に示す本発明の他の実施形態である半導体素子が実装基板４またはパッケージに実装された状態を示す。実装基板４上に形成された実装基板金属配線５には、半導体素子の高融点金属膜１０に被覆された埋め込み金属配線３の下面が接触されており、この埋め込み金属配線３の下面と実装基板金属配線５との接触部分がハンダ１１により、ハンダ付けされて、電気的に接続されている。
【００５６】
このように、埋め込み金属配線３を高融点金属膜１０によって被覆することにより、半導体素子の実装基板４またはパッケージへの実装時において、ハンダ１１を用いたハンダ付けの場合にバイアホール３の内部に埋め込まれた埋め込み金属配線３が、ハンダ付け時の熱によって溶融し、溶融した埋め込み金属配線３が、ハンダ１１の内部および実装基板側の電極側に、拡散によって移動して断線に至ることを防止することができる。
【００５７】
【発明の効果】
本発明の半導体素子は、このように、各接続端子領域に半導体基板を貫通する貫通孔が形成され、貫通孔内には、半導体基板の裏面から突出する埋め込み金属配線が設けられて、埋め込み金属配線によって凸状電極が形成されるために、半導体素子の伝搬特性の低下を防止することができるとともに、半導体素子のチップサイズの縮小化が図れる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態である半導体素子の平面図であり、（ｂ）は、そのＡ−Ａ’線における断面図である。
【図２】（ａ）〜（ｄ）は、それぞれ本発明の半導体素子の製造方法における各工程を示す断面図である。
【図３】（ａ）は、図１に示す本発明の実施形態である半導体素子が実装された半導体装置の平面図であり、（ｂ）は、そのＡ−Ａ’線における断面図である。
【図４】（ａ）は、その実施形態である半導体装置を用いた送受信機の構成例を示す展開図、（ｂ）は、その送受信機に用いられるプリント基板の平面図である。
【図５】（ａ）は、本発明の他の実施形態である半導体素子の断面図、（ｂ）は、その半導体素子が実装された半導体装置の断面図である。
【図６】（ａ）は、従来の半導体素子の平面図であり、（ｂ）は、そのＡ−Ａ’線における断面図である。
【図７】（ａ）は、従来の半導体素子が実装された半導体装置の平面図であり、（ｂ）は、そのＡ−Ａ’線における断面図である。
【符号の説明】
１    半導体基板
２    バイアホール
３    埋め込み金属配線
４    実装基板
５    実装基板金属配線
５ａ  実装基板金属配線
６    ドレイン拡散層
７    ゲート電極
８    ソース拡散層
９    ソース電極
１０  高融点金属層
１１  ハンダ
１２  ドレイン電極
１３  ＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）
１４  ゲートパッド
１４ａゲート領域
１５  ドレインパッド
１７  スルーホール配線
１９  ボンディングワイヤー
２１ａ半導体チップ
２１ｂ半導体チップ
２２  半導体装置
２３  プリント基板
２４  プリント基板用配線
２５  送受信機
２５ａ上部パネル部
２５ｂ下部パネル部
２６  受信部
２７  信号処理部
２８  出力部
２９  記憶部
３０  画像処理部
３１  アンテナ部
３２  表示素子部
３３  マイク
３４  スピーカー
３５  テンキー
４１  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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