(57)【特許請求の範囲】
【請求項１】
直列接続された複数の電荷転送用トランジスタを有し、最終段の電荷転送用トランジスタから昇圧された出力電圧を出力するチャージポンプ装置において、
第１導電型の単結晶半導体基板と、この単結晶半導体基板上に成長された第２導電型のエピタキシャル半導体層と、このエピタキシャル半導体層内に離間されて形成された複数の第１導電型ウエル領域と、これらの第１導電型ウエル領域間に形成された第１導電型分離層とを有し、
前記電荷転送用トランジスタを前記複数の第１導電型ウエル領域内に夫々形成したことを特徴とするチャージポンプ装置。
【請求項２】
前記第１導電型分離層は前記エピタキシャル半導体層から下方拡散された上分離層と、前記単結晶半導体基板から上方拡散された下分離層と、を有し、前記上分離層の下部と下分離層の上部は前記エピタキシャル半導体層内で重畳されていることを特徴とする請求項１記載のチャージポンプ装置。
【請求項３】
前記複数の第１導電型ウエル領域の各々の底部に接するように形成された第１導電型の埋め込み層と、この第１導電型の埋め込み層に部分的に重畳して形成され、前記複数の第１導電型ウエル領域の各々を前記単結晶半導体基板から電気的に分離する第２導電型の埋め込み層と、を有することを特徴とする請求項１記載のチャージポンプ装置。
【請求項４】
前記第２導電型の埋め込み層は、前記第１導電型の埋め込み層より高濃度であることを特徴とする請求項３記載のチャージポンプ装置。
【請求項５】
前記複数の第１導電型ウエル領域の各々と、その中にある各前記電荷転送用トランジスタのドレイン層とを電気的に接続したことを特徴とする請求項３記載のチャージポンプ装置。
【請求項６】
前記複数の第１導電型ウエル領域各々の中に第１導電型のウエル領域より不純物濃度が高い拡散層が形成され、該拡散層と前記電荷転送用トランジスタのドレイン層とを接続したことを特徴とする請求項３に記載のチャージポンプ装置。
【請求項７】
前記単結晶半導体基板と前記エピタキシャル半導体層とから成るＰＮ接合を逆方向にバイアスしたことを特徴とする請求項１記載のチャージポンプ装置。
【請求項８】
前記エピタキシャル半導体層に前記最終段の電荷転送用トランジスタから出力される昇圧電圧を印加したことを特徴とする請求項７記載のチャージポンプ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路等に用いられる大電流出力のチャージポンプ装置に関し、特にラッチアップの発生を防止することにより、安定した動作を可能としたチャージポンプ装置に関する。
【０００２】
【従来の技術】
近年のビデオカメラ、デジタルスチールカメラ（DSC）、DSCフォーン等の映像機器は、その映像を取り込むためにCCD（Charge Coupled Devices）を使用している。CCDを駆動するためのCCD駆動回路は、プラス、マイナスの高電圧（十数V）で且つ大電流（数mA）の電源回路を必要とする。現在、この高電圧はスイッチングレギュレータを用いて生成している。
【０００３】
スイッチングレギュレータは高性能、即ち高い電力効率（出力電力／入力電力）にて、高電圧を生成することができる。しかし、この回路は電流のスイッチング時に高調波ノイズを発生する欠点があり、電源回路をシールドして用いなければならない。更に外部部品としてコイルを必要とする。
【０００４】
そこで、上述したような携帯機器用の電源回路として、ディクソン（Dickson）チャージポンプ装置が注目されている。この回路は、例えば技術文献「John F.Dickson On-chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-11,NO.3 pp.374-378 JUNE 1976.」に詳しく記載されている。
【０００５】
図１８に、４段のディクソン・チャージポンプ装置の回路図を示す。ダイオードＤ1〜Ｄ5が直列接続されている。Ｃ1〜Ｃ4は各ダイオードＤ1〜Ｄ5の接続点に接続された結合コンデンサ（Coupling Capacitor）、ＣＬは出力容量(Output Capacitor)、CLKとCLKBは互いに逆相の入力クロックパルスである。また、５１はCLK及びCLKBが入力されたクロックドライバー、５２は電流負荷である。クロックドライバー５１には電源電圧Ｖddが供給されている。これによりクロックドライバー５１から出力されるクロックパルスΦ1，Φ２の出力振幅は約Ｖddとなる。そして、クロックパルスΦ1は容量Ｃ２，Ｃ４に供給され、クロックパルスΦ２は容量Ｃ１，Ｃ３に供給される。
【０００６】
安定状態において、出力に定電流Ioutが流れる場合、チャージポンプ装置への入力電流は、入力電圧Ｖinからの電流とクロックドライバーから供給される電流となる。これらの電流は、寄生容量への充放電電流を無視すると次のようになる。Φ1= ハイ（High）、Φ２=ロウ（Low）の期間、図中の実線矢印の方向に各々２Ioutの平均電流が流れる。
【０００７】
また、Φ1=ロウ（Low）、Φ２= ハイ（High）の期間、図の破線矢印の方向に２Ioutの平均電流が流れる。クロックサイクルでのこれらの各平均電流は全てIoutとなる。安定状態におけるチャージポンプ装置の昇圧電圧Voutは以下のように表わされる。
【０００８】
【数１】
0003761518.tif 000002
【０００９】
ここで、Vφ’は各接続ノードにおいて、クロックパルスの変化に伴い結合容量によって生じる電圧振幅である。Vlは出力電流Ioutによって生じる電圧降下、Ｖinは入力電圧であり、通常プラス昇圧では電源電圧Ｖdd、マイナス昇圧では0Vとしている。Ｖｄは順方向バイアスダイオード電圧（Forward bias diode voltage）ｎはポンピング段数である。更に、Vl とVφ’は次式で表される。
【００１０】
【数２】
0003761518.tif 000003
【００１１】
【数３】
0003761518.tif 000004
【００１２】
ここで、Ｃ1〜Ｃ4はクロック結合容量(clock coupling capacitance)、ＣSは各接続ノードにおける寄生容量(stray capacitance at each node)、Vφはクロックパルスの振幅（clock pulse amplitude）、ｆはクロックパルスの周波数、Ｔはクロック周期(clock period)である。チャージポンプ装置の電力効率は、クロックドライバーから寄生容量に流れる充放電電流を無視し、Ｖin＝Ｖddとすると以下の式で表される。
【００１３】
【数４】
0003761518.tif 000005
【００１４】
このように、チャージポンプ装置においては、ダイオードを電荷転送素子(charge transfer device)として用いて電荷を次段へと次々に転送することにより昇圧を行っている。しかし、半導体集積回路装置への搭載を考えるとプロセスへの適合性からｐｎ接合のダイオードよりＭＯＳトランジスタを使用する方が実現しやすい。
【００１５】
そこで、図１９に示すように、電荷転送用素子としてダイオードＤ1〜Ｄ5の代わりにＭＯＳトランジスタＭ１〜Ｍ５を用いることが提案された。この場合は式（１）において、ＶｄはＭＯＳトランジスタの閾値電圧(threshold voltage)Ｖthとなる。
【００１６】
【発明が解決しようとする課題】
本発明者はチャージポンプ装置を電源回路に応用することを検討した。その結果、以下の問題点を見出した。
【００１７】
第１に、電源回路として必要な高電圧（十数V）で且つ大電流（数mA）をチャージポンプ回路で得るためには、電荷転送用ＭＯＳトランジスタのオン抵抗を如何に下げるかという問題である。
【００１８】
第２に、大電流チャージポンプ装置で生じやすいラッチアップを防止することである。特に、大出力電流のチャージポンプ装置においては、動作開始と共にラッチアップが生じるという問題があった。このラッチアップの発生メカニズムは本発明者の検討によれば以下の通りである。
【００１９】
図２０はチャージポンプ装置をＣＭＯＳ構造で実現した場合の断面図である。
【００２０】
この断面構造は、図１９に示した電荷転送用ＭＯＳトランジスタＭ２，Ｍ３の断面構造に対応している。Ｐ型半導体基板１０の表面にＮ型ウエル領域２０が形成され、このＮ型ウエル領域２０の中に、分離されたＰ型ウエル領域３１，３２が形成されている。そして、Ｐ型ウエル領域３１内に電荷転送用ＭＯＳトランジスタＭ２が形成されている。Ｐ型ウエル領域３２内に電荷転送用ＭＯＳトランジスタＭ３が形成されている。
【００２１】
Ｐ型ウエル領域３１内に形成された電荷転送用ＭＯＳトランジスタＭ２について更に詳しく説明すると、Ｐ型ウエル領域３１の表面にＮ＋型のドレイン層Ｄ及びソース層Ｓが形成されている。Ｐ型ウエル領域３１内には、Ｐ型ウエル領域３１より高濃度のＰ＋層４１が形成されている。そして、ドレイン層ＤとＰ＋層４１とはＡｌ配線等により電気的に接続されている。
【００２２】
電荷転送用トランジスタＭ２のドレイン層Ｄと電荷転送用トランジスタＭ２が形成されたＰ型ウエル領域３１とは低抵抗で電気的に接続されるので、バックゲート・バイアス効果に起因した電荷転送用トランジスタＭ２の閾値電圧Ｖthの上昇が確実に防止される。Ｐ型ウエル領域３２内に形成された電荷転送用ＭＯＳトランジスタＭ３についても同様に構成されている。また、図示していない電荷転送用ＭＯＳトランジスタＭ１，Ｍ４，Ｍ５についても同様に構成されている。
【００２３】
また、Ｎ型ウエル領域２０はチャージポンプ装置の昇圧された出力電圧Ｖoutを供給することにより、定常状態においてＮ型ウエル領域２０とＰ型ウエル領域３１，３２が逆方向バイアスされるようにしている。
【００２４】
しかしながら、上述したように単一のＮ型ウエル領域２０内に複数のＰ型ウエル領域３１，３２を形成すると、ラッチアップが発生し、出力電圧Ｖoutがほとんど昇圧されないことが判明した。その発生メカニズムは本発明者の推定によれば以下の通りである。
【００２５】
まず、隣接するＰ型ウエル領域３１，３２間に寄生サイリスタが形成される。即ち、図２０中、縦型のＮＰＮトランジスタＴｒ１及び横型のＰＮＰトランジスタＴｒ２が形成される。ここで、縦型のＮＰＮトランジスタＴｒ１のエミッタは電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄであり、ベースはＰ型ウエル領域３１であり、コレクタはＮ型ウエル領域２０である。
【００２６】
また、横型のＰＮＰトランジスタＴｒ２のエミッタはＰ型ウエル領域３２内に形成されたＰ＋層４２であり、ベースはＰ型ウエル領域３１，３２間のＮ型ウエル領域２０であり、コレクタはＰ型ウエル領域３１である。これらの寄生ＮＰＮトランジスタＴｒ１と寄生ＰＮＰトランジスタＴｒ２は寄生サイリスタを構成する。
【００２７】
上述した図１９のチャージポンプ装置の安定動作時には以下の関係が成り立つ。出力電圧Ｖout＞Ｖ３＞Ｖ２＞Ｖ１＞入力電圧Ｖｉｎ
ここで、入力電圧Ｖｉｎは通常はＶdd（クロックドライバーの電源電圧と等しい）である。また、Ｖ３は電荷転送用ＭＯＳトランジスタＭ３のソース電圧、Ｖ２は電荷転送用ＭＯＳトランジスタＭ２のソース電圧、Ｖ１は電荷転送用ＭＯＳトランジスタＭ１のソース電圧である。
【００２８】
しかし、チャージポンプ装置の立ち上がり時（昇圧動作の開始時）には、
Ｖ１＞Ｖ２＞Ｖ３＞Ｖout  という関係になっている。すなわち、初段から順にコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を充電していく。
【００２９】
その結果、Ｖ１−Ｖout＞ＶＦ となったとき寄生ＰＮＰトランジスタＴｒ２のベース・エミッタ間に電流が流れる。すなわち、寄生ＰＮＰトランジスタＴｒ２がオンする。ここで、ＶＦ はベース・エミッタ間のオン電圧である。
【００３０】
この寄生ＰＮＰトランジスタＴｒ２のコレクタ電流は、寄生ＮＰＮトランジスタＴｒ１のベース電流となるので、これにより寄生ＮＰＮトランジスタＴｒ１がオンし、そのエミッタ・コレクタ間が導通する。すると、寄生ＮＰＮトランジスタＴｒ１は、寄生ＰＮＰトランジスタＴｒ２のベース・エミッタ間電流を流し入れると共に、出力電圧Ｖout側からも電圧Ｖ１側へ電流を流し入れる。
【００３１】
その結果、出力電圧Ｖoutは上昇しない。上述したような寄生ＮＰＮトランジスタＴｒ１と寄生ＰＮＰトランジスタＴｒ２のとの協同的な動作は、ラッチアップである。
【００３２】
図２１に、チャージポンプ装置の動作開始時のＶ１，Ｖ２の回路シミュレーションによる波形図を示す。ここで、Ｖ１は電荷転送用ＭＯＳトランジスタＭ２のドレイン電圧、Ｖ２は電荷転送用ＭＯＳトランジスタＭ３のドレイン電圧である。図において、Ｖdsは電荷転送用トランジスタＭ３のソースドレイン間電圧を示すが、これがＶＦ（＝約０．７Ｖ）より大きいとＮＰＮトランジスタＴｒ１がオンし、ラッチアップが誘引される。
【００３３】
本発明は上述した従来技術の課題に鑑みて為されたものであり、その目的とするところは大電流で高効率のチャージポンプ装置を実現することである。
【００３４】
本発明の他の目的は大電流のチャージポンプ装置では回避できなかったラッチアップの発生を防止し、安定した動作を実現することである。
【００３５】
本発明のさらに他の目的は、ＢＩＣＭＯＳデバイスにおいて、大電流で高効率であり、かつラッチチップの発生を防止したチャージポンプ装置を実現することである。
【００３６】
【課題を解決するための手段】
本発明の主な特徴構成は以下の通りである。
【００３７】
本発明は直列接続された複数の電荷転送用トランジスタを有し、後段の電荷転送用トランジスタから昇圧された出力電圧を出力するチャージポンプ装置において、第１導電型の単結晶半導体基板と、この単結晶半導体基板上に成長された第２導電型のエピタキシャル半導体層と、このエピタキシャル半導体層内に離間されて形成された複数の第１導電型ウエル領域と、これらの第１導電型ウエル領域間に形成された第１導電型分離層とを有し、
前記電荷転送用トランジスタを前記複数の第１導電型ウエル領域内に夫々形成したことを特徴とするものである。
【００３８】
かかる構成によれば、寄生バイポーラトランジスタは第１導電型分離層により電気的に分離されるので、サイリスタは形成されないためラッチアップが発生することが防止される。
【００３９】
また上記構成において、前記第１導電型分離層は前記エピタキシャル・シリコン層の表面から下方拡散された上分離層と、前記単結晶半導体基板から上方拡散された下分離層と、を有し、前記上分離層の下部と下分離層の上部は前記エピタキシャル・半導体層内で重畳されて成ることである。
【００４０】
かかる構成によれば、第１導電型分離層は、上下分離構造を採用しているので、横方向拡散が抑えられ、そのパターン面積を極力縮小することができる。
【００４１】
さらに、前記第１導電型ウエル領域の底部に接すると共に前記下分離層の形成工程と同一工程で形成された第１導電型の埋め込み層と、この埋め込み層に部分的に重畳して形成され、前記第１導電型ウエル領域を前記単結晶半導体基板から電気的に分離する第２導電型の埋め込み層と、を有することである。
【００４２】
かかる構成によれば、第１導電型の第１の埋め込み層を設けたことにより第１導電型ウエル領域の抵抗を小さくすることができる。
【００４３】
これにより、ラッチアップ耐性が向上する。しかし第１導電型の第１の埋め込み層のみだと、第１導電型ウエル領域は単結晶半導体基板と導通してしまうので、第１導電型ウエル領域を電荷転送用トランジスタのドレイン層と同電位に設定してバックゲートバイアス効果を抑止することができない。そこで、第２導電型の第２の埋め込み層を設けている。
【００４４】
これにより、第１導電型ウエル領域を前記単結晶半導体基板から電気的に分離して、第１導電型ウエル領域を電荷転送用トランジスタのドレイン層と同電位に設定することができるようになる。
【００４５】
【発明の実施の形態】
次に、本発明の第１の実施形態について図１乃至図４を参照しながら説明する。まず、チャージポンプ装置を集積回路として構成するための、ＢＩＣＭＯＳのデバイス構造について図１を参照しながら説明する。
【００４６】
Ｐ型単結晶シリコン基板５０上に気相成長された、例えば１．２５Ω・ｃｍ程度の比抵抗を有するＮ型エピタキシャル・シリコン層５１にＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）、ＮＰＮ型バイポーラトランジスタ（ＮＰＮ Ｔｒ）がそれぞれの所定領域に形成されている。
【００４７】
Ｎチャネル型ＭＯＳトランジスタは、Ｎ型エピタキシャル・シリコン層５１の表面に形成されたＰ型ウエル領域５２内に形成されている。Ｐ型ウエル領域５２の深さは例えば２μｍ程度である。Ｎチャネル型ＭＯＳトランジスタはＰ型ウエル領域５２表面に形成されたｎ＋型ドレイン層Ｄ及びｎ＋型ソース層Ｓ、ゲート絶縁膜上に形成されたゲート電極Ｇとを有している。Ｎチャネル型ＭＯＳトランジスタは微細化のために、いわゆるＬＤＤ構造としても良い。また、このＮチャネル型ＭＯＳトランジスタと隣接して、Ｐ型ウエル領域５２の表面には基体（ウエル領域）バイアス用のＰ＋型層５３が形成されている。
【００４８】
Ｐチャネル型ＭＯＳトランジスタは、Ｎ型エピタキシャル・シリコン層５１の表面に形成されたＮ型ウエル領域５４内に形成されている。Ｐチャネル型ＭＯＳトランジスタはＮ型ウエル領域５４表面に形成されたＰ＋型ドレイン層Ｄ及びＰ＋型ソース層Ｓ、ゲート絶縁膜上に形成されたゲート電極Ｇとを有している。
【００４９】
また、Ｐ型ウエル領域５２の底部に接してウエル抵抗低減用のＰ＋型埋め込み層５５が形成されている。このＰ＋型埋め込み層５５は後述する下分離層５８と同一工程で形成される拡散層であり、Ｐ型単結晶シリコン基板５０とＮ型エピタキシャル・シリコン層５１との境界領域に跨って形成される。
【００５０】
さらに、Ｎ＋型埋め込み層５６がＰ型単結晶シリコン基板５０とＮ型エピタキシャル・シリコン層５１との境界領域に跨って形成されている。Ｎ＋型埋め込み層５６は、Ｐチャネル型ＭＯＳトランジスタの形成されたＮ型ウエル領域５４の下方から、Ｎチャネル型ＭＯＳトランジスタの形成されたＰ型ウエル領域５２の下方にまで延在されている。
【００５１】
すなわち、Ｎ＋型埋め込み層５６はＰ＋型埋め込み層５５に部分的に重畳されている。Ｎ＋型埋め込み層５６の不純物濃度をＰ＋型埋め込み層５５の不純物濃度より高くすると、この重畳領域５７の導電型はコンペンセーションによりＮ型となる。
【００５２】
これにより、Ｐ型ウエル領域５２をＰ型単結晶シリコン基板５０から電気的に分離し、独立にウエル電位を設定することができるようになる。具体的には、基体バイアス用のＰ＋型層５３に接続された端子ＢＧに電圧を印加することにより、Ｐ型ウエル領域５２の電位を設定することができる。
【００５３】
これにより、Ｎチャネル型ＭＯＳトランジスタのドレイン層ＤをＰ型ウエル領域５２と電気的に接続してバックゲートバイアス効果が生じないようにすることができる。そのためには、Ｐ型層５３とドレイン層Ｄとを接続する配線（例えばＡｌ配線）を形成すればよい。
【００５４】
Ｎチャネル型ＭＯＳトランジスタはチャージポンプ装置において、電荷転送用トランジスタとして用いられるので、そのオン抵抗を低減し、チャージポンプ装置の大電流化を図ることができる。また、Ｎチャネル型ＭＯＳトランジスタはいわゆるトランスミッションゲートとしても用いられるが、この場合にもオン抵抗を低減することができる。また、トランスミッションゲートの入出力特性の線形性を向上することができる。
【００５５】
ここで、本実施形態のＢＩＣＭＯＳ構造と他のＢＩＣＭＯＳ構造とを対比すれば以下の通りである。他の構造では図２に示すように、Ｎ＋型埋め込み層５６はＰチャネル型ＭＯＳトランジスタの形成されたＮ型ウエル領域５４の下方に局在して形成され、ウエル抵抗を低減する役割を果たしている。
【００５６】
しかしながら、この構造では、Ｎチャネル型ＭＯＳトランジスタのＰ＋型ウエル領域５２はＰ＋型埋め込み層５５を介してＰ型単結晶シリコン基板５０と導通してしまう。Ｐ型単結晶シリコン基板５０は通常は接地レベルに設定されるから、Ｐ＋ウエル領域５２の電位も接地レベルに固定されてしまう。
【００５７】
そこで、本実施形態ではＮ＋型埋め込み層５６をＮチャネル型ＭＯＳトランジスタの領域まで延在させることにより、Ｐ型ウエル領域５２をＰ型単結晶シリコン基板５０から電気的に分離するようにした。
【００５８】
また、ＮＰＮ型バイポーラトランジスタ（ＮＰＮ  Ｔｒ）は、Ｐ型の下分離層５８，Ｐ型の上分離層５９によって、隣接するデバイスから電気的に分離されたＮ型エピタキシャル・シリコン層５１内に形成されている。Ｐ型の下分離層５８はＰ型単結晶シリコン基板５０からボロンなどの不純物を上方拡散することにより形成される。一方、Ｐ型の上分離層５９はＮ型エピタキシャル・シリコン層５１の上面からボロンなどの不純物を下方拡散することにより形成される。これにより、Ｐ型の下分離層５８の上部とＰ型の上分離層５９の下部はＮ型エピタキシャル・シリコン層５１内で重畳され、一体化された分離層となる。
【００５９】
そして、電気的に分離されたＮ型エピタキシャル・シリコン層５１の表面にＰ型ベース領域６０が形成される。このＰ型ベース領域６０の表面にはＮ＋型のエミッタ層Ｅ、ベース電極取り出し用のＰ＋型層Ｂが形成される。また、Ｐ型ベース領域６０に隣接したＮ型エピタキシャル・シリコン層５１の表面にコレクタ電極取り出し用のＮ＋型層Ｃが形成される。また、Ｎ型エピタキシャル・シリコン層５１とＰ型単結晶シリコン基板５０との境界にはＮ＋型埋め込み層６１が形成されている。このＮ＋型埋め込み層６１はコレクタ抵抗を低減するための層であり、Ｎ＋型埋め込み層５６と同一工程で形成される。
【００６０】
なお、Ｎ型エピタキシャル・シリコン層５１の表面のデバイス形成領域以外には、素子分離用のフィールド酸化膜６２が形成されている。フィールド酸化膜６２はいわゆるＬＯＣＯＳ（Local Oxidation Of Silicon）法により形成されている。
【００６１】
図３は、縦型ＰＮＰバイポーラトランジスタを示す断面図である。Ｎ型エピタキシャル・シリコン層５１の表面にＮ型ベース領域６５が形成されている。このＮ型ベース領域６５の表面に、Ｐ＋型のエミッタ層Ｅ、ベース電極取り出し用のＮ＋型層Ｂが形成されている。また、Ｎ型ベース領域６５と隣接して、Ｎ型エピタキシャル・シリコン層５１の表面にコレクタ電極取り出し用のＰ＋型層６６が形成されている。
【００６２】
そして、コレクタ電極取り出し用のＰ＋型層６６は、Ｐ型の上分離層５９と同一工程で形成されたＰ型層６７を介して、Ｐ＋型埋め込み層６８と接続されている。Ｐ＋型埋め込み層６８はコレクタ抵抗を低減するための層である。また、Ｐ＋型埋め込み層６８に重畳してＮ＋型埋め込み層６９が形成されている。Ｐ＋型埋め込み層６８とＮ＋型埋め込み層６９との重畳領域７０はＮ型の領域となる。これにより、コレクタはＰ型単結晶シリコン基板５０から電気的に分離される。Ｐ＋型埋め込み層６８とＮ＋型埋め込み層６９とによって重畳領域７０が形成されている構造は、前述したＮチャネル型ＭＯＳトランジスタの構造と同様である。すなわち、これらの製造工程が共通化されているため製造工数が増えることはない。
【００６３】
次に、図４を参照しながらチャージポンプ装置の断面構造について説明する。このチャージポンプ装置の回路構成は図１９に示したものと同様である。本実施形態では電荷転送用ＭＯＳトランジスタのドレイン層が基体（ウエル領域）に接続されている。また、図１と同一の構成要素については同一符号を付して詳細な説明を省略する。
【００６４】
図４は図１９のチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。Ｐ型の下分離層５８，Ｐ型の上分離層５９によって相互に電気的に分離されたＮ型エピタキシャル・シリコン層５１内には、Ｐ型ウエル領域５２Ａ，５２Ｂが形成されている。そして、Ｐ型ウエル領域５２Ａ，５２Ｂに電荷転送用ＭＯＳトランジスタＭ２，Ｍ３がそれぞれ形成されている。Ｐ＋型埋め込み層５５，Ｎ＋型埋め込み層５６，重畳領域５７の構造については図１と同様である。
【００６５】
電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄは、Ｐ型ウエル領域５２Ａに形成されたＰ＋型層５３とＡｌ配線などで接続されている。これにより、電荷転送用ＭＯＳトランジスタＭ２のゲート・基体間電圧Ｖgb＝Ｍ２のゲート・ドレイン間電圧Ｖgd、という関係が成り立つので、バックゲート・バイアス効果による電荷転送用トランジスタの閾値電圧Ｖthの上昇が防止される。電荷転送用ＭＯＳトランジスタＭ３についても同様である。これにより、チャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５のオン抵抗が低減されるので、大電流出力のチャージポンプ装置を実現することができる。
【００６６】
また、Ｐ型ウエル領域５２Ａ，５２Ｂの各々に隣接したＮ型エピタキシャル・シリコン層５１の表面には電極取り出し用のＮ＋型層７１が形成されている。これらの各Ｎ＋型層７１にチャージポンプ装置の出力電圧Ｖoutが印加されることにより、Ｎ型エピタキシャル・シリコン層５１は正の高電圧ｎＶddにバイアスされる。
【００６７】
ここで、ｎはチャージポンプ装置の段数、Ｖddはその電源電圧である。また、Ｐ型単結晶基板５０は接地電位０Ｖ若しくは負電位にバイアスされているものとする。これにより、Ｐ型ウエル領域５２Ａ，５２ＢとＮ型エピタキシャル・シリコン層５１とで形成されるＰＮ接合、Ｎ型エピタキシャル・シリコン層５１とＰ型単結晶基板５０とで形成されるＰＮ接合はそれぞれ逆方向にバイアスされる。
【００６８】
また、上述したようなデバイス構造によれば、ラッチアップは発生しない。
その理由について以下で説明する。
【００６９】
図４に示すように、寄生ＮＰＮトランジスタＴｒ３及び寄生ＰＮＰトランジスタＴｒ４が形成される。ここで、寄生ＮＰＮトランジスタＴｒ３のエミッタは電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄ、ベースはＰ型ウエル領域５２Ａ、コレクタはＮ型の重畳領域５７（これはＮ型エピタキシャル・シリコン層５１と連結されている）で構成されている。また、寄生ＰＮＰトランジスタＴｒ４のエミッタはＰ型ウエル領域５２Ｂ、ベースは分離されたＮ型エピタキシャル・シリコン層５１、コレクタはＰ型の下分離層５８及びＰ型の上分離層５９（これらはＰ型単結晶基板５０と連結されている）である。
【００７０】
しかしながら寄生ＮＰＮトランジスタＴｒ３と寄生ＰＮＰトランジスタＴｒ４とは下分離層５８及び上分離層５９によって電気的に分断されている。このため、図２０に示したようなサイリスタが形成されない。したがって、ラッチアップ耐性が大幅に向上すると考えられる。
【００７１】
上述した実施形態では、本発明の４段のディクソン・チャージポンプ装置への適用例について説明したがその段数は４段に限定されないことは明らかである。
【００７２】
また、電荷転送用ＭＯＳトランジスタをＮチャネル型で形成したが、Ｐチャネル型で形成した場合でも、ウエル領域等の極性を反転させることにより同様に適用できる。マイナス昇圧のチャージポンプ装置では、電荷転送用ＭＯＳトランジスタにおける基板とソースの接続関係及びクロックのタイミングが、プラス昇圧のチャージポンプ装置に対して逆になるだけである。
【００７３】
さらに、電荷転送用トランジスタＭ１〜Ｍ５はゲートとドレインを共通接続した構成としたが、これに限定されず、ゲートとドレインが接続されていないで電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５がオンする時に、ゲート・ソース間に高い電圧が印加される回路構成を採用したチャージポンプ装置にも本発明は適用することができ同様の効果を得ることができる。
【００７４】
図５は、本発明の第２の実施形態に係るチャージポンプ装置の断面図である。このチャージポンプ装置の回路構成は、第１の実施形態と同様である。図５は第１の実施形態と同様に、図１９のチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。
【００７５】
本実施形態が第１の実施形態と異なる点は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め込み層５５が形成されていない点である。Ｐ＋型埋め込み層５５が無い分、Ｐ型ウエル領域５２Ａ，５２Ｂのウエル抵抗を低減する効果は消失するが、下分離層５９及び上分離層５９を設けたことにより、従来と比較すればラッチアップ耐性は向上するものと考えられる。
【００７６】
図６は、本発明の第３の実施形態に係るチャージポンプ装置の断面図である。このチャージポンプ装置の回路構成は、第１の実施形態と同様である。図６は図１９のチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。
【００７７】
本実施形態が第１の実施形態と異なる点は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め込み層５５が形成されていない点に加えて、Ｎ＋型埋め込み層５６も形成されていない点である。
【００７８】
Ｎ＋型埋め込み層５６も形成されていない分、Ｎ型エピタキシャル・シリコン層５１の抵抗を低減する効果は低減する効果は消失するが、本実施形態についても下分離層５９及び上分離層５９を設けたことにより、従来に比較すれば、ラッチアップ耐性は向上するものと考えられる。
【００７９】
次に本発明の第４の実施形態について、図７乃至図１７を参照しながら説明する。本実施形態のチャージポンプ装置では、レベルシフト回路により、電荷転送用ＭＯＳトランジスタのゲートにレベルシフトした電圧を印加することにより、そのオン抵抗をさらに小さくする。これにより、さらに大電流のチャージポンプ装置を実現できる。ところが、レベルシフト回路は高電圧を出力するため、高耐圧トランジスタを用いて回路を構成する必要がある。そこで、上述した第１の実施形態で用いたデバイスに、高耐圧ＭＯＳトランジスタを加えることとした。
【００８０】
そこで、本実施形態のチャージポンプ装置に適用されるデバイス構造を説明する前に、レベルシフト回路を含めたチャージポンプ装置の回路構成について説明する。
【００８１】
図７において、４つの電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４は直列接続されている。前段のＭ１、Ｍ２はＮチャネル型、後段のＭ３、Ｍ４はＰチャネル型である。この点は第１〜第３の実施形態とは異なる。また、Ｍ１〜Ｍ４のゲート・基体間電圧Ｖgbはゲート・ドレイン間電圧Ｖgdと同一値となるように、ドレインと基体が同電位となるように接続し、バックゲートバイアス効果を抑制している。この点は第１〜第３の実施形態と同様である。
【００８２】
また、Ｍ１のソースには入力電圧Ｖinとして電源電圧Ｖddが供給されている。また、Ｍ４のドレインからの昇圧電圧Ｖoutが出力され、電流負荷Ｌに供給される。
【００８３】
Ｃ１、Ｃ２、Ｃ３は電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４の接続点（ポンピングノード）に一端が接続された結合コンデンサである。結合コンデンサＣ１〜Ｃ３の他端にはクロックパルスＣＬＫとこれと逆相のクロックパルスＣＬＫＢが交互に印加される。クロックパルスＣＬＫ、ＣＬＫＢは不図示のクロックドライバーから出力される。このクロックドライバーには電源電圧Ｖddが供給されているものとする。
【００８４】
電荷転送用ＭＯＳトランジスタＭ１とＭ２の各ゲートには反転レベルシフト回路Ｓ１とＳ２の出力が供給されている。また、電荷転送用ＭＯＳトランジスタＭ３とＭ４の各ゲートには非反転レベルシフト回路Ｓ３とＳ４の出力が供給されている。
【００８５】
反転レベルシフト回路Ｓ１、Ｓ２の回路構成及び動作波形図を図８に示す。図８（ａ）に示すように、この反転レベルシフト回路は入力インバータＩＮＶ、差動入力ＭＯＳトランジスタＭ１１とＭ１２、クロス接続されたＭＯＳトランジスタＭ１３とＭ１４とを備える。また、これらに加えてプルアップ接続されたＭＯＳトランジスタＭ１５、Ｍ１６を備えている。そして、ＭＯＳトランジスタＭ１５のゲートには電圧Ｖ１２が印加されると共にソースには電位Ａが印加されている。
【００８６】
また、ＭＯＳトランジスタＭ１６のゲートにはＶ１２と逆相の電圧Ｖ１１が印加されると共にソースには電位Ｂが印加されている。ここで、電位Ａ＞電位Ｂである。Ｍ１１、Ｍ１２はＮチャネル型、Ｍ１３〜Ｍ１６はＰチャネル型であり、いずれも高耐圧ＭＯＳトランジスタである。
【００８７】
また、図８（ｂ）に示すように、上述の構成のレベルシフト回路において、ＭＯＳトランジスタＭ１５、Ｍ１６をインバータ構成とするように変更してもよい。
【００８８】
上述した構成の反転レベルシフト回路の動作波形を図８（ｃ）に示す。このレベルシフト回路は電位Ａと中間電位Ｂ（Ａ＞Ｂ＞０Ｖ）を交互に出力する。次に、非反転レベルシフト回路Ｓ３、Ｓ４の回路構成及び動作波形図を図９に示す。反転レベルシフト回路Ｓ１、Ｓ２と異なる点は、電位ＡにプルアップされたＭＯＳトランジスタＭ１５のゲートに電圧Ｖ１１が印加され、電位ＢにプルアップされたＭＯＳトランジスタＭ１６のゲートに電圧Ｖ１２が印加されている点である（図９（ａ））。なお、図９（ｂ）に示すように、ＭＯＳトランジスタＭ１５、Ｍ１６をインバータ構成にしてもよい。
【００８９】
図９（ｃ）の動作波形図に示すように、この非反転レベルシフト回路Ｓ３、Ｓ４は入力電圧ＩＮに対して非反転のレベルシフト動作を行う。
【００９０】
上述したレベルシフト回路を用いることにより、後述するように、電荷転送用ＭＯＳトランジスタＭ３、Ｍ４のゲート・ドレイン間電圧の絶対値を一定電圧（２Ｖｄｄ）に揃えることが可能になる。
【００９１】
反転レベルシフト回路Ｓ１、Ｓ２、非反転レベルシフト回路Ｓ３、Ｓ４とチャージポンプ回路との接続関係は以下の通りである。反転レベルシフト回路Ｓ１にはクロックパルスＣＬＫ’、反転レベルシフト回路Ｓ２にはクロックパルスＣＬＫＢ’が入力される。クロックパルスＣＬＫ’とＣＬＫＢ’は夫々クロックパルスＣＬＫとＣＬＫＢから作成されるが、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４に電流が逆流するのを防止するために、ロウ（Low）の期間が短くなっている。
【００９２】
すなわち、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４が完全にオフしてからクロックパルスＣＬＫとＣＬＫＢの変化により各ポンピングノードの昇圧を行うようにしている。上記クロックパルスの位相関係は図１０に示されている。
【００９３】
また、図７に示されているように、反転レベルシフト回路Ｓ１の高電位側の電源（電位Ａ）としては、昇圧された１段後のポンピングノードの電圧Ｖ２を帰還して用いる。
【００９４】
同様に反転レベルシフト回路Ｓ２の高電位側の電源（電位Ａ）として昇圧された１段後のポンピングノードの電圧Ｖ３を帰還して用いる。また、反転レベルシフト回路Ｓ１、Ｓ２の低電位側の電源（電位Ｂ）としては、各段の電圧であるＶdd、Ｖ１が夫々印加されている。
【００９５】
一方、非反転レベルシフト回路Ｓ３の低電位側の電源（電位Ｂ）としては、１段前のポンピングノードの電圧Ｖ１が用いられ、同様に非反転レベルシフト回路Ｓ４の低電位側の電源（電位Ｂ）としては、１段前のポンピングノードの電圧Ｖ２が用いられる。また、非反転レベルシフト回路Ｓ３、Ｓ４の高電位側の電源（電位Ａ）としては、各段の電圧であるＶ３、Ｖoutが夫々印加されている。
【００９６】
これらの構成により、電荷転送用トランジスタＭ１〜Ｍ４のゲート・ドレイン間電圧Ｖgd（トランジスタがオン状態の時）は以下のとおり２Ｖddに揃えることが導かれる。まず、次式の関係が成り立つ。
Ｖgd（Ｍ１）＝Ｖ２(High)−Ｖdd
Ｖgd（Ｍ２）＝Ｖ３(High)−Ｖ１(High)
Ｖgd（Ｍ３）＝Ｖ１(Low)−Ｖ３(Low)
Ｖgd（Ｍ４）＝Ｖ２(Low)−Ｖout
次に、定常状態のチャージポンプの昇圧動作から、さらに以下の関係が成り立つ。
Ｖ１(High)＝２Ｖｄｄ、Ｖ１(Low)＝Ｖdd
Ｖ２(High)＝３Ｖｄｄ、Ｖ２(Low)＝２Ｖdd
Ｖ３(High)＝４Ｖｄｄ、Ｖ３(Low)＝３Ｖdd、Ｖｏｕｔ＝４Ｖdd
これらの関係式から、全ての電荷転送用ＭＯＳトランジスタのオン時のＶgdの絶対値は表１に示すように同一値２Ｖddとなることが導かれる。したがって、高いＶgdにより電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオン抵抗が下がり、高効率で大出力電流のチャージポンプ回路が実現できる。また、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のゲート酸化膜厚(thickness of gate oxide)は一律に２Ｖddに耐える厚みに設計すれば良いので、電荷転送用ＭＯＳトランジスタのＶgdが不均一である場合に比べて、オン抵抗（ON-state resistance）を低く設計でき効率が良い。
【００９７】
【表１】
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【００９８】
図１０はチャージポンプ回路の動作を説明するためのタイミング図である。電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４はクロックパルスに応じて交互にオン・オフを繰り返す。ここで、反転レベルシフト回路Ｓ１とＳ２、非反転レベルシフト回路Ｓ３とＳ４に印加されるクロックパルスＣＬＫ’、ＣＬＫＢ’はデューティが５０％ではない。すなわち、図に示すようにロウ(Low)の期間が短く設定されている。このため、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオンの期間は短くなる。この理由は以下の通りである。
【００９９】
電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４はダイオード接続されていないので逆方向電流が流れる危険があり、これは電力効率を悪化させる。そこで、この逆方向電流を防ぐため、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオンの期間は短くして、オフの期間に、結合コンデンサＣ１〜Ｃ３に印加されるクロックパルスＣＬＫ、ＣＬＫＢを変化させてポンピングを行っている。
【０１００】
また、図１１は各ポンピングノードの電圧波形Ｖ１、Ｖ２、Ｖ３を示す図である。図中、ＶφはクロックパルスＣＬＫ’、ＣＬＫＢ’の振幅、ΔＶｄｓはＭＯＳトランジスタＭ１〜Ｍ４のドレイン・ソース間電圧である。
【０１０１】
次に上述したチャージポンプ装置のデバイス構造について図１２及び図１３を参照しながら説明する。図１２は図７に示したチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１，Ｍ２の構造を示す断面図である。また、図１３は図８に示した反転レベルシフト回路Ｓ１、Ｓ２、図９に示した非反転レベルシフト回路Ｓ３、Ｓ４のＮチャネル型の高耐圧ＭＯＳトランジスタＭ１１，Ｍ１２のデバイス構造を示す断面図である。
【０１０２】
前述したように第１の実施形態においては、Ｎ＋型埋め込み層５６がＰ＋型埋め込み層５５に重畳されていた（図１，図４参照）。このため、Ｎチャネル型ＭＯＳトランジスタのソースドレイン耐圧がある程度高くなると、Ｎチャネル型ＭＯＳトランジスタの耐圧はドレイン層Ｄ（あるいはソース層Ｓ）とＮ＋型埋め込み層５６との間の耐圧で決まってしまう。これは、ドレイン層Ｄ（あるいはソース層Ｓ）からの空乏層がＮ＋型埋め込み層５６まで到達してしまうからである。
【０１０３】
特に、レベルシフト回路に用いられる高耐圧ＭＯＳトランジスタについては例えば２０Ｖ程度のソースドレイン耐圧が必要とされるが、ドレイン層Ｄ（あるいはソース層Ｓ）とＮ＋型埋め込み層５６との間の耐圧で決まってしまうために、この目標耐圧を実現するのが困難であることがわかった。
【０１０４】
そこで、Ｎ型エピタキシャル・シリコン層５１を厚く形成して、ドレイン層Ｄ（あるいはソース層Ｓ）とＮ＋型埋め込み層５６との距離Ｘd（図１参照）を大きくすることが考えられる。しかしながら、そうすると、Ｐ型ウエル領域５２ＢとＰ＋型埋め込み層５５との間が離れてしまい、Ｐ＋型埋め込み層５５を設けた効果、すなわちウエル抵抗の低減とラッチアップ耐性の向上という効果が得られなくなってしまう。
【０１０５】
そこで、本実施形態ではＮ型エピタキシャル・シリコン層５１を２段に積層する構造とした（以下、２段エピタキシャル・シリコン層構造という）。すなわち、Ｐ型単結晶シリコン基板５０上のＮ＋埋め込み層５６の形成予定領域にＮ型不純物（アンチモンや砒素）をイオン注入法等により導入した後、第１のＮ型エピタキシャル・シリコン層５１Ａを気相成長させる。その後、Ｐ＋埋め込み層５５、下分離層５８の形成予定領域にＰ型不純物（ボロン等）をイオン注入法等により導入した後、第２のＮ型エピタキシャル・シリコン層５１Ｂを気相成長させる。
【０１０６】
上記Ｎ型不純物及びＰ型不純物は気相成長中に熱拡散するが、十分な拡散距離を得るために所定の拡散工程を実施しても良い。その後、第２のＮ型エピタキシャル・シリコン層５１Ｂの上面から不純物をイオン注入や熱拡散法により導入し、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃを形成する。また、同様にして、下分離層５８と上下方向から一体化される上分離層５９を形成する。
【０１０７】
これにより、図１２示すように電荷転送用ＭＯＳトランジスタＭ１，Ｍ２の形成領域については、Ｐ型ウエル領域５２Ａ，５２Ｂは第２のＮ型エピタキシャル・シリコン層５１Ｂ内に形成され、Ｐ型ウエル領域５２Ａ，５２Ｂの下にはＰ＋型埋め込み層５５が接して形成される。Ｐ＋型埋め込み層５５は、第１のＮ型エピタキシャル・シリコン層５１Ａと第２のＮ型エピタキシャル・シリコン層５１Ｂとの境界に跨って形成され、Ｐ＋型埋め込み層５５の下にＮ＋型埋め込み層５６が接して形成される。
【０１０８】
したがって、２段エピタキシャル構造を採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め込み層５６との重畳領域が狭くなり、結果としてＰ＋型埋め込み層５５は上下方向に幅広に形成される。このため、電荷転送用ＭＯＳトランジスタＭ１，Ｍ２のドレイン層Ｄ（又はソース層Ｓ）とＮ＋型埋め込み層５６との距離Ｘd1を大きくすることができ、ソースドレイン耐圧を確保することができる。
【０１０９】
図１３に示すように高耐圧ＭＯＳトランジスタについても同様である。
すなわち、Ｐ型ウエル領域５２Ｃは第２のＮ型エピタキシャル・シリコン層５１Ｂ内に形成され、Ｐ型ウエル領域５２の下にはＰ＋型埋め込み層５５が接して形成される。Ｐ型埋め込み層５５は、第１のＮ型エピタキシャル・シリコン層５１Ａと第２のＮ型エピタキシャル・シリコン層５１Ｂとの境界に跨って形成され、Ｐ＋型埋め込み層５５の下にＮ＋型埋め込み層５６が接して形成される。
【０１１０】
そして、Ｐ型ウエル領域５２Ｃ内に高耐圧ＭＯＳトランジスタが形成される。高耐圧ＭＯＳトランジスタは、高濃度のソース層Ｎ＋Ｓと高濃度のドレイン層Ｎ＋Ｄ、低濃度で深いソース層Ｎ−Ｓと低濃度で深いドレイン層Ｎ−Ｄ、ゲート絶縁膜上に形成されたゲート電極Ｇを有している。
【０１１１】
したがって、２段エピタキシャル構造を採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め込み層５６との重畳領域が狭くなり、結果としてＰ＋型埋め込み層５５は上下方向に幅広に形成される。このため、高耐圧ＭＯＳトランジスタのドレイン層（又はソース層）とＮ＋型埋め込み層５６との距離Ｘd2を大きくすることができ、ソースドレイン耐圧を確保することができる。
【０１１２】
図１４〜図１６は、２段エピタキシャル・シリコン層構造の製造方法を示す図である。この製造方法は図１３の高耐圧ＭＯＳトランジスタ、図１２の電荷転送用ＭＯＳトランジスタＭ１，Ｍ２に共通に適用できるが、ここでは図１３の高耐圧ＭＯＳトランジスタへの適用について説明する。
【０１１３】
まず、図１４（Ａ）に示すように、Ｐ型単結晶シリコン基板５０の表面に、アンチモン又は砒素のようなＮ型不純物を、酸化膜９０をマスクとして選択的に拡散させる。これにより、Ｎ＋型層５６が形成される。そのシート抵抗は３０Ω／□程度である。
【０１１４】
そして、図１４（Ｂ）に示すように、第１のＮ型エピタキシャル・シリコン層５１Ａを気相成長させる。その厚さは１〜３μｍ程度、比抵抗は１〜２Ω・ｃｍ程度であることが好ましい。Ｎ＋型層５６は第１のＮ型エピタキシャル・シリコン層５１Ａにも拡散され、Ｎ＋型埋め込み層５６となる。
【０１１５】
次に、図１４（Ｃ）に示すように、第１のＮ型エピタキシャル・シリコン層５１Ａ上にホトレジスト層９１を形成し、Ｐ＋型埋め込み層５５及びＰ型の下分離層５８の形成予定領域にＰ型不純物、例えばボロンをイオン注入する。その加速電圧は１６０ＫｅＶ、ドーズ量は１×１０14／ｃｍ2程度である。その後、１０００°Ｃで１時間程度の熱拡散処理を行う。
【０１１６】
次に、図１５（Ａ）に示すように、第１のＮ型エピタキシャル・シリコン層５１Ａ上に、第２のＮ型エピタキシャル・シリコン層５１Ｂを気相成長する。その厚さは２〜４μｍ程度、比抵抗は１〜２Ω・ｃｍ程度であることが好ましい。これにより、第１のＮ型エピタキシャル・シリコン層５１Ａと第２のＮ型エピタキシャル・シリコン層５１Ｂとの境界に跨って、Ｐ＋型埋め込み層５５が形成される。同時に、Ｐ型の下分離層５８が形成される。
【０１１７】
次に、図１５（Ｂ）に示すように、第２のＮ型エピタキシャル・シリコン層５１Ｂ上にホトレジスト層９２を形成し、ホトレジスト層９２をマスクとしてＰ型ウエル領域５２Ｃの形成予定領域にＰ型不純物、例えばボロンをイオン注入する。その条件は、加速電圧４０ＫｅＶ、ドーズ量３×１０14／ｃｍ2である。その後、ホトレジスト層９２を除去し、１１００°Ｃで１時間程度の熱拡散処理を行うと、第２のＮ型エピタキシャル・シリコン層５１Ｂ内にＰ型ウエル領域５２Ｃが形成される。
【０１１８】
次に、図１６（Ａ）に示すように、第２のＮ型エピタキシャル・シリコン層５１Ｂ上にホトレジスト層９３を形成し、ホトレジスト層９３をマスクとして、Ｐ型の上分離層５９の形成予定領域にＰ型不純物、例えばボロンをイオン注入する。その条件は、加速電圧４０ＫｅＶ、ドーズ量１×１０14／ｃｍ2である。その後、ホトレジスト層９３を除去し、１１００°Ｃで１時間程度の熱拡散処理を行うと、図１６（Ｂ）に示すように、Ｐ型の上分離層５９が形成される。Ｐ型の上分離層５９は下分離層５８と一体化される。
【０１１９】
以上のように、２段エピタキシャル構造を採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め込み層５６との重畳領域が狭くなり、結果としてＰ＋型埋め込み層５５は上下方向に幅広に形成される。これは換言すれば、より深いＰ型ウエル領域５２を形成することができるということである。深いウエルは高耐圧化のために有利である。すなわち、高耐圧ＭＯＳトランジスタのドレイン層（又はソース層）とＮ＋型埋め込み層５６との距離を大きくすることができるのでソースドレイン耐圧を向上できる。
【０１２０】
ところで、高耐圧ＭＯＳトランジスタのソースドレイン耐圧を高くするためには、図１３に示すように、低濃度のドレイン層Ｎ−Ｄが高濃度のドレイン層Ｎ＋Ｄよりも深く形成し、低濃度のソース層Ｎ−Ｓが高濃度のソース層Ｎ＋Ｓよりも深く形成すればよい。ドレイン（又はソース）からの空乏層を広げて電界集中を緩和するためである。
【０１２１】
この場合でも２段エピタキシャル構造を採用したことにより、低濃度のドレイン層Ｎ−Ｄ（又は低濃度ソース層Ｎ−Ｓ）とＮ＋型埋め込み層５６との距離Ｘd2は大きくなるので、ソースドレイン耐圧が低濃度のドレイン層Ｎ−Ｄ（又は低濃度ソース層Ｎ−Ｓ）とＮ＋型埋め込み層５６との間の耐圧で決まってしまうことが防止される。すなわち、ラッチアップ耐性の低下等を招くことなく更なる高耐圧化を追求することが可能である。
【０１２２】
ここで、目標とするソースドレイン耐圧とエピタキシャル条件との関係について付け加えると、耐圧２０Ｖを目標とする場合、第１のＮ型エピタキシャル・シリコン層５１Ａの厚さは２μｍ、耐圧３０Ｖを目標とする場合、第１のＮ型エピタキシャル・シリコン層５１Ａの厚さは３μｍである。この場合、第２のＮ型エピタキシャル・シリコン層５１Ｂの厚さは３．５μｍとする。
【０１２３】
また、上述した２段エピタキシャル構造は少ない熱拡散量で深いＰ型ウエル領域を形成できるという効果も有している。すなわち、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃはその下方のＰ＋型埋め込み層５５と一体化されているので、実質的にはＰ型埋め込み層５５の深さまでがＰ型ウエル領域の深さであると見なすことができる。
【０１２４】
例えばＣＭＯＳのＰ型ウエル領域は基板の表面からボロンなどの不純物を基板内部へ拡散させて形成するが、深いウエルを形成するには高温で長時間の熱拡散処理が必要である。
【０１２５】
これに対して、２段エピタキシャル構造では、Ｐ＋型埋め込み層５５を第１のＮ型エピタキシャル・シリコン層５１Ａから第２のＮ型エピタキシャル・シリコン層５１Ｂへ拡散させ、Ｐ型ウエル領域５２Ａを第２のＮ型エピタキシャル・シリコン層５１Ｂから下方へ拡散させているので、熱処理量を格段に抑えることができる。
【０１２６】
例えば、同じ深さのウエルを形成するために、従来のＣＭＯＳプロセスでは熱処理温度として１２００°Ｃが必要であるのに対して、２段エピタキシャル構造では上述のように１１００°Ｃ程度で足りる。これにより、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃの横方向の拡散も抑えられるので、結果としてチャージポンプ装置のパターン面積を縮小することができる。
【０１２７】
図１７は、図７に示したチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のデバイス構造を示す断面図である。なお、図１２と同一の構成部分については同一の符号を付して詳細な説明を省略する。
【０１２８】
２段エピタキシャル構造において、第２のＮ型エピタキシャル・シリコン層５１Ｂに内に、Ｐ型ウエル領域５２Ａ，５２Ｂ、Ｎ型ウエル領域８０Ａ，８０Ｂがそれぞれ隣接して形成されている。これらの４つのウエル領域は隣接領域に設けられたＰ型の下分離層５８及びＰ型の上分離層５９によって相互に分離されている。
【０１２９】
そして、Ｐ型ウエル領域５２Ａ内にＮチャネルの電荷転送用ＭＯＳトランジスタＭ１が、Ｐ型ウエル領域５２Ｂ内にＮチャネルの電荷転送用ＭＯＳトランジスタＭ２が形成されている。Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ１のゲートには反転レベルシフト回路Ｓ１の出力電圧ＶS1が印加され、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ２のゲートには反転レベルシフト回路Ｓ２の出力電圧ＶS2が印加されている。また、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ１のドレイン層はＰ型ウエル領域５２Ａに、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ２のドレイン層はＰ型ウエル領域５２Ｂに、それぞれ接続されている。
【０１３０】
また、Ｎ型ウエル領域８０Ａ内にＰチャネルの電荷転送用ＭＯＳトランジスタＭ３が、Ｎ型ウエル領域８０Ｂ内にＰチャネルの電荷転送用ＭＯＳトランジスタＭ４が形成されている。Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ３のゲートには非反転レベルシフト回路Ｓ３の出力電圧ＶS3が印加され、Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ４のゲートには非反転レベルシフト回路Ｓ４の出力電圧ＶS4が印加されている。
【０１３１】
また、Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ３のドレイン層はＮ型ウエル領域８０Ａに、Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ４のドレイン層はＮ型ウエル領域８０Ｂに、それぞれ接続されている。
【０１３２】
また、Ｐ型単結晶シリコン基板５０は接地電位又は負電位にバイアスされると共に、Ｎ型エピタキシャル・シリコン層５１Ｂはチャージポンプ装置の出力電圧Ｖoutにバイアスされているものとする。
【０１３３】
上述した構成のチャージポンプ装置によれば、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のバックゲートバイアス効果が抑止されるので、オン抵抗が低減され、大電流のチャージポンプ装置を実現することができる。
【０１３４】
また、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４をＮ型エピタキシャル・シリコン層５１Ｂ内に形成し、Ｐ型の下分離層５８及びＰ型の上分離層５９によって分離して寄生バイポーラトランジスタから成るサイリスタが形成されないようにしているので、ラッチアップ耐性を向上することができる。
【０１３５】
【発明の効果】
以上説明したように、本発明のチャージポンプ装置によれば、ＢＩＣＭＯＳの分離構造を利用して電荷転送用トランジスタを相互に分離しているので寄生バイポーラトランジスタは電気的に分断されるためラッチアップが発生することが防止される。これにより、高効率で大電流のチャージポンプ装置を実現することができる。
【０１３６】
また、電荷転送用トランジスタが形成されているウエル領域を単結晶半導体基板から分離する埋め込み層を設けたので、電荷転送用トランジスタとドレイン層とウエル領域とを電気的に接続して、バックゲートバイアス効果を抑制し、大電流のチャージポンプ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る本発明のＢＩＣＭＯＳ技術で形成されたデバイス構造を示す図である。
【図２】本発明の第１の実施形態に係るＢＩＣＭＯＳ技術で形成されたデバイス構造を示す図である。
【図３】本発明の第１の実施形態に係る縦型ＰＮＰバイポーラトランジスタを示す断面図である。
【図４】本発明の第１の実施形態に係るチャージポンプ装置の断面構造を示す図である。
【図５】本発明の第２の実施形態に係るチャージポンプ装置の断面図である。
【図６】本発明の第３の実施形態に係るチャージポンプ装置の断面図である。
【図７】本発明の第４の実施形態に係るチャージポンプ装置の回路図である。
【図８】本発明の第４の実施形態に係る反転レベルシフト回路Ｓ１、Ｓ２の回路構成及び動作波形を示す図である。
【図９】本発明の第４の実施形態に係る非反転レベルシフト回路Ｓ３、Ｓ４の回路構成及び動作波形を示す図である。
【図１０】本発明の第４の実施形態に係るチャージポンプ装置におけるクロックパルス及び電荷転送トランジスタのゲート信号の位相関係を示す図である。
【図１１】本発明の第４の実施形態に係るチャージポンプ装置の各ポンピングノードの電圧波形Ｖ１、Ｖ２、Ｖ３を示す図である。
【図１２】本発明の第４の実施形態に係るチャージポンプ装置の電荷転送用トランジスタＭ１，Ｍ２の構造を示す断面図である。
【図１３】本発明の第４の実施形態に係るチャージポンプ装置に用いられるＮチャネル型の高耐圧ＭＯＳトランジスタＭ１１，Ｍ１２のデバイス構造を示す断面図である。
【図１４】２段エピタキシャル・シリコン層構造の製造方法を示す図である。
【図１５】２段エピタキシャル・シリコン層構造の製造方法を示す図である。
【図１６】２段エピタキシャル・シリコン層構造の製造方法を示す図である。
【図１７】本発明の第４の実施形態に係るチャージポンプ装置の電荷転送トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のデバイス構造を示す断面図である。
【図１８】従来例に係る４段のディクソン・チャージポンプ装置の回路図である。
【図１９】従来例に係るチャージポンプ装置の回路図である。
【図２０】従来例に係るチャージポンプ装置をＣＭＯＳ構造で実現した場合の断面図である。
【図２１】従来例に係るチャージポンプ装置の動作開始時のＶ１，Ｖ２の回路シミュレーションによる波形図である。
【符号の説明】
５０      Ｐ型の単結晶シリコン基板
５１      Ｎ型エピタキシャル・シリコン層
５２      Ｐ型ウエル領域
５３      基板バイアス用のＰ＋型層
５４      Ｎ型ウエル領域
５５      Ｐ＋型埋め込み層
５６      Ｎ＋型埋め込み層
５７      重畳領域
５８      Ｐ型下分離層
５９      Ｐ型上分離層
６０      Ｐ型ベース領域
６１      Ｎ＋型埋め込み層
６２      フィールド酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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