(57)【特許請求の範囲】
【請求項１】
集積化半導体メモリ装置の製造方法において、
以下の方法ステップ、
即ち、
−半導体（３）と、該半導体（３）上に設けられた絶縁層（１０）とを有する各選択トランジスタ（２）の装置構成を形成するステップ、
−前記選択トランジスタ（２）のソース領域（４）上の前記絶縁層（１０）内にコンタクトホール（１２）を製造するステップ、
−前記絶縁層（１０）の表面（１４）上に補助層（１６）を堆積し、続いて、前記コンタクトホール（１２）を前記補助層（１６）で充填するステップ、
−続いて、前記補助層（１６）内に、前記コンタクトホール（１２）に対して側方にずらして切欠部（１５）を製造するステップ、
−前記切欠部（１５）の側縁（２０）に第１の電極（１８）を製造するステップ、
−前記第１の電極（１８）を含めて、前述の方法ステップにより製造された半導体装置上にメモリ誘電体を堆積するステップ、
−前記メモリ誘電体上に第２の電極（２４）を堆積するステップ、
−前記補助層（１６）を除去するステップ、
−続いて、前記選択トランジスタ（２）の１つの前記各第１の電極（１８）のそれぞれ１つと前記ソース領域（４）との間に、導電接続部（２８）を製造するステップとを有している
ことを特徴とする方法。
【請求項２】
第１の電極（１８）の製造ステップは、以下の各ステップ：
−切欠部（１５）の側縁（２０）上、絶縁層（１０）の表面（１４）上、並びに、前記絶縁層（１０）の表面に対して平行な前記補助層（１６）の表面上に、電極材からなる第１の層を析出するステップ、
−続いて、前記絶縁層（１０）の表面（１４）に対して平行な、前記補助層（１６）の表面の電極材料、及び、前記切欠部（１５）の内部の、前記絶縁層（１０）の表面（１４）の電極材料から前記第１の層を除去するステップ
とを有している請求項１記載の方法。
【請求項３】
メモリ誘導体（２２）を堆積するステップ、及び、第２の電極（２４）を製造するステップは：
−第１の電極（１８）上、及び、絶縁層（１０）の表面（１４）に対して平行な、補助層（１６）の面上に誘電体層（２２’）を析出するステップ、
−続いて、前記誘電体層（２２’）上に電極材料製の第２の層（２４’）を析出するステップ、
−続いて、前記誘電体層（２２’）の残りの部分からメモリ誘電体（２２）を形成し、且つ、電極材料製の前記第２の層（２４’）の残りの部分から前記第２の電極（２４）を形成するために、電極材料製の第２の層（２３’）と誘電体層（２２’）とを、前記絶縁層（１０）の表面（１４）に対して平行な、前記補助層（１６）の面の切欠部（１５）の外側で除去するステップ
を有する請求項１又は２記載の方法。
【請求項４】
誘電体層（２２’）及び電極材料製の第２の層（２４’）を除去するステップの前に、電極材料製の第２の層（２４’）に亘って安定化層（２６’）を析出し、続いて、前記安定化層（２４’）を部分的に除去するステップを有する請求項３記載の方法。
【請求項５】
誘電接続部（２８）の製造を、電極（１８）の内部にある領域を導電材で充填することにより行う請求項１〜４までのいずれか１記載の方法。
【請求項６】
メモリ誘電体は、強誘電性を有している請求項１〜５までのいずれか１記載の方法。
【請求項７】
メモリ誘電体（２２）は、１０より大きな誘電率定数を有している請求項１〜６までのいずれか１記載の方法。
【請求項８】
メモリ誘電体（２２）は、酸化誘電体、例えば、ＳＢＴＮ  ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９、ＳＢＴ  ＳｒＢｉ２Ｔａ２Ｏ９、ＰＺＴ  （Ｐｂ，Ｚｒ）ＴｉＯ３、ＢＳＴ（Ｂａ，Ｓｒ）ＴｉＯ３又はＳＴ  ＳｒＴｉＯ３である請求項１〜７までのいずれか１記載の方法。
【発明の詳細な説明】
本発明は、集積化半導体メモリ装置の製造方法、及び、この方法により製造されたメモリ装置に関する。
半導体基板上のメモリ装置は、通常、幾つかのメモリセルから構成されており、これらメモリセルは、それぞれ、選択トランジスタと、この選択トランジスタと接続されたメモリコンデンサを有している。その種のメモリ装置の製造方法中、通常、第１の各電極が各導電接続体を介して取り付けられ、その際、各導電接続体の、それぞれの導電接続体によって、第１の各電極の１つが、各選択トランジスタの、それぞれの選択トランジスタと接続される。この第１の電極の上に、メモリ誘電体が堆積され、このメモリ誘電体上に、再度、第２の電極が堆積され、その結果、第１電極及び第２の電極、並びに、第１電極と第２電極との間に設けられたメモリ誘電体によって、メモリコンデンサが製造され、このメモリコンデンサは、選択トランジスタの１つと接続される。
その種のメモリ装置は、例えば、刊行物、日本国特許公開第５−３４３６１５号公報から公知である。この公知の半導体メモリ装置は、第１電極と第２電極を有しており、第１電極と第２電極は、半導体基板上の絶縁層の表面上に設けられており、絶縁層の表面に対して垂直に位置している。
メモリコンデンサのメモリ誘電体として、新種の強誘電材を用いると、電荷の形式で記憶された半導体メモリの情報を、給電電圧を除去した後も消失してはならない、乃至、半導体メモリのメモリ内容を、発生した漏れ電流のために、規則的な間隔でリフレッシュする必要がない半導体メモリを製造することができる。
従来公知の、その種の大抵の強誘電材を用いる際に、半導体プロセス中、これらの強誘電材を加工するのは臨界的である。その種の大抵の強誘電材を析出する際、酸素含有雰囲気内で高い温度で析出される。その種の強誘電材を上述の方法（メモリ誘電体が第１電極上に堆積され、第１電極が、再度、導電接続体を介して選択トランジスタに接続される）で用いると、導電接続体が酸化する。と言うのは、強誘電材の析出中、第１電極によって導電接続体の方向に酸素が拡散して、導電接続体を酸化するからである。導電接続体の酸化により、メモリセルのメモリコンデンサと選択トランジスタとの間の電気接続が遮断して、その結果、このメモリセルは、最早機能しなくなってしまうことがある。
強誘電性のメモリ誘電体の析出中、導電接続体の酸化を回避するための解決策では、導電接続体と第１電極との間に障壁層を堆積することが行われており、その際、この障壁層は、導電性であるが、酸化に対して抵抗性があり、酸素により拡散する必要がある。障壁層を用いる際の欠点は、導電性であって、しかも、酸素非透過性且つ酸化に対して抵抗性もあり、更に、適切なやり方で導電接続体上に堆積することができる適切な材料を見つけるのが困難であるということである。
本発明の課題は、製造すべきメモリコンデンサのメモリ誘電体の製造のために、強誘電材を用いることができ、その際、導電接続体と第１電極との間の障壁層を用いないで済み、その結果、殊に上述の欠点が生じない、集積半導体メモリ装置を製造する方法、並びに、この方法により製造されたメモリ装置を提供することである。
この課題は、集積化半導体メモリ装置の製造方法において、以下の方法ステップ、即ち、半導体と、該半導体上に設けられた絶縁層とを有する各選択トランジスタの装置構成を形成するステップ、選択トランジスタのソール領域上の絶縁層内にコンタクトホールを製造するステップ、絶縁層の表面上に補助層を堆積し、続いて、コンタクトホールを補助層で充填するステップ、続いて、補助層内に、コンタクトホールに対して側方にずらして切欠部を製造するステップ、切欠部の側縁に第１の電極を製造するステップ、第１の電極を含めて、前述の方法ステップにより製造された半導体装置上にメモリ誘導体を堆積するステップ、メモリ誘電体上に第２の電極を堆積するステップ、補助層を除去するステップ、続いて、選択トランジスタの１つの各第１の電極のそれぞれ１つと前記ソール領域との間に、導電接続部を製造するステップとを有していることにより達成される。
本発明の、メモリ装置の製造方法では、両電極のうちの１つの電極、この場合には第１の電極と、選択トランジスタとの間の導電接続が、メモリ誘電体が析出された後初めて製造される。
方法は、集積半導体メモリ装置でのメモリコンデンサのメモリ誘電体としての任意の誘電体を用いるのに適している。殊に、メモリ誘電体として強誘電材を用いるのに適しており、と言うのは、この方法では、上述の問題点、つまり、メモリ誘電体の析出中選択トランジスタへの導電接続部の酸化という問題点は発生することがないからである。この方法は、更に、従来公知の、メモリ装置の製造方法を用いて容易に実行することができる。
本発明の実施例は、従属請求項に記載されている。
切欠の側面に第１電極を製造するためには、種々の方法が考えられる。本発明の１実施例では、切欠部の側縁上、絶縁層の表面上、並びに、絶縁層の表面に対して平行な補助層の表面上に、電極材からなる第１の層が析出され、続いて、絶縁層の表面に対して平行な、補助層の表面の電極材料、及び、切欠部の内部の、絶縁層の表面の電極材料から第１の層が除去される。つまり、第１の電極は、第１の層を、電極材から第１の主平面の方向に析出することによって製造し、その際、第１の層は、続いて、事後の第１の電極の面の部分に分割される。この分割は、有利には、第１の主平面に対して平行な補助層の面及び第１の主平面の開領域から第１の層を除去することによって行われる。第１の主平面の開き領域は、例えば、補助層内に切欠を製造することによって形成され、その際、この補助層は、切欠の領域内で完全に除去される。有利には、切欠は、矩形横断面を有しており、その結果、形成された第１の電極は、第１の主平面上にほぼ垂直に設けられる。
第１の電極上、及び、絶縁層の表面に対して平行な、補助層の面上に誘電体層が析出され、続いて、誘電体層上に電極材料製の第２の層が析出され、続いて、誘電体層の残りの部分からメモリ誘電体が（図１に示されているように）全面に形成され、且つ、電極材料製の第２の層の残りの部分から第２の電極を形成するために、電極材料製の第２の層と誘電体層とが、絶縁層の表面に対して平行な、補助層の面の切欠部の外側で除去され、その結果、第２の電極及びメモリ誘電体が残される。
両層の、補助層の面からの除去は、直ぐ次の方法ステップで補助層を除去するために必要である。
第１の電極、メモリ誘電体及び第２の電極から形成されたメモリコンデンサを補助層の除去後安定化するために、本発明の別の実施例では、誘電体層及び電極材料製の第２の層を除去するステップの前に、電極材料製の第２の層に亘って安定化層を析出し、続いて、安定化層を部分的に除去することが提案されている。安定化層の残りの部分は、誘電体層及び第２の層の除去後切欠内に残り続ける。
誘電体層、電極材製の第２の層、並びに、場合によっては、安定化層を、第１の主平面に対して平行な、補助層の面から除去することは、直ぐ次の方法ステップ内で、補助層を完全に第１の主平面及びコンタクトホールから除去するために必要である。
補助層の除去後、選択トランジスタのソース領域が開けられ、それぞれ第１の電極と接続することができる。本発明の実施例では、導電接続の製造を、第１の電極内の領域を導電材で充填することによって行う。
本発明の実施例では、メモリ誘電体として問題となる、従来公知の大抵の強誘電材の強誘電特性は、温度に依存している。この強誘電材は、その特性温度の下側で強誘電特性を示し、この特性温度の上側では反誘電特性を示し、その際、反誘電状態での誘電率定数は、これまで使用されたメモリ誘電体の誘電率定数よりも著しく高い。その下側の温度では、強誘電特性が調整される温度は、幾つかの強誘電材では、非常に低く、その結果、技術的観点からは、この強誘電材を用いることは、反誘電状態でのみ問題となり、その際、その誘電率定数は、強誘電状態では、それぞれ１０よりも上、有利には、１００よりも上の値である。
本発明の実施例では、誘電率定数がそれぞれ１０よりも大きなメモリ誘電体が使用され、その際、その種の材料は、例えば、上述の強誘電材であり、これは、その特性を示す温度の上側で使用される。
本発明の実施例では、メモリ誘電体としては、酸化誘電体を使うようにされている。この物質のクラスには、例えば、ＳＢＴＮ  ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９、ＳＢＴ  ＳｒＢｉ２Ｔａ２Ｏ９、ＰＺＴ  （Ｐｂ，Ｚｒ）ＴｉＯ３、ＢＳＴ（Ｂａ，Ｓｒ）ＴｉＯ３又はＳＴ  ＳｒＴｉＯ３が属する。式（Ｐｂ，Ｚｒ）ＴｉＯ３は、ＰｂｘＺｒ１−ｘＴｉＯ３で成立する。この物質でのＰｂ及びＺｒの成分は、変えることができ、その際、ＰｂとＺｒとの比は、この誘電体の温度特定を決め、即ち、その温度の下側では、その物質が強誘電特性を有し、乃至、その温度の上側では、その物質が反誘電特性を有する温度を決める。式（Ｂａ，Ｓｒ）ＴｉＯ３は、ＢａｘＳｒ１−ｘＴｉＯ３で成立し、その際、この物質では、温度特性を、ＢａとＳｒとの比を介して基準として決めることができる。前述の物質のリストは、決して完全なものではない。メモリ誘電体としての物質は、基準として、製造方法中の処理計数、半導体メモリ装置の使用中の係数、例えば、環境温度にも依存している。
本発明の方法により製造された半導体装置は、従属請求項９〜１２記載の対象である。
本発明について、以下、図面の実施例を用いて詳細に説明する。その際：
図１は、本発明による、メモリ装置の製造方法を示し、
図２は、この方法によって製造されたメモリ装置の平面図を示す。
以下、図に関して、他に示されていない限り、同一参照番号は、同一の意味での同一部分を示す。
図１には、本発明による、複数の図１ａ）〜１ｋ）に示された方法ステップを用いての、メモリ装置の製造方法が示されている。
図１ａは、半導体基板３（該半導体基板３上に絶縁層１０が設けられている）を有する選択トランジスタ２の装置構成の横断面を示す。図示の選択トランジスタ２のドレイン領域６及びソース領域４は、半導体基板３内に設けられており、選択トランジスタのゲート８は、その上に位置している絶縁層１０内に設けられている。ソール領域４及びドレイン領域６は、例えば、半導体基板３の導電タイプに対して相補的にドーピングされた、半導体基板３の領域から製造することができる。絶縁層１０内に設けられた、ソース領域４上のコンタクトホールにより、選択トランジスタ２のソール領域４と、絶縁層１０の第１の主平面上に設けられた電極との間の導電接続を事後に製造することができる。後続の各図では、分かり易くするために、半導体基板３は明示的に図示されておらず、ドレイン領域６及びゲート８の参照番号は示していない。更に、この種の半導体装置では、通常、幾つかの選択トランジスタ２がワード線、ビット線によって相互に接続されているが、これらの図では、例えば、ワード線、ビット線のような、付加的なワイヤリングについては、図示していない。その種の、選択トランジスタ２の装置構成は、完全に製造することができ、種々異なるメモリコンデンサの幾何学的形態を持ったメモリ装置の製造のための種々異なった方法に使用することができる。
図１ｂには、図１ａに示されている、別の方法ステップによる選択トランジスタ２の装置構成が示されており、この装置構成では、絶縁層１０の第１の主平面１４の上に補助層１６（切欠１５を有している）が堆積されている。この実施例に示されている切欠は、矩形横断面を有しており、例えば、補助層１６の異方性エッチングにより製造される。補助層の材料としては、例えば、窒化シリコンＳｉ３Ｎ４を使うことができる。図示のように、補助層は、選択トランジスタ２のソース領域４の上のコンタクトホール１２も充填している。切欠１５の領域内には、図示の実施例では、第１の主平面１４の領域で、絶縁層１０が除去されている。しかし、深さが、補助層１６の厚みよりも小さな切欠１５を設けるようにしてもよく、その結果、第１の主平面１４は、完全に被覆される。
図１ｃには、図１ｂに示されている、別の方法ステップの装置構成が示されており、その際、第１の電極１８は、補助層１６の側面２０に堆積されている。第１の電極の製造は、例えば、電極材の第１の層を第１の主平面１４の方向に析出することによって行うことができ、その際、第１の電極１８は、第１の層を、第１の主平面１４に対して平行な、第１の主平面の開き領域の主平面１６の面から除去することによって行うことができる。前述の領域の第１の層の除去は、例えば、電極材製の第１の層の異方性エッチングによって行うことができ、その結果、第１の層は、第１の主平面１４に対してほぼ垂直な、補助層の側面２０にだけ得られて、第１の電極１８が製造される。電極材製の第１の層の材料としては、例えば、プラチナを用いることができる。
図１ｄには、図１ｃに図示した、別の方法ステップによる装置構成が示されており、この装置構成では、誘電体層２２’、及び、それに続く電極材製の第２の層２４’が、装置構成の上に析出される。直ぐ次の方法ステップでは、安定化層２６’が、そのようにして製造された装置構成の上に析出されており、その結果、図１ｅに横断面が示されている装置構成が製造される。安定化層２６’の材料としては、例えば、ポリシリコン又は絶縁材を使うこともできる。
図１ｆには、図１ｅに図示された装置構成の、図１ｅに記入された線Ａ−Ａ’の上の層を除去した後の装置構成が示されている。図１ｆに示されているように、このようにして除去した後、補助層１６の上の方を開け、切欠１５の外側の、補助層１６の、第１の主平面に対して平行な面が除去される。この層の除去は、例えば、ＣＭＰ法（ＣＭＰ＝Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）を実行することができる。図１ｅに示されているように、線ＡＡ’は、前述の層の除去の際に、補助層１６の僅かな部分も除去されるように選定されている。従って、平坦でないにも拘わらず、前述の層は、所望の領域から完全に除去されるようになる。切欠１５内に残された、誘電体層２２’、電極材製の第２の層２４、及び安定化層２６’の部分は、以下、前述の順序に応じて、メモリ誘電体２２、第２の電極２４及び安定化部２６と呼ぶ。
図１ｇには、図１ｆに示した、別の方法ステップの装置構成が図示されており、この装置構成では、補助層１６は、完全に第１の主平面１４及びコンタクトホール１２から除去されている。この図では、安定化部２６、第１の主平面１４上に残されたメモリコンデンサ（第１の電極１８、メモリ誘電体２２及び第２の電極２４から製造されている）の機能が機械的に安定していることが明らかである。
図１ｈには、別の方法ステップの既述の装置構成が示されており、この装置構成では、導電材、例えば、ポリシリコン製の第３の層２８’が析出されている。導電材の機能は、選択トランジスタのソース領域４とメモリトランジスタの第１の電極１８との間の導電接続の製造である。直ぐ次の方法ステップでは、導電材製の第３の層２８’は、選択トランジスタ２のそれぞれ１つだけが、それぞれ第１の電極１８の１つと接続されている。これは、例えば、ＣＭＰ法を用いて行うことができ、それにより、この層２８’は、その高さが第１の電極１８の高さを超過しない程度にエッチバックされる。
図示の実施例では、このエッチバックは、図１ｈに示された線ＢＢ’（第１の電極１８の高さの下側であることが分かる）のところまで行われ、その結果、このエッチング法では、メモリコンデンサの僅かな部分も除去することができる。従って、第１の電極１８のそれぞれ１つだけが、選択トランジスタ２のソース領域４と接続されている（図１ｉに示されているように）。
図１ｋには、別の方法ステップによる既述の装置構成が示されており、この装置構成では、第２の絶縁層３０が装置構成の上に析出されている。半導体メモリ装置で使用されるメモリコンデンサの容量は、第１の電極１８の面積に比例している。図示の実施例では、メモリコンデンサの容量は、電極１８を高くすることによって更に上昇させることができることが明らかである。
図２には、本発明の方法で製造された半導体メモリ装置の平面断面図が示されており、その際、図２に示されている４つのメモリセルの断面が示されている。図示の平面図では、第１の電極１８は、絶縁層１０の第１の主平面１４の領域を含んでおり、その際、それぞれコンタクトホール１２が設けられており、このコンタクトホールを介して、第１の電極１８とコンタクトホール１２の下側の、選択トランジスタ２のソース領域４との間の接続部が製造される。更に、図２には、安定化層２６が設けられており、この安定化層は、メモリコンデンサの間に設けられている。
【図１ａ】
0003732524.tif 000002
【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
0003732524.tif 000006
【図１ｆ】
0003732524.tif 000007
【図１ｇ】
0003732524.tif 000008
【図１ｈ】
0003732524.tif 000009
【図１ｉ】
0003732524.tif 000010
【図１ｋ】
0003732524.tif 000011
【図２】
0003732524.tif 000012