(57)【特許請求の範囲】
【請求項１】
低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、
ドレインが第１の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、
ドレインが第２の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記第１のN型MOSFETのドレインに接続された第１のP型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記第２のN型MOSFETのドレインに接続された第２のP型MOSFETと、
ドレインが前記第１のP型MOSFETのドレインに接続され、ソースが低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続された第３のN型MOSFETと、
ドレインが前記第２のP型MOSFETのドレインと前記ハイサイドドライブ信号出力端子とに接続され、ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第４のN型MOSFETと、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、
ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、
ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、
一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第１のカレントミラー回路と、
一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第２のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続された第２のカレントミラー回路と、
一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のカレントミラー回路内の他方のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、
を備えたことを特徴とするレベルシフト回路。
【請求項３】
ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、
ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続され、ドレインが第１の抵抗を介して前記低電位側端子に接続された第１のP型MOSFETと、
ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ローサイド制御信号入力端子に接続され、ドレインが第２の抵抗を介して前記低電位側端子に接続された第２のP型MOSFETと、
ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第１のN型MOSFETと、
ソースが前記低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第２のN型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記ローサイドドライブ信号出力端子に接続され、ドレインが前記第１のN型MOSFETのドレインに接続された第３のP型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記第３のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第４のP型MOSFETと、
を備えたことを特徴とするレベルシフト回路。
【請求項４】
ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、
ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続された第１のP型MOSFETと、
ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ローサイド制御信号入力端子に接続された第２のP型MOSFETと、
一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第１のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続された第１のカレントミラー回路と、
一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ローサイドドライブ出力端子に接続された第２のカレントミラー回路と、
一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のカレントミラー回路内の他方のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ローサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、
を備えたことを特徴とするレベルシフト回路。
【請求項５】
前記第１のN型MOSFETのソースと前記接地端子との間に第１の定電流回路を設け、前記第２のN型MOSFETのソースと前記接地端子との間に第２の定電流回路を設けたことを特徴とする請求項１又は請求項２記載のレベルシフト回路。
【請求項６】
前記第１のP型MOSFETのソースと前記電源端子との間に第１の定電流回路を設け、前記第２のP型MOSFETのソースと前記電源端子との間に第２の定電流回路を設けたことを特徴とする請求項３又は請求項４記載のレベルシフト回路。
【請求項７】
半導体集積回路としてモノリシック形成されていることを特徴とする請求項１乃至請求項６のいずれか１項記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号の信号レベルを他のレベルにシフトして出力するレベルシフト回路に関し、特に、電圧出力のレベルシフト回路及び定電流出力のレベルシフト回路に関する。
【０００２】
【従来の技術】
インバータ装置等に用いられるハーフブリッジ回路、フルブリッジ回路、三相ブリッジ回路は、既に知られているように、アーム構成（直列接続）した２つのスイッチング素子（MOSFET、IGBT、バイポーラトランジスタなど）を有し、この２つのスイッチング素子の内、電源側をハイサイド（上アーム）などと呼び、接地側をローサイド（下アーム）などと呼ぶ。一般に、この２つのスイッチング素子をオン／オフさせるドライブ回路は２つのスイッチング素子に対応して２個必要であり、ドライブ回路の動作電源も絶縁された電源が用いられている。しかし、絶縁された電源を用いると、コスト、効率、スペースの面で不利になる。そこで、ドライブ回路の動作電源を簡単に構成することができるブートストラップ方式のブリッジ回路が知られている。
【０００３】
図１３に従来のこの種のブートストラップ方式のブリッジ回路（ブリッジ回路の１アームのみ図示）を示す。図１３において、高電圧電源の電源端子ＢＢＨと高電圧電源の接地端子Ｇ２との間には、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷが設けられている。ハイサイド出力用スイッチング素子ＨＳＷは、N型MOSFETＱ５１のドレイン−ソース間にバックゲート−ドレインのボディ−ダイオードが等価的に接続されて構成され、ローサイド出力用スイッチング素子ＬＳＷは、N型MOSFETＱ５２のドレイン−ソース間にバックゲート−ドレインのボディ−ダイオードが等価的に接続されて構成されている。
【０００４】
また、ブリッジ回路は、ハイサイド出力用スイッチング素子ＨＳＷをオン/オフさせるハイサイドドライブ回路ＨＤと、低電圧電源の電源端子ＢＢＬからの低電圧電源とローサイド制御信号入力端子ＬＴからのローサイド制御信号とによりローサイド出力用スイッチング素子ＬＳＷをオン/オフさせるローサイドドライブ回路ＬＤと、ハイサイド制御信号入力端子ＨＴからのハイサイド制御信号の信号レベルをより大きい信号レベルにシフトしてハイサイドドライブ回路ＨＤに出力するレベルシフト回路１０と、低電圧電源の電源端子ＢＢＬとハイサイドドライブ回路ＨＤの動作電源端子ＨＶＴとの間に接続されたブートストラップ用ダイオードＤ１と、ハイサイドドライブ回路ＨＤの動作電源端子ＨＶＴと出力端子ＯＵＴとの間に接続されたブートストラップ用コンデンサＣ１とを有している。ハイサイドドライブ回路ＨＤは、ブートストラップ用コンデンサＣ１の充電電流の供給とレベルシフト回路１０からの所定の信号レベルとによりハイサイド出力用スイッチング素子ＨＳＷをオン/オフさせる。
【０００５】
次にこのように構成されたブリッジ回路の動作を説明する。まず、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオンすると、出力端子ＯＵＴが接地されて、電源端子ＢＢＬから低電圧電源の電圧がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１に印加される。このため、低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧でブートストラップ用コンデンサＣ１が充電される。そして、所定の時間が経過すると、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオフする。
【０００６】
ブートストラップ用コンデンサＣ１（出力端子ＯＵＴはフローティング電位である）は、既に低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧で充電されているので、ハイサイドドライブ回路ＨＤの動作電源となる。さらに、ハイサイド制御信号の動作電源は、低電圧電源である。このため、レベルシフト回路１０は、ハイサイド制御信号レベルをレベルシフトしてハイサイドドライブ回路ＨＤの制御信号レベルにさせるため、ハイサイドドライブ回路ＨＤをオン／オフでき、ハイサイド出力用スイッチング素子ＨＳＷをオン／オフすることができる。
【０００７】
次に、図１３及び図１４に示すレベルシフト回路１０の構成を説明する。図１４において、１ショットパルス回路ＳＰ１は、単安定マルチバイブレータであり、ハイサイド制御信号入力端子ＨＴからのハイサイド制御信号（入力信号）の立ち上がりエッジを検出して一定幅の１ショットパルスを生成する。ノットゲートＮＴは、入力信号を反転して反転された入力信号を１ショットパルス回路ＳＰ２に出力する。１ショットパルス回路ＳＰ２は、単安定マルチバイブレータであり、ノットゲートＮＴからの反転された入力信号の立ち上がりエッジを検出して一定幅の１ショットパルスを生成する。
【０００８】
N型MOSFETＱ１は、ゲートが１ショットパルス回路ＳＰ１の出力に接続され、ドレインが抵抗Ｒ１の一端及びフリップフロップ回路ＦＦのセット端子Ｓに接続され、ソースが接地されている。N型MOSFETＱ２は、ゲートが１ショットパルス回路ＳＰ２の出力に接続され、ドレインが抵抗Ｒ２の一端及びフリップフロップ回路ＦＦのリセット端子Ｒに接続され、ソースが接地されている。抵抗Ｒ１の他の端子、抵抗Ｒ２の他の端子及びフリップフロップＦＦは高電位が供給される高電位側端子ＨＶＴに接続されている。
【０００９】
次に、このように構成されたレベルシフト回路の動作を図１５に示すタイミングチャートを参照しながら説明する。まず、一定周期Ｔを持つパルス信号である入力信号が１ショットパルス回路ＳＰ１に入力されると、１ショットパルス回路ＳＰ１は、時刻ｔ１１において入力信号の立ち上がりエッジを検出し一定幅の１ショットパルスＰ１を生成してN型MOSFETＱ１のゲートに供給する（図１５中ではＱ１／Ｇで示す。）。このため、N型MOSFETＱ１がオンして、ドレインがほぼ接地電位になるため、フリップフロップＦＦがセットされて、ＦＦの出力Ｑ（図１５中ではＦＦ／Ｑで示す。）は、Ｈレベルとなる。
【００１０】
次に、１ショットパルス回路ＳＰ２は、時刻ｔ１３においてノットゲートＮＴで反転された入力信号の立ち下がりエッジを検出して一定幅の１ショットパルスＰ２を生成してN型MOSFETＱ２のゲートに供給する（図１５中ではＱ２／Ｇで示す。）。このため、N型MOSFETＱ２がオンして、ドレインがほぼ接地電位になるため、フリップフロップＦＦがリセットされて、ＦＦの出力Ｑは、Ｌレベルとなる。
【００１１】
このようにして、ＦＦの出力Ｑは、入力信号に同期した信号で且つ入力信号の信号レベルをより大きい信号レベルにシフトすることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、通常、使用されているレベルシフト回路１０は、図１５に示すように、１ショットパルスＰ１，Ｐ２で動作させるため、時刻ｔ１２から時刻ｔ１３までの時間Ｔ１においては、両方のMOSFETＱ１，Ｑ２がオフ状態となる。また、フリップフロップＦＦの動作電源の基準電位（図１３では出力端子ＯＵＴの電位に相当する）が接地端子Ｇ２の接地電位に対してフローティングのため、ハイサイド出力用スイッチング素子ＨＳＷがスイッチングする毎に、フリップフロップＦＦは、急激な電圧変動（ｄｖ／ｄｔ）を受ける。即ち、前記オフ状態において、フリップフロップＦＦが急激な電圧変動（ｄｖ／ｄｔ）を受けると、フリップフロップＦＦが誤動作を起こすことがある。この誤動作を防止する対策として、ノイズフィルタＮＦをフリップフロップＦＦの入力側に設置する必要がある。このため、図１４に示すレベルシフト回路１０は高速動作には不適であった。
【００１３】
また、MOSFETＱ１，Ｑ２にはドレイン−ソース間に寄生容量Ｃ１１，Ｃ１２があるため、フリップフロップＦＦの誤動作は、この寄生容量Ｃ１１と抵抗Ｒ１との時定数及び寄生容量Ｃ１２と抵抗Ｒ２との時定数に依存する。
【００１４】
本発明は、誤動作がなく、高速動作に適したレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は上記課題を解決し、上記目的を達成するために以下の手段を採用した。請求項１の発明のレベルシフト回路は、低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、ドレインが第１の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、ドレインが第２の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記第１のN型MOSFETのドレインに接続された第１のP型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記第２のN型MOSFETのドレインに接続された第２のP型MOSFETと、ドレインが前記第１のP型MOSFETのドレインに接続され、ソースが低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続された第３のN型MOSFETと、ドレインが前記第２のP型MOSFETのドレインと前記ハイサイドドライブ信号出力端子とに接続され、ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第４のN型MOSFETと、を備えたことを特徴とする。
【００１６】
請求項１の発明によれば、ハイサイド制御信号がＨレベルのときには、第１のN型MOSFET、第１のP型MOSFET及び第４のN型MOSFETがオンし、第２のN型MOSFET、第２のP型MOSFET及び第３のN型MOSFETがオフする。このため、出力信号はＬレベルとなる。また、ハイサイド制御信号がＬレベルのときには、第１のN型MOSFET、第１のP型MOSFET及び第４のN型MOSFETがオフし、第２のN型MOSFET、第２のP型MOSFET及び第３のN型MOSFETがオンする。このため、出力信号はＨレベルとなる。従って、パルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００１７】
請求項２の発明のレベルシフト回路は、低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第１のカレントミラー回路と、一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第２のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続された第２のカレントミラー回路と、一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のカレントミラー回路内の他方のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、を備えたことを特徴とする。
【００１８】
請求項２の発明によれば、ハイサイド制御信号がＨレベルのときには、第１のN型MOSFET及び第１のカレントミラー回路がオンし、第２のN型MOSFET、第２のカレントミラー回路及び第３のカレントミラー回路がオフする。このため、出力信号はＨレベルとなる。また、ハイサイド制御信号がＬレベルのときには、第１のN型MOSFET及び第１のカレントミラー回路がオフし、第２のN型MOSFET、第２のカレントミラー回路及び第３のカレントミラー回路がオンする。このため、出力信号はＬレベルとなる。即ち、どちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。従って、請求項１の効果と同様な効果が得られる。
【００１９】
請求項３の発明のレベルシフト回路は、ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続され、ドレインが第１の抵抗を介して前記低電位側端子に接続された第１のP型MOSFETと、ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ローサイド制御信号入力端子に接続され、ドレインが第２の抵抗を介して前記低電位側端子に接続された第２のP型MOSFETと、ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第１のN型MOSFETと、ソースが前記低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第２のN型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記ローサイドドライブ信号出力端子に接続され、ドレインが前記第１のN型MOSFETのドレインに接続された第３のP型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記第３のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第４のP型MOSFETと、を備えたことを特徴とする。
【００２０】
請求項３の発明によれば、ローサイド制御信号がＬレベルのときには、第１のP型MOSFET、第１のN型MOSFET及び第４のP型MOSFETがオンし、第２のP型MOSFET、第２のN型MOSFET及び第３のP型MOSFETがオフする。このため、出力信号はＨレベルとなる。また、ローサイド制御信号がＨレベルのときには、第１のP型MOSFET、第１のN型MOSFET及び第４のP型MOSFETがオフし、第２のP型MOSFET、第２のN型MOSFET及び第３のP型MOSFETがオンする。このため、出力信号はＬレベルとなる。従って、請求項１の効果と同様な効果が得られる。
【００２１】
請求項４の発明は、ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続された第１のP型MOSFETと、ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のP型MOSFETと、一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第１のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続された第１のカレントミラー回路と、一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ローサイドドライブ出力端子に接続された第２のカレントミラー回路と、一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のカレントミラー回路内の他方のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ローサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、を備えたことを特徴とする。
【００２２】
請求項４の発明によれば、ローサイド制御信号がＨレベルのときには、第２のP型MOSFET及び第２のカレントミラー回路がオンし、第１のP型MOSFET、第１のカレントミラー回路及び第３のカレントミラー回路がオフする。このため、出力信号はＬレベルとなる。また、ローサイド制御信号がＬレベルのときには、第２のP型MOSFET及び第２のカレントミラー回路がオフし、第１のP型MOSFET、第１のカレントミラー回路及び第３のカレントミラー回路がオンする。このため、出力信号はＨレベルとなる。従って、請求項２の効果と同様な効果が得られる。
【００２３】
請求項５の発明は、請求項１又は請求項２記載のレベルシフト回路において、前記第１のN型MOSFETのソースと前記接地端子との間に第１の定電流回路を設け、前記第２のN型MOSFETのソースと前記接地端子との間に第２の定電流回路を設けたことを特徴とする。請求項６の発明は、請求項３又は請求項４記載のレベルシフト回路において、前記第１のP型MOSFETのソースと前記電源端子との間に第１の定電流回路を設け、前記第２のP型MOSFETのソースと前記電源端子との間に第２の定電流回路を設けたことを特徴とする。請求項７の発明は、請求項１乃至請求項６のいずれか１項記載のレベルシフト回路において、半導体集積回路としてモノリシック形成されていることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明のレベルシフト回路の実施の形態を図面を参照して詳細に説明する。
【００２５】
（第１の実施の形態）
図１は第１の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路１は、入力信号の信号レベルをより大きいレベルにシフトして電圧で出力することを特徴とし、低電圧電源に接続される電源端子ＢＢＬ及び接地端子Ｇ１と、低電圧電源を動作電源とし、ハイサイド制御信号を入力するハイサイド制御信号入力端子ＨＴと、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続する高電位側端子ＢＨ及び低電位側端子ＢＬと、ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子ＯＵＴ１とを備えている。低電圧電源は、例えば、１５Ｖである。
【００２６】
また、N型MOSFETＱ１は、ドレインが抵抗Ｒ１を介して高電位側端子ＢＨに接続され、ソースが定電流回路ＣＣ１を介して接地端子Ｇ１に接続され、ゲートがハイサイド制御信号入力端子ＨＴに接続されている。定電流回路ＣＣ１は、N型MOSFETＱ１に定電流を流す。
【００２７】
N型MOSFETＱ２は、ドレインが抵抗Ｒ２を介して高電位側端子ＢＨに接続され、ソースが定電流回路ＣＣ２を介して接地端子Ｇ１に接続され、ゲートがノットゲートＮＴを介してハイサイド制御信号入力端子ＨＴに接続されている。ノットゲートＮＴは、ハイサイド制御信号入力端子ＨＴからのハイサイド制御信号を反転させる。定電流回路ＣＣ２は、N型MOSFETＱ２に定電流を流す。
【００２８】
P型MOSFETＱ３は、ソースが高電位側端子ＢＨに接続され、ゲートがN型MOSFETＱ１のドレイン及び抵抗Ｒ１の一端に接続されている。P型MOSFETＱ４は、ソースが高電位側端子ＢＨに接続され、ゲートがN型MOSFETＱ２のドレイン及び抵抗Ｒ２の一端に接続されている。
【００２９】
N型MOSFETＱ５は、ドレインがP型MOSFETＱ３のドレインに接続され、ソースが低電位側端子ＢＬに接続され、ゲートがP型MOSFETＱ４のドレインに接続されている。N型MOSFETＱ６は、ドレインがP型MOSFETＱ４のドレインとハイサイドドライブ信号出力端子ＯＵＴ１とに接続され、ソースが低電位側端子ＢＬに接続され、ゲートがP型MOSFETＱ３のドレインに接続されている。
【００３０】
次にこのように構成された第１の実施の形態のレベルシフト回路の動作を図２のタイミングチャートを参照しながら説明する。図２中のＱ１／Ｄ，Ｑ２／Ｄ，Ｑ３／Ｄ，Ｑ４／Ｄ，Ｑ５／Ｄ，Ｑ６／Ｄは、MOSFETのドレイン電圧を示している。
【００３１】
まず、ハイサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ１がオンし、高電位側端子ＢＨ→抵抗Ｒ１→N型MOSFETＱ１→定電流回路ＣＣ１→接地に電流が流れる。このため、N型MOSFETＱ１のドレインがほぼＬレベルとなる。すると、P型MOSFETＱ３がオンするため、P型MOSFETＱ３のドレインはＨレベルとなる。このＨレベルがN型MOSFETＱ６のゲートに印加されるため、N型MOSFETＱ６がオンする。このため、N型MOSFETＱ６のドレインはＬレベルとなる。従って、出力端子ＯＵＴ１からの出力信号はＬレベルとなる。
【００３２】
一方、入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ２は、ノットゲートＮＴからのＬレベルによりオフするため、N型MOSFETＱ２には電流が流れず、N型MOSFETＱ２のドレインはＨレベルとなる。このため、P型MOSFETＱ４のゲートはＨレベルのため、P型MOSFETＱ４はオフとなり、また、P型MOSFETＱ４のドレインがＬレベルのため、N型MOSFETＱ５のゲートがＬレベルとなり、N型MOSFETＱ５はオフとなる。
【００３３】
次に、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ２がオンし、高電位側端子ＢＨ→抵抗Ｒ２→N型MOSFETＱ２→定電流回路ＣＣ２→接地に電流が流れる。このため、N型MOSFETＱ２のドレインがほぼＬレベルとなる。すると、P型MOSFETＱ４がオンするため、P型MOSFETＱ４のドレインはＨレベルとなる。従って、出力端子ＯＵＴ１からの出力信号ＯＵＴはＨレベルとなる。このＨレベルがN型MOSFETＱ５のゲートに印加されるため、N型MOSFETＱ５がオンする。
【００３４】
一方、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ１は、オフするため、N型MOSFETＱ１には電流が流れず、N型MOSFETＱ１のドレインはＨレベルとなる。このため、P型MOSFETＱ３のゲートはＨレベルのため、P型MOSFETＱ３はオフとなり、また、P型MOSFETＱ３のドレインがＬレベルのため、N型MOSFETＱ６のゲートがＬレベルとなり、N型MOSFETＱ６はオフとなる。
【００３５】
このように第１の実施の形態によれば、入力信号の信号レベルをより大きいレベルにシフトして電圧で出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００３６】
図３は第１の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図３に示すブリッジ回路は、図１に示すレベルシフト回路１と、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイドドライブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブートストラップ用コンデンサＣ１とを有している。即ち、図３に示すブリッジ回路は、図１３に示すブリッジ回路に類似しており、図１３に示すレベルシフト回路１０に代えて図３に示すレベルシフト回路１を用いた点が異なるのみで、その他の構成は同一構成であるので、同一部分には同一符号を付しその詳細な説明は省略する。
【００３７】
このような図３に示す構成のブリッジ回路によれば、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオンすると、出力端子ＯＵＴが接地されて、電源端子ＢＢＬから低電圧電源の電圧がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１に印加される。このため、低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧でブートストラップ用コンデンサＣ１が充電される。そして、所定の時間が経過すると、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオフする。
【００３８】
次に、レベルシフト回路１は、ハイサイド制御信号をレベルシフトしてハイサイドドライブ回路ＨＤをオンさせるので、ハイサイド出力用スイッチング素子ＨＳＷのゲート・ソース間電圧が順バイアスされて、ハイサイド出力用スイッチング素子ＨＳＷをオンすることができる。
【００３９】
このようにブリッジ回路にレベルシフト回路１を用いているので、誤動作がなく、高速動作に適したブリッジ回路を提供することができる。
【００４０】
（第２の実施の形態）
図４は第２の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路１ａは、入力信号の信号レベルをより大きいレベルにシフトして定電流で出力することを特徴とし、低電圧電源に接続される電源端子ＢＢＬ及び接地端子Ｇ１と、低電圧電源を動作電源とし、ハイサイド制御信号を入力するハイサイド制御信号入力端子ＨＴと、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続する高電位側端子ＢＨ及び低電位側端子ＢＬと、ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子ＯＵＴ１とを備えている。
【００４１】
また、N型MOSFETＱ１は、ソースが定電流回路ＣＣ１を介して接地端子Ｇ１に接続され、ゲートがハイサイド制御信号入力端子ＨＴに接続されている。N型MOSFETＱ２は、ソースが定電流回路ＣＣ２を介して接地端子Ｇ１に接続され、ゲートがノットゲートＮＴを介してハイサイド制御信号入力端子ＨＴに接続されている。
【００４２】
P型MOSFETＱ７は、ソースが高電位側端子ＢＨに接続され、ゲートとドレインとを短絡してN型MOSFETＱ１のドレインに接続されている。P型MOSFETＱ８は、ソースがP型MOSFETＱ７のソースに接続され、ゲートがP型MOSFETＱ７のゲートに接続されている。P型MOSFETＱ７とP型MOSFETＱ８とは、カレントミラー回路を構成している。
【００４３】
P型MOSFETＱ９は、ソースが高電位側端子ＢＨに接続され、ゲートとドレインとを短絡してN型MOSFETＱ２のドレインに接続されている。P型MOSFETＱ１０は、ソースが高電位側端子ＢＨに接続され、ゲートがP型MOSFETＱ９のゲートに接続されている。P型MOSFETＱ９とP型MOSFETＱ１０とは、カレントミラー回路を構成している。
【００４４】
N型MOSFETＱ１１は、ソースが低電位側端子ＢＬに接続され、ゲートとドレインとを短絡してP型MOSFETＱ１０のドレインに接続されている。N型MOSFETＱ１２は、ソースがN型MOSFETＱ１１のソースに接続され、ゲートがN型MOSFETＱ１１のゲートに接続され、ドレインがP型MOSFETＱ８のドレインとハイサイドドライブ信号出力端子ＯＵＴ１とに接続されている。N型MOSFETＱ１１とN型MOSFETＱ１２とは、カレントミラー回路を構成している。
【００４５】
次にこのように構成された第２の実施の形態のレベルシフト回路の動作を図５のタイミングチャートを参照しながら説明する。図５中のＱ１／Ｄ，Ｑ２／Ｄ，Ｑ８／Ｄ，Ｑ１０／Ｄ，Ｑ１２／Ｄは、MOSFETのドレイン電圧を示している。
【００４６】
まず、ハイサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ１がオンするため、N型MOSFETＱ１のドレインがＬレベルとなり、このＬレベルがP型MOSFETＱ７，P型MOSFETＱ８の各ゲートに印加される。このため、P型MOSFETＱ７，P型MOSFETＱ８で構成するカレントミラー回路がオンし、P型MOSFETＱ８のドレインはＨレベルとなる。従って、出力端子ＯＵＴ１からの出力信号はＨレベルとなる。この場合には、定電流を供給（ソース電流）する出力信号となる。
【００４７】
一方、入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ２は、ノットゲートＮＴからのＬレベルによりオフするため、N型MOSFETＱ２には電流が流れず、N型MOSFETＱ２のドレインはＨレベルとなる。このため、P型MOSFETＱ９，P型MOSFETＱ１０のゲートはＨレベルのため、P型MOSFETＱ９，P型MOSFETＱ１０で構成するカレントミラー回路はオフとなる。このため、N型MOSFETＱ１１，N型MOSFETＱ１２で構成するカレントミラー回路がオフである。
【００４８】
次に、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ２がオンするため、N型MOSFETＱ２のドレインがほぼＬレベルとなり、このＬレベルがP型MOSFETＱ９，P型MOSFETＱ１０の各ゲートに印加される。このため、P型MOSFETＱ９，P型MOSFETＱ１０で構成するカレントミラー回路がオンし、P型MOSFETＱ１０のドレインはＨレベルとなる。このＨレベルがN型MOSFETＱ１１，N型MOSFETＱ１２のゲートに印加されると、N型MOSFETＱ１１，N型MOSFETＱ１２で構成するカレントミラー回路がオンする。このため、出力端子ＯＵＴ１は低電位側端子ＢＬに接続されるため、出力端子ＯＵＴ１からの出力信号はＬレベルとなる。この場合には、定電流を受給（シンク電流）する出力信号となる。
【００４９】
一方、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ１は、オフするため、N型MOSFETＱ１には電流が流れず、N型MOSFETＱ１のドレインはＨレベルとなる。このため、P型MOSFETＱ７，P型MOSFETＱ８のゲートはＨレベルのため、P型MOSFETＱ７，P型MOSFETＱ８で構成するカレントミラー回路はオフとなる。
【００５０】
このように第２の実施の形態によれば、入力信号の信号レベルをより大きいレベルにシフトして定電流で出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、P型MOSFETＱ７及びP型MOSFETＱ８からなるカレントミラー回路と、P型MOSFETＱ９及びP型MOSFETＱ１０からなるカレントミラー回路とのどちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。このため、各カレントミラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラー回路が誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００５１】
図６は第２の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図６に示すブリッジ回路は、図４に示すレベルシフト回路１ａと、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイドドライブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブートストラップ用コンデンサＣ１とを有している。即ち、図６に示すブリッジ回路は、図１３に示すブリッジ回路に類似しており、図１３に示すレベルシフト回路１０に代えて図４に示すレベルシフト回路１ａを用いた点が異なるのみで、その他の構成は同一構成であるので、同一部分には同一符号を付しその詳細な説明は省略する。
【００５２】
このような図６に示す構成のブリッジ回路によれば、図３に示すブリッジ回路の動作と同様な動作が行われ、また、ブリッジ回路にレベルシフト回路１ａを用いているので、誤動作がなく、高速動作に適したブリッジ回路を提供することができる。
【００５３】
（第３の実施の形態）
図７は第３の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路３は、入力信号の信号レベルをより小さいレベルにシフトして電圧で出力することを特徴とし、ロジック電源に接続するための電源端子ＬＯＢと接地端子Ｇ１と、ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子ＬＴと、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子ＣＢ及び低電位側端子−Ｂと、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子ＯＵＴ２とを備えている。
【００５４】
また、P型MOSFETＱ２１は、ソースが定電流回路ＣＣ１を介して電源端子ＬＯＢに接続され、ゲートがローサイド制御信号入力端子ＬＴに接続され、ドレインが抵抗Ｒ１を介して低電位側端子−Ｂに接続されている。P型MOSFETＱ２２は、ソースが定電流回路ＣＣ２を介して電源端子ＬＯＢに接続され、ゲートがノットゲートＮＴを介してローサイド制御信号入力端子ＬＴに接続され、ドレインが抵抗Ｒ２を介して低電位側端子−Ｂに接続されている。
【００５５】
N型MOSFETＱ２３は、ソースが低電位側端子−Ｂに接続され、ゲートがP型MOSFETＱ２１のドレインに接続されている。N型MOSFETＱ２４は、ソースが低電位側端子−Ｂに接続され、ゲートがP型MOSFETＱ２２のドレインに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。
【００５６】
P型MOSFETＱ２５は、ソースが高電位側端子ＣＢに接続され、ゲートがローサイドドライブ信号出力端子ＯＵＴ２に接続され、ドレインがN型MOSFETＱ２３のドレインに接続されている。P型MOSFETＱ２６は、ソースが高電位側端子ＣＢに接続され、ゲートがP型MOSFETＱ２５のドレインに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。
【００５７】
次にこのように構成された第３の実施の形態のレベルシフト回路の動作を図８のタイミングチャートを参照しながら説明する。図８中のＱ２１／Ｄ，Ｑ２２／Ｄ，Ｑ２３／Ｄ，Ｑ２４／Ｄ，Ｑ２５／Ｄ，Ｑ２６／Ｄは、MOSFETのドレイン電圧を示している。
【００５８】
まず、ローサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、ノットゲートＮＴからのＬレベルにより、P型MOSFETＱ２２がオンし、電源端子ＬＯＢ→定電流回路ＣＣ２→P型MOSFETＱ２２→抵抗Ｒ２→低電位側端子−Ｂに電流が流れる。このため、P型MOSFETＱ２２のドレインがＨレベルとなる。このＨレベルがN型MOSFETＱ２４のゲートに印加されて、N型MOSFETＱ２４がオンする。このため、N型MOSFETＱ２４のドレインはＬレベルとなる。従って、出力端子ＯＵＴ２からの出力信号はＬレベルとなる。このとき、P型MOSFETＱ２５のベースにはＬレベルが印加されるため、P型MOSFETＱ２５はオンする。
【００５９】
一方、入力信号が時刻ｔ０でＨレベルとなると、P型MOSFETＱ２１は、オフするため、P型MOSFETＱ２１には電流が流れず、P型MOSFETＱ２１のドレインはＬレベルとなる。このため、N型MOSFETＱ２３のゲートはＬレベルとなり、N型MOSFETＱ２３がオフし、N型MOSFETＱ２３のドレインはＨレベルとなる。このＨレベルがP型MOSFETＱ２６のゲートに印加されるため、P型MOSFETＱ２６もオフする。
【００６０】
次に、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２１がオンし、電源端子ＬＯＢ→定電流回路ＣＣ１→P型MOSFETＱ２１→抵抗Ｒ１→低電位側端子−Ｂに電流が流れる。このため、P型MOSFETＱ２１のドレインがＨレベルとなる。このＨレベルがN型MOSFETＱ２３のゲートに印加されて、N型MOSFETＱ２３がオンする。このため、P型MOSFETＱ２６のゲートはＬレベルとなり、P型MOSFETＱ２６がオンする。このため、出力端子ＯＵＴ２からの出力信号はＨレベルとなる。このＨレベルがP型MOSFETＱ２５のゲートに印加されるため、P型MOSFETＱ２５はオフとなる。
【００６１】
一方、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２２は、オフするため、P型MOSFETＱ２２には電流が流れず、P型MOSFETＱ２２のドレインはＬレベルとなる。このため、N型MOSFETＱ２４のゲートがＬレベルとなり、N型MOSFETＱ２４はオフとなり、N型MOSFETＱ２４のドレインはＨレベルとなる。
【００６２】
このように第３の実施の形態によれば、入力信号の信号レベルをより小さいレベルにシフトして電圧で出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００６３】
図９は第３の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図９に示すブリッジ回路は、２電源を用いて２つのスイッチング素子をオン／オフするもので、正電源（例えば＋１００Ｖ）が供給される正電源端子ＢＢと、負電源（例えば−１００Ｖ）が供給される負電源端子−ＢＢと、図７に示すレベルシフト回路３とを有している。ハイサイド出力用スイッチング素子ＨＳＷは、正電源端子ＢＢと出力端子ＯＵＴとに接続され、ローサイド出力用スイッチング素子ＬＳＷは、出力端子ＯＵＴと負電源端子−ＢＢとに接続されている。
【００６４】
ローサイドドライブ回路ＬＤは、高電位側端子ＣＢから電源を受け且つレベルシフト回路３の出力端子ＯＵＴ２からの出力信号の入力によりローサイド出力用スイッチング素子ＬＳＷをオン／オフさせる。レベルシフト回路１は、レベルシフト回路３からの出力信号の信号レベルをより大きいレベルにシフトしてその信号をハイサイドドライブ回路ＨＤに出力する。出力端子ＯＵＴとハイサイドドライブ回路ＨＤの動作電源端子との間にはブートストラップ用コンデンサＣ１が接続され、高電位側端子ＣＢとハイサイドドライブ回路ＨＤの動作電源端子との間にはブートストラップ用ダイオードＤ１が接続されている。
【００６５】
このような図９に示す構成のブリッジ回路によれば、まず、レベルシフト回路３からの出力信号がローサイドドライブ回路ＬＤに供給されると、ローサイドドライブ回路ＬＤが作動してローサイド出力用スイッチング素子ＬＳＷがオンする。すると、出力端子ＯＵＴが負電源端子−ＢＢに接続されて、ブートストラップ用コンデンサＣ１の出力端子ＯＵＴ側が負電源の電圧（例えば−１００Ｖ）となる。
【００６６】
次に、高電位側端子ＣＢから低電圧電源の電圧（例えば１０Ｖ）がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１に印加される。このため、高電位側端子ＣＢと負電源端子−ＢＢとの間に印加された電圧（例えば１０Ｖ）とほぼ等しい電圧でブートストラップ用コンデンサＣ１が充電される。そして、所定の時間が経過すると、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオフする。
【００６７】
次に、レベルシフト回路１は、レベルシフト回路３からの出力信号レベルを高いレベルにシフトしてハイサイドドライブ回路ＨＤをオンさせるので、ハイサイド出力用スイッチング素子ＨＳＷのゲート・ソース間電圧が順バイアスされて、ハイサイド出力用スイッチング素子ＨＳＷをオンすることができる。
【００６８】
このように、レベルシフト回路３が、入力信号のレベルを低いレベルにシフトして出力しローサイドドライブ回路ＬＤを動作させ、レベルシフト回路１が、入力信号のレベルを高いレベルにシフトして出力しハイサイドドライブ回路ＨＤを動作させることができる。即ち、ブリッジ回路に、ローサイドドライブ回路用のレベルシフト回路３とハイサイドドライブ回路用のレベルシフト回路１とを用いているので、誤動作がなく、しかも高速動作に適した２電源方式のブリッジ回路を提供することができる。
【００６９】
（第４の実施の形態）
図１０は第４の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路３ａは、入力信号の信号レベルをより小さいレベルにシフトして定電流で出力することを特徴とし、ロジック電源に接続するための電源端子ＬＯＢと接地端子Ｇ１と、ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子ＬＴと、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子ＣＢ及び低電位側端子−Ｂと、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子ＯＵＴ２とを備えている。
【００７０】
また、P型MOSFETＱ２１は、ソースが定電流回路ＣＣ１を介して電源端子ＬＯＢに接続され、ゲートがローサイド制御信号入力端子ＬＴに接続されている。P型MOSFETＱ２２は、ソースが定電流回路ＣＣ２を介して電源端子ＬＯＢに接続され、ゲートがノットゲートＮＴを介してローサイド制御信号入力端子ＬＴに接続されている。
【００７１】
N型MOSFETＱ２７は、ソースが低電位側端子−Ｂに接続され、ゲートとドレインとを短絡してP型MOSFETＱ２１のドレインに接続されている。N型MOSFETＱ２８は、ソースが低電位側端子−Ｂに接続され、ゲートがN型MOSFETＱ２７のゲートに接続されている。N型MOSFETＱ２７とN型MOSFETＱ２８とは、カレントミラー回路を構成している。
【００７２】
N型MOSFETＱ２９は、ソースが低電位側端子−Ｂに接続され、ゲートとドレインとを短絡してP型MOSFETＱ２２のドレインに接続されている。N型MOSFETＱ３０は、ソースが低電位側端子−Ｂに接続され、ゲートがN型MOSFETＱ２９のゲートに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。N型MOSFETＱ２９とN型MOSFETＱ３０とは、カレントミラー回路を構成している。
【００７３】
P型MOSFETＱ３１は、ソースが高電位側端子ＣＢに接続され、ゲートとドレインとを短絡してN型MOSFETＱ２８のドレインに接続されている。P型MOSFETＱ３２は、ソースが高電位側端子ＣＢに接続され、ゲートがP型MOSFETＱ３１のゲートに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。P型MOSFETＱ３１とP型MOSFETＱ３２とは、カレントミラー回路を構成している。
【００７４】
次にこのように構成された第４の実施の形態のレベルシフト回路の動作を図１１のタイミングチャートを参照しながら説明する。図１１中のＱ２１／Ｄ，Ｑ２２／Ｄ，Ｑ２８／Ｄ，Ｑ３０／Ｄ，Ｑ３２／Ｄは、MOSFETのドレイン電圧を示している。
【００７５】
まず、ローサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、ノットゲートＮＴからのＬレベルによりP型MOSFETＱ２２がオンするため、P型MOSFETＱ２２のドレインがＨレベルとなり、このＨレベルがN型MOSFETＱ２９，N型MOSFETＱ３０の各ゲートに印加される。このため、N型MOSFETＱ２９，N型MOSFETＱ３０で構成するカレントミラー回路がオンし、N型MOSFETＱ３０のドレインはＬレベルとなる。従って、出力端子ＯＵＴ２からの出力信号はＬレベルとなる。
【００７６】
一方、入力信号が時刻ｔ０でＨレベルとなると、P型MOSFETＱ２１は、オフするため、N型MOSFETＱ２７，N型MOSFETＱ２８のゲートはＬレベルとなり、N型MOSFETＱ２７，N型MOSFETＱ２８で構成するカレントミラー回路はオフとなる。このため、P型MOSFETＱ３１，P型MOSFETＱ３２で構成するカレントミラー回路がオフである。
【００７７】
次に、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２１がオンするため、P型MOSFETＱ２１のドレインがＨレベルとなり、このＨレベルがN型MOSFETＱ２７，N型MOSFETＱ２８の各ゲートに印加される。このため、N型MOSFETＱ２７，N型MOSFETＱ２８で構成するカレントミラー回路がオンし、N型MOSFETＱ２８のドレインはＬレベルとなる。このＬレベルがP型MOSFETＱ３１，P型MOSFETＱ３２のゲートに印加されると、P型MOSFETＱ３１，P型MOSFETＱ３２で構成するカレントミラー回路がオンする。このため、出力端子ＯＵＴ２からの出力信号はＨレベルとなる。
【００７８】
一方、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２２は、ノットゲートＮＴからのＨレベルによりオフするため、P型MOSFETＱ２２には電流が流れず、P型MOSFETＱ２２のドレインはＬレベルとなる。このため、N型MOSFETＱ２９，N型MOSFETＱ３０のゲートはＬレベルのため、N型MOSFETＱ２９，N型MOSFETＱ３０で構成するカレントミラー回路はオフとなる。
【００７９】
このように第４の実施の形態によれば、入力信号の信号レベルをより小さいレベルにシフトして出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。このため、各カレントカラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラー回路が誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００８０】
図１２は第４の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図１２に示すブリッジ回路は、２電源を用いて２つのスイッチング素子をオン／オフするもので、正電源端子ＢＢと、負電源端子−ＢＢと、図１０に示すレベルシフト回路３ａと、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイドドライブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブートストラップ用コンデンサＣ１、レベルシフト回路１ａとを有している。
【００８１】
即ち、図１２に示すブリッジ回路は、図９に示すブリッジ回路に類似しており、図１に示すレベルシフト回路１に代えて図４に示すレベルシフト回路１ａを用いるとともに、図７に示すレベルシフト回路３に代えて図１０に示すレベルシフト回路３ａを用いた点が異なるのみで、その他の構成は同一構成であるので、同一部分には同一符号を付しその詳細な説明は省略する。
【００８２】
このような図１２に示す構成のブリッジ回路によれば、図９に示すブリッジ回路の動作と同様な動作が行われ、レベルシフト回路３ａが、入力信号のレベルを低いレベルにシフトして出力しローサイドドライブ回路ＬＤを動作させ、レベルシフト回路１ａが、入力信号のレベルを高いレベルにシフトして出力しハイサイドドライブ回路ＨＤを動作させることができる。即ち、ブリッジ回路に、ローサイドドライブ回路用のレベルシフト回路３ａとハイサイドドライブ回路用のレベルシフト回路１ａとを用いているので、誤動作がなく、しかも高速動作に適した２電源方式のブリッジ回路を提供することができる。
【００８３】
なお、第１の実施の形態のレベルシフト回路乃至第４の実施の形態のレベルシフト回路の各回路は、シリコンチップ上に一体構造として回路を構成したモノリシック集積回路により形成することもできる。即ち、回路の集積化を図るため、回路を小型化及び軽量化することができる。
【００８４】
【発明の効果】
請求項１及び請求項３の発明によれば、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００８５】
請求項２及び請求項４の発明によれば、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。このため、各カレントミラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラー回路が誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００８６】
請求項５及び請求項６の発明によれば、N型MOSFETやP型MOSFETに定電流を流すことができる。請求項７の発明によれば、レベルシフト回路をモノリシック集積回路で形成することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るレベルシフト回路を示す構成図である。
【図２】第１の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図３】第１の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図４】第２の実施の形態に係るレベルシフト回路を示す構成図である。
【図５】第２の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図６】第２の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図７】第３の実施の形態に係るレベルシフト回路を示す構成図である。
【図８】第３の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図９】第３の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図１０】第４の実施の形態に係るレベルシフト回路を示す構成図である。
【図１１】第４の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図１２】第４の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図１３】従来のブリッジ回路を示す構成図である。
【図１４】従来のブリッジ回路に設けられたレベルシフト回路を示す構成図である。
【図１５】従来のレベルシフト回路における各部の信号のタイミングチャートである。
【符号の説明】
１，１ａ，３，３ａ  レベルシフト回路
Ｑ１，Ｑ２，Ｑ５，Ｑ６，Ｑ１１，Ｑ１２，Ｑ２３，Ｑ２４，Ｑ２７，Ｑ２８，Ｑ２９，Ｑ３０  N型MOSFET
Ｑ３，Ｑ４，Ｑ７，Ｑ８，Ｑ９，Ｑ１０，Ｑ２１，Ｑ２２，Ｑ２５，Ｑ２６，Ｑ３１，Ｑ３２  P型MOSFET
ＮＴ  ノットゲート
ＣＣ１，ＣＣ２  定電流回路
Ｒ１，Ｒ２  抵抗
ＢＢＬ  低電圧電源の電源端子
ＢＢＨ  高電圧電源の電源端子
ＨＴ  ハイサイド制御信号入力端子
ＢＨ  高電位側端子
ＯＵＴ１  ハイサイドドライブ信号出力端子
ＯＵＴ２  ローサイドドライブ信号出力端子
ＢＬ  低電位側端子
Ｇ１  低電圧電源の接地端子
Ｇ２  高電圧電源の接地端子
ＨＤ  ハイサイドドライブ回路
ＬＤ  ローサイドドライブ回路
ＨＳＷ  ハイサイド出力用スイッチング素子
ＬＳＷ  ローサイド出力用スイッチング素子
Ｃ１  ブートストラップ用コンデンサ
Ｄ１  ブートストラップ用ダイオード
ＢＢ  正電源端子
−ＢＢ  負電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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