(57)【特許請求の範囲】
【請求項１】
外部から入力されるロウアドレスを所定のパルス間隔から成るタイミング信号に同期して保持するロウアドレスラッチ回路、及び外部から入力されるカラムアドレスを前記タイミング信号に同期して保持するカラムアドレスラッチ回路を備えた半導体記憶装置であって、
前記半導体記憶装置をテストモードに設定するためのＭＲＳコマンドが入力されると所定期間だけテストモード信号を生成し、通常の動作モードに設定するための複数種類のコマンドが入力されると該コマンドに対応する制御信号をそれぞれ生成するコマンドデコーダと、
前記半導体記憶装置が前記テストモードのとき、プリチャージコマンドと共に入力されるバンクアドレスを除くロウアドレスを保持し、前記ロウアドレスラッチ回路へ出力するロウアドレスプリラッチ回路と、
を有する半導体記憶装置。
【請求項２】
前記ロウアドレスラッチ回路は、
アクティブコマンドの入力で生成される制御信号に同期して前記ロウアドレスプリラッチ回路から出力されたロウアドレスを保持し、
前記カラムアドレスラッチ回路は、
リードコマンドまたはライトコマンドのいずれか一方の入力で生成される制御信号に同期して前記アクティブコマンドの入力時に既に入力されたカラムアドレスを保持する請求項１記載の半導体記憶装置。
【請求項３】
外部から入力されるロウアドレスを所定のパルス間隔から成るタイミング信号に同期して保持するロウアドレスラッチ回路、及び外部から入力されるカラムアドレスを前記タイミング信号に同期して保持するカラムアドレスラッチ回路を備えた半導体記憶装置であって、
前記半導体記憶装置をテストモードに設定するためのＭＲＳコマンドが入力されると所定期間だけテストモード信号を出力し、通常の動作モードに設定するための複数種類のコマンドが入力されると該コマンドに対応する制御信号をそれぞれ出力する第１のコマンドデコーダと、
前記テストモード用に設定されたＰＡＣＴコマンドが入力されると所定のパルス幅から成る試験用制御信号を出力する第２のコマンドデコーダと、
前記半導体記憶装置が前記テストモードのとき、前記第２のコマンドデコーダから出力される試験用制御信号を前記ロウアドレスラッチ回路に出力し、アクティブコマンドの入力時に前記第１のコマンドデコーダから出力される制御信号の前記ロウアドレスラッチ回路に対する出力を停止し、前記ＰＡＣＴコマンドと共に入力されるロウアドレスを前記ロウアドレスラッチ回路に保持させるコマンド選択回路と、
を有する半導体記憶装置。
【請求項４】
外部から入力されるロウアドレスを所定のパルス間隔から成るタイミング信号に同期して保持するロウアドレスラッチ回路、及び外部から入力されるカラムアドレスを前記タイミング信号に同期して保持するカラムアドレスラッチ回路を備えた半導体記憶装置であって、
通常の動作モードに設定するための複数種類のコマンドが入力されると該コマンドに対応する制御信号をそれぞれ出力する第１のコマンドデコーダと、
前記テストモード用に設定されたＰＡＣＴコマンドが入力されると所定のパルス幅から成る試験用制御信号を出力する第２のコマンドデコーダと、
前記第２のコマンドデコーダから出力される試験用制御信号を前記ロウアドレスラッチ回路に出力し、アクティブコマンドの入力時に前記第１のコマンドデコーダから出力される制御信号の前記ロウアドレスラッチ回路に対する出力を停止し、前記ＰＡＣＴコマンドと共に入力されるロウアドレスを前記ロウアドレスラッチ回路に保持させるコマンド選択回路と、
を有する半導体記憶装置。
【請求項５】
前記カラムアドレスラッチ回路は、
リードコマンドまたはライトコマンドのいずれか一方の入力で生成される制御信号に同期して前記アクティブコマンドの入力時に既に入力されたカラムアドレスを保持する請求項３または４記載の半導体記憶装置。
【請求項６】
前記カラムアドレスラッチ回路は、
前記アクティブコマンドの入力で生成される制御信号に同期して該アクティブコマンドの入力時に既に入力されたカラムアドレスを保持する請求項３または４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にｔＲＣＤ試験で用いるテスト用の回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置には、ＣＰＵによる処理の高速化に伴ってデータの書き込み／読み出し処理の高速化要求が高まり、動作クロックの高速化だけでなく、あるコマンドを入力してから次のコマンドが入力可能になるまでの時間の短縮化も要求されている。
【０００３】
このようなコマンド入力から次のコマンド入力までに所定の時間を要する例として、ＳＤＲＡＭ（Synchronous DRAM）で用いられるアクティブコマンド（以下、ＡＣＴコマンドと称す）の入力からデータを読み出すためのリードコマンド（以下、ＲＥＡＤコマンドと称す）またはデータを書き込むためのライトコマンド（以下、ＷＲＩＴＥコマンドと称す）の入力が可能になるまでの時間ｔＲＣＤがある。
【０００４】
一般に、半導体記憶装置の製品試験では、ＡＣＴコマンドの入力からｔＲＣＤ時間経過後にＲＥＡＤコマンドあるいはＷＲＩＴＥコマンドを入力し、該半導体記憶装置が正常に動作するか否かを判定する試験（この試験を、以下ｔＲＣＤ試験と称す）が実施される。
【０００５】
また、近年の半導体記憶装置では、歩留まりを向上させるために、試験で不良と判定されたメモリセル（不良セル）を同じ半導体記憶装置内に予め備えた正常なメモリセル（以下、冗長セルと称す）に置き換えるリダンダンシー技術が採用されている。
【０００６】
上述したｔＲＣＤ試験は、通常、製品の状態で実施されるが、例えば、製品のｔＲＣＤ試験で不良となる割合が大きい場合は、ウェハの段階でｔＲＣＤ試験を行って不良チップを除けば、製品のｔＲＣＤ試験で不良と判定される割合が低減するために好ましい。
【０００７】
しかしながら、ウェハの試験で用いられるメモリ試験装置は、試験時間を短縮するためにより多くのチップの性能を同時に測定するための機能や、上記不良セルから冗長セルへの置き換えで用いられる不良情報を蓄えるためのフェイルメモリをできるだけ多く備えることが優先され、コストの上昇を抑制するために高速なクロックで動作することができない構成が多い。
【０００８】
したがって、ｔＲＣＤの短縮化が進んだ近年の半導体記憶装置では、メモリ試験装置から供給可能なクロックをそのまま用いてｔＲＣＤ試験を実施できない問題がある。
【０００９】
このような問題を解決するための手法として、例えば、特開平１１−３１２３９７号公報では、位相が異なる２つのクロックを用いて半導体記憶装置内で高速なタイミング信号を生成し、メモリ試験時に該タイミング信号を用いてＡＣＴコマンドとＲＥＡＤコマンドあるいはＷＲＩＴＥコマンドの入力タイミングを短縮化する技術が開示されている。この従来の技術について図１１及び図１２を用いて説明する。
【００１０】
図１１は半導体記憶装置の一構成例を示すブロック図であり、図１２は従来の半導体記憶装置が有するｔＲＣＤ試験で用いる要部の構成を示すブロック図である。なお、図１１及び図１２はデータを格納するメモリセルアレイに複数のバンクを備えたＳＤＲＡＭの構成例を示している。
【００１１】
図１１に示すように、半導体記憶装置は、データを格納する複数のメモリセルから構成されたメモリセルアレイ１１１と、メモリセルに格納されたデータを読み出すためのセンスアンプ１１２と、データの書き込み／読み出しを行うメモリセルにアクセスするためのアドレス信号をデコードするロウ（行）デコーダ１１３及びカラム（列）デコーダ１１４と、メモリセルに書き込むデータを一時的に保持するライトバッファ１１５と、メモリセルから読み出されたデータを一時的に保持するリードバッファ１１６と、ロウデコーダ１１３に供給するロウアドレスを一時的に保持するロウアドレスラッチ回路１１７と、カラムデコーダ１１４に供給するカラムアドレスを一時的に保持するカラムアドレスラッチ回路１１８と、外部から供給されるクロックＣＬＫ１、ＣＬＫ２を用いて半導体記憶装置を所定のタイミングで動作させるためのタイミング信号を生成するタイミング発生回路１１９と、半導体記憶装置を各種動作モードに設定するために外部から入力される複数の制御コマンドをデコードするコマンドデコーダ１２０と、タイミング発生回路１１９及びコマンドデコーダ１２０の出力信号にしたがってメモリセルアレイ１１１に対するデータの書き込み動作及びメモリセルアレイ１１１からのデータの読み出し動作を制御する制御回路１２１とを有する構成である。
【００１２】
クロックＣＬＫ１，ＣＬＫ２、制御コマンド（ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢ）、及びアドレス信号ＡＤＤは、複数のレシーバから成る入力バッファ回路１２２1〜１２２3によって受信される。また、メモリセルアレイ１１１へ書き込むライトデータは入出力バッファ１２３を介してライトバッファ１１５へ供給され、メモリセルアレイ１１１から読み出されたリードデータはリードバッファ１１６及び入出力バッファ１２３を介して外部へ出力される。
【００１３】
なお、半導体記憶装置を各種動作モードに設定するためのコマンド（後述するＰＲＥコマンド、ＡＣＴコマンド、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド等）は、外部から供給される制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢを、所定の“Ｈｉｇｈ”、“Ｌｏｗ”の組み合わせに設定することで入力される。以下では、半導体記憶装置にコマンドを入力すると記載した処理はそのコマンドに相当する制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢの組み合わせに設定することを指すものとする。
【００１４】
このような構成において、メモリセルアレイ１１１からデータを読み出す場合、あるいはメモリセルアレイ１１１にデータを書き込む場合は、最初にアクセスするメモリセルのバンクあるいは全てのバンクを不活性化させるためのプリチャージコマンド（以下、ＰＲＥコマンドと称す）を半導体記憶装置に入力する。また、アドレス信号ＡＤＤとして予め決められたコードを入力する。なお、ＰＲＥコマンドは所定の時間幅（ｔＲＰ）だけ入力する。
【００１５】
次に、ロウ制御系を活性化させるためのＡＣＴコマンドを入力する。また、アドレス信号ＡＤＤとしてロウバンクアドレス及びロウアドレスをそれぞれ入力する。
【００１６】
続いて、上記ｔＲＣＤが経過後、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドを入力する。また、アドレス信号ＡＤＤとしてカラムバンクアドレス及びカラムアドレスをそれぞれ入力する。
【００１７】
ここで、ＷＲＩＴＥコマンドを入力した場合は、入出力バッファ１２３を介してライトバッファ１１５へ供給されたデータが、選択されたバンクのメモリセルに書き込まれ、ＲＥＡＤコマンドを入力した場合は、選択されたメモリセルのデータが、センスアンプ１１２で読み出され、リードバッファ１１６及び入出力バッファ１２３を介して外部へ出力される。その際、上記ＰＲＥコマンド、ＡＣＴコマンド、及びＲＥＡＤコマンド（またはＷＲＩＴＥコマンド）は、それぞれタイミング発生回路１１９で生成されたタイミング信号のパルスに同期して半導体記憶装置内に取り込まれる。また、ロウバンクアドレス及びロウアドレスはＡＣＴコマンドの取り込みタイミングに同期して半導体記憶装置内に取り込まれ、カラムバンクアドレス及びカラムアドレスはＲＥＡＤコマンド（またはＷＲＩＴＥコマンド）の取り込みタイミングに同期して半導体記憶装置内に取り込まれる。
【００１８】
図１１に示した半導体記憶装置のｔＲＣＤ試験を実施する場合、図１２に示すように、メモリ試験装置から供給されるクロックＣＬＫ１，ＣＬＫ２は、入力バッファ回路１２２1のレシーバでそれぞれ受信され、タイミング発生回路１１９へ供給される。タイミング発生回路１１９は、微分回路１０１，１０２を用いてクロックＣＬＫ１，ＣＬＫ２から所定のパルス幅を有するパルス信号ＩＣＬＫ１，ＩＣＬＫ２を生成し、論理和ゲート１０３へ供給する。
【００１９】
論理和ゲート１０３は、パルス信号ＩＣＬＫ１，ＩＣＬＫ２からクロックＣＬＫ１及びクロックＣＬＫ２の立ち上がりに同期する所定間隔のパルス信号であるタイミング信号ＩＣＬＫ３を生成する。
【００２０】
また、メモリ試験装置から供給される制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢは、入力バッファ回路１２２2のレシーバでそれぞれ受信され、コマンドデコーダ１２０に供給される。コマンドデコーダ１２０は、論理和ゲート１０３から供給されたタイミング信号ＩＣＬＫ３に同期して、制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢにより設定されたコマンドに対応する制御信号ＥＸＡＬ、ＲＷＣＭＤを生成する。なお、制御信号ＥＸＡＬはＡＣＴコマンドの入力時に出力され、制御信号ＲＷＣＭＤはＲＥＡＤコマンド（またはＷＲＩＴＥコマンド）の入力時に出力される。
【００２１】
また、メモリ試験装置から供給されるアドレス信号ＡＤＤは、入力バッファ回路１２２3のレシーバでそれぞれ受信され、バンク０またはバンク１を選択するための選択信号ＢＡ０、ＢＡ１と、下位アドレス信号ＩＡＤＤｘｙとに分割されて出力される。
【００２２】
選択信号ＢＡ０、ＢＡ１及びコマンドデコーダ１２０から出力された制御信号ＥＸＡＬは論理積ゲート１０４，１０５に入力され、その出力信号ＥＸＡＬＴ０、ＥＸＡＬＴ１は、入力バッファ回路１２２3のレシーバから出力された下位アドレス信号ＩＡＤＤｘｙと共にロウアドレスラッチ回路１１７へ供給される。ロウアドレスラッチ回路１１７からは、選択されたバンク０のロウアドレスＸＡＤＤ０ｘ、またはバンク１のロウアドレスＸＡＤＤ１ｘが出力される。
【００２３】
また、選択信号ＢＡ０、ＢＡ１及びコマンドデコーダ１２０から出力された制御信号ＲＷＣＭＤは論理積ゲート１０６，１０７に入力され、その出力信号ＲＷＣＭＤ０、ＲＷＣＭＤ１は、入力バッファ回路１２２3のレシーバから出力された下位アドレス信号ＩＡＤＤｘｙと共にカラムアドレスラッチ回路１１８へ供給される。カラムアドレスラッチ回路１１８からは、選択されたバンク０のカラムアドレスＹＡＤＤ０ｙ、またはバンク１のカラムアドレスＹＡＤＤ１ｙが出力される。なお、ＩＡＤＤｘｙ、ＸＡＤＤ０ｘ、ＹＡＤＤ０ｙ等のｘ、ｙは、これらのアドレス信号が複数ビットで構成されることを意味している。
【００２４】
次に、図１２に示した構成を有する従来の半導体記憶装置のｔＲＣＤ試験時の動作について図１３を用いて説明する。
【００２５】
図１３は図１２に示した半導体記憶装置のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【００２６】
図１３に示すように、従来の半導体記憶装置のｔＲＣＤ試験を実施する場合、まず制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢを用いて半導体記憶装置にＰＲＥコマンドを入力し、アドレス信号ＡＤＤとして所定のコード（ここでは、バンクアドレスＰＲＥＢＡ＿０、アドレスＰＲＥＡＤＤ＿０）を入力する。これらの信号はタイミング信号ＩＣＬＫ３の最初のパルスの立ち上がりに同期してそれぞれ半導体記憶装置内に取り込まれる。
【００２７】
次に、半導体記憶装置にＡＣＴコマンドを入力し、アドレス信号ＡＤＤとしてロウバンクアドレスＸＢＡ＿１、及びロウアドレスＸＡＤＤ＿１をそれぞれ入力する。これらの信号はタイミング信号ＩＣＬＫ３の２つめのパルスの立ち上がりに同期してそれぞれ半導体記憶装置内に取り込まれる。
【００２８】
続いて、半導体記憶装置にＲＥＡＤ（またはＷＲＩＴＥ）コマンドを入力し、アドレス信号ＡＤＤとしてカラムバンクアドレスＹＢＡ＿１、及びカラムアドレスＹＡＤＤ＿１を入力する。これらの信号はタイミング信号ＩＣＬＫ３の３つめのパルスの立ち上がりに同期してそれぞれ半導体記憶装置内に取り込まれる。コマンドデコーダ１２０からは、ＡＣＴコマンドの入力タイミングで制御信号ＥＸＡＬが出力され、ＲＥＡＤ（またはＷＲＩＴＥ）コマンドの入力タイミングで制御信号ＲＷＣＭＤが出力される。
【００２９】
図１３では、外部から入力されるロウバンクアドレスＸＢＡ＿１、カラムバンクアドレスＹＢＡ＿１によりバンク０が選択された例を示している。この場合、ＢＡ０が“Ｈｉｇｈ”になるため、論理積ゲート１０３，１０５からパルス信号ＥＸＡＬＴ０，ＲＷＣＭＤ０が出力され、ロウアドレスラッチ回路１１７からロウアドレスＩＸＡＤＤ０＿１が出力され、カラムアドレスラッチ回路１１８からカラムアドレスＩＹＡＤＤ０＿１が出力される。
【００３０】
従来の半導体記憶装置では、ＰＲＥコマンド入力完了後のタイミング信号ＩＣＬＫ３の最初のパルス、すなわちクロックＣＬＫ１の２つめのパルスの立ち上がりに同期してＡＣＴコマンドが半導体記憶装置内に取り込まれ、タイミング信号ＩＣＬＫ３の３つめのパルス、すなわちクロックＣＬＫ２の最初のパルスの立ち上がりに同期してＲＥＡＤ（またはＷＲＩＴＥ）コマンドが半導体記憶装置内に取り込まれる。
【００３１】
上述したように、ウェハ試験用のメモリ試験装置では、高速なクロックで動作できない構成が多いため、任意のパルスの立ち上がりから次のパルスが立ち上がるまでの時間（周期）、及びパルスの立ち下がり立ち上がりまでの時間（パルス幅）が制限されてしまう。しかしながら、異なる端子に供給する２つの異なるパルス信号に対する時間的な制限は無いため、クロックＣＬＫ１のパルスの立ち上がりからクロックＣＬＫ２のパルスの立ち上がりまでに時間的な制限が無く、この時間を短くすることが可能である。
【００３２】
したがって、被試験対象の半導体記憶装置に要求されるｔＲＣＤのタイミングで、クロックＣＬＫ１及びクロックＣＬＫ２の入力端子からそれぞれパルス信号を入力すればｔＲＣＤの短い半導体記憶装置のｔＲＤＣＤ試験を実施できる。
【００３３】
【発明が解決しようとする課題】
しかしながら上記したような従来の半導体記憶装置の構成を採用し、位相が異なる２つのクロックＣＬＫ１，ＣＬＫ２を用いてｔＲＣＤを短縮化する手法では以下に記載するような問題が生じる。
【００３４】
ＳＤＲＡＭでは、上述したようにＡＣＴコマンドと同じタイミングでロウアドレス（含むバンクアドレス）を取り込み、ＲＥＡＤ（またはＷＲＩＴＥ）コマンドと同じタイミングでカラムアドレスを取り込むことで、ロウアドレス、カラムアドレスで指定されたメモリセルにアクセスすることができる。
【００３５】
ここで、アドレス信号ＡＤＤは、上記タイミング信号ＩＣＬＫ３に同期して半導体記憶装置内部に取り込まれるが、図１４に示すようにタイミング信号ＩＣＬＫ３のパルスの立ち上がりに対して所定時間以上前にアドレス信号ＡＤＤが確定していなければ、そのアドレス信号ＡＤＤを正常に取りこむことはできない。
【００３６】
図１４にクロックＣＬＫ１、クロックＣＬＫ２、タイミング信号ＩＣＬＫ３、及びアドレスＡＤＤの入力タイミングを示す。
【００３７】
図１４に示すｔＳ１はロウアドレスが確定してからタイミング信号ＩＣＬＫ３が立ち上がるまでの時間（ロウアドレスのセットアップ時間）である。また、ｔＨ１はタイミング信号ＩＣＬＫ３の立ち上がりから取り込みに必要なロウアドレスの保持時間（ロウアドレスのホールド時間）である。
【００３８】
同様に、図１４のｔＳ２はカラムアドレスが確定してからタイミング信号ＩＣＬＫ３が立ち上がるまでの時間（カラムアドレスのセットアップ時間）であり、ｔＨ２はタイミング信号ＩＣＬＫ３の立ち上がりから取り込みに必要なカラムアドレスの保持時間（カラムアドレスのホールド時間）である。また、図１４に示すｔＬ１はロウアドレスの保持が終了してからをカラムアドレスが確定するまでの時間である。
【００３９】
図１４に示した、ｔＳ１、ｔＨ１、ｔＳ２、及びｔＨ２は、ＳＤＲＡＭを正常に動作させるためにそれぞれ所定の時間だけ確保する必要がある。ここで、ｔＲＣＤはｔＨ１＋ｔＬ１＋ｔＳ２に一致する。
【００４０】
一方、ウェハ試験用のメモリ試験装置では、高速なクロックで動作できない構成であるため、出力可能なパルス信号の立ち上がり、または立ち下がりの推移時間（トランディションタイムｔＴ）が長くなってしまう。したがって、ｔＳ１、ｔＨ１、ｔＳ２、ｔＨ２がそれぞれ長くなり、さらにメモリ試験装置の性能によってはｔＬ１を一定時間以上確保しなければならない場合がある。
【００４１】
よって、半導体記憶装置に図１２に示した構成を採用することで、ＡＣＴコマンドの入力からＲＥＡＤ（またはＷＲＩＴＥ）コマンドの入力までの時間を短くすることができても、上記ｔＳ１、ｔＨ１、ｔＬ１、ｔＳ２、及びｔＨ２をそれぞれ確保しなければならいためにｔＲＣＤを短くできない場合がある。
【００４２】
例えば、メモリ試験装置の性能による制限からｔＨ１＝５ｎｓ、ｔＬ１＝５ｎｓ、ｔＳ２＝５ｎｓだけ必要な場合は、ｔＲＣＤを１５ｎｓ以下に設定することができない。この値は、短縮化が進むＤＲＡＭのｔＲＣＤを測定するための試験装置の性能として十分に短いとは言えない値である。
【００４３】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を可能にする半導体記憶装置を提供することを目的とする。
【００４４】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体記憶装置は、外部から入力されるロウアドレスを所定のパルス間隔から成るタイミング信号に同期して保持するロウアドレスラッチ回路、及び外部から入力されるカラムアドレスを前記タイミング信号に同期して保持するカラムアドレスラッチ回路を備えた半導体記憶装置であって、
前記半導体記憶装置をテストモードに設定するためのＭＲＳコマンドが入力されると所定期間だけテストモード信号を生成し、通常の動作モードに設定するための複数種類のコマンドが入力されると該コマンドに対応する制御信号をそれぞれ生成するコマンドデコーダと、
前記半導体記憶装置が前記テストモードのとき、プリチャージコマンドと共に入力されるバンクアドレスを除くロウアドレスを保持し、前記ロウアドレスラッチ回路へ出力するロウアドレスプリラッチ回路とを有する構成である。
【００４５】
または、外部から入力されるロウアドレスを所定のパルス間隔から成るタイミング信号に同期して保持するロウアドレスラッチ回路、及び外部から入力されるカラムアドレスを前記タイミング信号に同期して保持するカラムアドレスラッチ回路を備えた半導体記憶装置であって、
前記半導体記憶装置をテストモードに設定するためのＭＲＳコマンドが入力されると所定期間だけテストモード信号を出力し、通常の動作モードに設定するための複数種類のコマンドが入力されると該コマンドに対応する制御信号をそれぞれ出力する第１のコマンドデコーダと、
前記テストモード用に設定されたＰＡＣＴコマンドが入力されると所定のパルス幅から成る試験用制御信号を出力する第２のコマンドデコーダと、
前記半導体記憶装置が前記テストモードのとき、前記第２のコマンドデコーダから出力される試験用制御信号を前記ロウアドレスラッチ回路に出力し、アクティブコマンドの入力時に前記第１のコマンドデコーダから出力される制御信号の前記ロウアドレスラッチ回路に対する出力を停止し、前記ＰＡＣＴコマンドと共に入力されるロウアドレスを前記ロウアドレスラッチ回路に保持させるコマンド選択回路とを有する構成である。
【００４６】
または、外部から入力されるロウアドレスを所定のパルス間隔から成るタイミング信号に同期して保持するロウアドレスラッチ回路、及び外部から入力されるカラムアドレスを前記タイミング信号に同期して保持するカラムアドレスラッチ回路を備えた半導体記憶装置であって、
通常の動作モードに設定するための複数種類のコマンドが入力されると該コマンドに対応する制御信号をそれぞれ出力する第１のコマンドデコーダと、
前記テストモード用に設定されたＰＡＣＴコマンドが入力されると所定のパルス幅から成る試験用制御信号を出力する第２のコマンドデコーダと、
前記第２のコマンドデコーダから出力される試験用制御信号を前記ロウアドレスラッチ回路に出力し、アクティブコマンドの入力時に前記第１のコマンドデコーダから出力される制御信号の前記ロウアドレスラッチ回路に対する出力を停止し、前記ＰＡＣＴコマンドと共に入力されるロウアドレスを前記ロウアドレスラッチ回路に保持させるコマンド選択回路とを有する構成である。
【００４７】
上記のように構成された半導体記憶装置では、ロウアドレスからカラムアドレスへの切り替えをプリチャージコマンド入力とアクティブコマンド入力の間、あるいはＰＡＣＴコマンド入力とアクティブコマンド入力の間で行うことができるため、ｔＲＣＤ試験のためにアクティブコマンドとリードコマンドまたはライトコマンドの入力タイミングを短くしても、この間でアドレス信号をロウアドレスからカラムアドレスへ切り替える必要はない。
【００４８】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００４９】
（第１実施例）
図１は本発明の半導体記憶装置の第１実施例の構成を示すブロック図であり、図２は図１に示したロウアドレスプリラッチ回路の一構成例を示す回路図である。また、図３は図１に示したロウアドレスラッチ回路の一構成例を示す回路図であり、図４は図１に示したカラムアドレスラッチ回路の構成を示す回路図である。
【００５０】
図１に示すように、第１実施例の半導体記憶装置は、図１２に示した従来の半導体記憶装置に加えて、下位アドレス信号ＩＡＤＤｘｙが入力され、コマンドデコーダ１０で生成されるテストモード信号ＴＭ及びＰＲＥＣ信号にしたがってロウアドレスＩＡＤＤＴｘを出力するロウアドレスプリラッチ回路１１を有する構成である。
【００５１】
本実施例のコマンドデコーダ１０は、従来のコマンドデコーダと同様に制御信号ＥＸＡＬ，ＲＷＣＭＤを生成すると共に、ＰＲＥコマンドの入力時に１パルス信号であるＰＲＥＣ信号を生成し、半導体記憶装置をテストモードに設定するためのＭＲＳコマンドの入力時にテストモード信号ＴＭを生成する。ＭＲＳコマンドは、半導体記憶装置の通常動作時で用いられる制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢの組み合わせ（ＰＲＥ，ＡＣＴ，ＲＥＡＤ，ＷＲＩＴＥ等）以外の設定で入力される試験用コマンドである。その他の構成は従来の半導体記憶装置と同様であるため、その説明は省略する。なお、図１では、コマンドデコーダ１０に入力されるタイミング信号ＩＣＬＫ３を、図１２に示した従来の半導体記憶装置と同様に、内部クロックＩＣＬＫ１，ＩＣＬＫ２から論理和ゲートを用いて生成する構成を示しているが、メモリ試験装置がｔＲＣＤの短縮化に必要な高速なパルス信号を生成できる場合は、コマンドデコーダ１０に対して内部クロックＩＣＬＫ１あるいはクロックＩＣＬＫ２を直接入力する構成であってもよい。
【００５２】
図２に示すように、ロウアドレスプリラッチ回路１１は、テストモード信号ＴＭを反転するインバータ２０と、インバータ２０の出力信号とＰＲＥＣ信号の論理和を出力する論理和ゲート２１と、論理和ゲート２１の出力信号を反転するインバータ２２と、インバータ２２の出力信号を反転するインバータ２３と、下位アドレス信号ＩＡＤＤｘｙが入力され、インバータ２２，２３の出力信号により導通／非導通が制御されるトランスファーゲート２４と、トランスファーゲート２４から出力される下位アドレス信号ＩＡＤＤｘを保持するインバータ２５，２６と、インバータ２５から出力される信号を反転し、ロウアドレス信号ＩＡＤＤＴｘとして出力するインバータ２７とを有する構成である。
【００５３】
このような構成では、テストモード信号ＴＭが“Ｈｉｇｈ”の時、ＰＲＥＣ信号が“Ｈｉｇｈ”になると、トランスファーゲート２５が導通して下位アドレス信号ＩＡＤＤｘｙがインバータ２５，２６に出力され、インバータ２５，２６で保持する値が更新される。また、ＰＲＥＣ信号が“Ｌｏｗ”になると、トランスファーゲート２４が非導通となり、トランスファーゲート２４が非導通になる直前にインバータ２５，２６で保持された値で維持される。一方、テストモード信号ＴＭが“Ｌｏｗ”になると、ＰＲＥＣ信号に関係なくトランスファーゲート２４が非導通となり、トランスファーゲート２４が非導通になる直前にインバータ２５，２６で保持された値でそのまま維持される。
【００５４】
図３に示すように、ロウアドレスラッチ回路７は、制御信号ＥＸＡＬＴ０を反転するインバータ２８と、制御信号ＥＸＡＬＴ１を反転するインバータ２９と、ロウアドレスプリラッチ回路１１から出力されたロウアドレス信号ＩＡＤＤＴｘが入力され、制御信号ＥＸＡＬＴ０にしたがって導通／非導通が制御されるトランスファーゲート３０と、ロウアドレス信号ＩＡＤＤＴｘが入力され、制御信号ＥＸＡＬＴ１にしたがって導通／非導通が制御されるトランスファーゲート３１と、トランスファーゲート３０から出力された信号を保持するインバータ３２，３３と、トランスファーゲート３１から出力された信号を保持するインバータ３５，３６と、インバータ３２から出力される信号を反転し、ロウアドレス信号ＸＡＤＤ０ｘとして出力するインバータ３４と、インバータ３５から出力される信号を反転し、ロウアドレス信号ＸＡＤＤ１ｘとして出力するインバータ３７とを有する構成である。
【００５５】
このような構成では、制御信号ＥＸＡＬＴ０、ＥＸＡＬＴ１が“Ｈｉｇｈ”のとき、ロウアドレス信号ＸＡＤＤ０ｘ、ＸＡＤＤ１ｘが更新され、制御信号ＥＸＡＬＴ０、ＥＸＡＬＴ１が“Ｌｏｗ”のとき、ロウアドレス信号ＸＡＤＤ０ｘ、ＸＡＤＤ１ｘの値がそれぞれ保持される。
【００５６】
図４に示すように、カラムアドレスラッチ回路８は、制御信号ＲＷＣＭＤ０を反転するインバータ３８と、制御信号ＲＷＣＭＤ１を反転するインバータ３９と、下位アドレス信号ＩＡＤＤｘｙが入力され、制御信号ＲＷＣＭＤ０にしたがって導通／非導通が制御されるトランスファーゲート４０と、下位アドレス信号ＩＡＤＤｘｙが入力され、制御信号ＲＷＣＭＤ１にしたがって導通／非導通が制御されるトランスファーゲート４１と、トランスファーゲート４０から出力された信号を保持するインバータ４２，４３と、トランスファーゲート４１から出力された信号を保持するインバータ４５，４６と、インバータ４２から出力される信号を反転し、カラムアドレス信号ＹＡＤＤ０ｙとして出力するインバータ４４と、インバータ４５から出力される信号を反転し、カラムアドレス信号ＹＡＤＤ１ｙとして出力するインバータ４７とを有する構成である。
【００５７】
このような構成では、制御信号ＲＷＣＭＤ０、ＲＷＣＭＤ１が“Ｈｉｇｈ”のとき、カラムアドレス信号ＹＡＤＤ０ｙ、ＹＡＤＤ１ｙが更新され、制御信号ＲＷＣＭＤ０、ＲＷＣＭＤ１が“Ｌｏｗ”のとき、カラムアドレス信号ＹＡＤＤ０ｙ、ＹＡＤＤ１ｙの値がそれぞれ保持される。
【００５８】
次に、第１実施例の半導体記憶装置のｔＲＣＤ試験時の動作について図５を参照して説明する。
【００５９】
図５は本発明の半導体記憶装置の第１実施例のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【００６０】
図５に示すように、第１実施例の半導体記憶装置に対してｔＲＣＤ試験を実施する場合、まず、制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢを用いて被試験対象の半導体記憶装置にＭＲＳコマンドを入力する。また、アドレス信号ＡＤＤとして所定のコードＴＭＡＤＤを入力する。このとき、コマンドデコーダ１０からはタイミング信号ＩＣＬＫ３の最初のパルスの立ち上がりに同期してテストモード信号ＴＭとして“Ｈｉｇｈ”が出力される。なお、テストモード信号ＴＭは、半導体記憶装置に対する電源供給が停止した場合、あるいは所定のコマンドが入力された場合に“Ｌｏｗ”へ切り替わる。
【００６１】
次に、半導体記憶装置にＰＲＥコマンドを入力し、選択されたバンクのバンクアドレスＰＲＥＢＡ＿０と次のＡＣＴコマンド時に必要なバンクアドレスを除くロウアドレスＸＡＤＤ＿１とをそれぞれ入力する。図５では、ＰＲＥコマンドの入力タイミングでバンク１が選択され、次のＡＣＴコマンドの入力タイミングでバンク０が選択される様子を示している。ＰＲＥコマンドの入力タイミングでバンク１が選択されると、ＢＡ０は“Ｌｏｗ”、ＢＡ１は“Ｈｉｇｈ”となる。また、コマンドデコーダ１０からはタイミング信号ＩＣＬＫ３の２つめのパルスに同期してＰＲＥＣ信号が出力され、ロウアドレスプリラッチ回路１１から出力信号ＩＡＤＤＴｘとしてＸＡＤＤ＿１が出力される。
【００６２】
次に、半導体記憶装置にＡＣＴコマンドを入力する。このとき、コマンドデコーダ１０からはタイミング信号ＩＣＬＫ３の３つめのパルスに同期して制御信号ＥＸＡＬが出力される。本実施例では、ＰＲＥコマンドを入力してからＡＣＴコマンドを入力するまでに、アドレス信号ＡＤＤをロウアドレスからカラムアドレスへ切り替えておく。すなわち、ＰＲＥコマンドの入力が完了したらアドレス信号ＡＤＤとしてカラムバンクアドレスＹＢＡ＿１、及びカラムアドレスＹＡＤＤ＿１をそれぞれ入力する。
【００６３】
図５は、ＡＣＴコマンド及びＲＥＡＤ（またはＷＲＩＴＥ）コマンドの入力タイミングでバンク０が選択される例であるため、ＡＣＴコマンドの入力タイミングで制御信号ＥＸＡＬＴ０が出力される。このとき、ロウアドレスプリラッチ選択回路１１ではロウアドレスＸＡＤＤＴ＿１が保持されているため、出力信号ＸＡＤＤ０ｘとしてＩＸＡＤＤ０＿１が出力される。
【００６４】
続いて、半導体記憶装置にＲＥＡＤ（またはＷＲＩＴＥ）コマンドを入力する。このとき、コマンドデコーダ１０からはタイミング信号ＩＣＬＫ３の４つめのパルスに同期して制御信号ＲＷＣＭＤが出力される。本実施例では、ＲＥＡＤ（またはＷＲＩＴＥ）コマンド入力時に、アドレス信号ＡＤＤとして、既にカラムバンクアドレスＹＢＡ＿１、カラムアドレスＹＡＤＤ＿１が入力されているため、制御信号ＲＷＣＭＤの出力に同期してカラムアドレスラッチ回路からＹＡＤＤ＿１のラッチ信号であるバンク０のカラムアドレスＩＹＡＤＤ０＿１が出力される。
【００６５】
なお、図５ではＡＣＴコマンド入力時に設定するバンクアドレスと、ＲＥＡＤ（またはＷＲＩＴＥ）コマンド入力時に設定するバンクアドレスとがそれぞれＹＢＡ＿１であるが、ｔＲＣＤ試験において、ＡＣＴコマンド及びＲＥＡＤ（またはＷＲＩＴＥ）コマンド入力時に同じバンクを選択すれば問題が発生することはない。
【００６６】
第１実施例の半導体記憶装置の構成によれば、ロウアドレスからカラムアドレスへの切り替えをＰＲＥコマンド入力とＡＣＴコマンド入力の間で行うことができるため、ｔＲＣＤ試験のためにＡＣＴコマンドとＲＥＡＤ（またはＷＲＩＴＥ）コマンドの入力タイミングを短くしても、この間でアドレス信号ＡＤＤをロウアドレスからカラムアドレスへ切り替える必要はない。
【００６７】
したがって、アドレス信号ＡＤＤのセットアップ時間（ｔＳ１，ｔＳ２）、アドレス信号ＡＤＤのホールド時間（ｔＨ１，ｔＨ２）及びアドレス信号ＡＤＤを切り替えるための時間（ｔＬ１）をそれぞれ十分に確保することが可能であるため、高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を実施できる。
【００６８】
（第２実施例）
図６は本発明の半導体記憶装置の第２実施例の構成を示すブロック図であり、図７は図６に示したコマンド選択回路の一構成例を示す回路図である。
【００６９】
図６に示すように、第２実施例の半導体記憶装置は、図１２に示した従来の半導体記憶装置に加えて、制御コマンド（ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢ）及びタイミング信号ＩＣＬＫ３が入力され、タイミング信号ＩＣＬＫ３に同期して１パルス信号である制御信号ＥＸＡＬＰ出力する第２のコマンドデコーダ５１と、コマンドデコーダ（第１のコマンドデコーダ）５０で生成された制御信号ＥＸＡＬ及び第２のコマンドデコーダ５１で生成された制御信号ＥＸＡＬＰが入力され、第１のコマンドデコーダ５０で生成されたテストモード信号ＴＭにしたがっていずれか一方を出力するコマンド選択回路５２とを有する構成である。
【００７０】
本実施例のコマンドデコーダ（第１のコマンドデコーダ）５０は、従来のコマンドデコーダと同様に制御信号ＥＸＡＬ，ＲＷＣＭＤを生成すると共に、第１実施例と同様に半導体記憶装置をテストモードに設定するためのＭＲＳコマンドの入力時にテストモード信号ＴＭを生成する。第２のコマンドデコーダ５１はＰＡＣＴコマンドの入力時に制御信号ＥＸＡＬＰを出力する。ＭＲＳコマンド及びＰＡＣＴコマンドは半導体記憶装置の通常動作時で用いられる制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢの組み合わせ以外の設定で入力される試験用コマンドである。その他の構成は従来の半導体記憶装置と同様であるため、その説明は省略する。
【００７１】
なお、図６では、第１のコマンドデコーダ５０及び第２のコマンドデコーダ５１に入力されるタイミング信号ＩＣＬＫ３を、図１２に示した従来の半導体記憶装置と同様に、内部クロックＩＣＬＫ１，ＩＣＬＫ２から論理和ゲートを用いて生成する構成を示しているが、メモリ試験装置がｔＲＣＤの短縮化に必要な高速なパルス信号を生成できる場合は、第１のコマンドデコーダ５０及び第２のコマンドデコーダ５１に対して内部クロックＩＣＬＫ１あるいはクロックＩＣＬＫ２を直接入力する構成であってもよい。また、第１のコマンドデコーダと第２のコマンドデコーダは、必ずしも別々に構成される必要はなく、１つのコマンドデコーダで構成してもよい。
【００７２】
図７に示すように、コマンド選択回路５２は、テストモード信号ＴＭを反転するインバータ７０と、制御信号ＥＸＡＬが入力され、テストモード信号ＴＭにより導通／非導通が制御されるトランスファーゲート７１と、制御信号ＥＸＡＬＰが入力され、テストモード信号ＴＭにより導通／非導通が制御されるトランスファーゲート７２とを有する構成である。
【００７３】
このような構成では、テストモード信号ＴＭが“Ｈｉｇｈ”の時、トランスファーゲート７１が非導通となり、トランスファーゲート７２が導通するため、出力信号ＥＸＡＬＴとして制御信号ＥＸＡＬＰが出力される。一方、テストモード信号ＴＭが“Ｌｏｗ”の時、トランスファーゲート７１が導通し、トランスファーゲート７２が非導通となるため、出力信号ＥＸＡＬＴとして制御信号ＥＸＡＬが出力される。
【００７４】
次に、本実施例の半導体記憶装置のｔＲＣＤ試験時の動作について図８を参照して説明する。
【００７５】
図８は本発明の半導体記憶装置の第２実施例のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【００７６】
図８に示すように、第２実施例の半導体記憶装置のｔＲＣＤ試験を実施する場合、まず、制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢを用いて被試験対象の半導体記憶装置にＭＲＳコマンドを入力する。また、アドレス信号ＡＤＤとして所定のコードＴＭＡＤＤを入力する。このとき、第１のコマンドデコーダ５０からはタイミング信号ＩＣＬＫ３の最初のパルスに同期してテストモード信号ＴＭへ“Ｈｉｇｈ”が出力される。
【００７７】
次に、半導体記憶装置にＰＡＣＴコマンドを入力し、アクセスするバンクのバンクアドレスＸＢＡ＿１と該バンクアドレスを除くロウアドレスＸＡＤＤ＿１をそれぞれ入力する。図８では、ＰＡＣＴコマンドの入力タイミングでバンク０が選択される様子を示している。バンク０が選択されると、ＢＡ０は“Ｈｉｇｈ”、ＢＡ１は“Ｌｏｗ”となる。このとき、第２のコマンドデコーダ５１からはタイミング信号ＩＣＬＫ３の２つめのパルスに同期して制御信号ＥＸＡＬＰが出力され、コマンド選択回路５２からはテストモード信号ＴＭが“Ｈｉｇｈ”であるために出力信号ＥＸＡＬＴとして制御信号ＥＸＡＬＰが出力される。制御信号ＥＸＡＬＰが出力されると、ＢＡ０が“Ｈｉｇｈ”であるため、ロウアドレスラッチ回路からＸＡＤＤ＿１のラッチ信号であるバンク０のロウアドレスＩＸＡＤＤ０＿１が出力される。
【００７８】
次に、半導体記憶装置にＡＣＴコマンドを入力する。このとき、第１のコマンドデコーダ５０からはタイミング信号ＩＣＬＫ３の３つめのパルスに同期して制御信号ＥＸＡＬが出力される。本実施例では、テストモード信号ＴＭが“Ｈｉｇｈ”のとき、コマンド選択回路５２から制御信号ＥＸＡＬが出力されないため、ロウアドレスラッチ回路はロウアドレスのラッチを行わない。但し、ロウアドレスのラッチ処理を除くＡＣＴコマンドの処理はこのタイミングで実施される。
【００７９】
また、本実施例では、ＰＡＣＴコマンドを入力してからＡＣＴコマンドを入力するまでに、アドレス信号ＡＤＤをロウアドレスからカラムアドレスに切り替えておく。すなわち、ＰＡＣＴコマンドの入力が完了したらアドレス信号ＡＤＤとしてカラムバンクアドレスＹＢＡ＿１、及びカラムアドレスＹＡＤＤ＿１をそれぞれ入力する。
【００８０】
続いて、半導体記憶装置にＲＥＡＤ（またはＷＲＩＴＥ）コマンドを入力する。このとき、第１のコマンドデコーダ５０からはタイミング信号ＩＣＬＫ３の４つめのパルスに同期して制御信号ＲＷＣＭＤが出力される。
【００８１】
本実施例では、ＲＥＡＤ（またはＷＲＩＴＥ）コマンド入力時に、アドレス信号ＡＤＤとして、既にカラムバンクアドレスＹＢＡ＿１、カラムアドレスＹＡＤＤ＿１が入力されているため、制御信号ＲＷＣＭＤの出力に同期してカラムアドレスラッチ回路からＹＡＤＤ＿１のラッチ信号であるバンク０のカラムアドレスＩＹＡＤＤ０＿１が出力される。
【００８２】
なお、図８ではＲＥＡＤ（またはＷＲＩＴＥ）コマンドと同じタイミングでカラムアドレスを取り込む動作を示しているが、カラムアドレスはＡＣＴコマンドと同じタイミングで取り込んでもよい。
【００８３】
第２実施例の半導体記憶装置の構成によれば、ロウアドレスからカラムアドレスへの切り替えをＰＡＣＴコマンド入力とＡＣＴコマンド入力の間で行うことができるため、ｔＲＣＤ試験のためにＡＣＴコマンドとＲＥＡＤ（またはＷＲＩＴＥ）コマンドの入力タイミングを短くしても、この間でアドレス信号ＡＤＤをロウアドレスからカラムアドレスへ切り替える必要はない。
【００８４】
したがって、第１実施例と同様にアドレス信号ＡＤＤのセットアップ時間（ｔＳ１，ｔＳ２）、アドレス信号ＡＤＤのホールド時間（ｔＨ１，ｔＨ２）及びアドレス信号ＡＤＤを切り替えるための時間（ｔＬ１）をそれぞれ十分に確保することが可能であるため、高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を実施できる。
【００８５】
（第３実施例）
図９は本発明の半導体記憶装置の第３実施例の構成を示すブロック図である。
【００８６】
第３実施例の半導体記憶装置は、コマンド選択回路の構成が第２実施例と異なり、第１のコマンドデコーダからテストモード信号ＴＭが出力されない構成である。その他の構成は第２実施例と同様であるため、その説明は省略する。
【００８７】
図９に示すように、第３実施例の半導体記憶装置が有するコマンド選択回路は、第１のコマンドデコーダから出力される制御信号ＥＸＡＬと第２のコマンドデコーダから出力される制御信号ＥＸＡＬＰの論理和を出力する論理和ゲート８０と、論理和ゲートの出力信号を反転するインバータ８１と、制御信号ＥＸＡＬがセット端子（Ｓ）に供給され、制御信号ＥＸＡＬＰがリセット端子（Ｒ）に供給され、例えば、ＰＯＮ信号がＲＲ端子に供給されるフリップフロップ（Ｆ／Ｆ）８２と、フリップフロップ８２の出力信号を所定の時間だけ遅延させる遅延回路８３と、遅延回路８３の出力信号を反転させるインバータ８４と、インバータ８１の出力信号が入力され、遅延素子８３の出力信号により導通／非導通が制御されるトランスファーゲート８５とを有する構成である。なお、ＰＯＮ信号は、パワーオン時に所定の時間だけ“Ｈｉｇｈ”が出力される信号である。また、フリップフロップ８２は、例えば、互いに出力を入力に帰還させた２つのＮＯＲゲートで構成することができる。
【００８８】
このような構成では、フリップフロップ８２のセット端子に制御信号ＥＸＡＬＰが入力されると出力端子Ｏに“Ｈｉｇｈ”が出力され、その後、リセット端子に制御信号ＥＸＡＬが入力されると出力端子Ｏに“Ｌｏｗ”が出力される。また、ＲＲ端子にＰＯＮ信号が入力されると出力端子Ｏが“Ｌｏｗ”に初期化される。フリップフロップ８２の出力信号は遅延回路８３により遅延された後、トランスファーゲート８５に供給される。トランスファーゲート８５には、制御信号ＥＸＡＬと制御信号ＥＸＡＬＰの論理和結果が入力され、制御信号ＥＸＡＬＰの入力から所定時間経過後に非導通にされ、制御信号ＥＸＡＬの入力から所定時間経過後に導通される。
【００８９】
次に、本実施例の半導体記憶装置のｔＲＣＤ試験時の動作について図１０を参照して説明する。
【００９０】
図１０は本発明の半導体記憶装置の第３実施例のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【００９１】
図１０に示すように、第３実施例の半導体記憶装置のｔＲＣＤ試験を実施する場合、まず、制御コマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢを用いて被試験対象の半導体記憶装置にＰＡＣＴコマンドを入力する。また、ＰＡＣＴコマンドの入力と共に、アクセスするバンクのバンクアドレスＸＢＡ＿１及び該バンクアドレスを除くロウアドレスＸＡＤＤ＿１をそれぞれ入力する。図１０では、ＰＡＣＴコマンドの入力タイミングでバンク０が選択される様子を示している。バンク０が選択されると、ＢＡ０は“Ｈｉｇｈ”、ＢＡ１は“Ｌｏｗ”となる。また、第２のコマンドデコーダからはタイミング信号ＩＣＬＫ３の最初のパルスに同期して制御信号ＥＸＡＬＰが出力される。このとき、コマンド選択回路は初期状態であり、ＴＭ１が“Ｌｏｗ”であることから、トランスファーゲート８５が導通し、出力信号ＥＸＡＬＴとして制御信号ＥＸＡＬＰを出力する。
【００９２】
制御信号ＥＸＡＬＰが出力されると、ＢＡ０が“Ｈｉｇｈ”であるため、ロウアドレスラッチ回路からＸＡＤＤ＿１のラッチ信号であるバンク０のロウアドレスＩＸＡＤＤ０＿１が出力される。
【００９３】
次に、半導体記憶装置にＡＣＴコマンドを入力する。このとき、第１のコマンドデコーダからはタイミング信号ＩＣＬＫ３の２つめのパルスに同期して制御信号ＥＸＡＬが出力される。
【００９４】
本実施例では、制御信号ＥＸＡＬＰの入力から所定時間経過後にコマンド選択回路のトランスファーゲート８５が非導通になるため、コマンド選択回路からは制御信号ＥＸＡＬが出力されず、ロウアドレスラッチ回路はロウアドレスのラッチを行わない。但し、ロウアドレスのラッチ処理を除くＡＣＴコマンドの処理はこのタイミングで実施される。コマンド選択回路のトランスファーゲート８５は、制御信号ＥＸＡＬが入力されてから所定時間経過後に導通して初期状態に戻る。
【００９５】
また、本実施例では、ＰＡＣＴコマンドを入力してからＡＣＴコマンドを入力するまでにアドレス信号ＡＤＤをロウアドレスからカラムアドレスへ切り替えておく。すなわち、ＰＡＣＴコマンドの入力が完了したらアドレス信号ＡＤＤとしてカラムバンクアドレスＹＢＡ＿１、及びカラムアドレスＹＡＤＤ＿１をそれぞれ入力する。
【００９６】
続いて、半導体記憶装置にＲＥＡＤ（またはＷＲＩＴＥ）コマンドを入力する。このとき、第１のコマンドデコーダからはタイミング信号ＩＣＬＫ３の３つめのパルスに同期して制御信号ＲＷＣＭＤが出力される。
【００９７】
本実施例では、ＲＥＡＤ（またはＷＲＩＴＥ）コマンド入力時に、アドレス信号ＡＤＤとして、既にカラムバンクアドレスＹＢＡ＿１、カラムアドレスＹＡＤＤ＿１が入力されているため、制御信号ＲＷＣＭＤの出力に同期してカラムアドレスラッチ回路からＹＡＤＤ＿１のラッチ信号であるバンク０のカラムアドレスＩＹＡＤＤ０＿１が出力される。
【００９８】
なお、図１０ではＲＥＡＤ（またはＷＲＩＴＥ）コマンドと同じタイミングでカラムアドレスを取り込む動作を示しているが、カラムアドレスはＡＣＴコマンドと同じタイミングで取り込んでもよい。
【００９９】
第３実施例の半導体記憶装置の構成によれば、ロウアドレスからカラムアドレスへの切り替えをＰＡＣＴコマンド入力とＡＣＴコマンド入力の間で行うことができるため、ｔＲＣＤ試験のためにＡＣＴコマンドとＲＥＡＤ（またはＷＲＩＴＥ）コマンドの入力タイミングを短くしても、この間でアドレス信号ＡＤＤをロウアドレスからカラムアドレスへ切り替える必要はない。
【０１００】
したがって、第１実施例及び第２実施例と同様にアドレス信号ＡＤＤのセットアップ時間（ｔＳ１，ｔＳ２）、アドレス信号ＡＤＤのホールド時間（ｔＨ１，ｔＨ２）及びアドレス信号ＡＤＤを切り替えるための時間（ｔＬ１）をそれぞれ十分に確保することが可能であるため、高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を実施できる。
【０１０１】
さらに、第１実施例及び第２実施例のように、被試験対象の半導体記憶装置をテストモードに設定する必要がないため、メモリ試験装置からテストモードに設定するためのＭＲＳコマンドを入力する必要が無くなる。よって、メモリ試験装置の処理が軽減される。但し、第２実施例の半導体記憶装置よりもコマンド選択回路の構成が複雑になる。
【０１０２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【０１０３】
ロウアドレスからカラムアドレスへの切り替えをプリチャージコマンド入力とアクティブコマンド入力の間、あるいはＰＡＣＴコマンド入力とアクティブコマンド入力の間で行うことができるため、ｔＲＣＤ試験のためにアクティブコマンドとリードコマンドまたはライトコマンドの入力タイミングを短くしても、この間でアドレス信号をロウアドレスからカラムアドレスへ切り替える必要はない。
【０１０４】
したがって、アドレス信号のセットアップ時間、アドレス信号のホールド時間及びアドレス信号を切り替えるための時間をそれぞれ十分に確保することが可能であるため、高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を実施できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１実施例の構成を示すブロック図である。
【図２】図１に示したロウアドレスプリラッチ回路の一構成例を示す回路図である。
【図３】図１に示したロウアドレスラッチ回路の一構成例を示す回路図である。
【図４】図１に示したカラムアドレスラッチ回路の構成を示す回路図である。
【図５】本発明の半導体記憶装置の第１実施例のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【図６】本発明の半導体記憶装置の第２実施例の構成を示すブロック図である。
【図７】図６に示したコマンド選択回路の一構成例を示す回路図である。
【図８】本発明の半導体記憶装置の第２実施例のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【図９】本発明の半導体記憶装置の第３実施例の構成を示すブロック図である。
【図１０】本発明の半導体記憶装置の第３実施例のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【図１１】半導体記憶装置の一構成例を示すブロック図である。
【図１２】従来の半導体記憶装置が有するｔＲＣＤ試験で用いる要部の構成を示すブロック図である。
【図１３】図１２に示した半導体記憶装置のｔＲＣＤ試験時の動作を示すタイミングチャートである。
【図１４】図１２に示したクロックＣＬＫ１、クロックＣＬＫ２、タイミング信号ＩＣＬＫ３、及びアドレスＡＤＤのタイミングを示すタイミングチャートである。
【符号の説明】
１０    コマンドデコーダ
１１    ロウアドレスプリラッチ回路
２０、２２、２３、２５〜２７、２８、２９、３２〜３７、３８、３９、４２〜４７、７０、８１、８４    インバータ
２１、８０    論理和ゲート
３０、３１、４０、４１、７１、７２、８５    トランスファーゲート
５０    第１のコマンドデコーダ
５１    第２のコマンドデコーダ
５２    コマンド選択回路
８２    フリップフロップ
８３    遅延回路
【図１】
0003792602.tif 000002
【図２】
0003792602.tif 000003
【図３】
0003792602.tif 000004
【図４】
0003792602.tif 000005
【図５】
0003792602.tif 000006
【図６】
0003792602.tif 000007
【図７】
0003792602.tif 000008
【図８】
0003792602.tif 000009
【図９】
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【図１０】
0003792602.tif 000011
【図１１】
0003792602.tif 000012
【図１２】
0003792602.tif 000013
【図１３】
0003792602.tif 000014
【図１４】
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