(57)【特許請求の範囲】
【請求項１】
縦続接続された全域通過型の２つの移相回路と、後段の前記移相回路から出力された帰還信号と入力信号とを加算して前段の前記移相回路に入力する加算回路とを含んでおり、前記入力信号の中から所定の周波数成分のみを抽出する同調回路と、
前記同調回路の出力と所定の基準周波数信号との位相を比較して前記同調回路に対してＰＬＬ制御を行うＰＬＬ制御回路と、
前記同調回路に前記所定の周波数近傍の周波数を有する信号が入力されたときに、前記同調回路の入出力信号間の位相差に基づいて、前記同調回路の同調周波数を前記同調回路の入力信号の周波数に一致させる周波数制御回路と、
前記同調回路の同調周波数を設定する際は、前記同調回路内に形成される帰還ループのループゲインを所定値以上に設定して前記同調回路を発振させた状態で前記ＰＬＬ制御回路によるＰＬＬ制御を行わせ、前記同調回路の同調周波数が設定された後は、前記ループゲインを前記所定値未満に設定して前記周波数制御回路により前記入力信号の中から前記同調周波数成分のみを抽出させる同調制御回路とを備えることを特徴とする同調制御方式。
【請求項２】
請求項１において、
前記同調制御回路は、前記同調回路の同調周波数を設定する際は前記同調回路への前記入力信号の入力を遮断し、前記同調回路の同調周波数が設定された後は、前記入力信号を前記同調回路に入力する入力切換手段を備えることを特徴とする同調制御方式。
【請求項３】
請求項１または２において、
前記周波数制御回路は、前記同調回路の同調周波数を設定する際は前記ＰＬＬ制御回路の出力に応じた信号を出力し、前記同調回路の同調周波数が設定された後は前記同調回路の入出力信号間の位相差に応じた信号を出力することを特徴とする同調制御方式。
【請求項４】
請求項３において、
前記同調制御回路は、前記ＰＬＬ制御回路による位相比較結果に基づいて前記同調回路の同調周波数が設定されたか否かを判断することを特徴とする同調制御方式。
【請求項５】
請求項１または２において、
前記ＰＬＬ制御回路は、
前記同調回路の出力と前記基準周波数信号との周波数比較を行う位相比較器と、
前記位相比較器による比較結果に応じた電圧を出力するチャージポンプと、
前記チャージポンプの出力から高周波成分を除去して制御信号を生成し、この制御信号を前記同調回路に印加するローパスフィルタとを備え、
前記周波数制御回路は、
前記同調回路の出力信号に同期した参照信号に基づいて前記同調回路の入力信号に対して同期整流を行う同期整流回路と、
前記同期整流回路の出力に基づいて、前記同調回路の入出力信号間の位相差に対応したパルス幅を有する信号を出力するパルス変換回路と、
前記同調回路の入出力信号のいずれか一方に基づいて、前記位相差の極性を判断する極性判別回路と、
前記極性判別回路による判断結果に基づいて、前記パルス変換回路の出力信号を通過させあるいは遮断する２つの開閉手段とを備え、
前記同調制御回路は、前記同調回路の同調周波数を設定する際は、前記位相比較器による比較結果に応じた電圧を前記チャージポンプに供給し、前記同調回路の同調周波数が設定された後は、前記２つの開閉手段の出力を前記チャージポンプに供給することを特徴とする同調制御方式。
【請求項６】
請求項５において、
前記２つの移相回路のいずれか一方は、差動増幅器と、前記制御信号によって時定数が変更可能なＣＲ回路あるいはＬＲ回路からなる直列回路とを含んで構成され、
前記同調回路は、前記２つの移相回路のいずれかの出力を同調信号として出力することを特徴とする同調制御方式。
【請求項７】
請求項６において、
前記縦続接続された２つの移相回路の少なくとも一方は、前記差動増幅器の反転入力端子に一方端が接続され他方端が前記直列回路に接続された第１の抵抗と、前記差動増幅器の出力端子と反転入力端子との間に接続された第２の抵抗とを有しており、前記第１の抵抗を介して前記差動増幅器の反転入力端子に交流信号を入力し、前記直列回路内のキャパシタあるいはインダクタと抵抗との接続部を前記差動増幅器の非反転入力端子に接続したことを特徴とする同調制御方式。
【請求項８】
請求項６において、
前記縦続接続された２つの移相回路の少なくとも一方は、前記差動増幅器の反転入力端子に一方端が接続され他方端が前記直列回路に接続された第１の抵抗と、前記差動増幅器の出力端子に接続された第１の分圧回路と、前記第１の分圧回路の出力端と前記差動増幅器の反転入力端子との間に接続された第２の抵抗とを有しており、前記直列回路内のキャパシタあるいはインダクタと抵抗との接続部を前記差動増幅器の非反転入力端子に接続したことを特徴とする同調制御方式。
【請求項９】
請求項６において、
前記縦続接続された２つの移相回路の少なくとも一方は、前記差動増幅器の反転入力端子に一方端が接続され他方端が前記直列回路に接続された第１の抵抗と、前記差動増幅器の出力端子と反転入力端子との間に接続された第２の抵抗と、一方端が前記差動増幅器の反転入力端子に接続され他方端が接地された第３の抵抗とを有しており、前記第１の抵抗を介して前記差動増幅器の反転入力端子に交流信号を入力し、前記直列回路内のキャパシタあるいはインダクタと抵抗との接続部を前記差動増幅器の非反転入力端子に接続したことを特徴とする同調制御方式。
【請求項１０】
請求項６において、
前記縦続接続された２つの移相回路の少なくとも一方は、抵抗値がほぼ等しい第１および第２の抵抗により構成される第１の分圧回路を有しており、前記第１の分圧回路の出力端子の電位と前記直列回路内のキャパシタあるいはインダクタと抵抗との接続部の電位との電位差を前記差動増幅器により所定の増幅度で増幅して出力することを特徴とする同調制御方式。
【請求項１１】
請求項６〜１０のいずれかにおいて、
前記同調回路は、前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入されて入力信号の位相を変えずに出力する非反転回路を備えており、前記縦続接続された２つの移相回路を合わせた位相シフト量の合計が３６０°となる周波数近傍の周波数で同調動作を行うことを特徴とする同調制御方式。
【請求項１２】
請求項６〜１０のいずれかにおいて、
前記同調回路は、前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入されて入力信号の位相を反転して出力する位相反転回路を備えており、前記縦続接続された２つの移相回路を合わせた位相シフト量の合計が１８０°となる周波数近傍の周波数で同調動作を行うことを特徴とする同調制御方式。
【請求項１３】
請求項６〜１０のいずれかにおいて、
前記帰還ループの一部に第２の分圧回路を挿入し、
前記同調回路は、前記第２の分圧回路に入力される交流信号を同調信号として出力することを特徴とする同調制御方式。
【請求項１４】
請求項５において、
前記２つの移相回路のいずれか一方は、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、ＣＲ回路あるいはＬＲ回路からなり前記制御信号によって時定数が変更可能な直列回路と、前記変換手段によって変換された一方の交流信号を前記直列回路の一方端を介して、他方の交流信号を前記直列回路の他方端を介して合成する合成手段とを有しており、
前記同調回路は、入力された交流信号の位相を変えずに増幅して出力する非反転回路を有しており、前記２つの移相回路と前記非反転回路とを所定の順序で縦続接続して位相シフト量の合計が３６０°となる周波数近傍の周波数で同調動作を行うことを特徴とする同調制御方式。
【請求項１５】
請求項１４において、
前記縦続接続された２つの移相回路および前記非反転回路によって形成される帰還ループの一部に分圧回路を挿入し、
前記同調回路は、前記分圧回路に入力される交流信号を同調信号として出力することを特徴とする同調制御方式。
【請求項１６】
請求項５において、
前記２つの移相回路のいずれか一方は、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、ＣＲ回路あるいはＬＲ回路からなり前記制御信号によって時定数が変更可能な直列回路と、前記変換手段によって変換された一方の交流信号を前記直列回路の一方端を介して、他方の交流信号を前記直列回路の他方端を介して合成する合成手段とを有しており、
前記同調回路は、入力された交流信号の位相を反転増幅して出力する位相反転回路を有しており、前記２つの移相回路と前記位相反転回路とを所定の順序で縦続接続して前記２つの移相回路の位相シフト量の合計が１８０°となる周波数近傍の周波数で同調動作を行うことを特徴とする同調制御方式。
【請求項１７】
請求項１６において、
前記縦続接続された２つの移相回路および前記位相反転回路によって形成される帰還ループの一部に分圧回路を挿入し、
前記同調回路は、前記分圧回路に入力される交流信号を同調信号として出力することを特徴とする同調制御方式。
【請求項１８】
請求項１〜１７のいずれかにおいて、
構成部品を半導体基板上に一体形成したことを特徴とする同調制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所望の周波数成分のみを抽出する同調制御方式に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
能動素子やリアクタンス素子を用いた各種の同調増幅器が提案され実用化されている。例えばＬＣ共振を利用した従来の同調増幅器は、同調周波数を調整するとＬＣ回路に依存するＱと利得が変化し、最大減衰量を調整すると同調周波数や同調周波数での利得が変化する。
【０００３】
このように、従来の同調増幅器においては、同調周波数、同調周波数における利得、最大減衰量を互いに干渉しあうことなく調整することは極めて困難であった。また、同調周波数および最大減衰量を調整し得る同調増幅器を集積回路によって形成することも困難であった。
【０００４】
また、同調増幅器に含まれるインダクタ以外の構成部品を半導体基板上に形成したとしても、抵抗やキャパシタの各素子定数が製造ロット毎にばらつくため、所望の同調周波数を得ることは難しく、実用的でなかった。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は集積化に適しており、集積化した場合であっても所望の同調周波数に容易に合わせることができる同調制御方式を提供することにある。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の同調制御方式は、同調回路に対してＰＬＬ制御を行うＰＬＬ制御回路と、同調回路の同調周波数を同調回路の入力信号の周波数に一致させる周波数制御回路と、同調制御回路とを備える。同調制御回路は、同調回路に所望の同調周波数が安定に設定されていない場合には、同調回路内に形成される帰還ループのループゲインを所定値以上に設定して同調回路を発振させた状態でＰＬＬ制御回路によるＰＬＬ制御を行う。このため、同調回路には所望の同調周波数が迅速かつ精度よく設定される。一方、同調制御回路は、同調回路に所望の同調周波数が安定に設定された場合には、ループゲインを所定値未満に設定して同調回路の入力信号の中から同調周波数成分のみを抽出させる。このため、同調周波数の変動が抑制される。
【０００７】
請求項２の同調制御方式は、同調回路の同調周波数が設定された場合のみ同調回路に入力信号を入力すべく入力切換手段を設ける。
【０００８】
請求項３の同調制御方式は、ＰＬＬ制御回路の出力を周波数制御回路に入力し、同調回路の同調周波数を設定する際には、ＰＬＬ制御回路の出力に応じた信号を周波数制御回路から出力し、この信号によって同調回路は発振動作を行う。一方、同調回路の同調周波数が設定された後は、同調回路の入出力信号間の位相差に応じた信号を周波数制御回路から出力し、この信号によって同調回路は同調動作を行う。
【０００９】
請求項４の同調制御方式は、同調回路に所望の同調周波数が安定に設定されると、ＰＬＬ制御回路による位相比較結果が一致することに着目し、ＰＬＬ制御回路による位相比較結果に基づいて同調回路の同調周波数が設定されたか否かを判断する。
【００１０】
請求項５の同調制御方式は、同調回路の入出力間の位相差の極性に応じて、位相差に対応するパルス幅を有する信号を通過させあるいは遮断する２つの開閉手段を備える。そして、同調制御回路は、同調回路の同調周波数を設定する際には、位相比較器による比較結果に応じた電圧をチャージポンプに供給して同調回路に対してＰＬＬ制御を行い、同調回路の同調周波数が設定された後は、２つの開閉手段の出力をチャージポンプに供給して同調周波数を同調回路への入力信号の周波数に一致させる。
【００１１】
請求項６の同調制御方式は、差動増幅器と直列回路とをそれぞれ含む２つの移相回路を縦続接続して同調回路を構成する。
【００１２】
請求項７の同調制御方式は、差動増幅器の反転入力端子と直列回路との間に第１の抵抗を接続し、差動増幅器の出力端子と反転入力端子との間に第２の抵抗を接続する。第１および第２の抵抗の抵抗比を変更することで、同調信号の振幅調整が可能となる。
【００１３】
請求項８の同調制御方式は、差動増幅器の出力端子に第１の分圧回路を接続し、この分圧回路を介して後段の移相回路の出力を差動増幅器の入力側に帰還させる。分圧回路を設けることで、ループゲインを稼ぐことができる。
【００１４】
請求項９の同調制御方式は、差動増幅器の反転入力端子と直列回路との間に第１の抵抗を設け、差動増幅器の出力端子と反転入力端子との間に第２の抵抗を設け、差動増幅器の反転入力端子に接続され他方端が接地された第３の抵抗を設ける。第３の抵抗を設けるため、第１の抵抗と第２の抵抗との抵抗比を１以外にしても、同調出力の振幅変動を抑制できる。
【００１５】
請求項１０の同調制御方式は、分圧回路の出力端子の電位と直列回路内のキャパシタあるいはインダクタと抵抗との接続部の電位との電位差を差動増幅器で増幅して出力する。
【００１６】
請求項１１の同調制御方式は、縦続接続された２つの移相回路によって形成される帰還ループの一部に非反転回路を挿入する。移相回路を通過することによって損失が生じても非反転回路で利得を稼ぐことができる。
【００１７】
請求項１２の同調制御方式は、縦続接続された２つの移相回路によって形成される帰還ループの一部に位相反転回路を挿入する。移相回路を通過することによって損失が生じても位相反転回路で利得を稼ぐことができる。
【００１８】
請求項１３の同調制御方式は、２つの移相回路によって形成される帰還ループの一部に第２の分圧回路を接続し、第２の分圧回路に入力される交流信号を同調信号として出力する。第２の分圧回路の分圧比に応じて同調信号を増幅して出力できる。
【００１９】
請求項１４、１６の同調制御方式は、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段を移相回路内に含んでおり、変換手段は例えばトランジスタにより構成され、２つの移相回路のそれぞれは入力信号の周波数に応じて位相をシフトさせる。
【００２０】
請求項１５、１７の同調制御方式は、２つの移相回路と非反転回路によって形成される帰還ループの一部に分圧回路を挿入し、分圧回路に入力される交流信号を同調信号として出力する。分圧回路の分圧比に応じて同調出力の振幅を調整できる。
【００２１】
【発明の実施の形態】
以下、本発明の同調制御方式の一実施形態について、図面を参照しながら具体的に説明する。
【００２２】
〔Ａ．同調機構の全体構成および動作〕
本発明の同調制御方式は、同調回路に所望の同調周波数を設定すべく同調回路に対してＰＬＬ制御を行い、同調回路に所望の同調周波数が設定された後は、同調回路の入出力間の位相差を検出して同調周波数を入力信号の周波数に一致させるような制御を行うものである。
【００２３】
〔第１の実施形態〕
図１は、同調機構の第１の実施形態の構成を示すブロック図である。同図に示す同調機構は、同調回路１と、周波数制御回路２と、ＰＬＬ制御回路３と、同調検出回路４と、入力切換回路５とを含んで構成されている。
【００２４】
同調回路１は、後述するように２つの移相回路を含んでおり、２つの移相回路を合わせた位相シフト量は所定の周波数において３６０°に設定される。同調回路１内部にはＣＲ回路あるいはＬＲ回路からなる直列回路が設けられ、この直列回路の時定数はＰＬＬ制御回路３からの制御信号によって変更可能とされている。すなわち、ＰＬＬ制御回路３は、２つの移相回路を合わせた位相シフト量が３６０°となるように直列回路の時定数を変更制御し、これにより同調回路１は所定の周波数で発振動作を行う。この所定の周波数は、周波数制御回路２が同調動作を行うための同調周波数となる。
【００２５】
周波数制御回路２は、同調回路１の入力信号の周波数に同調周波数を一致させる同調動作を行う。具体的には、周波数制御回路２は、同調周波数と同調回路１の入力信号の周波数とのずれがなくなるように、上述した直列回路の時定数を変更制御する。
【００２６】
このように、周波数制御回路２とＰＬＬ制御回路３はいずれも同調回路１内の直列回路の時定数を変更制御しており、同調回路１が所定の周波数で安定に発振動作を行うための発振条件と、同調回路１が所定の周波数成分のみを抽出する同調動作を行うための同調条件とは同じである。
【００２７】
周波数制御回路２は、具体的には同期整流回路２１と制御信号生成回路２２を含んで構成され、同調回路１の出力信号を参照信号に用いて同調回路１の入力信号を同期整流し、同期整流した出力を後段の制御信号生成回路２２に供給する。
【００２８】
制御信号生成回路２２は、パルス変換回路２３、極性判別回路２４および電圧合成回路２５を含んで構成され、上述した同調回路１の入出力信号間の位相差を検出するとともに、この位相差の大小と極性を判別して、位相差を無くすべく制御信号を生成する。パルス変換回路２３は、同期整流回路２１から出力されたずれ（同調回路１の入出力信号間の位相のずれ）に相当する電圧成分が現れる時間間隔に対応したパルス幅を有するパルス列を出力する。極性判別回路２４は、同期整流回路２１から出力された位相のずれに相当する電圧成分が半波整流波形の前に現れるか後ろに現れるかによって、位相差の極性を判別する。この位相差の極性は、入力信号の周波数に対して（正確には入力信号の中から同調回路１を通すことにより取り出したい信号の周波数に対して）同調周波数が低いのか高いのかを示すものである。電圧合成回路２５は、パルス変換回路２３から出力される信号のパルス幅に応じた電圧を発生させるとともに、極性判別回路２４によって判別された位相差の極性に応じて、この発生した電圧を加算あるいは減算して電圧の合成を行い、合成後の電圧を制御信号として同調回路１に供給する。
【００２９】
ＰＬＬ制御回路３は、発振器（ＯＳＣ）３１、位相比較器（ＰＤ）３２、チャージポンプ（ＣＰ）３３およびローパスフィルタ（ＬＰＦ）３４を含んで構成され、同調回路１から出力された同調信号を所定の基準周波数信号と位相比較することにより同調回路１に対してＰＬＬ制御を行い、同調周波数の設定を行う。位相比較器３２は、入力端子および出力端子を２つずつ備えており、両入力端子に入力された信号の位相および周波数比較を行う。チャージポンプ３３は、内部にコンデンサを備えており、このコンデンサの充放電を位相比較器３２の２つの出力端から出力される２種類のパルス列に応じて行う。ローパスフィルタ３４は、チャージポンプ３３の出力から高周波成分を除去して直流成分のみを抽出し、この直流成分を同調周波数を設定するための制御信号として周波数制御回路２に供給する。発振器３は、一定に制御したい同調周波数と周波数が等しい基準周波数信号を発生する。発振器３の出力波形は、歪みの少ない正弦波である必要はなく矩形波あるいは歪んだ正弦波であってもよい。また、同調周波数の安定化を図る場合には、発振器３の構成を、水晶振動子を用いたＰＬＬ（位相同期ループ）構成とすることが好ましい。
【００３０】
図２は、ＰＬＬ構成の発振器３の一例を示す図である。同図に示す発振器３は、安定した周波数の基準信号ｆｒを発生する発振器（ＯＳＣ）３００と、この基準信号ｆｒと帰還信号の位相および周波数比較を行う位相比較器（ＰＤ）３０２と、位相比較器３０２による比較結果に応じて出力電圧が変化するチャージポンプ（ＣＰ）３０４と、チャージポンプ３０４の出力から高周波成分を除去するローパスフィルタ（ＬＰＦ）３０６と、ローパスフィルタ３０６の出力電圧に応じて発振周波数が制御される電圧制御型発振器（ＶＣＯ）３０８と、電圧制御型発振器３０８の出力に対して任意の分周比Ｎ（Ｎは整数）の分周動作を行う分周器３１０とを含んで構成されている。
【００３１】
発振器３００は、例えば水晶振動子に生じる微小振動を増幅して９ｋＨｚの基準信号ｆｒを発生させている。また、分周器３１０は、例えば外部からのデータ入力により分周比Ｎが任意に設定可能なプログラマブルカウンタによって構成されており、分周比Ｎを１ずつ連続的に変化させることができる。したがって、この分周器３１０の分周比Ｎを変化させたときに、電圧制御型発振器３０８からは９ｋＨｚ間隔のステップ状の基準周波数信号が出力される。発振器３００として電圧制御型の発振器を用いれば、同調周波数の変更が可能となる。
【００３２】
同調検出回路４は、ＰＬＬ制御を行って同調回路１の同調周波数が安定したか否かを示す信号（検出信号）を出力し、この検出信号は、同調回路１、ＰＬＬ制御回路３および入力切換回路５に入力される。同調検出回路４は、具体的には、位相比較器３２の２出力の位相を比較することで同調回路１に所望の同調周波数が設定されたか否かを判断する。例えば、位相比較器３２の２出力の位相が一致していれば、所望の同調周波数が設定されたと判断して検出信号の信号レベルをハイレベルにする。
【００３３】
次に、図１に示す同調機構の動作を説明する。同調機構を起動させた直後、あるいは同調周波数を切り換えた直後は、同調回路１に所望の同調周波数が設定されていないため、同調検出回路４から出力される検出信号は例えばローレベルになる。この検出信号は、同調回路１と入力切換回路５に入力され、入力切換回路５は同調回路１への入力信号の入力を遮断し、同調回路１は帰還ループのループゲインを１以上に設定する。ＰＬＬ制御回路３内の位相比較器３２は、同調回路１の出力信号と発振器３１の出力信号との位相および周波数を比較し、比較結果に応じた制御信号をチャージポンプ３３およびローパスフィルタ３４を介して周波数制御回路２に供給する。周波数制御回路２は、同調検出回路４からの検出信号がローレベルのときには、ＰＬＬ制御回路３の出力に応じた制御信号を同調回路１に供給する。
【００３４】
以上により、同調回路１は、発振器３１から出力される基準周波数信号と同一周波数で発振動作を行う。同調回路１が発振動作を行うための発振条件と、同調動作を行うための同調条件は基本的に同じであることから、同調回路１が安定に発振しているときの発振周波数は同調周波数と同じになる。
【００３５】
同調回路１が所望の周波数で安定して発振するようになると、同調検出回路４から出力される検出信号の信号レベルは反転して例えばハイレベルになる。これにより、ＰＬＬ制御回路３は一定レベルの信号を出力し、周波数制御回路２は同調回路１の入出力信号間の位相差に応じた制御信号を同調回路１に供給する。また、入力切換回路５は同調回路１に対して外部からの入力信号を入力し、同調回路１内部の帰還ループのループゲインは例えば１未満に設定される。これにより、同調回路１の入出力信号間の位相差がなくなるように、すなわち、同調周波数が常に入力信号の周波数に追従して一致するように制御される。
【００３６】
〔Ｂ．同調回路の詳細構成および動作〕
図２は、図１に示した同調回路１の詳細構成を示す回路図である。同図に示す同調回路１は、２つの移相回路１１０Ｃ、１３０Ｃと、後段の移相回路１３０Ｃの出力側に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４とを含んで構成されている。
【００３７】
なお、同調回路１の入力側に接続された入力切換回路５は例えばアナログスイッチで構成され、外部からの入力信号を同調回路１に入力するか否かを、同調検出回路４からの検出信号に応じて切り換える。
【００３８】
図３は、図２に示した前段の移相回路１１０Ｃの構成を抜き出して示した回路図である。同図に示す移相回路１１０Ｃは、差動増幅器の一種であるオペアンプ１１２と、入力端１２２に入力された交流信号の位相を所定量シフトさせてオペアンプ１１２の非反転入力端子に入力する可変抵抗１１６およびキャパシタ１１４と、入力端１２２とオペアンプ１１２の反転入力端子との間に挿入された抵抗１１８と、オペアンプ１１２の出力端子に接続されて分圧回路を構成する抵抗１２１および１２３と、この分圧回路の出力端子とオペアンプ１１２の反転入力端子との間に接続された抵抗１２０とを含んで構成されている。可変抵抗１１６は、外部からの制御電圧に応じて抵抗値が変更可能であり、例えばＦＥＴのチャネル抵抗を用いて形成され、図２に示す制御端子１９４を介して外部から供給される制御電圧をゲートに印加することにより抵抗値が設定される。
【００３９】
ここで、抵抗１１８と抵抗１２０の各抵抗値が等しいものとし、可変抵抗１１６の両端電圧をＶR1、キャパシタ１１４と抵抗１１８、１２０との各両端電圧をＶC1、入力電圧をＥi 、出力電圧をＥo とすると、入出力電圧の大きさと位相の関係は図４のベクトル図で表され、出力信号の振幅は周波数に関係なく入力信号の振幅と同じであって、位相シフト量は図４に示すφ1 で表される。
【００４０】
図５は、図２に示した後段の移相回路１３０Ｃの構成を抜き出して示したものである。同図に示す移相回路１３０Ｃは、差動増幅器の一種であるオペアンプ１３２と、入力端１４２に入力された交流信号の位相を所定量シフトさせてオペアンプ１３２の非反転入力端子に入力する抵抗１３６およびキャパシタ１３４と、入力端１４２とオペアンプ１３２の反転入力端子との間に挿入された抵抗１３８と、オペアンプ１３２の出力端子に接続されて分圧回路を構成する抵抗１４１および１４３と、この分圧回路の出力端子とオペアンプ１３２の反転入力端子との間に接続された抵抗１４０とを含んで構成されている。この移相回路１３０Ｃの基本的な構成は前段の移相回路１１０Ｃと同じであり、移相回路１３０Ｃ内のＣＲ回路を構成するキャパシタ１３４と抵抗１３６との接続順序は移相回路１１０Ｃ内のＣＲ回路を構成するキャパシタ１１４と可変抵抗１１６との接続順序と反対である。
【００４１】
したがって、キャパシタ１３４の両端電圧をＶC2、抵抗１３６の両端電圧をＶR2とすると、入出力電圧の大きさと位相との関係は図６のベクトル図で表され、出力信号の振幅は周波数に関係なく入力信号の振幅と同じであって、位相シフト量は図６に示すφ2 で表される。
【００４２】
このようにして、２つの移相回路１１０Ｃ、１３０Ｃのそれぞれにおいて位相が所定量シフトされ、２つの移相回路１１０Ｃ、１３０Ｃを合わせた位相シフト量の合計は所定の周波数において３６０°となる。
【００４３】
また、後段の移相回路１３０Ｃの出力側には図２に示すように分圧回路１６０が接続されており、分圧回路１６０を構成する抵抗１６４には可変抵抗１６６が並列接続されている。この可変抵抗１６６は例えばＦＥＴのチャネル抵抗により形成され、このＦＥＴのゲート端子には図１に示した同調検出回路４からの検出信号が入力される。
【００４４】
例えば、同調検出回路４からの検出信号がハイレベルになると、可変抵抗１６６の抵抗値が小さくなって帰還ループのループゲインは小さくなって１未満に設定される。この状態では、入力切換回路５が切り換わって同調回路１に入力信号が入力され、図２に示す同調回路１は２つの移相回路１１０Ｃ、１３０Ｃによる位相シフト量の合計が３６０°となる周波数成分のみを抽出する同調動作を行う。
【００４５】
一方、同調検出回路４からの検出信号がローレベルの場合には、可変抵抗１６６の抵抗値が大きくなって帰還ループのループゲインは大きくなって１以上になる。この状態では、入力切換回路５が切り換わって入力端子１９０への信号入力が遮断され、２つの移相回路１１０Ｃ、１３０Ｃを合わせた位相シフト量の合計が３６０°となる周波数で同調回路１は発振動作を行う。
【００４６】
このように、図１に示す同調機構は、所望の同調周波数が同調回路１に安定に設定されるまでは、同調回路１の帰還ループのループゲインを１以上に設定して同調回路１を発振させた状態でＰＬＬ制御を行うため、周波数設定を迅速かつ精度よく行うことができる。
【００４７】
また、同調回路１に所望の同調周波数が設定された後は、帰還ループのループゲインを１未満に設定することにより、同調回路１に所定の同調動作を行わせることができる。
【００４８】
また、図２に示す同調回路１は、後段の移相回路１３０Ｃの出力側に分圧回路１６０を備えており、この分圧回路１６０への入力電圧を同調出力として取り出すため、同調回路１自体に利得を持たせることができ、同調動作と同時に信号振幅を増幅することができる。
【００４９】
なお、図２に示した同調回路１では、前段の移相回路１１０Ｃ内に可変抵抗１１６を設けてＣＲ回路の時定数を変更可能としているが、移相回路１１０Ｃ内のＣＲ回路の時定数を変更する代わりに、後段の移相回路１３０Ｃ内のＣＲ回路の時定数を変更してもよい。この場合には、移相回路１３０Ｃ内の抵抗１３６をＦＥＴのチャネル抵抗等を用いて形成すればよい。
【００５０】
〔Ｃ．周波数制御回路の詳細構成および動作〕
次に、図１に示した周波数制御回路２の詳細について説明する。図７は周波数制御回路２を構成する同期整流回路２１、パルス変換回路２３、極性判別回路２４および電圧合成回路２５の具体的構成を示す回路図である。
【００５１】
同図に示す同期整流回路２１は、アナログスイッチ（ＡＳ）３０、電圧比較器３２、レベルシフタ（ＬＳ）３４を含んで構成されている。
【００５２】
電圧比較器３２の一方の入力端（例えば反転入力端子）には同調回路１の出力信号が入力されており、他方の入力端（例えば非反転入力端子）は接地されている。電圧比較器３２は、互いに反転した信号を出力する２つの出力端を備えており、一方の出力端はレベルシフタ３４に、他方の出力端は後述する極性判別回路２４にそれぞれ接続されている。
【００５３】
レベルシフタ３４は、電圧比較器３２から出力される信号の極性を反転するとともにレベルシフトを行い、正極性と負極性の電圧レベルを有する矩形波を参照信号として出力する。
【００５４】
アナログスイッチ３０は、レベルシフタ３４から出力される参照信号に同期して動作しており、参照信号に並行して入力される同調回路１の入力信号を所定のタイミングで通過させあるいは遮断する。
【００５５】
なお、電圧比較器３２とアナログスイッチ３０の間に挿入されるレベルシフタ３４を省略して同期整流回路２１を構成してもよい。
【００５６】
パルス変換回路２３は、電圧比較器５０と、抵抗５２、５４からなる分圧回路とを含んで構成されている。電圧比較器５０の一方の入力端（例えば非反転入力端子）には同期整流回路２１内のアナログスイッチ３０の出力信号が入力され、他方の入力端（例えば反転入力端子）には分圧回路の分圧出力が入力される。分圧回路を構成する抵抗５４の抵抗値を抵抗５２の抵抗値よりも大きな値（例えば１００倍程度）に設定することにより、電圧比較器５０の反転入力端子の電圧は０Ｖより若干低いレベルに設定される。
【００５７】
電圧比較器５０は、両入力端の電位を比較し、比較結果を示す互いに極性が異なる２種類のパルス列を出力する。そして、一方のパルス列は電圧合成回路２５に入力され、他方のパルス列は極性判別回路２４に入力される。
【００５８】
極性判別回路２４は、２つのインバータ回路６０、６１と２つのＤ型フリップフロップ６２、６３を含んで構成され、これら２つのインバータ回路６０、６１は遅延回路として機能する。極性判別回路２４内のＤ型フリップフロップ６２のＤ入力端子には、同期整流回路２１の参照信号と同タイミングでレベルだけが異なる信号が入力される。このＤ入力端子に入力された信号は、パルス変換回路２３から出力されるパルス列の立ち上がりに同期してラッチされ、次段のＤ型フリップフロップ６３のＤ入力端子に入力される。これにより、次段のＤ型フリップフロップ６３は、パルス変換回路２３内の電圧比較器５０から出力されるパルス列に基づいて、位相の方向を表すＨあるいはＬレベルの電圧を出力する。
【００５９】
電圧合成回路２５は、２つのトライステートバッファ７００、７０２と、差動増幅器と、可変バイアス回路とを含んで構成され、差動増幅器はオペアンプ７０４を含んでいる。
【００６０】
一方のトライステートバッファ７００は、入力端がパルス変換回路２３内の電圧比較器５０の反転出力端に接続されており、出力端が抵抗７１０を介してオペアンプ７０４の反転入力端子に接続されている。トライステートバッファ７００の制御端子にはアンドゲート７２１が接続され、このアンドゲート７２１の一方の入力端には極性判別回路２４内の後段のフリップフロップ６３の出力端子Ｑが、他方の入力端には同調検出回路４の出力端子がそれぞれ接続されている。したがって、同調検出回路４の出力がローレベルの場合、すなわち同調回路１に所望の同調周波数が設定されていない場合には、トライステートバッファ７００の出力はハイインピーダンスになる。一方、同調検出回路４の出力がハイレベルの場合には、トライステートバッファ７００の出力はフリップフロップ６３の出力端子Ｑの信号論理に従って動作する。
【００６１】
同様に、他方のトライステートバッファ７０２は、入力端がパルス変換回路２３内の電圧比較器５０の反転出力端に接続されており、出力端が抵抗７０８を介してオペアンプ７０４の非反転入力端子に接続されている。トライステートバッファ７０２の制御端子にはアンドゲート７２２が接続され、このアンドゲート７２２の一方の入力端には極性判別回路２４内の後段のフリップフロップ６３の反転出力端子が、他方の入力端には同調検出回路４の出力端がそれぞれ接続されている。したがって、同調検出回路４の出力がローレベルの場合にはトライステートバッファ７０２の出力はハイインピーダンスになり、同調検出回路４の出力がハイレベルの場合にはトライステートバッファ７０２の出力はフリップフロップ６３の反転出力端子の信号論理に従って動作する。
【００６２】
オペアンプ７０４は、上述した２つのトライステートバッファ７００、７０２の各出力を各入力端子に入力し、これらの差分を所定の増幅度で増幅するとともに所定の平滑動作を行って高周波成分を除去し、制御信号を生成する。また、オペアンプ７０４の非反転入力端子および反転入力端子には、それぞれ抵抗７２４、７２５を介してＰＬＬ制御回路３の出力端子が接続されている。以上により、同調回路１に所望の同調周波数が設定されていない場合には、オペアンプ７０４はＰＬＬ制御回路３の出力に応じた制御信号を出力し、同調回路１に所望の同調周波数が設定された後は、オペアンプ７０４は極性判別回路２４の出力に応じた制御信号を出力する。
【００６３】
上述した差動増幅器は、オペアンプ７０４の他に、オペアンプ７０４の反転入力端子と出力端子との間に挿入された帰還抵抗７１２およびこの帰還抵抗７１２に並列接続されたキャパシタ７１４と、トライステートバッファ７０２から出力される信号の電圧レベルを分圧することによりオペアンプ７０４の２入力間の調整を行うためにオペアンプ７０４の非反転入力端子とアースとの間に挿入された抵抗７１６およびこの抵抗７１６に並列接続されたキャパシタ７１８と、オペアンプ７０４の反転入力端子とアースとの間に挿入されたキャパシタ７２０とを含んで構成されている。また、オペアンプ７０４の非反転入力端子にはＰＬＬ制御回路３の出力端子が抵抗を介して接続されている。
【００６４】
例えば、同調検出回路４の出力がローレベルの場合、すなわち同調回路１に所望の同調周波数が設定されていない場合には、オペアンプ７０４はＰＬＬ制御回路３の出力に応じた信号を出力し、同調回路１に対してＰＬＬ制御を行う。一方、同調回路１の出力がハイレベルになると、ＰＬＬ制御回路３は一定レベルの信号を出力し、オペアンプ７０４はフリップフロップ６３の論理に従って動作する。これにより、同調回路１は同調周波数が入力信号の周波数に一致するような制御を行う。
【００６５】
次に、同調回路１に所望の同調周波数が設定された後の周波数制御回路２と同調回路１の動作についてタイミング図を用いて説明する。
【００６６】
〔Ｃ−１．入力信号の周波数より同調周波数が高い場合〕
図８は、同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数の方が高い場合のタイミング図であり、周波数制御回路２内の各構成の入出力タイミングが示されている。同図（Ａ）〜（Ｎ）は図７の回路図において示した符号Ａ〜Ｎに対応している。また、同図（Ｉ）〜（Ｎ）に含まれる斜線領域は不確定部分に対応しており、実際には同図に示した各構成の入出力波形より前のタイミングで入出力される波形の状態に応じてその状態が決定される。
【００６７】
同調回路１の入力信号の周波数より同調周波数の方が高い場合には、２つの移相回路１１０Ｃ、１３０Ｃを合わせた位相シフト量の合計が３６０°より小さくなるため、ある時点での同調回路１に入出力される２つの信号を観察すると、図８（Ａ）、（Ｂ）に示すような位相関係となる。
【００６８】
同期整流回路２１内の電圧比較器３２は、同調回路１の出力信号の電圧レベルが０Ｖより低いときにはＨレベル、０Ｖより高いときにはＬレベルの信号を出力する。したがって、電圧比較器３２からは、図８（Ｃ）に示すように同調出力と同じ周波数および位相を有し、同調出力の電圧レベルが正極性のときにＬレベル、反対に同調出力の電圧レベルが負極性のときにＨレベルとなる矩形波が出力される。
【００６９】
なお、電圧比較器３２は、上述した出力の他に、その論理を反転した信号を反転出力端子から出力しており、図８（Ｄ）にはその波形が示されている。
【００７０】
レベルシフタ３４は、図８（Ｃ）に示す電圧比較器３２の出力に対して論理の反転を行って、図８（Ｅ）に示すように、絶対値が等しい正極性および負極性の電圧状態を有する矩形波を出力する。
【００７１】
アナログスイッチ３０は、このレベルシフタ３４から出力される矩形波の電圧レベルに応じてスイッチのオンオフ動作を行う。同調回路１の同調周波数の方が入力信号の周波数よりも高い場合には、図８（Ｆ）に示すように、完全な半波整流波形よりもわずかに前方にずれた波形、すなわち同調出力の上半分を取り出すよりタイミングよりもわずかに早いタイミングで取り出した波形がアナログスイッチ３０から出力される。
【００７２】
電圧比較器５０は、このアナログスイッチ３０の出力の電圧レベルが０Ｖより低くなったときだけＬレベルになり、それ以外はＨレベルのパルス列を出力する。したがって、アナログスイッチ３０から出力される同期整流出力が半波整流波形よりわずかに前方にずれている場合には、図８（Ｇ）に示すように、この前方のずれに対応するタイミングで電圧比較器５０の出力がＬレベルになる。
【００７３】
なお、電圧比較器５０は、上述した出力の他に、その論理を反転した信号を反転出力端子から出力しており、図８（Ｈ）にはその波形が示されている。
【００７４】
極性判別回路２４内の前段のフリップフロップ６２は、電圧比較器５０の出力がＬレベルからＨレベルに立ち上がるタイミングで（正確には電圧比較器５０の出力を２つのインバータ回路６０、６１を通した後の信号が立ち上がるタイミングで）、同期整流回路２１内の電圧比較器３２の反転出力端子から出力される信号の論理を取り込んで保持する。図８（Ｇ）および（Ｄ）に示すように、電圧比較器５０から出力される信号が立ち上がる際には、電圧比較器３２の反転出力端子から出力される信号がＨレベルとなっているため、図８（Ｉ）に示すように、この論理Ｈが前段のフリップフロップ６２によって保持される。
【００７５】
また、後段のフリップフロップ６３は、前段のフリップフロップ６２の出力を次に電圧比較器５０の出力がＬレベルからＨレベルに立ち上がるタイミングで取り込んで保持し、図８（Ｊ）に示すように出力端子Ｑから論理Ｈの信号を出力する。なお、フリップフロップ６３の反転出力端子からは、図８（Ｋ）に示すように、この論理Ｈを反転した論理Ｌの信号が出力される。
【００７６】
このように、同調回路１の入力信号の周波数より同調周波数の方が高い場合には、後段のフリップフロップ６３の出力端子Ｑから論理Ｈの信号が出力され、反転出力端子からは論理Ｌの信号が出力され、トライステートバッファ７００はバッファとして動作し、トライステートバッファ７０２の出力はハイインピーダンスになる。
【００７７】
なお、トライステートバッファ７０２の出力端は抵抗７０８および７１６を介して接地されているため、この出力端の電位は図８（Ｍ）に示すように０Ｖとなる。
【００７８】
ところで、トライステートバッファ７００は、入力端子に電圧比較器５０の反転出力端が、出力端子に抵抗７１０を介してオペアンプ７０４の反転入力端子が接続されている。このため、制御端子に論理Ｈの信号が入力されてトライステートバッファ７００が単なるバッファとして動作すると、電圧比較器５０の反転出力端から出力される信号が抵抗７１０を介してオペアンプ７０４の反転入力端子に入力される。
【００７９】
このようにしてオペアンプ７０４の反転入力端子に正極性のパルスが入力されると、このパルス入力に対応してオペアンプ７０４の出力端子の電圧が下がる。ところで、実際にはオペアンプ７０４の反転入力端子とアースとの間にはキャパシタ７２０が、オペアンプ７０４の出力端子と反転入力端子との間にはキャパシタ７１４がそれぞれ接続されており、出力電圧が平滑化されるため、図８（Ｎ）に示すように、オペアンプ７０４を含む差動増幅器は、トライステートバッファ７００を介して入力される信号のパルス幅に対応する分だけ出力電圧、すなわち制御電圧がなだらかに低下する。
【００８０】
このようにして、同調回路１にフィードバックされる制御電圧が低くなって同調回路１の同調周波数を低い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなるまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
【００８１】
〔Ｃ−２．入力信号の周波数より同調周波数の方が低い場合〕
図９は、同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が低い場合のタイミング図であり、周波数制御回路２内の各構成の入出力タイミングが示されている。図８と同様に、図９（Ａ）〜（Ｎ）は図７の回路図において示した符号Ａ〜Ｎに対応している。
【００８２】
同調回路１の入力信号の周波数より同調周波数の方が低い場合には、２つの移相回路１１０Ｃ、１３０Ｃを合わせた位相シフト量の合計が３６０°より大きくなるため、ある時点での同調回路１に入出力される２つの信号を観察すると、図９（Ａ）、（Ｂ）に示すような位相関係となる。
【００８３】
同期整流回路２１内の電圧比較器３２からは同調回路１の同調出力に同期した信号（図９（Ｃ））が出力され、レベルシフタ３４ではこの信号を反転増幅すると同時に所定のレベルシフトを行う（図９（Ｅ））。アナログスイッチ３０はレベルシフタ３４の出力信号の電圧レベルが正極性のときだけ同調回路１の入力信号を通過させるため、図９（Ｆ）に示す出力波形となる。
【００８４】
したがって、パルス変換回路２３内の電圧比較器５０からは、図９（Ｆ）に示す出力波形において電圧レベルが負極性となるタイミングで０Ｖに、それ以外のタイミングでは所定の正電圧を有するパルス列が出力される（図９（Ｇ））。
【００８５】
ところで、極性判別回路２４内のフリップフロップ６２は、このパルス列の立ち上がりに同期して、同期整流回路２１内の電圧比較器３２の反転出力端子から出力される信号（図９（Ｄ））を取り込んで保持するが、上述した矩形波の立ち上がりのタイミングと図９（Ｄ）に示した電圧比較器３２の出力の立ち下がりのタイミングとはほぼ同時であるため、このままではフリップフロップ６２の入力データが確定する前にデータの取り込みを行うおそれがある。インバータ回路６０、６１は、このような不都合を回避するために挿入された遅延回路であり、データの取り込みタイミングを所定時間遅延することにより、入力データが確定する前にデータを取り込むことを防止している。
【００８６】
なお、図７に示す構成では２つのインバータ回路６０、６１を用いて遅延回路を構成しているが、４つ以上のインバータ回路や論理を反転しない複数のバッファを用いる場合等、遅延回路を実現する手法については種々のものが考えられる。
【００８７】
このようにして、極性判別回路２４内の２つのフリップフロップ６２、６３のそれぞれは、同期整流回路２１内の電圧比較器３２の反転出力端子から出力される信号の０Ｖ部分（論理Ｌに相当する）を取り込むため、後段のフリップフロップ６３の出力端子Ｑとその反転出力端子からは図９（Ｊ）、（Ｋ）に示すように論理Ｌおよび論理Ｈの信号がそれぞれ出力される。
【００８８】
このフリップフロップ６３の各出力信号は、図８に示した場合、すなわち入力信号の周波数よりも同調周波数の方が高い場合と比べると、反対の論理状態を有しており、電圧合成回路２５内のトライステートバッファ７０２のみがバッファとして動作する（図９（Ｌ）、（Ｍ））。したがって、オペアンプ７０４を含んで構成される差動増幅器の非反転入力端子に所定のパルス幅を有する正極性のパルスが入力され、この差動増幅器から同調回路１に向けて出力される制御電圧がなだらかに上昇して（図９（Ｎ））、同調回路１の同調周波数を高い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなくまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
【００８９】
このように、図７に詳細を示す周波数制御回路２は、同調回路１の入出力信号間の位相差がなくなるように制御を行うため、同調周波数が常に入力信号の周波数に追従して一致するようになる。したがって、例えばスーパーヘテロダイン方式の受信機に用いた場合においては、入力される放送波等のキャリアの周波数に容易に同調周波数を一致させることができる。
【００９０】
また、周波数制御回路２により同調周波数の制御を行う際は、同調回路１内部の帰還ループのループゲインが１未満になるように制御するため、同調回路１が発振するおそれはなく、安定した同調動作が行われる。
【００９１】
また、本実施形態の同調機構を実現する同調回路１および周波数制御回路２は、フリップフロップ等の各種のデジタル回路やオペアンプ、キャパシタ、抵抗によって構成されており、いずれの素子も半導体基板上に形成することができることから、同調機構全体あるいは同調機構やその周辺回路を含む全体を半導体基板上に集積化することができる。
【００９２】
特に、同調機構全体を集積化した場合には、製造したチップ毎に回路定数に大きなばらつきが生じて周波数特性が一定しないことが考えられるが、このような場合であっても本実施形態の同調機構によれば、同調周波数の設定時にはＰＬＬ制御により、周波数設定後は所定周波数を有する入力信号に追随するように同調回路１の同調周波数が変化するため、同調特性のばらつきが実際の同調特性に影響することはなく、常に安定した特性が得られる。
【００９３】
また、同調機構全体を集積化した場合には、使用時の温度変化に伴って抵抗等の各種の素子定数が変化することも考えられるが、本実施形態の同調制御方式では常に入力信号の周波数に一致するような制御を行っているため、各種の素子定数が変化した場合であっても適度なフィードバックがかかり、同調周波数の変動を抑制できる。
【００９４】
なお、図７に示した周波数制御回路２内の電圧合成回路２５は、トライステートバッファを含んで構成されているが、トライステートバッファ以外の素子、例えばノアゲート等の論理素子やアナログスイッチを用いて構成することもできる。
【００９５】
〔第２の実施形態〕
図１０は、同調機構の第２の実施形態の構成を示す回路図である。同図に示す同調機構は、図７と同様の構成を有する同調回路１、同調検出回路４、同期整流回路２１、パルス変換回路２３および極性判別回路２４を含んでいる。
【００９６】
パルス変換回路２３内部の電圧比較器５０の出力端子には、図７と同様にトライステートバッファ７００、７０２が接続され、これらトライステートバッファ７００、７０２にはそれぞれトライステートバッファ８０１、８０２がさらに接続されている。これらトライステートバッファ８０１、８０２は同調検出回路４からの検出信号によって制御される。また、トライステートバッファ７００、７０２の出力端子にはそれぞれプルダウン抵抗８０３、８０４が接続されている。
【００９７】
一方、ＰＬＬ制御回路３は、発振器３１、位相比較器３２、チャージポンプ３３およびローパスフィルタ３４の他に、トライステートバッファ３５、３６を含んで構成されている。トライステートバッファ３５、３６は同様に同調検出回路４からの検出信号によって制御される。
【００９８】
トライステートバッファ３５、８０１の出力は互いに接続されてチャージポンプ３３の一方の入力端子に入力され、同様にトライステートバッファ３６、８０２の出力は互いに接続されてチャージポンプ３３の他方の入力端子に入力される。
【００９９】
位相比較器３２は２つの出力端子Ｘ、Ｙを備えており、各出力端子Ｘ、Ｙからは、互いに位相の異なるパルス信号が出力される。例えば、同調回路１の出力信号と発振器３１から出力される信号の周波数が等しい場合には、位相比較器３２の２つの出力端Ｘ、Ｙからは周期およびパルス幅が等しいパルスが交互に出力され、チャージポンプ３３に内蔵されたコンデンサに対する充電量と放電量が等しくなり、チャージポンプ３３の出力電圧の平均レベルは所定の値に維持される。これに対し、位相比較器３２の２入力の周波数が異なる場合には、位相比較器３２の２つの出力端Ｘ、Ｙのそれぞれから出力されるパルス列のパルス幅に差が生じるため、チャージポンプ３３に内蔵されたコンデンサに対する充放電のバランスがくずれて充電過多あるいは放電過多の状態となり、チャージポンプ３３の出力電圧の平均レベルが一方向に変化する。
【０１００】
一方、トライステートバッファ７００、７０２は、極性判別回路２４内の後段のフリップフロップ６３の出力端子の論理に従って動作しており、一方のトライステートバッファからパルスが出力されているときには、他方のトライステートバッファの出力はハイインピーダンス状態になる。すなわち、同調回路１の入出力信号の位相のずれ方向に応じていずれか一方のトライステートバッファからのみパルスが出力される。
【０１０１】
このように、位相比較器３２と、トライステートバッファ７００、７０２からは、機能的に等しい信号が出力されるため、図１０に示す同調機構では、位相比較器３２の出力とトライステートバッファ７００、７０２の出力とを、トライステートバッファ３５、３６、８００、８０１を介してチャージポンプ３３に入力することにより、回路の簡素化を図っている。
【０１０２】
次に、図１０に示す同調機構の動作を説明する。同調機構を起動させた直後、あるいは同調周波数を切り換えた直後は、同調検出回路４から出力される検出信号はローレベルになり、トライステートバッファ８０１、８０２の出力はハイインピーダンスになるとともに、トライステートバッファ３５、３６はバッファとして動作し、位相比較器３２の出力はトライステートバッファ３５、３６を介してチャージポンプ３３に供給される。チャージポンプ３３の出力はローパスフィルタ３４を介して同調回路１にフィードバックされる。また、このとき、同調回路１内部の帰還ループのループゲインは同調検出回路４からの検出信号によって１以上に設定されるため、同調回路１は所望の発振周波数で発振するようにＰＬＬ制御回路３によってＰＬＬ制御される。
【０１０３】
同調回路１が所望の周波数で安定して発振するようになると、同調検出回路４の出力が反転してハイレベルになり、トライステートバッファ３５、３６の出力がハイインピーダンスになるとともに、トライステートバッファ８０１、８０２がバッファとして動作する。したがって、パルス変換回路２３の出力はチャージポンプ３３およびローパスフィルタ３４を介して同調回路１にフィードバックされる。また、入力切換回路５が切り換わって同調回路１に入力信号が入力され、同調回路１は入力信号の中に含まれる所定の周波数成分のみを抽出する同調動作を行う。
【０１０４】
なお、図１０に示した回路図において、トライステートバッファ８０１、８０２を設ける代わりに、図７と同様に、トライステートバッファ７００、７０２の各制御端子にアンドゲートを接続し、同調検出回路４の出力に応じてトライステートバッファ７００、７０２の出力を切り換えてもよい。
【０１０５】
〔同調回路の第１の変形例〕
図２に示す同調回路１は、ＣＲ回路を含む移相回路１１０Ｃ、１３０Ｃを縦続接続しているが、ＣＲ回路をＬＲ回路に置き換えることも可能である。
【０１０６】
図１１に示す移相回路１１０Ｌは、図２に示した移相回路１１０Ｃ内のキャパシタ１１４と可変抵抗１１６からなるＣＲ回路を、可変抵抗１１６とインダクタ１１７からなるＬＲ回路に置き換えた構成を有している。また、図１２に示す移相回路１３０Ｌは、図２に示した移相回路１３０Ｃ内のキャパシタ１３４と抵抗１３６からなるＣＲ回路を、抵抗１３６とインダクタ１３７からなるＬＲ回路に置き換えた構成を有している。
【０１０７】
図１１に示す移相回路１１０Ｌは図２に示した前段の移相回路１１０Ｃと等価であり、図１２に示す移相回路１３０Ｌは図２に示す後段の移相回路１３０Ｃと等価であるため、図２に示した２つの移相回路１１０Ｃ、１３０Ｃの少なくとも一方を、図１１あるいは図１２に示す移相回路１１０Ｌ、１３０Ｌに置き換えることができる。
【０１０８】
ところで、同調回路１の内部に、移相回路１１０Ｃを含む場合と、移相回路１１０Ｌを含む場合では、同調周波数の制御方向が反対になるため、単に移相回路１１０Ｃを移相回路１１０Ｌに置き換えただけでは、同調周波数は安定しない。したがって、移相回路１１０Ｃを移相回路１１０Ｌに置き換える場合には、図１に示す位相比較器３２の入力端Ａ、Ｂと同調回路１および発振器３１との接続を逆にするか、あるいは位相比較器３２の出力端Ｘ、Ｙとチャージポンプ３３との接続を逆にする必要がある。
【０１０９】
〔同調回路の第２の変形例〕
図１３は、同調回路の第２の変形例を示す回路図である。同図に示す同調回路１Ａに含まれる前段の移相回路２１０Ｃは、内部に分圧回路を含んでいない代わりに、抵抗１１８′の抵抗値よりも抵抗１２０′の抵抗値を大きく設定することにより、移相回路２１０Ｃの利得を１より大きくしている。
【０１１０】
同様に、後段の移相回路２３０Ｃは、内部に分圧回路を含んでいない代わりに、抵抗１３８′の抵抗値よりも抵抗１４０′の抵抗値を大きく設定することにより、移相回路２３０Ｃの利得を１より大きくしている。
【０１１１】
抵抗１１９および１３９は、移相回路２１０Ｃおよび２３０Ｃの利得の変動を抑えるために設けられており、抵抗１１９および１３９の抵抗値Ｒは、Ｒ＝ｍｒ／（ｍ−１）の関係を満たすように設定するのが望ましい。ただし、ｒは抵抗１１８′および１３８′の抵抗値、ｍｒは抵抗１２０′および１４０′の抵抗値である。なお、抵抗１１９および抵抗１３９の一方端はグランドレベル以外の固定電位に接続してもよい。
【０１１２】
なお、図１３に示す同調回路１Ａは、移相回路内にＣＲ回路を含む例を示しているが、ＣＲ回路をＬＲ回路に置き換えることも可能である。例えば、図１４に示す移相回路２１０Ｌは図１３に示した前段の移相回路２１０Ｃと等価であり、移相回路２１０Ｃとの置き換えが可能である。同様に、図１５に示す移相回路２３０Ｌは図１３に示した後段の移相回路２３０Ｃと等価であり、移相回路１３０Ｃとの置き換えが可能である。
【０１１３】
〔同調回路の第３の変形例〕
図１６は同調回路の第３の変形例を示す回路図である。同図に示す同調回路１Ｂの基本的な構成は図２に示した同調回路１と同じであり、前段の移相回路１１０Ｃのさらに前段にトランジスタによるホロワ回路５０を挿入した点で図２に示す同調回路１と相違している。なお、図１６に示すホロワ回路５０は、いわゆるソースホロワ回路で構成されているが、エミッタホロワ回路で構成してもよい。
【０１１４】
このように、前段の移相回路１１０Ｃ等のさらに前段にトランジスタによるホロワ回路を縦続接続すれば、図２に示した同調回路１等と比較して、帰還抵抗１７０や入力抵抗１７４の抵抗値を大きくすることができる。特に、同調回路全体を半導体基板上に集積化するような場合には、帰還抵抗１７０等の抵抗値を小さくしようとすると素子の占有面積を大きくしなければならないため、ある程度抵抗値が大きい方が望ましい。したがって、集積化する場合などは、図１６に示すようなホロワ回路５０を接続するのが有効である。
【０１１５】
〔同調回路の第４の変形例〕
図１７は同調回路の第４の変形例を示す回路図である。同図に示す同調回路１Ｃは、図２に示した移相回路１１０Ｃから抵抗１２１および１２３を除いた構成を有する移相回路３１０Ｃと、移相回路１３０Ｃから抵抗１４１および１４３を除いた構成を有する移相回路３３０Ｃと、非反転回路１５０とを縦続接続したものである。
【０１１６】
非反転回路１５０は、オペアンプ１５２と抵抗１５４および１５６によって構成されており、２つの抵抗１５４、１５６の抵抗比に応じた所定の利得を有している。したがって、帰還ループを形成した際の損失をこの利得で補うことができ、帰還ループのループゲインを容易に１以上に設定することができる。また、非反転回路１５０に電力増幅段としての機能を持たせることもできる。
【０１１７】
なお、図１７に示した非反転回路１５０は、図１３に示した同調回路１Ａの帰還ループの一部に接続することも可能である。
【０１１８】
〔同調回路の第５の変形例〕
図１８は同調回路の第５の変形例を示す回路図である。同図に示す同調回路１Ｄは、図１７に示した後段の移相回路３３０Ｃの代わりに移相回路３１０Ｃ′を接続し、非反転回路１５０の代わりに位相反転回路１８０を接続したものである。移相回路３１０Ｃ′は、可変抵抗１１６の代わりに抵抗値が固定の抵抗１１５が接続されている他は、前段の移相回路３１０Ｃと同じ構成を有している。
【０１１９】
位相反転回路１８０によって信号が反転するため、２つの移相回路３１０Ｃおよび３１０Ｃ′を合わせた位相シフト量が１８０°となる周波数において、帰還ループ全体での位相シフト量は３６０°となり、この周波数で所定の同調動作が行われる。
【０１２０】
一方、図１９は、移相回路３１０Ｃおよび３１０Ｃ′の代わりに、移相回路３３０Ｃ′および３３０Ｃと、位相反転回路１８０とを縦続接続した同調回路１Ｅの構成を示す回路図である。同調回路１Ｅも、同調回路１Ｄと同様に、２つの移相回路３３０Ｃ′および３３０Ｃと位相反転回路１８０を合わせた位相シフト量の合計は所定の周波数において３６０°となり、この周波数で所定の同調動作が行われる。
【０１２１】
〔同調回路の第６の変形例〕
図２０は、同調回路の第６の変形例を示す回路図である。同図に示す同調回路１Ｆは、２つの移相回路４１０Ｃ、４３０Ｃと、非反転回路４５０と、非反転回路４５０の出力側に接続された分圧回路１６０と、帰還抵抗４７０と、入力抵抗４７４とを含んで構成されている。帰還抵抗４７０は０Ωから有限の抵抗値を有している。また、帰還抵抗４７０と直列に接続されたキャパシタ４７２は直流電流を阻止するためのものである。
【０１２２】
図２０に示す前段の移相回路４１０Ｃは、ゲートが移相回路４１０Ｃの入力端に接続されたＦＥＴ４１２と、このＦＥＴ４１２のソース・ドレイン間に直列に接続されたキャパシタ４１４および可変抵抗４１６により構成されるＣＲ回路と、ＦＥＴ４１２のドレインと正電源との間に接続された抵抗４１８と、ＦＥＴ４１２のソースとアースとの間に接続された抵抗４２０とを含んで構成されている。なお、移相回路４１０Ｃ内の抵抗４２６はＦＥＴ４１２に適切なバイアス電圧を印加するためのものである。また、ＦＥＴ４１２および後述するＦＥＴ４３２は、少なくとも一方をバイポーラトランジスタに置き換えてもよい。
【０１２３】
可変抵抗４１６は、外部からの制御電圧に応じて抵抗値が変更可能であり、例えばＦＥＴのチャネル抵抗を用いて形成され、制御端子１９４を介して外部から供給される制御電圧をゲートに印加することにより抵抗値が設定される。
【０１２４】
ここで、上述したＦＥＴ４１２のソースおよびドレインに接続された２つの抵抗４１８、４２０の抵抗値はほぼ等しく設定されており、ゲートに印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ４１２のソースから出力され、位相が反転するとともにソースから出力される信号と振幅が等しい信号がＦＥＴ４１２のドレインから出力される。このソースおよびドレインに現れる交流電圧の振幅をともにＥi とする。
【０１２５】
可変抵抗４１６の両端電圧をＶR1、キャパシタ４１４の両端電圧をＶC1、キャパシタ４１４と可変抵抗４１６の接続点とグランドレベルとの電位差を出力電圧Ｅo とすると、これらの関係は図２１のベクトル図で表され、出力信号の振幅は周波数に関係なく一定であって、位相シフト量は図２１に示すφ3 で表される。
【０１２６】
一方、図２０に示す後段の移相回路４３０Ｃは、ゲートが移相回路４３０Ｃの入力端に接続されたＦＥＴ４３２と、このＦＥＴ４３２のソース・ドレイン間に直列に接続された抵抗４３６およびキャパシタ４３４と、ＦＥＴ４３２のドレインと正電源との間に接続された抵抗４３８と、ＦＥＴ４３２のソースとアースとの間に接続された抵抗４４０とを含んで構成されている。なお、移相回路４３０Ｃ内の抵抗４４６はＦＥＴ４３２に適切なバイアス電圧を印加するためのものであり、移相回路４３０Ｃと４１０Ｃの間に挿入されたキャパシタ４４８は直流電流阻止用である。
【０１２７】
この移相回路４３０Ｃの基本的な構成は前段の移相回路４１０Ｃと同じであり、抵抗４３６とキャパシタ４３４からなるＣＲ回路の接続を前段の移相回路４１０Ｃ内のキャパシタ４１４と可変抵抗４１６からなるＣＲ回路の接続と反対にした点が異なっている。
【０１２８】
移相回路４３０Ｃの出力電圧Ｅo とキャパシタ４３４の両端電圧ＶC2および抵抗４３６の両端電圧ＶR2との関係は図２２のベクトル図で表され、出力信号の振幅は周波数に関係なく一定であって、位相シフト量は図２２に示すφ4 で表される。
【０１２９】
このようにして、２つの移相回路４１０Ｃ、４３０Ｃのそれぞれにおいて位相が所定量シフトされ、２つの移相回路を合わせた位相シフト量の合計は所定の周波数において３６０°になる。
【０１３０】
また、非反転回路４５０は、ドレインと正電源との間に抵抗４５４が、ソースとアースとの間に抵抗４５６がそれぞれ接続されたＦＥＴ４５２と、ベースがＦＥＴ４５２のドレインに接続されているとともにコレクタが抵抗４６０を介してソースに接続されたトランジスタ４５８と、ＦＥＴ４５２に適切なバイアス電圧を印加するための抵抗４６２とを含んで構成されている。
【０１３１】
非反転回路４５０の増幅度は、上述した抵抗４５４、４５６、４６０の各抵抗値によって決まり、これら各抵抗の抵抗値を調整することにより、図２０に示した２つの移相回路４１０Ｃ、４３０Ｃおよび抵抗４７０を含んで形成される帰還ループのループゲインを調整できる。
【０１３２】
なお、図２０に示した同調回路１Ｆは、２つの移相回路をともにＣＲ回路を含んで構成したが、少なくとも一方の移相回路をＬＲ回路を含む移相回路に置き換えることもできる。
【０１３３】
図２３および図２４は、ＬＲ回路を含む移相回路４１０Ｌ、４３０Ｌの構成を示す回路図である。図２０に示した２つの移相回路４１０Ｃ、４３０Ｃの少なくとも一方を移相回路４１０Ｌ、４３０Ｌに置き換えることができる。
【０１３４】
〔同調回路の第７の変形例〕
図２５は、同調回路の第７の変形例を示す回路図である。同図に示す同調回路１Ｇは、図２０に示した前段の移相回路４１０Ｃと、移相回路４１０Ｃ内の可変抵抗４１６の抵抗値を固定にした移相回路４１０Ｃ′と、位相反転回路４８０とを縦続接続し、位相反転回路４８０の出力を抵抗４７０を介して前段の移相回路４１０Ｃの入力側に帰還させている。
【０１３５】
位相反転回路４８０によって信号が反転するため、２つの移相回路４１０Ｃおよび４１０Ｃ′を合わせた位相シフト量が１８０°となる周波数において、帰還ループ全体での位相シフト量は３６０°となり、この周波数で所定の同調動作が行われる。
【０１３６】
図２６は、移相回路４１０Ｃの代わりに移相回路４３０Ｃ′、４３０Ｃを縦続接続し、その後段に位相反転回路４８０を接続した同調回路１Ｈの構成を示す回路図である。同調回路１Ｈも、同調回路１Ｇと同様に、２つの移相回路４３０Ｃ′、４３０Ｃと位相反転回路４８０を合わせた位相シフト量の合計が所定の周波数において３６０°となり、この周波数で所定の同調動作が行われる。
【０１３７】
〔同調回路の第８の変形例〕
図２７は、同調回路の第８の変形例を示す回路図である。同図に示す同調回路１Ｊは、入力される交流信号の位相を変えずに出力する非反転回路５５０と、所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路５１０Ｃ、５３０Ｃと、帰還抵抗５７０とを含んで構成されている。
【０１３８】
非反転回路５５０は、バッファ回路として機能するものであり、例えばエミッタホロワ回路やソースホロワ回路等により構成されている。なお、直接接続した場合の損失等を最小限に抑えるように帰還抵抗５７０等の各素子の素子定数を選定した場合には、この非反転回路５５０を省略して同調回路１Ｊを構成してもよい。
【０１３９】
図２７に示す前段の移相回路５１０Ｃは、２入力の差分電圧を所定の増幅度で増幅して出力する差動増幅器５１２と、入力された交流信号の位相を所定量シフトさせて差動増幅器５１２の非反転入力端子に入力するキャパシタ５１４および可変抵抗５１６と、入力された交流信号の位相を変えずにその電圧レベルを約１／２に分圧して差動増幅器５１２の反転入力端子に入力する抵抗５１８および５２０とを含んで構成されている。
【０１４０】
可変抵抗５１６は、外部からの制御電圧に応じて抵抗値が変更可能であり、例えばＦＥＴのチャネル抵抗を用いて形成され、制御端子１９４を介して外部から供給される制御電圧をゲートに印加することにより抵抗値が設定される。
【０１４１】
図２８は、図２７に示す移相回路５１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【０１４２】
同図に示すように、可変抵抗５１６の両端に現れる電圧ＶR1とキャパシタ５１４の両端に現れる電圧ＶC1は互いに位相が９０°ずれており、これらをベクトル的に加算したものが移相回路５１０Ｃの入力電圧Ｅi に相当する。したがって、入力電圧Ｅi の振幅が一定で周波数のみが変化した場合には、図２８に示す半円の円周に沿って可変抵抗５１６の両端電圧ＶR1とキャパシタ５１４の両端電圧ＶC1とが変化する。
【０１４３】
また、差動増幅器５１２の非反転入力端子に印加される電圧（可変抵抗５１６の両端電圧ＶR1）から反転入力端子に印加される電圧（抵抗５２０の両端電圧Ｅi ／２）をベクトル的に減算したものが差分電圧Ｅo ′となり、この差分電圧Ｅo ′を所定の増幅度で増幅したものが差動増幅器５１２の出力電圧Ｅo となる。
【０１４４】
また、図２８から明らかなように、電圧ＶC1と電圧ＶR1とは円周上で直角に交わるため、入力電圧Ｅi と電圧ＶC1との位相差は、周波数ωが０から∞まで変化するに従って、入力電圧Ｅi を基準として時計回り方向（位相遅れ方向）に１８０°から２７０°まで変化する。そして、移相回路５１０Ｃ全体の位相シフト量φ5 は、周波数に応じて１８０°から３６０°まで変化する。
【０１４５】
一方、図２７に示す後段の移相回路５３０Ｃは、２入力の差分電圧を所定の増幅度で増幅して出力する差動増幅器５３２と、入力された交流信号の位相を所定量シフトさせて差動増幅器５３２の非反転入力端子に入力するキャパシタ５３４および抵抗５３６と、入力された交流信号の位相を変えずにその電圧レベルを約１／２に分圧して差動増幅器５１２の反転入力端子に入力する抵抗５３８および５４０とを含んで構成されている。
【０１４６】
図２９は、図２７に示した移相回路５３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【０１４７】
同図に示すように、キャパシタ５３４の両端に現れる電圧ＶC2と抵抗５３６の両端に現れる電圧ＶR2は、互いに位相が９０°ずれており、これらをベクトル的に加算したものが入力電圧Ｅi となる。したがって、入力信号の振幅が一定で周波数のみが変化した場合には、図２９に示す半円の円周に沿ってキャパシタ５３４の両端電圧ＶC2と抵抗５３６の両端電圧ＶR2とが変化する。
【０１４８】
また、差動増幅器５３２の非反転入力端子に印加される電圧（キャパシタ５３４の両端電圧ＶC2）から反転入力端子に印加される電圧（抵抗５４０の両端電圧Ｅi ／２）をベクトル的に減算したものが差分電圧Ｅo ′となり、この差分電圧Ｅo ′を所定の増幅度で増幅したものが差動増幅器５３２の出力電圧Ｅo となる。
【０１４９】
また、図２９から明らかなように、電圧ＶR2と電圧ＶC2とは円周上で直角に交わるため、入力電圧Ｅi と電圧ＶR2との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、移相回路５３０Ｃ全体の位相シフト量φ6 は周波数に応じて０°から１８０°まで変化する。
【０１５０】
このようにして、２つの移相回路５１０Ｃ、５３０Ｃのそれぞれにおいて位相が所定量シフトされ、２つの移相回路５１０Ｃ、５３０Ｃを合わせた位相シフト量の合計は所定の周波数において３６０°になる。
【０１５１】
また、上述した同調回路１Ｊは、２つの移相回路をともにＣＲ回路を含んで構成したが、ＬＲ回路を含む移相回路に置き換えることもできる。
【０１５２】
図３０および図３１は、ＬＲ回路を含む移相回路の構成を示す回路図である。図３０に示す移相回路５１０Ｌは、図２７に示した移相回路５１０Ｃ内のキャパシタ５１４と可変抵抗５１６からなるＣＲ回路を、可変抵抗５１６とインダクタ５１７からなるＬＲ回路に置き換えた構成を有している。
【０１５３】
また、図３１に示す移相回路５３０Ｌは、図２７に示した移相回路５３０Ｃ内のキャパシタ５３４と抵抗５３６からなるＣＲ回路を、抵抗５３６とインダクタ５３７からなるＬＲ回路に置き換えた構成を有している。
【０１５４】
図３０に示す移相回路５１０Ｌは図２７に示した前段の移相回路５１０Ｃと等価であり、図３１に示す移相回路５３０Ｌは図２７に示した後段の移相回路５３０Ｃと等価であるため、図２７に示した２つの移相回路５１０Ｃ、５３０Ｃの少なくとも一方を移相回路５１０Ｌ、５３０Ｌに置き換えることができる。
【０１５５】
〔同調回路の第９の変形例〕
図３２は、同調回路の第９の変形例を示す回路図である。同図に示す同調回路１Ｋは、入力される交流信号の位相を反転して出力する位相反転回路５８０と、所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路５１０Ｃ、５１０Ｃ′と、帰還抵抗５７０と、入力抵抗５７４とを含んで構成されている。
【０１５６】
２つの移相回路５１０Ｃ、５１０Ｃ′の入出力信号の位相関係は図２８を用いて説明した通りであり、所定の周波数において、２つの移相回路５１０Ｃを合わせた位相シフト量の合計は１８０°となる。
【０１５７】
また、２つの移相回路５１０Ｃ、５１０Ｃ′の前段に接続された位相反転回路５８０は、入力される交流信号の位相を反転するものであり、例えば、エミッタ接地回路やソース接地回路あるいはオペアンプと抵抗を組み合わせた回路によって構成される。
【０１５８】
位相反転回路５８０によって信号が反転するため、２つの移相回路５１０Ｃおよび５１０Ｃ′を合わせた位相シフト量が１８０°となる周波数において、帰還ループ全体での位相シフト量は３６０°となり、この周波数で所定の同調動作が行われる。
【０１５９】
図３３は、移相回路５１０Ｃ′、５１０Ｃの代わりに移相回路５３０Ｃ′、５３０Ｃを２段縦続接続した同調回路１Ｌの構成を示す回路図である。同調回路１Ｌも、同調回路１Ｋと同様に、２つの移相回路５３０Ｃ′、５３０Ｃと位相反転回路５８０を合わせた位相シフト量の合計が所定の周波数において３６０°となり、この周波数で所定の同調動作が行われる。
【０１６０】
ところで、上述した同調回路１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｊ等は、非反転回路と２つの移相回路あるいは位相反転回路と２つの移相回路を含んで構成されており、接続された３つの回路の全体によって所定の周波数において合計の位相シフト量を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、２つの移相回路のどちらを前段に用いるか、あるいは上述した３つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
【０１６１】
〔その他の実施形態〕
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１６２】
例えば、上述した同調回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅは、オペアンプを含む移相回路を用いて同調回路を構成することにより高い安定度を実現することができるが、同調回路を構成する場合にはオフセット電圧や電圧利得はそれほど高精度のものが要求されないため、所定のゲインを有する差動増幅器を各移相回路内のオペアンプの代わりに使用してもよい。
【０１６３】
図３４は、オペアンプの構成の中で移相回路の動作に必要な部分を抽出した回路図であり、全体が所定のゲインを有する差動増幅器として動作する。同図に示す差動増幅器は、ＦＥＴにより構成された差動入力段１００と、この差動入力段１００に定電流を与える定電流回路１０２と、定電流回路１０２に所定のバイアス電圧を与えるバイアス回路１０４と、差動入力段１００に接続された出力アンプ１０６とによって構成されている。同図に示すように、実際のオペアンプに含まれている電圧利得を稼ぐための多段増幅回路を省略して、差動増幅器の構成を簡略化し、広帯域化を図ることができる。このように、回路の簡略化を行うことにより、動作周波数の上限を高くすることができるため、その分この差動増幅器を用いて構成した同調回路の出力周波数の上限を高くすることができる。
【０１６４】
また、上述した同調回路１等に含まれる移相回路１０Ｃ等には可変抵抗１６が含まれている。この可変抵抗１６はさらに具体的には接合型あるいはＭＯＳ型の電界効果トランジスタ（ＦＥＴ）のチャネル抵抗を利用して実現することができる。ＦＥＴのソース・ドレイン間に形成されるチャネルを抵抗体として利用して可変抵抗１６の代わりに使用すると、ゲート電圧を可変に制御してこのチャネル抵抗をある範囲で任意に変化させて各移相回路における位相シフト量を変えることができる。
【０１６５】
また、可変抵抗を１つのＦＥＴ、すなわちｐチャネルあるいはｎチャネルのＦＥＴによって構成する代わりに、ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続して１つの可変抵抗を構成し、各ＦＥＴのゲートとサブストレート間に大きさが等しく極性が異なるゲート電圧を印加して抵抗値を可変してもよい。２つのＦＥＴを組み合わせて可変抵抗を構成すれば、ＦＥＴの非線形領域の改善を行うことができるため、同調信号の歪みを軽減できる。
【０１６６】
また、上述した各実施形態において示した移相回路１０Ｃ等は、キャパシタ１４等と直列に接続された可変抵抗１６等の抵抗値を変化させて位相シフト量を変化させることにより全体の同調周波数を変えるようにしたが、キャパシタ１４等の静電容量を変化させることにより全体の同調周波数を変えるようにしてもよい。
【０１６７】
例えば、２つの移相回路の中の少なくとも一方に含まれるキャパシタ１４等を可変容量素子に置き換えてこの静電容量を可変することにより、各移相回路による移相シフト量を変化させて同調周波数を変えることができる。さらに具体的には、上述した可変容量素子をアノード・カソード間に印加する逆バイアス電圧が変更可能な可変容量ダイオードによって、あるいはゲート電圧によってゲート容量が変更可能なＦＥＴによって形成することができる。
【０１６８】
なお、上述した可変容量素子に印加する逆バイアス電圧を可変するには、この可変容量素子と直列に直流電流阻止用のキャパシタを接続すればよい。
【０１６９】
また、上述した同調回路１等では、帰還インピーダンス素子として抵抗値が固定の帰還抵抗７０を用い、入力インピーダンス素子として抵抗値が固定の入力抵抗７４を用いるようにしたが、少なくとも一方の抵抗を可変抵抗により構成して、同調回路１等における同調帯域幅を可変するようにしてもよい。
【０１７０】
【発明の効果】
以上詳細に説明したように、本発明によれば、同調回路への入力信号の入力を遮断して同調回路を発振させた状態で同調回路に対してＰＬＬ制御を行うため、所望の同調周波数を迅速かつ精度よく設定できるようになる。また、同調回路に所望の同調周波数が安定して設定された後は、同調回路のループゲインを所定値未満に設定して同調動作を行わせ、同調回路の入出力信号間の位相差に基づいて同調周波数を制御するため、同調周波数を入力信号の周波数に精度よく一致させることができる。
【図面の簡単な説明】
【図１】本発明の同調制御方式を適用した同調機構の一実施形態のブロック図である。
【図２】図１に示した同調回路の詳細構成を示す回路図である。
【図３】図２に示した前段の移相回路の構成を抜き出して示した回路図である。
【図４】図３に示した移相回路の入出力電圧の大きさと位相の関係を示す図である。
【図５】図２に示した後段の移相回路の構成を抜き出して示した回路図である。
【図６】図５に示した移相回路の入出力電圧の大きさと位相の関係を示す図である。
【図７】周波数制御回路の詳細構成を示す回路図である。
【図８】同調回路への入力信号の周波数よりも同調周波数の方が高い場合のタイミング図である。
【図９】同調回路への入力信号の周波数よりも同調周波数の方が低い場合のタイミング図である。
【図１０】同調機構の第２の実施形態の構成を示す回路図である。
【図１１】ＬＲ回路を内部に含む移相回路の構成を示す回路図である。
【図１２】ＬＲ回路を内部に含む移相回路の他の構成を示す回路図である。
【図１３】同調回路の第２の変形例を示す回路図である。
【図１４】ＬＲ回路を内部に含む移相回路の構成を示す回路図である。
【図１５】ＬＲ回路を内部に含む移相回路の他の構成を示す回路図である。
【図１６】同調回路の第３の変形例を示す回路図である。
【図１７】同調回路の第４の変形例を示す回路図である。
【図１８】位相反転回路を含む同調回路の構成を示す回路図である。
【図１９】位相反転回路を含む同調回路の他の構成を示す回路図である。
【図２０】同調回路の第６の変形例を示す回路図である。
【図２１】図２０に示す前段の移相回路の入出力電圧の大きさと位相の関係を示す図である。
【図２２】図２０に示す後段の移相回路の入出力電圧の大きさと位相の関係を示す図である。
【図２３】ＬＲ回路を内部に含む移相回路の構成を示す回路図である。
【図２４】ＬＲ回路を内部に含む移相回路の他の構成を示す回路図である。
【図２５】同調回路の第７の変形例を示す回路図である。
【図２６】位相反転回路を含む同調回路の構成を示す回路図である。
【図２７】位相反転回路を含む同調回路の他の構成を示す回路図である。
【図２８】図２７に示す前段の移相回路の入出力電圧の大きさと位相の関係を示す図である。
【図２９】図２７に示す後段の移相回路の入出力電圧の大きさと位相の関係を示す図である。
【図３０】ＬＲ回路を内部に含む移相回路の構成を示す回路図である。
【図３１】ＬＲ回路を内部に含む移相回路の他の構成を示す回路図である。
【図３２】位相反転回路を含む同調回路の構成を示す回路図である。
【図３３】位相反転回路を含む同調回路の他の構成を示す回路図である。
【図３４】オペアンプの構成の中で移相回路の動作に必要な部分を抽出した回路図である。
【符号の説明】
１  同調回路
２  周波数制御回路
３  ＰＬＬ制御回路
４  同調検出回路
５  入力切換回路
６  制御信号切換回路
【図１】
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【図２】
0003798078.tif 000003
【図３】
0003798078.tif 000004
【図４】
0003798078.tif 000005
【図５】
0003798078.tif 000006
【図６】
0003798078.tif 000007
【図７】
0003798078.tif 000008
【図８】
0003798078.tif 000009
【図９】
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【図１０】
0003798078.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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