(57)【特許請求の範囲】
【請求項１】
行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
上位側の行アドレス信号群により前記複数のブロックを２のべき乗個のブロック群に分割する第１のブロック選択回路系と、
中位の行アドレス信号と下位側の行アドレス信号群との排他的論理和を演算してビットマップ対称性を有するブロック選択用アドレス信号群を生成する行アドレスラッチ回路と、
前記中位の行アドレス信号と前記ブロック選択用アドレス信号群により前記ブロック群の１つを奇数個のブロックに分割する第２のブロック選択回路系とを備え、
前記第１のブロック選択回路系と前記第２のブロック選択回路系とで前記複数のブロックの内の１つを選択することを特徴とする半導体記憶装置。
【請求項２】
行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
上位側の行アドレス信号群により前記複数のブロックを２のべき乗個のブロック群に分割する第１のブロック選択回路系と、
中位の行アドレス信号とビットマップ対称性を有する下位側の行アドレス信号群により前記ブロック群の１つを３個のブロックに分割する第２のブロック選択回路系を備え、
前記第２のブロック選択回路系は、前記中位の行アドレス信号に基づき、前記３個のブロックのうち、外側のブロックを相補的に選択する論理回路部と、
前記ビットマップ対称性を有する下位側の行アドレス信号群に基づき、前記３個のブロックのうち、内側のブロックを選択するとともに前記外側のブロックを非選択状態とする論理回路部とから構成されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭなどの半導体記憶装置に関し、特に、データ保持用のキャパシタとビット線との容量比が所定の関係を満足するように、メモリセルアレイが複数のブロックに分割された半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、代表的な半導体記憶装置として、ＤＲＡＭ(Dynamic Random Access Memory)が知られている。ＤＲＡＭの場合、データの最小単位である１ビットを記憶するためのメモリセルとして、データ保持用キャパシタとデータ転送用トランジスタとを備え、記憶するデータの論理値に応じた電荷量をキャパシタに蓄えることによりデータを記憶する。メモリセルは、行および列のマトリックス状に配列され、各行にはワード線が配線され、各列にはビット線が配線されている。ワード線とビット線との所定の交差部にはメモリセルが配置され、各メモリセルを構成するデータ保持用キャパシタは、データ転送用トランジスタを介してビット線に接続され、このトランジスタのゲートはワード線に接続される。
【０００３】
メモリセルからデータを読み出す場合、ワード線を選択して一行分のメモリセルのデータ転送用トランジスタを導通させ、データ保持用キャパシタに保持されたデータをビット線に転送する。このとき、メモリセルのデータ保持用キャパシタとビット線の寄生容量との間で電荷の再分配が行われて、ビット線上にデータ信号が現れる。このデータ信号の振幅電圧は、データ保持用キャパシタのセル容量Ｃｓとビット線の寄生容量Ｃｄとの容量比（Ｃｄ／Ｃｓ）に依存し、この容量比が小さいほど、データ信号の振幅電圧が大きくなり、読み出し時の動作マージンが向上する。逆に、容量比が大きくなると、データ信号の振幅電圧が小さくさり、読み出しが困難となる。このため、容量比が過大にならないように、ビット線に寄生する容量を抑える必要がある。
【０００４】
そこで、従来、メモリセルアレイを複数のブロックに分割することにより、１本のビット線に接続されるメモリセル数を抑えてビット線容量を低減させ、読み出しに必要とされるデータ信号の振幅電圧を得ている。一般には、ブロックの分割数を増やすと、メモリセルの占有率が低下し、チップサイズが増加する傾向を示すため、必要な容量比を確保した上で、ブロックの分割数が過剰とならないようにしている。例えば２５６ＭビットのＤＲＡＭの場合、メモリセルアレイを１６のブロックに分割し、１本のビット線に接続されるメモリセルを５１２個とすることにより、容量比（Ｃｄ／Ｃｓ）として、７〜８程度の値を確保している。
【０００５】
以下、従来技術にかかる半導体記憶装置の具体的な構成について、メモリセルアレイのブロック分割に着目して説明する。
まず、後述する図１を援用して、２５６ＭビットのシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称す）の全体構成を説明する。同図に示すＳＤＲＡＭ１００は、それぞれが６４Ｍビットの記憶容量を有する４個のバンク１００Ａ〜１００Ｄから構成され、各バンクは、４個のサブアレイＳＡＲＹから構成される。この例では、各バンクはデータＤＱ０〜ＤＱ１５からなる１６ビットデータを記憶するように構成され、この１６ビットのデータは、データＤＱ０〜ＤＱ３、データＤＱ４〜ＤＱ７、データＤＱ８〜ＤＱ１１、データＤＱ１２〜ＤＱ１５の４ビットずつに区分けされて各サブアレイＳＡＲＹにそれぞれ記憶される。各サブアレイには、行アドレスおよび列アドレスが共通に供給され、データＤＱ０〜ＤＱ１５の各ビットの書き込み／読み出しが並列的に行われる。
【０００６】
図１９に、従来技術にかかるサブアレイの構成例とビットマップを示す。
このサブアレイは、同図に右ハッチングで示す領域を単位として、行アドレスに関して１６個のブロックＸＢＬＫ０〜ＸＢＬＫ１５に均等に分割されている。これら１６個のブロックは、同図に左ハッチングで示す領域を単位として、列アドレスに関してさらに４個の小ブロックに均等に分割され、従って１個のサブアレイには、合計６４個の小ブロックが存在している。同図に示す例では、１６個のブロックＸＢＬＫ０〜ＸＢＬＫ１５は、行アドレスＸ９〜Ｘ１２により選択され、これらブロックＸＢＬＫ０〜ＸＢＬＫ１５のそれぞれは、５１２行分のメモリセルを含む。また、各ブロック内の４個の小ブロックは、列アドレスＹ７，Ｙ８により選択される。結局、１個のサブアレイに着目すれば、行アドレスＸ９〜Ｘ１２および列アドレスＹ７，Ｙ８により、６４個の小ブロックのうちの１個が選択される。
【０００７】
また、ブロックＸＢＬＫ０〜ＸＢＬＫ１５のそれぞれには、紙面上下方向にビット線が配線され、ブロックごとにセンスアンプが配置される。ビット線は、ブロック間で分離され、１本のビット線には５１２個のメモリセルが接続されている。各ブロックには、１２８本のメインワード線（図示なし）が配線され、各メインワード線には４本のサブワード線（図示なし）が配置され、合計５１２本のワード線が配置される。
【０００８】
同図に示すビットマップから理解されるように、ブロックＸＢＬＫ０〜ＸＢＬＫ３、ブロックＸＢＬＫ４〜ＸＢＬＫ７、ブロックＸＢＬＫ８〜ＸＢＬＫ１１、ブロックＸＢＬＫ１２〜ＸＢＬＫ１５の何れかのブロック群が、行アドレス信号Ｘ１１，Ｘ１２により選択され、これらの各ブロック群において、行アドレス信号Ｘ９，Ｘ１０により何れか１個のブロックが選択される。そして、行アドレス信号Ｘ２〜Ｘ８（図示なし）により、ブロック内の１２８本のメインワード線のうちの１本が選択され、行アドレス信号Ｘ０，Ｘ１により、各メインワード線に付随する４本のサブワード線のうちの１本が選択される。この例では、行アドレスの値の増加に従って、ブロックＸＢＬＫ０からブロックＸＢＬＫ１５に向けて各ブロックが順次選択されるものとなっている。
【０００９】
ここで、従来のビットマップでは、行アドレス信号Ｘ９〜Ｘ１２により選択されるブロックと、同じく行アドレス信号Ｘ９〜Ｘ１２により選択されるワード線とは１対１に対応しており、行アドレスの切り替わりと、ブロックの切り替わりは一致している。図１９では、例えば、行アドレス信号Ｘ１０〜Ｘ１２が共に「０」の場合、行アドレス信号Ｘ９の「０」から「１」への切り替わりと、ブロックＸＢＬＫ０からブロックＸＢＬＫ１への切り替わりは一致している。
【００１０】
図２０に、サブアレイのブロックを選択するためのブロック選択回路８００の構成を示す。
同図において、ブロックプリデコーダ８１０は、行アドレス信号Ｘ９，Ｘ１０をデコードして４分の１を選択するための信号ＸＰ１０〜ＸＰ１３を生成するものであり、ブロックプリデコーダ８２０は、行アドレス信号Ｘ１１，Ｘ１２をデコードして４分の１を選択する信号ＸＰ２０〜ＸＰ２３を生成するものである。これらブロックプリデコーダ８１０，８２０に与えられる行アドレス信号Ｘ９〜Ｘ１２は、後述する図１０に示すアドレス発生回路で生成される。ブロックデコーダ８３０は、論理積ゲート８３０１〜８３１６からなり、上述のブロックプリデコーダ８１０，８２０から出力された信号ＸＰ１０〜ＸＰ１３，ＸＰ２０〜ＸＰ２３の組み合わせを各論理積ゲートで選択的に受けて、１６個のブロックＢＬＫ０〜ＢＬＫ１５のうちの１個を選択する信号を生成するものである。
【００１１】
図２１に、ブロックプリデコーダ８１０の構成を示す。
同図に示すように、ブロックプリデコーダ８１０は、行アドレス信号Ｘ９を反転させるためのインバータ８１０１，８１０３と、行アドレス信号Ｘ１０を反転させるためのインバータ８１０２，８１０４と、行アドレス信号Ｘ９および行アドレス信号Ｘ１０の正相信号または逆相信号を選択的に入力する否定的論理積ゲート８１０５〜８１０８と、これら否定的論理積ゲートの出力信号を反転させるためのインバータ８１０９〜８１１２から構成される。ブロックプリデコーダ８２０もブロックプリデコーダ８１０と同様に構成される。同図において、ブロックプリデコーダ８２０に関連する要素をカッコ内に記す。
【００１２】
このブロックプリデコーダ８１０によれば、行アドレス信号Ｘ９および行アドレス信号Ｘ１０の各論理値の組み合わせに応じて信号ＸＰ１０〜ＸＰ１３の何れかひとつが論理値「１」とされ、他は論理値「０」に固定される。これにより、信号ＸＰ１０〜ＸＰ１３がそれぞれ与えられる４個の対象のうちの１個が選択され、４分の１の選択が行われる。同様に、ブロックプリデコーダ８２０によれば、行アドレス信号Ｘ１１および行アドレス信号Ｘ１２の各論理値の組み合わせに応じて信号ＸＰ２０〜ＸＰ２３の何れかひとつが論理値「１」とされ、他は論理値「０」に固定される。
【００１３】
以下、この従来技術にかかるブロック選択動作を簡単に説明する。
まず、後述する図１０に示すアドレス発生回路５００において、外部アドレス信号Ａ０〜Ａｊ（ｊは自然数）は、入力初段バッファ５０２−１〜５０２−ｊを介して装置内部に取り込まれ、外部クロック信号ＣＬＫに同期してラッチ回路５０３−１〜５０３−ｊにラッチされる。これらラッチ回路５０３−１〜５０３−ｊにラッチされた外部アドレス信号は、行アドレスストローブ信号ＲＡＳＢに基づき、行アドレスラッチ回路５０４−１〜５０４−ｊに行アドレス信号Ｘ０〜Ｘｊとしてラッチし直されて出力される。
【００１４】
これら行アドレス信号Ｘ０〜Ｘｊのうち、行アドレス信号Ｘ１３，Ｘ１４は上述のバンクの選択に使用され、行アドレス信号Ｘ０〜Ｘ１２は、図示しない行デコーダに与えられてメインワード線およびサブワード線の選択に使用される。また、行アドレス信号Ｘ９〜Ｘ１２は、メモリセルアレイの上述のブロックの選択に使用される。すなわち、行アドレス信号Ｘ９〜Ｘ１２は、図２０に示すブロック選択回路８００に入力され、ブロックＸＢＬＫ０〜ＸＢＬＫ１５の何れかひとつが選択される。
【００１５】
一方、上述のアドレス発生回路５００において、行アドレス信号Ｘ０〜Ｘｊがラッチされてから所定のディレイ時間（ｔＲＣＤ）の経過後、新たに設定し直された外部アドレス信号Ａ０〜Ａｊが、列アドレス信号Ｙ０〜Ｙｊとしてラッチされ、メモリセルアレイの列の選択が行われる。このとき、予め選択された活性化ブロックのセンスアンプが選択される。
以上により選択されたメモリセルに対し、データの読み出しや書き込みが行われる。
【００１６】
【発明が解決しようとする課題】
ところで、上述の従来技術によれば、図１９に示すビットマップから理解されるように、行アドレス信号Ｘ９〜Ｘ１２に基づき選択されるブロックと、同じく行アドレス信号Ｘ９〜Ｘ１２で選択される行とが一致し、ブロックの分割数は、２のべき数で表現される数となる。上述の従来例では、メモリセルアレイは２の４乗個（１６個）のブロックに分割される。
【００１７】
本来、メモリセルアレイを複数のブロックに分割する目的は、１本のビット線に接続されるメモリセルの個数を抑えて、上述の容量比を確保するためであるが、今後さらにメモリの大容量化が進むと、ブロック数がますます増加し、チップサイズの増大を招く。一方、ブロック数を同じとすると、容量比（Ｃｄ／Ｃｓ）が大きくなり、誤動作の原因となる。そこで、必要な容量比を確保した上でメモリセルアレイのブロック数を適切に設定する必要が生じ、このブロック数を２のべき数以外の数に設定するための設計手法が求められる。
【００１８】
しかしながら、上述の従来技術にかかる半導体記憶回路によれば、メモリセルアレイの分割数（すなわちブロック数）を２のべき数で表現される数以外に設定すると、ブロックを選択するための回路系の構成が著しく複雑になり、チップサイズが大きくなったり、ブロックの選択やワード線の選択に時間を要するという問題がある。
【００１９】
この発明は、上記事情に鑑みてなされたものであって、回路構成の複雑化を招くことなく、メモリセルアレイの分割数を２のべき数で表現される数以外の数に設定することを可能とする半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明にかかる半導体記憶装置は、行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
上位側の行アドレス信号群により前記複数のブロックを２のべき乗個のブロック群に分割する第１のブロック選択回路系と、
中位の行アドレス信号と下位側の行アドレス信号群との排他的論理和を演算してビットマップ対称性を有するブロック選択用アドレス信号群を生成する行アドレスラッチ回路と、
前記中位の行アドレス信号と前記ブロック選択用アドレス信号群により前記ブロック群の１つを奇数個のブロックに分割する第２のブロック選択回路系とを備え、
前記第１のブロック選択回路系と前記第２のブロック選択回路系とで前記複数のブロックの内の１つを選択することを特徴とする。
【００２４】
この発明にかかる半導体記憶装置は、行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
上位側の行アドレス信号群により前記複数のブロックを２のべき乗個のブロック群に分割する第１のブロック選択回路系と、
中位の行アドレス信号とビットマップ対称性を有する下位側の行アドレス信号群により前記ブロック群の１つを３個のブロックに分割する第２のブロック選択回路系を備え、
前記第２のブロック選択回路系は、前記中位の行アドレス信号に基づき、前記３個のブロックのうち、外側のブロックを相補的に選択する論理回路部と、
前記ビットマップ対称性を有する下位側の行アドレス信号群に基づき、前記３個のブロックのうち、内側のブロックを選択するとともに前記外側のブロックを非選択状態とする論理回路部とから構成されることを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の形態の形態を説明する。
＜実施の形態１＞
図１に、この実施の形態１にかかる半導体記憶装置１００の全体構成を示す。
この半導体記憶装置１００は、２５６ＭビットのＳＤＲＡＭであり、６４Ｍビットの記憶容量を有する４つのバンク１００Ａ〜１００Ｄから構成される。この例では、各バンクは、データＤＱ０〜ＤＱ１５からなる１６ビットデータを、４つのサブアレイＳＡＲＹに分けて記憶するように構成され、各サブアレイには、データＤＱ０〜ＤＱ３、データＤＱ４〜ＤＱ７、データＤＱ８〜ＤＱ１１、データＤＱ１２〜ＤＱ１５の４ビットがそれぞれ記憶される。また、各サブアレイには、行アドレスおよび列アドレスが共通に供給され、データＤＱ０〜ＤＱ１５の１６ビットの書き込み／読み出しが並列的に行われる。
【００２６】
図２に、この実施の形態１にかかるサブアレイＳＡＲＹの構成例とビットマップを示す。同図は、従来、２のべき数で表現される１６（２の４乗）個のブロックに分割されていたサブアレイＳＡＲＹを、２のべき数以外の１２個のブロックＢＬＫ０〜ＢＬＫ１１に分割する場合を示す。ここで、ブロックの分割数は、従来方法によれば２のべき数により表される数に設定されるが、この実施の形態１によれば、メモリセルからのデータの読み出し時に必要とされるデータ保持用のキャパシタとビット線との容量比が確保される限度において、ブロックの分割数が必要最小限となるように、２のべき数にとらわれることなくブロックの分割数が設定される。この例では、ブロックの分割数は、「１２」であり、「１６（２の４乗）」と「８（２の３乗）」との間に設定される。これを一般化すれば、ブロックの分割数は、２のＮ乗（Ｎは自然数）と２の（Ｎ−１）乗との間の数に設定される。２のＮ乗（Ｎは自然数）と２の（Ｎ−１）乗との間の何れの数に設定するかは、例えば、上述の容量比やメモリセルの占有率などを考慮して適切に決定される。
【００２７】
同図（ａ）に示すように、サブアレイＳＡＲＹは、上述のように行アドレスに関して１２個のブロックＢＬＫ０〜ＢＬＫ１１に分割され、且つ、列アドレスに関して４つのブロックに分割されている。ブロックＢＬＫ０〜ＢＬＫ１１のそれぞれには、紙面上下方向にビット線が配線され、ブロックごとにセンスアンプが配置されている。ビット線は、ブロック間で分離されている。ブロックＢＬＫ０〜ＢＬＫ１１は、行アドレス信号Ｘ６〜Ｘ１２により選択され、ブロックを単位としてメモリセルアレイが部分的に活性化される。これら１２個のブロックにわたって、サブアレイＳＡＲＹの各行には、行アドレス信号Ｘ０〜Ｘ１２により規定される連続したアドレス空間が割り付けられている。
【００２８】
同図（ａ）から理解されるように、この実施の形態１では、行アドレス信号Ｘ０〜Ｘ１２により規定されるアドレス空間を持つサブアレイＳＡＲＹを、１２個のブロックに分割しているため、行アドレス信号Ｘ９〜Ｘ１２により選択可能な領域とブロックとが一致せず、したがって行アドレス信号Ｘ９〜Ｘ１２のみでは、ブロックＢＬＫ０〜ＢＬＫ１１を択一的に特定することはできない。そこで、行アドレス信号Ｘ９〜Ｘ１２に加えて、行アドレス信号Ｘ６〜Ｘ８を使用する。即ち、この実施の形態１では、１２個のブロックＢＬＫ０〜ＢＬＫ１１を選択するための行アドレス信号として、行アドレス信号Ｘ６〜Ｘ１２を割り付ける。
【００２９】
同図（ｂ）に、ブロックＢＬＫ０〜ＢＬＫ１１を選択するためのアドレス信号Ｘ６〜Ｘ１２のうち、下位側の行アドレス信号Ｘ６〜Ｘ１０のビットマップの一部を示す。この例では、ブロックＢＬＫ０〜ＢＬＫ２を選択する場合のビットマップを示している。上位側の行アドレス信号Ｘ１１，Ｘ１２のビットマップについては、同図（ａ）を参照されたい。同図（ｂ）に示すように、上位側の行アドレス信号Ｘ９，Ｘ１０（所定の行アドレス信号）により、従来４個のブロック（例えば前述の図１９に示すブロックＸＢＬＫ０〜ＸＢＬＫ３に相当）に分割されるべきメモリセルアレイ内の一群の行は、奇数である３個のブロックＢＬＫ０〜ＢＬＫ２に分割される。
【００３０】
そして、この３個のブロックを繰り返し単位として、下位側の行アドレス信号Ｘ６〜Ｘ９（所定の行アドレス信号群）のビットマップが、行アドレス信号Ｘ１０の論理値の切り替わりを境として対称性を有している。すなわち、繰り返し単位をなす奇数個のブロックのうち、中央に位置するブロックの中央からビットマップが折り返すように設定されている。換言すれば、サブアレイ（メモリセルアレイ）ＳＡＲＹは、２のＮ乗（Ｎは自然数）以外の自然数個のブロックに分割され、所定のアドレス信号群のビットマップが対称性を有している。この例では、ブロックＢＬＫ０〜ＢＬＫ２の３個（奇数個）のブロックが一つのビットマップの繰り返し単位をなし、ブロックＢＬＫ１の中央から行アドレス信号Ｘ６〜Ｘ９のビットマップが折り返すように対称性を有している。
なお、この実施の形態において、「ブロックの中央」とは、このブロックに属する行の集合を２分するように、何れかの行アドレス信号の論理値が切り替わる境界を意味する。
【００３１】
また、この例では、ブロックＢＬＫ０は、アドレス（Ｘ６，Ｘ７，Ｘ８，Ｘ９，Ｘ１０）が、アドレス（０，０，０，０，０）からアドレス（０，１，０，１，０）までの領域として規定され、このブロックＢＬＫ０は１１個の領域に区分される。ブロックＢＬＫ１は、アドレス（Ｘ６，Ｘ７，Ｘ８，Ｘ９，Ｘ１０）が、（１，１，０，１，０）〜（１，１，１，１，０）の領域と、（１，１，１，１，１）〜（１，１，０，１，１）の領域として規定され、このブロックＢＬＫ１は、１０個の領域に区分される。ブロックＢＬＫ２は、アドレス（Ｘ６，Ｘ７，Ｘ８，Ｘ９，Ｘ１０）が、（０，１，０，１，１）〜（０，０，０，０，１）の領域として規定され、このブロックＢＬＫ２は、１１個の領域に区分される。これら各領域は６４行から構成され、この６４行のうちの１行が行アドレスＸ０〜Ｘ５により選択される。上述の３個のブロックＢＬＫ０〜ＢＬＫ２を繰り返し単位として、サブアレイＳＡＲＹは１２個のブロックＢＬＫ０〜ＢＬＫ１１に分割されている。
【００３２】
ここで、上述のように、各領域は６４行から構成され、ブロックＢＬＫ０，ＢＬＫ２は１１個の領域に区分されているので、ブロックＢＬＫ０，ＢＬＫ２のそれぞれは、７０４行（＝６４行×１１領域）から構成され、ブロックＢＬＫ１は、６４０行（＝６４行×１０領域）から構成される。図２に示す各ブロックの行数を一般化すると、繰り返し単位をなす３個のブロックのうち、両側のブロック「ＢＬＫ０＋３ｎ」（ｎは自然数）およびブロック「ＢＬＫ２＋３ｎ」の行数はは「７０４」であり、中央のブロック「ＢＬＫ１＋３ｎ」の行数は「６４０」である。
【００３３】
この例では、繰り返し単位をなす３個のブロックうち、両側のブロックと中央のブロックとの間に、６４行のアンバランスが生じ、１本のビット線に接続されるメモリセルの個数に６４個のアンバランスが生じる。したがって、セル容量Ｃｓとビット線の寄生容量Ｃｄとの容量比にもアンバランスが生じる。しかしながら、容量比にアンバランスが生じても、ビット線上に現れるデータ信号の振幅電圧として必要な電位差が得られればよく、この限度において、１本のビット線に接続されるメモリセルの個数のアンバランスは許容される。
なお、ブロックを選択するための行アドレス信号としてさらに下位側の信号を加えれば、各ブロックの行数のアンバランスを改善することができる。例えば、行アドレス信号Ｘ５を加えれば、行数のアンバランスを６４行から１６行に改善できる。
【００３４】
図３に、メモリセルアレイおよびその周辺の具体的な構成例を示す。
同図に示す構成は、図２（ａ）に示す例えばブロックＢＬＫ０のうち、列アドレス信号Ｙ７，Ｙ８で選択される４分の１の領域（同図に示すサブアレイ内のひとつの小ブロック）に相当する。
図３に示すように、メモリセルアレイＭＡ上には、列に沿って複数のビット線対ＢＬが配線され、行に沿って複数のサブワード線ＳＷＬが配線されている。ビット線とサブワード線との所定の交差部には、メモリセルＭＣが配置されている。また、サブワード線と平行して複数のメインワード線ＭＷＬが配線され、ビット線と平行して複数の列選択線ＹＳＷが配線されている。メインワード線ＭＷＬは、行アドレス信号Ｘ２〜Ｘ１２に基づき行デコーダＸＤＥＣにより選択的に駆動され、列選択線ＹＳＷは、列アドレス信号Ｙ０〜Ｙ６に基づき列デコーダＹＤＥＣにより選択的に駆動される。
【００３５】
メインワード線ごとに、サブワード線の一端側にサブワード線を駆動するための４個のサブワードドライバＳＷＤ０〜ＳＷＤ３が配置されている。これらサブワードドライバＳＷＤ０〜ＳＷＤ３は、行アドレス信号Ｘ０，Ｘ１を入力する行アドレスドライバＲＡＤ１，ＲＡＤ２からの信号を受けて、４本のサブワード線のうちの１本を択一的に駆動する。また、ビット線の一端側には、ビット線上のデータ信号を増幅するための４個のセンスアンプＳＡ０〜ＳＡ３が列選択線ごとに配置されている。これらセンスアンプＳＡ０〜ＳＡ３は、例えばデータＤＱ０〜ＤＱ３の４ビットのデータ信号を増幅するもので、同一の列選択線ＹＳＷに設けられた４個のセンスアンプＳＡ０〜ＳＡ３が同時に活性化される。
このように、各ブロックにセンスアンプが設けられており、ブロックを単位としてセンスアンプが活性化されてデータの書き込みおよび読み出しが行われるようになっている。即ち、ブロックの選択はセンスアンプの選択を意味している。
【００３６】
図４に、ブロックＢＬＫ０〜ＢＬＫ１１を選択するためのブロック選択回路２００の構成を示す。同図に示すように、ブロック選択回路２００は、行アドレス信号Ｘ６〜Ｘ１２をデコードしてブロックＢＬＫ０〜ＢＬＫ１１を択一的に選択するためのデコーダ回路２０１〜２１２から構成される。これらのデコーダ回路のうち、デコーダ回路２０１，２０４，２０７，２１０は互いに共通の構成を有し、デコーダ回路２０２，２０５，２０８，２１１は互いに共通の構成を有し、デコーダ回路２０３，２０６，２０９，２１２は互いに共通の構成を有する。以下、デコーダ回路２０１，２０４，２０７，２１０のそれぞれをデコーダ回路ＤＥＣ０と称し、デコーダ回路２０２，２０５，２０８，２１１のそれぞれをデコーダ回路ＤＥＣ１と称し、デコーダ回路２０３，２０６，２０９，２１２のそれぞれをデコーダ回路ＤＥＣ２と称する。
【００３７】
図５に、デコーダ回路ＤＥＣ０〜ＤＥＣ２の構成を示す。
なお、以下の説明において、信号が正論理であるか負論理であるかを、「Ｔ」および「Ｎ」を付して区別する。例えば「行アドレス信号Ｘ６Ｔ」は、行アドレス信号Ｘ６の正論理を表し、「行アドレス信号Ｘ６Ｎ」は、行アドレス信号Ｘ６の負論理を表す。また、例えば、「Ｘ１１Ｎ／Ｔ」なる記載は、行アドレス信号Ｘ１１Ｎまたは行アドレス信号Ｘ１１Ｔの何れかを表す。
【００３８】
図５（ａ）に示すように、デコーダ回路ＤＥＣ０は、論理和ゲート３０１、論理積ゲート３０２、論理和ゲート３０３、論理積ゲート３０４から構成される。論理和ゲート３０１には、行アドレス信号Ｘ６Ｎおよび行アドレス信号Ｘ７Ｎが入力される。論理積ゲート３０２には、上述の論理和ゲート３０１の出力信号と行アドレス信号Ｘ８Ｎが入力される。論理和ゲート３０３には、上述の論理積ゲート３０２の出力信号と行アドレス信号Ｘ９Ｎが入力される。論理積ゲート３０４には、上述の論理和ゲート３０３の出力信号と行アドレス信号Ｘ１０Ｎ，Ｘ１１Ｎ／Ｔ，Ｘ１２Ｎ／Ｔが入力される。このデコーダ回路ＤＥＣ０によれば、図２に示すビットマップの行アドレス信号をデコードしてブロックＢＬＫ０を選択することが可能となる。
【００３９】
図５（ｂ）に示すように、デコーダ回路ＤＥＣ１は、論理積ゲート３１１、論理和ゲート３１２、論理積ゲート３１３から構成される。論理積ゲート３１１には、行アドレス信号Ｘ６Ｔおよび行アドレス信号Ｘ７Ｔが入力される。論理和ゲート３１２には、上述の論理積ゲート３１１の出力信号と行アドレス信号Ｘ８Ｔが入力される。論理積ゲート３１３には、上述の論理和ゲート３１２の出力信号と行アドレス信号Ｘ９Ｔ，Ｘ１１Ｎ／Ｔ，Ｘ１２Ｎ／Ｔが入力される。このデコーダ回路ＤＥＣ１によれば、図２に示すビットマップの行アドレス信号をデコードしてブロックＢＬＫ１を選択することが可能となる。
【００４０】
図５（ｃ）に示すように、デコーダ回路ＤＥＣ２は、論理和ゲート３２１、論理積ゲート３２２、論理和ゲート３２３、論理積ゲート３２４から構成される。論理和ゲート３２１には、行アドレス信号Ｘ６Ｎおよび行アドレス信号Ｘ７Ｎが入力される。論理積ゲート３２２には、上述の論理和ゲート３２１の出力信号と行アドレス信号Ｘ８Ｎが入力される。論理和ゲート３２３には、上述の論理積ゲート３２２の出力信号と行アドレス信号Ｘ９Ｎが入力される。論理積ゲート３２４には、上述の論理和ゲート３２３の出力信号と行アドレス信号Ｘ１０Ｔ，Ｘ１１Ｎ／Ｔ，Ｘ１２Ｎ／Ｔが入力される。このデコーダ回路ＤＥＣ２によれば、図２に示すビットマップの行アドレス信号をデコードしてブロックＢＬＫ２を選択することが可能となる。
なお、上述のデコーダ回路ＤＥＣ０〜ＤＥＣ２において、論理積ゲート３０４，３１３，３２４に入力される行アドレス信号Ｘ１１Ｎ／Ｔ，Ｘ１２Ｎ／Ｔは、正論理または負論理の何れかの信号が選択的に入力され、これら３個のデコーダ回路の一つが、入力される行アドレス信号の論理の組み合わせに応じた信号を出力する。
【００４１】
ここで、参考までに、図６に、従来のビットマップ（後述する図９（ｂ）参照）を採用した場合における上述のデコーダ回路ＤＥＣ０〜ＤＥＣ２に対応するデコーダ回路の構成例を示す。
図６（ａ）に示すデコーダ回路は、上述の図５（ａ）に示すデコーダ回路ＤＥＣ０に対応するもので、論理和ゲート９０１と論理積ゲート９０２と論理和ゲート９０３と論理積ゲート９０４とから構成され、上述のデコーダ回路ＤＥＣ０と同一に構成される。この理由は、ブロックＢＬＫ０について、この実施の形態１にかかる図２（ｂ）に示すビットマップと、図９（ｂ）に示す従来のビットマップとが同一だからである。
【００４２】
図６（ｂ）に示すデコーダ回路は、上述の図５（ｂ）に示すデコーダ回路ＤＥＣ１に対応するもので、論理積ゲート９１１，９１３，９１４，９１６，９１８と、論理和ゲート９１２，９１５，９１７とから構成される。すなわち、論理積ゲート９１１には、行アドレス信号Ｘ６Ｎおよび行アドレス信号Ｘ７Ｎが入力される。論理和ゲート９１２には、上述の論理積ゲート９１１の出力信号と行アドレス信号Ｘ８Ｎが入力される。論理積ゲート９１３には、上述の論理和ゲート９１２の出力信号と行アドレス信号Ｘ９Ｎ，Ｘ１０Ｔが入力される。
【００４３】
また、論理積ゲート９１４には、行アドレス信号Ｘ６Ｔおよび行アドレス信号Ｘ７Ｔが入力される。論理和ゲート９１５には、上述の論理積ゲート９１４の出力信号と行アドレス信号Ｘ８Ｔが入力される。論理積ゲート９１６には、上述の論理和ゲート９１５の出力信号と行アドレス信号Ｘ９Ｔ，Ｘ１０Ｎが入力される。論理和ゲート９１７には、上述の論理積ゲート９１３および論理積ゲート９１６の出力信号が入力される。論理積ゲート９１８には、上述の論理和ゲート９１７の出力信号と行アドレス信号Ｘ１１Ｎ／Ｔ，Ｘ１２Ｎ／Ｔが入力される。
このデコーダ回路によれば、図９（ｂ）に示すビットマップの行アドレス信号をデコードしてブロックＢＬＫ１を選択することが可能となる。
【００４４】
図６（ｃ）に示すデコーダ回路は、上述の図５（ｃ）に示すデコーダ回路ＤＥＣ２に相当するもので、論理和ゲート９２１、論理積ゲート９２２、論理和ゲート９２３、論理積ゲート９２４から構成され、上述のデコーダ回路ＤＥＣ２において、入力信号である行アドレス信号Ｘ６〜Ｘ９の論理を反転させた場合に相当する。この理由は、ブロックＢＬＫ２について、この実施の形態１にかかる図２（ｂ）に示すビットマップと、図９（ｂ）に示す従来のビットマップとが逆論理の関係にあるからである。このデコーダ回路によれば、図９（ｂ）に示すビットマップの行アドレス信号をデコードしてブロックＢＬＫ２を選択することが可能となる。
【００４５】
この例に示すように、従来のビットマップを採用した場合、ブロックＢＬＫ０，ＢＬＫ２を選択するための図６（ａ），（ｃ）に示すデコーダ回路の規模は、この実施の形態１にかかる上述のデコーダ回路ＤＥＣ０，ＤＥＣ２と同等であるが、ブロックＢＬＫ１を選択するための図６（ｂ）に示すデコーダ回路については、構成が複雑となり、上述のデコーダ回路ＤＥＣ１に比較して回路規模が大きくなる。
【００４６】
図７に、他のブロック選択回路の構成例を示す。
同図に示すブロック選択回路４００は、ブロックプリデコーダ４１０、ブロックプリデコーダ４２０、ブロックデコーダ４３０から構成される。ブロックプリデコーダ４１０は、行アドレス信号Ｘ６〜Ｘ１０をデコードして上述の繰り返し単位をなす３個（奇数個）のブロックのうちの一つを選択する信号ＢＬ０〜ＢＬ２を出力するものである。ブロック選択回路４２０は、行アドレス信号Ｘ１１，Ｘ１２をデコードして、ブロックＢＬＫ０〜ＢＬＫ２とブロックＢＬＫ３〜ＢＬＫ５とブロックＢＬＫ６〜ＢＬＫ８とブロックＢＬＫ９〜ＢＬＫ１１との４組のブロック群のうちの一つを選択するための選択信号（符号なし）を出力するものである。ブロックデコーダ４３０は、論理積ゲート４３０１〜４３１２から構成され、ブロックプリデコーダ４１０，４２０の出力信号の組み合わせを各論理積ゲートで受けてブロックＢＬＫ０〜ＢＬＫ１１を択一的に選択するための信号を生成するものである。
【００４７】
図８（ａ）に、ブロックプリデコーダ４１０の構成例を示す。
このブロックプリデコーダ４１０は、上位側の行アドレス信号Ｘ１０に基づき、３個（奇数個）のブロック（例えばブロックＢＬＫ０〜ＢＬＫ２）のうち、外側のブロック（例えばブロック０，ＢＬＫ２）を相補的に選択する第１の論理回路部として、インバータ４１０５、否定的論理積ゲート４１０６，４１０７、インバータ４１０８，４１０９を有する。また、このブロックプリデコーダ４１０は、下位側の一群の行アドレス信号Ｘ６〜Ｘ９に基づき、上述の３個（奇数個）のブロックのうち、内側のブロック（例えばブロックＢＬＫ１）を選択すると共に前記外側のブロック（例えばブロックＢＬＫ０，ＢＬＫ２）を非選択状態とする第２の論理回路部として、論理積ゲート４１０１、論理和ゲート４１０２、否定的論理積ゲート４１０３、インバータ４１０４を有する。
【００４８】
ここで、一方の第２の論理回路部を構成する論理積ゲート４１０１には、行アドレス信号Ｘ６，Ｘ７が入力される。論理和ゲート４１０２には、上述の論理積ゲート４１０１の出力信号と行アドレス信号Ｘ８が入力される。否定的論理積ゲート４１０３には、上述の論理和ゲート４１０２の出力信号と行アドレス信号Ｘ９が入力される。インバータ４１０４には、否定的論理積ゲート４１０３の出力信号が入力される。このインバータ４１０４の出力信号は、ブロック選択信号ＢＬ１とされる。
【００４９】
他方の第１の論理回路部を構成するインバータ４１０５には、行アドレス信号Ｘ１０が入力される。否定的論理積ゲート４１０６には、インバータ４１０５の出力信号と上述の否定的論理積ゲート４１０３の出力信号が入力され、インバータ４１０８には否定的論理積ゲート４１０６の出力信号が入力される。このインバータ４１０８の出力信号は、ブロック選択信号ＢＬ０とされる。否定的論理積ゲート４１０７には、行アドレス信号Ｘ１０と上述の否定的論理積ゲート４１０３の出力信号が入力され、インバータ４１０９には否定的論理積ゲート４１０７の出力信号が入力される。このインバータ４１０９の出力信号は、ブロック選択信号ＢＬ２とされる。
【００５０】
図８（ｂ）に、行アドレス信号Ｘ６〜Ｘ１０のビットマップと、ブロックＢＬＫ０〜ＢＬＫ２と、ブロック選択信号ＢＬ０〜ＢＬ２との対応関係を示す。同図に示すように、ブロックＢＬＫ０，ＢＬＫ２に着目すると、行アドレス信号Ｘ６〜Ｘ９の論理値の組み合わせは同一であり、これらのブロックは行アドレス信号Ｘ１０により区別される。また、ブロックＢＬＫ１は行アドレス信号Ｘ６〜Ｘ９により特定される。図８（ａ）に示すブロックプリデコーダ４１０は、この点に着目して構成され、論理積ゲート４１０１と論理和ゲート４１０２と否定的論理積ゲート４１０３とにより行アドレス信号Ｘ６〜Ｘ９をデコードして得られる信号ＰＲＥ０に基づき、ブロック選択信号ＢＬ１とブロック選択信号ＢＬ０，ＢＬ２との何れを活性化すべきかを決定し、行アドレス信号Ｘ１０に基づきブロック選択信号ＢＬ０とブロック選択信号ＢＬ２との何れを活性化すべきかを決定する。すなわち、信号ＰＲＥ０の論理値が「０」の場合、ブロック選択信号ＢＬ１が活性化されると共に、ブロック選択信号ＢＬ０，ＢＬ２が強制的に非活性化される。また、信号ＰＲＥ０の論理値が「１」の場合、ブロック選択信号ＢＬ１が強制的に非活性化されると共に、行アドレス信号Ｘ１０に応じてブロック選択信号ＢＬ０またはブロック選択信号ＢＬ２の何れかが選択的に活性化される。結局、行アドレス信号Ｘ６〜Ｘ１０に基づきブロック選択信号ＢＬ０〜ＢＬ２の何れか一つが活性化される。
【００５１】
このブロックプリデコーダ４１０によれば、ブロックＢＬＫ０〜ＢＬＫ２の３個（奇数個）のブロックのうち、中央に位置するブロックＢＬＫ１の中央で折り返すように、ビットマップが対称性を有する場合、ブロックＢＬＫ０〜ＢＬＫ２を順次選択するように、ブロック選択信号ＢＬ０〜ＢＬ２が択一的に活性化される。したがって、上述の４分の１のブロック群を選択するブロックプリデコーダ４２０の出力信号と、３分の１のブロックを選択するブロックプリデコーダ４１０の出力信号との組み合わせを、ブロックデコーダ４３０によりデコードすることにより、図８（ｂ）に示すようなビットマップが設定された場合に、１２個のブロックＢＬＫ０〜ＢＬＫ１１のうちの一つを選択することが可能となる。
【００５２】
参考までに、図９（ａ）に、従来のビットマップを採用した場合における上述のブロックプリデコーダ４１０に対応するブロックプリデコーダ９１０の構成を示す。
ブロックプリデコーダ９１０は、信号ＢＬ０〜ＢＬ２をそれぞれ生成するための回路系ＰＤＥＣ０〜ＰＤＥＣ２から構成される。ここで、回路系ＰＤＥＣ０は、論理積ゲート９１０１、論理和ゲート９１０２、否定的論理積ゲート９１０３、否定的論理積ゲート９１０４、インバータ９１０５から構成され、上述の図８（ａ）に示す論理積ゲート４１０１、論理和ゲート４１０２、否定的論理積ゲート４１０３、否定的論理積ゲート４１０６、インバータ４１０８からなる回路系に相当する。
【００５３】
また、回路系ＰＤＥＣ２は、論理和ゲート９１１２、論理積ゲート９１１３、否定的論理和ゲート９１１４、インバータ９１１５、否定的論理積ゲート９１１６、インバータ９１１７から構成され、上述の回路系ＰＤＥＣ０において、負論理入力を採用した場合の構成に相当する。さらに、回路系ＰＤＥＣ１は、インバータ９１０６，９１０７、論理積ゲート９１０８，９１０９、否定的論理和ゲート９１１０、インバータ９１１１から構成される。この回路系ＰＤＥＣ１は、行アドレス信号Ｘ１０に基づき、上述の回路系ＰＤＥＣ１をなす否定的論理積ゲート９１０３の出力信号ＰＲＥ００の反転信号と、回路系ＰＤＥＣ２をなす否定的論理和ゲート９１１４の出力信号ＰＲＥ１０との何れかを選択して信号ＢＬ１として出力するように構成される。
【００５４】
図９（ｂ）に、従来のビットマップの一例と、ブロックＢＬＫ０〜ＢＬＫ２と、否定的論理積ゲート９１０３および否定的論理和ゲート９１１４の各出力信号ＰＲＥ００，ＰＲＥ１０と、ブロック選択信号ＢＬ０〜ＢＬ２との対応関係を示す。ここで、信号ＰＲＥ００，ＰＲＥ１０は、上述の図８に示す信号ＰＲＥ０に対応する。
図９に示すように、従来のビットマップを採用した場合、ブロックＢＬＫ０を選択するための回路系の規模は、この実施の形態１にかかる上述のブロックプリデコーダ４１０と同等であるが、ブロックＢＬＫ１，ＢＬＫ２を選択するための回路系ＰＤＥＣ１，ＰＤＥＣ２については、構成が著しく複雑となり、ブロックプリデコーダ４１０に比較してブロックプリデコーダ９１０の回路規模が大きくなる。
【００５５】
図１０に、外部アドレス信号Ａ０〜Ａｊ（ｊは自然数）を受けて、行アドレス信号Ｘ０〜Ｘｊおよび列アドレス信号Ｙ０〜Ｙｊの各内部アドレス信号を生成するためのアドレス発生回路５００の構成を示す。
同図において、入力初段バッファ５０１は、外部クロック信号ＣＬＫを入力して内部クロック信号ＩＣＬＫを生成するためのものである。入力初段バッファ５０２−１〜５０２−ｊは、外部アドレス信号Ａ０〜Ａｊを入力するためのものである。ラッチ回路５０３−１〜５０３−ｊは、内部クロック信号ＩＣＬＫをトリガーとして、入力初段バッファ５０２−１〜５０２−ｊを介して入力されたアドレス信号をラッチし、内部アドレス信号ＩＡ０〜ＩＡｊとして出力するものである。
【００５６】
行アドレスラッチ回路５０４−１〜５０４−ｊは、後述するコマンドデコーダ５０７から出力されるラッチ信号ＸＬＡＴをトリガーとして、内部アドレス信号ＩＡ０〜ＩＡｊを行アドレス信号Ｘ０〜Ｘｊとしてラッチして出力するものである。列アドレスラッチ回路５０５−１〜５０５−ｊは、同じく後述するコマンドデコーダ５０７から出力されるラッチ信号ＹＬＡＴをトリガーとして、内部アドレス信号ＩＡ０〜ＩＡｊを列アドレス信号Ｙ０〜Ｙｊとしてラッチして出力するものである。
【００５７】
入力初段バッファ群５０６は、行アドレスストローブ信号ＲＡＳＢ、列アドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢなど、各種の制御信号を入力するためのものである。コマンドデコーダ５０７は、入力初段バッファ群５０６を介して各種の制御信号の論理値の組み合わせを入力してラッチ信号ＸＬＡＴおよびラッチ信号ＹＬＡＴを生成し、上述の行アドレスラッチ回路５０４−１〜５０４−ｊおよび列アドレスラッチ回路５０５−１〜５０５−ｊに出力するものである。
このアドレス発生回路５００で発生された行アドレス信号Ｘ０〜Ｘｊおよび列アドレス信号Ｙ０〜Ｙｊは、上述のメインワード線およびサブワード線を選択するためのプリデコーダ（図示なし）の入力信号とされるが、このうち、行アドレス信号Ｘ６〜Ｘ１２は、上述の図４または図７に示すブロック選択回路に与えられ、ブロックの選択に使用される。
【００５８】
以下、この実施の形態１の動作を、ブロックの選択に着目して説明する。
まず、図１０に示すアドレス発生回路５００において、外部アドレス信号Ａ０〜Ａｊは、入力初段バッファ５０２−１〜５０２−ｊを介して、この半導体記憶装置の内部に取り込まれ、外部クロック信号ＣＬＫに同期してラッチ回路５０３−１〜５０３−ｊにラッチされる。このラッチ回路５０３−１〜５０３−ｊにラッチされた外部アドレス信号は、行アドレスストローブ信号ＲＡＳＢに基づき、行アドレスラッチ回路５０４−１〜５０４−ｊに行アドレス信号Ｘ０〜Ｘｊとしてラッチし直されて出力される。
【００５９】
これら行アドレス信号Ｘ０〜Ｘｊのうち、行アドレス信号Ｘ１３，Ｘ１４は上述のバンク１００Ａ〜１００Ｄの選択に使用され、行アドレス信号Ｘ０〜Ｘ１２は、プリデコードされた後に図３に示す行デコーダＸＤＥＣに与えられ、メインワード線およびサブワード線の選択に使用される。また、行アドレス信号Ｘ６〜Ｘ１２は、図４または図７に示すブロック選択回路でデコードされて、ブロックＢＬＫ０〜ＢＬＫ１１の選択に使用される。
【００６０】
ここで、図２において、行アドレス信号Ｘ６〜Ｘ１２で表されるアドレス（Ｘ６，Ｘ７，Ｘ８，Ｘ９，Ｘ１０）が（０，０，０，０，０）から順次増加すると、ブロックＢＬＫ０が選択された状態で、同図に示すビットパターンに従ってブロックＢＬＫ０に属する行が順次選択される。ここで、アドレスが（１，１，０，１，０）に達すると、ブロック選択の対象がそれまでのブロックＢＬＫ０からブロックＢＬＫ１に移行し、このブロックＢＬＫ１に属する行がビットパターンに従って順次選択される。そして、アドレスが順次増加して、（１，１，１，１，０）に達した後、（０，０，０，０，１）となると、ブロック選択の対象がブロックＢＬＫ１からブロックＢＬＫ２に移行し、ブロックＢＬＫ２の後ろ側の行が選択される。
【００６１】
この後、アドレスの増加に従って、行の選択方向がブロックＢＬＫ１に向かうように逆行し、アドレスが（０，１，０，１，１）に達した後、（１，１，０，１，１）に達すると、ブロック選択の対象がブロックＢＬＫ２から再びブロックＢＬＫ１となる。そして、アドレスが（１，１，１，１，１）に達するまで、ブロックＢＬＫ１が選択される。この後、さらにアドレスが増加すると、ブロックＢＬＫ２に隣接するブロックＢＬＫ３が選択され、以下同様の動作が繰り返し行われる。
このように、ビットマップが対称性を有しているので、途中から行の選択方向が切り替わりながら、ブロックＢＬＫ０〜ＢＬＫ２の選択と、各ブロックに属する行の選択とが並行して行われる。
【００６２】
図１１に、欠陥救済用の冗長行の配置例を示す。
この実施の形態１の場合、ブロックＢＬＫ１，ＢＬＫ４，ＢＬＫ７，ＢＬＫ１０の行数は「６４０」であり、他のブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ３，ＢＬＫ５，ＢＬＫ６，ＢＬＫ８，ＢＬＫ９，ＢＬＫ１１の行数（７０４行）に対して６４行だけ少ない。そこで、行数の少ないブロックに冗長行を配置する。具体的には、図１１に示すように、繰り返し単位をなす３個（奇数個）のブロックＢＬＫ０〜ＢＬＫ２のうち、行数の少ないブロックＢＬＫ１に、６４行分の冗長行ＲＥＤ０を配置する。同様に行数の少ないブロックＢＬＫ４，ＢＬＫ７，ＢＬＫ１０に冗長行ＲＥＤ１，ＲＥＤ２，ＲＥＤ３をそれぞれ配置する。
【００６３】
これらの冗長行は、何れのブロックの行をも救済の対象とする。例えばブロックＢＬＫ１に配置された冗長行ＲＥＤ０は、ブロックＢＬＫ１の救済のみならず、ブロックＢＬＫ０、ＢＬＫ２など、任意のブロックの救済に使用可能である。冗長行ＲＥＤ１〜ＲＥＤ３についても同様である。この例では、行数の少ない全てのブロックに冗長行を配置するものとしたが、言うまでもなく、行数の少ない複数のブロックのうち、一部のブロックに冗長行を配置するものとしてもよく、冗長行の行数も６４行に限定されることなく、適応的に設定すればよい。
この実施の形態１では、６４行分の冗長行をブロックＢＬＫ１，ＢＬＫ４，ＢＬＫ７，ＢＬＫ１０にそれぞれ配置したので、１ブロックあたりの行数は７０４行となり、各ブロックの行数が同一となる。したがって、各ブロックの１本のビット線に接続されるメモリセル数が同じとなり、容量比のアンバランスを解消することができる。
【００６４】
上述した実施の形態１によれば、ブロックを選択するための行アドレス信号のビットマップが対称性を有しているので、図５において、デコーダ回路ＤＥＣ１では、行アドレス信号Ｘ１０の論理が不要となる。このため、論理が簡略化でき、高速化やチップサイズの低減を図ることができる。また、デコーダ回路ＤＥＣ０とデコーダ回路ＤＥＣ２を同様の構成とすることができる。このため、デコーダ回路のバリエーションを２種類に抑えることができ、構成を簡略化することができる。また、図８においては、ブロック選択信号ＢＬ０，ＢＬ２を生成する回路部（第１の論理回路部）の構成を簡略化することができる。さらに、メモリセルアレイの分割数を１６分割から１２分割とすることで、容量比（Ｃｄ／Ｃｓ）は、１．３３倍となり、センスアンプの総数は、１．３３分の１倍となる。このことは、セル容量Ｃｓを１．３３倍と大きくすることにより、チップサイズを小さくできることを意味する。
【００６５】
＜実施の形態２＞
以下、実施の形態２を説明する。
この実施の形態２では、上述のサブアレイＳＡＲＹを１０個のブロックＢＬＫ０〜ＢＬＫ９に分割する。図１２に、この実施の形態２にかかるサブアレイの構成とビットマップを示す。同図は、従来手法によれば２のべき数で表される１６個のブロックに分割されていたサブアレイＳＡＲＹを、１０個のブロックに分割する場合を示す。同図に示すように、ブロックＢＬＫ０〜ＢＬＫ４の５個のブロックを繰り返しの単位として、行アドレス信号Ｘ６〜Ｘ１０のビットマップが対称性を有している。
【００６６】
図１３に、ブロックＢＬＫ０〜ＢＬＫ９を選択するためのブロック選択回路の構成例を示す。同図に示すブロック選択回路６００は、ブロックプリデコーダ６１０、インバータ６２０，６３０、ブロックデコーダ６４０から構成される。ブロックプリデコーダ６１０は、行アドレス信号Ｘ６〜Ｘ１１をデコードして、５個のブロックのうちの一つを選択するための信号ＢＬ０〜ＢＬ４を生成するものである。インバータ６２０，６３０は、行アドレス信号Ｘ１２の正論理信号と負論理信号を生成するものである。ブロックデコーダ６４０は、論理積ゲート６４０１〜６４１０から構成され、ブロックプリデコーダ６１０の出力信号と行アドレス信号Ｘ１２の正論理信号および負論理信号を入力してブロックＢＬＫ０〜ＢＬＫ９を択一的に選択するための信号を出力するものである。
【００６７】
図１４に、ブロックプリデコーダ６１０の構成例を示す。
このブロックプリデコーダ６１０は、インバータ６１０１，６１０２、論理積ゲート６１０３、論理和ゲート６１０４、否定的論理積ゲート６１０５，６１０６、論理和ゲート６１０７、否定的論理積ゲート６１０８，６１０９、インバータ６１１０、否定的論理積ゲート６１１１〜６１１５、インバータ６１１６〜６１２０から構成される。ここで、インバータ６１０１，６１０２、論理積ゲート６１０３、論理和ゲート６１０４、否定的論理積ゲート６１０５，６１０６、否定的論理積ゲート６１１１〜６１１３、インバータ６１１６〜６１１８から構成される回路部と、論理和ゲート６１０７、否定的論理積ゲート６１０８，６１０９、インバータ６１１０、否定的論理積ゲート６１１３〜６１１５、インバータ６１１８〜６１２０から構成される回路部は、それぞれ前述の図８に示すブロック選択回路４１０に対応する。
【００６８】
図１５に、行アドレス信号Ｘ６〜Ｘ１１のビットマップと、ブロックＢＬＫ０〜ＢＬＫ３等と、否定的論理積ゲート６１０５，６１０８の出力信号ＰＲＥ０１，ＰＲＥ１１と、ブロック選択回路６１０から出力される信号ＢＬ０〜ＢＬ４との対応関係を示す。ここで、信号ＰＲＥ０１，ＰＲＥ１１は、上述の図８に示す信号ＰＲＥ０に対応する。同図に示すように、この実施の形態２では、大きくはブロックＢＬＫ２の中央でビットマップが折り返され、さらに、ブロックＢＬＫ１の途中でもビットマップが折り返されている。
この実施の形態２によれば、メモリセルアレイの分割数を１６分割から１０分割とすることで、容量比（Ｃｄ／Ｃｓ）は、１．６倍となり、センスアンプの総数は、１．６分の１倍となる。このことは、セル容量Ｃｓを１．６倍と大きくすることにより、チップサイズを小さくできることを意味する。
【００６９】
＜実施の形態３＞
以下、実施の形態３を説明する。
上述の実施の形態１および２では、行を選択するためのアドレスのビットマップと、ブロックを選択するためのアドレスのビットマップが共通し、何れのビットマップも対称性を有していたが、この実施の形態３では、ブロックを選択するためのアドレスのビットマップのみが対称性を有する。
【００７０】
図１６に、この実施の形態３にかかるアドレス発生回路７００の構成を示す。同図に示すように、このアドレス発生回路７００は、例えば上述の図１０に示す入力初段バッファ５０２−１〜５０２−ｊおよびラッチ回路５０３−１〜５０３−ｊと同様の回路系により得られたアドレス信号ＩＡ０〜ＩＡ１０をラッチして行アドレス信号Ｘ０〜Ｘ１０を出力する行アドレスラッチ回路７１０−０〜７１０−１０と、アドレス信号ＩＡ０〜ＩＡ１０をラッチして列アドレス信号Ｙ０〜Ｙ１０を出力する列アドレスラッチ回路７２０−０〜７２０−１０と、アドレス信号ＩＡ６〜ＩＡ９（図示なし）をラッチしてブロック選択用行アドレス信号Ｘ６Ｐ〜Ｘ９Ｐを出力する行アドレスラッチ回路７３０および図示しない３個の行アドレスラッチ回路とから構成される。すなわち、ワード線を選択するために使用される行アドレス信号とは別に、ブロック選択を行うために使用される行アドレス信号Ｘ６Ｐ〜Ｘ９Ｐを発生する。
【００７１】
図１７（ａ）に、行アドレスラッチ回路７３０の構成例を示す。この図に示すように、行アドレスラッチ回路７３０は、排他的論理和ゲート７３０１と、フリップフロップなどの行アドレスラッチ回路７３０２から構成される。図１７（ｂ）に、上述の行アドレス信号Ｘ２〜Ｘ８のプリデコード例を示す。上述の行アドレス信号Ｘ２〜Ｘ８は、８分の１を選択する信号群（Ｘ６とＸ７とＸ８との論理値の組み合わせで表される信号群）と、行アドレス信号Ｘ４，Ｘ５に基づき４分の１を選択する信号群（Ｘ４とＸ５との論理値の組み合わせで表される信号群）と、行アドレス信号Ｘ２，Ｘ３に基づき４分の１を選択する信号群（Ｘ２とＸ３との論理値の組み合わせで表される信号群）にプリデコードされ、図示しない行デコーダに与えられる。図１７（ｃ）に、上述のブロック選択信号Ｘ６Ｐ〜Ｘ９Ｐおよび行アドレス信号Ｘ１０のプリデコード例を示す。このブロック選択用信号Ｘ６Ｐ〜Ｘ９Ｐは、例えば上述の図８に示すブロックプリデコーダ４１０を用いてブロック選択信号ＢＬ０〜ＢＬ２にプリデコードされる。
【００７２】
なお、上述の行アドレスラッチ回路７１０−０〜７１０−１０と、行アドレスラッチ回路７３０（ブロック選択用信号Ｘ７Ｐ〜Ｘ９Ｐを出力する他の行アドレスラッチ回路を含む）は、行アドレスストローブ信号に基づき生成されたラッチ信号ＸＬＡＴをトリガーとしてラッチ動作を行い、列アドレスラッチ回路７２０−０〜７２０−１０は、列アドレスストローブ信号に基づき生成されたラッチ信号ＹＬＡＴをトリガーとしてラッチ動作を行う。
【００７３】
図１８（ａ）に、ブロック選択用アドレス信号Ｘ６Ｐ〜Ｘ９Ｐおよび行アドレス信号Ｘ１０のビットマップを示し、同図（ｂ）に、通常のワード線を選択するための行アドレス信号Ｘ６〜Ｘ１０のビットマップを示す。ブロック選択用アドレス信号Ｘ６Ｐ〜Ｘ９Ｐは、行アドレス信号Ｘ１０と共に、例えば上述の図４または図７に示すブロック選択回路によりブロックを選択するために使用され、行アドレス信号Ｘ６〜Ｘ１０は、例えば図３に示す行デコーダＸＤＥＣによりワード線を選択するために使用される。
【００７４】
図１８（ａ）から理解されるように、ブロック選択用行アドレス信号Ｘ６Ｐ〜Ｘ９Ｐのビットマップは、３個（奇数個）のブロックＢＬＫ０〜ＢＬＫ２のうち、中央に位置するブロックＢＬＫ１の中央で折り返されており、行の選択順序が途中で反転する。これに対し、行アドレス信号Ｘ６〜Ｘ１０のビットマップは、折り返しがなく、行の選択順序が一定である。
この実施の形態３によれば、ワード線を選択するための回路系と、ブロックを選択するための回路系を分離したので、各行を選択するための行アドレスのビットマップを一切変更することなく、メモリセルアレイを２のべき数以外の個数のブロックに任意に分割することができる。したがって、例えばブロックの分割数のみを変更するなどの回路変更が容易となる。
【００７５】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態では、例えばブロックＢＬＫ０〜ＢＬＫ１１のそれぞれは、列アドレス信号Ｙ７，Ｙ８により、４個の小ブロックに分割されるものとしたが、これに限定されることなく、この小ブロックの分割数は任意であり、もちろん各ブロックは小ブロックに分割されないものとしてもよい。
また、上述の実施の形態では、繰り返し単位をなすブロックの個数を３個としたが、これに限定されることなく、必要に応じて任意の奇数個を設定すればよい。この場合、ビットマップの折り返しを複数設けてもよい。
また、１１分割、１３分割などの素数分割の場合は、繰り返しがなく、中央に位置するブロックの中央からビットマップを折り返すようにしてもよい。
さらに、上述の実施の形態では、ＳＤＲＡＭを例として説明したが、これに限定されることなく、他の形式の半導体メモリにも適用することができる。
【００７６】
【発明の効果】
以上説明したように、この発明によれば、以下の効果を得ることができる。
即ち、行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、上位側の所定の行アドレス信号により選択される前記メモリセルアレイ内の一群の行が奇数個のブロックに分割され、該奇数個のブロックを繰り返し単位として、下位側の所定の行アドレス信号群のビットマップが対称性を有するようにしたので、回路構成の複雑化を招くことなく、メモリセルアレイの分割数を２のべき数で表現される数以外の数に設定することが可能となる。また、ブロック数を２のべき数以外に構成することで、ブロック数、容量比（Ｃｄ／Ｃｓ）、センスアンプの数を選択することができ、設計の自由度が増し、ＤＲＡＭの大容量化に迅速に対応することが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１にかかる半導体記憶装置の全体構成を示すブロック図である。
【図２】  この発明の実施の形態１にかかるサブアレイの構成とビットマップを示す図である。
【図３】  この発明の実施の形態１にかかるメモリセルアレイの構成を示すブロック図である。
【図４】  この発明の実施の形態１にかかるブロック選択回路の構成を示すブロック図である。
【図５】  この発明の実施の形態１にかかるブロックデコーダ回路の構成を示す回路図である。
【図６】  従来のビットマップに適用されるブロックデコーダ回路の参考例を示す回路図である。
【図７】  この発明の実施の形態１にかかるブロック選択回路の他の構成例を示すブロック図である。
【図８】  この発明の実施の形態１にかかるブロックプリデコーダの構成例を示す回路図である。
【図９】  従来のビットマップに適用されるブロックプリデコーダ回路の参考例を示す回路図である。
【図１０】  この発明の実施の形態１にかかるアドレス発生回路の構成例を示す回路図である。
【図１１】  この実施の形態１にかかる冗長行の配置例を説明するための図である。
【図１２】  この発明の実施の形態２にかかるサブアレイの構成とビットマップを示す図である。
【図１３】  この発明の実施の形態２にかかるブロック選択回路の構成を示すブロック図である。
【図１４】  この発明の実施の形態２にかかるブロックプリデコーダの構成例を示す回路図である。
【図１５】  この発明の実施の形態２にかかるビットマップとブロックプリデコーダの信号との対応関係を示す図である。
【図１６】  この発明の実施の形態３にかかるアドレス発生回路の構成例を示すブロック図である。
【図１７】  この発明の実施の形態３にかかる行アドレスラッチ回路（ブロック選択用）と各プリデコーダ回路の構成を示す図である。
【図１８】  この発明の実施の形態３にかかるビットマップを示す図である。
【図１９】  従来技術にかかるサブアレイの構成とビットマップを示す図である。
【図２０】  従来技術にかかるブロック選択回路の構成を示すブロック図である。
【図２１】  従来技術にかかるブロックプリデコーダの構成例を示す回路図である。
【符号の説明】
１００：半導体記憶装置
１００Ａ〜１００Ｄ：バンク
２００：ブロック選択回路
２０１〜２１２：デコーダ回路
３０１，３０３，３１２，３２１，３２３：論理和ゲート
３０２，３０４，３１１，３１３，３２２，３２４：論理積ゲート
４００：ブロック選択回路
４１０，４２０：ブロックプリデコーダ
４３０：ブロックデコーダ
４１０１：論理積ゲート
４１０２：論理和ゲート
４１０３，４１０６，４１０７：否定的論理積ゲート
４１０４，４１０５，４１０８，４１０９：インバータ
４３０１〜４３１２：論理積ゲート
５００：アドレス発生回路
５０１，５０２−１〜５０２−ｊ：入力初段バッファ
５０３−１〜５０３−ｊ：ラッチ回路
５０４−１〜５０４−ｊ：行アドレスラッチ回路
５０５−１〜５０５−ｊ：列アドレスラッチ回路
５０６：入力初段バッファ群
５０７：コマンドデコーダ
６００：ブロック選択回路
６１０：ブロックプリデコーダ
６２０，６３０：インバータ
６４０：ブロックデコーダ
６１０１，６１０２，６１１０，６１１６〜６１２０：インバータ
６１０３：論理積ゲート
６１０４，６１０７：論理和ゲート
６１０５，６１０６，６１０８，６１０９，６１１１〜６１１５：否定的論理積ゲート
６４０１〜６４１０：論理積ゲート
７００：アドレス発生回路
７１０−０〜７１０−１０：行アドレスラッチ回路
７２０−０〜７２０−１０：列アドレスラッチ回路
７３０：行アドレスラッチ回路
７３０１：排他的論理和ゲート
７３０２：行アドレスラッチ回路
８００：ブロック選択回路
８１０：ブロックプリデコーダ
８２０：ブロックプリデコーダ
８３０：ブロックデコーダ
８１０１〜８１０４，８１０９〜８１１２：インバータ
８１０５〜８１０８：否定的論理積ゲート
８３０１〜８３１６：論理積ゲート
９０１，９０３，９１２，９１５，９１７，９２１，９２３：論理和ゲート
９０２，９０４，９１１，９１３，９１４，９１６，９１８、９２２，９２４：論理積ゲート
９１０１，９１０８，９１０９，９１１３：論理積ゲート
９１０２，９１１２：論理和ゲート
９１０３，９１０４，９１１６：否定的論理積ゲート
９１１０，９１１４：否定的論理和ゲート
９１０５〜９１０７，９１１１，９１１５，９１１７：インバータ
ＢＬ：ビット線
ＢＬＫ０〜ＢＬＫ１１：ブロック
ＤＥＣ０〜ＤＥＣ２：デコーダ回路
ＤＱ０〜ＤＱ１５：データ
ＭＡ：メモリセルアレイ
ＭＣ：メモリセル
ＭＷＬ：メインワード線
ＲＡＤ１，ＲＡＤ２：行アドレスドライバ
ＲＥＤ０〜ＲＥＤ３：冗長行
ＳＡ０〜ＳＡ３：センスアンプ
ＳＡＲＹ：サブアレイ
ＳＷＤ０〜ＳＷＤ３：サブワードドライバ
ＳＷＬ：サブワード線
Ｘ０〜Ｘ１２：行アドレス信号
Ｘ６Ｐ〜Ｘ９Ｐ：ブロック選択用行アドレス信号
ＸＤＥＣ：行デコーダ
ＹＤＥＣ：列デコーダ
Ｙ０〜Ｙ８：列アドレス信号
ＹＳＷ：列選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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