(57)【特許請求の範囲】
【請求項１】
多相モータを制御するモータ制御装置において、前記モータ制御装置の統括的処理を行う中央処理回路と、基準クロックから所定のパルスを発生させるタイマ部と、各相に２つずつ設けられた制御信号を出力する出力端子毎にそれぞれ対応して設けられ、前記中央処理回路によってデータの書き換えが可能にされた複数のレジスタと、前記出力端子毎にそれぞれ対応して設けられ、前記複数のレジスタの各々と同じビット数のデータを格納可能にされ、前記タイマ部から出力される前記所定のパルスにより前記対応する複数のレジスタの値がリロードされるシフトレジスタと、前記シフトレジスタの出力信号に基づいて前記多相モータの各相の制御信号を生成し、対応する出力端子に出力する制御信号生成手段とを具備することを特徴とするモータ制御装置。
【請求項２】
タイマ部は同期用パルスを発生する同期用タイマと、前記同期用タイマから出力されたパルスが発生する毎にカウントを開始して所定のカウントが終了した後に出力信号のレベルを変化させ、このレベル変化によりシフトレジスタのシフト動作を開始させる波形発生用タイマと、同期用タイマから出力される同期用パルスと前記同期用タイマのカウント値書き込み信号との論理和をとって前記波形発生用タイマに供給するとともにレジスタに格納されているデータを前記シフトレジスタにリロードする動作を開始させる信号として前記シフトレジスタに供給する第１のオア回路とを具備することを特徴とする請求項１記載のモータ制御装置。
【請求項３】
第１のオア回路の出力と中央処理回路から出力されるリロード指示信号との論理和をとってレジスタに格納されているデータをシフトレジスタにリロードする動作を開始する信号として前記シフトレジスタに供給する第２のオア回路をさらに具備することを特徴とする請求項２記載のモータ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、モータの制御に使用するモータ制御装置に関するものである。
【０００２】
【従来の技術】
図６は特開平３−７０４７５号公報に記載されている従来のモータコントローラを内蔵しているマイクロコンピュータの構成を示す回路図である。図６において、１は発振器、２はタイマ部、１６はモータコントロール回路、１７は全体の動作を統括するＣＰＵ、１９はデータの一時的な保持およびワークエリア等のメモリであるＲＡＭ、１８は制御プログラム等が予め格納されているＲＯＭである。
【０００３】
タイマ部２は発振器１の出力信号Ｔをカウントソースとしオーバフロー発生時立ち上がりのパルスＡを出力する同期用タイマ３、及び、パルスＡに基づいて出力パルスＢ１〜Ｂ３を出力する三相インバータ波形発生タイマ４ａ〜４ｃを有している。なお、三相インバータ波形発生タイマ４ａ〜４ｃはワンショットモードで動作する。
【０００４】
次にモータコントロール回路１６の構成について説明する。２０はＣＰＵ１７の制御により三相出力のスタートレベルを決定する信号Ｏを出力するスタートレベル設定レジスタ、２５ａは三相のうちの１つの相のモータ制御信号Ｕ、ＵＢの出力レベルを決定するＵ相出力制御回路である。このＵ相出力制御回路２５ａは信号Ｏ、パルスＡを入力とし否定論理積をとって信号Ｍを出力するＮＡＮＤ回路２１ａと、信号Ｏを入力としてこの入力信号Ｏを反転するインバータ２２と、インバータ２２の出力とパルスＡとを入力とし否定論理積をとって信号Ｎを出力するＮＡＮＤ回路２１ｂと、セット信号を信号Ｍ、リセット信号を信号Ｎ、トリガ信号をパルスＢ１とし、信号Ｄ、Ｅを出力するフリップフロップ２３とにより構成される。
【０００５】
２５ｂ、２５ｃはそれぞれＶ相、Ｗ相出力制御回路であり構成はＵ相出力制御回路２５ａと同等である。また２４ａ、２４ｂ、２４ｃはモータ制御信号Ｕ、ＵＢが同時にロー出力とならない時間（以下、短絡防止時間という）を設定するデッドタイムタイマでそれぞれ三相インバータ波形発生タイマ４ａ、４ｂ、４ｃの出力Ｂ１、Ｂ２、Ｂ３を基に動作し、立ち下がりのパルスＪを出力する。１０ａ、１０ｂは信号Ｊをトリガ入力とし、Ｕ相出力制御回路の出力信号Ｄ、Ｅをそれぞれのデータ入力とするフリップフロップであり、１１ａは信号Ｄとフリップフロップ１０ａの出力Ｆを入力とし論理積をとって信号Ｈを出力するＡＮＤ回路、１１ｂは信号Ｅとフリップフロップ１０ｂの出力Ｇとの論理積をとって信号Ｉを出力するＡＮＤ回路である。
【０００６】
なお、フリップフロップ１０ａ、１０ｂ及びＡＮＤ回路１１ａ、１１ｂによりＵ相短絡防止制御回路を構成する。Ｖ相、Ｗ相についても同様にフリップフロップ１０ｃ、１０ｄ及びＡＮＤ回路１１ｃ、１１ｄによりＶ相短絡防止制御回路が、フリップフロップ１０ｅ、１０ｆ及びＡＮＤ回路１１ｅ、１１ｆによりＷ相短絡防止制御回路が構成される。１２ａ〜１２ｆはモータ制御信号Ｕ、ＵＢ、Ｖ、ＶＢ、Ｗ、ＷＢを出力するトライステートの出力バッファであり出力のＯＮ、ＯＦＦ制御はフリップフロップ１４の出力信号Ｌにより行われている。なお、フリップフロップ１４はＣＰＵ１７の制御信号をセット入力、ＣＰＵ１７からの制御信号及び外部からの信号Ｋを入力とするＡＮＤ回路１４の出力をリセット入力としている。１３ａ〜１３ｆはモータ制御信号Ｕ、ＵＢ、Ｖ、ＶＢ、Ｗ、ＷＢの出力端子である。
【０００７】
次に動作について説明する。
なお、図６ではＵ相、Ｖ相、Ｗ相の三相あるが動作については同等なためＵ相のみについて説明する。
図７は従来のモータコントロール回路のタイミングチャートである。発振器１からのクロックＴを同期用タイマ３で分周しオーバフロー発生時に同期用タイマ３はパルスＡを出力する。このパルスＡにより三相インバータ波形発生タイマ４ａからはＰＷＭ出力波形であるパルスＢ１が出力される。
【０００８】
ＣＰＵ１７によりスタートレベル設定レジスタ２０から出力される信号Ｏのレベルが設定され、この信号Ｏとパルス信号ＡとからＮＡＮＤ回路２１ａにより信号Ｍが出力されると共にインバータ２２、ＮＡＮＤ回路２１ｂから信号Ｎが出力される。図７では信号Ｏがハイレベルの場合のタイミングチャートを示しており、この場合、信号ＭがパルスＡに同期してローレベル出力となりその結果フリップフロップ２３の出力Ｄはハイレベル、出力Ｅはローレベルに設定される。次にパルスＢ１の立ち下がりによりフリップフロップ２３の出力が反転し信号Ｄはローレベル、信号Ｅはハイレベルに変化する。
【０００９】
デッドタイムタイマ２４ａはＣＰＵ１７により短絡防止時間ｔｄが設定されており、信号Ｂ１の立ち上がり及び立ち下がりに同期してＰＷＭ波形Ｊが出力される。この信号Ｊとフリップフロップ１０ａ、１０ｂにより信号Ｄ、Ｅに対しｔｄ分位相のずれた信号Ｆ、Ｇが作られる。信号Ｄ、Ｆの論理積をＡＮＤ回路１１ａがとることにより信号Ｈを得る。また信号Ｅ、Ｇの論理積をＡＮＤ１１ｂが取ることにより信号Ｉを得る。信号Ｈ、Ｉが出力バッファ１２ａ，１２ｂを介して出力端子１３ａ、１３ｂから出力されてモータドライブ波形Ｕ、ＵＢを得ることが出来る。以上説明してきたＵ、ＵＢ波形と同様にしてＶ、ＶＢ、Ｗ、ＷＢのモータドライブ波形を得ることが出来る。また出力バッファ１２ａ〜１２ｆの出力をコントロールする信号Ｌを出力するフリップフロップ１４はＣＰＵ１７によりセット、リセットが可能で外部信号Ｋによってもリセットが可能であるためＣＰＵ１７、外部信号Ｋによりモータ制御信号Ｕ、ＵＢ、Ｖ、ＶＢ、Ｗ、ＷＢの出力のＯＮ、ＯＦＦ制御が可能となっている。
【００１０】
【発明が解決しようとする課題】
従来のモータ制御装置は以上のように構成されていたため、制御信号Ｕ、ＵＢは反転したレベルの波形しか得ることが出来ず、また、外部イベント（例えば割り込み）が発生した場合に三相出力周期や、制御信号Ｕ、ＵＢの出力レベルを変えることができない。このためコントロールできるモータの種類が制限されていた。
【００１１】
この発明は以上のような課題を解決するためになされたもので、多様な制御信号を発生させることにより、より広範囲の種類のモータのコントロールができるモータ制御装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明に係るモータ制御装置は、各相に２つずつ設けられた制御信号を出力する出力端子毎にそれぞれ対応して設けられ、中央処理回路によってデータの書き換えが可能にされた複数のレジスタと、出力端子毎にそれぞれ対応して設けられ、複数のレジスタの各々と同じビット数のデータを格納可能にされ、タイマ部から出力される所定のパルスにより対応する複数のレジスタの値がリロードされるシフトレジスタと、シフトレジスタの出力信号に基づいて多相モータの各相の制御信号を生成し、対応する出力端子に出力する制御信号生成手段とを具備するものである。
【００１３】
請求項２記載の発明に係るモータ制御装置のタイマ部は、同期用パルスを発生する同期用タイマと、同期用タイマから出力されたパルスが発生する毎にカウントを開始して所定のカウントが終了した後に出力信号のレベルを変化させ、このレベル変化により前記シフトレジスタのシフト動作を開始させる波形発生用タイマと、同期用タイマから出力される同期用パルスと同期用タイマのカウント値書き込み信号との論理和をとって波形発生用タイマに供給するとともにレジスタに格納されているデータをシフトレジスタにリロードする動作を開始させる信号としてシフトレジスタに供給する第１のオア回路とを具備するものである。
【００１４】
請求項３記載の発明に係るモータ制御装置は、第１のオア回路の出力と中央処理回路から出力されるリロード指示信号との論理和をとってレジスタに格納されているデータをシフトレジスタにリロードする動作を開始する信号としてシフトレジスタに供給する第２のオア回路をさらに具備するものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるモータ制御装置の構成を示す回路図である。図において、１は発振器、２はタイマ部、１６ａはモータコントロール回路、１７は全体の動作を統括するＣＰＵ（中央処理回路）、１９はデータの一時的な保持およびワークエリア等のメモリであるＲＡＭ、１８は制御プログラム等が予め格納されているＲＯＭである。発振器１、タイマ部２、ＣＰＵ１７、ＲＯＭ１８、ＲＡＭ１９は図６に示す従来例のものと同様のものであるので重複する説明は省略する。但し、ＣＰＵ１７が行う各部の制御については以下に説明するように動作が異なる。
【００１６】
次にモータコントロール回路１６ａの構成について説明する。８ａはＵ相出力制御回路でありＣＰＵ１７からの制御により値を設定できるレジスタ５ａ、５ｂ、５ｃ、５ｄと、パルス信号Ａによりレジスタ５ａ、５ｂに格納されているデータが設定され、三相インバータ波形発生タイマ（波形発生用タイマ）４ａの出力Ｂ１の立ち下がりによりデータがシフトするシフトレジスタ６ａ、６ｂと、シフトレジスタ６ａの出力を反転して信号Ｄを出力するインバータ７ａと、パルス信号Ａによりレジスタ５ｃ、５ｄのデータが設定され、三相インバータ波形発生タイマ４ａの出力Ｂ１の立ち下がりによりデータがシフトするシフトレジスタ６ｃ、６ｄと、シフトレジスタ６ｃの出力を反転して信号Ｅを出力するインバータ７ｂとにより構成されている。
【００１７】
８ｂ、８ｃはそれぞれＶ、Ｗ相出力制御回路であり構成は８ａと同等であるので重複する説明は省略する。また、三相インバータ波形発生タイマ（波形発生用タイマ）４ｂ、４ｃは三相インバータ波形発生タイマ４ａと同等であるので重複する説明は省略する。９ａ、９ｂ、９ｃは短絡防止時間を設定するデッドタイムタイマでありパルスＡの立ち上がり、パルスＢ１の立ち下がりで動作し、信号Ｊを出力する。フリップフロップ１０ａ、１０ｂ（制御信号生成手段）、ＡＮＤ回路（制御信号生成手段）１１ａ、１１ｂで構成されるＵ相短絡防止制御回路（制御信号生成手段）８ａ、フリップフロップ（制御信号生成手段）１０ｃ、１０ｄ、ＡＮＤ回路（制御信号生成手段）１１ｃ、１１ｄで構成されるＶ相短絡防止制御回路（制御信号生成手段）８ｂ、フリップフロップ（制御信号生成手段）１０ｅ、１０ｆ、ＡＮＤ回路（制御信号生成手段）１１ｅ、１１ｆで構成されるＷ相短絡防止制御回路（制御信号生成手段）８ｃ、および出力バッファ（制御信号生成手段）１２ａ〜１２ｆ、出力端子１３ａ〜１３ｆ、フリップフロップ１４（制御信号生成手段）、ＡＮＤ回路（制御信号生成手段）１５は図６に示す従来例と同等であるため重複する説明を省略する。
【００１８】
次に動作について説明する。
図２はこの発明の実施の形態１によるモータ制御装置の各部の信号のタイミングを示すタイミングチャートである。なお、図１ではＵ相、Ｖ相、Ｗ相の三相あるが動作については三相とも同等なためＵ相のみについて説明を行う。
【００１９】
発振器１からのクロックＴを同期用タイマ３で分周しオーバフロー発生時に同期用タイマ３はパルスＡを出力する。このパルスＡにより三相インバータ波形発生タイマ４ａからはＰＷＭ出力波形であるパルスＢ１が出力される。ＣＰＵ１７の制御によりレジスタ５ａ、５ｂにそれぞれ“０”、“１”が、レジスタ５ｃ，５ｄにはそれぞれ“１”、“０”が設定されているとする。なお、図１では接続が省略されているが、レジスタ５ａ〜５ｄはＣＰＵ１７の制御によってデータをセットできるようになっている。
【００２０】
パルスＡの立ち上がりによりレジスタ５ａ、５ｂの値がシフトレジスタ６ａ，６ｂにリロードされインバータ７ａを介して信号Ｄはハイレベルに設定される。同様に、レジスタ５ｃ、５ｄの値がシフトレジスタ６ｃ、６ｄにリロードされインバータ７ｂを介して信号Ｅはローレベルに設定される。次にパルスＢ１の立ち下がりによりシフトレジスタ６ａ、６ｂ及びシフトレジスタ６ｃ，６ｄの値がシフトして信号Ｄはローレベルに、信号Ｅはハイレベルに変化する。
【００２１】
以上の動作と並行してパルスＡの立ち下がり後、区間ｔ１でＣＰＵ１７によりレジスタ５ｃ、５ｄの値をそれぞれ“１”、“１”に書き換えておく。すると区間ｔ２ではパルスＡの立ち上がりにより、レジスタ５ｃ、５ｄの値がシフトレジスタ６ｃ、６ｄにリロードされる。レジスタ５ｃ、５ｄの値は区間ｔ１でそれぞれ“１”、“１”に書き換えられているため信号Ｅはローレベルとなり、パルスＢ１の立ち下がりによりシフトレジスタ６ｃ、６ｄの値がシフトしてもローレベルとなる。信号Ｄは区間ｔ１のときと同様な波形となる。区間ｔ３、ｔ４については区間ｔ２と同様な動作をし、信号Ｄ、Ｅは図２に示す波形となる。
【００２２】
次にデッドタイムタイマ９ａにはＣＰＵ１７により短絡防止時間ｔｄが設定され、パルスＡの立ち上がり及びパルスＢ１の立ち下がり時に動作しＰＷＭ波形Ｊを出力する。この信号Ｊとフリップフロップ１０ａ、１０ｂにより信号Ｄ、Ｅに対しｔｄ位相のずれた信号Ｆ、Ｇが作られる。信号Ｄ、Ｆの論理積がＡＮＤ回路１１ａでとられて信号Ｈが得られる。また信号Ｅ、Ｇの論理積をＡＮＤ回路１１ｂでとられて信号Ｉが得られる。信号Ｈ、Ｉが出力バッファ１２ａ、１２ｂを介して出力端子１３ａ、１３ｂから出力され、モータ制御信号Ｕ、ＵＢを得ることができる。実施の形態１により得られるモータ制御信号Ｕ、ＵＢの波形は区間ｔ１では従来のモータコントロール回路と同様な逆極性の波形が得られ、区間ｔ２〜ｔ４では制御信号Ｕは信号レベルの変化するＰＷＭ波形が得られ、制御信号ＵＢはハイレベルの固定した信号が得られる。
【００２３】
以上のように、この実施の形態１では従来と同様な逆相のモータドライブ波形が得られると共にＵ、ＵＢ個別に独立して出力レベルを設定することができるようになり、かつ、モータ制御信号で外部のパワーデバイスを破壊しない為に必要な短絡防止時間も設定する事ができるので対応できるモータの種類の範囲が広くなる効果がある。
【００２４】
実施の形態２．
図３はこの発明の実施の形態２によるモータ制御装置の構成を示す回路図である。このモータ制御装置はＣＰＵ１７、ＲＯＭ１８、ＲＡＭ１９、発振器１、タイマ部２ａ、モータコントロール回路１６ｂとから構成されている。同図において、図６に示す従来の技術あるいは図１に示す実施の形態１と同等の部分には同一符号を付し重複する説明は省略する。
【００２５】
タイマ部２ａは発振器１のクロックＴをカウントソースとし、オーバフロー発生時に立ち上がりのパルスを出力する同期用タイマ３と、同期用タイマ３の出力と同期用タイマ３のタイマ値書き込み信号を入力としパルスＡを出力するＯＲ回路（第１のオア回路）２５と、パルスＡとＣＰＵ１７からのトリガ信号を入力してパルスＱを出力するＯＲ回路（第２のオア回路）２６と、パルスＡに基づいて出力パルスＢ１〜Ｂ３を出力する三相インバータ波形発生タイマ４ａ〜４ｃとを有している。なお、三相インバータ波形発生タイマ４ａはワンショットモードで動作する。
【００２６】
次にモータコントロール回路１６ｂについて説明する。８ａはＵ相出力制御回路であり、ＣＰＵ１７からの制御により値が設定されるレジスタ５ａ、５ｂと、パルス信号Ｑによりレジスタ５ａ、５ｂのデータが設定され、三相インバータ波形発生タイマ４ａの出力Ｂ１の立ち下がりでデータがシフトするシフトレジスタ６ａ、６ｂと、シフトレジスタ６ａの出力を反転して信号Ｄを出力するインバータ７ａと、パルス信号Ｑによりレジスタ５ｃ、５ｄのデータが設定され、三相インバータ波形発生タイマ４ａの出力Ｂ１の立ち下がりでデータがシフトするシフトレジスタ６ｃ，６ｄと、シフトレジスタ６ｃの出力を反転して信号Ｅを出力するインバータ７ｂとにより構成されている。
【００２７】
８ｂ、８ｃはそれぞれＶ相出力回路、Ｗ相出力制御回路であり構成は８ａと同等である。９ａ、９ｂ、９ｃは短絡防止時間を設定するデッドタイムタイマでありパルスＱの立ち上がり、パルスＢ１の立ち下がり時に動作し、信号Ｊを出力する。フリップフロップ１０ａ、１０ｂ及びＡＮＤ回路１１ａ，１１ｂで構成されるＵ相短絡防止制御回路８ａ、フリップフロップ１０ｃ、１０ｄ及びＡＮＤ回路１１ｃ、１１ｄで構成されるＶ相短絡防止制御回路８ｂ、フリップフロップ１０ｅ、１０ｆ及びＡＮＤ回路１１ｅ、１１ｆで構成されるＷ相短絡防止制御回路８ｃ、出力バッファ１２ａ〜１２ｆ、出力端子１３ａ〜１３ｆ、フリップフロップ１４、ＡＮＤ回路１５は従来例および実施の形態１と同等であるため説明を省略する。
【００２８】
次に動作について説明する。
図４はこの発明の実施の形態２によるモータ制御装置において周期を変化させる場合の信号のタイミングを示すタイミングチャートである。図４において区間ｔ１ではレジスタ５ａ、５ｂにそれぞれ“１”、“１”、レジスタ５ｃ、５ｄにはそれぞれ“１”、“０”のデータがＣＰＵ１７により設定され、実施の形態１で説明した動作と同様に図４に示す信号Ｄ、Ｅが生成される。区間ｔ２で割り込みなどの外部イベントが発生した場合、ＣＰＵ１７により同期用タイマ３の動作を停止させ、レジスタ５ａ、５ｂに“０”、“１”が、レジスタ５ｃ、５ｄに“１”、“１”が設定される。
【００２９】
次に同期用タイマ３に次の区間ｔ３を設定すると信号Ｐが立ち上がり、先に設定したレジスタ５ａ、５ｂの値がレジスタ６ａ、６ｂにレジスタ５ｃ、５ｄの値がレジスタ６ｃ、６ｄに設定される。信号Ｄはハイレベルに、信号Ｅはローレベルに変化するととも三相インバータ波形発生タイマ４ａの出力パルスＢ１が立ち上がる。その後、ＣＰＵ１７により同期用タイマ３の動作を開始させる。区間ｔ３では実施の形態１の動作と同様にパルスＢ１の立ち下がりでシフトレジスタ６ａ、６ｂ、６ｃ、６ｄでシフト動作が行われ信号Ｄ、信号Ｅともにローレベルとなる。区間ｔ４では区間ｔ３の動作を繰り返し、信号Ｄ、信号Ｅは図４に示すようになる。
【００３０】
デッドタイムタイマ９ａは信号Ｑの立ち上がり、パルスＢ１の立ち下がり時に動作し、信号Ｊを出力する。以上説明した信号Ｄ、Ｅ、Ｊがフリップフロップ１０ａ、１０ｂ、ＡＮＤ回路１１ａ、１１ｂ、出力バッファ１２ａ、１２ｂを経て出力端子１３ａ、１３ｂよりモータ制御信号Ｕ、ＵＢとして出力される。
【００３１】
次に、ＣＰＵ１７によるモータ制御信号の変化について説明する。図５はこの発明の実施の形態２によるモータ制御装置の各部の信号のタイミングを示すタイミングチャートである。図において、区間ｔ１では図４の動作と同じであり重複する説明は省略する。区間ｔ２において外部イベントが発生した場合ＣＰＵ１７によりレジスタ５ａ、５ｂに“０”、“１”を、レジスタ５ｃ、５ｄに“１”、“１”を設定し、その後、ＣＰＵ１７からＯＲ回路２６へ立ち上がりのトリガパルスを出力する。ＣＰＵ１７からＯＲ回路２６へ立ち上がりのトリガパルスが供給されると信号Ｑも立ち上がり、先に設定したレジスタ５ａ、５ｂの値がレジスタ６ａ、６ｂにレジスタ５ｃ、５ｄの値がレジスタ６ｃ、６ｄに設定される。その結果、信号Ｄはハイレベルに信号Ｅはローレベルになる。
【００３２】
その後トリガＢ１の立ち下がりに同期しシフトレジスタ６ａ、６ｂ、６ｃ、６ｄでシフト動作が行われ、信号Ｄはハイレベルからローレベルに変化し、信号Ｅはローレベルのままとなる。区間ｔ３、ｔ４では図４に示した場合と同様に周期的な動作が行われ、図５に示す信号Ｄ、Ｅの波形となる。デッドタイムタイマ９ａは信号Ｑの立ち上がり、パルスＢ１の立ち下がり時に動作し、信号Ｊを出力する。以上、説明した信号Ｄ、Ｅ、Ｊがフリップフロップ１０ａ，１０ｂ、ＡＮＤ回路１１ａ、１１ｂ、出力バッファ１２ａ、１２ｂを経て出力端子１３ａ、１３ｂよりモータ制御信号Ｕ、ＵＢとして出力される。
【００３３】
なお、図４の波形はモータコントロールの信号出力周期を変化させるとともに出力レベルも変えるものであり、図５はモータコントロールの信号出力周期を変化させず出力レベルのみを変化させる場合の動作を示している。
【００３４】
以上のように、この実施の形態２によるモータ制御装置は、例えば割り込みなどの外部イベントが発生した場合に三相出力周期とモータ制御信号Ｕ、ＵＢの出力レベルの変更あるいはモータ制御信号Ｕ、ＵＢの出力レベルのみの変更をすることができ、実施の形態１よりさらに多種のモータを制御できる。
【００３５】
【発明の効果】
以上のように、請求項１記載の発明によれば、各相に２つずつ設けられた制御信号を出力する出力端子毎にそれぞれ対応して設けられ、中央処理回路によってデータの書き換えが可能にされた複数のレジスタと、出力端子毎にそれぞれ対応して設けられ、複数のレジスタの各々と同じビット数のデータを格納可能にされ、タイマ部から出力される所定のパルスにより対応する複数のレジスタの値がリロードされるシフトレジスタと、シフトレジスタの出力信号に基づいて多相モータの各相の制御信号を生成し、対応する出力端子に出力する制御信号生成手段とを具備するように構成したので、レジスタの書き込みデータを変えることにより、複雑な制御信号を生成することができ、他種類のモータの制御を行うことができる効果がある。
【００３６】
請求項２記載の発明によれば、タイマ部は同期用パルスを発生する同期用タイマと、同期用タイマから出力されたパルスが発生する毎にカウントを開始して所定のカウントが終了した後に出力信号のレベルを変化させ、このレベル変化により前記シフトレジスタのシフト動作を開始させる波形発生用タイマと、同期用タイマから出力される同期用パルスと同期用タイマのカウント値書き込み信号との論理和をとって波形発生用タイマに供給する第１のオア回路とを有し、オア回路からの出力をレジスタに格納されているデータをシフトレジスタにリロードする動作を開始させる信号としてシフトレジスタに供給するように構成したので、同期用タイマのカウント値書き込み信号によってモータ制御信号の周期を変えることができ、より多様な制御信号を生成することができる効果がある。
【００３７】
請求項３記載の発明によれば、第１のオア回路の出力と中央処理回路から出力されるリロード指示信号との論理和をとってレジスタに格納されているデータをシフトレジスタにリロードする動作を開始する信号として、シフトレジスタに供給するように構成したので、モータ制御信号の周期とは独立に、シフトレジスタのリロードができ、より多様な制御信号を生成することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるモータ制御装置の構成を示す回路図である。
【図２】  この発明の実施の形態１によるモータ制御装置の各部の信号のタイミングを示すタイミングチャートである。
【図３】  この発明の実施の形態２によるモータ制御装置の構成を示す回路図である。
【図４】  この発明の実施の形態２によるモータ制御装置において周期を変化させる場合の信号のタイミングを示すタイミングチャートである。
【図５】  この発明の実施の形態２によるモータ制御装置においてＣＰＵによってシフトレジスタへのデータ転送を行ってより多様な制御信号を生成する場合の各部の信号のタイミングを示すタイミングチャートである。
【図６】  従来のモータコントローラを内蔵しているマイクロコンピュータの構成を示す回路図である。
【図７】  従来のモータコントロール回路のタイミングチャートである。
【符号の説明】
２  タイマ部、３  同期用タイマ、４ａ〜４ｃ  三相インバータ波形発生タイマ（波形発生用タイマ）、５ａ〜５ｄ  レジスタ、６ａ〜６ｄ  シフトレジスタ、１０ａ〜１０ｆ  フリップフロップ（制御信号生成手段）、１１ａ〜１１ｆ  ＡＮＤ回路（制御信号生成手段）、１２ａ〜１２ｆ  出力バッファ（制御信号生成手段）、１４  フリップフロップ（制御信号生成手段）、１５  ＡＮＤ回路（制御信号生成手段）、１７  ＣＰＵ（中央処理回路）、２５  ＯＲ回路（第１のオア回路）、２６  ＯＲ回路（第２のオア回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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