(57)【特許請求の範囲】
【請求項１】
集積された半導体メモリ装置において、
多数のデータビットのため、各々２つ以上のデータ状態を貯蔵する多数の第１メモリセルと、
前記データビットを感知するための多数の第１感知増幅器と、
各々の第１感知増幅器は、少なくとも２つ以上のデータラッチと対応し、前記多数のデータラッチは、各々の第１感知増幅器に対応される少なくとも２つ以上のラッチのうち、１つだけを含む各々の２つ又はその以上のグループに区分されるが、前記感知されたデータビットを各々ラッチするための多数の第１データラッチと、
前記データビットに応じて多数のパリティビットを貯蔵するための多数の第２メモリセルと、
前記パリティビットの感知のための多数の第２感知増幅器と、
各々の第２感知増幅器は、少なくとも２つ以上のデータラッチと対応し、前記多数のデータラッチは、各々の第２感知増幅器に対応される少なくとも２つ以上のラッチのうち、１つだけを含む各々の２つ又はその以上のグループに区分されるが、前記感知されたデータビットを各々ラッチするための多数の第２データラッチと、
ラッチ選択信号を発生するための制御回路と、
前記ラッチ選択信号に応じて前記第１データラッチのグループのうち１つを順次選択するための第１選択回路と、
前記ラッチ選択信号に応じて前記第２データラッチのグループのうち１つを順次選択するための第２選択回路と、
前記第２選択回路によって選択されたグループに含まれる第２データラッチによってラッチされたパリティビットを用いて、前記第１選択回路によって選択されたグループに含まれる第１データラッチによってラッチされたデータビットの誤り検出および訂正を行う手段とを含むことを特徴とするマルチビット半導体メモリ装置。
【請求項２】
集積された半導体メモリ装置において、
多数のデータビットのための２つ以上のデータ状態を貯蔵多数のメモリセルと、
前記データビットを感知するための多数の感知増幅器と、
各々の感知増幅器は、少なくとも２つ以上のデータラッチと対応し、前記多数のデータラッチは、各々の感知増幅器に対応される少なくとも２つ以上のラッチのうち、１つだけを含む各々の２つ又はその以上のグループに区分されるが、前記感知されたデータビットを各々ラッチするための多数のデータラッチと、
１つ又はそれ以上のラッチ選択信号を発生するための制御回路と、
前記１つ又はそれ以上のラッチ選択信号に応じて前記データラッチの２つ又はその以上のグループを交互に選択するための選択回路と、
前記データラッチのうち、選択された１つのグループからラッチされた前記データビットでの誤りビットの検出と、前記検出された誤りビットの訂正のための手段とを含むことを特徴とするマルチビット半導体メモリ装置。
【請求項３】
前記制御回路は、一連の内部アドレス信号を発生する内部アドレス発生回路と、
前記ラッチ選択信号として使用される前記内部アドレス信号の一部を含むことを特徴とする請求項２に記載にマルチビット半導体メモリ装置。
【請求項４】
集積された半導体メモリ装置において、
多数のデータビットのために、各メモリセルが４つの可能なデータ状態が貯蔵できる多数の第１メモリセルの第１アレーと、
前記データビットを感知するための多数の第１感知増幅器と、
各々の第１感知増幅器は、１対の第１データラッチと対応し、前記多数の第１データラッチは、各々の第１データラッチ対の１つだけを含む２つグループに区分されるが、前記感知されたデータビットを各々ラッチするための多数の第１データラッチと、
１つ又は２つのラッチ選択信号を発生するための制御信号と、
前記ラッチ選択信号に応じて前記第１データラッチの２つグループ交互に選択するための選択回路と、
前記データビットに応じて多数のパリティビットを貯蔵するための多数の第２メモリセルの第２アレーと、
前記パリティビットの感知のための多数の第２感知増幅器と、
前記第１データラッチのうち、選択された１つのグループからラッチされた前記データビットでの誤りビットの検出と前記検出された誤りビットの訂正のための手段とを含むことを特徴とするマルチビット半導体メモリ装置。
【請求項５】
前記各第２メモリセルは、４つの可能なデータ状態を貯蔵することを特徴とする請求項４に記載のマルチビット半導体メモリ装置。
【請求項６】
各々の第２感知増幅器は、１対の第２データラッチと対応し、前記多数の第２データラッチは、各々の第２データラッチ対の１つだけを含む２つグループに区分されるが、前記感知されたデータビットを各々ラッチするための多数の第２データラッチと、
前記手段は、前記第２データラッチの選択されたグループの前記パリティビットに応じて誤り検出及び訂正を行うが、１つ又はその以上の選択信号に交互に応じて第２データラッチの２つグループを選択するための第２選択回路を付加的に含むことを特徴とする請求項５に記載のマルチビット半導体メモリ装置。
【請求項７】
各々の第１データラッチ対によってラッチされた前記データビットのうち、１つの上位ビットは、各々の第２データラッチ対によってラッチされた前記パリティビットのうち、１つの上位ビットに対応され、各々の第１データラッチ対によってラッチされた前記データビットのうち、１つの下位ビットは、各々の第２データラッチ対によってラッチされた前記パリティビットのうち、１つの下位ビットに対応されることを特徴とする請求項６に記載のマルチビット半導体メモリ装置。
【請求項８】
各々の第１データラッチ対によってラッチされた前記データビットのうち、１つの上位ビットは、各々の第２データラッチ対によってラッチされた前記パリティビットのうち、１つの下位ビットに対応され、各々の第１データラッチ対によってラッチされた前記データビットのうち、１つの下位ビットは、各々の第２データラッチ対によってラッチされた前記パリティビットのうち、１つの上位ビットに対応されることを特徴とする請求項６に記載のマルチビット半導体メモリ装置。
【請求項９】
集積された半導体メモリ装置のデータワードでデータ誤りを検出し訂正する方法において、
各々のデータ状態は、２つ又はその以上のデータビットに表現され、前記各々のデータビットは、２つ又はその以上の集合に区分される２つ以上の可能なデータ状態を各々貯蔵するための多数の第１メモリセルに一般的なデータ情報を貯蔵する段階と、
２つ又はその以上に前記データビットの集合に対応される２つ又はその以上のパリティビットの集合を多数の第２メモリセルに各々貯蔵する段階と、
前記データビットの２つ又はその以上の集合を感知する段階と、
前記感知されたデータビットの２つ又はその以上の集合をラッチする段階と、
２つ又はその以上のラッチされたデータビットの集合を集合単位に誤りビット検出する段階と、
前記検出された誤りビットが集合単位に訂正される段階とを含むことを特徴とするマルチビット半導体メモリ装置の誤り訂正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積されたメモリ装置に関するものであり、より詳しくは、誤り検査及び訂正(ｅｒｒｏｒ  ｃｈｅｃｋ  ａｎｄ ｃｏｒｒｅｃｔｉｏｎ：ＥＣＣ )機能を備えるが、１つのメモリセルに２つ以上の可能なデータ状態を貯蔵するマルチビットメモリ装置に関するものである。
【０００２】
本発明は、集積されたメモリ装置のためのＥＣＣ方法に関するものであり、よりくわしくは、１つのメモリセルに２つ以上のデータが貯蔵できるマルチビットマスクＲ０Ｍｓ(Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｉｅｓ)、又はマルチビットＥＥＰＲ０Ｍｓ(Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭｓ)のようなマルチビットメモリ装置に対する誤り検査及び訂正方法に関するものである。
【０００３】
本発明は、１９９７年に出願された大韓民国特許番号８１００２／１９９７に基づいている。
【０００４】
【従来の技術】
ディジタル電子システムにおいて、情報は、２進数形態（１、０)に表現される。２進情報が、ある地点から他の地点に移動されるとき、'１'が'０'になったり、'０'が'１'になったりするような誤りが発生する可能性が存在する。これは、媒介手段の欠陥(ｍｅｄｉａ  ｄｅｆｅｃｔｓ)、構成成分の誤り(ｃｏｍｐｏｎｅｎｔ  ｆａｉｌｕｒｅｓ)、電子ノイズ(ｅｌｅｃｔｒｏｎｉｃｎｏｉｓｅ)、不十分な結合(ｐｏｏｒ  ｃｏｎｎｅｃｔｉｏｎｓ)、エージングによる劣化(ｄｅｔｅｒｉｏｒａｔｉｏｎ  ｄｕｅ  ｔｏ  ａｇｅ)、その他の要因に基づいて発生できる。１ビットが異なって認識されると、ビット誤りが発生する。
【０００５】
集積された半導体メモリ装置で、元の冗長(ｒｅｄｕｎｄａｎｃｙ)は、生産収率（ｙｉｅｌｄ）を増加させるための方法としてビットラインとワードラインの誤り訂正のため(ハード誤り(ｈａｒｄ  ｅｒｒｏｒ)の訂正のため)使用される。もし冗長が使用されると、全体メモリセルアレーは増加するはずである。
【０００６】
メモリチップの占有面積を小さくしながら、本質的には変わらない収率の改良の効果を得ることができる方法は、ＥＣＣ技術を使用することである。メモリシステムの誤り訂正は、アルファ粒子の衝突（ヒット）（ａｌｐｈａ  ｐａｒｔｉｃｌｅ  ｈｉｔ)とかノイズによって発生するソフト誤り(ｓｏｆｔ  ｅｒｒｏｒ)だけではなく、ハード誤り訂正でも全部必要である。誤り訂正は、２つの段階を含む。１番目段階は、誤り検出段階であり、そのつぎの段階は、検出された誤りに対する訂正である。誤り訂正のようなこととして、メモリ装置の信頼度だけではなく、収率も増加させることができる。
【０００７】
よりくわしくは、ハミングコード(ｈａｍｍｉｎｇ  ｃｏｄｅ）は、１９５０年にハミングによってはじめて開発されたが、前述の目的のために、よく使用されている。ハミングコードによる誤り訂正方法は、多くの他のビットフィルドサイズに適用されることができる。与えられた８、１６、３２、６４、１２８ビットの訂正のためのパリティ（ｐａｒｉｔｙ）ビットの数を決定するため、下の不等式が使用される。
【０００８】
２k≧ｍ＋ｋ＋１   （１）
'm'は、修正されるデータビット数であり、'k'は訂正のため必要なパリティビット数である。たとえば、もしデータビット数(m)が８であると、パリティビット数(k)は４であり、もしデータビット数(m)６４であると、パリティビット数(k)は７である。
【０００９】
小さいビットフィルドは、速い誤り訂正を行うが、メモリマトリックスに多くの冗長のパリティビットが必要で大きいビットフィルドは、冗長のパリティマトリックスに小さい量のパリティセルを許容するが、速度がおそい。このように、２つの条件を全部満足しなく、適当な条件を取捨選択すべき特徴を有している。
【００１０】
他の形態の誤り訂正コードは、１９８１年にＥｄｗａｒｄｓによって開発されてＢｕｒｒｏｕｇｈｓによってＤＲＡＭｓ(Ｄｙｎａｍｉｃ  ＲＡＭｓ)ように提案された水平−垂直(ｈｏｒｉｚｏｎｔａｌ−ｖｅｒｔｉｃａｌ：Ｈ−Ｖ)誤り訂正技術がある。
【００１１】
上の方法から、メモリは、固定されたサイズのブロックにわかれる。各々のバイトで水平パリティビットが添加される。垂直パリティも生成され貯蔵される。正常動作の間、水平パリティだけが検査されて誤り訂正のための時間遅延を改善させる。もし水平パリティビットを検査したとき、誤りが発見されたら、垂直パリティビットが検査され、誤りは２つのパリティビットが垂直に交差する地点で検出される。
【００１２】
前述の単一誤り訂正から、１つの不良ビットを有するデータワード(即ち、８、１６、３２、６４、１２８ビットなど)は、元の情報に復元されることができるが、２つの不良ビットは検出はできるが訂正はできない。
【００１３】
最近のＥＣＣ技術は、例えば、Ｈｉｄａｋａｎａ等による米国特許番号４、９０３、２６８の“Ｓｅｍｉｃｏｎｄｕｃｔｏｒｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ｏｎ−Ｃｈｉｐ  Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔｉｏｎ  Ｆｕｎｃｔｉｏｎ”、Ｎｏｇｕｃｈｉ等による米国特許番号４、９５８、３５２の“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ  Ｆｕｎｃｔｉｏｎ”、Ｌｅｅ等による米国特許番号５、３１３、４２５の“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｈａｖｉｎｇ  Ａｎ  Ｉｍｐｒｏｖｅｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃａｐａｂｉｌｉｔｙ”、Ｋｉｍ等による米国特許番号５、４４８、５７８の“Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  ｏｎｌｙ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ａｎ  Ｅｒｒｏｒ  ａｎｄ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ”、そしてＬａｍｂｒａｃｈｅ等による米国特許番号５、７６５、１８５の“ＥＥＰＲＯＭ  Ａｒｒａｙ  ｗｉｔｈ  Ｆｌａｓｈ−Ｌｉｋｅ  Ｃｏｒｅ  Ｈａｖｉｎｇ  ＥＣＣ  ｏｒ  Ａ  Ｗｒｉｔｅ  Ｃａｃｈｅ  ｏｒＩｎｔｅｒｒｕｐｔａｂｌｅ  Ｌｏａｄ  Ｃｙｃｌｅｓ”等に開示されている。
【００１４】
その間、 半導体メモリ装置が集積度が高まりつつあり、面積が広がるため、冗長はもちろん誤り訂正１つだけでは有用な収率を提供することに十分ではない。従って、長い間、システム内部での収率の改善のため、２つの方法を効果的に組み合って使用することが望ましい。
【００１５】
より拡張されたメモリ容量のための効果的な集積度に対する熱望は、１つのメモリセルに多数のデータ貯蔵するためのマルチビット(マルチレベル、又はマルチスタード)技術の発展を催す。現在のマルチビットメモリ装置に対する技術は、Ｎｏｇｕｃｈｉ等による米国特許番号５、２６２、９８４の“Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｃａｐａｂｌｅ  ｏｆ  Ｓｔｏｒｉｎｇ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｄａｔａ”、Ｓｕｇｉｕｒａ等による米国特許番号５、４５７、６５０の“Ａｐｐａｒａｔｕｓ ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｒｅａｄｉｎｇ−Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｄａｔａ  Ｓｔｏｒｅｄ  ＩｎＡ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ”、Ｈａｓｂｕｎ等による米国特許番号５、５４１、８８６の“Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓｆｏｒ  Ｓｔｏｒｉｎｇ  Ｃｏｎｔｒｏｌ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｉｎ  Ｍｕｌｔｉ−Ｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙｓ”、Ｆｏｒｂｅｓ等による米国特許番号５、７４０、１０４の“Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｅｒｅｎｃｅｓ”、Ｐａｒｋ等による米国特許番号５、７６８、１８８の“Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｄｒｉｖｉｎｇ  Ｔｈｅ  Ｓａｍｅ”、そしてＣｈｏｉ等による米国特許番号５、７６８、１９１の“Ｍｅｔｈｏｄｓ  ｏｆＰｒｏｇｒａｍｍｉｎｇ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ”等に開示されている。
【００１６】
Ｒ０Ｍのような装置でメモリセルは"１１"、"１０"、"０１"、"００"の２ビットデータの４つの状態のうち、１つを有するようにプログラムされている。従って、Ｒ０Ｍセルは、単一ビット装置の代わりに２つビット装置でプログラムされることができが、これは有利に１メモリ装置が有することができる情報量の２倍を有することができるため、ビット当たり経費の減少に寄与する。低い電圧、高集積されたマルチビットメモリ装置のデータ状態に相応するスレショルド電圧の間の小さいマージンを考慮するとき、高集積マルチビットメモリ装置でビット欠陥に対向するＥＣＣの採択は、メモリ装置の信頼度及び収率向上において必須的である。
【００１７】
一般的に、マルチビットメモリセルに貯蔵された２つビットのデータ全部がソフト及びハード誤りに影響を受ける可能性が高い。もし、マルチビットセル１つに２つビット以上の誤りが発生すると、例えば、'００'データは、'１１'に、'１１'データは、'００'に変わるようになると、従来技術によるＥＣＣ方法で、上のような誤りを訂正することは不可能である。なぜならば、予め決定されたデータワード(即ち、３２、６４、 又は１２８ビット)で、単に１つのビット誤りだけが技術によって訂正されることができるためである。従って、誤り訂正の正確度は保証されることができない。
【００１８】
【発明が解決しようとする課題】
従って、 本発明の目的は、上述の諸般問題点を解決するための提案されたものとして、データの正確度と安全性を保証できるＥＣＣ回路を有するマルチビット半導体メモリ装置を提供することである。
【００１９】
本発明の他の目的は、データワード内で、１つ以上の誤り訂正能力を有するマルチビット半導体メモリ装置を提供することによって同じワード内の２つ又はその以上の誤りによるメモリ装置の欠陥を防止することである。
【００２０】
本発明の他の目的は、マルチビット半導体メモリ装置のデータワード内で誤り訂正失敗なしに２つ以上の誤りを検出及び訂正する方法を提供することである。
【００２１】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、一般データ情報を２つ以上のできるデータ状態に貯蔵する多数の第１メモリセル(即ち、マルチビットメモリセル)の各々のデータ状態は、２つ又はその以上のデータビットで表現され、その各々のデータビットは２つ又はその以上のグループ(又は集合)に分類される。そして２つ又はその以上のデータビットグループに、各々対応される２つ又はその以上のパリティビットのグループは多数の第２データメモリセル(単一又はマルチビットメモリセル)に貯蔵される。メモリ装置は、各々２つ又はその以上のデータビットグループの感知と、２つ又はその以上の感知されたデータビットグループのラッチのための多数感知増幅器とを含む。各々の感知増幅器は、セルビット当たりビット数によって少なくとも２つ以上のデータラッチと対応される。多数のデータラッチは、各々の感知増幅器に対応される少なくとも２つ以上のラッチのうち、１つだけを含む各々の２つ又はその以上のグループに区分される。特にメモリ装置は、ＥＣＣ回路を含むが、これはラッチされたデータビットをグループ別に順次的に検査し、検出された誤りをグループ別に訂正する。
【００２２】
本発明による他の特徴によると、マルチビットメモリ装置のための誤り訂正方法が提供される。一般的なデータ情報は、２つ以上のデータが貯蔵できる多数の第１メモリセルに貯蔵される。 各々のデータ状態は、２つ又はその以上のデータビットによって表現され各々のデータビットは、２つ又はその以上に集合に区分される。そして２つ以上のデータビットの集合に対応される２つ又はその以上のパリティビットは各々多数の第２メモリセルに各々貯蔵する。これとは違う方法で、第２段階は、第１段階を従うことができる。これによって、２つ又はその以上のデータビット集合は、感知されラッチされる。ラッチされたデータビットの２つ又はその以上集合のうち、誤りビットは各集合単位に検査される。結局、検出された誤りビットが集合単位に訂正される。
【００２３】
本発明によるＥＣＣ回路とＥＣＣ方法によると、マルチビットメモリ装置のデータワードライン内での１ビット以上の誤りが訂正でき、信頼性の向上及び装置の収率を増加を提供する。
【００２４】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面、図１から図６までを参照して詳細に説明する。
【００２５】
本発明の特徴は、集積されたマルチビットメモリ装置の新しい誤り検出及び訂正技術を具体化したことにある。誤り訂正方法によると、マルチビットメモリ装置のデータワード(即ち、 １２８ビット)に対応する２つ又はその以上のパリティビットグループがメモリ装置にプログラムされている。グループは、単位セル当たり貯蔵されたデータ数(即ち、２ビット)によって区分される。メモリデータワードの誤りビットはグループ別に順次的に検査される。そして検査された誤りビットもグループ別に順次的に訂正される。このような段階によってマルチビットメモリ装置のデータワード内の２つ又はその以上の誤りによる装置の欠陥が防止できる。
【００２６】
本発明の構成は、マルチビットマスクＲ０Ｍ環境を基準で説明される。マルチビットＥＥＰＲ０Ｍｓと他の種類のどのようなマルチビット半導体メモリ装置も、開示された構造の発明の概念を実施するために使用することができる。そして本発明によるメモリ装置は、ハミングコードに基板をおいた誤り訂正回路を有する。しかし、他の誤り訂正コードも装置に使用されることができる。
【００２７】
図１は、本発明による誤り訂正ハミングコードを使用するＥＣＣ回路を有するマルチビット半導体メモリ装置の構成を示している。図１を参照すると、構成によるマルチビット半導体メモリ装置、２５６Ｍｂ装置に仮定する。２５６Ｍｂ（即ち、８ｋｂ×１６ｋｂ）のマルチビットメモリセルアレー１００は、一般データビットを貯蔵することにおいて使用される。実際構成において、各々のセルには２つビットのデータ状態(即ち、"００"、"０１"、"１０"、"１１")である４つのデータ状態のうち、１つのデータ状態が貯蔵されるため、メモリセルアレー１００は１２８Ｍｂの大きさを有する。ここで、４つの可能なデータ状態を有する２つビットセルを通して構成が説明されるとしても、本発明は４つの可能な状態より、もっと多くの状態を有するメモリセルに応用できる。
【００２８】
行デコーダ１２０と列パスゲート(一般的に列デコーダ)１４０は、メモリセルアレー１００周辺に配置される。行デコーダ１２０は、行プレデコーダ(図示せず)から伝送された信号Ｐ０−Ｐａ、Ｑ０−Ｑｂに応じてメモリセル１００で１つの行を選択する。ここで、ａとｂは、正の定数である。列パスゲート(ｃｏｌｕｍｎ  ｐａｔｈ  ｇａｔｅ)１４０は、列プレデコーダ(図示せず)から伝送された信号ＹＡ０−ＹＡｃ、ＹＢ０−ＹＢｄに応じてメモリセル１００で６４個の列を選択する。ここで、ｃとｄは、正の定数である。
【００２９】
メーン感知増幅回路１８０は、メーンデータラインＤＬ０−ＤＬ６３を通して列パスゲート回路と電気的に接続される。メーン感知増幅回路１８０は、メモリセルアレー１００内の選択された６４個のマルチビットセルに貯蔵されている１２８ビットのデータワードを同時に感知し増幅する。１２８ビットデータは、２つの６４ビットグループに区分され、２つのグループはデータラッチ回路１８２にラッチされる。選択回路１８４は、データグループを選択制御信号ＰＢ０とＰＢ１に応じて順序に交互に出力する。
【００３０】
図２は、メーン感知増幅回路１８０、ラッチ回路１８２、そして選択回路１８４の、より詳細な構成を示している。感知増幅回路１８０は、各々のデータラインＤＬ０−ＤＬ６３と対応する６４個の感知増幅器ＳＡ１−ＳＡ６４を含む。各々の感知増幅器(即ち、 ＳＡ１)は、単一データライン(即ち、ＤＬ０)を通して２ビットデータを感知する。データラッチ回路１８２は、１２８個のラッチ構成要素L１−L１２８で構成されている。１対のラッチ構成要素L１とL２は、各々の感知増幅器(即ち、ＳＡ１)に対応し、対応する感知増幅器から２つのデータビットをラッチする。ラッチ構成要素L１-L１２８は、２つのグループに区分されるが、一番目グループは、奇数ラッチ構成要素L１、L３、…、L１２７であり、二番目グループは、偶数ラッチ構成要素L２、L４、…、L１２８である。感知増幅器ＳＡ１−ＳＡ６４各々の上位ビットは、６４個の奇数ラッチ構成要素L１、L３、…、L１２７によってラッチされる。感知増幅器ＳＡ１-ＳＡ６４各々の下位ビットは、６４個の偶数ラッチ構成要素L２、L４、…、L１２８によってラッチされる。
【００３１】
選択回路１８４は、１２８個の三状態（ｔｒｉ−ｓｔａｔｅ）バッファＢ１−Ｂ１２８によって構成される。バッファＢ１−Ｂ１２８も２つのグループに分れるが、１番目グループは、奇数バッファＢ１、Ｂ３、…、Ｂ１２７であり、２番目グループは、偶数バッファＢ２、Ｂ４、…、Ｂ１２８である。第１バッファグループＢ１、Ｂ３、…、Ｂ１２７は、第１ラッチ構成要素グループL１、L３、…、L１２７とデータラインＰＬ０−ＰＬ６３の間に連結されており、第２バッファグループＢ２、Ｂ４、…、Ｂ１２８は、第２ラッチ構成要素グループL２、L４、…、L１２８とデータラインＰＬ０−ＰＬ６３の間に連結されている。第１グループを形成しているバッファＢ１、Ｂ３、…、Ｂ１２７の"高"状態で活性化される三状制御入力は制御ロジック１９０からの１つの選択制御信号ＰＢ０を共通に入力される。反面、第２グループを形成しているバッファＢ２、Ｂ４、…、Ｂ１２８は制御ロジック１９０からの別の選択制御信号ＰＢ１を共通に入力される。これと反対に、各々の制御信号ＰＢ０、ＰＢ１が活性化されたとき、各々のバッファＢ１−Ｂ１２８のスイッチが閉じる。各々の制御信号ＰＢ０、ＰＢ１が非活性化されたとき、各々のバッファＢ１-Ｂ１２８のスイッチが開く。制御ロジック１９０は、データ感知区間の間、三状制御信号ＰＢ０、ＰＢ１を交互に活性化させる。
【００３２】
結局、４つ以上の可能な状態を貯蔵するメモリセルを２つ以上のラッチ構成要素と三状態バッファが、各々の感地増幅器と対応されることは、この分野に対する知識を有する者にとって自明な事実である。この場合において、各々のグループは、各々の感知増幅器に対応される２つ又はその以上のラッチ構成要素のうち、１つだけを有する。そして、もし奇数バッファ、又は偶数バッファが"低"状態で活性化される三状バッファに対置されると、データビットの２つのうち、選択は制御信号ＰＢ０、ＰＢ１のうち、１つによって形成されることができる。
【００３３】
図１を参照すると、メモリ装置は、他のマルチビットメモリセルのアレー１６０を有している。セルアレー１６０は、半導体メモリセルアレー１００に貯蔵されているデータビットに対応されるパリティビットを貯蔵することに使用される。このような構造から、誤り訂正にハミングコードが使用され、誤り訂正は、６４ビットワードデータによって形成されると仮定する。この場合、式（１）によって各データワード（即ち、６４ビット）当たり７つのパリティビットが必要なことは自明である。パリティビットセルアレー１６０は、２８Ｍｂの容量を有するが、アレーの１つのセルには２ビットに該当される４つの可能なデータ状態を有するようにプログラムされるため、実際大きさは１４Ｍｂである。１２８ビット（即ち、２つの６４ビットデータグループ）のデータワードがメーンメモリセルアレー１００に使用されたとき、２つの６４ビットデータグループに対応する１４ビットのパリティワード（即ち、２つの７ビットパリティグループ）は、パリティセルアレー１６０にプログラムされる。７つの２ビットパリティデータ(又は７パリティセル)各々の上位ビットは、６４個の２ビットデータ(又は６４メモリセル)各々の上位ビットに対応され、７つの２ビットパリティデータ各々の下位ビットは、６４個の２ビットデータ各々の下位ビットに対応される。これと反対に、７つのパリティセルの各々の下位ビットは、６４個のメモリセルの各々上位ビットに対応されることができ、７つのパリティセルの各々の上位ビットは、６４個のメモリセルの各々下位ビットに対応されることもできる。
【００３４】
パリティセルアレー１６０の行も行デコーダ１２０によって行プレディコーディング信号Ｐ０−Ｐａ、Ｑ０−Ｑｂに応じて選択される。ここで、マルチビットパリティセルアレー１６０は、単一ビットセルアレーの代わりに１つのセルに２つの可能なデータ状態を有する真価を有するようになる。感知増幅回路２００は、パリティデータラインＰＤＬ０−ＰＤＬ６を通してパリティセルアレー１６０の７つの列と電気的に連結される。感知増幅回路２００は、同時に１２８ビットデータワードに対応する１４パリティビットを感知し増幅する。感知された１４つのパリティビットは、２つの７ビットグループ状態になり、２つのグループもパリティラッチ回路２０２によってラッチされる。選択回路２０４は、２つのパリティグループを選択信号ＰＢ０とＰＢ１に応じて交互に選択的出力する。
【００３５】
図３は、ラッチ回路２０２と、選択回路２０４と連結されたパリティ感知増幅回路２００のより詳細な構成を示している。パリティ感知増幅回路２００は、データラインと対応する７つの感知増幅器ＳＡ１'−ＳＡ７'を含む。各々の感知増幅器は、単一データラインを通して２ビットデータを感知する。データラッチ回路２０２は、１４個のラッチ構成要素L１'−L１４'を含む。１対のラッチ構成要素(即ち、L１’とL２’)は、各々の感知増幅器(即ち、ＳＡ１')に対応し、対応する感知増幅器から２つのデータビットをラッチする。ラッチ構成要素L１'−L１４'は、２つのグループに区分されるが、一番目グループは、奇数ラッチ構成要素L１'、L３'、…、L１３'であり、二番目グループは、偶数ラッチ構成要素L２'、L４'、…、L１４'である。感知増幅器ＳＡ１'−ＳＡ７'(７ビット)の上位ビットは、奇数ラッチ構成要素L１'、L３'、…、L１３'によって各々ラッチされ、感知増幅器ＳＡ１'−ＳＡ７'下位ビットは、偶数ラッチ構成要素L２'、L４'、…、L１４'によって各々ラッチされる。
【００３６】
選択回路２０４は、１４個の三状態バッファＢ１'−Ｂ１４'によって構成される。バッファＢ１'−Ｂ１４'も２つのグループに区分されるが、１番目グループは、奇数バッファＢ１'、Ｂ３'、…、Ｂ１３'であり、２番目グループは、偶数バッファＢ２'、Ｂ４'、…、Ｂ１４'である。奇数バッファＢ１'、Ｂ３'、…、Ｂ１３' は、第１ラッチ構成要素グループL１'、L３'、…、L１３'とデータラインＰ０−Ｐ６の間に連結されているし、偶数バッファＢ２'、Ｂ４'、…、Ｂ１４'は、第２ラッチ構成要素グループL２'、L４'、…、L１４'とデータラインＰ０−Ｐ６の間に連結されている。第１グループを形成しているバッファＢ１'、Ｂ３'、…、Ｂ１３' の"高"状態で活性化される三状態制御入力は制御ロジック１９０からの選択制御信号ＰＢ０と共に共通に印加される。一方、第２グループを形成しているバッファは選択制御信号ＰＢ１と共に共通に印加される。各々の制御信号ＰＢ０、ＰＢ１が活性化されたとき、各々のバッファＢ１’−Ｂ１４のスイッチが閉じる。各々の制御信号ＰＢ０、ＰＢ１が非活性化されたとき、各々のバッファＢ１−Ｂ１４’のスイッチが開く。制御ロジック１９０は、データ感知区間の間、三状態制御信号ＰＢ０、ＰＢ１を交互に活性化させる。制御回路１９０は、外部アドレス列アドレス信号に応じて一連の内部アドレス信号を発生するための内部アドレス発生装置(図示せず)を含む。１つ又はその以上の内部列アドレス信号がラッチ選択信号ＰＢ０、ＰＢ１に使用されることができることは、この分野に対する知識がある者は理解できる。
【００３７】
前述のように、もしメモリセルが４つの可能な状態よりもっと貯蔵すると、２つ以上のパリティラッチ構成要素と三状態バッファが感知増幅器に各々連結されなければならにことは、この分野に対する知識がある者に理解できる。この場合において、各々のグループは、各々のパリティラッチ感知増幅器に対応される２つ又はその以上のラッチ構成要素のうち、１つだけを有する。そして、もし奇数バッファ、又は偶数バッファが"低"状態で活性化される三状態バッファに対置されると、データビットに対する２つのうち、１つの選択は、制御信号ＰＢ０、ＰＢ１のうち、１つに対する選択だけによって形成されることができる。
【００３８】
図１から、選択回路２０４の７ビット出力は、ＥＣＣマトリックス回路２２０によって提供される。図１で示さないが、症候群発生器（ｓｙｎｄｏｍｅ  ｇｅｎｅｒａｔｏｒ）と症候群デコーダ（ｓｙｎｄｏｍｅ  ｄｅｃｏｄｅｒ）からなるＥＣＣマトリックス回路２２０が図４と図５に、各々示されている。症候群発生器は、図４のように、多数の（ｅｘｃｌｕｓｉｖｅＯＲ）ゲート４００を含み、症候群デコーダは、図５のように、ＮＡＮＤゲート５００ａ−５６３ａ、５００ｃ−５６３ｃ、インバータ５００ｂ−５６３ｂ、５６３ｅ、そしてＮＯＲゲート５００ｄ−５６３ｄ、５００ｅ−５６２ｅで構成されている。症候群発生器と症候群デコーダは、次の６４ビット誤り訂正コーディングマトリックス表１と２によって構成される。
【００３９】
表１から、行方向のアラビア数字０−６３は、データビットＰＬ０−ＰＬ６３を各々示し、記号＄０−＄６は、症候群信号を示す。表２から記号Ｐ０−Ｐ６は、パリティビットを示す。
【００４０】
図４の症候群発生器は、選択回路１８４、２０４の出力ＰＬ０−ＰＬ６３（データビット）とＰＬ０−ＰＬ６（パリティビット）の排他的な論理合（ｅｘｃｌｕｓｉｖｅ−ＯＲ）を行い、症候群信号＄０−＄６を発生する。信号＄０−＄６は、図５の症候群デコーダに入力される。図５の症候群デコーダは、症候群信号＄０−＄６をディコーディングし、症候群ディコーディングデータＣ０−Ｃ６３を出力する。
続いて、図１を参照すると、症候群ディコーディングデータビットＣ０−Ｃ６３は、選択回路１８４のメモリデータビットＰＬ０−ＰＬ６３と共に誤り訂正回路２４０に入力される。誤り訂正回路２４０は、症候群ディコーディングデータＣ０−Ｃ６３とメモリデータビットＰＬ０−ＰＬ６３を、各々比較する。どのようなメモリデータビットが誤りで発見されると、そのビットは、症候群ディコーディングデータビットによって訂正される。回路２６０は、制御ロジック１９０から伝送された制御信号ＰＡ０−ＰＡ３に応じて６４ビットの訂正されたデータのうち、１６ビットを選択する。そして選択されたデータを１６ビットデータバスＤＯ−Ｄ１５に順次的に伝達する。
【００４１】
【表１】
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【００４２】
【表２】
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【００４３】
図６は、誤り訂正回路２４０と選択回路２６０の構造を示している。図６を参照すると、誤り訂正回路２４０は、６４個のＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）ゲート６００ａ−６６３ａで構成されている。各々のＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）ゲートは、データビットＰＬｉを受けるための１つの入力端子と症候群ディコーディングデータＣｉ（ここで、ｉ＝０、１、…、６３）をための又１つの入力端子を有している。バッファ６００ｂ−６６３ｂは、ＸＮＯＲゲート６００ａ−６６３ａに、各々対応する。４つのＸＮＯＲゲート（即ち、６００ａ−６０３ａ）と４つの三状バッファ（即ち、６００ｂ−６６３ｂ）は、１つの単位セルを形成する。それで、１６個の単位セルは、１６個のデータバスラインＤ０−Ｄ１５、各々に対応する。単位セル内の４つのバッファ（即ち、６００ｂ−６０３ｂは、対応される４つのＸＮＯＲゲート（即ち、６００ａ−６０３ａ）と対応される１つのデータバス（即ち、Ｄ０）の間に連結される。各々のせる内の４つのバッファの三状態入力制御入力は、制御信号ＰＡ０−ＰＡ３と共に入力される。各々の制御信号ＰＡ０−ＰＡ３が活性化されるとき、各々のバッファ６００ｂ−６６３ｂのスイッチが止める。反対に、各々の制御信号ＰＡ０−ＰＡ３が非活性化されるとき、各々のバッファ６００ｂ−６６３ｂのスイッチが開く。制御ロジック１９０は、データ出力区間の間、制御信号ＰＡ０−ＰＡ３を交互に活性化させる。
前述のように、本発明によるEＣＣ回路とＥＣＣ方法は、マルチビットメモリ装置のデータワードライン１つ以上のビット誤りが訂正でき、改善された信頼性を提供でき、メモリ装置の収率を増加させることができる。
【００４４】
以上から、本発明による回路の構成及び動作を前述及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的な思想を外れない範囲内で多様な変化及び変更ができる。
【００４５】
【発明の効果】
前述のように、本発明によるＥＣＣ回路とＥＣＣ方法は、マルチビットメモリ装置のデータワードライン１つ以上のビット誤りが訂正でき、改善された信頼性を提供でき、メモリ装置の収率を増加させることができる。
【図面の簡単な説明】
【図１】 本発明によるマルチビットメモリ装置の構成を示すブロック図である。
【図２】 図１に図示されたメーン感知増幅器と、これと関連されたラッチ及びセレクタ回路の細部構成を示す回路図である。
【図３】 図１に図示されたパリティ感知増幅器と、これと関連されたラッチ及びセレクタ回路の細部構成を示す回路図である。
【図４】 図１に図示されたＥＣＣマトリックス一部詳細回路図である。
【図５】 図１に図示されたＥＣＣマトリックス回路の他の一部詳細回路図である。
【図６】 図１に図示された誤り訂正回路とこれと関連されたセレクタ詳細回路図である。
【符号の説明】
１００：メモリセルアレー
１２０：行デコーダ
１４０：列パスゲート
１６０：セルアレー
１８０：メーン感知増幅回路
１８２、２０２：データラッチ回路
１８４、２０４：選択回路
１９０：制御ロジック
２００：感知増幅回路
２２０：ＥＣＣマトリックス回路
２４０：誤り訂正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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