(57)【特許請求の範囲】
【請求項１】
複数のデータ線と複数の走査線との各交差に対応して配設された各画素に対し、１フィールドを分割した複数のサブフィールド単位でオン状態とオフ状態とを制御するとともに、各前記サブフィールドで前記各画素がオン状態となる時間が当該画素の階調に対応して重み付けされていることで階調表示を行わせる電気光学装置の駆動回路において、
各画素に対応して設けられた記憶領域内に各サブフィールドにおける当該画素の前記オン状態または前記オフ状態を指示するデータを記憶する複数のメモリセルを備えた記憶手段と、
前記複数の走査線をサブフィールド毎にクロック信号によって指示される選択タイミングに基づいて順次選択する走査線側駆動手段と、
前記走査線側駆動手段によって選択される走査線に対応した複数の画素に与えるべき前記データを前記記憶手段内の前記メモリセルから読み出す読み出し手段と、
前記読み出し手段によって読み出されたデータに基づいて、前記複数のデータ線を介して各画素を前記オン状態または前記オフ状態にする電圧を供給するデータ線側駆動手段と、を備え、
前記読み出し手段は、各サブフィールドにおいて選択された走査線に対応する複数の画素に供給される前記データを記憶するメモリセルを選択するための選択回路を備え、
当該選択回路は、前記クロック信号と同一のパルス信号及び各前記サブフィールドで前記各画素がオン状態となる時間に対応してオンレベルとなる所定信号が供給され、
前記所定信号がオンレベルとなる期間に含まれる、前記クロック信号と同一のパルス信号を前記メモリセルに供給することで、当該メモリセルの選択を行う一方、前記所定信号がオフレベルの期間には、前記クロック信号と同一のパルス信号を前記メモリセルに供給しないことで当該メモリセルの選択を行わず、
当該選択されたメモリセルは供給された前記クロック信号と同一のパルス信号に基づいて前記データを出力すること
を特徴とする電気光学装置の駆動回路。
【請求項２】
前記記憶手段内の複数の記憶領域のうち任意に選択した画素に対応する記憶領域に、各サブフィールドに対応するデータを書き込む書き込み手段を備えることを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項３】
前記読み出し手段が、第１の選択手段によって前記記憶手段の複数の記憶領域を選択してデータを読み出し、前記書き込み手段が、第１の選択手段とは独立した第２の選択手段によって前記記憶手段における任意の画素に対応した記憶領域を選択してデータを書き込むことを特徴とする請求項２記載の電気光学装置の駆動回路。
【請求項４】
前記記憶手段には、（画素数）×（サブフィールド数）の数の２値信号が記憶され、各２値信号が画素のオン状態及びオフ状態を示すことを特徴とする請求項１〜３のいずれかに記載の電気光学装置の駆動回路。
【請求項５】
複数のデータ線と複数の走査線との各交差に対応して配設された各画素を、１フィールドを分割した複数のサブフィールド単位でオン状態とオフ状態とを制御するとともに、各前記サブフィールドで前記各画素がオン状態となる時間が当該画素の階調に対応して重み付けすることで階調表示を行わせる電気光学装置の駆動方法において、
各サブフィールドにおける各画素の前記オン状態または前記オフ状態を指示するデータを記憶手段に各画素に対応して設けられた記憶領域内の複数のメモリセルのそれぞれに記憶し、
前記複数の走査線をサブフィールド毎にクロック信号によって指示される選択タイミングに基づいて順次選択し、
前記クロック信号と同一のパルス信号及び各前記サブフィールドで前記各画素がオン状態となる時間に対応してオンレベルとなる所定信号を用いて、
前記所定信号がオンレベルとなる期間に含まれる、前記クロック信号と同一のパルス信号を前記メモリセルに供給することで、当該メモリセルの選択を行う一方、前記所定信号がオフレベルの期間には、前記クロック信号と同一のパルス信号を前記メモリセルに供給しないことで当該メモリセルの選択を行わないことで、当該同一のパルス信号に基づいて前記メモリセルから、選択された走査線に対応した複数の画素に与えるべきデータを読み出し、
この読み出されたデータに基づいて、前記複数のデータ線を介して当該複数の画素をオン状態またはオフ状態にする電圧を供給し、
いずれかの画素に対応した階調データに変化が生じた場合に、前記記憶手段に記憶された各画素に対応したデータのうち当該画素に対応したデータを書き換えることを特徴とする電気光学装置の駆動方法。
【請求項６】
複数のデータ線と複数の走査線との各交差に対応して配設された複数の画素を有する電気光学装置であって、
請求項１〜４のいずれかに記載の電気光学装置の駆動回路によって駆動制御されることを特徴とする電気光学装置。
【請求項７】
請求項６記載の電気光学装置を表示装置として備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時間軸上における変調によって階調表示を行う電気光学装置の駆動回路、駆動方法及び電気光学装置、並びに電子機器に関する。
【０００２】
【従来の技術】
液晶ディスプレイ、発光ダイオード、プラズマディスプレイ、ＥＬ（エレクトロルミネセンス）ディスプレイ等の平面ディスプレイは、一般に、複数のデータ線と複数の走査線との各交差点に複数の画素を設け、印加する電圧を制御することで各画素に光学変化を生じさせ、これを利用して画像表示を行うものである。このような電気光学装置において、階調表示を行う駆動方式の１つに時間軸変調方式がある。時間軸変調方式（あるいは、パルス幅変調方式、マルチプレックス階調駆動方式、時分割階調駆動方式等とも呼ばれる。）は、１フィールド（あるいは１フレーム）を複数のサブフィールド（あるいはサブフレーム）に分割し、各サブフィールドに階調に応じたオン時間を割り当てるとともに、サブフィールド単位でオンまたはオフ状態に各画素の印加電圧を２値制御することで、１フィールド（あるいは１フレーム）における累積的なオン時間幅を階調に応じて制御するものである。このような時間軸変調方式の一例が、特開平１０−４９０９７号公報「表示装置、駆動回路、及び階調表示方法」、特開平１１−３８９２８号公報「表示装置」等に記載されている。
【０００３】
上記のような時間軸変調方式では、階調値によらず、データ線に印加される電圧がオンまたはオフ状態の２値に制御される。したがって、データ線に各画素の階調値に応じた大きさの電圧を印加するアクティブマトリクス駆動方式に比べて、駆動回路の構成を簡易にすることができる等の利点がある。
【０００４】
【発明が解決しようとする課題】
時間軸変調方式では、各サブフィールド毎に各画素のオンオフ状態が制御される。データ線および走査線を駆動制御する駆動回路は、各サブフィールド単位で各走査線の走査を繰り返し行うとともに、各走査毎に各データ線の印加電圧をオンオフ制御して、各走査線上の各画素に対してオンオフ状態を設定する。従来の時間軸変調方式の駆動回路では、各走査線上の各画素のオンオフ状態を指示する情報が各走査線の走査毎にシリアルデータとして外部から入力され、入力されたシリアルデータは、シフトレジスタ等を用いた変換回路によってデータ線群に対応するパラレルデータに変換された後、走査線の走査に同期してデータ線群に印加される。この場合、１フィールド期間に、サブフィールドの分割数、走査線の数、およびデータ線の数に応じたオンオフデータの転送が行われる。１フィールド期間のデータ転送回数は、サブフィールドの分割数に比例して増加する。したがって、階調数を増加させた場合にはさらにデータ転送周波数が増加することが考えられる。
【０００５】
上述したように、従来の時間軸変調方式による駆動回路は、構成を簡易化できるなどの効果を有するものの、外部回路から入力される階調データの転送周波数が高くなる傾向を有しているので、その周波数上昇によるノイズや消費電力の増大といった課題が生じていた。これらの課題は、階調数の増加や画素数の増加といった要求に加え、低ノイズや低消費電力への要求が高い電気光学装置や電子機器において顕著な問題となっていた。
【０００６】
そこで、本発明は、時間軸変調方式によって各画素の印加電圧を駆動制御する駆動回路に対して外部から入力される各画素のオンオフ状態を指示する情報の転送周波数を、従来に比べて低下させることができる電気光学装置の駆動回路、駆動方法及び電気光学装置、並びに電子機器を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は、複数のデータ線と複数の走査線との各交差に対応して配設された各画素に対し、１フィールドを分割した複数のサブフィールド単位でオン状態とオフ状態とを制御するとともに、各前記サブフィールドで前記各画素がオン状態となる時間が当該画素の階調に対応して重み付けされていることで階調表示を行わせる電気光学装置の駆動回路において、各画素に対応して設けられた記憶領域内に各サブフィールドにおける当該画素の前記オン状態または前記オフ状態を指示するデータを記憶する複数のメモリセルを備えた記憶手段と、前記複数の走査線をサブフィールド毎にクロック信号によって指示される選択タイミングに基づいて順次選択する走査線側駆動手段と、前記走査線側駆動手段によって選択される走査線に対応した複数の画素に与えるべき前記データを前記記憶手段内の前記メモリセルから読み出す読み出し手段と、前記読み出し手段によって読み出されたデータに基づいて、前記複数のデータ線を介して各画素を前記オン状態または前記オフ状態にする電圧を供給するデータ線側駆動手段と、を備え前記読み出し手段は、各サブフィールドにおいて選択された走査線に対応する複数の画素に供給される前記データを記憶するメモリセルを選択するための選択回路を備え、当該選択回路は、前記クロック信号と同一のパルス信号及び各前記サブフィールドで前記各画素がオン状態となる時間に対応してオンレベルとなる所定信号が供給され、前記所定信号がオンレベルとなる期間に含まれる、前記クロック信号と同一のパルス信号を前記メモリセルに供給することで、当該メモリセルの選択を行う一方、前記所定信号がオフレベルの期間には、前記クロック信号と同一のパルス信号を前記メモリセルに供給しないことで当該メモリセルの選択を行わず、当該選択されたメモリセルは供給された前記クロック信号と同一のパルス信号に基づいて前記データを出力することを特徴とする電気光学装置の駆動回路を提供するものである。
【０００８】
かかる発明によれば、各画素のオンオフ状態を指示するデータが転送回路内の記憶手段に記憶されるので、いずれかの画素に対応したデータに変化が生じたときのみ当該データの書き換えを行えばよく、データを駆動回路に転送するときの転送周波数（転送レート）を低下させ、消費電力を低くすることができる。
【０００９】
この発明の好適な態様では、前記記憶手段内の複数の記憶領域のうち任意に選択した画素に対応する記憶領域に、各サブフィールドに対応するデータを書き込む書き込み手段がさらに設けられる。
【００１０】
この場合において、前記読み出し手段が、第１の選択手段によって前記記憶手段の複数の記憶領域を選択してデータを読み出し、前記書き込み手段が、第１の選択手段とは独立した第２の選択手段によって前記記憶手段における任意の画素に対応した記憶領域を選択してデータを書き込むようにしてもよい。
【００１１】
また、前記記憶手段には、（画素数）×（サブフィールド数）の数の２値信号が記憶され、各２値信号が画素のオン状態及びオフ状態を示すので、記憶手段には上記した数の２値信号のメモリセルを必要とすればよい。
【００１２】
また、この発明は、複数のデータ線と複数の走査線との各交差に対応して配設された各画素を、１フィールドを分割した複数のサブフィールド単位でオン状態とオフ状態とを制御するとともに、各前記サブフィールドで前記各画素がオン状態となる時間が当該画素の階調に対応して重み付けすることで階調表示を行わせる電気光学装置の駆動方法において、各サブフィールドにおける各画素の前記オン状態または前記オフ状態を指示するデータを記憶手段に各画素に対応して設けられた記憶領域内の複数のメモリセルのそれぞれに記憶し、前記複数の走査線をサブフィールド毎にクロック信号によって指示される選択タイミングに基づいて順次選択し、前記クロック信号と同一のパルス信号及び各前記サブフィールドで前記各画素がオン状態となる時間に対応してオンレベルとなる所定信号を用いて、前記所定信号がオンレベルとなる期間に含まれる、前記クロック信号と同一のパルス信号を前記メモリセルに供給することで、当該メモリセルの選択を行う一方、前記所定信号がオフレベルの期間には、前記クロック信号と同一のパルス信号を前記メモリセルに供給しないことで当該メモリセルの選択を行わないことで、当該同一のパルス信号に基づいて前記メモリセルから、選択された走査線に対応した複数の画素に与えるべきデータを読み出し、この読み出されたデータに基づいて、前記複数のデータ線を介して当該複数の画素をオン状態またはオフ状態にする電圧を供給し、いずれかの画素に対応した階調データに変化が生じた場合に、前記記憶手段に記憶された各画素に対応したデータのうち当該画素に対応したデータを書き換えることを特徴とする電気光学装置の駆動方法を提供するものである。
【００１３】
また、この発明は、以上掲げたような駆動回路として実施される他、これらの駆動回路によって駆動制御される電気光学装置として実施され得る。
【００１４】
さらにこの発明は、これらの電気光学装置を表示装置として備える電子機器として実施され得る。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。図１は、本発明による駆動回路１００とその周辺回路とを示すブロック図であり、駆動回路１００は、コントローラ２００から入力される階調データＤＩ等の制御信号に基づいて、液晶パネル３００に接続されているＮ本のデータ線Ｘ１〜ＸＮとＭ本の走査線Ｙ１〜ＹＭを駆動制御して、時間軸変調方式による液晶パネル３００の階調制御を行う。なお、本実施形態においては、電気光学装置の一例として液晶表示装置における液晶パネルを基に説明を行なう。駆動回路１００は、液晶パネル３００のＮ本のデータ線Ｘ１〜ＸＮに印加する電圧を制御するデータ線側駆動回路（以下、Ｘドライバという）１１０と、Ｍ本のデータ線Ｙ１〜ＹＮに印加する電圧を制御する走査線側駆動回路（以下、Ｙドライバという）１２０とから構成されている。Ｘドライバ１１０は、液晶パネル３００に表示する１フレーム（１画面走査期間、すなわち一垂直走査期間）分の表示データを記憶するフレームメモリ１１１と、液晶パネル３００の走査線Ｙ１〜ＹＭの選択（走査ともいう）に同期したタイミングで各走査線上の複数の画素に対応する表示データを選択する選択回路１１２とから構成されている。Ｙドライバ１２０は、シフトレジスタ、複数のラッチ回路から構成されていて、コントローラ２００から入力されるクロック信号ＣＬＹに基づいてシフトレジスタを走査し、それに応じた出力により走査線Ｙ１〜ＹＭを順次選択して、順次所定の選択電圧を走査線に印加する。
【００１６】
コントローラ２００は、マイクロプロセッサ、メモリ、クロック信号発生回路等から構成されていて、所定のプログラムに従って、あるいはさらに外部の装置から供給される信号に従って、複数の制御信号を発生して駆動回路１００へ供給する。図１では、コントローラ２００から駆動回路１００へ供給される主な信号として、走査線Ｙ１〜ＹＭの選択のタイミングを指示するクロック信号ＣＬＹ、１フレーム毎にレベル反転を繰り返す信号である交流化駆動信号ＦＲ、１フィールドを分割する各サブフィールドのフレーム番号に対応する信号ＳＦ、フレームメモリ１１１のアクセス先のメモリアドレスを指示するアドレス信号ＡＤおよびアドレス信号ＡＤによって指示したアクセス先のメモリアドレスへ書き込むデータ信号ＤＩとを図示している。ここで、アドレス信号ＡＤとデータ信号ＤＩは、複数ビットからなる信号であり、複数本の信号線バスによって転送される。
【００１７】
なお、本実施の形態では、１フィールドを互いにオン時間幅の異なる８個のサブフィールドに分割して各サブフィールド単位で各画素のオンオフ状態を制御することとする。
【００１８】
液晶パネル３００は、後述するように素子基板と対向基板の間に液晶を挟持してなり、図２に示すように素子基板上の表示領域３０１ａ上に、Ｎ本のデータ線Ｘ１〜ＸＮとＭ本の走査線Ｙ１〜ＹＭが互いに直交するように形成され、構成されている。そして、走査線Ｙ１と各データ線Ｘ１〜ＸＮの各交差点には画素Ｐ１１〜ＰＮ１が、走査線Ｙ２と各データ線Ｘ１〜ＸＮの各交差点には画素Ｐ１２〜ＰＮ２が、そして、走査線ＹＭと各データ線Ｘ１〜ＸＮの各交差点には画素Ｐ１Ｍ〜ＰＮＭが、というように、全体でＮ×Ｍ個の画素Ｐ１１〜ＰＮＭが各交差点に対応して設けられている。
【００１９】
画素Ｐ１１〜ＰＮＭには、それぞれ、例えば図３に示すように、走査線Ｙｋ（ｋは１〜Ｍのいずれかの整数）にゲートが、データ線Ｘｊ（ｊは１〜Ｎの整数のいずれかの整数）にソースが、そして、画素電極P１０３にドレインが、それぞれ接続されるトランジスタＰ１０１が設けられている。画素電極Ｐ１０３と、透明電極である対向電極Ｐ１０５との間には電気光学材料である液晶Ｐ１０４が液晶層を形成するように挟まれて保持されている。また、画素電極Ｐ１０３と共通電位ＬＣcomの間には蓄積容量Ｐ１０２が形成されている。蓄積容量Ｐ１０２は、トランジスタＰ１０１を介して画素電極Ｐ１０３に電圧が印加された後、この印加電圧を必要な時間だけほぼ一定に保持するために設けられた容量である。なお、蓄積容量Ｐ１０２は画素に書き込まれた電圧を保持すればよいので、共通電位ＬＣcomの他の電位と画素電極Ｐ１０３との間に設けられても構わない。また、トランジスタＰ１０１は、Ｎチャネルトランジスタ単体ではなく、相補型トランジスタのトランスミッションゲート構造としても構わない。但し、その場合には、１対の相補型信号を相補型トランジスタに与えて同時にオンオフ制御する必要がある。
【００２０】
共通電位ＬＣcomは、各画素Ｐ１１〜ＰＮＭに共通の電位である。共通電位ＬＣcomは、コントローラ２００から供給される交流化駆動信号ＦＲに基づき、図１において駆動回路１００内の図示していない電圧制御回路によって、各画素にフレーム単位で交流電圧が印加されるように、フレーム毎に異なった電位となるように制御される。すなわち、交流化駆動信号ＦＲに基づいて、共通電極の電位ＬＣcomが、例えば０Ｖ、５Ｖ、０Ｖ、…という具合にフレーム切り換えに合わせて２つの電圧レベルで交互に切り換えられる。そして、電位ＬＣcom＝０Ｖのフレームでは、各画素に、オン電圧として５Ｖ、オフ電圧として０Ｖが印加され、ＬＣcom＝５Ｖのフレームでは、オン電圧として０Ｖ、オフ電圧として５Ｖが印加される。これによって、各画素の印加電圧の交流駆動が行われる。各画素のオン・オフ電圧の切り替えは、後述するＸドライバ１１０内の排他的論理和（負論理）ＸＮＯＲゲートＯＧ１〜ＯＧＮ（図４）を用いて交流化駆動信号ＦＲが‘１’か‘０’かでデータ線Ｘ１〜ＸＮへの出力値を反転するか否かを切り換えることによって行われる。
【００２１】
次に、図４を参照して、図１に示すＸドライバ１１０の構成例について説明する。なお、図４に示す例では、フレームメモリ１１１は、液晶パネル３００のＮ×Ｍ個の画素に対応する記憶領域として、Ｎ×Ｍ個のメモリセルブロックＢ１１〜ＢＮＭが設けられている。この場合、メモリセルブロックＢ１１，Ｂ２１，…，ＢＮＭは、それぞれ、図２に示す画素Ｐ１１，Ｐ２１，…，ＰＮＭに対応するものである。各メモリセルブロックＢ１１，Ｂ２１，…，ＢＮ１，Ｂ１２，Ｂ２２，…，ＢＮ２，…，Ｂ１Ｍ，Ｂ２Ｍ，…，ＢＮＭは、それぞれ８ビットのメモリセルＣ１１１〜Ｃ１１８，Ｃ２１１〜Ｃ２１８，…，ＣＮ１１〜ＣＮ１８，…，Ｃ１２１〜Ｃ１２８，Ｃ２２１〜Ｃ２２８，…，ＣＮ２１〜ＣＮ２８，…，Ｃ１Ｍ１〜Ｃ１Ｍ８，Ｃ２Ｍ１〜Ｃ２Ｍ８，…，ＣＮＭ１〜ＣＮＭ８から構成されている。これらの各メモリセルブロックＢｊｋを構成する各８個のメモリセルＣｊｋ１〜８には（ｊは１〜Ｎの整数，ｋは１〜Ｍの整数）、それぞれ、各サブフィールド１〜８における各画素Ｐｊｋのオン（“１”）またはオフ（“０”）状態を指示する２値データが記憶される。また、各メモリセルＣｊｋ１〜８へは、８本の信号線ＤＩ１〜ＤＩ８を介して、８ビットのデータ信号ＤＩが書き込まれる。この場合、信号線ＤＩ１〜ＤＩ８上には、データ信号ＤＩの最下位ビット〜最上位ビットの信号がそれぞれ伝送される。
【００２２】
信号線ＤＩ１〜ＤＩ８は、それぞれインバータＩＧ１〜ＩＧ８によって反転されて、それぞれが正論理および負論理の１対の信号線となり、各１６本の信号線として、Ｍ個のＸＩゲートブロックＸＧ１〜ＸＧＭへそれぞれ入力される。ＸＩゲートＸＧ１〜ＸＧＭは、メモリ用ＸＩデコーダ１１１１から供給されるアドレス線ＸＩ１〜ＸＩＭ上の信号に従っていずれか１つが選択され、選択されたゲートがオンするようになっている。すなわち、アドレス信号ＸＩｋ（ｋ＝１〜Ｍ）が“１”レベルとなった場合、ＸＩゲートＸＧｋが選択されて、ＸＩゲートＸＧｋの内部に構成されている各１６個のトランスファーゲートがオン状態とされ、信号線ＤＩ１〜８およびインバータＩＧ１〜ＩＧ８の出力端からの１６本の信号が、各１対の信号線からなる８組のビット線群ＢＩｋ１〜ＢＩｋ８にそれぞれ接続される。例えば、アドレス信号ＸＩ１が“１”となった場合には、ＸＩゲート１がオン状態となり、信号線群ＢＩ１１〜ＢＩ１８が、信号線ＤＩ１〜８とインバータＩＧ１〜ＩＧ８の出力とに接続される。
【００２３】
例えば、ビット線群ＢＩ１１がＮ個のメモリセルＣ１１１，Ｃ２１１，…，ＣＮ１１に、ビット線群ＢＩ１８がＮ個のメモリセルＣ１１８，Ｃ２１８，…，ＣＮ１８に、そして、ビット線群ＢＩ２８がＮ個のメモリセルＣ１２８，Ｃ２２８，…，ＣＮ２８へ接続されるように、ビット信号線群ＢＩｋｍは（ｋ＝１〜Ｍ，ｍ＝１〜８（ｍはビット位置に対応））、図２の液晶パネル３００において同一走査線Ｙｋ上の画素Ｐ１ｋ〜ＰＮｋに対応するそれぞれＮ個のメモリセルＣ１ｋｍ〜ＣＮｋｍに共通に接続されている。一方、メモリ用ＸＩデコーダは、コントローラ２００から供給されるアドレス信号ＡＤをデコードして、アドレス信号線ＸＩ１〜ＸＩＭのいずれか１本の信号線を“１”レベル（アクティブ）とする信号処理を行う。
【００２４】
アドレス信号ＡＤはＮ×Ｍ個のメモリセルブロックＢ１１〜ＢＮＭのいずれか１つを任意に選択する信号であって、アドレス信号ＡＤに基づき、メモリ用ＸＩデコーダ１１１１によってアドレス線ＸＩ１〜ＸＩＭのいずれか１つが選択され、ＸＩゲートＸＧ１〜ＸＧＭのいずれか１つがオン状態とされるので、Ｍ組のビット線群ＢＩ１ｍ〜ＢＩＭｍ（ｍ＝１〜８）のいずれか１組のビット線群ＢＩｋｍ（ＢＩｋ１〜ＢＩｋ８）が選択されることになる。また、同時に、アドレス信号ＡＤに基づき、メモリ用ＹＩデコーダ１１１２によってアドレス線ＹＩ１〜ＹＩＭのいずれか１つのアドレス線ＹＩｊ（ｊ＝１〜Ｍの整数）が選択され、Ｍ個のメモリセルブロックＢｊ１〜ＢｊＭが選択される。メモリ用ＹＩデコーダ１１１２によって制御される各アドレス線ＹＩｊ（ｊ＝１〜Ｍ）は、例えばアドレス線ＹＩ１がメモリセルＢ１１〜Ｂ１ＭのすべてのメモリセルＣ１１１，…，Ｃ１１８〜Ｃ１Ｍ１，…，Ｃ１Ｍ８に接続されるというように、図２の液晶パネル３００において同一データ線Ｘｊ上の画素Ｐｊ１〜ＰｊＭに対応するすべての階調データすなわちＭ×８個（８はビット数）のメモリセルＣｊ１ｍ〜ＣｊＭｍ（ｍ＝１〜８）に共通に接続されている。
【００２５】
したがって、図１のコントローラ２００は、アドレス信号ＡＤによってメモリセルブロックＢ１１〜ＢＮＭのいずれか１つのメモリセルブロックＢｊｋを選択し、また、データ信号ＤＩの各ビットに各サブフィールドにおける画素Ｐｊｋのオンオフ状態を設定することで、各メモリセルＣｊｋｍに、画素Ｐｊｋの各サブフィールドｍにおけるオンオフ状態を記憶させることができる。図５は、メモリセルＣｊｋｍの構成を示す回路図である。
【００２６】
図５に示すメモリセルＣｊｋｍ（ｊ＝１〜Ｎ，ｋ＝１〜Ｍ，ｍ＝１〜８）は、メモリセルを２ポートＣＭＯＳスタティックメモリとする構成の一例を示している。メモリセルＣｊｋｍは、互いに他方の入力に出力を接続した２個のインバータ５０１および５０２と、インバータ５０１の入力またはインバータ５０２の入力にそれぞれソースが接続されたトランジスタ（トランスファゲート）５０３，５０４と、インバータ５０１の出力にドレインが接続されたトランジスタ５０６とから構成されている。トランジスタ５０３のドレインと、トランジスタ５０４のドレインは、それぞれ、ビット線群ＢＩｋｍの正論理ビット線ＢＩＴ（データ線ＤＩｍと同一レベルの信号線）と、負論理のビット線（ＢＩＴの反転信号）に接続されるとともに、トランジスタ５０３およびトランジスタ５０４の各ゲートが、ともにワード線（ＷＯＲＤ１）として機能するアドレス線ＹＩｊに接続されている。また、ビット線群ＢＩｋｍは、ＸＩゲートＸＧｋ内のトランジスタ（トランスファゲート）５１０および５１１を介してデータ線ＤＩｍおよびインバータＩＧｍに接続されている。したがって、アドレス線ＸＩｋを“１”レベルとしてトランジスタ５１０および５１１をオンするとともに、アドレス線ＹＩｊを“１”レベルとしてトランジスタ５０３および５０４をオンすることによって、インバータ５０１および５０２からなる記憶回路に、ビット線群ＢＩｋｍ上の信号、すなわち、データ線ＤＩｍ上の信号レベルを書き込むことができる。
【００２７】
一方、トランジスタ５０６は、ゲートが図４のメモリ用ＹＯデコーダ１１２から供給されるアドレス線ＹＯｋｍに接続されているとともに、ソースがデータ線ＤＯｊに接続されている。トランジスタ５０６は、トランジスタ５０３および５０４がデータ線ＤＩｍに対するデータ入出力用（本実施の形態では入力動作のみ行う。）のポートを構成するのに対して、データ線ＤＯｊに対する出力ポートを構成する。すなわち、第２のワード線（ＷＯＲＤ２）として機能するアドレス線ＹＯｋｍが“１”レベルとなった場合に、トランジスタ５０６がオンするので、インバータ５０１および５０２からなる記憶回路に保持されている信号レベル（ただし、インバータ５０１の出力は負論理）が、データ線ＤＯｊ上に出力されることになる。ここでデータ線ＤＯｊは、負論理出力の排他的論理和ゲートＯＧｊの一方の入力に接続されている。負論理出力の排他的論理和ゲートＯＧｊの他方の入力には、交流化駆動信号ＦＲが入力されているので、排他的論理和ゲートＯＧｊの出力である出力線Ｘｊには、メモリセルＣｊｋｍのインバータ５０１および５０２からなる記憶回路に記憶されているデータが、フレーム単位で繰り返し反転されて出力されることになる。
【００２８】
一方、図４に示すように、メモリ用ＹＯデコーダ１１２の出力であるアドレス信号ＹＯ１１〜ＹＯ１８，ＹＯ２１〜ＹＯ２８，…，ＹＯＭ１〜ＹＯＭ８は、それぞれＮ個のメモリセル（例えば、Ｃ１１１，Ｃ２１１，…，ＣＮ１１からなるＮ個のメモリセルやＣ１１８，Ｃ２１８，…，ＣＮ１８からなるＮ個のメモリセルに対して共通のアドレス信号（図５のＷＯＲＤ２）となるように接続されている。すなわち、アドレス信号ＹＯｋｍ（ｋ＝１〜Ｍ，ｍ＝１〜８）は、各Ｎ個のメモリセルＣ１ｋｍ〜ＣＮｋｍに共通に接続さている。Ｎ個のメモリセルＣ１ｋｍ〜ＣＮｋｍは、図２の液晶パネル３００の１つの走査線Ｙｋ上のＮ個の画素Ｐ１ｋ〜ＰＮｋの１つのサブフィールドｍにそれぞれ対応するオンオフデータを保持する記憶領域である。したがって、メモリ用ＹＯデコーダ１１２によって各アドレス信号ＹＯｋｍを選択することで、各走査線Ｙｋ毎に、サブフィールドｍ単位で、その走査線Ｙｋ上のＮ個の画素Ｐ１ｋ〜ＰＮｋに対応するオンオフデータ（負論理のデータ）が、各メモリセルＣ１ｋｍ〜ＣＮｋｍからデータ線ＤＯ１〜ＤＯＮに出力され、負論理出力の排他的論理和ゲートＯＧ１〜ＯＧＮを介して、液晶パネル３００の各データ線Ｘ１〜ＸＮに印加されることになる。
【００２９】
図６は、図４のメモリ用ＹＯデコーダ１１２の構成を説明するための機能ブロック図である。走査線Ｙｋの選択タイミングを指示する信号であるクロック信号ＣＬＹに同期して、かつ、走査線Ｙｋのその時点における走査線の位置（あるいは走査線番号）ｋと等しい出力ｋをＭ個の出力１〜Ｍから順次選択する１：Ｍの選択回路ＳＡと、サブフィールド信号ＳＦの変化時、すなわちサブフィールド期間の切り替わりに同期して、かつ、その時点におけるサブフィールド番号と等しい番号の出力を出力１〜８から順次選択する１：８のセレクタであるＭ個の選択回路ＳＢ１〜ＳＢＭとから構成されている。Ｍ個の選択回路ＳＢ１〜ＳＢＭは、それぞれ、選択回路ＳＡの出力１〜Ｍに接続されていて、各選択回路ＳＢ１，ＳＢ２，…，ＳＢＭの各８本の出力は、アドレス線ＹＯ１８〜ＹＯ１１，ＹＯ２８〜ＹＯ２１，…，ＹＯＭ８〜ＹＯＭ１に接続されている。この図に示す例では、選択回路ＳＡの入力をクロック信号ＣＬＹとしているので、各アドレス線ＹＯ１８〜ＹＯ１１，ＹＯ２８〜ＹＯ２１，…，ＹＯＭ８〜ＹＯＭ１には、クロック信号ＣＬＹと同一のパルス信号が出力される。
【００３０】
なお、図６に示すメモリ用ＹＯデコーダ１１２の構成は、メモリ用ＹＯデコーダ１１２の機能を説明するためのものであって、各選択回路ＳＡ、ＳＢ１〜ＳＢＭは、図６に示すように、１：Ｍまたは１：８のスイッチから構成するものに限らず、各選択回路ＳＡ、ＳＢ１〜ＳＢＭを、クロック信号ＣＬＹまたは信号ＳＦに同期してシフト動作を行うシフト回路、カウンタ回路等と、トランスファゲートや複数のゲート回路の組み合わせによって構成することができる。
【００３１】
次に、図７を参照して、図４および図６を参照して説明したメモリ用ＹＯデコーダ１１２の動作例について説明する。図７に示す例では、１フィールドを８個のサブフィールドに分割する際に各サブフィールドの時間幅を階調に応じた重みに対応するように異ならせている。すなわち、サブフィールド１，２，３，…，８の期間をそれぞれ期間Ｔｓｆ１，Ｔｓｆ１の２倍，Ｔｓｆ１の４倍，…，Ｔｓｆ１の１２８倍とすることで、各サブフィールドに２の（ＳＦ−１）乗に対応する時間幅を割り当てている。この場合、各フィールド単位で２の８乗（＝２５６）階調の階調制御が可能となる。例えば、図７の最下部に示すように、階調Ｇ＝２５５のときにはすべてのサブフィールド１〜８をオン状態とするように画素の印加電圧を制御し、階調Ｇ＝１３０のときにはサブフィールド２および８（時間幅：（２＋１２８）×Ｔｓｆ１＝１３０Ｔｓｆ）をオン状態とするように画素の印加電圧を制御し、また、階調Ｇ＝５のときにはサブフィールド１および３（時間幅：（１＋４）×Ｔｓｆ１＝５Ｔｓｆ）をオン状態とするように画素の印加電圧を制御する。
【００３２】
各走査線Ｙ１〜ＹＭの走査は、各サブフィールド単位で繰り返して行う。したがって、走査線Ｙ１〜ＹＭの走査を指示するクロック信号ＣＬＹは、最も短いサブフィールド１の時間幅Ｔｓｆ１以下の時間幅Ｔ０内に走査線の数に対応するＹ個のパルス信号ＰＹ１〜ＰＹＭを含むように、コントローラ２００内で生成される。この例では、パルス信号ＰＹ１〜ＰＹＭは、各サブフィールドの切り替わり時点から時間Ｔ０内で順次出力されるように設定されている。このようなクロック信号ＣＬＹおよびサブフィールド信号ＳＦが入力された場合、メモリ用ＹＯデコーダ１１２は、サブフィールド１では、各選択回路ＳＢ１〜ＳＢＭの選択出力を１番目の出力１とするとともに、選択回路ＳＡの出力を、クロック信号ＣＬＹに応じて順次切り替えて、選択回路ＳＢ１〜ＳＢＭへと出力する。すなわち、図７に示すように、アドレス線ＹＯ１１，ＹＯ１２，…，ＹＯＭ１からは、クロック信号ＣＬＹをいずれかのアドレス線に対して選択した各１個のパルス信号が、順次、出力されることになる。なお、図７では、アドレス線ＹＯ１１，ＹＯ１２，…，ＹＯＭ１等の記載順序は、パルスの出力順に合わせてあり、図４および図６に示すブロック図における記載順序（上下関係）とは異ならせている。上述したように、アドレス線ＹＯ１１，ＹＯ１２，…，ＹＯＭ１は、メモリセルＣ１１１〜ＣＮ１１，Ｃ１２１〜ＣＮ２１，…，Ｃ１Ｍ１〜ＣＮＭ１を一括して選択する。メモリセルＣ１１１〜ＣＮ１１，Ｃ１２１〜ＣＮ２１，…，Ｃ１Ｍ１〜ＣＮＭ１には、同一走査線Ｙ１，Ｙ２，…，ＹＭ上の各Ｎ個の画素Ｐ１１〜ＰＮ１，Ｐ１２〜ＰＮ２，…，Ｐ１Ｍ〜ＰＮＭのサブフィールド１のオンオフデータが記憶されているので、データ線Ｘ１〜ＸＮには、アドレス線ＹＯ１１，ＹＯ１２，…，ＹＯＭ１の選択タイミングで、同一走査線Ｙ１，Ｙ２，…，ＹＭ上のＮ個の画素Ｐ１１〜ＰＮ１，Ｐ１１〜ＰＮ１，…，Ｐ１１〜ＰＮ１のサブフィールド１に対応するオンオフデータがすべて出力されることになる。
【００３３】
次に、サブフィールドが１から２へ切り替わると、選択回路ＳＢ１〜ＳＢＭは、２番目の出力２をそれぞれ入力に接続して、アドレス線ＹＯ１２，ＹＯ２２，…，ＹＯＭ２を選択する。したがって、各アドレス線ＹＯ１２，ＹＯ２２，…，ＹＯＭ２から順次、図７に示すような、各１個のパルス信号が出力されることになる。これによって、同一走査線Ｙ１，Ｙ２，…，ＹＭ上の各Ｎ個の画素Ｐ１１〜ＰＮ１，Ｐ１２〜ＰＮ２，…，Ｐ１Ｍ〜ＰＮＭのサブフィールド２のオンオフデータが記憶されているメモリセルＣ１１２〜ＣＮ１２，Ｃ１２２〜ＣＮ２２，…，Ｃ１Ｍ２〜ＣＮＭ２の各データが、各アドレス線ＹＯ１２，ＹＯ２２，…，ＹＯＭ２の選択タイミングで、データ線Ｘ１〜ＸＮに出力される。
【００３４】
また、サブフィールドが７から８へ切り替わると、選択回路ＳＢ１〜ＳＢＭは、８番目の出力８をそれぞれ入力に接続して、アドレス線ＹＯ１８，ＹＯ２８，…，ＹＯＭ８を選択する。したがって、各アドレス線ＹＯ１８，ＹＯ２８，…，ＹＯＭ８から順次、図７に示すような、各１個のパルス信号が出力されることになる。これによって、同一走査線Ｙ１，Ｙ２，…，ＹＭ上の各Ｎ個の画素Ｐ１１〜ＰＮ１，Ｐ１２〜ＰＮ２，…，Ｐ１Ｍ〜ＰＮＭのサブフィールド８のオンオフデータが記憶されているメモリセルＣ１１８〜ＣＮ１８，Ｃ１２８〜ＣＮ２８，…，Ｃ１Ｍ８〜ＣＮＭ８の各データが、各アドレス線ＹＯ１２，ＹＯ２２，…，ＹＯＭ２の選択タイミングで、データ線Ｘ１〜ＸＮに出力される。以後、上述したようにして、サブフィールド１〜８の動作が繰り返して行われる。
【００３５】
なお、以上の説明におけるサブフィールド１〜８の時間幅は、２の乗数に応じて変化させるのではなく、１フィールドにおける各画素の液晶に印加する実効電圧と透過率（または反射率）の特性カーブの非線形特性を補償して階調データの変化に応じて直線的に透過率が変化するように、各サブフィールドの時間幅を調整することが好ましい。また、サブフィールド１〜８の順序は、本実施形態に限定されることなく、どのような順序でも構わない。さらに、１フレームの最初に、画素オフ状態にするデータを全画素に書き込んでコントラストを均一化するサブフィールドを追加しても構わない。
【００３６】
以上のように、本実施の形態によれば、各画素毎のサブフィールド単位のオンオフ情報をフレームメモリ１１１内の所定の複数のメモリセルに一括して書き込むことができるとともに、読み出し時には、各走査線および各サブフィールド単位で全データ線Ｘ１〜ＸＮに出力すべきデータを一括して選択できるようになっている。また、その際、書き込み時には、各画素単位で全サブフィールドに対応する階調データを、走査線上の各画素の配列とは無関係に選択した画素に対応するメモリセルに書き込み、読み出し時には、書き込み時に用いたアドレス線（ワード線）と異なるアドレス線を用いることで、メモリセルの選択方法を変更し、パラレル−シリアル変換回路等の特別な変換回路を用いることなく、読み出し時において、走査線対応のオンオフデータに並べ直すことが可能となっている。
【００３７】
なお、フレームメモリ１１１への階調データＤＩの書き込みは、画素の配置によらず、任意の画素に対して、かつ任意のタイミングで行うことが可能である。したがって、各画素の階調データの書き換えは、必要に応じて任意のタイミングで行ったり、あるいは最も早い周期で書き換えを行う場合にも、フレーム周期に対応、あるいは同期して行うことでフレーム単位の階調制御を行うことが可能である。また、各フレーム周期毎に、全画素の階調データを変更する必要はなく、表示階調の変更が必要な領域の画素に対応する階調データの書き換えのみを行うようにしてもよい。すなわち、本実施の形態によれば、コントローラ２００から駆動回路１００への階調データＤＩの供給の際、従来、シリアルデータによって、かつサブフィールド単位で行っていたものに比べ、各画素毎の全サブフィールドに対応する階調データをパラレルデータとして転送を行うようにしたので、転送周波数を低減することが可能である。さらに、本実施形態では、駆動回路１００内に設けたランダムアクセスメモリによって構成したフレームメモリを利用することで、画素あるいはフレーム周期によらないランダムな書き込みが可能となっているので、転送データを書き換えが必要な一部の領域の画素に限定すること等の制御と組み合わせることで、大幅な転送周波数の低減効果を得ることができる。
【００３８】
なお、上記の実施の形態では、各画素に対応して設けた８ビットのメモリセルをすべて用いて、８個のサブフィールドによる時間軸変調制御を行うようにしているが、例えば７〜５ビットのメモリセルのみを使用し、また、メモリ用ＹＯデコーダ１１２において、選択回路ＳＢ１〜ＳＢＭの７〜５個の出力を選択するようにすることで、メモリのビット数とは異なるサブフィールド数による階調制御を行うことも可能である。
【００３９】
なお、図５に示すメモリセルの構成は、２ポートメモリセルの基本的な回路構成の一例を示したものであり、メモリセルの構成を変更したり、あるいはメモリセルの選択回路を変更することで、２つのポートへの同時アクセスを防止する等の回路を設ける変更を適宜行うことが可能である。例えば、図４に示すように、メモリ用ＹＩデコーダ１１１２に対して、クロック信号ＣＬＹを入力することで、メモリ用ＹＩデコーダ１１１２内に例えば、クロック信号ＣＬＹが“１”レベルのときには、アドレス線ＹＩ１〜ＹＩＮを選択しないような回路を設け、各メモリセルに対して同時にデータの書き込みと読み出しが行われないような回路を追加するようにすることができる。
【００４０】
次に、図８および図９を参照して、上記実施の形態の変形例として、各サブフィールドの時間幅を同一にして、各サブフィールドの期間内のオン時間を階調に対応する重みを有するように異ならせることで、階調制御を行う場合の構成例について説明する。この場合、図８に示すように、例えば、１フィールド期間を同一の時間幅Ｔｓｆを有する８個のサブフィールド１〜８に分割し、各サブフィールドのオン時間を、サブフィールド１でＴ１時間、サブフィールド２でＴ１×２時間、サブフィールド３でＴ１×４時間、…、サブフィールド８でＴ１×１２８時間というように設定する。この場合、サブフィールド８におけるオン時間Ｔ１×１２８はサブフィールド期間の時間幅Ｔｓｆを超えない値とする。この実施形態では、１サブフィールド期間内に、画素のオンとオフの２回の走査線の走査が必要となるため、コントローラ２００からは、各サブフィールド毎に、オン時とオフ時の２回分の走査を行うためのクロック信号ＣＬＹ（それぞれＭ個のパルス信号ＹＰ１〜ＹＰＭ）が供給される。Ｍ個のパルス信号ＹＰ１〜ＹＰＭは、オン時間の開始時と、オフ時間の開始時に発生されるが、すべてのパルス信号ＹＰ１〜ＹＰＭが、最短のオン時間Ｔ１および最短のオフ時間（サブフィールド８のオフ時間（Ｔｓｆ−Ｔ１×１２８））より短い、時間Ｔ２内に発生されるように設定される。
【００４１】
なお、以上の説明におけるサブフィールド１〜８の時間幅は、２の乗数に応じて変化させるのではなく、１フィールドにおける各画素の液晶に印加する実効電圧と透過率（または反射率）の特性カーブの非線形特性を補償して階調データの変化に応じて直線的に透過率が変化するように、各サブフィールドの時間幅を調整することが好ましい。また、サブフィールド１〜８の順序は、本実施形態に限定されることなく、どのような順序でも構わない。さらに、１フレームの最初に、画素オフ状態にするデータを全画素に書き込んでコントラストを均一化するサブフィールドを追加しても構わない。
【００４２】
図９に示すように、本実施の形態では、メモリ用ＹＯデコーダ１１２ａ内にサブフィールド信号ＳＦを、オン時間およびオフ時間に対応してレベルが変化する信号ＳＦＰに変換するための変換回路８０１と、選択回路ＳＡの入力として、クロック信号ＣＬＹと信号ＳＦＰの論理積を供給するためのＡＮＤゲート８０２とを設けている。これによって、クロック信号ＣＬＹとして、各サブフィールド期間に２回の走査に対応するクロックパルスが供給されるが、メモリ用ＹＯデコーダ１１２ａからは、信号ＳＦＰが“１”レベルの間に対応する期間内の１回の走査分のクロック信号ＣＬＹが入力信号として有効となり、これが各アドレス信号線ＹＯ１１〜ＹＯＭ８から選択信号が出力される。したがって、信号ＳＦＰが“１”レベルの場合には、データ線Ｘ１〜ＸＮからフレームメモリ１１１内のアドレス信号線ＹＯ１１〜ＹＯＭ８で選択されたメモリセルＣ１１１〜ＣＮＭ８のデータが出力されるが、信号ＳＦＰが“０”レベルの場合にはいずれのメモリセルＣ１１１〜ＣＮＭ８も選択されなくなるので、データ線Ｘ１〜ＸＮからは各画素をオフ状態とする信号のみが出力されることになる。
【００４３】
なお、上記の実施の形態では、電気光学装置として、液晶表示装置を用いているが、例えば、エレクトロルミネッセンス（ＥＬ）ディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）、デジタルミラーデバイス（ＤＭＤ）、プラズマディスプレイ（ＰＤＰ）等の他のオンまたはオフの２値的な表示を行う画素を用いて階調表示を行う電気光学装置に適用することが可能である。ただし、例えば有機ＥＬディスプレイ等を用いる場合には、交流駆動を行わないようにする等の変更を適宜行う。
【００４４】
次に、上述した実施形態における電気光学装置（液晶パネル）３００の構造について、図１０および図１１を参照して説明する。ここで、図１０は、電気光学装置３００の構成を示す平面図であり、図１１は、図１０におけるＡ−Ａ'線の断面図である。これらの図に示されるように、電気光学装置３００は、画素電極Ｐ１０３などが形成された素子基板３０１と、対向電極Ｐ１０５などが形成された対向基板３０２とが、互いにシール材３０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶Ｐ１０４が挟持された構造となっている。なお、実際には、シール材３０４には切欠部分があって、ここを介して液晶Ｐ１０４が封入された後、封止材により封止されるが、これらの図においては省略されている。ここで、素子基板３０１は、上述したように半導体基板であるため不透明である。このため、画素電極Ｐ１０３は、アルミニウムなどの反射性金属から形成されて、電気光学装置３００は、反射型として用いられることになる。これに対して、対向基板３０２は、ガラスなどから構成されるので透明である。さて、素子基板３０１において、シール材３０４の内側かつ表示領域３０１ａの外側領域には、遮光膜３０６が設けられている。この遮光膜３０６が形成される領域内のうち、領域３３０ａにはＹドライバ１２０が形成され、また、領域３４０ａにはＸドライバ１１０が形成されている。このＸドライバ１１０には、先に説明したように、（画素数）×（サブフィールド数）の数のメモリセルが内蔵されている。すなわち、遮光膜３０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜３０６には、対向電極Ｐ１０５とともに、交流化駆動信号ＦＲのレベルに基づく交流電圧（ＬＣcom）が印加される構成となっている。このため、遮光膜３０６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極Ｐ１０３の電圧無印加状態と同じ表示状態となる。また、素子基板３０１において、Ｘドライバ１１０が形成される領域３４０ａ外側であって、シール材３０４を隔てた領域３０７には、複数の接続端子が形成されて、外部からの制御信号や電源などを入力する構成となっている。なお、電気光学装置３００は、各画素のトランジスタ及びＹドライバ１２０、Ｘドライバ１１０の各駆動回路のトランジスタを、電気光学装置の電源入力端子から供給される単一電源電圧によっての動作させることができるので、多数の電圧レベルを生成する必要が無くなって低消費電力となり、レベルシフトも不要となって回路構成も簡単となる。液晶Ｐ１０４としては、ＴＮ（Twisted Nematic）型、ＳＴＮ（Supper Twisted Nematic）型の他、高分子分散型、強誘電型、双安定ＴＮ（Bi-stable Twisted Nematic）型、垂直配向型、ねじれの無い水平配向型、などの種々のタイプの液晶を用いることができる。
【００４５】
一方、対向基板３０２の対向電極Ｐ１０５は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板３０１における遮光膜３０６および接続端子と電気的な導通が図られている。すなわち、交流化駆動信号ＦＲに基づく電圧ＬＣcomは、素子基板３０１に設けられた接続端子を介して、遮光膜３０６に、さらに、導通材を介して対向電極Ｐ１０５に、それぞれ印加される構成となっている。ほかに、対向基板３０２には、電気光学装置３００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置３００に光を対向基板３０２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板３０１および対向基板３０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板３０１の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶Ｐ１０４として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００４６】
なお、上記実施形態においては、電気光学装置を構成する素子基板３０１を半導体基板とし、ここに、画素電極Ｐ１０３に接続されるトランジスタＰ１０６や、駆動回路の構成素子などを、ＭＯＳ型ＦＥＴで形成したが、本発明は、これに限られない。例えば、素子基板３０１を、ガラスや石英などの非晶質基板やプラスチック基板とし、ここに半導体薄膜を堆積してＴＦＴを形成する構成としても良い。このようにＴＦＴを用いると、素子基板３０１として透明基板を用いることができる。この場合、各画素のトランジスタやＸドライバ及びＹドライバ等の周辺回路の全部または一部を構成するトランジスタが、透明基板上にＴＦＴで形成されることになる。
【００４７】
ここで、素子基板をガラスや石英、プラスチックなどの基板とする場合に、フレームメモリ１１１を内蔵するＸドライバ１１０の回路を素子基板上にＴＦＴによって作り込むことが困難な場合もある。かかる場合には、Ｘドライバにおけるフレームメモリ等については半導体集積回路により構成し、データ線への出力回路部分については素子基板上のＴＦＴによって構成し、半導体集積回路を素子基板上にＣＯＧ（Chip On Glass）方式で実装すればよい。
【００４８】
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子（ＥＬ）などを用いて、その電気光学効果により表示を行う装置に適用可能である。液晶の場合、周期的に交流駆動する必要があったが、有機ＥＬの場合は、周期的に交流駆動しなくて良い。すなわち、本発明は、上述した構成と類似の構成を有する電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。
【００４９】
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。まず、実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１２は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【００５０】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置３００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置３００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置３００Ｇによって変調される。
【００５１】
このようにして、電気光学装置３００Ｒ、３００Ｇ、３００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置３００Ｒ、３００Ｂおよび３００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【００５２】
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１３は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置３００の前面にフロントライトを付加することにより構成されている。
【００５３】
なお、この構成では、電気光学装置３００を反射直視型として用いることになるので、画素電極Ｐ１０３において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【００５４】
さらに、上記電気光学装置を、携帯電話に適用した例について説明する。図１４は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、電気光学装置３００を備えるものである。この電気光学装置３００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学装置３００が反射直視型として用いられることになるので、画素電極Ｐ１０３に凹凸が形成される構成が望ましい。
【００５５】
なお、電子機器としては、図１２〜図１４を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態や変形例に係る電気光学装置が適用可能なのは言うまでもない。
【００５６】
【発明の効果】
本発明によれば、各画素毎に各サブフィールドのオンオフデータを記憶する複数の記憶領域を有する記憶手段と、各サブフィールド毎に各走査線に対応する記憶手段の複数の記憶領域を選択に対応して一括して選択する選択手段とを設けたので、時間軸変調方式によって各画素の印加電圧を駆動制御する駆動回路に対して外部から入力される各画素のオンオフ状態を指示する情報の転送周波数を、従来に比べて低下させることが可能となる。
【００５７】
また、記憶手段に記憶される（画素数）×（サブフィールド数）のデータをアドレスするだけで、線順次的に一ライン分の画素のオンオフのデータが読み出せるので、データ線側駆動回路の回路構成が簡単となる。
【図面の簡単な説明】
【図１】  本発明による電気光学装置の駆動回路とその周辺回路の構成を示すブロック図。
【図２】  図１の液晶パネル３００の構成を示すブロック図。
【図３】  図２の画素Ｐ１１〜ＰＮＭの構成例を示すブロック図。
【図４】  図１のＸドライバ１１０の構成例を示すブロック図。
【図５】  図４のメモリセルＣｊｋｍの構成例を示すブロック図。
【図６】  図４のメモリ用ＹＯデコーダ（選択回路）１１２の構成例を示すブロック図。
【図７】  図６のメモリ用ＹＯデコーダ１１２の動作例を説明するためのタイミングチャート。
【図８】  図６のメモリ用ＹＯデコーダ１１２の変形例の動作を説明するためのタイミングチャート。
【図９】  図６のメモリ用ＹＯデコーダ１１２の変形例の構成を示すブロック図。
【図１０】  図１に示す本発明による電気光学装置（液晶パネル）３００の構造を示す平面図。
【図１１】  図１０の電気光学装置３００の構造を示す断面図。
【図１２】  図１０の電気光学装置３００を適用した電子機器の一例であるプロジェクタの構成を示す断面図。
【図１３】  図１０の電気光学装置３００を適用した電子機器の一例であるパーソナルコンピュータの構成を示す斜視図。
【図１４】  図１０の電気光学装置３００を適用した電子機器の一例である携帯電話の構成を示す斜視図。
【符号の説明】
１００……駆動回路
１１０……Ｘドライバ
１１１……フレームメモリ
１１２……選択回路（メモリ用ＹＯデコーダ）
１２０……Ｙドライバ
２００……コントローラ
３００……液晶ディスプレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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