(57)【特許請求の範囲】
【請求項１】
データを貯蔵するメモリと、
外部と信号をやりとりする複数のパッドと、
前記複数のパッドへ電気的に各々連結された複数の入出力装置と、
前記複数のパッドの一部のパッドへ電気的に連結された、前記入出力装置より少ない数の複数のデータバスと、
各々のマルチプレクサが前記複数の入出力装置の中の１つ及び前記複数のデータバスへ電気的に接続され、前記メモリをテストする直接アクセスモード時には前記複数のデータバスから入力されるデータを前記メモリへ書き込み、ノーマルモード時には前記複数の入出力装置から入力されるデータを前記メモリへ書込む複数の前記マルチプレクサとを具備することを特徴とする高速半導体メモリ装置。
【請求項２】
前記入出力装置は、前記パッドから入力されるデータを一時貯蔵するパイプラインであることを特徴とする請求項１に記載の高速半導体メモリ装置。
【請求項３】
前記マルチプレクサは、直接アクセステスト信号に応じて制御され、前記直接アクセステストモード時には前記直接アクセステスト信号がアクティブであり、前記ノーマルモード時には前記直接アクセステスト信号がインアクティブであることを特徴とする請求項１に記載の高速半導体メモリ装置。
【請求項４】
前記直接アクセステスト信号は論理ハイならばアクティブであり、論理ローならばインアクティブであることを特徴とする請求項３に記載の高速半導体メモリ装置。
【請求項５】
前記データバスと前記マルチプレクサは前記データバスの２倍に該当する数のバスへ連結されることを特徴とする請求項１に記載の高速半導体メモリ装置。
【請求項６】
前記複数のパッドの中で前記データバスへ連結されず前記入出力装置へ電気的に各々接続され、外部からアドレス信号が印加される前記一部のパッドを除く複数のパッドへ電気的に各々連結され、前記直接アクセスモード時に前記アドレス信号を前記メモリへ出力する複数のバッファをさらに具備することを特徴とする請求項１に記載の高速半導体メモリ装置。
【請求項７】
データを貯蔵するメモリへデータの入出力を制御する高速半導体メモリ装置の入出力回路であって、
外部と信号をやりとりする複数のパッドと、
前記複数のパッドへ電気的に各々連結された複数の入出力装置と、
前記複数のパッドの一部のパッドへ電気的に連結された、前記入出力装置より少ない数の複数のデータバスと、
各々のマルチプレクサが前記複数の入出力装置の中の１つ及び前記複数のデータバスへ電気的に接続され、前記メモリをテストする直接アクセスモード時には前記複数のデータバスから入力されるデータを前記メモリへ書き込み、ノーマルモード時には前記複数の入出力装置から入力されるデータを前記メモリへ書込む複数の前記マルチプレクサとを具備することを特徴とする高速半導体メモリ装置の入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速半導体メモリ装置に係り、特にテストタイムを短縮するための高速半導体メモリ装置の入出力回路に関するものである。
【０００２】
【従来の技術】
高速半導体メモリ装置は、一般的なDRAM半導体装置とは異なり、外部信号を入力する入出力部、前記入出力部から出力される命令を受けこれをディコーディングするインタフェースロジック部、及びDRAMとから構成される。このような高速半導体メモリ装置のDRAMをテストするためには直接アクセステストモードが使われる。直接アクセステストモードでは、低周波テスト装備を利用し低周波テスト装備から出力されるテスト信号がインタフェースロジックをバイパスして、メモリに直接接続することによって、低周波テスト装備が高速半導体メモリ装置のメモリをテストできる。
【０００３】
図１は従来の高速半導体メモリ装置の入出力回路を説明するための高速半導体メモリ装置のブロック図である。図１を参照すれば、従来の高速半導体メモリ装置101は、第１乃至第８パッドP0〜P7、第１乃至第８入力パイプライン121〜128、第１乃至第４バッファ131〜134、及びDRAMセルアレイ111を具備する。前記高速半導体メモリ装置101でテストのためのローアドレスストローブ信号TRASB、カラムアドレスストローブ信号TCASB、書込許容信号TWE、ラッチイネーブル信号TWL、クロック信号TCLK、ローアドレス信号RADR、及びカラムアドレス信号CADRが外部から入力される。
【０００４】
図２は前記図１に示されたDRAMセルアレイ111へデータを書込むための信号の波形図である。図１及び図２を参照して直接アクセステストモードで高速半導体メモリ装置のDRAMセルアレイ111へデータを書込む方法を説明する。
【０００５】
前記DRAMセルアレイ111のメモリセルを選択するためには、まず、前記書込許容信号TWEがハイにアクティブされなければならない。この状態で前記ローアドレス信号RADRと前記カラムアドレス信号CADRが前記DRAMセルアレイ111へ入力されれば、前記DRAMセルアレイ111の特定セルが選択される。前記ローアドレス信号RADRは、前記ローアドレスストローブ信号TRASBがロー（low)にアクティブされる時、前記第１乃至第４パッドP0〜P3を通じ前記第１乃至第４バッファ131〜134へ入力される。前記カラムアドレス信号CADRは、前記カラムアドレスストローブ信号TCASBがローにアクティブされることによって発生するカラム待ち時間信号COLLATがハイにアクティブされる時、前記第１乃至第４パッドP0〜P3を通じ前記第１乃至第４バッファ131〜134へ入力される。
【０００６】
直接アクセステストモードでは前記直接アクセステスト信号PDAがハイにアクティブされるので、前記第１乃至第４バッファ131〜134へ入力されたローアドレス信号RADRとカラムアドレス信号CADRは、前記DRAMセルアレイ111へ伝達され前記DRAMセルアレイ111の特定セルを選択する。前記ローアドレス信号RADRと前記カラムアドレス信号CADRが前記DRAMセルアレイ111へ入力された後、前記クロック信号TCLKが発生する。前記クロック信号TCLKの4サイクル間、外部から前記DRAMセルアレイ111へ書込まれるデータが前記第１乃至第８パッド90〜97を通じ前記第１乃至第８入力パイプライン121〜128にラッチされる。前記第１乃至第８入力パイプライン121〜128にラッチされたデータは前記カラムアドレスストローブ信号TRASBがハイにイナクティブされることによって発生するカラムサイクル信号COLCYCがハイにアクティブされる時、前記DRAMセルアレイ111へ書込まれる。
【０００７】
このように、従来の高速半導体メモリ装置101のDRAMセルアレイ111をテストするためには、各データごとにテストパッドを割当てる必要があるために、制限されたテストピンを有するテスト装備としては一回にテスト可能な高速半導体メモリ装置101の数が減ることによって、多量の高速半導体メモリ装置をテストするのに掛かる時間が延びてしまう。また、前記テストクロック信号TCLKの４サイクル間に、データを前記第１乃至第８入力パイプライン121〜128に受け入れる時間は一般のDRAM半導体メモリ装置にはない機能であるので、高速半導体メモリ装置のDRAMメモリセルアレイをテストするのに掛かる時間は、一般の半導体メモリ装置のテスト時間に比べはるかに延びる。
【０００８】
【発明が解決しようとする課題】
本発明が果たそうとする技術的課題は、内蔵されたメモリをテストするのに掛かる時間が短縮される高速半導体メモリ装置の入出力回路及びその高速半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、メモリ、多数個のパッド、多数個の入出力装置、多数個のデータバス及び多数個のマルチプレクサを具備する。前記メモリへデータが貯蔵される。前記パッドは外部と信号をやり取りする。前記入出力装置は前記パッドへ電気的に各々連結される。前記データバスは前記パッドへ電気的に各々連結される。前記マルチプレクサは各々前記入出力装置の中一つ及び前記データバスへ電気的に連結され、前記メモリをテストする直接アクセステストモード時には前記データバスから入力されるデータを前記メモリへ書込み、ノーマルモード時には前記入出力装置から入力されるデータを前記メモリへ書込む。
【００１０】
前記本発明によれば、高速半導体メモリ装置をテストするのに掛かる時間が短縮される。
【００１１】
【発明の実施の形態】
以下、添附した図面を通じて本発明の望ましい実施の形態を詳細に説明する。
【００１２】
図３は、本実施の形態にともなう高速半導体メモリ装置の入出力回路を説明するための高速半導体メモリ装置のブロック図である。
【００１３】
図３を参照すれば、本発明にともなう高速半導体メモリ装置201は第１乃至第８パッドP0〜P7、第１乃至第８入出力装置221〜228、第１乃至第８マルチプレクサ241〜248、第１乃至第４データバスB0〜B3、第１乃至第４バッファ231〜234及びメモリ211を具備する。前記高速半導体メモリ装置201でテストのためのローアドレスストローブ信号TRASB、カラムアドレスストローブ信号TCASB、書込許容信号TWE、ラッチイネーブル信号TWL、クロック信号TCLK、ローアドレス信号RADR及びカラムアドレス信号CADRが外部から入力される。前記メモリ211はDRAMにより構成される。
【００１４】
前記第１乃至第８パッドP0〜P7は外部と信号をやり取りする。前記第１乃至第８パッドP0〜P7は、前記第１乃至第８入出力装置221〜228の入力端へ電気的に各々連結される。直接アクセステストモード時には外部から前記第１、第３、第５及び第７パッドP0、P2、P4、P6へのみデータが印加される。前記第１、第３、第５及び第７パッドP0、P2、P4、P6へ印加されるデータは、前記第１、第３、第５及び第７入出力装置221、223、225、227へ伝達される。外部から入力されるデータは、また前記第１、第３、第５及び第７パッドP0、P2、P4、P6を通じ前記第１乃至第４データバスB0〜B3へ伝達され、前記第１乃至第４バスB0〜B3のデータは前記第１乃至第８マルチプレクサ241〜248へ伝達される。
【００１５】
前記第１乃至第８入出力装置221〜228は、各々前記第１乃至第８パッドP0〜P7と前記第１乃至第８マルチプレクサ241〜248間に連結される。前記第１乃至第８入出力装置221〜228は、テストモードでないノーマルモードの時、前記第１乃至第８パッドP0〜P7から伝送されるデータを前記第１乃至第８マルチプレクサ241〜248へ各々伝達する入力パイプラインで構成される。
【００１６】
前記第１乃至第４データバスB0〜B3は、前記第１、第３、第５及び第７パッドP0、P2、P4、P6へ電気的に各々連結される。すなわち、前記第１パッドP0には第１データバスB0が、第３パッドP2には第２データバスB1が、第５パッドP4には第３データバスB2が、第７パッドP6には第４データバスB3が連結される。そして、前記第１乃至第４データバスB0〜B3は、各々２本の電線を通じ前記第１乃至第８マルチプレクサ241〜248へ連結される。すなわち、第１データバスB0は２本の電線を通じ前記第１乃至第８マルチプレクサ241〜248へ、第２データバスB1は異なる２本の電線を通じ前記第１乃至第８マルチプレクサ241〜248へ、第３データバスB2はさらに他の２本の電線を通じ前記第１乃至第８マルチプレクサ241〜248へ、第４データバスB3はさらに他の２本の電線を通じ前記第１乃至第８マルチプレクサ241〜248へ連結される。したがって、前記第１乃至第８マルチプレクサ241〜248は、前記第１乃至第４データバスB0〜B3から各々８個のビットデータを入力として受ける。
【００１７】
前記第２、第４、第６及び第８パッドP1、P3、P5、P7は、前記第１乃至第４バッファ231〜234の入力端へ各々連結される。前記ローアドレス信号RADRとカラムアドレス信号CADRは、各々前記第２、第４、第６及び第８パッドP1、P3、P5、P7を通じ前記第１乃至第４バッファ231〜234へ入力される。前記第１乃至第４バッファ231〜234の各制御端には直接アクセステスト信号PDAが印加される。したがって、前記直接アクセステスト信号PDAが論理ハイにアクティブされれば、前記第１乃至第４バッファ231〜234は、前記第２、第４、第６及び第８パッドP1、P3、P5、P7から各々入力されるローアドレス信号RADRとカラムアドレス信号CADRを前記メモリ211へ伝達する。すなわち、前記ローアドレス信号RADRと前記カラムアドレス信号CADRによって前記メモリ211内の特定セルが選択される。前記メモリ211内の特定セルが選択された状態で、前記第１乃至第８マルチプレクサ241〜248からデータが出力されれば、これらデータは前記メモリ211内の特定セルへ書込まれる。前記直接アクセステスト信号PDAが論理ローにインアクティブされれば、前記第１乃至第４バッファ231〜234は前記第２、第４、第６及び第８パッドP1、P3、P5、P7から入力されるアドレス信号を出力しない。
【００１８】
前記第１乃至第８マルチプレクサ241〜248の出力端はすべて前記メモリ211へ連結される。前記第１乃至第８マルチプレクサ241〜248の各制御端には前記直接アクセステスト信号PDAが印加される。前記直接アクセステスト信号PDAが論理ハイにアクティブされれば、すなわち、直接アクセステストモードならば、前記第１乃至第８マルチプレクサ241〜248は前記第１乃至第４バスB0〜B3から伝達されるデータを出力する。前記直接アクセステスト信号PDAが論理ローにインアクティブされれば、すなわち、ノーマルモードならば、前記第１乃至第８マルチプレクサ241〜248は前記第１乃至第８入出力装置221〜228から伝達されるデータを出力する。
【００１９】
図４は、前記図３に示されたメモリへデータ書込む時の信号の波形図である。
【００２０】
図４を参照すれば、前記メモリ211へデータが書込めることを許す書込許容信号TWEが論理ハイにアクティブされた状態で、すなわち、直接アクセステストモードで、ローアドレスストローブ信号TRASBが論理ローにアクティブされれば、ローアドレス信号RADRが入力され、カラムアドレスストローブ信号TCASBが論理ローにアクティブされることによって発生するカラム待ち時間信号COLLATがハイにアクティブされれば、カラムアドレス信号CADRが入力される。この状態で外部から入力されるデータは、前記カラムアドレスストローブ信号TCASBがハイにインアクティブされることによって発生するカラムサイクル信号COLCYCがハイにアクティブされて、前記メモリ211へ書込まれる。
【００２１】
図４を参照して図３に示された入出力回路の動作を説明する。
【００２２】
直接アクセステストモードで前記メモリ211をテストするためには、まず、前記直接アクセステスト信号PDAが論理ハイにアクティブされなければならない。この状態で、前記メモリ211が正常に動作しているかをテストするためには、前記メモリ211へ所定のデータを書込んだ後、前記メモリ211へ書込んだデータを読出し、読出されたデータが前記メモリ211へ書込まれたデータと同一であれば、前記メモリ211は正常に動作することと判断する。
【００２３】
直接アクセステストモードで前記メモリ211へ所定のデータを書込むために、前記メモリ211へデータ書込を制御する書込許容信号TWEがハイにアクティブされる。書込許容信号TWEがアクティブされた後、ローアドレスストローブ信号TRASBとカラムアドレスストローブ信号TCASBが各々論理ローにアクティブされれば、外部から前記第２、第４、第６及び第８パッドP1、P3、P5、P7へ印加されるローアドレス信号RADRとカラムアドレス信号CADRは、各々前記第１乃至第４バッファ231〜234を通じ前記メモリ211へ伝達される。すると、前記メモリ211の特定セルが選択される。
【００２４】
続いて、外部から前記第１、第３、第５及び第７パッドP0、P2、P4、P6へデータが印加されれば、これらデータは前記第１乃至第４バスB0〜B3を通じ前記第１乃至第８マルチプレクサ241〜248へ入力される。直接アクセステストモードでは前記直接アクセステスト信号PDAがアクティブされているので、前記第１乃至第８マルチプレクサ241〜248から出力されるデータRWD0〜RWD7は前記メモリ211へ伝送される。前記メモリ211へ伝送されたデータは、ローアドレス信号RADR及びカラムアドレス信号CADRに応じて選択された特定セルへ貯蔵される。
【００２５】
前記第１乃至第８マルチプレクサ241〜248から前記メモリ211へ書込まれるデータRWD0〜RWD7は、次の表１の通りである。
【００２６】
【表１】
0003735699.tif 000002
【００２７】
前記表１に示すように、第１、第３、第５及び第７パッドP0、P2、P4、P6にデータとして'１’が印加されれば、前記メモリ211には'１'パターンを書込むようになり、反対に'０’が印加されれば、'０'パターンを書込むようになる。もしも第１、第３、第５及び第７パッドP0、P2、P4、P6にデータとして'１'と'０’が交互に印加されれば、前記メモリ211には'10101010'または'01010101'のようなチェックボードパターンが書込まれる。
【００２８】
このように、図３に示された回路では、直接アクセステストモードで前記メモリ211へデータを書込む時には、ノーマルモードで使用する第１乃至第８入出力装置221〜228は使われない。したがって、従来のクロック信号TCLKが発生する時にデータが第１乃至第８入出力装置121〜128へ伝達される動作が、本実施の形態では要らなくなり、直接アクセステストモードで前記メモリ211へデータを書込むのに掛かる時間が大幅に短縮される。前記メモリ211へデータを書込むのに掛かる時間が短縮されるということは、すなわち、直接アクセステストモードにおいてテスト時間が短縮されることを示す。また、ローアドレス信号RADRとカラムアドレス信号CADRが印加されるパッドP1、P3、P5、P7とデータが印加されるパッドP0、P2、P4、P6を分離することによって、マルチプレキシングを支援しないテスト装備であっても直接アクセステストモードで前記メモリ211をテストすることができるようになった。
【００２９】
本発明は前記実施の形態に限らず、多くの変形が本発明の技術的思想内で当分野で通常の知識を持った者によって可能なことは明白である。
【００３０】
【発明の効果】
前述したように、本発明によれば、直接アクセステストモードでテスト時間が短縮され、マルチプレキシングを支援しないテスト装備であっても高速半導体メモリ装置のメモリをテストすることができる。
【００３１】
【図面の簡単な説明】
【図１】従来の高速半導体メモリ装置の入出力回路を説明するための高速半導体メモリ装置のブロック図である。
【図２】前記図１に示されたメモリへデータを書込むための信号の波形図である。
【図３】本実施の形態にともなう高速半導体メモリ装置の入出力回路の例を説明するための高速半導体メモリ装置のブロック図である。
【図４】前記図３に示されたメモリにデータを書込むための信号の波形図である。
【符号の説明】
201  高速半導体メモリ装置
211  メモリ
221〜228  第１乃至第８入出力装置
231〜234  第１乃至第４バッファ
241〜248  第１乃至第８マルチプレクサ
B0〜B3  第１乃至第４データバス
CADR  カラムアドレス信号
PDA  直接アクセステスト信号
P0〜P7  第１乃至第８パッド
RADR  ローアドレス信号
TCASB  カラムアドレスストローブ信号
TCLK  クロック信号
TRASB  ローアドレスストローブ信号
TWE  書込許容信号
TWL  ラッチイネーブル信号
【図１】
0003735699.tif 000003
【図２】
0003735699.tif 000004
【図３】
0003735699.tif 000005
【図４】
0003735699.tif 000006