(57)【特許請求の範囲】
【請求項１】
基準電圧源とマイナス入力を接続した第１増幅器と、前記第１増幅器の出力とゲート、電源端子とソース、および出力端子とドレインを接続した負荷電流を供給する第１ＰチャンネルＭＯＳＦＥＴと、前記出力端子と接地端子間に直列接続される第１，第２抵抗とを有し、第１抵抗と第２抵抗の接続点に前記第１増幅器のプラス入力を接続した電源レギュレータ回路において、
前記第１ＰチャンネルＭＯＳＦＥＴとカレントミラーを構成し、ドレインを第３抵抗を介して前記出力端子に接続した第２ＰチャンネルＭＯＳＦＥＴと、前記第３抵抗における前記第２ＰチャンネルＭＯＳＦＥＴのドレイン側にソース、前記出力端子側にゲートを接続した第３ＰチャンネルＭＯＳＦＥＴと、前記第３ＰチャンネルＭＯＳＦＥＴのドレイン、および第４，第５抵抗を介して前記接地端子とベース、第６抵抗を介して前記電源端子とコレクタ、前記接地端子とエミッタとを接続した第１ＮＰＮトランジスタと、前記第１ＮＰＮトランジスタのコレクタとゲート、前記電源端子とソース、前記第１ＰチャンネルＭＯＳＦＥＴのゲートとドレインとを接続した第４ＰチャンネルＭＯＳＦＥＴと、前記基準電圧源とプラス入力、前記出力端子とマイナス入力、および前記第４抵抗と前記第５抵抗の接続点と出力を接続した第２増幅器と、前記第１ＰチャンネルＭＯＳＦＥＴとカレントミラーを構成し、第７抵抗を介してドレインを前記出力端子に接続した第５ＰチャンネルＭＯＳＦＥＴと、前記第７抵抗における前記第５ＰチャンネルＭＯＳＦＥＴのドレイン側にソース、前記出力端子側にゲートを接続した第６ＰチャンネルＭＯＳＦＥＴとを備え、前記第６ＰチャンネルＭＯＳＦＥＴのドレイン電流を前記第２増幅器のバイアス電流としたことを特徴とする電源レギュレータ回路。
【請求項２】
請求項１記載の第６ＰチャンネルＭＯＳＦＥＴに代えてＰＮＰトランジスタを用いたことを特徴とする電源レギュレータ回路。
【請求項３】
基準電圧源とマイナス入力を接続した第１増幅器と、前記第１増幅器の出力とゲート、電源端子とソース、および出力端子とドレインを接続した負荷電流を供給する第１ＰチャンネルＭＯＳＦＥＴと、前記出力端子と接地端子間に直列接続される第１，第２抵抗とを有し、第１抵抗と第２抵抗の接続点に前記第１増幅器のプラス入力を接続した電源レギュレータ回路において、
プラス入力を第８抵抗を介して前記電源端子と接続すると共に定電流源を介して接地し、マイナス入力を第９抵抗を介して前記電源端子と接続した第２増幅器と、前記第１ＰチャンネルＭＯＳＦＥＴのゲート，ドレインと共通にゲート，ドレインのそれぞれを接続し、前記第２増幅器のマイナス入力とソースを接続した第７ＰチャンネルＭＯＳＦＥＴと、ベースを前記第２増幅器の出力と接続すると共に直列接続した第４，第５抵抗を介して接地し、コレクタを第６の抵抗を介して前記電源端子、エミッタを第１０抵抗を介して前記接地端子と接続した第１ＮＰＮトランジスタと、前記第１ＮＰＮトランジスタのコレクタとゲート、前記電源端子とソース、前記第１ＰチャンネルＭＯＳＦＥＴのゲートとドレインとを接続した第４ＰチャンネルＭＯＳＦＥＴと、前記電源端子とコレクタ，ベースを接続しダイオード接続した第２ＮＰＮトランジスタと、前記第２ＮＰＮトランジスタのエミッタとソース、前記第１ＰチャンネルＭＯＳＦＥＴのゲートとゲートとを接続した第８ＰチャンネルＭＯＳＦＥＴと、プラス入力を前記基準電圧源と直列接続された第１１，第１２抵抗の接続点、マイナス入力を前記出力端子、および出力を直列接続した前記第４，第５抵抗の接続点と接続した第３増幅器とを備え、前記第８ＰチャンネルＭＯＳＦＥＴのドレイン電流を前記第３増幅器のバイアス電流としたことを特徴とする電源レギュレータ回路。
【請求項４】
請求項３記載の第４ＰチャンネルＭＯＳＦＥＴに代えてＰＮＰトランジスタを用いたことを特徴とする電源レギュレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源レギュレータ回路に係り、過大電流による破壊を防ぐ電流制限回路を有した電源レギュレータ回路に関するものである。
【０００２】
【従来の技術】
従来の電源レギュレータ回路は、図４に示す回路図のように構成されている。図４において、１は電源端子、２は接地端子、３は出力端子、４は基準電圧源、５は増幅器、６は出力トランジスタである第１ＰチャンネルＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴという）、７，８は出力電圧設定用の第１，第２抵抗、９は負荷電流検出用の抵抗、１０は電流検出用のＰＮＰトランジスタである。
【０００３】
図４に示す電源レギュレータ回路は、出力端子３と接地端子２との間に第１抵抗７および第２抵抗８の直列に接続して、その抵抗分割点の電圧と基準電圧源４の電圧を第１増幅器５によって比較し、この比較出力により第１Ｐ−ＭＯＳＦＥＴ６を駆動、出力端子３に接続される負荷（図示せず）に負荷電流を供給する。出力端子３の出力電圧Ｖｏは、第１増幅器５，第１Ｐ−ＭＯＳＦＥＴ６および第１抵抗７，第２抵抗８の直列回路を介して第１増幅器５のプラス入力に帰還して構成される負帰還ループによって安定化される。
【０００４】
ここで、基準電圧源４の電圧をＶref、第１抵抗７の抵抗値をＲ７、第２抵抗８の抵抗値をＲ８とすれば、出力電圧Ｖｏは次の(数１)で表すことができる。
【０００５】
【数１】
Ｖｏ＝Ｖref（Ｒ７＋Ｒ８）／Ｒ８
次に、電流検出用のＰＮＰトランジスタ１０および抵抗９で構成される電流制限回路は、負荷電流が大きくなりすぎて、負荷電流を供給する第１Ｐ−ＭＯＳＦＥＴ６が破壊されることを防ぐために設けられている。この抵抗９の電圧降下がＰＮＰトランジスタ１０のベース・エミッタ間電圧Ｖbe（約０．７Ｖ）より大きくなるとＰＮＰトランジスタ１０が導通し、第１Ｐ−ＭＯＳＦＥＴ６のゲート・ソース間の電圧を小さくして、第１Ｐ−ＭＯＳＦＥＴ６をオフする方向に動作させて、負荷電流を制限するように動作する。
【０００６】
ここで、出力電圧Ｖｏ＝２Ｖに設定した場合、従来の電源レギュレータ回路の動作特性を図３の破線Ｃで示す。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような構成の電源レギュレータ回路は、図４に示す第１Ｐ−ＭＯＳＦＥＴ６に流れる負荷電流を検出するために、直列に抵抗９を接続すると、抵抗９の端子間に電圧降下が生じることになる。過大な負荷電流のときに電流を検出して、かつ通常の動作時には抵抗９の電圧降下があまり影響しないようにするためには、抵抗９の抵抗値を小さな値に選択する必要がある。
【０００８】
しかしながらそれは、電流制限機能を大きな電流値で機能させることになり、負荷がショートした場合には第１Ｐ−ＭＯＳＦＥＴ６に電源入力の殆どの電圧が印加されることになり、第１Ｐ−ＭＯＳＦＥＴ６の許容損失をオーバーして、第１Ｐ−ＭＯＳＦＥＴ６が破壊されるような不都合があった。
【０００９】
また、電流検出のために設ける抵抗９の電圧降下は避けられず、電源利用効率が必ずしも良くないという点においても問題があった。
【００１０】
本発明は、前記従来技術の問題を解決することに指向するものであり、出力トランジスタと直列に電流検出抵抗を接続せずに、過大な負荷電流を制限すると共に、電源電圧の利用効率が良い電源レギュレータ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この目的を達成するために、本発明に係る電源レギュレータ回路は、基準電圧源とマイナス入力を接続した第１増幅器と、第１増幅器の出力とゲート、電源端子とソース、および出力端子とドレインを接続した負荷電流を供給する第１ＰチャンネルＭＯＳＦＥＴと、出力端子と接地端子間に直列接続される第１，第２抵抗とを有し、第１抵抗と第２抵抗の接続点に第１増幅器のプラス入力を接続した電源レギュレータ回路において、第１ＰチャンネルＭＯＳＦＥＴとカレントミラーを構成し、ドレインを第３抵抗を介して出力端子に接続した第２ＰチャンネルＭＯＳＦＥＴと、第３抵抗における第２ＰチャンネルＭＯＳＦＥＴのドレイン側にソース、出力端子側にゲートを接続した第３ＰチャンネルＭＯＳＦＥＴと、第３ＰチャンネルＭＯＳＦＥＴのドレイン、および第４，第５抵抗を介して接地端子とベース、第６抵抗を介して電源端子とコレクタ、接地端子とエミッタとを接地した第１ＮＰＮトランジスタと、第１ＮＰＮトランジスタのコレクタとゲート、電源端子とソース、第１ＰチャンネルＭＯＳＦＥＴのゲートとドレインとを接続した第４ＰチャンネルＭＯＳＦＥＴと、基準電圧源とプラス入力、出力端子とマイナス入力、第４抵抗と第５抵抗の接続点と出力とを接続した第２増幅器と、第１ＰチャンネルＭＯＳＦＥＴとカレントミラーを構成し、第７抵抗を介してドレインを出力端子に接続した第５ＰチャンネルＭＯＳＦＥＴと、第７抵抗における第５ＰチャンネルＭＯＳＦＥＴのドレイン側にソース、出力端子側にゲートを接続した第６ＰチャンネルＭＯＳＦＥＴとを備え、第６ＰチャンネルＭＯＳＦＥＴのドレイン電流を第２増幅器のバイアス電流としたことを特徴とする。
【００１４】
さらに、前記第６ＰチャンネルＭＯＳＦＥＴに代えてＰＮＰトランジスタを用いたことを特徴とする。
【００１５】
また、基準電圧源とマイナス入力を接続した第１増幅器と、第１増幅器の出力とゲート、電源端子とソース、および出力端子とドレインを接続した負荷電流を供給する第１ＰチャンネルＭＯＳＦＥＴと、出力端子と接地端子間に直列接続される第１，第２抵抗とを有し、第１抵抗と第２抵抗の接続点に第１増幅器のプラス入力を接続した電源レギュレータ回路において、プラス入力を第８抵抗を介して電源端子と接続すると共に定電流源を介して接地し、マイナス入力を第９抵抗を介して電源端子と接続した第２増幅器と、第１Ｐ−ＭＯＳＦＥＴのゲート，ドレインと共通にゲート，ドレインのそれぞれを接続し、第２増幅器のマイナス入力とソースを接続した第７Ｐ−ＭＯＳＦＥＴと、ベースを第２増幅器の出力と接続すると共に直列接続した第４，第５抵抗を介して接地し、コレクタを第６の抵抗を介して電源端子、エミッタを第１０抵抗を介して接地端子と接続した第１ＮＰＮトランジスタと、第１ＮＰＮトランジスタのコレクタとゲート、電源端子とソース、第１Ｐ−ＭＯＳＦＥＴのゲートとドレインとを接続した第４Ｐ−ＭＯＳＦＥＴと、電源端子とコレクタ，ベースを接続しダイオード接続した第２ＮＰＮトランジスタと、第２ＮＰＮトランジスタのエミッタとソース、第１Ｐ−ＭＯＳＦＥＴのゲートとゲートとを接続した第８Ｐ−ＭＯＳＦＥＴと、プラス入力を基準電圧源と直列接続された第１１，第１２抵抗の接続点、マイナス入力を出力端子、および出力を直列接続した第４，第５抵抗の接続点と接続した第３増幅器とを備え、第８Ｐ−ＭＯＳＦＥＴのドレイン電流を第３増幅器のバイアス電流としたことを特徴とする。
【００１６】
さらに、前記第４のＭＯＳＦＥＴに代えてＰＮＰトランジスタを用いたことを特徴とする。
【００１７】
前記構成によれば、無負荷時のバイアス電流が増加せず、電源電圧利用率を悪化させず、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴが破壊する過電流を制限でき、負荷ショート時の負荷電流および消費電力を低減し、破壊から保護でき、さらに、電源電圧と出力電圧の差が少ないときには、過剰な電流制限が働かずに、負荷供給用の第１Ｐ−ＭＯＳＦＥＴの能力を十分発揮できる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１９】
図１は本発明の実施の形態１における電源レギュレータ回路の回路例を示す図である。ここで、前記従来例を示す図４において説明した構成部材に対応し同等の機能を有するものには同一の符号を付してこれを示し、以下の各図においても同様とする。本実施の形態１の電源レギュレータ回路の動作を図１を参照しながら説明する。
【００２０】
電源端子１に接続した定電流源１１から基準電圧源４に定電流を流して、基準電圧を第１増幅器５のマイナス入力に接続する。負荷電流供給用の出力トランジスタである第１Ｐ−ＭＯＳＦＥＴ６のゲートは第１増幅器５の出力に接続し、ソースは電源端子１に接続する。また、ドレインは出力端子３に接続すると共に、第１抵抗７を介して第１増幅器５のプラス入力に接続、さらに、第１増幅器５のプラス入力から第２抵抗８を介して接地端子２に接続する。
【００２１】
第１Ｐ−ＭＯＳＦＥＴ６とゲート，ソースをそれぞれ共通とするカレントミラーに接続した第２Ｐ−ＭＯＳＦＥＴ１２のドレインを、第３抵抗１３を介して出力端子３に接続すると共に、第３Ｐ−ＭＯＳＦＥＴ１４のソースに接続する。さらに、第３Ｐ−ＭＯＳＦＥＴ１４のゲートを出力端子３に接続する。また、第３Ｐ−ＭＯＳＦＥＴ１４のドレインを、エミッタを接地端子２に接続した第１ＮＰＮトランジスタ１５のベースに接続すると共に、直列接続した第４，第５抵抗１６，１７を介して接地端子２に接続する。
【００２２】
また、第１ＮＰＮトランジスタ１５のコレクタを、電源端子１と一端を接続した第６抵抗１８の他端に接続すると共に、ソースを電源端子１に接続した第４Ｐ−ＭＯＳＦＥＴ１９のゲートと接続し、第４Ｐ−ＭＯＳＦＥＴ１９のドレインは第１Ｐ−ＭＯＳＦＥＴ６のゲートと接続する。
【００２３】
さらに、前記の構成に加え、第１Ｐ−ＭＯＳＦＥＴ６とゲート，ソースをそれぞれ共通接続した第５Ｐ−ＭＯＳＦＥＴ２０のドレインを第７抵抗２１を介して出力端子３に接続すると共に、第６Ｐ−ＭＯＳＦＥＴ２２のソースに接続する。さらに第６Ｐ−ＭＯＳＦＥＴ２２のゲートを出力端子３に、ドレインを第８抵抗２３を介して、第２増幅器５’を構成するカレントミラーに接続したＮＰＮトランジスタ２４のコレクタ、およびＮＰＮトランジスタ２５のベースと共通接続した接続点に接続する。
【００２４】
ＮＰＮトランジスタ２４，２５のエミッタはそれぞれ接地端子２に接続され、カレントミラーを構成するＮＰＮトランジスタ２５のコレクタを差動増幅回路を構成するＮチャンネルＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴという）のＮ−ＭＯＳＦＥＴ２６，２７のソースに接続し、Ｎ−ＭＯＳＦＥＴ２６のプラス入力となるゲートを基準電圧源４に接続、Ｎ−ＭＯＳＦＥＴ２７のマイナス入力となるゲートを出力端子３と接続する。
【００２５】
そして、差動増幅回路を構成するＮ−ＭＯＳＦＥＴ２６のドレインを、アクティブ負荷を構成するＰ−ＭＯＳＦＥＴ２８のドレイン，ゲートの共通接続点に接続し、さらにＰ−ＭＯＳＦＥＴ２８のソースはＰ−ＭＯＳＦＥＴ２９のソースと共に電源端子１と接続する。Ｐ−ＭＯＳＦＥＴ２９のゲートは、Ｐ−ＭＯＳＦＥＴ２８のゲート，ドレインと接続され、Ｐ−ＭＯＳＦＥＴ２９のドレイン（第２増幅器５’の出力）は、Ｎ−ＭＯＳＦＥＴ２７のドレインに接続すると共に、直列接続した第４，第５抵抗１６，１７の接続点と接続する。
【００２６】
第１Ｐ−ＭＯＳＦＥＴ６と第２Ｐ−ＭＯＳＦＥＴ１２および第５Ｐ−ＭＯＳＦＥＴ２０はカレントミラーの関係にある。また、差動増回路を構成するＮ−ＭＯＳＦＥＴ２６，２７およびＰ−ＭＯＳＦＥＴ２９，２９により第２増幅器５’を構成している。
【００２７】
以上のような構成により、第１増幅器５のマイナス入力の電圧とプラス入力の電圧値が等しい値になるよう制御され出力電圧Ｖｏは、
【００２８】
【数２】
Ｖｏ＝Ｖref（Ｒ７＋Ｒ８）／Ｒ８
Ｖref：基準電圧源の電圧、Ｒ７：第１抵抗の抵抗値、Ｒ８：第２抵抗の抵抗値
となり、（数２）が成立する。
【００２９】
例えば、何らかの理由で出力端子３の電圧が低下した場合、直列接続の第１，第２抵抗７，８の接続点、つまり、第１増幅器５のプラス入力の電圧も低下することで、プラス入力の電圧がマイナス入力の電圧より低下して、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６のゲート電圧が低下し、ソース，ゲート間電圧が大きくなる。これにより負荷電流を増大する方向に動作して、出力端子３の電圧が増加する。その結果、第１増幅器５のプラス入力の電圧も増加しプラス入力の電圧とマイナス入力電圧が等しくなるよう動作する。
【００３０】
前記の動作説明とは逆に、プラス入力の電圧が、マイナス入力の電圧より高くなった場合は、前記の説明とは逆方向に動作し、同様にプラス入力の電圧とマイナス入力の電圧が等しくなる動作が実行される。
【００３１】
さらに、負荷電流が増加して、第１Ｐ−ＭＯＳＦＥＴ６とカレントミラーを構成する第２Ｐ−ＭＯＳＦＥＴ１２のドレイン電流も増加し、第３抵抗１３の電圧降下が第３Ｐ−ＭＯＳＦＥＴ１４のゲート，ソース間閾値電圧ＶＴを超えると第３Ｐ−ＭＯＳＦＥＴ１４のドレイン電流が流れ、第４，第５抵抗１６，１７の電圧降下が、第１ＮＰＮトランジスタ１５のベース，エミッタ間電圧Ｖbeより大きくなると第１ＮＰＮトランジスタ１５のコレクタ電流が流れ、第６抵抗１８に電圧降下が発生し第４Ｐ−ＭＯＳＦＥＴ１９の閾値電圧ＶＴを超えるとドレイン電流が流れ、第１増幅器５および接続されている第１Ｐ−ＭＯＳＦＥＴ６のゲート電圧を上昇させ、第１Ｐ−ＭＯＳＦＥＴ６のドレイン電流である負荷電流を制限する動作が実行される。
【００３２】
また、第１Ｐ−ＭＯＳＦＥＴ６とカレントミラーを構成する第５Ｐ−ＭＯＳＦＥＴ２０にもドレイン電流が流れ、第７抵抗２１の電圧降下が第６Ｐ−ＭＯＳＦＥＴ２２ののゲート，ソース間閾値電圧ＶＴを超えると第６Ｐ−ＭＯＳＦＥＴ２２にドレイン電流が流れ、ＮＰＮトランジスタ２４，２５のカレントミラーにより、差動増幅回路を構成するＮ−ＭＯＳＦＥＴ２６，２７のソース電流としてバイアス電流が供給される。
【００３３】
さらに負荷電流を増加すると、前記説明のように、負荷電流が制限されているため出力電圧が低下する。この出力電圧が基準電圧源４の電圧より低下するとＮ−ＭＯＳＦＥＴ２６，２７で構成する差動増幅回路のＮ−ＭＯＳＦＥＴ２６，Ｐ−ＭＯＳＦＥＴ２８がＯＮとなりＰ−ＭＯＳＦＥＴ２８，２９のカレントミラー構成によりＰ−ＭＯＳＦＥＴ２９のドレイン電流が、直列接続された第４，第５抵抗１６，１７の接続点に流れ第１ＮＰＮトランジスタ１５のベース電圧を上昇させて、コレクタ電流を増加させ、第４Ｐ−ＭＯＳＦＥＴ１９のドレイン電流が増加し、第１Ｐ−ＭＯＳＦＥＴ６のゲート電圧を上昇させて、さらに負荷電流を減少させる。
【００３４】
ここで、第３Ｐ−ＭＯＳＦＥＴ１４およびバイアス電流供給用の第６Ｐ−ＭＯＳＦＥＴ２２が動作するまでは、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６とソース，ゲートが共通に接続されている（カレントミラーが構成される）第２，第５Ｐ−ＭＯＳＦＥＴ１２，２０ともドレインが出力端子３に接続されているため、すべて負荷電流として供給され、バイアス電流は増加せず、すべて無駄なく有効に供給される。
【００３５】
以上に説明した実施の形態１である電源レギュレータ回路の動作特性を図３の実線Ａで示す。従来の破線Ｃに比較して電流検出抵抗による損失が無いため、電源電圧を有効に使用でき、負荷電流を多く供給できる。また、出力電圧が電流制限で基準電圧以下に低下すると、さらに負荷電流を制限するため、負荷電流を大幅に減少でき消費電力の減少が可能となる。この機能は、負荷がショートした場合の保護に有効である。
【００３６】
なお、前記説明において、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６とカレントミラーを構成する第２，第５Ｐ−ＭＯＳＦＥＴ１２，２０のドレイン電流検出用の第３，第７抵抗１３，２１に接続し動作させる素子として、Ｐ−ＭＯＳＦＥＴを用いて説明したが、ＰＮＰトランジスタを用いても同様の効果が得られることは説明するまでもない。
【００３７】
図２は本発明の実施の形態２における電源レギュレータ回路の回路例を示す図である。本実施の形態２の電源レギュレータ回路の動作を図２を参照しながら説明する。
【００３８】
図２に示す本実施の形態２に係る電源レギュレータ回路について、前記した実施の形態１の図１と異なるところは、負荷電流の制限を検出する第１ＮＰＮトランジスタ１５のベースに、差動増幅回路を構成するＰ−ＭＯＳＦＥＴ３１，３２およびＮ−ＭＯＳＦＥＴ３３，３４の出力に相当するＰ−ＭＯＳＦＥＴ３１のドレインが接続され、また差動増幅回路のプラス入力であるＮ−ＭＯＳＦＥＴ３４のゲートが、定電流源３５の電流により第８抵抗２３の電圧降下部分（第８抵抗の他端）に接続されていることと、出力端子３の電圧が電流制限により低下した場合に、さらに負荷電流を減少させる第３増幅器３６のプラス入力に、基準電圧源４を第１１，第１０抵抗３７，３８で分割して入力されることが主な相違点である。
【００３９】
図２に示す電源レギュレータ回路の特徴は、電源電圧から第８抵抗２３の電圧降下分の電圧まで第９抵抗３９の電圧降下が発生しないと電流制限が動作しないことである。電源端子１より入力される電源電圧をＶinとし、出力端子３の出力電圧をＶｏとし、負荷電流をＩoutとすると、回路全体の消費電力Ｐｏはほぼ（数３）のようになる。
【００４０】
【数３】
Ｐｏ＝（Ｖin−Ｖｏ）・Ｉout
電源端子１の電源電圧と出力電圧の差が少ない場合は、消費電力が少なくなり電流制限の必要性も少なく、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６の電流能力を十分発揮する方が高性能な特性が得られる。第１Ｐ−ＭＯＳＦＥＴ６とゲートおよびドレインが共通に接続されている第７Ｐ−ＭＯＳＦＥＴ４０の大きさの比率であるＷ／Ｌを変えて、第１Ｐ−ＭＯＳＦＥＴ６を大きく、第７Ｐ−ＭＯＳＦＥＴ４０を小さく設定する。第１Ｐ−ＭＯＳＦＥＴ６は負荷電流供給用であるため当然大きくなり、第７Ｐ−ＭＯＳＦＥＴ４０は小さくてよいため、小さい面積でよいことから集積回路とした場合の面積効率が良くなる。
【００４１】
電源電圧と出力電圧の差が少ない場合、第７Ｐ−ＭＯＳＦＥＴ４０のドレイン電流は、第１Ｐ−ＭＯＳＦＥＴ６に比較して非常に少なく、差動増幅回路を構成するＮ−ＭＯＳＦＥＴ３３のゲート電圧が、Ｎ−ＭＯＳＦＥＴ３４のゲート電圧より低下せず、したがって電流制限の動作は行なわない。
【００４２】
以下に説明する回路動作において、第１増幅器５の動作は従来と同じなので省略する。負荷電流が増加していく場合、電流制限動作をしない限り負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６のゲート，ソース間電圧Ｖgsは大きくなる。
【００４３】
【数４】
Ｖgs＝Ｖbe４１＋ＶＴ４２
ここで、Ｖbe４１は第２ＮＰＮトランジスタ４１のベース，エミッタ間電圧、ＶＴ４２は第８Ｐ−ＭＯＳＦＥＴ４２の閾値電圧である。
【００４４】
第１Ｐ−ＭＯＳＦＥＴ６のゲート，ソース間電圧Ｖgsが大きくなり、第８Ｐ−ＭＯＳＦＥＴ４２の閾値電圧に達すると、第８Ｐ−ＭＯＳＦＥＴ４２にドレイン電流が流れ、第３増幅器３６にバイアス電流が流れて、動作状態に設定される。また、定電流源３０，３５においてもこのドレイン電流に基づき設定すれば、負荷電流が少ない場合にバイアスの大幅な低減が可能である。
【００４５】
さらに、負荷電流が増加し、第１Ｐ−ＭＯＳＦＥＴ６のゲート電圧も低下して、電源電圧と出力電圧の差電圧がある程度発生している場合、第８Ｐ−ＭＯＳＦＥＴ４２のソースおよびドレイン電流も増加し、第９抵抗３９に電圧降下が発生し、この第９抵抗３９の電圧降下が、第８抵抗２３の電圧降下より大きくなれば、Ｎ−ＭＯＳＦＥＴ３３がＯＦＦ、Ｎ−ＭＯＳＦＥＴ３４がＯＮとなり、カレントミラーを構成するＰ−ＭＯＳＦＥＴ３１，３２にドレイン電流が流れ、第１ＮＰＮトランジスタ１５のベース，エミッタ間電圧Ｖbeが上昇し、約０．７Ｖ以上になるばコレクタ電流が流れ、第４Ｐ−ＭＯＳＦＥＴ１９のゲート電圧が低下してドレイン電流が流れ、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６のゲート電圧が上昇し、負荷電流を減少する電流制限動作を実行する。さらに負荷電流を増加させると電流制限のため出力電圧が低下する。
【００４６】
出力端子３の電圧が第３増幅器３６のプラス入力の電圧、つまり基準電圧源４を第１１，第１２抵抗３７，３８で分割した電圧より低下すると、第３増幅器３６の出力が高くなり、第４抵抗１６を介して第１ＮＰＮトランジスタ１５のベース電圧が高くなり、第１ＮＰＮトランジスタ１５のコレクタ電流が増加し第４Ｐ−ＭＯＳＦＥＴ１９のゲート電圧をさらに下げることによりドレイン電流を増加させて、負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６のゲート電圧をさらに上昇させて、負荷電流をさらに減少させて制限する。
【００４７】
前記の説明では第１ＮＰＮトランジスタ１５のコレクタ電流により動作する素子として、第４Ｐ−ＭＯＳＦＥＴ１９を示して説明したが、これに代えてＰＮＰトランジスタとしても同様の動作を行って、同様の効果が得られることは説明するまでもない。
【００４８】
前記に説明した実施の形態２である電源レギュレータ回路の動作特性を図３の一点鎖線Ｂで示す。電源端子１の電源電圧と出力端子３の出力電圧との電圧差が少ない場合、電流制限回路が動作せず負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴ６の能力を十分に活かして、出力電圧が一定に制御できる負荷電流を大きく取ることができる。しかもバイアス電流は、本実施の形態の図１に示す回路例と同じで、無負荷時は、２０μＡ以下のわずかなバイアス電流で動作し、負荷電流供給用のＭＯＳＦＥＴ保護のための電流制限回路、さらに負荷ショート保護回路を追加しても増加せず、電源電圧と出力電圧の差が少ない場合は、負荷電流供給用のＭＯＳＦＥＴの能力を十分発揮できる電流制限回路を有する電源レギュレータ回路を実現できる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、無負荷時のバイアス電流が増加することなく、また電源電圧利用率が悪化することもなく、さらに負荷電流供給用の第１Ｐ−ＭＯＳＦＥＴが破壊するような過電流を制限することができ、負荷ショート時の負荷電流および消費電力を低減し、また破壊から保護できる。さらにまた、電源電圧と出力電圧の差が少ない場合は、過剰な電流制限が働かず、負荷供給用の第１Ｐ−ＭＯＳＦＥＴの能力を十分発揮でき、産業上の利用価値が大きな電流制限回路を有する電源レギュレータ回路が実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における電源レギュレータ回路の回路例を示す図
【図２】本発明の実施の形態２における電源レギュレータ回路の回路例を示す図
【図３】電源レギュレータ回路の動作特性を示す図
【図４】従来の電源レギュレータ回路の回路例を示す図
【符号の説明】
１  電源端子
２  接地端子
３  出力端子
４  基準電圧源
５  第１増幅器
５’  第２増幅器
６  Ｐ−ＭＯＳＦＥＴ
７  第１抵抗
８  第２抵抗
９  抵抗
１０  ＰＮＰトランジスタ
１１，３０，３１  定電流源
１２  第２Ｐ−ＭＯＳＦＥＴ
１３  第３抵抗
１４  第３Ｐ−ＭＯＳＦＥＴ
１５  第１ＮＰＮトランジスタ
１６  第４抵抗
１７  第５抵抗
１８  第６抵抗
１９  第４Ｐ−ＭＯＳＦＥＴ
２０  第５Ｐ−ＭＯＳＦＥＴ
２１  第７抵抗
２２  第６Ｐ−ＭＯＳＦＥＴ
２３  第８抵抗
２４，２５  ＮＰＮトランジスタ
２６，２７，３３，３４  Ｎ−ＭＯＳＦＥＴ
２８，２９，３１，３２  Ｐ−ＭＯＳＦＥＴ
３６  第３増幅器
３７  第１１抵抗
３８  第１２抵抗
３９  第９抵抗
４０  第７Ｐ−ＭＯＳＦＥＴ
４１  第２ＮＰＮトランジスタ
４２  第８Ｐ−ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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