(57)【特許請求の範囲】
【請求項１】
半導体装置の不良ビットの電気的試験を行う手段から出力される不良ビットのデータを読み込むデータ読み出し手段と、読み込んだ不良ビットをカウントしてアドレスに対する不良数ヒストグラムを作成する不良数ヒストグラム作成手段と、前記不良数ヒストグラムをもとにウェーブレット解析によりウェーブレット係数の算出を行なうウェーブレット係数算出手段と、前記ウェーブレット係数の絶対値がしきい値より小さい場合に係数の修正を行なうウェーブレット係数修正手段と、修正したウェーブレット係数をもとにウェーブレット逆変換を行なって不良数ヒストグラムを再構築する不良数ヒストグラム再構築手段とを備えることを特徴とする半導体装置の不良解析装置。
【請求項２】
前記データ読み出し手段は、読み込んだ不良ビットのデータを座標ごとに解析計算機のメモリ上に保持する構成とされ、前記不良数ヒストグラム作成手段は当該メモリ上に保持された不良ビットを前記座標ごとに当該座標上にある不良ビットをカウントして不良数ヒストグラムを作成する構成とされていることを特徴とする請求項１に記載の半導体装置の不良解析装置。
【請求項３】
前記ウェーブレット係数算出手段は、前記不良ビットのデータを離散信号とみなして前記不良数ヒストグラムに対して離散ウェーブレット解析を行う構成であることを特徴とする請求項１又は２に記載の半導体装置の不良解析装置。
【請求項４】
不良ビット数及びノイズ分散に基づいて前記しきい値を算出して設定するしきい値設定手段を有することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の不良解析装置。
【請求項５】
不良ビットのデータを読込み、解析計算機のメモリ上に保持する第一の工程と、前記保持された各座標上の不良ビットをカウントしアドレスに対する不良数のヒストグラムを作成する第二の工程と、前記不良数ヒストグラムをもとにウェーブレット係数を算出する第三の工程と、前記ウェーブレット係数の絶対値がしきい値以下の場合に当該係数の修正を行なう第四の工程と、修正したウェーブレット係数から不良数ヒストグラムを再構築する第五の工程を含み、不良数ヒストグラムにおけるノイズを抑圧することを特徴とする半導体装置の不良解析方法。
【請求項６】
前記第三の工程は、前記不良ビットのデータを離散信号とみなして前記不良数ヒストグラムに対して離散ウェーブレット解析を行うことを特徴とする請求項５に記載の半導体装置の不良解析方法。
【請求項７】
前記第三の工程のウェーブレット解析はハール関数を使用したウェーブレット解析であることを特徴とする請求項６に記載の半導体装置の不良解析方法。
【請求項８】
前記第四の工程のしきい値を算出する第六の工程を含むことを特徴とする請求項５ないし７のいずれかに記載の半導体装置の不良解析方法。
【請求項９】
前記第四の工程は、前記ウェーブレット係数が前記しきい値以下のときに当該係数を０にすることを特徴とする請求項５ないし８のいずれかに記載の半導体装置の不良解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置（以下、ＬＳＩと称する）の不良解析装置及び不良解析方法に関し、特に、メモリＬＳＩ不良解析を行う際に得られるデータ中のノイズを除去するノイズ除去技術に関する。
【０００２】
【従来の技術】
メモリＬＳＩにおける不良原因解明および歩留まり向上を目的してメモリＬＳＩ不良解析が行われている。この種の不良解析技術として、特開平７−７２２０６号公報に記載の技術があり、これはプロセス技術者と回路技術者とレイアウト技術者のノウハウをパーソナルコンピュータ上に実装したエキスパートシステムである。また、特開２０００−２００８１４公報に記載のように、メモリＬＳＩにおける不良ビットを規則性をもって配置することで、当該不良ビットの分布を視覚的に把握することができるビットマップ解析も提案されている。さらに、特開２０００−３２１３３３各公報では、メモリＬＳＩにおける不良ビットを検出し、この不良ビットの間隔の約数の種類とその頻度を解析することにより、欠陥が設計に起因するものか否かを区別する技術も提案されている。
【０００３】
ところで、近年においてはメモリＬＳＩの大容量化および高密度化のスピードはますます増加傾向にあり、今後は、２５６メガビットあるいは１ギガビット以上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）の不良解析に対応していく必要がある。加えて、ウエハサイズも３００ｍｍに大口径化していくことは確実であり、その場合、解析すべきチップ数および不良ビット数の数は飛躍的に増加することになる。これらの問題を解決するため、特開２０００−２１１９５公報の技術では分散処理による不良解析を、特開２０００−１８７０６２公報の技術では領域分割による不良解析を、特開２０００−３２１３３３公報の技術では不良解析アルゴリズムの高速化を行なっている。
【０００４】
【発明が解決しようとする課題】
前記したビットマップ解析を行う場合には、ビットマップデータに基づいて不良ビットデータを得ているが、この際におけるテスタでの電気的試験のテスト条件によってビットマップデータないし不良ビットデータ中にノイズが発生することがある。このノイズは当該テスト条件によって該当ビットを不良と判定したり、正常と判定したりする誤データである。一般に不良ビットデータには、設計依存（アドレス依存）の規則性不良と、プロセス依存の不規則性（ランダム）不良が存在しており、メモリＬＳＩのアドレス依存の規則性不良の解析を行う場合に、プロセス依存の不規則な不良ビットデータがノイズとして存在していると、当該解析の解析精度が低下するという問題が生じる。そのため、不良ビットデータ中のノイズを除去することが要求されるが、ノイズ自体も規則性のあるノイズや不規則なノイズが存在しているため、一義的にノイズを除去することは困難である。
【０００５】
本発明の目的はビットマップデータのノイズをウェーブレット解析により除去することで、メモリＬＳＩの設計依存の規則性不良における不良解析の精度を向上した不良解析装置及び不良解析方法を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の不良解析装置は、ＬＳＩの不良ビットの電気的試験を行う手段から出力される不良ビットのデータを読み込むデータ読み出し手段と、読み込んだ不良ビットをカウントしてアドレスに対する不良数ヒストグラムを作成する不良数ヒストグラム作成手段と、不良数ヒストグラムをもとにウェーブレット解析によりウェーブレット係数の算出を行なうウェーブレット係数算出手段と、ウェーブレット係数の絶対値がしきい値より小さい場合に係数の修正を行なうウェーブレット係数修正手段と、修正したウェーブレット係数をもとにウェーブレット逆変換を行なって不良数ヒストグラムを再構築する不良数ヒストグラム再構築手段とを備える。
【０００７】
ここで、データ読み出し手段は、読み込んだ不良ビットのデータを座標ごとに解析計算機のメモリ上に保持する構成とされ、不良数ヒストグラム作成手段は当該メモリ上に保持された不良ビットを座標ごとに当該座標上にある不良ビットをカウントして不良数ヒストグラムを作成する構成とされる。また、ウェーブレット係数算出手段は、不良ビットのデータを離散信号とみなして不良数ヒストグラムに対して離散ウェーブレット解析を行う構成とされる。さらに、不良ビット数及びノイズ分散に基づいてしきい値を算出して設定するしきい値設定手段を備えることが好ましい。
【０００８】
本発明のＬＳＩの不良解析方法は、不良ビットのデータを読込み、解析計算機のメモリ上に保持する第一の工程と、前記保持された各座標上の不良ビットをカウントしアドレスに対する不良数のヒストグラムを作成する第二の工程と、前記不良数ヒストグラムをもとにウェーブレット係数を算出する第三の工程と、前記ウェーブレット係数の絶対値がしきい値以下の場合に当該係数の修正を行なう第四の工程と、修正したウェーブレット係数から不良数ヒストグラムを再構築する第五の工程を含み、不良数ヒストグラムにおけるノイズを抑圧する。
【０００９】
ここで、第三の工程は、不良ビットのデータを離散信号とみなして不良数ヒストグラムに対して離散ウェーブレット解析を行う。このウェーブレット解析はハール関数を使用したウェーブレット解析とする。さらに、第四の工程のしきい値を算出する第六の工程を含むことが好ましい。また、第四の工程はウェーブレット係数がしきい値以下のときに当該係数を０にする。
【００１０】
本発明の不良解析装置及び不良解析方法によれば、作成された不良数ヒストグラムに対してウェーブレット変換を施し、得られたウェーブレット係数の中で、あるしきい値以下のものの係数を修正した上でウェーブレット逆変換を行い、不良数ヒストグラムを再構築することにより、ノイズの大きさを大幅に縮退させる一方で、ノイズ除去処理を行なっても不良数ヒストグラムの特徴的形状はほとんど失われることがなく、目的とするメモリＬＳＩの設計依存（アドレス依存）の規則性不良をノイズの影響を抑圧して高精度に解析することが可能になる。
【００１１】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明にかかるメモリＬＳＩ不良解析装置１に含まれる解析計算機１０のブロック構成図であり、特に本発明にかかるノイズ除去を行うためのノイズ除去機能を備えた構成例のブロック構成図である。データ読み出し手段１１は、ＬＳＩの電気的試験を行うテスタ２の試験結果から得られる不良ビットデータ（ビットマップデータ）ＢＤの読み出しを行い、各不良ビットの座標データを解析計算機１０の図外のメモリ上に保持する。不良数ヒストグラム作成手段１２は、読み出した不良ビットの座標を調べ、後述するアドレス対応の不良数ヒストグラムを作成する。ウェーブレット係数算出手段１３は、ビットマップデータＢＤを離散信号とみなして、作成された不良数ヒストグラムに対して離散ウェーブレット解析を行い、ウェーブレット係数を求める。ウェーブレット係数修正手段１４は、求められたウェーブレット係数がしきい値よりも小さい場合にウェーブレット係数を修正する。ヒストグラム再構築手段１５は、修正したウェーブレット係数にウェーブレット逆変換を施し、不良数ヒストグラムを再構築する。
【００１２】
以上の構成の不良解析装置１における不良解析動作、特にノイズ除去動作を図２のフローチャートを参照して説明する。先ず、データ読み出し手段１１は、ＬＳＩの電気的試験の結果得られる不良ビットデータ（ビットマップデータ）の読み出しを行い、各不良ビットの座標データを解析計算機のメモリ上に保持する（ステップＳ１０１）。次いで、不良数ヒストグラム作成手段１２は、読み出した不良ビットの座標を調べ（ステップＳ１０２）、それがｉだったときＨ（ｉ）の値に１を加算する（ステップＳ１０３）。そして、ステップＳ１０４において、全ての不良ビットについて積算処理を行なったかどうかをチェックし、まだ未処理のデータがある場合にはステップＳ１０２に戻る。このように全ての不良ビットについて座標ｉ上の不良ビットを積算して行くことで、最終的に不良数ヒストグラムＨ（ｉ）を作成することができる（ステップＳ１０５）。しかる上で、ウェーブレットスペクトルを算出し、ノイズを抑圧した不良数ヒストグラムを再構築する処理（ステップＳ１０６）を実行する。
【００１３】
前記ステップＳ１０６における不良数ヒストグラム再構築工程について説明する。先ず、図１に示したウェーブレット係数算出手段１３においては、ビットマップデータを離散信号とみなして、作成された不良数ヒストグラムＨ（ｉ）に対して  離散ウェーブレット解析を行い、ウェーブレット係数を算出する（ステップＳ２０１）。ここでは基底関数として図３に示すハール関数ψ（ｘ）を使用してウェーブレット解析を行なった事例について説明する。このハール関数を拡大・縮小および平行移動をすることで、不良数ヒストグラムＨ（ｉ）の局所的な部分を表し、特に２のべきの周期の規則性の解析を行う。
【００１４】
具体的には、以下の手順によりハール分解を行う。アドレスサイズが32＝２5 であるとき、まず、
C4,k=(H(2k)+H(2k+1))/ √2
により第四階層のウェーブレットsmooth係数を求める。次に、
C3,k=(C4,2k+C4,2k+1)/ √2
により  第三階層のウェーブレットsmooth係数を求める。以下、同様にして、
Cj-1,k=(Cj,2k+Cj,2k+1)/ √2
により  第ｊ−１階層のウェーブレットsmooth係数を求める。
【００１５】
また同様に、
D4,k=(H(2k)-H(2k+1))/ √2
により  第四階層のウェーブレットdetail係数を求める。次に、
D3,k=(C4,2k-C4,2k+1)/ √2
により  第三階層のウェーブレットdetail係数を求める。以下、同様にして、
Dj-1,k=(Cj,2k-Cj,2k+1)/ √2
により第ｊ−１階層のウェーブレットdetail係数を求める。
【００１６】
この処理を帰納的に繰り返すことにより、第０階層までの全ての階層のウェーブレット係数を算出することができる。なお、上記の手順を実行するには、不良数ヒストグラムＨ（ｉ）のｉの範囲が２のべきである必要があるが、メモリＬＳＩを構成するＤＲＡＭのアドレスサイズは２のべきであるので、この条件を満たしている。
【００１７】
次に、ウェーブレット係数修正手段１４においては、ウェーブレット係数算出ステップＳ２０１において求めたウェーブレットdetail係数の絶対値であるウェーブレットスペクトル｜Ｄｊ｜をあらかじめ定めておいたしきい値Ｚと比較し、ウェーブレット係数を修正する（ステップＳ２０２）。ウェーブレットスペクトル｜Ｄｊ｜がしきい値Ｚより小さい場合にはウェーブレットスペクトルの値を０とする。
【００１８】
次に、ヒストグラム再構築手段１５においては、ウェーブレット係数修正ステップＳ２０２において修正したウェーブレットdetail係数にウェーブレット逆変換を施し、不良数ヒストグラムＨ'(ｉ）を再構築する（ステップＳ２０３）。不良数ヒストグラム再構築は、以下の手順により行う。
ウェーブレット係数算出手段１３のハール分解アルゴリズムにおいて、
Cj-1,k=(Cj ,2k+Cj,2k+1)/ √2
Dj-1,k=(Cj,2k-Cj,2k+1)/√2
の関係式が成り立っていたので、この二式より、
Cj,2k=(Cj-1,k+Dj-1,k)/ √2
Cj,2k+1=(Cj-1,k-Dj -1,k)/√2
の関係式が得られる。
【００１９】
上記関係式により、第ｊ−１階層のウェーブレット係数から第ｊ階層のウェーブレット係数を求めることができる。したがって、第０階層のウェーブレット係数からこれを繰り返すことで、最終的に第ｊ階層のウェーブレット係数として不良ヒストグラムＨ'(ｉ）を算出することができる。
【００２０】
以下、例を挙げて具体的に算出方法を説明する。図４は、あるＤＲＡＭの不良データ（不良数64個）に対して作成した、Ｘ座標をアドレスとする不良数ヒストグラムＨ（ｘ）である。このヒストグラムＨ（ｘ）に対して、上述した手順によりウェーブレット係数Cj,kおよび Dj,k を順次算出する。なお、アドレスサイズは３２である。
【００２１】
図４を参照すると、
H(x)= ｛0,9,2,0,0,0,0,1,0,9,0,0,0,0,1,2,0,9,0,0,1,9,1,0,0,9,0,0,0,9,0,2 ｝
であるから、
C4,k=(H(2k)+H(2k+1))/√2
により第四階層のウェーブレットsmooth係数は、
C4=｛6.363961041,1.414213565,0,0.707106782,6.363961041,0,0,2.121320347, 6.363961041,0,7.071067824,0.707106782,6.363961041,0,6.363961041,1.414213565｝
となる。
【００２２】
次に、
C3,k=(C4,2k+C4,2k+1)/ √2
により第三階層のウェーブレットsmooth係数を求めると、
C3=｛5.5,0.5,4.5,1.5,4.5,5.5,4.5,5.5 ｝
を得る。以下同様に、順次、ウェーブレットsmooth係数を求めると、
C2=｛4.242640708,4.242640708,7.071067847,7.071067847 ｝
C1=｛6,10｝
C0=｛11.31370859 ｝となる。
【００２３】
次に、ウェーブレットdetail係数を求める。
D4,k=(H(2k)-H(2k+1))/√2
により第四階層のウェーブレットdetail係数は、
D4=｛-6.363961041,1.414213565,0,-0.707106782,-6.363961041,0,0,-0.707106782, -6.363961041,0,-5.656854259,0.70710678 2,-6.363961041,0,-6.363961041,-1.414213565｝
となる。第三階層のウェーブレットdetail係数は、
D3,k=(C4,2k-C4,2k+1)/√2
により、
D3 = ｛3.5,-0.5,4.5,-1.5,4.5,4.5,4.5,3.5 ｝
となる。以下同様に、順次、ウェーブレットdetail係数を求めると、
D2=｛3.535533924,2.121320354,-0.707106785,-0.707106785 ｝
D1=｛0,0 ｝
D0=｛-2.828427148｝
となる。
【００２４】
ここで、ノイズ除去のためのしきい値Ｚとして、便宜上、２を設定する。ウェーブレット係数の絶対値であるウェーブレットスペクトル｜Ｄｊ｜が、しきい値Ｚより小さい場合、これを０とする。すなわち、
D4= ｛-6.363961041,0,0,0,-6.363961041,0,0,0, -6.363961041,0,-5.656854259,0,-6 .363961041,0,-6.363961041,0 ｝
D3= ｛3.5,0,4.5,0,4.5,4.5,4.5,3.5 ｝
D2= ｛3.535533924,2.121320354,0,0 ｝
D1= ｛0,0 ｝
D0= ｛-2.828427148｝となる。
【００２５】
C0= ｛11.31370859 ｝
であったので、これより以下のようにして、第１階層のウェーブレットを算出する。
C1,2k=(C0+D0)/√2=(11.31370859-2.828427148)/√2=6
C1,2k+1=(C0-D0)/√2=(11.31370859+2.828427148)/√2=10
よって、
C1= ｛6,10｝
となる。
D1= ｛0,0 ｝
なので同様の計算により、
C2=｛4.242640708, 4.242640708, 7.071067847, 7.071067847｝
となる。
【００２６】
さて次に
D2= ｛3.535533924, 2.121320354, 0, 0｝
と修正されたので、これをもとにC3を計算すると、
C3=｛5.5, 0.5, 4.5, 1.5, 5, 5, 5, 5｝となる。
次に、
D3= ｛3.5,0,4.5,0,4.5,4.5,4.5,3.5 ｝
をもとにC4を計算すると、
C4=｛6.365, 1.414, 0.354, 0.354, 6.365, 0, 1.061, 1.061, 6.719, 0.354, 6.719, 0.354, 6.719 , 0.354, 6.011, 1.061 ｝
となる。そして、
D4= ｛-6.364,0,0,0,-6.364,0,0,0,-6.364,0,-5.657,0,-6.364,0,-6.364,0 ｝
より、 C5 、すなわち不良数ヒストグラムＨ'(ｘ）が、以下のように再構築される。
H'(x)=｛0, 9, 1, 1, 0.25, 0.25, 0.25, 0.25, 0, 9, 0, 0, 0.75, 0.75, 0.75, 0.75, 0.25, 9.25, 0.25, 0.25, 0.75, 8.75, 0.25, 0.25, 0.25, 9.25, 0.25, 0.25,  0, 8.75, 0.75, 0.75｝
この不良数ヒストグラムを図５に示す。
【００２７】
図４と図５を比較すれば明らかなように、本発明を適用することにより、アドレス３，８，15，16，21，23，32等に存在していたノイズの大きさが半分以下に縮退していることが判る。また、このノイズ除去処理を行なってもヒストグラムの特徴的形状はほとんど失われないことが確認できる。なお、アドレス５，６，７，・・に新たなノイズの発生が見られるが、大きさがほぼ０であるので無視することが可能である。これにより、メモリＬＳＩの設計依存（アドレス依存）の規則性不良をノイズの影響を抑圧して高精度に解析することが可能になる。
【００２８】
図６は本発明の他の実施形態の不良解析装置のブロック図である。解析計算機１０のデータ読み出し手段１１、不良数ヒストグラム作成手段１２、ウェーブレット係数算出手段１３、ウェーブレット係数修正手段１４、不良数ヒストグラム再構築手段１５の構成は図１に示した第１の実施形態と同じである。ここでは、前記解析計算機１０内に前記ウェーブレット係数修正手段１４におけるしきい値を算出して設定するしきい値設定手段１６を新たに設けている。前記しきい値指定手段１６においては、不良数、ノイズの大きさに応じてノイズ除去のためのしきい値Ｚを設定する。しきい値Ｚは下記の式により算出する。
Ｚ＝σ√｛2 ln(n) ｝
なおここで、ｎは不良数、σはノイズの分散の平方根である。
【００２９】
このように、しきい値設定手段１６において不良数ｎとノイズ分散の平方根σに基づいてしきい値Ｚを設定し、このしきい値Ｚに基づいてウェーブレット係数修正手段１４において前述のようにウェーブレット係数の修正を実行することで、ノイズの抑圧効果をより高めることが可能になる。
【００３０】
【発明の効果】
以上説明したように本発明は、ＬＳＩの電気的試験により得られるビットマップデータに基づいてアドレスに対する不良数ヒストグラムを作成した上でウェーブレット変換を施し、その結果得られたウェーブレット係数の中で、あるしきい値以下のものの係数を修正した上でウェーブレット逆変換を行い、不良数ヒストグラムを再構築しているので、ノイズの大きさを大幅に縮退させる一方で、ノイズ除去処理を行なっても不良数ヒストグラムの特徴的形状はほとんど失われることがなく、目的とするメモリＬＳＩの設計依存（アドレス依存）の規則性不良をノイズの影響を抑圧して高精度に解析することが可能になる。
【図面の簡単な説明】
【図１】本発明の不良解析装置の実施形態の構成を示すブロック図である。
【図２】本発明の不良解析方法の処理の流れを示すフローチャートである。
【図３】ハール関数のグラフである。
【図４】不良データに対する不良数ヒストグラムである。
【図５】ウェーブレット係数を修正し再構築した不良数ヒストグラムである。
【図６】本発明の他の実施形態の構成を示すブロック図である。
【符号の説明】
１  不良解析装置
２  テスタ
１０  解析計算機
１１  データ読み出し手段
１２  不良数ヒストグラム作成手段
１３  ウェーブレット係数算出手段
１４  ウェーブレット係数修正手段
１５  不良数ヒストグラム再構築手段
１６  しきい値設定手段
Ｓ１０１  ビットマップデータ読込み処理
Ｓ１０２  不良ビット座標取得処理
Ｓ１０３  ヒストグラム加算処理
Ｓ１０４  加算終了確認処理
Ｓ１０５  不良数ヒストグラム作成処理
Ｓ１０６  不良数ヒストグラム再構築処理
Ｓ２０１  ウェーブレット係数算出処理
Ｓ２０２  ウェーブレット係数修正処理
Ｓ２０３  不良数ヒストグラム再構築処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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