(57)【特許請求の範囲】
【請求項１】
入力の立ち上がりエッジに同期して、出力がハイレベルまたはローレベルに変化し、入力の立ち下がりエッジに同期して、出力がローレベルまたはハイレベルに変化する複数のゲート回路を備え、
前記ゲート回路は、
出力端子に接続された電荷蓄積部と、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、
前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子による電荷の供給経路を遮断する遮断手段とを備えることを特徴とするパルス処理回路。
【請求項２】
前記ゲート回路は、
電源端子と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記出力端子と接地端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、
前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、
前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、前記所定の遅延時間を有するインバータを介して前記入力端子に接続され、
前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタが前記スイッチング素子として動作し、
前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタが前記遮断手段として動作することを特徴とする請求項１記載のパルス処理回路。
【請求項３】
多相クロックを生成するＰＬＬ回路と、
前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、
前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、
前記パルス処理回路は、
入力の立ち上がりエッジに同期して、出力がハイレベルまたはローレベルに変化し、入力の立ち下がりエッジに同期して、出力がローレベルまたはハイレベルに変化する複数のゲート回路を備え、
前記ゲート回路は、
出力端子に接続された電荷蓄積部と、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、
前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子による電荷の供給経路を遮断する遮断手段とを備えることを特徴とする周波数逓倍回路。
【請求項４】
多相クロックを生成するＤＬＬ回路と、
前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、
前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、
前記パルス処理回路は、
前記パルス処理回路は、
入力の立ち上がりエッジに同期して、出力がハイレベルまたはローレベルに変化し、入力の立ち下がりエッジに同期して、出力がローレベルまたはハイレベルに変化する複数のゲート回路を備え、
前記ゲート回路は、
出力端子に接続された電荷蓄積部と、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、
前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子による電荷の供給経路を遮断する遮断手段とを備えることを特徴とする周波数逓倍回路。
【請求項５】
前記ゲート回路は、
電源端子と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記出力端子と接地端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、
前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、
前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、前記所定の遅延時間を有するインバータを介して前記入力端子に接続され、
前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタが前記スイッチング素子として動作し、
前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタが前記遮断手段として動作することを特徴とする請求項３または４記載の周波数逓倍回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路および周波数逓倍回路に関する。
【０００２】
【従来の技術】
従来の周波数逓倍回路では、多相クロックのずれを利用して、ノン・オーバーラップ・パルスを生成し、このノン・オーバーラップ・パルスの論理和をとることにより、Ｎ倍のクロック周波数を得るものがある。
ここで、ノン・オーバーラップ・パルスの論理和をとるために、従来の周波数逓倍回路では、多入力ＯＲ回路が用いられている。
【０００３】
図１０は、従来の多入力ＯＲ回路の第１構成例を示す図である。なお、図１０の例では、簡単のために、３入力ＯＲ回路を示す。
図１０において、この多入力ＯＲ回路は３つのブロックから構成され、各ブロックには、直列接続された３個のＰＭＯＳトランジスタおよび１個のＮＭＯＳトランジスタがそれぞれ設けられている。
すなわち、電源端子ＶＤと接地端子Ｇとの間には、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３およびＮＭＯＳトランジスタＮ１１が直列接続され、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３およびＮＭＯＳトランジスタＮ１２が直列接続され、さらに、ＰＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３３およびＮＭＯＳトランジスタＮ１３が直列接続されている。
【０００４】
そして、ＰＭＯＳトランジスタＰ１３、Ｐ２３、Ｐ３３とＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３との各接続点ＯＵＴＢは、インバータＩＶ１１を介して出力端子ＯＵＴに接続されている。
ここで、第１段目のＰＭＯＳトランジスタＰ１１、第３段目のＰＭＯＳトランジスタＰ２３および第２段目のＰＭＯＳトランジスタＰ３２の各ゲートには、入力端子Ｓ１が接続され、第２段目のＰＭＯＳトランジスタＰ１２、第１段目のＰＭＯＳトランジスタＰ２１および第３段目のＰＭＯＳトランジスタＰ３３の各ゲートには、入力端子Ｓ２が接続され、第３段目のＰＭＯＳトランジスタＰ１３、第２段目のＰＭＯＳトランジスタＰ２２および第１段目のＰＭＯＳトランジスタＰ３１の各ゲートには、入力端子Ｓ３が接続される。
【０００５】
そして、入力端子Ｓ１〜Ｓ３のいずれか１つがハイレベルになると、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３のいずれかがオンするとともに、ＰＭＯＳトランジスタＰ１１〜Ｐ３３のいずれかが各ブロックごとにオフし、出力はハイレベルになる。
また、入力端子Ｓ１〜Ｓ３の全てがローレベルになった場合に限り、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３の全てがオフするとともに、各ブロックのＰＭＯＳトランジスタＰ１１〜Ｐ３３の全てがオンし、出力はローレベルになる。
【０００６】
ここで、これらのＰＭＯＳトランジスタＰ１１〜Ｐ３３が電源端子ＶＤから見て何段目に接続されているかによって、ＰＭＯＳトランジスタＰ１１〜Ｐ３３のしきい値が異なるため、ＰＭＯＳトランジスタＰ１１〜Ｐ３３の遅延量が変化する。この遅延量の変化は、ジッタと呼ばれるクロック周期の乱れとなり、クロック品質が劣化する。
このため、図１０の多入力ＯＲ回路では、各入力端子Ｓ１〜Ｓ３に対して、ＰＭＯＳトランジスタＰ１１〜Ｐ３３を３つずつ割り当て、全ての入力端子Ｓ１〜Ｓ３を対称構造にすることにより、各入力端子Ｓ１〜Ｓ３における遅延量を一致させ、ジッタを抑制している。
【０００７】
図１１は、従来の多入力ＯＲ回路の第２構成例を示す図である。なお、図１１の例では、簡単のために、３入力ＯＲ回路を示す。
図１１において、電源端子ＶＤと接地端子Ｇとの間には、ＰＭＯＳトランジスタＰ４１と並列接続された３個のＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３とが、直列に接続されている。
そして、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３との接続点ＯＵＴＢは、インバータＩＶ１２を介して出力端子ＯＵＴに接続されている。
【０００８】
ここで、ＮＭＯＳトランジスタＮ４１のゲートには、入力端子Ｓ１が接続され、ＮＭＯＳトランジスタＮ４２のゲートには、入力端子Ｓ２が接続され、ＮＭＯＳトランジスタＮ４３のゲートには、入力端子Ｓ３が接続される。
また、ＰＭＯＳトランジスタＰ４１のゲートは接地され、ＰＭＯＳトランジスタＰ４１がノーマリ・オンの負荷として機能するワイヤードＯＲ回路を構成している。
【０００９】
そして、入力端子Ｓ１〜Ｓ３のいずれか１つがハイレベルになると、ＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３のいずれかがオンし、出力はハイレベルになる。
また、入力端子Ｓ１〜Ｓ３の全てがローレベルになった場合に限り、ＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３の全てがオフし、出力はローレベルになる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１０の多入力ＯＲ回路では、入力端子がＮ個あると、Ｎ＋１個のトランジスタを電源端子ＶＤと接地端子Ｇとの間に直列に接続する必要がある。
このため、入力端子数が増加すると、それに伴ってトランジスタの直列接続数が増加し、トランジスタが導通しなくなるという問題があり、低電圧ＩＣプロセスでは、４入力程度の多入力ＯＲ回路が限界だった。
一方、多入力ＯＲ回路を２〜３入力の少入力ＯＲ回路に分割し、これらの少入力ＯＲ回路を多段接続して、論理和をとる方法もあるが、この方法では、全ての入力端子を対称構造とすることは不可能である。
【００１１】
このため、この方法では、ジッタの影響が大きくなり、クロック品質が劣化するという問題があった。
また、図１１の多入力ＯＲ回路では、いずれかのＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３がオンすると、電源端子ＶＤと接地端子Ｇとの間に貫通電流が流れ、消費電力が増加するという問題があり、その増加は動作周波数が大きくなると、より一層顕著になる。
このため、図１１の多入力ＯＲ回路は、高周波動作が行われる周波数逓倍回路に用いるには、不適切だった。
【００１２】
そこで、本発明の第１の目的は、入力数が増加した場合においても、低電圧動作を可能とし、消費電力の増大を抑制しつつ、ノン・オーバーラップ・パルスの論理和をとることが可能なパルス処理回路を提供することである。
また、本発明の第２の目的は、低電圧動作を可能とし、消費電力およびジッタの増大を抑制しつつ、クロック周波数を上げることが可能な周波数逓倍回路を提供することである。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載のパルス処理回路によれば、入力の立ち上がりエッジに同期して、出力がハイレベルまたはローレベルに変化し、入力の立ち下がりエッジに同期して、出力がローレベルまたはハイレベルに変化する複数のゲート回路を備え、前記ゲート回路は、出力端子に接続された電荷蓄積部と、入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子による電荷の供給経路を遮断する遮断手段とを備えることを特徴とする。
【００１６】
これにより、入力のレベル変化に対応して出力レベルを変化させた後に、出力端子を浮遊状態とすることができ、複数の出力端子を共通接続した場合においても、全ての出力レベルをいずれかの出力レベルに追従させることができる。
このため、複数の入力のいずれの入力レベルが変化した場合においても、そのレベル変化に対応して出力レベルを変化させることができ、入力端子数に対応してゲート回路を並列接続するだけで、多入力の論理和をとることが可能となる。
【００１７】
また、請求項２記載のパルス処理回路によれば、前記ゲート回路は、電源端子と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記出力端子と接地端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、前記所定の遅延時間を有するインバータを介して前記入力端子に接続され、前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタが前記スイッチング素子として動作し、前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタが前記遮断手段として動作することを特徴とする。
【００１８】
これにより、電源端子と接地端子との間にトランジスタを４個直列に接続するだけで、入力のレベル変化に対応して出力レベルを変化させ、その後の出力端子を浮遊状態とすることができる。
この結果、複数のゲート回路の出力端子を共通接続した場合においても、全てのゲート回路の出力をいずれかのゲート回路の出力変動に追従させることができ、複数の入力のいずれの入力レベルが変化した場合においても、そのレベル変化に対応して出力レベルを変化させることができる。
【００１９】
このため、入力数が増加した場合においても、その入力数に対応してゲート回路を並列接続するだけで、多入力の論理和をとることが可能となり、電源端子と接地端子との間のトランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを容易に適用することができる。
また、トランジスタを４個直列に接続することにより、入力レベルが変化した場合においても、電源端子と接地端子との間に貫通電流が流れることを防止することが可能となり、低消費電力化を図ることが可能となる。
【００２０】
また、請求項３記載の周波数逓倍回路によれば、多相クロックを生成するＰＬＬ回路と、前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、
前記パルス処理回路は、入力の立ち上がりエッジに同期して、出力がハイレベルまたはローレベルに変化し、入力の立ち下がりエッジに同期して、出力がローレベルまたはハイレベルに変化する複数のゲート回路を備え、前記ゲート回路は、出力端子に接続された電荷蓄積部と、入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子による電荷の供給経路を遮断する遮断手段とを備えることを特徴とする。
【００２１】
これにより、ノン・オーバーラップ・パルスの入力数にかかわらず、入力の対称構造を維持することができ、ジッタの増大を抑制して、クロック品質の劣化を防止することが可能となるとともに、低消費電力化を図ることが可能となる。
また、請求項４記載の周波数逓倍回路によれば、多相クロックを生成するＤＬＬ回路と、前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、前記パルス処理回路は、前記パルス処理回路は、入力の立ち上がりエッジに同期して、出力がハイレベルまたはローレベルに変化し、入力の立ち下がりエッジに同期して、出力がローレベルまたはハイレベルに変化する複数のゲート回路を備え、前記ゲート回路は、出力端子に接続された電荷蓄積部と、入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子による電荷の供給経路を遮断する遮断手段とを備えることを特徴とする。
【００２２】
これにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となるとともに、ノン・オーバーラップ・パルスの論理和を得る場合においても、ノン・オーバーラップ・パルスの入力数にかかわらず、入力の対称構造を維持することができ、ジッタの増大を抑制して、クロック品質の劣化を防止することが可能となるとともに、低消費電力化を図ることが可能となる。
【００２３】
また、請求項５記載の周波数逓倍回路によれば、前記ゲート回路は、電源端子と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記出力端子と接地端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、前記所定の遅延時間を有するインバータを介して前記入力端子に接続され、前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタが前記スイッチング素子として動作し、前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタが前記遮断手段として動作することを特徴とする。
【００２４】
これにより、ノン・オーバーラップ・パルスの入力数が増加した場合においても、その入力数に対応してゲート回路を並列接続するだけで、ノン・オーバーラップ・パルスの論理和をとることが可能となり、電源端子と接地端子との間のトランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを容易に適用することができる。
また、トランジスタを４個直列に接続することにより、ノン・オーバーラップ・パルスの入力レベルが変化した場合においても、電源端子と接地端子との間に貫通電流が流れることを防止することが可能となり、低消費電力化を図ることが可能となる。
【００２５】
さらに、ノン・オーバーラップ・パルスの入力端子に接続されるゲート回路は全て同一の構成をとることができ、ノン・オーバーラップ・パルスの全ての入力端子を対称構造とすることが可能となる。
このため、ノン・オーバーラップ・パルスの入力数が増加した場合においても、ジッタを抑制することが可能となり、クロック品質の劣化を伴うことなく、Ｎ倍の周波数のクロックを生成することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態に係るパルス処理回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るパルス処理回路の構成を示す図である。
図１において、このパルス処理回路はＮ個のブロックから構成され、各ブロックには、直列接続された２個のＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタがそれぞれ設けられている。
【００２７】
すなわち、電源端子ＶＤと出力端子ＯＵＴＢとの間には、ＰＭＯＳトランジスタＰ１、Ｐ２、・・・、ＰｎとＰＭＯＳトランジスタＰ１’、Ｐ２’、・・・、Ｐｎ’とがそれぞれ直列接続され、出力端子ＯＵＴＢと接地端子Ｇとの間には、ＮＭＯＳトランジスタＮ１、Ｎ２、・・・、ＮｎとＮＭＯＳトランジスタＮ１’、Ｎ２’、・・・、Ｎｎ’とがそれぞれ直列接続されている。
そして、各ブロックの出力端子ＯＵＴＢは、インバータＩＶｏを介して出力端子ＯＵＴに接続されている。
【００２８】
また、入力端子Ｓ１〜Ｓｎは、ＰＭＯＳトランジスタＰ１’、Ｐ２’、・・・、Ｐｎ’およびＮＭＯＳトランジスタＮ１、Ｎ２、・・・、Ｎｎのゲートにそれぞれ接続されるとともに、インバータＩＶ１〜ＩＶｎをそれぞれ介してＰＭＯＳトランジスタＰ１、Ｐ２、・・・、ＰｎおよびＮＭＯＳトランジスタＮ１’、Ｎ２’、・・・、Ｎｎ’のゲートにそれぞれ接続されている。
図２は、図１のパルス処理回路の１ブロック分の構成を示す図である。
【００２９】
図２において、電源端子ＶＤと出力端子ＯＵＴＢとの間には、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ１’とが直列接続され、出力端子ＯＵＴＢと接地端子Ｇとの間には、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ１’とが直列接続されている。
そして、ブロックの出力端子ＯＵＴＢは、インバータＩＶｏを介して出力端子ＯＵＴに接続されている。なお、この出力端子ＯＵＴＢには、寄生容量Ｃ１が存在している。
【００３０】
また、入力端子Ｓ１は、ＰＭＯＳトランジスタＰ１’およびＮＭＯＳトランジスタＮ１のゲートに接続されるとともに、インバータＩＶ１を介してＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１’のゲートに接続されている。ここで、インバータＩＶ１は、入力信号を反転させるとともに、最低限必要とされる入力信号の遅延時間を確保するためのもので、必要な遅延時間を確保するために、インバータＩＶ１は駆動能力を意図的に落として設計される。
【００３１】
なお、図２の例では、入力端子Ｓ１とＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１’のゲートとの間に、インバータＩＶ１を１段分だけ設ける方法について説明したが、入力信号の遅延量を調整するため、インバータＩＶ１を、入力端子Ｓ１とＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１’のゲートとの間に奇数個だけ多段接続するようにしてもよい。
図３は、図２の１ブロック分のパルス処理回路の動作を示すタイミングチャートである。
【００３２】
図３の時刻Ｔ１において、入力端子Ｓ１がローレベルからハイレベルに変化すると、ＰＭＯＳトランジスタＰ１’はオフするとともに、ＮＭＯＳトランジスタＮ１はオンする。
一方、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１’のゲートに接続された端子Ｓ１Ｂには、遅延時間ｔだけ遅れて入力端子Ｓ１のレベル変化が伝わるため、時刻Ｔ１においては、端子Ｓ１Ｂはハイレベルのままとなる。
【００３３】
この結果、ＰＭＯＳトランジスタＰ１はオフのままとなり、ＮＭＯＳトランジスタＮ１’はオンのままになる。
このため、電源端子ＶＤと出力端子ＯＵＴＢとの間は非導通状態になるとともに、出力端子ＯＵＴＢと接地端子Ｇとの間は導通状態になり、ブロックの出力端子ＯＵＴＢはハイレベルからローレベルに変化する。
そして、このブロックの出力端子ＯＵＴＢのレベルがインバータＩＶｏで反転されて、出力端子ＯＵＴはローレベルからハイレベルに変化する。
【００３４】
次に、時刻Ｔ２において、時刻Ｔ１からインバータＩＶ１による遅延時間ｔだけ経過すると、入力端子Ｓ１のレベル変化が端子Ｓ１Ｂに伝わり、端子Ｓ１Ｂはハイレベルからローレベルに変化する。
この結果、ＰＭＯＳトランジスタＰ１はオンするとともに、ＮＭＯＳトランジスタＮ１’はオフし、電源端子ＶＤと出力端子ＯＵＴＢとの間は非導通状態を維持したままで、出力端子ＯＵＴＢと接地端子Ｇとの間も非導通状態になる。
【００３５】
このため、出力端子ＯＵＴＢは浮遊状態となり、寄生容量Ｃ１の電荷保持作用によって、出力端子ＯＵＴＢはローレベルを維持し、出力端子ＯＵＴはハイレベルを維持する。
次に、時刻Ｔ３において、入力端子Ｓ１がハイレベルからローレベルに変化すると、ＰＭＯＳトランジスタＰ１’はオンするとともに、ＮＭＯＳトランジスタＮ１はオフする。
【００３６】
一方、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１’のゲートに接続された端子Ｓ１Ｂには、遅延時間ｔだけ遅れて入力端子Ｓ１のレベル変化が伝わるため、時刻Ｔ３においては、端子Ｓ１Ｂはローレベルのままとなる。
この結果、ＰＭＯＳトランジスタＰ１はオンのままとなり、ＮＭＯＳトランジスタＮ１’はオフのままになる。
このため、電源端子ＶＤと出力端子ＯＵＴＢとの間は導通状態になるとともに、出力端子ＯＵＴＢと接地端子Ｇとの間は非導通状態になり、ブロックの出力端子ＯＵＴＢはローレベルからハイレベルに変化する。
【００３７】
そして、このブロックの出力端子ＯＵＴＢのレベルがインバータＩＶｏで反転されて、出力端子ＯＵＴはハイレベルからローレベルに変化する。
次に、時刻Ｔ４において、時刻Ｔ３からインバータＩＶ１による遅延時間ｔだけ経過すると、入力端子Ｓ１のレベル変化が端子Ｓ１Ｂに伝わり、端子Ｓ１Ｂはローレベルからハイレベルに変化する。
この結果、ＰＭＯＳトランジスタＰ１はオフするとともに、ＮＭＯＳトランジスタＮ１’はオンし、出力端子ＯＵＴＢと接地端子Ｇとの間は非導通状態を維持したままで、電源端子ＶＤと出力端子ＯＵＴＢとの間も非導通状態になる。
【００３８】
このため、出力端子ＯＵＴＢは浮遊状態となり、寄生容量Ｃ１の電荷保持作用によって、出力端子ＯＵＴＢはハイレベルを維持し、出力端子ＯＵＴはローレベルを維持する。
ここで、区間Ｔ２〜Ｔ３および区間Ｔ４〜Ｔ５では、出力端子ＯＵＴＢは浮遊状態となっており、外部からの電位変動が出力端子ＯＵＴＢに印加されると、出力端子ＯＵＴＢのレベルは、外部からの電位変動に伴って変化する。
【００３９】
このため、図１に示すように、いずれかのブロックの出力端子ＯＵＴＢのレベルが変化すると、全てのブロックの出力端子ＯＵＴＢはそのレベルに追従し、複数の入力端子Ｓ１〜Ｓｎのいずれかのレベル変動に同期して出力レベルが変動する。
ここで、入力端子Ｓ１〜Ｓｎのいずれかのレベルがハイレベルとなると、出力端子ＯＵＴもハイレベルになり、図１のパルス処理回路を用いてノン・オーバーラップ・パルスの論理和をとることが可能となる。
【００４０】
このため、入力端子Ｓ１〜Ｓｎの数が増加した場合においても、電源端子ＶＤと接地端子Ｇとの間のトランジスタの直列接続数を増加させる必要がなくなり、低電圧ＩＣプロセスを容易に適用することができる。
また、トランジスタを４個直列に接続することにより、入力端子Ｓ１〜Ｓｎのレベルが変化した場合においても、電源端子ＶＤと接地端子Ｇとの間に貫通電流が流れることを防止することが可能となり、低消費電力化を図ることが可能となる。
【００４１】
さらに、各入力端子Ｓ１〜Ｓｎに対応するブロックをＮ個並列に接続するだけで、Ｎ入力のパルス処理回路として機能させることが可能となり、各入力端子Ｓ１〜Ｓｎの対称構造を維持することができる。
このため、図１のパルス処理回路を周波数逓倍回路に適用した場合においても、ジッタの増加を抑制することが可能となるとともに、電源電圧を増大させることなく、ノン・オーバーラップ・パルスの入力端子を増加させることができ、Ｎ倍の周波数のクロックを容易に得ることが可能となる。
【００４２】
次に、図１のパルス処理回路が適用される周波数逓倍回路について説明する。図４は、本発明の第１実施形態に係る周波数逓倍回路に適用されるＤＬＬ回路の構成例を示すブロック図である。
図４において、ＤＬＬ回路には、位相比較器ＰＤ、チャージポンプ回路ＣＰ、コンデンサＣ２および遅延回路Ｈ１〜Ｈ１０が設けられている。
ここで、遅延回路Ｈ１〜Ｈ１０は直列接続され、各遅延回路Ｈ１〜Ｈ１０からは多相クロックＣｋ１〜Ｃｋ１０が出力されるとともに、遅延回路Ｈ１〜Ｈ１０の初段には、基準信号Ｓｒｅｆが入力され、遅延回路Ｈ１〜Ｈ１０の最終段の信号Ｃｋ１０は位相比較器ＰＤにフィードバックされる。
【００４３】
そして、位相比較器ＰＤにフィードバックされた信号Ｃｋ１０は、位相比較器ＰＤにて基準信号Ｓｒｅｆと比較され、信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路ＣＰに出力される。
チャージポンプ回路ＣＰでは、Ｕｐ信号が出力されると、コンデンサＣ２に電荷をチャージし、Ｄｏｗｎ信号が出力されると、コンデンサＣ２に蓄積されている電荷をデスチャージさせる。そして、コンデンサＣ２に蓄積されている電荷によって規定される電圧を、制御電圧Ｖｃとして各遅延回路Ｈ１〜Ｈ１０に出力する。
【００４４】
各遅延回路Ｈ１〜Ｈ１０は、制御電圧Ｖｃによって遅延量が変化し、各遅延回路Ｈ１〜Ｈ１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
この結果、図５に示すように、位相が１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
この図４のＤＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、図６のクロック論理合成回路に出力される。
【００４５】
図６は、本発明の一実施形態に係るクロック論理合成回路の構成例を示す図である。
図６において、クロック論理合成回路は、ＲＳフリップフロップＦＦ１〜ＦＦ５およびパルス処理回路ＰＳが設けられ、パルス処理回路ＰＳは、図１の構成を用いることができる。
ここで、クロックＣｋ１、Ｃｋ２はＲＳフリップフロップＦＦ１に入力され、クロックＣｋ３、Ｃｋ４はＲＳフリップフロップＦＦ２に入力され、クロックＣｋ５、Ｃｋ６はＲＳフリップフロップＦＦ３に入力され、クロックＣｋ７、Ｃｋ８はＲＳフリップフロップＦＦ４に入力され、クロックＣｋ９、Ｃｋ１０はＲＳフリップフロップＦＦ５に入力される。
【００４６】
そして、各ＲＳフリップフロップＦＦ１〜ＦＦ５では、各クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジが検出され、各クロックＣｋ１〜Ｃｋ１０の位相のずれに対応したノン・オーバーラップ・パルスが出力される。
このノン・オーバーラップ・パルスはパルス処理回路ＰＳの入力端子Ｓ１〜Ｓ５にそれぞれ出力され、このパルス処理回路ＰＳにて、このノン・オーバーラップ・パルスの論例和がとられる。
【００４７】
この結果、図７に示すように、基準信号Ｓｒｅｆの５倍の周波数のクロック信号が、パルス処理回路ＰＳの出力端子ＯＵＴから出力される。
ここで、図７のノン・オーバーラップ・パルスの論例和をとるために、図１の構成を用いることにより、ノン・オーバーラップ・パルスの入力数にかかわらず、入力端子Ｓ１〜Ｓ５の対称構造を維持することができ、ジッタの増大を抑制して、クロック品質の劣化を防止することが可能となるとともに、低消費電力化および低電圧化を図ることが可能となる。
【００４８】
また、多相クロックＣｋ１〜Ｃｋ１０を生成するためにＤＬＬ回路を用いることにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
図８は、本発明の第２実施形態に係る周波数逓倍回路に適用されるＰＬＬ回路の構成例を示すブロック図、図９は、図８の電圧制御発振器の構成例を示す図である。
【００４９】
図８、９において、ＰＬＬ回路には、位相比較器１１、チャージポンプ回路１２および電圧制御発振器１３が設けられ、電圧制御発振器１３には、差動型遅延回路ＳＨ１〜ＳＨ１０が設けられている。
ここで、差動型遅延回路ＳＨ１〜ＳＨ５は縦続接続されるとともに、差動型遅延回路ＳＨ１〜ＳＨ５の最終段は差動型遅延回路ＳＨ１〜ＳＨ５の初段に接続されることにより、リングオシレータが構成されている。
【００５０】
また、各差動型遅延回路ＳＨ１〜ＳＨ５には、チャージポンプ回路１２から出力される制御電圧Ｖｃが入力され、この制御電圧Ｖｃに基づいて遅延量が制御される。
さらに、差動型遅延回路ＳＨ１の反転出力端子は、差動型遅延回路ＳＨ６の非反転入力端子に接続され、差動型遅延回路ＳＨ１の非反転出力端子は、差動型遅延回路ＳＨ６の反転入力端子に接続され、差動型遅延回路ＳＨ２の反転出力端子は、差動型遅延回路ＳＨ７の非反転入力端子に接続され、差動型遅延回路ＳＨ２の非反転出力端子は、差動型遅延回路ＳＨ７の反転入力端子に接続され、差動型遅延回路ＳＨ３の反転出力端子は、差動型遅延回路ＳＨ８の非反転入力端子に接続され、差動型遅延回路ＳＨ３の非反転出力端子は、差動型遅延回路ＳＨ８の反転入力端子に接続され、差動型遅延回路ＳＨ４の反転出力端子は、差動型遅延回路ＳＨ９の非反転入力端子に接続され、差動型遅延回路ＳＨ４の非反転出力端子は、差動型遅延回路ＳＨ９の反転入力端子に接続され、差動型遅延回路ＳＨ５の反転出力端子は、差動型遅延回路ＳＨ１０の非反転出力端子に接続され、差動型遅延回路ＳＨ５の非反転出力端子は、差動型遅延回路ＳＨ１０の反転出力端子に接続されている。
【００５１】
そして、差動型遅延回路ＳＨ１〜ＳＨ５の非反転出力端子からは、多相クロックＣｋ１〜Ｃｋ５が出力されるとともに、差動型遅延回路ＳＨ６〜ＳＨ１０の反転出力端子からは、多相クロックＣｋ６〜Ｃｋ１０が出力される。
ここで、電圧制御発振器１３から出力される多相クロックＣｋ１〜Ｃｋ１０のいずれか１つのクロックが位相比較器１１に入力される。
また、位相比較器１１には、基準信号Ｓｒｅｆが入力され、電圧制御発振器１３から入力された信号と基準信号Ｓｒｅｆと比較される。そして、電圧制御発振器１３から入力された信号と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路１２に出力される。
【００５２】
チャージポンプ回路１２は、Ｕｐ信号が出力されると、制御電圧Ｖｃを上昇させ、Ｄｏｗｎ信号が出力されると、制御電圧Ｖｃを下降させ、その制御電圧Ｖｃを電圧制御発振器１３に出力する。
電圧制御発振器１３では、制御電圧Ｖｃによって差動型遅延回路ＳＨ１〜ＳＨ５の遅延量が変化し、差動型遅延回路ＳＨ６〜ＳＨ１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、分周回路から出力される信号と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
【００５３】
この結果、図５に示すように、位相が１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
この図８のＰＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、図６のクロック論理合成回路に出力される。
このように、多相クロックＣｋ１〜Ｃｋ１０を生成するためにＰＬＬ回路を用いた場合においても、低消費電力化や低ノイズ化を図りつつ、Ｎ倍の周波数のクロック信号を得ることができる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、入力数が増加した場合においても、その入力数に対応してゲート回路を並列接続するだけで、多入力のノン・オーバーラップ・パルスの論理和をとることが可能となり、電源端子と接地端子との間のトランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを容易に適用することができる。
【００５５】
また、電源端子と接地端子との間に貫通電流が流れることを防止することが可能となり、低消費電力化を図ることが可能となる。
さらに、各入力端子に接続されるゲート回路は全て同一の構成をとることができ、全ての入力端子の対称構造を維持しつつ、多入力のノン・オーバーラップ・パルスの論理和をとることが可能となることから、周波数逓倍回路に適用した場合においても、ジッタを抑制して、クロック品質の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るパルス処理回路の構成を示す図である。
【図２】図１のパルス処理回路の１ブロック分の構成を示す図である。
【図３】図２の１ブロック分のパルス処理回路の動作を示すタイミングチャートである。
【図４】本発明の第１実施形態に係る周波数逓倍回路に適用されるＤＬＬ回路の構成例を示すブロック図である。
【図５】図４の周波数逓倍回路から出力される多相クロックの一例を示す図である。
【図６】本発明の一実施形態に係るクロック論理合成回路の構成例を示す図である。
【図７】図６のクロック論理合成回路の動作を示すタイミングチャートである。
【図８】本発明の第２実施形態に係る周波数逓倍回路に適用されるＰＬＬ回路の構成例を示すブロック図である。
【図９】図８の電圧制御発振器の構成例を示す図である。
【図１０】従来の多入力ＯＲ回路の第１構成例を示す図である。
【図１１】従来の多入力ＯＲ回路の第２構成例を示す図である。
【符号の説明】
Ｐ１、Ｐ１’、Ｐ２、Ｐ２’、Ｐｎ、Ｐｎ’  ＰＭＯＳトランジスタ
Ｎ１、Ｎ１’、Ｎ２、Ｎ２’、Ｎｎ、Ｎｎ’  ＮＭＯＳトランジスタ
ＩＶ１〜ＩＶｎ、ＩＶｏ  インバータ
Ｃ１  寄生容量
ＰＤ、１１  位相比較器
ＣＰ、１２  チャージポンプ回路
Ｃ２  コンデンサ
Ｈ１〜Ｈ１０  遅延回路
ＦＦ１〜ＦＦ５  ＲＳフリップフロップ
ＰＳ  パルス処理回路
１３  電圧制御発振器
ＳＨ１〜ＳＨ１０  差動型遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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