(57)【特許請求の範囲】
【請求項１】
能動端子および接地された端子を有する主半導体切替素子を具え、前記主切替素子を前記主切替素子の順方向と逆向きにカスケード接続された２つのダイオードと並列に配置し、前記主切替素子の能動端子とグランドとの間に偏向コイル、第１Ｓキャパシタンスおよびインダクタンスから成る第１枝路を設け、追加のＳキャパシタンスおよびこの追加のＳキャパシタンスを活性化または不活性化するサイリスタのカスケード配置から成る第２枝路を設けた、ビデオ表示装置において使用するダイオード変調器と呼ばれる水平走査回路において、
−  前記第１枝路において、前記偏向コイルを前記主切替素子の能動端子と前記第１Ｓキャパシタンスとの間に配置し、
−  前記第２枝路において、
−  前記追加のＳキャパシタンスを前記偏向コイルと第１Ｓキャパシタンスとの間の共通接続点に接続し、
−  前記サイリスタのカソードを前記変調器の２つのダイオードの中間共通接続点に、前記サイリスタのカソードに前記サイリスタとカスケードに接続され前記サイリスタと同じ経路方向を有する直列ダイオードを経て接続し、
−  第１抵抗を前記中間接続点と前記サイリスタのゲートとの間に接続し、
−  第２抵抗を前記サイリスタのゲートと前記サイリスタのカソードとの間に接続し、
−  第３抵抗を前記サイリスタのゲートとグランドとの間に接続したことを特徴とする水平走査回路。
【請求項２】
請求項１に記載の水平走査回路において、前記サイリスタを制御するために、当該回路が、前記サイリスタのゲートをグランドに接続する主電流経路を有する制御トランジスタを具えることを特徴とする水平走査回路。
【請求項３】
請求項１に記載の水平走査回路において、当該回路が、前記サイリスタおよび直列ダイオードを具えるアセンブリに並列に設けられた並列ダイオードを具え、前記並列ダイオードが、前記アセンブリと逆の経路方向を有することを特徴とする水平走査回路。
【請求項４】
請求項３に記載の水平走査回路において、前記並列ダイオードに抵抗によって分路を造ることを特徴とする水平走査回路。
【請求項５】
請求項１ないし４のいずれか１項に記載の水平走査回路を設けたことを特徴とするビデオ表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、能動端子および接地された端子を有する主半導体切替素子を具え、前記主切替素子を前記主切替素子の順方向と逆向きにカスケード接続された２つのダイオードと並列に配置し、前記主切替素子の能動端子とグランドとの間に偏向コイル、第１Ｓキャパシタンスおよびインダクタンスから成る第１枝路を設け、追加のＳキャパシタンスおよびこの追加のＳキャパシタンスを活性化または不活性化するサイリスタのカスケード配置から成る第２枝路を設けた、ビデオ表示装置において使用するダイオード変調器と呼ばれる水平走査回路に関するものである。
【０００２】
本発明は、特に、１６／９フォーマットスクリーンに表示される４／３フォーマットのテレビジョン映像の側部を補正する目的のために、追加のＳキャパシタンスを活性化または不活性化すると同時に、ダイオード変調器の援助によって走査振幅における同時の動作を行う目的に使用可能である。
【０００３】
【従来の技術】
上述したような水平走査テレビジョン回路は、独国特許出願公開明細書第２６５５９４６号から既知である。この文献に記載されている回路において、追加のＳキャパシタンスを、前記回路がライン周波数を変更するのに好適な場合（マルチスタンダード装置）に適合する電子スイッチによって接続することができる。前記Ｓキャパシタの２つの端子における高いＤＣおよびＡＣ電圧の存在によって問題が生じ、少なくとも電子スイッチにおいて接地電位に近い電圧を使用することが一般に望ましい。この文献によれば、この問題は、前記追加のキャパシタンスを変圧器によって接続することによって解決される。
【０００４】
本発明の目的は、高価な変圧器をなしで済ませることによって、前記先行技術において提出されたのと同一な問題を解決することである。
【０００５】
この目的のために、
−  前記第１枝路において、前記偏向コイルを前記主切替素子の能動端子と第１Ｓキャパシタンスとの間に配置し、
−  前記第２枝路において、前記追加のＳキャパシタンスを前記偏向コイルと第１Ｓキャパシタンスとの間の共通接続点に接続し、前記サイリスタのカソードを前記変調器の２つのダイオードの中間共通接続点に直列ダイオードを経て接続し、前記直列ダイオードを前記サイリスタのカソードにこのサイリスタとカスケードに同じ経路方向によって接続し、
−  第１抵抗を前記中間接続点と前記サイリスタのゲートとの間に接続し、
−  第２抵抗を前記サイリスタのゲートと前記サイリスタのカソードとの間に接続し、
−  第３抵抗を前記サイリスタのゲートとグランドとの間に接続する。
【０００６】
したがって本発明は特に、前記サイリスタのカソードが、前記中間接続点における存在する高電圧に関して直列ダイオードによって絶縁され、これにより、簡単な抵抗分圧器によって帰線に関係してそのゲートにパルスを印加することによって前記サイリスタをトリガすることができる。
【０００７】
前記サイリスタを制御するために、本回路は、前記サイリスタのゲートをグランドに接続する主電流経路を有する制御トランジスタを有利に具える。
【０００８】
したがって、前記サイリスタを経済的な方法において制御することができる。
【０００９】
本回路は好適には、前記サイリスタおよび直列ダイオードを具えるアセンブリに並列に配置された並列ダイオードを具え、この並列ダイオードは、前記アセンブリと逆の経路方向を有する。
【００１０】
したがって、前記追加のＳキャパシタンスを掃引期間を通して活性化することができる。
【００１１】
前記並列ダイオードに、抵抗によって有利に分路を造ることができる。
【００１２】
これにより、本装置の始動時の前記サイリスタにおける電流ピークが取り除かれる。
【００１３】
本発明は、本発明による回路を設けたビデオ表示装置にも関係する。
【００１４】
本発明のこれらのおよび他の態様は、以下に記述する実施例の参照によって明らかになるであろう。
【００１５】
【発明の実施の形態】
図１に示すダイオード変調器と呼ばれる水平走査テレビジョン回路は、入力部ＤＲに印加された信号によってライン周波数において既知の方法において制御され、そのコレクタによって構成される能動端子と、接地された端子、すなわちそのエミッタとを有する、ここではＮＰＮ形式のトランジスタＴＲである、主切替素子を具える。このトランジスタのコレクタを、正電圧電源Ｓに、″ライン変圧器″と呼ばれる既知の変圧器の一次コイルＬＴによって接続する。この変圧器の他方のコイルは、図示しない。共通接続点ＰＭＥＤと共にトランジスタＴＲの順方向と逆方向においてカスケード接続された２つのダイオードＤ１およびＤ２を、トランジスタＴＲに並列に分岐させる。すなわち、Ｄ１のカソードをＴＲのコレクタに接続し、Ｄ２のアノードを接地する。
【００１６】
″帰線″キャパシタと呼ばれるキャパシタンスＣ１およびキャパシタンスＣ２を、Ｄ１およびＤ２に並列に各々接続する。キャパシタＣ２を代わりに、ＴＲのコレクタとグランドとの間に配置してもよいことが知られている。
【００１７】
トランジスタＴＲのコレクタとグランドとの間に接続された第１枝路ＢＲ１は、偏向コイルと、接続点２において変圧器Ｔの一方のコイルによって構成されるインダクタンスに接続された第１ＳキャパシタンスＣＳ１とのカスケード配置を具える。偏向コイルＬＤを、トランジスタＴＲのコレクタと、キャパシタンスＣＳ１との間に配置する。この場合において、変圧器Ｔの２次コイルと呼ばれる他方のコイルを、接続点２において、一次コイルに直列に接続する。前記１次コイルの最も高い電圧が発生される端を、キャパシタンスＣ３によって接続点ＰＭＥＤに接続する。代わりに、前記２次コイルを、前記１次コイルに直列に接続せずに接地してもよい（このとき巻回数は異なる）。キャパシタンスＣ３を、前記２次コイルの一方の側または他方の側において配置してもよい。他の変形例において、時には前記変圧器の代わりに簡単なインダクタンスを使用し、このときキャパシタＣ３を接続点２に接続する。すべてのこれらの変形例は、本発明と両立する。
【００１８】
入力部Ｅ／Ｗは、ブロッキングインダクタンスを経て接続点ＰＭＥＤにおける、ライン振幅制御電圧と、″東西補償″と呼ばれる放物線の形状において変調された電圧との使用を可能にし、これによって、ＬＤにおける電流の振幅を、ＬＴにおけるパルスの高さを変調することなく、すなわち、ライン変圧器によって発生される電圧を変調することなく変調することができる。
【００１９】
ここまでに記述した素子を、既知の″ダイオード変調器″装置の慣例的な構成要素とし、したがって以下に説明しない。
【００２０】
第２枝路ＢＲ２は、追加のＳキャパシタンスＣＳ２と、この追加のＳキャパシタンスＣＳ２を活性化または不活性化する機能を有するサイリスタＴＨと、直列ダイオードと呼ばれるダイオードＤ４とのカスケード配置を具える。キャパシタンスＣＳ２の一方の端を偏向コイルＬＤとキャパシタンスＣＳ１との間の共通接続点１に接続し、他方の端をサイリスタＴＨのアノードに接続する。ダイオードＤ４のアノードをサイリスタＴＨのカソードに接続し、ダイオードＤ４のカソードを接続点ＰＭＥＤに接続する。
【００２１】
第１抵抗Ｒ１を中間接続点ＰＭＥＤとサイリスタのゲートとの間に接続し、第２抵抗Ｒ２を前記サイリスタのゲートとカソードとの間に接続し、第３抵抗Ｒ３を前記サイリスタのカソードとグランドとの間に接続する。
【００２２】
抵抗Ｒ１を、接続点を有する２つの部分によって構成する。キャパシタＣＳ２が活性でない場合、サイリスタをブロックするために、制御トランジスタＴＣの主電流経路を、抵抗Ｒ１の接続接続点とグランドとの間に接続する。このトランジスタを、入力部ＣＴに印加される信号によってターンオンまたはターンオフする。代わりに、トランジスタＴＣの主電流経路を前記サイリスタのゲートに直接接続してもよい。
【００２３】
並列ダイオードと呼ばれるダイオードＤ３を、サイリスタＴＨおよび直列ダイオードＤ４を具えるアセンブリに並列に接続し、この並列ダイオードは、このアセンブリの経路方向と逆の経路方向を有する。すなわち、この並列ダイオードのカソードを前記サイリスタのアノードに接続し、前記並列ダイオードのアノードをＤ４のカソードに接続する。並列ダイオードＤ３に、抵抗Ｒ４によって分路を造る。
【００２４】
本装置は以下のように動作する。
−  トランジスタＴＣが電圧ＣＴの制御の下でターンオンした場合、トランジスタＴＣは接地電圧をＲ１の中央に印加し、ＴＨのカソードもＲ３によって接地され、結果として、前記サイリスタはブロックされる（接続点ＰＭＥＤは、常に正電圧に保持され、したがって、ダイオードＤ４は、ＴＨのカソードがさらに正の場合のみ導通することができ、この場合はそうではない）。
−  トランジスタＴＣがターンオフした場合、Ｒ１にはいかなる電圧も印加されない。帰線のためにＰＭＥＤにおいてパルスが発生する場合、このパルスは、分圧器を構成する直列に配置された抵抗Ｒ１、Ｒ２およびＲ３のアセンブリに印加される。ダイオードＤ４は、ブロックされたままである。ＴＣのゲートとＴＨのカソードとの間の電圧が、前記帰線パルスの期間の中心において電圧Ｖｇ＝Ｖｒ（Ｒ２／Ｒ１＋Ｒ２＋Ｒ３）に達し、ここでＶｒはＰＭＥＤにおけるパルスの最高電圧である。前記抵抗の抵抗値を、この瞬間において前記サイリスタがオンにトリガされるように決定する。前記アセンブリ（サイリスタＴＨ＋ダイオードＤ４）の端子における電圧がこの瞬間においてロウであるため、この瞬間が好適である。したがって、前記サイリスタおよびダイオードは、帰線期間の後半の間に導通し、次に掃引期間の前半の間に導通し、ＬＤにおける電流は、矢印Ｆによって示す方向を有する。結果として、ダイオードＤ３は、前記電流が方向を変えた場合、前記掃引期間の後半の間に前記電流を流す。
【図面の簡単な説明】
【図１】  本発明による水平走査回路の回路図である。
【符号の説明】
１、２  接続点
ＢＲ１  第１枝路
ＢＲ２  第２枝路
Ｃ１、Ｃ２、Ｃ３  キャパシタンス
ＣＳ１  第１Ｓキャパシタンス
ＣＳ２  第２Ｓキャパシタンス
ＣＴ、ＤＲ、Ｅ／Ｗ  入力部
Ｄ１、Ｄ２、Ｄ３、Ｄ４  ダイオード
ＬＤ  偏向コイル
ＬＴ  一次コイル
ＰＭＥＤ  共通接続点
Ｔ  変圧器
ＴＣ  制御トランジスタ
ＴＨ  サイリスタ
ＴＲ  トランジスタ
【図１】
0003732901.tif 000002