(57)【特許請求の範囲】
【請求項１】
プリント配線基板に回路を構成したプリント配線基板装置において、
信号を出力する出力側デバイスと、
信号を入力する入力側デバイスと、
出力側デバイスの出力端に一端が接続された抵抗と、
当該抵抗の他端と入力側デバイスの入力端との間を接続して信号を伝送し、出力側デバイスのインピーダンスと当該抵抗の抵抗値との和と比べて大きいインピーダンスを有する伝送線路と、
当該抵抗の当該他端と基準電位との間に配置され且つ出力側デバイス及び当該抵抗との組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量と、
をプリント配線基板に設けたことを特徴とするプリント配線基板装置。
【請求項２】
請求項１に記載のプリント配線基板装置において、
容量の値は、伝送線路の出力側デバイス側の抵抗値及びインダクタンス及び容量値に基づいて設定されることを特徴とするプリント配線基板装置。
【請求項３】
請求項１又は請求項２に記載のプリント配線基板装置を設けたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報機器などの電子機器に設けられるプリント配線基板装置や、このようなプリント配線基板装置を設けた情報機器などの電子機器に関する。
【０００２】
【従来の技術】
様々な情報機器において問題となっている不要電磁波輻射には、プリント配線基板上のクロック信号やこれに同期したデジタル信号の信号線に起因するものがある。その主要な要因として、デジタル回路素子の入出力と配線インピーダンスとの不整合に起因する定在波の発生がある。これは、例えば「第１０回  回路実装学術講演大会講演論文集１５−Ｂ１３」に記載されるように、負荷となる半導体の入力容量と配線のインダクタンスとの共振であるか、もしくは分布定数線路としての伝送線路の両端の非整合による多重反射と負荷容量による位相遅れによる共振であるとみることができる。
【０００３】
また、例えば「Ｃｌａｙｔｏｎ  Ｒ．Ｐａｕｌ、“ＥＭＣ概論”（ミマツデータシステム、１９９６）第４章」などに記載されて一般によく知られるように、伝送線路の一端が整合条件にあれば、このような共振現象を防止することができる。例えば、「Ｗ．Ｒ．Ｂｌｏｏｄ，Ｊｒ．“ＭＥＣＬ  Ｓｙｓｔｅｍ  Ｄｅｓｉｇｎ  Ｈａｎｄｂｏｏｋ”（Ｍｏｔｏｒｏｌａ、１９８８）」等に示されるＥＣＬ（Emitter Coupled Logic）のロジックや、近年高速バスに採用されつつあるＲＡＭＢＵＳなどでは、受信端側の終端抵抗で整合して上記共振の発生を防止している。
【０００４】
しかし、受信端側の整合終端は電力消費を増大させるため、ＴＴＬ（Transistor-Transistor Logic）のロジックなど、一般には終端抵抗を使用しないバスが広く用いられている。上述の通り、終端抵抗が無くとも、送信端側にダンピング抵抗を配して整合条件をとることで上記した共振を発生させないことが可能である。送信端側の整合条件においては、ダンピング抵抗を含む駆動素子側の出力インピーダンスＲと配線の特性インピーダンスＺ０とが等しいことが必要となる。
【０００５】
負荷となる半導体の入力インピーダンスは、通常、静電容量Ｃで置き換えることができ、送信端整合条件における電圧の立ち上り時間ｔｒは、ｔｒ＝２．２×Ｃ×Ｒで決まる。すなわち、負荷容量Ｃが大きいか、もしくは配線インピーダンスＺ０が大きい場合には、十分に速い立ち上りを得ることができない。このため、大きな負荷容量Ｃを高速で立ち上げるには、配線の特性インピーダンスＺ０を小さくする必要があるが、例えばマイクロストリップ線路では配線幅を太くするか、もしくは配線と結合する電源或いはグランド層との層間距離を小さくすることになり、実装上は通常のプリント配線基板上のバス配線でせいぜい５０Ωまで小さくするのが限度である。
【０００６】
ここで、図１０には、従来技術によるプリント配線基板に回路を構成したプリント配線基板装置の一例の概略的な構成を示してある。このプリント配線基板装置では、プリント配線基板に形成された電源面１２１とグランド面１２２との間に直流電源１２３が設けられており、また、回路が形成される層（以下で、回路形成層と言う）には、デジタル回路素子１３１と、ダンピング抵抗１３２と、フィルタ素子（ＦＬ）１３３と、伝送線路１３４とが直列に接続されて設けられており、更に、伝送線路１３４の終端側に複数の負荷素子１３５ａ〜１３５ｅが並列に接続されて設けられている。
【０００７】
また、デジタル回路素子１３１のグランド端子や各負荷素子１３５ａ〜１３５ｅのグランド端子はそれぞれビア１４１、１４２ａ〜１４２ｅを介してグランド面１２２と接続されており、グランド面１２２の電位を基準電位としている。また、デジタル回路素子１３１の電源端子は電源面１２１もしくは電源配線と接続されている。
【０００８】
なお、同図では、伝送線路１３４の終端側がデジタル回路素子などである複数の負荷素子１３５ａ〜１３５ｅの入力ピンに接続された構成を示したが、例えば単数の負荷素子が伝送線路１３４の終端側に接続された構成が用いられることもある。
このように、同図に示した構成では、デジタル回路素子１３１の出力ピンと伝送線路１３４との間に、ダンピング抵抗１３２を設けて送信端整合を行なっており、さらに、高周波のノイズを制限するために、一般的な方法として、例えばフェライトチップインダクタ等のフィルタ素子１３３を直列に接続している。
【０００９】
また、図１１には、上記したフェライトチップインダクタ等のフィルタ素子１３３の等価回路の一例を示してあり、この等価回路は、インダクタンス１５２と、インダクタンス１５３及び抵抗値１５４と、キャパシタンス１５５と、抵抗値１５６とを並列に接続したものに対して抵抗値１５１を直列に接続した構成となっている。また、２つのインダクタンス１５２、１５３の間には相互インダクタンスが生じる。
【００１０】
【発明が解決しようとする課題】
例えば上記図１０に示したように、近年のパーソナルコンピュータのクロック信号などでは、１００ＭＨｚ以上の速度でスイッチングされ、且つ１個の駆動素子から複数のメモリ素子等へ並列に信号を供給することが多い。また、一般的なメモリ素子は、低電圧ＴＴＬロジックで受信端整合ではなく、複数のメモリ素子等に係る大きな負荷容量を駆動するためには大きな電流を必要とする。
【００１１】
このため、配線の特性インピーダンスより駆動素子側の出力インピーダンスを小さくして大きな電流を流す必要があるが、この場合、上述のように配線の両端で非整合となり、定在波電流による大きな電磁波放射が問題となる。現状では、クロック信号に対してはフェライトチップインダクタといった主にインダクタンスによるフィルタ手法が一般的となっているが、１００ＭＨｚといった高速のバスクロックに対しては、前記の電磁波放射の問題が生じる周波数において効果を有するインダクタンスでは信号の基本周波数に対してもインピーダンスが大きくなってしまい、容量負荷を十分に駆動できずに正常な動作が行われないという問題が生じてしまう。また、抑制効果とインピーダンスとを両立するインダクタを選択しても、信号の位相遅延の影響が無視できないという問題が生じてしまう。また、例えば特開平５−２８３２３２号公報に示されるようなＬＣ型のフィルタを負荷した構成においても同様の問題が生じてしまう。
【００１２】
本発明は、このような従来の課題を解決するためになされたもので、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができるプリント配線基板装置や、このようなプリント配線基板装置を設けた電子機器を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るプリント配線基板装置では、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端と入力側デバイスの入力端との間を接続して信号を伝送する伝送線路と、出力側デバイスの出力端と基準電位との間に配置され且つ出力側デバイスとの組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けた構成により、当該プリント配線基板に回路を構成した。
【００１４】
従って、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保した場合においても、出力側デバイスと容量との組合せで構成されるフィルタにより、出力側デバイスと入力側デバイスとの間の多重反射に起因する例えば８００ＭＨｚ程度の共振周波数の電磁波放射を抑制することができる。
【００１５】
なお、このような構成は、伝送線路のインピーダンスを下げることが困難であるような場合に特に有効である。
また、出力側デバイスのインピーダンスＲｓや伝送線路のインピーダンスＺ０は例えば入力側デバイスの規格を保証するような値に設定され、通常、高速な立ち上がりを確保するために例えばＲｓ＜Ｚ０となる値が設定される。
【００１６】
また、出力側デバイスと伝送線路との間が不整合であり、且つ伝送線路と入力側デバイスとの間が不整合である場合に、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射が発生し、本発明では、高速な立ち上がりを実現するためにこのような電磁波放射が発生してしまう場合において、このような電磁波放射を抑制することができる。
【００１７】
ここで、プリント配線基板としては、種々なものが用いられてもよく、例えば多層基板が用いられてもよく、或いは、他の基板が用いられてもよい。
また、プリント配線基板に構成される回路としては、種々なものであってもよく、例えば出力側デバイスや伝送線路や入力側デバイスや容量以外の素子を含んでもよい。
【００１８】
また、出力側デバイスとしては、種々なものが用いられてもよく、例えばＣＰＵ（Central Processing Unit）や、クロックドライバや、バッファなどのデジタル回路素子を用いることができる。
また、入力側デバイスとしては、種々なものが用いられてもよく、例えばＲＡＭ（Random Access Memory）等のメモリや、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）などのデジタル回路素子を用いることができる。
また、伝送線路としては、種々なものが用いられてもよい。
【００１９】
また、出力側デバイスの出力端から出力されて伝送線路を介して入力側デバイスの入力端に入力される信号（ここで、基本波と言う）としては、種々な信号が用いられてもよく、例えばハイレベルやロウレベルから構成されるデジタル信号が用いられる。なお、本来伝送されるべき基本波は、例えば上記した容量等から構成されるフィルタによっては遮断されずに伝送されるような構成が用いられる。
【００２０】
また、容量の基準電位としては、例えばプリント配線基板のグランド面の電位が用いられる。
また、出力側デバイスと容量との組合せでは、例えばローパスフィルタとなるＲＣフィルタが構成され、その特性は、出力側デバイスの抵抗値等や容量の容量値から決定される。
【００２１】
また、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を上記したフィルタの阻止帯域に含める態様としては、理想的にはこのような共振周波数の信号が当該フィルタを全く通過せずに遮断されるのが好ましいが、実用上で有効な程度であれば、このような共振周波数の信号の一部が当該フィルタを通過するような構成が用いられてもよい。
【００２２】
また、本発明では、上記のような出力側デバイスと伝送線路との間に例えばダンピング抵抗として機能する抵抗を備えた構成においても、上記と同様に、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができる。
【００２３】
すなわち、本発明に係るプリント配線基板装置では、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端に一端が接続された抵抗と、当該抵抗の他端と入力側デバイスの入力端との間を接続して信号を伝送する伝送線路と、当該抵抗の当該他端と基準電位との間に配置され且つ出力側デバイス及び当該抵抗との組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けた構成により、当該プリント配線基板に回路を構成した。
【００２４】
従って、例えば出力側デバイスから抵抗及び伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保した場合においても、出力側デバイスと抵抗と容量との組合せで構成されるフィルタにより、出力側デバイスと入力側デバイスとの間の多重反射に起因する例えば８００ＭＨｚ程度の共振周波数の電磁波放射を抑制することができる。
【００２５】
なお、このような構成は、伝送線路のインピーダンスを下げることが困難であるような場合に特に有効である。
また、出力側デバイスのインピーダンスＲｓや抵抗の抵抗値Ｒｄや伝送線路のインピーダンスＺ０は例えば入力側デバイスの規格を保証するような値に設定され、通常、高速な立ち上がりを確保するために例えばＲｓ＋Ｒｄ＜Ｚ０となる値が設定される。
【００２６】
また、抵抗を設けた出力側デバイスと伝送線路との間が不整合であり、且つ伝送線路と入力側デバイスとの間が不整合である場合に、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射が発生し、本発明では、高速な立ち上がりを実現するためにこのような電磁波放射が発生してしまう場合において、このような電磁波放射を抑制することができる。
【００２７】
ここで、抵抗としては、種々なものが用いられてもよい。
また、プリント配線基板に構成される回路としては、種々なものであってもよく、例えば出力側デバイスや抵抗や伝送線路や入力側デバイスや容量以外の素子を含んでもよい。
また、出力側デバイスと抵抗と容量との組合せでは、例えばローパスフィルタとなるＲＣフィルタが構成され、その特性は、出力側デバイスの抵抗値等や抵抗の抵抗値や容量の容量値から決定される。
【００２８】
また、本発明に係るプリント配線基板装置では、上述のように、容量の値は、伝送線路の出力側デバイス側の抵抗値及びインダクタンス及び容量値に基づいて設定される。具体的には、上記した共振周波数の信号が上記したフィルタにより実用上で有効な程度に遮断されるような当該フィルタの遮断周波数（カットオフ周波数）を実現することができる容量値を設定する。
【００２９】
ここで、伝送線路の出力側デバイス側の抵抗値としては、例えば出力側デバイスの抵抗値があり、また、例えば出力側デバイスに上記した抵抗が接続されている場合には当該抵抗の抵抗値がある。
また、伝送線路の出力側デバイス側のインダクタンスとしては、例えば出力側デバイスのインダクタンスがある。
また、伝送線路の出力側デバイス側の容量値としては、例えば出力側デバイスの浮遊容量の容量値がある。
【００３０】
これらの抵抗値やインダクタンスや容量値は、出力側デバイスと容量との組合せで構成されるフィルタ或いは出力側デバイスと抵抗と容量との組合せで構成されるフィルタの周波数特性に影響を与えるため、これらの抵抗値やインダクタンスや容量値を考慮して、出力側デバイスの出力端或いは抵抗の他端に備える容量の値を設定するのが好ましい。
【００３１】
また、本発明では、以上に示したようなプリント配線基板装置を設けた電子機器を提供し、このような電子機器では、上記と同様に、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する例えば８００ＭＨｚ程度の共振周波数の電磁波放射を抑制することができる。
ここで、電子機器としては、種々なものが用いられてもよく、例えばパーソナルコンピュータや、組み込みコントローラや、複写機や、プリンタなどの種々な電子機器を用いることができる。
【００３２】
【発明の実施の形態】
本発明の第１実施例に係るプリント配線基板装置を図面を参照して説明する。
図１には、本例に係るプリント配線基板に回路を構成したプリント配線基板装置の一例の概略的な構成を示してあり、このプリント配線基板装置は種々な電子機器に設けることが可能である。
同図に示されるように、本例のプリント配線基板装置では、プリント配線基板に形成された電源面１とグランド面２との間に直流電源３が設けられており、また、回路が形成される層（回路形成層）には、デジタル回路素子１１と、伝送線路１３とが直列に接続されて設けられており、更に、伝送線路１３の終端側に複数の負荷素子１４ａ〜１４ｅが並列に接続されて設けられており、また、デジタル回路素子１１の出力端と伝送線路１３との間にはコンデンサ（容量素子）１２の一端が接続されて当該コンデンサ１２が設けられている。
【００３３】
また、デジタル回路素子１１のグランド端子やコンデンサ１２の他端や各負荷素子１４ａ〜１４ｅのグランド端子はそれぞれビア２１、２２、２３ａ〜２３ｅを介してグランド面２と接続されており、グランド面２の電位を基準電位としている。また、デジタル回路素子１１の電源端子は電源面１もしくは電源配線と接続されている。
なお、同図では、伝送線路１３の終端側がデジタル回路素子などである複数の負荷素子１４ａ〜１４ｅの入力ピンに接続された構成を示したが、例えば単数の負荷素子が伝送線路１３の終端側に接続された構成が用いられてもよい。
【００３４】
このように、本例のプリント配線基板装置では、基準電位を有するグランド面２に接続する直流電源３を有し、直流電源３のもう一方は電源面１に接続してある。また、電源面１及びグランド面２に接続されて駆動側のデジタル回路素子１１が実装されている。また、デジタル回路素子１１の出力ピンは伝送線路１３に接続されており、伝送線路１３の終端側は複数のデジタル回路素子などの負荷素子１４ａ〜１４ｅの入力ピンに接続されている。
【００３５】
また、デジタル回路素子１１の出力抵抗は伝送線路１３の特性インピーダンスより小さく、且つ負荷素子１４ａ〜１４ｅの入力は容量性であり伝送線路１３の特性インピーダンスより極めて大きいものである。コンデンサ１２はデジタル回路素子１１の出力抵抗との組合せでＲＣフィルタを構成しており、伝送線路１３の両端における反射の繰り返しで当該伝送線路１３に共振電流が生じる周波数を当該フィルタの阻止帯域に持つようにコンデンサ１２の静電容量が設定されている。なお、同図では、層構造上において典型的な多層プリント基板を示したが、例えば２層基板が用いられてもよい。
【００３６】
図２には、上記図１に示した本例のプリント配線基板装置を鳥瞰した場合における概略的な外観例を示してあり、例えば誘電体を挟んで電源面１やグランド面２などの多層の面が形成されたプリント配線基板の回路形成層４に、上記したデジタル回路素子１１やコンデンサ１２や伝送線路１３の配線や複数の負荷素子１４ａ〜１４ｅが実装されている。
【００３７】
また、上記図２に示されるように、コンデンサ１２の一端は伝送線路１３に接続されており、当該コンデンサ１２の他端はビア２２を介してグランド面２に接続されている。ここで、コンデンサ１２をグランド面２の層に対して十分に低インダクタンスで接続するために、コンデンサ１２のパッドは伝送線路１３の配線から最小限の引き回しで配置してあり、同様にビア２２はコンデンサ１２のもう一方のパッドに近接して配置してある。
【００３８】
図３には、実際のデジタル回路素子１１の出力部の一例を左側に示してあり、その等価回路の一例を右側に示してある。
同図の左側に示したデジタル回路素子１１の出力部は、２つのＣＭＯＳ３１、３２を並列に接続して成るスイッチに接続されて同様に２つのＣＭＯＳ３３、３４を並列に接続して成るスイッチを有した出力バッファ３５と、ピンやボンディングなどから成るピン配線３６とを直列に接続した構成となっている。なお、各スイッチは電位面１の高電位源とグランド面２のグランド電位源との間に備えられており、また、ピン配線３６にはグランド面２との間に浮遊容量が発生する。
【００３９】
また、同図の右側に示した等価回路は、高電位源に接続された抵抗値（抵抗値ＲＳ）４１と、グランド電位源に接続された抵抗値（抵抗値ＲＳ）４２と、これら２つの抵抗値４１、４２のそれぞれと一端がスイッチングされるインダクタンス（インダクタンスＬＰ）４３と、当該インダクタンス４３の他端と接続された抵抗値（抵抗値ＲＰ）４５と、当該抵抗値４５に対して並列な配置で当該インダクタンス４３の当該他端とグランド電位源との間に接続されたキャパシタンス（容量値ＣＰ）４４とから構成されている。なお、各抵抗値４１、４２、４５は損失を生じさせる。
【００４０】
このように、デジタル回路素子１１の出力バッファ３５と出力ピンを接続するパッケージ上のピン配線３６は、インダクタンス４３、グランドに対するキャパシタンス４４、損失（抵抗値）４５を有し、さらに出力バッファ３５の抵抗値４１、４２を有して上記のような等価回路で表現される。
また、例えば１０ＭＨｚより高い周波数では特にインダクタンス４３やキャパシタンス４４の影響が無視できなくなることがわかっており、本例では、コンデンサ１２の容量の値をこれらパッケージングに起因するインピーダンスを考慮して決定している。
【００４１】
次に、図４〜図８を参照して、従来例等との比較により、本例のプリント配線基板装置により得られる効果を説明する。
図４（ａ）〜同図（ｄ）には、各クロック線に対して４個のＳＤＲＡＭ（Synchronous Dynamic  ＲＡＭ）と３ｐＦのコンデンサを備えた６４Ｍバイト（ｂｙｔｅ）のＤＩＭＭ（Double Inline Memory Module）を用いた場合について、４種類の回路構成例を示してある。
【００４２】
同図（ａ）には、電磁波放射に対して無対策な構成例を示してあり、デジタル回路素子５１が伝送線路５２を介してＤＩＭＭ５３上の４個の負荷素子であるＳＤＲＡＭ５４ａ〜５４ｄと接続されている。なお、同図（ａ）には、ＤＩＭＭ５３に搭載された他の４個のＳＤＲＡＭ５５ａ〜５５ｄも示してある。また、デジタル回路素子５１の抵抗値Ｒｓは約３０Ωであり、伝送線路５２のボード上における配線の長さは１〜１００ｍｍ程度であり、伝送線路５２の特性インピーダンスＺ０は約５０Ωであり、これらの値については後述する同図（ｂ）〜同図（ｄ）においても同様である。
【００４３】
同図（ｂ）には、本例のプリント配線基板装置に係る構成例を示してあり、デジタル回路素子６１が伝送線路６３を介してＤＩＭＭ６４上の４個の負荷素子であるＳＤＲＡＭ６５ａ〜６５ｄと接続されており、また、デジタル回路素子６１の出力端とグランド電位源との間に２０ｐＦのコンデンサ６２が接続されている。なお、同図（ｂ）には、ＤＩＭＭ６４に搭載された他の４個のＳＤＲＡＭ６６ａ〜６６ｄも示してある。
【００４４】
同図（ｃ）には、従来例に係る構成例を示してあり、デジタル回路素子７１が１５ｎＨのインダクタ７２及び伝送線路７４を介してＤＩＭＭ７５上の４個の負荷素子であるＳＤＲＡＭ７６ａ〜７６ｄと接続されており、また、デジタル回路素子７１の出力端に一端が接続された当該インダクタ７２の他端とグランド電位源との間に５ｐＦのコンデンサ７３が接続されている。なお、同図（ｃ）には、ＤＩＭＭ７５に搭載された他の４個のＳＤＲＡＭ７７ａ〜７７ｄも示してある。
【００４５】
同図（ｄ）には、一般的な例に係る構成例を示してあり、デジタル回路素子８１が２２ｎＨのインダクタ８２及び伝送線路８３を介してＤＩＭＭ８４上の４個の負荷素子であるＳＤＲＡＭ８５ａ〜８５ｄと接続されている。なお、同図（ｄ）には、ＤＩＭＭ８４に搭載された他の４個のＳＤＲＡＭ８６ａ〜８６ｄも示してある。
【００４６】
ここで、同図（ａ）に示した無対策に係る構成は、６４ＭバイトのＳＤＲＡＭＤＩＭＭ５３へのクロック配線において４個のＳＤＲＡＭ５４ａ〜５４ｄと３ｐＦのコンデンサの負荷を持ち、後述する図８（ａ）に示されるように遠方電界測定において８００ＭＨｚ程度の周波数で配線上の定在波による強い放射ピークが観測されるものである。本クロック配線では、最大容量のものをＤＩＭＭ搭載した場合にはさらに倍の負荷容量となるため、配線の特性インピーダンスを５０Ωとし、低出力抵抗でアンダーダンピングの駆動を行う必要があった。また、パッケージのインピーダンスを含めたクロック基本周波数（１００ＭＨｚ）における出力インピーダンスは約３０Ωであり、ダンピング抵抗は使用していない。
【００４７】
また、上記図４（ｂ）に示した本例に係る構成は、２０ｐＦのコンデンサ６２をデジタル回路素子６１の出力ピンに付加したものである。
また、同図（ｃ）に示した従来例に係る構成は、インダクタ７２とコンデンサ７３との組合せで、従来技術によるＬＣ型フィルタを構成したものである。
また、同図（ｄ）に示した一般的な例に係る構成は、一般的なインダクタ８２をデジタル回路素子８１の出力ピンに付加したものである。
【００４８】
図５には、上記図４（ａ）〜同図（ｄ）に示した４種類の構成について、配線電流の周波数特性の一例を示してある。なお、図５のグラフの横軸は周波数ｆ［ＭＨｚ］を示しており、縦軸は配線電流［Ａ］を示している。また、同図では、上記図４（ａ）〜同図（ｄ）のそれぞれに示した構成に係る配線電流の周波数変化をそれぞれ同じ符号（ａ）〜（ｄ）を用いて示してある。
【００４９】
ここで、上記図４（ｂ）に示したコンデンサ６２の容量値や、同図（ｃ）に示したインダクタ７２のインダクタンス及びコンデンサ７３の容量値や、同図（ｄ）に示したインダクタ８２のインダクタンスは、上記図５に示されるように、配線上の駆動電流の８００ＭＨｚ成分への抑圧効果が等しくなるように設定してある。同図からわかるように、本例に係る構成（ｂ）によれば共振周波数を変えることなく共振電流を抑圧することができるのに対して、従来例に係る構成（ｃ）や一般的な例に係る構成（ｄ）では共振周波数の移動による効果が主であって、別の周波数に強い放射ピークが新たに生じてしまうといった問題が発生してしまう。
【００５０】
また、図６には、上記図４（ａ）〜同図（ｄ）に示した４種類の構成について、負荷素子の入力端の電圧（受信端電圧）の周波数特性の一例を示してある。なお、図６のグラフの横軸は周波数ｆ［ＭＨｚ］を示しており、縦軸は受信端電圧［Ｖ］を示している。また、同図では、上記図４（ａ）〜同図（ｄ）のそれぞれに示した構成に係る受信端電圧の周波数変化をそれぞれ同じ符号（ａ）〜（ｄ）を用いて示してある。
上記図６に示されるように、本例に係る構成（ｂ）では、１００ＭＨｚの基本周波数において負荷素子の受信端電圧の降下がなく信号品質上の影響が少なくてよい。
【００５１】
また、図７には、上記図４（ａ）〜同図（ｄ）に示した４種類の構成について、信号の伝送遅延を表す位相の周波数特性の一例を示してある。なお、図７のグラフの横軸は周波数ｆ［ＭＨｚ］を示しており、縦軸は位相［ｄｅｇｒｅｅ］を示している。また、同図では、上記図４（ａ）〜同図（ｄ）のそれぞれに示した構成に係る位相の周波数変化をそれぞれ同じ符号（ａ）〜（ｄ）を用いて示してある。
【００５２】
上記図７に示されるように、本例に係る構成（ｂ）では１００ＭＨｚにおける位相変化は３．８度であり、位相マージンロスは０．１２ｎｓであり、実用上でほとんど問題とはならない。これに対して、従来例に係る構成（ｃ）や一般的な例に係る構成（ｄ）のようにインダクタを使用した場合のマージンロスは０．５ｎｓを越えてしまうことが示されている。
【００５３】
また、図８（ａ）には、上記図４（ａ）で示した無対策に係る構成を用いた場合における遠方電界スペクトルの一例を示してあり、図８（ｂ）には、上記図４（ｂ）で示した本例に係る構成を用いた場合における遠方電界スペクトルの一例を示してある。なお、図８（ａ）及び同図（ｂ）のグラフの横軸は周波数ｆ［ＭＨｚ］を示しており、縦軸は電界Ｅ［ｄＢ・μ・Ｖ／ｍ］を示している。
【００５４】
同図（ｂ）に示されるように、本例に係る構成では、同図（ａ）に示されるように無対策に係る構成において１００ＭＨｚのクロック信号で問題となった８００ＭＨｚの高調波による電磁波放射に対して、波形品質を損なうことなく１０ｄＢ以上の低減が実現されている。このように、本例に係る構成では、配線及び負荷素子の共振による電磁波放射を低減することを、信号マージンを損なうことなく、実現することができる。
【００５５】
また、本例のような構成では、プリント配線基板自体の構造を必ずしも一般的なものに対して変更する必要がなく、高調波による電磁波放射を抑止しながら大きな負荷を高速で駆動することができ、しかも無駄な電力の消費をなくすことができる。また、高価なチップインダクタ等のフィルタ素子を不要とすることができ、装置の大幅なコスト削減に寄与することもできる。
【００５６】
以上のように、本例のプリント配線基板装置では、基準電位をなすグランド面２に接続する直流電源供給手段３を有し、直流電源供給手段３が接続された電源面１もしくは電源配線とグランド面２に接続してデジタル回路素子１１が実装され、デジタル回路素子１１の出力端子には当該出力端子の出力抵抗より高い特性インピーダンスを持つ伝送線路１３が接続され、伝送線路１３の終端には当該伝送線路１３と整合しない複数の負荷素子１４ａ〜１４ｅが接続され、デジタル回路素子１１の出力端子とグランド面２との間にコンデンサ１２が実装されている。そして、デジタル回路素子１１の出力抵抗とコンデンサ１２の容量とから構成されるフィルタの阻止帯域が、負荷素子１４ａ〜１４ｅが電源面１もしくはグランド面２に対して持つ静電容量及び伝送線路１３の線路長による定在波の周波数を含むように構成されている。
【００５７】
このように、本例のプリント配線基板装置では、高速なデジタル回路素子１１の出力端子に当該出力端子の出力抵抗よりも高い特性インピーダンスを持つ伝送線路１３を接続することで、送信端側は非整合条件（アンダーダンピング）とし、伝送線路１３の終端には当該伝送線路１３への終端整合を行わず、通常は高インピーダンスである負荷素子１４ａ〜１４ｅを接続する。そして、デジタル回路素子１１の送信端及び伝送線路１３の終端における多重反射に起因する共振周波数に対して、デジタル回路素子１１の出力抵抗との組合せでフィルタをなすようにデジタル回路素子１１の出力端子とグランド面２との間にコンデンサ１２を実装し、このフィルタの阻止帯域がこのような共振周波数を含むように設定する。
【００５８】
従って、例えば従来においては定在波電流による電磁波放射が問題となるために配線の特性インピーダンスによって駆動可能な負荷素子の容量及び速度が制限されていたのに対して、本例のプリント配線基板装置では、駆動素子であるデジタル回路素子１１側の出力インピーダンスを小さくして大きな駆動電流を流しながら同時に定在波電流を抑制することができ、これにより、電磁波放射を問題とすることなく大きな負荷素子の容量を高速で駆動することができる。しかも、現状一般にクロック信号に対して使用されるインダクタンスによるフィルタでは基本周波数に対してもインピーダンスが大きくなってしまったり位相遅延の影響が無視できないという問題があるのに対して、本例の構成では、そのような影響が少なく、実用上では問題とならない。また、本例の構成では、駆動側のデジタル回路素子１１に固有の出力インピーダンスを利用して、適当な容量値を有するコンデンサ１２を加えるだけで、適切なフィルタ特性を実現することが可能である。
【００５９】
また、本例のプリント配線基板装置では、上述のように、デジタル回路素子１１の出力抵抗値や、上記した電磁波放射を防止するためのフィルタの阻止帯域におけるデジタル回路素子１１のインダクタンス及び浮遊容量の値に基づいて、コンデンサ１２の静電容量の値を決めている。
このように、駆動側のデジタル回路素子１１のパッケージやピンのインピーダンスが問題となる高周波領域においては、これを考慮して上記したフィルタの阻止帯域を実現するコンデンサ１２の容量値を決めることで、所望の駆動特性を精度よく得ることができる。
【００６０】
ここで、本例では、デジタル回路素子１１が本発明に言う出力側デバイスに相当し、負荷素子１４ａ〜１４ｅが本発明に言う入力側デバイスに相当し、伝送線路１３が本発明に言う伝送線路に相当し、コンデンサ１２が本発明に言う容量に相当する。
【００６１】
次に、本発明の第２実施例に係るプリント配線基板装置を図９を参照して説明する。
なお、本例に係るプリント配線基板装置の構成は、デジタル回路素子１０１の出力端にダンピング抵抗１０２が備えられている等といった点を除いては、例えば上記第１実施例の図１に示したプリント配線基板装置の構成と同様である。
【００６２】
上記図９には、本例に係るプリント配線基板に回路を構成したプリント配線基板装置の一例の概略的な構成を示してあり、このプリント配線基板装置は種々な電子機器に設けることが可能である。
同図に示されるように、本例のプリント配線基板装置では、プリント配線基板に形成された電源面９１とグランド面９２との間に直流電源９３が設けられており、また、回路が形成される層（回路形成層）には、デジタル回路素子１０１と、ダンピング抵抗（抵抗素子）１０２と、伝送線路１０４とが直列に接続されて設けられており、更に、伝送線路１０４の終端側に複数の負荷素子１０５ａ〜１０５ｅが並列に接続されて設けられており、また、デジタル回路素子１０１の出力端に一端が接続された当該ダンピング抵抗１０２の他端と伝送線路１０４との間にはコンデンサ（容量素子）１０３の一端が接続されて当該コンデンサ１０３が設けられている。
【００６３】
また、デジタル回路素子１０１のグランド端子やコンデンサ１０３の他端や各負荷素子１０５ａ〜１０５ｅのグランド端子はそれぞれビア１１１、１１２、１１３ａ〜１１３ｅを介してグランド面９２と接続されており、グランド面９２の電位を基準電位としている。また、デジタル回路素子１０１の電源端子は電源面９１もしくは電源配線と接続されている。
なお、同図では、伝送線路１０４の終端側がデジタル回路素子などである複数の負荷素子１０５ａ〜１０５ｅの入力ピンに接続された構成を示したが、例えば単数の負荷素子が伝送線路１０４の終端側に接続された構成が用いられてもよい。
【００６４】
このように、本例のプリント配線基板装置では、基準電位を持つグランド面９２に接続する直流電源９３を有し、直流電源９３のもう一方は電源面９１に接続してある。また、電源面９１及びグランド面９２に接続されて駆動側のデジタル回路素子１０１が実装されている。また、デジタル回路素子１０１の出力ピンはダンピング抵抗１０２を介して伝送線路１０４と接続されており、伝送線路１０４の終端側は複数のデジタル回路素子などの負荷素子１０５ａ〜１０５ｅの入力ピンと接続されている。
【００６５】
また、デジタル回路素子１０１の出力抵抗値とダンピング抵抗１０２の抵抗値との和は伝送線路１０４の特性インピーダンスより小さく、且つ負荷素子１０５ａ〜１０５ｅの入力は容量性であって伝送線路１０４の特性インピーダンスより極めて大きいものである。コンデンサ１０３はデジタル回路素子１０１の出力抵抗及びダンピング抵抗１０２との組合せでＲＣフィルタを構成しており、伝送線路１０４の両端における反射の繰り返しで当該伝送線路１０４に共振電流が生じる周波数を当該フィルタの阻止帯域に持つようにコンデンサ１０３の静電容量の値が設定されている。
【００６６】
以上のように、本例のプリント配線基板装置では、基準電位をなすグランド面９２に接続する直流電源供給手段９３を有し、直流電源供給手段９３が接続された電源面９１もしくは電源配線とグランド面９２に接続してデジタル回路素子１０１が実装され、デジタル回路素子１０１の出力端子にはダンピング抵抗１０２の第１の端子が接続され、ダンピング抵抗１０２の第２の端子にはデジタル回路素子１０１の出力端子の出力抵抗値と当該ダンピング抵抗１０２の抵抗値との和より高い特性インピーダンスを持つ伝送線路１０４が接続され、伝送線路１０４の終端には当該伝送線路１０４と整合しない複数の負荷素子１０５ａ〜１０５ｅが接続され、ダンピング抵抗１０２の第２の端子とグランド面９２との間にコンデンサ１０３が実装されている。そして、デジタル回路素子１０１の出力抵抗とダンピング抵抗１０２とコンデンサ１０３とから構成されるフィルタの阻止帯域が、負荷素子１０５ａ〜１０５ｅが電源面９１もしくはグランド面９２に対して持つ静電容量及び伝送線路１０４の線路長による定在波の周波数を含むように構成されている。
【００６７】
このように、本例のプリント配線基板装置では、高速なデジタル回路素子１０１の出力端子に電流制限用のダンピング抵抗１０２を付加し、さらにデジタル回路素子１０１の出力抵抗値とダンピング抵抗１０１の抵抗値の和よりも高い特性インピーダンスを持つ伝送線路１０４を接続することで、送信端側は非整合条件（アンダーダンピング）とし、伝送線路の終端には当該伝送線路１０４への終端整合を行わず、通常は高インピーダンスである負荷素子１０５ａ〜１０５ｅを接続する。そして、デジタル回路素子１０１の送信端及び伝送線路１０４の終端における多重反射に起因する共振周波数に対して、デジタル回路素子１０１の出力抵抗及び付加されたダンピング抵抗１０２との組合せでフィルタをなすようにダンピング抵抗１０２とグランド面９２との間にコンデンサ１０３を実装し、このフィルタの阻止帯域がこのような共振周波数を含むように設定する。
【００６８】
従って、本例のプリント配線基板装置では、駆動側のデジタル回路素子１０１の出力端子に適切な抵抗値を有するダンピング抵抗１０２を付加し、さらにコンデンサ１０３を備えて電磁波放射に対する帯域阻止を行うようにしたため、例えば駆動する電流値を必要最小化し、且つ上記のように電磁波放射を低減する効果を得ることができる。なお、本例の構成では、上述のように、デジタル回路素子１０１の出力抵抗値とダンピング抵抗１０２の抵抗値との和が比較的小さく設定されている。
【００６９】
また、本例のプリント配線基板装置では、デジタル回路素子１０１の出力抵抗値及びダンピング抵抗１０２の抵抗値や、上記した電磁波放射を防止するためのフィルタの阻止帯域におけるデジタル回路素子１０１のインダクタンス及び浮遊容量の値に基づいて、コンデンサ１０３の静電容量の値を決めている。
このように、駆動側のデジタル回路素子１０１のパッケージやピンのインピーダンスが問題となる高周波領域においては、これを考慮して上記したフィルタの阻止帯域を実現するコンデンサ１０３の容量値を決めることで、所望の駆動特性を精度よく得ることができる。
【００７０】
なお、本例では、デジタル回路素子１０１が本発明に言う出力側デバイスに相当し、負荷素子１０５ａ〜１０５ｅが本発明に言う入力側デバイスに相当し、ダンピング抵抗１０２が本発明に言う抵抗に相当し、伝送線路１０４が本発明に言う伝送線路に相当し、コンデンサ１０３が本発明に言う容量に相当する。
【００７１】
ここで、本発明に係るプリント配線基板装置や電子機器の構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
【００７２】
【発明の効果】
以上説明したように、本発明に係るプリント配線基板装置や電子機器によると、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端と入力側デバイスの入力端との間を接続して信号を伝送して出力側デバイスのインピーダンスと比べて大きいインピーダンスを有する伝送線路と、出力側デバイスの出力端と基準電位との間に配置され且つ出力側デバイスとの組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けて回路を構成したため、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができる。
【００７３】
また、本発明に係るプリント配線基板装置や電子機器によると、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端に一端が接続された抵抗と、当該抵抗の他端と入力側デバイスの入力端との間を接続して信号を伝送して出力側デバイスのインピーダンスと当該抵抗の抵抗値との和と比べて大きいインピーダンスを有する伝送線路と、当該抵抗の当該他端と基準電位との間に配置され且つ出力側デバイス及び当該抵抗との組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けて回路を構成したため、このような抵抗を備えた構成においても、上記と同様に、例えば出力側デバイスから抵抗及び伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができる。
【００７４】
また、本発明に係るプリント配線基板装置や電子機器では、以上のような構成において、容量の値は、伝送線路の出力側デバイス側の抵抗値及びインダクタンス及び容量値に基づいて設定される。
【図面の簡単な説明】
【図１】  本発明の第１実施例に係るプリント配線基板装置の構成例を示す図である。
【図２】  本発明の第１実施例に係るプリント配線基板装置の外観例を示す図である。
【図３】  デジタル回路素子の出力部の一例とその等価回路の一例を示す図である。
【図４】  本発明の効果を説明するための各プリント配線基板装置の構成例を示す図である。
【図５】  周波数と配線電流との関係の一例を示す図である。
【図６】  周波数と受信端電圧との関係の一例を示す図である。
【図７】  周波数と位相との関係の一例を示す図である。
【図８】  周波数と電界との関係の一例を示す図である。
【図９】  本発明の第２実施例に係るプリント配線基板装置の構成例を示す図である。
【図１０】  従来例に係るプリント配線基板装置の構成例を示す図である。
【図１１】  フィルタ素子の等価回路の一例を示す図である。
【符号の説明】
１、９１・・電源面、  ２、９２・・グランド面、  ３、９３・・直流電源、
４・・回路形成層、
１１、５１、６１、７１、８１、１０１・・デジタル回路素子、
１２、６２、７３、１０３・・コンデンサ、
１３、５２、６３、７４、８３、１０４・・伝送線路、
１４ａ〜１４ｅ、１０５ａ〜１０５ｅ・・負荷素子、
２１、２２、２３ａ〜２３ｅ、１１１、１１２、１１３ａ〜１１３ｅ・・ビア、
３１〜３４・・ＣＭＯＳ、  ３５・・出力バッファ、  ３６・・ピン配線、
４１、４２、４５・・抵抗値、  ４３・・インダクタンス、
４４・・キャパシタンス、  ７２、８２・・インダクタ、
５３、６４、７５、８４・・ＤＩＭＭ、
５４ａ〜５４ｄ、５５ａ〜５５ｄ、６５ａ〜６５ｄ、６６ａ〜６６ｄ、７６ａ〜７６ｄ、７７ａ〜７７ｄ、８５ａ〜８５ｄ、８６ａ〜８６ｄ・・ＳＤＲＡＭ、
１０２・・ダンピング抵抗、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003855666.tif 000008
【図８】
0003855666.tif 000009
【図９】
0003855666.tif 000010
【図１０】
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【図１１】
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