(57)【特許請求の範囲】
【請求項１】
並列に提供されるデータを直列に送信するためのデータ送信回路において、
前記並列に提供されるデータを単一のパルス信号及びその相補的な信号に変換するための変換部と、
前記単一のパルス信号を出力する第１データ伝送端子及び、
前記相補的な信号を出力する第２データ伝送端子を具備し、
前記単一のパルス信号のパルス幅は送信開始を表示する第１パルス幅と前記データの絶対値に対応される第２パルス幅を持ち、
前記変換部は、
前記データを受け入れ前記データの値に前記第１パルスに該当するデータの値を付加し、前記パルス信号及びその相補信号が有効な信号として送信されたことを知らせるアクナリジ信号が受信されたかの可否を判別するためのデータ処理手段と、
前記データ処理手段から前記付加されたデータを受け入れ、付加されたデータを前記パルス信号に符号化するためのエンコーダと、
前記パルス信号を受け入れ前記パルス信号及びその相補的な信号を同時に出力するための出力手段とを含むことを特徴とするデータ送信回路。
【請求項２】
前記データの値が０である時、前記第２パルス幅は０であることを特徴とする請求項１に記載のデータ送信回路。
【請求項３】
前記データの値が０ではない時、前記第２パルス幅は、１のデータ値を表示する単位パルス信号の幅に比例することを特徴とする請求項２に記載のデータ送信回路。
【請求項４】
前記第１パルス幅と前記単位パルス信号の幅は同一なことを特徴とする請求項３に記載のデータ送信回路。
【請求項５】
前記第１パルス幅と前記単位パルス信号の幅は相違なことを特徴とする請求項３に記載のデータ送信回路。
【請求項６】
前記第１パルスと前記単位パルスは同一な位相を持つことを特徴とする請求項４または５に記載のデータ送信回路。
【請求項７】
前記第１パルスは０のデータ値を示すことを特徴とする請求項６に記載のデータ送信回路。
【請求項８】
前記エンコーダは、前記付加されたデータが入力される時、第１及び第２制御信号を発生する制御信号発生手段と、
前記付加されたデータの値を貯蔵するための貯蔵手段と、前記単位パルス幅に同期されるようにクロック信号を分周するための分周手段と、
前記第１制御信号が印加される時、初期化されるカウンターと、
前記第２制御信号に応答して前記分周手段により分周された前記クロック信号を前記カウンターの活性化信号として供給するためのスイッチと、
前記カウンターによりカウントされた値と貯蔵手段に貯蔵されたデータの値を比較して前記パルス信号を出力する比較器とを備え、
前記比較器は、前記カウンターが初期化される時に前記パルス信号を第１レベルから第２レベルに遷移させ、また、前記カウントされた値と前記貯蔵手段に貯蔵されたデータの値と一致する時に前記パルス信号を第２レベルから第１レベルに遷移させ、
前記パルス信号が第２レベルから第１レベルに遷移される時、前記スイッチをスイッチ−オフさせるためのスイッチ非活性化信号を出力するスイッチ非活性化手段をさらに備えていることを特徴とする請求項１または７に記載のデータ送信回路。
【請求項９】
単一のパルス信号を受け入れるための第１データ受信端子と、
前記単一のパルス信号の相補的な信号を受け入れるための第２データ受信端子と、
前記単一のパルス信号を入力してデータの送信開始を表示する第１パルス幅と前記データの絶対値に対応される第２パルス幅を持つデータに復元するための復元部とを含み、
前記復元部は、
前記第１データ受信端子を通じて前記単一のパルス信号を受け入れ、前記単一のパルス信号に対応されるデータの値に変換するための第１デコーダーと、
前記第２データ受信端子を通じて前記パルス信号の相補的な信号を受け入れ、それに対応されるデータの値に変換するための第２デコーターと、
前記変換されたデータの値が一致する時、前記第２パルス幅から前記データを復元し、そして、前記パルス信号が有効な信号として受信されたかの可否を示すアクナリジ信号を前記端子中、少なくとも一つを通じて出力するデータ処理手段とを含むことを特徴とするデータ受信回路。
【請求項１０】
前記データの値が０である時、前記第２パルス幅は０である請求項９に記載のデータ受信回路。
【請求項１１】
前記データの値が０ではない場合、前記第２パルス幅は１のデータ値を表示する単位パルス信号の幅に比例する請求項１０に記載のデータ受信回路。
【請求項１２】
前記第１パルス幅と前記単位パルス信号の幅は同一である請求項１１に記載のデータ受信回路。
【請求項１３】
前記第１パルス幅と前記単位パルス信号の幅は相違する請求項１１に記載のデータ受信回路。
【請求項１４】
前記第１パルスと前記単位パルスは同一な位相を持つ請求項１２または１３に記載のデータ受信回路。
【請求項１５】
前記第１パルスは０のデータ値を示す請求項１４に記載のデータ受信回路。
【請求項１６】
前記第１デコーダーは、前記単位パルス信号に同期されるようにクロック信号を分周するための第１分周手段と、
前記パルス信号に応答して前記第１分周手段により分周された前記クロック信号によりカウント動作を始める第１カウンターとを備え、
前記第１カウンターは、前記パルス信号が第１レベルから第２レベルに遷移される時に活性化され、また、前記パルス信号が第２レベルから第１レベルに遷移される時に非活性化され、
前記第１カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第１貯蔵手段をさらに備えていることを特徴とする請求項９に記載のデータ受信回路。
【請求項１７】
前記第２デコーダは、前記単位パルス信号に同期されるように前記クロック信号を分周するための第２分周手段と、
前記パルス信号の相補的な信号に応答して前記第２分周手段により分周された前記クロック信号によりカウンター動作を始める第２カウンターとを備え、
前記第２カウンターは、前記相補信号が第２レベルから第１レベルに遷移される時に活性化され、また、前記相補信号が第１レベルから第２レベルに遷移される時に非活性化され、
前記第２カウンターが非活性化される時、最終的にカウントされた値を貯蔵す るための第２貯蔵手段をさらに備えていることを特徴とする請求項９または１６に記載のデータ受信回路。
【請求項１８】
前記アクナリジ信号はパルスに出力される請求項９に記載のデータ受信回路。
【請求項１９】
外部の回路とデータを送信及び受信するデータ送受信回路において、
第１データ端子と、第２データ端子と、前記外部の回路にデータを送信する中には並列のデータをこのデータ値に対応する単一のパルス信号及びその相補的な信号に変換して第１及び第２データ端子を通じて各々出力するための変換手段と、
前記外部の回路からデータを受信する中には、前記第１及び第２データ端子を通じて前記単一のパルス信号及びその相補的な信号を各々入力してデータの送信開始を表示する第１パルス幅と前記データの絶対値に対応される第２パルス幅を持つデータに復元するための復元手段を含み、
前記変換手段は、
前記データを受け入れ前記データの値に前記第１パルスに該当するデータの値を付加し、前記出力されたパルス信号及びその相補信号が有効な信号として送信されたかを知らせるアクナリジ信号が受信されたかの可否を判別するための第１データ処理手段と、
前記付加されたデータを受け入れて前記付加されたデータをパルス信号に符号化するためのエンコーダと、
前記パルス信号を受け入れ前記パルス信号及びその相補的な信号に同時に出力する手段とを含むことを特徴とするデータ送受信回路。
【請求項２０】
前記データの値が０である時、第２パルス幅は０である請求項１９に記載のデータ送受信回路。
【請求項２１】
前記データの値が０ではない時、前記第２パルス幅は１のデータ値を表示する単位パルス信号の幅に比例する請求項２０に記載のデータ送受信回路。
【請求項２２】
前記第１パルス幅と前記単位パルス信号の幅は同一である請求項２１に記載のデータ送受信回路。
【請求項２３】
前記第１パルス幅と前記単位パルス信号の幅は相違である請求項２１に記載のデータ送受信回路。
【請求項２４】
前記第１パルスと前記単位パルスは同一な位相を持つ請求項２２または２３に記載のデータ送受信回路。
【請求項２５】
前記第１パルスは０のデータ値を示す請求項２４に記載のデータ送受信回路。
【請求項２６】
前記エンコーダは、前記付加されたデータが入力された時、第１及び第２制御信号を発生する制御信号発生手段と、
前記付加されたデータの値を貯蔵するための第１貯蔵手段と、
前記単位パルス信号に同期されるようにクロック信号を分周するための第１分周手段と、
前記第１制御信号が印加される時、初期化される第１カウンターと、
前記第２制御信号に応答して前記第１分周手段により分周された前記クロック信号を前記第１カウンターの活性化信号として供給するための第１スイッチと、
前記第１カウンターによりカウントされた値と前記第１貯蔵手段に貯蔵されたデータの値を比較して前記パルス信号を出力する第１比較器とを備え、
前記第１比較器は、前記第１カウンターが初期化される時に前記パルス信号を第１レベルから第２レベルに遷移させ、また、前記カウントされた値と前記貯蔵手段に貯蔵されたデータの値が一致する時に前記パルス信号を第２レベルから第１レベルに遷移させ、
前記パルス信号が第２レベルから第１レベルに遷移される時、前記スイッチをスイッチ−オフさせるためのスイッチ非活性化信号を出力するスイッチ非活性化手段をさらに備えていることを特徴とする請求項１９または２５に記載のデータ送受信回路。
【請求項２７】
前記復元手段は前記第１データ伝送端子を通じて前記パルス信号を受け入れ、前記パルス信号に対応されるデータの値に変換するための第１デコーダと、
前記第２データ伝送端子を通じて前記相補信号を受け入れ前記相補信号に対応されるデータの値に変換するための第２デコーダと、
前記変換されたデータの値が一致する時、前記第２パルス幅から前記データを復元し、そして、前記パルス信号が有効な信号として受信されたかの可否を示すアクナリジ信号を前記端子中、一つを通じて出力する第２データ処理手段とを含む請求項２６に記載のデータ送受信回路。
【請求項２８】
前記第１デコーダーは、前記単位パルス信号に同期されるようにクロック信号を分周するための第２分周手段と、
前記パルス信号に応答して前記第２分周手段により分周された前記クロック信号によりカウント動作を始める第２カウンターとを備え、
前記第２カウンターは、前記パルス信号が第１レベルから第２レベルに遷移される時に活性化され、また、前記パルス信号が第２レベルから第１レベルに遷移される時に非活性化され、
前記第２カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第２貯蔵手段をさらに備えていることを特徴とする請求項２７に記載のデータ送受信回路。
【請求項２９】
前記第２デコーダーは、前記単位パルス信号に同期されるように前記クロック信号を分周するための第３分周手段と、
前記相補信号に応答して前記第３分周手段により分周された前記クロック信号によりカウント動作を始める第３カウンターとを備え、
前記第３カウンターは、前記相補信号が第２レベルから第１レベルに遷移される時に活性化され、また、前記相補信号が第１レベルから第２レベルに遷移される時に非活性化され、
前記第３カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第３貯蔵手段をさらに備えていることを特徴とする請求項２７または２８に記載のデータ送受信回路。
【請求項３０】
前記アクナリジ信号はパルスに出力される請求項２９に記載のデータ送受信回路。
【請求項３１】
データを処理するためのデータ処理部と、
前記処理されたデータを単一のパルス信号及びその相補的な信号に変換するための変換部と、
前記単一のパルス信号を出力する第１データ伝送端子と、
前記相補信号を出力する第２データ伝送端子とを具備し、
前記単一のパルス信号の幅は送信開始を表示する第１パルス幅と前記データの絶対値に対応される第２パルス幅を持ち、
前記変換部は、
前記データを受け入れ前記データの値に前記第１パルスに該当するデータの値を付加し、前記パルス信号及びその相補信号が有効な信号として送信されたことを知らせるアクナリジ信号が受信されたかの可否を判別するためのデータ処理手段と、
前記データ処理手段から前記付加されたデータを受け入れ、付加されたデータを前記パルス信号に符号化するためのエンコーダと、
前記パルス信号を受け入れ前記パルス信号及びその相補的な信号を同時に出力するための出力手段とを含むことを特徴とする集積回路。
【請求項３２】
送信開始を表示する第１パルス幅と送信されるデータの絶対値に対応される第２パルス幅を持つ単一のパルス信号に変換された前記データを受け入れるための第１データ受信端子と、
前記パルス信号の相補的な信号を受け入れるための第２データ受信端子と、
前記第２パルス幅から前記データを復元するための復元部と、
前記復元されたデータを処理するためのデータ処理部とを含み、
前記復元部は、
前記第１データ受信端子を通じて前記単一のパルス信号を受け入れ、前記単一のパルス信号に対応されるデータの値に変換するための第１デコーダーと、
前記第２データ受信端子を通じて前記パルス信号の相補的な信号を受け入れ、それに対応されるデータの値に変換するための第２デコーターと、
前記変換されたデータの値が一致する時、前記第２パルス幅から前記データを復元し、そして、前記パルス信号が有効な信号として受信されたかの可否を示すアクナリジ信号を前記端子中、少なくとも一つを通じて出力するデータ処理手段とを含むことを特徴とする集積回路。
【請求項３３】
第１データ端子と、第２データ端子と、データをそのデータ値に対応するパルス幅を持つ単一のパルス信号及びその相補的な信号に変換して前記第１及び第２データ端子を通じて出力する変換部と、
前記第１及び第２データ端子を通じて前記単一のパルス信号及び相補的な信号を各々受け入れ、前記単一のパルス信号のパルス幅に対応するデータに復元するための復元部と、
前記復元されたデータ及び伝送されたデータを処理するためのデータ処理部とを含み、
前記復元されたデータは送信開始を表示する第１パルス幅と前記データの絶対値に対応される第２パルス幅を持ち、
前記変換部は、
前記データを受け入れ前記データの値に前記第１パルスに該当するデータの値を付加し、前記出力されたパルス信号及びその相補信号が有効な信号として送信されたかを知らせるアクナリジ信号が受信されたかの可否を判別するための第１データ処理手段と、
前記付加されたデータを受け入れて前記付加されたデータをパルス信号に符号化するためのエンコーダと、
前記パルス信号を受け入れ前記パルス信号及びその相補的な信号に同時に出力する手段とを含むことを特徴とするデータ送受信用集積回路。
【請求項３４】
第１及び第２データ伝送端子を具備したデータ送信回路のデータ送信方法において、
並列のデータを発生する段階と、
前記並列のデータをそのデータの値に対応されるパルス幅を持つ単一のパルス信号に変換する段階と、
前記パルス信号の相補的な信号に出力する段階と、
前記パルス信号及びその相補的な信号を前記第１及び第２データ伝送端子を通じて同時に出力する段階とを含み、
前記変換段階は、
前記データの伝送有無を判別する段階と、
前記判別段階の結果として伝送するデータがない時、前記判別段階を再遂行する段階と、
前記判別段階の結果として伝送するデータがある時、前記データの値に対応されるパルス幅を計算する段階と、
前記計算された幅のパルス信号を発生する段階とを含むことを特徴とするデータ送信方法。
【請求項３５】
前記パルス信号を発生する段階は、
前記計算されたパルス幅に該当するデュレーションが経過したかの可否を判別する段階と、
前記判別段階の結果として該当するデュレーションが経過しなかった場合、前記パルス発生段階に進行する段階と、
前記判別段階の結果として該当するデュレーションが経過した場合、前記パルス信号の発生を中断する段階とを含むことを特徴とする請求項３４に記載のデータ送信方法。
【請求項３６】
前記パルス信号及びその相補信号が正確に伝送されたことを知らせるアクナリジ信号が受信されたかの可否を判別する段階を付加的に含んで、前記判別段階の結果として受信されなかった場合、前記パルス発生段階に進行する段階及び前記判別段階の結果として受信された場合、前記データの伝送有無を判別する段階に進行する段階を遂行することを特徴とする請求項３４に記載のデータ送信方法。
【請求項３７】
第１及び第２データ伝送端子を具備したデータ受信回路のデータ受信方法において、
データの送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つ単一のパルス信号及びその相補信号を前記第１及び第２データ伝送端子を通じて同時に受信する段階及び、
前記第２パルス幅から前記データを復元する段階を含み、
前記受信段階は、
データ伝送開始を知らせる信号が検出されたかの可否を判別する段階と、
前記判別段階で前記伝送開始信号が検出されなかった場合、判別段階に進行する段階と、
前記判別段階で前記伝送開始信号が検出された場合、パルス信号及びその相補信号を受信する段階と、
前記受信されたパルス信号及びその相補信号の伝送終了の情報が受信されたかの可否を判別する段階と、
前記判別段階の結果として前記伝送終了の情報が受信されなかった場合、前記受信段階に進行する段階と、
前記判別段階の結果として前記伝送終了の情報が受信された場合、前記復元段階に進行する段階とを含むことを特徴とするデータ受信方法。
【請求項３８】
前記復元段階は、前記パルス信号及びその相補信号のパルス幅を計算する段階と、
前記パルス信号の幅と前記相補信号の幅が同一であるかを判別する段階と、
前記判別段階の結果として同一する場合、前記パルス信号あるいは前記相補信号をデータに再生する段階と、
前記パルス信号が有効する信号として伝送されたことを知らせる前記アクナリジ信号を発生する段階と、
前記判別段階の結果として同一ではない場合、前記パルス信号をエラー処理して終了する段階とを含むことを特徴とする請求項３７に記載のデータ受信方法。
【請求項３９】
第１及び第２データ伝送端子を備えたデータ送受信回路のデータ送受信方法において、
データを発生する段階と、
前記データをそのデータの値に対応されるパルス幅を持つ単一のパルス信号に変換する段階と、
前記パルス信号の相補的な信号に出力する段階と、
パルス信号及びその相補的な信号を第１及び第２データ伝送端子を通じて同時に出力する段階と、
前記第１及び第２データ伝送端子を通じて前記パルス信号及びその相補的な信号を受信する段階と、
前記受信されたパルス信号及び前記相補信号中、一つを第２パルス幅から前記データに復元する段階とを含み、
前記変換段階は、
前記データの伝送有無を判別する段階と、
前記判別段階の結果として伝送するデータがない時、前記判別段階を再遂行する段階と、
前記判別段階の結果として伝送するデータがある時、前記データの値に対応されるパルス幅を計算する段階と、
前記計算された幅のパルス信号を発生する段階とを含み、
前記受信段階は、
データ伝送開始を知らせる信号が検出されたかの可否を判別する段階と、
前記判別段階で前記伝送開始信号が検出されなかった場合、判別段階に進行する段階と、
前記判別段階で前記伝送開始信号が検出された場合、パルス信号及びその相補信号を受信する段階と、
前記受信されたパルス信号及びその相補信号の伝送終了の情報が受信されたかの可否を判別する段階と、
前記判別段階の結果として前記伝送終了の情報が受信されなかった場合、前記受信段階に進行する段階と、
前記判別段階の結果として前記伝送終了の情報が受信された場合、前記復元段階に進行する段階とを含むことを特徴とするデータ送受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ送受信回路及びその方法に関するものであり、具体的には一つのパルス信号の長さにより伝送データを表示して送受信するためのデータ送受信回路及びその方法に関するものである。
【０００２】
【従来の技術】
データが一つの集積回路（integrated circuit：IC）又は集積回路の間で直列に伝送される時、一般的に同期入出力（synchronous input/output）方式、ＵＡＲＴ（universal asynchronous receiver/transmitter）方式、Ｉ２ＣＢＵＳ方式等が利用されている。
【０００３】
同期入出力方式は同期を合わせるためのクロックライン（clock line）と、データの伝送のためのデータライン（data line）を要求する。すなわち、データ伝送のために基本的に二つのラインを必要とする。そして、方式はいろいろな集積回路（ICs）の間のデータ送受信のために該当する集積回路をインエーブル／ ディスエーブル（enable/disable）するための余分のラインと、直列にデータを送受信するための専用のコントローラーブロック（control block）、すなわち、送受信回路（receiver/transmitter circuit）を必要とする。
【０００４】
ＵＡＲＴ方式も直列にデータを送受信するための専用の送受信回路を必要とし、データ送受信速度が制限される短所を持っている。そして、Ｉ２ＣＢＵＳ方式 も直列にデータを送受信するための専用の送受信回路を必要とする。
【０００５】
上述した通信方式を採用した送受信回路を含む集積回路が具現される時、送受信回路が集積回路のチップ内で占める面積が大きいという問題点を持っている。その上、通信方式を採用した集積回路においては、クロックラインあるいはデータラインの状態が変わる時、ＥＭＩ（Electromagnetic Interfernece）ノイズが放射される問題点を持っている。
【０００６】
一方、送信されたデータを受信側で有効な信号（valid signal）に受信したかを確認するためには、一般的にパリティ（parity）を利用してエラーを検出する方法あるいは送信するデータの歩数値を共に送信して受信側でこれを確認してエラーを検出する方法が使われてきた。しかし、このようなエラー検出方法はエラーを確認するための複雑な機能を持つ専用の送受信回路により達成されることができるが、又、そのエラー検出方法そのものの体系が非常に複雑な問題点があった。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、データ伝送する時、発生されるＥＭＩ放射を減少させることができるデータ送受信回路及びその方法を提供することである。
【０００８】
本発明の他の目的は高集積可能なデータ送受信回路を提供することである。
【０００９】
本発明の他の目的は伝送データが有効な信号として伝送されたかの可否を早く簡単に確認することができるデータ送受信回路及びその方法を提供することである。
【００１０】
【課題を解決するための手段】
上述したように目的を達成するための本発明の一つの特徴によると、並列に提供されるデータを直列に送信するためのデータ送信回路において、並列に提供されるデータを単一のパルス信号及びその相補的な信号に変換するための変換部と、単一のパルス信号を出力する第１データ伝送端子及び、相補的な信号を出力する第２データ伝送端子を具備し、単一のパルス信号のパルス幅は送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つことを特徴とする。
【００１１】
この特徴において、データの値が０である時、第２パルス幅は０であるこを特徴とする。
【００１２】
この特徴において、データの値が０ではない時、第２パルス幅は１のデータ値を表示する単位パルス信号の幅に比例することを特徴とする。
【００１３】
この特徴において、第１パルス幅と単位パルス信号の幅は同一なことを特徴とする。
【００１４】
この特徴において、第１パルス幅と単位パルス信号の幅は相違なことを特徴とする。
【００１５】
この特徴において、第１パルス幅と単位パルスは同一な位相を持つことを特徴とする。
【００１６】
この特徴において、第１パルスは０のデータ値を示すことを特徴とする。
【００１７】
この特徴において、変換部はデータを受け入れデータの値に第１パルスに該当するデータの値を付加し、パルス信号及びその相補信号が有効な信号として送信されたことを知らせるアクナリジ信号が受信されたかの可否を判別するためのデータ処理手段と、データ処理手段から付加されたデータを受け入れ、付加されたデータをパルス信号に符号化するためのエンコーダと、パルス信号を受け入れパルス信号及びその相補的な信号を同時に出力するための出力手段とを含むことを特徴とする。
【００１８】
この特徴において、エンコーダは、付加されたデータが入力される時、第１及び第２制御信号を発生する制御信号発生手段と、付加されたデータの値を貯蔵するための貯蔵手段と、単位パルス幅に同期されるようにクロック信号を分周するための分周手段と、第１制御信号が印加される時、初期化されるカウンターと、第２制御信号に応答して分周手段により分周されたクロック信号をカウンターの活性化信号として供給するためのスイッチと、カウンターによりカウントされた値と貯蔵手段に貯蔵されたデータの値を比較してパルス信号を出力する比較器とを備え、比較器は、カウンターが初期化される時にパルス信号を第１レベルから第２レベルに遷移させ、また、カウントされた値と貯蔵手段に貯蔵されたデータの値と一致する時にパルス信号を第２レベルから第１レベルに遷移させ、パルス信号が第２レベルから第１レベルに遷移される時、スイッチをスイッチ−オフさせるためのスイッチ非活性化信号を出力するスイッチ非活性化手段をさらに備えていることを特徴とする。
【００１９】
本発明の他の特徴によると、単一のパルス信号を受け入れるための第１データ受信端子と、単一のパルス信号の相補的な信号を受け入れるための第２データ受信端子と、単一のパルス信号を入力してデータの送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つデータに復元するための復元部とを含む。
【００２０】
この特徴において、データの値が０である時、第２パルス幅は０である。
【００２１】
この特徴において、データの値が０ではない場合、第２パルス幅は１のデータ値を表示する単位パルス信号の幅に比例する。
【００２２】
この特徴において、第１パルス幅と単位パルス信号の幅は同一である。
【００２３】
この特徴において、第１パルス幅と単位パルス信号の幅は相違する。
【００２４】
この特徴において、第１パルスと単位パルスは同一な位相を持つ。
【００２５】
この特徴において、第１パルスは０のデータ値を示す。
【００２６】
この特徴において、復元部は、第１データ受信端子を通じて単一のパルス信号を受け入れ、単一のパルス信号に対応されるデータの値に変換するための第１デコーダーと、第２データ受信端子を通じてパルス信号の相補的な信号を受け入れ、それに対応されるデータの値に変換するための第２デコーターと、変換されたデータの値が一致する時、第２パルス幅からデータを復元し、そして、パルス信号が有効な信号として受信されたかの可否を示すアクナリジ信号を端子中、少なくとも一つを通じて出力するデータ処理手段とを含む。
【００２７】
この特徴において、第１デコーダーは、単位パルス信号に同期されるようにクロック信号を分周するための第１分周手段と、パルス信号に応答して第１分周手段により分周されたクロック信号によりカウント動作を始める第１カウンターとを備え、第１カウンターは、パルス信号が第１レベルから第２レベルに遷移される時に活性化され、また、パルス信号が第２レベルから第１レベルに遷移される時に非活性化され、第１カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第１貯蔵手段をさらに備えている。
【００２８】
この特徴において、第２デコーダは、単位パルス信号に同期されるようにクロック信号を分周するための第２分周手段と、パルス信号の相補的な信号に応答して第２分周手段により分周されたクロック信号によりカウンター動作を始める第２カウンターとを備え、第２カウンターは、相補信号が第２レベルから第１レベルに遷移される時に活性化され、また、相補信号が第１レベルから第２レベルに遷移される時に非活性化され、第２カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第２貯蔵手段をさらに備えている。
【００２９】
この特徴において、アクナリジ信号はパルスに出力される。
【００３０】
本発明の他の特徴によると、外部の回路とデータを送信及び受信するデータ送受信回路において、第１データ端子と、第２データ端子と、外部の回路にデータを送信する中には並列のデータをこのデータ値に対応する単一のパルス信号及びその相補的な信号に変換して第１及び第２データ端子を通じて各々出力するための変換手段と、外部の回路からデータを受信する中には、第１及び第２データ端子を通じて単一のパルス信号及びその相補的な信号を各々入力してデータの送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つデータに復元するための復元手段を含む。
【００３１】
この特徴において、データの値が０である時、第２パルス幅は０である。
【００３２】
この特徴において、データの値が０ではない時、第２パルス幅は１のデータ値を表示する単位パルス信号の幅に比例する。
【００３３】
この特徴において、第１パルス幅と単位パルス信号の幅は同一である。
【００３４】
この特徴において、第１パルス幅と単位パルス信号の幅は相違である。
【００３５】
この特徴において、第１パルスと単位パルスは同一な位相を持つ。
【００３６】
この特徴において、第１パルスは０のデータ値を示す。
【００３７】
この特徴において、変換手段は、データを受け入れデータの値に第１パルスに該当するデータの値を付加し、出力されたパルス信号及びその相補信号が有効な信号として送信されたかを知らせるアクナリジ信号が受信されたかの可否を判別するための第１データ処理手段と、付加されたデータを受け入れるために付加されたデータをパルス信号に符号化するためのエンコーダと、パルス信号を受け入れパルス信号及びその相補的な信号に同時に出力する手段とを含む。
【００３８】
この特徴において、エンコーダは、付加されたデータが入力された時、第１及び第２制御信号を発生する制御信号発生手段と、付加されたデータの値を貯蔵するための第１貯蔵手段と、単位パルス信号に同期されるようにクロック信号を分周するための第１分周手段と、第１制御信号が印加される時、初期化される第１カウンターと、第２制御信号に応答して第１分周手段により分周されたクロック信号を第１カウンターの活性化信号として供給するための第１スイッチと、第１カウンターによりカウントされた値と第１貯蔵手段に貯蔵されたデータの値を比較してパルス信号を出力する第１比較器とを備え、第１比較器は、第１カウンターが初期化される時にパルス信号を第１レベルから第２レベルに遷移させ、また、カウントされた値と貯蔵手段に貯蔵されたデータの値が一致する時にパルス信号を第２レベルから第１レベルに遷移させ、パルス信号が第２レベルから第１レベルに遷移される時、スイッチをスイッチ−オフさせるためのスイッチ非活性化信号を出力するスイッチ非活性化手段をさらに備えている。
【００３９】
この特徴において、復元手段は第１データ伝送端子を通じてパルス信号を受け入れ、パルス信号に対応されるデータの値に変換するための第１デコーダと、第２データ伝送端子を通じて相補信号を受け入れ相補信号に対応されるデータの値に変換するための第２デコーダと、変換されたデータの値が一致する時、第２パルス幅からデータを復元し、そして、パルス信号が有効な信号として受信されたかの可否を示すアクナリジ信号を端子中、一つを通じて出力する第２データ処理手段とを含む。
【００４０】
この特徴において、第１デコーダーは、単位パルス信号に同期されるようにクロック信号を分周するための第２分周手段と、パルス信号に応答して第２分周手段により分周されたクロック信号によりカウント動作を始める第２カウンターとを備え、第２カウンターは、パルス信号が第１レベルから第２レベルに遷移される時に活性化され、また、パルス信号が第２レベルから第１レベルに遷移される時に非活性化され、第２カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第２貯蔵手段をさらに備えている。
【００４１】
この特徴において、第２デコーダーは、単位パルス信号に同期されるようにクロック信号を分周するための第３分周手段と、相補信号に応答して第３分周手段により分周されたクロック信号によりカウント動作を始める第３カウンターとを備え、第３カウンターは、相補信号が第２レベルから第１レベルに遷移される時に活性化され、また、相補信号が第１レベルから第２レベルに遷移される時に非活性化され、第３カウンターが非活性化される時、最終的にカウントされた値を貯蔵するための第３貯蔵手段をさらに備えている。
【００４２】
この特徴において、アクナリジ信号はパルスに出力される。
【００４３】
本発明の他の特徴によると、データを処理するためのデータ処理部と、処理されたデータを単一のパルス信号及びその相補的な信号に変換するための変換部と、単一のパルス信号を出力する第１データ伝送端子と、相補信号を出力する第２データ伝送端子とを具備し、単一のパルス信号の幅は送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つ。
【００４４】
本発明の他の特徴によると、送信開始を表示する第１パルス幅と送信されるデータの絶対値に対応される第２パルス幅を持つ単一のパルス信号に変換されたデータを受け入れるための第１データ受信端子と、パルス信号の相補的な信号を受け入れるための第２データ受信端子と、第２パルス幅からデータを復元するための復元部と、復元されたデータを処理するためのデータ処理部とを含む。
【００４５】
本発明の他の特徴によると、第１データ端子と、第２データ端子と、データをそのデータ値に対応するパルス幅を持つ単一のパルス信号及びその相補的な信号に変換して第１及び第２データ端子を通じて出力する変換部と、第１及び第２データ端子を通じて単一のパルス信号及び相補的な信号を各々受け入れ、単一のパルス信号のパルス幅に対応するデータに復元するための復元部と、復元されたデータ及び伝送されたデータを処理するためのデータ処理部とを含み、復元されたデータは送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つ。
【００４６】
本発明の他の特徴によると、第１及び第２データ伝送端子を具備したデータ送信回路のデータ送信方法において、並列のデータを発生する段階と、並列のデータをそのデータの値に対応されるパルス幅を持つ単一のパルス信号に変換する段階と、パルス信号の相補的な信号に出力する段階と、パルス信号及びその相補的な信号を第１及び第２データ伝送端子を通じて同時に出力する段階とを含むことを特徴とする。
【００４７】
この特徴において、変換段階は、データの伝送有無を判別する段階と、判別段階の結果として伝送するデータがない時、判別段階を再遂行する段階と、判別段階の結果として伝送するデータがある時、データの値に対応されるパルス幅を計算する段階と、計算された幅のパルス信号を発生する段階とを含むことを特徴とする。
【００４８】
この特徴において、パルス信号を発生する段階は、計算されたパルス幅に該当するデュレーションが経過したかの可否を判別する段階と、判別段階の結果として該当するデュレーションが経過しなかった場合、パルス発生段階に進行する段階と、判別段階の結果として該当するデュレーションが経過した場合、パルス信号の発生を中断する段階とを含むことを特徴とする。
【００４９】
この特徴において、パルス信号及びその相補信号が正確に伝送されたことを知らせるアクナリジ信号が受信されたかの可否を判別する段階を付加的に含んで、判別段階の結果として受信されなかった場合、パルス発生段階に進行する段階及び判別段階の結果として受信された場合、データの伝送有無を判別する段階に進行する段階を遂行することを特徴とする。
【００５０】
本発明の他の特徴によると、第１及び第２データ伝送端子を具備したデータ受信回路のデータ受信方法において、データの送信開始を表示する第１パルス幅とデータの絶対値に対応される第２パルス幅を持つ単一のパルス信号及びその相補信号を第１及び第２データ伝送端子を通じて同時に受信する段階及び、第２パルス幅からデータを復元する段階を含む。
【００５１】
この特徴において、受信段階は、データ伝送開始を知らせる信号が検出されたかの可否を判別する段階と、判別段階で伝送開始信号が検出されなかった場合、判別段階に進行する段階と、判別段階で伝送開始信号が検出された場合、パルス信号及びその相補信号を受信する段階と、受信されたパルス信号及びその相補信号の伝送終了の情報が受信されたかの可否を判別する段階と、判別段階の結果として伝送終了の情報が受信されなかった場合、受信段階に進行する段階と、判別段階の結果として伝送終了の情報が受信された場合、復元段階に進行する段階とを含むことを特徴とする。
【００５２】
この特徴において、復元段階は、パルス信号及びその相補信号のパルス幅を計算する段階と、パルス信号の幅と相補信号の幅が同一であるかを判別する段階と、判別段階の結果として同一する場合、パルス信号あるいは相補信号をデータに再生する段階と、パルス信号が有効する信号として伝送されたことを知らせるアクナリジ信号を発生する段階と、判別段階の結果として同一ではない場合、パルス信号をエラー処理して終了する段階とを含むことを特徴とする。
【００５３】
本発明の他の特徴によると、第１及び第２データ伝送端子を備えたデータ送受信回路のデータ送受信方法において、データを発生する段階と、データをそのデータの値に対応されるパルス幅を持つ単一のパルス信号に変換する段階と、パルス信号の相補的な信号に出力する段階と、パルス信号及びその相補的な信号を第１及び第２データ伝送端子を通じて同時に出力する段階と、第１及び第２データ伝送端子を通じてパルス信号及びその相補的な信号を受信する段階と、受信されたパルス信号及び相補信号中、一つを第２パルス幅からデータに復元する段階とを含むことを特徴とする。
【００５４】
このような回路及び方法により、送信しようとするデータをパルス信号のデュレーションで表示することができる。
【００５５】
【発明の実施の形態】
以下、本発明の実施形態を図１〜図１０を用いて詳細に説明する。
【００５６】
図５及び図６を参照すると、本発明の好ましい実施形態としてのデータ送受信回路のデータ送信回路１００及びデータ受信回路１２０を具備しており、このデータ送信回路１００は伝送しようとする並列のデータをこのデータ値に対応する単一のパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”（以下、“ＰＤａｔａのバー”と表す信号は図面において“ＰＤａｔａ”にアッパーラインが付加された信号を表すものとする）に変換し、パルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”をデータ受信回路１２０に送信する機能を持つ。パルス信号ＰＤａｔａはデータの送信開始を表示する第１パルス幅Ｄ０とデータの絶対値に対応される第２パルス幅ＳＵｄを持つ。第２パルス幅ＳＵｄは１のデータ値を表示する単位パルス信号Ｕｄに倍数的に比例するデュレーションを持つ。第１パルス幅Ｄ０は単位パルス信号Ｕｄの幅と同一としたり相違させたりすることができる。そして、本発明のデータ送受信回路はあるいはデータ受信回路１２０を具備している。このデータ受信回路１２０はパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”を受信し、第２パルスの幅ＳＵｄから並列のデータを復元する。そして、本発明によるデータ送受信回路はデータ伝送する時、発生されるＥＭＩ放射を減少されることができるし、データが本来の値で伝送されたかの可否を確認する過程が簡単に早くなる。それと共に、データ送受信回路１００及び１２０を簡単なハードウェア構成で早くて簡便なエラー検出機能を持つように設計することができるので、高集積可能なデータ送受信回路が提供される。
【００５７】
図１は本発明によるデータ送受信回路の接続関係を示すブロック図である。図２は本発明による伝送データのパルス信号及びその相補信号の波形を示す図面であり、図３は図１のデータラインＤＬを通じて伝送されるパルス信号の構成を示す図面である。そして、図４は本発明の好ましい実施形態による各データを表示するパルス信号の長さを示す図面である。
【００５８】
図１を参照すると、データ送受信回路１００及び１２０は各々第１データ伝送端子（first data transfer terminal）Ｔ１及びＴ３と第２データに伝送端子（second data tranfer terminal）Ｔ２及びＴ４を持ち、各々対応される端子Ｔ１及びＴ３、Ｔ２及びＴ４は第１データラインＤＬと第２データライン“ＤＬのバー”（以下、“ＤＬのバー”と表す信号は図面において“ＤＬ”にアッパーラインが付加された信号を表すものとする）を通じて連結されている。データ送信回路１００は第１データラインＤＬを通じて単一パルス信号ＰＤａｔａをデータ受信回路１２０に伝送し、そして、第２データライン“ＤＬのバー”を通じてパルス信号ＰＤａｔａの相補的な信号“ＰＤａｔａのバー”を回路１２０に伝送する。データ送信回路１００及びデータ受信回路１２０に対した説明は以後上述された図５及び図６を通じて説明される。
【００５９】
図２を参照すると、符号１０は論理的にハイレベル（logic high level）の位置であり、符号２０は論理的にローレベル（logic low level）の位置である。 論理的にハイレベルの位置にある符号３０及び４０はデータ送信が遂行されなかった時を示し、論理的にローレベルの位置にある符号７はデータ送信が遂行される時を示す。この時、符号５０，すなわち、第１データラインＤＬの下降エッジ（falling edge）はデータ送信始めを意味し、符号６０，すなわち、第１データラインＤＬの上昇エッジ（rising edge）はデータ送信終了を意味する。言い換 えれば、実質的に送信されるデータは符号７０の区間に該当し、その区間に対応されるローレベルの長さとして表示される。そして、第２データライン“ＤＬのバー”は第１データラインＤＬの位相が反転されたことである。ただし、第２データライン“ＤＬのバー”の実質的なデータが送信される区間は論理的にハイレベルの符号８０に該当する。
【００６０】
図３を参照すると、参照記号Ｄ０はデータ’０’を示す第１パルス幅（first pulse duration）を表示する。参照記号ＳＵｄはデータ１を表示する単位パルス信号（unit pulse signal:Ud）の合成された信号ＳＵｄを示す第２パルス幅（second pulse duration）を表示する。ここで、第１パルス幅Ｄ０は第２パルス幅 Ｕｄと同一としたり、相違させても関係ない。よく知られている事実であるが、第２データライン“ＤＬのバー”上のパルス信号は図３の位相が反転されたものと同一のパルスデュレーション（pulse duration）を持つ。図４に図示されたように、データ’０’は第１パルス幅Ｄ０で表現され、余りのデータ１〜ｎ（ここで、ｎは定数）も第１パルス幅Ｄ０にデータに各々対応される単位パルス信号Ｕｄが付加されて表現される。ここで、第１パルス幅Ｄ０は第２パルス幅と同一なデュレーションで表示されている。言い換えれば、送信しようとするデータの値が０である時、第２パルス幅ＳＵｄは０であり、そして、第１パルス幅Ｄ０は単位パルス信号Ｕｄの幅と同一である。又、第１パルスＤ０と単位パルス信号Ｕｄは同一の位相を持つが、互いに相反する位相で表現されることはこの分野の知識を習得した人々に自明である。
【００６１】
図５を参照すると、本発明の好ましい実施形態によるデータ送信回路の構成を示すブロック図が図示されている。データ送信回路１００は送信しようとするデータをパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”に変換し、そして、信号ＰＤａｔａ及び“ＰＤａｔａのバー”を対応する第１及び第２データ伝送端子Ｔ１及びＴ２に出力する。ここで、送信しようとするデータはデータ送信回路１００の外部から印加され、並列にあるいは直列に伝送される。
【００６２】
パルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”はデータの送信開始を表示する第１パルス幅Ｄ０とデータの絶対値に比例する第２パルス幅ＳＵｄを持つ。例えば、送信しようとするデータの値が５であり、１のデータを表示する単位パルス信号Ｕｄのデュレーションが１００ｎｓであり、第１パルスＤ０のデュレーションが２００ｎｓとすると、パルス信号ＰＤａｔａは第１パルスＤ０のデュレーション２００ｎｓと送信しようとするデータの値に該当するデュレーション（１００ｎｓ×５）を持つ。すなわち、パルス信号ＰＤａｔａのデュレーションは７００ｎｓを持つ。そして、第１パルス幅Ｄ０は第２のパルス幅ＳＵｄが０である時、データ０を示す。共に、第１のパルス幅Ｄ０が送信しようとするデータに付加されるのは、受信側からパルス信号ＰＤａｔａが安定に受信されるようにするためである。
【００６３】
データ送信回路１００はデータ処理部１４０，エンコーダ１６０，バッファー１８０及びクロック発生部２００を含む。データ処理部１４０はプロセッサー２２０とメモリ２４０で構成され、外部から印加されるデータＤを受け入れデータＤの値に第１パルスＤ０のデュレーションを持つデータ（好ましい実施形態の場合、０）の値を付加された送信データＴＤを出力する。そして、プロセッサー２２０は送信が完了された後、受信側から送信データＴＤが有効なデータから送信されたかを知らせるアクナリジ信号（acknowledge signal）が受信されたかを検出してパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”の再伝送可否を決定する。そして、メモリ２４０はプロセッサー２２０の処理プログラム及び伝送データを貯蔵する。
【００６４】
エンコーダ１６０はクロック発生器（clock generator）２００から供給され るクロック信号ＣＬＫ１及び送信データＴＤを受け入れ、送信データＴＤを単一のパルス信号ＰＤａｔａに符号化する。エンコーダ１６０は制御信号発生部（control signal generating section）２６０及びパルス発生部（pulse generating section）２８０で構成される。そして、パルス発生部２８０は分周器（divider）３００，スイッチ（switch）３２０、カウンター（counter）３４０、レジ スター（register）３６０，比較器（comparator）３８０，そして、スイッチ非活性化部（switch disable section）４００で構成される。
【００６５】
制御信号発生部２６０は、データ処理部１４０から送信データＴＤが印加される時、スイッチ３２０をスイッチ−オンさせるための第１制御信号ＳＷＥとカウンター３４０を初期化させるための第２制御信号（Reset）を発生する。分周器 ３００はクロック信号ＣＬＫ１を受け入れ、単位パルス幅Ｕｄに同期されるようにクロック信号ＣＬＫ１を分周する。このような動作は送受信側の通信速度を合わせるためのものである。すなわち、送信側のクロック周波数と受信側のクロック周波数が一致しない場合、単位パルス幅Ｕｄに両側の分周信号（divided clock）を同期させることにより円滑な通信が保障されることができる。
【００６６】
カウンター３４０は第２制御信号Ｒｅｓｅｔにより初期化される。以後、カウンター３４０は第１制御信号ＳＷＥにより活性化されるスイッチ３２０を通じて供給されるクロック信号ＤＣＬＫ１に同期され、カウント動作を始める。レジスター３６０はデータ処理部１４０から提供される送信データＴＤを貯蔵する。そして、比較器３８０はカウンター３４０がカウント動作を始める時、図７に図示されたように、ハイレベルからローレベルに遷移されるパルス信号ＰＤａｔａを出力する。以後、比較器３８０はカウンター３４０によりカウントされた値とレジスター３６０に貯蔵された送信データＴＤの値を比較し、二つのデータの値が一致する時、パルス信号ＰＤａｔａの発生を中止する。すなわち、ローレベルのパルス信号ＰＤａｔａはハイレベルに遷移される。
【００６７】
続いて、スイッチ非活性化部４００はパルス信号ＰＤａｔａがローレベルからハイレベルに遷移される時、スイッチ３２０をスイッチ−オフさせるための信号ＳＷＤを発生する。従って、スイッチ３２０がスイッチ−オフされると、スイッチ３２０を通じてカウンター３４０に供給されたクロック信号ＤＣＬＫ１が遮断され、その結果比較器３８０からパルス信号ＰＤａｔａが出力されないことになる。そして、出力部１８０はエンコーダ１６０から出力されるパルス信号ＰＤａｔａを受け入れ、パルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”を第１及び第２データ伝送端子Ｔ１及びＴ２に同時に出力する。出力部１８０は一つのインバーターＩＶ１と一つのバッファーＢ１で構成される。
【００６８】
図６を参照すると、本発明の好ましい実施形態によるデータ受信回路の構成を示すブロック図が図示されている。データ受信回路１２０は第１及び第２のデータラインＤＬ及び“ＤＬのバー”を通じて伝送されたパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”を第１及び第２データ伝送端子Ｔ３及びＴ４を通じて受信し、そして、第２パルスＳＵｄの幅から送信データＴＤを復元する。そして、データ受信回路１２０は二つの信号ＰＤａｔａ及び“ＰＤａｔａのバー”に対応されるデータの値を比較して受信されたパルス信号ＰＤａｔａが有効な信号（valid signal）として受信されたかを判断する。続いて、有効な信号として受信された場合、データ受信回路１２０は送信部１００にパルス信号ＰＤａｔａが有効な信号、すなわち、ノイズが含まれない信号として伝送されたかを知らせるためのアクナリジ信号（acknowledge signal）を第１データ伝送端子Ｔ３あるいは第２データ伝送端子Ｔ４中、一つ（例えば、第１データラインＤＬ）を通じて伝送する。
【００６９】
データ受信回路１２０は第１及び第２デコーダー４２０及び４２０ａ、データ処理部４４０，そして、クロック発生器４６０を含む。第１デコーダ４２０は第１データラインＤＬにより伝送されたパルス信号Ｐｄａｔａを第１データ伝送端子Ｔ３を通じて受け入れ、パルス信号Ｐｄａｔａに対応されるデータの値で変換する。そして、第２デコーダは４２０ａは第２データライン“ＤＬのバー”により伝送されたパルス信号ＰＤａｔａの相補的な信号“ＰＤａｔａのバー”を第２データ伝送端子Ｔ４を通じて受け入れ、パルス信号ＰＤａｔａの相補的な信号“ＰＤａｔａのバー”に対応されるデータの値で変換する。第１デコーダ４２０は分周器４８０，カウンター５００，そしてレジスター５２０で構成される。分周器４８０はデータ送信回路１００のそれと同一な目的のために使用されるので、ここではそれに対した説明を省略する。
【００７０】
カウンター５００はパルス信号ＰＤａｔａにより制御される。例えば、パルス信号ＰＤａｔａが伝送される第１データラインＤＬのレベルがハイレベルからローレベルに遷移される時、すなわち、伝送開始を知らせる情報が印加される時、カウンター５００は初期化される。そして、カウンター５００は分周期４８０により分周されたクロック信号ＤＣＬＫ２により順次的にカウント動作を始める。以後、パルス信号ＰＤａｔａがローレベルからハイレベルに、すなわち、伝送終了を知らせる情報が印加される時、カウンター５００は非活性化され、カウンター５００により最終的にカウントされた値ＲＤ１はレジスター５２０に貯蔵される。第２デコーダ４２０ａも第１デコーダ４２０と同一の構成を持つので、便宜上それに対した図面及び説明はここでは省略される。第２デコーダ４２０ａも前記の一連の動作を遂行してパルス信号ＰＤａｔａの相補的な信号“ＰＤａｔａのバー”に該当するデータの値ＲＤ２を計算するようになる。
【００７１】
データ処理部４４０はプロセッサー５４０及びメモリ５６０で構成され、第１及び第２デコーダ４２０及び４２０ａにより計算されたデータの値ＲＤ１及びＲＤ２を比較して受信されたパルス信号ＰＤａｔａあるいは相補信号“ＰＤａｔａのバー”が有効な信号として受信されたかを判断するようになる。万一、有効な信号として判断される場合、図８に図示されたように、データ処理部４４０は第２パルスＳＵｄの幅から送信データＴＤを復元し、そして、有効な信号として受信されたことを知らせるアクナリジ信号（acknowledge signal）を発生する。図８で、アクナリジ信号が発生されない以前に一定時間の間、ハイレベルに維持される区間はプロセッサー４４０で判断することにかかる時間を示す。これと反対に、判断結果として有効な信号ではない場合、受信されたパルス信号ＰＤａｔａはエラーとして処理される。アクナリジ信号が発生されない場合、データ送信回路１００はパルス信号ＰＤａｔａを再伝送するようになる。
【００７２】
図９は本発明の好ましい実施形態による送信方法を示す流れ図である。本発明による送信方法について参照図面を用いて以下に説明する。
【００７３】
パワーがオンされるにより送信が始まると、まず、段階Ｓ１から送信されるデータが存在するかの可否が判断される（Ｓ２）。送信するデータが存在しない場合、続いて段階Ｓ１を再遂行するようになる。これと反対に、送信するデータが存在する場合、次の段階Ｓ３から送信するデータの値に対応するパルス幅を計算するようになる。このような一連の段階Ｓ２及びＳ３はデータ処理部１４０により遂行される。パルス幅に対する計算は次のようである。送信するデータの値が２であり、第１パルスＤ０のデュレーションが５００ｎｓであり、単位パルス信号Ｕｄのデュレーションが１００ｎｓである時、第２のパルス幅ＳＵｄは単位パルス信号Ｕｄの２倍に該当するデュレーション２００ｎｓを持つ。そして、第２のパルス幅ＳＵｄに第１パルス幅Ｄ０を付加することにより送信するデータに対するパルス幅（例えば、７００ｎｓのデュレーション）が計算される。
【００７４】
送信するデータに対応するパルス幅が計算された後、計算された幅のパルス信号ＰＤａｔａ及びその相補信号“ＰＤａｔａのバー”を発生する段階Ｓ４が遂行され、以 後、段階Ｓ５で計算されたデュレーションが経過したかを判断するようになる。万一、計算されたデュレーションが経過しなかった場合、続いてパルス発生段階Ｓ４を遂行する。反面、計算されたデュレーションと実際に測定されたデュレーションが一致する場合、次の段階Ｓ６からパルス信号ＰＤａｔａ及び相補信号“ＰＤａｔａのバー”の発生を中断するようになる。このような一連の段階Ｓ４〜Ｓ６はデータ送信回路１００のエンコーダ１６０及び出力部１８０で遂行される。これに対応する動作は図５に関連された説明を参照されたい。
【００７５】
以後、データ送信回路１００は受信側からパルス信号ＰＤａｔａが有効な信号として送信されたかを知らせるためのアクナリジ信号（acknowledge signal）が受信されたかを判別するようになる。万一、受信側のプロセッサー５４０が判別する時間が経過した後、受信されるアクナリジ信号（acknowlege signal）がな い場合、データ送信回路１００はパルス信号ＰＤａｔａがエラー処理されたと判断してパルス発生段階Ｓ４を再遂行するによりエラーが発生されたパルス信号ＰＤａｔａに対した再伝送動作が遂行される。
【００７６】
このように、データ送信回路１００の送信方法によると、送信するデータを一つの単位パルス信号Ｕｄの合成された信号ＳＵｄで表現される単一パルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”に変換して送信することができる。このような送信方法は従来データ伝送方法で発生されたＥＭＩ放射を減少させることができる。
【００７７】
図１０は本発明の好ましい実施形態による受信方法を示す流れ図である。本発明による受信方法について参照図面を用いて以下に説明する。図９で説明したように、データ送信回路１００で送信データＴＤをパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”に変換して送信するようになると、データ受信回路１２０はパルス信号ＰＤａｔａ及びその相補信号“ＰＤａｔａのバー”を受信して本来のデータに復元するようになる。便宜上、データ受信回路１２０の第１デコーダ４２０に関連された動作が以後説明されるが、第２デコーダ４２０ａも同一な過程で遂行されることができることはよく知られているので、それに対する説明は省略する。
【００７８】
まず、段階Ｓ１１は第１データ伝送端子Ｔ３を通じてデータ伝送開始を知らせる信号、すなわち、データ０を表現するデュレーションを持つ第１パルスＤ０（単位パルス信号Ｕｄのデュレーションと同一であったり、相違させたりすることができる）が検出されるかの可否を判別するようになる。言い換えれば、第１データ伝送端子Ｔ３のデータラインＤＬがデータ伝送のない時のレベル（例えば、ハイレベル）でデータ伝送のある時のレベル（例えば、ローレベル）に遷移されるかを検出されるようになる。データ伝送開始を知らせる信号が検出されると、次の段階Ｓ１２でパルス信号ＰＤａｔａが受信される。このような一連の段階Ｓ１１及びＳ１２は第１デコーダ４２０の分周器４８０及びカウンター５００により遂行される。便宜上、これに対する動作説明は図６のそれを参照されたい。カウンター５００はデータラインＤＬのレベルがハイレベルからローレベルに遷移される時、すなわち、パルス信号ＰＤａｔａが伝送される時、初期化され、分周器４８０から供給される分周されたクロック信号ＤＣＬＫ２に応答して次第にカウント動作を始める。
【００７９】
そして、以後の段階Ｓ１３で伝送終了情報が受信されたかの可否が検出される。すなわち、データラインＤＬのレベルがローレベルからハイレベルに遷移されたかを検出するようになる。伝送終了情報が受信されなかった場合、続いてパルス信号ＰＤａｔａを受信するようになる。これと反対に、伝送終了情報が受信されると、受信されたパルス信号ＰＤａｔａに対応されるデータの値ＲＤ１を計算するようになる。このような一連の段階Ｓ１３及びＳ１４も分周器４８０及びカウンター５００で遂行される。すなわち、パルス信号ＰＤａｔａがローレベルからハイレベルに遷移される時、カウンター５００は非活性化される。そして、最終的にカウントされた値はレジスター５２０に貯蔵される。これで、受信されたパルス信号ＰＤａｔａの幅に対応されるデータの値が計算される。それに、説明されたように、このような一連の動作はパルス信号ＰＤａｔａの相補的な信号“ＰＤａｔａのバー”を受信する場合にも同一に遂行され、その結果として相補信号“ＰＤａｔａのバー”の幅に対応されるデータの値ＲＤ２が第２デコーダ４２０ａで計算される。
【００８０】
以後、続く段階Ｓ１５でパルス信号ＰＤａｔａの幅と相補信号“ＰＤａｔａのバー”の幅が同一であるかを判別するようになる。二つの信号ＰＤａｔａ及び“ＰＤａｔａのバー”の幅、すなわち、対応されるデータの値ＲＤ１及びＲＤ２が一致する場合、それらうちの一つのデータの値から第１パルス幅Ｄ０を除くことにより本来伝送しようとするデータを再生するようになる。そして、伝送されたパルス信号が有効な信号として受信されたことを知らせるためのアクナリジ信号（acknowledge signal）を発生してデータラインＤＬ及び“ＤＬのバー”のうちの一つを通じてデータ送信回路１００に伝送するようになる。これで、データ送信回路１００のプロセッサー２２０はアクナリジ信号（acknowledge signal）を感知して次のデータ伝送のための準備を遂行するようになる。反面、二つの信号ＰＤａｔａ及び“ＰＤａｔａのバー”の幅、すなわち、対応されるデータの値ＲＤ１及びＲＤ２が一致しない場合、受信されたパルス信号ＰＤａｔａはエラー処理されるので、アクナリジ信号を発生しないようになる。これで、データ送信回路１００のプロセッサー２２０はアクナリジ信号（acknowledge signal）が受信されなかったので、データに対して再伝送する。このような一連の動作はデータ受信回路１２０のプロセッサー５４０により遂行される。
【００８１】
このような方法により、データ送信回路１００は伝送するためのデータを第１パルス幅Ｄ０と第２パルス幅ＳＵｄに変換した単一のパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”をデータ受信回路１２０に伝送することができる。そして、データ受信回路１２０はパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”を受信してデータを復元するようになる。結局、単一のパルス信号ＰＤａｔａにデータを送受信するにより、従来のデータ伝送する時、クロック及びデータの遷移により発生されるＥＭＩ放射を減少させることができる。そして、データ受信回路１２０は信号ＰＤａｔａ及び“ＰＤａｔａのバー”の幅を簡単に比較してエラー可否を検出するにより、従来のデータ送受信方法に比べてエラー検出が容易である。このように、容易なエラー検出を遂行するためのハードウェア構成が簡単であるので、データ送受信回路は、それが集積回路で具現される時、高集積されることができる。
【００８２】
既に、説明された図１のデータ送受信回路はデータ送信回路１００とデータ受信回路１２０で構成されたが、この分野の通常的な知識を習得した人々に知られているように、データ送受信回路は送信用、受信用、そして送受信兼用で区分されることができる。理解に役に立つために、図１のデータ送受信回路が送信用と受信用として各々図示された。しかし、本発明の技術的思想や概念は送受信兼用にも適用されることができるし、そして、それらが一つのチップ（on chip）で 集積され、データ送受信用インターフェース（interface）として利用されるこ とができるのはこの分野の通常的な知識を習得した人々に自明である。
【００８３】
【発明の効果】
上述したように、本発明によるデータ送受信用集積回路及びそれの方法は、データを単一のパルス信号ＰＤａｔａ及びその相補的な信号“ＰＤａｔａのバー”に送受信するにより、データ伝送する時、発生されるＥＭＩ放射を減少させることができるし、また、送受信されるデータのエラー検出が容易な利点を持っている。それに、本発明によると、高集積できるデータ送受信回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明によるデータ送受信回路の接続関係を示すブロック図である。
【図２】  本発明による伝送データを表示するパルス信号及びその相補的な信号の波形を示す波形図である。
【図３】  図１のデータライン（ＤＬ）を通じて伝送されるパルス信号の構成を示す図面である。
【図４】  本発明の好ましい実施形態による各データを表示するパルス信号の長さを示す図面である。
【図５】  本発明の好ましい実施形態によるデータ送信回路の構成を示すブロック図である。
【図６】  本発明の好ましい実施形態によるデータ受信回路の構成を示すブロック図である。
【図７】  図５のデータ送信回路から出力されるパルス信号及びその相補信号の波形を示す図面である。
【図８】  図６のデータ受信回路の入力信号の波形と入力されたパルス信号にエラー処理されなかった時、発生されるアクナリジ信号を示す図面である。
【図９】  本発明の好ましい実施形態による送信方法を示す流れ図である。
【図１０】本発明の好ましい実施形態による受信方法を示す流れ図である。
【符号の説明】
１００  データ送信回路
１２０  データ受信回路
１４０，４４０  データ処理部
１６０  エンコーダ
１８０  バッファー
２００，４６０  クロック発生器
２２０，５４０  プロセッサー
２４０，５６０  メモリ
２６０  制御信号発生器
２８０  パルス発生器
３００，４８０  分周器
３２０  スイッチ
３４０，５００  カウンター
３６０，５２０  レジスター
３８０  比較器
４００  スイッチ非活性化部
４２０，４２０ａ  デコーダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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