(57)【特許請求の範囲】
【請求項１】
ＩｎＰ半導体からなる半導体基板主面の表面領域に電流を注入するＩｎＧａＡｓ或いはＩｎＧａＡｓＰを含む半導体からなる複数のストライプ状の活性層を形成する工程と、
前記半導体基板主面を塩酸系エッチャントにより選択的にウエットエッチングを行って前記活性層間に前記半導体基板主面からの深さｄと幅２ｗの比（ｄ／２ｗ）が１．０以上であるガイド溝を形成し、また前記活性層の両側にあって、隣接する前記ガイド溝の間に１対の溝部を形成する工程と、
前記半導体基板をその前記主面と対向する裏面から治具を押し当て劈開して共振面を形成し、さらに前記ガイド溝をガイドとして前記半導体基板をその主面から劈開し、前記半導体基板を共振面、活性層及びこの活性層の両側に１対の溝部を形成した複数の半導体レーザ素子に分離する工程とを備え、
前記溝部の前記半導体基板主面からの深さＤBHと幅ＷBHの比（ＤBH／ＷBH）が前記ガイド溝の深さｄと幅２ｗの比（ｄ／２ｗ）より小さくし（ＤBH／ＷBH＜ｄ／２ｗ）、前記半導体基板の主面を構成する結晶面が（１００）面であり、前記半導体基板の側面を構成する結晶面が（０１１）面であり、且つ前記ガイド溝の底面を構成する結晶面が（１１１）面又は（１ /１ /１）面であることを特徴とする半導体レーザ素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、とくに素子化が容易な半導体レーザ素子の構造及び製造方法、この半導体レーザ素子を組み込んだ通信用などに用いるレーザダイオードモジュールに関するものである。
【０００２】
【従来の技術】
半導体レーザ素子がダイオードやトランジスタ、ＩＣなど他の半導体素子と大きく異なる点は素子端面を共振器として利用することである。例えば、ファブリー・ペロー（Ｆａｂｒｙ・Ｐｅｒｏｔ）レーザは、半導体と空気との屈折率差を利用した半導体鏡面が使われ、接合面に垂直な相対する１組の劈開面を共振器として構成している。この様な劈開面を製作するために、結晶成長、電極プロセスを行ったウェーハをバー状に加工し、その後、個々の素子に分離する方法が採用されている。
【０００３】
図１４乃至図１６に従来技術による半導体レーザ素子の素子化の工程を示す。まず、ＩｎＰ半導体から構成されたウェーハにスクライバなどでウェーハ端に傷１７を入れる（図１４）。次に、くさび形状の治具の頂点にウェーハ端の傷を合わせウェーハ両端に力を加え、バー状に劈開する（図１５（ａ））。その後、半導体レーザバー１９に素子幅の間隔で再びスクライバでけがき線を刻み（図１５（ｂ））、半導体レーザバー劈開の時と同様にくさび形状の治具１８を使って、個々の素子に劈開し（図１６（ａ））、素子化し、ストライプ状の活性層を備えたＬＤチップ２４を完成する（図１６（ｂ））。ウェーハからチップを形成するには、その他ウェーハ又は半導体レーザバーを固定し、カミソリ刃を上下させる機械を用いる方法などがある。これらは、今井ら編著の「化合物半導体デバイスII」工業調査会発行（１９８５年版）、ｐ２０１〜ｐ２０２又は特公昭５７−５０５１号公報などに報告されている。
【０００４】
また、半導体レーザ素子を分離する場所に溝を形成し、スクライバで傷を入れるときのガイドとして利用する方法がある。
図１７に埋め込み層分離溝及び素子分離溝を有する半導体レーザバーを示す。ウェーハからカットされた半導体レーザバー１９は、素子容量を削減するためにストライプ状活性層２の両側に形成された埋め込み層分離溝（溝部）１００及びチップに傷を入れるためのガイドとなる素子分離溝（ガイド溝）１０１を備えている。その素子分離溝１０１に沿って、スクライバで傷１０２を入れ、その後、図１５に示すようなくさび形状の治具１８を使って個々の半導体レーザ素子に劈開する。
【０００５】
【発明が解決しようとする課題】
ウェーハから半導体レーザ素子を形成する従来の技術には、次のような問題点があった。（１）  ウェーハをバー状に加工した後、個々の半導体レーザ素子に分離する際、素子の数だけの傷をスクライバやカミソリなどで入れる必要があり工程に多大な時間がかかる。（２）  スクライバやカミソリ等で傷を入れるので素子の外観が悪くなり、また、傷を入れるときに発生するウェーハの切り屑が素子の接合面に付着し、リーク電流が多くなってしまう。これらが原因で製造工程の歩留りが悪くなる。（３）  図１７に示したようなメサ型の半導体レーザ素子の場合、バー状に加工したあと、個々の素子に分離する際、埋め込み層を分離するための溝（溝部）で割れてしまうことがあり、これが１枚のウェーハから取れる素子の数が少なくなる原因であった。
【０００６】
また、個々の半導体レーザ素子の状態のときに溝部によって破損する可能性があった。（４）  メサ型の半導体レーザ素子を複数個アレイにして使用する場合はガイド溝が素子間を繋いでいるが、このときもガイド溝によって破損する可能性があった。さらに（５）  この半導体レーザ素子を組み込んだ通信用などのレーザダイオード（ＬＤ）モジュールに組み込む場合において、ガイド溝に沿って劈開した半導体レーザ素子がガイド溝通りに正確に劈開されないことがあり、この場合レーザ光を光ファイバーに正確に位置合わせすることが困難であった。
本発明は、このような事情によりなされたものであり、劈開が正確に行うことができ工程歩留まりの高い、機械的な強度の高い半導体装置及び半導体レーザ素子の製造方法を提供し、組み込みが容易なレーザダイオードモジュールを提供することを目的にしている。
【０００７】
【課題を解決するための手段】
本発明は、半導体レーザ素子を構成する活性層毎に分離するためのガイド溝と前記活性層の両側には１対の溝部が形成されており、前記ガイド溝の前記主面からの深さと幅の比が１．０以上であり、前記溝部の前記半導体基板の前記主面からの深さと幅の比は前記ガイド溝の深さと幅の比より小さいことを特徴としている。
【０００９】
本発明の半導体レーザ素子の製造方法は、ＩｎＰ半導体からなる半導体基板主面の表面領域に電流を注入するＩｎＧａＡｓあるいはＩｎＧａＡｓＰを含む半導体からなる複数のストライプ状の活性層を形成する工程と、前記半導体基板主面を塩酸系エッチャントにより選択的にウエットエッチングを行って前記活性層間に前記半導体基板主面からの深さｄと幅２ｗの比（ｄ／２ｗ）が１．０以上であるガイド溝を形成し、また前記活性層の両側にあって、隣接する前記ガイド溝の間に１対の溝部を形成する工程と、前記半導体基板をその前記主面と対向する裏面から治具を押し当て劈開して共振面を形成し、さらに前記ガイド溝をガイドとして前記半導体基板をその主面から劈開し、前記半導体基板を共振面、活性層及びこの活性層の両側に１対の溝部を形成した複数の半導体レーザ素子に分離する工程とを備え、前記溝部の前記半導体基板主面からの深さＤBHと幅ＷBHの比（ＤBH／ＷBH）が前記ガイド溝の深さｄと幅２ｗの比（ｄ／２ｗ）より小さく（ＤBH／ＷBH＜ｄ／２ｗ）、前記半導体基板の主面を構成する結晶面が（１００）面であり前記半導体基板の側面を構成する結晶面が（０１１）面であり、且つ前記ガイド溝の底面を構成する結晶面が（１１１）面又は（１ /１ /１）面であることを特徴としている。
【００１１】
【作用】
ウェーハをバー状に加工した後、個々の素子に分離する際、素子の数だけの傷をスクライバやカミソリ等で入れる必要がなく、工程を大幅に短縮することができる。また、傷を入れるときに発生するウェーハの切り屑が、素子の接合面に付着し、リーク電流が多くなることもなく、歩留まりが高くなる。さらに、高速変調するために埋め込み層に分離溝（溝部）を形成したような構造であっても、この溝部で素子が割れてしまうことがなく、１枚のウェーハから取れる素子の数が少なくなることもなくなる。また、溝部やガイド溝が存在しても半導体レーザ素子やレーザダイオードモジュールがそれらの部分から破損することも少なく、光ファイバーとレーザ光との位置合わせも容易になる。
【００１２】
【実施例】
以下、図１乃至図１１を参照して本発明の実施例を説明する。
図１乃至図５及び図８乃至図９は半導体装置の製造工程断面図、図６乃至図７は半導体装置の製造工程斜視図、図１０は半導体レーザ素子の斜視図、図１１はキャリアにマウントした半導体レーザ素子の平面図及び断面図である。
（１）  プロセス工程
図１に半導体レーザ素子が形成されたウェーハ状半導体基板の断面図を示す。この半導体基板は、（１００）面を主面とするｎ−ＩｎＰ基板１を用いる。ＩｎＰ基板１上にはストライプ状のＩｎＧａＡｓＰ活性層２、ｐ−ＩｎＰクラッド層３、ＩｎＧａＡｓコンタクト層４、ｐ−ＩｎＰ埋め込み層５、ｎ−ＩｎＰ埋め込み層６が形成されている。図に示された活性層２の露出している面と、この面と対向している面は半導体レーザ素子の共振面を構成している。ストライプ状の活性層２は＜０１ /１＞方向（ここで、＜０１ /１＞方向などの「 /」は、１の上に付すバー（−）を意味している。以下の記載も同じである。）に形成する（図１）。このウェーハ全面にＣＶＤ法によりＳｉＯ2 膜７を堆積する。
【００１３】
次に、フォトリソグラフィ技術により、埋め込み層分離溝（溝部）形成用窓８（幅２０μｍ）と素子分離溝（ガイド溝）形成用窓９（幅８μｍ）を形成するようにＳｉＯ2 膜７を選択的にエッチングする（図２）。次に、ＳｉＯ2 膜７をマスクとして、硫酸系エッチング液でｐ−ＩｎＧａＡｓコンタクト層４をエッチングする。次に、ｐ−ＩｎＧａＡｓコンタクト層４をマスクとして埋め込み層分離溝１０及び素子分離溝１１を同時に塩酸系エッチング液でエッチング形成する。この時、深さが１０μｍになるようにエッチング時間を調整する（図３）。ここで、素子分離溝１１の深さｄと溝幅２ｗ（ｗは素子分離後の切り欠き幅に相当する。ウェーハ状半導体基板では溝幅なので２ｗとなる。）の比（ｄ／２ｗ）に比較して埋め込み層分離溝１０の深さＤBHと溝幅ＷBHの比（ＤBH／ＷBH）が小さくなるようにする。埋め込み層分離溝１０と素子分離溝１１は、同じ半導体基板１に同じエッチング方法で形成されるので、通常は、同じ半導体基板主面から深さを有している（ＤBH＝ｄ）である。
【００１４】
前記の例では、埋め込み層分離溝１０のＤBH／ＷBH＝０．５であり、素子分離溝のｄ／２ｗ＝１．２５である。５×（ＤBH／ＷBH）≧ｄ／２ｗ＞ＤBH／ＷBHの条件は、製造工程の上からもウェーハの機械的強度からも好ましい。また塩酸系エッチャントの面方位依存性により、溝底面は（１１１）面又は（１ /１ /１）面となり、矢じり形状となる。即ちこのエッチングは、これらの面を常に露出しながらＩｎＰ基板中を進行していく。
次に、残っているＳｉＯ2 膜７を除去してから再度全面にＳｉＯ2 膜１２を形成し、フォトリソグラフィ技術によって活性層２上部のＳｉＯ2 膜１２に電流注入のための窓１３を形成し、リフトオフ法によってＡｕＺｕ電極１４を蒸着し、合金化する（図４）。次に再び、フォトリソグラフィー技術とリフトオフ法によってオーバーコート電極Ｔｉ／Ｐｔ／Ａｕ１５を形成し、次に、裏面を研磨した後、ｎ側電極として真空蒸着法によってＡｕＧｅ／Ｎｉ／Ａｕ電極１６を形成する（図５）。ウェーハ状の半導体基板１の主面には、活性層２、活性層２の両側に形成された埋め込み層分離溝１０および素子分離溝１１が繰り返し形成されている。
【００１５】
（２）  バー劈開工程
このようにして完成されたウェーハ１の端に、スクライバで間隔３００μｍ、長さ６００μｍの傷１７を並列して形成する。スクライブ傷１７は活性層２及び素子分離溝１１に対して垂直になるような方向に形成する（図６）。次に、くさび形状の治具１８の頂点にウェーハ１の傷１７の位置を合わせ、ウェーハ１の両端に力を加え劈開し、半導体レーザバー１９を得る（図７）。
（３）  チップ劈開工程
その後、粘着性を有し熱で伸縮するシート２０と透明フィルム２１の間に半導体レーザバー１９を挟み、あらかじめプロセスで形成された素子分離溝１１に沿って半導体レーザバーの裏面からくさび形状の治具１８をあて、個々の半導体レーザ素子に劈開する（図８）。この時、（ａ）素子分離溝のアスペクト比が埋め込み層分離溝のアスペクト比より大きく、素子分離溝への応力集中度が大きい、（ｂ）素子分離溝の形状が矢じり状であり、Ｕ字状の埋め込み層分離溝に比べて溝底部への応力集中度が大きいという２つの理由により、選択的に素子分離溝でチップ劈開されるため、従来技術のように埋め込み層分離溝でチップ劈開されることがない。したがって、１枚のウェーハから分離形成される素子の数を増やすことができる。
【００１６】
（４）  チップ分離工程
次に、透明フィルム２１を剥がし、粘着シート２０に固定された状態の半導体レーザバー１９を加熱機構の付いたリフター２２上に固定する（図９（ａ））。次に、リフターに内蔵したヒーターで熱を加えながら、リフターを上昇させ、粘着シートを伸長させる（図９（ｂ））。すると、ＬＤチップ２４が個々に分離される。次にこのＬＤチップを自動ピック＆プレース装置によって、ＬＤチップトレイに収納させる。
図１０に、以上のようにして形成されたＬＤチップの斜視図を示す。ＬＤチップ２４は素子分離溝１１を境界に個々に分離されるので、素子分離溝１１は切り欠き２５となる。すなわちＬＤチップ２４にはそのストライプ状の活性層２とは左右対称に切り欠き２５が形成される。切り欠き２５の底面の結晶面方位は、ＬＤチップ端面の（０１ /１）面に向かって左側が（１ /１ /１）面、右側が（１１１）面となる。
【００１７】
半導体レーザ素子は、ｎ−ＩｎＰ基板１に形成されている。ＩｎＰ基板１主面の表面領域には、ストライプ状のＩｎＧａＡｓＰ活性層２が埋め込まれている。活性層２の上にはｐ−ＩｎＰクラッド層３が形成されており、その上にさらにＩｎＧａＡｓコンタクト層４を介して合金化されたＡｕＺｎ電極１４が形成されている。  活性層２の両側には、半導体基板１の上にｐ−ＩｎＰ埋め込み層５、ｎ−ＩｎＰ埋め込み層６が形成されている。この積層された層は、これらを流れる電流を阻止する電流ブロック層として用いられる。図の手前に露出している活性層２の面と、この面と対向している面は半導体レーザ素子の共振面を構成している。ストライプ状の活性層２は＜０１ /１＞方向に形成されている。また、この積層された埋め込み層５、６に素子容量を削減するための埋め込み層分離溝（溝部）１０が形成されている。コンタクト層４、埋め込み層分離溝１０の内表面、ＡｕＺｎ電極１４、切り欠き２５は、ＳｉＯ2 絶縁膜１２によって被覆されている。ここで、切り欠き２５の深さと溝幅の２倍の比に比較して埋め込み層分離溝１０の深さと溝幅の比が小さいようにする。ＡｕＺｎ電極１４の上にこの電極と電気的に接続されたオーバーコート電極（Ｔｉ／Ｐｔ／Ａｕ）１５が形成されている。オーバーコート電極１５は、埋め込み層分離溝１０の一方に延在し、さらに切り欠き２５近傍に延びている。半導体基板１の裏面にはｎ側電極としてＡｕＧｅ／Ｎｉ／Ａｕ電極１６が形成されている。
【００１８】
（５）  マウント、ワイヤボンディング工程
以上のようにして製造されたＬＤチップ２４は、チップキャリア２６に搭載される。チップキャリア２６上にはヒートシンク２７がマウントされ、ＬＤチップ２４は、ヒートシンク２７上にＡｕＳｎ半田でダイボンディングされる。次に、ＬＤチップ２４上のオーバーコート電極とチップキャリア２６のアノード２８間及びＬＤチップ２４のｎ側電極と電気的に接続されたヒートシンク２７とチップキャリアのカソード２９間とをボンディングワイヤ３１で接続し、半導体レーザ装置を完成する。完成した半導体レーザ装置を図１１に示す。カソード２９は、セラミックベース３２の上に形成されており、セラミックベース３２はチップキャリア２６の上に取り付けられている。
【００１９】
次に、図１２を参照して、ＬＤチップを取り付けたＬＤモジュールについて説明する。図は、ＬＤモジュールの断面図である。
半導体レーザ素子をレーザ光を発光する通信用などのＬＤモジュールに組み込む場合において、ガイド溝に沿って正確に劈開することができるので、半導体レーザ素子から出射されるレーザ光は、ＬＤモジュールの光ファイバーに正確に位置合わせできるので、光ファイバー３９のＬＤチップ２４の位置合わせ及び溶接が容易になった。ＬＤチップ２４は、Ｃｕなどの円環状のヒートシンク２７に固定され、ヒートシンク２７には、ＬＤチップ２４を覆うようにコードホルダ（ＰＶＣ）３３が取り付けられている。ヒートシンク２７の内部には、フォトダイオード３４が取り付けられたヘッダ３５が固着されている。ヘッダ３５には、フォトダイオード３４に電気信号を入力するリード３６が取り付けられている。
【００２０】
リード３６はフォトダイオード３４の電極（図示せず）に電気的に接続されている。ヒートシンク２７にはレンズ（サファイア）３７を保持するレンズホルダー３８も取り付けられている。レンズホルダー３８には、光ファイバー３９を保持する支持体が取り付けられて光ファイバー３９の１端部がレンズ３７に対向するように配置されている。光ファイバー３９には保護膜が被覆されていてファイバーコード４０を構成している。電気信号がリード３６を通してＬＤチップ２４に入力されると、ＬＤチップ２４から光が発光される。発光された光はレンズ３７を通って、前記光ファイバー３９の一端に入力し、光信号として光ファイバーから出射される。
【００２１】
次に、図１３を参照して第２の実施例を説明する。
図は、半導体レーザ素子の斜視図である。ウェーハ状の半導体基板は、複数のガイド溝１１の間に複数の活性層ストライプを作り込むことにより半導体レーザアレイを実現できる。実際は、両端のガイド溝１１は、点線で示すようにその中心から劈開し、素子の両端は切り欠き形状で使用するが、分かりやすく説明するためにこの部分を劈開しないで残しておく。素子アレイは、素子数は必要に応じて適宜決められる。この実施例では２つの素子を使用している。計算機間、或いはボード間を高速で接続するために必要な光インターコネクト技術に用いる光パラレルリンク用半導体レーザ素子アレイなどに使用されており、ｐ側電極は共通にし、ｎ側電極は各素子ごとに独立して配置される。
【００２２】
この素子アレイは、半導体基板１に形成された左側のガイド溝（素子分離溝）１１と右側のガイド溝１１との間に素子領域が構成されている。実際の素子アレイは、この左右のガイド溝１１は、劈開されていて図１０に示す切り欠き２５になっている。この図の素子構造は図１０の素子と同じなので、活性層２の周辺の細部の説明は省略し、また、コンタクト層と直接接触している電極も記載を省略する。半導体基板１の主面には、２本のガイド溝１１とこのガイド溝１１間ごとに２つのＩｎＧａＡｓＰ活性層２が埋め込み配置されている。各活性層２の両側には、埋込み層を切断するための分離溝（溝部）が活性層２と平行に形成されている。このようなガイド溝の存在によって半導体装置の機械的強度を向上させることができる。ガイド溝で確実に素子分離することができ、所望の幅の半導体レーザアレイ素子を作成する。歩留まりで大幅に向上させることができる。
【００２３】
【発明の効果】
以上のように本発明は、、（１）  プロセスで形成したガイド溝を利用してチップ劈開をするためチップ劈開時のスクライブ工程を省略することができ、大幅な工数削減となる。（２）  個々のチップに直接スクライバやカミソリで接触することがないため、チップの外観を極めて綺麗にすることができ、外観不良を大幅に減らすことができる。  （３）チップ劈開工程でスクライバやカミソリで傷を入れることがないため、ウェーハの切り屑が素子の接合面に付着し、リーク電流が大きくなったり、信頼性が損なわれることがない。（４）  埋め込み層分離溝（溝部）より素子分離溝（ガイド溝）に大きな応力集中が起こるように、溝アスペクト比、溝形状を制御しているため、埋め込み層分離溝で素子が割れることがなくなり、１枚のウェーハから取れる素子数を増やすことができるとともに、半導体レーザ素子アレイなどの製品の機械的な強度が向上する。（５）  素子分離溝と埋め込み層分離溝は、プロセスで同時に形成するために、本発明による機能を追加するための新たなプロセスは必要なく、従来通りの工程で実施可能である。また、基板の面方位依存性を利用しているため、セルフアラインで形状を制御することができ、容易に最大の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造工程断面図。
【図２】本発明の第１の実施例の半導体装置の製造工程断面図。
【図３】本発明の第１の実施例の半導体装置の製造工程断面図。
【図４】本発明の第１の実施例の半導体装置の製造工程断面図。
【図５】本発明の第１の実施例の半導体装置の製造工程断面図。
【図６】本発明の第１の実施例の半導体装置の製造工程斜視図。
【図７】本発明の第１の実施例の半導体装置の製造工程斜視図。
【図８】本発明の第１の実施例の半導体装置の製造工程断面図。
【図９】本発明の第１の実施例の半導体装置の製造工程断面図。
【図１０】本発明の第１の実施例により形成された半導体レーザ素子の斜視図。
【図１１】本発明のキャリアにマウントした半導体レーザ素子の平面図及び断面図。
【図１２】本発明のＬＤチップを組み込んだＬＤモジュールの断面図。
【図１３】本発明の第２の実施例の半導体レーザ素子の斜視図。
【図１４】従来技術による半導体レーザバー劈開、チップ劈開工程の説明図。
【図１５】従来技術による半導体レーザバー劈開、チップ劈開工程の説明図。
【図１６】従来技術による半導体レーザバー劈開、チップ劈開工程の説明図。
【図１７】従来技術による半導体レーザバーの斜視図。
【符号の説明】
１・・・半導体基板、  ２・・・活性層、  ３・・・ｐ−ＩｎＰクラッド層、
４・・・ｐ−ＩｎＧａＡｓコンタクト層、  ５・・・ｐ−ＩｎＰ埋込み層、
６・・・ｎ−ＩｎＰ埋込み層、  ７、１２・・・ＳｉＯ2 絶縁膜、
８・・・埋め込み層分離溝用窓、  ９・・・素子分離溝用窓、
１０・・・埋め込み層分離溝（溝部）、
１１・・・素子分離溝（ガイド溝）、  １３電流注入用窓、
１４・・・ｐ側電極（ＡｕＺｎ合金層）、
１５・・・オーバーコートＴｉ／Ｐｔ／Ａｕ層、
１６・・・ｎ側電極（ＡｕＧｅ／Ｎｉ／Ａｕ層）、  １７・・・傷、
１８・・・くさび形状の治具、  １９・・・半導体レーザバー、
２０・・・粘着シート、  ２１・・・透明フィルム、  ２２・・・リフター、
２３・・・ヒータ、  ２４・・・ＬＤチップ、  ２５・・・切り欠き、
２６・・・チップキャリア、  ２７・・・ヒートシンク、
２８・・・アノード、  ２９・・・カソード、  ３０・・・カソードリード、
３１・・・ボンディングワイヤ、  ３２・・・セラミックベース、
３３・・・コードホルダー、  ３４・・・フォトダイオード、
３５・・・ヘッダ、  ３６・・・リード、  ３７・・・レンズ、
３８・・・レンズホルダー、  ３９・・・光ファイバー、
４０・・・ファイバーコード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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