(57)【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイと、
このメモリセルアレイのメモリセル選択を行うデコード回路と、
前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ回路と、
データの書き込み及び消去に応じて昇圧された駆動電圧を発生する駆動電圧発生回路と、
この駆動電圧発生回路から発生される駆動電圧により駆動される信号線の電位を検出することにより、前記メモリセルアレイの不良メモリセルが含まれるブロックを検出して一時記憶する不良ブロック検出回路と、
前記メモリセルアレイの消去単位での一括消去又は書き込み単位での一括書き込みを制御し、前記不良ブロック検出回路の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する制御回路とを有し、
前記デコード回路は、前記メモリセルアレイのワード線を選択駆動するロウデコーダと、ビット線を選択するカラムデコーダを有し、前記制御回路から発生される不良メモリセルへの駆動電圧供給の停止を制御する制御信号は、前記ロウデコーダ内のラッチ回路に保持される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不良ブロック検出回路は、前記制御回路による一括書き込み又は一括消去の制御シーケンスの初期に活性化されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、一括書き込み又は一括消去の制御シーケンスの初期にアドレスインクリメント制御信号を発生して、前記不良ブロック検出回路の検出出力に基づき不良メモリセルへの駆動電圧供給を停止させる制御データを前記デコード回路内に記憶させる制御を行う
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記ロウデコーダは、前記メモリセルアレイのブロックを選択するロウメインデコーダと、このロウメインデコーダの出力により制御されて前記駆動電圧発生回路から発生される駆動電圧を選択されたブロック内のワード線に転送するロウサブデコーダとを有し、
前記不良ブロック検出回路は、前記駆動電圧発生回路から発生される駆動電圧が各ブロック毎の前記ロウサブデコーダに分配される前の信号線の電位変化を検出して一時保持する電位検出回路を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記ロウデコーダは、前記メモリセルアレイのブロックを選択するロウメインデコーダと、このロウメインデコーダの出力により制御されて前記駆動電圧発生回路から発生される駆動電圧を選択されたブロック内のワード線に転送するロウサブデコーダとを有し、
前記不良ブロック検出回路は、前記メモリセルアレイの各ブロック毎に設けられた前記ロウサブデコーダ内に設けられて各ブロック内のワード線の電位変化を検出する電位検出回路を有し、
この電位検出回路の検出出力は各ブロック毎に設けられたロウメインデコーダ内のラッチ回路に保持される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記不良ブロック検出回路は、前記メモリセルアレイの各ブロック毎に前記ロウデコーダと反対側に配置されて各ブロックのワード線の電位検出を行う電位検出回路を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に係り、特に電気的消去及び書き込み可能なＥＥＰＲＯＭフラッシュメモリにおいてチップ一括の書き込み消去試験を行なう場合に有効なテスト技術に関する。
【０００２】
【従来の技術】
現在、不揮発性半導体記憶装置として、電気的に書き込み／消去が可能なＥＥＰＲＯＭフラッシュメモリが一般的に使用されている。このフラッシュメモリのメモリセルとしては、スタックトゲートタイプのメモリセルが実用化されている。メモリセルは半導体基板上に９ｎｍ程度のトンネル酸化膜を介して形成されたポリシリコン材料からなるフローティングゲートと、このフローティングゲート上にゲート間絶縁膜を介して形成されたポリシリコン材料からなるコントロールゲートを備えて構成される。
【０００３】
ＥＥＰＲＯＭフラッシュメモリとしては、メモリセルをビット線に対して並列に複数個接続したＮＯＲ型、その変形であるＡＮＤ型やＤＩＮＯＲ型、更に複数のメモリセルを直列に接続した基本ユニットを用いるＮＡＮＤ型等が開発されている。なかでも、ＮＡＮＤ型フラッシュメモリは高密度集積化ができるため、注目されている。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて、メモリセルに不良がないかどうかを試験するために、全てのメモリセルに一括して書き込み及び消去を行う試験方式が用いられる。一括書き込み試験は、全てのコントロールゲート線に書き込み高電圧ＶＰＰＷを供給し、セルアレイ領域のｐ型ウェルに接地（Ｖｓｓ）電圧を供給することにより、全てのメモリセルのフローティングゲートに電子を注入してしきいを高く設定する試験である。この一括書き込み試験時には、ロウアドレスがマルチ選択されるようにロウアドレスのプリデコーダ回路を構成し、更に１６ＮＡＮＤの場合であれば、１６個のグローバルコントロール線電圧供給回路が全てＶＰＰＷを供給するように回路を構成すれば実現できる。
【０００５】
また一括消去試験は、全てのメモリセルのコントロールゲート線にＶｓｓを供給し、セルアレイのｐ型ウェルに消去高電圧ＶＰＰＥを供給することにより、全てのメモリセルのフローティングゲートから電子を引き抜いてしきい値を低く設定する試験である。このため書き込みと同様に一括消去試験時にはロウアドレスがマルチ選択されるように、ロウアドレスのプリデコーダ回路を構成し、さらに全てのブロックを選択状態として消去動作を行なえば実現できる。
【０００６】
しかしながら、上述した一括書き込み試験や一括消去試験を行う場合、メモリセルに欠陥があると昇圧回路から供給される高電圧がリークし、昇圧回路の出力電圧が低下する問題を引き起こす。図１８（ａ）（ｂ）は、ＮＡＮＤ型メモリセルでの欠陥の様子を断面図と等価回路図で示している。図１８の▲１▼から▲６▼は、実際の製造過程で生じる可能性のある欠陥である。▲１▼は、金属配線であるビット線ＢＬとポリシリコン材料のセレクトゲート線ＳＧＤがゴミ等により電気的に短絡した場合の不良モデルを示している。▲２▼と▲５▼はセレクトゲートＳＧのゲート酸化膜が破壊して、セレクトゲート線ＳＧＤ又はＳＧＳと基板が電気的に短絡した場合の不良モデルを示しており、▲３▼はビット線ＢＬとポリシリコン材料のコントロールゲート線ＣＧがゴミ等により電気的に短絡した場合の不良モデルを示している。また▲４▼はメモリセルのコントロールゲートＣＧとフローティングゲートＦＧ間および、フローティングゲートＦＧと基板間の薄い酸化膜が破壊し、電気的にコントロールゲートＣＧと基板が短絡した場合の不良モデルを示している。▲６▼はソース側のセレクトゲート線ＳＧＳとソース拡散層線がゴミ等により電気的に短絡した場合の不良モデルを示している。
【０００７】
これらのうち、▲４▼のコントロールゲートＣＧと基板間の短絡は、コントロールゲートＣＧとフローティングゲートＦＧ間のゲート間絶縁膜（通常、ＯＮＯ膜）に欠陥があると発生する。製造段階で不良メモリセルのＯＮＯ膜に欠陥が存在し、このメモリセルのコントロールゲートＣＧとフローティングゲートＦＧが同電位になっている場合、書き込み試験時にこのメモリセルのトンネル酸化膜に酸化膜の耐圧以上の書き込み高電圧がかかるため、この不良メモリセルのトンネル酸化膜もすぐに破壊する。またあるメモリセルのトンネル酸化膜に欠陥があるためフローティングゲートＦＧと基板間が短絡している場合も、耐圧以上の高電圧がＯＮＯ膜にかかるためＯＮＯ膜はすぐに破壊する。
【０００８】
このような不良メモリセルが存在すると、一括書き込み試験時に、コントロールゲート線の昇圧電圧が基板にリークして昇圧電圧が低下する。このため不良メモリセルが接続されていない他の正常なコントロールゲート線電圧も所定のＶＰＰＷから低下してしまう。また、一括消去試験時には、ｐ型ウェルの昇圧電圧がコントロールゲート線にリークして昇圧電圧ＶＰＰＥが低下する問題が発生する。また▲３▼のようにコントロールゲート線とビット線が短絡している場合も、一括書き込み時と一括消去時にそれぞれ昇圧電圧ＶＰＰＷとＶＰＰＥが低下する問題を引き起こす。
【０００９】
このため従来は、欠陥メモリセルを冗長セルアレイにより置き換える作業を行なった後に初めて一括書き込み試験と一括消去試験を実行することができた。図１９は、従来のＮＡＮＤ型フラッシュメモリ等のウェハソート試験からアセンブリに至るまでのテスト作業のフローを示す。まず最初に不良メモリセルの番地を調べる為、ページ単位の書きこみとブロック単位の消去動作を行なう。この結果に基づき欠陥のあるメモリセルの不良番地をそれぞれのメモリチップの内部に記憶させる。たとえばポリシリコン材料で形成されるフューズ素子をレーザーで切断するフューズプログラミングにより不良アドレスを記憶させる手段がよく用いられる。
【００１０】
その後初期不良品をスクリーニングするため一括書き込み試験と一括消去試験を所定の回数行ない、書き込み／消去ストレスをメモリセルに加える。ストレス印加後に最期の書き込み／消去試験を実行し良品を選別する。メモリセルの酸化膜が書き込み／消去ストレスにより劣化し、一括書き込み／消去試験後に不良ビットが増加する場合このチップは不良品として破棄される。このため書き込み／消去試験で劣化が激しければ良品が取得できない事になりチップコストが上昇する問題がある。また破棄せず歩留まりを低下させないため、再度不良となった番地のフューズ素子をレーザーで切断する方法もある。しかしながらこのためには２度フューズ素子をレーザーで切断する必要があり、テスト時間が長くなりテストコストが高くなる問題があった。
【００１１】
【発明が解決しようとする課題】
以上のように従来のＮＡＮＤ型フラッシュメモリでは、一括書き込み又は一括消去の試験を行うためには、欠陥メモリセルに起因する印加高電圧の低下を防止する必要があり、そのためには不良メモリセルを冗長セルにより置換しなければならなかった。このことは、フラッシュメモリのコスト上昇をもたらす。
同様の問題は、ＮＡＮＤ型に限らず、他の形式のＥＥＰＲＯＭにもある。
【００１２】
この発明は、欠陥メモリセルを冗長セルアレイにより置き換えなくとも一括書き込みと一括消去試験を可能としたテスト機能を備えた不揮発性半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ回路と、データの書き込み及び消去に応じて昇圧された駆動電圧を発生する駆動電圧発生回路と、この駆動電圧発生回路から発生される駆動電圧により駆動される信号線の電位を検出することにより、前記メモリセルアレイの不良メモリセルが含まれるブロックを検出して一時記憶する不良ブロック検出回路と、前記メモリセルアレイの消去単位での一括消去又は書き込み単位での一括書き込みを制御し、前記不良ブロック検出回路の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する制御回路と、を有し、前記デコード回路は、前記メモリセルアレイのワード線を選択駆動するロウデコーダと、ビット線を選択するカラムデコーダを有し、前記制御回路から発生される不良メモリセルへの駆動電圧供給の停止を制御する制御信号は、前記ロウデコーダ内のラッチ回路に保持されることを特徴とする。
【００１４】
この発明によると、昇圧された書き込み電圧や消去電圧により駆動される信号線の電位を検出して、メモリセルアレイの不良メモリセルが含まれるブロックを検出して一時記憶する不良ブロック検出回路を備え、一括書き込み／消去のテストでは不良ブロック検出回路の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止す制御を行う。これにより、一括書き込み／消去テストにおいて駆動電圧の欠陥メモリセルに起因する電位低下が防止される。従って、不良メモリセルを冗長セルにより置換することなく、正常な駆動電圧による一括書き込み／消去のテストが可能になる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭフラッシュメモリのブロック構成を示している。図示のようにこのフラッシュメモリは、メモリセルアレイ１、このメモリセルアレイ１の読み出しデータをセンスし書き込みデータをラッチするセンスアンプ回路３、アドレスＡｄｄを取り込むアドレスバッファ６、取り込まれたアドレスをデコードするロウデコーダ２とカラムデコーダ４、カラムデコーダ４の出力により制御されてビット線データを選択するカラムゲート５、及びデータ入出力バッファ８を有する。
【００１６】
メモリセルアレイ１には不良メモリセルを救済するための冗長セルアレイ１ａが設けられている。不良メモリセルの冗長セルアレイ１ａによる置換は、ロウデコーダ２内に設けられた不良アドレス記憶回路により行われる。即ち不良アドレス記憶回路として例えばフューズ回路が設けられ、このフューズ回路のプログラミングにより不良アドレスの冗長セルアレイ１ａによる置換制御がされることになる。
【００１７】
メモリセルアレイ１の書き込み、消去、読み出しの制御を行うために制御回路７が設けられている。また書き込み、消去に用いられる正の高電圧、中間電圧、負の高電圧等を発生するための駆動電圧発生回路９が設けられ、発生された駆動電圧はロウデコーダ２に送られる。更にこの実施の形態においては、不良アドレスへのストレス印加を防止しながら一括書き込み／消去を行うために、不良ブロック検出回路１０が設けられている。この不良ブロック検出回路１０は、メモリセルアレイ１に対する一括書き込み／消去のテストを行う際のテスト制御シーケンスの初期に活性化される。そして、不良ブロック検出回路１０の検出出力は制御回路７に送られ、制御回路７からロウデコーダ２に対して不良メモリセルへの駆動電圧の供給を停止するための制御信号ＲＮが送られるようになっている。
【００１８】
メモリセルアレイ１は、図２に示すように、列方向にビット線ＢＬがｎ本配列され、行方向にはｍビットのアドレスに対応した２m個のＮＡＮＤ束が配列される。各ＮＡＮＤ束は、１６個の直列接続されたメモリセルＭＣとその両端に設けられたセレクトゲートトランジスタＳＧ１，ＳＧ２とから構成される。即ち、各ＮＡＮＤ束の電流通路の一端はセレクトゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は同様にセレクトゲートトランジスタＳＧ２を介して共通ソース線に接続される。
【００１９】
行方向に配列されたｍ個のＮＡＮＤセルユニットに含まれる各コントロールゲート及び２つのセレクトゲートはコントロールゲート線（即ちワード線）ＣＧ１〜ＣＧ１６及びセレクトゲート線ＳＧＤ，ＳＧＳに接続される。行方向に配列されたｍ個のＮＡＮＤセルユニットはそれぞれが消去の最小単位を構成しており、一般的に消去ブロックと呼ばれている。1つの消去ブロック内に含まれる複数のコントロールゲート線とセレクトゲート線は対応するロウデコーダ２により駆動される。２ｍ個のロウデコーダ２にはｍビットのロウアドレス信号、ロウデコーダ２に含まれる昇圧回路に電源を供給するポンプ電源、グローバルセレクトゲート線ＧＳＧＤ線およびＧＳＧＳ線、グローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６、ロウデコーダ制御信号線Ａ，／Ａ，Ｂ，Ｃ，ＲＮ、消去ブロック検索信号線Ｄが入力される。
【００２０】
図２では、ｍビットのロウメインアドレスに対応して、２m個のロウデコーダ２と、各ロウデコーダにより駆動される２m個の消去ブロックが記載されている。さらに各ビット線には、ビット線の電位を読み出すセンスアンプ・ラッチ回路（ＳＬ）３が接続される。
ロウデコーダ２は、ロウアドレスが入力されてメモリセルアレイ１のブロック選択を行うロウメインデコーダ２２（図５）と、このロウメインデコーダ２２により選択されたブロックのコントロールゲート線及び選択ゲート線に駆動電圧発生回路９から発生される昇圧された駆動電圧を転送制御するロウサブデコーダ２３（図６）とを有する。
【００２１】
駆動電圧発生回路９は、図３に示すようなグローバルコントロールゲート線電圧発生回路（ＧＣＧ発生回路）２１を有する。ＧＣＧ回路２１は、消去用高電圧ＶＰＰＥを発生するＶＰＰＥ昇圧回路３０１、書き込み用高電圧ＶＰＰＷを発生するＶＰＰＷ昇圧回路３０２、書き込み時に一つのブロック内の非選択コントロールゲート線に与えられる中間電圧ＶＭＩＤを発生するＶＭＩＤ昇圧回路３０３を有する。これらの昇圧回路３０１〜３０２の出力は、電圧発生回路３０４において切り換え制御信号やページアドレス信号により選択されて、グローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６に与えられる。電源電圧の電位は、電圧発生回路３０５，３０６において切り換え制御信号やページアドレス信号により選択されて、セレクトゲート線ＳＧＤ，ＳＧＳの上位線であるグローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳに供給される。
【００２２】
ロウメインデコーダ２２はロウアドレス信号に対応して、ひとつのブロックのセレクトゲート線ＳＧＤ，ＳＧＳおよびコントロールゲート線ＣＧｉを選択する部分である。読み出し／書きこみ／消去時に選択されたブロックアドレスに対応して、ノードＶＧの電位はＨレベルになる。反対に、非選択ブロックアドレスに対応するノードＶＧの電位はＬレベルになる。選択されたアドレスのノードＶＧの電位は、書きこみ時にはＶＰＰＷ＋Ｖｔｈ（ＮＭＯＳトランジスタのしきい値）になり、読み出しと消去時には（Ｖｃｃ＋Ｖｔｈ）となるようローカルポンプ５０２が供給電圧を制御する。ローカルポンプ５０２の電源としては、書きこみ時にはＶＰＰＷが、読み出しおよび消去時にはＶｃｃが供給される。
【００２３】
図５に示すように、ロウメインデコーダ２２は、ロウアドレス信号が入力されるＮＡＮＤゲートＧ１が入力段回路を構成する。このＮＡＮＧゲートＧ１の反転出力はＮＭＯＳトランジスタＱＮ４及びＱＮ６のゲート、クロックドインバータＣＩ１、ＮＭＯＳトランジスタＱＮ２のゲートに接続される。ＮＭＯＳトランジスタＱＮ４はＮＭＯＳトランジスタＱＮ５を介してフューズ素子ＦＳに接続され、他端は逆並列接続されたインバータＩ５１，Ｉ５２を持つラッチ回路５０１の入力部に接続される。このラッチ回路５０１の出力ノードＬａには、ゲートが入力ノードＩＮに接続されたＮＭＯＳトランジスタＱＮ６を介し、更にラッチ記憶データリセット用のＮＭＯＳトランジスタＱＮ７を介してＶｓｓに接続されている。
【００２４】
デコード出力端子ＩＮとラッチ回路５０１の出力端子Ｌａとは、信号Ａ，／Ａにより相補的に駆動されるクロックドインバータＣＩ１，ＣＩ２の入力端子に接続される。これらのクロックトインバータＣＩ１，ＣＩ２の出力は共通接続され、その出力がロウサブデコーダ２３に送られる。クロックトインバータＣＩ１，ＣＩ２の出力はまた、インバータＩ５３を介してローカルポンプ回路５０２のイネーブル信号となると同時に、転送ゲートトランジスタＱＮ８を介してノードＶＧに接続される。このノードＶＧの電圧がロウサブデコーダ２３での駆動電圧転送ゲートの制御電圧となる。
【００２５】
ロウメインデコーダ２２の直列接続されたＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３の部分は消去モードのベリファイ読み出しにおいて、アドレスをインクリメントして消去状態として選択されていることを検索するための消去選択アドレス検索回路５０３を構成している。ＮＭＯＳトランジスタＱＮ３のゲートはラッチ回路５０１の出力ノードＬａに接続され、ＮＭＯＳトランジスタＱＮ２のゲートはデコード出力端子ＩＮに接続されている。データ消去情報を記憶したブロックに対応するラッチ回路５０１も出力ノードＬａは“Ｈ”であり、制御回路によりアドレスインクリメントされてそのブロックの対応するアドレスが入力されるとそのブロックの出力ノードＩＮも“Ｈ”となり、ＮＭＯＳトランジスタＱＮ２，ＱＮ３が共にオンになる。この状態は、信号Ｃにより制御される選択トランジスタＱＮ１をオンにして検出することができ、制御回路は端子Ｄの変化により、消去状態として選択されているアドレスを検索することができる。
【００２６】
ロウサブデコーダ２３は、図６に示すように、グローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳ、及びグローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６をそれぞれメモリセルアレイ１の対応するセレクトゲート線ＳＧＤ，ＳＧＳ及びコントロールゲート線ＣＧ１〜ＣＧ１６に接続するためのＮＭＯＳ転送ゲートトランジスタＴＧを含む。これらの転送ゲートトランジスタＴＧはロウメインデコーダ２２のローカルポンプ回路５０２の出力ノードＶＧにより制御される。また、書き込み動作等においてセレクトゲート線ＳＧＤ，ＳＧＳに信号線ＳＧＳＰから所定の電位を供給するために、ロウメインデコーダ２２により制御されるＮＭＯＳトランジスタＱＮ６１，ＱＮ６２がそれぞれセレクトゲート線ＳＧＤ，ＳＧＳに接続されている。
【００２７】
この実施の形態において、ロウメインデコーダ２２では、そのラッチ回路５０１の出力ノードＬａとリセット用ＮＭＯＳトランジスタＱＮ７の間に、デコード出力ノードＩＮにより制御されるＮＭＯＳトランジスタＱＮ６が挿入されている。そしてリセット用トランジスタＱＮ７のゲートには、不良ブロック検出回路１０の検出出力に基づいて制御回路７から発生される制御信号ＲＮが入る。
またこの発明においては、一括書き込み・消去テストモード時に、昇圧回路の出力電位を低下させるような不良番地を自動的に検出し、その番地には高電圧ストレスがかからないよう不良番地を記憶回路に記憶することで、冗長回路使用前に行われるメモリセルへの一括書き込み・消去試験を実現する。この目的のために、不良ブロック検出回路１０が設けられている。この不良ブロック検出回路１０は、この実施の形態の場合、図４に示すように、ＧＣＧ電圧発生回路２１とロウサブデコーダ２３の間で、グローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６の電位変化検出を行うグローバルコントロールゲート線電位検出回路４１として構成されている。
【００２８】
電位検出回路４１は、一端がそれぞれグローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６に接続され、他端が共通にセンスノードＮＳに接続されて、テスト信号Ｔｅｓｔ１により駆動される転送ゲートＮＭＯＳトランジスタＱＮ４１を有する。センスノードＮＳはセンス用ＮＭＯＳトランジスタＤＴＲのゲートに接続されている。センス用ＮＭＯＳトランジスタＤＴＲのソースは接地され、ドレインはセンス結果を保持するラッチ回路４０１に接続されている。センスノードＮＳにはテスト信号Ｔｅｓｔ２により駆動されてこのノードＮＳをリセットするリセット用ＮＭＯＳトランジスタＲＴＲ１が接続されている。ラッチ回路４０１の出力ノードＴＬａにも、リセット信号Ｒｅｓｅｔにより駆動されるリセット用ＮＭＯＳトランジスタＲＴＲ２が接続されている。
【００２９】
この電位検出回路４１は、詳細は後述するが、一括消去／書き込みテストの初期における不良アドレス検索動作でグローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６の電位を検出する。不良アドレスで、センスノードＮＳ＝Ｈになると、センス用ＮＭＯＳトランジスタＤＴＲがオンになり、ラッチ回路４０１の出力ノードＴＬａにＨが保持される。このラッチデータにより、テスト制御回路４２（図１の制御回路７に含まれる）が制御される。テスト制御回路４２はアドレスインクリメント制御信号を出力すると同時に、ラッチデータＴＬａ＝Ｈを受けて、ロウメインデコーダ２２のラッチ回路５０１に対してリセット制御信号ＲＮを供給する。これにより、一括消去又は一括書き込み時、不良のコントロールゲート線には駆動電圧が供給されないように制御されることになる。
【００３０】
次にこの実施の形態によるＥＥＰＲＯＭの動作を説明する。一括消去、一括書き込みの動作説明に先立って、まず通常の書き込み及び消去動作を説明する。図７は、書き込み及び消去動作時の各部の電位関係である。
消去動作時は、選択消去ブロック内の全てのコントロールゲート線ＣＧはＶｓｓ電位（ＧＮＤ）に設定される。このときメモリセルを形成するｐ型ウェルに２０ｖ程度の消去電圧ＶＰＰＥが供給される。この結果メモリセルのフローティングゲート中の電子はｐ型ウェルに放出され、メモリセルのしきい値は低下する。選択されたブロック内に含まれる全てのメモリセルのしきい値はマイナスの値に変化し、消去状態となる。
【００３１】
この消去動作時、ｐ型シリコン基板はＶｓｓ電位に設定され、ｐ型ウェルを含むｎ型ウェルには消去電圧ＶＰＰＥが供給される。また高電圧ストレスがかからないよう、全てのビット線ＢＬとセレクトゲート線ＳＧＤ，ＳＧＳはフローティング状態に設定される。また非選択消去ブロック内の全てのコントロールゲート線ＣＧはフローティングに設定される。このため、ｐ型ウェルがＶＰＰＥに充電される際に、非選択ブロックではチャンネルとコントロールゲートとのカップリングによりコントロールゲート線ＣＧの電位はほぼＶＰＰＥの電位まで上昇する。この結果、非選択ブロック内のメモリセルのトンネル酸化膜には大きな電界が生じず、非選択ブロック内のメモリセルのしきい値は変化しない。
【００３２】
書き込み時は、選択されたブロック内の選択されたページ番地のコントロールゲート線ＣＧに高電圧の書き込み電圧ＶＰＰＷが供給される。このとき同じブロックの非選択コントロールゲート線にはＶＰＰＷとＶｓｓ間の中間電圧ＶＭＩＤが供給され、ｐ型ウェル、ｎ型ウェル及び基板は接地される。選択ブロックのドレイン側セレクトゲート線ＳＧＤには電源電圧Ｖｃｃが供給され、ソース側セレクトゲート線ＳＧＳは接地される。書き込み時にビット線ＢＬに０Ｖを供給することにより、選択されたページ番地のメモリセルのコントロールゲート−チャンネル間に高電圧の電界を生じさせ、メモリセルのしきい値を上昇させることができる。またビット線に電源電圧Ｖｃｃを供給することにより、選択ブロックのドレイン側セレクトゲートトランジスタＳＧ１をカットオフさせ、選択されたＮＡＮＤユニット内のチャンネル電位を非選択コントロールゲート線とのカップリングにより上昇させる。この結果、選択されたページ番地のメモリセルのコントロールゲート−チャンネル間には高電界は生じず、メモリセルのしきい値は変化しない。このようにビット線ＢＬにＶｓｓを供給するか、Ｖｃｃを供給するか選択することにより、選択ページ内の全てのメモリセルに一括して所望のデータを書き込む。また非選択ブロック内の全てのコントロールゲート線およびセレクトゲート線は接地される。
【００３３】
以上の書き込み及び消去動作でロウデコーダ２の動作は、次のようになる。選択されたブロックのロウアドレス信号は全てHighとなるため、図５のロウメインデコード２２ではデコード出力ＩＮがHighレベルになる。このとき、クロックトインバータＣＩ１のクロック信号ＡがHighレベルに設定されるため、クロックトインバータＣＩ１がイネーブルとなり、クロックトインバータＣＩ２がディセーブルになる。このためラッチ回路５０１の内容に関わらず、デコード出力ＩＮの反転レベルであるLowレベルがインバータＩ５３の入力端子に供給され、同時にロウサブデコーダ２３の高耐圧トランジスタＱＮ６１，ＱＮ６２のゲートにこのレベルが供給される。
【００３４】
インバータＩ５３の出力信号はHighレベルとなるため、ＮＭＯＳトランジスタＱＮ８はカットオフし、ローカルポンプ回路５０２の出力ＶＰＰＷ＋ＶｔｈがノードＶＧに与えられる。これにより、ロウサブデコーダ２３ではトランスファーゲートＴＧがオンとなる。グローバルセレクトゲート線ＧＳＧＤとＧＳＧＳにはそれぞれＶｃｃ，Ｖｓｓ電圧が供給されるため、メモリセルアレイの選択されたブロックのセレクトゲート線ＳＧＤ，ＳＧＳにはそれぞれ、トランスファゲートＴＧを介してＶｃｃ，Ｖｓｓが供給される。
【００３５】
また選択されたページアドレスに対応するグローバルコントロール線ＧＣＧには書き込み電圧ＶＰＰＷが供給され、それ以外の残りのグローバルコントロール線ＧＣＧには中間電圧ＶＭＩＤが供給される。この結果、選択ブロック内の選択ページアドレスのコントロールゲート線には書き込み電圧ＶＰＰＷが、それ以外のページアドレスのコントロールゲート線には中間電圧ＶＭＩＤが供給される。非選択ブロックでは、デコード出力端子ＩＮがLowレベルとなるため、ローカルポンプ回路５０２はディセーブルとなり、インバータＩ５３はLowレベルを、ロウサブデコーダ２３のトランスファゲートＴＧのゲートに供給する。またロウサブデコーダ２３では、ＮＭＯＳトランジスタＱＮ６１，ＱＮ６２が導通状態となり、信号線ＳＧＳＰに供給されるＶｓｓレベルがドレイン側とソース側のセレクトゲート線ＳＧＤ，ＳＧＳに供給される。この結果、非選択ブロックのコントロールゲート線はフローティングとなり、セレクトゲート線が非選択のＶｓｓレベルとなる。これにより、非選択ブロック内のメモリセルのゲート及びチャンネル部には書きこみ電圧が供給されず、メモリセルのしきい値は変化することはない。
【００３６】
次にブロック消去時のロウデコーダ２の動作について説明する。消去動作ではは、まず消去したい一つ以上のブロックについて、メインロウデコーダ２２のラッチ回路５０１にHighレベルをラッチさせ、その後選択された複数ブロック全てに含まれるメモリセルに対して同時に消去動作を行なう。消去後にブロック内の全てのメモリセルが正しく消去されたかどうかブロック単位でベリファイ読み出しを行ない、もし正常に消去されていないブロックが存在する場合は再度そのブロックの消去を行なう。消去ブロックのラッチ回路５０１にHighレベルをラッチさせる場合、ＮＭＯＳトランジスタＱＮ５のゲート信号ＢをHighレベルにする。もし選択されたブロックが不良でない場合、ポリシリコンよりなるフューズ素子ＦＳはレーザーで切断されておらず、選択されたブロックのデコード出力端子ＩＮがHighレベルになるため、ラッチ回路５０１の端子ＬａにHighレベルがラッチされる。
【００３７】
複数ブロックを選択する場合、信号ＢをHighレベルにしてロウアドレスを切り換えることにより、複数選択ブロックのラッチ回路５０１にHighレベルを記憶させておくことができる。選択されたブロックが不良ブロックであり、ポリシリコンよりなるフューズ素子ＦＳがレーザにより切断されている場合には、ラッチ回路５０１にHighレベルはラッチされない。この場合通常冗長ブロックが選択され、そちらのラッチ回路にHighレベルが記憶される。
【００３８】
消去したいブロック内のラッチ回路５０１全てにHighレベルを記憶させた後、そのブロック内に含まれる全てのメモリセルは一括して消去される。このとき、クロック信号／ＡがHighレベルとなり、ラッチ回路５０１に記憶されたHighレベルがクロックトインバータＣＩ２を介してLowレベルとして出力される。このときローカルポンプ回路５０２から供給されるHighレベルは電源Ｖｃｃレベルに設定される。クロックトインバータＣＩ２の出力がLowレベルのため、ロウサブデコーダ２３ではＮＭＯＳトランジスタＱＮ６１，ＱＮ６２は非導通状態となる。消去時にグローバルコントロール線はすべてＶｓｓレベルとなり、メモリセルが形成されるｐ型ウェルには消去電圧ＶＰＰＥが供給される。
【００３９】
選択ブロックでは、このグローバルコントロール線のＶｓｓレベルがそのまま１６本のコントロールゲート線に供給されるため、メモリセルのコントロールゲートとｐ型ウェル間には高電界が形成され、メモリセルのフローティングゲート中の電子はｐ型ウェルに放出される。このときグローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳには電源電圧Ｖｃｃが供給されるため、セレクトゲートトランジスタは非導通状態となり、セレクトゲート線ＳＧＤ，ＳＧＳはフローティングになる。選択ブロックのｐ型ウェルの電位は徐々にＶＰＰＥまで上昇するため、カップリングによりセレクトゲート線ＳＧＤ，ＳＧＳもほぼＶＰＰＥまで上昇する。このため、セレクトゲートトランジスタには高電圧のストレスはかからない。
【００４０】
またラッチ回路５０１にLowレベルが記憶されているブロックでは、トランスファーゲート線電圧はＶｓｓになり、コントロールゲート線はフローティング状態に設定される。また非選択ブロックのＮＭＯＳトランジスタＱＮ６１，ＱＮ６２のゲート電位はＶｃｃとなるが、消去時に内部信号線ＳＧＳＰの電位も電源電圧Ｖｃｃに設定されるため、ＮＭＯＳトランジスタＱＮ６１，ＱＮ６２は非導通状態となり、セレクトゲート線ＳＧＤ，ＳＧＳはフローティング状態となる。このように非選択ブロックではセレクトゲート線及びコントロールゲート線全てがフローティング状態とされるため、ｐ型ウェルとのカップリングでこれらのゲート線はほぼＶＰＰＥまで上昇する。この結果、非選択ブロック内のメモリセルのしきい値は変化しない。
【００４１】
前述の消去動作後に、消去されたブロック内のメモリセルが正しく消去されたかをチェックするため、各選択消去ブロック単位でのベリファイ読み出しが行われる。消去時間を短縮するため、各ブロックのラッチ回路５０１にHighレベルが記憶されているかどうかチェックし、Highレベルが記憶されているブロックのみにベリファイ読み出しを行なう。このためすべてのラッチ回路５０１に共通に接続される信号線ＤにHighレベルを与え、信号ＣをHighレベルに変化させる。この状態で制御回路はアドレスを順次インクリメントして行く。もし選択されたブロックのラッチ回路５０１にHighレベルが記憶されている場合、選択ブロックではＮＭＯＳトランジスタＱＮ１〜ＱＮ３がすべてオンになり、信号線Ｄのレベルは低下する。この信号線Ｄの変化を受けてチップ上の制御回路はこの選択されたブロックに対してベリファイ読み出しを行なうように制御信号を発生する。また選択されているブロックのラッチ回路５０１にLowレベルが記憶されている場合は、信号線Ｄのレベルは低下しないため、このブロックに対してはベリファイ読み出しが行われないようシーケンスが制御される。
【００４２】
次に、この実施の形態のＥＥＰＲＯＭにおける一括書き込み／消去動作について説明する。まず一括書き込み／消去動作を行なう制御シーケンスの初期において、不良メモリセルが含まれるブロックを検出する動作を、図４に示す検出回路４１によりチップ内部で自動的に行なう。動作については、図８に示す主要信号のタイミング図を使用して説明するが、このような動作を実現するテスト制御回路４２については、通常のシーケンサ設計手法で容易に実現できるため、回路の詳細については説明を省略する。
【００４３】
図８は、２番地とｌ番地のブロック内に不良メモリセルが存在した場合の例について説明しており、図９は図８の不良ブロック検出動作の始めの部分の動作を時間軸を拡大して詳細に記載した主要信号のタイミング図である。特に図９では、２番地のブロック内のコントロールゲート線ＣＧ１５に接続されるメモリセルのうちの一つが不良の場合を例として記載している。
まず、フローティング状態の全てのコントロール線電位を０Ｖにリセットする。このためテスト制御回路４２は全てのロウアドレスが選択状態になるようにロウデコーダを制御し、すべてのグローバルコントロール線ＧＣＧ１〜ＧＣＧ１６が０Ｖを出力するよう制御する。このとき信号ＡはHigh状態になっており、ロウアドレスが全選択状態になると全てのロウメインデコーダ２２のノードＶＧがHighレベルとなり、グローバルコントロール線ＧＣＧ１〜ＧＣＧ１６の０Ｖが全てのコントロールゲート線ＣＧ１〜ＣＧ１６に伝達される。
【００４４】
また信号Ｂに短いパルス状の正論理信号を与えることにより、ロウメインデコーダ２２内のラッチ回路５０１の出力ノードＬａをすべてHighレベルに設定する。フューズプログラミング前に行なわれる一括書き込み／消去試験では、ロウメインデコーダ２２内のフューズ素子ＦＳはまだレーザカットされていないため、ロウメインデコーダ２２内のすべてのラッチ回路５０１（１番地〜２m番地）の出力ノードＬａのレベルはHighにセットされる。
【００４５】
次に、テスト信号Ｔｅｓｔ１をHighレベルに設定して、不良メモリセルが含まれるブロックを検出するため、メモリセルが形成される基板中のｐ型ウェルとこれが含まれるｎ型ウェルに高電圧の消去電圧ＶＰＰＥを与える。この動作は、通常のデータ消去時に行われるシーケンスと同じであるため詳細な説明は省略する。テスト信号Ｔｅｓｔ１がＨになることにより、図４に示す電位検出回路４１が活性状態（即ちトランジスタＱＮ４１がオン状態）となる。このとき全てのグローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６とグローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳはフローティング状態に置かれる。図９に示すように、時刻ｔ２でメモリセルのチャンネル部が形成されるｐ型ウェルに消去電圧ＶＰＰＥが印加されると、メモリセルのチャンネル部とコントロールゲート間の容量結合によりコントロールゲート電圧も上昇する。
【００４６】
図９ではブロック１のコントロールゲート線ＣＧ１〜ＣＧ１６と、ブロック２のコントロールゲート線ＣＧ１〜ＣＧ１４，ＣＧ１６の電位がカップリングによりほぼＶＰＰＥとなる状態を説明している。またコントロールゲートと基板間が電気的に短絡しているブロック２のコントロールゲート線ＣＧ１５の電位は、電気的短絡の結果としてＶＰＰＥとなる。グローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳはＶｃｃに設定されるため、セレクトゲート線ＳＧＤ，ＳＧＳは消去状態と同様にフローティング状態になり、セレクトゲートトランジスタのチャンネル部とセレクトゲート線間のカップリングによりセレクトゲート線ＳＧＤ，ＳＧＳもほぼＶＰＰＥになる。
【００４７】
時刻ｔ３でリセット信号Ｒｅｓｅｔが所定時間正論理になると、図４に示す検出回路４１のリセットトランジスタＲＴＲ２は導通状態となる。このためノードＴＬａはLowレベルにリセットされる。次に時刻ｔ４でテスト制御回路４２はブロック１を選択するアドレス信号を立たせる、アドレスインクリメント制御信号を発生し、１ブロック目のロウアドレスが選択状態となる。このため１ブロック目のロウメインデコーダ２２内のノードＶＧがHighレベルとなり、1番地のロウサブデコーダ２３の全てのトランスファゲートトランジスタＴＧが導通状態となる。
【００４８】
時刻ｔ５までグローバルコントロールゲート線ＧＣＧはＶｓｓ電位に接地されているため、トランスファゲートトランジスタＴＧが導通状態となるタイミングでメモリセルのカップリングにより上昇したコントロールゲート線ＣＧの電位はＶｓｓに低下する。またグローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳはフローティング状態に置かれるため、セレクトゲート線ＳＧＤ，ＳＧＳの電荷が移動する分変化する。時刻ｔ６で全てのロウデコーダは非選択状態になり、１ブロック目も非選択状態に戻る。このためノードＶＧの電位もLowレベルに低下する。
【００４９】
時刻ｔ５からｔ７の間、テスト信号Test２には負論理のパルスが出力され、リセットトランジスタＲＴＲ１が非導通状態となり、さらにこの間ゲートにテスト信号Test１が入力されるトランジスタＱＮ４１が導通状態となるため、グローバルコントロール線電位検出回路４１内のセンス用ＮＭＯＳトランジスタＤＴＲのゲート電位はグローバルコントロール線電位によって決定される。１６本のグローバルコントロール線ＧＣＧ１〜ＧＣＧ１６のうちひとつでもHighレベルになっていれば、トランジスタＤＴＲがオンする。図９の例では、第１番地のブロックのコントロールゲート線ＣＧには不良メモリセルが接続されていないため、グローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６はLowレベルになっており、センス用ＮＭＯＳトランジスタＤＴＲは導通しない。このためノードＴＬａはリセット状態のLowレベルを保存する。
【００５０】
またテスト制御回路４２は、時刻ｔ５からｔ７までの間ノードＴＬaと同じ論理レベルの信号ＲＮを、ロウメインデコーダ２２内のラッチ回路５０１のトランジスタＱＮ７のゲートに供給する。図９に示すように、時刻ｔ５からｔ７の間ノードＴＬａのレベルはLowレベルになるため、１番地のブロック１が選択状態となるｔ４からｔ６の間トランジスタＱＮ７が導通状態に置かれても、ノードＬａはHighレベルを保持する。これで１番地のブロック１に不良セルが存在するかどうかのチェック動作は終了する。
【００５１】
つづいて、テスト制御回路４２により２番地のブロック２についてのチェックが行なわれる。時刻ｔ８で再度リセット信号Resetが所定時間正論理になり、ノードＴＬａがLowレベルにリセットされる。またグローバルコントロールゲート線もフローティング状態から解除されＶｓｓに接地される。時刻ｔ９で２番目のロウアドレスが選択状態となる。この結果ブロック２のロウデコーダ内のノードＶＧがHighレベルになり、２番地のロウサブデコーダ２３内の全てのトランスファゲートトランジスタＴＧが導通状態となる。このためブロック２のコントロールゲート線ＣＧ１〜ＣＧ１６はＶｓｓレベルに低下する。
【００５２】
このときコントロールゲートＣＧ１５は酸化膜に不良があり、基板中のｐ型ウェルと電気的に短絡しているが、破壊に伴う抵抗が高いためグローバルコントロールゲート線ＧＣＧ１５と同じほぼＶｓｓ電位となる。その後時刻ｔ１０からｔ１２までの間負論理のテスト信号Ｔｅｓｔ２が出力されると、リセットトランジスタＲＴＲ１は非導通状態となり、各グローバルコントロール線はフローティング状態に置かれる。しかしながら２番地のブロックのコントロールゲート線ＣＧ１５には不良メモリセルが接続されているため、ページアドレス１５のコントロールゲート線ＣＧ１５とグローバルコントロールゲート線ＧＣＧ１５は徐々に上昇してＶＰＰＥと同電位となる。
【００５３】
この結果、グローバルコントロール線電位検出回路４１のトランジスタＱＮ４１を介して残りのコントロールゲート線とグローバルコントロールゲート線もほぼＶＰＰＥまで上昇する。このときセンストランジスタＤＴＲは導通状態となるため、グローバルコントロール線電位検出回路４１内のラッチ回路４０１の入力ノードはLowレベルに変化し、ノードＴＬａにはHighレベルがラッチされる。テスト制御回路４２は、ノードＴＬaと同じ論理レベルであるHighレベルの信号ＲＮを、ロウメインデコーダ２２内のラッチ回路５０１のトランジスタＱＮ７のゲートに供給する。このため、２番地のブロック２が選択されトランジスタＱＮ７が導通状態になっている間に、２番地のブロック２内のラッチ回路５０１の出力ノードＬａにはLowレベルがセットされる。この情報はその後に続けて行なわれる一括書き込み／消去試験まで保存される。
【００５４】
時刻ｔ１１で全てのロウアドレスが非選択状態となり、時刻ｔ１２で再びリセット用トランジスタＲＴＲ１によりグローバルコントロール線がＶｓｓレベルに接地される。これで２番地のブロック２に不良セルが存在するかどうかのチェック動作は終了し、時刻ｔ１３でリセット信号Resetによりグローバルコントロール線電位検出回路４１のラッチ回路４０１の出力信号がリセットされる。以下、３ブロック目以降の全ブロックのチェックが同様に行われる。図８では、３ブロック目以降については、ｌ番地のページアドレス１（コントロールゲートＣＧ１）に不良セルが接続されていた場合について示している。
【００５５】
以上のようにして、最終ブロック番地２mまでチェック動作が終了した後、テスト信号Test１はLowレベルに変化し、不良ブロック検出とラッチの期間は終了する。その後一括消去動作が引き続き行われる。このため、チップ内制御回路でモードが自動的に切り換えられ、信号ＡはLowレベルに、また信号／ＡはHighレベルに変化する。これにより、各ロウサブデコーダ２２内のノードＶＧのレベルは、それぞれのラッチ回路５０１のノードＬａのレベルと同レベルになる。
【００５６】
図８の例では、ブロックアドレス２とｌ番地に対応したロウメインデコーダ２２のラッチ回路５０１には“０”データ（Ｌ）がラッチされており、その他のブロックアドレスのロウメインデコーダ２２のラッチ回路５０１には“１”データ（Ｈ）がラッチされている。このため一括消去動作時には、ブロックアドレス２とｌ番地に対応したロウサブデコーダ２３内の全トランスファゲートトランジスタＴＧは、ゲートにＶＧ＝Ｌが与えられ非導通状態となる。それ以外のブロックアドレスに対応したロウサブデコーダ２３内の全トランスファゲートトランジスタＴＧは、ＶＧ＝Ｈにより導通状態となる。一括消去動作時には全グローバルコントロールゲート線の電位がＶｓｓになるため、ブロックアドレス２とｌ番地の全コントロールゲートはフローティング状態になり、それ以外のブロックアドレスの全コントロールゲートはＶｓｓ電位となる。
【００５７】
以上のようにこの実施の形態によると、コントロールゲートと、メモリセルがその上に形成されるｐ型ウェルとの間がショートしたような不良モードのメモリセルを含むブロックのコントロールゲートを、一括消去時にフローティング状態にすることができる。このため、消去電圧ＶＰＰＥを出力する昇圧回路の電位ドロップがなく、不良ブロック以外のブロックに含まれるメモリセルに、所望の消去電圧ＶＰＰＥを印加することができる。
また一括消去時には信号線ＳＧＳＰはＶｃｃレベルに設定されるため、不良メモリセルの存在に拘わらず、全ブロックのセレクトゲート線はフローティング状態に置かれる。このためセレクトゲート線に接続されるセレクトゲートトランジスタの酸化膜に不良が存在しても、メモリセルがその上に形成されるｐ型ウェルの消去電圧ＶＰＰＥがドロップすることはない。
【００５８】
次に引き続き、一括書き込み動作が行なわれる場合について説明する。一括書き込み動作時には、メモリセルが形成されるｐ型ウェルには接地電位Ｖｓｓが与えられる。また信号Ａと／Ａは前述の一括消去時と同様に、それぞれLowとHighレベルに設定される。これにより、ノードＶＧにはラッチ回路５０１のラッチデータが出力される。もしラッチデータが“１”の場合、ノードＶＧは書き込み昇圧電位ＶＰＰＷにＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ分高い電位のHighレベルが出力される。またラッチデータが“０”の場合、ノードＶＧにはＶｓｓのLowレベルが出力される。
【００５９】
一括書き込み動作時には全グローバルコントロールゲート線にはVppwの電位が昇圧回路から供給される。このため、前述の不良ブロック検出動作で検出された不良メモリセルを含むブロックに含まれる全コントロールゲート線はＶｓｓになり、それ以外のブロックに含まれる全コントロールゲート線の電位はＶＰＰＷとなる。この実施の形態では、一括書きこみ時にも不良メモリセルを介して昇圧回路電位がリークすることがない。従って、不良メモリセルが存在しない全コントロールゲートに正確に所望の書き込み電位ＶＰＰＷを印加した一括書き込みテストを行うことが可能になる。
【００６０】
［実施の形態２］
図１０は、この発明の実施の形態２におけるロウメインデコーダ２２とロウサブデコーダ２３の構成を示している。先の実施の形態では、図４に示したように、グローバルコントロールゲート線電位検出回路４１がメモリセルアレイの全ブロックに共通に設けられている。これに対して、この実施の形態では同じ検出機能が各ブロック毎のロウデコーダ２３内に分散されて、電位検出回路１０１として設けられている。具体的には、図４においてグローバルコントロールゲート線ＧＣＧに接続されたＮＭＯＳトランジスタＱＮ４１に対応するものとして、各ロウサブデコーダ２３に１６個の放電用ＮＭＯＳトランジスタＱＮ１００が設けられている。放電用ＮＭＯＳトランジスタＱＮ１００のゲートはそれぞれ、コントロールゲート線ＣＧ１〜ＣＧ１６に接続され、ドレインは共通にセンスノードＮＳに接続され、ソースは接地されている。この放電トランジスタＱＮ１００の部分が、図１に示す不良ブロック検出回路１０に相当する電位検出回路１０１を構成している。
【００６１】
センスノードＮＳは、センス用ＮＭＯＳトランジスタＱＮ１０１を介して各ロウメインデコーダ２２のラッチ回路５０１のラッチノードＬａに接続されている。このＮＭＯＳトランジスタＱＮ１０１のゲートには制御信号ＥＮが入る。即ち制御信号ＥＮがＨのとき、放電用トランジスタＱＮ１００のいずれか一つがオンであると、ラッチ回路５０１のデータがリセットされるようになっている。
その他の構成は、先の実施の形態と同様であり、対応する部分には同一符号を付して詳細な説明は省く。
【００６２】
この実施の形態での一括消去／書き込みの動作を図１１のタイミング図を参照して説明する。先の実施の形態と同様に、一括消去／書き込み動作を行なう前にチップ内制御回路は不良ブロック検出動作を行う。まず時刻ｔ1で全てのロウメインデコーダが多重選択される。これにより全てのロウデコーダのノードＶＧの電位はHighレベルになり、全コントロールゲート線ＣＧ１〜ＣＧ１６にはグローバルコントロール線ＧＣＧ１〜ＧＣＧ１６のＶｓｓ電位が転送される。つぎに時刻ｔ２で信号線ＢのレベルがLowからHighに変化し、全てのロウデコーダ内のラッチ回路５０１の出力ノードＬａがHighレベルにセットされる。時刻ｔ３で全てのロウデコーダが非選択状態となり、信号線ＢのレベルもLowに戻る。
【００６３】
時刻ｔ４でメモリセルが形成されるｐ型ウェルの電位が昇圧され、再度全てのロウデコーダが多重選択される。このとき、信号線ＳＧＳＰの電位はLowからHighに変化する。このためセレクトゲート線ＳＧＤ，ＳＧＳはフローティング状態に置かれ、ｐ型ウェルとのカップリングによりその電位はほぼ昇圧電位ＶＰＰＥとなる。またこのとき、グローバルコントロール線は全てＶｓｓ電位に設定されるため、全てのコンロトールゲート線はＶｓｓ電位にリセットされる。時刻ｔ５で信号線ＥＮのレベルがLowからHighに変化し、センスノードＮＳとラッチノードＬａが電気的に接続される。これにより、全てのブロックのセンスノードＮＳのレベルはラッチノードＬａと同じHighレベルとなる。
【００６４】
その後時刻ｔ６で全てのロウデコーダが非選択状態となり、全てのブロックのノードＶＧのレベルはHighからLowに変化する。このためロウサブデコーダ２３内の全てのトランスファーゲートトランジスタＴＧが非導通状態となり、全てのコントロールゲート線ＣＧ１〜ＣＧ１６はグローバルコントロールゲート線ＧＣＧ１〜ＧＣＧ１６から電気的に切り離され、フローティング状態に置かれる。
図１１では、２番地のブロックアドレスの１５ページ目のコントロールゲート線ＣＧ１５に不良メモリセルが接続されている場合の例を示している。このアドレスのコントロールゲート線ＣＧ１５はｐ型ウェルと電気的に短絡するため、ｐ型ウェルと同電位になる。他のコントロールゲート線はフローティング状態に置かれるため、Ｖｓｓ電位から変化しない。
【００６５】
不良メモリセルが接続されるコントロールゲート線ＣＧ１５の電位が、ＮＭＯＳトランジスタのしきい値以上となれば、そのコントロールゲート線ＣＧ１５に接続された放電トランジスタＱＮ１００が導通状態となり、これによりセンスノードＮＳはＶｓｓ電位になる。この結果、不良メモリセルが接続されたコントロールゲート線ＣＧ１５を駆動するロウメインデコーダ部のラッチノードＬａはHighレベルからLowレベルに変化し、ラッチデータは“１”データから“０”データへ変わる。
【００６６】
時刻ｔ８で信号線ＥＮのレベルはHighからLowレベルに変化し、不良ブロック検出動作は終了する。このようにこの実施の形態では、ロウアドレスをインクリメントしながら不良メモリセルが接続されたブロックアドレスを検知して、ヒットしたロウメインデコーダ部のラッチ回路にデータをセットするという先の実施の形態と異なり、一度に全てのロウメインデコーダ部のラッチ回路にデータをセットできる。従って、一括消去／書き込みに先立つ不良ブロック検出の期間が短くて済む利点がある。その後引き続き行なわれる、一括消去／書き込み動作は前述の実施の形態と同じである。
【００６７】
［実施の形態３］
図１２は、実施の形態２を変形した実施の形態３の回路をメモリセルアレイの一つのブロックｉについて示している。この実施の形態では先の実施の形態２における放電用ＮＭＯＳトランジスタＱＮ１００に対応する放電用ＮＭＯＳトランジスタＱＮ１２１がブロックｉのロウデコーダ２が配置される側と反対側のコントロールゲート線ＣＧ〜１ＣＧ１５の終端部に配置されている。この放電用ＮＭＯＳトランジスタＱＮ１２１とセンス用ＮＭＯＳトランジスタＱＮ１２２，及びこのセンス用ＮＭＯＳトランジスタＱＮ１２２を制御するロウアドレスデコード用ＮＡＮＤゲートＧ２を含めて、コントロールゲート線電位検出回路１２１が構成されている。
【００６８】
放電用ＮＭＯＳトランジスタＱＮ１２１のゲートはそれぞれコントロールゲート線ＣＧ１〜ＣＧ１５に接続され、ソースは接地され、ドレインは共通にセンス用ＮＭＯＳトランジスタＱＮ１２２の一端に接続されている。センス用ＮＭＯＳトランジスタＱＮ１２２の他端はセンスノードＮＳを介して不良ブロック判定回路１２２に接続されている。各ブロック毎に設けられたコントロールゲート線電位検出回路１２１と不良ブロック判定回路１２２の部分が、図１における不良ブロック検出回路１０に相当する。
テスト制御回路４２は、アドレスインクリメント制御信号を出し、これによりアドレスカウンタ１２３が順次更新されるロウアドレスを出力して、不良ブロック検出が行われる。センスノードＮＳは予めＨレベルにプリセットされる。
【００６９】
対応ブロックのアドレスになると、ＮＡＮＤゲートＧ２の出力がＬになり、センス用ＮＭＯＳトランジスタＱＮ１２２がオン駆動される。このとき、先の実施の形態と同様にコントロールゲート線ＣＧ１〜ＣＧ１６の一つが不良でｐ型ウェルの電位に引かれて高電位になったとすると、放電用ＮＭＯＳトランジスタＱＮ１２１がオンし、センス用ＮＭＯＳトランジスタＱＮ１２２を介してセンスノードＮＳが放電される。これを不良ブロック検出回路１２２が検出し、制御回路４２を介してロウデコーダ内のラッチ回路に不良ブロックであることを示すデータをセットする。このロウデコーダ２内のラッチ回路の構成は、図５に示した実施の形態１と同様のものとすればよい。
【００７０】
［実施の形態４］
次にこの発明をＡＮＤ型ＥＥＰＲＯＭに適用した実施の形態を説明する。
図１３は、ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ構成を示している。
ＡＮＤ型ＥＥＰＲＯＭでは、サブデータ線ＳＤＬとサブソース線ＳＳＬの間に複数のフローティングゲート型不揮発性メモリセルＭＣが接続されたＡＮＤユニットを基本単位として構成される。ＡＮＤユニットには、サブデータ線ＳＤＬとメインデータ線ＤＬ間にスイッチとして挿入されたドレイン側のセレクトゲートトランジスタＳＧ１と、サブソース線ＳＳＬとメインソース線ＭＳＬの間にスイッチとして挿入されたソース側のセレクトゲートトランジスタＳＧ２が含まれる。
【００７１】
図１４は、このＥＥＰＲＯＭの書きこみ／消去動作の各部電位関係を示している。書き込みは、コントロールゲートに正の高電圧ＶＰＰＷを印加してフローティングゲートに電子を注入することにより行なわれる。また消去は、コントロールゲートに負の高電圧ＶＰＰＥを印加してフローティングゲートから電子を基板に引き抜くことにより行なわれる。共通のセレクトゲート線ＳＧＤ，ＳＧＳにより選択される複数のＡＮＤユニットが一つのブロックを構成する。ＮＡＮＤ型ＥＥＰＲＯＭと異なるのは、ブロック単位でなく、コントロールゲート線単位で消去動作が実行される点と、消去時にゲートに負電位を印加して消去動作を行う点である。
【００７２】
しかし、コントロールゲートと基板間が電気的に短絡したメモリセルがある場合、一括書き込みの正の昇圧電位ＶＰＰＷおよび一括消去の負の昇圧電位ＶＰＰＥが出力できず、他のメモリセルに所定の時間で書き込みと消去ができなくなる不具合は、ＮＡＮＤ型ＥＥＰＲＯＭと同様に起こり得る。もし特定のコントロールゲート線に接続されたメモリセルに不良がある場合は、そのブロック全体をチップ内部に設けられた冗長回路に置き換えられる。このとき、ロウ方向の置き換えはブロック単位でおこなわれる。
【００７３】
図１５は、この実施の形態でのロウメインデコーダ１５１の回路図である。実施例１における図５のロウメインデコーダ２２と対応する部分には同じ符号を付してある。このロウメインデコーダ１５１は、ＮＡＮＤゲートＧ１を用いた、ロウメインアドレス信号をデコードする入力部と、不良ブロック情報を記憶するラッチ回路１５２と、入力部の出力信号かラッチ回路１５２の出力信号の電圧レベルを変換するレベルシフタ１５３を有する。ＮＡＮＤ型ＥＥＰＲＯＭの場合と同様に、不良メモリセルが検出された場合にラッチデータを“０”にセットする目的で、ラッチ回路１５２の出力ノードＬａとＶｓｓ間にＮＭＯＳトランジスタＱＮ６，ＱＮ７が直列に接続されている。
【００７４】
トランジスタＱＮ７のゲートに信号ＲＮが供給され、この信号は不良ブロック検出の動作期間中に実施の形態１と同様のタイミングでHighになる。またトランジスタＱＮ４はゲートにデコード出力信号が供給され、テスト制御回路により選択されたブロックアドレスに対応したロウメインデコーダ内のトランジスタＱＮ４のみが導通状態になる。ラッチ回路１５２は２個のインバータＩ５１，Ｉ５２により構成されており、その出力信号はイネーブル信号／Ａが入力されたクロックトバッファＣＩ２を介してレベルシフタ１５３に伝達される。この信号／Ａは不良ブロック検出動作の期間およびそれに続く一括書き込み／消去動作のときのみHighレベルとなり、ラッチ回路１５２の出力をイネーブルにする。それ以外の通常動作時にはこのクロックトインバータＣＩ２はディセーブルになっており、代わりにイネーブル信号Ａが入力されたクロックトインバータＣＩ１がイネーブルとなる。このため通常動作時には、デコード出力信号はクロックトインバータＣＩ１を介してレベルシフタ１５３に伝達される。
【００７５】
この実施の形態４では、実施の形態１と同様に、一括書き込み／消去動作時に予め不良メモリセルが接続されたブロックアドレス情報をラッチ回路１５２に記憶する。これにより、一括書き込み／消去動作時には、不良ブロック内のコントロールゲートに正または負の昇圧電圧を供給することを禁止することが可能となる。ラッチ回路１５２の出力信号はレベルシフタ１５３により出力レベルを変換され、ロウサブデコーダの選択信号ＢＬＫｉおよびその反転信号ＢＬＫＢｉとして出力される。
【００７６】
図１６には、ロウサブデコーダ１６１の構成を示している。このロウサブデコーダ１６１は図６に示す実施の形態１でのロウサブデコーダと基本的な構成は同様である。消去時に高電圧電源ＶＳＷは０Ｖ、ロウメインデコーダ１５１の低電圧電源ＶＢＢは負電位ＶＰＰＥとなる。これにより、選択ブロックの信号ＢＬＫｉのレベルは高電位の０Ｖとなり、その反転ＢＬＫＢｉは負電源ＶＰＰＥのレベルになる。消去時にレベルシフタ１５３およびロウサブデコーダ１６１のトランスファゲートＴＧのＮＭＯＳトランジスタのｐ型ウェルは低電位ＶＰＰＥに、ＰＭＯＳトランジスタのｎ型ウェル電位は高電圧源の０Ｖに設定される。この結果、トランスファゲートＴＧが導通状態となり、選択ブロックではグローバルコントロール線ＧＣＧおよびグロ−バルセレクトゲート線ＧＳＧＤ，ＧＳＧＳの電位がそれぞれコントロールゲート線ＣＧとセレクトゲート線ＳＧＤ，ＳＧＳに転送される。非選択ブロックでは、ＢＬＫｉとその反転信号ＢＬＫＢｉの電位関係は逆になり、トランスファゲートＴＧは非導通状態、従ってセレクトゲート線ＳＧＤ，ＳＧＳとコントロールゲート線ＣＧのレベルはＶｓｓとなる。
【００７７】
書き込み時は電源ＶＳＷは正の高電位ＶＰＰＷ、電源ＶＢＢは０Ｖになる。これにより、選択ブロックの信号ＢＬＫｉのレベルは高電位ＶＰＰＷとなり、その反転信号ＢＬＫＢｉは最低電位の０Ｖになる。その結果、書きこみブロックのコントロールゲート線ＣＧとセレクトゲート線ＳＧＤ，ＳＧＳには対応するグローバルコントロールゲート線ＧＣＧとグローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳの電位が転送される。また非選択ブロックではセレクトゲート線ＳＧＤ，ＳＧＳとコントロールゲート線ＣＧは接地される。
【００７８】
上述したグローバルコントロールゲート線ＧＣＧ及びグローバルセレクトゲート線ＧＳＧＤ，ＧＳＧＳに供給される電圧は、図１７に示す回路により発生される。即ち各信号線に対応してＳＧＤ論理回路１７１、ＳＧＳ論理回路１７２、セレクトゲートデコード回路１７３から発生されるＶｃｃ系の電圧は、それぞれレベルシフタ１７４とレベル変換バッファ１７５を通して消去／書き込み時に必要な電圧に変換される。
【００７９】
各グローバルコントロールゲート線ＧＣＧには、実施の形態１におけると同様の構成のグローバルコントロールゲート線電位検出回路１６２が設けられている。各グローバルコントロールゲート線ＧＣＧに一端が接続されたＮＭＯＳトランジスタＱＮ４１は高電圧に耐えられる高電圧トランジスタであり、その他端は共通にセンスノードＮＳに接続される。それぞれのトランジスタのゲートにはテスト信号Test１が供給される。
【００８０】
センスノードＮＳにゲートが接続されたセンス用ＮＭＯＳトランジスタＤＴＲはドレインが抵抗Ｒを介して電源Ｖｃｃに接続され、ソースが接地されている。このセンス用トランジスタＤＴＲのドレイン出力は、イネーブル信号が入るクロックトバッファＣＩ１６を介してラッチ回路等の一時記憶回路１６２に転送されて保持される。この一時記憶回路１６２の保持データに基づいて、テスト制御回路４２によりテスト動作の制御を行うことも、基本的に実施の形態１と同様である。
【００８１】
この実施の形態では不良メモリセルが選択されたブロック内に存在するかどうかを、コントロール線ＣＧに負電圧ＶＰＰＥを供給してチェックする。その方法を以下に説明する。まずグローバルコントロール線に負電圧を供給し、選択されたブロック内のコントロールゲート線を負電位に設定する。この後グローバルコントロール線への負電位の供給を停止する。もし欠陥メモリセルが存在する場合にはグローバルコントロール線の電位は負の高電位から０Ｖに向かって上昇することになる。また欠陥メモリセルが存在しない場合には、この負の高電位が保たれることとなる。この電位変化を電位検出回路１６２により検出して、欠陥メモリセルが検出されたブロックアドレスでは、一時記憶回路１６２ににそのブロックが非選択となるようなレベルの情報を記憶させる。
【００８２】
テスト信号Test1は通常の書き込み読出し時と一括書き込み動作時には０Ｖ、消去および一括消去動作時には負の最低電圧ＶＢＢになる。またこのテスト信号Test１は、不良ブロック検出動作の開始前にはディセーブルのＶＢＢになっており、実施の形態１と同様に一括消去／書き込みの動作の前工程である不良ブロック検出動作期間にイネーブル（０Ｖ）となる。これにより、グローバルコントロール線ＧＣＧの前述した電位変化をセンス用トランジスタＤＴＲのゲートに転送する。センス用トランジスタのソースはＶＢＢである。不良ブロック検出動作期間中にトランジスタＱＮ４１を介して読み出されたグローバルコントロール線ＧＣＧの負電位はセンス用トランジスタＤＴＲでレベルを変換され、次段のクロックトインバータＣＩ１６で読み出される。もし選択されたブロックアドレス内に不良メモリセルがない場合、グローバルコントロール線ＣＧの電位は負のＶＰＰＥレベルのままとなり、ソースにＶＢＢが供給されたセンス用トランジスタＤＴＲは非導通状態となる。このためセンス用トランジスタＤＴＲのドレインノードは電源電圧Ｖｃｃとなる。
【００８３】
また選択されたブロックアドレス内に不良メモリセルが存在する場合、グローバルコントロール線ＣＧの電位は負の高電圧ＶＰＰＥより高いレベルとなりセンス用トランジスタＤＴＲは導通する。このときドレインと電源端子の間に接続された抵抗Ｒの値を十分大きくしておけば、センス用トランジスタＤＴＲのドレインノードのレベルはほぼＶＢＢまで低下する。これらのHighまたはLowレベルをクロックトインバータＣＩ１６が検出し、その結果を一時記憶回路１６２が記憶する。このクロックドインバータＣＩ１６２はイネーブル信号ＥＮによりこの不良ブロック検出期間中にイネーブルになるが、通常動作時にはディセーブルに設定される。
【００８４】
実施の形態１のＮＡＮＤ型ＥＥＰＲＯＭの場合と同様に、一時記憶回路１６２の結果が選択されたブロックに不良メモリセルが存在することを示す場合には、テスト制御回路４２から信号ＲＮが出力される。このため選択されているブロックアドレスのロウメインデコーダ内のラッチ回路にのみ“０”データがセットされる。テスト制御回路４２は最初のブロックアドレスから最終ブロックアドレスまで自動的にブロックアドレスをインクリメントしながら、上述の不良ブロック検出動作を行なう。このようにして不良メモリセルが存在するブロックにのみ"0"データを記憶させ、その後に一括書きこみ消去動作を行うことにより、不良メモリセルを介して昇圧電圧がリークすることがなくなり、正常な電圧を正常なブロックアドレスのメモリセルに印加することができる。
【００８５】
【発明の効果】
以上述べたようにこの発明を用いることにより、不良メモリの番地を冗長部に置き換えることなくチップ内の全てのメモリセルに書き込み／消去を行うことができる。このため最初のウェハーソート試験時に書き込み／消去ストレスをメモリセルに印加する事ができ、初期不良のブロックと書き込み／消去試験後に不良となったブロックを一度に同時に冗長部に置き換えることが可能となる。また書き込み／消去ストレス試験中にに不良ビットにはストレスが印加されないようになるため、昇圧電圧がドロップすることがなくなり、書き込み／消去ストレス試験の信頼性を上げることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態１のメモリセルアレイの構成を示す図である。
【図３】同実施の形態１のロウデコーダ内のグローバルコントロールゲート線電位発生回路の構成を示す図である。
【図４】同じくロウデコーダ内のグローバルコントロールゲート線電位検出回路の構成を示す図である。
【図５】同じくロウデコーダ内のロウメインデコーダの構成を示す図である。
【図６】同じくロウデコーダ内のロウサブデコーダの構成を示す図である。
【図７】同実施の形態１のＥＥＰＲＯＭの動作時の各部電位関係を示す図である。
【図８】同実施の形態の１における一括書き込み／消去の動作を説明するタイミング図である。
【図９】図８の一部を時間軸を拡大して示すタイミング図である。
【図１０】実施の形態２によるＥＥＰＲＯＭのロウデコーダの構成を示す図である。
【図１１】同実施の形態２の一括書き込み／消去の動作を説明するタイミング図である。
【図１２】実施の形態３によるＥＥＰＲＯＭのコントロールゲート線電位検出回路の構成を示す図である。
【図１３】実施の形態４によるＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ構成を示す図である。
【図１４】同ＥＥＰＲＯＭの動作時の各部電位関係を示す図である。
【図１５】同実施の形態４のロウメインデコーダの構成を示す図である。
【図１６】同実施の形態４のロウサブデコーダとグローバルコントロールゲート線電位検出回路の構成を示す図である。
【図１７】同実施の形態４のグローバルコントロールゲート線電位発生回路の構成を示す図である。
【図１８】ＮＡＮＤ型ＥＥＰＲＯＭセルの不良モードを示す図である。
【図１９】通常のＥＥＰＲＯＭのウェハ完成から組み立てまでのテスト工程を示す図である。
【符号の説明】
１…メモリセルアレイ、１ａ…冗長セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…カラムゲート、６…アドレスバッファ、７…制御回路、８…データバッファ、９…駆動電圧発生回路、１０…不良ブロック検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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