(57)【特許請求の範囲】
【請求項１】
半導体装置の製造において、複数の半導体チップをウエハに製造し、次いで、ウエハを切断して得られた半導体チップの内、良品を組み立て、係る組み立てられた半導体チップを検査して得られた良品率を製品収率としたとき、
（イ）半導体装置におけるトランジスタ素子のゲート電極形成工程において、ゲート長を測定し、
（ロ）ゲート長と製品収率との予め求められた関係、及び、測定されたゲート長に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含み、
ゲート長と製品収率との予め求められた関係は、ゲート長とスピード収率に関する製品収率との予め求められた関係、及び、ゲート長と消費電力収率に関する製品収率との予め求められた関係であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置の製造において、複数の半導体チップをウエハに製造し、次いで、ウエハを切断して得られた半導体チップの内、良品を組み立て、係る組み立てられた半導体チップを検査して得られた良品率を製品収率としたとき、
（イ）半導体装置におけるトランジスタ素子のゲート電極形成工程において、ゲート長を測定し、
（ロ）ゲート長と動作速度に関する製品仕様を満足する確率との予め求められた関係、ゲート長と消費電力に関する製品仕様を満足する確率との予め求められた関係、並びに、測定されたゲート長に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体装置の製造において、複数の半導体チップをウエハに製造し、次いで、ウエハを切断して得られた半導体チップの内、良品を組み立て、係る組み立てられた半導体チップを検査して得られた良品率を製品収率としたとき、
（イ）半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ゲート酸化膜の膜厚を測定し、
（ロ）ゲート酸化膜の膜厚と製品収率との予め求められた関係、及び、測定されたゲート酸化膜の膜厚に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含み、
前記工程（ハ）に引き続き、予測された製品収率が所定の値より低い場合、ゲート酸化膜を除去し、再び、ゲート酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体装置の製造において、複数の半導体チップをウエハに製造し、次いで、ウエハを切断して得られた半導体チップの内、良品を組み立て、係る組み立てられた半導体チップを検査して得られた良品率を製品収率としたとき、
（イ）半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ゲート酸化膜の膜厚を測定し、
（ロ）ゲート酸化膜の膜厚と製品収率との予め求められた関係、及び、測定されたゲート酸化膜の膜厚に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含み、
ゲート酸化膜の膜厚と製品収率との予め求められた関係は、ゲート酸化膜の膜厚とスピード収率に関する製品収率との予め求められた関係、及び、ゲート酸化膜の膜厚と消費電力収率に関する製品収率との予め求められた関係であることを特徴とする半導体装置の製造方法。
【請求項５】
半導体装置の製造において、複数の半導体チップをウエハに製造し、次いで、ウエハを切断して得られた半導体チップの内、良品を組み立て、係る組み立てられた半導体チップを検査して得られた良品率を製品収率としたとき、
（イ）半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ゲート酸化膜の膜厚を測定し、
（ロ）ゲート酸化膜の膜厚と動作速度に関する製品仕様を満足する確率との予め求められた関係、ゲート酸化膜の膜厚と消費電力に関する製品仕様を満足する確率との予め求められた関係、並びに、測定されたゲート酸化膜の膜厚に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ハ）に引き続き、予測された製品収率が所定の値より低い場合、ゲート酸化膜を除去し、再び、ゲート酸化膜を形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体装置の製造ラインにおいて製造すべき半導体装置の数量を最適化し得る半導体装置の製造方法に関する。
【０００２】
【従来の技術】
月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗｏｒｌｄ  １９９５．１  第１０４〜１０７頁の「半導体生産ラインとその管理」、同第１０８〜１１３頁「多品種少量生産ラインにおけるＣＩＭ」に掲載されているように、半導体装置（以下、製品と呼ぶ場合もある）の製造ラインにおいては、ＣＩＭ（Computer Integrated Manufacturing）の導入により、半導体装置の生産の効率化、多品種少量生産への対応、短納期化、低コスト化が進められつつある。特に、市場要求を背景とした多品種少量生産が要求される半導体装置の生産ラインにおいては、生産ラインへのウエハの投入計画が非常に重要であり、製品の納期や、予め決められた製品歩留まり及び製品収率に基づき、製造ラインへのウエハの最適投入枚数、及び製造ラインの製品毎の割り振りを決定しなければならない。製造ラインへのウエハの投入枚数が多過ぎると、製品が無駄になり、過剰在庫が生じ、あるいは又、他の品種の製品の生産数量や納期に影響が出てしまう。一方、製造ラインへのウエハの投入枚数が少な過ぎると、納期に影響が出てしまう。
【０００３】
通常、半導体装置の製造においては、複数の半導体チップをウエハに製造する。そして、かかるウエハに対して、各半導体チップの良否をプローブカード等を用いて検査する。この検査（ペレットチェックとも呼ばれる）において得られた良品率を、本明細書では製品歩留まりと呼び、「Ｙ」で表す。その後、ウエハを切断して得られた半導体チップの内、良品を組み立て、かかる組み立てられた半導体チップ（即ち、半導体装置）を検査する。この検査（ファイナルチェックとも呼ばれる）において得られた良品率を、本明細書では製品収率と呼び、「Ｓ」で表す。製品収率には、後述するスピード収率及び消費電力収率が含まれる。製品歩留まり及び製品収率を１００％としたときの、１枚のウエハから作られる半導体装置の個数（理論収率である）をｋとしたとき、実際に１枚のウエハから得られる半導体装置の個数Ｎは、ｋ×Ｙ0×ＳT0で表すことができる。ここで、Ｙ0は予め設定された総合製品歩留まり、ＳT0は予め設定された総合製品収率である。
【０００４】
【発明が解決しようとする課題】
実際の製品歩留まり及び製品収率は、半導体装置の製造工程における各種の変動要因に依存して、大きく変動する。即ち、実際の製品歩留まりは、半導体装置の製造工程における、例えば、ダスト量、合わせずれ量、加工寸法の設計寸法との差、半導体装置の製造装置のトラブル等に大きく影響される。また、製品収率は、加工線幅や成膜された各種の膜の厚さに大きく影響される。それ故、予め決められた製品歩留まりや製品収率と実際の製品歩留まりや製品収率との間に差異が発生し、ウエハの最適投入枚数の決定の上で大きな障害となっている。
【０００５】
ウエハ投入枚数を決める要素の１つである製品歩留まりを向上させるために、ダストの検出技術や評価技術が実用化されている。月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗｏｒｌｄ  １９９２．４  第１１６〜１２１頁の「ウェーハ表面パーティクル検出・評価技術」には、半導体装置の各製造工程で発生するダストをウエハ上でモニターすることを可能にする技術が掲載されている。このダストのモニター技術は、半導体装置の製品歩留まりを低下させている工程を特定し、この特定された工程に対してダスト対策を施すことにより製品歩留まりを改善する上で、非常に有効である。従来のダストの検出技術や評価技術の目的と効果を示すブロック図を図２４に示す。しかしながら、これらの技術に基づき、予め決められた製品歩留まりと実際の製品歩留まりとを関連させて、半導体装置の製造ラインに投入すべきウエハの枚数を最適化するといった技術は知られていない。
【０００６】
あるいは又、製品歩留まりを向上させるために、合わせずれ量及び／又は加工寸法の検出技術や評価技術が実用化されている。この合わせずれ量及び／又は加工寸法の検出は、製品歩留まりを低下させている工程の特定と、この特定された工程に対して、合わせずれ量及び／又は加工寸法の最適化対策を施すことにより製品歩留まりを改善する上で、非常に有効である。従来の合わせずれ量及び／又は加工寸法の検出技術や評価技術の目的と効果を示すブロック図を図２５に示す。しかしながら、これらの技術に基づき、予め決められた製品歩留まりと実際の製品歩留まりとを関連させて、半導体装置の製造ラインに投入すべきウエハの枚数を最適化するといった技術は知られていない。
【０００７】
半導体装置の加工線幅、特に半導体装置におけるトランジスタ素子のゲート電極のゲート長、あるいは又、ゲート酸化膜の膜厚は、トランジスタ素子の動作速度を決定する上で非常に重要な要因である。それ故、半導体装置の設計の際、トランジスタ素子の動作速度といったトランジスタ能力と、ゲート長及び／又はゲート酸化膜の膜厚との関係は十分に吟味されている。従来の最適ゲート長及び／又は最適ゲート酸化膜の膜厚を決定する方法を示すブロック図を図２６に示す。しかしながら、半導体装置の製造工程において、ゲート長及び／又はゲート酸化膜の膜厚のばらつきを抑えるには限界がある。そして、これらのばらつきに依存して、スピード収率や消費電力収率といった製品収率が半導体装置の製造ロットによって大きくばらつき、製品供給数量を不安定にする要因となっている。
【０００８】
ここで、スピード収率ＳS及び消費電力収率ＳWとは、先に説明したように、ウエハを切断して得られた半導体チップの内、良品を組み立て、かかる組み立てられた半導体チップ（即ち、半導体装置）を検査して得られた良品率である。尚、スピード収率ＳSとは、動作速度に関する製品仕様（スペック）範囲内にある半導体装置の割合を示す値である。また、消費電力収率ＳWとは、消費電力に関する製品仕様（スペック）範囲内にある半導体装置の割合を示す値である。
【０００９】
図２に示すように、トランジスタ素子のゲート電極のゲート長が短くなる程、スピード収率ＳSは向上するが、消費電力収率ＳWは低下する。消費電力は、半導体装置におけるトランジスタ素子のサブスレッショルド電流値と相関があるので、ゲート長と消費電力との間にも相関がある。一般に、スピード収率ＳSは、或る値（図２の（Ａ）の値ａ参照）のゲート長以下では１００％であり、かかる或る値ａを超えるとスピード収率は低下する。一方、消費電力収率ＳWは、或る値（図２の（Ｂ）の値ｂ参照）のゲート長以上においては１００％であり、かかる或る値ｂを下回ると消費電力収率は低下する。一方、従って、通常、半導体装置の設計においては、ゲート長の値として「ｂ」（例えば０．３４μｍ）を用いる。
【００１０】
一方、図７に示すように、トランジスタ素子のゲート酸化膜の膜厚が薄くなる程、スピード収率ＳS及び消費電力収率ＳWは向上する。従って、通常、半導体装置の設計においては、ゲート酸化膜の膜厚として、消費電力収率ＳWが１００％となるゲート酸化膜の膜厚の内の最大値（例えば９ｎｍ）を用いる。
【００１１】
従来、予め決められた製品歩留まり及び製品収率に対してある程度の余裕（マージン）を与え、半導体装置の製造ラインに多めのウエハを投入している。然るに、余裕を与えられた製品歩留まりや製品収率と実際の製品歩留まりや製品収率との間に差異が無い若しくは小さい場合、製品が無駄になり、あるいは又、製品在庫が多くなるといった問題や、製造ラインへの他の半導体装置の投入量が制限されるといった問題が生じる。一方、予め決められた製品歩留まりや製品収率に余裕（マージン）を与えない場合、半導体装置の最終チェック工程（ペレットチェックやファイナルチェック）において所望の製品数量が確保できなくなったとき、再度、かかる半導体装置を追加して製造しなければならず、製品の納期遅れが生じたり、他の製品の生産計画に乱れが生じるといった問題を引き起こす。
【００１２】
従って、本発明の目的は、半導体装置の製造ラインにおいて製造すべき半導体装置の数量を最適化することができ、製品が無駄になったり、製品在庫が多くなるといった問題を回避でき、しかも、所望の製品数量を確保することを可能とし、製品の納期遅れを回避でき、他の製品の生産計画に乱れを生じさせることがなく、しかも、製造ラインへの他の半導体装置の投入を効果的に行うことを可能にする半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る半導体装置の製造方法は、
（イ）半導体装置におけるトランジスタ素子のゲート電極形成工程において、ゲート長を測定し、
（ロ）予め求められたゲート長と製品収率の関係、及び測定されたゲート長に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする。
【００１４】
上記の目的を達成するための本発明の第２の態様に係る半導体装置の製造方法は、
（イ）半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ゲート酸化膜の膜厚を測定し、
（ロ）予め求められたゲート酸化膜の膜厚と製品収率の関係、及び測定されたゲート酸化膜の膜厚に基づき、製品収率を予測し、
（ハ）予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする。
【００１５】
上記の目的を達成するための本発明の第３の態様に係る半導体装置の製造方法は、
（イ）半導体装置の所定の製造工程においてウエハ上に付着したダスト量を測定し、
（ロ）予め求められたダスト量と製品歩留まりの関係、及び測定されたダスト量に基づき、製品歩留まりを予測し、
（ハ）予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする。
【００１６】
上記の目的を達成するための本発明の第４の態様に係る半導体装置の製造方法は、
（イ）半導体装置の所定の製造工程において発生した合わせずれ量を測定し、
（ロ）予め求められた合わせずれ量と製品歩留まりの関係、及び測定された合わせずれ量に基づき、製品歩留まりを予測し、
（ハ）予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする。
【００１７】
上記の目的を達成するための本発明の第５の態様に係る半導体装置の製造方法は、
（イ）半導体装置の所定の製造工程において発生した加工寸法の設計寸法からの差を測定し、
（ロ）予め求められた加工寸法と設計寸法との差と製品歩留まりの関係、及び測定された差に基づき、製品歩留まりを予測し、
（ハ）予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする。
【００１８】
本発明の第１乃至第５の態様に係る半導体装置の製造方法においては、前記工程（ハ）において求められた半導体装置の予測個数が製造すべき半導体装置の個数より少ない場合、少なくとも、製造すべき半導体装置の個数から半導体装置の予測個数を減じた個数の半導体装置を再び製造する形態を挙げることができる。あるいは又、前記工程（ハ）において求められた半導体装置の予測個数が製造すべき半導体装置の個数より多い場合、多くとも、半導体装置の予測個数から製造すべき半導体装置の個数を減じた個数の別種の半導体装置を製造する形態を挙げることができる。
【００１９】
上記の目的を達成するための本発明の第６の態様に係る半導体装置の製造方法は、
（イ）半導体装置におけるトランジスタ素子のゲート酸化膜形成工程においてゲート酸化膜の膜厚を測定し、及び／又は、ゲート電極形成工程においてゲート長を測定し、予め求められたゲート酸化膜の膜厚と製品収率の関係、及び／又は、予め求められたゲート長と製品収率の関係、並びに、測定されたゲート酸化膜の膜厚及び／又はゲート長に基づき、製品収率を予測し、
（ロ）半導体装置の所定の製造工程においてウエハ上に付着したダスト量を測定し、予め求められたダスト量と製品歩留まりの関係、及び測定されたダスト量に基づき、製品歩留まりを予測し、
（ハ）半導体装置の所定の製造工程において発生した合わせずれ量を測定し、予め求められた合わせずれ量と製品歩留まりの関係、及び測定された合わせずれ量に基づき、製品歩留まりを予測し、
（ニ）半導体装置の所定の製造工程において発生した加工寸法の設計寸法からの差を測定し、予め求められた加工寸法と設計寸法との差と製品歩留まりの関係、及び測定された差とに基づき、製品歩留まりを予測し、
（ホ）測定されたゲート酸化膜の膜厚及び／又はゲート長に基づき工程（イ）にて予測された製品収率、並びに、工程（ロ）、（ハ）及び（ニ）にて予測された製品歩留まりの内、少なくとも１つの製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める、
各工程を含むことを特徴とする。
【００２０】
本発明の第６の態様に係る半導体装置の製造方法においては、前記工程（ホ）において求められた半導体装置の予測個数が製造すべき半導体装置の個数より少ない場合、少なくとも、製造すべき半導体装置の個数から半導体装置の予測個数を減じた個数の半導体装置を再び製造する形態を挙げることができる。あるいは又、前記工程（ホ）において求められた半導体装置の予測個数が製造すべき半導体装置の個数より多い場合、多くとも、半導体装置の予測個数から製造すべき半導体装置の個数を減じた個数の別種の半導体装置を製造する形態を挙げることができる。
【００２１】
上記の目的を達成するための本発明の第７の態様に係る半導体装置の製造方法は、
（イ）半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ゲート酸化膜の膜厚を測定し、
（ロ）予め求められたゲート酸化膜の膜厚と製品収率の関係、及び測定されたゲート酸化膜の膜厚に基づき、製品収率を予測し、
（ハ）予測された製品収率が所定の値より低い場合、ゲート酸化膜を除去し、再び、ゲート酸化膜を形成する、
各工程を含むことを特徴とする。
【００２２】
本発明においては、ゲート長やゲート酸化膜の膜厚を測定し、製品収率を予測する。あるいは又、ダスト量、合わせずれ量や、加工寸法の設計寸法からの差を測定し、製品歩留まりを予測する。従って、半導体装置の最終チェック工程（ペレットチェックやファイナルチェック）以前の工程において、所望の製品数量が確保できるか否かを速やかに予測することが可能になる。
【００２３】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、単に実施の形態と呼ぶ）に基づき本発明を説明する。尚、実施の形態１及び実施の形態２は、本発明の第１の態様に係る半導体装置の製造方法に関し、実施の形態３及び実施の形態４は、本発明の第２の態様あるいは第７の態様に係る半導体装置の製造方法に関し、実施の形態５及び実施の形態６は、本発明の第３の態様に係る半導体装置の製造方法に関し、実施の形態７及び実施の形態８は、本発明の第４の態様に係る半導体装置の製造方法に関し、実施の形態９及び実施の形態１０は、本発明の第５の態様に係る半導体装置の製造方法に関する。更に、実施の形態１１及び実施の形態１２は、本発明の第６の態様に係る半導体装置の製造方法に関する。
【００２４】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る半導体装置の製造方法に関する。即ち、実施の形態１においては、半導体装置におけるトランジスタ素子のゲート電極形成工程において、ゲート長を測定し、予め求められたゲート長と製品収率の関係、及び測定されたゲート長に基づき、製品収率を予測する。そして、必要に応じて、予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態１における半導体装置の製造方法の流れを図１に示す。
【００２５】
実施の形態１において、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、予め設定されたスピード収率ＳS0、及び、予め設定された消費電力収率ＳW0の積である設定総合製品収率ＳT0（＝ＳS0×ＳW0）に基づき、決定される。即ち、製造すべき半導体装置の個数をＮTとしたとき、投入すべきウエハの枚数Ｗは、以下の式（１）から求めることができる。尚、Ｙ0は予め設定された総合製品歩留まりである。ここで、スピード収率ＳS0及び消費電力収率ＳW0の値は、今までの実績やシミュレーション・データを基に予め決定される。尚、ウエハの枚数の計算においては、割り算の結果を切り上げ、値を整数とする。以下においても同様である。
【００２６】
【数１】
Ｗ＝ＮT／（ＳT0×Ｙ0×ｋ）    （１）
【００２７】
ゲート長と製品収率の関係（図２の（Ａ）及び（Ｂ）参照）を、今までの実績やシミュレーション・データを基に予め求めておく。尚、実施の形態１における製品収率は、スピード収率ＳS及び消費電力収率ＳWである。
【００２８】
半導体装置の製造ラインに投入されたウエハにおいては、半導体装置におけるトランジスタ素子のゲート電極形成工程にてゲート電極が形成される。即ち、ゲート電極は、ゲート酸化膜が形成されたウエハ（半導体基板）上に、例えば多結晶シリコン層をＣＶＤ法にて成膜し、更にその上にタングステンシリサイド層をスパッタ法にて成膜した後、フォトリソグラフィ技術及びドライエッチング技術に基づき形成される。
【００２９】
通常、フォトリソグラフィ技術において用いられるフォトマスクに形成されたパターン寸法のばらつき、露光装置のディストーション、塗布されたレジスト材料の厚さのばらつき、露光・現像後のレジスト材料の寸法ばらつき、ドライエッチングにおけるばらつき等に起因して、ゲート長がばらつく。形成されたゲート電極のゲート長を、例えば走査型電子顕微鏡等の測長手段を用いて測定する。ゲート長の測定は、１枚のウエハにつき５点程度とすればよい。尚、ゲート長の測定は、トランジスタ素子の動作速度に最も影響を与えるゲート電極を対象とすることが好ましい。例えば、半導体装置がＳＲＡＭ素子から成る場合、所謂バッファ回路のトランジスタ素子の電流駆動能力が高い程、トランジスタ素子の動作速度は速くなる。即ち、バッファ回路のトランジスタ素子のゲート長が短い程、トランジスタ素子の動作速度は早くなる。従って、このバッファ回路のトランジスタ素子のゲート長を測定することが好ましい。
【００３０】
測定されたゲート長に基づき、製品収率を予測する。即ち、図２の（Ａ）及び（Ｂ）に示したゲート長と製品収率の関係に基づき、測定されたゲート長の平均値から製品収率（スピード収率ＳS_E及び消費電力収率ＳW_E）を予測する。そして、これらの予測された製品収率（ＳS_E及びＳW_E）に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、以下の式（２）から求める。
【００３１】
【数２】
0003757482.tif 000002
【００３２】
式（２）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合には、次回の半導体装置の製造を計画通りとする。言い換えれば、予測された製品収率の値ＳT_E（＝ＳS_E×ＳW_E）と、ＳT0の値が等しい場合には、次回の半導体装置の製造を計画通りとする。
【００３３】
一方、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも少ない場合には、言い換えれば、予測された製品収率ＳT_Eの値がＳT0の値よりも小さい場合には、少なくとも、製造すべき半導体装置の個数ＮTから半導体装置の予測個数を減じた個数ＮEの半導体装置を再び製造する。具体的には、以下の式（３）に基づき、半導体装置の製造ラインに投入すべき不足分のウエハの枚数Ｗ’を求め、かかる枚数のウエハを緊急投入し、あるいは又、次回の半導体装置の製造ロットにおいて投入すべきウエハの枚数に追加する。尚、ＮEの値が所定の値以下である場合には、言い換えれば、予測された製品収率の値ＳT_Eが所定の値以下の場合には、これ以上半導体装置を製造しても多数の不良品しか得られないと判断できるので、半導体装置の製造を中止し、新たにウエハを再投入するといった態様をとることもできる。
【００３４】
【数３】
Ｗ’＝（ＮT−ＮE）／（ＳT0×Ｙ0×ｋ）    （３）
【００３５】
他方、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTより多い場合には、言い換えれば、予測された製品収率の値ＳT_EがＳT0を超える場合には、過剰に半導体装置が製造されることが予想される。この予想される過剰分の半導体装置の個数をウエハの枚数ΔＷに換算すると、以下の式（４）のとおりとなる。
【００３６】
【数４】
ΔＷ＝（ＮE−ＮT）／（ＳT_E×ｋ）    （４）
【００３７】
それ故、次回の半導体装置の製造ロットにおいてΔＷ枚だけ減じた枚数のウエハを投入する。これによって、最大（即ち、多くとも）、半導体装置の予測個数ＮEから製造すべき半導体装置の個数ＮTを減じた個数の別種の半導体装置を製造することが可能となる。具体的には、以下の式（５）に基づき予測された個数ＮT’の別種の半導体装置を製造することが可能となる。
【００３８】
【数５】
ＮT’＝ＳT0’×Ｙ0’×ｋ’×ΔＷ    （５）
【００３９】
ここで、ＳT0’は別種の半導体装置における設定総合製品収率であり、別種の半導体装置における予め設定されたスピード収率ＳS0’、及び、予め設定された消費電力収率ＳW0’の積である。また、Ｙ0’及びｋ’は、別種の半導体装置における設定総合製品歩留まり及び理論収率である。
【００４０】
尚、式（２）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しいか否かの評価（言い換えれば、予測された製品収率の値ＳT_EとＳT0の値が等しいか否かの評価）は、数学的に厳密に行う必要はなく、実際の半導体装置の製造プロセス、納期、製品在庫数量等を考慮して決定すればよい。求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも少ないか否かの評価（言い換えれば、予測された製品収率ＳT_Eの値がＳT0の値よりも小さいか否かの評価）、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも多いか否かの評価（言い換えれば、予測された製品収率ＳT_Eの値がＳT0の値よりも大きいか否かの評価）も同様である。以下の実施の形態の説明においても同様である。
【００４１】
（実施の形態２）
実施の形態２は実施の形態１の変形である。即ち、実施の形態２においては、半導体装置におけるトランジスタ素子のゲート電極形成工程において、ゲート長を測定し、予め求められたゲート長と製品仕様を満足する確率の関係、及び測定されたゲート長に基づき、製品仕様を満足する確率を求め、かかる製品仕様を満足する確率から製品収率を予測する。そして、必要に応じて、この予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態２における半導体装置の製造方法の流れを図３に示す。尚、以下においては、ペレットチェックを受け得る状態の半導体チップとして未だ完成しておらず、工程途中にある状態のものを、便宜上、チップと呼ぶ。より具体的には、各チップ毎にゲート長を測定し、それぞれのチップが動作速度に関する製品仕様（スペック）を満たす確率、及び消費電力に関する製品仕様（スペック）を満たす確率を求め、これらの確率から製品収率を予測する。そして、必要に応じて、予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める。
【００４２】
ゲート長は、通常、ウエハ面内でチップ毎にその分布の中心値及び分散σ2が異なる。一般に、ウエハの中心部に位置するチップにおけるゲート長の分散σ2は、ウエハの周辺部に位置するチップにおけるゲート長の分散σ2よりも小さい。また、レジスト材料の塗布厚は、通常、ウエハの中心部よりもウエハの周辺部の方が厚くなるため、ウエハの中心部に位置するチップにおけるゲート長の方が、ウエハの周辺部に位置するチップにおけるゲート長よりも短くなる傾向にある。ウエハの中心部及び周辺部に位置するチップにおけるゲート長とトランジスタ素子の個数の関係を、それぞれ、図４の（Ａ）及び（Ｂ）に例示する。これらのゲート長の分布及び分散σ2の大きさに基づき、ゲート長と製品仕様を満足する確率の関係（図５の（Ａ）及び（Ｂ）参照）を、今までの実績やシミュレーション・データを基に予め求めておく。尚、実施の形態２においても、半導体装置の製造ラインに投入すべきウエハの数量Ｗを、式（１）から求めることができる。
【００４３】
半導体装置の製造ラインに投入されたウエハにおいては、半導体装置におけるトランジスタ素子のゲート電極形成工程にてゲート電極が形成される。形成されたゲート電極のゲート長を、例えば走査型電子顕微鏡等の測長手段を用いて測定する。ゲート長の測定は、チップ１つにつき少なくとも１点とすればよい。尚、ゲート長の測定は、トランジスタ素子の動作速度に最も影響を与えるゲート電極を対象とすることが好ましい。
【００４４】
測定されたゲート長に基づき、製品仕様を満足する確率を求める。即ち、図５の（Ａ）及び（Ｂ）に示したゲート長と製品仕様を満足する確率の関係に基づき、ｉ番目のチップ（但し、ｉ＝１，２，・・・ｋであり、ｋは理論収率である）にて測定されたゲート長から動作速度に関する製品仕様（スペック）を満たす確率ＰS_i、及び消費電力に関する製品仕様（スペック）を満たす確率ＰW_iを求める。
【００４５】
そして、これらの求められた製品仕様を満足する確率（ＰS_i及びＰW_i）から製品収率ＳT_Eを、下記の式（６）に基づき予測する。そして、式（６）から得られた製品収率ＳT_Eに基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、以下の式（７）から求める。
【００４６】
【数６】
0003757482.tif 000003
【００４７】
【数７】
ＮE＝ＳT_E×Ｙ0×Ｗ×ｋ    （７）
【００４８】
式（７）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合には、次回の半導体装置の製造を計画通りとする。言い換えれば、予測された製品収率ＳT_Eの値と、ＳT0の値が等しい場合には、次回の半導体装置の製造を計画通りとする。
【００４９】
一方、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも少ない場合には、言い換えれば、予測された製品収率ＳT_Eの値がＳT0の値より小さい場合には、少なくとも、製造すべき半導体装置の個数ＮTから半導体装置の予測個数を減じた個数ＮEの半導体装置を再び製造する。具体的には、式（３）に基づき、半導体装置の製造ラインに投入すべき不足分のウエハの枚数Ｗ’を求め、かかる枚数のウエハを緊急投入し、あるいは又、次回の半導体装置の製造ロットにおいて投入すべきウエハの枚数に追加する。尚、ＮEの値が所定の値以下である場合には、言い換えれば、予測された製品収率ＳT_Eの値が所定の値以下の場合には、これ以上半導体装置を製造しても多数の不良品しか得られないと判断できるので、半導体装置の製造を中止し、新たにウエハを再投入するといった態様をとることもできる。
【００５０】
他方、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTより多い場合には、言い換えれば、予測された製品収率の値ＳT_EがＳT0を超える場合には、過剰に半導体装置が製造されることが予想される。この予想される過剰分の半導体装置の個数をウエハの枚数ΔＷに換算すると、以下の式（８）のとおりとなる。
【００５１】
【数８】
ΔＷ＝（ＮE−ＮT）／（ＳT_E×Ｙ0×ｋ）    （８）
【００５２】
それ故、次回の半導体装置の製造ロットにおいてΔＷ枚だけ減じた枚数のウエハを投入する。これによって、最大（即ち、多くとも）、半導体装置の予測個数ＮEから製造すべき半導体装置の個数ＮTを減じた個数の別種の半導体装置を製造することが可能となる。具体的には、式（５）に基づき予測された個数ＮT’の別種の半導体装置を製造することが可能となる。
【００５３】
尚、ゲート長と製品仕様を満足する確率の関係は、図５の（Ａ）及び（Ｂ）に示した例に限定されない。例えば、製品仕様を満足する確率を「０」及び「１」とすることもできる。即ち、或るチップにおけるゲート長が、例えば、動作速度に関する製品仕様（スペック）範囲内に入っていれば、動作速度に関する製品仕様（スペック）を満たす確率ＰS_iを「１」とし、入っていなければ、確率ＰS_iを「０」としてもよい。消費電力に関する製品仕様（スペック）を満たす確率ＰW_iについても同様とすることができる。
【００５４】
実施の形態２においては、各チップ毎にゲート長を測定し、製品仕様を満足する確率を求めるので、得られる半導体装置の予測個数ＮEの精度を、実施の形態１より高めることができる。
【００５５】
（実施の形態３）
実施の形態３は、本発明の第２の態様あるいは第７の態様に係る半導体装置の製造方法に関する。即ち、実施の形態３においては、半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ゲート酸化膜の膜厚を測定し、予め求められたゲート酸化膜の膜厚と製品収率の関係、及び測定されたゲート酸化膜の膜厚に基づき、製品収率を予測する。そして、必要に応じて、予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める。あるいは又、予測された製品収率が所定の値より低い場合、ゲート酸化膜を除去し、再び、ゲート酸化膜を形成する。実施の形態３における半導体装置の製造方法の流れを図６に示す。実施の形態３においても、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、式（１）から求めることができる。
【００５６】
ゲート酸化膜の膜厚と製品収率の関係（図７の（Ａ）及び（Ｂ）参照）を、今までの実績やシミュレーション・データを基に予め求めておく。尚、実施の形態３における製品収率も、スピード収率ＳS及び消費電力収率ＳWである。
【００５７】
半導体装置の製造ラインに投入されたウエハにおいては、半導体装置におけるトランジスタ素子のゲート酸化膜形成工程において、ウエハ（半導体基板）の表面を酸化することによってゲート酸化膜が形成される。形成されたゲート酸化膜の膜厚は、例えばゲート酸化膜を照射したレーザ光の反射光をモニターする膜厚測定手段を用いて測定することができる。ゲート酸化膜の膜厚測定は、１枚のウエハにつき５点程度とすればよい。
【００５８】
測定されたゲート酸化膜の膜厚に基づき、製品収率を予測する。即ち、図７の（Ａ）及び（Ｂ）に示したゲート酸化膜の膜厚と製品収率の関係に基づき、測定されたゲート酸化膜の膜厚の平均値から製品収率（スピード収率ＳS_E及び消費電力収率ＳW_E）を予測する。そして、これらの予測された製品収率（ＳS_E及びＳW_E）に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、式（２）から求める。
【００５９】
式（２）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、ＳT_E＝ＳT0、ＳT_E＜ＳT0、ＳT_E＞ＳT0の場合のそれぞれの処理は、実施の形態１にて説明したと同様とすればよい。尚、ＮEの値が所定の値以下である場合には、言い換えれば、予測された製品収率の値ＳT_Eが所定の値以下の場合には、これ以上半導体装置を製造しても多数の不良品しか得られないと判断できるので、形成されたゲート酸化膜を除去し、再びゲート酸化膜形成工程においてゲート酸化膜を形成し直すといった態様をとることもできる。
【００６０】
（実施の形態４）
実施の形態４は実施の形態３の変形である。即ち、実施の形態４においては、半導体装置におけるトランジスタ素子のゲート酸化膜形成工程においてゲート酸化膜の膜厚を測定し、予め求められたゲート酸化膜の膜厚と製品仕様を満足する確率の関係、及び測定されたゲート酸化膜の膜厚に基づき、製品仕様を満足する確率を求め、かかる製品仕様を満足する確率から製品収率を予測する。そして、必要に応じて、予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態４における半導体装置の製造方法の流れを図８に示す。より具体的には、各チップ毎にゲート酸化膜の膜厚を測定し、それぞれのチップが動作速度に関する製品仕様（スペック）を満たす確率、及び消費電力に関する製品仕様（スペック）を満たす確率を求め、これらの確率から製品収率を予測する。そして、必要に応じて、予測された製品収率に基づき、最終的に製造されるであろう半導体装置の予測個数を求める。
【００６１】
ゲート酸化膜の膜厚は、通常、ウエハ面内でチップ毎にその分布の中心値及び分散σ2が異なる。一般に、ウエハの中心部に位置するチップにおけるゲート酸化膜の膜厚の分散σ2は、ウエハの周辺部に位置するチップにおけるゲート酸化膜の膜厚の分散σ2よりも小さい。また、ウエハの中心部に位置するチップにおけるゲート酸化膜の膜厚の方が、ウエハの周辺部に位置するチップにおけるゲート酸化膜の膜厚よりも厚くなる傾向にある。ウエハの中心部及び周辺部に位置するチップにおけるゲート酸化膜の膜厚とトランジスタ素子の個数の関係を、それぞれ、図９の（Ａ）及び（Ｂ）に例示する。これらのゲート酸化膜の膜厚の分布及び分散σ2の大きさに基づき、ゲート酸化膜の膜厚と製品仕様を満足する確率の関係（図１０の（Ａ）及び（Ｂ）参照）を、今までの実績やシミュレーション・データを基に予め求めておく。尚、実施の形態４においても、半導体装置の製造ラインに投入すべきウエハの数量Ｗは、式（１）から求めることができる。
【００６２】
半導体装置の製造ラインに投入されたウエハにおいては、半導体装置におけるトランジスタ素子のゲート酸化膜形成工程にてゲート酸化膜が形成される。形成されたゲート酸化膜の膜厚は、例えばゲート酸化膜を照射したレーザ光の反射光をモニターする膜厚測定手段を用いて測定することができる。ゲート酸化膜の膜厚測定は、チップ１つにつき少なくとも１点とすればよい。尚、ゲート酸化膜の膜厚は半導体装置を作製する実際のウエハにおいて測定してもよいし、モニター用ウエハ（パターンが形成されていないウエハ）にて測定してもよい。
【００６３】
測定されたゲート酸化膜の膜厚に基づき、製品仕様を満足する確率を求める。即ち、図１０の（Ａ）及び（Ｂ）に示したゲート酸化膜の膜厚と製品仕様を満足する確率の関係に基づき、ｉ番目のチップ（但し、ｉ＝１，２，・・・ｋであり、ｋは理論収率である）にて測定されたゲート酸化膜の膜厚から動作速度に関する製品仕様（スペック）を満たす確率ＰS_i、及び消費電力に関する製品仕様（スペック）を満たす確率ＰW_iを求める。
【００６４】
そして、これらの求められた製品仕様を満足する確率（ＰS_i及びＰW_i）から製品収率ＳT_Eを式（６）に基づき予測する。そして、式（６）から得られた製品収率ＳT_Eに基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを式（７）から求めることができる。
【００６５】
式（７）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、ＳT_E＝ＳT0、ＳT_E＜ＳT0、ＳT_E＞ＳT0の場合のそれぞれの処理は、実施の形態３にて説明したと同様とすればよい。
【００６６】
尚、ゲート酸化膜の膜厚と製品仕様を満足する確率の関係は、図１０の（Ａ）及び（Ｂ）に示した例に限定されない。例えば、製品仕様を満足する確率を「０」及び「１」とすることもできる。即ち、或るチップにおけるゲート酸化膜の膜厚が、例えば、動作速度に関する製品仕様（スペック）範囲内に入っていれば、動作速度に関する製品仕様（スペック）を満たす確率ＰS_iを「１」とし、入っていなければ、確率ＰS_iを「０」としてもよい。消費電力に関する製品仕様（スペック）を満たす確率ＰW_iについても同様とすることができる。
【００６７】
実施の形態４においては、各チップ毎にゲート酸化膜の膜厚を測定し、製品仕様を満足する確率を求めるので、得られる半導体装置の予測個数ＮEの精度を、実施の形態３より高めることができる。
【００６８】
（実施の形態５）
実施の形態５は、本発明の第３の態様に係る半導体装置の製造方法に関する。即ち、実施の形態５においては、半導体装置の所定の製造工程においてウエハ上に付着したダスト量を測定し、予め求められたダスト量と製品歩留まりの関係、及び測定されたダスト量に基づき、製品歩留まりを予測する。そして、必要に応じて、予測された製品歩歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態５における半導体装置の製造方法の流れを図１１に示す。
【００６９】
実施の形態５において、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、今までの製品歩留まり実績や他の半導体装置の製品歩留まり実績Ｙ0
（予め設定された総合製品歩留まり）に基づき、以下の式（９）から決定される。尚、設定総合製品歩留まりＹ0は、各工程における製品歩留まり実績Ｙj（但し、ｊは製品歩留まりに影響する工程の総数）の積（即ち、Ｙ0＝Ｙ1×Ｙ2×・・・×Ｙj）であり、製品歩留まり実績Ｙjのそれぞれは、今までの製品歩留まり実績や他の半導体装置の製品歩留まり実績から求める。
【００７０】
【数９】
Ｗ＝ＮT／（ＳT0Ｙ0×ｋ）    （９）
【００７１】
ダスト量と製品歩留まりの関係（図１２参照）を、今までの実績を基に予め求めておく。
【００７２】
半導体装置の製造ラインに投入されたウエハにおいては、例えば、トランジスタ素子が形成されたウエハ（半導体基板）の全面に絶縁層を形成し、次いで、配線層を形成するために絶縁層の上にアルミニウム系合金層をスパッタ法にて成膜する。次いで、かかるアルミニウム系合金層をドライエッチングすることで配線層が形成される。このドライエッチング工程における製品歩留まり実績をＹmとする。このドライエッチング時に発生したダストが、ウエハ（半導体基板）上に（より具体的には絶縁層上に）付着する。このウエハ上に付着したダスト量を、例えば、月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗｏｒｌｄ  １９９２．４  第１１６〜１２１頁の「ウェーハ表面パーティクル検出・評価技術」に掲載された偏光変化検出法やチップ間差分検出法等の周知の方法にて測定する。ダスト量は、例えば、１枚のウエハ当たりのダスト個数とすることができる。ダスト量測定結果を図１３に例示する。尚、実施の形態５においては、ドライエッチング工程後のダスト量からドライエッチング工程前のダスト量を減じた値をダスト量とした。即ち、ダスト量の測定を或る工程への投入前後で行い、測定結果の差分を測定されたダスト量とすることが好ましい。
【００７３】
測定されたダスト量に基づき、製品歩留まりを予測する。即ち、図１２に示したダスト量と製品歩留まりの関係に基づき、測定されたダスト量の平均値から製品歩留まりＹm'を予測する。そして、この予測された製品歩留まりＹm'に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、以下の式（１０）から求める。尚、式（１０）においては、設定総合製品歩留まりＹ0におけるＹmの項をＹm'で置き換えている。
【００７４】
【数１０】
ＮE＝ＳT0×Ｙ1×Ｙ2×・・・×Ｙm'×・・・Ｙj×Ｗ×ｋ    （１０）
【００７５】
式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合には、次回の半導体装置の製造を計画通りとする。言い換えれば、予測された製品歩留まりＹm'の値が製品歩留まり実績Ｙmと等しい場合には、次回の半導体装置の製造を計画通りとする。
【００７６】
一方、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも少ない場合には、言い換えれば、予測された製品歩留まりＹm'の値が製品歩留まり実績Ｙmを下回る場合には、少なくとも、製造すべき半導体装置の個数ＮTから半導体装置の予測個数を減じた個数ＮEの半導体装置を再び製造する。具体的には、以下の式（１１）に基づき、半導体装置の製造ラインに投入すべき不足分のウエハの枚数Ｗ’を求め、かかる枚数のウエハを緊急投入し、あるいは又、次回の半導体装置の製造ロットにおいて投入すべきウエハの枚数に追加する。尚、ＮEの値が所定の値以下である場合には、言い換えれば、予測された製品歩留まりＹm'の値が所定の値以下の場合には、これ以上半導体装置を製造しても多数の不良品しか得られないと判断できるので、半導体装置の製造を中止し、新たにウエハを再投入するといった態様をとることもできる。
【００７７】
【数１１】
Ｗ’＝（ＮT−ＮE）／（ＳT0×Ｙ0×ｋ）    （１１）
【００７８】
他方、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTより多い場合、言い換えれば、予測された製品歩留まりＹm'の値が製品歩留まり実績Ｙmを上回る場合には、過剰に半導体装置が製造されることが予想される。この予想される過剰分の半導体装置の個数をウエハの枚数ΔＷに換算すると、以下の式（１２）のとおりとなる。
【００７９】
【数１２】
ΔＷ＝（ＮE−ＮT）／（ＳT0×Ｙ1×Ｙ2×・・・×Ｙm'×・・・Ｙj×ｋ）（１２）
【００８０】
それ故、次回の半導体装置の製造ロットにおいてΔＷ枚だけ減じた枚数のウエハを投入する。これによって、最大（即ち、多くとも）、半導体装置の予測個数ＮEから製造すべき半導体装置の個数ＮTを減じた個数の別種の半導体装置を製造することが可能となる。具体的には、以下の式（１３）に基づき予測された個数ＮT’の別種の半導体装置を製造することが可能となる。
【００８１】
【数１３】
ＮT’＝ＳT0’×Ｙ0’×ｋ’×ΔＷ    （１３）
【００８２】
ここで、ＳT0’及びＹ0’は、別種の半導体装置における設定総合製品収率及び設定総合製品歩留まりであり、ｋ’は、別種の半導体装置における理論収率である。
【００８３】
尚、式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しいか否かの評価（言い換えれば、予測された製品歩留まりＹm'の値が製品歩留まり実績Ｙmの値が等しいか否かの評価）は、数学的に厳密に行う必要はなく、実際の半導体装置の製造プロセス、納期、製品在庫数量等を考慮して決定すればよい。求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも少ないか否かの評価（言い換えれば、予測された製品歩留まりＹm'の値が製品歩留まり実績Ｙmの値よりも小さいか否かの評価）、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも多いか否かの評価（言い換えれば、予測された製品歩留まりＹm'の値が製品歩留まり実績Ｙmの値よりも大きいか否かの評価）も同様である。以下の実施の形態の説明においても同様である。
【００８４】
半導体装置の製造においては、複数の工程においてダストが発生する場合が多い。このような場合には、それぞれの工程において、実施の形態５を実行し、予測された製品歩留まりＹm'の値と製品歩留まり実績Ｙmの値との比較を行い、あるいは又、式（１０）に基づきＮEを求めればよい。
【００８５】
例えば、或る半導体装置の生産において、ウエハの製造ラインへの投入開始からペレットチェック完了までに５２日が必要とされ、３５日目にアルミニウム系合金層のドライエッチング工程が完了したとする。従来の半導体装置の製造方法においては、５２日後でなければ、最終的に製造されたチップの良品個数が判明しない。従って、もしも最終的に製造されたチップの良品個数が所望の個数より不足していた場合、５３日目から不足分の製造を開始しなければならない。一方、本発明の半導体装置の製造方法によれば、３５日目には、求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTよりも少ないか否かが判明するので、３６日目から不足分の製造を開始することができる。従って、１７日の短縮化を図ることが可能となる。
【００８６】
尚、実施の形態５においては、チップ上のダスト量と製品歩留まりの関係を、今までの実績を基に予め求めておき、ダスト量を各チップ毎に測定し、各チップ毎の製品歩留まりを求め、これらの平均値に基づき製品歩留まりを予測することもできる。
【００８７】
（実施の形態６）
実施の形態６は実施の形態５の変形である。即ち、実施の形態６においては、半導体装置の所定の製造工程においてウエハ上に付着したダスト量を測定し、予め求められたダスト量と製造基準を満足する確率の関係、及び測定されたダスト量に基づき、製造基準を満足する確率を求め、かかる製造基準を満足する確率から製品歩留まりを予測する。そして、必要に応じて、かかる予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。より具体的には、各チップ毎にダスト量を測定し、それぞれのチップがダスト量に関する製造基準（１個のチップ当たり、許容し得るダスト個数）を満たす確率を求め、これらの確率から製品歩留まりを予測する。そして、必要に応じて、予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態６における半導体装置の製造方法の流れを図１４に示す。
【００８８】
具体的には、各チップにおいて測定されたダスト量に基づき、製造基準を満足する確率（０から１の間の値）を求める。即ち、実績から求められたダスト量と製造基準を満足する確率の関係に基づき、ｉ番目のチップ（但し、ｉ＝１，２，・・・ｋであり、ｋは理論収率である）にて測定されたダスト量（ｘ）から製造基準を満たす確率Ｐi（ｘ）を求める。
【００８９】
そして、これらの求められた製造基準を満足する確率Ｐi（ｘ）から製品歩留まりＹm'を、下記の式（１４）に基づき予測する。そして、式（１４）から得られた製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、式（１０）から求めることができる。
【００９０】
【数１４】
0003757482.tif 000004
【００９１】
式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、Ｙm'＝Ｙm、Ｙm'＜Ｙm、Ｙm'＞Ｙmの場合のそれぞれの処理は、実施の形態５にて説明したと同様とすればよい。
【００９２】
尚、製造基準を満足する確率Ｐi（ｘ）は、０から１の間の値に限定されない。例えば、製造基準を満足する確率を「０」及び「１」とすることもできる。即ち、或るチップにおけるダスト量（ｘ）が、例えば、チップにおける製造基準範囲内に入っていれば、製造基準を満足する確率Ｐi（ｘ）を「１」とし、入っていなければ、確率Ｐi（ｘ）を「０」としてもよい。
【００９３】
実施の形態６においては、各チップ毎にダスト量を測定し、製造基準を満足する確率を求めるので、得られる半導体装置の予測個数ＮEの精度を、実施の形態５より高めることができる。
【００９４】
（実施の形態７）
実施の形態７は、本発明の第４の態様に係る半導体装置の製造方法に関する。即ち、実施の形態７においては、半導体装置の所定の製造工程において発生した合わせずれ量を測定し、予め求められた合わせずれ量と製品歩留まりの関係、及び測定された合わせずれ量に基づき、製品歩留まりを予測する。そして、必要に応じて、予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態７における半導体装置の製造方法の流れを図１５に示す。
【００９５】
実施の形態７においても、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、今までの製品歩留まり実績や他の半導体装置の設定総合製品歩留まりＹ0に基づき、式（９）から決定される。合わせずれ量と製品歩留まりの関係（図１６の（Ａ）及び（Ｂ）参照）を、今までの実績を基に予め求めておく。図１６に示すように、Ａ工程とＢ工程では、合わせずれ量の製品歩留まりに対する影響が大きく相違する。Ｂ工程においては、合わせずれ量が或る値を超えると製品歩留まりは急激に低下する。
【００９６】
図１７の（Ａ）及び（Ｂ）に、代表的なＴＦＴ負荷型ＳＲＡＭ素子のシェアード・コンタクトにおける合わせずれ量が製品歩留まりに与える影響を示す。また、ＴＦＴ負荷型ＳＲＡＭ素子の回路図を図１８に示す。尚、図１７の（Ａ）及び（Ｂ）は、ＴＦＴ負荷型ＳＲＡＭ素子の製造途中の模式的な一部断面図である。図１７の（Ｂ）におけるシェアード・コンタクトは、図１８における記号「Ｘ」及び「Ｙ」で示した部分に相当する。また、図１７の（Ａ）及び（Ｂ）は、図１８におけるＴｒ2の部分に関連した図である。以下、図１７の（Ａ）及び（Ｂ）に示したＴＦＴ負荷型ＳＲＡＭ素子を作製する工程の概要を説明する。
【００９７】
先ず、シリコン半導体基板１０に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を選択的に形成した後、素子分離領域１１に囲まれた素子活性領域の半導体基板表面にゲート酸化膜１２を形成する。その後、ＭＯＳ型トランジスタのゲート電極１３Ａをポリサイド層１３から形成し、次いで、ゲート電極１３Ａの両側の素子活性領域にＬＤＤ構造を形成するための低濃度不純物を含有する拡散層１４を形成する。そして、ＳｉＯ2から成るゲートサイドウオール１５を形成する。その後、素子活性領域への不純物のイオン注入及び活性化処理を行い、高濃度拡散領域（ソース・ドレイン領域）１６Ａ，１６Ｂを形成する。
【００９８】
次いで、第１の層間絶縁膜１７をＣＶＤ法にて全面に形成した後、Ｔｒ2のソース・ドレイン領域１６Ａに達する第１の開口部１８を第１の層間絶縁膜１７に設ける。次に、かかる第１の開口部１８を介してソース・ドレイン領域１６Ａに接続された第１の配線層１９をポリサイド層から形成し、更に、第２の層間絶縁膜２０を全面に形成し、第２の層間絶縁膜２０の平坦化処理を行う。そして、ＳＲＡＭ素子のフリップフロップ回路を構成するＴＦＴ（薄膜トランジスタ）と記憶ノード１６Ｂ（図１８におけるＮ2参照）とを接続するための第２の開口部２１を、第２の層間絶縁膜２０及び第１の層間絶縁膜１７に形成する。この状態を図１７の（Ａ）に示す。その後、第２の開口部２１内を含む第２の層間絶縁膜２０上に多結晶シリコン膜を成膜し、次いで、かかる多結晶シリコン膜をパターニングして、第２の配線層２２を形成する。この第２の配線層２２は、第２の開口部２１を設けることによって、記憶ノード１６Ｂ及びポリサイド層１３に接続されており、所謂シェアード・コンタクト２３を構成する（図１７の（Ｂ）参照）。
【００９９】
第２の開口部２１の径（Ｂ）が一定であるとする。また、シェアード・コンタクト２３におけるポリサイド層１３との接続部の長さをＤ、記憶ノード１６Ｂとの接続部の長さをＥとすると、Ｂ＝Ｄ＋Ｅが成立する。第２の開口部２１に合わせずれが発生し、Ｄの値が大きくなると、Ｅの値は小さくなる。Ｄ（若しくはＥ）の値が大き過ぎても小さ過ぎても、シェアード・コンタクト２３がポリサイド層１３及び記憶ノード１６Ｂの両方に確実には接続されなくなる。また、第２の開口部２１の側壁から第１の配線層１９の端部までの距離Ａの値が小さくなると、耐圧が劣化する。更には、第２の開口部２１の側壁からゲート電極１３Ａの端部までの距離Ｃの値が小さくなると、耐圧が劣化する。但し、合わせずれに関する、シェアード・コンタクト２３のポリサイド層１３及び記憶ノード１６Ｂへの接続性と耐圧との関係を見ると、耐圧よりも接続性のマージンの方が少なく、接続性を重視する必要があるといえる。言い換えれば、第２の開口部２１を形成する際の、記憶ノード１６Ｂに対する第２の開口部２１の合わせずれ量（ΔＥ若しくはΔＤ）の方が、第１の配線層１９及びゲート電極１３Ａに対する第２の開口部２１の合わせずれ量（ΔＡ，ΔＣ）よりも、製品歩留まりに与える影響が大きい。
【０１００】
合わせずれ量は、開口部や各層の縁部の位置を光学的に観測し、これらの縁部のずれ量を求めることによって測定することができる。合わせずれ量は１枚のウエハ当たり５点程度測定すればよい。測定された合わせずれ量に基づき、製品歩留まりを予測する。即ち、図１６に示した合わせずれ量と製品歩留まりの関係に基づき、測定された合わせずれ量の平均値から製品歩留まりＹm'を予測する。そして、この予測された製品歩留まりＹm'に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、式（１０）から求める。
【０１０１】
式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、Ｙm'＝Ｙm、Ｙm'＜Ｙm、Ｙm'＞Ｙmの場合のそれぞれの処理は、実施の形態５にて説明したと同様とすればよい。
【０１０２】
半導体装置の製造においては、複数の工程において合わせずれが発生する場合が多い。このような場合には、それぞれの工程において、実施の形態７を実行し、予測された製品歩留まりＹm'の値と製品歩留まり実績Ｙmの値との比較を行い、あるいは又、式（１０）に基づきＮEを求めればよい。また、実施の形態７においては、チップにおける合わせずれ量と製品歩留まりの関係を、今までの実績を基に予め求めておき、合わせずれ量を各チップ毎に測定し、各チップ毎の製品歩留まりを求め、これらの平均値に基づき製品歩留まりを予測することもできる。
【０１０３】
（実施の形態８）
実施の形態８は実施の形態７の変形である。即ち、実施の形態８においては、半導体装置の所定の製造工程において発生した合わせずれ量を測定し、予め求められた合わせずれ量と製造基準を満足する確率の関係、及び測定された合わせずれ量に基づき、製造基準を満足する確率を求め、かかる製造基準を満足する確率から製品歩留まりを予測する。そして、必要に応じて、この予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。より具体的には、各チップ毎に合わせずれ量を測定し、それぞれのチップが合わせずれ量に関する製造基準（許容し得る合わせずれ量）を満たす確率を求め、これらの確率から製品歩留まりを予測する。そして、必要に応じて、この予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態８における半導体装置の製造方法の流れを図１９に示す。
【０１０４】
実施の形態８においても、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、今までの製品歩留まり実績や他の半導体装置の設定総合製品歩留まりＹ0に基づき、式（９）から決定される。合わせずれ量と製造基準を満足する確率の関係（図２０の（Ａ）及び（Ｂ）参照）を、今までの実績を基に予め求めておく。
【０１０５】
図１７の（Ａ）に示したシェアード・コンタクト２３において、第２の開口部２１の径（Ｂ）は一定であるとする。また、第２の開口部２１以外には合わせずれは生じていないとする。Ｄの値が大きくなると（Ｅの値が小さくなると）、シェアード・コンタクト２３がポリサイド層１３及び記憶ノード１６Ｂの両方に確実に接続されるようになる。しかしながら、Ｄの値が大きくなり過ぎると（Ｅの値が小さくなり過ぎると）、シェアード・コンタクト２３がポリサイド層１３及び記憶ノード１６Ｂの両方に確実には接続されなくなる。一方、Ａの値が大きくなると（Ｃの値が小さくなると）、シェアード・コンタクト２３と第１の配線層１９との間の耐圧は向上するが、シェアード・コンタクト２３とゲート電極１３Ａとの間の耐圧が低下する。
【０１０６】
各チップ毎に所定の位置における合わせずれ量（ｘ）を測定し、測定された合わせずれ量（ｘ）に基づき、それぞれのチップが合わせずれ量に関する製造基準を満たす確率Ｐi（ｘ）（図２０の（Ａ）及び（Ｂ）参照）を求め、これらの確率Ｐi（ｘ）から式（１４）に基づき製品歩留まりＹm'を予測する。そして、この予測された製品歩留まりＹm'に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、式（１０）から求める。尚、合わせずれ量は、各チップ毎、少なくとも１点測定すればよい。
【０１０７】
式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、Ｙm'＝Ｙm、Ｙm'＜Ｙm、Ｙm'＞Ｙmの場合のそれぞれの処理は、実施の形態５にて説明したと同様とすればよい。
【０１０８】
尚、製造基準を満足する確率Ｐi（ｘ）は、０から１の間の値に限定されない。例えば、製造基準を満足する確率を「０」及び「１」とすることもできる。即ち、或るチップにおける合わせずれ量（ｘ）が、例えば、チップにおける製造基準範囲内に入っていれば、製造基準を満足する確率Ｐi（ｘ）を「１」とし、入っていなければ、確率Ｐi（ｘ）を「０」としてもよい。
【０１０９】
（実施の形態９）
実施の形態９は、本発明の第５の態様に係る半導体装置の製造方法に関する。即ち、実施の形態９においては、半導体装置の所定の製造工程において発生した加工寸法の設計寸法からの差を測定し、予め求められた加工寸法と設計寸法との差と製品歩留まりの関係、及び測定された差に基づき、製品歩留まりを予測する。そして、必要に応じて、予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態９における半導体装置の製造方法の流れを図２１に示す。
【０１１０】
実施の形態９においても、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、今までの製品歩留まり実績や他の半導体装置の設定総合製品歩留まりＹ0に基づき、式（９）から決定される。加工寸法の設計寸法からの差と製品歩留まりの関係を、今までの実績を基に予め求めておく。図１７の（Ａ）及び（Ｂ）に図示したＴＦＴ負荷型ＳＲＡＭ素子のシェアード・コンタクトに基づき、加工寸法と設計寸法との差を説明する。尚、加工寸法の設計寸法からの差は、１枚のウエハ当たり５点程度測定すればよく、例えば走査型電子顕微鏡等の測定手段を用いて測定することができる。
【０１１１】
図２２に示すように、第２の開口部２１の径Ｂが設計寸法よりも大きくなり過ぎると、シェアード・コンタクト２３と第１の配線層１９との間の耐圧及びゲート電極１３Ａとの間の耐圧が低下するので、予測される製品歩留まりは低下する。一方、第２の開口部２１の径Ｂが設計寸法よりも小さくなり過ぎると、シェアード・コンタクト２３がポリサイド層１３及び記憶ノード１６Ｂの両方に確実には接続されなくなるので、同様に予測される製品歩留まりは低下する。
【０１１２】
測定された加工寸法の設計寸法からの差に基づき、製品歩留まりを予測する。即ち、図２２に示した加工寸法の設計寸法からの差と製品歩留まりの関係とに基づき、測定された加工寸法の設計寸法からの差の平均値から製品歩留まりＹm'を予測する。そして、この予測された製品歩留まりＹm'に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、式（１０）から求める。
【０１１３】
式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、Ｙm'＝Ｙm、Ｙm'＜Ｙm、Ｙm'＞Ｙmの場合のそれぞれの処理は、実施の形態５にて説明したと同様とすればよい。
【０１１４】
半導体装置の製造においては、複数の工程において加工寸法の設計寸法からの差が発生する場合が多い。このような場合には、それぞれの工程において、実施の形態９を実行し、予測された製品歩留まりＹm'の値と製品歩留まり実績Ｙmの値との比較を行い、あるいは又、式（１０）に基づきＮEを求めればよい。また、実施の形態９においては、チップにおける加工寸法の設計寸法からの差と製品歩留まりの関係を、今までの実績を基に予め求めておき、加工寸法の設計寸法からの差を各チップ毎に測定し、各チップ毎の製品歩留まりを求め、これらの平均値に基づき製品歩留まりを予測することもできる。
【０１１５】
（実施の形態１０）
実施の形態１０は実施の形態９の変形である。即ち、実施の形態１０においては、半導体装置の所定の製造工程において発生した加工寸法の設計寸法からの差を測定し、予め求められた加工寸法と設計寸法との差と製造基準を満足する確率の関係、及び測定された差に基づき、製造基準を満足する確率を求め、求められた製造基準を満足する確率から製品歩留まりを予測する。そして、必要に応じて、この予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。より具体的には、各チップ毎に加工寸法の設計寸法からの差を測定し、それぞれのチップが加工寸法の設計寸法からの差に関する製造基準（許容し得る加工寸法の設計寸法からの差）を満たす確率を求め、これらの確率から製品歩留まりを予測する。そして、必要に応じて、この予測された製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求める。実施の形態１０における半導体装置の製造方法の流れを図２３に示す。
【０１１６】
実施の形態１０においても、半導体装置の製造ラインに投入すべきウエハの枚数Ｗは、今までの製品歩留まり実績や他の半導体装置の設定総合製品歩留まりＹ0に基づき、式（９）から決定される。加工寸法の設計寸法からの差と製造基準を満足する確率の関係（図２２参照）を、今までの実績を基に予め求めておく。
【０１１７】
図１７の（Ａ）に示したシェアード・コンタクト２３において、図２２に示すように、第２の開口部２１の径Ｂが設計寸法よりも大きくなり過ぎると、シェアード・コンタクト２３と第１の配線層１９との間の耐圧及びゲート電極１３Ａとの間の耐圧が低下するので、製造基準を満足する確率は低下する。一方、第２の開口部２１の径Ｂが設計寸法よりも小さくなり過ぎると、シェアード・コンタクト２３がポリサイド層１３及び記憶ノード１６Ｂの両方に確実には接続されなくなるので、同様に製造基準を満足する確率は低下する。
【０１１８】
各チップ毎に所定の位置における加工寸法と設計寸法との差（ｘ）を測定し、測定された加工寸法と設計寸法との差（ｘ）に基づき、それぞれのチップが加工寸法と設計寸法との差に関する製造基準を満たす確率Ｐi（ｘ）（図２２参照）を求め、これらの確率Ｐi（ｘ）から式（１４）に基づき製品歩留まりＹm'を予測する。そして、この予測された製品歩留まりＹm'に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、式（１０）から求める。尚、加工寸法と設計寸法との差の測定は、各チップ当たり少なくとも１個所とすればよい。
【０１１９】
式（１０）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、言い換えれば、Ｙm'＝Ｙm、Ｙm'＜Ｙm、Ｙm'＞Ｙmの場合のそれぞれの処理は、実施の形態５にて説明したと同様とすればよい。
【０１２０】
尚、製造基準を満足する確率Ｐi（ｘ）は、０から１の間の値に限定されない。例えば、製造基準を満足する確率を「０」及び「１」とすることもできる。即ち、或るチップにおける加工寸法と設計寸法との差（ｘ）が、例えば、チップにおける製造基準範囲内に入っていれば、製造基準を満足する確率Ｐi（ｘ）を「１」とし、入っていなければ、確率Ｐi（ｘ）を「０」としてもよい。
【０１２１】
（実施の形態１１）
実施の形態１１は、本発明の第６の態様に係る半導体装置の製造方法に関し、より具体的には、本発明の第１〜第５の態様を組み合わせた半導体装置の製造方法に関する。即ち、実施の形態１１においては、実施の形態３と同様に、半導体装置におけるトランジスタ素子のゲート酸化膜形成工程においてゲート酸化膜の膜厚を測定し、予め求められたゲート酸化膜の膜厚と製品収率の関係、及び測定されたゲート酸化膜の膜厚に基づき、製品収率ＳT_E1を予測する。あるいは又、実施の形態１と同様に、半導体装置におけるトランジスタ素子のゲート電極形成工程においてゲート長を測定し、予め求められたゲート長と製品収率の関係、及び測定されたゲート長に基づき、製品収率ＳT_E2を予測する。
【０１２２】
また、実施の形態５と同様に、半導体装置の所定の製造工程においてウエハ上に付着したダスト量を測定し、予め求められたダスト量と製品歩留まりの関係、及び測定されたダスト量に基づき、製品歩留まりＹm1'を予測する。あるいは又、実施の形態７と同様に、半導体装置の所定の製造工程において発生した合わせずれ量を測定し、予め求められた合わせずれ量と製品歩留まりの関係、及び測定された合わせずれ量に基づき、製品歩留まりＹm2'を予測する。あるいは又、実施の形態９と同様に、半導体装置の所定の製造工程において発生した加工寸法の設計寸法からの差を測定し、予め求められた加工寸法と設計寸法との差と製品歩留まりの関係、及び測定された差とに基づき、製品歩留まりＹm3'を予測する。
【０１２３】
そして、予測された製品収率ＳT_E1，ＳT_E2の内の少なくとも１つの製品収率（実施の形態１１においては２つの全て）、並びに、予測された製品歩留まりＹm1'，Ｙm2'，Ｙm3'の内、少なくとも１つの製品歩留まり（実施の形態１１においては３つの全て）に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを、以下の式（１５）に基づき求める。
【０１２４】
【数１５】
0003757482.tif 000005
【０１２５】
式（１５）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、実施の形態１や実施の形態５にて説明したと同様とすればよい。
【０１２６】
（実施の形態１２）
実施の形態１２は実施の形態１１の変形であり、より具体的には、実施の形態２，４，６，８，１０を組み合わせた半導体装置の製造方法に関する。即ち、実施の形態１２においては、実施の形態４と同様に、半導体装置におけるトランジスタ素子のゲート酸化膜形成工程においてゲート酸化膜の膜厚を測定し、予め求められたゲート酸化膜の膜厚と製品仕様を満足する確率の関係、及び測定されたゲート酸化膜の膜厚に基づき、製品仕様を満足する確率ＰS_i，ＰW_iを求め、これらの確率から製品収率ＳT_E1を予測する。あるいは又、実施の形態２と同様に、半導体装置におけるトランジスタ素子のゲート電極形成工程においてゲート長を測定し、予め求められたゲート長と製品仕様を満足する確率の関係、及び測定されたゲート長に基づき、製品仕様を満足する確率ＰS_i，ＰW_iを求め、これらの確率から製品収率ＳT_E2を予測する。
【０１２７】
更に、実施の形態６と同様に、半導体装置の所定の製造工程においてウエハ上に付着したダスト量（ｘ）を各チップ毎に測定し、予め求められたダスト量と製造基準を満足する確率の関係、及び測定されたダスト量に基づき、製造基準を満足する確率Ｐi（ｘ）を求め、この確率Ｐi（ｘ）から製品歩留まりＹm1'を予測する。また、実施の形態８と同様に、半導体装置の所定の製造工程において発生した合わせずれ量（ｘ）を各チップ毎に測定し、予め求められた合わせずれ量と製造基準を満足する確率の関係、及び測定された合わせずれ量（ｘ）に基づき、製造基準を満足する確率Ｐi（ｘ）を求め、この確率Ｐi（ｘ）から製品歩留まりＹm2'を予測する。更には、半導体装置の所定の製造工程において発生した加工寸法の設計寸法からの差（ｘ）を各チップ毎に測定し、予め求められた加工寸法と設計寸法との差と製造基準を満足する確率の関係、及び測定された差とに基づき、製造基準を満足する確率確率Ｐi（ｘ）を求め、この確率Ｐi（ｘ）から製品歩留まりＹm3'を予測する。
【０１２８】
そして、予測された製品収率ＳT_E1及び／又はＳT_E2（実施の形態１１においては両方）、並びに、予測された製品歩留まりＹm1'，Ｙm2'，Ｙm3'の内、少なくとも１つの製品歩留まり（実施の形態１１においては３つの全て）に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを式（１５）に基づき求める。尚、式（１５）の代わりに、以下の式（１６）に基づき、最終的に製造されるであろう半導体装置の予測個数ＮEを求めてもよい。尚、式（１６）において、ＳT_1iは、ｉ番目のチップにおいて測定されたゲート酸化膜の膜厚に基づき求められた製品仕様を満足する確率ＰS_i及びＰW_iの積であり、ＳT_1iは、ｉ番目のチップにおいて測定されたゲート長に基づき求められた製品仕様を満足する確率ＰS_i及びＰW_iの積である。一方、Ｐi_1（ｘ）は、ｉ番目のチップにおいて測定されたダスト量に基づき求められた製造基準を満足する確率であり、Ｐi_2（ｘ）は、ｉ番目のチップにおいて測定された合わせずれ量に基づき求められた製造基準を満足する確率であり、Ｐi_3（ｘ）は、ｉ番目のチップにおいて測定された加工寸法の設計寸法からの差に基づき求められた製造基準を満足する確率である。
【０１２９】
【数１６】
0003757482.tif 000006
【０１３０】
式（１５）あるいは式（１６）から求められた半導体装置の予測個数ＮEが製造すべき半導体装置の個数ＮTと等しい場合、少ない場合、超える場合のそれぞれの処理は、実施の形態１や実施の形態５にて説明したと同様とすればよい。
【０１３１】
尚、実施の形態１２においては、測定されたゲート酸化膜の膜厚及びゲート長に基づき予測された製品収率、並びに、３つの製品歩留まりに基づき、最終的に製造されるであろう半導体装置の予測個数を求めたが、製品収率及び製品歩留まりに最も影響のある工程における製品収率及び製品歩留まりを取り上げ、実施の形態１２を実行してもよい。この場合、以下の表１に示す各種の組み合わせを例示することができる。尚、表１において、丸（○）印を付けた実施の形態は、選択された実施の形態を表す。
【０１３２】
【表１】
0003757482.tif 000007
【０１３３】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した製品収率や製品歩留まりは例示であり、製造ラインや製造すべき半導体装置、過去の実績等に応じて適宜決定すればよい。発明の実施の形態においては、ダスト量、合わせずれ量、加工寸法の設計寸法からの差と製品歩留まりとの関係を説明したが、本発明の半導体装置の製造方法は、その他の製品歩留まりに影響を与えるプロセスにおける製品歩留まりの予測に対して適用することができる。製品収率の内容、発明の実施の形態にて説明した工程や測定点数も例示であり、適宜変更することができる。
【０１３４】
【発明の効果】
本発明の半導体装置の製造方法においては、製品の納期遅れが生じたり、他の製品の生産計画に乱れが生じるといった問題の発生を最小限にすることができる。しかも、半導体装置の予測個数が製造すべき半導体装置の個数より少ない場合、不足分の半導体装置の追加製造を速やかに決定することができるので、納期と製品数量に関するリスクを低減することができる。一方、半導体装置の予測個数が製造すべき半導体装置の個数より多い場合、過剰分だけ次回の半導体装置の製造予定個数から減ずればよく、過剰在庫の発生を抑制することができるだけでなく、過剰分を、別種の半導体装置の製造に割り振ることができ、半導体装置の製造ラインの稼働の最適化、最大効率化を図ることができ、特に、多品種少量生産ラインに非常に好適な半導体装置の製造方法である。
【図面の簡単な説明】
【図１】発明の実施の形態１における半導体装置の製造方法の流れを説明するための図である。
【図２】発明の実施の形態１におけるゲート長と製品収率の関係を示す模式的なグラフである。
【図３】発明の実施の形態２における半導体装置の製造方法の流れを説明するための図である。
【図４】ウエハの中心部及び周辺部に位置するチップにおけるゲート長の分布を示すグラフである。
【図５】発明の実施の形態２におけるゲート長と製品仕様を満足する確率の関係を示す模式的なグラフである。
【図６】発明の実施の形態３における半導体装置の製造方法の流れを説明するための図である。
【図７】発明の実施の形態３におけるゲート酸化膜の膜厚と製品収率の関係を示す模式的なグラフである。
【図８】発明の実施の形態４における半導体装置の製造方法の流れを説明するための図である。
【図９】ウエハの中心部及び周辺部に位置するチップにおけるゲート酸化膜の膜厚の分布を示すグラフである。
【図１０】発明の実施の形態４におけるゲート酸化膜の膜厚と製品仕様を満足する確率の関係を示す模式的なグラフである。
【図１１】発明の実施の形態５における半導体装置の製造方法の流れを説明するための図である。
【図１２】発明の実施の形態５におけるダスト量と製品歩留まりの関係を示すグラフである。
【図１３】発明の実施の形態５におけるダスト量測定結果を示す図である。
【図１４】発明の実施の形態６における半導体装置の製造方法の流れを説明するための図である。
【図１５】発明の実施の形態７における半導体装置の製造方法の流れを説明するための図である。
【図１６】発明の実施の形態７における合わせずれ量と製品歩留まりの関係を示すグラフである。
【図１７】ＴＦＴ負荷型ＳＲＡＭ素子のシェアード・コンタクトにおける合わせずれが製品歩留まりに与える影響を示すための半導体基板等の模式的な一部断面図である。
【図１８】ＴＦＴ負荷型ＳＲＡＭ素子の回路図である。
【図１９】発明の実施の形態８における合わせずれ量と製造基準を満足する確率の関係を示すグラフである。
【図２０】発明の実施の形態８における合わせずれ量と製造基準を満足する確率の関係を示すグラフである。
【図２１】発明の実施の形態９における半導体装置の製造方法の流れを説明するための図である。
【図２２】発明の実施の形態９における加工寸法の設計寸法からの差と製品歩留まりの関係を示すグラフ、あるいは、加工寸法の設計寸法からの差と製造基準を満足する確率の関係を示すグラフである。
【図２３】発明の実施の形態１０における半導体装置の製造方法の流れを説明するための図である。
【図２４】従来のダストの検出技術や評価技術の目的と効果を示すブロック図である。
【図２５】従来の合わせずれ量及び／又は加工寸法の検出技術や評価技術の目的と効果を示すブロック図である。
【図２６】従来の最適ゲート長及び／又は最適ゲート酸化膜の膜厚を決定する方法を示すブロック図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート酸化膜、１３・・・ポリサイド層、１３Ａ・・・ゲート電極、１４・・・拡散層、１５・・・ゲートサイドウオール、１６Ａ，１６Ｂ・・・高濃度拡散領域（ソース・ドレイン領域）、１７・・・第１の層間絶縁膜、１８・・・第１の開口部、１９・・・第１の配線層、２０・・・第２の層間絶縁膜、２１・・・第２の開口部、２２・・・第２の配線層、２３・・・シェアード・コンタクト
【図１】
0003757482.tif 000008
【図２】
0003757482.tif 000009
【図３】
0003757482.tif 000010
【図４】
0003757482.tif 000011
【図５】
0003757482.tif 000012
【図６】
0003757482.tif 000013
【図７】
0003757482.tif 000014
【図８】
0003757482.tif 000015
【図９】
0003757482.tif 000016
【図１０】
0003757482.tif 000017
【図１１】
0003757482.tif 000018
【図１２】
0003757482.tif 000019
【図１３】
0003757482.tif 000020
【図１４】
0003757482.tif 000021
【図１５】
0003757482.tif 000022
【図１６】
0003757482.tif 000023
【図１７】
0003757482.tif 000024
【図１８】
0003757482.tif 000025
【図１９】
0003757482.tif 000026
【図２０】
0003757482.tif 000027
【図２１】
0003757482.tif 000028
【図２２】
0003757482.tif 000029
【図２３】
0003757482.tif 000030
【図２４】
0003757482.tif 000031
【図２５】
0003757482.tif 000032
【図２６】
0003757482.tif 000033