(57)【特許請求の範囲】
【請求項１】
一次側端子と、二次側端子との間に配置され、一次側から二次側に向かって流れる電流を制御する電流制御回路において、
前記一次側端子から前記二次側端子に向かう電流経路に配置された第１の抵抗と、
前記電流経路の、前記第１の抵抗と前記二次側端子との間に、該第１の抵抗に直列にドレインとソースが接続された、ゲートに供給される電圧に応じた最大許容電流以下の電流の通過を許容するＭＯＳＦＥＴと、
前記第１の抵抗の一次側にエミッタが接続されると共に前記第１の抵抗の二次側にベースが接続されたＰＮＰトランジスタと、
前記ＰＮＰトランジスタのコレクタと前記ＭＯＳＦＥＴのゲートとの間に配置され、前記ＰＮＰトランジスタがオンになった際、該コレクタの電圧よりも前記ＭＯＳＦＥＴのドレイン電流を制御する電圧降下した電圧を該ゲートに供給するように接続されたダイオードとを備えたことを特徴とする電流制御回路。
【請求項２】
前記ダイオードは、ＰＮＰトランジスタのコレクタにアノードが接続されたダイオードであることを特徴とする請求項１記載の電流制御回路。
【請求項３】
前記ダイオードは、前記ＰＮＰトランジスタのコレクタにカソードが接続されたツェナーダイオードであることを特徴とする請求項１記載の電流制御回路。
【請求項４】
前記ダイオードと並列にコンデンサが接続されてなることを特徴とする請求項１記載の電流制御回路。
【請求項５】
前記ＰＮＰトランジスタのベースと該ＰＮＰトランジスタのエミッタとの間に第２の抵抗が接続されてなると共に、該ＰＮＰトランジスタのベースと前記第１の抵抗の二次側が第３の抵抗を介在させて接続されたものであることを特徴とする請求項１記載の電流制御回路。
【請求項６】
前記第２の抵抗および前記第３の抵抗のうちの少なくとも一方が可変抵抗であることを特徴とする請求項５記載の電流制御回路。
【請求項７】
前記ＰＮＰトランジスタのコレクタの信号を監視して、前記電流経路に所定の電流値以上の電流が所定時間以上継続して流れたことが検知された場合に、前記ＭＯＳＦＥＴのゲートに、該ＭＯＳＦＥＴを遮断状態にする電圧を供給する過電流制御回路部を備えたことを特徴とする請求項１記載の電流制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一次側端子と二次側端子との間に配置され、一次側から二次側に向かって流れる電流を制御する電流制御回路に関する。
【０００２】
【従来の技術】
従来より、電源装置の電源出力端子と任意の電子回路の電源入力端子との間に配置され、電源装置の出力が所定の出力定格以内に納まるように突入電流を防止する突入防止回路が知られている。
【０００３】
また、二次側の電子回路の通常の動作範囲内では最大負荷時であっても十分な電流を供給しつつ、その二次側の電子回路においてショート等があっても発煙・炎上等が生じないように過電流を検知する過電流検知回路が知られている。
【０００４】
図４は、これら突入防止回路と過電流検出回路の双方を備えた状態を示した図である。
【０００５】
二次側には通常かなりの大容量のコンデンサＣが配置されており、電源投入時にそのコンデンサＣの充電等のための突入電流が発生するが、この突入電流により一次側電源装置が破損されないよう突入防止回路が配置されている。またその突入防止回路と直列に、二次側に接続された電子回路でショート等が生じても過電流が流れないようにするための過電流検出回路が配置されている。過電流検出回路で過電流が検出されるとその検出結果は図示しない過電流認識回路に伝達され、過電流認識回路で容認できないレベルの過電流が流れていることが認識されると、これも図示しない過電流制御回路からの指示により過電流が抑えられる。
【０００６】
【発明が解決しようとする課題】
ここで、図４に示すような構成では、一次側から二次側に向かう電流経路上に突入防止回路と過電流検出回路との双方が配置されており、それぞれの回路で電力の損失や二次側の電圧降下を来たし、これらに起因して二次側に接続された電子回路の動作能力不足を生じたり、あるいはこの動作能力不足が生じるのを回避するために突入防止回路や過電流検出回路による損失をさらに抑制するための工夫による回路規模や回路コストの増大を招くという問題がある。
【０００７】
また、図４に示すように突入防止回路と過電流検出回路とを別々に備えると、それぞれ別々の回路の設計・検証を行なう必要を生じ、そのための工数の増大を招くという問題もある。
【０００８】
本発明は、上記事情に鑑み、一次側から二次側に向かって流れる電流を制御する電流制御回路において、電力の損失や電圧降下の少ない電流制御回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する本発明の電流制御回路は、一次側端子と、二次側端子との間に配置され、一次側から二次側に向かって流れる電流を制御する電流制御回路において、
一次側端子から二次側端子に向かう電流経路に配置された第１の抵抗と、
上記電流経路の、上記第１の抵抗と二次側端子との間に、その第１の抵抗に直列にドレインとソースが接続された、ゲートに供給される電圧に応じた最大許容電流以下の電流の通過を許容するＭＯＳＦＥＴと、
上記第１の抵抗の一次側にエミッタが接続されると共に上記第１の抵抗の二次側にベースが接続されたＰＮＰトランジスタと、
上記ＰＮＰトランジスタのコレクタと上記ＭＯＳＦＥＴのゲートとの間に配置され、上記ＰＮＰトランジスタがオンになった際、そのコレクタの電圧よりも上記ＭＯＳＦＥＴのドレイン電流を制御する電圧降下した電圧をそのゲートに供給するように接続されたダイオードとを備えたことを特徴とする。
【００１０】
本発明の電流制御回路では、上記第１の抵抗に電流が流れと、この第１の抵抗の一次側と二次側との間にその流れた電流に比例する電圧が発生し、この電圧により上記ＰＮＰトランジスタがオンとなったときにそのＰＮＰトランジスタのコレクタから出力される信号を、過電流検出信号とすることができる。また、過電流発生時には、このコレクタに接続されたダイオードにより、第１の抵抗と二次側端子との間に配置されたＭＯＳＦＥＴのゲート・ソース間電圧が低くなり、ドレイン電流が過電流検知電流より多少大きな電流値で定電流制御される。
【００１１】
このように、本発明の電流制御回路によれば、一次側端子と二次側端子との間に１つの抵抗（第１の抵抗）と１つのＭＯＳＦＥＴを配置するだけで、すなわち電力損失や電圧降下を最小限に抑えた上で、過電流検出と突入防止との双方を行なう回路が実現する。
【００１２】
ここで、上記本発明の電流制御回路において、上記ダイオードは、ＰＮＰトランジスタのコレクタにアノードが接続されたダイオードであることが好ましく、あるいは上記ダイオードは、ＰＮＰトランジスタのコレクタにカソードが接続されツェナーダイオードであってもよい。
【００１３】
また、上記本発明の電流制御回路において、上記ダイオードと並列にコンデンサが接続されてなることが好ましい。
【００１４】
二次側に大容量のコンデンサが接続されている場合において一次側の電源をオンにしたときや、二次側のモータ起動時などにおいては、ダイオードの動作時間遅延により過渡的に設定値以上の電流が流れるという問題が生じることがあるが、ダイオードと並列にコンデンサを接続することにより、応答時間が短縮され過度的な大電流の発生を抑えることができる。
【００１５】
また、上記本発明の電流制御回路において、上記ＰＮＰトランジスタのベースとそのＰＮＰトランジスタのエミッタとの間に第２の抵抗が接続されてなると共に、そのＰＮＰトランジスタのベースと上記第１の抵抗の二次側が第３の抵抗を介在させて接続されたものであることが好ましく、この場合に、上記第２の抵抗および上記第３の抵抗のうちの少なくとも一方が可変抵抗であることが好ましい。
【００１６】
二次側の負荷によっては、どの電流値を越えたときを過電流とするかを変更する必要を生じる場合がある。ここで、第１の抵抗は電圧降下を小さく抑えるために低インピーダンスで熱容量の高い抵抗が使用され、通常はその種類も限られる。したがって、二次側の負荷の変更の度に第１の抵抗を変更するのでは非効率である。そこで、上記のように、互いに直列に接続された第２の抵抗と第３の抵抗を第１の抵抗に並列に接続して、それら第２の抵抗と第３の抵抗とで分圧するようにすれば、過電流として検出する電流値の変更が容易となる。ここで、第２の抵抗あるいは第３の抵抗を可変抵抗とすることにより、その調整が一層容易となる。
【００１７】
さらに、上記本発明の電流制御回路において、上記ＰＮＰトランジスタのコレクタの信号を監視して、上記電流経路に所定の電流値以上の電流が所定時間以上継続して流れたことが検知された場合に、上記ＭＯＳＦＥＴのゲートに、そのＭＯＳＦＥＴを遮断状態にする電圧を供給する過電流制御回路部を備えることが好ましい。
【００１８】
例えば負荷としてモータが接続されている場合において、モータ起動時にはかなりの大電流が流れ過電流検知信号はオンになるが、モータの回転数が上がって一定になると電流値が減少し過電流の検知信号はオフとなる。これに対し、二次側の回路にショート等が生じたときは、過電流検知信号はオン状態が続くことになる。
【００１９】
そこで、上記のように、所定の電流値以上の電流が所定時間以上継続して流れた場合にＭＯＳＦＥＴを遮断状態にすることにより、二次側の回路の正常な動作を妨げることなく、過電流による発煙・炎上を防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２１】
図１は、本発明の電流制御回路の一実施形態を示す回路図である。
【００２２】
ここでは、一次側の電源が接続される一次側端子ＩＮと、その一次側端子ＩＮに対するグランド端子ＧＮＤ１と、この電流制御回路から２次側の電子回路（図示せず）に電流を供給するための二次側端子ＯＵＴと、その二次側端子に対応するグランド端子ＧＮＤ２とが備えられており、それらの端子の間に回路が構成されている。この電流制御回路は、一次側端子ＩＮから二次側端子ＯＵＴと向かって流れる電流を制御する回路である。
【００２３】
一次側端子ＩＮから二次側端子ＯＵＴに向かう電流経路に第１の抵抗Ｒ１が配置されており、また、その電流経路の、第１の抵抗Ｒ１と二次側端子ＯＵＴとの間に、その第１の抵抗Ｒ１に直列にドレインとソースが接続された、ゲートに供給される電圧に応じた最大許容電流以下の電流の通過を許容するＭＯＳＦＥＴ  Ｍ４とが配置されている。
【００２４】
また、ここには、第１の抵抗Ｒ１の一次側にエミッタが接続されるとともにその第１の抵抗Ｒ１の二次側とベースが可変抵抗Ｒ３を介して接続されたＰＮＰトランジスタＱ５が備えられており、さらに、そのＰＮＰトランジスタＱ５のコレクタと、ＭＯＳＦＥＴ  Ｍ４のゲートとの間に、そのＰＮＰトランジスタＱ５のコレクタの電圧よりも所定電圧（例えば０．７Ｖ）だけ降下した電圧をＭＯＳＦＥＴ  Ｍ４のゲートに供給するダイオードＤ６（本発明にいう電圧降下素子の一例）が配置されている。そのダイオードＤ６のアノードは、ＰＮＰトランジスタＱ５のコレクタに接続され、そのダイオードＤ６のカソードは、抵抗Ｒ７を介してＭＯＳＦＥＴ  Ｍ４のゲートに接続されている。
【００２５】
また、ダイオードＤ６と並列にコンデンサＣ１３が配置されている。
【００２６】
さらに、ＰＮＰトランジスタＱ５のコレクタとグランド線ＧＮＤとの間には直列に２つの抵抗Ｒ１１と抵抗Ｒ１２が配置されており、それら抵抗Ｒ１１と抵抗Ｒ１２との接続点には、ＰＮＰトランジスタＱ５のコレクタの信号（２つの抵抗Ｒ１１，Ｒ１２で分圧された状態の信号）を監視する制御回路１００が備えられている。この制御回路１００は、後述する図２で示すようにして、一次側端子ＩＮと二次側端子ＯＵＴとの間の電流経路に所定の電流値以上の電流が所定時間以上継続して流れたことが検知された場合に、ＭＯＳＦＥＴ  Ｍ４のゲートに、そのＭＯＳＦＥＴ  Ｍ４を遮断状態にする電圧を供給するためのものである。この制御回路１００の作用の詳細は後述する。
【００２７】
さらに、ＰＮＰトランジスタＱ５のエミッタとベースとの間には第２の抵抗Ｒ２が接続されており、さらに、第１の抵抗Ｒ１の一次側と、ダイオードＤ６のカソードとの間に抵抗Ｒ８が接続され、その接続点とグランド線ＧＮＤとの間には、もう１つの抵抗Ｒ９とＮＰＮトランジスタＱ１０のコレクタ・エミッタが直列に接続されている。そのＮＰＮトランジスタＱ１０のベースには、制御回路１００から出力される制御信号（ｂ）が伝達される。
【００２８】
さらに、二次側端子ＯＵＴと二次側のグランド端子ＧＮＤ２との間には、二次側の電圧を安定化するためのコンデンサＣ１４が配置されている。
【００２９】
この電流制御回路において、制御回路１００からの制御信号（ｂ）によりＮＰＮトランジスタＱ１０がオン状態に保たれていると、一次側端子ＩＮの電圧Ｖｃｃ１が２つの抵抗Ｒ８，Ｒ９で分圧されてＭＯＳＦＥＴ  Ｍ４のゲートに印加され、これにより、ＭＯＳＦＥＴ  Ｍ４は、オン状態となっている。二次側に負荷回路が接続され、その負荷回路が正常に定常動作している状態においては、この状態が保たれる。
【００３０】
ここで、例えば負荷回路内でショートが発生し、一次側端子ＩＮから二次側端子ＯＵＴに向けて過電流が発生することを考える。
【００３１】
過電流と見なされる電流値は以下のようにして求めることができる。
【００３２】
ＰＮＰトランジスタＱ５のベース・エミッタ間電圧Ｖｂｅは約０．６Ｖであり、第１の抵抗Ｒ１は、第２の抵抗Ｒ２と可変抵抗Ｒ３とを加えた抵抗に対して十分に小さな抵抗値を有しており、かつ、ＰＮＰトランジスタＱ５のベース電流が無視できるときは、過電流として検出される電流Ｉｏｃは以下の式で与えられる。
【００３３】
Ｉｏｃ＝｛（Ｖｂｅ／Ｒ２）×（Ｒ２＋Ｒ３）｝／Ｒ１    ……（１）
但し、Ｒ１，Ｒ２,Ｒ３は、それぞれ抵抗Ｒ１，Ｒ２,Ｒ３の各抵抗値である。
【００３４】
Ｖｂｅはほぼ一定であることから、上記（１）式に従ってＲ１，Ｒ２，Ｒ３を決定することにより、所望の電流値の電流が流れることをもって過電流とすることができる。
【００３５】
二次側においてショートが発生し、第１の抵抗Ｒ１に、（１）式から求められる電流Ｉｏｃを超える電流が流れると、ダイオードＤ６を通じてＭＯＳＦＥＴ  Ｍ４のゲートに電圧がかかり、そのＭＯＳＦＥＴ  Ｍ４のゲート・ソース間電圧Ｖｇｓが小さくなり、そのＭＯＳＦＥＴ  Ｍ４のドレイン電流が一定電流値以上流れなくなる。この時のドレイン電流が最大供給電流であり、これをＩｍａｘとすると、
Ｉｍａｘ＞Ｉｏｃ        ……（２）
となる。
【００３６】
ここで、ダイオードＤ６の順方向電圧をＶｆ、ＭＯＳＦＥＴ  Ｍ４のドレイン電流がＩｏｃのときのＭＯＳＦＥＴ  Ｍ４のゲート・ソース間電圧をＶｇｓとすると、おおよそＶｇｓ＋Ｖｆの時のドレイン電流Ｉｍａｘが求まる。
【００３７】
尚、ダイオードＤ６に並列に接続されたコンデンサＣ１３は、過電流が流れてＰＮＰトランジスタＱ５がオンになったときにそのＰＮＰトランジスタＱ５のコレクタの過電流検知信号をＭＯＳＦＥＴ  Ｍ４のゲートに直ちに伝達し、ＭＯＳＦＥＴ  Ｍ４の電流制限の応答速度を向上させるためのものである。
【００３８】
ＰＮＰトランジスタＱ５のコレクタの過電流検知信号は、２つの抵抗Ｒ１１，Ｒ１２で分圧され、その分圧された信号（ａ）が制御回路１００でモニタされる。この制御回路は、以下に説明するように動作する。
【００３９】
図２は、制御回路の動作を示すフローチャートである。
【００４０】
先ず、ステップ（ａ）においてショート（過電流）が検出され、ショートが検出されない通常の状態ではそのショートが生じていないかどうか繰り返し監視される。
【００４１】
ステップ（ａ）においてショート（過電流）が検出されると、ステップ（ｂ）において時間計測のためのカウントがクリアされ、ステップ（ｃ）においてそのカウンタがカウントアップされる。その後ステップ（ｄ）において再度ショート（過電流）が検出され、ショートが検出されなかったときは、ステップ（ａ）の、定常的な監視状態に戻る。
【００４２】
ステップ（ｄ）においてなおもショートが検出されたときは、ステップ（ｅ）に進んでカウンタのカウント値が設定値を越えたか否かが判定される。未だ越えていないときはステップ（ｃ）に戻りカウンタがカウントアップされ、ステップ（ｄ）においてショートが検出される。カウンタのカウント値が設定値を越えるまでカウントアップされるよりも以前にステップ（ｄ）において一度でもショートが検出されなくなったときは、実際のショートではないものとみなされ、ステップ（ａ）の通常の監視に移る。
【００４３】
一方、カウンタのカウント値が設定値を越えるまで常にショートが検出され続けたときは、ステップ（ｆ）に進んで制御信号（ｂ）がオフ（‘Ｌ’レベル）となり、その制御信号によりＮＰＮトランジスタＱ１０がオフになり、ＭＯＳＦＥＴ  Ｍ４のゲートには抵抗Ｒ８，Ｒ７を介して一次側の電圧ＶＣＣ１が印加され、ＭＯＳＦＥＴ  Ｍ４が完全にオフ状態となり、一次側端子ＩＮから二次側端子ＯＵＴに向かって流れる電流が完全に遮断される。また、制御回路１００からはエラー信号が出力され（ステップ（ｇ））、図示しない表示回路等により異常が生じたことが表示される。
【００４４】
このように、図１，図２に示す実施形態は、突入電流防止回路と過電流検出回路とが一体化された電流制御回路となっており、検出回路の損失、二次側の電圧降下による負荷の動作能力不足、回路規模、回路コスト、設計・検証の工数の改善が図られ、さらに過電流が発生したときにその過電流が電源投入時の投入電流なのかショート等による電流なのかが判別され、電流投入時の突入電流とは区別して、ショート等が生じたときのみが電流供給を遮断することができる。
【００４５】
図３は、本発明の電流制御回路のもう１つの実施形態を示す回路図である。
【００４６】
この図３に示す電流制御回路には、図１に示す電流制御回路におけるダイオードＤ６の代わりに、カソードがＰＮＰトランジスタＱ５のコレクタ側、アノードがＭＯＳＦＥＴ  Ｍ４のゲート側に接続されたツェナーダイオードＺＤ６が配置されており、このツェナーダイオードにより電圧降下の作用を得ている。
【００４７】
このように、この部分にはダイオードＤ６の代わりにツェナーダイオードＺＤ６を採用してもよい。
【００４８】
また、上記の各実施形態では、２つの抵抗Ｒ２，Ｒ３のうちの抵抗Ｒ３を可変抵抗としたが、抵抗Ｒ２の方を可変抵抗としてもよく、双方を可変抵抗としてもよい。
【００４９】
【発明の効果】
以上、説明したように、本発明によれば、電力損失や電圧降下の少ない電流制御回路を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の電流制御回路の一実施形態を示す回路図である。
【図２】制御回路の動作を示すフローチャートである。
【図３】本発明の電流制御回路のもう１つの実施形態を示す回路図である。
【図４】突入防止回路と過電流検出回路の双方を備えた回路ブロック図である。
【符号の説明】
Ｒ１，Ｒ２，Ｒ７，Ｒ８，Ｒ９，Ｒ１１，Ｒ１２    抵抗
Ｒ３    可変抵抗
Ｍ４    ＭＯＳＦＥＴ
Ｑ５    ＰＮＰトランジスタ
Ｄ６    ダイオード
ＺＤ６    ツェナーダイオード
Ｑ１０    ＮＰＮトランジスタ
１００    制御回路
【図１】
0003784594.tif 000002
【図２】
0003784594.tif 000003
【図３】
0003784594.tif 000004
【図４】
0003784594.tif 000005