(57)【特許請求の範囲】
【請求項１】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する差動対と、
前記差動対の出力を入力とし出力端子から出力信号を出力する増幅段と、
を含む差動増幅回路において、
前記差動対をなすトランジスタ対のうち前記非反転入力端子に制御端子が接続されているトランジスタと並列に接続され、制御端子に制御電圧が入力されるトランジスタを有し、
前記増幅段の前記出力信号が、前記反転入力端子に入力される、ことを特徴とする差動増幅回路。
【請求項２】
前記非反転入力端子に入力される信号電圧によって、前記差動対の前記非反転入力端子に制御端子が接続されているトランジスタがオフ状態のときに、制御端子に前記制御電圧を入力とする前記トランジスタがオン状態となるように、前記制御電圧の電圧値が設定されている、ことを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記制御電圧は、前記差動対を駆動する定電流源が接続される側の電源電圧と前記制御電圧との差電圧の大きさが、前記制御電圧を入力とする前記トランジスタがオン状態となる閾値の電圧値の大きさを超える値とされる、ことを特徴とする請求項１に記載の差動増幅回路。
【請求項４】
前記増幅段は、前記非反転入力端子に制御端子が接続されているトランジスタの出力と前記負荷回路との接続点の電圧を前記差動対の出力として入力し、前記接続点の電圧に基づき、前記出力端子を充電するか又は放電する回路を備え、前記接続点の電圧とは逆相の電圧を前記出力端子から出力する、ことを特徴とする請求項１に記載の差動増幅回路。
【請求項５】
前記制御電圧を入力とする前記トランジスタが、前記差動対をなすトランジスタ対と同一導電型とされる、ことを特徴とする請求項１に記載の差動増幅回路。
【請求項６】
低位側電源に接続される第１の定電流源で駆動され、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を備えた第１の差動回路と、前記第１の差動回路の出力を入力とし出力端子から出力信号を出力する第１の増幅段と、を含み、制御端子が前記第１の差動回路の非反転入力端子をなす第１導電型のトランジスタに並列に接続され、制御端子に第１の制御電圧が印加される第１導電型のトランジスタを付加してなる第１の差動増幅回路と、
高位側電源に接続される第２の定電流源で駆動され、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を備えた第２の差動回路と、前記第２の差動回路の出力を入力とし出力端子から出力信号を出力する第２の増幅段と、を含み、制御端子が前記第２の差動回路の非反転入力端子をなす第２導電型のトランジスタに並列に接続され、制御端子に第２の制御電圧が印加される第２導電型のトランジスタを付加してなる第２の差動増幅回路と、
を備え、
前記第１の差動回路と前記第２の差動回路の非反転入力端子が共通の入力端子に接続され、
前記第１の増幅段と前記第２の増幅段の出力端子が共通の出力端子に接続され、
前記第１の差動回路と前記第２の差動回路の反転入力端子は前記共通の出力端子に接続され、
前記共通の入力端子への入力電圧が、制御端子が前記非反転入力端子に接続される前記第１、第２の差動対のトランジスタがオフするそれぞれの電圧範囲に対して、制御端子に前記第１、第２の制御電圧がそれぞれ入力される前記トランジスタがそれぞれオンとなるように、前記第１、第２の制御電圧が、それぞれ設定されている、ことを特徴とする駆動回路。
【請求項７】
１出力期間に、前記第１の差動回路と第１の増幅段の組と、前記第２の差動回路と第２の増幅段の組とを切替駆動する手段を備えている、ことを特徴とする請求項６に記載の駆動回路。
【請求項８】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、前記第２の差動回路と前記第２の増幅段とを動作させたのちに、前記第１の差動回路と前記第１の増幅段とを動作させ、
低位電圧を駆動するときに、前記第１の差動回路と前記第１の増幅段とを動作させたのちに、前記第２の差動回路と前記第２の増幅段とを動作させる制御を行う手段を備えている、ことを特徴とする請求項６に記載の駆動回路。
【請求項９】
前記第１の差動対が、前記低位側電源に、前記第１の定電流源と直列に接続された第１のスイッチを介して接続され、
前記第２の差動対が、前記高位側電源に、前記第２の定電流源と直列に接続された第２のスイッチを介して接続されている、ことを特徴とする請求項６に記載の駆動回路。
【請求項１０】
前記第１の増幅段が、前記高位側電源と前記出力端子との間に、第３のスイッチと直列に接続され、前記第１の差動回路の出力を制御端子に受けるトランジスタと、
前記出力端子と前記低位側電源間に接続されている第３の定電流源を備えている、ことを特徴とする請求項６に記載の駆動回路。
【請求項１１】
前記第２の増幅段が、前記低位側電源と前記出力端子との間に、第４のスイッチと直列に接続され、前記第２の差動回路の出力を制御端子に受けるトランジスタと、
前記出力端子と前記高位側電源間に接続されている第４の定電流源を備えている、ことを特徴とする請求項６に記載の駆動回路。
【請求項１２】
第１の差動対をなす第１導電型の第１、第２のトランジスタと、
低位側電源と前記第１の差動対との間に直列に接続される第１のスイッチ及び第１の電流源と、
制御端子が前記第１の差動対の非反転入力端子をなす第１導電型の第１のトランジスタに並列に接続され、制御端子に第１の制御電圧が印加される第１導電型の第３のトランジスタと、
前記第１の差動対の出力対と高位側電源間に接続された負荷回路と、
を備えた第１の差動回路と、
第２の差動対をなす第２導電型の第４、第５のトランジスタと、
高位側電源と前記第２の差動対との間に直列に接続される第２のスイッチ及び第２の電流源と、
制御端子が前記第２の差動対の非反転入力端子をなす第２導電型の第４のトランジスタに並列に接続され、制御端子に第２の制御電圧が印加される第２導電型の第６のトランジスタと、
前記第２の差動対の出力対と前記低位側電源間に接続される負荷回路と、
を備えた第２の差動回路と、
を備え、
前記第１の差動対と前記第２の差動対の非反転入力端子は、共通の入力端子に接続されており、
前記第１の差動対と前記第２の差動対の反転入力端子は、共通の出力端子に接続されており、
前記非反転入力端子への入力電圧が、制御端子が非反転入力端子をなす前記第１、第２の差動対の前記第１、第４のトランジスタがそれぞれオフするそれぞれの電圧範囲に対して、前記第１、第２の差動対に付加されている前記第３、第６のトランジスタがそれぞれオンとなるように前記第１、第２の制御電圧が設定されており、
前記高位側電源と、前記出力端子との間に、第３のスイッチと直列に接続され、前記第１の差動回路の出力信号を制御端子に入力とする第２導電型の第７のトランジスタと、前記出力端子と前記低位側電源との間に直列に接続された第５のスイッチと第３の定電流源を含む放電回路と、を有する第１の増幅段と、
前記低位側電源と、前記出力端子との間に、第４のスイッチと直列に接続され、前記第２の差動回路の出力信号を制御端子に入力とする第１導電型の第８のトランジスタとを含む放電回路と、前記出力端子と前記高位側電源との間に直列に接続された第６のスイッチと第４の定電流源を含む充電回路と、を有する第２の増幅段と、
を備えている、ことを特徴とする駆動回路。
【請求項１３】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第５のスイッチをオフさせ、前記第２、第４、第６のスイッチをオンさせ、第２駆動期間では、前記第１、第３、第５のスイッチをオンさせ、前記第２、第４、第６のスイッチをオフさせ、
低位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第５のスイッチをオンさせ、前記第２、第４、第６のスイッチをオフさせ、第２駆動期間では、前記第１、第３、第５のスイッチをオフさせ、前記第２、第４、第６のスイッチをオンさせる制御を行う手段を備えている、ことを特徴とする請求項１２に記載の駆動回路。
【請求項１４】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第５、第６のスイッチをオフさせ、前記第２、第４のスイッチをオンさせ、第２駆動期間では、前記第１、第３、第５のスイッチをオンさせ、前記第２、第４、第６のスイッチをオフさせ、
低位電圧を駆動するときに、第１駆動期間では、前記第１、第３のスイッチをオンさせ、前記第２、第４、第５、第６のスイッチをオフさせ、第２駆動期間では、前記第１、第３、第５のスイッチをオフさせ、前記第２、第４、第６のスイッチをオンさせる制御を行う手段を備えている、ことを特徴とする請求項１２に記載の駆動回路。
【請求項１５】
第１の差動対をなす第１導電型の第１、第２のトランジスタと、
低位側電源と前記第１の差動対との間に直列に接続される第１のスイッチ及び第１の電流源と、
制御端子が前記第１の差動対の非反転入力端子をなす第１導電型の第１のトランジスタに並列に接続され、制御端子に第１の制御電圧が印加される第１導電型の第３のトランジスタと、
前記第１の差動対の負荷回路とを備えた第１の差動回路と、
第２の差動対をなす第２導電型の第４、第５のトランジスタと、
高位側電源と前記第２の差動対との間に直列に接続される第２のスイッチ及び第２の電流源と、
制御端子が前記第２の差動対の非反転入力端子をなす第２導電型の第４のトランジスタに並列に接続され、制御端子に第２の制御電圧が印加される第２導電型の第６のトランジスタと、
前記第２の差動対の負荷回路とを備えた第２の差動回路と、
を備え、
前記第１の差動対と前記第２の差動対の非反転入力端子は、共通の入力端子に接続され、
前記第１の差動対と前記第２の差動対の反転入力端子は、共通の出力端子に接続され、
前記非反転入力端子への入力電圧が、制御端子が非反転入力端子をなす前記第１、第２の差動対の前記第１、第４のトランジスタがそれぞれオフするそれぞれの電圧範囲に対して、前記第１、第２の差動対に付加された前記第３、第６のトランジスタがそれぞれオンとなるように前記第１、第２の制御電圧が設定されており、
前記高位側電源と、前記出力端子との間に、第３のスイッチと直列に接続され、前記第１の差動回路の出力信号を制御端子に入力とする第２導電型の第７のトランジスタを含む充電回路と、
前記低位側電源と前記出力端子との間に、第４のスイッチと直列に接続され、前記第２の差動回路の出力信号を制御端子に入力する第１導電型の第８のトランジスタを含む放電回路と、
前記出力端子と、前記低位側電源との間に接続されるフォロワ構成の第２導電型の第９のトランジスタと、前記入力端子と前記低位側電源との間に挿入され、第５の定電流源で駆動され、制御端子が前記フォロワ構成の第９のトランジスタの制御端子に接続されるダイオード接続されている第２導電型の第１０のトランジスタと、を有するフォロワ型放電回路と、
前記出力端子と前記高位側電源との間に接続されるフォロワ構成の第１導電型の第１１のトランジスタと、前記高位側電源と前記入力端子間に挿入され、第６の定電流源で駆動され、制御端子が前記フォロワ構成の第１１のトランジスタの制御端子に接続されるダイオード接続されている第２導電型の第１２のトランジスタと、を有するフォロワ型充電回路と、
を備えている、ことを特徴とする駆動回路。
【請求項１６】
前記フォロワ構成の第９のトランジスタと前記低位側電源との間に挿入された第７のスイッチと、
前記第１０のトランジスタと前記低位側電源との間に、前記第５の定電流源と直列に接続される第８のスイッチと、
前記第１０のトランジスタと前記高位側電源との間に、直列形態に接続されている第９のスイッチ及び第７の定電流源と、
を備え、
フォロワ構成の第１１のトランジスタと高位側電源間に挿入される第１０のスイッチと、
前記第１２のトランジスタと前記高位側電源との間に、前記第６の定電流源と直列に接続される第１１のスイッチと、
前記第１２のトランジスタと前記低位側電源との間に、直列形態に接続されている第１２のスイッチ及び第８の定電流源、
を備えている、ことを特徴とする請求項１５に記載の駆動回路。
【請求項１７】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオフさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオンさせ、第２駆動期間では、前記１、第３、第７、第８、第９のスイッチをオンさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオフさせ、
低位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオンさせ、前記第２、第４、第１０、第１１、第１２スイッチをオフさせ、第２駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオフさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオンさせる制御を行う手段を備えている、ことを特徴とする請求項１５に記載の駆動回路。
【請求項１８】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第７、第８、第９、第１０、第１１、第１２のスイッチをオフさせ、前記第２、第４のスイッチをオンさせ、第２駆動期間では、前記１、第３、第７、第８、第９のスイッチをオンさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオフさせ、
低位電圧を駆動するときに、第１駆動期間では、前記第１、第３のスイッチをオンさせ、前記第２、第４、第７、第８、第９、第１０、第１１、第１２スイッチをオフさせ、第２駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオフさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオンさせる制御を行う手段を備えている、ことを特徴とする請求項１５に記載の駆動回路。
【請求項１９】
前記負荷回路が、カレントミラー回路よりなることを特徴とする請求項１２乃至１８のいずれか一に記載の駆動回路。
【請求項２０】
前記第１の差動増幅回路が、前記共通の入力端子への入力電圧が、前記第１の制御電圧に対して高電位側のときに、前記共通の出力端子の出力信号を前記入力電圧に追随させ、前記第１の制御電圧に対して低電位側のときに、前記出力信号を前記第１の制御電圧に保時する、ことを特徴とする請求項７、１２、１５のいずれか一に記載の駆動回路。
【請求項２１】
前記第２の差動増幅回路が、前記共通の入力端子への入力電圧が、前記第２の制御電圧に対して低電位側のときに、前記共通の出力端子の出力信号を前記入力電圧に追随させ、前記第２の制御電圧に対して高電位側のときに、前記出力信号を前記第２の制御電圧に保時する、ことを特徴とする請求項７、１２、１５のいずれか一に記載の駆動回路。
【請求項２２】
前記非反転入力端子からの入力信号電圧が、前記制御電圧に対して高電位側又は低電位側のいずれか一方では、前記出力信号を前記非反転入力端子からの入力信号電圧に追随させ、他方では、前記出力信号を前記制御電圧に保時することを特徴とする請求項１に記載の差動増幅器。
【請求項２３】
請求項６乃至２１のいずれか一に記載の駆動回路をデータ線を駆動する回路として備えた表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路及びそれを用いた表示装置に関する。
【０００２】
【従来の技術】
従来の駆動回路について説明する。図１７は、充電用アンプと放電用アンプの２つのアンプ（増幅回路）を備えた従来の駆動回路の構成の一例を示す図である。すなわち、図１７には、ボルテージフォロワ回路９１０と、ボルテージフォロワ回路９２０を組み合わせた駆動回路が示されている。
【０００３】
ボルテージフォロワ回路９１０は、ソースが共通接続され、定電流源９１５とスイッチ９５１を介して低位側電源（グランド電位）ＶＳＳに接続され、それぞれのゲートに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔとを差動入力し、差動対をなすｎチャネルトランジスタ９１３、９１４と、ソースがそれぞれ高位側電源ＶＤＤに接続され、ゲートが共通接続され、それぞれのドレインがｎチャネルトランジスタ９１３、９１４のドレインにそれぞれ接続されているｐチャネルトランジスタ９１１、９１２を備えている。ｐチャネルトランジスタ９１２のドレインとソースは互いに接続されており、ｐチャネルトランジスタ９１１、９１２は、カレントミラー回路を構成し、差動対の能動負荷として機能する。さらに、ｐチャネルトランジスタ９１１のドレインとｎチャネルトランジスタ９１３のドレインの接続点（差動対の出力端）にゲートが接続され、ソースがスイッチ９５２を介して高位側電源ＶＤＤに接続されているｐチャネルトランジスタ９１６を備えている。そして、ｐチャネルトランジスタ９１６のドレインと出力端子との接続点と低位側電源ＶＳＳ間には定電流９１７とスイッチ９５３とが直列形態に接続されている。
【０００４】
ボルテージフォロワ回路９２０は、ソースが共通接続され、定電流源９２５とスイッチ９６１を介して高位側電源ＶＤＤに接続され、それぞれのゲートに入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔを差動入力し、差動対をなすｐチャネルトランジスタ９２３、９２４と、ソースがそれぞれ低位側電源ＶＳＳに接続され、ゲートが共通接続され、ドレインがｐチャネルトランジスタ９２３、９２４のドレインにそれぞれ接続されているｎチャネルトランジスタ９２１、９２２を備えている。ｎチャネルトランジスタ９２２のドレインとソースは互いに接続され、ｎチャネルトランジスタ９２１、９２２は、カレントミラー回路を構成し差動対の能動負荷として機能する。さらに、ｎチャネルトランジスタ９２１のドレインとｐチャネルトランジスタ９２３のドレインの接続点にゲートが接続され、ソースがスイッチ９６２を介して低位側電源ＶＳＳに接続されているｎチャネルトランジスタ９２６を備え、ｎチャネルトランジスタ９２６のドレインと出力端子との接続点と高位側電源ＶＤＤ間には、定電流９２７とスイッチ９６３とが直列形態に接続されている。
【０００５】
回路９１０、９２０において、入力端子電圧Ｖｉｎが差動回路の非反転入力端子（トランジスタ９１３、９２３のゲート）に入力され、出力端子電圧Ｖｏｕｔが差動回路の反転入力端子（トランジスタ９１４、９２４のゲート）に入力されており、ボルテージフォロワを構成している。
【０００６】
ボルテージフォロワ回路９１０と９２０におけるスイッチ９５１、９５２、９５３、およびスイッチ９６１、９６２、９６３は、それぞれボルテージフォロワ回路９１０、９２０の動作を制御するスイッチである。
【０００７】
ボルテージフォロワ回路９１０において、出力端子Ｖｏｕｔの放電作用は、電流源９１７により一定の放電能力となっているが、出力端子Ｖｏｕｔの充電作用は、ｐチャネルトランジスタ９１６により、高速充電が可能である。
【０００８】
一方、ボルテージフォロワ回路９２０において、出力端子Ｖｏｕｔの充電作用は、電流源９２７により一定の充電能力となっているが、出力端子Ｖｏｕｔの放電作用はｎチャネルトランジスタ９２６により高速放電が可能である。
【０００９】
したがって、駆動回路の出力端子に接続された負荷を、基準レベルに対して、高電位レベルへ駆動するときには、スイッチ９５１、９５２、及び９５３をオンとして、ボルテージフォロワ回路９１０を活性化（動作）させ、低電位レベルへ駆動するときには、スイッチ９６１、９６２、９６３をオンとして、ボルテージフォロワ回路９２０を活性化（動作）させることにより、高速駆動を実現することができる。
【００１０】
また、ボルテージフォロワ回路９１０、９２０は、それぞれ、トランジスタ９１３、９２３がオフするような入力端子電圧Ｖｉｎに対しては動作しない。すなわち、ボルテージフォロワ回路９１０は、低位電源ＶＳＳ付近を駆動することができず、ボルテージフォロワ回路９２０は、高位電源ＶＤＤ付近で駆動できない。
【００１１】
図１７において、ボルテージフォロワ回路９１０、９２０を切り替えて駆動した場合には、フルレンジ駆動（電源電圧範囲内の全領域の駆動）が可能となるが、低位電源ＶＳＳ付近で充電を行う場合は電流源９２７で充電を行うため、高速駆動ができず、高位電源ＶＤＤ付近で放電を行う場合には、電流源９１７で放電を行うため、高速駆動ができない。
【００１２】
すなわち、図１７に示す駆動回路は、電源電圧範囲内の任意の電圧を任意の順番で高速駆動することができない。このように、極性の異なる、２つの従来ボルテージフォロワ回路を組合わせた構成では、それぞれを切り替えて駆動しても、電源電圧付近の電圧（ＶＳＳ付近の充電、ＶＤＤ付近の放電）を高速に駆動することはできない。このため、任意の電圧を、任意の順番で、高速駆動することはできない。
【００１３】
図１８には、特開昭６３−１３１７０７号公報に開示されている構成を示している。この従来の回路は、増幅器の出力段に使われる形式の差動対において、差動対をなすトランジスタ対の一方のトランジスタ１０１６と並列に、別のＭＯＳトランジスタ１０３４を配置し、この別のＭＯＳトランジスタ１０３４のゲート端子には一定のバイアス電圧ＢＩＡＳ２を印加し、差動対における衝突電離をなくした構成とされている。差動対をなすＮＭＯＳトランジスタ１０１４、１０１５のソースは共通接続され、電流源１０２０に接続され、差動対をなすＮＭＯＳトランジスタ１０１４のドレインはカレントミラー回路の出力側のＰＭＯＳトランジスタ１０１０のドレインに接続され、ＮＭＯＳトランジスタ１０１６のドレインはカレントミラー回路の入力側のＰＭＯＳトランジスタ１０１２（ドレインとゲートが接続されてＰＭＯＳトランジスタ１０１０のゲートに接続されている）のドレインに接続されている。そして、トランジスタ１０１０のドレインとトランジスタ１０１４のドレインの接続点をゲートに入力するトランジスタ１０２２のドレインが出力端子に接続され、ＯＰアンプ１０４０の出力をゲートに入力するトランジスタ１０２６のソースが出力端子に接続されている。ＯＰアンプ１０４０の出力をゲートに入力するトランジスタ１０２４のソースはトランジスタ１０１４のゲートに接続されている。トランジスタ１０２４、１０２６はソースフォロワを構成している。ＯＰアンプ１０４０の非反転入力端子（＋）には、入力端子電圧Ｖｉｎが入力され、反転入力端子（−）には、出力端子電圧Ｖｏｕｔが入力される。
【００１４】
入力端子電圧Ｖｉｎが低い場合に、出力端子電圧Ｖｏｕｔも低下し、その際、トランジスタ１０１４、１０１６がオフして、高いドレイン・ソース間電圧がかかって衝突電離が生じるのを防ぐため、ゲートに出力端子が接続されているトランジスタ１０１６と並列にトランジスタ１０３４を設け、トランジスタ１０１４、１０１６がオフする場合でも、トランジスタ１０１２、１０３４、１０２０、１０１８に電流を流し、トランジスタ１０１４、１０１６のドレイン・ソース間電圧を、一定の範囲内に抑えようとするものである。
【００１５】
図１８に示した回路は、差動対の出力電圧が入力される反転入力端子側に追加のトランジスタを付加した構成とされており、後の説明で明らかとされるように、本発明とは、その構成、作用効果の点で全く相違している。例えば、図１８に示した回路において、追加のトランジスタ１０３４を入力側に設けると、アンプの動作に影響が出る。このため、追加のトランジスタ１０３４は、反転入力端子側（出力端子電圧に接続される側）に設けなければならない。
【００１６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、差動段の入力電圧が低い場合に、出力電圧をあるレベル以上まで引き上げることで、入力電圧範囲を拡大する回路を提供することにある。
【００１７】
また本発明が解決しようとする他の課題は、差動段の入力電圧が高い場合に、出力電圧をあるレベル以上まで引き下げることで、入力電圧範囲を拡大する回路を提供することにある。
【００１８】
本発明が解決しようとする他の課題は、多値レベルを出力する駆動回路において、電源電圧範囲内の任意のレベル電圧を任意の順番で高速に駆動する回路及び表示装置を提供することにある。
【００１９】
本発明が解決しようとする課題は、上記課題の解決を図るとともに、簡単な回路構成で低消費電力化を達成する回路及び表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題の少なくとも１つを解決するための手段を提供する本発明の１つのアスペクトに係る増幅回路は、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する差動対と、前記差動対の出力を入力とし出力端子から出力信号を出力する出力段と、を含む差動増幅回路において、前記差動対をなすトランジスタ対のうち前記非反転入力端子に制御端子が接続されているトランジスタと並列に接続され、制御端子に制御電圧が入力されるトランジスタを有する。
【００２１】
本発明において、前記非反転入力端子に入力される信号電圧によって前記非反転入力端子に制御端子が接続されているトランジスタがオフ状態のときに、制御端子に前記制御電圧を入力とするトランジスタがオン状態となるように前記制御電圧が設定されている。前記制御電圧は、前記差動対を駆動する定電流源が接続される側の電源電圧と前記制御電圧との差電圧の大きさが、前記制御電圧を入力とするトランジスタがオン状態となる閾値の電圧値の大きさを超える値とされる。本発明において、前記制御電圧を入力とする前記トランジスタが、前記差動対をなすトランジスタ対と同一導電型とされる。
【００２２】
本発明において、前記出力段の前記出力信号が、前記反転入力端子に入力される。本発明において、前記出力段は、前記非反転入力端子に制御端子が接続されているトランジスタの出力と前記負荷回路との接続点の電圧を前記差動対の出力として入力し、前記接続点の電圧に基づき前記出力端子を充電又は放電する回路を備え、前記接続点の電圧とは逆相の電圧を前記出力端子から出力する。
【００２３】
本発明の別のアスペクトに係る駆動回路は、低位側電源に接続される第１の定電流源で駆動され、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を備えた第１の差動回路と、前記第１の差動回路の出力を入力とし出力端子から出力信号を出力する第１の増幅段と、を含み、制御端子が前記第１の差動回路の非反転入力端子をなす第１導電型のトランジスタに並列に接続され、制御端子に第１の制御電圧が印加される第１導電型のトランジスタを付加してなる第１の差動増幅回路と、高位側電源に接続される第２の定電流源で駆動され、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を備えた第２の差動回路と、前記第２の差動回路の出力を入力とし出力端子から出力信号を出力する第２の増幅段と、を含み、制御端子が前記第２の差動回路の非反転入力端子をなす第２導電型のトランジスタに並列に接続され、制御端子に第２の制御電圧が印加される第２導電型のトランジスタを付加してなる第２の差動増幅回路と、を備え、前記第１の差動回路と前記第２の差動回路の非反転入力端子が共通の入力端子に接続され、前記第１の増幅段と前記第２の増幅段の出力端子が共通の出力端子に接続され、前記第１の差動回路と前記第２の差動回路の反転入力端子は前記共通の出力端子に接続され、前記第１、第２の差動増幅回路の一方が活性化されているとき、他方は非活性化状態とされ、前記共通の入力端子への入力電圧が、制御端子が前記非反転入力端子に接続される前記第１、第２の差動対のトランジスタがオフするそれぞれの電圧範囲に対して、制御端子に前記第１、第２の制御電圧がそれぞれ入力される前記トランジスタがそれぞれオンとなるように、前記第１、第２の制御電圧が、それぞれ設定されている。以下の説明からも明らかとされるように、上記課題は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る増幅回路は、差動対の非反転入力端側のトランジスタに並列に、制御電圧が印加され差動対と同一導電型のトランジスタを付加し、差動対がオフする非反転入力端の入力電圧に対して、付加したトランジスタがオンとなるように制御電圧を設定する。
【００２５】
本発明に係る差動増幅回路は、その好ましい一実施の形態において、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する差動対（２１３、２１４）（あるいは（２２３、２２４））と、前記差動対の出力を入力とし出力端子から出力信号を出力する増幅段（３１０）（あるいは３２０）とを含み、前記差動対をなすトランジスタ対のうち非反転入力端子（１）に制御端子が接続されているトランジスタ（２１３）（あるいは２２３）と並列に接続され、制御端子に制御電圧（ＢＮ）（あるいはＢＰ）が入力されるトランジスタ（２１６）（あるいは２２６）を有する。前記非反転入力端子に入力される信号電圧によって前記非反転入力端子に制御端子が接続されているトランジスタ（２１３）（あるいは２２３）がオフ状態のときに、制御端子に前記制御電圧を入力とするトランジスタ（２１６）（あるいは２２６）がオン状態となるように、前記制御電圧（ＢＮ）（あるいはＢＰ）の電圧値が設定されている。
【００２６】
本発明に係る増幅回路において、制御電圧（ＢＮ）（あるいはＢＰ）は、前記差動対を駆動する定電流源が接続される側の電源電圧（ＶＳＳ）（あるいはＶＤＤ）と前記制御電圧との差電圧の大きさが、前記制御電圧を入力とするトランジスタがオン状態となる閾値（Ｖｔ）の電圧値の大きさを超える値とされる。出力段（３１０）（あるいは３２０）の前記出力信号が、前記反転入力端子に入力される。制御電圧を入力とする前記トランジスタ（２１６）（あるいは２２６）は、前記差動対をなすトランジスタ対と同一導電型とされる。
【００２７】
ここで、本発明に係る増幅回路と図１８の構成の相違点について説明しておく。図１８に示した構成において、トランジスタ１０１４と並列にトランジスタ１０３４を設けると、アンプの動作が、あるレベル以下に下がらなくなるために影響が出る。このため、図１８に示した従来技術の目的を満たすことはできない。したがって、従来技術の目的を満たすには、追加のトランジスタ１０３４は、差動対のトランジスタのうち、出力端子電圧Ｖｏｕｔをゲートに入力する側に設けなければならない。このように、図１８に示した回路は、本発明とは、目的及び構成が相違しており、得られる作用効果も全く異なっている。
【００２８】
本発明に係る駆動回路は、それぞれが差動対と増幅段を有し、極性の異なる第１、第２の差動回路（２１０と３１０、２２０と３２０）よりなるボルテージフォロワ回路を組み合わせ、１出力期間に２つのボルテージフォロワ回路が切替駆動される。
【００２９】
その駆動方法としては、１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、放電用のボルテージフォロワ回路を動作させたのちに充電用のボルテージフォロワ回路を動作させる。また低位電圧を駆動するときに、充電用のボルテージフォロワ回路を動作させたのちに放電用のボルテージフォロワ回路を動作させる。これにより任意の電圧を任意の順番で駆動することができる。
【００３０】
より詳細には、本発明に係る駆動回路は、その一実施の形態において、図５を参照すると、第１の差動対をなす第１導電型の第１、第２のトランジスタ（２１３、２１４）と、低位側電源（ＶＳＳ）と第１の差動対との間に直列に接続される第１のスイッチ（５１１）と第１の電流源（２１５）と、制御端子が第１の差動対の非反転入力端子をなす第１導電型の第１のトランジスタ（２１３）に並列に接続され、制御端子に第１の制御電圧（ＢＮ）が印加される第１導電型の第３のトランジスタ（２１６）と、第１の差動対の出力対と高位側電源（ＶＤＤ）間に接続される負荷回路（２１１、２１２）とを有する第１の差動回路を備えている。さらに、第２の差動対をなす第２導電型の第４、第５のトランジスタ（２２３、２２４）と、高位側電源（ＶＤＤ）と第２の差動対の間に直列に接続された第２のスイッチ（５２１）と第２の電流源（２２５）と、制御端子が第２の差動対の非反転入力端子をなす第２導電型の第４のトランジスタ（２２３）に並列に接続され、制御端子に第２の制御電圧（ＢＰ）が印加される第２導電型の第６のトランジスタ（２２６）と、第２の差動対の出力対と低位側電源間に接続される負荷回路（２２１、２２２）と、を有する第２の差動回路を備えている。第１と第２の差動対の非反転入力端子は、共通の入力端子（１）に接続され、前記第１と第２の差動対の反転入力端子には、共通の出力端子（２）に接続されている。第１と第２の差動対の非反転入力端子への入力電圧が、制御端子が非反転入力端子をなす前記第１、第２の差動対の前記トランジスタ（２１３、２２３）がオフする電圧範囲に対して、第１、第２の差動対に付加された前記第３、第６のトランジスタ（２１６、２２６）がそれぞれオンとなるように、第１、第２の制御電圧（ＢＮ、ＢＰ）が設定されている。高位側電源（ＶＤＤ）と出力端子との間に、第３のスイッチ（５３１）と直列に接続され、前記第１の差動回路の出力信号を制御端子に入力とする第２導電型の第７のトランジスタ（３１１）と、前記出力端子と低位側電源間に接続された第５のスイッチ（５３２）と、第３の定電流源（３１２）を含む放電回路とを有する第１の増幅段（３１０）と、低位側電源（ＶＳＳ）と前記出力端子との間に、第４のスイッチ（５４１）と直列に接続され、前記第２の差動回路の出力信号を制御端子に入力とする第１導電型の第８のトランジスタ（３２１）とを含む放電回路と、前記出力端子と高位側電源（ＶＤＤ）間に接続された第６のスイッチ（５４２）と第４の定電流源（３２２）を含む充電回路とを有する第２の増幅段（３２０）と、を備えている。
【００３１】
この一実施の形態において、１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、第１、第３、第５のスイッチ（５１１、５３１、５３２）をオフさせ、第２、第４、第６のスイッチ（５２１、５４１、５４２）をオンさせ、第２駆動期間では、第１、第３、第５のスイッチをオンさせ、第２、第４、第６のスイッチをオフさせ、低位電圧を駆動するときに、第１駆動期間では、第１、第３、第５のスイッチをオンさせ、前記第２、第４、第６のスイッチをオフさせ、第２駆動期間では、第１、第３、第５のスイッチをオフさせ、第２、第４、第６のスイッチをオンさせる制御を行う手段を備えている。これらのスイッチのオン、オフの切替を制御する制御信号を生成する回路は、駆動回路外部に、あるいは駆動回路と同一基板上（オン・チップ）で設けられる。
【００３２】
この一実施の形態の変形例において、１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第５、第６のスイッチ（５１１、５３１、５３２、５４２）をオフさせ、第２、第４のスイッチ（５２１、５４１）をオンさせ、第２駆動期間では、第１、第３、第５のスイッチ（５１１、５３１、５３２）をオンさせ、第２、第４、第６のスイッチ（５２１、５４１、５４２）をオフさせ、低位電圧を駆動するときに、第１駆動期間では、前記第１、第３のスイッチ（５１１、５３１）をオンさせ、前記第２、第４、第５、第６のスイッチ（５２１、５４１、５３２、５４２）をオフさせ、第２駆動期間では、前記第１、第３、第５のスイッチをオフさせ、前記第２、第４、第６のスイッチをオンさせる制御を行う手段を備えている。
【００３３】
本発明に係る駆動回路は、その別の一実施の形態において、図１２を参照すると、第１の差動対をなす第１導電型の第１、第２のトランジスタ（２１３、２１４）と、低位側電源（ＶＳＳ）と前記第１の差動対との間に直列に接続される第１のスイッチ（５１１）と第１の電流源（２１５）と、制御端子が前記第１の差動対の非反転入力端子をなす第１導電型の第１のトランジスタに並列に接続され、制御端子に第１の制御電圧（ＢＮ）が印加される第１導電型の第３のトランジスタ（２１６）と、前記第１の差動対の負荷回路（２１１、２１２）とを備えた第１の差動回路を備えている。第２の差動対をなす第２導電型の第４、第５のトランジスタ（２２３、２２４）と、高位側電源（ＶＤＤ）と前記第２の差動対との間に直列に接続される第２のスイッチ（５２１）と第２の電流源（２２５）と、制御端子が前記第２の差動対の非反転入力端子をなす第２導電型の第４のトランジスタに並列に接続され、制御端子に第２の制御電圧が印加される第２導電型の第６のトランジスタ（２２６）と、前記第２の差動対の負荷回路（２２１、２２２）とを備えた第２の差動回路を備えている。
【００３４】
前記第１の差動対と前記第２の差動対の非反転入力端子は、共通の入力端子（１）に接続され、前記第１の差動対と前記第２の差動対の反転入力端子は、共通の出力端子（２）に接続されている。前記非反転入力端子への入力電圧が、制御端子が非反転入力端子をなす前記第１、第２の差動対のそれぞれの前記第１、第４のトランジスタ（２１３、２２３）がオフするそれぞれの電圧範囲に対して、前記第１、第２の差動対に付加された前記第３、第６のトランジスタ（２１６、２２６）がそれぞれオンとなるように前記第１、第２の制御電圧（ＢＮ、ＢＰ）が設定されている。
【００３５】
さらに、高位側電源（ＶＤＤ）と出力端子（２）との間に、第３のスイッチ（５３１）と直列に接続され、前記第１の差動回路の出力信号を制御端子に入力とする第２導電型の第７のトランジスタ（３１１）を含む充電回路と、低位側電源（ＶＳＳ）と前記出力端子（２）との間に、第４のスイッチ（５４１）に直列に接続され、前記第２の差動回路の出力信号を制御端子に入力する第１導電型の第８のトランジスタ（３２１）を含む放電回路と、を備えている。さらに、出力端子（２）と低位側電源（ＶＳＳ）との間に接続されるフォロワ構成の第２導電型の第９のトランジスタ（４１２）と、前記入力端子（１）と前記低位側電源（ＶＳＳ）との間に挿入され、第５の定電流源（４１４）で駆動され、制御端子が前記フォロワ構成の第９のトランジスタ（４１２）の制御端子に接続されるダイオード接続されている第２導電型の第１０のトランジスタ（４１１）と、を有するフォロワ型放電回路を備えている。さらに、出力端子（２）と高位側電源（ＶＤＤ）との間に接続されるフォロワ構成の第１導電型の第１１のトランジスタ（４２２）と高位側電源（ＶＤＤ）と入力端子（１）間に挿入され、第６の定電流源（４２４）で駆動され、制御端子が前記フォロワ構成の第１１のトランジスタ（４１１）の制御端子に接続されるダイオード接続されている第２導電型の第１２のトランジスタ（４２１）と、を有するフォロワ型充電回路を備えている。
【００３６】
本発明の実施の形態において、前記フォロワ構成の第９のトランジスタ（４１２）と前記低位側電源との間に挿入された第７のスイッチ（５５３）と、前記第１０のトランジスタ（４１１）と前記低位側電源との間に、前記第５の定電流源（４１４）と直列に接続される第８のスイッチ（５５２）と、前記第１０のトランジスタ（４１１）と前記高位側電源との間に、直列形態に接続されている第９のスイッチ（５５１）及び第７の定電流源（４１３）と、を備え、フォロワ構成の第１１のトランジスタ（４２２）と高位側電源間に挿入される第１０のスイッチ（５６３）と、前記第１２のトランジスタ（４２１）と前記高位側電源との間に、前記第６の定電流源（４２４）と直列に接続される第１１のスイッチ（５６２）と、前記第１２のトランジスタと前記低位側電源との間に、直列形態に接続されている第１２のスイッチ（５６１）及び第８の定電流源（４２３）、を備えている。
【００３７】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第７、第８、第９のスイッチ（５１１、５３１、５５３、５５２、５５１）をオフさせ、前記第２、第４、第１０、第１１、第１２のスイッチ（５２１、５４１、５６３、５６２、５６１）をオンさせ、第２駆動期間では、前記１、第３、第７、第８、第９のスイッチをオンさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオフさせ、低位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオンさせ、前記第２、第４、第１０、第１１、第１２スイッチをオフさせ、第２駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオフさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオンさせる制御を行う手段を備えている。
【００３８】
１出力期間を少なくとも２つの期間に分け、高位電圧を駆動するときに、第１駆動期間では、前記第１、第３、第７、第８、第９、第１０、第１１、第１２（５１１、５３１、５５３、５５２、５５１、５６３、５６２、５６１）のスイッチをオフさせ、前記第２、第４のスイッチ（５２１、５４１）をオンさせ、第２駆動期間では、前記１、第３、第７、第８、第９のスイッチ（５１１、５３１、５５３、５５２、５５１）をオンさせ、前記第２、第４、第１０、第１１、第１２のスイッチ（５２１、５４１、５６３、５６２、５６１）をオフさせ、低位電圧を駆動するときに、第１駆動期間では、前記第１、第３のスイッチをオンさせ、前記第２、第４、第７、第８、第９、第１０、第１１、第１２スイッチをオフさせ、第２駆動期間では、前記第１、第３、第７、第８、第９のスイッチをオフさせ、前記第２、第４、第１０、第１１、第１２のスイッチをオンさせる制御を行う手段を備えている。
【００３９】
本発明に係る表示装置は、液晶、ＥＬ（エレクトロルミナンス）素子等の表示装置のデータ線の駆動回路として、上記した２つのボルテージフォロワ回路からなる駆動回路を備えている。
【００４０】
【実施例】
上記した本発明の発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４１】
図１は、本発明の第１の実施例の駆動回路の構成を示す図である。この駆動回路は、ボルテージフォロワ回路の差動対の入力側トランジスタ（入力信号電圧を入力するトランジスタ）と並列に、このトランジスタと同じ導電型であり、ゲートにバイアス電圧ＢＮを与えたトランジスタを接続して構成されている。
【００４２】
図１を参照すると、本発明の一実施例をなす帰還型の増幅回路は、ＰＭＯＳトランジスタ２１１、２１２よりなるカレントミラー回路と、ＮＭＯＳトランジスタ対２１３、２１４よりなる差動対と、電流源２１５と、制御端子にバイアス電圧ＢＮが印加され、トランジスタ２１３と並列に接続されたＮＭＯＳトランジスタ２１６とを備えて構成されている差動回路と、増幅段３１０と、を備えている。すなわち、ソースが共通接続されて定電流源２１５の一端に接続され、それぞれのゲートに入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔを入力とし、差動対をなすＮチャネルＭＯＳトランジスタ２１３、２１４と、ソースが高位側電源ＶＤＤに接続され、それぞれのゲートが共通接続され、ドレインがＭＯＳトランジスタ２１３、２１４のドレインに接続されたＰチャネルＭＯＳトランジスタ２１１、２１２と、を備え、ＭＯＳトランジスタ２１２は、そのドレインとゲートは互いに接続されており、ＭＯＳトランジスタ２１１とともにカレントミラーを構成し、差動対の能動負荷として作用する。この発明の実施例では、入力端子１の電圧Ｖｉｎをゲートに入力するＮＭＯＳトランジスタ２１３のドレインとソースに、ドレインとソースがそれぞれ接続され、ゲートにバイアス電圧ＢＮを入力するＮＭＯＳトランジスタ２１６を備えている。
【００４３】
カレントミラー回路の出力側（トランジスタ２１１のドレイン）と、トランジスタ２１３の接続点ノードが、差動回路の出力３として、増幅段３１０に入力され、増幅段３１０は、差動回路の出力３に応じて、出力端子電圧Ｖｏｕｔを変化させる。すなわち、並列接続されたトランジスタ２１３、２１６のドレインと、カレントミラーの出力ノードであるトランジスタ２１１のドレインとの接続ノードは、トランジスタ３１１のゲートに接続され、トランジスタ３１１のソースは、高位側電源ＶＤＤに接続されており、トランジスタ３１１のドレインは、出力端子２に接続され、定電流源３１２を介して低位側電源ＶＳＳに接続されている。
【００４４】
増幅段３１０は、様々な構成が可能であるが、図１では最も単純な構成として、差動回路の出力を制御端に受け、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子に接続されたＰＭＯＳトランジスタ３１１と、出力端子と低位側電源ＶＳＳとの間に設けられた電流源３１２とから構成されている。
【００４５】
図１に示した差動増幅回路（駆動回路）の作用について、以下に説明する。なお説明を簡単にするため、差動トランジスタ対２１３、２１４とトランジスタ２１６は、それぞれ等しい特性であるものとし、バイアス電圧ＢＮは、トランジスタ２１３の閾値電圧よりも高い一定の電圧とする。
【００４６】
図１において、差動対の動作領域において、入力端子１の電圧Ｖｉｎが上昇すると、ＮＭＯＳトランジスタ２１３のドレイン電流が増大し、出力電圧３が降下し、このため、増幅段３１０のＰＭＯＳトランジスタ３１１からのドレイン電流（充電電流）が増大し、出力端子２の出力端子電圧Ｖｏｕｔは、入力端子電圧Ｖｉｎに同相で上昇する。逆に入力端子電圧Ｖｉｎが下降すると、出力端子電圧Ｖｏｕｔは下降する。すなわち、差動対のＮＭＯＳトランジスタ２１３のゲート端子は、差動回路の非反転入力端子（＋）に接続されている。差動対のＮＭＯＳトランジスタ２１４のゲート端子は反転入力端子（−）に接続されており、図１に示す差動増幅回路は、ボルテージフォロワ構成とされている。
【００４７】
図２は、図１の差動増幅回路（駆動回路）の入力端子電圧Ｖｉｎに対する出力特性を示す図である。図１と図２を参照すると、入力端子電圧Ｖｉｎの電圧レベルが、トランジスタ２１３の閾値電圧未満である場合、トランジスタ２１３はオフとなるが、トランジスタ２１６はオンしているため（バイアス電圧ＢＮは閾値電圧Ｖｔよりも高い）、出力端子電圧Ｖｏｕｔは、バイアス電圧ＢＮとなる。
【００４８】
入力端子電圧Ｖｉｎがトランジスタ２１３の閾値電圧よりも高くなると、トランジスタ２１３はオンとなるが、入力端子電圧Ｖｉｎがバイアス電圧ＢＮ以下では、トランジスタ２１６に流れる電流のほうが大きく、差動回路の出力変化への寄与は、トランジスタ２１６のドレイン電流が支配的である。このため、出力端子電圧Ｖｏｕｔは、バイアス電圧ＢＮ付近に保たれたままとなる。
【００４９】
そして、入力端子電圧Ｖｉｎがバイアス電圧ＢＮ以上となると、今度は、トランジスタ２１３に流れる電流のほうが大きくなり、差動回路の出力変化への寄与は、トランジスタ２１３のドレイン電流が支配的になるため、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎに等しくなる。
【００５０】
入力端子電圧Ｖｉｎがバイアス電圧ＢＮ以上では、入力端子電圧Ｖｉｎが高電位になるにつれて、差動トランジスタ対２１３、２１４の共通接続されたソース電位も上昇する。これにより、入力端子電圧Ｖｉｎがバイアス電圧ＢＮを上回ったある電圧以上では、トランジスタ２１６のゲート・ソース間電圧ＶＧＳ216は、トランジスタ２１６の閾値電圧Ｖｔ以下となり、トランジスタ２１６は、オフ状態となる（トランジスタ２１６のドレイン電流は流れない）。以上の作用により、図１の駆動回路は、図２に示すように、入力端子電圧Ｖｉｎがバイアス電圧ＢＮ以下では、
Ｖｏｕｔ＝ＢＮ、
入力端子電圧Ｖｉｎがバイアス電圧ＢＮ以上では、
Ｖｏｕｔ＝Ｖｉｎ
となる。
【００５１】
また図１の駆動回路の駆動速度は、駆動開始時点で、出力端子電圧Ｖｏｕｔ＞Ｖｉｎのときは、電流源３１２により、一定の放電能力で、
Ｖｏｕｔ＝ＢＮまたはＶｉｎ
に駆動される。
【００５２】
駆動開始時点で、出力端子電圧Ｖｏｕｔ＜Ｖｉｎのときは、トランジスタ３１１の充電作用により、高速に、
Ｖｏｕｔ＝ＢＮまたはＶｉｎ
に駆動される。
【００５３】
次に、本発明の別の実施例について説明する。図３は、本発明の第２の実施例の構成を示す図である。この回路も、差動対の入力側のトランジスタと並列に、それと同じ導電型でゲートにバイアス電圧ＢＰを与えたトランジスタ２２６が接続されている。より詳細には、図３を参照すると、この帰還型の増幅回路は、ＮＭＯＳトランジスタ２２１、２２２よりなるカレントミラー回路と、ＰＭＯＳトランジスタ対２２３、２２４からなる差動対と、電流源２２５と、制御端子（ゲート端子）にバイアス電圧ＢＮが印加され、トランジスタ２１３と並列に接続されたＭＮＯＳトランジスタ２２６を備えて構成された差動回路と、増幅段３２０とから構成されている。
【００５４】
図３に示す回路は、図１に示す構成と、差動対のトランジスタの極性を入れ替えたものである。すなわち、ソースが共通接続されて定電流源２２５の一端に接続され、それぞれのゲートに入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔを入力とし、差動対をなすＰチャネルＭＯＳトランジスタ２２３、２２４と、ソースが低位側電源ＶＳＳに接続され、それぞれのゲートが共通接続され、ドレインがＭＯＳトランジスタ２２３、２２４のドレインに接続されたｎチャネルＭＯＳトランジスタ２２１、２２２と、を備え、ＭＯＳトランジスタ２２２は、そのドレインとゲートは互いに接続されており、ＭＯＳトランジスタ２２１とともにカレントミラーを構成し、差動対の能動負荷として作用する。この発明の実施例では、入力端子１の電圧Ｖｉｎをゲートに入力するＰＭＯＳトランジスタ２２３のドレインとソースに、ドレインとソースがそれぞれ接続され、ゲートにバイアス電圧ＢＮを入力するＰＭＯＳトランジスタ２２６を備えている。
【００５５】
カレントミラー回路の出力側（トランジスタ２２１のドレイン）と、トランジスタ２２３の接続点ノードが、差動回路の出力３として、増幅段３２０に入力され、増幅段３２０は、差動回路の出力３に応じて、出力端子電圧Ｖｏｕｔを変化させる。すなわち、並列接続されたトランジスタ２２３、２２６のドレインと、カレントミラーの出力ノードであるトランジスタ２２１のドレインとの接続ノードは、トランジスタ３２１のゲートに接続され、トランジスタ３２１のソースは、低位側電源ＶＳＳに接続されており、トランジスタ３２１のドレインは、出力端子２に接続され、定電流源３２２を介して高位側電源ＶＤＤに接続されている。
【００５６】
図４は、この実施例の動作を説明するための図である。なお以下の説明で、差動トランジスタ対２２３、２２４とトランジスタ２２６は、それぞれ等しい特性であるとものとし、バイアス電圧ＢＰは、高位側電源ＶＤＤとの電位差（ＶＤＤ−ＢＰ）がトランジスタ２２３の閾値電圧の絶対値よりも大きくなる一定の電圧とする。図３と図４を参照すると、入力端子電圧Ｖｉｎの電圧レベルが、高位側電源ＶＤＤからトランジスタ２２３の閾値電圧Ｖｔｈ２３３の絶対値を差し引いた範囲以内にある場合、トランジスタ２２３はオフとなるが、トランジスタ２２６はオンしているため（バイアス電圧ＢＰは、ＶＤＤ−｜Ｖｔｈ２３３｜よりも低い；ＶＤＤ−ＢＰ＞｜Ｖｔｈ２３３｜）、出力端子電圧Ｖｏｕｔはバイアス電圧ＢＰとなる。
【００５７】
入力端子電圧ＶｉｎがＶＤＤ−｜Ｖｔｈ２３３｜よりも低くなると、トランジスタ２２３はオンとなるが、入力端子電圧Ｖｉｎがバイアス電圧ＢＰ以上ではトランジスタ２２６に流れる電流のほうが大きく、差動回路の出力変化への寄与は、トランジスタ２２６のドレイン電流が支配的である。このため、出力端子電圧Ｖｏｕｔはバイアス電圧ＢＰ付近に保たれたままとなる。
【００５８】
入力端子電圧Ｖｉｎがバイアス電圧ＢＰ以下となると、今度は、トランジスタ２２３に流れる電流のほうが大きくなり、差動回路の出力変化への寄与は、トランジスタ２２３のドレイン電流が支配的になるため、出力端子電圧Ｖｏｕｔは、入力端子電圧Ｖｉｎに等しくなる。
【００５９】
入力端子電圧Ｖｉｎがバイアス電圧ＢＰ以下では、入力端子電圧Ｖｉｎが低電位になるにつれて、差動トランジスタ対２２３、２２４の共通接続されたソース電位も下降する。これにより、入力端子電圧Ｖｉｎがバイアス電圧ＢＰを下回った、ある電圧以下では、トランジスタ２２６のゲート・ソース間電圧は、閾値電圧の絶対値｜Ｖｔｈ２２６｜以下となり、トランジスタ２２６は、オフとなる。以上の作用により、図３の駆動回路は、図４に示すように、入力端子電圧Ｖｉｎがバイアス電圧ＢＰ以上では、
Ｖｏｕｔ＝ＢＰ
入力端子電圧Ｖｉｎがバイアス電圧ＢＰ以下では、
Ｖｏｕｔ＝Ｖｉｎ
となる。
【００６０】
また、図３の駆動回路の駆動速度は、駆動開始時点で、出力端子電圧Ｖｏｕｔ＜Ｖｉｎのときは、電流源３２２により一定の充電能力で、
Ｖｏｕｔ＝ＢＰまたはＶｉｎ
に駆動される。
【００６１】
駆動開始時点で、出力端子電圧Ｖｏｕｔ＞Ｖｉｎのときは、トランジスタ３２１の放電作用により、高速に、
Ｖｏｕｔ＝ＢＮまたはＶｉｎ
に駆動される。
【００６２】
次に、本発明の第３の実施例について説明する。図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、図１に示した駆動回路と、図３に示した駆動回路の入力端子同士、出力端子同士を共通接続した駆動回路で、入力端子電圧Ｖｉｎと等しい電圧をＶｏｕｔとして出力する駆動回路である。図５において、差動回路２１０と増幅段３１０は、図１に示した差動回路２１０と増幅段３１０に対応し、差動回路２２０と増幅段３２０は、図３に示した差動回路２２０と増幅段３２０に対応しており、差動回路２１０の定電流源２１５と低位電位電源ＶＳＳ間にスイッチ５１１を備え、増幅段３１０のトランジスタ３１１のソースがスイッチ５３１を介して高位側電源ＶＤＤに接続されており、定電流源３１２がスイッチ５３２を介して低位側電源ＶＳＳに接続されている。差動回路２２０の定電流源２２５と高位電位電源ＶＤＤ間にスイッチ５２１を備え、増幅段３２０のトランジスタ３２１のソースがスイッチ５４１を介して低位側電源ＶＳＳに接続されており、定電流源３２２がスイッチ５４２を介して高位側電源ＶＤＤに接続されている。
【００６３】
図６は、図５に示した駆動回路の各スイッチ５１１、５３１、５３２、５２１、５４１、５４２のオン・オフ制御の一例を示す図であり、任意の電圧を、任意の順番で高速に駆動するための各スイッチの制御の一例が示されている。すなわち、図６には、電源電圧範囲内の駆動において、高位電圧レベルに駆動する場合の１データ駆動期間と、低位電圧レベルに駆動する場合の１データ駆動期間について示されている。
【００６４】
１データ駆動期間は、それぞれ第１駆動期間と第２駆動期間の２段階の駆動期間を含んで構成されている。図６には、第１駆動期間と第２駆動期間のみが示されている。なお、電源電圧範囲内の低位電圧レベルおよび高位電圧レベルの境界電圧Ｖｍは、電圧ＢＮ以上電圧ＢＰ以下の範囲に設定する。電圧ＢＮ、ＢＰは、図１、図３の説明と同条件とする。
【００６５】
図５及び図６を参照して、本発明の第３の実施例の駆動回路の動作について説明する。
【００６６】
図６において、入力端子電圧Ｖｉｎが高位電圧レベル（ＶｉｎがＶｍ以上）の場合、まず第１駆動期間では、スイッチ５１１、５３１、５３２をオフ、スイッチ５２１、５４１、５４２をオンとして、差動回路２２０と増幅段３２０を動作させ、第２駆動期間では、スイッチ５１１、５３１、５３２をオン、スイッチ５２１、５４１、５４２をオフとして差動回路２１０と増幅段３１０を動作させる。すなわち第１駆動期間では、図３の駆動回路を動作させ、第２駆動期間では、図１の駆動回路を動作させるのと同等である。
【００６７】
したがって、図１および図３の駆動回路の出力特性を示す図２、図４を参照すれば、第１駆動期間では、駆動開始時点で、出力端子電圧Ｖｏｕｔ＞Ｖｉｎであれば、増幅段３２０のＮＭＯＳトランジスタ３２１が動作して、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以下（Ｖｍ≦Ｖｉｎ≦ＢＰの場合Ｖｏｕｔ＝Ｖｉｎ、ＢＰ≦Ｖｉｎ＜ＶＤＤの場合Ｖｏｕｔ＝ＢＰ）に高速に駆動される。また駆動開始時点で、出力端子電圧Ｖｏｕｔ＜Ｖｉｎであれば、増幅段３２０のＮＭＯＳトランジスタ３２１はオフし、定電流源３２２の充電作用が生じるが、その充電作用の強さに関係なく出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以下のままである。すなわち第１駆動期間では、駆動開始時点の出力端子電圧Ｖｏｕｔの電圧レベルに関わらず、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以下に高速に駆動される。
【００６８】
そして、第２駆動期間では、第１駆動期間終了時点で、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以下となっているため、増幅段３１０のＰＭＯＳトランジスタ３１１が動作して、出力端子電圧Ｖｏｕｔは、高位電圧レベルの入力端子電圧Ｖｉｎ（Ｖｍ≦Ｖｉｎ＜ＶＤＤ）に対して、Ｖｏｕｔ＝Ｖｉｎに高速に駆動される。
【００６９】
また、図６において、入力端子電圧Ｖｉｎが低位電圧レベル（ＶｉｎがＶｍ以下）の場合、まず第１駆動期間ではスイッチ５１１、５３１、５３２をオン、スイッチ５２１、５４１、５４２をオフとして、差動回路２１０と増幅段３１０を動作させ、第２駆動期間では、スイッチ５１１、５３１、５３２をオフ、スイッチ５２１、５４１、５４２をオンとして、差動回路２２０と増幅段３２０を動作させる。すなわち、第１駆動期間では、図１に示した駆動回路を動作させ、第２駆動期間では、図３に示した駆動回路を動作させることと同等である。
【００７０】
したがって、図１および図３にそれぞれ示した駆動回路の出力特性を示す図２、図４を参照すると、第１駆動期間では、駆動開始時点で、Ｖｏｕｔ＜Ｖｉｎであれば、増幅段３１０のＰＭＯＳトランジスタ３１１が動作し、出力端子電圧ＶｏｕｔはＶｉｎ以上（ＶＳＳ＜Ｖｉｎ≦ＢＮの場合Ｖｏｕｔ＝ＢＮ、ＢＮ≦Ｖｉｎ≦Ｖｍの場合Ｖｏｕｔ＝Ｖｉｎ）に高速に駆動される。また駆動開始時点で、出力端子電圧Ｖｏｕｔ＞Ｖｉｎであれば、増幅段３１０のＰＭＯＳトランジスタ３１１はオフし、定電流源３１２の放電作用が生じるが、その放電作用の強さに関係なく出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以上のままである。すなわち第１駆動期間では、駆動開始時点の出力端子電圧Ｖｏｕｔの電圧レベルに関わらず、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以上に高速に駆動される。
【００７１】
そして、第２駆動期間では、第１駆動期間終了時点で、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ以上となっているため、増幅段３２０のＮＭＯＳトランジスタ３２１が動作して、出力端子電圧Ｖｏｕｔは、低位電圧レベルの入力端子電圧Ｖｉｎ（ＶＳＳ＜Ｖｉｎ≦Ｖｍ）に対して、Ｖｏｕｔ＝Ｖｉｎに高速に駆動される。
【００７２】
以上のように、高位電圧レベルおよび低位電圧レベルのそれぞれの１データ駆動期間において、駆動開始時点での出力端子電圧Ｖｏｕｔの電位に関係なく、出力端子電圧ＶｏｕｔをＶｉｎと等しい電圧に高速に駆動することができる。
【００７３】
また、上記作用における高速駆動は、ＰＭＯＳトランジスタ３１１またはＮＭＯＳトランジスタ３２１の動作によって行われているため、電流源３１２、３２２で制御される電流を十分小さく抑えても、駆動速度には影響しない。このため、低消費電力で高速駆動が実現できる。これも、本発明の利点である。
【００７４】
そして、入力端子電圧Ｖｉｎのレベルに応じて、図６の高位電圧レベルと低位電圧レベルの制御を適切に切り替えることにより、電源電圧範囲内の任意の電圧を任意の順番で高速に駆動することができる。
【００７５】
具体的には、デジタル映像入力信号等で階調電圧レベルが規定されている場合などには、デジタル信号により高位電圧レベルまたは低位電圧レベルに対応したスイッチ制御を行うことも容易に実現できる。
【００７６】
また、図６に示した例では、消費電力を抑えるため差動回路２１０と増幅段３１０または、差動回路２２０と増幅段３２０のどちらか一方のみを動作させる場合について説明した。しかしながら、消費電力が問題とならない場合には、第２駆動期間で、差動回路２１０と増幅段３１０の組と、差動回路２２０と増幅段３２０の組の両方の組を動作させても構わない。ただし、この場合には、トランジスタ２１６、２２６の動作が、Ｖｏｕｔ＝Ｖｉｎの駆動に影響が出ないように、それぞれのゲートバイアスを適切に制御する必要がある。
【００７７】
図７は、図５に示した駆動回路の各スイッチ５１１、５３１、５３２、５２１、５４１、５４２のオン・オフ制御の一例を示す図であり、図６に示した実施例を改良し、低消費電力化を実現するものである。
【００７８】
図６を参照して説明したように、入力端子電圧Ｖｉｎが高位電圧レベル（ＶｉｎがＶｍ以上）の場合には、第１駆動期間で出力端子電圧Ｖｏｕｔは、Ｖｉｎ以下に駆動されていればよく、入力端子電圧Ｖｉｎが低位電圧レベル（ＶｉｎがＶｍ以下）の場合には、第１駆動期間で、出力端子電圧ＶｏｕｔはＶｉｎ以上に駆動されていればよい。
【００７９】
したがって、図７に示す例では、入力端子電圧Ｖｉｎが高位電圧レベルの場合に、第１駆動期間では、スイッチ５４２をオフのままとする。また、入力端子電圧Ｖｉｎが低位電圧レベルの場合には、第１駆動期間で、スイッチ５３２をオフのままとしている。これ以外のスイッチ制御は、図６に示した例と同様とされる。
【００８０】
このようなスイッチのオン・オフ制御によって、それぞれの第１駆動期間の電流源３２２、３１２の電流が遮断され、消費電力を減らすことができる。
【００８１】
なお、スイッチ５４２、５３２をオフしたことにより、低位電圧レベル、高位電圧レベルそれぞれの第１駆動期間において、帰還応答の遅延により、多少のアンダーシュートまたはオーバーシュートを生じたままとなるが、第２駆動期間で、速やかに、Ｖｏｕｔ＝Ｖｉｎに駆動されるため、何ら問題はない。
【００８２】
図６および図７に示した例をわかりやすく示すため、図８から図１１に４つの代表的な出力電圧信号Ｖｏｕｔの波形パターンを示す。図８乃至図１４において、１出力期間が第１駆動期間と第２駆動期間からなるものとする。また前出力期間においてＶｏｕｔ＝Ｖｉｎに駆動されている状態から、第１駆動期間が開始されるものとする。Ｖｉｎは前出力期間から変化したレベルのみ示す。
【００８３】
図８は、入力端子電圧Ｖｉｎが低位電圧レベルで、バイアス電圧ＢＮより低電位であるが、前出力期間より高い電圧となった場合の駆動波形パターンである。
【００８４】
第１駆動期間では、差動回路２１０と増幅段３１０が動作するが、Ｖｉｎがトランジスタ２１３の閾値電圧より低いレベルでも、トランジスタ２１６の動作により、Ｖｏｕｔは一旦電圧ＢＮまで引き上げられる。
【００８５】
このとき、図６の制御の場合、Ｖｏｕｔ＝ＢＮとなる。また図７の制御の場合Ｖｏｕｔは、電圧ＢＮより多少オーバーシュートした電圧となる。
【００８６】
第２駆動期間では、差動回路２２０と増幅段３２０が動作して放電動作により、Ｖｏｕｔ＝Ｖｉｎに速やかに駆動される。
【００８７】
図９は、入力端子電圧Ｖｉｎが低位電圧レベルで、バイアス電圧ＢＮより高電位であり、前出力期間より高い電圧となった場合の駆動波形パターンである。第１駆動期間では、差動回路２１０と増幅段３１０が動作し、充電動作によってＶｏｕｔはＶｉｎ付近に速やかに引き上げられる。
【００８８】
このとき、図６に示した制御の場合、Ｖｏｕｔ＝Ｖｉｎとなる。また、図７に示した制御の場合、出力端子電圧Ｖｏｕｔは、入力端子電圧Ｖｉｎよりも多少オーバーシュートした電圧となる。
【００８９】
第２駆動期間では、差動回路２２０と増幅段３２０が動作して、放電動作により、Ｖｏｕｔ＝Ｖｉｎに速やかに駆動される。
【００９０】
図１０は、入力端子電圧Ｖｉｎが高位電圧レベルの前出力期間から低位電圧レベルに変化し、バイアス電圧ＢＮより低電位となった場合の駆動波形パターンである。
【００９１】
第１駆動期間では、差動回路２１０と増幅段３１０が動作するが、出力端子電圧Ｖｏｕｔは、前出力期間の電圧からあまり変化しない。このとき、図６に示した制御の場合、電流源３１２が動作して、一定の放電能力で、出力端子電圧Ｖｏｕｔは、多少低下する。
【００９２】
図７に示した制御の場合、電流源３１２が動作しないので、出力端子電圧Ｖｏｕｔは、前出力期間の電圧のままとなる。
【００９３】
第２駆動期間では、差動回路２２０と増幅段３２０が動作して、放電動作により、Ｖｏｕｔ＝Ｖｉｎに速やかに駆動される。
【００９４】
図１１は、Ｖｉｎが高位電圧レベルで、バイアス電圧ＢＰより高電位であるが、前出力期間より低い電圧となった場合の駆動波形パターンである。
【００９５】
第１駆動期間では、差動回路２２０と増幅段３２０が動作するが、トランジスタ２２３がオフするようなＶｉｎのレベルでも、トランジスタ２２６の動作により、出力端子電圧Ｖｏｕｔは、一旦電圧ＢＰまで引き下げられる。
【００９６】
このとき、図６に示した制御の場合、Ｖｏｕｔ＝ＢＰとなる。また、図７に示した制御の場合、出力端子電圧Ｖｏｕｔは、電圧ＢＰより多少アンダーシュートした電圧となる。
【００９７】
第２駆動期間では、差動回路２１０と増幅段３１０が動作して、充電動作により、Ｖｏｕｔ＝Ｖｉｎに速やかに駆動される。
【００９８】
以上のように、図６、又は図７に示したスイッチのオン・オフ制御により、図５の駆動回路において、電源電圧範囲内の任意の電圧を任意の順番で高速に駆動することができることが示された。なお、図６、又は図７に示したスイッチの切替制御を行うための制御信号を生成する回路は、図５に示す駆動回路とは別のチップに設けてもよいし、同一チップあるいは基板上に設けてもよい。
【００９９】
図１２は、本発明の第４の実施例の構成を示す図であり、図５の駆動回路の変形例を示す図である。図１２を参照すると、この実施例の駆動回路は、図５の増幅段３１０の電流源３１２とスイッチ５３２を、回路４１に置き換え、図５の増幅段３２０の電流源３２２とスイッチ５４２を、回路４２に置き換えて構成したものである。他の構成は図５と同じである。図５と同じ構成部分については図５と同じ素子番号を用いている。なお図５の差動段２１０および増幅段３１０から電流源３１２とスイッチ５３２を除いた部分を回路１１とし、図５の差動段２２０および増幅段３２０から電流源３２２とスイッチ５４２を除いた部分を回路１２とする。
【０１００】
図１２においても、図５に示した構成と同様に、２つの差動回路には、それぞれ、差動対の入力側（Ｖｉｎ側）トランジスタ２１３、２２３と並列に、ゲートバイアスが制御された、同極性のトランジスタ２１６、２２６が設けられている。
【０１０１】
回路４１は、ダイオード接続されソースに入力端子電圧Ｖｉｎを受けるＰＭＯＳトランジスタ４１１と、ソースが出力端子２に接続され、ゲートがＰＭＯＳトランジスタ４１１のゲートに接続され、ドレインがスイッチ５５３を介して低位電源ＶＳＳに接続されたＰＭＯＳトランジスタ４１２とを含み、さらにＰＭＯＳトランジスタ４１１のソースと高位電源ＶＤＤとの間に直列接続された電流源４１３とスイッチ５５１と、ＰＭＯＳトランジスタ４１１のドレインと低位電源ＶＳＳとの間に直列接続された電流源４１４とスイッチ５５２と、を備えて構成されている。
【０１０２】
回路４１の動作について、以下に簡単に説明する。回路４１の動作はスイッチ５５１、５５２、５５３で制御され、各スイッチがオンのとき、動作可能となり、各スイッチがオフのとき、動作は停止する。
【０１０３】
回路４１が動作可能な状態において、ＰＭＯＳトランジスタ４１１、４１２のトランジスタ特性が等しく、電流源４１３、４１４で制御される電流が等しい場合、トランジスタ４１１、４１２のゲート電圧は入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このとき、Ｖｉｎ＜Ｖｏｕｔであると、ＰＭＯＳトランジスタ４１２のゲート・ソース間電圧は閾値電圧よりも大きく、ソースフォロワ動作によるＰＭＯＳトランジスタ４１２の放電作用により、出力端子電圧Ｖｏｕｔを引き下げる。
【０１０４】
そして、出力端子電圧Ｖｏｕｔの低下によって、ＰＭＯＳトランジスタ４１２のゲート・ソース間電圧は小さくなり、ＰＭＯＳトランジスタ４１２による放電電流が回路１１のＰＭＯＳトランジスタ３１１による充電電流とつりあうレベルまで減少したところで安定する。ここで、電流源４１３、４１４で制御される電流を、十分小さい電流とし、Ｖｏｕｔ＝ＶｉｎとなるときのＰＭＯＳトランジスタ３１１による充電電流と等しくなるように回路１１、回路４１を設計すれば、Ｖｏｕｔ＝ＶｉｎのときにＰＭＯＳトランジスタ４１２による放電電流とＰＭＯＳトランジスタ３１１による充電電流がつりあい、出力端子電圧Ｖｏｕｔは安定する。
【０１０５】
また、Ｖｉｎ＞Ｖｏｕｔのときは、ＰＭＯＳトランジスタ４１２のゲート・ソース間電圧はＶｏｕｔ＝Ｖｉｎの状態よりも小さくなり放電作用は低下する。ＰＭＯＳトランジスタ４１２のゲート・ソース間電圧が閾値電圧以下となると放電作用は完全に停止する。このため回路１１のＰＭＯＳトランジスタ３１１の充電作用が支配的となり、出力端子電圧Ｖｏｕｔは回路１１により入力端子電圧Ｖｉｎまで引上げられる。
【０１０６】
このように、回路４１は、Ｖｏｕｔ＞Ｖｉｎにおいて強い放電作用を生じ、ＶｏｕｔがＶｉｎに近づくにつれ放電能力を低下させ、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎに安定させる作用を持つ。そのため帰還構成である回路１１の充電動作において、回路寄生容量による帰還応答遅延により生じるオーバーシュートに対して、回路４１は出力端子電圧Ｖｏｕｔを速やかに入力端子電圧Ｖｉｎまで引き下げる作用を持つ。したがって放電能力が一定の定電流源３１２を用いた図５の駆動回路よりも高速駆動で高速安定動作が可能である。
【０１０７】
一方、回路４２は、ダイオード接続されソースに入力端子電圧Ｖｉｎを受けるＮＭＯＳトランジスタ４２１と、ソースが出力端子２に接続され、ゲートがＮＭＯＳトランジスタ４２１のゲートに接続され、ドレインがスイッチ５６３を介して高位電源ＶＤＤに接続されたＮＭＯＳトランジスタ４２２を含み、さらにＮＭＯＳトランジスタ４２１のソースと低位電源ＶＳＳとの間に直列接続された電流源４２３とスイッチ５６１と、ＮＭＯＳトランジスタ４２１のドレインと高位電源ＶＤＤとの間に直列接続された電流源４２４とスイッチ５６２と、を備えて構成される。
【０１０８】
回路４２の動作について以下に簡単に説明する。回路４２の動作はスイッチ５６１、５６２、５６３で制御され、各スイッチがオンのとき動作可能となり、各スイッチがオフのとき動作は停止する。
【０１０９】
回路４２が動作可能な状態において、ＮＭＯＳトランジスタ４２１、４２２のトランジスタ特性が等しく、電流源４２３、４２４で制御される電流が等しい場合、トランジスタ４２１、４２２のゲート電圧は、入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このとき、Ｖｉｎ＞Ｖｏｕｔであると、ＮＭＯＳトランジスタ４２２のゲート・ソース間電圧は、閾値電圧よりも大きく、ソースフォロワ動作によるＮＭＯＳトランジスタ４２２の充電作用により出力端子電圧Ｖｏｕｔを引き上げる。
【０１１０】
そして、出力端子電圧Ｖｏｕｔの上昇により、ＮＭＯＳトランジスタ４２２のゲート・ソース間電圧は小さくなり、ＮＭＯＳトランジスタ４２２による充電電流が回路１２のＮＭＯＳトランジスタ３２１による放電電流とつりあうレベルまで上昇したところで安定する。ここで、電流源４２３、４２４で制御される電流を、十分小さい電流とし、Ｖｏｕｔ＝ＶｉｎとなるときのＮＭＯＳトランジスタ３２１による放電電流と等しくなるように回路１２、回路４２を設計すれば、Ｖｏｕｔ＝ＶｉｎのときにＮＭＯＳトランジスタ４２２による充電電流とＮＭＯＳトランジスタ３２１による放電電流がつりあい、出力端子電圧Ｖｏｕｔは安定する。
【０１１１】
また、Ｖｉｎ＜Ｖｏｕｔのときは、ＮＭＯＳトランジスタ４２２のゲート・ソース間電圧はＶｏｕｔ＝Ｖｉｎの状態よりも小さくなり充電作用は低下する。ＮＭＯＳトランジスタ４２２のゲート・ソース間電圧が閾値電圧以下となると充電作用は完全に停止する。このため回路１２のＮＭＯＳトランジスタ３２１の放電作用が支配的となり、出力端子電圧Ｖｏｕｔは回路１２により入力端子電圧Ｖｉｎまで引下げられる。
このように、回路４２は、Ｖｏｕｔ＜Ｖｉｎにおいて強い充電作用を生じ、ＶｏｕｔがＶｉｎに近づくにつれ充電能力を低下させ、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎに安定させる作用を持つ。そのため帰還構成である回路１２の放電動作において、回路寄生容量による帰還応答遅延により生じるアンダーシュートに対して、回路４２は出力端子電圧Ｖｏｕｔを速やかに入力端子電圧Ｖｉｎまで引き上げる作用を持つ。したがって充電能力が一定の定電流源３２２を用いた図５の駆動回路よりも高速駆動で高速安定動作が可能である。
【０１１２】
図１３は、図１２に示した駆動回路によって、任意の電圧を、任意の順番で高速に駆動するための各スイッチの制御方法の実施例を示す図である。図１３では、回路４１、４２の動作を制御するスイッチ５５１、５５２、５５３およびスイッチ５６１、５６２、５６３は、図６におけるスイッチ５３２、５４２の制御と同様であり、他のスイッチも図６と同じ制御である。したがって、図１３による作用は、図６に示した作用と同様である。
【０１１３】
すなわち図１３においても、図６と同様に、高位電圧レベルおよび低位電圧レベルのそれぞれの１データ駆動期間において、駆動開始時点でのＶｏｕｔの電位に関係なく、出力端子電圧ＶｏｕｔをＶｉｎと等しい電圧に高速に駆動することができる。また他の効果についても、図６に示した例と同様の効果を実現できる。
【０１１４】
図１４は、図１３に示したスイッチ制御の実施例を改良し、低消費電力化を実現するものである。図１４では、回路４１、４２の動作を制御するスイッチ５５１、５５２、５５３およびスイッチ５６１、５６２、５６３は、図７におけるスイッチ５３２、５４２の制御と同様であり、他のスイッチも図７に示した例と同じ制御とされている。
【０１１５】
入力端子電圧Ｖｉｎが高位電圧レベルの場合に、第１駆動期間では、スイッチ５６１、５６２、５６３をオフのままとし、回路４２は、非活性化されている。Ｖｉｎが低位電圧レベルの場合には、第１駆動期間で、スイッチ５５１、５５２、５５３をオフのままとし、回路４１は、非活性化されている。これ以外のスイッチ制御は、図１３に示した例と同様とされる。
【０１１６】
このようなスイッチのオン・オフ制御により、入力端子電圧Ｖｉｎが高位電圧レベルまたは低位電圧レベルの場合のそれぞれの第１駆動期間における回路４２または回路４１の内部電流が遮断され、その分だけ消費電力を図１３の場合よりも減らすことができる。
【０１１７】
なお、スイッチ５６１、５６２、５６３、スイッチ５５１、５５２、５５３をオフしたことにより、低位電圧レベル、高位電圧レベルそれぞれの第１駆動期間において、帰還応答の遅延により、多少のアンダーシュートまたはオーバーシュートを生じたままとなるが、第２駆動期間で、速やかにＶｏｕｔ＝Ｖｉｎに駆動されるため何ら問題はない。
【０１１８】
したがって、図１４に示した例による作用は、図７に示した制御の作用と同様である。すなわち図１４に示した例は、図１３に示した制御よりも低消費電力となる。図１３、図１４に示したスイッチ制御を行うための制御信号を生成する回路は、図１２の駆動回路とは外部に設けてもよいし、同一チップに設けてもよい。
【０１１９】
次に、本発明の実施例に係る表示装置について説明する。図１５は、図１、図３、図５、図１２に示した回路を、液晶表示装置のデータドライバのバッファ回路１００として用いた場合の構成を説明するための図である。図１５を参照すると、このドライバは、電源ＶＨと電源ＶＬ間に接続された抵抗ストリング２００と、デコーダ３００（選択回路）と、出力端子群４００と、バッファ回路（出力回路）１００と、を備えて構成される。抵抗ストリング２００の各端子（タップ）から生成した複数の階調電圧の中から、各出力ごとに映像デジタル信号に応じてデコーダ３００で階調電圧を選択し、バッファ回路１００で増幅して出力端子４００に接続されたデータ線を駆動する。バッファ回路１００として、図１、図３、図５、図１２を参照して説明した本実施例の各回路を適用することができる。動作制御信号は、バッファ１００回路の各スイッチのオン・オフを制御する。
【０１２０】
図１６は、図１５に示した実施例の変形例を示す図である。図１６を参照すると、図１５に示す構成において、バッファ回路１００の入力と出力との接続を制御するスイッチ１０１を備えている。バッファ回路１００における素子の特性ばらつきが大きい場合には、バッファ回路１００で所望の電圧付近まで高速に駆動した後、バッファ回路１００を停止し、スイッチ１０１をオンとして、抵抗ストリング２００から直接電荷を供給してデータ線を駆動する構成としている。
【０１２１】
なお、図１、図３、図５、及び図１２において、電流源で駆動される差動トランジスタ対の負荷をカレントミラー回路で構成した例が示されているが、差動トランジスタ対の負荷を抵抗素子で構成してもよいことは勿論である。また、上記実施例で説明した差動回路、増幅回路（駆動回路）は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例で説明した差動回路は、バイポーラトランジスタにも適用できることは勿論である。この場合、図１のカレントミラー回路、図３の差動対等、高位側電源側のＰチャネルトランジスタは、ｐｎｐトランジスタよりなり、図１の差動対、図３のカレントミラー回路等低位側電源側のｎチャネルトランジスタは、ｎｐｎトランジスタよりなる。上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。
【０１２２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２３】
【発明の効果】
以上説明したように、本発明によれば、ボルテージフォロワ構成の差動回路の差動段の入力電圧を入力する側のトランジスタと並列に所定のバイアス電圧が印加されるトランジスタを並列配置したことにより、入力電圧範囲を拡大することができる、という効果を奏する。
【０１２４】
本発明によれば、多値レベルを出力する駆動回路において、電源電圧範囲内の任意のレベル電圧を任意の順番で高速に駆動することができる。
【０１２５】
本発明によれば、回路の電流パスにスイッチを挿入し、回路の活性化、非活性化を制御することで、簡単な回路構成にて、低消費電力化を達成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第１の実施例の動作を説明するための図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第３の実施例におけるスイッチのオン・オフ制御の一例を示す図である。
【図７】本発明の第３の実施例におけるスイッチのオン・オフ制御の他の例を示す図である。
【図８】本発明の第３の実施例における、出力端子電圧の波形の一例を示す図である。
【図９】本発明の第３の実施例における、出力端子電圧の波形の一例を示す図である。
【図１０】本発明の第３の実施例における、出力端子電圧の波形の一例を示す図である。
【図１１】本発明の第３の実施例における、出力端子電圧の波形の一例を示す図である。
【図１２】本発明の第４の実施例の構成を示す図である。
【図１３】本発明の第４の実施例におけるスイッチのオン・オフ制御の一例を示す図である。
【図１４】本発明の第４の実施例におけるスイッチのオン・オフ制御の他の例を示す図である。
【図１５】本発明の第５の実施例の構成を示す図である。
【図１６】本発明の第５の実施例の変形例を示す図である。
【図１７】従来の増幅回路の一例を示す図である。
【図１８】従来の増幅回路の他の例を示す図である。
【符号の説明】
１  入力端子
２  出力端子
３  差動回路の出力信号
１０、２０、９１０、９２０  ボルテージフォロワ回路
４１  フォロワ型放電手段
４２  フォロワ型充電手段
１００  バッファ回路
２１１、２１２、２２６、３１１、９１１、９１２  ｐチャネルトランジスタ２１３、２１４、２１６、３２１、９２１、９２２  ｎチャネルトランジスタ２１５、２２５、３１２、３２２、４１３、４１４、４２３、４２４、９１５、９１７、９２５、９２６  定電流源
５１１、５２１、５３１、５３２、５４１、５４２、５５１、５５２、５５３、５６１、５６２、５６３、９５１、９５２、９６１、９６２、９６３  スイッチ
２１０、２２０  差動回路
３１０  増幅段（充電用）
３２０  増幅段（放電用）
４００  出力端子群
４１０、４３０  ソースフォロワ充電回路
４２０、４４０  ソースフォロワ放電回路
５１０  増幅段（充電用）
５２０  増幅段（放電用）
５３０、５４０  リセット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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