(57)【特許請求の範囲】
【請求項１】
アナログ電圧信号が印加される入力端子からアナログデジタル変換器への経路を、選択時に閉路し、非選択時に開路する伝達用スイッチと、前記入力端子から前記アナログデジタル変換器への経路と接地との間を、選択時に開路し、非選択時に閉路する過電圧保護用スイッチと、前記入力端子と電源との間に設けられ、前記入力端子に印加された正の過電圧による不要電流を前記電源に流すためのＰＭＯＳトランジスタと、前記入力端子と接地との間に設けられ、前記入力端子に印加された負の過電圧による不要電流を接地に流すためのＮＭＯＳトランジスタとを備えるアナログ入力選択回路の複数個が同一の半導体基板に形成される場合において、
前記半導体基板がＰ形基板であるとき、各アナログ入力選択回路における前記ＮＭＯＳトランジスタの形成領域は、Ｎウエル領域で囲まれていることを特徴とするアナログ入力選択回路。
【請求項２】
アナログ電圧信号が印加される入力端子からアナログデジタル変換器への経路を、選択時に閉路し、非選択時に開路する伝達用スイッチと、前記入力端子から前記アナログデジタル変換器への経路と接地との間を、選択時に開路し、非選択時に閉路する過電圧保護用スイッチと、前記入力端子と電源との間に設けられ、前記入力端子に印加された正の過電圧による不要電流を前記電源に流すためのＰＭＯＳトランジスタと、前記入力端子と接地との間に設けられ、前記入力端子に印加された負の過電圧による不要電流を接地に流すためのＮＭＯＳトランジスタとを備えるアナログ入力選択回路の複数個が同一の半導体基板に形成される場合において、
前記半導体基板がＮ形基板であるとき、各アナログ入力選択回路における前記ＰＭＯＳトランジスタの形成領域は、Ｐウエル領域で囲まれていることを特徴とするアナログ入力選択回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、共通のアナログデジタル変換器（以下「ＡＤ変換器」という）にアナログ電圧信号を供給するアナログ入力選択回路に関するものである。
【０００２】
【従来の技術】
半導体基板上に形成されるＡＤ変換器は、通常、複数のアナログ入力チャネルを有している。アナログ入力選択回路は、複数のアナログ入力チャネルの一つを選択してＡＤ変換器に接続する回路であって、アナログ入力チャネル毎に設けられる。
【０００３】
ところで、この種のアナログ入力選択回路を備えるＡＤ変換器では、変換精度を低下させる要因の一つとして、隣接する二つのアナログ入力選択回路間において、一方が選択されてＡＤ変換中であり、他方が非選択である場合に、非選択のアナログ入力選択回路の入力端子に印加される過電圧の影響がある。その対策として、例えば図３に示すように、アナログ入力選択回路に過電圧保護回路を設けるようにしている。なお、過電圧とは、電源電圧を超える正の過電圧と、接地電位以下の負の過電圧との双方を意味している。
【０００４】
図３は、従来のアナログ入力選択回路の構成例を示す回路図である。図３において、隣接する二つのアナログ入力選択回路５０，６０は、並列に共通のＡＤ変換器６９の入力端に接続されている。アナログ入力選択回路５０，６０は、それぞれ同様の構成である。
【０００５】
すなわち、アナログ入力選択回路５０は、アナログ電圧信号が印加される入力端子５１と共通のＡＤ変換器６９との間に、直列に接続された選択・非選択の操作がなされる伝達用のスイッチ５２，５３が設けられ、スイッチ５２，５３の接続端とグランド（接地）との間に過電圧保護用のスイッチ５４が設けられている。また、入力端子５１と電源５５との間にダイオード接続されたＰＭＯＳトランジスタ５６が設けられ、入力端子５１とグランドとの間にダイオード接続されたＮＭＯＳトランジスタ５７が設けられている。ＰＭＯＳトランジスタ５６は正の過電圧に対する保護トランジスタであり、ＮＭＯＳトランジスタ５７は負の過電圧に対する保護トランジスタである。
【０００６】
また、アナログ入力選択回路６０は、アナログ電圧信号が印加される入力端子６１と共通のＡＤ変換器６９との間に、直列に接続された選択・非選択の操作がなされる伝達用のスイッチ６２，６３が設けられ、スイッチ６２，６３の接続端とグランドとの間に過電圧保護用のスイッチ６４が設けられている。また、入力端子６１と電源６５との間にダイオード接続されたＰＭＯＳトランジスタ６６が設けられ、入力端子６１とグランドとの間にダイオード接続されたＮＭＯＳトランジスタ６７が設けられている。ＰＭＯＳトランジスタ６６は正の過電圧に対する保護トランジスタであり、ＮＭＯＳトランジスタ６７は負の過電圧に対する保護トランジスタである。
【０００７】
次に、動作について説明する。図３では、アナログ入力選択回路５０が選択されてＡＤ変換中であり、アナログ入力選択回路６０が非選択である場合の状態が示されている。すなわち、アナログ入力選択回路５０では、スイッチ５４が開路するとともに、トランスファーゲートで構成されるスイッチ５２，５３が閉路して入力端子５１とＡＤ変換器６９とを接続し、入力端子５１に印加されるアナログ電圧信号をＡＤ変換器６９に伝達している。
【０００８】
一方、アナログ入力選択回路６０では、トランスファーゲートで構成されるスイッチ６２，６３が開路して入力端子６１とＡＤ変換器６９との接続を断ち、入力端子６１に印加されるアナログ電圧信号がＡＤ変換器６９に伝達されないようにしている。スイッチ６４は、開路している。
【０００９】
このとき、アナログ入力選択回路５０では、入力端子５１に電源電圧を超える正の過電圧が印加されると、ＰＭＯＳトランジスタ５６がオン動作をし、正の過電圧がＡＤ変換器６９に入力されるのを阻止する。また、入力端子５１に接地電位以下の負の過電圧が印加されると、ＮＭＯＳトランジスタ５７がオン動作をし、負の過電圧がＡＤ変換器６９に入力されるのを阻止する。
【００１０】
一方、アナログ入力選択回路６０では、入力端子６１に電源電圧を超える正の過電圧が印加されると、ＰＭＯＳトランジスタ６６がオン動作をし、また、入力端子６１に接地電位以下の負の過電圧が印加されると、ＮＭＯＳトランジスタ６７がオン動作をし、それぞれ内部に不要な電流が流れるのを阻止する。
【００１１】
しかし、非選択のアナログ入力選択回路６０では、実際には、スイッチ６２，６３が開路していても、過電圧による不要な電流がスイッチ６２，６３を通ってＡＤ変換器６９に伝達されることがあり、ＡＤ変換器６９の変換精度が低下することがあった。
【００１２】
そこで、過電圧保護用のスイッチ５４，６４を設け、ＡＤ変換中でない非選択のアナログ入力選択回路６０では、スイッチ６４を閉路して、スイッチ６２，６３を流れる不要な電流をグランド側に引き抜き、ＡＤ変換器６９の精度確保を図るようにしている。アナログ入力選択回路５０でも、非選択の場合には、スイッチ５４は閉路操作がなされる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のアナログ入力選択回路では、過電圧保護回路を設けているが、過電圧の影響を十分には排除できていないという問題がある。以下に図４、図５を参照して説明する。なお、図４は、図３に示すＰＭＯＳトランジスタのＮウエルＣＭＯＳプロセス断面図である。図５は、図３に示すＮＭＯＳトランジスタのＮウエルＣＭＯＳプロセス断面図である。
【００１４】
図４において、Ｐ形基板７０の主面には、二つのＮウエル領域７１，７２が酸化膜７３の形成領域を挟んだ両側に形成されている。二つのＮウエル領域７１，７２には、ＰＭＯＳトランジスタがそれぞれ形成されている。
【００１５】
すなわち、一方のＮウエル領域７１には、図示しないソース電極が設けられるＰ＋チャネル７４と、図示しないドレイン電極が設けられるＰ＋チャネル７５が形成され、それらの間の表面上にゲート電極７６が設けられている。これらにより図３に示した一方のＰＭＯＳトランジスタが構成される。Ｐ＋チャネル７４に設けられる図示しないソース電極は電源７７に接続される。Ｐ＋チャネル７５に設けられる図示しないドレイン電極はアナログ電圧信号が印加される入力端子７８に接続される。
【００１６】
他方のＮウエル領域７２には、図示しないソース電極が設けられるＰ＋チャネル７９と、図示しないドレイン電極が設けられるＰ＋チャネル８０が形成され、それらの間の表面上にゲート電極８１が設けられている。これらにより図３に示した他方のＰＭＯＳトランジスタが構成される。Ｐ＋チャネル７９に設けられる図示しないソース電極は電源８２に接続される。Ｐ＋チャネル８０に設けられる図示しないドレイン電極はアナログ電圧信号が印加される入力端子８３に接続される。
【００１７】
また、図５において、Ｐ形基板９０の主面には、中央に酸化膜９１の領域が形成され、酸化膜９１の形成領域の両側にＮＭＯＳトランジスタが形成されている。図３に示した一方のＮＭＯＳトランジスタは、図示しないソース電極が設けられるＮ＋チャネル９２と、図示しないドレイン電極が設けられるＮ＋チャネル９３が形成され、それらの間の表面上に設けられるゲート電極９４とで構成される。Ｎ＋チャネル９２に設けられる図示しないソース電極はグランドに接続される。Ｎ＋チャネル９３に設けられる図示しないドレイン電極はアナログ電圧信号が印加される入力端子９５に接続される。
【００１８】
図３に示した他方のＮＭＯＳトランジスタは、図示しないソース電極が設けられるＮ＋チャネル９６と、図示しないドレイン電極が設けられるＮ＋チャネル９７が形成され、それらの間の表面上に設けられるゲート電極９８とで構成される。Ｎ＋チャネル９６に設けられる図示しないソース電極はグランドに接続される。Ｎ＋チャネル９７に設けられる図示しないドレイン電極はアナログ電圧信号が印加される入力端子９９に接続される。
【００１９】
さて、以上の構成において、二つのＰＭＯＳトランジスタは、図４に示すように、Ｎウエル領域７１，７２によって遮断されているので、一方の入力端子７８に正の過電圧が印加されても、隣接する他方のＰＭＯＳトランジスタの入力ポートであるＰ＋チャネル８０に影響を与えることなく、不要な電流はＰ＋チャネル７４から電源７７に流れていく。このことは、他方の入力端子８３に正の過電圧が印加された場合も同様である。
【００２０】
ところが、二つのＮＭＯＳトランジスタでは、図５に示すように、分離されておらず、Ｐ形基板９０で繋がっているので、一方の入力端子９５（図３の例で言えば非選択の入力端子６１）に負の過電圧が印加されると、不要な電流がＰ形基板９０を伝播して隣接する他方のＮＭＯＳトランジスタの入力ポートであるＮ＋チャネル９７に到達し、他方の入力端子９９（図３の例で言えばＡＤ変換中の入力端子５１）に影響を与える。このことは、他方の入力端子９９に負の過電圧が印加された場合も同様である。
【００２１】
つまり、従来のアナログ入力選択回路では、保護用のトランジスタにおいて、正の過電圧に対しては、隣接するＰＭＯＳトランジスタ間はＮウエル領域によって互いに遮断されているので、保護効果は期待できる。しかし、負の過電圧に対しては、隣接するＮＭＯＳトランジスタ間で影響し合うので、ＡＤ変換精度が低下することがある。
【００２２】
なお、以上の説明は、半導体基板がＰ形の場合であるが、半導体基板がＮ形の場合には、それぞれのトランジスタが上記とは逆に形成されるので、正の過電圧に対し隣接するＰＭＯＳトランジスタ間で影響し合うことになり、同様にＡＤ変換精度が低下することが起こる。
【００２３】
この発明は上記の点に鑑みてなされたもので、正または負の過電圧に対し、保護用のトランジスタが相互に影響しない構成のアナログ入力選択回路を得ることを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるアナログ入力選択回路は、アナログ電圧信号が印加される入力端子からアナログデジタル変換器への経路を、選択時に閉路し、非選択時に開路する伝達用スイッチと、前記入力端子から前記アナログデジタル変換器への経路と接地との間を、選択時に開路し、非選択時に閉路する過電圧保護用スイッチと、前記入力端子と電源との間に設けられ、前記入力端子に印加された正の過電圧による不要電流を前記電源に流すためのＰＭＯＳトランジスタと、前記入力端子と接地との間に設けられ、前記入力端子に印加された負の過電圧による不要電流を接地に流すためのＮＭＯＳトランジスタとを備えるアナログ入力選択回路の複数個が同一の半導体基板に形成される場合において、前記半導体基板がＰ形基板であるとき、各アナログ入力選択回路における前記ＮＭＯＳトランジスタの形成領域は、Ｎウエル領域で囲まれていることを特徴とする。
【００２５】
この発明によれば、隣接するアナログ入力選択回路間において、一方が選択されてアナログデジタル変換器が変換中であり、他方が非選択である場合に、非選択のアナログ入力選択回路の入力端子に負の過電圧が印加され、当該ＮＭＯＳトランジスタがオン動作をして不要電流が流れても、隣接するＮＭＯＳトランジスタとの間はＮウエル領域によって遮断されているので、隣接するＮＭＯＳトランジスタの入力ポートには影響を与えない。
【００２６】
つぎの発明にかかるアナログ入力選択回路は、アナログ電圧信号が印加される入力端子からアナログデジタル変換器への経路を、選択時に閉路し、非選択時に開路する伝達用スイッチと、前記入力端子から前記アナログデジタル変換器への経路と接地との間を、選択時に開路し、非選択時に閉路する過電圧保護用スイッチと、前記入力端子と電源との間に設けられ、前記入力端子に印加された正の過電圧による不要電流を前記電源に流すためのＰＭＯＳトランジスタと、前記入力端子と接地との間に設けられ、前記入力端子に印加された負の過電圧による不要電流を接地に流すためのＮＭＯＳトランジスタとを備えるアナログ入力選択回路の複数個が同一の半導体基板に形成される場合において、前記半導体基板がＮ形基板であるとき、各アナログ入力選択回路における前記ＰＭＯＳトランジスタの形成領域は、Ｐウエル領域で囲まれていることを特徴とする。
【００２７】
つぎの発明によれば、隣接するアナログ入力選択回路間において、一方が選択されてアナログデジタル変換器が変換中であり、他方が非選択である場合に、非選択のアナログ入力選択回路の入力端子に正の過電圧が印加され、当該ＰＭＯＳトランジスタがオン動作をして不要電流が流れても、隣接するＰＭＯＳトランジスタとの間はＰウエル領域によって遮断されているので、隣接するＰＭＯＳトランジスタの入力ポートには影響を与えない。
【００２８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるアナログ入力選択回路の好適な実施の形態を詳細に説明する。
【００２９】
図１は、この発明の一実施の形態であるアナログ入力選択回路の構成を示す回路図である。なお、図１では、従来例（図３）で示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態に関わる部分を中心に説明する。
【００３０】
図１では、図３に示した構成において、アナログ入力選択回路５０，６０に代えて、アナログ入力選択回路１０，２０が設けられている。アナログ入力選択回路１０では、図３に示したＮＭＯＳトランジスタ５７に代えて、ＮＭＯＳトランジスタ１１が設けられている。また、アナログ入力選択回路２０では、図３に示したＮＭＯＳトランジスタ６７に代えて、ＮＭＯＳトランジスタ２１が設けられている。その他は、図３に示した構成と同様である。
【００３１】
すなわち、ＰＭＯＳトランジスタ５６，６６は、この実施の形態においても図４に示したように構成されている。一方、この実施の形態によるＮＭＯＳトランジスタ１１，２１は、例えば図２に示すように構成されている。図２は、図１に示すＮＭＯＳトランジスタのＮウエルＣＭＯＳプロセス断面図である。
【００３２】
図２において、Ｐ形基板３０の主面には、二つのコ字状をしたＮウエル領域（以下「ボトムＮウエル」という）３１，３２が酸化膜３３の形成領域を挟んだ両側に形成されている。ボトムＮウエル３１，３２で囲まれたそれぞれの領域には、Ｐウエル領域３４，３５が形成され、このＰウエル領域３４，３５に、ＮＭＯＳトランジスタがそれぞれ形成されている。
【００３３】
一方のＰウエル領域３４に形成されるＮＭＯＳトランジスタは、図示しないソース電極が設けられるＮ＋チャネル３６と、図示しないドレイン電極が設けられるＮ＋チャネル３７が形成され、それらの間の表面上に設けられるゲート電極３８とで構成される。Ｎ＋チャネル３６に設けられる図示しないソース電極はグランドに接続される。Ｎ＋チャネル３７に設けられる図示しないドレイン電極はアナログ電圧信号が印加される入力端子３９に接続される。
【００３４】
また、他方のＰウエル領域３５に形成されるＮＭＯＳトランジスタは、図示しないソース電極が設けられるＮ＋チャネル４０と、図示しないドレイン電極が設けられるＮ＋チャネル４１が形成され、それらの間の表面上に設けられるゲート電極４２とで構成される。Ｎ＋チャネル４０に設けられる図示しないソース電極はグランドに接続される。Ｎ＋チャネル４１に設けられる図示しないドレイン電極はアナログ電圧信号が印加される入力端子４３に接続される。
【００３５】
次に、図１、図２を参照して、この実施の形態に関わる部分の動作について説明する。図２において、一方の入力端子３９に負の過電圧が印加されると、不要な電流はＮ＋チャネル３７からＰウエル領域３４に流れ、Ｎ＋チャネル３６からグランドに流れる。このとき、ボトムＮウエル３１，３２によって隣接するＮＭＯＳトランジスタ間は遮断されているので、入力端子３９に印加された過電圧による不要な電流が他方のＮＭＯＳトランジスタの入力ポートであるＮ＋チャネル４１に伝達されるのが阻止される。したがって、隣接する入力端子４３への影響を減少させることができる。
【００３６】
図１の例で言えば、非選択のアナログ入力選択回路２０の入力端子６１に負の過電圧が印加された場合、不要な電流はＮＭＯＳトランジスタ２１を経由してグランドに流れ、ＡＤ変換中のアナログ入力選択回路１０におけるＮＭＯＳトランジスタ１１への伝播が抑制されるので、入力端子５１に与える影響が著しく減少するようになる。したがって、ＡＤ変換器６９の変換精度を向上させることができる。
【００３７】
ここで、この実施の形態では、半導体基板が従来例と同様にＰ形基板である場合を説明したが、アナログ入力選択回路はＮ形基板に搭載される場合もある。この場合には、ＰＭＯＳトランジスタ形成領域の周囲をＰウエル領域で囲むようにし、相互間を遮断すれば良い。これによれば、隣接する非選択の入力端子に印加される正の過電圧に対する影響を低減できるので、同様に、ＡＤ変換精度を向上させることができる。
【００３８】
【発明の効果】
以上説明したように、この発明によれば、アナログ電圧信号が印加される入力端子からアナログデジタル変換器への経路を、選択時に閉路し、非選択時に開路する伝達用スイッチと、前記入力端子から前記アナログデジタル変換器への経路と接地との間を、選択時に開路し、非選択時に閉路する過電圧保護用スイッチと、前記入力端子と電源との間に設けられ、前記入力端子に印加された正の過電圧による不要電流を前記電源に流すためのＰＭＯＳトランジスタと、前記入力端子と接地との間に設けられ、前記入力端子に印加された負の過電圧による不要電流を接地に流すためのＮＭＯＳトランジスタとを備えるアナログ入力選択回路の複数個が同一の半導体基板に形成される場合において、前記半導体基板がＰ形基板であるとき、各アナログ入力選択回路における前記ＮＭＯＳトランジスタの形成領域は、Ｎウエル領域で囲まれている。したがって、隣接するアナログ入力選択回路間において、一方が選択されてアナログデジタル変換器が変換中であり、他方が非選択である場合に、非選択のアナログ入力選択回路の入力端子に負の過電圧が印加され、当該ＮＭＯＳトランジスタがオン動作をして不要電流が流れても、隣接するＮＭＯＳトランジスタとの間はＮウエル領域によって遮断されているので、隣接するＮＭＯＳトランジスタの入力ポートには影響を与えない。その結果、非選択のアナログ入力選択回路の入力端子に印加された負の過電圧の影響が、隣接する変換中のアナログ入力選択回路の入力端子に及ぶのを減少させることができるので、負の過電圧による変換精度の劣化を防止することができる。
【００３９】
つぎの発明によれば、アナログ電圧信号が印加される入力端子からアナログデジタル変換器への経路を、選択時に閉路し、非選択時に開路する伝達用スイッチと、前記入力端子から前記アナログデジタル変換器への経路と接地との間を、選択時に開路し、非選択時に閉路する過電圧保護用スイッチと、前記入力端子と電源との間に設けられ、前記入力端子に印加された正の過電圧による不要電流を前記電源に流すためのＰＭＯＳトランジスタと、前記入力端子と接地との間に設けられ、前記入力端子に印加された負の過電圧による不要電流を接地に流すためのＮＭＯＳトランジスタとを備えるアナログ入力選択回路の複数個が同一の半導体基板に形成される場合において、前記半導体基板がＮ形基板であるとき、各アナログ入力選択回路における前記ＰＭＯＳトランジスタの形成領域は、Ｐウエル領域で囲まれている。したがって、隣接するアナログ入力選択回路間において、一方が選択されてアナログデジタル変換器が変換中であり、他方が非選択である場合に、非選択のアナログ入力選択回路の入力端子に正の過電圧が印加され、当該ＰＭＯＳトランジスタがオン動作をして不要電流が流れても、隣接するＰＭＯＳトランジスタとの間はＰウエル領域によって遮断されているので、隣接するＰＭＯＳトランジスタの入力ポートには影響を与えない。その結果、非選択のアナログ入力選択回路の入力端子に印加された正の過電圧の影響が、隣接する変換中のアナログ入力選択回路の入力端子に及ぶのを減少させることができるので、正の過電圧による変換精度の劣化を防止することができる。
【図面の簡単な説明】
【図１】  この発明の一実施の形態であるアナログ入力選択回路の構成を示す回路図である。
【図２】  図１に示すＮＭＯＳトランジスタのＮウエルＣＭＯＳプロセス断面図である。
【図３】  従来のアナログ入力選択回路の構成例を示す回路図である。
【図４】  図３に示すＰＭＯＳトランジスタのＮウエルＣＭＯＳプロセス断面図である。
【図５】  図３に示すＮＭＯＳトランジスタのＮウエルＣＭＯＳプロセス断面図である。
【符号の説明】
１０，２０  アナログ入力選択回路、１１，２１  ＮＭＯＳトランジスタ、３０，７０  Ｐ形基板、３１，３２  Ｎウエル領域（ボトムＮウエル）、３９，４３，５１，６１，７８，８３  入力端子、５２，５３，６２，６３  選択・非選択の操作がなされる伝達用のスイッチ、５４，６４  過電圧保護用のスイッチ、５６，６６  ＰＭＯＳトランジスタ、６９  ＡＤ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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