(57)【特許請求の範囲】
【請求項１】
相対向する一対の基板間に液晶が封止されてなり、前記一対の基板のうち一方の基板に、走査電極と、画素電極と、を備えた液晶表示素子であって、前記走査電極と前記画素電極とが対向する領域の近傍に容量抑制手段を設けられ、前記容量抑制手段は、前記液晶より低誘電率の絶縁体層を他方の基板に向けて突出するように形成してなることを特徴とする液晶表示素子。
【請求項２】
相対向する一対の基板間に液晶が封止されてなり、前記一対の基板のうち一方の基板に、走査電極と、画素電極と、を備えた液晶表示素子であって、前記走査電極と前記画素電極とが対向する領域の近傍に容量抑制手段を設けられ、前記容量抑制手段は、他方の前記基板に形成された共通電極が一方の前記基板に形成された前記走査電極と前記画素電極とが対向する領域に向けて突出するように形成されてなることを特徴とする液晶表示素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アクティブ駆動される液晶表示素子に関する。
【０００２】
【従来の技術】
従来の液晶表示素子としては、図１１及び図１２に示すような構造のものが知られている。図１１は薄膜トランジスタ（以下、ＴＦＴという）や画素電極などが形成された所謂ＴＦＴ基板の平面図であり、図１２は図１１のＦ−Ｆ断面で液晶表示素子を切断した状態を示す断面図である。図１２に示すように、この液晶表示素子１は、相対向するＴＦＴ基板２とコモン基板３との間に液晶４を封止して、大略構成されている。
【０００３】
まず、ＴＦＴ基板２の構成を説明する。図１２に示すように、ガラスでなる後透明基板５の上に、走査電極としてのゲートライン６Ｇと補助容量電極６Ｃとが同一金属膜をエッチングすることにより所定のパターンをなすように形成されている。これらゲートライン６Ｇと補助容量電極６Ｃが形成された表示領域の全面には、ゲート絶縁膜７が堆積されている。また、ゲート絶縁膜７の上には、マトリクス状をなす画素電極８がＩＴＯ（indium tin oxide）で形成されている。この画素電極８は、補助容量電極６Ｃに３辺で重なるように配置されている。さらに、画素電極８が形成されたＴＦＴ基板２の表示領域全面には、後配向膜９が形成されている。なお、ゲートライン６Ｇの所定位置には、ゲート絶縁膜７を介して図１１に示すような半導体層１４が形成され、この半導体層１４に画素電極８と接続するソース電極１５Ｓと、図１３に示すデータライン（信号線）ＤＬに接続されるドレイン電極１５Ｄと、が形成されており、ＴＦＴ１６が構成されている。
【０００４】
一方、コモン基板３は、前透明基板１０の後面に、画素配列に対応するようにカラーフィルタ１１が設けられている。カラーフィルタ１１の後面側には、表示領域全面に亙って、透明な共通電極１２がＩＴＯで形成されている。共通電極１２の後面側には、前配向膜１３が形成されている。
【０００５】
なお、図１２において矢印Ｇは、ゲートライン６Ｇと画素電極８との間の電位差により生じる電気力線を示している。また、図１３は１画素部分の等価回路図である。同図中、ＣSは補助容量を、ＣLは液晶容量を示している。そして、図１５には、液晶表示素子１におけるゲートライン電圧ＶG、ドレイン電極電圧ＶD、画素電極電圧ＶP及び共通電極電圧ＶCOMの波形が示されている。
【０００６】
【発明が解決しようとする課題】
このような従来の液晶表示素子１では、図１１に示すように、ゲートライン６Ｇと画素電極８とが隣接しているため、両者間に寄生容量が存在する。この寄生容量ＣGL-PIXは、ＴＦＴ１６のゲートライン６Ｇとソース１５Ｓ間の寄生容量ＣGSと等価回路的には並列である。このため、液晶表示素子１では寄生容量（容量ＣGL-PIX＋容量ＣGS）が存在するので、図１５のゲートライン６Ｇのオン電圧の立ち下がり時に、画素電極８の電位をずらしてしまい液晶に直流成分が加わり続け、劣化させてしまうという悪影響があるが、補助容量ＣSを設定することにより降下電圧を抑制している。この降下電圧△Ｖは、補助容量ＣSのない場合では、△Ｖ＝ＶG・ＣCS／ＣLの式で表される。補助容量ＣSを設けた場合では、△Ｖ＝ＶG・ＣGS／（ＣL＋ＣS）となる。したがって、補助容量ＣSが液晶容量ＣLと並列に入るので、その合計容量（ＣL＋ＣS）に対するＴＦＴの寄生容量ＣGSの比率が小さくなり、降下電圧の影響を低減できることを示している。
【０００７】
しかし、補助容量ＣSを大きくすると画素の開口率が低くなってしまうという問題がある。このように寄生容量（ＣGL-PIX＋ＣGS）が存在するということは、表示品質あるいは高開口率化にとって悪影響を与える。
【０００８】
ところで、ＴＦＴ１６のゲート−ソース間の寄生容量ＣGSの部分については、いくつかの低減策が知られている。例えばＴＦＴ１６の製造方法にセルフアラインプロセスを採用することにより、ＴＦＴ１６のチャネル端にあるソース電極とゲート電極との重なりが無くなるので、その部分に寄生していた容量もほぼなくなる。また、加工ルールの縮小や移動度の向上によりＴＦＴチャネル部の面積を数分の１に縮小することができ、それに比例してチャネル部に寄生していた容量も小さくなる。しかしながら、容量ＣGL-PIX、即ちゲートライン・画素電極間に寄生する容量については、このような方法では低減できず、高開口率化に伴いむしろ増大してしまうことがある。これは、高開口率に伴いゲートライン・画素電極間の間隔が狭くなるため、図１４に示すように、電気的な作用が強くなるからである。なお、図１４のグラフは、ゲートライン・画素電極間隔と単位長さ当たりのＣGL-PIXの関係を理論計算したものである。このように、液晶表示素子１においては、表示品質向上や高開口率化を期するためには、容量ＣGL-PIXの値自体を小さくすることが望まれている。
【０００９】
そこで、本発明は、このような事情を勘案して、ゲートラインと画素電極との間に発生する容量の影響を低減させて、表示品質が良好で高開口率化の可能な液晶表示素子を提供することを目的としている。
【００１０】
【課題を解決するための手段】
請求項１記載の発明は、相対向する一対の基板間に液晶が封止されてなり、前記一対の基板のうち一方の基板に、走査電極と、画素電極と、を備えた液晶表示素子であって、前記走査電極と前記画素電極とが対向する領域の近傍に容量抑制手段を設け設けられ、前記容量抑制手段は、前記液晶より低誘電率の絶縁体層を他方の基板に向けて突出するように形成してなることを特徴とする。
【００１１】
請求項１記載の発明では、容量抑制手段により走査電極と画素電極の間に静電容量を抑制する作用があるので液晶の劣化を低減できる。従って、請求項１記載の発明では、走査電極と画素電極との間隔を小さくすることができ、高開口率化を図ることが可能となる。また、絶縁体層が液晶より低誘電率であるため、走査電極と画素電極との間に生じる電気力線をシールドする作用がり、両電極間に静電容量が発生するのを抑制することができる。
【００１８】
請求項２記載の発明は、相対向する一対の基板間に液晶が封止されてなり、前記一対の基板のうち一方の基板に、走査電極と、画素電極と、を備えた液晶表示素子であって、前記走査電極と前記画素電極とが対向する領域の近傍に容量抑制手段を設けられ、前記容量抑制手段は、他方の前記基板に形成された共通電極が一方の前記基板に形成された前記走査電極と前記画素電極とが対向する領域に向けて突出するように形成されてなることを特徴とする。
【００１９】
請求項２記載の発明では、他方の基板に形成された共通電極が、一方の基板に形成された走査電極と画素電極とが対向する領域に向けて突出するため、この突出した共通電極の部分が、走査電極と画素電極とに渡って電気力線が形成されるのを抑制する作用を奏する。
【００２０】
【発明の実施の形態】
以下、この発明に係る液晶表示素子の詳細を図面に示す実施形態に基づいて説明する。
（実施形態１）
図１及び図２は、本発明に係る液晶表示素子の実施形態１を示している。図１は本実施形態の液晶表示素子２１を構成するＴＦＴ基板側の配置を示す要部平面図であり、図２は図１のＡ−Ａ断面で液晶表示素子２１を切断した状態を示す断面図である。図２に示すように、この液晶表示素子２１は、相対向するＴＦＴ基板２２とコモン基板２３との間に液晶２４を封止して、大略構成されている。
【００２１】
まず、ＴＦＴ基板２２の構成の概略を説明する。図２に示すように、ガラスでなる後透明基板２５の上に、所定間隔を隔てて複数のゲートライン２６が互いに平行に形成されている。このゲートライン２６は、例えば窒化シリコンでなるゲート絶縁膜２７で覆われている。また、ゲートライン２６どうしの間に、それぞれの画素領域を囲むような形状に補助容量電極２８が形成されている。さらに、補助容量電極２８を覆うように、絶縁膜２９が形成されている。そして、透明なＩＴＯでなる、略長方形の画素電極３０が、絶縁膜２９を介して補助容量電極２８上に、この補助容量電極２８で囲まれるように形成されている。なお、画素電極３０の周縁部分は、補助容量電極２８に絶縁膜２９を介して重なるように形成されている。ゲートライン２６上方の、各画素電極３０に対応する位置には、ゲート絶縁膜２７を介して形成された例えばアモルファスシリコンでなる半導体層１４と、この半導体層１４に画素電極３０と接続するソース電極３２Ｓと、図示しないデータライン（信号線）に接続されるドレイン電極３２Ｄと、ゲートライン２６と、ゲート絶縁膜２７と、から構成されるＴＦＴ３３が後透明基板２５上にマトリックス状に配列されている。
【００２２】
次に、ゲートライン２６と補助容量電極２８と画素電極３０との構造的な関係を説明する。図１に示すように、補助容量電極２８は、各画素領域に形成された画素電極３０に対して、当該画素電極３０のＴＦＴ３３との接続部分（ソース電極３２Ｓとの接続部）近傍を除く周縁部分に対して、絶縁膜２９を介して重なるような形状に設定されている。しかも、補助容量電極２８においては、この補助容量電極２８が囲む画素電極３０に接続されるＴＦＴ３３が形成されたゲートライン２６に対して、この補助容量電極２８がゲート絶縁膜２７を介して重なるように設定されている。なお、補助容量電極２８のゲートライン２６と重なる部分２８Ａの他側縁部２８Ｂは、画素電極３０に絶縁膜２９を介して重なるようになっている。すなわち、補助容量電極２８は、画素電極３０を囲むように重なると共に、この画素電極３０を選択するためのゲートライン２６の当該画素電極３０に臨む部分に重なるように形成されている。補助容量電極２８の電位は共通電極３６と等電位になっているため、ゲートライン２６の電位とは異なる。
【００２３】
このように画素電極３０が形成されたＴＦＴ基板２２の表示領域全面には、図２に示すように、後配向膜３４が形成されている。このようなＴＦＴ基板２２に対して、コモン基板２３は、図２に示すように、前透明基板３５の後面に、画素配列に対応するようにカラーフィルタ３６が設けられている。カラーフィルタ３６の後面側には、図示しない保護膜を介して表示領域全面に亙って、透明な共通電極３６がＩＴＯで形成されている。共通電極３７の後面側には、前配向膜３８が形成されている。このようなコモン基板２３とＴＦＴ基板２２とは、表示領域を囲むように配置された図示しないシール材を介して貼り合わされ、これら基板２２、２３とシール材とで形成される空隙に液晶２４が封入されることで液晶表示素子２１が構成されている。
【００２４】
本実施形態の液晶表示素子２１では、ゲートライン２６における画素電極３０と向かい合う部分に、補助容量電極２８の部分２８Ａがゲート絶縁膜２７を介して重なっているため、補助容量電極２８の部分２８Ａがゲートライン２６と画素電極３０との容量結合に対してシールド電極として作用する。このように、本実施形態では、ゲートライン２６の電圧ＶGと画素電極３０の電圧ＶPとの電位差による電界を相殺し、容量ＣGL-PIXを著しく低減させることができ、さらに、補助容量電極２８の他側縁部２８Ｂにより補助容量ＣSが増大するので、相対的に容量ＣGL-PIXの影響による降下電圧を抑制でき、液晶の劣化を低減できる。
よって、本実施形態では、ゲートライン２６と画素電極３０との間隔を狭くすることができるため、液晶表示素子２１の高開口率化を達成することができる。また、補助容量電極２８を不透明な導電性材料で形成すれば、画素電極３０とゲートライン２６との間の光漏れを防ぐことができる。
【００２５】
（実施形態２）
図３及び図４は、本発明に係る液晶表示素子の実施形態２を示している。図３は本実施形態の液晶表示素子２１を構成するＴＦＴ基板側の配置を示す要部平面図であり、図４は図３のＢ−Ｂ断面で液晶表示素子２１を切断した状態を示す断面図である。本実施形態では、図に示すように補助容量電極２８がゲートライン２６を越えて隣接する補助容量電極２８と連続するように形成したものであり、上記した補助容量電極２８の部分２８Ａを延在してゲートライン２６のほぼ全面を覆うようにしている。このため、補助容量電極２８のシールド作用により、ゲートライン２６と画素電極３０との間に静電容量を抑制する効果が高くなる。なお、本実施形態における他の構成は、上記した実施形態１と同様である。
【００２６】
（実施形態３）
図５及び図６は、本発明に係る液晶表示素子の実施形態３を示している。図５は本実施形態の液晶表示素子２１を構成するＴＦＴ基板側の配置を示す要部平面図であり、図６は図５のＣ−Ｃ断面で液晶表示素子２１を切断した状態を示す断面図である。本実施形態においては、図に示すように画素電極３０に接続されるＴＦＴ３３が形成されたゲートライン２６に向けて、隣の行のゲートライン２６を延在して補助容量電極２８を形成している。この補助容量電極２８は、画素電極３０の周縁部（ＴＦＴ３３と接続される部分を除く）と重なるように形成され、且つこの画素電極３０が接続されるＴＦＴ３３が形成されたゲートライン２６にゲート絶縁膜２７を介して重なる部分２６Ｂが、一体的に形成されている。
【００２７】
補助容量電極２６Ａは、図６に示すように、後透明基板２５の上に堆積させた例えばＡｌ膜をパターニングすることにより、ゲートライン２６と一体的に形成されている。また、ゲートライン２６と重なる部分２６Ｂは、ゲート絶縁膜２７をエッチングして補助容量電極２６Ａの端縁部を露出させた後、ゲートライン２６と同一の導電性材料膜を堆積して、この導電性材料膜をパターニングすることにより形成されている。
【００２８】
本実施形態における他の構成は、上記した実施形態１と同様である。本実施形態においては、補助容量電極２６Ａを隣の行のゲートライン２６を延在して形成しているため、隣の行のゲートライン２６と画素電極３０との間も遮光することができる。このため、ＴＦＴ基板２２とコモン基板２３との間に僅かに合わせずれが生じて、コモン基板２３側に形成された図示しないブラックマトリクスと画素電極３０とが互いにずれた場合でも、ゲートライン２６による遮光効果があるため、合わせずれによる開口率の低下を抑制することができる。本実施形態における他の作用・効果は、上記した実施形態１と同様である。
【００２９】
（実施形態４）
図７及び図８は、本発明に係る液晶表示素子の実施形態４を示している。図７は本実施形態の液晶表示素子２１を構成するＴＦＴ基板側の配置を示す要部平面図であり、図８は図７のＤ−Ｄ断面で液晶表示素子２１を切断した状態を示す断面図である。
【００３０】
ＴＦＴ基板２２側の構成は、図に示すように、ガラスでなる後透明基板２５の上に、ゲートライン２６と補助容量電極２８とが同一金属膜をエッチングすることにより形成されている。これらゲートライン２６と補助容量電極２８が形成された表示領域の全面には、ゲート絶縁膜２７が堆積されている。また、ゲート絶縁膜２７の上には、マトリクス状をなす画素電極３０がＩＴＯ形成されている。この画素電極３０は、図７に示すように補助容量電極２８に３辺で重なるように配置されている。さらに、画素電極３０が形成されたＴＦＴ基板２２の表示領域全面には、後配向膜３４が形成されている。なお、ゲートライン２６の所定位置には、ゲート絶縁膜７を介して図７に示すような半導体層３１が形成され、この半導体層３１に画素電極３０と接続するソース電極３２Ｓと、ドレイン電極３２Ｄと、が形成されており、ＴＦＴ３３が構成されている。
【００３１】
コモン基板２３側の構成は、前透明基板３５の後面に、画素配列に対応するようにカラーフィルタ３６が設けられている。カラーフィルタ３６の後面側には、ＴＦＴ基板２２側のゲートライン２６と画素電極３０との間の位置に沿って絶縁材料でなる突出部材３９が形成されている。さらに、表示領域全面に亙って、透明な共通電極３７と前配向膜３８が形成されている。
【００３２】
一般に、ゲートラインとこのゲートラインに形成されるＴＦＴと接続される画素電極との結合による寄生容量ＣGL-PIXは、液晶層の厚さが電極間隔より小さい場合、液晶層の厚さにほぼ比例する。従って、寄生容量を低減するには液晶層の厚さを狭くすることが望まれるが、液晶層の厚さはリタデーション値等の光学特性に大きく影響を与えるので、実際上は困難である。そこで、本実施形態では、突出部材３９により共通電極３７がゲートライン２６と画素電極３０との間の位置に向けて突出するように形成したため、寄生容量ＣGL-PIXが発生する場所でのギャップを狭くしたことにより、表示に供される部分の光学特性を阻害することなく、共通電極及び画素電極間の液晶容量が増大され、寄生容量ＣGL-PIXの影響を低減することが可能となる。なお、この寄生容量が発生する場所の光学特性は多少変化するが、画素部分ではないため表示に悪影響を与えない。
【００３３】
（実施形態５）
図９及び図１０は、本発明に係る液晶表示素子の実施形態５を示している。図９は本実施形態の液晶表示素子２１を構成するＴＦＴ基板側の配置を示す要部平面図であり、図１０は図９のＥ−Ｅ断面で液晶表示素子２１を切断した状態を示す断面図である。本実施形態では、図に示すように、ＴＦＴ基板２２においてゲートライン２６と、このゲートライン２６に形成されたＴＦＴ３３に接続された画素電極３０との端縁部に渡る領域に、液晶２４より低誘電率の絶縁体でなる突出部材４０を配置している。本実施形態の他の構成は、上記した実施形態４と同様である。
【００３４】
本実施形態では、低誘電率の絶縁体でなる突出部材４０が、ゲートライン２６と画素電極３０との間で発生する寄生容量を低減させることができる。即ち、突出部材４０は、ゲートライン２６と画素電極３０との間で液晶２４を通って形成させる電界を低減させるため、寄生容量ＣGL-PIXを抑制することができる。このため、ゲートライン２６と画素電極３０との間隔を小さくしても寄生容量を抑えることができ、表示品質が良好で高開口率化の可能な液晶表示素子２１とすることができる。
【００３５】
以上、実施形態１〜実施形態５について説明したが、本発明はこれらに限定されるものではなく、構成の要旨に付随する各種の変更が可能である。例えば、上記した各実施形態では、偏光板を省略したが、偏光板を備える構成としてもよい。また、上記した各実施形態では、透過型構造の液晶表示素子について説明したが、反射型の液晶表示素子に本発明を適用することも勿論可能である。
【００３６】
【発明の効果】
以上の説明から明らかなように、この発明によれば、ゲートラインと画素電極間の静電容量の影響を抑えて、表示品質が良好で且つ高開口率化の可能な液晶表示素子を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示素子の実施形態１におけるＴＦＴ基板側の要部平面図。
【図２】図１のＡ−Ａ位置で切断した状態を示す要部断面図。
【図３】本発明に係る液晶表示素子の実施形態２におけるＴＦＴ基板側の要部平面図。
【図４】図３のＢ−Ｂ位置で切断した状態を示す要部断面図。
【図５】本発明に係る液晶表示素子の実施形態３におけるＴＦＴ基板側の要部平面図。
【図６】図５のＣ−Ｃ位置で切断した状態を示す要部断面図。
【図７】本発明に係る液晶表示素子の実施形態４におけるＴＦＴ基板側の要部平面図。
【図８】図７のＤ−Ｄ位置で切断した状態を示す要部断面図。
【図９】本発明に係る液晶表示素子の実施形態５におけるＴＦＴ基板側の要部平面図。
【図１０】図９のＥ−Ｅ位置で切断した状態を示す要部断面図。
【図１１】従来の液晶表示素子のＴＦＴ基板側の要部平面図。
【図１２】図１１のＦ−Ｆ位置で切断した状態を示す要部断面図。
【図１３】従来の液晶表示素子の１画素部分の等価回路図。
【図１４】従来の液晶表示素子における電極間隔と単位長さ当たりの電極間寄生容量ＣGL-PIXとの関係を示すグラフ。
【図１５】従来の液晶表示素子の駆動電圧を示す波形チャート図。
【符号の説明】
２１  液晶表示素子
２２  ＴＦＴ基板
２３  コモン基板
２４  液晶
２５  後透明電極
２６  ゲートライン
２６Ａ  補助容量電極
２７  ゲート絶縁膜
２８  補助容量電極
２９  絶縁膜
３０  画素電極
３３  ＴＦＴ
３７  共通電極
３９  突出部材
４０  突出部材（絶縁体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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