(57)【特許請求の範囲】
【請求項１】
正極側出力バッファと負極側出力バッファとが結合されて成る差動出力バッファ回路であって、
上記正極側出力バッファ及び上記負極側出力バッファは、外部負荷を駆動するための出力段と、上記出力段を駆動するためのプリバッファと、上記出力段に結合された帰還回路と、をそれぞれ含んで成り、
上記出力段は、第１導電形の第１トランジスタと、
上記第１トランジスタに直列接続された第２導電形の第２トランジスタと、
上記第１トランジスタと上記第２トランジスタとの直列接続ノードと、上記第１トランジスタの制御端子とに結合された第１ミラー容量と、
上記第１トランジスタと上記第２トランジスタとの直列接続ノードと、上記第２トランジスタの制御端子とに結合された第２ミラー容量と、を含み、
上記帰還回路は、上記負極側出力バッファの出力信号を上記正極側出力バッファにおける上記第１トランジスタ及び上記第２トランジスタの制御端子に帰還するための第１帰還回路と、
上記正極側出力バッファの出力信号を上記負極側出力バッファにおける上記第１トランジスタ及び上記第２トランジスタの制御端子に帰還するための第２帰還回路と、を含んで成ることを特徴とする差動出力バッファ回路。
【請求項２】
上記プリバッファは、上記出力段から第１スルーレートで信号出力を行う第１駆動状態と、上記出力段から上記第１スルーレートとは異なる第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換え可能なスルーレート切り換え手段を含んで成る請求項１記載の差動出力バッファ回路。
【請求項３】
上記正極側出力バッファにおける上記スルーレート切り換え手段の前段から取り出された信号に基づいて上記正極側出力バッファの出力ノードをプルアップ及びプルダウン可能な正極側補助回路と、
上記負極側出力バッファにおける上記スルーレート切り換え手段の前段から取り出された信号に基づいて上記負極側出力バッファの出力ノードをプルダウン可能な負極側補助回路と、を含む請求項２記載の差動出力バッファ回路。
【請求項４】
ＵＳＢによるデータ通信制御を行うシリアルインタフェースエンジンと、
上記シリアルインタフェースエンジンと外部との間でデータのやり取りを可能とするＵＳＢトランシーバとを含んで一つの半導体基板に形成された半導体集積回路であって、
上記ＵＳＢトランシーバは、請求項１乃至３の何れか１項記載の差動出力バッファ回路を含んで成ることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファ回路、差動出力バッファ回路、及びそれを含む半導体集積回路に関し、例えばＵＳＢ（ユニバーサル・シリアル・バス）インタフェースを搭載する半導体集積回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＵＳＢは、パーソナルコンピュータシステムなどのホストシステムと、それの周辺機器例えばプリンタ、スキャナ、ディジタルカメラ、及びマウスなどとの間でデータのやり取りを可能とする。ＵＳＢにおいて信号のやり取りを行う部分をＵＳＢトランシーバと称する。このＵＳＢトランシーバは、ホストシステム側と周辺機器側とに設けられる。ＵＳＢトランシーバは、送信を可能とする送信系回路と受信を可能とする受信系回路とを含んで成り、ホストシステムと周辺機器との双方に設けられる。ＵＳＢにおいては、フルスピードとロースピードとの２種類のデータ転送速度が定められている。フルスピードでは、１２Ｍｂｐｓによるデータ転送が行われ、ロースピードでは、１．５Ｍｂｐｓによるデータ転送が行われる。周辺機器側に搭載されるＵＳＢトランシーバは、フルスピード又はロースピードに固定されるが、ホストシステム側に搭載されるＵＳＢトランシーバは、そこに結合される周辺機器が定まっていないため、フルスピード及びロースピードの双方に対応する必要がある。
【０００３】
そのようなホストシステム用ＵＳＢトランシーバに含まれる送信系回路は、フルスピードモード（外部負荷５０ｐＦ、立ち上がり立ち下がり特性ｔｆ，ｔｆ＝４〜２０ｎｓ）と、ロースピードモード（外部負荷２００〜６００ｐＦ、立ち上がり立ち下がり特性ｔｆ，ｔｆ＝７５〜３００ｎｓ）とで、スルーレート切り換えが行われる。
【０００４】
尚、ＵＳＢについて記載された文献の例としては、「ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ・ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３５，Ｎｏ．４．  ＡＰＲＩＬ  ２０００，Ａ．Ｒｏｂｕｓｔ，Ｌｏａｄ−Ｉｎｔｅｎｓｉｔｉｖｅ  ＰＡＤ  Ｄｒｉｖｅｒ」がある。
【０００５】
【発明が解決しようとする課題】
上記のように周辺機器側に搭載されるＵＳＢトランシーバは、フルスピード又はロースピードに固定されるが、ホストシステム側に搭載されるＵＳＢトランシーバは、そこに結合される周辺機器が定まっていないため、フルスピード及びロースピードの双方に対応する必要がある。また、ホストシステム側では、ＵＳＢコネクタを介して現在結合されている周辺機器の通信速度を検出し、その検出結果に応じてスルーレートの切り換えを行う必要がある。
【０００６】
ＵＳＢコネクタを介して現在結合されている周辺機器の通信速度を検出可能とするため、周辺機器側において、ＵＳＢトランシーバにおける差動入出力端子（正極側、負極側）の何れかに所定のプルアップ抵抗を接続しておき、上記周辺機器側における差動入出力端子（正極側、負極側）の何れがプルアップ抵抗によってプルアップされているか否かを、ホスト側で判別できるようにしている。すなわち、フルスピードモードによるデータ転送に対応する場合には、周辺機器側において、ＵＳＢトランシーバにおける差動入出力端子のうちの正極側をプルアップする。それに対してロースピードによるデータ転送に対応する場合には、周辺機器側において、ＵＳＢトランシーバにおける差動入出力端子のうちの負極側をプルアップする。周辺機器側において、ＵＳＢトランシーバにおける差動入出力端子のうちの正極側がプルアップされているか、負極側がプルアップされているかは、ホストシステム側で判別することができ、その判別結果に基づいてホストシステム側では出力バッファのスルーレート（立ち上がり／立ち下がり時間）の切り換えを行う。
【０００７】
上記のようにスルーレートの切り換えを可能とするには、フルスピードモードに対応するように設計された高速用バッファと、ロースピードモードに対応するように設計された低速用バッファとが配置され、制御信号に応じて高速用バッファと低速用バッファとの切り換えを行うようにしている。
【０００８】
しかしながら、高速用バッファと低速用バッファとを別々に設計してレイアウトすると、チップレイアウト面積が大きくなることが本願発明者によって見いだされた。
【０００９】
本発明の目的は、バッファ回路のチップレイアウト面積の縮小化を図るための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、外部負荷を駆動するための出力段と、上記出力段の前段に配置され、上記出力段を駆動するためのプリバッファとを含んで出力バッファ回路が構成されるとき、上記出力段から第１スルーレートで信号出力を行う第１駆動状態と、上記出力段から上記第１スルーレートとは異なる第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換え可能なスルーレート切り換え手段を含んで上記プリバッファを構成する。
【００１３】
上記の手段によれば、プリバッファに含まれるスルーレート切り換え手段は、上記出力段から第１スルーレートで信号出力を行う第１駆動状態と、上記出力段から第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換える。これにより、第１スルーレートと第２スルーレートにおいて上記出力段を共用することができ、このことが、バッファ回路のチップレイアウト面積の縮小化を達成する。
【００１４】
このとき、スルーレート切り換えの容易化を図るため、上記出力段は、第１導電形の第１トランジスタと、それに直列接続された第２導電形の第２トランジスタと、上記第１トランジスタと上記第２トランジスタとの直列接続ノードと上記第１トランジスタの制御端子とに結合された第１ミラー容量と、上記第１トランジスタと上記第２トランジスタとの直列接続ノードと上記第２トランジスタの制御端子とに結合された第２ミラー容量とを含んで構成することができる。
【００１５】
また、正極側出力バッファと、上記正極側出力バッファとの関係で差動出力可能な負極側出力バッファとを含んで差動出力バッファ回路が構成されるとき、上記正極側出力バッファ及び上記負極側出力バッファは、上記出力バッファ回路を含んで構成することができる。
【００１６】
さらに、出力信号の立ち上がり／立ち下がりのプロセスばらつきの低減を図るには、上記負極側出力バッファの出力信号を上記正極側出力バッファにおける上記第１トランジスタ及び上記第２トランジスタの制御端子に帰還するための第１帰還回路と、上記正極側出力バッファの出力信号を上記負極側出力バッファにおける上記第１トランジスタ及び上記第２トランジスタの制御端子に帰還するための第２帰還回路とを設けることができる。
【００１７】
そして、差動信号の対称性の劣化を防ぐには、上記正極側出力バッファにおける上記スルーレート切り換え手段の前段から取り出された信号に基づいて上記正極側出力バッファの出力ノードをプルアップ及びプルダウン可能な正極側補助回路と、上記負極側出力バッファにおける上記スルーレート切り換え手段の前段から取り出された信号に基づいて上記負極側出力バッファの出力ノードをプルダウン可能な負極側補助回路とを設けることができる。
【００１８】
ＵＳＢによるデータ通信制御を行うシリアルインタフェースエンジンと、ＵＳＢトランシーバとを含んで半導体集積回路が構成されるとき、上記差動出力バッファ回路を含んでＵＳＢトランシーバを構成することができる。
【００１９】
【発明の実施の形態】
図２には、本発明にかかる半導体集積回路の全体的な構成例が示される。
【００２０】
図２に示される半導体集積回路２０は、特に制限されないが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）とされ、ユーザ論理２１と、このユーザ論理２１と外部との間でデータのやり取りを可能とするＵＳＢコントローラ２２とを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００２１】
ＵＳＢコントローラ２２は、特に制限されないが、インタフェースロジック２３、シリアルインタフェースエンジン２４、及びＵＳＢトランシーバ２５とを含んで成る。インタフェースロジック２３は、ユーザ論理２１との間で各種データのやり取りを可能とする。ユーザ論理２１は図示されないホストシステムに結合される。シリアルインタフェースエンジン２４は、ＵＳＢによるデータ通信のプロトコル制御を行う。ＵＳＢトランシーバ２５は、半導体集積回路２０の外部との間でデータのやり取りを可能とするもので、送信系回路２５Ａ及び受信系回路２５Ｂを含む。送信系回路２５Ａには、差動形式で外部負荷を駆動するための差動出力バッファ回路が含まれる。ＵＳＢにおいては、フルスピードとロースピードとの２種類のデータ転送速度が定められている。フルスピードでは１２Ｍｂｐｓによるデータ転送が行われ、ロースピードでは１．５Ｍｂｐｓによるデータ転送が行われる。周辺機器側に搭載されるＵＳＢトランシーバは、フルスピード又はロースピードに固定されるが、ホストシステム側に搭載されるＵＳＢトランシーバ２５は、そこに結合される周辺機器が定まっていないため、フルスピード及びロースピードの双方に対応する必要がある。このため、ＵＳＢトランシーバ２５においては、インタフェースロジック２３からのスピード切り換え信号に応じて、フルスピードモード（外部負荷５０ｐＦ、立ち上がり立ち下がり特性ｔｆ，ｔｆ＝４〜２０ｎｓ）と、ロースピードモード（外部負荷２００〜６００ｐＦ、立ち上がり立ち下がり特性ｔｆ，ｔｆ＝７５〜３００ｎｓ）とで、スルーレート切り換えが行われる。
【００２２】
図１には送信系回路２５Ａに含まれる上記差動出力バッファ回路の構成例が示される。
【００２３】
図１に示されるように上記差動出力バッファ回路１００は、特に制限されないが、正極側出力バッファ１０１ｐと、この正極側出力バッファ１０１ｐとの関係で差動出力可能な負極側出力バッファ１０１ｍとを含む。
【００２４】
正極側出力バッファ１０１ｐについて説明する。
【００２５】
正極側出力バッファ１０１ｐは、外部負荷を駆動するための正極側出力段１０３ｐと、この正極側出力段１０３ｐの前段に配置され、上記正極側出力段１０３ｐを駆動するための正極側プリバッファ１０２ｐとを含んで成る。
【００２６】
上記正極側出力段１０３ｐは、ｐチャンネル型ＭＯＳトランジスタ１２０と、それに直列接続されたｎチャンネル型ＭＯＳトランジスタ２２０とを含んで成る。ｐチャンネル型ＭＯＳトランジスタ１２０のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ１２０のゲート電極（制御端子とも称される）には上記正極側プリバッファ１０２ｐからの出力信号が伝達される。ｎチャンネル型ＭＯＳトランジスタ２２０のソース電極はグランドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極には上記正極側プリバッファ１０２ｐからの出力信号が伝達される。また、上記ｐチャンネル型ＭＯＳトランジスタ１２０のドレイン電極とゲート電極との間には、ミラー容量１２１が設けられ、上記ｎチャンネル型ＭＯＳトランジスタ２２０のドレイン電極とゲート電極との間には、ミラー容量２２１が設けられる。上記ｐチャンネル型ＭＯＳトランジスタ１２０と上記ｎチャンネル型ＭＯＳトランジスタ２２０との直列接続ノードからこの正極側出力バッファ１０１ｐの出力端子ｄｐが引き出される。
【００２７】
上記正極側プリバッファ１０２ｐは、上記正極側出力段１０３ｐにおけるｐチャンネル型ＭＯＳトランジスタ１２０を駆動するための正極側第１回路１０９ｐと、上記正極側出力段１０３ｐにおけるｎチャンネル型ＭＯＳトランジスタ２２０を駆動するための正極側第２回路１１０ｐとを含んで成る。
【００２８】
正極側第１回路１０９ｐは、入力信号を取り込むためのインバータ１１１、その出力信号を反転するためのインバータ１１２、その後段に配置されたｐチャンネル型ＭＯＳトランジスタ１１３、抵抗１１５、ｎチャンネル型ＭＯＳトランジスタ１１４、及び正極側スルーレート切り換え回路１０７ｐとが結合されて成る。ｐチャンネル型ＭＯＳトランジスタ１１３のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ１１３のドレイン電極は抵抗１１５を介してｎチャンネル型ＭＯＳトランジスタ１１４のドレイン電極に結合される。ｎチャンネル型ＭＯＳトランジスタ１１４のソース電極はグランドＧＮＤに結合される。ｐチャンネル型ＭＯＳトランジスタ１１３のゲート電極とｎチャンネル型ＭＯＳトランジスタ１１４のゲート電極には、上記インバータ１１２の出力信号が伝達される。上記ｐチャンネル型ＭＯＳトランジスタ１１３のドレイン電極と抵抗１１５との結合ノードの信号は上記ｐチャンネル型ＭＯＳトランジスタ１２０のゲート電極に伝達される。
【００２９】
また、上記正極側スルーレート切り換え回路１０７ｐは、上記正極側出力段１０３ｐから第１スルーレートで信号出力を行う第１駆動状態と、上記正極側出力段１０３ｐから上記第１スルーレートとは異なる第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換える機能を有する。この正極側スルーレート切り換え回路１０７ｐは、上記抵抗１１５とｎチャンネル型ＭＯＳトランジスタ１１４との直列接続回路に並列接続されたｎチャンネル型ＭＯＳトランジスタ１１７と、このｎチャンネル型ＭＯＳトランジスタ１１７のゲート電極に、上記インバータ１１２の出力信号を選択的に供給するためのスイッチ１１６とを含んで成る。スイッチ１１６がオンされることにより、インバータ１１２の出力信号がｎチャンネル型ＭＯＳトランジスタ１１７のゲート電極に伝達され、それによって、ｎチャンネル型ＭＯＳトランジスタ１１７が回路動作に関与される。
【００３０】
正極側第２回路１１０ｐは、入力信号を取り込むためのインバータ２１１、その出力信号を反転するためのインバータ２１２、その後段に配置されたｐチャンネル型ＭＯＳトランジスタ２１３、抵抗２１５、ｎチャンネル型ＭＯＳトランジスタ２１４、及び正極側スルーレート切り換え回路１０６ｐとが結合されて成る。ｐチャンネル型ＭＯＳトランジスタ２１３のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ２１３のドレイン電極は抵抗２１５を介してｎチャンネル型ＭＯＳトランジスタ２１４のドレイン電極に結合される。ｎチャンネル型ＭＯＳトランジスタ２１４のソース電極はグランドＧＮＤに結合される。ｐチャンネル型ＭＯＳトランジスタ２１３のゲート電極とｎチャンネル型ＭＯＳトランジスタ２１４のゲート電極には、上記インバータ２１２の出力信号が伝達される。抵抗２１５とｎチャンネル型ＭＯＳトランジスタ２１４の結合ノードの信号は上記ｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極に伝達される。
【００３１】
また、上記正極側スルーレート切り換え回路１０６ｐは、上記正極側出力段１０３ｐから第１スルーレートで信号出力を行う第１駆動状態と、上記正極側出力段１０３ｐから上記第１スルーレートとは異なる第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換える機能を有する。この正極側スルーレート切り換え回路１０６ｐは、ｐチャンネル型ＭＯＳトランジスタ２１７と抵抗２１５との直列接続回路に並列接続されたｎチャンネル型ＭＯＳトランジスタ２１７と、このｎチャンネル型ＭＯＳトランジスタ２１７のゲート電極に、上記インバータ２１２の出力信号を選択的に供給するためのスイッチ２１６とを含んで成る。スイッチ２１６がオンされることにより、インバータ２１２の出力信号がｎチャンネル型ＭＯＳトランジスタ２１７のゲート電極に伝達され、それによって、ｎチャンネル型ＭＯＳトランジスタ２１７が回路動作に関与される。
【００３２】
負極側出力バッファ１０１ｍについて説明する。
【００３３】
負極側出力バッファ１０１ｍは、外部負荷を駆動するための負極側出力段１０３ｐと、この負極側出力段１０３ｐの前段に配置され、上記負極側出力段１０３ｐを駆動するための負極側プリバッファ１０２ｍとを含んで成る。
【００３４】
上記負極側出力段１０３ｐは、ｐチャンネル型ＭＯＳトランジスタ３２０と、それに直列接続されたｎチャンネル型ＭＯＳトランジスタ４２０とを含んで成る。ｐチャンネル型ＭＯＳトランジスタ３２０のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ３２０のゲート電極には上記負極側プリバッファ１０２ｍからの出力信号が伝達される。ｎチャンネル型ＭＯＳトランジスタ４２０のソース電極はグランドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジスタ４２０のゲート電極には上記負極側プリバッファ１０２ｍからの出力信号が伝達される。また、上記ｐチャンネル型ＭＯＳトランジスタ３２０のドレイン電極とゲート電極との間には、ミラー容量３２１が設けられ、上記ｎチャンネル型ＭＯＳトランジスタ４２０のドレイン電極とゲート電極との間には、ミラー容量４２１が設けられる。上記ｐチャンネル型ＭＯＳトランジスタ３２０と上記ｎチャンネル型ＭＯＳトランジスタ４２０との直列接続ノードからこの負極側出力バッファ１０１ｍの出力端子ｄｍが引き出される。
【００３５】
上記負極側プリバッファ１０２ｍは、上記負極側出力段１０３ｐにおけるｐチャンネル型ＭＯＳトランジスタ３２０を駆動するための負極側第１回路１０９ｍと、上記負極側出力段１０３ｐにおけるｎチャンネル型ＭＯＳトランジスタ４２０を駆動するための負極側第２回路１１０ｍとを含んで成る。
【００３６】
負極側第１回路１０９ｍは、入力信号を取り込むためのインバータ３１１、その出力信号を反転するためのインバータ３１２、その後段に配置されたｐチャンネル型ＭＯＳトランジスタ３１３、抵抗３１５、ｎチャンネル型ＭＯＳトランジスタ３１４、及び負極側スルーレート切り換え回路１０７ｍとが結合されて成る。ｐチャンネル型ＭＯＳトランジスタ３１３のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ３１３のドレイン電極は抵抗３１５を介してｎチャンネル型ＭＯＳトランジスタ３１４のドレイン電極に結合される。ｎチャンネル型ＭＯＳトランジスタ３１４のソース電極はグランドＧＮＤに結合される。ｐチャンネル型ＭＯＳトランジスタ３１３のゲート電極とｎチャンネル型ＭＯＳトランジスタ３１４のゲート電極には、上記インバータ３１２の出力信号が伝達される。上記ｐチャンネル型ＭＯＳトランジスタ３１３のドレイン電極と抵抗３１５との結合ノードの信号は上記ｐチャンネル型ＭＯＳトランジスタ３２０のゲート電極に伝達される。
【００３７】
また、上記負極側スルーレート切り換え回路１０７ｍは、上記負極側出力段１０３ｐから第１スルーレートで信号出力を行う第１駆動状態と、上記負極側出力段１０３ｐから上記第１スルーレートとは異なる第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換える機能を有する。この負極側スルーレート切り換え回路１０７ｍは、上記抵抗３１５とｎチャンネル型ＭＯＳトランジスタ３１４との直列接続回路に並列接続されたｎチャンネル型ＭＯＳトランジスタ３１７と、このｎチャンネル型ＭＯＳトランジスタ３１７のゲート電極に、上記インバータ３１２の出力信号を選択的に供給するためのスイッチ３１６とを含んで成る。スイッチ３１６がオンされることにより、インバータ３１２の出力信号がｎチャンネル型ＭＯＳトランジスタ３１７のゲート電極に伝達され、それによって、ｎチャンネル型ＭＯＳトランジスタ３１７が回路動作に関与される。
【００３８】
負極側第２回路１１０ｍは、入力信号を取り込むためのインバータ４１１、その出力信号を反転するためのインバータ４１２、その後段に配置されたｐチャンネル型ＭＯＳトランジスタ４１３、抵抗４１５、ｎチャンネル型ＭＯＳトランジスタ４１４、及び負極側スルーレート切り換え回路１０６ｍとが結合されて成る。ｐチャンネル型ＭＯＳトランジスタ４１３のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ４１３のドレイン電極は抵抗４１５を介してｎチャンネル型ＭＯＳトランジスタ４１４のドレイン電極に結合される。ｎチャンネル型ＭＯＳトランジスタ４１４のソース電極はグランドＧＮＤに結合される。ｐチャンネル型ＭＯＳトランジスタ４１３のゲート電極とｎチャンネル型ＭＯＳトランジスタ４１４のゲート電極には、上記インバータ４１２の出力信号が伝達される。抵抗４１５とｎチャンネル型ＭＯＳトランジスタ４１４の結合ノードの信号は上記ｎチャンネル型ＭＯＳトランジスタ４２０のゲート電極に伝達される。
【００３９】
また、上記負極側スルーレート切り換え回路１０６ｍは、上記負極側出力段１０３ｐから第１スルーレートで信号出力を行う第１駆動状態と、上記負極側出力段１０３ｐから上記第１スルーレートとは異なる第２スルーレートで信号出力を行う第２駆動状態とを、選択信号に応じて切り換える機能を有する。この負極側スルーレート切り換え回路１０６ｍは、ｐチャンネル型ＭＯＳトランジスタ４１３と抵抗４１５との直列接続回路に並列接続されたｎチャンネル型ＭＯＳトランジスタ４１７と、このｎチャンネル型ＭＯＳトランジスタ４１７のゲート電極に、上記インバータ４１２の出力信号を選択的に供給するためのスイッチ４１６とを含んで成る。スイッチ４１６がオンされることにより、インバータ４１２の出力信号がｎチャンネル型ＭＯＳトランジスタ４１７のゲート電極に伝達され、それによって、ｎチャンネル型ＭＯＳトランジスタ２１７が回路動作に関与される。
【００４０】
上記差動出力バッファ回路１００において、出力端子ｄｐ，ｄｍから出力される差動信号の立ち上がり／立下がりタイミングのプロセスばらつきの低減を図るため、第１帰還回路１０４ｐ，１０５ｐ、及び第２帰還回路１０４ｍ，１０５ｍが設けられている。
【００４１】
第１帰還回路１０４ｐは、負極側出力バッファ１０３ｍの出力信号を上記正極側出力バッファ１０３ｐにおけるｐチャンネル型ＭＯＳトランジスタ１２０のゲート電極に伝達するため、ｐチャンネル型ＭＯＳトランジスタ１１８と、それに直列接続された抵抗１１９とを含んで成る。ｐチャンネル型ＭＯＳトランジスタ１１８は基本的にはダイオード接続され、抵抗１１９はｐチャンネル型ＭＯＳトランジスタ１１８のゲート酸化膜を保護するために設けられる。
【００４２】
第１帰還回路１０５ｐは、負極側出力バッファ１０３ｍの出力信号を上記正極側出力バッファ１０３ｐにおけるｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極に伝達するため、ｎチャンネル型ＭＯＳトランジスタ２１８と、それに直列接続された抵抗２１９とを含んで成る。抵抗２１９はｎチャンネル型ＭＯＳトランジスタ２１８のゲート酸化膜を保護するために設けられる。
【００４３】
第２帰還回路１０４ｍは、正極側出力バッファ１０３ｐの出力信号を上記負極側出力バッファ１０３ｍにおけるｐチャンネル型ＭＯＳトランジスタ３２０のゲート電極に伝達するため、ｐチャンネル型ＭＯＳトランジスタ３１８と、それに直列接続された抵抗３１９とを含んで成る。抵抗３１９はｐチャンネル型ＭＯＳトランジスタ３１８のゲート酸化膜を保護するために設けられる。
【００４４】
第２帰還回路１０５ｍは、正極側出力バッファ１０３ｐの出力信号を上記負極側出力バッファ１０３ｍにおけるｎチャンネル型ＭＯＳトランジスタ４２０のゲート電極に伝達するため、ｎチャンネル型ＭＯＳトランジスタ４１８と、それに直列接続された抵抗４１９とを含んで成る。抵抗４１９はｎチャンネル型ＭＯＳトランジスタ４１８のゲート酸化膜を保護するために設けられる。
【００４５】
さらに、図１に示される差動出力バッファ回路１００においては、正極側出力バッファ１０１ｐにおける正極側スルーレート切り換え回路１０６ｐ，１０７ｐの前段から取り出された信号に基づいて正極側出力バッファ１０３ｐの出力端子ｄｐをプルアップ及びプルダウン可能な正極側補助回路１０８ｐと、負極側出力バッファ１０１ｍにおける負極側スルーレート切り換え回路１０６ｍの前段から取り出された信号に基づいて負極側出力バッファの出力ノードをプルダウン可能な負極側補助回路１０８ｍとが設けられている。
【００４６】
上記正極側補助回路１０８ｐは、ｐチャンネル型ＭＯＳトランジスタ１２２、抵抗１２３，２２３、及びｎチャンネル型ＭＯＳトランジスタ２２２が直列接続されて成る。ｐチャンネル型ＭＯＳトランジスタ１２２のソース電極は高電位側電源Ｖｄｄに結合され、ｎチャンネル型ＭＯＳトランジスタ２２２のソース電極はグランドＧＮＤに結合される。抵抗１２３，２２３の直列接続ノードは正極側出力バッファ１０１ｐの出力端子ｄｐに結合される。
【００４７】
上記負極側補助回路１０８ｍは、抵抗４２３とｎチャンネル型ＭＯＳトランジスタ４２２とが直列接続されて成る。抵抗４２３の一端は負極側出力バッファ１０１ｍの出力端子ｄｍに結合される。ｎチャンネル型ＭＯＳトランジスタ４２２のソース電極はグランドＧＮＤに結合される。
【００４８】
尚、上記スイッチ１１６，２１６，３１６，４１６は、図２に示されるインタフェースロジック２３から出力されるスピード切り換え信号によって、オン／オフ制御が行われる。
【００４９】
次に、各部の詳細な動作について説明する。
【００５０】
先ず、ミラー容量１２１，２２１を利用したスルーレート制御原理について説明する。
【００５１】
図３には、図１に示される正極側出力バッファ１０１ｐにおける主要部が示される。
【００５２】
出力端子ｄｐには、負荷容量３１が結合される。出力端子ｄｐの信号立ち上がり時においては、負荷容量３１の充放電電流が経路▲１▼に流れ、それに加えてミラー容量１２１、抵抗１１５、及びｎチャンネル型ＭＯＳトランジスタ１１４を通る経路▲２▼においても電流が流れる。このとき、ミラー容量１２１、抵抗１１５、及びｎチャンネル型ＭＯＳトランジスタ１１４のオン抵抗などによって、ｐチャンネル型ＭＯＳトランジスタ１２０のゲート電位が決定される。それによりこのｐチャンネル型ＭＯＳトランジスタ１２０には、ゲート電位に応じた電流が流れる。抵抗１１５やｎチャンネル型ＭＯＳトランジスタ１１４のオン抵抗を大きくすると、ｐチャンネル型ＭＯＳトランジスタ１２０のゲート電位が高くなるため、出力電流が抑えられ、大きなスルーレート（立ち上がり／立下がり時間）となる。逆に、抵抗１１５やｎチャンネル型ＭＯＳトランジスタ１１のオン抵抗を小さくすると、ｐチャンネル型ＭＯＳトランジスタ１２０のゲート電位が低くなるため、出力電流が増大され、小さなスルーレートとなる。
【００５３】
そこで、正極側スルーレート切り換え回路１０７ｐにおいては、スイッチ１１６がオンされてｎチャンネル型ＭＯＳトランジスタ１１７を回路動作に関与させることにより経路▲２▼における合成抵抗を小さくし、そこでの駆動能力を増大させることで、小さなスルーレートを実現することができる。
【００５４】
このような動作原理により、スイッチ１１６，２１６，３１６，４１６がオフされた状態では、それぞれ対応するＭＯＳトランジスタ１１７，２１７，３１７，４１７が回路動作に関与されないことから比較的大きなスルーレートが実現され（ロースピードモード）、また、スイッチ１１６，２１６，３１６，４１６がオンされた状態では、それぞれ対応するＭＯＳトランジスタ１１７，２１７，３１７，４１７が回路動作に関与されることから比較的小さなスルーレートが実現される（ハイスピードモード）。
【００５５】
ここで、従来技術に従えば、スルーレートの切り換えを可能とするには、フルスピードモードに対応するように設計された高速用バッファと、ロースピードモードに対応するよう設計された低速用バッファとが配置され、制御信号に応じて高速用バッファと低速用バッファとの切り換えを行うようにしているため、高速用バッファと低速用バッファとを別々に設計してレイアウトすることになり、チップレイアウト面積が大きくなる。
【００５６】
これに対して図１に示される構成では、上記スルーレートの切り換えは、正極側スルーレート切り換え回路１０６ｐ，１０７ｐ、負極側スルーレート切り換え回路１０６ｍ，１０７ｍによって行われ、それ以外の回路素子は、ロースピードモードとフルスピードモードとで共用されるから、高速用バッファと低速用バッファとを別々に設計してレイアウトする場合に比べてチップレイアウト面積を小さくすることができる。
【００５７】
次に、差動出力バッファ回路１００における立下がり／立ち上がりのプロセスばらつきをキャンセルする動作について説明する。
【００５８】
プリバッファ１０２ｐ，１０２ｍの出力抵抗が大きい場合、つまり、スイッチ１１６，２１６，３１６，４１６がオフされることで、ＭＯＳトランジスタ１１７，２１７，３１７，４１７が回路動作に関与されない場合、ミラー容量１２１，２２１，３２１，４２１と、それに対応する抵抗１１５，２１５，３１５，４１５との積（時定数）で決定されるスルーレートになる。それに対して、プリバッファ１０２ｐ，１０２ｍの出力抵抗が小さい場合、つまり、スイッチ１１６，２１６，３１６，４１６がオンされることで、ＭＯＳトランジスタ１１７，２１７，３１７，４１７が回路動作に関与される場合、第１帰還回路１０４ｐ，１０５ｐ、及び第２帰還回路１０４ｍ，１０５ｍの特性が支配的となる。例えばプロセスばらつきにより、出力端子ｄｐの出力信号がローレベルからハイレベルに早く移行しようとした場合、出力端子ｄｍから出力されているハイレベルが、第１帰還回路１０４ｐを介してｐチャンネル型ＭＯＳトランジスタ１２０のゲート電極に伝達されることにより、ｐチャンネル型ＭＯＳトランジスタ１２０のオフ状態からオン状態への移行を遅らせる。また、プロセスばらつきにより、出力端子ｄｐの出力信号がハイレベルからローレベルに早く移行しようとした場合、出力端子ｄｍから出力されているローレベルが、第１帰還回路１０５ｐを介してｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極に伝達されることにより、ｎチャンネル型ＭＯＳトランジスタ２２０のオフ状態からオン状態への移行を遅らせる。
【００５９】
同様に、プロセスばらつきにより、出力端子ｄｍの出力信号がローレベルからハイレベルに早く移行しようとした場合、出力端子ｄｐから出力されているハイレベルが、第２帰還回路１０４ｍを介してｐチャンネル型ＭＯＳトランジスタ３２０のゲート電極に伝達されることにより、ｐチャンネル型ＭＯＳトランジスタ３２０のオフ状態からオン状態への移行を遅らせる。また、プロセスばらつきにより、出力端子ｄｍの出力信号がハイレベルからローレベルに早く移行しようとした場合、出力端子ｄｐから出力されているローレベルが、第２帰還回路１０５ｍを介してｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極に伝達されることにより、ｎチャンネル型ＭＯＳトランジスタ２２０のオフ状態からオン状態への移行を遅らせる。
【００６０】
このような帰還作用によって差動信号の立ち上がり／立ち下がりのプロセスばらつきの低減が図られる。
【００６１】
次に、正極側補助回路１０８ｐ及び負極側補助回路１０８ｍの動作について説明する。
【００６２】
正極側補助回路１０８ｐは、インバータ１１１，２１１の出力信号に基づいて正極側出力バッファ１０１ｐの出力端子ｄｐをプルアップ及びプルダウンする機能を有し、負極側補助回路１０８ｍは、インバータ４１１の出力信号に基づいて負極側出力バッファ１０１ｍの出力端子ｄｍをプルダウンする機能を有する。このプルアップ及びプルダウンにより差動信号の対称性を改善している。
【００６３】
ここで、図１において正極側補助回路１０８ｐや負極側補助回路１０８ｍが設けられていない場合を考えてみる。
【００６４】
図６には、正極側補助回路１０８ｐや負極側補助回路１０８ｍが設けられていない場合の主要部の特性図が示される。
【００６５】
ミラー容量を用いたスルーレート制御を行うことから、差動出力状態には、図６に示されるように、ハイインピーダンス期間と遷移期間との二つの期間が存在する。ハイインピーダンス期間は、出力段を構成するＭＯＳトランジスタ１２０，２２０，３２０，４２０の寄生容量と、対応するミラー容量１２１，２２１，３２１，４２１との和を、ＭＯＳトランジスタのしきい値分だけ、対応する抵抗１１５，２１５，３１５，４１５を介して充電している期間で、この期間においてＭＯＳトランジスタ１２０，２２０，３２０，４２０はオフされている。寄生容量とミラー容量の和を２ｐＦ、抵抗を３０ｋΩ、ＭＯＳトランジスタのしきい値を３Ｖとすると、上記ＭＯＳトランジスタ１２０，２２０，３２０，４２０がオフされている期間は、約２０ｎｓ（＝２×３０×１／３）とされる。その後、ＭＯＳトランジスタ１２０，２２０，３２０，４２０の遷移が開始される。遷移期間はミラー容量１２１，２２１，３２１，４２１と、それに対応する抵抗１１５，２１５，３１５，４１５との積（ＣＲ時定数）に等しい。
【００６６】
しかしながら、上記ＭＯＳトランジスタ１２０，２２０，３２０，４２０がオフされている期間においては、差動出力バッファ回路１００の評価条件との関係で、差動信号の対称性の劣化を生じ易い。以下、その理由について説明する。
【００６７】
周辺機器がフルスピードに対応する場合には、当該周辺機器内において、ＵＳＢの正極側ラインが１．５ｋΩによってプルアップされ、周辺機器がロースピードに対応する場合には、当該周辺機器内において、ＵＳＢの負極側ラインが１．５ｋΩによってプルアップされる。ホストシステムは、上記プルアップがＵＳＢの正極側ライン及び負極側ラインの何れがプルアップされているかを判別することによって周辺機器の通信速度を把握するようになっている。このため、差動出力バッファ回路１００のフルスピード評価おいては、図４に示されるように、半導体集積回路２０における正極側の出力端子ｄｐに対応するラインが抵抗Ｒ４１（抵抗値＝１．５ｋΩ）でプルアップされ、観測点４２，４３での波形が観測される。尚、Ｃ１，Ｃ２は負荷容量、ＲＳ１，ＲＳ２は評価ボード４１上で結合される出力抵抗である。また、差動出力バッファ回路１００のロースピード評価においては、図５に示されるように、半導体集積回路２０における負極側の出力端子ｄｍに対応するラインが抵抗Ｒ４１（抵抗値＝１．５ｋΩ）でプルアップされ、観測点４２，４３での波形が観測される。尚、抵抗Ｒ４２，Ｒ４３は負荷抵抗（抵抗値＝１５ｋΩ）である。
【００６８】
差動出力バッファ回路１００のフルスピード評価おいては、図１に示されるスイッチ１１６，２１６，３１６，４１６がオンされることで、比較的小さなスルーレートが実現される。しかも、この場合の出力段１０３ｐ，１０３ｍの出力インピーダンスは２８〜４４Ωであり、それに比べて上記プルアップ抵抗Ｒ４１（抵抗値＝１．５ｋΩ）は無視できる値である。しかしながら、差動出力バッファ回路１００のフルスピード評価おいては図１に示されるスイッチ１１６，２１６，３１６，４１６がオフされることで、比較的大きなスルーレートが実現される。しかも、既述したように上記ＭＯＳトランジスタ１２０，２２０，３２０，４２０がオフされている期間においては、出力段１０３ｐ，１０３ｍの出力インピーダンスが６００Ω程度もあり、上記プルアップ抵抗Ｒ４１（抵抗値＝１．５ｋΩ）を介して流れる電流が無視できなくなる。すなわち、上記プルアップ抵抗Ｒ４１を介して流れる電流によって、当該抵抗Ｒ４１が設けられているほうの観測点４３では電位上昇が開始され、それによって、図８（ａ）に示されるように、出力端子ｄｐ，ｄｍから出力される差動信号の対称性が劣化される。
【００６９】
そこで、図１に示される構成では、正極側補助回路１０８ｐや負極側補助回路１０８ｍを設け、それぞれインバータ１１１，２１１，４１１の出力信号に基づいて補助的にプルアップ及びプルダウンを行わせることで、出力段１０３ｐ、１０３ｍの出力波の形立ち上がり開始タイミングは、図７において矢印７１で示されるように早くなる。また、それにより、上記差動信号の対称性は、図８（ａ）から同図（ｂ）に示されるように改善される。
【００７０】
正極側補助回路１０８ｐや負極側補助回路１０８ｍにおけるＭＯＳトランジスタのゲートサイズは、立ち上がり／立ち下がり時間に影響が出ない程度に小さくされる。つまり、立ち上がり／立ち下がり時間を１０％〜９０％で測定するときには、上記ハイインピーダンス期間において正極側補助回路１０８ｐや負極側補助回路１０８ｍの作用により、１０％までは波形が立ち上がらないように、正極側補助回路１０８ｐや負極側補助回路１０８ｍを調整する。この調整は、抵抗１２３，２２３，４２３の値を変えることによって可能とされる。
【００７１】
尚、正極側補助回路１０８ｐや負極側補助回路１０８ｍの制御信号を、対応するインバータ１１１，２１１，４１１の出力信号としているのは、ミラー容量１２１，２２１，３２１，４２１の影響を排除するためである。また、負極側補助回路１０８ｍにおいて、プルアップ用のＭＯＳトランジスタや抵抗が省略されているのは、負極側の出力端子ｄｍに対応するラインには、差動出力バッファ回路１００の評価においてプルダウンのための抵抗Ｒ４１が外付けされるからである（図５参照）。
【００７２】
上記例によれば、以下の作用効果を得ることができる。
【００７３】
（１）従来技術に従えば、スルーレートの切り換えを可能とするには、フルスピードモードに対応するように設計された高速用バッファと、ロースピードモードに対応するよう設計された低速用バッファとが配置され、制御信号に応じて高速用バッファと低速用バッファとの切り換えを行うようにしているため、高速用バッファと低速用バッファとを別々に設計してレイアウトすることになり、チップレイアウト面積が大きくなるが、図１に示される構成では、上記スルーレートの切り換えは、正極側スルーレート切り換え回路１０６ｐ，１０７ｐ、負極側スルーレート切り換え回路１０６ｍ，１０７ｍによって行われ、それ以外の回路素子は、ロースピードモードとフルスピードモードとで共用されるから、高速用バッファと低速用バッファとを別々に設計してレイアウトする場合に比べてチップレイアウト面積を小さくすることができる。
【００７４】
（２）出力端子ｄｐの出力信号がローレベルからハイレベルに早く移行しようとした場合には、出力端子ｄｍから出力されているハイレベルが、第１帰還回路１０４ｐを介してｐチャンネル型ＭＯＳトランジスタ１２０のゲート電極に伝達されることにより、ｐチャンネル型ＭＯＳトランジスタ１２０のオフ状態からオン状態への移行を遅らせ、また、出力端子ｄｐの出力信号がハイレベルからローレベルに早く移行しようとした場合には、出力端子ｄｍから出力されているローレベルが、第１帰還回路１０５ｐを介してｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極に伝達されることにより、ｎチャンネル型ＭＯＳトランジスタ２２０のオフ状態からオン状態への移行を遅らせる。そして、出力端子ｄｍの出力信号がローレベルからハイレベルに早く移行しようとした場合には、出力端子ｄｐから出力されているハイレベルが、第２帰還回路１０４ｍを介してｐチャンネル型ＭＯＳトランジスタ３２０のゲート電極に伝達されることにより、ｐチャンネル型ＭＯＳトランジスタ３２０のオフ状態からオン状態への移行を遅らせ、また、出力端子ｄｍの出力信号がハイレベルからローレベルに早く移行しようとした場合には、出力端子ｄｐから出力されているローレベルが、第２帰還回路１０５ｍを介してｎチャンネル型ＭＯＳトランジスタ２２０のゲート電極に伝達されることにより、ｎチャンネル型ＭＯＳトランジスタ２２０のオフ状態からオン状態への移行を遅らせる。このような帰還作用によって差動信号の立ち上がり／立ち下がりのプロセスばらつきの低減が図られる。
【００７５】
（３）正極側補助回路１０８ｐや負極側補助回路１０８ｍを設け、それぞれインバータ１１１，２１１，４１１の出力信号に基づいて補助的にプルアップ及びプルダウンを行わせることで、出力段１０３ｐ、１０３ｍの出力波の形立ち上がり開始タイミングは、ミラー容量１２１，２２１，３２１，４２１が存在するにも拘わらずに早くなり、それによって差動信号の対称性を改善することができる。
【００７６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えば、図１において正極側スルーレート切り換え回路１０６ｐ、１０７ｐ、負極側スルーレート１０６ｍ、１０７ｍは、ＭＯＳトランジスタとスイッチとで構成したが、抵抗とスイッチとで構成しても良い。例えば図９において代表的に示されるように、正極側スルーレート切り換え回路１０７ｐは、抵抗１１５に直列接続された抵抗９１と、この抵抗９１を短絡可能なスイッチ９１とを含んで構成することができ、また、正極側スルーレート切り換え回路１０６ｐは、抵抗２１５に直列接続された抵抗９３と、この抵抗９１を短絡可能なスイッチ９４とを含んで構成することができる。スイッチ９２，９４がオンされた状態では、抵抗９１，９３の回路動作への関与が排除されて、小さなスルーレートが実現される。それに対して、スイッチ９２，９４がオフされた状態では抵抗９１，９３が回路動作へ関与され、それぞれ対応するミラー容量１２１，２２１との関係で決定される時定数が大きくなるため、大きなスルーレートが実現される。
【００７８】
また、図１に示される抵抗１１５，２１５，３１５，４１５を省略することができる。図１０にはその場合の構成例が示される。図１０において、ｎチャンネル型ＭＯＳトランジスタ１１４やｐチャンネル型ＭＯＳトランジスタ２１３のオン抵抗は、図１における抵抗１１５や２１５にほぼ等しい程度に大きく設定される。コントロール信号ＣＯＮＴ１によって、ｎチャンネル型ＭＯＳトランジスタ１１７及びｐチャンネル型ＭＯＳトランジスタ２１７を同時にオン／オフ制御するため、インバータ１２，１４，１７、ナンドゲート１３、及びノアゲート１６が設けられる。コントロール信号ＣＯＮＴ１はインバータ１２を介してナンドゲート１３に伝達される。ナンドゲート１３は、インバータ１２の出力信号とＭＯＳトランジスタ１１３，１１４のゲート入力信号とのナンド論理を得る。このナンドゲート１３の出力信号は後段のインバータ１４を介してｎチャンネル型ＭＯＳトランジスタ１７のゲート電極に伝達される。また、ノアゲート１６によってコントロール信号ＣＯＮＴ１とＭＯＳトランジスタ２１３，２１４のゲート入力信号とのノア論理が求められ、その出力信号が後段のインバータ１７を介してｐチャンネル型ＭＯＳトランジスタ２１７のゲート電極に伝達される。コントロール信号ＣＯＮＴ１がローレベルのとき、ｎチャンネル型ＭＯＳトランジスタ１１７及びｐチャンネル型ＭＯＳトランジスタ２１７がオンされ、コントロール信号ＣＯＮＴ１がハイレベルのとき、ｎチャンネル型ＭＯＳトランジスタ１１７及びｐチャンネル型ＭＯＳトランジスタ２１７がオフされる。このｎチャンネル型ＭＯＳトランジスタ１１７及びｐチャンネル型ＭＯＳトランジスタ２１７の作用は、図１に示される回路と同様であり、それによってスルーレートの切り換えが行われる。
【００７９】
また、正極側補助回路１０８ｐ及び負極側補助回路１０８ｍの回路動作への関与をコントロール信号によって制御するようにしても良い。図１１にはその場合の構成例が示される。インバータ１１２の出力信号とコントロール信号ＣＯＮＴ２とのナンド論理を得るためのナンドゲート１５が設けられ、このナンドゲート１５の出力信号が、正極側補助回路１０８ｐにおけるｐチャンネル型ＭＯＳトランジスタ１２２のゲート電極に伝達される。また、インバータ２１２の出力信号とコントロール信号ＣＯＮＴ３とのノア論理を得るためのノアゲート１６が設けられ、このノアゲート１６の出力信号が、正極側補助回路１０８ｐにおけるｎチャンネル型ＭＯＳトランジスタ２２２のゲート電極に伝達される。コントロール信号ＣＯＮＴ２がハイレベルの場合、インバータ１１２の出力信号に応じてｐチャンネル型ＭＯＳトランジスタ１２２がオンされることにより、ｐチャンネル型ＭＯＳトランジスタ１２２や抵抗１２３が回路動作に関与される。それに対してコントロール信号ＣＯＮＴ２がローレベルの場合、ｐチャンネル型ＭＯＳトランジスタ１２２がオフ状態に固定されるため、ｐチャンネル型ＭＯＳトランジスタ１２２や抵抗１２３は回路動作に関与されない。そして、コントロール信号ＣＯＮＴ３がローレベルの場合、インバータ２１２の出力信号に応じてｎチャンネル型ＭＯＳトランジスタ２２２がオンされることにより、ｎチャンネル型ＭＯＳトランジスタ２２２や抵抗２２３が回路動作に関与される。それに対してコントロール信号ＣＯＮＴ３がハイレベルの場合、ｎチャンネル型ＭＯＳトランジスタ２２２がオフ状態に固定されるため、ｎチャンネル型ＭＯＳトランジスタ２２２や抵抗２２３は回路動作に関与されない。
【００８０】
さらに、正極側補助回路１０８ｐ及び負極側補助回路１０８ｍをそれぞれ複数系統設け、それをコントロール信号によって選択的に回路動作に関与させるようにしても良い。図１２には、この場合の構成例が代表的に示される。図１２において、正極側補助回路１０８ｐは、ｐチャンネル型ＭＯＳトランジスタ１２２−１と抵抗１２３−１，２２３−１、及びｎチャンネル型ＭＯＳトランジスタ２２２−１が直列接続されて成る第１正極側補助回路と、ｐチャンネル型ＭＯＳトランジスタ１２２−２と抵抗１２３−２，２２３−２、及びｎチャンネル型ＭＯＳトランジスタ２２２−２が直列接続されて成る第２正極側補助回路とを有する。特に制限されないが、抵抗１２３−１，２２３−１は比較的小さな値とされ、抵抗１２３−２，２２３−２は比較的大きな値とされる。
【００８１】
インバータ１１２の出力信号とコントロール信号ＣＯＮＴ２−１とのナンド論理を得るためのナンドゲート１５−１が設けられ、このナンドゲート１５−１の出力信号が、正極側補助回路１０８ｐにおけるｐチャンネル型ＭＯＳトランジスタ１２２−１のゲート電極に伝達される。インバータ１１２の出力信号とコントロール信号ＣＯＮＴ２−２とのナンド論理を得るためのナンドゲート１５−２が設けられ、このナンドゲート１５−２の出力信号が、正極側補助回路１０８ｐにおけるｐチャンネル型ＭＯＳトランジスタ１２２−２のゲート電極に伝達される。また、インバータ２１２の出力信号とコントロール信号ＣＯＮＴ３−１とのノア論理を得るためのノアゲート１６−１が設けられ、このノアゲート１６−１の出力信号が、正極側補助回路１０８ｐにおけるｎチャンネル型ＭＯＳトランジスタ２２２−１のゲート電極に伝達される。インバータ２１２の出力信号とコントロール信号ＣＯＮＴ３−２とのノア論理を得るためのノアゲート１６−２が設けられ、このノアゲート１６−２の出力信号が、正極側補助回路１０８ｐにおけるｎチャンネル型ＭＯＳトランジスタ２２２−２のゲート電極に伝達される。
【００８２】
上記の構成において、コントロール信号ＣＯＮＴ２−１によって、ｐチャンネル型ＭＯＳトランジスタ１２２−１の動作を制御することができ、コントロール信号ＣＯＮＴ２−２によって、ｐチャンネル型ＭＯＳトランジスタ１２２−２の動作を制御することができ、コントロール信号ＣＯＮＴ３−１によって、ｎチャンネル型ＭＯＳトランジスタ２２２−１の動作を制御することができ、コントロール信号ＣＯＮＴ３−２によって、ｎチャンネル型ＭＯＳトランジスタ２２２−２の動作を制御することができる。このため、コントロール信号ＣＯＮＴ２−１，ＣＯＮＴ２−２，ＣＯＮＴ３−１，ＣＯＮＴ３−２によって、それぞれ対応するｐチャンネル型ＭＯＳトランジスタ１２２−１及び抵抗１２３−１、ｎチャンネル型ＭＯＳトランジスタ１２２−１及び抵抗２２３−１、ｎチャンネル型ＭＯＳトランジスタ１２２−２及び抵抗２２３−２を選択的に回路動作に関与させることができる。
【００８３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＵＳＢトランシーバに含まれる送信系回路に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種バッファ回路に広く適用することができる。
【００８４】
本発明は、少なくとも信号出力を行うことを条件に適用することができる。
【００８５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８６】
すなわち、プリバッファに含まれるスルーレート切り換え手段によって、出力段から第１スルーレートで信号出力を行う第１駆動状態と、出力段から第２スルーレートで信号出力を行う第２駆動状態とが切り換えられるため、第１スルーレートと第２スルーレートにおいて出力段を共用することができ、それによりバッファ回路のチップレイアウト面積の縮小化図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる差動出力バッファの構成例回路図である。
【図２】上記差動出力バッファを含む半導体集積回路の構成例ブロック図である。
【図３】上記差動出力バッファにおける主要部の動作説明のための回路図である。
【図４】上記半導体集積回路における主要部の評価のための回路図である。
【図５】上記半導体集積回路における主要部の評価のための回路図である。
【図６】上記差動出力バッファ回路における正極側補助回路及び負極側補助回路の作用説明のための特性図である。
【図７】上記差動出力バッファ回路における正極側補助回路及び負極側補助回路の作用説明のための特性図である。
【図８】上記差動出力バッファ回路における正極側補助回路及び負極側補助回路の作用説明のための特性図である。
【図９】上記差動出力バッファ回路における主要部の別の構成例回路図である。
【図１０】上記差動出力バッファ回路における主要部の別の構成例回路図である。
【図１１】上記差動出力バッファ回路における主要部の別の構成例回路図である。
【図１２】上記差動出力バッファ回路における主要部の別の構成例回路図である。
【符号の説明】
２０  半導体集積回路
２１  ユーザ論理
２２  ＵＳＢコントローラ
２３  インタフェースロジック
２４  シリアルインタフェースエンジン
２５  ＵＳＢトランシーバ
２５Ａ  送信系回路
２５Ｂ  受信系回路
１００  差動出力バッファ回路
１０１ｐ  正極側出力バッファ
１０１ｍ  負極側出力バッファ
１０２ｐ  正極側プリバッファ
１０２ｍ  負極側プリバッファ
１０３ｐ  正極側出力段
１０３ｍ  負極側出力段
１０４ｐ，１０５ｐ  第１帰還回路
１０４ｍ，１０５ｍ  第２帰還回路
１０６ｐ，１０７ｐ  正極側スルーレート切り換え回路
１０６ｍ，１０７ｍ  負極側スルーレート切り換え回路
１０８ｐ  正極側補助回路
１０８ｍ  負極側補助回路
１０９ｐ  正極側第１回路
１０９ｍ  負極側第１回路
１１０ｐ  正極側第２回路
１１０ｍ  負極側第２回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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