(57)【特許請求の範囲】
【請求項１】
集積回路上に設けられた遅延信号発生装置であって、
複数の遅延素子を連続して接続したものであって、入力信号を遅延させて、前記複数の遅延素子から、前記入力信号に対して互いに異なった遅延時間を有する遅延信号を発生させる遅延手段と、
発熱量が可変の熱発生手段と、
前記複数の遅延信号の遅延時間を可変にするために、前記複数の遅延素子のうちの一つであり、予め定められた第１の遅延素子からの信号が、前記入力信号に対して所定の位相状態となるように、前記熱発生手段による発熱量を制御する熱制御手段と、
前記複数の遅延素子の一つであって、前記第１の遅延素子と予め定められた関係に位置する第２の遅延素子からの信号を所望の遅延信号として出力する出力手段と、
を備えたことを特徴とする信号遅延装置。
【請求項２】
前記熱制御手段の発熱量の制御における所定の位相状態は、前記入力信号の１周期の位相差を有する状態である、ことを特徴とする請求項１記載の信号遅延装置。
【請求項３】
前記熱制御手段の発熱量の制御における所定の位相状態は、前記入力信号の半周期の位相差を有する状態である、ことを特徴とする請求項１記載の信号遅延装置。
【請求項４】
入力信号に対し所定の遅延を累積するように構成されて複数の遅延信号を生成する遅延手段と、
外部からの制御に応じて熱を発生して前記遅延手段の遅延量を調整する熱生成手段と、
前記遅延手段で生成された遅延信号の一部を抽出し、遅延のずれ状態を複数段階に示すセレクト信号を生成する状態制御手段と、
前記セレクト信号を受けて遅延手段が所定の遅延状態になるように熱生成手段の熱を制御する熱制御手段と、
前記セレクト信号を参照し、所定の遅延時間を有するように予め割り付けられた遅延信号を遅延手段から選択する選択手段と、
を備えたことを特徴とする信号遅延装置。
【請求項５】
入力信号に対し所定の遅延を累積するように構成されて複数の遅延信号を生成する遅延手段と、
外部からの制御に応じて段階的に熱を発生して前記遅延手段の遅延量を調整する熱生成手段と、
前記遅延手段で生成された遅延信号の一部を抽出し、遅延のずれ状態を複数段階に示すセレクト信号を生成する状態制御手段と、
前記セレクト信号を受けて前記遅延手段が所定の遅延状態になるように熱生成手段の熱を制御し、前記セレクト信号の調整範囲に属する確定ポイントを示す確定セレクト信号を生成する熱制御手段と、
前記確定セレクト信号を参照し、所定の遅延時間を有するように予め割り付けられた遅延信号を遅延手段から選択する選択手段と、
を備えたことを特徴とする信号遅延装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は信号遅延装置に関し、更に詳しくは、高精度な遅延信号を得ることが可能な信号遅延装置に関する。
【０００２】
【従来の技術】
従来、ある信号に任意の遅延時間を持たせる場合、市販のディレイラインを使用するのが一般的であった。このようなディレイラインの内部構造としては、同軸ケーブルや遅延ケーブルのような構造の分布定数型や、ディスクリートのＬ，Ｃで構成する集中定数型があり、精度の良い遅延信号を得ることができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、この種のアナログのディレイラインは、非常に高価であるという欠点を有している。
【０００４】
一方、安価に遅延信号を得る手法として、ディジタル回路で構成された集積回路のディレイ素子を複数段重ねることによって所望の遅延時間を得ることが考えられる。しかし、製造工程でのばらつきや、温度、湿度、電源電圧の変動によって遅延時間が大きく影響されるという欠点を有するため、必要な精度の遅延信号を得ることはできない。
【０００５】
したがって、精度を高めるために、ディジタル回路の外部にアナログディレイラインを外付けチップとして使用する混在型ディレイラインを用いることもある。しかし、この場合も、開発費や単価の問題によってコストアップを避けることはできなかった。
【０００６】
また、ディジタル型のディレイラインについては、信号遅延手段から出力される複数の遅延信号の中から、基準信号検出手段により入力信号と特定の関係にある遅延信号を検出し、この基準信号検出手段の検出結果に基づいて出力信号決定手段により出力すべき遅延信号を選択的に出力する装置を、本件出願人が特願平５−１２５４９号として提案している。
【０００７】
このディレイラインによれば、複数の遅延信号の中から高精度に所望の遅延時間を有する遅延信号を見出すことが可能になるが、要求される精度が上昇するに連れて、最終的に所望の遅延信号を選択する出力信号決定手段（セレクタ）の段数が増えることになって、このセレクタにおいて発生する遅延が無視できなくなる。
【０００８】
例えば、４００段のディレイ素子を縦続接続した信号遅延手段から１ｎＳの精度で所望の遅延時間の遅延信号を見出したとしても、４００入力のセレクタは９段（４００，２００，１００，５０，２５，１２，６，３，１）になるため、セレクタ１段あたり１ｎＳの遅延を含む場合には最終的に９ｎＳの遅延が生じることになる。
【０００９】
また各段のディレイ素子から最終段のセレクタまでの経路長をすべて同じになるように設計できない場合には、経路長の差による誤差が生じることになる。
このように、精度良く所望の遅延信号を見出したとしても、選択して出力する際に生じる遅延または誤差により最終的な精度が低下するといった問題を生じていた。
【００１０】
特に近年は、画像形成装置において高速な画像出力が求められてきており、要求される精度は年々厳しくなってきている。このため、セレクタへの入力数は更に増加することも考えられ、セレクタでの遅延または誤差が増大する可能性もある。したがって、最終的に高精度に遅延信号を得ることは極めて難しい状況にある。
【００１１】
本発明は、上記の課題を解決するためになされたものであって、その目的は、外付け部品を使わず一つの集積回路内で、所望の遅延時間を高精度に見出して選択することのできる信号遅延装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の目的は、セレクタを構成する選択部における被選択信号を減少させ、減少された被選択信号の遅延時間が、所望の遅延時間になるように同一の集積回路内に設けられた熱生成部による発熱によって制御することにより実現される。
【００１３】
これは集積回路内に設けられたディレイ素子の遅延時間が集積回路の温度によって変動することを逆手にとって利用したものである。
より具体的には、減少された被選択信号の遅延時間が基本クロックの周期と一定の間隔になるように熱生成部による発熱によって遅延時間を変更させる。基本クロックの周期は集積回路の温度等とはほぼ無関係で一定であるので、例えば基本クロックとちょうど一周期相違していればその選択信号は基本クロック一周期分遅延した信号となる。
【００１４】
また、この被選択信号は、熱生成部による発熱によって遅延時間を制御されたものであるで、従来の集積回路中に設けられた遅延素子のように集積回路の温度差によって変動することのない高精度の遅延時間を維持することができる。
【００１５】
このように熱制御によって減少された被選択信号によっても高精度の遅延信号を得ることができるので、従来に比較し、少ない回路構成で迅速な処理が行えるようになる。
【００１６】
また精度（分解能）を向上させるためにディレイ素子の段数を高精度に設計したとしても、少ない被選択信号により選択を行っているため、従来のようにセレクタでの遅延または誤差が増大するといった問題が発生することがない。
【００１７】
さらに選択部の回路構成を増やさずにすむので、集積化に有利であり、積極的に熱を利用しているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施例を詳細に説明する。図１は本発明の一実施の形態例の全体構成を示す構成図である。
【００１９】
＜実施の形態例の全体構成＞
この図１において、ディレイブロック部１０は基本クロックを所定量ずつ遅延させて複数の遅延信号を得るための、本発明の遅延手段（遅延部）を構成するディレイ素子群である。
【００２０】
なお、基本クロックは、水晶発振器等を用いて発生させたパルスであって、環境温度等による影響がほとんどないように設計されている。
状態制御部２０は、前記ディレイブロック部１０からの複数の遅延信号を受けて、ディレイブロック部からの複数の遅延信号と基本クロックとをそれぞれ比較して、複数の遅延信号の内での信号が基本クロックと特定の位相関係になっているか否か（どの遅延信号が所定の遅延量になっているか）を示すセレクト信号ＳＬxxx を生成する。なお、このセレクト信号ＳＬxxx は、xxx 段めの遅延信号であることを意味している。
【００２１】
熱制御部３０は、セレクト信号ＳＬxxx に応じてディレイブロック部１０が所定の遅延状態になるように熱生成部４０の熱量を制御（粗調整，微調整及び調整維持）するものである。
【００２２】
熱生成部４０は、集積回路内でディレイブロック部１０の近傍に設けられて、熱制御部３０の制御（熱制御信号）に応じた熱量を発生して前記ディレイブロック部１０の遅延量を調整するものである。
【００２３】
セレクタ部５０は、熱制御部３０で調整された確定ポイントを示すセレクト信号ＳＬx を参照して所定の遅延時間を有するように予め割り付けられた遅延信号をディレイブロック部１０から選択するセレクタである。
【００２４】
＜実施の形態例の構成の詳細構成＞
図２はディレイブロック部１０によるディレイ素子（ディレイモジュール）群の構成の一例を示した構成図である。ここでは、４００段のディレイモジュールＤＬxxx （ＤＬ000 〜ＤＬ399 ）を用いた例を示す。
【００２５】
この図２に示す例では、集積回路の内部セル（インバータ）を２個組合わせたもの（反転論理２個）を１段のディレイ素子として、これらを使用して複数段重ねてディレイブロック部を構成している。
【００２６】
なお、ディレイ素子群はこれに限定されるものではなく、クロック信号に対して異なる遅延時間を有する複数の遅延信号を発生させる構成であればよく、例えばカウンタ等を利用することも可能である。
【００２７】
前記ディレイブロック部１０においては、クロック信号のデューティが最終段までくずれないように、各段毎に２個のインバータを接続している。また、各インバータの分岐数やファンアウト数を揃えて、各段毎のばらつきを最少限に抑えるように構成することが好ましい。
【００２８】
また、このディレイ素子群の段数に関して特に制限はないが、各々のディレイ素子における遅延時間が、集積回路内の温度変化等の環境変化によってｔｙｐ値に対して１／３倍から３倍の範囲を変化する可能性があるため、各々のディレイ素子の遅延時間の変化をも考慮して基準信号を検出することができ、且つ所望の遅延時間が得られるような段数をとっておくと安全である。
【００２９】
また、状態制御部２０に対しては、ＤＬ100 付近（ＤＬ098 〜ＤＬ101 ），ＤＬ２００付近（ＤＬ198 〜ＤＬ201 ），ＤＬ３００付近（ＤＬ298 〜ＤＬ301 ）及び最終段のＤＬ399 といった、一部分を抽出して出力するようにしている。
【００３０】
なお、このように抽出して状態制御部２０に出力されるディレイ素子以外の部分では、小さな遅延時間を有するディレイ素子を多数設ける代わりに、大きな遅延時間を有するディレイ素子を少数設けることも可能である。また、以上のように、抽出して状態制御部２０に出力するディレイ素子部分の遅延の精度が最終的な精度に影響する。
【００３１】
以下、他の各部についても、この均等な遅延時間を有する４００段のディレイ素子からの遅延信号に合わせた数値を用いて説明を続ける。但し、ここで示す数値は一例であり、使用する素子やその段数、更に要求される数値に応じて各種の変形が可能である。
【００３２】
図３は状態制御部２０の構成の一例を示した構成図である。この状態制御部２０は、単なる状態検出ではなく、予め設定した状態になるような制御のための調整ポイントの状態を段階的に示すセレクト信号ＳＬxxx （ＳＬx-1，ＳＬx ，ＳＬx+1 ，ＳＬx+2 ：ここで、x はa 〜c のいずれか）を生成するものである。
【００３３】
したがって、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になっている。なお、この本実施の形態例のように状態検出と制御とを組合わせたものを状態制御と呼ぶことにする。
【００３４】
この図３に示す例では、３つの予め設定した状態（確定，微調整，粗調整）を想定してあり、３つの確定ポイント（ＳＬa ，ＳＬb ，ＳＬc ）と、確定ポイントの両側に隣接した微調整ポイント（ＳＬa-1 ，ＳＬa+1 ，ＳＬb-1 ，ＳＬb+1 ，ＳＬc-1 ，ＳＬc+1 ）と、一方の微調整ポイントに隣接した粗調整ポイント（ＳＬa+2 ，ＳＬb+2 ，ＳＬc+2 ）と、を備えている。
【００３５】
そして、前述したディレイブロック部１０からの出力信号と基本クロックを各フリップフロップで受け、更に、フリップフロップのＱ出力と隣接するフリップフロップの反転Ｑ出力とを論理積したものを、各ポイント（確定ポイント，微調整ポイント，粗調整ポイント）として出力している。
【００３６】
このような構成により、基本クロックとちょうど一周期分遅延した信号に一番近い遅延信号のポイントにＨレベルのセレクト信号が出力されることとなり、他の全てのポイントではＬレベルの信号が出力される。
【００３７】
なお、このようなセレクト信号ＳＬを出力できる回路であれば、この図５の回路構成に限定されるものではなく、フリップフロップを他のものに置換したり、論理を反転させたものでも、同様に実現することができる。
【００３８】
また特に、入力信号がクロック信号である場合には、同位相（位相差が１周期の整数倍）若しくは逆位相（位相差が半周期の奇数倍）の関係を検出することが可能である。そこで、本明細書においては、クロック信号に対して同位相若しくは逆位相の関係にあることを、位相同期の関係と称することにする。なお、前述した理由により、この実施の形態では、同位相の関係にある遅延信号を検出するように構成してある。
【００３９】
そして、この状態制御部２０からのセレクト信号を受けて、対応する熱制御信号（微調整（アップ／ダウン），確定（調整維持），粗調整（アップ））を熱制御部３０が生成する。
【００４０】
図４は熱生成部４０の構成を示す構成図である。この熱生成部４０は、熱制御信号に応じて稼働率を変えた駆動を行って効率的に熱を発生させる回路であり、多ビットのシフトレジスタ，カウンタ，インバータチェーン等が考えられる。ここでは、フリップフロップによるシフトレジスタを用いた構成を例示するものとし、Ｆ／Ｆ部４１と稼働率制御部４２とを備えている。
【００４１】
すなわち、この熱生成部４０は、イネーブル端子を有し、稼動することで熱を発生させる複数段のフリップフロップで構成されたＦ／Ｆ部４１と、熱制御信号を受けてＦ／Ｆ部４１の稼働率を制御する稼働率制御部４２とから構成されている。
【００４２】
ここでは、効率良く熱を発生させることができる回路であることが望ましく、フリップフロップによるものを例示したが、他の構成であってもよい。また、稼働率を制御することで、どの程度の熱を発生し、また、どの程度の遅延が得られるかを予め求めておき、適した段数で構成することが必要である。
【００４３】
図５はセレクタ部５０の構成の一例を示す構成図である。このセレクタ部５０では、いずれかの確定ポイントのセレクト信号（ＳＬa ，ＳＬb ，ＳＬc ）に対して予め選ばれたディレイブロック部１０からの遅延信号（ＤＬi ，ＤＬj ，ＤＬk ）が組み合わされてアンド回路５１〜５３の入力として接続されている。そして、アンド回路５１〜５３の出力がオア回路５４を介してディレイ信号として外部に出力されるようになっている。
【００４４】
基本クロックの一周期を１００ｎｓ、所望の遅延時間を３０ｎｓ、確定ポイントを１００段目，２００段目，３００段目のディレイ素子とし、それぞれに確定ポイントのセレクト信号ＳＬa ，ＳＬb ，ＳＬc が対応していると仮定して、その場合の具体例を以下に述べる。
【００４５】
基本クロックとちょうど一周期遅れた信号が１００段目の確定ポイントに一致したとする。この場合１００段目のディレイ素子から出力される信号は、基本クロックに対してちょうど１００ｎｓ遅延していることになる。各ディレイ素子の遅延時間は均等であるから、所望の遅延時間である３０ｎｓの信号は３０段目のディレイ素子から出力されているはずである。したがって、ＤＬi は３０段目のディレイ素子からの信号にするように設定される。
【００４６】
同様にして２００段目の確定ポイントに対応して６０段目からの信号をＤＬj に、３００段目の確定ポイントに対応して９０段目からの信号をＤＬk にするように設定する。
【００４７】
環境等によって確定ポイントは１００段，２００段，３００段のいずれになるかは不明であるが、いずれかの確定ポイントに一致した場合に対応するセレクト信号が出力され、それに応じたディレイ素子が選択されることになる。
【００４８】
いずれのセレクト信号が選択されてもそれぞれの情況に対応したディレイ素子（ＤＬi ，ＤＬj ，ＤＬk ）は必ず基本クロックに対応して３０ｎｓ遅延していることとなる。
【００４９】
本願の構成にすれば４００段分のディレイ素子を用いてもセレクタは２段（図５参照：１段目は５１〜５３，２段目は５４に相当）で済み、前述した従前の方法で９段のセレクタが必要であったのと比較して顕著な効果が期待できる。
【００５０】
以上のような構成により、セレクト信号に対応して予め選ばれた遅延信号（ＤＬi ，ＤＬj ，ＤＬk ）を外部に出力することが可能になる。なお、ここでは、１つの遅延信号のみを出力する場合を例示しているが、この例に限定されるものではなく、２種類の遅延信号や更に多くの遅延信号を選択して出力することも可能である。
【００５１】
なお、セレクト信号と遅延信号との割り付け方としては、多種多様なものが考えられるので、必要な遅延時間の精度に応じて選択すればよい。
このように、従来のセレクタ部より極端に少ない段数の回路で選択を行うことにより、セレクタ部の段階で発生する誤差を極めて小さく抑えることが可能になる。
【００５２】
＜熱生成部４０で生成する熱に対する考察＞
ここで、熱生成部４０での熱量と、ディレイブロック部１０での遅延との関係について説明する。
【００５３】
半導体素子の遅延変動の要因としては、温度，電源電圧，プロセスのばらつきなどが考えられる。このうちの温度について制御することに着目した。すなわち、温度が高いほど自由電子の動きが鈍くなる性質に鑑み、許容されている温度の範囲内で制御を行うことで、所望の遅延状態に制御することを目的としている。
【００５４】
ここで、立ち上がりに要する時間ｔPLH と立ち下がりに要する時間ｔPHL とについて考える。なお、温度係数をＫT ，電源電圧係数をＫU ，プロセス係数をＫP とする。
ミニマム条件における立ち上がり時間ｔPLH ：
ｔPLH(min)＝ｔPLH(typ)×ＫT ×ＫU ×ＫP(min)
ミニマム条件における立ち下がり時間ｔPHL ：
ｔPHL(min)＝ｔPHL(typ)×ＫT ×ＫU ×ＫP(min)
マキシマム条件における立ち上がり時間ｔPLH ：
ｔPLH(max)＝ｔPLH(typ)×ＫT ×ＫU ×ＫP(max)
マキシマム条件における立ち下がり時間ｔPHL ：
ｔPHL(max)＝ｔPHL(typ)×ＫT ×ＫU ×ＫP(max)
以上の立ち上がり時間及び立ち下がり時間は半導体の特性として認識されており、製造時には各種変動を考慮して設計が行なわれている。
【００５５】
次に、本発明で注目した熱による遅延変動を計算により求めてみる。
一例として、ここでは、０．８μｍＣＭＯＳシリコンゲートアレイ２層ＡＩ配線プロセスＱＦＰパッケージの場合について計算する。
【００５６】
このＱＦＰパッケージのフリップフロップを６０ＭＨｚで連続動作させた場合の消費電力Ｐは、
0003777745.tif 000002
次に、この消費電力によって発生する熱（温度上昇）Ｔは、マスタ，パッケージの熱抵抗をθjaとした場合、
0003777745.tif 000003
次に、１℃あたりの温度係数ＫT1は、
ＫT1＝０．００２６
であるので、フリップフロップ１００段における発熱Ｔ100 は、
Ｔ100 ＝７．３℃
その発熱時の温度係数ＫT7.3は、
ＫT7.3＝０．０１８９８
したがって、この状態におけるディレイブロック部Ａ１００段の遅延増加量ｔ100 は、
0003777745.tif 000004
なお、この値はパッケージの温度上昇に対する遅延増加を示しているので、デバイス内部における遅延増加量は上記の値より大きい可能性がある。
【００５７】
このような熱による遅延増加量を基準にして、必要な遅延量とＦ／Ｆ部４１の稼働率とを予め求めておいて、熱制御信号に応じて稼働率制御部４２がＦ／Ｆ部４１の稼働率を制御することで、ディレイブロック部１０における遅延量を所望量に近づけるように制御することが、本実施の形態例の特徴となる。
【００５８】
なお、この発熱については２つの制御方向（遅延増加／遅延減少）が存在しているので、予め一定量の熱を発生させておいて、この熱を増加させたり減少させたりすることで対処すればよい。
【００５９】
なお、この実施の形態例では電子回路の稼動により発熱を制御するが、吸熱を制御できる素子を用いることも可能である。吸熱による場合には、ディレイブロック部１０の動作により発生する熱を吸収する量を制御すればよい。
【００６０】
＜実施の形態例の動作＞
ここで、図６のフローチャート及び図７以降のタイムチャートを参照して、第１の実施の形態例の動作説明を行う。
【００６１】
まず、初期状態では熱生成部４０は予め定められた熱を発生する。この状態でディレイブロック部１０から抽出された一部の遅延信号を受けた状態制御部２０は、基本クロックとちょうど一周期分遅延した信号に最も近い遅延信号の位置を示すセレクト信号ＳＬxxx を発生する（図６Ｓ１）。
【００６２】
そして、このセレクト信号ＳＬxxx にしたがって、予め設定した所定の遅延状態になるような熱制御信号HCONT を熱制御部３０が発生して熱生成部４０に対して供給する。
【００６３】
すなわち、まず所定の遅延状態を示す確定ポイントのセレクト信号（ＳＬa ，ＳＬb ，ＳＬc ）になっているかを調べ（図６Ｓ２）、確定ポイントであれば熱生成の状態を維持するような熱制御信号HCONT を生成する（図６Ｓ３）。
【００６４】
また、所定の遅延状態から若干ずれた状態を示す微調整ポイントのセレクト信号（ＳＬa-1 ，ＳＬa+1 ，ＳＬb-1 ，ＳＬb+1 ，ＳＬc-1 ，ＳＬc+1 ）になっているかを調べ（図６Ｓ４）、微調整ポイントであれば熱生成の状態を微調整するような熱制御信号HCONT を生成する（図６Ｓ５）。
【００６５】
そして、確定ポイントでも微調整ポイントでもなければ、所定の遅延状態からかなりずれた状態を示す粗調整ポイントのセレクト信号（ＳＬa+2 ，ＳＬb+2 ，ＳＬc+2 ）が発生している状態であるため、熱生成の状態を粗調整するような熱制御信号HCONT を生成する（図６Ｓ６）。
【００６６】
このように、調整ポイントの状態を検出し、粗調整，微調整，確定の３種類の熱制御を行なって確定ポイントになるように制御（状態制御）することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。
【００６７】
（１）熱調整：
ここで、図７以降のタイムチャートを参照して、ディレイブロック部１０の遅延信号の遅延状態と、状態制御部２０のセレクト信号ＳＬxxx の生成の様子を説明する。なお、図７以降の説明では、遅延信号ＤＬ198 〜ＤＬ201 付近のいずれかで熱調整を行う例を示している。また、この説明では、粗調整、微調整の順に説明する。
【００６８】
▲１▼粗調整：
図７は遅延信号ＤＬ201 （図７（ｆ））の立ち上がりの直後に基本クロック（図７（ｊ））の立ち上がりがくるような状態になっている。
【００６９】
この状態では、図３に示した状態制御部２０において、遅延信号ＤＬ201 を受けたフリップフロップのＱ出力と、遅延信号ＤＬ298 を受けたフリップフロップの反転Ｑ出力とを受けるアンド回路の出力（セレクト信号ＳＬb+2 ）のみがＨレベルになる。そして、他のアンド回路の出力はＬレベルになる。
【００７０】
このセレクト信号ＳＬb+2 は粗調整ポイントであるため、熱制御部３０は粗調整のための熱制御信号HCONT を生成する。そして、この熱制御信号HCONT を受けた熱生成部４０は、稼働率を上げることで熱の粗調整を実行する。
【００７１】
▲２▼微調整：
図８は遅延信号ＤＬ200 （図８（ｅ））の立ち上がりとＤＬ201 （図８（ｆ））の立ち上がりの間に基本クロック（図８（ｊ））の立ち上がりがくるような状態になっている。
【００７２】
この状態では、図３に示した状態制御部２０において、遅延信号ＤＬ200 を受けたフリップフロップのＱ出力と、遅延信号ＤＬ201 を受けたフリップフロップの反転Ｑ出力とを受けるアンド回路の出力（セレクト信号ＳＬb+1 ）のみがＨレベルになる。そして、他のアンド回路の出力はＬレベルになる。
【００７３】
このセレクト信号ＳＬb+1 は微調整ポイントであるため、熱制御部３０は微調整のための熱制御信号HCONT を生成する。そして、この熱制御信号HCONT を受けた熱生成部４０は、稼働率を若干上げることで熱の微調整を実行する。
【００７４】
▲３▼調整維持：
図９は遅延信号ＤＬ199 （図９（ｄ））の立ち上がりとＤＬ200 （図９（ｅ））の立ち上がりの間に基本クロック（図９（ｊ））の立ち上がりがくるような状態になっている。
【００７５】
この状態では、図３に示した状態制御部２０において、遅延信号ＤＬ199 を受けたフリップフロップのＱ出力と、遅延信号ＤＬ200 を受けたフリップフロップの反転Ｑ出力とを受けるアンド回路の出力（セレクト信号ＳＬb ）のみがＨレベルになる。そして、他のアンド回路の出力はＬレベルになる。
【００７６】
このセレクト信号ＳＬb+1 は確定ポイントであるため、熱制御部３０は調整維持のための熱制御信号HCONT を生成する。そして、この熱制御信号HCONT を受けた熱生成部４０は、稼働率を維持することで状態を維持するような調整を実行する。
【００７７】
▲４▼微調整：
図１０は遅延信号ＤＬ198 （図１０（ｃ））の立ち上がりとＤＬ199 （図１０（ｄ））の立ち上がりの間に基本クロック（図１０（ｊ））の立ち上がりがくるような状態になっている。
【００７８】
この状態では、図３に示した状態制御部２０において、遅延信号ＤＬ198 を受けたフリップフロップのＱ出力と、遅延信号ＤＬ199 を受けたフリップフロップの反転Ｑ出力とを受けるアンド回路の出力（セレクト信号ＳＬb-1 ）のみがＨレベルになる。そして、他のアンド回路の出力はＬレベルになる。
【００７９】
このセレクト信号ＳＬb-1 は微調整ポイントであるため、熱制御部３０は微調整のための熱制御信号HCONT を生成する。そして、この熱制御信号HCONT を受けた熱生成部４０は、稼働率を若干下げることで熱の微調整を実行する。
【００８０】
以上のように、調整ポイントの状態を検出し、粗調整，微調整，確定の３種類の熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。
【００８１】
また、以上の場合は、セレクト信号ＳＬb に収束するような熱制御であったが、同様な熱制御によりＳＬa やＳＬc に収束するような熱制御を行うことも可能である。
【００８２】
（２）遅延信号の選択：
次に、以上のような熱制御と並行して実行するセレクタ部５０での遅延信号の選択について説明する。
【００８３】
このセレクタ部５０は、状態制御部２０で生成されたセレクト信号ＳＬxxx のうちの確定ポイントのセレクト信号ＳＬx （ＳＬa ，ＳＬb ，ＳＬc ）、または、熱制御部３０で調整された確定セレクト信号ＳＬx （ＳＬa ，ＳＬb ，ＳＬc ）のいずれかを参照して所定の遅延時間を有するように予め割り付けられた遅延信号をディレイブロック部１０から選択する。
【００８４】
すなわち、セレクト信号ＳＬa が表れている（Ｈレベルである）ときには、遅延信号ＤＬi がディレイ信号として外部に出力される。
また、セレクト信号ＳＬb が表れている（Ｈレベルである）ときには、遅延信号ＤＬj がディレイ信号として外部に出力される。
【００８５】
そして、セレクト信号ＳＬc が表れている（Ｈレベルである）ときには、遅延信号ＤＬk がディレイ信号として外部に出力される。
この場合の遅延信号ＤＬi 〜ＤＬk については、夫々のセレクト信号ＳＬx （ＳＬa ，ＳＬb ，ＳＬc ）が表れた時に所望の遅延時間が得られるようなものを予め選択してセレクタ部５０内で割り付けておけばよい。
【００８６】
なお、状態制御部２０からのセレクト信号ＳＬxxx が確定ポイントの周囲の微調整ポイント（ＳＬx-1 ，ＳＬx+1 ）や粗調整ポイント（ＳＬx+2）に入った時点で、熱制御部３０は熱制御と並行して、確定ポイントのセレクト信号に相当する確定セレクト信号ＳＬx （ＳＬa ，ＳＬb ，ＳＬc ）を生成してセレクタ部５０に供給することが可能である。この確定セレクト信号は、微調整や粗調整のセレクト信号を受けて、オア回路等で生成することが可能である。
【００８７】
このように粗調整や微調整段階で確定ポイントに相当する確定セレクト信号を用いたとしても、熱制御によって数クロック以内のタイミングで実際の確定ポイントに達するため、何ら問題は生じない。また、このように確定セレクト信号によってセレクタ部５０が動作するため、一時的に確定ポイント以外の遅延状態になっているときにも外部に出力されるディレイ信号が途切れることがなくなる。
【００８８】
このようにして得られた遅延信号は、例えば画像形成装置のＰＷＭ回路等へ出力されるが、ＰＷＭ回路でディレイ信号を必要としない時に遅延信号を出力させないように、セレクタ部５０の次（或いは内部）に、出力の可否を制御可能なように構成することも可能である。
【００８９】
また、画像形成装置等では、水平方向や垂直方向にディレイ信号を必要としない期間（いわゆる帰線期間）があるため、この帰線期間に確定ポイントを変更するような制御を行っておき、ディレイ信号を必要とする期間内では微調整を行うことが好ましい。
【００９０】
なお、出力信号決定手段として、上述したセレクタ部５０の代わりに、信号遅延装置外のＣＰＵ等を利用することも考えられる。即ち、ディレイブロック部１０，状態制御部２０及び熱制御部３０を外部ＣＰＵに接続し、更にソフトウェアで制御することによって、上記の割り付けを逐次計算し、所望の遅延時間を有する遅延信号を出力させるようにすることも可能である。
【００９１】
＜実施の形態例により得られる効果＞
以上詳細に説明したように、調整ポイントの状態を検出し、粗調整，微調整，確定の３種類の熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理が迅速に行なえるようになる。
【００９２】
そして、このように確定ポイントに収束するように制御した上で選択することで、従来のセレクタ部より極端に少ない段数の回路で選択を行えるようになり、セレクタ部の段階で発生する誤差を極めて小さく抑えることが可能になる。
【００９３】
また、精度（分解能）を向上させるためにディレイブロック部１０の段数を増やしたとしても、少ない検出情報で熱制御及び選択を行っているために、従来のような誤差増大といった問題が発生することはない。
【００９４】
更に、精度を向上させるにはディレイブロック部１０の段数を増やすだけで良く、セレクタ部の回路規模を増やさずに済むので、集積化に有利である。
また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【００９５】
＜その他の実施の形態例＞
以上のような構成からなる本発明は、ディジタル回路のみで構成することが可能であるから、１つの集積回路内に設けることができる。また、少なくとも、ディレイブロック部１０と熱生成部４０とを１つの集積回路内に設けて熱結合した状態に置けばよい。
【００９６】
また、本実施の形態例の信号遅延装置は、全体をディジタル回路として一集積回路上に構成可能であり、レーザビームプリンタ、複写機、ファクシミリといった画像形成装置におけるデータ送出の同期等に利用可能である。
【００９７】
また、ＤＲＡＭにおいて、行アドレスを決定するＲＡＳ信号と、列アドレスを決定するＣＡＳ信号と、該ＲＡＳ、ＣＡＳ信号の切り換えをＲ／Ｃ信号との３つのタイミングを作るために用いたり、ＣＣＤのリセットパルスの発生に適応させることも可能である。その他、多相クロック発生回路に用いて高速処理を行ったり、クロック位相同期回路に用いて外部クロックと内部クロックとの位相合わせを行ったり、同期信号発生回路に用いて外部データと同期したクロックを発生させたり等々、従来用いられてきたディレイラインの適用箇所に適用することが可能である。
【００９８】
【発明の効果】
以上詳細に説明したように、本発明の信号遅延装置では、一部の抽出された遅延信号（調整ポイント）の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御すると共に、予め割り付けられた遅延信号をセレクト信号の情報を参照して選択することで、少ない検出情報で高い精度の状態検出を迅速に行うと共に、従来のセレクタ部より極端に少ない段数の回路での選択により誤差を極めて小さく抑えることが可能になる。
【００９９】
また、本発明の信号遅延装置では、一部の抽出された遅延信号（調整ポイント）の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御すると共に、予め割り付けられた遅延信号を確定ポイントのセレクト信号の情報を参照して選択することで、少ない検出情報で高い精度の状態検出を迅速に行うと共に、従来のセレクタ部より極端に少ない段数の回路での選択により誤差を極めて小さく抑えることが可能になる。
【０１００】
以上のような発明では、精度（分解能）を向上させるために遅延部の段数を増やしたとしても、少ない検出情報で熱制御及び選択を行っているために、従来のような誤差増大といった問題が発生することはない。更に、精度を向上させるには遅延部の段数を増やすだけで良く、選択部の回路規模を増やさずに済むので、集積化に有利である。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【０１０１】
また、全回路をディジタル回路で構成することができるので、従来のディレイラインの価格を数分の一程度で実現でき、しかも拡張することも容易である。更に、ゲート・アレイ等の集積回路内で１チップで構成することにより、外付けディレイラインで問題となる干渉も発生せず、信号ノイズの問題も解消される。
【図面の簡単な説明】
【図１】本発明の一実施の形態例の全体構成を示す構成図である。
【図２】本発明の一実施の形態例で使用するディレイブロック部の詳細構成の一例を示す構成図である。
【図３】本発明の一実施の形態例で使用する状態制御部の詳細構成の一例を示す構成図である。
【図４】本発明の一実施の形態例で使用する熱生成部の詳細構成の一例を示す構成図である。
【図５】本発明の一実施の形態例で使用するセレクタ部の詳細構成の一例を示す構成図である。
【図６】本発明の一実施の形態例の動作状態を示すフローチャートである。
【図７】本発明の一実施の形態例におけるセレクト信号の発生の様子を説明するためのタイムチャートである。
【図８】本発明の一実施の形態例におけるセレクト信号の発生の様子を説明するためのタイムチャートである。
【図９】本発明の一実施の形態例におけるセレクト信号の発生の様子を説明するためのタイムチャートである。
【図１０】本発明の一実施の形態例におけるセレクト信号の発生の様子を説明するためのタイムチャートである。
【符号の説明】
１０  ディレイブロック部
２０  状態制御部
３０  熱制御部
４０  熱生成部
５０  セレクタ部
【図１】
0003777745.tif 000005
【図２】
0003777745.tif 000006
【図３】
0003777745.tif 000007
【図４】
0003777745.tif 000008
【図５】
0003777745.tif 000009
【図６】
0003777745.tif 000010
【図７】
0003777745.tif 000011
【図８】
0003777745.tif 000012
【図９】
0003777745.tif 000013
【図１０】
0003777745.tif 000014