(57)【特許請求の範囲】
【請求項１】
多相クロックを用いて入力バーストデータをサンプリングし、これらサンプリング結果に基づき前記多相クロックのなかから前記バーストデータの識別のためのクロックを選択し、この選択クロックを用いて前記バーストデータの識別をなすようにしたディジタルＰＬＬ回路と、前記選択クロックを分周してこの分周出力に基づいて前記電圧制御発振器の制御を行うようにしたアナログＰＬＬ回路と、前記ディジタルＰＬＬ回路による前記バーストデータの識別結果を前記電圧制御発振器の出力によりリタイミングするリタイミング回路とを含むバーストデータ受信装置であって、
前記バーストデータのオーバヘッドの受信位相とその受信期待位相との差を検出してその位相差に応じて前記電圧制御発振器への制御電圧の制御をなす制御手段を含み、前記電圧制御発振器の出力を、前記ディジタルＰＬＬ回路の動作源となる前記多相クロックの生成源としたことを特徴とするバーストデータ受信装置。
【請求項２】
前記制御手段は、前記選択クロックの分周出力のデューティを前記位相差に応じて制御するようにしたことを特徴とする請求項１記載のバーストデータ受信装置。
【請求項３】
前記選択クロックの位相変化量を一定周期でカウントするアップダウンカウンタを更に含み、前記制御手段は、前記位相差に加えて前記カウンタの出力に応じて前記デューティを制御するようにしたことを特徴とする請求項２記載のバーストデータ受信装置。
【請求項４】
前記アナログＰＬＬ回路は、前記選択クロックを分周する分周器と、この分周出力を入力とするＬＰＦとを有し、このＬＰＦの出力を前記電圧制御発振器の制御電圧とすることを特徴とする請求項１〜３いずれか記載のバーストデータ受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバーストデータ受信装置に関し、特に多相クロックのなかから適宜最適位相のクロックを選択して受信バーストデータの識別再生をなすようにしたディジタルＰＬＬ回路を有するバーストデータ受信装置の改良に関するものである。
【０００２】
【従来の技術】
ディジタルＰＬＬ回路を用いたバーストデータ受信装置が、特開平８−２３７１１７号公報や特開平１１−２６１５４６号公報等に開示されている。このディジタルＰＬＬ回路は、バースト信号の受信時に基準となるクロックを取得して、この取得した基準クロックの位相に基づいて受信したバーストデータの位相同期（データ識別）を行うようにしたものである。
【０００３】
この様なディジタルＰＬＬ回路の基本構成及び動作について、図５に示したディジタルＰＬＬ部１６を参照して簡単に説明する。このディジタルＰＬＬ部１６の主要構成は受信バーストデータ１００を多相クロック生成回路２からの多相クロック２０１によりサンプリングするデータサンプリング回路１と、これ等サンプリング結果１０１に基づいてバーストデータ１００のビット位相を検出し、この検出結果に応じて、多相クロック２０１のなかから最適位相を有するクロックを選択するための位相検出回路３及びクロック選択回路４と、この選択されたクロック２０２を基にサンプリングデータ１０１の識別再生を行うデータ識別リタイミング回路５とからなっている。
【０００４】
なお、固定発振器８は多相クロック生成回路２の多相クロック生成源２００となる発振器である。
【０００５】
この様なディジタルＰＬＬ回路において、高いクロック精度が要求されるシステムでは、多相クロックを生成する元となる高精度の固定発振器８を用いることが必要となる。高いクロック精度が要求される場合とは、例えば、通信中において、バーストデータを受信していない無信号期間中では、固定発振器の周波数で自走することになるので、伝送路周波数と固定発振器による自走周波数との位相ずれがあまり許容されない場合である。
【０００６】
特開平１１−２６１５４６号公報では、このバーストデータを受信していない期間での周波数偏差を抑圧するための改善が行われているが、バースト受信中のクロック選択情報を記憶しておき、これを再生することにより、バーストデータを受信していないときのデータ送信用クロックとするようになっており、よって、送信データにクロックを適宜選択したときのジッタを含むことになる。例えば、バーストデータのビットレートが高速になった場合に、このジッタが許容できない場合がある。
【０００７】
いずれにしても、この様なディジタルＰＬＬ回路では、常に入力データに追従するように、多相クロックから最適な位相を有するクロックが選択されるようになっているために、選択後のクロックには、ジッタが含まれることになる。バーストデータを受信し、データを更に下流側の装置へ渡す際にこのジッタが許容されないシステムにおいては、ジックを吸収するために、更に別途ＶＣＸＯ等によるアナログＰＬＬ回路を搭載することになる。
【０００８】
図５には、上述したディジタルＰＬＬ部１６を搭載し、更に当該アナログＰＬＬ部１５をも搭載したバーストデータ受信装置のブロック図が示されている。先に説明したディジタルＰＬＬ部１６の動作クロック源となる多相クロック２０１のクロック源として、高精度の固定発振器８が設けられており、バーストデータを受信していない期間の周波数偏差を抑圧し、かつディジタルＰＬＬ部１６内のクロック選択回路４の選択後のクロック２０２は、多相クロック２０１のなかから一つを適宜選択したものであってジッタを含んでいることになる。
【０００９】
そこで、ＶＣＸＯ１１を含むアナログＰＬＬ部１５とＦＩＦＯ６とを追加して、選択クロック２０２のジッタ除去を図っているのである。すなわち、選択クロック２０２を分周回路９−１により分周して位相比較器１０の一入力３０１とし、その他入力には、ＶＣＸＯ（電圧制御発振器）１１の出力２０３の分周回路９−２による分周出力３０２を用いている。この位相比較器１０の位相比較出力４０１はＬＰＦ（ローパスフィルタ）１２を介してＶＣＸＯ１１の制御電圧４００となる。
【００１０】
このＶＣＸＯ１１の出力２０３をリタイミング用のＦＩＦＯ６の読出しクロックとして用い、その書込みクロックにはクロック選択回路４による選択クロック２０２が用いられている。こうすることにより、ジッタを含む選択クロック２０２に同期してＦＩＦＯ６へ書込まれたディジタルＰＬＬ部１６の出力１０２は、ジッタが完全に除かれたアナログＰＬＬ部１５のクロック出力２０３により読出されて、クロック乗せ換え（リタイミング）が行われることになるのである。
【００１１】
なお、ＯＨ検出タイミング生成回路７は、バーストデータ１００のＯＨ（オーバーヘッド）を検出して各種タイミング信号５００を生成する機能を有している。
【００１２】
【発明が解決しようとする課題】
図５に示した如く、ディジタルＰＬＬを搭載したバーストデータ受信装置においては、高い周波数精度が要求され、かつジッタも許容されないような場合に、高精度の固定発振器８と、ジッタ抑圧のためのＶＣＸＯ１１とを搭載することが必要となり、よって実装部品が増大し、かつ高価なシステムになるという欠点がある。
【００１３】
本発明の目的は、高いクロック精度とディジタルＰＬＬの選択クロックのジッタ吸収機能とを維持しつつ、小型でかつ低価格のバーストデータ受信装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明によれば、多相クロックを用いて入力バーストデータをサンプリングし、これらサンプリング結果に基づき前記多相クロックのなかから前記バーストデータの識別のために最適な位相を有するクロックを選択し、この選択クロックを用いて前記バーストデータの識別をなすようにしたディジタルＰＬＬ回路と、前記選択クロックを分周してこの分周出力に基づいて前記電圧制御発振器の制御を行うようにしたアナログＰＬＬ回路と、前記ディジタルＰＬＬ回路による前記バーストデータの識別結果を前記電圧制御発振器の出力によりリタイミングするリタイミング回路とを含むバーストデータ受信装置であって、前記バーストデータのオーバヘッドの受信位相とその受信期待位相との差を検出してその位相差に応じて前記電圧制御発振器への制御電圧の制御をなす制御手段を含み、前記電圧制御発振器の出力を、前記ディジタルＰＬＬ回路の動作源となる前記多相クロックの生成源としたことを特徴とするバーストデータ受信装置が得られる。
【００１５】
そして、前記制御手段は、前記選択クロックの分周出力のデューティを前記位相差に応じて制御するようにしたことを特徴とし、また前記選択クロックの位相変化量を一定周期でカウントするアップダウンカウンタを更に含み、前記制御手段は、前記位相差に加えて前記カウンタの出力に応じて前記デューティを制御するようにしたことを特徴とする。また、前記アナログＰＬＬ回路は、前記選択クロックを分周する分周器と、この分周出力を入力とするＬＰＦとを有し、このＬＰＦの出力を前記電圧制御発振器の制御電圧とすることを特徴とする。
【００１６】
本発明の作用を述べる。バーストデータのＯＨ( オーバヘッド) の受信位相とその受信期待位相との差を検出して、その位相差に応じてアナログＰＬＬ回路の電圧制御発振器への制御電圧の制御をなす様に構成する。具体的には、ディジタルＰＬＬ回路の選択クロックに同期して電圧制御発振器の出力制御をなすアナログＰＬＬ回路において、上述のＯＨの位相差に応じて当該選択クロックの分周出力のデューティの制御を行って、このデューティ制御された選択クロックを、ＬＰＦを通すことにより得られた制御電圧を用いて、電圧制御発振器の制御を行うように構成する。これにより、本発明の上記目的を達成することが可能となる。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を用いて説明する。図１は本発明の一実施例の構成を示すブロック図であり、図５と同等部分は同一符号により示している。図５と相違する部分についてのみ述べると、デューティ調整回路１３が付加されており、分周回路９−３の分周出力４０２のデューティを制御するためのデューティ制御信号５０２が出力されるようになっている。このデューティ調整回路１３はＯＨ検出タイミング生成回路７の出力５０１を入力として、デューティー制御信号５０２を生成するものである。
【００１８】
このＯＨ検出タイミング生成回路７は、１回目のバーストフレームの受信時にそのＯＨを検出し、この検出タイミングに応答してクロック２０２を計数するカウンタを有しており、このカウンタにより、次のフレームで受信するはずのＯＨの位相（受信期待位相）と、実際にＯＨを検出した位相との差を、ＯＨ位相差情報５０１としてデューティ調整回路１３へ出力するものである。デューティ調整回路１３は、このＯＨ位相差情報５０１に基づいてデューティ制御信号５０２を分周回路９−３へ出力する。分周回路９−３は、このデューティ制御信号５０２に基づき分周パルス４０２のデューティを、ＯＨ検出タイミング生成回路７におけるＯＨ受信位相の位相差が“０”になる様変更制御するのである。
【００１９】
なお、図１におけるアナログＰＬＬ部１５においては、図５における分周回路９−１、９−２及び位相比較回路１０を削除し、分周回路９−３を設けて、選択クロック２０２をこの分周回路９−３へ供給してこの分周出力４０２をＬＰＦ１２へ供給するようにしている。また、ＶＣＸＯ１１の出力２０３を多相クロック生成回路２のクロック生成源としている。他の構成は図５のそれと同じであるもとする。
【００２０】
図１の構成の具体的な動作を図２のタイムチャートを用いて説明する。最初、分周回路９−３の分周パルス４０２は、デュ−ティ５０％のパルスを出力しているものとする。また、ＶＣＸＯ１１の制御電圧４００は分周パルス４０２をＬＰＦ１２にて平滑したのもであってＶＣＸＯ１１のほぼ中心電圧となっており、ＶＣＸＯ１１は中心周波数付近で発振している。
【００２１】
１回目のバーストフレームのＯＨ受信をトリガに、ＯＨ検出タイミング生成回路７にて１フレーム周期をカウントし、次のフレームのＯＨ受信期待位相と、実際にＯＨを検出した位相差を計測する。第２フレームのＯＨ受信は、内部カウンタによる計測よりも実際のＯＨ受信の方が遅かった場合を示している。言い替えると、ＶＣＸＯ１１の周波数が伝送路周波数よりも早いことを示している。このため、第２フレームでは分周パルス４０２のデューティの“Ｈ”の幅を減らし、ＶＣＸＯ１１の制御電圧４００の電圧を下げ、ＶＣＸＯ１１の発振周波数を下げている。
【００２２】
第３フレーム目のＯＨ受信では、内部カウンタによる計測よりもＯＨ受信位相が早かった場合を示している。言い替えると、ＶＣＸＯ１１の周波数が伝送路周波数よりも若干低かったことを示している。このため、第３フレームでは分周パルス４０２のデューティの“Ｈ”の幅を若干増やし、ＶＣＸＯ１１の制御電圧４００の電圧を若干上げ、発振周波数を若干上げている。
【００２３】
以上の制御を数フレームに渡って行うことによって、最終的にＶＣＸＯ１１の発振周波数が伝送路周波数と一致するところ、すなわち、ＯＨ検出タイミング生成回路７におけるＯＨ受信位相位相差が“０”になるところで収束する。
【００２４】
本構成例においては、バーストデータを受信するフレーム単位では、ＶＣＸＯ１１は固定発振器として振る舞いつつ、複数のフレームにまたがった長いスパンでは、ＶＣＸＯとしての動作を行うという特徴があり、従来では、固定発振器とＶＣＸＯの２つが必要であった構成に対して、ＶＣＸＯ１個にて、固定発振器としての役割とＶＣＸＯとしての役割を共存させている。
【００２５】
従来の技術との比較で考えると、図５の従来技術の構成のままで固定発振器８を取り去り、ＶＣＸＯ１１の出力を多相クロック生成回路２のクロック源にも併用しても良いと考えられが、次に述べる様な問題がある。アナログＰＬＬ部１５の内の位相比較器１０は、一般的には、ＥＸ−ＯＲ（排他的論理和）型や、セット／リセット型であり、それぞれ異なるクロック源から同一周期に分周した波形同士を位相比較して位相差を検出し、後段のＬＰＦ１２の平滑機能により位相差を電位に変換して周波数を変更し、二つの分周波形が一定の位相関係に収束する様に設計される。
【００２６】
前述の様にＶＣＸＯ１１の出力を多相クロック生成回路２のクロック源と併用してしまうと、二つの分周回路の分周元クロックが同一のクロックとなり、電源投入時等の初期条件によっては分周回路の分周開始位相が異なってしまった場合、アナログＰＬＬ部１５は系として収束せず発散してしまうことになる。
【００２７】
そこで、本発明では、アナログＰＬＬ部としてＯＨ検出タイミング生成回路７にて、バーストデータ受信フレーム単位でのＯＨ位相情報５０１を元に、デューティ調整回路１３を介して分周回路９−３のデューティを変更するという手段を用いていることが一つの特徴である。
【００２８】
図１の実施例では、ＶＣＸＯ１１の制御がバーストデータ受信時のＯＨ位相情報のみによるため、バーストデータ受信周期でＶＣＸＯ１１が補正されることになる。従って、一般的にＶＣＸＯ１１が伝送路周波数と一致するまでの収束時間が長くなると考えられる。これが許容されないシステムの場合を考慮して、図３に本発明の他の実施例の構成を示す。図３において、図１と同等部分は同一符号にて示している。
【００２９】
図３の構成例では、図１の構成例に、更にアップダウンカウンタ１７を付加している。このアップタウンカウン１７には、ディジタルＰＬＬ部１６内の位相検出回路３から出力されるクロック選択信号５０３が入力されている。アップダウンカウンタ１７は前述のクロック選択信号５０３の変化に基づきクロックの選択位相の変化量を一定周期でカウントする。このカウントした結果をクロック位相遷移情報５０４としてデューティ調整回路１３に出力する。
【００３０】
デューティ調整回路１３では、クロック位相遷移情報５０４とＯＨ検出位相情報５０１との二つの情報に応じてデューティ制御信号５０２を生成する。すなわち、本構成例におけるデューティ調整回路１３は、バーストデータ受信中のディジタルＰＬＬ部１６におけクロック引き込み過程と、バーストデータ受信周期の位相ずれの二つの情報により、ＶＣＸＯ１１の周波数を引き込ませるので、比較的早くＶＣＸＯ１１の周波数と伝送路周波数が一致することになる。
【００３１】
図３に示した本発明の他の実施例の具体的な動作を図４のタイムチャートを用いて説明する。最初、分周回路９−３の分周パルス４０２は、図１の実施例と同じく、デュ−ティ５０％のパルスを出力している。１回目のバーストデータ受信中に、アップダウンカウンタ１７では、一定周期で多相クロックの位相遷移状況をカウントし、クロック位相遷移情報５０４の例として「＋８」、「＋５」、「＋３」を順次出力したとする。
【００３２】
ここでは、多相クロック２０１の位相遷移情報については、現在選択している相よりも時間的に遅い位相のクロックを選択した場合は「＋１」をカウントし、時間的に早い位相のクロックを選択した場合は「−１」をカウントするものとして仮に定義した。
【００３３】
ここで、図４の例では、いずれも多相クロックの選択において、順次遅い相のクロックを選択していったということになる。遅い相を順次選択したということは、ＶＣＸＯ１１の平均周波数が伝送路周波数よりも早いことを示している。従って、ＶＣＯＸ１１の制御電圧を下げる目的で、分周回路９−３の分周期パルス４０２のデューティの“Ｈ”の幅を順次減少させる制御を行う。また、図１の実施例と同じ様に、ＯＨ検出タイミング検出回路７で次のバーストの受信ＯＨ位相情報により、デューティ調整部１３に対して微調整を行なっている。
【００３４】
以上の様に本実施例では、バーストデータ受信中の多相クロックの位相遷移情報と共に、バーストデータ受信周期の位相ずれの二つの情報により、ＶＣＸＯ１１の周波数を引き込ませるので、比較的早くＶＣＸＯ１１の周波数と伝送路周波数が一致することが可能となる。
【００３５】
この図２の実施例では、ＶＣＸＯ１１はバーストデータ受信中はＶＣＸＯとして動作し、バーストデータとバーストデータの間の無信号期間中は固定発振器として動作するという性格を有すると共に、複数のフレームにまたがった長いスパンでＶＣＸＯ１１の微調整を可能とするという特徴がある。
【００３６】
【発明の効果】
以上述べたように、本発明によれば、従来では、固定発振器とＶＣＸＯの２個の発振器を必要とした構成に対して、固定発振器を削減することが可能となるという効果がある。そのために、高い周波数精度が要求されるディジタルＰＬＬを用いたバーストデータ受信装置において、高いクロック精度とディジタルＰＬＬのジッタを吸収機能を維持したまま、小型／経済的にバーストデータ受信回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１の構成の動作を説明するためのタイミングチャートである。
【図３】本発明の他の実施例の構成を示す図である。
【図４】図３の構成の動作を説明するためのタイミングチャートである。
【図５】従来技術を説明するための図である。
【符号の説明】
１  データサンプリング回路
２  多相クロック生成回路
３  位相検出回路
４  クロック選択回路
５  データ識別リタイミング回路
６  ＦＩＦＯ（ファーストイン・ファーストアウト）
７  ＯＨ検出タイミング生成回路
９−３  分周回路
１１  ＶＣＸＯ
１２  ＬＰＦ（ローパスフィルタ）
１３  デューティ調整回路
１５  アナログＰＬＬ部
１６  ディジタルＰＬＬ部
１７  アップダウンカウンタ
【図１】
0003859531.tif 000002
【図２】
0003859531.tif 000003
【図３】
0003859531.tif 000004
【図４】
0003859531.tif 000005
【図５】
0003859531.tif 000006