(57)【特許請求の範囲】
【請求項１】
入力側（ＩＮ）が１/Ｍの分周回路（Ｔ）を介してＭ個の加算器（Ｓ１………Ｓ７）の入力側と接続されている、マルチビットデジタル/アナログ変換器（ＤＡＣ）において、
各加算器の出力側がそれぞれのループフィルタ（ＳＦ１………ＳＦ７）を介して各量子化器（Ｑ１………Ｑ７）の入力側に接続されており、
ソーティング論理回路（ＳＬ）が設けられており、前記ソーティング論理回路（ＳＬ）の入力側は前記各量子化器の出力側に接続され、前記ソーティング論理回路（ＳＬ）の出力側は各ＤＡ素子（ＤＡ１………ＤＡ７）に接続され、前記ソーティング論理回路の制御入力側（ＳＴ）はマルチビットデジタル/アナログ変換器の入力側（ＩＮ）に接続されており、さらに前記ソーティング論理回路の各出力信号（ｓ１………ｓ７）は、前記各加算器のそれぞれの入力側にネガティブフィードバックされており、
出力加算器（ＤＡＳ）が設けられており、該出力加算器の入力側は各ＤＡ素子の出力側に接続され、出力側からはアナログの出力信号（ｄａ(k)）が送出されるように構成されていることを特徴とするマルチビットデジタル/アナログ変換器。
【請求項２】
前記ソーティング論理回路（ＳＬ）は、量子化器がその出力信号（ｙ１………ｙ７）の大きさに従ってソーティングされかつマルチビットデジタル/アナログ変換器の入力側（ＩＮ）における信号に依存した数（ｎ）だけのＤＡ素子（ＤＡ１………ＤＡ７）が最大の出力信号を有する量子化器の出力側に接続されるように、構成されている、請求項１記載のマルチビットデジタル/アナログ変換器。
【請求項３】
前記ループフィルタ（ＳＦ）自体は、内部フィードバックパス（ＶＫ）を有している、請求項１または２記載のマルチビットデジタル/アナログ変換器。
【請求項４】
前記ループフィルタ内に積分器（ＩＮＴ）が設けられており、該積分器はフィードバックパス内にリミッタ（Ｂ）を有している、請求項１から３いずれか１項記載のマルチビットデジタル/アナログ変換器。
【請求項５】
マルチビットデルタシグマアナログ/デジタル変換器のフィードバックパス内にデジタル/アナログ変換器として用いることを特徴とする、請求項１から４に記載のマルチビットデジタル/アナログ変換器の適用。
【発明の詳細な説明】
【０００１】
デルタシグマアナログ/デジタル変換器は、およそ１９８０年代の中盤からオーディオ信号のデジタル化のために用いられている。多数の試みと多くの学術論文から今世紀最後の３０年間でこのような変換器の適用範囲は益々拡大されてきた。この種の変換器は閉制御ループを有しており、このループの順方向分岐内にはループフィルタと量子化器が設けられ、フィードバック分岐内にはデジタル/アナログ変換器が設けられている。この種の変換器は、比較的高次の変調器構造とマルチビットデジタル/アナログ変換器によってオーディオ領域よりも上の高周波領域に対する益々の試みがなされている。
【０００２】
シグマデルタアナログ/デジタル変換器は、いわゆるナイキスト変換器よりも著しく高いレートのアナログ入力信号をサンプリングする。この場合は時間分解能と入替えに振幅分解能が得られる。そのようないわゆる減衰フィルタによれば、これまでのように高い分解能ではあるが低いレートのデータ流しか得ることができない。１ビットデジタル/アナログ変換器の代わりにマルチビットＤ／Ａ変換器を用いれば、僅かな量子化雑音のためにオーバーサンプリングを低減することが可能である。さらに僅かな位相余裕度で低域通過領域の増幅率が大きなループフィルタを用いれば、さらに良好なノイズ電圧間隔が可能となる。いずれにせよこの場合は線形性が実質的にデジタル/アナログ変換器の精度にのみ依存している。というのも変調器の閉制御ループはデジタル/アナログ変換器によるノイズを抑圧できないからである。デルタシグマ変調器のもとでのオーバーサンプリングに基づいて、有効信号に対するデジタル/アナログ変換器内の素子の許容偏差による悪影響は、ノイズ整形（Noise-Shaping）によって著しく減じることができる。このノイズ整形なしではデジタル/アナログ変換器においては入力信号に応じて相応に多くのデジタル/アナログ素子が選択され、それらの出力信号がデジタル/アナログ変換器の出力信号に加算される。
【０００３】
公知の手法では、製造過程に起因するデジタル/アナログ変換器の素子の製造偏差の影響を相応の素子選択回路によって著しく低減している。これに相応する手法は例えば公知文献“Electronic Letters, Vol. 31, No.20, 28.09.1995”に記載されている。このケースではノイズ整形実施のために、共通のベクトル量子化器を介して結合されている複数のデルタシグマ変調器が一体的となっている回路がデジタル/アナログ変換器として用いられている。ベクトル量子化器は、入力信号によって設定される、デルタシグマ変調器の素子の数の選択に用いられている。この場合はまさに最大の出力信号を有している変調器が選択されている。この場合ベクトル量子化器は、デルタシグマ変調器における量子化器としての通常の機能も担っている。なぜならこのベクトル量子化器の出力信号を介してフィードバック結合がなされているからである。システム全体の安定化のために、デルタシグマ変調に対する入力信号は、最小の値を有しているベクトルフィルタの出力成分を受入れる。しかしながらこの従来技術によってなされている、入力信号に関する相応の安定化を図るアーキテクチャには、ベクトル量子化器に対して多大な回路コストがかかり、さらに最低限の検波も付加的に必要となる。その上さらにデルタシグマ変調器に対して選択された構造も、係数エラーに非常に敏感でそのために複雑なフィルタ構造と相応の係数器も必要となる。
【０００４】
本発明の課題は、波形整形を伴うマルチビットデジタル/アナログ変換器において、素子許容偏差に基づくデジタル/アナログ変換器による障害が著しく低減されかつ前述したような回路技術的な余分なコストも最小で済むように改善を行うことである。
【０００５】
前記課題は請求項１の特徴部分に記載された本発明によって解決される。本発明の別の有利な構成例は従属請求項に記載されている。
【０００６】
実施例
次に本発明を図面に基づき以下の明細書で詳細に説明する。この場合、
図１は、３ビットＤ/Ａ変換器に対するノイズ整形を伴ったデルタシグマアナログ/デジタル変換器を示した図であり、
図２は、図１のソーティング論理回路を説明するためのテーブルを示した図であり、
図３は、フィードバック分岐内のループフィルタの有利な構成を示した図であり、
図４は、図１のフィードバック分岐内のループフィルタのさらに別の有利な構成を示した図である。
【０００７】
本発明の基本的な考察は、次のようなことからなっている。すなわち、Ｍ個のデルタシグマ変調器とM個の素子が設けられ、各変調器はそれに所属のＤＡ素子を、各素子の結果としての信号が個別に見てデジタル/アナログ変換器の入力信号をシミュレートするように選択する。デジタル/アナログ変換器のアナログ出力信号は、Ｍ個のＤＡ素子の個々の信号の重畳から生じる。この場合Ｍ個のデルタシグマ変調器の入力信号は、デジタル/アナログ変換器のＭ番目の入力信号部分に相応する。
【０００８】
本発明は、著しい回路コストの低減に結び付く。なぜならここでは特に安定性を欠くことなく比較的僅かな段数の量子化器で実現が可能だからである。本発明によるデジタル/アナログ変換器のループフィルタにおける状態ベクトルフィードバックないし状態値制限によれば、従来技法に比べて安定した高次の（２よりも大きい次数の）デルタシグマ変換器が比較的僅かな回路コストでもって可能となる。
【０００９】
図１にはマルチビットデルタシグマアナログデジタル変換器の実施例が示されており、この変換器は順方向経路で順番に加算器ＡＤＳ、ループフィルタＡＤＦ、（例えば３ビットの分解能を有する）マルチビット量子化器ＡＤＱ、並びにデルタシグマアナログデジタル変換器のデジタル出力側ＤＯＵＴから加算器ＡＤＳの負の入力側へのフィードバックパスを有し、本発明によるマルチビットデジタル/アナログ変換器ＤＡＣを有している。加算器ＡＤＳでは、アナログ振幅サンプルＡＩＮから変換器ＤＡＣのアナログ出力信号ｄａ(k)が減算される。出力信号ＤＯＵＴは、デジタル/アナログ変換器ＤＡＣの入力信号ＩＮを表わし、分周回路Ｔにおいて、デジタル/アナログ変換器内に存在するＤＡ素子の数Ｍによって分周される。この実施例では、Ｍ＝７のＤＡ素子ＤＡ１………ＤＡ７が存在する。それらの出力側の信号は加算器ＤＡＳを用いてデジタル/アナログ変換器ＤＡＣの出力側ＯＵＴでアナログ出力信号ｄａ(k)を形成している。ＤＡ素子としては例えばアナログ回路技術での加算増幅器のように抵抗が用いられている。これらのＤＡ素子は、素子許容偏差の側から見れば、全て同じサイズであり、重要なのは選択されたＤＡ素子の絶対数のみであって、信号ｄａ(k)に対するＤＡ素子の特別な選択ではない。ソーティング論理回路ＳＬによれば、（例えば２ビットの分解能を有している）相応の数のマルチビット量子化器Ｑ１………Ｑ７からのＭ＝７の出力信号ｙ１（ｋ）………ｙ７（ｋ）が入力信号ＩＮに依存してＭ＝７のＤＡ素子に対してＭ個の選択信号ｓ１（ｋ）………ｓ７（ｋ）を形成する。入力側ＩＮないしはソーティング論理回路ＳＬの入力側ＳＴの信号からは、当該ソーティング論理回路において選択されるべきＤＡ素子の数ｎが求められる。各選択信号ｓ１（ｋ）………ｓ７（ｋ）は、固有の加算器Ｓ１………Ｓ７において分周器Ｔの出力信号ｕ（ｋ）から減算され、それぞれのループフィルタＳＦ１………ＳＦ７の入力側に供給される。これらの出力はそれぞれの各量子化器Ｑ１………Ｑ７に供給される。
【００１０】
ソーティング論理回路ＳＬは、入力側ＩＮの入力信号に応じて相応する数のＤＡ素子を選択するのに用いられる。この場合は常にｎ個のＤＡ素子が選択され、それらに属する出力信号は最大である。これにより、最大値を有するフィードバックループは、一方ではネガティブフィードバックをそして他方ではポジティブフィードバックを得る。ソーティング論理回路は有利には、１つのＤＡ素子が選択された場合には値１の選択信号を送出し、相応のＤＡ素子が選択されていない時には値−１の選択信号を送出するように構成されている。それにより、選択されなかったＤＡ素子の出力信号は、全てポジティブフィードバックされ、これは次のようなことにつながる。すなわち当該のループないしはそれに属するＤＡ素子が後で、量子化器の出力信号がそれによって相応に大きくなった場合に、他の箇所でも選択されることにつながる。オーバーサンプリングにより変換器の非線形性は、ＤＡ素子の素子許容偏差に基づいてほぼならされ、それに伴って線形性が高まる。
【００１１】
ここに示されている実施例と互角のデジタル/アナログ変換器を従来技法によって得るためには、４段の量子化器の代わりに１２段の量子化器が必要となり、さらに付加的な最小検出ユニットも必要となる。
【００１２】
図２には、ソーティング論理回路ＳＬの機能を説明するためのテーブル例が示されており、このテーブルは、信号ｙ１………ｙ７および選択信号ｓ１………ｓ７に関してＤＡ素子の様々な数ｎ＝０，１，３，５，４の順で経過変数ｋ＝１………５を有している。ｋ＝１ではｎ＝０である。つまりＤＡ素子は全く選択されない。ｋ＝１でｎ＝０の場合では、信号ｙ１………ｙ７はそれぞれ０，１，２，２，１，０，３となり、選択信号ｓ１………ｓ７は全て−１である。なぜならｎ＝０のために唯一どのＤＡ素子も選択されていないからである。ｋ＝２でｎ＝１の行、すなわち唯１つのＤＡ素子が選択される場合には、信号ｙ１………ｙ７＝１，３，２，１，３，２，１であり、これは選択信号ｓ２だけが１で他の選択信号は全て−１であることを意味する。なぜならｙ２が最初の最大値、つまり値３を有しているからである。ｋ＝３の行はｎ＝３のＤＡ素子のケースであり、この場合には、信号ｙ１………ｙ７＝３，０，３，３，１，２，３であり、それに続く所属の最初の３つの最大の選択信号、つまりＳ１，ｓ３，ｓ４が値１で残りは全て−１である。ｋ＝４に対する行はｎ＝５のＤＡ素子のケースであり、この場合は信号ｙ１………ｙ７＝３，２，３，３，２，１，３であり、選択信号はｓ５とｓ６までは全て１であり、当該のｓ５とｓ６は−１である。最後の行はｋ＝５とｎ＝４のケースであり、この場合の信号ｙ１………ｙ７はそれぞれ１，２，３，０，３，２，３であり、所属の選択信号ｓ１，ｓ４，ｓ６は、−１で選択信号ｓ２，ｓ３，ｓ５，ｓ７は１である。
【００１３】
限定された計算精度に基づいて、Ｍ個のデジタルデルタシグマ変調器、つまりそれぞれ量子化器Ｑ１………Ｑ７を有するループフィルタＳＦ１………ＳＦ７は、フィードバックなしでも安定化している利点を有している。このことは、図３に示されているように、相応の内部の状態ベクトルフィードバックＶＫを備えたループフィルタによって達成される。
【００１４】
Ｍ個のデルタシグマ変調器の次数が、つまりフープフィルタＳＦ１………ＳＦ７の次数が２よりも大きいならば、変換器の高い制御のもとに不安定性が生じ得る。このことを避けるために有利には、図４に示されているように、ループフィルタの各積分器ＩＮＴのフィードバックパス内にリミッタＢが設けられる。このリミッタは状態変数の過度に大きな値だけを防ぐので、これによって積分器は比較的僅かな制御のもとで自ら安定した状態に戻る。
【図面の簡単な説明】
【図１】  ３ビットＤ/Ａ変換器に対するノイズ整形を伴ったデルタシグマアナログ/デジタル変換器を示した図である。
【図２】  図１のソーティング論理回路を説明するためのテーブルを示した図である。
【図３】  フィードバック分岐内のループフィルタの有利な構成を示した図である。
【図４】  図１のフィードバック分岐内のループフィルタのさらに別の有利な構成を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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