(57)【特許請求の範囲】
【請求項１】
クロック選択信号に応じて、互いに位相の異なる複数のクロック信号の中から適切な位相のクロック信号を選択するクロックセレクタと、
入力データと前記選択されたクロック信号との位相を比較する位相比較器と、
前記位相比較器での比較結果に応じて位相制御信号を生成すると共に、オフセット制御信号に応じて前記クロック選択信号を生成する位相制御部と、
前記位相制御信号に応じて前記オフセット制御信号を生成する周波数オフセット制御部とを具備することを特徴とする同期回路。
【請求項２】
前記位相制御信号は、
前記選択されたクロック信号の位相が前記入力データの位相よりも遅れているときに生成される第１の位相制御信号と、
前記選択されたクロック信号の位相が前記入力データの位相よりも進んでいるときに生成される第２の位相制御信号と
を含むことを特徴とする請求項１に記載の同期回路。
【請求項３】
前記周波数オフセット制御部は、
前記第１の位相制御信号の出力回数と前記第２の位相制御信号の出力回数との出力回数差が第１のしきい値より小さい間は、前記出力回数差の増加分または減少分が所定数に達するごとに前記オフセット制御信号を生成することを特徴とする請求項２に記載の同期回路。
【請求項４】
前記周波数オフセット制御部は、
前記出力回数差が前記第１のしきい値を超えたときは、さらに所定の間隔で前記オフセット制御信号を出力することを特徴とする請求項３に記載の同期回路。
【請求項５】
前記周波数オフセット制御部は、
前記出力回数差が前記第１のしきい値を超えた後に、前記出力回数差が第２のしきい値以下になったときには、前記出力回数差に応じてのみ前記オフセット制御信号を出力することを特徴とする請求項４に記載の同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多相クロック選択方式における同期回路に関する。
【０００２】
【従来の技術】
図７は、従来技術における多相クロック選択方式（phase picking）の同期回路のブロック図である。従来の同期回路は、クロック発生部１、クロックセレクタ２、位相比較器３、位相制御部４、位相情報記憶部６、分周器７から構成されている。
【０００３】
クロック発生部１は、ＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）で構成され、基準信号をもとに多相クロックを生成する。位相比較器３は、受信したシリアルデータと、クロックセレクタ２により選択されたクロックとの位相差を検出し、信号を出力する。
【０００４】
続いて、位相制御部４では、位相比較器３で検出した信号をもとに、選択されたクロックのエッジがデータの中央に位置するように制御を行う。そして、位置情報記憶部６は位相制御部４が出力する情報を記憶し、クロックセレクタ２は位相情報記憶部６の情報に応じて適したクロックを選択する。また、分周器７は、クロックセレクタ２により選択されたクロックを分周し、位相制御部４および位相情報記憶部６に供給している。
【０００５】
すなわち、従来の同期回路では、データ遷移があるときにシリアルデータと選択されたクロックとの位相差が検出され、この検出結果に応じて誤差の調整を行っている。
【０００６】
【発明が解決しようとする課題】
受信するシリアルデータの送信速度が上昇してくると、多相クロックの生成数を増やし、その分解能（resolution）をあげる必要が生じてくる。しかしながら、分解能をあげることは、選択クロックの切り替えによる位相差の補償のゲインを小さくすること、すなわち、ループゲインを下げることを意味する。特に、データ遷移のないことを許容するシステムでは、周波数オフセットに対する追従が困難になる。
【０００７】
例えば、１６相クロックにおいて２００ｐｐｍ（０．０２％）の周波数オフセットがある場合、１つ隣のクロックとの位相差（２π／１６）に相当する位相誤差が生じるサイクル数は、
（１／１６）÷０．０２％＝１÷（１６×０．０００２）＝３１２．５
となる。一方、分解能をあげた６４相クロックの場合では、
（１／６４）÷０．０２％＝１÷（６４×０．０００２）＝７８．１２５
となる。
【０００８】
つまり、このサイクルに相当する期間で負帰還制御が行われないと、隣のクロックまでの位相差に相当する位相誤差が生じてしまう。すなわち、データの遷移が無い場合には帰還が働かないので、同期回路による追従ができなくなることを意味する。
【０００９】
そこで本発明は、データの遷移がないときでも、周波数オフセットを検出して、クロックセレクタにおけるクロックの切り替えを自動的に行うことを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一態様によれば、クロック選択信号に応じて、互いに位相の異なる複数のクロック信号の中から適切な位相のクロック信号を選択するクロックセレクタと、入力データと前記選択されたクロック信号との位相を比較する位相比較器と、前記位相比較器での比較結果に応じて位相制御信号を生成すると共に、オフセット制御信号に応じて前記クロック選択信号を生成する位相制御部と、前記位相制御信号に応じて前記オフセット制御信号を生成する周波数オフセット制御部とを具備することを特徴とする同期回路が提供される。
【００１２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施の形態における同期回路のブロック図であり、シリアルデータを入力とし、パラレルデータとして出力するレシーバである。本実施の形態の同期回路は、基準信号に基づいて多相のクロックを生成するクロック発生部１と、多相クロックから所望のクロック（選択クロック）を１つ選択し出力するクロックセレクタ２と、入力データ（シリアルデータ）と選択クロックの位相を比較し、且つ、選択クロックに同期したシリアルデータを出力する位相比較器３と、選択クロックのエッジ（立ち上がり／立ち下がり）が入力データの中央に位置するように選択すべきクロックを制御する位相制御部４と、位相制御部からの信号（位相制御信号）に応じてオフセット制御信号を出力する周波数オフセット制御部５と、位相制御部４が出力する位相情報を記憶し、クロックセレクタ２を制御する位相情報記憶部６と、選択クロックの周波数を分周する分周器７と、選択クロックに同期した高いビットレートのシリアルデータを、選択クロックを分周したクロックに同期した低いビットレートのパラレルデータに変換し出力するデシリアライザー８から構成されている。
【００１３】
クロック発生部１は、例えばＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）で構成される。
【００１４】
位相制御部４は、位相比較器３での比較結果に応じて位相制御信号（ＵＰ信号／ＤＮ信号）を出力する。ＵＰ信号とＤＮ信号は、周波数オフセット制御部５に供給される。ここで、ＵＰ信号とＤＮ信号の出力条件を、選択クロックに対し０°および９０°位相差がある２系統の比較クロックを用いて説明する。図２は、位相制御部において出力されるＵＰ信号またはＤＮ信号のタイミングチャート図である。位相が一致しているとき、シリアルデータの遷移に応じてＵＰ信号またはＤＮ信号を出力する（図２（ａ））。ＵＰ信号とＤＮ信号が同じ頻度で、あたかも交互に出力されている状態では、位相が一致していることを表している。
【００１５】
また、入力データの境界に対し、９０°位相差がある比較クロックのエッジ（立ち上がり／立ち下がり）が右側、すなわち、比較クロックのタイミングが遅いとき、ＵＰ信号を出力する（図２（ｂ））。一方、入力データの境界に対し、比較クロックのエッジが左側、すなわち、比較クロックのタイミングが早いとき、ＤＮ信号を出力する（図２（ｃ））。尚、位相比較器３において比較がされない場合、すなわち、入力データの遷移がない場合は、ＵＰ信号／ＤＮ信号とも出力されない。
【００１６】
周波数オフセット制御部５は、位相制御部４からのＵＰ信号とＤＮ信号に基づいて、オフセット制御信号（Ｓｈｉｆｔ＿ＵＰ信号またはＳｈｉｆｔ＿ＤＮ信号）を出力する。オフセット制御信号は、位相制御部４に供給される。本実施の形態の周波数オフセット制御部５は、例えばアキュムレータとカウンタから構成される。アキュムレータは、ＵＰ信号とＤＮ信号を累積する。カウンタは、オフセット制御信号を強制的に出力するための時計の役割をする。
【００１７】
ＵＰ信号とＤＮ信号の累積数（ＵＰ信号−ＤＮ信号）の絶対値が起動しきい値Ｍ１より小さいとき、この累積数に応じてオフセット制御信号を出力する。例えば、ＵＰ信号とＤＮ信号の累積数が所望数になったとき、オフセット制御信号を出力する。尚、オフセット制御信号は、累積数が正の方向に増えるときＳｈｉｆｔ＿ＵＰ信号を出力し、負の方向に増えるときＳｈｉｆｔ＿ＤＮ信号を出力する。例えば、累積数が正の方向に増え所定数になったとき、Ｓｈｉｆｔ＿ＵＰ信号が出力される。その後、累積数が正の方向に増えつづけ、再び所定数になれば、Ｓｈｉｆｔ＿ＵＰ信号が出力される。一方、その後、累積数が負の方向に変化し、所定数になったとき、Ｓｈｉｆｔ＿ＤＮ信号が出力される。
【００１８】
一方、累積数が起動しきい値Ｍ１以上になったとき、カウンタに基づいてオフセット制御信号を強制的に出力する。例えば、アキュムレータでの累積数（ＵＰ信号−ＤＮ信号）の絶対値が、起動しきい値Ｍ１より小さいときカウンタは動作を停止しており、起動しきい値Ｍ１に達したときカウンタは動作を開始する。そして、カウンタがキャリー（またはボロー）を出力したとき、すなわち、カウント値がカウンタリセットしきい値Ｃ１になったとき、周波数オフセット制御部５は強制的にオフセット制御信号を出力する。
【００１９】
オフセット制御信号が出力されると、カウンタはリセットされ、再び０からカウントアップを開始する。そして、再びカウンタリセットしきい値Ｃ１になると周波数オフセット制御部５はオフセット制御信号を出力する。累積数が停止しきい値Ｍ２以下になるまで、カウンタはこの動作を繰り返し行う。尚、停止しきい値Ｍ２は、Ｍ２≦Ｍ１となる値に設定する。
【００２０】
さらに位相制御部４は、周波数オフセット制御部５からのオフセット制御信号に応じて位相情報記憶部６に位相情報を出力する。位相情報記憶部６は、位相制御部４からの位相情報を記憶する。そして、記憶された位相情報をもとにクロックセレクタ２を制御する。クロックセレクタ２は、現在の選択クロックに対し、最も近接した最小位相差を持つクロックを新たに選択する。
【００２１】
次に、本実施の形態における動作について、図３を用いて説明する。クロック発生部１で生成される多相クロックは１６相とし、位相制御部４から図３（ａ）に示したようにＵＰ信号およびＤＮ信号が出力された場合を考える。図４は、１６相クロックの場合の位相遷移を示している。このとき、隣り合うクロックの位相差は２π／１６（サイクル時間÷１６）となる。クロックセレクタ２では初め、クロック０が選択されているものとする。
【００２２】
図３（ａ）では、ＤＮ信号よりＵＰ信号が多く出力されている。すなわち、入力データに対し選択クロックのタイミングが遅れていることを表している。入力データの遷移があると、位相制御部４からＵＰ信号／ＤＮ信号が出力される。位相制御部４から出力されたＵＰ信号およびＤＮ信号は、周波数オフセット制御部５内のアキュムレータで累積される。図３（ｂ）は、アキュムレータにおける累積数の遷移を示すグラフである。
【００２３】
周波数オフセット制御部５は、累積数（ＵＰ信号−ＤＮ信号）の絶対値が起動しきい値Ｍ１より小さく、且つ、累積数が所定数になると、Ｓｈｉｆｔ＿ＵＰ信号を出力する。図３では、累積数が４の倍数（所定数）になったときにＳｈｉｆｔ＿ＵＰ信号が出力されている。
【００２４】
出力されたＳｈｉｆｔ＿ＵＰ信号は、位相制御部４に出力される。位相制御部４はＳｈｉｆｔ＿ＵＰ信号が入力されると、位相情報記憶部６の位相情報を書き換える。位相情報記憶部６はこの位相情報に応じて、クロックセレクタ２を制御する。そして、クロックセレクタ２は、位相情報記憶部６に記憶された位相情報に基づいて、選択されているクロックに対して位相差が−２π／１６あるクロックを新たに選択する。
【００２５】
１回目のＳｈｉｆｔ＿ＵＰ信号が出力されると、位相情報記憶部６の位相情報が書き換えられる。すると、クロックセレクタ２では、クロック０に対し位相差−２π／１６のクロック、すなわち、クロック１５（＝“クロック０”−２π／１６）が選択される。同様に、２回目のＳｈｉｆｔ＿ＵＰ信号が出力されたときは、クロック１５に対し位相差−２π／１６のクロック１４が選択される。
【００２６】
また、累積数が起動しきい値Ｍ１に達すると、周波数オフセット制御部５内のカウンタが動作を開始する（図３（ｃ））。カウンタがカウンタリセットしきい値Ｃ１に達すると、周波数オフセット制御部５は強制的にＳｈｉｆｔ＿ＵＰ信号を出力する（図３（ｄ））。
【００２７】
Ｓｈｉｆｔ＿ＵＰ信号を強制的に出力すると、カウンタはリセットし、再び０から動作を開始する。そして再びカウンタリセットしきい値Ｃ１に達すれば、周波数オフセット制御部５は強制的にＳｈｉｆｔ＿ＵＰ信号を出力する。以降、カウンタの動作に基づいて強制的にＳｈｉｆｔ＿ＵＰ信号を出力する動作を繰り返す。そして、Ｓｈｉｆｔ＿ＵＰ信号が出力される度に、新たなクロックが選択される。
【００２８】
図３（ｄ）では、累積数に応じて２回目のＳｈｉｆｔ＿ＵＰ信号が出力された後、ＵＰ信号／ＤＮ信号の出力が少なくなり所定数（４の倍数）に達していないが、Ｓｈｉｆｔ＿ＵＰ信号は出力されている。これは、入力データの遷移がない、すなわち、ＵＰ信号／ＤＮ信号が出力されなくても、カウンタに基づいてオフセット制御信号を出力しているためである。つまり、カウンタが動作を始めた以降は、累積数に関係なく、カウンタの動作に応じてオフセット制御信号が出力される。
【００２９】
尚、カウンタが停止するのは、累積数が停止しきい値Ｍ２（Ｍ２≦Ｍ１）以下になったとき、すなわち、ＵＰ信号−ＤＮ信号の差が十分小さくなったときである。この場合、位相差は広がらないので、強制的にオフセット制御信号を出力しなくてもよい。
【００３０】
以上、Ｓｈｉｆｔ＿ＵＰ信号が出力される場合について説明したが、ＵＰ信号よりもＤＮ信号が多いときは、入力データに対し選択クロックのタイミングが早くなっているので、位相の遅れたクロックを選択するためにＳｈｉｆｔ＿ＤＮ信号が出力される。そして、Ｓｈｉｆｔ＿ＤＮ信号が出力されると、クロックセレクタ２は選択されているクロックに対し、位相差が＋２π／１６あるクロックを新たに選択する。
【００３１】
第１の実施の形態によれば、データ遷移がなく、位相比較器３において入力データと選択されたクロックの位相比較がされないときでも、周波数オフセット制御部５で強制的にオフセット制御信号を出力させる。これにより、周波数オフセットによっておこる位相誤差を補償し、入力データに同期したクロックを自動的に選択することができる。
（第２の実施の形態）
第２の実施の形態における同期回路は、出力されたＵＰ信号およびＤＮ信号をもとに、周波数オフセット制御部におけるカウンタのキャリー（またはボロー）を出力するしきい値を変えることを特徴とする。
【００３２】
尚、第２の実施の形態における同期回路の構成は、第１の実施の形態で示した図１と同様である。また、周波数オフセット制御部５以外は、第１の実施の形態における各々と同じ仕様とすることができるので、説明を省略する。
【００３３】
周波数オフセット制御部５は、位相制御部４からのＵＰ信号とＤＮ信号に基づいて、オフセット制御信号（Ｓｈｉｆｔ＿ＵＰ信号またはＳｈｉｆｔ＿ＤＮ信号）を出力する。本実施の形態の周波数オフセット制御部５も、例えばアキュムレータとカウンタから構成される。本実施の形態におけるカウンタのしきい値は、可変であるとする。
【００３４】
ＵＰ信号とＤＮ信号の累積数（ＵＰ信号−ＤＮ信号）の絶対値が起動しきい値Ｍ１より小さいとき、この累積数に応じてオフセット制御信号を出力する。一方、累積数が起動しきい値Ｍ１以上になったとき、カウンタに基づいてオフセット制御信号を出力する。
【００３５】
例えばカウンタは、累積数が起動しきい値Ｍ１より小さいとき動作を停止しており、起動しきい値Ｍ１を超えたとき動作を開始する。そして、カウンタが動作を開始しカウンタリセットしきい値Ｃ１を超えたとき、周波数オフセット制御部５は強制的にオフセット制御信号を出力する。オフセット制御信号を出力すると、カウンタはリセットされる。さらにカウンタは、次のオフセット制御信号を出力するためのしきい値を変更し、再び０からカウントアップを開始する。変更後のカウンタリセットしきい値をＣ２とすると、このしきい値Ｃ２を超えたとき周波数オフセット制御部５はオフセット制御信号を出力する。
【００３６】
尚、カウンタのしきい値は、ＵＰ信号およびＤＮ信号の出力頻度、すなわち、累積数の増加する速さに応じて値を変更する。
【００３７】
ここで、オフセット制御信号としてＳｈｉｆｔ＿ＵＰ信号が出力される場合を考える。例えば、ＤＮ信号に比べＵＰ信号の出力頻度が高ければ、周波数オフセットの広がりは早い。したがって、次のオフセット制御信号が出力されるタイミングを早くしたいので、カウンタリセットしきい値をＣ１よりも小さくする。一方、ＤＮ信号とＵＰ信号の出力頻度にあまり差がなければ、周波数オフセットの広がりは遅くなる。したがって、そのままのタイミング（カウンタリセットしきい値Ｃ１）か、カウンタリセットしきい値をＣ１よりも大きくしてオフセット制御信号の出力されるタイミングを遅くする。
【００３８】
また、オフセット制御信号としてＳｈｉｆｔ＿ＤＮ信号が出力される場合は、ＵＰ信号に比べＤＮ信号の出力頻度が高ければ、カウンタリセットしきい値をＣ１よりも小さくする。一方、ＤＮ信号とＵＰ信号の出力頻度にあまり差がなければ、カウンタリセットしきい値の変更をしない。
【００３９】
次に、本実施の形態における周波数オフセット制御部５の動作について、図５を用いて説明する。位相制御部４から図５（ａ）に示したようにＵＰ信号およびＤＮ信号が出力された場合を考える。
【００４０】
周波数オフセット制御部５は、累積数（ＵＰ信号−ＤＮ信号）の絶対値が起動しきい値Ｍ１より小さく、且つ、累積数が所定数になると、Ｓｈｉｆｔ＿ＵＰ信号を出力する。
【００４１】
また、累積数が起動しきい値Ｍ１に達すると、周波数オフセット制御部５内のカウンタが動作を開始する。図５では、２回目のＳｈｉｆｔ＿ＵＰ信号が出力された後、カウンタが動作を開始している。そして、カウンタがカウンタリセットしきい値Ｃ１に達したとき、周波数オフセット制御部５は強制的に３回目のＳｈｉｆｔ＿ＵＰ信号を出力している。
【００４２】
Ｓｈｉｆｔ＿ＵＰ信号を出力すると、カウンタはリセットされ、しきい値をＣ１からＣ２に変更する。図５（ａ）においては、ＵＰ信号の出力頻度がＤＮ信号に比べ多かったので、カウンタリセットしきい値Ｃ２はＣ１よりも小さい値としている。逆に、ＵＰ信号の出力頻度がＤＮ信号の出力頻度よりも少なければ、そのままＣ２＝Ｃ１とする。
【００４３】
そして、カウンタリセットしきい値Ｃ２に達したとき、周波数オフセット制御部５は強制的にＳｈｉｆｔ＿ＵＰ信号を出力する。Ｓｈｉｆｔ＿ＵＰ信号を出力すると、カウンタはリセットされ、しきい値をＣ２からＣ３に変更する。しきい値Ｃ３は、ＵＰ信号の出力頻度がＤＮ信号の出力頻度よりも、多ければＣ２よりも小さい値とし、少なければＣ１とする。
【００４４】
以降、カウンタリセットしきい値Ｃｎ（ｎ＝３，４，…）として同様の動作を繰り返し、カウンタリセットしきい値Ｃｎに達する毎にＳｈｉｆｔ＿ＵＰ信号を出力する。尚、カウンタは、累積数が停止しきい値Ｍ２（Ｍ２≦Ｍ１）になるまで動作し続ける。
【００４５】
尚、ＵＰ信号−ＤＮ信号＜０のときは、Ｓｈｉｆｔ＿ＤＮ信号を出力し、上記説明におけるＵＰ信号とＤＮ信号の関係を逆にして同様に考えることができる。
【００４６】
第２の実施の形態によれば、データ遷移がなく、位相比較器３において入力データと選択されたクロックの位相比較がされないときでも、周波数オフセット制御部５で強制的にオフセット制御信号を出力させる。これにより、周波数オフセットによっておこる位相誤差を補償し、入力データに同期したクロックを自動的に選択することができる。
【００４７】
また、第２の実施の形態における周波数オフセット制御部５では、位相誤差の広がり、すなわち、データ遷移があるときの位相比較の結果に応じて、カウンタのしきい値を変更する。これにより、オフセット制御信号を出力するタイミングを変えることができ、周波数オフセットによる位相誤差の広がる速度に応じて追従することができる。
（第３の実施の形態）
第３の実施の形態における同期回路は、出力されたＵＰ信号およびＤＮ信号をもとに、周波数オフセット制御部におけるカウンタのゲインを変えることを特徴とする。
【００４８】
第３の実施の形態における同期回路の構成は、第１の実施の形態で示した図１と同様である。また、周波数オフセット制御部５以外は、第１の実施の形態における各々と同じ仕様とすることができるので、説明を省略する。
【００４９】
周波数オフセット制御部５は、位相制御部４からのＵＰ信号とＤＮ信号に基づいて、オフセット制御信号（Ｓｈｉｆｔ＿ＵＰ信号またはＳｈｉｆｔ＿ＤＮ信号）を出力する。本実施の形態の周波数オフセット制御部５も、例えばアキュムレータとカウンタから構成される。本実施の形態におけるカウンタのゲインは、可変である。尚、カウンタのしきい値は固定されているものとする。
【００５０】
ＵＰ信号とＤＮ信号の累積数（ＵＰ信号−ＤＮ信号）の絶対値が起動しきい値Ｍ１より小さいとき、この累積数に応じてオフセット制御信号を出力する。一方、累積数が起動しきい値Ｍ１以上になったとき、カウンタに基づいてオフセット制御信号を出力する。
【００５１】
例えばカウンタは、累積数が起動しきい値Ｍ１より小さいとき動作を停止しており、起動しきい値Ｍ１を超えたとき動作を開始する。そして、カウンタが動作を開始しカウント値がカウンタリセットしきい値Ｃ１になったとき、周波数オフセット制御部５は強制的にオフセット制御信号を出力する。オフセット制御信号を出力すると、カウンタはリセットされる。そして、カウンタは、累積数に応じてゲインを変更し、再び０からカウントアップを開始する。そして、再びカウント値がカウンタリセットしきい値Ｃ１になったとき周波数オフセット制御部５はオフセット制御信号を出力する。
【００５２】
カウンタのゲインは、ＵＰ信号およびＤＮ信号の出力頻度、すなわち、累積数の増加・減少する速さに応じて値を変更する。
【００５３】
ここで、オフセット制御信号としてＳｈｉｆｔ＿ＵＰ信号が出力される場合を考える。例えば、ＤＮ信号に比べＵＰ信号の出力頻度が高ければ、周波数オフセットの広がりは早いと考えられる。したがって、次のオフセット制御信号が出力されるタイミングを早くしたいので、カウンタのゲインを大きくする。例えば、初期状態では＋１づつカウントアップするが、ＵＰ信号の出力頻度が高ければ＋２づつカウントアップすることでゲインを大きくする。
【００５４】
一方、ＤＮ信号とＵＰ信号の出力頻度にあまり差がなければ、周波数オフセットの広がりは遅くなる。したがって、そのままのタイミングか、ゲインを小さくしてオフセット制御信号の出力されるタイミングを遅くする。例えば、ＤＮ信号の出力頻度が低ければ、＋２づつカウントアップするのを、＋１づつカウントアップすることでゲインを小さくする。
【００５５】
また、オフセット制御信号としてＳｈｉｆｔ＿ＤＮ信号が出力される場合には、ＵＰ信号に比べＤＮ信号の出力頻度が高ければ、カウンタのゲインを大きくする。一方、ＤＮ信号とＵＰ信号の出力頻度にあまり差がなければ、ゲインの変更をしない。逆に、ＤＮ信号の出力頻度が高くなれば、ゲインを小さくする。
【００５６】
次に、本実施の形態における周波数オフセット制御部５の動作について、図６を用いて説明する。位相制御部４から図６（ａ）に示したようにＵＰ信号およびＤＮ信号が出力された場合を考える。
【００５７】
周波数オフセット制御部５は、累積数（ＵＰ信号−ＤＮ信号）の絶対値が起動しきい値Ｍ１より小さく、且つ、累積数が所定数になると、Ｓｈｉｆｔ＿ＵＰ信号を出力する。
【００５８】
また、累積数が起動しきい値Ｍ１に達すると、周波数オフセット制御部５内のカウンタが動作を開始する。カウント値がカウンタリセットしきい値Ｃ１に達すると、周波数オフセット制御部５は強制的にＳｈｉｆｔ＿ＵＰ信号を出力する。
【００５９】
Ｓｈｉｆｔ＿ＵＰ信号を強制的に出力すると、カウンタはリセットされ、ゲインを変更する。図６では、ＵＰ信号の出力頻度がＤＮ信号に比べ十分多いので、ゲインを大きくしている。そして再びカウンタリセットしきい値Ｃ１に達すれば、周波数オフセット制御部５は強制的にＳｈｉｆｔ＿ＵＰ信号を出力する。以降、カウンタは、ＵＰ信号とＤＮ信号の出力頻度の多少を比較してゲインを調整し、カウンタリセットしきい値Ｃ１に達する毎にＳｈｉｆｔ＿ＵＰ信号を出力する。尚、カウンタは、累積数が停止しきい値Ｍ２（Ｍ２≦Ｍ１）になるまで動作し続ける。
【００６０】
第３の実施の形態によれば、データ遷移がなく、位相比較器において入力データと選択されたクロックの位相比較がされないときでも、周波数オフセット制御部で強制的にオフセット制御信号を出力させる。これにより、周波数オフセットによっておこる位相誤差を補償し、入力データに同期したクロックを自動的に選択することができる。
【００６１】
また、第３の実施の形態における周波数オフセット制御部では、位相誤差の広がり、すなわち、データ遷移があるときの位相比較の結果に応じて、カウンタのゲインを変更する。これにより、オフセット制御信号を出力するタイミングを変えることができ、周波数オフセットによる位相誤差の広がる速度に応じて追従することができる。
【００６２】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００６３】
【発明の効果】
本発明によれば、一定期間データ遷移がなく、位相比較器において入力データと選択されたクロックの位相比較がされないときでも、周波数オフセット制御部で強制的にオフセット制御信号を出力させる。これにより、周波数オフセットによっておこる位相誤差を補償し、入力データに同期したクロックを自動的に選択することができる。
【００６４】
また、周波数オフセット制御部を構成するカウンタのしきい値またはゲインを変更することにより、オフセット制御信号を出力するタイミングを変えることができ、周波数オフセットによる位相誤差の広がる速度に応じて追従することができる。
【図面の簡単な説明】
【図１】本発明における同期回路のブロック図。
【図２】本発明の同期回路における位相制御部のタイミングチャート図。
【図３】第１の実施の形態における同期回路のタイミングチャート図。
【図４】１６相クロックの場合の位相遷移図。
【図５】第２の実施の形態における同期回路のタイミングチャート図。
【図６】第３の実施の形態における同期回路のタイミングチャート図。
【図７】従来における同期回路のブロック図。
【符号の説明】
１…クロック発生部
２…クロックセレクタ
３…位相比較器
４…位相制御部
５…周波数オフセット制御部
６…位相情報記憶部
７…分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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