(57)【特許請求の範囲】
【請求項１】
磁気抵抗メモリであって、
複数の行および／または複数の列に配置された磁気抵抗メモリセル（３ａ，ｂ，ｃ，ｄ）のアレイと、
該列の各々に対するビット線であって、該列に属する該メモリセル（３ａ，ｂ，ｃ，ｄ）の第１の電極に接続されたビット線（４ａ，ｂ）と、
該行の各々に対するワード線であって、該行に属する該メモリセル（３ａ，ｂ，ｃ，ｄ）の第２の電極に接続されたワード線（５ａ，ｂ）と、
スイッチング素子（６ａ，６ｂ，１６）を介して、該ワード線の第１の端部に個別に接続することができる読み出し電圧源（Ｕ１）と、
スイッチング素子（８ａ，８ｂ，１１）により、該ビット線（４ａ，４ｂ）の第１の端部に評価線を介して個別に接続可能な少なくとも１つの入力を有する電圧評価手段（２）と
を備え、
第１の終端レジスタ（Ｒ１）が該評価線（１０）から分岐し、
該評価線に接続された入力と、各ビット線に対する第１のスイッチング素子を介して各ビット線に接続された出力であって、各ワード線に対する第２のスイッチング素子を介して各ワード線に接続された出力とを有するインピーダンス変換器（１）を特徴とする、磁気抵抗メモリ。
【請求項２】
前記評価線が、前記ビット線（４ａ，４ｂ）に接続する接続線（１０）と、スイッチング素子（２０，２１）を介して該接続線に個別に接続可能である２つの評価経路（１１，１２）とを含むことを特徴とし、
終端レジスタ（Ｒ１，Ｒ１）が該評価経路（１１，１２）の各々から分岐し、
該２つの評価経路（１１，１２）の各々が、スイッチング素子（２４，２５）を介して、前記電圧評価手段（２）の入力と、該電圧評価手段（２）と並列するキャパシタ（Ｃ１，Ｃ２）とに接続可能であり、
該２つの評価経路（１１，１２）が、スイッチング素子（２２，２３）を介して、前記インピーダンス変換器（１）の入力と、該入力と並列するキャパシタ（Ｃ３）とに接続可能である、請求項１に記載の磁気抵抗メモリ。
【請求項３】
スイッチング素子（６ａ，６ｂ，１７）により、前記ワード線（５ａ，５ｂ）の第１の端部に個別に接続可能である第１の書込み電流源（Ｉ１）と、
スイッチング素子（８ａ，８ｂ，１８）を介して、前記ビット線（４ａ，４ｂ）の第１の端部に個別に接続可能である第２の書込み電流源（Ｉ２）と
をさらに含むことを特徴とする、請求項１または２に記載の磁気抵抗メモリ。
【請求項４】
前記ビット線（４ａ，４ｂ）が、該ビット線（４ａ，４ｂ）の各々のためのスイッチング素子（８ａ，８ｂ）を備えた評価ディストリビュータ（１４）により、前記評価線（１０，１１，１２）に接続されることを特徴とする、請求項１〜３のうちの１つに記載の磁気抵抗メモリ。
【請求項５】
前記ビット線（４ａ，４ｂ）が、同様に、前記評価ディストリビュータ（１４）を介して、前記第２の書込み電流源（１２）に接続されることを特徴とし、該第２の書込み電流源（１２）および前記評価線（１０，１１，１２）が、スイッチング素子（１８，１９）により、該評価ディストリビュータ（１４）に接続可能である、請求項４に記載の磁気抵抗メモリ。
【請求項６】
前記インピーダンス変換器（１）の出力が、各ビット線およびワード線（４ａ，４ｂ，５ａ，５ｂ）のためのスイッチング素子（７ａ，７ｂ，９ａ，９ｂ）を備えたバッファーディストリビュータ（１５）を介して、該ビット線およびワード線（４ａ，４ｂ，５ａ，５ｂ）に接続されることを特徴とする、請求項１〜５のうちの１つに記載の磁気抵抗メモリ。
【請求項７】
前記読み出し電圧源（Ｕ１）が、各ワード線（５ａ，５ｂ）のためのスイッチング素子（６ａ，６ｂ）を備えた読み出しディストリビュータ（１３）により、該ワード線（５ａ，５ｂ）に接続されることを特徴とする請求項１〜６のうちの１つに記載の磁気抵抗メモリ。
【請求項８】
前記第１の書込み電流源（Ｉ１）が、同様に、前記読み出しディストリビュータ（１３）を介して、前記ワード線（５ａ，５ｂ）に接続されることを特徴とし、該第１の書込み電流源（Ｉ１）および前記読み出し電圧源（Ｕ１）が、スイッチング素子（１６，１７）を介して、該読み出しディストリビュータ（１３）に接続可能である、請求項７に記載の磁気抵抗メモリ。
【請求項９】
前記スイッチング素子がトランジスタであることを特徴とする、請求項１〜８に記載の磁気抵抗メモリ。
【請求項１０】
磁気抵抗メモリ内のメモリセルを読み出す方法であって、
該磁気抵抗メモリが、
複数の行および／または複数の列に配列された磁気抵抗メモリセル（３ａ，３ｂ，３ｃ，３ｄ）のアレイと、
該列の各々に対するビット線であって、該列に属する該メモリセル（３ａ，３ｂ，３ｃ，３ｄ）の第１の電極に接続されたビット線（４ａ，４ｂ）と、
該行の各々に対するワード線であって、該行に属する該メモリセル（３ａ，３ｂ，３ｃ，３ｄ）の第２の電極に接続されたワード線（５ａ，５ｂ）と、
とを備え、
該方法が、
Ａ：読み出し電圧源（Ｕ１）を、読み出されるメモリセル（３ａ）の第２の電極へ配置する工程と、
Ｂ：電圧評価手段（２）を用いて、第１の終端レジスタ（Ｒ１）を介して降下する電圧を評価する工程であって、該第１の終端レジスタ（Ｒ１）および該電圧評価手段（２）の第１の入力が、該読み出されるメモリセル（３ａ）の第１の電極に接続される、工程とを包含し、
Ｃ：該第１の終端レジスタ（Ｒ１）を介して降下する電圧が、インピーダンス変換器（１）の入力にも印加され、該インピーダンス変換器（１）の出力の電圧が、該読み出されるメモリセル（３ａ）に接続されていないワード線およびビット線（７ｂ，９ｂ）に印加されることを特徴とする方法。
【請求項１１】
前記インピーダンス変換器（１）の出力電圧がその入力電圧と等しいことを特徴とする、請求項１０に記載の方法。
【請求項１２】
前記工程Ａ、Ｂ、およびＣが実質的に同時に実施されることを特徴とする、請求項１０または１１に記載の方法。
【請求項１３】
前記評価工程Ｂが、
Ｂ１：前記読み出されるメモリセル（３ａ）に接続された前記ビット線（４ａ）を、評価線（１０，１１，１２）を介して、前記電圧評価手段（２）の第１の入力、前記終端レジスタ（Ｒ１）、および前記インピーダンス変換器（１）の入力に接続する工程と、
Ｂ２：該第１の入力の電圧を該電圧評価手段（２）内で評価する工程と
を包含することを特徴とする、請求項１０〜１２に記載の方法。
【請求項１４】
前記方法が、
Ｄ：前記第１の終端レジスタ（Ｒ１）を介して降下する電圧を、前記電圧評価手段（２）の第１の入力および前記インピーダンス変換器（１）の入力に接続された第１および第３のキャパシタ（Ｃ１，Ｃ３）内に蓄積する工程と、
Ｅ：該電圧評価手段（２）の第１の入力および該第１のキャパシタ（Ｃ１）を、該第１の終端レジスタ（Ｒ１）から分離する工程と、
Ｆ：該インピーダンス変換器（１）の入力および該第３のキャパシタ（Ｃ３）を、該第１の終端レジスタ（Ｒ１）から分離する工程と、
Ｇ：前記読み出し電圧源（Ｕ１）を、前記読み出されるメモリセル（３ａ）から分離する工程と、
Ｈ：該第１の終端レジスタ（Ｒ１）を、該読み出されるメモリセル（３ａ）から分離する工程と、
Ｉ：該インピーダンス変換器（１）の出力の電圧を、全てのワード線およびビット線（４ａ，４ｂ，５ａ，５ｂ）に印加する工程と、
Ｊ：第１の電流源（Ｉ１）を、該読み出されるメモリセル（３ａ）の第２の電極に接続された該ワード線に配置する工程と、
Ｋ：第２の電流源（Ｉ２）を、該読み出されるメモリセル（３ａ）の第１の電極に接続された該ビット線に配置する工程と、
Ｌ：該第１の電流源（Ｉ１）を、該読み出されるメモリセル（３ａ）の第２の電極に接続された該ワード線から分離する工程と、
Ｍ：該第２の電流源（Ｉ２）を、該読み出されるメモリセル（３ａ）の第１の電極に接続された該ビット線から分離する工程と、
Ｎ：該インピーダンス変換器（１）の出力の電圧を、該読み出されるメモリセル（３ａ）の第２の電極から分離する工程と、
Ｏ：該インピーダンス変換器（１）の出力の電圧を、該読み出されるメモリセル（３ａ）の第１の電極から分離する工程と、
Ｐ：該読み出されるメモリセル（３ａ）に接続された該ビット線を、前記評価線を介して、該電圧評価手段（２）の第２の入力、前記第２の終端レジスタ（Ｒ２）、および該インピーダンス変換器（１）の入力に接続する工程と、
Ｑ：該読み出し電圧源（Ｕ１）を、該読み出されるメモリセル（３ａ）の第２の電極に配置する工程と、
Ｒ：該第２の終端レジスタ（Ｒ２）を介して降下する電圧を、該第２の終端レジスタ（Ｒ２）と並列する第２のキャパシタ（Ｃ２）内に蓄積する工程であって、該第２の終端レジスタ（Ｒ２）、該第２のキャパシタ（Ｃ２）、および該電圧評価手段（２）の第２の入力が、該読み出されるメモリセル（３ａ）の第１の電極に接続される、工程と、
Ｓ：該第１および第２のキャパシタ（Ｃ１，Ｃ２）内に蓄積された電圧を、該電圧評価手段（２）内で比較する工程と
をさらに包含することを特徴とする、請求項１０〜１３のうちの１つに記載の方法。
【請求項１５】
前記工程Ａ、Ｂ、Ｃ、およびＤが実質的に同時に実施されることを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記工程ＥおよびＦが実質的に同時に実施されることを特徴とする、請求項１４〜１５のうちの１つに記載の方法。
【請求項１７】
前記工程ＧおよびＨが実質的に同時に実施されることを特徴とする、請求項１４〜１６のうちの１つに記載の方法。
【請求項１８】
前記工程ＪおよびＫが実質的に同時に実施されることを特徴とする、請求項１４〜１７のうちの１つに記載の方法。
【請求項１９】
前記工程ＬおよびＭが実質的に同時に実施されることを特徴とする、請求項１４〜１８のうちの１つに記載の方法。
【請求項２０】
前記工程Ｎ、ＯおよびＰが実質的に同時に実施されることを特徴とする、請求項１４〜１９のうちの１つに記載の方法。
【請求項２１】
前記工程ＱおよびＳが実質的に同時に実施されることを特徴とする、請求項１４〜２０のうちの１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗メモリ、および磁気抵抗メモリ内のメモリセルを読み出すための方法に関する。
【０００２】
【従来の技術】
磁気抵抗メモリは、例えば、フラッシュまたはＥＥＰＲＯＭ等の不揮発性メモリ、ならびに従来のＤＲＡＭメモリおよびＳＲＡＭメモリに代わる手段である。磁気抵抗メモリは、ビット線およびワード線が繋がるメモリセルの構造物（Ａｎｏｌｄｎｕｎｇ）から構成される。磁気抵抗メモリの個々のメモリセルは、誘電体により相互に隔てられた２つの磁気素子からなる。一方の磁気素子は硬磁気性であり、そのため、その磁束の方向に対して設定され、他方の磁気素子は軟磁気性であり、ビット線およびワード線に適切なスイッチング電流を印加することにより、その向きを反転させることができる。この２つの磁気要素間に配置された誘電体は、いわゆるトンネル誘電体であり、例えば、トンネル誘電体として適切な２ｎｍの厚さの層である。トンネル誘電体は、固有の特徴として、周囲の磁界に依存する抵抗を有する。トンネル誘電体の両側の両方の磁気要素が同じ方向に向けられる場合、その誘電体は、２つの磁気要素の磁束の方向が相互に逆である場合とは異なる抵抗を有する。ビット線およびワード線に適切な電圧を印加することにより、トンネル誘電体内のそれぞれの抵抗の実際の数値を判定することができ、よって、磁気要素の向きを導出することができる。まとめると、デジタル情報を格納するために適切なバイナリ動作状態システム（ｂｉｎａｒｙ  ｏｐｅｒａｔｉｎｇ  ｓｔａｔｅ−ｓｙｓｔｅｍ；  ｂｉｎａｅｒ  ａｒｂｅｉｔｅｎｄｅｓ  Ｚｕｓｔａｎｄｓｓｙｓｔｅｍ）が生じる。
【０００３】
このようなメモリセルの構造物において、例えば、上記ビット線およびワード線を、それぞれ、実際のメモリセルの上および下に、それぞれ並列に配置するように設けることは有利である。他方、このビット線およびワード線は、互いに直交して配置される。次いで、メモリセルの構造物の境界で、ビット線およびワード線は、読み出しおよび書き込みのためのさらなる回路に接続され得る。
【０００４】
ＭＲＡＭバルクメモリの構造物は、依然、製品として提供されていない。大部分が「平面内の電流」（ｃｕｒｒｅｎｔ  ｉｎ−ｐｌａｎｅ）の原理に基づく、より小さな構造物（アレイ）（Ａｒｒａｙ）のみが利用可能であり、その一方で、「平面に垂直な電流」（ｃｕｒｒｅｎｔ  ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏｐｌａｎｅ）の原理が、バルクメモリの用途に対するより良い機会を提供している。磁気抵抗メモリは、単純生産、不揮発性データ保存、および良好な縮み特性等の固有の主用な利点を提供する。バルクメモリとしての適応性は、十分に大きなメモリセルブロックを実現することができるかどうかという疑問に大きく依存する。競争力があるバルクメモリの構造物（アレイ）は、以下の必要条件を同時に実行しなければならない。
【０００５】
１．構造物（アレイ）は、（数百）×（数百）個のメモリセルのサイズを可能にしなければならない。
【０００６】
２．読み出し信号は、十分に確実な評価を可能にする特定の最小サイズを有さなければならない。
【０００７】
３．半導体製品の例：
ＤＲＡＭは約１００〜１５０ｍＶを必要とする。ＤＲＡＭは、ピッチ内に位置するセンス増幅器（Ｌｅｓｅｖｅｒｓｔａｅｒｋｅｒｎ）を用いて、構造物の境界で電圧の評価を実施する。
【０００８】
フラッシュメモリ（埋め込み型）は約１０μＡを必要とする。フラッシュメモリは、周囲のセンス増幅器で電流の評価を実施する。
【０００９】
ＳＲＡＭは、１５０μＡのオン電流、およびわずかなオフ電流で作動する。これは、６００ｐｓ〜１．２ｎｓの構造物アクセス時間を達成する。
【００１０】
先験的に、ＭＲＡＭについての正確な値を得ることはできず、代わりに、読み出し信号が、妨害に抵抗性である、信頼できる評価のために十分であるかどうかを、場合場合で確認しなければならない。いずれにしても、ピッチ内にセンス増幅器は必要ではない。これにより、必要条件が緩和される。
【００１１】
４．読み出し中のエネルギー消費量は、（アーキテクチャＩｐＪ〜ＩｎＪに依存する）ＤＲＡＭのエネルギー消費量に匹敵するか、またはより少なくあるべきである。
【００１２】
これらの必要条件は、ＭＲＡＭのバルクメモリ用途にも有効である。
【００１３】
【発明が解決しようとする課題】
磁気抵抗メモリセル構造物を配列するために、従来技術でいくつかの提案がなされてきた。しかしながら、提案された増幅器回路は、使用中の安定性に問題がある傾向があった。よって、本発明の課題は、そのようなメモリセルの構造物（すなわち、磁気抵抗メモリ）内の磁気抵抗メモリセルの信頼できる書込み、読み出し、および消去のための適切なアーキテクチャを提供することである。
【００１４】
【課題を解決するための手段】
本発明の磁気抵抗メモリは、複数の行および／または複数の列に配置された磁気抵抗メモリセル（３ａ，ｂ，ｃ，ｄ）の構造物と、該列に属する該メモリセル（３ａ，ｂ，ｃ，ｄ）の第１の電極に接続された該列の各々のためのビット線（４ａ，ｂ）と、該行に属する該メモリセル（３ａ，ｂ，ｃ，ｄ）の第２の電極に接続された該行の各々のためのワード線（５ａ，ｂ）と、スイッチング素子（６ａ，６ｂ，１６）を介して、該ワード線の第１の端部に個別に接続することができる読み出し電圧源（Ｕ１）と、その少なくとも１つの入力が、スイッチング素子（８ａ，８ｂ，１１）により、該ビット線（４ａ，４ｂ）の第１の端部に、評価線を介して、個別に接続可能である、電圧評価手段（２）とを備え、第１の終端レジスタ（Ｒ１）が該評価線（１０）から分岐し、該評価線に接続された入力を有し、その出力が、スイッチング素子（７ａ，７ｂ，９ａ，９ｂ）を介して、該ビット線（４ａ，４ｂ）およびワード線（５ａ，５ｂ）の第２の端部に個別に接続可能であるインピーダンス変換器（１）を特徴とし、それにより上記目的が達成される。
【００１５】
磁気抵抗メモリは、前記評価線が、前記ビット線（４ａ，４ｂ）に接続する接続線（１０）、およびスイッチング素子（２０，２１）を介して、該接続線に個別に接続可能である２つの評価経路（１１，１２）を含むことを特徴とし、終端レジスタ（Ｒ１，Ｒ１）が該評価経路（１１，１２）の各々から分岐し、該２つの評価経路（１１，１２）の各々が、スイッチング素子（２４，２５）を介して、前記電圧評価手段（２）の入力、および該電圧評価手段（２）と並列するキャパシタ（Ｃ１，Ｃ２）と接続可能であり、該２つの評価経路（１１，１２）が、スイッチング素子（２２，２３）を介して、前記インピーダンス変換器（１）の入力、および該入力と並列するキャパシタ（Ｃ３）と接続可能であってもよい。磁気抵抗メモリは、スイッチング素子（６ａ，６ｂ，１７）により、前記ワード線（５ａ，５ｂ）の第１の端部に個別に接続可能である第１の書込み電流源（Ｉ１）と、スイッチング素子（８ａ，８ｂ，１８）を介して、前記ビット線（４ａ，４ｂ）の第１の端部に個別に接続可能である第２の書込み電流源（Ｉ２）とをさらに含むことを特徴としてもよい。
【００１６】
磁気抵抗メモリは、前記ビット線（４ａ，４ｂ）が、該ビット線（４ａ，４ｂ）の各々のためのスイッチング素子（８ａ，８ｂ）を備えた評価ディストリビュータ（１４）により、前記評価線（１０，１１，１２）に接続されることを特徴としてもよい。
【００１７】
磁気抵抗メモリは、前記ビット線（４ａ，４ｂ）が、同様に、前記評価ディストリビュータ（１４）を介して、前記第２の書込み電流源（１２）に接続されることを特徴とし、該第２の書込み電流源（１２）および前記評価線（１０，１１，１２）が、スイッチング素子（１８，１９）により、該評価ディストリビュータ（１４）に接続可能であってもよい。
【００１８】
磁気抵抗メモリは、前記インピーダンス変換器（１）の出力が、各ビット線およびワード線（４ａ，４ｂ，５ａ，５ｂ）のためのスイッチング素子（７ａ，７ｂ，９ａ，９ｂ）を備えたバッファーディストリビュータ（１５）を介して、該ビット線およびワード線（４ａ，４ｂ，５ａ，５ｂ）に接続されることを特徴としてもよい。
【００１９】
磁気抵抗メモリは、前記読み出し電圧源（Ｕ１）が、各ワード線（５ａ，５ｂ）のためのスイッチング素子（６ａ，６ｂ）を備えた読み出しディストリビュータ（１３）により、該ワード線（５ａ，５ｂ）に接続されることを特徴としてもよい。
【００２０】
磁気抵抗メモリは、前記第１の書込み電流源（Ｉ１）が、同様に、前記読み出しディストリビュータ（１３）を介して、前記ワード線（５ａ，５ｂ）に接続されることを特徴とし、該第１の書込み電流源（Ｉ１）および前記読み出し電圧源（Ｕ１）が、スイッチング素子（１６，１７）を介して、該読み出しディストリビュータ（１３）に接続可能であってよい。
【００２１】
磁気抵抗メモリは、前記スイッチング素子がトランジスタであることを特徴としてよい。
【００２２】
磁気抵抗メモリ内のメモリセルを読み出す方法は、該磁気抵抗メモリが、複数の行および／または複数の列に配列された磁気抵抗メモリセル（３ａ，３ｂ，３ｃ，３ｄ）の構造物と、該列に属する該メモリセル（３ａ，３ｂ，３ｃ，３ｄ）の第１の電極に接続された該列の各々のためのビット線（４ａ，４ｂ）と、該行に属する該メモリセル（３ａ，３ｂ，３ｃ，３ｄ）の第２の電極に接続された該行の各々のためのワード線（５ａ，５ｂ）と、とを備え、該方法が、以下の工程：Ａ：読み出し電圧源（Ｕ１）を、読み出されるメモリセル（３ａ）の第２の電極へ配置する工程と、Ｂ：電圧評価手段（２）を用いて、第１の終端レジスタ（Ｒ１）を介して降下する電圧を評価する工程であって、該第１の終端レジスタ（Ｒ１）および該電圧評価手段（２）の第１の入力が、該読み出されるメモリセル（３ａ）の第１の電極に接続される、工程とを包含し、Ｃ：該第１の終端レジスタ（Ｒ１）を介して降下する電圧が、インピーダンス変換器（１）の入力にも印加され、該インピーダンス変換器（１）の出力の電圧が、該読み出されるメモリセル（３ａ）に接続されていないワード線およびビット線（７ｂ，９ｂ）に印加され、それによって上記目的が達成される。
【００２３】
方法は、前記インピーダンス変換器（１）の出力電圧がその入力電圧と等しいことを特徴としてもよい。
方法は、前記工程Ａ、Ｂ、およびＣが実質的に同時に実施されることを特徴としてもよい。
【００２４】
方法は、前記評価工程Ｂが、以下の工程：Ｂ１：前記読み出されるメモリセル（３ａ）に接続された前記ビット線（４ａ）を、評価線（１０，１１，１２）を介して、前記電圧評価手段（２）の第１の入力、前記終端レジスタ（Ｒ１）、および前記インピーダンス変換器（１）の入力に接続する工程と、Ｂ２：該第１の入力の電圧を該電圧評価手段（２）内で評価する工程とを包含してもよい。
【００２５】
前記方法が、以下のさらなる工程：
Ｄ：前記第１の終端レジスタ（Ｒ１）を介して降下する電圧を、前記電圧評価手段（２）の第１の入力および前記インピーダンス変換器（１）の入力に接続された第１および第３のキャパシタ（Ｃ１，Ｃ３）内に蓄積する工程と、
Ｅ：該電圧評価手段（２）の第１の入力および該第１のキャパシタ（Ｃ１）を、該第１の終端レジスタ（Ｒ１）から分離する工程と、
Ｆ：該インピーダンス変換器（１）の入力および該第３のキャパシタ（Ｃ３）を、該第１の終端レジスタ（Ｒ１）から分離する工程と、
Ｇ：前記読み出し電圧源（Ｕ１）を、前記読み出されるメモリセル（３ａ）から分離する工程と、
Ｈ：該第１の終端レジスタ（Ｒ１）を、該読み出されるメモリセル（３ａ）から分離する工程と、
Ｉ：該インピーダンス変換器（１）の出力の電圧を、全てのワード線およびビット線（４ａ，４ｂ，５ａ，５ｂ）に印加する工程と、
Ｊ：第１の電流源（Ｉ１）を、該読み出されるメモリセル（３ａ）の第２の電極に接続された該ワード線に配置する工程と、
Ｋ：第２の電流源（Ｉ２）を、該読み出されるメモリセル（３ａ）の第１の電極に接続された該ビット線に配置する工程と、
Ｌ：該第１の電流源（Ｉ１）を、該読み出されるメモリセル（３ａ）の第２の電極に接続された該ワード線から分離する工程と、
Ｍ：該第２の電流源（Ｉ２）を、該読み出されるメモリセル（３ａ）の第１の電極に接続された該ビット線から分離する工程と、
Ｎ：該インピーダンス変換器（１）の出力の電圧を、該読み出されるメモリセル（３ａ）の第２の電極から分離する工程と、
Ｏ：該インピーダンス変換器（１）の出力の電圧を、該読み出されるメモリセル（３ａ）の第１の電極から分離する工程と、
Ｐ：該読み出されるメモリセル（３ａ）に接続された該ビット線を、前記評価線を介して、該電圧評価手段（２）の第２の入力、前記第２の終端レジスタ（Ｒ２）、および該インピーダンス変換器（１）の入力に接続する工程と、
Ｑ：該読み出し電圧源（Ｕ１）を、該読み出されるメモリセル（３ａ）の第２の電極に配置する工程と、
Ｒ：該第２の終端レジスタ（Ｒ２）を介して降下する電圧を、該第２の終端レジスタ（Ｒ２）と並列する第２のキャパシタ（Ｃ２）内に蓄積する工程であって、該第２の終端レジスタ（Ｒ２）、該第２のキャパシタ（Ｃ２）、および該電圧評価手段（２）の第２の入力が、該読み出されるメモリセル（３ａ）の第１の電極に接続される、工程と、
Ｓ：該第１および第２のキャパシタ（Ｃ１，Ｃ２）内に蓄積された電圧を、該電圧評価手段（２）内で比較する工程と
を包含することを特徴してもよい。
【００２６】
前記工程Ａ、Ｂ、Ｃ、およびＤが実質的に同時に実施されることを特徴としてもよい。
【００２７】
前記工程ＥおよびＦが実質的に同時に実施されることを特徴としてもよい。
【００２８】
前記工程ＧおよびＨが実質的に同時に実施されることを特徴としてもよい。
【００２９】
前記工程ＪおよびＫが実質的に同時に実施されることを特徴としてもよい。
【００３０】
前記工程ＬおよびＭが実質的に同時に実施されることを特徴としてもよい。
【００３１】
前記工程Ｎ、ＯおよびＰが実質的に同時に実施されることを特徴としてもよい。  前記工程ＱおよびＳが実質的に同時に実施されることを特徴としてもよい。
【００３２】
本発明のインピーダンス変換器の使用は、磁気抵抗メモリ内の読み出されるメモリセルの読み出し電圧をバッファリングし、バッファリングされた信号を、該磁気抵抗メモリのワード線およびビット線に印加するためであり、それにより上記目的が達成される。
【００３３】
本課題は、独立請求項１による磁気抵抗メモリの提供、独立請求項１０によるメモリセルを読み出す方法、および独立請求項２２による磁気抵抗メモリにおけるインピーダンス変圧器の使用により、本発明に従って解決される。本発明のさらなる有利な実施形態、局面、および詳細は、従属請求項、発明の詳細な説明、および添付の図面より得られる。
【００３４】
本発明は、読み出されるメモリセルの抵抗に依存する電圧を発生する原理に基づいており、インピーダンス変換器により、この電圧をかけることが可能であり、そのため、ワード線およびビット線を、安定した電圧レベルに十分に保持することができる。
【００３５】
よって、まず第１に、本発明は、磁気抵抗メモリであって、複数の行および／または複数の列に配置された磁気抵抗メモリセルの構造物、上記列に属する上記メモリセルの第１の電極に接続された該列の各々のためのビット線、上記行に属する上記メモリセルの第２の電極に接続された上記行の各々のためのワード線、スイッチング素子を介して、上記ワード線の第１の端部に個別に接続することができる読み出し電圧源、およびスイッチング素子により、上記ビット線の第１の端部に、評価線を介して、個別に接続可能である少なくとも１つの入力を有する電圧評価手段とを備え、第１の終端レジスタが上記評価線から分岐する、磁気抵抗メモリ磁気抵抗メモリに関する。本発明による磁気抵抗メモリは、上記評価線に接続された入力を有し、その出力が、スイッチング素子を介して、上記ビット線およびワード線の第２の端部に個別に接続可能であるインピーダンス変換器を特徴とする。
【００３６】
構造物内で組織化された上記複数のメモリセルは、行および列を有する。本発明による方法を実施するため、およびそれにより、本発明によるインピーダンス変換器を使用するために、電圧が、上記読み出されるメモリセルに接続されていないそのようなワード線およびビット線に印加されるため、２つの所与の次元のうちの少なくとも１つにおいて、すなわち、行または列において、１を越える線が存在しなければならないことになる。よって、本発明を合理的に用いることができるメモリセルの最小数は２である。当然ながら、通常、実際の場合には、より多くの数のメモリセルを有することが望ましい。
【００３７】
上記ワード線に接続可能な読み出し電圧源が、上記電圧評価手段に印加されている電圧を、上記電圧評価手段を用いて評価するために十分である１以上の活性化されたワード線に電圧を提供することが可能である。次いで、上記評価線から分岐する第１の終端レジスタは、上記電圧評価手段と並列に接続される。それゆえ、同じ電圧が、上記終端レジスタおよび電圧評価手段に存在する。電圧の大きさは、上記第１の終端レジスタと読み出されるメモリセル内に実際に存在する抵抗値との関係による。
【００３８】
本発明が意味するインピーダンス変換器は、Ｖ＝１増幅器、またはレベルシフトなしの電圧フォロワーとも呼ばれる。これは、その入力に印加されている電圧（上記第１の終端レジスタを介して降下する電圧に等しい）は変更しないが、その出力に同一の電圧を出力するが、そこに印加されている信号は抵抗が弱く、よって、さらに負荷をかけることが可能である。それゆえ、そのために提供された該ワード線およびビット線に同一の電圧を印加するように、十分に低い抵抗を有する電圧源が提供される。
【００３９】
終端レジスタは、一方の端子が評価される電圧に接続され、他方の端子が基準電圧に接続されたレジスタである。一般に、基準電圧はＧＮＤであるが、しかしながら、異なる電圧、例えば、上記読み出し電圧源の電圧よりも高い電圧を用いることが可能である。この場合、回路は、適宜に適合されなければならず、これは当業者には慣用される処理である。
【００４０】
磁気抵抗メモリは、好ましくは、上記評価線が、上記ビット線に接続するための接続線、およびスイッチング素子を介して、この接続線に個別に接続可能な２つの評価経路を含むように作製することができ、終端レジスタは、上記評価経路の各々から分岐し、上記２つの評価経路の各々は、スイッチング素子を介して、それぞれ、上記電圧評価手段の１つの入力、および上記電圧評価手段と並列するキャパシタに接続可能であり、上記２つの評価経路の各々は、スイッチング素子を介して、上記インピーダンス変換器の入力、およびその入力と並列するキャパシタに接続可能である。
【００４１】
素子のこの好適な実施形態によって、効果的に、上述した１つの評価経路の代わりに、上記２つの評価経路が得られ、そのそれぞれは、上記メモリセルを読み出すための関連するビット線、上記インピーダンス変換器、および上記電圧評価手段に接続可能である。このようにして、上記読み出されるメモリセルに存在する抵抗の２つの互いに独立した評価を実施することが可能である。
【００４２】
ここで、上記２つの終端レジスタは、同一の抵抗値を有し得るか、またはそれらの抵抗値は異なり得る。上記２つの電圧の比較を、２つの入力を有する対応する電圧評価手段内で実施することができるように、設けられた上記２つのキャパシタは、測定中に発生する電圧をバッファリングする機能を果たす。相互に独立した２つの評価経路の配置物は、例えば、上記メモリセルの２重の評価およびその平均化を可能にし、それにより、上記メモリセルの抵抗値およびそれゆえ、バイナリコンテンツ（ｂｉｎａｒｙ  ｃｏｎｔｅｎｔ）をより高い精度で導出することができる。
【００４３】
しかし、必要に応じて、上記読み出されるメモリセルの抵抗値の結果的に生じる変更から、上記メモリセルの以前のバイナリ状態に関する判定を導くことができるように、上記２つの評価の間にスイッチングテストを挿入することも可能である。そのようなスイッチングテストを行うために、本発明による磁気抵抗メモリは、好ましくは、スイッチング素子により、上記ワード線の第１の端部に個別に接続することができる第１の書込み電流源、およびスイッチング素子により、上記ビット線の第１の端部に個別に接続可能な第２の書込み電流源をさらに含む。このようなスイッチングテストは、上記インピーダンス変換器により、上記読み出されるメモリセルに供給される電圧の印加とともに、書込み電流源により、特定の方向で実施することができる。
【００４４】
上述のとおり、上記読み出し電圧源、上記書込み電流源、および上記インピーダンス変換器の出力、ならびに上記評価線およびその評価線に接続された評価経路は、上記ワード線およびビット線の個々に用いられる端部に個別に接続可能である必要がある。このために、入来信号および送出信号、ならびに電圧を上記個々のワード線およびビット線に導くディストリビュータが設けられる。それゆえ、上記ディストリビュータは、分岐導体経路システム（ｂｒａｎｃｈｅｄ  ｃｏｎｄｕｃｔｏｒ  ｐａｔｈ  ｓｙｓｔｅｍ；  ｖｅｒｚｗｅｉｇｔｅ  Ｌｅｉｔｅｒｂａｈｎｓｙｓｔｅｍｅ）であり、上記ワード線およびビット線に接続するのためのスイッチング素子が、上記ディストリビュータの端部に、有利に配置される。よって、スイッチング素子を備えた評価ディストリビュータにより、上記ビット線の各々のための評価線に接続することができる。上記ビット線を、必要に応じて、上記評価ディストリビュータを用いて、上記第２の書込み電流源に接続することもでき、上記第２の書込み電流源および評価線は、上記スイッチング素子により、評価ディストリビュータに接続可能である。上記評価回路と書込み電流源との間に直接的な電気接続を許容することは合理的ではないことから、上記書込み電流源および評価線を、上記評価ディストリビュータに接続する上記スイッチング素子は、２つの接点のうちの１つを交互に提供することができる機能を果たす。
【００４５】
上記インピーダンス変換器の出力を、各ビット線およびワード線のためのスイッチング素子を設けたバッファーディストリビュータにより、上記ビット線およびワード線に接続することができる。
【００４６】
同様に、上記読み出し電圧源を、各ワード線のためのスイッチング素子を同様に設けた読み出しディストリビュータを用いて、上記ワード線に接続することができる。
【００４７】
最後に、上記第１の書込み電流源を、同様に、上記読み出しディストリビュータを用いて、上記ワード線に接続することができ、上記第２の書込み電流源および評価線と同様の方法で、上記第１の書込み電流源および読み出し電圧源を、スイッチング素子を介して、上記読み出しディストリビュータに接続することができる。
【００４８】
好ましくは、上述したスイッチング素子は、少なくともその一部が、全体的にトランジスタとして形成されることが好ましい。
【００４９】
採用される上記磁気抵抗メモリセルは、好ましくは、いわゆる垂直電圧メモリセル（平面に垂直な電流）である。これらにおいて、メモリ素子、ビット線、第１の磁気素子、トンネル誘電体、第２の磁気素子、およびワード線が、集積回路の表面（そのシリコン構造のそれぞれ）に対して、１つずつ垂直方向に上に配置される。よって、評価中は、電流は上から下へ、または下から上へと流れる。
【００５０】
本発明は、さらに、磁気抵抗メモリを読み出すための方法に関する。本方法に関して、上記装置に関する上述の全てが有効であり、その内容全体が参照される。
【００５１】
本発明は、磁気抵抗メモリ内のメモリセルを読み出す方法であって、上記磁気抵抗メモリが、複数の行および／または複数の列に配置された磁気抵抗メモリセルの構造物；上記列に属する上記メモリセルの第１の電極に接続された上記列の各々のためのビット線および上記行に属する上記メモリセルの第２の電極に接続された上記行の各々のためのワード線を備え、上記方法が、以下の工程：
Ａ：読み出し電圧源を、読み出されるメモリセルの第２の電極に配置する工程、および
Ｂ：第１の終端レジスタを介して降下する電圧を、上記第１の終端レジスタと並列する電圧評価手段で評価する工程であって、上記第１の終端レジスタおよび上記電圧評価手段の第１の入力が、上記読み出されるメモリセルの第１の電極に接続される、工程を含み、
Ｃ：上記第１の終端レジスタを介して降下する電圧が、インピーダンス変換器の入力にも印加され、上記インピーダンス変換器の出力の電圧が、上記読み出されるメモリセルに接続されていないワード線およびビット線に印加されることを特徴とする方法に関する。
【００５２】
分圧器の原理が、本発明による方法に用いられ、公知の読み出し電圧および公知の終端レジスタにより、規定された電圧降下が、上記終端レジスタを介して、ならびに、上記電圧評価手段およびインピーダンス変換器を介して生じる。上記電圧評価手段は、上記読み出されるメモリセルの抵抗値を判定することができるように、印加電圧を測定し、他方、上記インピーダンス変換器は、その出力信号に入力信号と同じ電圧の低い抵抗を与え、それによって、その間に接続された抵抗メモリセルを用いて、種々のビット線およびワード線を駆動することができる。上記メモリセルの電極に印加された電圧は、上記読み出されるメモリセルに接続されたビット線電圧と等しいため、上記読み出されるメモリセルにより引き起こされるものを除き、上記読み出されるメモリセルが保持されているビット線には電流フローは生じない。上記読み出されるメモリセルに接続されたワード線に属する他のメモリセルでは、増幅器により搬送されなければならない電流フローが生じる。全体としては、読み出しプロセスの安定性およびその精度を、本構造物により著しく改善することができる。
【００５３】
よって、上記インピーダンス変換器の出力電圧は、好ましくは、その入力電圧と等しくなるべきである。そのずれが測定結果の劣化を招き、上記読み出されるメモリセルの判定されたバイナリ値の信頼度を低下させる。
【００５４】
本発明による方法の工程の一連の説明には、時系列的な順序が含まれない。それらの工程を逐次実施することができる一方で、工程により調整されるべき全ての条件が、信頼できる測定が可能となる以前に、上記電圧評価手段による信頼できる評価のために、正しいことが保証されなければならない。よって、実用性および速度のために、上記工程Ａ、Ｂ、およびＣが実質的に同期して実施されることが好ましい。
【００５５】
例えば、上記工程Ｂで実施される評価は、以下のサブステップ：
Ｂ１：上記読み出されるメモリセルに接続された上記ビット線を、評価線を介して、上記電圧評価手段の第１の入力、上記第１の終端レジスタ、および上記インピーダンス変換器の入力に接続する工程、および
Ｂ２：上記第１の入力に印加された電圧を上記電圧評価手段内で判定する工程を含み得る。
【００５６】
すでに上述したとおり、上記読み出されるメモリセルの値の評価の精度を改善するために、本発明の方法をさらに改善することができる。よって、２つの読み出しプロセスを相互に独立して行うことが可能であり、その際、個々に発生した電圧が上記電圧評価手段の入力端子と並列接続された２つのキャパシタ内でバッファリングされる。このようにバッファリングされた電圧値を、最終的に、上記電圧評価手段内でともに評価することができる。しかしながら、２つの読み出しプロセスを逐次実施し、その間にスイッチングプロセスを実施することにより、本方法を改善することが可能である。これには、スイッチングテストの前後に生じる電圧に生じる可能性がある誤差により多くの注意が向けられ得るため、電圧の測定がそれほど精度が高くなくてもよいという利点がある。それゆえ、本方法は第１の読み出しプロセスを含み、その後にスイッチングテストが続き、次いで、電圧値の第２の読み出しプロセスが続く。さらに多くの工程を備えた本方法の好適な実施形態は、以下のさらなる工程：
Ｄ：上記第１の終端レジスタを介する電圧を、上記電圧評価手段の第１の入力および上記インピーダンス変換器の入力に接続された第１および第３のキャパシタ内に蓄積する工程（上記第３のキャパシタは、有効なように、上記インピーダンス変換器と空間的に近くに配列されており、上記第１のキャパシタは、上記電圧評価手段と空間的に近接して配列される）、
Ｅ：上記電圧評価手段の第１の入力および上記第１のキャパシタを、上記第１の終端レジスタから分離する工程、
Ｆ：上記インピーダンス変換器の入力および上記第３のキャパシタを、上記第１の終端レジスタから分離する工程、
Ｇ：上記読み出し電圧源を、上記読み出されるメモリセルから分離する工程、
Ｈ：上記第１の終端レジスタを、上記読み出されるメモリセルから分離する工程、
Ｉ：上記インピーダンス変換器の出力に存在する電圧を、全てのワード線およびビット線に印加する工程、
Ｊ：第１の電流源を、上記読み出されるメモリセルの第２の電極に接続された上記ワード線に配置する工程、
Ｋ：第２の電流源を、上記読み出されるメモリセルの第１の電極に接続された上記ビット線に配置する工程、
Ｌ：上記第１の電流源を、上記読み出されるメモリセルの第２の電極に接続された上記ワード線から分離する工程、
Ｍ：上記第２の電流源を、上記読み出されるメモリセルの第１の電極に接続された上記ビット線から分離する工程、
Ｎ：上記インピーダンス変換器の出力に存在する電圧を、上記読み出されるメモリセルの第２の電極から分離する工程、
Ｏ：上記インピーダンス変換器の出力に存在する電圧を、上記読み出されるメモリセルの第１の電極から分離する工程、
Ｐ：上記読み出されるメモリセルに接続された上記ビット線を、上記評価線を介して、上記電圧評価手段の第２の入力、上記第２の終端レジスタ、および上記インピーダンス変換器の入力に接続する工程、
Ｑ：上記読み出し電圧源を、上記読み出されるメモリセルの第２の電極に印加する工程、
Ｒ：上記第２の終端レジスタを介する電圧を、上記第２の終端レジスタと並列する第２のキャパシタ内に蓄積する工程であって、上記第２の終端レジスタ、上記第２のキャパシタ、および上記電圧評価手段の第２の入力が、上記読み出されるメモリセルの第１の電極に接続される工程、および
Ｓ：上記第１および第２のキャパシタ内に蓄積された電圧を、上記電圧評価手段内で比較する工程を含む。
【００５７】
本発明による方法の上記に規定した工程により、評価の質の明らかな改善が導かれる。ここでは、異なる工程が連続する構成であるが、全ての工程が逐次実施されなくともよいことも事実である。さらに、異なる工程を同時または実質的に同時に実施することが可能である。以下の工程：
Ａ〜Ｄ；
Ｅ、Ｆ；
Ｇ、Ｈ；
Ｉ；
Ｊ、Ｋ；
Ｌ、Ｍ；
Ｎ〜Ｐ；
Ｑ、Ｓ
を本質的には同時に実施することが好ましい。
【００５８】
最後に、本発明は、読み出される磁気抵抗メモリのメモリセルの読み出し電圧をバッファリングし、そのバッファリングされた信号を上記磁気抵抗メモリのワード線およびビット線に印加するためのインピーダンス変換器の使用に関する。
【００５９】
【発明の実施の形態】
次に、添付の図面を参照して、実施形態により本発明をさらに詳細に説明する。
【００６０】
上述のとおり、入力を有する単純な評価手段および単純な評価方法を用いて本発明を実施することが可能である。下記の方法でさらに詳述される２重読み出し法（ｄｏｕｂｌｅ−ｒｅａｄｉｎｇ  ｍｅｔｈｏｄ；  ｄｏｐｐｅｌｔｅ  Ｌｅｓｅｍｅｔｈｏｄｅ）により、セルの抵抗の局所的な大きな変動が予想されるにもかかわらず、信頼できる評価が可能となる。
【００６１】
詳細には、以下の工程：
１．セルの状態を読み出し、その情報を格納する工程、
２．次に、特定の方向でスイッチングをテストする工程、
３．セルの状態をさらに読み出し、その情報を格納する工程、および
４．その結果を比較し、評価する工程が存在する。
【００６２】
第１の評価プロセス（図１）：ｍワード線５ａ、５ｂ、およびｎビット線４ａ、４ｂからなるマトリクスが提案され、このマトリクスにおいて選択されたワード線５ａは、読み出しディストリビュータ１３およびスイッチング素子６ａを介して、電圧源Ｕ１により所定の電位（例えば、１．２ボルト）に設定される。選択されたビット線４ａは、結果生じるＢＬ（ビット線）電圧が、読み出されるメモリセル３ａのセル抵抗からなる分圧器および終端レジスタＲ１を介して生じるように、評価線１０、評価ディストリビュータ１４、およびスイッチング素子８ａ、８ｂ、１９、２１を介し、終端レジスタＲ１を介してＧＮＤ電位に接続される。よって、特徴となるセルレジスタを介した電圧降下が生じ、その値は、セル抵抗の大きさにより決定される（１０5Ωのセル抵抗および５μＡの電流に対して、０．５ボルトの電圧降下が生じ、よって、選択されたビット線４ａで、約０．７ボルトのレベルである）。正確なビット線電圧は、評価範囲内にある第１のキャパシタＣ１内でバッファリングされる。
【００６３】
一度の評価プロセスのみが本発明に従って実施されるべき場合、電圧をバッファリングするための第１のキャパシタＣ１は必要とされない。この場合、評価線１０に接続され、かつ他にも第１のキャパシタＣ１と並列接続された（すなわち、両方とも同一電位にある）電圧評価手段２により、すぐに電圧を測定することができる。
【００６４】
しかしながら、本発明による方法が２つの読み出しプロセスとともに用いられるべき場合、この電圧が後に続く書込みプロセスのために必要とされることから、同じ電圧値が第３のキャパシタＣ３内でバッファリングされる。アドレスされていない全てのビット線４ｂおよびワード線５ｂは、インピーダンス変換器１（Ｖ＝１増幅器）により、電圧ディストリビュータ１５を介して、アドレスされたビット線４ａの電圧（約０．７ボルト）に保持される。よって、原則として、アドレスされたワード線５ａ上のアドレスされていないセルを介して、アドレスされていないメモリセル３ｂ、３ｃ、３ｄを通る所望されないセル電流が生じる。この電流は、アドレスされていないビット線内を流れる（図１のメモリセル３ｃでは、１本のビット線につき約５μＡのセル電流が生じる）。この電流は、Ｖ＝１増幅器１により搬送されなければならない。１本のワード線につき２００個のセルの場合、電流は１ｍＡであり、これは１０ｎｓを越える速度で流れ、１２ｐＪのエネルギーを散逸する。この電流値は、それより上でセルをプログラムすることができる限度にある。それゆえ、１本のワード線につき著しく多くの数のセルを備えた構造物は不可能である。それに加えて、ビット線電圧からの電流がロードされ、セル抵抗の正確な値に対応して、約１０％〜２０％を変更し得る。そのため、必要なエネルギー消費量の評価を、シミュレーション研究で個々に判定することができる。
【００６５】
エネルギー消費量の合計値の１２ｐＪを、約２００ｐＪのエネルギーを必要とするＤＲＡＭの単一ビットアクセスのエネルギー消費量の合計値と比較することができる。この場合、ＤＲＡＭのエネルギー消費量は、それゆえ、ＭＲＡＭのエネルギー消費量を越える大きさである。他のアクセスモードが可能であり、よって、他の結果も生じる。読み出しプロセスの電力消費量に関する問題が、ＭＲＡＭについては、現時点では見うけられないことが分かる。
【００６６】
約０．７ボルトの所与の電圧は、この構造物の静止電圧でもある。読み出しアクセスが実施される場合、単一のワード線のみの電荷が反転される。よって、電力が節約される。
【００６７】
特定の方向でのスイッチングテスト（図２；このプロセスは、本質的に、プログラミングプロセスにも相当する）：第１の評価から、キャパシタＣ１およびＣ３内で電圧値がバッファリングされる。ここで、Ｃ３上の電位が基準電圧として用いられ、Ｖ＝１増幅器１を介して、バッファリングされ、よって、この増幅器は、電圧源として作用し、電圧ディストリビュータ１５を、ワード線およびビット線に接続する全てのスイッチング素子７ａ、７ｂ、９ａ、９ｂと接続することにより、すべてのワード線およびビット線４ａ、４ｂ、５ａ、５ｂに加えられる。このようにして、セル領域が、第１の読み出しプロセスと比較して、本質的に、変更されていない電位のままであることから、電力が節約される。さらに、電流が、それぞれ、書込み電流源Ｉ１およびＩ２を介する選択されたビット線４ａおよびワード線５ａに加えられ、セル３ａの状態および電流方向がこれを可能にする場合には、読み出されるメモリセル３ａを再プログラムする。電流は、電流源をスイッチング素子１７および１８につなぐことにより、電流源Ｉ１およびＩ２を介して加えられる。この時点で、評価複合体（ｅｖａｌｕａｔｉｏｎ  ｃｏｍｐｌｅｘ；  Ｂｅｗｅｒｔｅｒｋｏｍｐｌｅｘ）が、スイッチング素子１９により、メモリセル構造物から分離される一方で、電圧源Ｕ１が、スイッチング素子１６により、メモリセル構造物から分離される。電流源Ｉ１およびＩ２の電流の強さは、それぞれ、約１ｍＡである。電流が、書込み電流源Ｉ１およびＩ２から、ワード線５ａおよびビット線４ａに加えられ、電圧源として動作するインピーダンス変換器１により受け取られる。
【００６８】
第２の評価プロセス（図３）：第１の評価から、対応する電圧値が、第１のキャパシタＣ１内にさらに格納される。次いで、第１の評価と類似の評価が実施されるが、このとき、対応する電圧値が、第２のキャパシタＣ２内に格納される。この目的で、評価線が、接続線１０、ならびにスイッチング素子２０、２１を介して、個別に接続線１０に接続可能な２つの評価経路１１および１２に構築される。各評価経路は、終端レジスタＲ１、Ｒ２、およびスイッチング素子２４、２５により、個々の終端レジスタと分離可能なキャパシタＣ１、Ｃ２を含む。相互に独立した２つの測定ライン（Ｍｅｓｓｓｔｒａｅｎｇｅ）が、スイッチング素子２２、２３を介するインピーダンス変換器への分岐も属するこの構造物により実現され、このラインにより、２つの独立した測定が可能になる。次いで、電圧評価手段２が、キャパシタＣ１およびＣ２内に蓄積された電圧を比較することにより判定を行う。しかし、実際、プログラミングテストが成功であり得るか、または読み出されるメモリセル３ａのセルのコンテンツの変更には至らないかのいずれかであることから、非対称性（ａｓｙｍｍｅｔｒｙ；  Ｕｎｓｙｍｍｅｔｒｉｅ）がシステムに組み込まれることが好ましい。この非対称性は、２つの終端レジスタＲ１、Ｒ２内でか、または電圧評価手段２の非対称性構造により実現され得る。次いで、評価の結果を、電圧評価手段２の出力で取り出すことができる。
【００６９】
次いで、本発明の回路のアクセス時間が見積もられる。読み出しの際のアドレスされたセルのロード時間定数１ｎｓが、１０5Ωのセル抵抗および１０ｆＦのセル容量に対して生じる。このシステムは、第２の時間定数（すなわち、線（Ｌｅｉｔｕｎｇ）をロードするための定数）を有する。１００Ωの内部抵抗が、電圧源Ｕ１について仮定される場合、これもまた１ｎｓである時間定数が、１０ｐＦ（１０００個のセル）を有する線に対して生じる。両方の時間定数は有利な領域内にある。ＤＲＡＭにほぼ匹敵する評価時間が実行可能であるようである。
【００７０】
さらに、インピーダンス変換器１（Ｖ＝１増幅器）の特性が見積もられる。電流が、アドレスされたビット線のアドレスされていないセルを通って現われることから、インピーダンス変換器１のオフセットが、ビット線の電圧のシフトを生じる。１本のビット線につきＮ＝１０００個のセルと仮定されることから、この効果は比較的に大きい。オフセット電圧Δが、十分に、ワード線電圧ＶWLをもたらす。しかしながら、オフセット電圧は、両方の評価において等しいようであり、部分的に、補償へと導かられる。読み出し信号Ｓに対して、その結果は、
Ｓ＝ｆ（Ｒ）（ＮΔ−ＶWL）
であり、ここで、ｆ（Ｒ）は、異なるレジスタの関数であり、所与の場合では０．０２である。ＶWL＝１．２Ｖの値に対して、１．２ｍＶのΔの上限値が生じる。約１ｍＶのオフセットを備えた増幅器が、最近では非常に実用的であり、数ｎｓの減退時間および数ｍＡの出力電流に対して、数ｍＡの電流消費量がある。
【００７１】
上記の仮定条件で、データ「０」と「１」の電圧差は、例えば、２４ｍＶであり得るが、しかしながら、回路から生じる異なる値も有し得る。２４ｍＶの値が合理的に評価され得る。ＭＲＡＭの利点は、セル領域の外側に問題なく配置することができることから、評価回路の配置がピッチ領域の範囲に限定されないことである。
【００７２】
本発明は、磁気抵抗メモリであって、複数の行および／または複数の列に配置された磁気抵抗メモリセル（３ａ，ｂ，ｃ，ｄ）の構造物、上記列に属する上記メモリセル（３ａ，ｂ，ｃ，ｄ）の第１の電極に接続された上記列の各々のためのビット線（４ａ，ｂ）、上記行に属する上記メモリセル（３ａ，ｂ，ｃ，ｄ）の第２の電極に接続された上記行の各々のためのワード線（５ａ，ｂ）、スイッチング素子（６ａ，６ｂ，１６）を介して、上記ワード線の第１の端部に個別に接続することができる読み出し電圧源（Ｕ１）、その少なくとも１つの入力が、スイッチング素子（８ａ，８ｂ，１１）により、上記ビット線の第１の端部に、評価線を介して、個別に接続可能である、電圧評価手段（２）とを備え、第１の終端レジスタ（Ｒ１）が上記評価線（１０）から分岐し、上記評価線に接続された入力を有し、その出力が、スイッチング素子（７ａ，７ｂ，９ａ，９ｂ）を介して、上記ビット線（４ａ，４ｂ）およびワード線（５ａ，５ｂ）の第２の端部に個別に接続可能である、インピーダンス変換器（１）を特徴とする、磁気抵抗メモリに関する。本発明はまた、磁気抵抗メモリを読み出す方法にも関する。
【００７３】
【発明の効果】
本発明は、読み出されるメモリセルの抵抗に依存する電圧を発生する原理に基づいており、インピーダンス変換器により、この電圧をかけることが可能であり、そのため、ワード線およびビット線を、安定した電圧レベルに十分に保持することができる。
【図面の簡単な説明】
【図１】図１は、第１の読み出しプロセス中の本発明による磁気抵抗メモリの１つの実施形態を示す。
【図２】図２は、スイッチングテスト中の本発明による磁気抵抗メモリの同じ実施形態を示す。
【図３】図３は、第２の読み出しプロセス中の本発明による磁気抵抗メモリの同じ実施形態を示す。
【符号の説明】
Ｃ１  第１のキャパシタ
Ｃ２  第２のキャパシタ
Ｃ３  第３のキャパシタ
Ｒ１  第１の終端レジスタ
Ｒ２  第２の終端レジスタ
Ｕ１  読み出し電圧源
Ｉ１  第１の書込み電流源
Ｉ２  第２の書込み電流源
１  インピーダンス変換器
２  電圧評価手段
３ａ，３ｂ，３ｃ，３ｄ  磁気抵抗メモリセル
４ａ，４ｂ  ビット線
５ａ，５ｂ  ワード線
６ａ，６ｂ  ワード線を、読み出し電圧源、書き込み電流源と接続するためのスイッチング素子
７ａ，７ｂ  ワード線を、インピーダンス変換器の出力と接続するためのスイッチング素子
８ａ，８ｂ  ビット線を、電圧評価手段、書き込み電流源と接続するためのスイッチング素子
９ａ，９ｂ  ビット線を、インピーダンス変換器の出力と接続するためのスイッチング素子
１０  評価線／接続線
１１  第１の評価経路
１２  第２の評価経路
１３  読み出しディストリビュータ
１４  評価ディストリビュータ
１５  インピーダンスディストリビュータ
１６  読み出し電圧源を、読み出しディストリビュータと接続するためのスイッチング素子
１７  第１の書込み電流源を、読み出しディストリビュータと接続するためのスイッチング素子
１８  第２の書込み電流源を、評価ディストリビュータと接続するためのスイッチング素子
１９  評価線を、読み出しディストリビュータと接続するためのスイッチング素子
２０  第２の評価経路を、接続線と接続するためのスイッチング素子
２１  第１の評価経路を、接続線と接続するためのスイッチング素子
２２  第２の評価経路を、インピーダンス変換器および第３のキャパシタと接続するためのスイッチング素子
２３  第１の評価経路を、接続線と接続するためのスイッチング素子
２４  第２の評価経路を、電圧評価手段および第２のキャパシタと接続するためのスイッチング素子
２５  第１の評価経路を、電圧評価手段および第１のキャパシタと接続するためのスイッチング素子
【図１】
0003746970.tif 000002
【図２】
0003746970.tif 000003
【図３】
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