(57)【特許請求の範囲】
【請求項１】
データを記憶する記憶手段と、クロック信号に応じて電源電圧を昇圧し昇圧電圧を生成して前記記憶手段へ供給する昇圧手段と、前記昇圧手段へ前記クロック信号を供給する発振手段とを含むＩＣカードであって、
前記発振手段は、
容量素子と、
前記容量素子を周期的に充放電し、前記容量素子への充電と前記容量素子からの放電とを切り換える動作の周波数が下がると消費電流を低減する充放電手段と、
前記電源電圧の大きさに応じて前記充放電手段を制御する制御手段とを有し、
前記制御手段は、
前記電源電圧に比例した基準電圧を生成する基準電圧生成手段と、
前記基準電圧と前記容量素子の電極間電圧とを比較して、前記比較の結果に応じて、前記充放電手段による前記容量素子への充電および前記容量素子からの放電を制御するスイッチング手段と
を有し、
前記スイッチング手段は、前記電源電圧が低下した場合に、前記充放電手段による前記容量素子への充電と前記容量素子からの放電とを切り換える動作の周波数を下げる
ＩＣカード。
【請求項２】
データを記憶する記憶手段と、クロック信号に応じて電源電圧を昇圧し昇圧電圧を生成して前記記憶手段へ供給する昇圧手段と、前記昇圧手段へ前記クロック信号を供給する発振手段とを含むＩＣカードであって、
前記発振手段は、
放電が基準電流によって規定された容量素子と、
前記容量素子を周期的に充放電し、前記容量素子への充電と前記容量素子からの放電とを切り換える動作の周波数が下がると消費電流を低減する充放電手段と、
前記電源電圧の大きさに応じて前記充放電手段を制御する制御手段とを有し、
前記制御手段は、
前記電源電圧に比例した前記基準電流を生成する基準電流生成手段と、
所定の定電圧と前記容量素子の電極間電圧とを比較して、前記比較の結果に応じて、前記充放電手段による前記容量素子への充電および前記容量素子からの放電を制御するスイッチング手段と
を有し、
前記電源電圧が低下した場合に前記基準電流が低下し、前記充放電手段による前記容量素子への充電と前記容量素子からの放電とを切り換える行う動作の周波数を下げる
ＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振回路を備えたＩＣカードに関するものである。
【０００２】
【従来の技術】
ＦＮ（Fowler Nordheim）トンネル現象を用いてデータの書き換えを行う不揮発性メモリでは、十数ボルトの高電圧をメモリセルに印加することによってデータの消去及び書き込みが実現される。このとき、該高電圧はチップ内部に配置された昇圧回路により発生され、負荷となるワード線やウェル等に供給されるため、データの書き込み時間及び消去時間は該昇圧回路の能力に大きく依存する。
【０００３】
一方、昇圧回路の能力は、電源電圧や昇圧回路に供給されるクロック信号の周波数やトランジスタのしきい値電圧のばらつき（プロセスばらつき）によって左右される。ここで、従来においては、電源電圧や製造プロセスがばらついても一定の発振周波数で発振する発振回路が提案されている。すなわち、該発振回路は、電源電圧が低下したとき発振周波数を高めて昇圧回路の能力を上げ、電源電圧が上昇したときは発振周波数を低下させて昇圧回路の能力を下げることにより、電源電圧の変動に対する負荷の充電時間、ひいてはデータの消去及び書き込み時間の変動を抑えるものとされる。
【０００４】
ここで、内蔵されたアンテナで外部から供給された磁力線を受信して電気信号に変換し、この信号を整流及び定電圧化して内部回路を動作させるＩＣカードにおいては、磁力線の発生源と該ＩＣカードとの距離が仕様の最大許容値となっている状態でも該内部回路は正常に動作する必要がある一方、かかるＩＣカードにおいては上記磁力線により内部生成される電力は制限される。
【０００５】
そして従来においては、例えば該ＩＣカードに内蔵されたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等のフラッシュメモリがデータの書き込み又は消去動作を行って内部電圧が降下したときには、内部回路の誤動作を回避するため、該内部回路に接続された電源線は内蔵された定電圧発生回路から切り離され、動作が停止されるという問題があった。
【０００６】
以下において、上記のような従来の発振回路についてより詳しく説明する。単一電源により動作するフラッシュメモリの場合、一般的に昇圧回路と発振回路を一つのチップに内蔵し、データの消去及び書き込みに必要な電圧を発生させる。特に、ＦＮトンネル現象を利用してデータの消去及び書き込みを実行するフラッシュメモリの場合には、データの書き込みや消去の対象とされるメモリセルには電流が流れないが、ワード線やウェル等の負荷を高電位に充電する必要があり、かつ充電電流がチップ内に配置された昇圧回路により供給される。
【０００７】
そして、データ書き込み時には過剰書き込みを回避するため、書き込みを実行する度にデータの読み出しを行って書き込みレベルをチェックし、データの書き込みが十分されたものと判定されたメモリセルへ供給されるデータを順次非書き込みデータに変換する。このようにして、書き込み単位（通常は、１本のワード線に接続された複数のメモリセル）の全てのメモリセルが書き込み十分と判定された段階で、該データの書き込みを終了する。
【０００８】
このため、１回の実質的な書き込み時間は数十μｓであるところ、書き込みサイクル終了後には上記のように書き込みレベルを検証するために負荷の電荷を一旦放電するため、再度の書き込みサイクルでは該負荷を再び書き込み電位まで上昇させる必要があり数μｓ〜十数μｓ程度の時間がかかる。従って、このような電位上昇時間（立ち上がり時間）が変動すると、データの書き込み時間もそれに伴って変動し、製造プロセスのばらつきや電源電圧の適正値からのずれ等によって立ち上がり時間が長くなると、書き込み時間が許容範囲を超えてしまうこともある。
【０００９】
一方、昇圧回路の電流能力は、プロセスばらつきや電源電圧の変化等といった昇圧回路の能力における変動の他、プロセスばらつきや電源電圧の変化等による発振回路の発振周波数の変動等によっても変動する。
【００１０】
このため、従来においては、該プロセスばらつきや電源電圧の変動にかかわらず発振周波数を一定に保つ機能を有する、図６に示された発振回路が提案されている。図６に示されるように、この従来の発振回路はプロセスばらつきや電源電圧の変動によらず一定の放電電流を出力する定電流発生部３０と、発振を行う発振部４０とを備える。
【００１１】
ここで、定電流発生部３０はコンパレータ３１と抵抗Ｒ（抵抗値をＲとする）、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５及びノードｎ０〜ｎ３を含み、ノードｎ３から一定の電流を出力する。なお、外部よりコンパレータ３１へ基準電圧Vrefが供給される。
【００１２】
また、発振部４０はＲＳフリップフロップ４１と、キャパシタＣ１，Ｃ２、キャパシタＣ１，Ｃ２の放電電位と外部から供給される基準電圧Vrefとを比較するコンパレータ４３，４４、ＮチャネルＭＯＳトランジスタＮＴ７〜ＮＴ１４、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８、及びインバータ４２を含む。なお、ＲＳフリップフロップ４１はＮＡＮＤ回路ＮＤ１，ＮＤ２を含み後述するようにトグル動作し、インバータ４２を介してクロック信号ＣＬＫを出力する。
【００１３】
上記のような構成を有する発振回路においては、定電流発生部３０に含まれたＮチャネルＭＯＳトランジスタＮＴ６と発振部４０に含まれたＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２とはゲートが共通接続され、カレントミラー構成とされている。すなわち、それぞれＷをゲート幅、Ｌをゲート長とするとき、ＮチャネルＭＯＳトランジスタＮＴ６における値（Ｗ／Ｌ）とＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２における値（Ｗ／Ｌ）との比率に応じた電流が各トランジスタに流れる。
【００１４】
一方、定電流発生部３０においてノードｎ１の電位Vn1は、ノードｎ０の電位が基準電圧Vrefとなるように帰還回路によって制御されるため、NチャネルＭＯＳトランジスタＮＴ２，ＮＴ３のしきい値電圧を共に電圧Vthとするとき（Vref＋２Vth）となる。また、ＮチャネルＭＯＳトランジスタＮＴ５のしきい値電圧も電圧Vthとすると、ノードｎ２の電位Vn2は電位Vn1より電圧Vthだけ低い値となるため、（Vref＋Vth）となる。そして、ＮチャネルＭＯＳトランジスタＮＴ６のしきい値電圧も電圧Vthとすると、ノードｎ３の電位Vn3はＮチャネルＭＯＳトランジスタＮＴ６がダイオード接続されているため電圧Vthとなる。
【００１５】
従って、抵抗Ｒの両端にかかる電圧VRは基準電圧Vrefとなることから、抵抗Ｒ及びＮチャネルＭＯＳトランジスタＮＴ６に流れる電流ＩＲはプロセスばらつきや電源電圧に依存しない一定値（Vref／Ｒ）となる。ここで、ＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ１０，ＮＴ１２における値（Ｗ／Ｌ）が全て同じである場合、発振部４０に含まれたＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２を流れる放電電流は上記電流ＩＲとなり、基準電圧Vrefと抵抗Ｒのみに依存する。
【００１６】
以下においては、上記のことを前提として、図７を参照しつつ図６に示された発振回路の動作を説明する。発振器が動作していない時刻Ｔ０以前においては、図７（ａ）に示されるように、外部から供給される信号XOSCはハイレベル（Ｈ）とされる。このとき、ＮチャネルＭＯＳトランジスタＮＴ７がオンするため、図７（ｂ），（ｃ）に示されるようにＮＡＮＤ回路ＮＤ１から出力される信号ＲＳ１はハイレベルとなり、ＮＡＮＤ回路ＮＤ２から出力される信号ＲＳ２はロウレベル（Ｌ）となる。これにより、図７（ｅ）に示されるように、キャパシタＣ２は定電圧Vdに充電される。
【００１７】
なお、図７（ｄ）に示されるように、初期状態においてはキャパシタＣ１の電極間電圧は接地電圧GNDとされる。また、初期状態におけるコンパレータ４３の出力ノードの電位ＣＰ１は、ＰチャネルＭＯＳトランジスタＰＴ６がオンするため、図７（ｆ）に示されるようにハイレベルとなり、コンパレータ４４の出力ノードの電位ＣＰ２は、ＮチャネルＭＯＳトランジスタＮＴ７がオンするため、図７（ｇ）に示されるようにロウレベルとなる。
【００１８】
時刻Ｔ０において発振回路が発振動作を開始すると、図７（ａ）に示されるように信号XOSCはロウレベルとなるが、これにより図７（ｆ），（ｇ）に示されるように電位ＣＰ１，ＣＰ２は反転するため、図７（ｂ），（ｃ）に示されるようにＲＳフリップフロップ４１から出力される信号ＲＳ１，ＲＳ２も共に反転する。そして、図７（ｄ）に示されるようにキャパシタＣ１は定電圧Vdに充電されると共に、図７（ｅ）に示されるようにキャパシタＣ２は電流ＩＲで放電する。
【００１９】
ここで、該放電が開始されてから時間ｔだけ経過した後におけるキャパシタＣ２の電荷Ｑ２（ｔ）は、電流ＩＲが一定であるためキャパシタＣ１，Ｃ２の容量値を共にＣとしたとき（Ｃ・Ｖｄ−ＩＲ・ｔ）と表すことができる。
【００２０】
そして、キャパシタＣ２の電極間電圧が基準電圧Vrefと等しくなる時刻Ｔ１において、コンパレータ４４は、図７（ｇ）に示されるように出力信号の電位ＣＰ２をロウレベルに反転させる。これにより、図７（ｂ）に示されるように、信号ＲＳ１がハイレベルに遷移し、キャパシタＣ１の放電が開始される。なお、時刻Ｔ０から時刻Ｔ１までの時間をｔ１とすると、時刻Ｔ１におけるキャパシタＣ２の電荷Ｑ２はＱ２（ｔ１）であり、（Ｃ・Vd−ＩＲ・ｔ１）＝Ｃ・Vrefと計算される。これより、次式（１）によって
【００２１】
【数１】
0003757859.tif 000002
と時間ｔ１が算出される。
【００２２】
また、図７（ｄ），（ｅ）に示されるように、時刻Ｔ１からキャパシタＣ１が放電している間にキャパシタＣ２は急速に定電圧Vdに充電され、次の放電に備える。ここで、ＰチャネルＭＯＳトランジスタＰＴ７とＰチャネルＭＯＳトランジスタＰＴ８、ＮチャネルＭＯＳトランジスタＮＴ９とＮチャネルＭＯＳトランジスタＮＴ１１、ＮチャネルＭＯＳトランジスタＮＴ１０とＮチャネルＭＯＳトランジスタＮＴ１２、及びキャパシタＣ１とキャパシタＣ２のサイズがそれぞれ同じである場合、図７（ｄ）に示されるようにキャパシタＣ１の電極間電圧は放電開始から時間ｔ１後の時刻Ｔ３において基準電圧Vrefとなる。これにより、図７（ｆ）に示されるように、コンパレータ４３は出力信号のレベルをロウレベルに反転させる。
【００２３】
そして、図７（ｂ），（Ｃ）に示されるように、時刻Ｔ３においてＲＳフリップフロップ４１の出力信号は反転し、図７（ｅ）に示されるようにキャパシタＣ２の放電が再開される。以上より発振周期は２×（ｔ１）であり、発振周波数ｆは次式（２）により表される。
【００２４】
【数２】
0003757859.tif 000003
ここで、上式（２）を参照すると図６に示された発振回路の発振周波数は、トランジスタのしきい値におけるばらつきや電源電圧に依存しない値となることが分かる。
【００２５】
一般に、昇圧回路は電源電圧が低いと出力電流が低くなるが、電源電圧の変動による出力電流の変動を抑える手法として、電源電圧が低くなったときには発振周波数を高くすることによって出力電流を増加させ、データの書き込み時間の変動を低減することができる。なお、この場合の発振周波数ｆは、上式（２）における定電圧Vdを電源電圧Vccに置き換えることにより次式（３）で表される。
【００２６】
【数３】
0003757859.tif 000004
【発明が解決しようとする課題】
本発明は上記のような問題を解消するためになされたもので、消費電力が制限される場合であっても動作の信頼性を有する発振回路を備えたＩＣカードを提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の目的は、容量素子を周期的に充放電する充放電手段を含む発振回路であって、電源電圧の大きさに応じて充放電手段を制御する制御手段を備えたことを特徴とする発振回路とそれを含むＩＣカードを提供することにより達成される。
【００２８】
このような手段によれば、充放電手段の消費電流が電源電圧に応じて制御されるため、発振回路とそれを含むＩＣカードの消費電力を容易に制御することができる。
【００２９】
ここで、制御手段を電源電圧に比例した基準電圧を生成する基準電圧生成手段と、基準電圧と容量素子の電極間電圧とを比較して、比較の結果に応じて充放電手段を制御する比較手段とを含むものとすれば、充放電手段の動作周波数ひいては発振周波数を制御することによって、発振回路及びそれを備えたＩＣカードの消費電力を容易に制御することができる。
【００３０】
一方、制御手段が充放電手段による容量素子への充電電流および容量素子からの放電電流の大きさを制御することによっても充放電手段による消費電流、ひいては発振回路及びそれを備えたＩＣカードの消費電力を容易に制御することができる。
【００３１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
[実施の形態１]
図1は、本発明の実施の形態１に係るＩＣカード３の構成を示す図である。図１に示されるように、本実施の形態１に係るＩＣカード３は、ＩＣチップ５とＩＣチップ５に接続されたアンテナ１とを備える。
【００３２】
ここで、ＩＣチップ５は、図２に示されるようにアンテナ用パッド１１，１２と整流回路・定電圧化回路１３、ロジック回路・通信回路１４、発振・昇圧回路１５、ＥＥＰＲＯＭからなる不揮発性メモリ１６、リミッタ回路１７、復調・制御回路１８及び電源線ＰＬと接地線ＧＬを含む。なお、上記不揮発性メモリ１６はＥＥＰＲＯＭに限られるものでないが、以下においてはＥＥＰＲＯＭであるとして説明する。
【００３３】
また、整流回路・定電圧化回路１３はアンテナ用パッド１１，１２に接続され、整流回路・定電圧化回路１３とロジック回路・通信回路１４、発振・昇圧回路１５、及び不揮発性メモリ１６は電源線ＰＬと接地線ＧＬが共通接続される。また、電源線ＰＬと整流回路・定電圧化回路１３との間にはリミッタ回路１７が接続される。さらに、復調・制御回路１８はアンテナ用パッド１１，１２に接続され、ロジック回路・通信回路１４と発振・昇圧回路１５及び不揮発性メモリ１６を制御する。
【００３４】
上記のようなＩＣカード３は、外部から供給される電磁波をアンテナ１で受け、該電磁波を内部回路で電力に変換して動作するものであり、電磁波の発生源とアンテナ１との距離に応じてＩＣチップ５内で発生される電力が相違する。そして、該距離が正常動作の保証範囲の最大値であるときは、該ＩＣカード３の内部における発生電力は最低であるが、このような場合でもロジック動作やＥＥＰＲＯＭのデータ書き換えが実行される必要がある。
【００３５】
ここで、ＩＣカード３内では消費電力の増加に伴う電圧降下によって、例えばＥＥＰＲＯＭにおける誤ったデータの書き換え等が生じる恐れがあるために、上記リミッタ回路１７が付加され、電源線ＰＬの電位がある設定値以下になるときにオフすることによって整流回路・定電圧化回路１３が電源線ＰＬから切り離される。
【００３６】
一方、ＥＥＰＲＯＭにおけるデータ書き換え時間は、内部で発生される電力量に関係無く一定とされる。従って、このようなＩＣチップ５では、最も発生電力量が小さい状態でもリミッタ回路１７がオフしないことが必要とされる。ここで、不揮発性メモリ１６がＥＥＰＲＯＭの場合には、データの書き換えに必要とされる高電圧を昇圧回路で生成する必要があり、このことがデータ書き換え時における電力消費の大半を占めることになる。
【００３７】
このため、データ書き換え時にはロジック回路の動作は最小限にとどめ、発生した電力の大半が昇圧回路の動作に割り当てられるが、昇圧回路の動作電流は大きいために消費電力の上限が問題とされる。例えば、動作電圧として電源電圧Vccが（2.5±0.25）Ｖとされる場合、動作保証する電源電圧の下限は2.25Ｖであるが、リミッタ回路１７がオフする電圧を2.1Ｖとした場合には、例えば0.1Ｖ程度のマージンを見込み、ワースト状態でも2.2Ｖ以下にならない様にする必要がある。
【００３８】
図３は、図１に示されたＩＣカード３における電源系統の構成を示す回路図である。図３に示されるように、ＩＣカード３はアンテナ１と、ＩＣチップ５に含まれた整流回路・定電圧化回路１３とロジック回路・通信回路１４、発振・昇圧回路１５、不揮発性メモリ１６、及びリミッタ回路１７を含む。
【００３９】
ここで、整流回路・定電圧化回路１３は基準電圧発生回路２１とコンパレータ２２，２３、ダイオードＤ、ＰチャネルＭＯＳトランジスタＰＴ１、キャパシタＣ１０，Ｃ１１、及び抵抗Ｒ１〜Ｒ３を含み、リミッタ回路１７はＰチャネルＭＯＳトランジスタＰＴ２を含む。
【００４０】
そして、アンテナ１の一端にはダイオードＤが接続され、ダイオードＤの出力端と接地ノードとの間にはＰチャネルＭＯＳトランジスタＰＴ１を介して抵抗Ｒ１〜Ｒ３が直列接続される。また、ダイオードＤの出力端と接地ノードとの間にはキャパシタＣ１０及び基準電圧発生回路２１が接続される。また、コンパレータ２２の−入力端は基準電圧発生回路２１に接続され、＋入力端は抵抗Ｒ２と抵抗Ｒ３の中間ノードに接続され、出力端はＰチャネルＭＯＳトランジスタＰＴ１のゲートに接続される。
【００４１】
さらに、ＰチャネルＭＯＳトランジスタＰＴ１のドレイン端のノードＮＰにはＰチャネルＭＯＳトランジスタＰＴ２を介して電源線ＰＬが接続され、ノードＮＰと接地ノードとの間にはキャパシタＣ１１が接続される。また、コンパレータ２３の−入力端は抵抗Ｒ１と抵抗Ｒ２の中間ノードに接続され、＋入力端は基準電圧発生回路２１に接続され、出力端はＰチャネルＭＯＳトランジスタＰＴ２のゲートに接続される。なお、発振・昇圧回路１５には基準電圧発生回路２１により生成された基準電圧Vrefが供給される。
【００４２】
以下において、図３に示されたＩＣカード３の動作を説明する。まず、アンテナ１において磁力線により発生された電力は、ダイオードＤによって整流された後、キャパシタＣ１０により平滑される。そして、基準電圧発生回路２１は、このように平滑された電力を基に基準電圧Vrefを生成する。
【００４３】
また、平滑化された電力はＰチャネルＭＯＳトランジスタＰＴ１とノードＮＰ、キャパシタＣ１１、及びＰチャネルＭＯＳトランジスタＰＴ２を介して電源線ＰＬへ供給されるが、ＰチャネルＭＯＳトランジスタＰＴ１のスイッチングはコンパレータ２２の出力信号により制御され、ＰチャネルＭＯＳトランジスタＰＴ２のスイッチングはコンパレータ２３の出力信号により制御される。
【００４４】
そして、より具体的には、コンパレータ２２はノードＮＰの電位がロジック回路等の内部回路における動作電圧の最大値に対応した値より大きくなる場合には、ハイレベルの信号を出力してＰチャネルＭＯＳトランジスタＰＴ１をオフし、ノードＮＰとダイオードＤとを切り離す。また、コンパレータ２３はノードＮＰの電位が該内部回路における動作電圧の最小値に対応した値より小さくなる場合には、ハイレベルの信号を出力してＰチャネルＭＯＳトランジスタＰＴ２をオフし、ノードＮＰと電源線ＰＬとを切り離す。このような動作により、該内部回路が所定の動作電圧の範囲内でのみ動作することが保証される。
【００４５】
図４は、図２及び図３に示された発振・昇圧回路１５に含まれた発振回路の構成を示す回路図である。図４に示されるように、この発振回路は定電流発生部３０と発振部５０とを備える。
【００４６】
ここで、定電流発生部３０はコンパレータ３１と抵抗Ｒ（抵抗値をＲとする）、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５及びノードｎ０〜ｎ３を含む。ここで、ＰチャネルＭＯＳトランジスタＰＴ３，ＰＴ５のゲートには復調・制御回路１８から信号XOSC（後述する信号OSCの反転信号）が供給され、NチャネルＭＯＳトランジスタＮＴ１のゲートには同じく復調・制御回路１８から信号OSCが供給される。
【００４７】
また、コンパレータ３１の−入力端には外部から基準電圧Vrefが供給され、＋入力端はノードｎ０に接続される。また、コンパレータ３１の出力端子はPチャネルＭＯＳトランジスタＰＴ４及びＮチャネルＭＯＳトランジスタＮＴ４のゲートに接続される。そして、上記のような構成を有する定電流発生部３０は、ＮチャネルＭＯＳトランジスタＮＴ６に一定の電流を流すと共に、ノードｎ３から一定の電流を出力する。
【００４８】
一方、発振部５０はＲＳフリップフロップ４１と、キャパシタＣ１，Ｃ２、キャパシタＣ１，Ｃ２の放電電位と外部から供給される電源電圧Vccに比例した定電圧（α・Vcc）とを比較するコンパレータ４３，４４、電源電圧分割部５１、ＮチャネルＭＯＳトランジスタＮＴ７〜ＮＴ１４、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８、及びインバータ４２を含む。なお、上記αは０＜α＜１とし、以下においても同様である。
【００４９】
また、ＲＳフリップフロップ４１はＮＡＮＤ回路ＮＤ１，ＮＤ２を含んで後述するようにトグル動作し、インバータ４２を介してクロック信号ＣＬＫを出力する。ここで、クロック信号ＣＬＫは発振・昇圧回路１５に含まれた昇圧回路へ供給される。また、電源電圧分割部５１は直列接続された抵抗ＤＲ１，ＤＲ２により電源電圧Vccを分割し、上記定電圧（α・Vcc）を生成する。
【００５０】
上記のような構成を有する発振回路においては、定電流発生部３０に含まれたＮチャネルＭＯＳトランジスタＮＴ６と発振部５０に含まれたＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２とはゲートが共通接続され、カレントミラー構成とされている。すなわち、それぞれＷをゲート幅、Ｌをゲート長とするとき、ＮチャネルＭＯＳトランジスタＮＴ６における値（Ｗ／Ｌ）とＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２における値（Ｗ／Ｌ）との比率に応じた電流が各トランジスタに流れる。
【００５１】
一方、定電流発生部３０においてノードｎ１の電位Vn1は、ノードｎ０の電位が基準電圧Vrefとなるように帰還回路によって制御されるため、NチャネルＭＯＳトランジスタＮＴ２，ＮＴ３のしきい値電圧を共に電圧Vthとするとき（Vref＋２Vth）となる。また、ＮチャネルＭＯＳトランジスタＮＴ５のしきい値電圧も電圧Vthとすると、ノードｎ２の電位Vn2は電位Vn1より電圧Vthだけ低い値となるため、（Vref＋Vth）となる。そして、ＮチャネルＭＯＳトランジスタＮＴ６のしきい値電圧も電圧Vthとすると、ノードｎ３の電位Vn3はＮチャネルＭＯＳトランジスタＮＴ６がダイオード接続されているため、Vthとなる。
【００５２】
従って、抵抗Ｒの両端にかかる電圧VRは基準電圧Vrefとなることから、抵抗Ｒ及びＮチャネルＭＯＳトランジスタＮＴ６に流れる電流ＩＲはプロセスばらつきや電源電圧に依存しない一定値（Vref／Ｒ）となる。ここで、ＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ１０，ＮＴ１２における値（Ｗ／Ｌ）が全て同じである場合、発振部５０に含まれたＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２を流れる放電電流は上記電流ＩＲとなり、基準電圧Vrefと抵抗Ｒのみに依存する。
【００５３】
上記のような本実施の形態１に係る発振回路では、キャパシタＣ１，Ｃ２の電極間電圧が放電開始から上記定電圧（α・Vcc）になるまでの時間ｔ１は、次式（４）に示されるように、上記式（１）と同様に導出される。
【００５４】
【数４】
0003757859.tif 000005
ここで、二つのキャパシタＣ１，Ｃ２の容量を共にＣとすると、発振周波数ｆは上記式（２）と同様に次式（５）により求められる。
【００５５】
【数５】
0003757859.tif 000006
このことから、本実施の形態１に係る発振回路では、電源電圧Vccが低下すると該低下に応じて発振周波数ｆも低下する。従って、図４に示された発振回路を備えたＩＣカードによれば、電源電圧Vccが低下すると該低下に応じて消費電流も低下するため、電源線ＰＬの電位が最小動作電圧以下となってロジック回路等の内部回路が動作不能となることが自動的に回避され、動作の信頼性を高めることができる。
[実施の形態２]
電源電圧Vccが低下したとき、上記のように消費電流を低減する方法として、図４に示された実施の形態１に係る発振回路では、コンパレータ４３，４４の−入力端に電源電圧Vccに依存した電圧、より具体的には電源電圧Vccに比例した定電圧（α・Vcc）が供給されるが、キャパシタＣ１，Ｃ２に対する充放電電流の大きさを電源電圧Vccに応じて制御しても良い。
【００５６】
すなわち、本発明の実施の形態２に係るＩＣカードは上記実施の形態１に係るＩＣカードと同様な構成を有するが、図４に示された発振回路の代わりに図５に示された発振回路が内蔵される点で相違するものである。
【００５７】
図５に示されるように、本実施の形態２に係る発振回路は図４に示された発振回路と同様な構成を有するが、定電流発生部６０に含まれたコンパレータ３１の−入力端には電源電圧Vccに比例した定電圧（α・Vcc）が供給され、コンパレータ４３，４４の−入力端には外部から基準電圧Vrefが供給される点で相違する。
【００５８】
ここで、定電流発生部６０には抵抗ＤＲ３，ＤＲ４により電源電圧Vccを抵抗分割する電源電圧分割部６１が備えられ、上記定電圧（α・Vcc）が生成される。
【００５９】
上記のような構成を有する定電流発生部６０では、コンパレータ３１によりノードｎ０の電位が上記定電圧（α・Vcc）となるように制御される。これにより、NチャネルＭＯＳトランジスタＮＴ２，ＮＴ３のしきい値電圧を共に電圧Vthとするとノードｎ１の電位Vn1は（α・Vcc＋２Vth）となる。また、ＮチャネルＭＯＳトランジスタＮＴ５のしきい値電圧も電圧Vthとすると、ノードｎ２の電位Vn2は電位Vn1より電圧Vthだけ低い値となるため、（α・Vcc＋Vth）となる。そして、ＮチャネルＭＯＳトランジスタＮＴ６のしきい値電圧も電圧Vthとすると、ノードｎ３の電位Vn3はＮチャネルＭＯＳトランジスタＮＴ６がダイオード接続されているため電圧Vthとなる。
【００６０】
従って、抵抗Ｒの両端にかかる電圧VRは電圧（α・Vcc）となり電源電圧Vccのみに依存することから、抵抗Ｒ及びＮチャネルＭＯＳトランジスタＮＴ６に流れる電流ＩＲはプロセスばらつきに依存せず、電源電圧Vccと抵抗Ｒに依存する値（α・Vcc／Ｒ）となる。ここで、ＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ１０，ＮＴ１２における値（Ｗ／Ｌ）が全て同じである場合、発振部４０に含まれたＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１２を流れる放電電流は上記電流ＩＲとなり、電源電圧Vccと抵抗Ｒのみに依存する。
【００６１】
以上より本実施の形態２に係る発振回路では、キャパシタＣ１，Ｃ２の電極間電圧が放電開始から電源電圧Vccに依存しない基準電圧Vrefになるまでの時間ｔ１は、次式（６）に示されるように、上記式（４）と同様に導出される。
【００６２】
【数６】
0003757859.tif 000007
ここで、二つのキャパシタＣ１，Ｃ２の容量を共にＣとすると、発振周波数ｆは上記式（５）と同様に次式（７）により求められる。
【００６３】
【数７】
0003757859.tif 000008
このことから、本実施の形態２に係る発振回路では、電源電圧Vccが低下すると該低下に応じて発振周波数ｆも低下する。従って、図５に示された発振回路を備えたＩＣカードによっても、電源電圧Vccが低下すると該低下に応じて消費電流は低下するため、電源線ＰＬの電位が最小動作電圧以下となってロジック回路等の内部回路が動作不能となることが自動的に回避され、動作の信頼性を高めることができる。
【００６４】
【発明の効果】
本発明に係る発振回路を備えたＩＣカードによれば、充放電手段の消費電流が電源電圧に応じて制御され、消費電力を容易に制御することができるため、消費電力に制限があるような場合においても動作の信頼性を担保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＩＣカードの構成を示す図である。
【図２】図１に示されたＩＣチップの構成を示すブロック図である。
【図３】図１に示されたＩＣカードにおける電源系統の構成を示す回路図である。
【図４】図２及び図３に示された発振・昇圧回路に含まれる発振回路の構成を示す回路図である。
【図５】本発明の実施の形態２に係る発振回路の構成を示す回路図である。
【図６】従来の発振回路の構成を示す回路図である。
【図７】図６に示された発振回路の動作を示すタイミングチャートである。
【符号の説明】
１  アンテナ、３  ＩＣカード、５  ＩＣチップ、１１，１２  アンテナ用パッド、１３  整流回路・定電圧化回路、１４  ロジック回路・通信回路、１５  発振・昇圧回路、１６  不揮発性メモリ、１７  リミッタ回路、１８  復調・制御回路、２１  基準電圧発生回路、２２，２３，３１，４３，４４  コンパレータ、３０，６０  定電流発生部、４０，５０  発振部、４１  ＲＳフリップフロップ、４２  インバータ、５１，６１  電源電圧分割部、ＰＬ  電源線、ＧＬ  接地線、Ｄ  ダイオード、Ｃ１，Ｃ２，Ｃ１０，Ｃ１１  キャパシタ、Ｒ，Ｒ１〜Ｒ３，ＤＲ１〜ＤＲ４  抵抗、ＰＴ１〜ＰＴ８  ＰチャネルＭＯＳトランジスタ、ＮＴ１〜ＮＴ１４  ＮチャネルＭＯＳトランジスタ、ＮＤ１，ＮＤ２  ＮＡＮＤ回路、ＮＰ，ｎ０〜ｎ３  ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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