(57)【特許請求の範囲】
【請求項１】
入力信号に対して一定のゲインを得た出力信号を出力可能な増幅器を備えた半導体集積回路装置であって、
前記増幅器は、高電位側電源と低電位側電源とが供給され、かつ、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの２つの素子から構成されているインバータ回路を２段直列に接続して形成されており、
前段の前記インバータ回路に入力信号を入力するとともに、後段の前記インバータ回路の入出力端子を短絡し、その出力端子から出力信号を出力し、
前記各ＰチャネルＭＯＳトランジスタのゲートは、第１のスイッチ回路を介して前記入力信号又は前記出力信号を伝える信号線と接続され、かつ、第２のスイッチ回路を介して前記高電位側電源と接続され、
前記各ＮチャネルＭＯＳトランジスタのゲートは、第３のスイッチ回路を介して前記入力信号又は前記出力信号を伝える信号線と接続され、かつ、第４のスイッチ回路を介して前記低電位側電源と接続され、
前記各ＰチャネルＭＯＳトランジスタの動作不要時に、前記第１のスイッチ回路をオフするとともに、前記第２のスイッチ回路を前記第１のスイッチ回路に対して相補動作を行うように制御し、
前記各ＮチャネルＭＯＳトランジスタの動作不要時に、前記第３のスイッチ回路をオフするとともに、前記第４のスイッチ回路を前記第３のスイッチ回路に対して相補動作を行うように制御することを特徴とする半導体集積回路装置。
【請求項２】
前記前段及び後段の前記インバータ回路を構成するトランジスタを同一サイズとするとともに、前記前段若しくは後段の前記インバータ回路に対して同一サイズのインバータ回路を少なくとも１つ並列接続したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記前段及び後段の前記インバータ回路を構成するトランジスタのドレイン領域を共通化したことを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置を構成する増幅器に関するものである。
近年、半導体集積回路装置はますます高集積化及び高精度化が進んでいる。そこで、このような半導体集積回路装置に多数使用される増幅器の高集積化及び高精度化を図ることが必要となっている。
【０００２】
【従来の技術】
半導体集積回路装置の一種類として、Ａ／Ｄ変換器を備えたものがある。近年の半導体集積回路装置の高精度化に伴い、このようなＡ／Ｄ変換器の精度も向上させる必要がある。
【０００３】
Ａ／Ｄ変換速度の高速化に有利なフラッシュ型Ａ／Ｄ変換器では、例えば１０ビット以上のＡ／Ｄ変換器を構成するためには、１ｍＶの分解能が要求されるため、各コンパレータに入力される基準電圧を増幅してコンパレータに入力し、その基準電圧とアナログ入力信号とを比較することにより、見かけ上の分解能を向上させている。
【０００４】
このような構成のＡ／Ｄ変換器では、１０ビット構成とするために２10個の増幅器が必要となる。又、５ビット−５ビットによる２ステップの直並列型としても、２5 個の増幅器が必要である。
【０００５】
【発明が解決しようとする課題】
従って、上記のようなＡ／Ｄ変換器では、多数の増幅器を必要とすることから、素子数が増大して回路面積が増大するとともに、消費電力が増大するため、実施困難である。そこで、増幅器の素子数を削減することにより、このような増幅器を多数使用する半導体集積回路装置のチップ面積の縮小を図る必要がある。
【０００６】
図８に示すインバータ回路１１は、ＰチャネルＭＯＳトランジスタＴr1と、ＮチャネルＭＯＳトランジスタＴr2の２つの素子で構成されるが、その入出力特性は、図９に示すように入力信号ＩＮがＶDD／２より低ければ、出力信号ＯＵＴは高電位側電源ＶDDレベルとなり、入力信号ＩＮがＶDD／２より高ければ、出力信号ＯＵＴは低電位側電源ＶSSレベルとなる。
【０００７】
従って、入力信号に対し一定のゲインを得た出力信号を出力することはできないため、増幅器としては使用することができない。そこで、このようなインバータ回路を使用して増幅器を構成すれば、増幅器の素子数を削減して、半導体集積回路装置のチップ面積を縮小することが可能となる。
【０００８】
この発明の目的は、インバータ回路を使用することにより、素子数を削減し得る増幅器を備えた半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、図１の本発明の原理説明図に示すように、増幅器は、高電位側電源ＶDD と低電位側電源ＶSS とが供給され、かつ、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの２つの素子から構成されているインバータ回路１，２を２段直列に接続して形成されている。そして、前段のインバータ回路１に入力信号ＩＮが入力されるとともに、後段のインバータ回路２の入出力端子が短絡され、その出力端子から出力信号ＯＵＴが出力される。又、本発明は、図１には示されないが、前段及び後段のインバータ回路１，２の各ＰチャネルＭＯＳトランジスタのゲートが、第１のスイッチ回路を介して入力信号ＩＮ又は出力信号ＯＵＴを伝える信号線と接続され、かつ、第２のスイッチ回路を介して高電位側電源ＶＤＤと接続されているとともに、各ＮチャネルＭＯＳトランジスタのゲートが、第３のスイッチ回路を介して入力信号ＩＮ又は出力信号ＯＵＴを伝える信号線と接続され、かつ、第４のスイッチ回路を介して低電位側電源ＶＳＳと接続されている。そして、各ＰチャネルＭＯＳトランジスタ及び各ＮチャネルＭＯＳトランジスタの動作不要時に、第１及び第３のスイッチ回路がオフに制御されるとともに、第２及び第４のスイッチ回路が第１及び第３のスイッチ回路に対して相補動作を行うように制御される。
【００１２】
請求項２に記載の発明は、前段及び後段のインバータ回路を構成するトランジスタを同一サイズとするとともに、前段若しくは後段のインバータ回路に対して同一サイズのインバータ回路を少なくとも１つ並列接続したことを要旨とする。
【００１３】
請求項３に記載の発明は、前段及び後段のインバータ回路を構成するトランジスタのドレイン領域を共通化したことを要旨とする。
（作用）
請求項１に記載の発明によれば、入出力端子が短絡された後段のインバータ回路は、前段の出力信号レベルが上昇しようとすると下降させようとし、該信号が下降しようとすると上昇させようとする。つまり、後段のインバータ回路は前段のインバータ回路に対して負荷になるため、後段のインバータ回路からは入力信号に対して一定のゲインを得た出力信号が出力される。従って、増幅器を少ない素子数で構成されたインバータ回路を用いて構成できるため、チップ面積の縮小化に貢献できる。
【００１４】
また、本発明によれば、前段及び後段のインバータ回路は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの２つの素子から構成される。従って、インバータ回路を簡単に構成することができる。
【００１５】
また、本発明によれば、各ＰチャネルＭＯＳトランジスタ及び各ＮチャネルＭＯＳトランジスタの動作不要時には、各ＰチャネルＭＯＳトランジスタのゲートが高電位側電源に接続されるとともに、各ＮチャネルＭＯＳトランジスタのゲートが低電位側電源に接続される。従って、各ＰチャネルＭＯＳトランジスタ及び各ＮチャネルＭＯＳトランジスタの動作不要時にそれらを確実にオフさせて、それらに流れる貫通電流を低減することができる。このため、増幅器の低消費電力化に貢献することができる。
【００１６】
請求項２に記載の発明によれば、前段及び後段のインバータ回路を構成するトランジスタを同一サイズとし、前段のインバータ回路に対して同一サイズのインバータ回路が少なくとも１つ並列接続される。従って、前段のインバータ回路に対して並列接続するインバータ回路の数によって、各トランジスタのサイズを変更することなく増幅器のゲインを調整することができる。つまり、各トランジスタのサイズ変化に起因する特性変化を生じることなく、増幅器のゲインの精度を向上させることができる。
【００１７】
請求項３に記載の発明によれば、前段及び後段のインバータ回路を構成するトランジスタのドレイン領域が共通化される。従って、各トランジスタの負荷容量が低減でき、増幅器の動作を高速化することが可能である。しかも、一方のドレイン領域を削減できるため、チップ面積を縮小することができる。
【００１８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２〜図４に従って説明する。
【００１９】
図２は、増幅器を示す。増幅器は、前記従来例と同様なインバータ回路１１を前段に使用し、後段にＰチャネルＭＯＳトランジスタＴr3と、ＮチャネルＭＯＳトランジスタＴr4の２つの素子で構成されたインバータ回路１２を備えている。
【００２０】
後段のインバータ回路１２におけるＰＭＯＳトランジスタＴr3のソースには高電位側電源ＶDDが供給され、ＮＭＯＳトランジスタＴr4のソースには低電位側電源ＶSSが供給される。両トランジスタＴr3，Ｔr4のゲート・ドレイン間は短絡されるとともに、そのゲートは前段の両トランジスタＴr1，Ｔr2のドレインに接続される。そして、後段の両トランジスタＴr3，Ｔr4のドレインから出力信号ＯＵＴが出力される。
【００２１】
次に、このように構成された増幅器の動作を説明する。
先ず、前段のインバータ回路１１に入力される入力信号ＩＮがＶDD／２レベルであるとき、前段のドレイン電位がＶDD／２レベルとなるため、後段のドレイン電位も同様にＶDD／２レベルとなる。つまり、出力信号ＯＵＴレベルはＶDD／２レベルである。
【００２２】
入力信号ＩＮがＶDD／２レベルより低い場合には、前段の各トランジスタＴr1，Ｔr2のドレイン電位が上昇しようとする。すると、後段の各トランジスタＴr3，Ｔr4は、そのドレイン電位を下降させようとする。つまり、後段の各トランジスタＴr3，Ｔr4は、前段のインバータ回路１１の負荷となる。そして、入力信号ＩＮが低くなるほど、前段のＰＭＯＳトランジスタＴr1の電流駆動能力が高まるため、出力信号ＯＵＴの出力レベルが上昇する。
【００２３】
一方、入力信号ＩＮがＶDD／２レベルより高い場合には、前段の各トランジスタＴr1，Ｔr2のドレイン電位が下降しようとする。すると、後段の各トランジスタＴr3，Ｔr4は、そのドレイン電位を上昇させようとする。つまり、後段の各トランジスタＴr3，Ｔr4は、前段のインバータ回路１１の負荷となる。そして、入力信号ＩＮが高くなるほど、前段のＮＭＯＳトランジスタＴr2の電流駆動能力が高まるため、出力信号ＯＵＴの出力レベルが下降する。
【００２４】
このようにして、前記増幅器は、図３に示すように入力信号ＩＮに対して一定の傾き（ゲイン）を得た出力信号ＯＵＴを出力する。
又、このゲインは、以下の数式を用いて算出できる。一般的に、トランジスタに流れる電流Ｉｄは、該トランジスタに対する供給電圧Ｖgs、該トランジスタのしきい値電圧Ｖth、及び、利得係数βを用いた次式から算出できる。
【００２５】
【数１】
0003847401.tif 000002
上記式を利用して、前段のインバータ回路１１における相互コンダクタンスｇm1は、利得係数β１、ＰＭＯＳトランジスタＴr1のしきい値電圧Ｖthp 及びＮＭＯＳトランジスタＴr2のしきい値電圧Ｖthn を用いると、
【００２６】
【数２】
0003847401.tif 000003
となる。又、同様にして後段のインバータ回路１２における相互コンダクタンスｇm2は、利得係数β２、ＰＭＯＳトランジスタＴr3のしきい値電圧Ｖthp 及びＮＭＯＳトランジスタＴr4のしきい値電圧Ｖthn を用いると、
【００２７】
【数３】
0003847401.tif 000004
となる。ここで、
【００２８】
【数４】
0003847401.tif 000005
とすると、入力信号ＩＮに対する出力信号ＯＵＴのゲインは、
【００２９】
【数５】
0003847401.tif 000006
となる。又、ゲインは、前段の各トランジスタＴr1，Ｔr2の利得係数β１及び後段の各トランジスタＴr3，Ｔr4の利得係数β２の少なくとも一方を変化させるべく各トランジスタＴr1〜Ｔr4のサイズを変更することで所望の値に調節することができる。
【００３０】
又、本実施の形態における増幅器は、図４に示すように半導体基板上にレイアウトされている。基板上にはＰ型拡散領域Ｅｐと、Ｎ型拡散領域Ｅｎとが形成される。Ｐ型拡散領域Ｅｐには、ソース領域Ｓ１，Ｓ３及びドレイン領域Ｄ１，Ｄ３が交互に形成される。各ソース領域Ｓ１，Ｓ３にはそれぞれ配線Ｌ１が接続され、該配線Ｌ１は高電位側電源ＶDDに接続される。
【００３１】
一方、Ｎ型拡散領域Ｅｎには、ソース領域Ｓ２，Ｓ４及びドレイン領域Ｄ２，Ｄ４が交互に形成される。各ソース領域Ｓ２，Ｓ４にはそれぞれ配線Ｌ２が接続され、該配線Ｌ２は低電位側電源ＶSSに接続される。
【００３２】
ドレインＤ１，Ｄ２は配線Ｌ３を介して互いに接続され、ドレインＤ３，Ｄ４は配線Ｌ４を介して互いに接続される。各配線Ｌ３，Ｌ４は、配線Ｌ５を介して互いに接続されるとともに、配線Ｌ４から出力信号ＯＵＴが出力される。
【００３３】
前記入力信号ＩＮが入力されるゲート配線Ｌ６は、前記ソース領域Ｓ１，Ｓ２とドレイン領域Ｄ１，Ｄ２との間に配設される。そして、ゲート配線Ｌ６、ソース領域Ｓ１及びドレイン領域Ｄ１とによって前記ＰＭＯＳトランジスタＴr1が形成されている。又、ゲート配線Ｌ６、ソース領域Ｓ２及びドレイン領域Ｄ２とによって前記ＮＭＯＳトランジスタＴr2が形成されている。
【００３４】
配線Ｌ３にコンタクトホールＨを介して接続されたゲート配線Ｌ７は、前記ソース領域Ｓ３，Ｓ４とドレイン領域Ｄ３，Ｄ４との間に配設される。そして、ゲート配線Ｌ７、ソース領域Ｓ３及びドレイン領域Ｄ３とによって前記ＰＭＯＳトランジスタＴr3が形成されている。又、ゲート配線Ｌ７、ソース領域Ｓ４及びドレイン領域Ｄ４とによって前記ＮＭＯＳトランジスタＴr4が形成されている。
【００３５】
上記したように、第１の実施の形態によれば、以下の特徴を有する。
（１）本実施の形態の増幅器は、前段にインバータ回路１１を、後段に入出力端子を短絡したインバータ回路１２を用いて構成される。従って、増幅器を少ない素子数で構成できるため、このような増幅器を多数使用する半導体集積回路装置において、チップ面積を縮小することができる。
【００３６】
（２）各トランジスタＴr1〜Ｔr4のサイズを変更し各利得係数β１，β２を変更するだけで、増幅器のゲインを所望の値に調節することができる。従って、その調整は容易である。
【００３７】
（第２の実施の形態）
図５は、第２の実施の形態における増幅器のレイアウト構成図を示す。本実施の形態の増幅器は、図４に示した増幅器における一方のドレイン領域Ｄ３，Ｄ４及び各配線Ｌ４，Ｌ５が省略され、他方のドレイン領域Ｄ１，Ｄ２を両インバータ回路１１，１２で共通して使用している。
【００３８】
このように構成すると、前記第１の実施の形態に記載した効果に加えて、各トランジスタＴr1〜Ｔr4の負荷容量を低減することができるため、増幅器を高速に動作させることができる。又、ドレイン領域Ｄ３，Ｄ４及び各配線Ｌ４，Ｌ５を省略することができるため、更にチップ面積を縮小することができる。
【００３９】
（第３の実施の形態）
図６は、第３の実施の形態における増幅器の回路図を示す。本実施の形態の増幅器は、図２に示した各トランジスタＴr1 〜Ｔr4のうち、トランジスタＴr1 のゲートがスイッチ素子ＳＷ１ａを介して入力信号ＩＮを伝える信号線と接続されるとともに、スイッチ素子ＳＷ２ａを介して高電位側電源ＶＤＤと接続される。
又、トランジスタＴr2 のゲートがスイッチ素子ＳＷ３ａを介して入力信号ＩＮを伝える信号線と接続されるとともに、スイッチ素子ＳＷ４ａを介して低電位側電源ＶＳＳと接続される。
又、トランジスタＴr3 のゲートがスイッチ素子ＳＷ１ｂを介して出力信号ＯＵＴを伝える信号線と接続されるとともに、スイッチ素子ＳＷ２ｂを介して高電位側電源ＶＤＤと接続される。
又、トランジスタＴr4 のゲートがスイッチ素子ＳＷ３ｂを介して出力信号ＯＵＴを伝える信号線と接続されるとともに、スイッチ素子ＳＷ４ｂを介して低電位側電源ＶＳＳと接続される。
尚、スイッチ素子ＳＷ１ａ，ＳＷ１ｂが第１のスイッチ回路に相当し、スイッチ素子ＳＷ２ａ，ＳＷ２ｂが第２のスイッチ回路に相当し、スイッチ素子ＳＷ３ａ，ＳＷ３ｂが第３のスイッチ回路に相当し、スイッチ素子ＳＷ４ａ，ＳＷ４ｂが第４のスイッチ回路に相当する。
スイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ３ａ，ＳＷ３ｂは、各トランジスタＴr1 〜Ｔr4 を使用する時のみオンされ、スイッチ素子ＳＷ２ａ，ＳＷ２ｂ，ＳＷ４ａ，ＳＷ４ｂは、スイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ３ａ，ＳＷ３ｂに対して相補動作を行うように制御される。
従って、各トランジスタＴr1 〜Ｔr4 の動作不要時には、スイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ３ａ，ＳＷ３ｂはオフされ、スイッチ素子ＳＷ２ａ，ＳＷ２ｂ，ＳＷ４ａ，ＳＷ４ｂはオンされる。
【００４２】
このように構成された増幅器では、各トランジスタＴr1 〜Ｔr4 の動作不要時に、トランジスタＴr1 ，Ｔr3のゲートが高電位側電源ＶDDに接続されるとともに、トランジスタＴr2 ，Ｔr4 のゲートが低電位側電源ＶSS に接続される。このため、各トランジスタＴr1 〜Ｔr4 は確実にオフされる。従って、前記第１の実施の形態に記載した効果に加えて、各トランジスタＴr1 〜Ｔr4 を流れる貫通電流を低減する効果を得ることができ、増幅器の低消費電力化に貢献することができる。
【００４３】
（第４の実施の形態）
図７は、第４の実施の形態における増幅器の回路図を示す。本実施の形態の増幅器は、図２に示した前段及び後段のインバータ回路１１，１２を同一サイズのトランジスタを使用して構成するとともに、前段のインバータ回路１１に対して同一サイズのインバータ回路１１ａを複数個（本実施の形態では、１つ）並列に接続した。すると、前段のインバータ回路１１に対して並列接続するインバータ回路１１ａの数によって、各トランジスタＴr1〜Ｔr4のサイズを変更することなく増幅器のゲインを調整することができる。
【００４４】
因みに、本実施の形態の増幅器では第１の実施の形態で示した数式を用いると、そのゲインは−２となる。そして、並列接続するインバータ回路１１ａを２，３，４，…，と増加させていくと、ゲインはそれぞれ−３，−４，−５，…，となる。又、前段のインバータ回路１１に対して後段のインバータ回路１２に並列接続する入出力端子を短絡したインバータ回路を１，２，３，…，と増加させていくと、ゲインはそれぞれ−１／２，−１／３，−１／４，…，となる。尚、前段及び後段に並列接続するインバータ回路の数を任意に組み合わせてもよい。
【００４５】
このように構成すれば、前記第１の実施の形態に記載した効果に加えて、各トランジスタのサイズ変化に起因する特性変化を生じることがなく、増幅器のゲインの精度を向上させることができる。
【００４６】
尚、上記各実施の形態では、ＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタをＰＮＰトランジスタに、ＮＭＯＳトランジスタをＮＰＮトランジスタにそれぞれ置換しても同様な効果を得ることができる。
【００４７】
【発明の効果】
以上詳述したように、本発明によれば、インバータ回路を使用することにより、素子数を削減し得る増幅器を備えた半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図。
【図２】  第１の実施の形態における増幅器の回路図。
【図３】  増幅器の入出力特性図。
【図４】  増幅器のレイアウト構成図。
【図５】  第２の実施の形態における増幅器のレイアウト構成図。
【図６】  第３の実施の形態における増幅器の回路図。
【図７】  第４の実施の形態における増幅器の回路図。
【図８】  インバータの回路図。
【図９】  インバータの入出力特性図。
【符号の説明】
１，２      インバータ回路
ＩＮ        入力信号
ＯＵＴ      出力信号
ＶDD        高電位側電源
ＶSS        低電位側電源
【図１】
0003847401.tif 000007
【図２】
0003847401.tif 000008
【図３】
0003847401.tif 000009
【図４】
0003847401.tif 000010
【図５】
0003847401.tif 000011
【図６】
0003847401.tif 000012
【図７】
0003847401.tif 000013
【図８】
0003847401.tif 000014
【図９】
0003847401.tif 000015