(57)【特許請求の範囲】
【請求項１】
電流増幅素子および定電圧電源を有し電界効果トランジスタのドレイン端子にバイアス電圧を供給するバイアス回路において、前記電流増幅素子を導通状態または非導通状態に設定する制御信号を供給する制御端子と前記電流増幅素子の入力端子との間に第１抵抗を接続し、かつ、前記電流増幅素子の入力端子にキャパシタおよび第２抵抗を含む回路を接続し、前記第１抵抗、前記キャパシタ、及び前記第２抵抗で決定される時定数を前記電界効果トランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項２】
電流増幅素子および定電圧電源を有し電界効果トランジスタのドレイン端子にバイアス電圧を供給するバイアス回路において、前記電流増幅素子を導通状態または非導通状態に設定する制御信号を供給する制御端子と前記電流増幅素子の入力端子との間に第１インダクタを接続し、かつ、前記電流増幅素子の入力端子に第２インダクタおよび抵抗を含む回路を接続し、前記第１インダクタ、前記第２インダクタ、及び前記抵抗で決定される時定数を前記電界効果トランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項３】
電流増幅素子および定電圧電源を有しバイポーラトランジスタのコレクタ端子にバイアス電圧を供給するバイアス回路において、前記電流増幅素子を導通状態または非導通状態に設定する制御信号を供給する制御端子と前記電流増幅素子の入力端子との間に第１抵抗を接続し、かつ、前記電流増幅素子の入力端子にキャパシタおよび第２抵抗を含む回路を接続し、前記第１抵抗、前記キャパシタ、及び前記第２抵抗で決定される時定数を前記バイポーラトランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項４】
電流増幅素子および定電圧電源を有しバイポーラトランジスタのコレクタ端子にバイアス電圧を供給するバイアス回路において、前記電流増幅素子を導通状態または非導通状態に設定する制御信号を供給する制御端子と前記電流増幅素子の入力端子との間に第１インダクタを接続し、かつ、前記電流増幅素子の入力端子に第２インダクタおよび抵抗を含む回路を接続し、前記第１インダクタ、前記第２インダクタ、及び前記抵抗で決定される時定数を前記バイポーラトランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項５】
第１ないし第３の端子を有するＮＰＮ型トランジスタと、このトランジスタの第１の端子に接続される定電圧電源と、前記トランジスタを導通状態または非導通状態に設定する制御信号を前記トランジスタの第２の端子に供給する制御端子とを具備し、前記定電圧電源の出力を第３の端子を通して電界効果トランジスタのドレイン端子にバイアス電圧として供給するバイアス回路において、前記トランジスタの第２の端子と前記制御端子間に第１の抵抗を接続し、前記トランジスタの第２の端子と接地間にキャパシタおよび第２の抵抗を直列に接続し、前記第１の抵抗、前記キャパシタ、及び前記第２の抵抗で決定される時定数を前記電界効果トランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項６】
第１ないし第３の端子を有するＮＰＮ型トランジスタと、このトランジスタの第１の端子に接続される定電圧電源と、前記トランジスタを導通状態または非導通状態に設定する制御信号を前記トランジスタの第２の端子に供給する制御端子とを具備し、前記定電圧電源の出力を第３の端子を通して電界効果トランジスタのドレイン端子にバイアス電圧として供給するバイアス回路において、前記トランジスタの第２の端子と前記制御端子間に第１のインダクタを接続し、前記トランジスタの第２の端子と接地間に第２のインダクタおよび抵抗を直列に接続し、前記第１のインダクタ、前記第２のインダクタ、及び前記抵抗で決定される時定数を前記電界効果トランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項７】
第１ないし第３の端子を有するＮＰＮ型トランジスタと、このＮＰＮ型トランジスタの第１の端子に接続される定電圧電源と、前記ＮＰＮ型トランジスタを導通状態または非導通状態に設定する制御信号を前記ＮＰＮ型トランジスタの第２の端子に供給する制御端子とを具備し、前記定電圧電源の出力を第３の端子を通してバイポーラトランジスタのコレクタ端子にバイアス電圧として供給するバイアス回路において、前記ＮＰＮトランジスタの第２の端子と前記制御端子間に第１の抵抗を接続し、前記ＮＰＮトランジスタの第２の端子と接地間にキャパシタおよび第２の抵抗を直列に接続し、前記第１の抵抗、前記キャパシタ、及び前記第２の抵抗で決定される時定数を前記バイポーラトランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【請求項８】
第１ないし第３の端子を有するＮＰＮ型トランジスタと、このＮＰＮ型トランジスタの第１の端子に接続される定電圧電源と、前記ＮＰＮ型トランジスタを導通状態または非導通状態に設定する制御信号を前記ＮＰＮ型トランジスタの第２の端子に供給する制御端子とを具備し、前記定電圧電源の出力を第３の端子を通してバイポーラトランジスタのコレクタ端子にバイアス電圧として供給するバイアス回路において、前記ＮＰＮトランジスタの第２の端子と前記制御端子間に第１のインダクタを接続し、前記ＮＰＮトランジスタの第２の端子と接地間に第２のインダクタおよび抵抗を直列に接続し、前記第１のインダクタ、前記第２のインダクタ、及び前記抵抗で決定される時定数を前記バイポーラトランジスタの熱の時定数に合わせたことを特徴とするバイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波信号などを増幅する電力増幅器用のバイアス回路に関する。
【０００２】
【従来の技術】
レーダ用パルス信号など高周波信号を増幅する場合、たとえば電界効果トランジスタ（以下ＦＥＴという）を用いた電力増幅回路が利用されている。そして、電力増幅回路を動作させる場合、ＦＥＴのドレイン端子に対してバイアス回路からバイアス電圧が印加される。
【０００３】
ここで、従来のバイアス回路について、ＦＥＴを利用した電力増幅回路を例にとり図６を参照して説明する。符号６１はＦＥＴで、ＦＥＴ６１には、ドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇが設けられている。ゲート端子Ｇには、高周波信号を入力する入力端子ＩＮが接続され、ドレイン端子Ｄには出力端子ＯＵＴが接続されている。また、ソース端子Ｓは接地され、ゲート端子Ｇにはバイアス電圧を生成する負の定電圧電源６２が接続されている。ドレイン端子Ｄにはドレイン用のバイアス回路６３が接続されている。
【０００４】
バイアス回路６３は、電流増幅素子であるＮＰＮ型トランジスタ６４、および、正の定電圧電源６５などから構成されている。トランジスタ６４には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられ、コレクタ端子ｃに正の定電圧電源６５が接続されている。そして、エミッタｅがＦＥＴ６１のドレイン端子Ｄに接続されている。ベース端子ｂには、トランジスタ６４を導通状態に、あるいは、非導通状態に制御する制御信号信号を入力する制御端子６６が接続されている。
【０００５】
【発明が解決しようとする課題】
上記した構成において、ドレイン端子Ｄとソース端子Ｓ間に流れる電流が所定の値となるように、ＦＥＴ６１のゲート端子Ｇに対して定電圧電源６２からバイアス電圧が印加される。そして、高周波信号が入力端子ＩＮを通してＦＥＴ６１に入力される。この状態において、図７（ａ）の符号Ａに示すようなパルス状の制御信号が、バイアス回路６３の制御端子６６に加えられ、トランジスタ６４が導通状態になる。このとき、図７（ａ）と同様の波形のバイアス電圧がＦＥＴ６１のドレイン端子Ｄ（点Ｂ）に印加され、増幅した高周波パルス信号が出力端子ＯＵＴに出力される。
【０００６】
この場合、ＦＥＴ６１のドレイン端子Ｄに印加されるバイアス電圧のパルス幅が長くなり、たとえば、パルス幅がＦＥＴ６１のチャンネルと放熱面間の熱の時定数よりも長くなると、図７（ｂ）の曲線Ｂに示すように、ＦＥＴ６１のチャンネルの温度が上昇する。その結果、ＦＥＴ６１の飽和出力電力が図７（ｃ）の曲線Ｃに示すように低下し、ＦＥＴ６１から出力する高周波パルス信号の振幅が、図７（ｄ）の曲線Ｄに示すようにパルス内で変化し、一定電力のパルス信号が得られなくなる。なお、図７の横軸は時間ｔを示している。
【０００７】
本発明は、上記した欠点を解決するもので、高周波信号を増幅する場合に、高周波信号の振幅変動を小さくしたバイアス回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、電流増幅素子および定電圧電源を有し電界効果トランジスタのドレイン端子にバイアス電圧を供給するバイアス回路において、前記電流増幅素子を導通状態または非導通状態に設定する制御信号を供給する制御端子と前記電流増幅素子の入力端子との間に第１抵抗を接続し、かつ、前記電流増幅素子の入力端子にキャパシタおよび第２抵抗を含む回路を接続し、前記第１抵抗、前記キャパシタ、及び前記第２抵抗で決定される時定数を前記電界効果トランジスタの熱の時定数に合わせたことを特徴としている。
【０００９】
【発明の実施の形態】
本発明の実施形態について図１を参照して説明する。
【００１０】
符号１１は電力増幅回路を構成するＦＥＴで、ＦＥＴ１１には、ドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇが設けられている。ゲート端子Ｇには、一定振幅の高周波信号を入力する入力端子ＩＮが接続され、ドレイン端子Ｄには、増幅された高周波パルス信号を出力する出力端子ＯＵＴが接続されている。また、ソース端子Ｓは接地されている。ゲート端子Ｇには、バイアス電圧を印加する負の定電圧電源１２が接続されている。ドレイン端子Ｄにはドレイン用バイアス回路１３が接続されている。
【００１１】
バイアス回路１３は、電流増幅素子であるＮＰＮ型トランジスタ１４および正の定電圧電源１５などから構成されている。トランジスタ１４には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられ、コレクタ端子ｃに正の定電圧電源１５が接続されている。また、エミッタ端子ｅがＦＥＴ１１のドレイン端子Ｄに接続されている。ベース端子ｂに制御端子１６が接続されている。制御端子１６には、トランジスタ１４を導通状態に、あるいは、非導通状態に制御するパルス状の制御信号が供給される。
【００１２】
そして、トランジスタ１４のベースｂと制御端子１６間に第１抵抗Ｒ１が接続され、ベースｂと接地ＧＮＤ間に、コンデンサＣａおよび第２抵抗Ｒ２が直列に接続されている。第１抵抗Ｒ１や第２抵抗Ｒ２、キャパシタＣａの値は、これらによる時定数がＦＥＴ１１の熱の時定数に一致するように設定されている。
【００１３】
上記した構成において、ＦＥＴ１１のドレイン端子Ｄとソース端子Ｓ間に流れる電流が所定の値となるように、ＦＥＴ１１のゲート端子Ｇに対して定電圧電源１２から所定のバイアス電圧が印加される。そして、一定振幅の高周波信号が入力端子ＩＮからＦＥＴ１１に入力する。この状態で、制御端子１６に、図２（ａ）の符号Ａで示すようなパルス状の制御信号を投入すると、トランジスタ１４が導通状態になる。このとき、電圧電源１５の出力電圧がトランジスタ１４のエミッタ端子ｅを経て、ＦＥＴ１１のドレイン端子Ｄ（点Ｂ）に印加される。これにより、増幅された高周波パルス信号が出力端子ＯＵＴに出力される。
【００１４】
ここで、ＦＥＴ１１の熱の時定数よりも長い、２．５倍程度のパルス幅をもつ制御信号が制御端子１６に投入された場合について説明する。このとき、キャパシタＣａに充電される電流、および、第１抵抗Ｒ１の端子間電圧は、図２（ｂ）の符号Ｂのように変化する。このため、トランジスタ１４のべ一ス端子ｂ（点Ａ）、および、ＦＥＴ１１のドレイン端子Ｄ（点Ｂ）の電圧は、それぞれ図２（ｃ）の符号Ｃのように変化する。この場合、制御信号の始まりの部分では、ＦＥＴ１１のバイアス電圧が低くなり、ＦＥＴ１１の飽和出力電力が低下する。その結果、ＦＥＴ１１から出力する高周波パルス信号の振幅は、図２（ｄ）の符号Ｄに示すように均一化し、出力電力はほぼ一定になる。なお、図２の横軸は時間ｔを示している。
【００１５】
なお、第１抵抗Ｒ１の抵抗値をＲａ、第２抵抗Ｒ２の抵抗値をＲｂ、キャパシタＣａの容量値をＣ、制御信号の電圧値をＶin、制御信号の始まりの部分でドレイン端子に印加されるバイアス電圧の値をＶds、ＮＰＮ型トランジスタ１４のべ一スｂとエミッタｅ間の電圧値をＶbe、ＦＥＴ１１の熱の時定数をτとすると、これらの値には次のような関係がある。
τ＝（Ｒａ＋Ｒｂ）×Ｃ                    ……（１）
Ｖds＝Ｖin×［Ｒｂ／（Ｒａ＋Ｒｂ）］−Ｖbe……（２）
たとえば、制御信号の幅を７５０μs 、電圧値を１０．６Ｖ、第１抵抗Ｒ１の抵抗値を１００Ω、第２抵抗Ｒ２の抵抗値を９００Ω、キャパシタＣａの容量値を０．３μＦ、ＦＥＴ１１の熱の時定数を３００μｓ、第１抵抗Ｒ１と第２抵抗Ｒ２とキャパシタＣａによる時定数を３００μｓ、熱平衡状態でのＦＥＴ１１のチャンネル−放熱面間の温度差を５０℃、ＦＥＴ１１の飽和出力電力の温度変動を−０．０１ｄＢ／℃とする。
【００１６】
この場合、制御信号の終りの部分では、ＦＥＴ１１の飽和出力電力は、ＦＥＴ１１のチャンネル温度の上昇によって制御信号の始まりの部分よりも約０．５ｄＢ低下する。しかし、制御信号の始まりの部分はドレイン端子の電圧（図１の点Ｂ）は約９Ｖで、制御信号の終りの部分はドレイン端子の電圧（図１の点Ｂ）は約１０Ｖとなる。このため、ＦＥＴ１１の飽和出力電力は、ドレイン端子の電圧上昇によって、制御信号の終りの部分ではその始まりの部分よりも約０．５ｄＢ増加する。その結果、出力する高周波パルス信号の出力電力は図２（ｄ）に示すようにほぼ一定になる。
【００１７】
次に、本発明の他の実施形態について図３を参照して説明する。図３では、図１に対応する部分には同一の符号を付し、重複する説明を一部省略する。この実施形態の場合、ＮＰＮ型トランジスタのべ一スｂに接続する回路が図１と相違している。そこで、べ一スｂに接続する回路を中心に説明する。
【００１８】
たとえば、トランジスタのべ一スｂと制御端子１６との間に第１インダクタＬ１が接続され、そして、トランジスタのべ一スｂと接地ＧＮＤ間に、直列接続の第２インダクタＬ２と抵抗Ｒ３が接続されている。この場合、第１インダクタＬ１と第２インダクタＬ２と抵抗Ｒ３による時定数を、ＦＥＴ１１の熱の時定数に合わせてある。
【００１９】
上記した構成によれば、制御端子１６に、ＦＥＴの熱の時定数の２．５倍の幅をもつ、図２（ａ）の符号Ａのようなパルス状の制御信号が投入されても、第１インダクタＬ１の端子間電圧は図２（ｂ）の符号Ｂのように変化する。このため、図３の点ＡすなわちＮＰＮ型トランジスタ１４のべ一ス端子ｂ、そして、図３の点Ｂすなわちドレイン端子Ｄの電圧は、それぞれ図２（ｃ）の符号Ｃのように変化する。その結果、制御信号の始まりの部分では、ＦＥＴ１１のドレインのバイアス電圧が低下する。これによりＦＥＴ１１の飽和出力電力が低下し、ＦＥＴから出力する高周波パルス信号は、図２（ｄ）の符号Ｄのように、振幅が全体に均一化し、出力電力はほぼ一定になる。
【００２０】
ここで、第１インダクタＬ１の値をＬａ、第２インダクタＬ２の値をＬｂ、抵抗Ｒ３の抵抗値をＲ、制御信号の電圧値をＶin、制御信号の始まりの部分のドレイン電圧値をＶds、ＮＰＮ型トランジスタ１４のべ一ス端子ｂとエミッタ端子ｅ間の電圧値をＶbe、ＦＥＴ１１の熱の時定数をτとすると、これらの値には次式の関係がある。
τ＝（Ｌａ＋Ｌｂ）／Ｒ                        ……（３）
Ｖds＝Ｖin×［Ｌｂ／（Ｌａ＋Ｌｂ）］−Ｖbe    ……（４）
例えば、制御信号のパルス幅を７５０μs 、電圧値を１０．６Ｖ、第１インダクタＬ１の値を０．０３Ｈ、第２インダクタＬ２の値を０．２７Ｈ、抵抗Ｒ３の抵抗値を１０００Ω、ＦＥＴの熱時定数を３００μｓ、第１インダクタＬ１と第２インダクタＬ２と抵抗Ｒ３による時定数を３００μｓ、熱平衡状態でのＦＥＴ１１のチャンネルー放熱面間の温度差を５０℃、ＦＥＴ１１の飽和出力電力の温度変動を−０．０１ｄＢ／℃とする。この場合、ＦＥＴ１１の飽和出力電力は、チャンネルの温度上昇によって、制御信号の終りの部分では、制御信号の始まりの部分よりも約０．５ｄＢ低下する。しかし、図３の点Ｂのドレイン電圧は、制御信号の始まりの部分では約９Ｖで、制御信号の終りの部分では約１０Ｖとなる。このため、ＦＥＴ１１の飽和出力電力は、ドレイン電圧の上昇によって、制御信号の終りの部分の方が始まりの部分よりも約０．５ｄＢ増加する。その結果、出力される高周波パルス信号は、図３（ｄ）の符号Ｄのように振幅が均一化し、パルス内の振幅変動が小さくなり、出力電力がほぼ一定になる。
【００２１】
次に、本発明の他の実施形態について図４を参照して説明する。図４では、図１に対応する部分には同一の符号を付し、重複する説明を一部省略する。
【００２２】
上記した２つの実施形態では、高周波信号を増幅する増幅素子としてＦＥＴが利用されている。この実施形態では、増幅素子としてバイポーラトランジスタが利用されている。
【００２３】
符号４１が増幅素子として用いられるＮＰＮ型トランジスタで、トランジスタ４１には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられている。そして、コレクタ端子ｃが、バイアス回路１３および出力端子ＯＵＴにそれぞれ接続されている。ベース端子ｂには、正の定電流電源４２、および、入力端子ＩＮがそれぞれ接続されている。エミッタ端子ｅは接地されている。この場合、第１抵抗Ｒ１と第２抵抗Ｒ２とキャパシタＣａによる時定数をＮＰＮ型トランジスタ４１の熱の時定数に合わせてある。
【００２４】
上記の構成によれば、ＮＰＮ型トランジスタ４１の熱の時定数よりも長い、たとえば２．５倍のパルス幅をもつ、図２（ａ）の符号Ａような制御信号が制御端子１６に投入されても、キャパシタＣａに充電される電流および第１抵抗Ｒ１の端子間電圧は、図２（ｂ）の符号Ｂのように変化する。このため、図４の点Ａ、すなわちＮＰＮ型トランジスタのべ一ス端子ｂ、そして、図４の点Ｂ、すなわちＮＰＮ型トランジスタ４１のコレクタ端子ｃの電圧は、それぞれ図２（ｂ）の符号Ｂのように変化する。その結果、制御信号の始まりの部分では、コレクタ端子の電圧低下によって、ＮＰＮ型トランジスタ４１の飽和出力電力が低下する。一方、制御信号の終りの部分では、ＮＰＮ型トランジスタ４１のコレクタ端子の電圧が上昇し、ＮＰＮ型トランジスタ４１の飽和出力電力が増加する。このため、ＮＰＮ型トランジスタ４１から出力される高周波パルス信号は、図２（ｄ）の符号Ｄに示すように振幅が均一化し、出力電力はほぼ一定になる。
【００２５】
次に、本発明の他の実施形態について図５を参照して説明する。図５では、図３に対応する部分には同一の符号を付し、重複する説明を一部省略する。この実施形態の場合も、高周波信号を増幅する増幅素子としてバイポーラトランジスタが用いられている。
【００２６】
符号５１が増幅素子として用いられるＮＰＮ型トランジスタで、トランジスタ５１には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられている。そして、コレクタ端子ｃが、バイアス回路１３および出力端子ＯＵＴにそれぞれ接続されている。ベース端子ｂに、正の定電流電源５２および入力端子ＩＮがそれぞれ接続されている。エミッター端子ｅは接地されている。この場合、第１インダクタＬ１と第２インダクタＬ２と抵抗Ｒ３による時定数をＮＰＮ型トランジスタ５１の熱の時定数に合わせてある。
【００２７】
上記の構成によれば、ＮＰＮ型トランジスタ５１の熱の時定数よりも長い、たとえば２．５倍のパルス幅をもつ、図２（ａ）の符号Ａような制御信号が制御端子１６に投入されても、第１インダクタＬ１の端子間の電圧は、図２（ｂ）の符号Ｂのように変化する。このため、図５の点Ａ、すなわちＮＰＮ型トランジスタのべ一ス端子ｂ、そして、図５の点Ｂ、すなわちＮＰＮ型トランジスタ５１のコレクタ端子ｃの電圧は、それぞれ図２（ｂ）の符号Ｂのように変化する。その結果、制御信号の始まりの部分では、コレクタ端子ｃの電圧低下によって、ＮＰＮ型トランジスタ５１の飽和出力電力が低下する。一方、制御信号の終りの部分では、ＮＰＮ型トランジスタ５１のコレクタ端子の電圧が上昇し、ＮＰＮ型トランジスタ５１の飽和出力電力が増加する。その結果、ＮＰＮ型トランジスタ５１から出力される高周波パルス信号は、図２（ｄ）の符号Ｄに示すように振幅が均一化し、出力電力はほぼ一定になる。
【００２８】
【発明の効果】
本発明によれば、高周波信号を増幅する場合に、高周波信号の振幅変動を小さくしたバイアス回路を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための回路構成図である。
【図２】本発明の実施形態を説明するための波形図である。
【図３】本発明の他の実施形態を説明するための回路構成図である。
【図４】本発明の他の実施形態を説明するための回路構成図である。
【図５】本発明の他の実施形態を説明するための回路構成図である。
【図６】従来例を説明するための回路構成図である。
【図７】従来例を説明するための波形図である。
【符号の説明】
１１…ＦＥＴ
１２…負の定電圧電源
１３…バイアス回路
１４…ＮＰＮ型トランジスタ
１５…正の定電圧電源
１６…制御端子
Ｄ…ＦＥＴのドレイン端子
Ｇ…ＦＥＴのゲート端子
Ｓ…ＦＥＴのソース端子
ｃ…トランジスタのコレクタ端子
ｅ…トランジスタのエミッタ端子
ｂ…トランジスタのベース端子
Ｒ１…第１抵抗
Ｒ２…第２抵抗
Ｃａ…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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