(57)【特許請求の範囲】
【請求項１】
データ処理システムと共に使用するための割込み装置であって、
各々割込み要求発生源および制御入力を含む、複数のサブモジュール、
前記データ処理システムのバスに結合するためのインタフェースであって、該インタフェースはまた前記サブモジュールの制御入力に結合されかつ前記サブモジュールの制御入力に制御信号を提供するための制御手段を含むもの、
を具備し、前記制御手段は前記バスからの割込みアクノレッジ信号に応答して制御信号を前記サブモジュールの制御入力に送ることにより前記サブモジュールの動作を制御することが可能であり、それによって前記バスが前記インタフェースを介してかつ前記制御信号により前記装置内のサブモジュールの割込み要求発生源に対し割込みサービスを提供でき、前記各々のサブモジュールは割込み要求に応じて前記サブモジュールの間の優先順位を決定するためにそれぞれの前記割込み要求源に関連する複数の優先基準を有し、前記インタフェースはサブモジュールからの優先順位情報を前記制御手段の優先順位情報と組合わせアクティブな割込み要求発生源を有するモジュールの間で優先順位を確立するために完全な優先順位情報を提供するよう構成されていることを特徴とするデータ処理システムと共に使用するための割込み装置。
【請求項２】
前記インタフェースはサブモジュールバスによって前記サブモジュールの制御入力に結合され、前記サブモジュールバスは複数のラインを有することを特徴とする請求項１に記載の装置。
【請求項３】
前記制御手段は前記サブモジュールバスの機能を制御するよう構成されていることを特徴とする請求項２に記載の装置。
【請求項４】
各々のサブモジュールはアクティブな割込み要求発生源を有するサブモジュール間の優先順位を決定するためにそのサブモジュールの割込み要求発生源に関する優先順位情報を含むメモリを持つことを特徴とする請求項１〜３の内のいずれか１項に記載の装置。
【請求項５】
各々のサブモジュールは前記制御手段によって送られた制御信号を受信し、解釈しかつ応答するよう構成された論理手段を含むことを特徴とする請求項１〜４の内のいずれか１項に記載の装置。
【請求項６】
前のサブモジュールのステータスに応答してサブモジュールの論理手段をイネーブルしあるいはディスエーブルする信号を提供するために各サブモジュールに順次伝達チェーンが結合されており、あるサブモジュールが優先権を得た場合には前記伝達チェーンは１つのサブモジュールのみが優先権を持つように引き続くサブモジュール論理手段をディスエーブルする信号を提供することを特徴とする請求項１〜５の内のいずれか１項に記載の装置。
【請求項７】
前記インタフェースは最も高い優先度のサブモジュールの優先順位情報を前記制御手段の優先順位情報と組合わせるよう構成されていることを特徴とする請求項６に記載の装置。
【請求項８】
前記サブモジュールの優先順位情報は同じ優先順位を持つ割込み要求発生源の間での調停を可能にするために調停情報を含むことを特徴とする請求項４〜７の内のいずれか１項に記載の装置。
【請求項９】
各々のサブモジュールは調停の間に条件が変化することを防止するために、調停の期間にわたり調停の始めにおける割込み要求条件を維持するためのラッチを含むことを特徴とする請求項１〜８の内のいずれか１項に記載の装置。
【請求項１０】
前記複数の優先基準は、各サブモジュールに格納された割込みレベル、調停値、および伝達チェーンによるサブモジュールの結合によって与えられることを特徴とする請求項１に記載の装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は一般的にはデータ処理システムと共に使用する割込み装置に関する。
【０００２】
【従来の技術】
従来のデータ処理システムの内部構成（ｉｎｔｅｒｎａｌ  ａｒｃｈｉｔｅｃｔｕｒｅ）は該処理システムの個々の要素の間で命令およびデータを転送するためのバスを含む。
【０００３】
典型的にはプロセッサが該バスの動作を管理する。該バスに接続された周辺装置は該バスの１つまたはそれ以上の割込み要求（ＩＲＱ）線に信号を送ることによって割込み要求を発生させることができる。例えば、タイマ装置はそれがある時間に到達した時割込み要求を発生することができる。プロセッサはＩＲＱ線（単数または複数）を監視しかつ要求信号を検出するとどの装置がその信号を送信したかを尋問する信号を送出する。
【０００４】
問合せを受けた装置は識別され、かつ割込み要求がプロセッサにより処理される。しばしば、１つより多くの割込み要求が一度に係属し、しがって優先割込み技術を使用することによって周辺装置間の割込み要求の優先順位付けの組織化を可能にし、より緊急の要求が最初に処理されることを保証する。
【０００５】
割込み処理の柔軟性を高めるために一般にベクトル割込みが使用されている。最近のマイクロプロセッサシステムの設計構成には１つより多くの割込み要求信号源を持つモジュールが含まれている。
【０００６】
【発明が解決しようとする課題】
このような装置構成に伴う問題点は、多数の割込み要求信号源と共に使用した場合にベクトル割込みおよび割込み優先処理における柔軟性が失われることである。
【０００７】
本発明の目的は、上に述べた不都合が排除された割込み構造の装置を提供することである。
【０００８】
【課題を解決するための手段および作用】
データ処理システムと共に使用するための割込み構成は複数のサブモジュールを備え、各サブモジュールは割込み要求発生源および制御入力を含む。前記データ処理システムのバスに結合するためのインタフェースもまた前記サブモジュールの制御入力に結合されかつ制御信号を前記サブモジュールの制御入力に提供するための制御装置構成を含む。
【０００９】
前記制御装置構成は前記バスからの割込み信号に応じて前記サブモジュールの制御入力に制御信号を送信することによりサブモジュールの動作を制御することができる。したがって、前記バスは前記インタフェースを介してかつ前記制御信号により割込み装置構成内のサブモジュールの割込み要求発生源に割込みサービスを提供することができる。
【００１０】
前記インタフェースはサブモジュールバスにより前記サブモジュールの制御入力に結合することができ、前記バスは複数のラインを有する。
【００１１】
前記制御装置構成は前記サブモジュールバスの機能を制御することができる。
【００１２】
各々のサブモジュールはまたアクティブなサブモジュール割込み要求発生源を有するサブモジュール間の優先順位を決定するために、そのサブモジュールの割込み要求発生源に関する優先順位情報を含むメモリを持つことができる。
【００１３】
前記インタフェースは前記装置とバスに接続された他の装置との間の優先順位を決定するための前記装置に関する優先順位情報を含むメモリを持つことができる。
【００１４】
このようにして、多数のサブモジュール割込み要求発生源と共に使用した場合にベクトル割込みおよび割込み優先順位付け方法の柔軟性が維持されることが理解される。
【００１５】
【実施例】
本発明の実施例を添付の図面を参照して説明する。図１を参照すると、モジュール５内に導入された割込み装置構成が示されている。モジュール５のモジュール割込みインタフェース１００は、コンピュータのような、処理システムのバス１０１に接続されている。該バス１０１はプロセッサおよび前記処理システムの他のモジュール（図示せず）に接続されている。サブモジュールバス１０２は前記モジュール割込みインタフェース１００に接続されている。複数のサブモジュール１０３，１０４，１０５もまたサブモジュールバス１０２に接続されており、それによって、サブモジュールバス１０２およびモジュール割込みインタフェース１００により、各サブモジュール１０３，１０４，１０５がバス１０１と通信することができる。
【００１６】
バス１０１はアドレスおよび制御ライン１１１、アドレスストローブ（ＡＳ）ライン１１２、調停（ＡＲＢ）ライン１１３、データライン１１４および割込み要求（ＩＲＱ）ライン１１５を含む。
【００１７】
前記サブモジュールバス１０２は割込みアクノレッジ（ＩＡＣＫ）ライン１２０、アドレスおよび制御ライン１２１、調停（ＡＲＢ）ライン１２２、ベクトル（ＶＥＣＴ）ライン１２３、ＡＲＡＣＫライン１２４、データライン１２５および割込みレベルライン１２６を含む。
【００１８】
サブモジュール１０３を参照すると、該サブモジュール１０３に関する優先順位情報を保持するためのメモリが設けられている。前記優先順位情報は調停（ａｒｂｉｔｒａｔｉｏｎ）情報を含む。
【００１９】
サブモジュール調停メモリ１０はサブモジュール１０３のための調停レベルの値を保持し、かつサブモジュール割込みレベルメモリ１１はサブモジュール１０３のための割込み優先順位レベルの値を保持する。
【００２０】
サブモジュール割込み要求ラッチ１２は調停の間の条件の変化を防止するために、調停の期間の間サブモジュール割込み要求条件９をロックする。サブモジュールデコード論理構成１３は前記サブモジュール割込み要求ラッチ１２からラッチされた割込み条件、および前記サブモジュール割込みレベルメモリ１１から割込み優先順位レベルを受信するよう結合されている。
【００２１】
前記サブモジュールバス１０２の割込みレベルライン１２６はサブモジュールデコード論理構成１３に結合されて割込み要求信号を提供する。サブモジュールレベル比較論理構成１４はまたサブモジュール割込みレベルメモリ１１から割込み優先順位値を受信するよう結合され、かつまた前記サブモジュールバス１０２のＩＡＣＫライン１２０およびアドレスおよび制御ライン１２１に接続されている。
【００２２】
サブモジュール制御論理構成１５はサブモジュール調停メモリ１０およびサブモジュールレベル比較構成１４の双方から調停レベル値を受信するよう結合され、かつまたサブモジュールバス１０２のＡＲＢライン１２２およびＡＲＡＣＫライン１２４に結合されている。サブモジュールベクトル数または番号（ｖｅｃｔｏｒ  ｎｕｍｂｅｒ）ドライバ１６は前記サブモジュール制御論理構成１５から入力を受信するよう結合され、かつまたサブモジュールバス１０２のデータライン１２５およびＶＥＣＴライン１２３に結合されている。
【００２３】
モジュール割込みインタフェース１００を参照すると、モジュールベクトル番号メモリ１０６がモジュールマルチプレクサ１１０を介して前記バスのデータライン１１４に結合されている。該モジュールマルチプレクサ１１０はまたサブモジュールバス１０２のデータライン１２５に結合され、それによってモジュールベクトル番号メモリ１０６からの部分ベクトル番号信号がモジュールマルチプレクサ１１０内で前記サブモジュールバス１０２のデータラインからの部分ベクトル番号信号と組合わせられバス１０１のデータライン１１４に適した完全なベクトル番号信号を形成できるようになる。
【００２４】
前記モジュール割込みインタフェース１００に接続された伝達チェイン１１９は各サブモジュール（１０３，１０４，１０５）のサブモジュール制御論理構成１５に順次結合され、イネーブル／ディスエーブル信号を提供する。
【００２５】
同様に、モジュール調停メモリ１０７はバス１０１のＡＲＢライン１１３およびＡＳライン１１２へとモジュール調停論理構成１０９を介して結合されている。該モジュール調停論理構成１０９はまたサブモジュールバス１０２のＡＲＢライン１１２、ＶＥＣＴライン１２３およびＡＲＡＣＫライン１２４に結合され、それによってモジュール調停メモリ１０７からの部分調停信号が前記モジュール調停論理構成１０９内のサブモジュールバス１０２のＡＲＢライン１２２からの部分調停信号と組合わされバス１０１のＡＲＢライン１１３に適した完全な調停信号が形成できる。
【００２６】
モジュール割込みアクノレッジデコード構成１０８はサブモジュールバス１０２のＩＡＣＫライン１２０とバス１０１のアドレスおよび制御ライン１１１の間に結合され、バス１０１のアドレスおよび制御ラインにおけ割込みアクノレッジサイクルを示す信号に応答してＩＡＣＫライン１２０上に信号を発生する。バス１０１のアドレスおよび制御ライン１１１はまた前記サブモジュールバス１０２のアドレスおよび制御ライン１２１と直接接続されている。
【００２７】
前記サブモジュールバス１０２の割込みレベルライン１２６は直接バス１０１のＩＲＱライン１１５に接続されている。
【００２８】
次に、図２を参照すると、典型的な割込みシーケンスの流れ図が示されている。
【００２９】
ブロック２０１において、サブモジュール１０３内で割込み要求条件が適合し、サブモジュール割込み要求発生源９が割込み要求信号を発生し、該割込み要求信号は前記サブモジュール割込み要求ラッチ１２を介してサブモジュールデコード論理構成１３に渡される。前記サブモジュール割込みレベルメモリが特定の割込み要求優先順位レベルに対し割込みがディスエーブルされているかあるいはイネーブルされているかを設定するためにある信号値をサブモジュールデコード論理構成１３に提供する。
【００３０】
もし割込み条件が前記サブモジュール割込レベルメモリ１１によってイネーブルされれば、サブモジュールデコード論理構成１３は対応する割込み要求を割込みレベルライン１２６に与える。
【００３１】
次に、ブロック３０１において、割込みレベルライン１２６上の信号がモジュール割込みインタフェース１００を介して直接バス１０１のＩＲＱライン１１５にかつプロセッサに渡される。
【００３２】
任意の数のサブモジュールの割込み要求発生源が、異なるまたは同じ割込みレベルを持ってかつ異なるまたは同じ調停番号（ａｒｂｉｔｒａｔｉｏｎ  ｎｕｍｂｅｒｓ）を持って、同時にアクティブになることができる。また、バス１０１に結合された任意の他のモジュールも１つまたはそれ以上のアクティブな割込み要求発生源を持つことができる。
【００３３】
ブロック４０１において、プロセッサはソフトウェアプログラムの命令によって動作する。該プログラム内の命令の終りにプロセッサはブロック４０２に入りかつバス１０１のＩＲＱライン１１５上の最も高い優先順位レベルの割込み要求信号を探す。プロセッサは最も高い要求のレベルと内部割込みマスキングレベルとの比較を行なう。
【００３４】
もし内部マスキングレベルが最も高い割込み要求優先度レベルより高いかあるいは等しい場合には、プロセッサは前記プログラム内の次の命令に進み、ブロック４０１に戻る。全ての現存する割込み要求はペンディング状態に留まる。プロセッサは前記ソフトウェアプログラムの命令を実行し続け、ブロック４０２に戻って各命令の終りに前記比較を行なう。
【００３５】
もし最も高い優先度の割込みレベル要求がプロセッサの割込みマスキングレベルより高くなれば、プロセッサは前記プログラムのその実行を停止し、かつブロック４０３に移り、そこで前記最も高い優先度の割込み要求の発生源から割込みベクトル番号または数を得るために調停サイクルを開始する。プロセッサはこの調停サイクルをバス１０１のアドレスおよび制御ライン１１１をアクティベイトすることにより提供し、全てのモジュールにそれが前記最も高い優先度のペンディング中の割込み要求発生源に対する割込みベクトル番号を要求していることを通知する。
【００３６】
プロセッサはまた調停されるべき割込みレベル番号を提供する。調停されているレベルは通常、それ以外では割込みアクノレッジサイクルの間に使用されない、バス１０１のアドレスおよび制御ライン１１１上に表示されるが、他のバスラインも使用できる。この時点で、プロセッサはブロック４０４に入り、かつ、サービスを受けているレベルに対応する、サブモジュール割込み要求発生源からの割込みベクトル番号を待機する。
【００３７】
ブロック３０２において、モジュール割込みアクノレッジデコード構成１０８はバス１０１のアドレスおよび制御ライン１１１を監視しかつ割込みアクノレッジ信号が前記アドレスおよび制御ライン１１１上に検出されたことに応答してサブモジュールバス１０２のＩＡＣＫライン１２０上の信号をアクティベイトする。
【００３８】
ブロック２０２において、サブモジュールバス１０２のＩＡＣＫライン１２０上の前記信号は各サブモジュール１０３，１０４，１０５のサブモジュール割込み要求ラッチ１２がブロックされるようにし（非トランスペアレント）かつサブモジュールレベル比較構成または装置１４に前記サブモジュール割込みレベルメモリ１１の値を前記サブモジュールバス１０２のアドレスおよび制御ライン１２１を介して前記バスのアドレスおよび制御ライン１１１上にプロセッサによって示されているレベルと比較させる。
【００３９】
もしサブモジュールレベル比較構成１４がサブモジュール制御論理構成１４に否定的な結果を示せば、制御論理１５はサブモジュール間の調停に関与せず、前記ＡＲＢおよびＡＲＡＣＫ信号をアクティベイトされず、かつしたがってサブモジュール１０３は現在の割込みアクノレッジサイクルに応答せず、ブロック２０１に戻る。
【００４０】
もしサブモジュールレベル比較構成１４が前記サブモジュール制御論理構成１４に肯定的な結果を示せば、サブモジュール１０３はブロック２０３に移り、そこでサブモジュール制御論理構成１５はＡＲＫＣＫライン１２４をアクティベイトして前記割込みモジュール調停論理構成１０９に少なくとも１つのサブモジュールが前記割込みアクノレッジサイクルに対し肯定的な応答を有していることを示す。ペンディング中の割込み要求を有するサブモジュールバス１０２上の全ての他のサブモジュールは同時に同じ決定を行なっている。したがってＡＲＡＣＫライン１２４は１つより多くのサブモジュールによって同時に駆動され得るが、割込みモジュール調停論理構成１０９は１つまたはそれ以上のサブモジュールが応答することを希望していることを知るのみで良く、どれだけ多くのサブモジュールが応答を希望しているかを知る必要はない。
【００４１】
サブモジュール制御論理構成１５は同時にサブモジュールバス１０２のＡＲＡＣＫライン１２４およびＡＲＢライン１２２を駆動する。調停構成１０はそうするために適切な信号を提供する。ＡＲＢライン１２２は典型的にはプリチャージ／ディスチャージラインであり、したがっていくつかの割込み要求発生源が同じラインをアクティベイトすることができる。前記調停メモリ構成１０から得られるＡＲＢライン１２２上の信号はＡＲＡＣＫ信号と同時にモジュール割込みインタフェース１００に到達し、そこでそれらはモジュール調停メモリ１０７からの付加的な信号と連結されて完全な調停番号を形成し、モジュール５内のアクティブな割込み要求の最も高い調停レベルを表示する。
【００４２】
次に、ブロック３０３において、モジュール調停論理構成１０９はバス１０１のＡＲＢライン１１３上に前記完全な調停番号信号を送信し、モジュール５内のアクティブな割込みの最も高い調停レベルを示す。ブロック３０４に移ると、モジュール調停論理構成１０９は次に前記内部モジュール調停プロセスにおいてバス１０１上の他のモジュールと関与しそれらの内のどれが割込みアクノレッジサイクルに応答すべきかを決定する。
【００４３】
バス１０１においては、各々の調停番号ビットに対し１つのタイムスロットが割当てられている。各関与モジュールは調停ビットをドライブし、バス１０１上に該調停ビットを監視し、監視したビットをドライブされたものと比較し、もし該バス上の調停ビットがドライブされた値と異なれば調停から撤退し、あるいはもしそれらの値が一致すれば次の調停ビットによって同じ手順による調停を継続する。したがって、最も高い調停番号を有するモジュールが最終的にモジュール調停に勝利しかつ前記割込みアクノレッジサイクルに応答するよう指示される。
【００４４】
ブロック２０３においてはまた、サブモジュールの間で調停が行なわれどれが前記割込み調停サイクルに応答すべきかを判定する。制御論理１５がＡＲＢライン１２２上に前記サブモジュール調停メモリ１０の値をドライブする時、ＡＲＢライン１２２もまた前記値がドライブされた調停レベルの値と同じであるかを判定するために監視される。もしＡＲＢライン１２２の状態がメモリ１０の調停レベルと異なっていれば、サブモジュール１０３は割込み調停サイクルの応答にこれ以上関与しない。
【００４５】
もしＡＲＢライン１２２の状態がメモリ１０の調停レベルと同じであれば、該サブモジュールが調停に勝利する。１つより多くのサブモジュールが同じ割込みレベルおよび同じ調停値によって継続中の割込み要求を持つことができる。したがって、１つより多くのサブモジュールが同時にブロック２０３において調停に勝利することができ、かつブロック２０４に進む。
【００４６】
複数の勝利（ｍｕｌｔｉｐｌｅ  ｗｉｎ）の場合は、割込みの内のどれが最初にサービスを受けるかはそれらが同じ優先度を持っているため重要ではないが、両方が一緒に応答しようとすることを防止するために、伝達チェーン（ｃａｒｒｙ  ｃｈａｉｎ）１１９が使用される。伝達チェーン１１９の信号はモジュール割込みインタフェース１００において発信され、かつサブモジュールバス１０２に結合された各サブモジュール１０３，１０４，１０５のサブモジュール制御論理構成１５を通して伝搬される。モジュール割込みインタフェース１００から第１のサブモジュールへの信号は常に正（ポジティブ）（イネーブル）である。前記サブモジュール制御論理構成１５はもし前記伝達チェーン１１９の入力が正であれば前記伝達チェーン１１９の出力信号も正となるようにし、かつ前記サブモジュールは現在の割込みアクノレッジサイクルの間に応答できる継続中の割込み要求を持たない。
【００４７】
各サブモジュールにおける割込み論理はもし割込み要求がそのサブモジュール内で継続していなければ、もし前記レベル比較が生じなければ、および／またはもしＡＲＢライン１２２へと駆動される値が整合しなければ、割込みアクノレッジサイクルの間に受信される伝達チェーン１１９の入力信号を受け渡す。前記第１のサブモジュールが伝達チェーン１１９の正の入力を持ち、割込み要求が継続中であり、レベル比較が真（ｔｒｕｅ）であり、かつＡＲＢライン１２２がドライブされたものと整合すれば、そのモジュールは次のサブモジュールへの伝達チェーンの出力を否定する。全ての引き続くサブモジュールは伝達チェーン１１９の負（ネガティブ）の（ディスエーブル）入力を検出し、したがってそれらは現在の割込みアクノレッジサイクルに応答することができない。
【００４８】
ＡＲＢライン１２２の監視および伝達チェーン１１９の調停の完了によりモジュール５内の割込みアクノレッジサイクルに応答する権利を勝ち取った最大１つのサブモジュールがあることになる。それはサブモジュール制御論理構成１５が伝達チェーン１１９からの正の入力を有しかつ伝達チェーン１１９への負の出力を有するサブモジュールである。
【００４９】
サブモジュール割込み要求発生源の間の伝達チェーン１１９の調停の間に、ブロック３０４において、一般的な調停が依然としてバス１０１上に行なわれている。割込み調停論理１０９がバス１０１上で調停を終了する時までに、サブモジュール調停もまたサブモジュール間で終了し、単一の勝利したサブモジュールを提供する。もしモジュール５がバス１０１の調停に勝利しなければ、モジュール割込みインタフェース１００および選択されたサブモジュール１０３は共に現在の割込みアクノレッジサイクルに応答することを停止する。
【００５０】
もしモジュール５が調停に勝利しなければ、割込み調停論理１０９はＶＥＣＴライン１０３をアクティベイトする。ブロック２０５において、サブモジュールベクトル番号ドライバ１５はもし制御論理１５が該モジュールがサブモジュール調停に勝利したことを指示すればＶＥＣＴライン１２３上の信号に応答する。サブモジュールベクトル番号ドライバ１６はサブモジュールバス１０２上にサブモジュールベクトル番号を提供する。この番号はプロセッサによって要求される完全なベクトル番号の一部にすぎない。モジュールマルチプレクサ１１０はモジュールベクトル番号メモリ１０６からさらに必要とされるモジュールベクトルビットを添付して完全なベクトル番号を形成する。ブロック３０５において、完全なベクトル番号がプロセッサのためにバス１０１上に与えられる。ブロック４０４において、プロセッサはバス１０１から首尾よくベクトル番号を受信し、割込みアクノレッジサイクルが完了したものと考えられる。
【００５１】
プロセッサは割込み要求発生源に特有の割込みルーチンが実行されるようにするためベクトル番号を使用する。該割込みルーチンは一連の命令を備え、これらの命令はサービスを受ける割込み要求がサブモジュールから除去されるような方法でサブモジュールにサービスを行なう責務を有する。プロセッサがブロック４０１で割込みルーチンの各命令を完了した時、プロセッサはブロック４０２に戻りかつバス１０１のＩＲＱライン１１５上の最も高い割込み要求レベルを上に述べた割込みマスキングレベルと比較し、かつそれに応じてブロック４０１に戻り現在の割込みルーチンまたはプログラムの次の命令を続けるか、あるいはブロック４０３においてバス１０１上に調停タイミングを提供することにより他の割込みアクノレッジサイクルを開始する。
【００５２】
このようにして、プロセッサはモジュール内の複数のサブモジュール割込み要求発生源から生じる割込みにサービスすることができ、一方この場合ベクトル割込み方法およびモジュール間調停を完全に利用できる。バス１０１から見た時、本装置はシステムの設定されたプロトコルにしたがう伝統的なモジュールであるように見える。
【００５３】
上に述べたものに代わる実施例も可能であり、例えばプロセッサの代わりにバス１０１のための専用のバスコントローラを使用することも可能であることが理解される。
【００５４】
前記サブモジュールバスに代えて直接的なワイヤ接続、光ファイバ経路、または他の通信経路のような、別の結合方法を使用することもできる。バス１０１からの制御メッセージはモジュール内の制御メッセージの構成と同様に、使用されるシステムに応じて変えることができる。
【００５５】
【発明の効果】
以上のように、本発明によれば、複数のサブモジュール割込み要求発生源と共に使用した場合にもベクトル割込みおよび割込み優先順位付け方法の柔軟性を増大させることが可能になる。
【図面の簡単な説明】
【図１】本発明に係わる割込み装置構成の好ましい実施例を示すブロック図である。
【図２】図１の好ましい実施例の動作を示す流れ図である。
【符号の説明】
５  モジュール
９  サブモジュール割込み要求発生源
１０  サブモジュール調停メモリ
１１  サブモジュール割込みレベルメモリ
１２  サブモジュール割込み要求ラッチ
１３  サブモジュールデコード論理構成
１４  サブモジュールレベル比較構成
１５  サブモジュール制御論理構成
１６  サブモジュールベクトル番号ドライバ
１００  モジュール割込みインタフェース
１０１  バス
１０２  サブモジュールバス
１０３，１０４，１０５  サブモジュール
１０６  モジュールベクトル番号メモリ
１０７  モジュール調停メモリ
１０８  モジュール割込みアクノレッジデコード構成
１０９  モジュール調停論理構成
１１０  モジュールマルチプレクサ
１１１  アドレスおよび制御ライン
１１２  アドレスストローブ（ＡＳ）ライン
１１３  調停（ＡＲＢ）ライン
１１４  データライン
１１５  割込み要求（ＩＲＱ）ライン
１１９  伝達チェーン
１２０  割込みアクノレッジ（ＩＡＣＫ）ライン
１２１  アドレスおよび制御ライン
１２２  調停（ＡＲＢ）ライン
１２３  ベクトル（ＶＥＣＴ）ライン
１２４  ＡＲＡＣＫライン
１２５  データライン
１２６  割込みレベルライン
【図１】
0003732239.tif 000002
【図２】
0003732239.tif 000003