(57)【特許請求の範囲】
【請求項１】
内部回路と、
バーンインモードにおける前記内部回路の動作のためのバーンイン用内部クロック信号を生成するバーンイン用タイマ回路と、
を有する、複数の半導体装置を備え、
前記複数の半導体装置の各々では、前記バーンインモードにおいて、前記バーンイン用タイマ回路から出力された前記バーンイン用内部クロックに同期して前記内部回路の動作を制御し、
前記各半導体装置における前記バーンイン用タイマ回路から出力された前記バーンイン用内部クロックの周期は前記各半導体装置ごとに異なることを特徴とする半導体装置。
【請求項２】
内部回路と、
セルフバーンイン信号を受け取る端子と、
前記端子に入力された前記セルフバーンイン信号がセルフバーンインモードにあることを指示する場合、前記内部回路の動作に必要な内部クロック信号を生成するバーンイン用タイマ回路と、
前記バーンイン用タイマ回路から出力された前記内部クロックに同期して前記内部回路の動作を制御する回路と、
前記端子に入力された前記セルフバーンイン信号が前記セルフバーンインモードにないことを指示する場合、前記内部回路の動作に必要な信号を外部から前記内部回路に与える制御信号入力回路と、
を有する、複数の半導体装置を備え、
前記各半導体装置における前記バーンイン用タイマ回路から出力された前記内部クロックの周期は前記各半導体装置ごとに異なることを特徴とする半導体装置。
【請求項３】
メモリセルアレイと、
前記メモリセルアレイからメモリセルを選択するためのアドレスデコーダと、
セルフバーンイン信号を受け取る端子と、
前記端子電極に入力された前記セルフバーンイン信号がセルフバーンインモードにあることを指示する場合、内部クロック信号を生成するバーンイン用タイマ回路と、
前記バーンイン用タイマ回路から出力された前記内部クロックに同期してアドレスを生成し、前記アドレスを前記アドレスデコーダに与えるアドレスカウンタと、
前記端子に入力された前記セルフバーンイン信号が前記セルフバーンインモードにないことを指示する場合、外部から入力されたアドレスを前記アドレスデコーダに与えるアドレス入力回路と、
を有する、複数の半導体装置を備え、
前記各半導体装置における前記バーンイン用タイマ回路から出力された前記内部クロックの周期は前記各半導体装置ごとに異なることを特徴とする半導体装置。
【請求項４】
前記バーンイン用タイマ回路は、リングオシレータ回路を有していることを特徴とする請求項３記載の半導体装置。
【請求項５】
内部回路を有する複数の半導体装置からなる、複数のブロックと、
前記ブロックごとに設けられたバーンインモードにおける前記内部回路の動作のためのバーンイン用内部クロック信号を生成する複数のバーンイン用タイマ回路と、
を備え、
前記複数のブロックの各々では、前記バーンインモードにおいて、前記バーンイン用タイマ回路から出力された前記バーンイン用内部クロックに同期して前記各半導体装置の内部回路の動作を制御し、
前記各ブロックにおける前記バーンイン用タイマ回路から出力された前記バーンイン用内部クロックの周期は前記各ブロックごとに異なることを特徴とする半導体装置。
【請求項６】
前記各半導体装置における前記バーンイン用タイマ回路から出力された前記内部クロックの周期は、製造プロセスパラメータのばらつきに起因して、前記各半導体装置ごとに異なることを特徴とする請求項１、２、又は３の何れかに記載の半導体装置。
【請求項７】
請求項１記載の半導体装置の測定方法であって、
前記バーンイン用タイマ回路を使ってバーンイン工程を行うことを特徴とする半導体装置の検査方法。
【請求項８】
請求項２記載の半導体装置の測定方法であって、
前記セルフバーンインモードにあることを指示する信号を前記端子に入力し、前記バーンイン用タイマ回路に前記内部クロック信号を生成させる工程と、
前記内部クロックに同期して前記内部回路を動作させながらバーンインを行う工程と、
を包含することを特徴とする半導体装置の検査方法。
【請求項９】
請求項３記載の半導体装置の測定方法であって、
前記セルフバーンインモードにあることを指示する信号を前記端子に入力し、前記バーンイン用タイマ回路に前記内部クロック信号を生成させる工程と、
前記アドレスカウンタによって前記内部クロックに同期して前記アドレスを生成させ、前記アドレスを前記アドレスデコーダに与えながら、バーンインを行う工程と、
を包含することを特徴とする半導体装置の検査方法。
【請求項１０】
各々がバーンイン用タイマ回路を備えた複数の半導体装置を含むウェハに対して、ウェハ一括型検査測定用プローブカードを用いてバーンイン検査を行う半導体装置の検査方法であって、
前記ウェハ内の各半導体装置に含まれる前記バーンイン用タイマ回路を動作させる工程と、
前記バーンイン用タイマ回路の出力する内部クロック信号に応じて各半導体装置を動作させながら、各半導体装置のバーンインを行う工程と、
を包含し、
前記各半導体装置における前記バーンイン用タイマ回路の出力する前記内部クロック信号の周期は前記各半導体装置ごとに異なることを特徴とする半導体装置の検査方法。
【請求項１１】
複数の半導体装置を含むウェハに対して、ウェハ一括型検査測定用プローブカードを用いてバーンイン検査を行う半導体装置の検査方法であって、
前記ウェハ内には複数のバーンイン用タイマ回路が形成されており、
前記バーンイン用タイマ回路を動作させる工程と、
前記複数のバーンイン用タイマ回路の出力する内部クロック信号の何れかに応じて前記複数の半導体装置の各々を動作させながら、各半導体装置のバーンインを行う工程と、
を包含し、
前記各バーンイン用タイマ回路の出力する前記内部クロック信号の周期は前記各半導体装置ごとに異なることを特徴とする半導体装置の検査方法。
【請求項１２】
前記プローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたウェハ一括型測定検査用のプローブカードであることを特徴とする請求項１０または１１に記載の半導体装置の検査方法。
【請求項１３】
前記プローブ電極がバンプ電極であることを特徴とする請求項１２記載の半導体装置の検査方法。
【請求項１４】
前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることを特徴とする請求項１３記載の半導体装置の検査方法。
【請求項１５】
前記プローブ電極が剛性リングに張力を持った状態で張られた薄膜上に形成されていることを特徴とする請求項１３記載の半導体装置の検査方法。
【請求項１６】
前記プローブ電極は前記多層配線基板の配線の少なくとも一部から形成されていることを特徴とする請求項１２記載の半導体装置の検査方法。
【請求項１７】
前記各バーンイン用タイマ回路の出力する前記内部クロック信号の周期は、製造プロセスパラメータのばらつきに起因して、前記各半導体装置ごとに異なることを特徴とする請求項１０または１１に記載の半導体装置の検査方法。
【請求項１８】
ウェハ一括型プローブカードを用いて行う半導体装置の検査方法であって、
測定対象のウェハに含まれる各チップに対して電源電圧を供給する際に、第１のレベルの電圧をバーンイン検査開始直後の一定期間だけ供給し、その後、前記第１のレベルよりも高い第２のレベルである通常のバーンインモードにおける電源電圧を供給することを特徴とする半導体装置の検査方法。
【請求項１９】
前記プローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたウェハ一括型測定検査用のプローブカードであることを特徴とする請求項１０記載の半導体装置の検査方法。
【請求項２０】
前記プローブ電極がバンプ電極であることを特徴とする請求項１６記載の半導体装置の検査方法。
【請求項２１】
前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることを特徴とする請求項２０記載の半導体装置の検査方法。
【請求項２２】
前記プローブ電極が剛性リングに張力を持った状態で張られた薄膜上に形成されていることを特徴とする請求項２０記載の半導体装置の検査方法。
【請求項２３】
前記プローブ電極は前記多層配線基板の配線の少なくとも一部から形成されていることを特徴とする請求項１９記載の半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその検査方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置（以後、「半導体装置」と称する。）を搭載した電子機器の小型化及び低価格化の進展は目ざましく、これに伴って、半導体装置に対する小型化及び低価格化の要求が強くなっている。
【０００３】
通常、半導体装置は、半導体チップとリードフレームとがボンディングワイヤによって電気的に接続された後、半導体チップ及びリードフレームが樹脂又はセラミクスにより封止された状態で供給され、プリント基板に実装される。ところが、電子機器の小型化の要求から、半導体装置を半導体ウエハから切り出したままの状態（以後、この状態の半導体装置をベアチップと称する。）で回路基板に直接実装する方法が開発され、品質が保証されたベアチップを低価格で供給することが望まれている。
【０００４】
ベアチップに対して品質保証を行なうためには、半導体装置に対してウェハ状態でバーンイン等の検査をする必要がある。ところが、半導体ウェハ上に形成されている複数のベアチップに対して１個又は数個づつ何度にも分けて検査を行なうことは多くの時間を要するので、時間的にもコスト的にも現実的ではない。そこで、全てのベアチップに対してウェハ状態で一括してバーンイン等の検査を行なうことが要求される。
【０００５】
ベアチップに対してウェハ状態で一括して検査を行なうには、半導体ウェハ上に形成された複数の半導体チップの電極に電源電圧や信号を同時に印加し、該複数の半導体チップを動作させる必要がある。このためには、非常に多く（通常、数千個以上）のプローブ針を持つプローブカードを用意する必要があるが、このようにするには、従来のニードル型プローブカードではピン数の点からも価格の点からも対応できない。
【０００６】
そこで、ウェハ上の多数のパッド電極に対してプローブ電極を一括的にコンタクトできるプローブカードが提案されている（特開平７−２３１０１９号公報）。この技術によれば、プローブカードに多数のバンプを形成し、これらのバンプをプローブ電極として用いる。
【０００７】
【発明が解決しようとする課題】
ウェハ一括型のプローブカードを用いてバーンイン検査を行う場合、各ウェハに含まれる多数のチップを同時に動作させることになる。多数のチップについて、その動作を同時に開始すると、チップ動作の最初に瞬時的に大量の電流をウェハに供給する必要が生じる。計算では、そのような大量の電流をウェハに供給しようとすると、プローブカード上の配線が耐えきれず断線するおそれがある。
【０００８】
本発明は上記問題に鑑みてなされたものであり、その目的とするところは、選択された複数のチップが動作を開始する時点で各チップに流れる電流のピークを分散させることのできる半導体装置およびその検査方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、内部回路と、バーンインモードにおける前記内部回路の動作にとって必要なバーンイン用内部クロック信号を生成するバーンイン用タイマ回路とを備え、前記バーンインモードにおいて、前記バーンイン用タイマ回路から出力された前記バーンイン用内部クロックに同期して前記内部回路の動作を制御する。なお、本願明細書では、内部タイマーを用いて自動的にバーンインの周期を決定し、その周期でバーンイン動作を実行することを「セルフバーンイン」と称することとする。
【００１０】
本発明の他の半導体装置は、内部回路と、セルフバーンイン信号を受け取る端子と、前記端子に入力された前記セルフバーンイン信号がセルフバーンインモードにあることを指示する場合、前記内部回路の動作に必要な内部クロック信号を生成するバーンイン用タイマ回路と、前記バーンイン用タイマ回路から出力された前記内部クロックに同期して前記内部回路の動作を制御する回路と、前記端子に入力された前記セルフバーンイン信号が前記セルフバーンインモードにないことを指示する場合、前記内部回路の動作に必要な信号を外部から前記内部回路に与える制御信号入力回路とを備えている。
【００１１】
本発明の更に他の半導体装置は、メモリセルアレイと、前記メモリセルアレイからメモリセルを選択するためのアドレスデコーダを備えた半導体装置であって、更に、セルフバーンイン信号を受け取る端子と、前記端子電極に入力された前記セルフバーンイン信号がセルフバーンインモードにあることを指示する場合、内部クロック信号を生成するバーンイン用タイマ回路と、前記バーンイン用タイマ回路から出力された前記内部クロックに同期してアドレスを生成し、前記アドレスを前記アドレスデコーダに与えるアドレスカウンタと、前記端子に入力された前記セルフバーンイン信号が前記セルフバーンインモードにないことを指示する場合、外部から入力されたアドレスを前記アドレスデコーダに与えるアドレス入力回路とを備えている。
【００１２】
前記バーンイン用タイマ回路は、リングオシレータ回路を有していることが好ましい。
【００１３】
本発明の半導体装置の測定方法は、請求項１記載の半導体装置の測定方法であって、前記バーンイン用タイマ回路を使ってバーンイン工程を行う。
【００１４】
本発明の他の半導体装置の測定方法は、請求項２記載の半導体装置の測定方法であって、前記セルフバーンインモードにあることを指示する信号を前記端子に入力し、前記バーンイン用タイマ回路に前記内部クロック信号を生成させる工程と、前記内部クロックに同期して前記内部回路を動作させながらバーンインを行う工程とを包含する。
【００１５】
本発明の更に他の半導体装置の測定方法は、請求項３記載の半導体装置の測定方法であって、前記セルフバーンインモードにあることを指示する信号を前記端子に入力し、前記バーンイン用タイマ回路に前記内部クロック信号を生成させる工程と、前記アドレスカウンタによって前記内部クロックに同期して前記アドレスを生成させ、前記アドレスを前記アドレスデコーダに与えながら、バーンインを行う工程と包含する。
【００１６】
本発明の更に他の半導体装置の検査方法は、各々がバーンイン用タイマ回路を備えた複数の半導体装置を含むウェハに対して、ウェハ一括型検査測定用プローブカードを用いてバーンイン検査を行う半導体装置の検査方法であって、前記ウェハ内の各半導体装置に含まれる前記バーンイン用タイマ回路を動作させる工程と、前記バーンイン用タイマ回路の出力する内部クロック信号に応じて各半導体装置を動作させながら、各半導体装置のバーンインを行う工程とを包含する。
【００１７】
本発明の更に他の半導体装置の検査方法は、複数の半導体装置を含むウェハに対して、ウェハ一括型検査測定用プローブカードを用いてバーンイン検査を行う半導体装置の検査方法であって、前記ウェハ内には複数のバーンイン用タイマ回路が形成されており、前記バーンイン用タイマ回路を動作させる工程と、前記複数のバーンイン用タイマ回路の出力する内部クロック信号の何れかに応じて前記複数の半導体装置の各々を動作させながら、各半導体装置のバーンインを行う工程とを包含する
前記プローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたウェハ一括型測定検査用のプローブカードであることが好ましい。
【００１８】
前記プローブ電極はバンプ電極であることが好ましい。
【００１９】
前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることが好ましい。
【００２０】
前記プローブ電極は剛性リングに張力を持った状態で張られた薄膜上に形成されていることが好ましい。
【００２１】
前記プローブ電極は前記多層配線基板の配線の少なくとも一部から形成されていてもよい。
【００２２】
本発明の更に他の半導体装置の測定方法は、ウェハ一括型プローブカードを用いて行う半導体装置の検査方法であって、測定対象のウェハに含まれる各チップに対して電源電圧を供給する際に、第１のレベルの電圧をバーンイン検査開始直後の一定期間だけ供給し、その後、前記第１のレベルよりも高い第２のレベルの電圧を供給する。
【００２３】
前記プローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたウェハ一括型測定検査用のプローブカードであることが好ましい。
【００２４】
前記プローブ電極はバンプ電極であることが好ましい。
【００２５】
前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることが好ましい。
【００２６】
前記プローブ電極は剛性リングに張力を持った状態で張られた薄膜上に形成されていることが好ましい。
【００２７】
前記プローブ電極は前記多層配線基板の配線の少なくとも一部から形成されていてもよい。
【００２８】
【発明の実施の形態】
まず、本発明の理解を容易にするため、本発明が適用されるウェハ一括型測定・検査技術を説明する。
【００２９】
図１には、ウェハ上の多数のパッド電極に対してプローブ電極を一括的にコンタクトできるプローブカード１が示されている。測定・検査の対象となる素子・回路が形成されたウェハ（例えば直径２００ｍｍのシリコンウェハ）２は、チップ状に分割されることなく、そのままの状態でウェハトレイ３上に載置される。測定・検査に際して、ウェハ２はプローブカード１とウェハトレイ３との間に挟まれる。プローブカード１とウェハトレイ３との間にできる僅かな空間は、シールリング４によって大気からシールされる。その空間を真空バルブ５を介して減圧する（例えば大気圧に比べて２００ミリトール程度減圧する）ことにより、プローブカード１は大気圧の力をかりて均等にウェハ２を押圧する。その結果、プローブカード１のプローブ電極は、広いウェハ２の全面にわたって均等な力でウェハ２上のパッド電極を押圧することができる。プローブカード１上の多数のプローブ電極がウェハ２上の所定のパッド電極と確実に接触するためには、接触の前に、プローブカード１とウェハ２との間のアライメントを高精度で実行する必要がある。
【００３０】
このようなウェハ一括型の測定・検査技術によれば、ウェハ２の全面に形成された数千から数万個以上の多数のパッド電極に対して、プローブカード１に形成した多数のプローブ電極を同時にしかも確実にコンタクトさせることができる。
【００３１】
図２は、本発明に用いるプローブカード２０の断面構成例を示している。
【００３２】
このプローブカード２０は、測定・検査装置に電気的に接続されることになる多層配線基板２１と、バンプ付きポリイミド薄膜２２と、それらの間に設けられた局在型異方導電性ゴム２３とを少なくとも備えている。局在型異方導電性ゴム２３は、多層配線基板２１の電極配線２１ｂとバンプ付きポリイミド薄膜２２のバンプ２２ｂとを電気的に接続する弾性部材である。図２では、上記３つの部材２１〜２３が縦方向に分離された状態が示されているが、これらの部材２１〜２３を密着固定することにより、一枚のプローブカード２０が形成される。
【００３３】
多層配線基板２１としては、ガラス基板２１ａ上に多層配線２１ｂが形成されたものを使用できる。ガラス基板２１ａは、広い面積にわたって高い平坦性を持つものが比較的容易に作製され得るので好ましい。また、ガラスの熱膨張係数はシリコンウェハの熱膨張係数に近いため、ガラスは、特にバーンイン用プローブカードの多層配線基板の材料として好適である。
【００３４】
多層配線２１ｂの形成は、公知の薄膜堆積技術とパターニング技術を用いて行える。たとえば、銅（Ｃｕ）などの導電性薄膜をスパッタリング法等によりガラス基板２１ａ上に堆積した後、フォトリソグラフィおよびエッチング工程で導電性薄膜をパターニングすれば、任意のパターンを持った配線２１ｂを形成することができる。異なるレベルの配線２１ｂは、層間絶縁膜２１ｃにより分離される。層間絶縁膜２１ｃは、たとえばポリイミド薄膜をスピンコート等の方法でガラス基板２１ａ上に形成することで得られる。多層配線２１ｂは、面内に二次元的に配列される多数のバンプ（プローブ電極）２２ｂをプローブカード２０の周辺領域に設けられた不図示の接続電極やコネクタにに電気的に接続し、外部の検査装置や検査回路とプローブ電極２２ｂとの電気的接続を可能にするものである。
【００３５】
バンプ付きポリイミド薄膜２２は、たとえば次のようにして得られる。まず、厚さ１８μｍ程度のポリイミド薄膜２２ａと厚さ３５μｍ程度の銅薄膜とが二層になった基材に多数の開口部（内径２０〜３０μｍ程度）を設ける。電解メッキなどの方法を用いて各開口部をＮｉ等の金属材料で埋め込み、バンプ２２ｂを形成する。ポリイミド薄膜２２ａから銅薄膜の不要部分をエッチングで除去すれば、図示されるようなバンプ付きポリイミド薄膜２２が得られる。バンプ２２ｂの高さは、一例としては、約２０μｍ程度である。バンプの横方向サイズは、４０μｍ程度である。ポリイミド薄膜２２ａのどの位置にバンプ２２ｂを形成するかは、測定対象ウェハ２５のどの位置にパッド電極２６が形成されているかに依存して決定される。
【００３６】
局在型異方導電性ゴム２３は、シリコーン製ゴムのシート（厚さ２００μｍ程度）２３ａ内の特定箇所に導電性粒子２３ｂが配置されており、その箇所で導通方向（膜厚方向）に鎖状につなげたものである。多層配線基板２１とバンプ２２ｂとの間に、弾力性を持ったゴムを介在させることにより、ウェハ２５上の段差やウェハ２５のそりの影響を受けることなく、プローブカード２０のバンプ２２ｂとウェハ２５上の電極２６との間のコンタクトを確実に実現することができる。
【００３７】
このようなプローブカード２０をバーンイン検査に使用する場合、ポリイミド薄膜２２ａの熱膨張係数（約１６×１０-6／℃）とウェハ２５の熱膨張係数（約３×１０-6／℃）とが異なるため、バーンインのための加熱時に、ポリイミド薄膜２２ａ上のバンプ２２ｂの位置がウェハ２５上のパッド電極２６の位置に対して横方向にずれてしまう。この位置ズレは、ウェハ２５の中央部よりも周辺部で大きくなり、ウェハ２５とプローブカード２０との間で正常な電気的コンタクトがとれなくなる。このような問題を解決するには、特開平７−２３１０１９号公報に開示されているように、熱膨張係数がシリコンウェハに近いセラミックリングなどの剛性リング（不図示）にポリイミド薄膜２２ａを張りつけ、そのポリイミド薄膜２２ａにあらかじめ張力を与えておくことが有効である。この場合、ポリイミド薄膜２２ａを剛性リングに張りつけてから、バンプ２２ｂを形成する方がよい。バンプ２２ｂの位置がずれにくいからである。
【００３８】
ウェハ２５は、ウェハトレイ２８に配置される。ウェハ２５を搭載したウェハトレイ２８がプローブカード２０に対して適切な位置にくるようにアライメント工程を行った後、プローブカード２０とウェハトレイ２８との間隔が縮小される。その結果、ウェハ２５上のパッド電極２６とプローブカード２０のバンプ２２ｂとが物理的にコンタクトする。前述のように、プローブカード２０とウェハトレイ２８との間のシールされた空間を減圧することにより、各バンプ２２ｂがほぼ均等な力をもってウェハ２５上のパッド電極２６を押圧することなる。その後、不図示の駆動回路や検査回路からの電気信号および電源電圧が、プローブカード２０のバンプ２２を介してウェハ２５上のパッド電極２６に供給される。バーンイン検査の場合、プローブカード２０、ウェハ２５およびウェハトレイ２８は、図３に示されるような状態で、一体的にバーンイン装置に挿入され、加熱される。
【００３９】
検査・測定の間、および、その前後において、プローブカード２０、ウェハ２５およびウェハトレイ２８は、図３に示されるような状態に維持される。前述の密閉空間が減圧状態にあるウェハトレイ２８は、プローブカード２０から離脱することなく、これらの部材は一体的にウェハ２５を狭持している。
【００４０】
ウェハ一括型の検査・測定が終了すると、プローブカード２０とトレイ２８との間にできた密閉空間の圧力を上昇させ、大気圧程度に回復させる。その結果、トレイ２８はプローブカード２０から分離され、中からウェハ２５が取り出される。
【００４１】
以下に、図４〜図６を参照しながら本発明による半導体装置およびその検査方法を説明する。
【００４２】
図４の半導体装置は、セルフリフレッシュタイマ回路４０を備えたダイナミックラム（ＤＲＡＭ）である。セルフリフレッシュタイマ回路４０で生成された内部クロックは、セルフリフレッシュ用同期信号を生成するために用いられる。
【００４３】
本半導体装置は、上記セルフリフレッシュタイマ回路４０とは別に、バーンイン用タイマ回路４１を備えている。バーンイン用タイマ回路４１は、セルフバーンインモードにおいて、バーンインサイクルを規定する内部クロックを生成する。この内部クロックは、セルフバーンインモードで半導体装置の内部回路を動作させるために使用される。バーンイン用タイマ回路４１は、セルフバーンイン（ＳＢＩ）信号用の端子４２に印加されたセルフバーンイン信号に応じて動作する。より詳細には、バーンイン用タイマ回路４１はセルフバーンイン信号がセルフバーンインモードを指示する場合にのみ内部クロック信号を生成する。バーンイン用タイマ回路４１が生成した内部クロックは、同期信号生成回路４３に入力される。同期信号生成回路４３は、セルフバーンイン信号がセルフバーンインモードを指示する場合に、バーンイン用タイマ回路４１が生成した内部クロックに応じた信号をリフレッシュアドレスカウンタ４６に与え、リフレッシュアドレスカウンタ４６のカウントアップを実行させる。
【００４４】
セルフバーンイン信号がセルフバーンインモードを指示していない場合、同期信号生成回路４３は、外部から入力されるＲＡＳバー信号、ＣＡＳバー信号、およびＷＥバー信号に応じた同期信号を生成する。この同期信号に基づいて、アドレスのラッチ等が行われる。
【００４５】
また、セルフバーンイン信号がセルフバーンインモードを指示していない場合、通常のセルフリフレッシュ動作も定期的に実行される。通常のセルフリフレッシュ動作は、セルフリフレッシュタイマ回路４０が生成する内部クロックに同期して実行され、その内部クロックに応じてリフレッシュアドレスカウンタ４６のカウントアップが行われる
なお、バーンイン用タイマ回路４１および同期信号生成回路４３の内部構成は、のちに図５を参照しながら説明する。
【００４６】
図４の半導体装置は、通常のＤＲＡＭと同様に、行アドレスをラッチする行アドレスバッファ４４、列アドレスをラッチする列アドレスバッファ４５、行アドレスをデコードする行デコーダ４７、列アドレスをデコードする列デコーダ４８、センスアンプ４９およびメモリセルアレイ５０を備えている。本願明細書では、これらの回路を総称して「内部回路」と呼ぶことにする。
【００４７】
この内部回路は、通常の動作モードにおいては、外部から与えられる制御信号（ＲＡＳバー信号など）に同期して動作する。ただ、セルフリフレッシュタイマ回路４０の生成する内部クロックに同期したセルフリフレッシュ動作は、外部制御信号に同期した動作とは別に実行される。
【００４８】
本半導体装置は、セルフバーンインモード（ＳＢＩ信号が「Ｈｉｇｈ」のとき）において、内部のタイマ回路４１が生成する内部クロックに同期したバーンイン動作サイクルを繰り返す。その結果、一つのウェハ内に複数のチップが配列された状態で一括的にバーンイン検査を開始すると、各チップに内蔵されたタイマ回路４１によって各チップのバーンイン動作サイクルが支配されることになる。バーンイン用タイマ回路４１の持つクロック周期は、製造プロセスパラメータのばらつきに起因してウェハ内でばらつく。このため、一枚のウェハ内に含まれるチップの間でも、タイマ回路４１のクロック周期は僅かに異なった値を示すことになる。従って、本実施形態によれば、一枚のウェハ内においても、チップごとに異なる周期で各半導体装置のバーンイン動作が行われることになる。その結果、各チップに流れる電流ピークが分散され、大電流によるプローブカードの損傷が防止される。
【００４９】
次に、図５を参照しながら、バーンイン用タイマ回路４１および同期信号生成回路４３の内部構成例を説明する。
【００５０】
図５に示されるように、バーンイン用タイマ回路４１は、２ｎ＋１段のインバータ５３と遅延容量がリング状に接続されたリングオシレータを含んでおり、ＳＢＩ信号用端子４２に入力されるＳＢＩ信号の電位レベルが「Ｈｉｇｈ」のとき、一定周波数の内部クロック（ＯＳＣ）を生成する。この内部クロックは、同期信号生成回路４３に入力され、同期信号生成回路４３内のＮＡＮＤ回路５４の入力部の一方に与えられる。ＮＡＮＤ回路５４の入力部の他方には、ＮＡＮＤ回路５５の出力が与えられ、このＮＡＮＤ回路５５の入力部の一方には、ＳＢＩ信号の電位レベルをインバータ５６で反転した信号が与えられる。その結果、セルフバーンインモード（ＳＢＩ信号が「Ｈｉｇｈ」）のとき、ＮＡＮＤ回路５５の出力は「Ｈｉｇｈ」レベルになり、ＮＡＮＤ回路５４の出力は、内部クロックを反転したものになる。ここで、ＮＡＮＤ回路５５の出力を、「intＲＡＳ」と表記することとする。
【００５１】
セルフバーンインモード（ＳＢＩ信号が「Ｈｉｇｈ」）のとき、ＮＡＮＤ回路５７の入力部の一方には、ＳＢＩ信号の電位レベルをインバータ５８で反転した信号が与えられる。その結果、セルフバーンインモード（ＳＢＩ信号が「Ｈｉｇｈ」）のとき、ＮＡＮＤ回路５７の出力は「Ｈｉｇｈ」レベルになり、その出力を受けるインバータ回路５９の出力は、「Ｌｏｗ」レベルになる。このインバータ回路５９の出力を「intＣＡＳ」と表記する。
【００５２】
このように、セルフバーンインモードでは、同期信号生成回路４３から出力される「intＲＡＳ」信号がバーンイン用タイマ回路４１からの内部クロック信号を反転させたものとなり、他方、同期信号生成回路４３から出力される「intＣＡＳ」信号が常に「Ｌｏｗ」レベルを示すものとなる。図６は、「intＲＡＳ」信号と「intＣＡＳ」信号の時間を変化を示すタイミングチャートである。
【００５３】
「intＲＡＳ」信号は、図４のリフレッシュアドレスカウンタ４６に与えられる。リフレッシュアドレスカウンタ４６は、「intＲＡＳ」信号に同期してカウントアップしながら、順次、行アドレスを生成する。こうして形成された行アドレスは、順次、行デコーダ４７に与えられ、メモリセルアレイ５０の対応するメモリセル行を、順次、アクティブにする。
【００５４】
セルフバーンインモードではない（ＳＢＩ信号が「Ｈｉｇｈ」ではない）とき、図５の同期信号生成回路４３が出力する「intＣＡＳ」信号および「intＣＡＳ」信号は、それぞれ、同期信号生成回路４３内のＲＡＳ入力回路５１およびＣＡＳ入力回路５２が受け取ったＲＡＳバー信号およびＣＡＳバー信号の各々のレベルを反転させたものになる。その結果、セルフバーンインモードではないとき、本半導体装置は、従来の半導体装置と同様に、外部から与えられる制御信号（ＲＡＳバー信号など）に同期して動作する。なお、セルフリフレッシュタイマ回路４０の生成する内部クロックに同期したセルフリフレッシュ動作は、外部制御信号に同期した動作とは別に実行されることは言うまでもない。
【００５５】
バーンインサイクルタイムは、典型的には約１〜３マイクロ秒であるため、このサイクルタイムにほぼ一致するように、バーンイン用タイマ回路４１のクロック周期が決定される。バーンイン用タイマ回路４１内のリングオシレータを構成するインバータや遅延用容量の特性は、トランジスタの特性や酸化膜容量のばらつきに応じてばらつく。これらのばらつきは、ウェハ面内で約２〜５％の値を示すため、タイマ回路４１のクロック周期もウェハ面内で約２〜５％はばらつく。すなわち、バーンイン用タイマ回路４１のクロック周期を２マイクロ秒に設定した場合、各バーンイン用タイマ回路４１の生成するクロック周期はウェハ面内で４０〜１００ナノ秒程度ばらつくことになる。このばらつきのせいで、各チップの動作開始ポイントが同じであっても、バーンイン動作サイクルのずれはチップごとに独立して蓄積されてゆき、各半導体装置に流れる電流ピークは大きく分散されることになる。
【００５６】
セルフバーンイン信号の印加は、前記プローブカードのプローブ電極（バンプ）をＳＢＩ信号用端子４２にコンタクトさせ、前記プローブカードのバンプを介して所定の電圧（「Ｈｉｇｈ」か、「Ｌｏｗ」もしくは「オープン状態」）をＳＢＩ信号用端子４２に与えることで実行される。なお、バーンイン検査時においても、セルフバーンイン信号を端子４２に印加することなく、通常のウェハ一括型バーンインを行うことも可能である。
【００５７】
上記実施形態にかかる半導体装置は、ダイナミックラム（ＤＲＡＭ）であったが、本発明の適用はＤＲＡＭに限定されない。また、セルフリフレッシュタイマ回路を本来的に備えた半導体記憶装置以外の半導体装置であっても、本発明は適用可能である。
【００５８】
上記実施形態では、各チップにバーンイン用タイマ回路４１を設けているが、複数のチップを含むブロックに対して一つのタイマ回路４１を設けても良い。その場合、チップ間のスクライブレーン内にタイマ回路４１を形成しても良い。タイマー回路４１を設ける位置は、ウェハ内の中央部や周辺部に分散させ、それによってクロック周期に比較的大きなばらつきが生じるようにすることが好ましい。
【００５９】
以下に、図７を参照しながら、本発明による他の半導体装置の検査方法の実施形態を説明する。
【００６０】
本実施形態では、バーンインモードに入ったときから一定時間が経過するまで、ウェハ内の各チップに与える電源電圧を通常のバーンインモードにおける電源電圧（例えば７ボルト）よりも低いレベル（例えば３ボルト）に維持し、その一定時間が経過した後、通常のバーンインモードにおける電源電圧にまで上昇させる。
【００６１】
電源電圧を低めに維持する期間は、約１０ミリ秒から約１００ミリ秒までの範囲内に設定することが好ましい。この期間に流れる電流は、電源電圧が一挙に７ボルトまで上昇した場合に流れる電流に比較して充分に小さなものになる。その後、電源電圧レベルをバーンインモードに通常用いられる高いレベルに上昇させても、半導体装置内を過渡的に大電流が流れる事態は回避できる。特に、半導体記憶装置の多数のワードラインを一括的に立ち上げるような場合、ワードラインの昇圧のために最初に大きな電流を流すことが必要になるが、本実施形態のように２段階の昇圧を行えば、電流ピークが分散される結果、過渡的に大電流が流れる事態を避けることができる。
【００６２】
また、基板電圧発生回路を内蔵する半導体装置の場合、電源電圧の印加によって半導体装置の動作を開始すると、動作開始直後に基板電位を充分に制御することができず、動作が不安定となり、ＣＭＯＳラッチアップを起こしやすい。バーンイン検査時のように使用する電源電圧が高いほど、このような問題は生じやすくなる。しかし、本実施形態によれば、動作開始直後の動作不安定な期間、電源電圧を相対的に低くするため、このような問題を回避することができる。
【００６３】
本実施形態にかかる検査も、前記プローブカードを用いて実行される。
【００６４】
なお、図２に示すプローブカードでは、局在形異方導電性ゴム２３を用いて、多層配線基板上とバンプとを電気的に接続しているが、局在形異方導電性ゴム２３を用いることなく、直接に、多層配線基板とバンプとを接触させても良い。また、逆に、測定対象のウェハ上にバンプを形成しておけば、プローブカードの側にバンプを形成する必要もなくなる。その場合は、プローブカードの局在形異方導電性ゴム２３の先端部分を、ウェハ上のバンプに押圧するようにすれば、ウェハ一括型測定・検査が実行できる。また、局在形異方導電性ゴム２３を用いることなく、多層配線基板の配線層を直接にウェハ上のバンプにコンタクトさせても良い。
【００６５】
【発明の効果】
本発明の半導体装置のおよびその検査方法によれば、ウェハ一括測定検査時おいて、多数のチップが動作する場合でも、その動作開始のタイミングを半導体装置毎にずらすことができる。それによって各チップを流れる過渡的電流ピークの合計値を低減する。その結果、プローブカード上の電流供給経路が大電流による発熱で断線・ショートする等の不具合を避けることができ、ウェハ一括型プローブカードを用いて多数のチップに対してバーンイン検査を行うことに実用上大きく貢献する。
【００６６】
本発明の他の半導体装置の検査方法によれば、バーンイン検査開始直後において、２段階にわけて電源電圧を昇圧するため、検査開始後にウェハへ流れる過渡的電流ピークを分散できる。
【図面の簡単な説明】
【図１】ウェハ一括型の測定・検査技術を説明するための斜視図。
【図２】ウェハ一括型の測定・検査技術に用いられるプローブカード、ウェハおよびウェハトレイの構成を示す断面図。
【図３】測定時におけるプローブカード、ウェハおよびウェハトレイの関係を示す断面図。
【図４】本発明の第１の実施形態による半導体装置を構成を示す図。
【図５】図４のバーンインタイマ回路および同期信号生成回路の内部構成を示す回路図。
【図６】同期信号生成回路の出力信号を示すタイミングチャート。
【図７】本発明の第２の実施形態による半導体装置の測定方法において印加する電源電圧の時間変化を示すグラフ。
【符号の説明】
１    プローブカード
２    ウェハ（例えば直径２００ｍｍのシリコンウェハ）
３    ウェハトレイ
４    シールリング
５    真空バルブ
２０    プローブカード
２１    多層配線基板
２１ａ  ガラス基板
２１ｂ  電極配線
２１ｃ  層間絶縁膜
２２    バンプ付きポリイミド薄膜
２２ａ  ポリイミド薄膜
２２ｂ  バンプ
２３    局在型異方導電性ゴム
２５    ウェハ
２６    パッド電極
２８    ウェハトレイ
４０    セルフリフレッシュタイマ回路
４１    バーンイン用タイマ回路
４２    セルフバーンイン信号端子
４３    同期信号生成回路
４４    行アドレスバッファ
４５    列アドレスバッファ
４６    リフレッシュアドレスカウンタ
４７    行アドレスデコーダ
４８    列アドレスデコーダ
４９    センスアンプ
５０    メモリセルアレイ
５１    ＲＡＳ入力回路
５２    ＣＡＳ入力回路
５３    インバータ回路
５４    ＮＡＮＤ回路
５５    ＮＡＮＤ回路
５６    インバータ回路
５７    ＮＡＮＤ回路
５８    インバータ回路
５９    インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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