(57)【特許請求の範囲】
【請求項１】
半導体基板上に選択的に形成された素子分離領域と、
前記素子分離領域に挟まれた領域と、
前記素子分離領域上に形成された第１のゲート電極であって、前記素子分離領域の両隣の前記素子分離領域に挟まれた領域上にそれぞれ延在する側端部を有する第１のゲート電極と、
前記第１のゲート電極に挟まれた領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート電極上及びその側面に形成された第１の絶縁膜と、
前記第１のゲート絶縁膜上と前記第１の絶縁膜上に形成され、少なくともその一部が前記第１のゲート電極とオーバーラップするよう選択的に形成された第２のゲート電極と、
前記第２のゲート電極上及びその側面に形成された第２の絶縁膜と、
前記第１及び第２のゲート電極上に前記第１及び第２の絶縁膜を介して形成された第３のゲート電極と、
前記素子分離領域に挟まれた領域の前記第２のゲート電極の両側に形成されたドレイン及びソース拡散層領域と
を有し、前記第２のゲート電極に電荷が注入されているか否かで、その記憶情報が０か１かを表すことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のゲート絶縁膜と前記素子分離領域との間に、シリコン酸化膜の誘電率換算で前記第１のゲート酸化膜より厚い第２のゲート絶縁膜を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のゲート電極に電荷を注入する場合、前記第３のゲート電極、前記第１のゲート電極、前記ドレイン拡散層に書込み電位を印加し、ソース拡散層を接地電位にすることにより、チャネルホットエレクトロン注入することを特徴とする請求項１乃至２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲート絶縁膜は前記半導体基板と前記第２のゲート電極間で電荷の放出を行うトンネル絶縁膜であることを特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のゲート電極から電荷を放出する場合、前記第３のゲート電極と前記第１のゲート電極とを接地電位とし、前記ソース拡散層あるいは前記半導体基板に消去電圧を印加することにより、Fowler-Noldheim 消去することを特徴とする請求項１乃至４記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のゲート電極に電荷を注入する場合、前記第３のゲート電極、前記第１のゲート電極に書込み電位を印加し、前記ドレイン拡散層を接地電位にすることにより、 Fowler-Noldheim書込みすることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板上に選択的に形成された素子分離領域と、
前記素子分離領域に挟まれた領域と、
前記素子分離領域上に形成された第１のゲート電極であって、前記素子分離領域の両隣の前記素子分離領域に挟まれた領域上にそれぞれ延在する側端部を有する第１のゲート電極と、
前記第１のゲート電極に挟まれた領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート電極上及びその側面に形成された第１の絶縁膜と、
前記第１のゲート絶縁膜上と前記第１の絶縁膜上に形成され、少なくともその一部が前記第１のゲート電極とオーバーラップするよう選択的に形成された第２のゲート電極と、
前記第２のゲート電極上及びその側面に形成された第２の絶縁膜と、
前記第１及び第２のゲート電極上に前記第１及び第２の絶縁膜を介して形成された第３のゲート電極と、
前記素子分離領域に挟まれた領域の前記第２のゲート電極の両側に形成されたドレイン及びソース拡散層領域とからなるメモリセルが複数直列接続されてなることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１のゲート電極は前記素子分離領域と前記第１のゲート絶縁膜との間に形成された、シリコン酸化膜の誘電率換算で前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有することを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルを複数個直列接続した両側に選択トランジスタを配置し、一方の選択トランジスタのドレイン拡散層と、他方の選択トランジスタのソース拡散層と、前記選択トランジスタのゲート電極と、前記メモリセルの前記第１のゲート電極と、前記メモリセルの第３のゲート電極はそれぞれ、コンタクトホールを介して金属配線層に接続されていることを特徴とする請求項７乃至８記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２のゲート電極から電荷を放出させる場合、前記第３のゲート電極と前記第１のゲート電極を接地電圧にし、前記半導体基板に消去電圧を印加することによりFowler-Noldheim 消去することを特徴とする請求項第７乃至９記載の不揮発半導体記憶装置。
【請求項１１】
前記第２のゲート電極へ電荷を注入させる場合、前記第３のゲート電極、前記第１のゲート電極に書込み電位を印加し、前記ドレイン拡散層に金属配線層が接続される選択トランジスタがＯＮするようなゲート電圧を印加し、前記金属配線層が接続される選択トランジスタのドレイン拡散層と前記半導体基板を接地電位にすることによりFowler-Noldheim 書込みすることを特徴とする請求項９記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ＵＶ  ＰＲＯＭ、ＯＴＰ（One-Time PROM ）、ＥＥＰＲＯＭ、Ｆｌａｓｈ  ＥＥＰＲＯＭなどの不揮発性半導体記憶装置の従来のメモリセル構造を図３４に示す。図３４（ａ）に示されるように従来の不揮発性メモリセルは半導体基板４０１上の一対の素子分離領域４０２と、前記素子分離領域４０２で分離されたセル形成領域と、このセル形成領域に形成されるゲート酸化膜４０３と、前記ゲート酸化膜４０３上に形成される浮遊ゲート４０４と、さらに前記浮遊ゲート４０４と絶縁膜４０５を介して形成される制御ゲート電極４０６とより構成される。さらに、制御ゲート電極４０６上にはInter-Poly絶縁膜４０７、ＢＰＳＧ膜４１０が形成される。さらにＡｌ等の配線層４１２が形成され、Passivation 膜４１３が形成される。図３４（ａ）中のＡ−Ａ’断面から見たものが図３４（ｂ）である。４０８、４０９はそれぞれソース、ドレイン拡散層領域である。Ａｌ配線層４１２はコンタクト孔を介して前記ソースもしくはドレイン領域と接続される。
【０００３】
制御ゲート電極４０６の電位（以下、制御ゲート電位）をＶCG、浮遊ゲート電極４０４の電位（以下、浮遊ゲート電位）をＶFG、半導体基板４０１の電位（以下、基板電位）をＶsub として、半導体基板４０１と浮遊ゲート電極４０４間の容量（以下、基板−浮遊ゲート間容量）をＣ1 、浮遊ゲート電極４０４と制御ゲート電極４０６間の容量（以下、浮遊ゲート−制御ゲート間容量）をＣ2 とすると、従来のメモリセルの等価回路は図３５で表すことができる。この等価回路より浮遊ゲート電位は
【０００４】
【数１】
0003732649.tif 000002
で表すことができる。この時
【０００５】
【数２】
0003732649.tif 000003
をカップリング比と呼ぶ。すなわち、容量成分Ｃ1 、Ｃ2 を定数とすると、浮遊ゲート電位ＶFGは制御ゲート電位ＶCGとカップリング比によって決定される。メモリセルへの書込み、消去はこの浮遊ゲート電位ＶFGに依存して行われる。以下に、それぞれのメモリセルの書込み、消去時の動作を説明する。
【０００６】
前述した不揮発性半導体記憶装置のうち、ＥＰＲＯＭは書込にチャネルホットエレクトロン注入を用い、消去は紫外線を使用する。また、ＯＴＰは書込みにＥＰＲＯＭ同様チャネルホットエレクトロン注入を用い、消去はパッケージに封じられているため行われない。一方、ＥＥＰＲＯＭ、Ｆｌａｓｈ  ＥＥＰＲＯＭは電気的に書込消去可能な不揮発性メモリで、書込には上述のチャネルホットエレクトロン注入あるいはFowler-Noldheim 電流（以降ＦＮトンネル電流）による書込を行っている。また消去はＦＮトンネル電流による消去を行っている。
【０００７】
チャネルホットエレクトロン注入は、例えば制御ゲート電位ＶCGを１０Ｖ、ドレイン電圧を７Ｖ、ソース電圧を接地電位にすることで、チャネル領域のドレイン近傍でピンチオフして発生するチャネルホットエレクトロンにより行われる。この時、数１に示したように、制御ゲート電位ＶCGと基板−浮遊ゲート間容量Ｃ1 と浮遊ゲート−制御ゲート間容量Ｃ2 とによって決定される浮遊ゲート電位ＶFGによって、ホットエレクトロンは浮遊ゲートに注入される。
【０００８】
ＦＮトンネル電流による書込み消去は、浮遊ゲート電極４０４と半導体基板間のゲート絶縁膜４０３とに６ＭＶ／ｃｍ以上の高電界を印加し電荷の注入放出を行うものである。ＥＥＰＲＯＭでは通常、このゲート絶縁膜４０３をトンネル酸化膜４０４と呼び、その酸化膜厚は１０ｎｍ程度である。ＦＮトンネル電流を発生させるには、このトンネル酸化膜４０３に高電圧を印加しなければならない。例えば、数2 に示すカップリング比が０．６程度であれば、制御ゲート電極もしくは半導体基板４０１には２０Ｖ程度の高電圧を印加しなければならない。
【０００９】
このように、一般的な不揮発性メモリは書込み消去に高電圧を必要とし、そのため高集積化する上で周辺回路の縮小が難しい。また、電源電圧が単一の場合、内部昇圧回路を搭載しなければならずＬＳＩの小型化が困難であるという第１の問題点が挙げられる。
【００１０】
さらに、ＦＮトンネル電流による書込み消去の場合は、トンネル酸化膜の劣化の問題がある。これはＦＮ電流の通過により酸化膜中に電子がトラップされるためで、このトラップによりメモリセルの書込み消去特性が劣化し、あるいは閾値Ｖthの変動を生じデータの誤判定あるいは書込み消去不能になり不良の原因となる。特に、この現象はトンネル酸化膜に膜厚が薄い領域が存在すると、その部分に電流が集中するので顕著になる。通常、素子分離には厚い酸化膜によるField 酸化膜が形成されているが、Field 酸化膜端のトンネル酸化膜はそれ以外の部分より数％以上薄膜化する傾向にある（IEEE Trans.Electron Device(USA) vol.42,no.12）。図３６は図３４中のField 酸化膜端４１４の拡大図であり、薄膜化した領域５０１がＬＯＣＯＳ端に存在する。このため、その薄膜化した領域５０１で劣化が進行することになる。
【００１１】
また、近年素子分離にトレンチアイソレーションを採用する傾向にあるが、ＥＥＰＲＯＭにトレンチアイソレーションを採用したメモリセルの構成を図３７に示す。半導体基板６０１上の一対の素子分離領域６０２と、前記素子分離領域６０２で分離されたセル形成領域と、このセル形成領域に形成されるゲート酸化膜６０３と、前記ゲート酸化膜６０３上に形成される浮遊ゲート６０４と、さらに前記浮遊ゲート６０４と絶縁膜６０５を介して形成される制御ゲート電極６０６とより構成される。さらに、制御ゲート電極４０６上にはInter-Poly絶縁膜６０７、ＢＰＳＧ膜６１０が形成される。さらにＡｌ等の配線層６１２が形成され、Passivation 膜６１３が形成される。図３８は図３７中のトレンチコーナ６１４の拡大図である。図中に示すようにトレンチコーナーで電界集中を生じトンネル酸化膜の耐圧劣化を引き起こすことがある。
【００１２】
このように、ＦＮトンネル電流による書込み消去を行う場合、ＬＯＣＯＳ端もしくはトレンチコーナーへの電界集中によるトンネル酸化膜の劣化という第２の問題点も挙げられる。
【００１３】
【発明が解決しようとする課題】
本発明の第１の実施例は上記第１の問題点を鑑みてなされたもので、書込み消去に従来のような高電圧を必要としないことで、周辺回路を縮小しチップ面積の縮小を実現するものである。
【００１４】
さらに、本発明の第２の実施例は上記第１の問題点に加えて第２の問題点も補うものであり、ＦＮトンネル書込みおよび消去を行うデバイスにおいて、電荷の集中が起きやすいヶ所で書込み消去が行われることを回避することで、トンネル酸化膜の劣化を抑え信頼性の向上を実現するものである。
【００１５】
【課題を解決するための手段】
本発明は、半導体基板上に選択的に形成された素子分離領域と、この素子分離領域に挟まれた領域と、少なくとも素子分離領域上に存在しそのエッジ部分が素子分離領域に挟まれた領域上に存在するよう選択的に形成された第１のゲート電極と、この第１のゲート電極に挟まれた領域上に形成された第１のゲート絶縁膜と、この第１のゲート電極上及びその側面に形成された第１の絶縁膜と、第１のゲート絶縁膜上と第１の絶縁膜上に形成され少なくともその一部が第１のゲート電極とオーバーラップするよう選択的に形成された第２のゲート電極と、この第２のゲート電極上及びその側面に形成された第２の絶縁膜と、第１及び第２のゲート電極上に第１及び第２の絶縁膜を介して形成された第３のゲート電極と、素子分離領域に挟まれた領域の第２のゲート電極の両側に形成されたドレイン及び
ソース拡散層領域とを有する不揮発性半導体記憶装置を提供する。
【００２０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。
図１に本発明の第１の実施例の不揮発性半導体記憶装置の製造方法を工程を追って示す。
【００２１】
まずＰ型半導体基板１０１上に一般的なＬＯＣＯＳ法により選択的に素子分離領域１０２を形成し、素子分離領域以外に例えば８００℃ dry O2 雰囲気で２０ｎｍの酸化膜１０３を形成する（図１）。
【００２２】
次に、ＬＰＣＶＤ法によりPoly Si １０４を５０ｎｍ堆積する（図２）。このときPoly Si １０４を低抵抗化するために、例えば８５０℃  POCl3 雰囲気でアニールしＰを拡散させた後、 Poly Si１０４表面に形成されたシリコン酸化膜をNH4Fで除去する。あるいは、イオン注入によりＰあるいはＡs を注入し所望の抵抗にする。
【００２３】
次に、フォトリソグラフィとＲＩＥ(Reactive Ion Etching)を用いて素子分離領域に挟まれた領域と一部素子分離領域１０５上のPoly Si １０４を選択的にエッチングし、第１のゲート電極（以後、副制御ゲート電極と呼ぶ）１０６を形成する（図３）。
【００２４】
次に、副制御ゲート電極１０６をマスクにして酸化膜１０３をNH4Fを用いて除去する( 図４) 。
次に、例えば８００℃ dry O2 雰囲気で副制御ゲート電極１０６で挟まれた領域１０５上にトンネル酸化膜となる１０ｎｍのゲート酸化膜１０７を形成する（図５）。このとき副制御ゲート電極１０６上も酸化膜１０８が形成されるが、一般に不純物の添加されたシリコンは増速酸化されノンドープシリコンの酸化速度より大きな酸化速度で酸化される。従って、副制御ゲート電極１０６上に形成される酸化膜１０８は１０ｎｍ以上の酸化膜厚( 不純物濃度に依存するが２０ｎｍ前後) が形成される。
【００２５】
次に、第２のゲート電極（以後、浮遊ゲート電極と呼ぶ）となるPoly Si １０９をＬＰＣＶＤ法により５０ｎｍ堆積する（図６）。このときPoly Si を低抵抗化するために、例えば８５０℃  POCl3 雰囲気でアニールしＰを拡散させた後、Poly Si 表面に形成されたシリコン酸化膜をNH4Fで除去する。あるいは、イオン注入によりＰあるいはＡs を注入し所望の抵抗にする。
【００２６】
次にフォトリソグラフィとＲＩＥ(Reactive Ion Etching)を用いて素子分離領域１０２上のPoly Si １０９を選択的にエッチングし、浮遊ゲート分離領域１１０を形成する（図７）。
【００２７】
次に、例えば８００℃ dry O2 雰囲気でPoly Si １０９上に２０ｎｍの酸化膜１１１を形成する（図８）。あるいは、２０ｎｍ相当のSiO2-SiN-SiO2 の積層膜、所謂ＯＮＯ膜を形成してもよい。
【００２８】
次に、第３のゲート電極（以後、主制御ゲート電極と呼ぶ）となるPoly Si １１２をＬＰＣＶＤ法により例えば４００ｎｍ堆積する（図９）。このときPoly Si を低抵抗化するために、例えば８５０℃  POCl3 雰囲気でアニールしＰを拡散させた後、Poly Si 表面に形成されたシリコン酸化膜をNH4Fで除去する。主制御ゲート電極に低抵抗材料が要求される場合には、 Poly Si上にスパッタ法あるいはＬＰＣＶＤ法などによりＷＳｉのような金属シリサイドを形成してもよい。
【００２９】
図９中の断面Ａ、Ｂ、Ｃから見たものを図１０に示す。次いで、同じ断面より見た図１１、１２を示し、以下の工程を順を追って説明する。
フォトリソグラフィとＲＩＥ(Reactive Ion Etching)を用いてPoly Si １１２を選択的にエッチングし、続いて自己整合的に酸化膜１１１とPoly Si １０９をエッチングし主制御ゲート電極１１３と浮遊ゲート電極１１４を形成する（図１１）。次に、主制御ゲート電極１１３と浮遊ゲート電極１１４をマスクにしてイオン注入法によりＰあるいはＡs を注入しソース拡散層１１５、ドレイン拡散層１１６を形成する。次に、ＲＩＥダメージを回復、注入したＰあるいはＡs を活性化するため、例えば８００℃ dry O2 雰囲気で酸化膜１１７を形成する（図１２）。
【００３０】
次いで、一般的なLSI 製造技術によりＢＰＳＧ膜１１８を堆積、平坦化し、主制御ゲート電極１１３、副制御ゲート電極１０６、ソース拡散層１１５、ドレイン拡散層１１６上にコンタクトホール１１９を形成し、Ａｌ配線層１２０を形成し、プラズマＣＶＤ法などによりPassivation 膜１２１を例えばSiN/SiO2積層膜で形成し、最後にパッドを開孔する（図１３（ａ））。
【００３１】
以上の工程により本発明の第１の実施例の不揮発性半導体記憶装置が実現するが、このメモリセルをマトリクスに配置しLSI を実現する場合、図１３（ｂ）に示すような平面構造になる。ここで、副制御ゲート電極１０６は共通ソース線１２２を横切ることになるため、副制御ゲート電極となるPoly Si １０４を堆積する前にあらかじめＡs をイオン注入し埋め込みソース線１１２を形成しておく必要がある。
【００３２】
以上、本発明の第１の実施例を工程を追って説明してきたが、この第１の実施例の不揮発性半導体記憶装置のメモリセルの等価回路を図３３に示す。浮遊ゲート電極と制御ゲート電極間容量をＣ21、浮遊ゲート電極と副制御ゲート電極間容量をＣ22として、制御ゲート電極電位をＶCG1 、副制御ゲート電極電位をＶCG2 とすると、浮遊ゲート電極電位ＶFGは
【００３３】
【数３】
0003732649.tif 000004
となり、
【００３４】
【数４】
0003732649.tif 000005
とすると、
【００３５】
【数５】
0003732649.tif 000006
と表すことができる。
この時、カップリング比は、
【００３６】
【数６】
0003732649.tif 000007
と表される。
【００３７】
このように、本願発明の不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート間の静電容量は、制御ゲート電極と副制御ゲート電極の両方に対する浮遊ゲート電極の容量となるため、従来のカップリング比より大きくすることができる。すなわち、従来よりも低い書込み／消去電圧で、従来の書込み／消去時の浮遊ゲート電圧（ＶFG）を得ることが可能となる。
【００３８】
図２９は本願発明の第１の実施例をＮＯＲ型の不揮発性メモリセルに用いた場合の動作時のバイアス条件を示したものである。書込み動作時の制御ゲート電極電圧ＶCG1 と副制御ゲート電ＶCG2 はＶPPW となり、このＶPPW は従来の書込み電位より低い値となる。
【００３９】
図３０は本願発明の第１の実施例をＮＡＮＤ型の不揮発性メモリセルに用いた場合の動作時のバイアス条件を示したものである。ＮＡＮＤ型Flash EEPROMの動作は例えば“A 35ns Cycle Time 3.3V Only 32Mb NAND FlashEEPROM"(IEEE J.Solid-state Circuits,p.1157-1164,Vol.30,Nov.1995) に述べられている。
【００４０】
本発明の第１の実施例によるＮＡＮＤ型Flash EEPROMによれば、消去動作時に制御ゲート電極電圧ＶCG1 と副制御ゲート電圧ＶCG2 を０Ｖとして、基板電圧Ｖsub を消去電位ＶPPe とすることにより消去が可能となる。この消去電位ＶPPe は従来のＮＡＮＤ型Flash EEPROMの消去電位より低い値となる。書込み動作時も同様に、選択状態のメモリセルの制御ゲート電極電圧ＶCG1 と副制御ゲート電圧ＶCG2 を書込み電位ＶPPW 、基板電圧Ｖsub を０Ｖ、非選択状態のメモリセルの制御ゲートを０Ｖもしくはビット線中間電位ＶMWL とすることにより書込みが可能になる。この書込み電位ＶPPW も従来のＮＡＮＤ型Flash EEPROMの書込み電位より低い値となる。読み出し動作は副制御ゲート電極電圧ＶCG2 を０Ｖとし、選択状態のメモリセルの制御ゲート電極電圧ＶCG1 を０Ｖ、非選択状態のメモリセルの制御ゲート電圧をＶCCとして行われる。
【００４１】
このように本願発明の第１の実施例を用いた不揮発性半導体記憶装置においては書込み、消去時の印加電位を従来より低電位にすることが可能であるため、周辺回路の縮小が可能となる。また電源電圧が単一の場合は内部昇圧回路の縮小が可能となり、従来よりチップ面積を縮小が可能となる。
【００４２】
次に、本発明の第２の実施例について説明する。
図２８に本発明の第２の実施例により実現するＮＡＮＤ型Ｆｌａｓｈ  ＥＥＰＲＯＭの平面図と断面図を示す。ＮＡＮＤ型Ｆｌａｓｈ  ＥＥＰＲＯＭは複数のメモリセルトランジスタ２３０とその両端に配置された選択トランジスタ２３１よりなる。
【００４３】
以下メモリセルトランジスタ２３０と選択トランジスタ２３１の製造方法を図１４〜２７に工程を追って説明する。以下図１４〜２７において、メモリセル２３０を（ａ）に選択トランジスタ２３１を（ｂ）に示す。
【００４４】
まずＰ型半導体基板２０１上に一般的なＬＯＣＯＳ法により選択的に素子分離領域２０２を形成し、素子分離領域以外に例えば８００℃ dry O2 雰囲気で４０ｎｍの酸化膜２０３を形成する（図１４）。
【００４５】
次に、ＬＰＣＶＤ法によりPoly Si ２０４を５０ｎｍ堆積する（図１５）。このときPoly Si ２０４を低抵抗化するために、例えば８５０℃  POCl3 雰囲気でアニールしＰを拡散させた後、Poly Si ５０４表面に形成されたシリコン酸化膜をNH4Fで除去する。あるいは、イオン注入によりＰあるいはＡs を注入し所望の抵抗にする。
【００４６】
次にフォトリソグラフィとＲＩＥ(Reactive Ion Etching)を用いて素子分離領域に挟まれた一部領域２０５上のPoly Si ２０４を選択的にエッチングし、第１のゲート電極（以後、副制御ゲート電極と呼ぶ）２０６を形成する（図１６）。
【００４７】
次に、副制御ゲート電極２０６をマスクにして酸化膜２０３をNH4Fを用いて除去する( 図１７) 。
次に、例えば８００℃ dry O2 雰囲気で前工程で酸化膜２０３を除去した領域２０５上に選択トランジスタのゲート酸化膜( 以下選択ゲート酸化膜と呼ぶ) となる２５ｎｍの酸化膜２０７を形成する( 図１８) 。
【００４８】
次に、メモリセル領域において、フォトリソグラフィとNH4Fエッチングによりメモリセル領域の副制御ゲート電極２０６に挟まれた領域２０５の選択ゲート酸化膜２０７を除去する（図１９）。
【００４９】
次に、メモリセル領域において、副制御ゲート電極２０６に挟まれた領域２０５上にトンネル酸化膜となる１０ｎｍのゲート酸化膜２０８を形成する( 図２０) 。このとき副制御ゲート電極２０６上も酸化膜２０９が形成されるが、一般に不純物の添加されたシリコンは増速酸化されノンドープシリコンの酸化速度より大きな酸化速度で酸化される。従って、副制御ゲート電極上に形成される酸化膜２０９は１０ｎｍ以上の酸化膜厚( 不純物濃度に依存するが２０ｎｍ前後) が形成される。
【００５０】
次に、メモリセル領域、選択トランジスタ領域ともに、ＬＰＣＶＤ法によりPoly Si ２１０を５０ｎｍ堆積する( 図２１) 。このときPoly Si を低抵抗化するために、例えば８５０℃  POCl3 雰囲気でアニールしＰを拡散させた後、Poly Si 表面に形成されたシリコン酸化膜をNH4Fで除去する。あるいは、イオン注入によりＰあるいはＡs を注入し所望の抵抗にする。
【００５１】
次に、メモリセル領域において、フォトリソグラフィとＲＩＥ(Reactive Ion Etching)を用いて素子分離領域２０２上のPoly Si ２１０を選択的にエッチングし、浮遊ゲート分離領域２１１を形成する( 図２２) 。
【００５２】
次に、メモリセル領域、選択トランジスタ領域ともに、例えば８００℃ dry O2 雰囲気でPoly Si ５１０上に２０ｎｍの酸化膜２１2 を形成する( 図２３) 。あるいは、２０ｎｍ相当のSiO2-SiN-SiO2 の積層膜、所謂ＯＮＯ膜を形成してもよい。
【００５３】
次に、メモリセル領域、選択トランジスタ領域ともに、主制御ゲート電極となるPoly Si ２１３をＬＰＣＶＤ法により例えば４００ｎｍ堆積する( 図２４) 。このときPoly Si を低抵抗化するために、例えば８５０℃  POCl3 雰囲気でアニールしＰを拡散させた後、Poly Si 表面に形成されたシリコン酸化膜をNH4Fで除去する。主制御ゲート電極に低抵抗材料が要求される場合には、 Poly Si上にスパッタ法あるいはＬＰＣＶＤ法などによりＷＳｉのような金属シリサイドを形成してもよい。
【００５４】
図２４中の断面Ａ、Ｂ、Ｃ、Ｄから見たものを図２５に示す。次いで、同じ断面より見た図２６、２７を示し、以下の工程を順を追って説明する。
フォトリソグラフィとＲＩＥ(Reactive Ion Etching)を用いてPoly Si ２１３を選択的にエッチングし、続いて自己整合的に酸化膜２１２とPoly Si ２１０をエッチングし主制御ゲート電極２１４と浮遊ゲート電極２１５を形成する（図２６）。断面Ｄの選択トランジスタについてはゲート電極２１４’と２１５’は図示しないがＡｌ配線等で接続され選択トランジスタのゲート電極となる。
【００５５】
次に、主制御ゲート電極２１４と浮遊ゲート電極２１５、選択トランジスタのゲート電極５１４’、５１５’をマスクにしてイオン注入法によりＰあるいはＡs を注入しソース拡散層２１６、ドレイン拡散層２１７を形成する。次に、ＲＩＥダージを回復、注入したＰあるいはＡs を活性化するため、例えば８００℃ dry O2 雰囲気で酸化膜２１８を形成する( 図２７) 。
【００５６】
以降は、一般的なLSI 製造技術によりＢＰＳＧ膜２１９を堆積、平坦化し、主制御ゲート電極２１４、副制御ゲート電極２１５、選択トランジスタのゲート電極２１４’、２１５’、ＮＡＮＤセルのソース拡散層２１６、ドレイン拡散層２１７上にコンタクトホール２２０を形成し、Ａｌ配線層２２１を形成し、プラズマＣＶＤ法などによりPassivation 膜２２２を例えばSiN/SiO2積層膜で形成し、最後にパッドを開孔する（図２８（ａ））。
【００５７】
以上により本発明の第２の実施例の不揮発性半導体記憶装置によるＮＡＮＤ型ＥＥＰＲＯＭが実現するが、このメモリセルをマトリクスに配置しＬＳＩを実現する場合、図２８（ｂ）の様な平面構造になる。ここで、副制御ゲート電極２０６は共通ソース線２２３を横切ることになるため、Poly Si ２０４を堆積する前にあらかじめＡs をイオン注入し埋め込みソース線を形成しておく必要がある。
【００５８】
本願発明の第２の実施例も第１の実施例同様、ＮＯＲ型、ＮＡＮＤ型のメモリセルに用いることができ、その各動作時のバイアス条件は、第１の実施例同様、図２９、図３０に示される。
【００５９】
さらに、第２の実施例においては、副制御ゲート電極が素子分離領域からチャネル方向に延在しているため、素子分離領域端をトンネル酸化膜の一部として機能させることがない。すなわち、素子分離領域端のトンネル酸化膜の薄膜化した部分で書込み、消去時に電子の通過がないため、書込み、消去回数が増加した場合のトンネル酸化膜の劣化が少なく、信頼性の高いメモリセルを提供することができる。
【００６０】
以上、第１、第２のの実施例を詳細に説明してきたが、本発明は上記実施例のみに限らず、本発明の主旨を逸脱しない限り様々な応用が可能である。
例えば、浮遊ゲート電極、制御ゲート電極、副制御ゲート電極は上記実施例に示す膜厚に限らず、適当な膜厚で良い。また、トンネル酸化膜も10nmに限るものでなく、信頼性が許す限り薄膜化しても良く、また、書き込み消去特性が許す限り厚膜化しても良い。また、トンネル酸化膜はSiO2に限るものでなく、例えば、オキシナイトライド膜のような窒化酸化膜でも良い。また、種々の酸化膜形成をdry O2で行っているが、それに限るものでなく、例えば、wet 酸化、窒素希釈酸化、塩酸添加酸化でも良く、酸化温度も所望の膜厚、膜質が得られる限り何度でも良い。さらにCVD 酸化膜のようなものでも良い。  また、上記実施例においてはチャネル領域上のpoly Si をフォトリソグラフィとRIE の組み合わせで加工しているが、より微細な間隙を形成する場合はCVD 膜の形成とフォトリソグラフィとRIE とCVD 膜の形成とRIE Etch Back の組み合わせでサイドウォールを形成した後にpoly Si をエッチングすればより微細な加工が可能である。
【００６１】
また、本願発明をトレンチアイソレーションを用いたメモリセルに適応可能である。図３１に本願発明の第１の実施例を用いたトレンチアイソレーションタイプのメモリセル、図３２に第２の実施例を用いたトレンチアイソレーションタイプのメモリセルの構造を示す。
【００６２】
半導体基板３０１上にトレンチアイソレーション素子分離領域３０２が形成され、素子分離領域にＬＯＣＯＳを用いた場合と同様、トンネル酸化膜３０３と副制御ゲート電極３０４、浮遊ゲート電極３０５、主制御ゲート電極３０６が形成される。それぞれのメモリセルの動作時のバイアス条件も、図２９、図３０となる。
【００６３】
図３１（ｂ）に示す第２の実施例のトレンチアイソレーションタイプのメモリセルにおいては、アイソレーション端にトンネル酸化膜が当たらないため書込消去時の電界集中が起こらずメモリセルの信頼性を高めることができる。
【００６４】
さらに、本願発明の不揮発性半導体記憶装置の構造はメモリセルのしきい値Ｖthを複数設定し、このＶthレベルに応じた情報を記憶する多値メモリにも応用できる。本願発明を多値メモリに用いた場合の書込み時の主制御ゲート電極、副制御ゲート電極の電位とメモリセルのしきい値との関係を図３９に示す。副制御ゲート電極電圧を０Ｖとすることで、メモリセルは低いしきい値に書き込まれ、ＶCCとすることで高いしきい値に書き込まれる。このように、書込み状態を２値に設定することができる。
【００６５】
図４０は副制御ゲートを２つ設けた例である。素子分離領域７０１上に形成された第１の副制御ゲート電極７０２と浮遊ゲート電極７０３、主制御ゲート電極７０４と主制御ゲート電極上に絶縁膜を介して形成された第２の副制御ゲート電極７０５で構成される。この構成を多値メモリに用いた場合の書き込み時の主制御ゲート電極、第１および第２の副制御ゲート電極の電位とメモリセルのしきい値との関係を図４０に示す。第１、第２の副制御ゲート電極電圧を０Ｖとすることで、メモリセルは低いしきい値に書き込まれ、第１の副制御ゲート電極電圧をＶCC、第２の副制御ゲート電圧を０Ｖとすることで中間のしきい値に書き込まれ、第１、第２の副制御ゲート電極電圧をＶCCとすることで、メモリセルは高いしきい値に書き込まれる。このように、書込み状態を３値に設定することが可能となる。
本発明のメモリセルの構造を多値メモリに用いると、副制御ゲート電極に印加する電位を可変とすることで、多値の書込みしきい値Ｖth設定が可能となる。
【００６６】
【発明の効果】
本願発明の第１の実施例を用いた不揮発性半導体記憶装置においては、書込み、消去時の印加電位を従来より低電位にすることが可能であるため、周辺回路の縮小が可能となる。また電源電圧が単一の場合は内部昇圧回路の縮小が可能となり、従来よりチップ面積を縮小が可能となる。
【００６７】
さらに、本発明の第２の実施例を用いた不揮発性半導体記憶装置においては、上記第１実施例の効果に加えて、  ＦＮトンネル書込みおよび消去を行うデバイスにおいて、電荷の集中が起きやすい箇所で書込み消去が行われることを回避することで、トンネル酸化膜の劣化を抑え信頼性の向上を実現する。
【００６８】
また、本発明の不揮発性半導体記憶装置に多値情報を記憶させる場合においては、書込み動作に必要な電源電圧の少数化にともなって、複雑な電位設定が不要となる。
【図面の簡単な説明】
【図１】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図３】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図４】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図５】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図６】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図７】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図８】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図９】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１０】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１１】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１２】本発明第１の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１３】本発明第１の実施例に係る不揮発性半導体記憶装置の構造を示す図である。
【図１４】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１５】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１６】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１７】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１８】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図１９】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２０】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２１】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２２】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２３】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２４】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２５】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２６】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２７】本発明第２の実施例に係る不揮発性半導体記憶装置の製造工程を示す図である。
【図２８】本発明第２の実施例に係る不揮発性半導体記憶装置の構造を示す図である。
【図２９】本発明の第１および第２の実施例を用いたＮＯＲ型不揮発性半導体記憶装置の各動作時のバイアス条件を示した表である。
【図３０】本発明の第１および第２の実施例を用いたＮＡＮＤ型不揮発性半導体記憶装置の各動作時のバイアス条件を示した表である。
【図３１】本発明第１の実施例に係るトランチアイソレージョン型不揮発性半導体記憶装置の構造を示す図である。
【図３２】本発明第２の実施例に係るトレンチアイソレーション型不揮発性半導体記憶装置の構造を示す図である。
【図３３】本発明の不揮発性半導体記憶装置の等価回路図である。
【図３４】従来の不揮発性半導体記憶装置の構造を示す図である。
【図３５】従来の不揮発性半導体記憶装置の等価回路図である。
【図３６】図３４中のＬＯＣＯＳ端部分の拡大図である。
【図３７】従来のトレンチアイソレーション型不揮発性半導体装置の構造を示す図である。
【図３８】図２７中のトレンチコーナー部分の拡大図である。
【図３９】本願発明を多値メモリに用いた場合の各ゲートに印加される電位とメモリセルのしきい値との関係を示した表である。
【図４０】本願発明の第３の実施例の不揮発性半導体装置の構造を示す図である。
【図４１】本願発明を多値メモリに用いた場合の各ゲートに印加される電位とメモリセルのしきい値との関係を示した表である。
【符号の説明】
１０１、２０１、３０１、４０１、６０１      半導体基板
１０２、２０２、３０２、４０２、６０２      素子分離領域
１０７、５０８、３０３、４０３、６０３      トンネル酸化膜
１１４、２１５、３０５、４０４、６０４      浮遊ゲート電極
１１１、４０５、６０５                      Inter-poly絶縁膜
１１３、２１４、３０６、４０６、６０６      制御ゲート電極
１１７、２１８、６０７                      Post酸化膜
１１５、２１６、４０８                      ソース拡散層
１１６、２１７、４０９                      ドレイン拡散層
１２１、２１９、４１０、６１０              ＢＰＳＧ膜
１１９、２２０、４１１                      コンタクトホール
１２０、２２１、４１２                      Ａｌ配線層
１０６、２０６                              副制御ゲート電極
１２２、２２３                              埋め込みＮ＋拡散層
【図１】
0003732649.tif 000008
【図２】
0003732649.tif 000009
【図３】
0003732649.tif 000010
【図４】
0003732649.tif 000011
【図５】
0003732649.tif 000012
【図６】
0003732649.tif 000013
【図７】
0003732649.tif 000014
【図８】
0003732649.tif 000015
【図９】
0003732649.tif 000016
【図１０】
0003732649.tif 000017
【図１１】
0003732649.tif 000018
【図１２】
0003732649.tif 000019
【図１３】
0003732649.tif 000020
【図１４】
0003732649.tif 000021
【図１５】
0003732649.tif 000022
【図１６】
0003732649.tif 000023
【図１７】
0003732649.tif 000024
【図１８】
0003732649.tif 000025
【図１９】
0003732649.tif 000026
【図２０】
0003732649.tif 000027
【図２１】
0003732649.tif 000028
【図２２】
0003732649.tif 000029
【図２３】
0003732649.tif 000030
【図２４】
0003732649.tif 000031
【図２５】
0003732649.tif 000032
【図２６】
0003732649.tif 000033
【図２７】
0003732649.tif 000034
【図２８】
0003732649.tif 000035
【図２９】
0003732649.tif 000036
【図３０】
0003732649.tif 000037
【図３１】
0003732649.tif 000038
【図３２】
0003732649.tif 000039
【図３３】
0003732649.tif 000040
【図３４】
0003732649.tif 000041
【図３５】
0003732649.tif 000042
【図３６】
0003732649.tif 000043
【図３７】
0003732649.tif 000044
【図３８】
0003732649.tif 000045
【図３９】
0003732649.tif 000046
【図４０】
0003732649.tif 000047
【図４１】
0003732649.tif 000048