(57)【特許請求の範囲】
【請求項１】
クロック同期式メモリを動作させるメモリクロックと、メモリ制御信号レジスタに入力されたメモリアクセス制御信号をクロック同期式メモリに出力するとともに、出力データレジスタに入力された書き込みデータ信号をクロック同期式メモリに出力する出力クロックと、クロック同期式メモリから入力データレジスタに入力された読み出しデータ信号を出力する入力クロックとを生成するクロック位相制御器有し、
このクロック位相制御器は、それぞれのクロックを、基準クロックから複数の遅延器によって位相をずらして生成される複数の遅延クロックを、メモリクロック、出力クロックおよび入力クロックに対応した切替器に入力し、メモリクロック、出力クロックおよび入力クロックに対応した位相制御信号によって１の遅延クロックを選択することにより生成するものであり、
出力クロックは、基準クロックの立ち上がりからのメモリアクセス制御信号有効時間とメモリ制御信号レジスタのセットアップ時間を足した時間を遅延させ、メモリクロックは、基準クロックの立ち上がりから出力クロックの立ち上がりまでの時間とメモリ制御信号レジスタの制御信号有効時間とクロック同期式メモリのセットアップ時間を足した時間を遅延させ、入力クロックは、基準クロックの立ち上がりからメモリクロックの立ち上がりまでの時間とクロック同期式メモリのデータ信号有効時間と入力データレジスタのセットアップ時間とを足した時間を遅延させることを特徴とするクロック制御装置。
【請求項２】
クロック位相制御器の遅延器は、メモリクロック、出力クロックおよび入力クロックに対応して異なる遅延特性を有することを特徴とする請求項１に記載のクロック制御装置。
【請求項３】
クロック位相制御器は、メモリクロック、出力クロックおよび基準クロックを入力して出力クロックに対応する位相制御信号で１のクロックを選択して遅延器に出力する切替器と、出力クロック、入力クロックおよび基準クロックを入力してメモリクロックに対応する位相制御信号で１のクロックを選択して遅延器に出力する切替器と、出力クロック、メモリクロックおよび基準クロックを入力して入力クロックに対応する位相制御信号で１のクロックを選択して遅延器に出力する切替器とを付設したことを特徴とする請求項２に記載のクロック制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して動作するクロック同期式メモリの書き込みおよび読み出しをクロックの位相を制御して行うメモリ制御装置に関する。
【０００２】
【従来の技術】
クロックに同期して動作するクロック同期式メモリ（例えば、シンクロナスＤ−ＲＡＭ）において、基準クロックの１サイクル毎に連続してデータを読み出す場合には、クロック同期式メモリから読み出しデータ信号を入力レジスタに入力するまでの最大遅延時間が基準クロックの１サイクル以下である必要がある。
【０００３】
しかし、クロック同期式メモリは、高速アクセスする際に、クロック同期式メモリから読み出しデータ信号を入力レジスタに入力するまでの最大遅延時間が１サイクル以下とならない場合がある。
【０００４】
そこで、特開２０００−１０８４９号公報では、図１１に示すように、メモリ制御信号レジスタに入力されたメモリアクセス制御信号をクロック同期式メモリに出力する出力クロックと、クロック同期式メモリから入力データレジスタに入力された読み出しデータ信号を出力する入力クロックとを有し、それぞれのクロックは、基準クロックからクロック位相制御器によってアクセスタイムが最適となるように位相をずらして生成するものを開示する。
【０００５】
これによれば、クロック同期式メモリからデータを入力レジスタに入力するまでの最大遅延時間が１サイクル以下とならない場合であっても、最適なアクセスタイムを自動的に設定することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来技術では、図１２に示すようように、出力データレジスタ１４に入力される出力クロック１０７は基準クロック１０３となっている。このため、図１３に示すように、クロック同期式メモリ１３を書き込みおよび読み出し（アクセス）する際に、出力クロック１０７の立ち上がり（基準クロック１０３の立ち上がりからｔ時間後）からの制御信号有効時間ｄｔＲＡとクロック同期式メモリ１３のセットアップ時間ｔＭＳＴとクロック同期式メモリ１３のデータ信号有効時間ｄｔＭＡと入力データレジスタ１６のセットアップ時間ｔＲ２ＳＴとを足した時間が１クロック時間ｔＣＬＫより長くなって、読み出しデータ１０２は２ｔ時間の基準クロック１０３の立ち上がりで取り込むことができずに、次の３ｔ時間の基準クロック１０３の立ち上がりで取り込むこととなる。この結果として、クロック同期式メモリ１３のアクセスタイムが長くなってしまうという問題点がある。
【０００７】
本発明は、このような状況を鑑みてなされたもので、クロックに同期して動作するクロック同期式メモリにおいて、クロック同期式メモリにアクセスする際に、クロック同期式メモリからデータ出力の最大遅延時間が１サイクル以下とならない場合であっても、アクセスタイムを増加させないメモリ制御装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
前述の課題を解決するため、本発明に係るメモリ制御装置は、次のような手段を採用する。
【０００９】
本発明の第１の要旨は、クロック同期式メモリを動作させるメモリクロックと、メモリ制御信号レジスタに入力されたメモリアクセス制御信号をクロック同期式メモリに出力するとともに、出力データレジスタに入力された書き込みデータ信号をクロック同期式メモリに出力する出力クロックと、クロック同期式メモリから入力データレジスタに入力された読み出しデータ信号を出力する入力クロックとを生成するクロック位相制御器を有し、
このクロック位相制御器は、それぞれのクロックを、基準クロックから複数の遅延器によって位相をずらして生成される複数の遅延クロックを、メモリクロック、出力クロックおよび入力クロックに対応した切替器に入力し、メモリクロック、出力クロックおよび入力クロックに対応した位相制御信号によって１の遅延クロックを選択することにより生成するものであり、
出力クロックは、基準クロックの立ち上がりからのメモリアクセス制御信号有効時間とメモリ制御信号レジスタのセットアップ時間を足した時間を遅延させ、メモリクロックは、基準クロックの立ち上がりから出力クロックの立ち上がりまでの時間とメモリ制御信号レジスタの制御信号有効時間とクロック同期式メモリのセットアップ時間を足した時間を遅延させ、入力クロックは、基準クロックの立ち上がりからメモリクロックの立ち上がりまでの時間とクロック同期式メモリのデータ信号有効時間と入力データレジスタのセットアップ時間とを足した時間を遅延させることを特徴とするクロック制御装置に関する。
【００１０】
本発明の第１の要旨によれば、メモリクロックはクロック同期式メモリを動作させ、出力クロックは、メモリ制御信号レジスタに入力されたメモリアクセス制御信号をクロック同期式メモリに出力するとともに、出力データレジスタに入力された書き込みデータ信号をクロック同期式メモリに出力させ、入力クロックはクロック同期式メモリから入力データレジスタに入力された読み出しデータ信号を出力させる。
それぞれのクロックは、基準クロックから複数の遅延器によって位相をずらして生成される複数の遅延クロックを、メモリクロック、出力クロックおよび入力クロックに対応した切替器に入力し、メモリクロック、出力クロックおよび入力クロックに対応した位相制御信号によって１の遅延クロックを選択することにより生成される。
出力クロックは、基準クロックの立ち上がりからのメモリアクセス制御信号有効時間とメモリ制御信号レジスタのセットアップ時間を足した時間を遅延され、メモリクロックは、基準クロックの立ち上がりから出力クロックの立ち上がりまでの時間とメモリ制御信号レジスタの制御信号有効時間とクロック同期式メモリのセットアップ時間を足した時間を遅延され、入力クロックは、基準クロックの立ち上がりからメモリクロックの立ち上がりまでの時間とクロック同期式メモリのデータ信号有効時間と入力データレジスタのセットアップ時間とを足した時間を遅延される。
【００１１】
本発明の第２の要旨は、クロック位相制御器の遅延器は、メモリクロック、出力クロックおよび入力クロックに対応して異なる遅延特性を有することを特徴とする第１の要旨のクロック制御装置に関する。
【００１２】
本発明の第２の要旨によれば、メモリクロック、出力クロックおよび入力クロックは、それぞれ異なる遅延特性を有する遅延器によって遅延される。
【００１３】
本発明の第３の要旨は、クロック位相制御器は、メモリクロック、出力クロックおよび基準クロックを入力して出力クロックに対応する位相制御信号で１のクロックを選択して遅延器に出力する切替器と、出力クロック、入力クロックおよび基準クロックを入力してメモリクロックに対応する位相制御信号で１のクロックを選択して遅延器に出力する切替器と、出力クロック、メモリクロックおよび基準クロックを入力して入力クロックに対応する位相制御信号で１のクロックを選択して遅延器に出力する切替器とを付設したことを特徴とする請求項２に記載のクロック制御装置に関する。
【００１４】
本発明の第３の要旨によれば、出力クロックに対応する遅延器の初段の遅延器に入力するクロックが、基準クロック、メモリクロックおよび入力クロックが入力される切替器から出力クロック位相制御信号によって選択され、メモリクロックに対応する遅延器の初段の遅延器に入力するクロックが、基準クロック、出力クロックおよび入力クロックが入力される切替器からメモリクロック位相制御信号によって選択され、入力クロックに対応する遅延器の初段の遅延器に入力するクロックが、基準クロック、出力クロックおよびメモリクロックが入力される切替器から入力クロック位相制御信号によって選択される。
【００１５】
【発明の実施の形態】
以下、本発明に係るメモリ制御装置の実施の形態を図面に基づいて説明する。
【００１６】
図１〜図７は、本発明に係るメモリ制御装置の実施の形態（１）を説明するものである。
図１は、本発明に係るメモリ制御装置１の構成を示すブロック図である。
メモリ制御装置１は、基準クロック１０３を入力して、この入力された基準クロック１０３を出力クロック位相制御信号１０４、入力クロック位相信号１０５およびメモリクロック位相制御信号１０６によって位相をずらして、出力クロック１０７、入力クロック１０８およびメモリクロック１０９を生成して出力するクロック位相制御器２と、メモリアクセス制御信号１００を入力して出力クロック１０７によって制御信号１１０をクロック同期式メモリ３（以下、同期メモリ３という）に出力するメモリ制御信号レジスタ４と、書き込みデータ信号１０１を入力して出力クロック１０７によってデータ信号１１１を出力する出力データレジスタ５と、同期メモリ３が出力するデータ信号１１１を入力して入力クロック１０８によって読み出しデータ信号１０２を出力する入力データレジスタ６とから構成されている。
【００１７】
クロック位相制御器２は、図２に示すように、基準クロック１０３を遅延させる直列に接続された複数の遅延器２１〜２ｎと、出力クロック位相制御信号１０４を入力して遅延器２１〜２ｎのそれぞれから出力される遅延クロック２１１〜２１ｎおよび遅延クロック２１０（基準クロックに対して０遅延）を選択して出力クロック１０７（１の遅延クロック）を出力する切替器２５１と、入力クロック位相制御信号１０５を入力して遅延器２１〜２ｎのそれぞれから出力される遅延クロック２１１〜２１ｎおよび遅延クロック２１０を選択して入力クロック１０８（１の遅延クロック）を出力する切替器２６１と、メモリクロック位相制御信号１０６を入力して遅延器２１〜２４のそれぞれから出力される遅延クロック２１１〜２１ｎおよび遅延クロック２１０を選択してメモリクロック１０９（１の遅延クロック）を出力する切替器２７１とから構成されている。
【００１８】
ここで、遅延器２１〜２ｎの個数（ｎ）は、遅延器２１〜２ｎの各遅延器の遅延時間をＤおよび基準クロック１０３の周波数をｆとして、ｎ≧（１／ｆ）／Ｄとなっている。なお、遅延器２１〜２ｎが半導体素子である場合には、周囲温度等による電気的特性の変化によって遅延時間が増減するが、この電気的特性の変化を考慮して、遅延器２１〜２ｎの個数（ｎ）は、最小遅延時間をＤｍｉｎとして、ｎ≧（１／ｆ）／Ｄｍｉｎとすることが望ましい。
【００１９】
メモリ制御信号レジスタ４は、図３に示すように、メモリアクセス制御信号１００が入力され、入力される出力クロック１０７に同期して制御信号１１０を出力するレジスタ４１から構成されている。
【００２０】
出力データレジスタ５は、図４に示すように、書き込みデータ信号１０１が入力され、入力される出力クロック１０７に同期してデータ信号１１１を出力するレジスタ５１から構成されている。
【００２１】
入力データレジスタ６は、図５に示すように、同期メモリ３から出力されるデータ信号１１１が入力され、入力される入力クロック１０８に同期して読み込みデータ信号１０２を出力するレジスタ６１から構成されている。
【００２２】
次に、本発明に係るメモリ制御装置の動作について図６〜図７に基づいて説明する。
図６は、クロック位相制御器２における、基準クロック１０３と遅延クロック２１０〜２１ｎのタイミングを示す図である。遅延クロック２１０は０遅延であって、遅延クロック２１１〜２１ｎはＤ遅延〜ｎＤ遅延となっている。
【００２３】
図１４は、従来の同期メモリへアクセスする際のタイミングを示す図である。まず、図示しない制御部に基準クロック１０３の時刻０に同期したメモリアクセス制御信号１００を入力するとともに、同期メモリに基準クロック１０３の時刻ｔ（基準クロック１０３の１サイクル時間）に同期した制御信号１１０を出力する。次に、同期メモリは制御信号１１０を時刻２ｔで受け取りデータ信号１１１を出力する。そして、図示しない制御部はデータ信号１１１を時刻３ｔで受け取り図示しない上位装置に読み出しデータ信号１０２を出力する。ここで、基準クロック１０３の周波数は、同期メモリのデータ信号有効時間ｄｔＭＡと図示しない制御部のセットアップ時間ｔＲ２ＳＴとを足した時間が１サイクル以下となるように設定される。
【００２４】
図７は、本発明に係るメモリ制御装置１の同期メモリ３へアクセスする際のタイミングを示す図である。まず、メモリ制御レジスタ４に基準クロック１０３の時刻０に同期したメモリアクセス制御信号１００を入力する。次に、同期メモリ３に出力クロック１０７の立ち上がりに同期して制御信号１１０を出力する。ここで、出力クロック１０７の立ち上がりは、基準クロック１０３の時刻０からのメモリアクセス制御信号有効時間ｄｔＭＡとメモリ制御信号レジスタ４のセットアップ時間ｄｔＭＡとを足した時間ｄｔＯＣ以上遅延されている。次に、同期メモリ３は制御信号１１０をメモリクロック１０９の立ち上がりで受け取りデータ信号１１１を出力する。ここで、メモリクロック１０９の立ち上がりは、時間ｄｔＯＣとメモリ制御信号レジスタ４の制御信号有効時間ｄｔＲＡと同期メモリ３のセットアップ時間ｔＭＳＴとを足した時間ｄｔＭＣ以上遅延されている。そして、入力データレジスタ４はデータ信号１１１を入力クロック１０８の立ち上がりで受け取る。ここで、入力クロック１０８の立ち上がりは、時間ｄｔＭＣと同期メモリ３のデータ信号有効時間ｄｔＭＡと入力データレジスタのセットアップ時間ｔＲ２ＳＴとを足した時間ｄｔＩＣ以上遅延されている。
【００２５】
なお、メモリ制御信号レジスタ４と出力データレジスタ５は、出力クロック１０７に同期するレジスタであるため、時間ｄｔＭＣは、メモリ制御信号レジスタ４の出力クロック１０７の立ち上がりから制御信号１１０が有効となる時間ｄｔＲＡと、出力データレジスタ５の出力クロック１０７の立ち上がりからデータ信号１１１が有効となる時間ｄｔＲ１Ａを比較して大きい値を用いて求められる。
【００２６】
これによれば、入力データレジスタ６から出力する読み出しデータ信号１０２は、基準クロック１０７の時刻２ｔに対して時間ｔＩＭＳＴのセットアップ時間を確保することができ、アクセスタイムを短縮するとともに同期メモリ３のデータ転送タイミングマージンを向上させることができる。
【００２７】
なお、出力クロック１０７の遅延時間をｄｔｏｕｔ、入力クロック１０８の遅延時間をｄｔｉｎおよびメモリクロック１０９の遅延時間をｄｔｍｅｎとすると、遅延器２１〜２ｎの最小遅延時間は、ｄｔｏｕｔ、ｄｔｉｎおよびｄｔｍｅｍの最大公約数となる。
【００２８】
したがって、例えば、出力クロック１０７の遅延時間を３Ａ、入力クロック１０８の遅延時間を５Ａおよびメモリクロック１０９の遅延時間を７Ａとして、遅延器２１〜２ｎは、最小遅延時間がＡの特性を有する遅延器によって構成されるとすると、基準クロック１０３の１サイクルの時間ｔＣＬＫが７０Ａである場合に、遅延器は７０個以上必要となる。
【００２９】
より詳細には、図８〜図９に示すように、最小遅延時間がＡの遅延器２１〜２ｎから構成されているとすると、出力クロック１０７に対応して遅延クロック２１３は基準クロック１０３から３個の遅延器によって遅延され、入力クロック１０８に対応して遅延クロック２１５は、基準クロック１０３から５個の遅延器によって遅延され、メモリクロック１０９に対応して遅延クロック２１７は基準クロック１０３を７個の遅延器によって遅延される。
【００３０】
次に、本発明に係るメモリ制御装置の実施の形態（２）について説明する。図８は、本発明に係るメモリ制御装置の実施の形態（２）を示すものである。なお、実施の形態（１）と同様の説明は、同一符号を付すことで詳細を省略する。
【００３１】
この実施の形態（２）のメモリ制御装置６００は、図８に示すように、実施の形態（１）の遅延器を、出力クロック１０７、メモリクロック１０９および入力クロック１０８に対応してそれぞれに設けた構成のものである。ここで、出力クロック１０７に対応する遅延器６０１〜６０ｎ、メモリクロック１０９に対応する遅延器６２１〜６２ｎおよび入力クロック１０８に対応する遅延器６４１〜６４ｎは、それぞれに異なる遅延特性を有している。
【００３２】
この実施の形態（２）によると、出力クロック１０７の遅延時間を３Ａ、入力クロック１０８の遅延時間を５Ａ、メモリクロック１０９の遅延時間を７Ａおよび基準クロック１０３の１サイクル時間を７０Ａとすると、遅延器６０１〜６０ｎは２４個、遅延器６２１〜６２ｎは１４個、遅延器６４１〜６４ｎは１０個で計４８個の遅延器が必要となって、遅延器の個数を増さずにアクセスタイムを向上させることができる。
【００３３】
次に、本発明に係るメモリ制御装置の実施の形態（３）について説明する。図９は、本発明に係るメモリ制御装置の実施の形態（３）を示すものである。なお、実施の形態（１）と同様の説明は、同一符号を付すことで詳細を省略する。
【００３４】
この実施の形態（３）のメモリ制御装置９００は、図９に示すように、実施の形態（１）において、メモリクロック１０７、出力クロック１０７および基準クロック１０３を入力して出力クロック位相制御信号１０４で１のクロックを選択して遅延器９０１〜９０ｎの初段の遅延器９０１に出力する切替器９５２と、出力クロック１０７、入力クロック１０８および基準クロック１０３を入力してメモリクロック位相制御信号１０６で１のクロックを選択して遅延器９２１〜９２ｎの初段の遅延器９２１に出力する切替器９５３と、出力クロック１０７、メモリクロック１０９および基準クロック１０３を入力して入力クロック位相制御信号１０５で１のクロックを選択して遅延器９４１〜９４ｎの初段の遅延器９４１に出力する切替器９５４とを付設した構成のものである。
【００３５】
この実施の形態（３）によると、例えば、図７に示す場合では、出力クロック１０７は基準クロック１０３から位相がずらされ、メモリクロック１０８が出力クロック１０７から位相がずらされるとすると、時間ｄｔＭＣから時間ｄｔＯＣを引いた時間メモリクロック１０９が予め遅延し、入力クロック１０８がメモリクロック１０９から位相がずらされるとすると、時間ｄｔＩＣから時間ｄｔＭＣを引いた時間入力クロック１０８が予め遅延することとなって、さらに遅延器の個数を増さずにアクセスタイムを向上させることができる。
【００３６】
【発明の効果】
以上のように、本発明の第１の要旨によれば、メモリクロックはクロック同期式メモリを動作させ、出力クロックは、メモリ制御信号レジスタに入力されたメモリアクセス制御信号をクロック同期式メモリに出力するとともに、出力データレジスタに入力された書き込みデータ信号をクロック同期式メモリに出力させ、入力クロックはクロック同期式メモリから入力データレジスタに入力された読み出しデータ信号を出力させる。
それぞれのクロックは、基準クロックから複数の遅延器によって位相をずらして生成される複数の遅延クロックを、メモリクロック、出力クロックおよび入力クロックに対応した切替器に入力し、メモリクロック、出力クロックおよび入力クロックに対応した位相制御信号によって１の遅延クロックを選択することにより生成される。
出力クロックは、基準クロックの立ち上がりからのメモリアクセス制御信号有効時間とメモリ制御信号レジスタのセットアップ時間を足した時間を遅延され、メモリクロックは、基準クロックの立ち上がりから出力クロックの立ち上がりまでの時間とメモリ制御信号レジスタの制御信号有効時間とクロック同期式メモリのセットアップ時間を足した時間を遅延され、入力クロックは、基準クロックの立ち上がりからメモリクロックの立ち上がりまでの時間とクロック同期式メモリのデータ信号有効時間と入力データレジスタのセットアップ時間とを足した時間を遅延される。
これによって、クロック同期式メモリにアクセスする際に、クロック同期式メモリからデータ出力の最大遅延時間が１サイクル以下とならない場合であっても、アクセスタイムを増加させない効果がある。
【００３７】
本発明の第２の要旨によれば、第１の要旨のメモリ制御装置において、メモリクロック、出力クロックおよび入力クロックは、それぞれ異なる遅延特性を有する遅延器によって遅延される。これによって、遅延器の個数を増さずにアクセスタイムを向上させることができる効果がある。
【００３８】
本発明の第３の要旨によれば、第２の要旨のメモリ制御装置において、出力クロックに対応する遅延器の初段の遅延器に入力するクロックが、基準クロック、メモリクロックおよび入力クロックが入力される切替器から出力クロック位相制御信号によって選択され、メモリクロックに対応する遅延器の初段の遅延器に入力するクロックが、基準クロック、出力クロックおよび入力クロックが入力される切替器からメモリクロック位相制御信号によって選択され、入力クロックに対応する遅延器の初段の遅延器に入力するクロックが、基準クロック、出力クロックおよびメモリクロックが入力される切替器から入力クロック位相制御信号によって選択される。これによって、さらに遅延器の個数を増さずにアクセスタイムを向上させることができる効果がある。
【図面の簡単な説明】
【図１】本発明に係るメモリ制御装置の実施の形態（１）を示すブロック図である。
【図２】図１のクロック位相制御器を示すブロック図である。
【図３】図１のメモリ制御レジスタを示すブロック図である。
【図４】図１の出力データレジスタを示すブロック図である。
【図５】図１の入力データレジスタを示すブロック図である。
【図６】図２の遅延クロックのタイミングを示す図である。
【図７】図１のメモリ制御装置の信号タイミングを示す図である。
【図８】図１の遅延器を示すブロック図である。
【図９】図８の遅延クロックのタイミングを示す図である。
【図１０】本発明に係るメモリ制御装置の実施の形態（２）を示すブロック図である。
【図１１】本発明に係るメモリ制御装置の実施の形態（３）を示すブロック図である。
【図１２】従来のメモリ制御装置の示すブロック図である。
【図１３】従来のメモリ制御装置の信号タイミングを示す図である。
【図１４】従来のメモリ制御装置の信号タイミングを示す図である。
【符号の説明】
１              メモリ装置
２              クロック位相制御器
３              同期メモリ
４              メモリ制御信号レジスタ
５              出力データレジスタ
６              入力データレジスタ
２１〜２ｎ      遅延器
１００          メモリアクセス制御信号
１０１          書き込みデータ信号
１０２          読み出しデータ信号
１０３          基準クロック
１０４          出力クロック位相制御信号
１０５          入力クロック位相制御信号
１０６          メモリクロック位相制御信号
１０７          出力クロック
１０８          入力クロック
１０９          メモリクロック
１１０          制御信号
１１１          データ信号
２１０〜２１ｎ  遅延クロック
２５１          切替器
２６１          切替器
２７１          切替器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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