(57)【特許請求の範囲】
【請求項１】
出力端子と高電位側電源との間に少なくとも１つのＰチャネルＭＯＳ形トランジスタを接続し、入力信号に基づいて該ＰチャネルＭＯＳ形トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、
前記出力端子に印加される外部信号の電位に応答して前記ＰチャネルＭＯＳ形トランジスタのバックゲートと前記高電位側電源との間を接離する第１切替手段を設けるとともに、前記第１切替手段が前記ＰチャネルＭＯＳ形トランジスタのバックゲートと前記高電位側電源との間を切り離したとき、該バックゲートと前記出力端子とを接続する第２切替手段を設けたことを特徴とする出力回路。
【請求項２】
請求項１に記載の出力回路において、
前記第１切替手段は、前記外部信号の電位が前記高電位側電源のレベルより高い所定レベルになると、前記ＰチャネルＭＯＳ形トランジスタのバックゲートと高電位側電源との間を切り離すことを特徴とする出力回路。
【請求項３】
出力端子を有する出力回路であって、
前記出力端子と高電位電源との間に接続され、バックゲートを有する少なくとも一つのＰチャネル形ＭＯＳトランジスタと、
前記ＰチャネルＭＯＳ形トランジスタと前記高電位電源との間に接続され、前記出力端子に印加される信号に応答して前記Ｐチャネル形ＭＯＳトランジスタの前記バックゲートと前記高電位電源とを選択的に接続する第１切替手段と、
前記第１切替手段が前記ＰチャネルＭＯＳ形トランジスタのバックゲートと前記高電位側電源との間を切り離したとき、該バックゲートと前記出力端子とを接続する第２切替手段と、
前記出力端子に接続された少なくとも一つのＮチャネル形ＭＯＳトランジスタと
を備え、前記Ｎチャネル形ＭＯＳトランジスタは前記高電位電源には直接接続されていない出力回路。
【請求項４】
出力端子と高電位側電源との間に少なくとも１つのＰチャネルＭＯＳ形トランジスタを接続し、入力信号に基づいて該ＰチャネルＭＯＳ形トランジスタをオンオフ動作させて前記出力端子から出力信号を出力する出力回路であって、前記出力端子に印加される外部信号の電位に応答して前記ＰチャネルＭＯＳ形トランジスタのゲートと出力端子とを接続する切替手段を設けた出力回路と、
前記出力端子から入力したデータを増幅する入力バッファを備えた入力回路と
を備え、前記入力回路には前記出力端子と前記入力バッファとの間にＮチャネルＭＯＳ形トランジスタを介在させ、該ＮチャネルＭＯＳ形トランジスタのゲートには、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記ＮチャネルＭＯＳ形トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする入出力回路。
【請求項５】
請求項４に記載の入出力回路において、
前記切替手段は、前記外部信号の電位が前記高電位側電源のレベルより高い所定レベルになると、前記ＰチャネルＭＯＳ形トランジスタのゲートと出力端子とを接続することを特徴とする入出力回路。
【請求項６】
出力端子と高電位側電源との間に接続された複数のＰチャネルＭＯＳ形トランジスタ、及び前記出力端子と低電位側電源との間に接続された複数のＮチャネルＭＯＳ形トランジスタの少なくとも一方を備えており、入力信号に基づいて前記各トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、前記入力信号に基づいてオンオフ動作されるトランジスタより前記出力端子よりのＰチャネルＭＯＳ形トランジスタ及び前記ＮチャネルＭＯＳ形トランジスタの少なくとも一方のゲートに接続され、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲート電位を調整する電圧発生部を設けた出力回路と、
前記出力端子から入力したデータを増幅する入力バッファを備えた入力回路と
を備え、前記入力回路には前記出力端子と前記入力バッファとの間にＮチャネルＭＯＳ形トランジスタを介在させ、前記電圧発生部は、前記出力端子と前記入力回路におけるＮチャネルＭＯＳ形トランジスタのゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記入力回路におけるＮチャネルＭＯＳ形トランジスタのゲート電位を調整することを特徴とする入出力回路。
【請求項７】
請求項６に記載の入出力回路において、
前記電圧発生部は、前記外部信号の電位が前記高電位側電源レベルより高い所定レベルになると、前記出力回路におけるトランジスタのゲート電位を該トランジスタの耐圧を超えないレベルに設定することを特徴とする入出力回路。
【請求項８】
出力端子と高電位側電源との間に複数のＰチャネルＭＯＳ形トランジスタを直列に接続し、入力信号に基づいて該ＰチャネルＭＯＳ形トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、
前記出力端子に印加される外部信号の電位に応答して前記ＰチャネルＭＯＳ形トランジスタのバックゲートと高電位側電源との間を接離する切替手段と、
前記入力信号に基づいてオンオフ動作される前記ＰチャネルＭＯＳ形トランジスタより前記出力端子よりの前記ＰチャネルＭＯＳ形トランジスタのゲートに接続され、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記ＰチャネルＭＯＳ形トランジスタのゲート電位を調整する電圧発生部と
を設けたことを特徴とする出力回路。
【請求項９】
請求項１〜３及び請求項８のいずれか１項に記載の出力回路と、
前記出力端子から入力したデータを増幅する入力バッファを備えた入力回路と
を備え、
前記入力回路には前記出力端子と前記入力バッファとの間にＮチャネルＭＯＳ形トランジスタを介在させ、
該ＮチャネルＭＯＳ形トランジスタのゲートには、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記入力回路におけるＮチャネルＭＯＳ形トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力端子に電源レベルより高い電圧が印加され得る出力回路に関する。
【０００２】
近年のマルチメディア化に伴って、各種の電子機器がバス線を介して相互に接続され、自装置と他装置との間、或いは他装置間でデータ転送を行っている。そのため、バス線には、例えば自装置に備えられる出力回路の電源レベルより高いレベルのデータが他装置から出力されることがある。又、装置間でデータ転送が行われている場合、データ転送を行っていない装置の出力回路のリークが大きいと、データ転送を行っている出力回路の消費電力が増大するといった種々の問題が生じてしまう。従って、このような電子機器の出力回路は、電源レベル以上の耐圧と、リークを極力抑えることが要求されている。
【０００３】
【従来の技術】
（第１従来例）
図６（ａ）は、第１従来例における電子機器の出力回路を示す。出力回路５０はＣＭＯＳ構造のプッシュ・プル回路で構成される。即ち、プッシュ側のＰＭＯＳトランジスタＱ５１のソースは電源Ｖddに接続され、プル側のＮＭＯＳトランジスタＱ５２のソースはグランドＧＮＤに接続される。ＰＭＯＳトランジスタＱ５１のゲート、即ち内部入力端子Ｐ５１には内部回路（図示略）から第１内部信号ｉｎ５１が入力され、ＮＭＯＳトランジスタＱ５２のゲート、即ち内部入力端子Ｐ５２には内部回路から第２内部信号ｉｎ５２が入力される。両ＭＯＳトランジスタＱ５１，Ｑ５２のドレイン、即ち出力回路５０の出力端子Ｐ５３はバス線（図示略）に接続される。
【０００４】
そして、出力回路５０の通常出力動作時において、該回路５０には内部回路から同一論理の第１，第２内部信号ｉｎ５１，ｉｎ５２が入力される。出力回路５０は、第１，第２内部信号ｉｎ５１，ｉｎ５２の論理を反転した信号を出力データｏｕｔ１として出力端子Ｐ５３からバス線上に出力する。又、出力回路５０が出力端子Ｐ５３をハイインピーダンス（Ｈｉ−Ｚ）とする時、該回路５０には内部回路から両ＭＯＳトランジスタＱ５１，Ｑ５２をともにオフさせるＨレベルの第１内部信号ｉｎ５１及びＬレベルの第２内部信号ｉｎ５２が入力される。
【０００５】
このように構成された出力回路５０は、電源ＶddレベルとグランドＧＮＤレベルとの間でフルスイングする出力データｏｕｔ１を出力することができる。
（第２従来例）
図７は、第２従来例における電子機器の出力回路を示す。出力回路６０はＮＭＯＳトランジスタＱ６１，Ｑ６２よりなるプッシュ・プル回路で構成される。即ち、ＮＭＯＳトランジスタＱ６１，Ｑ６２は電源ＶddとグランドＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタＱ６１のゲート、即ち内部入力端子Ｐ６１には内部回路（図示略）から第１内部信号ｉｎ６１が入力され、ＮＭＯＳトランジスタＱ６２のゲート、即ち内部入力端子Ｐ６２には内部回路から第２内部信号ｉｎ６２が入力される。ＮＭＯＳトランジスタＱ６１，Ｑ６２間のノードは出力回路６０の出力端子Ｐ６３であってバス線に接続される。
【０００６】
そして、出力回路６０の通常出力動作時において、該回路６０には内部回路から第１内部信号ｉｎ６１と該信号ｉｎ６１の論理を反転した第２内部信号ｉｎ６２が入力される。出力回路６０は、第１内部信号ｉｎ６１と同一論理の信号を出力データｏｕｔ２として出力端子Ｐ６３からバス線に出力する。又、出力回路６０が出力端子Ｐ６３をハイインピーダンス（Ｈｉ−Ｚ）とする時、該回路６０には内部回路から両ＭＯＳトランジスタＱ６１，Ｑ６２をともにオフさせるＬレベルの内部信号ｉｎ６１，ｉｎ６２が入力される。
【０００７】
【発明が解決しようとする課題】
ところが、上記したように、バス線上には、出力回路５０，６０の電源レベルより高いレベルのデータ転送が行われる場合がある。このような場合では、各出力回路５０，６０の出力端子Ｐ５３，Ｐ６３には電源レベルより高い電圧が印加されることになり、以下に示すような種々の問題が発生する。
【０００８】
第１従来例の出力回路５０では、出力端子Ｐ５３に電源Ｖddと該トランジスタＱ５１のドレイン・バックゲート間の順方向電圧ＶDFとを加算した（Ｖdd＋ＶDF）レベルより高い電圧が印加されると、ＰＭＯＳトランジスタＱ５１のソース・バックゲート間が順方向接続のダイオードと等価であるため、図６（ａ）（ｂ）の破線矢印で示すように、バス線から、出力端子Ｐ５３、ＰＭＯＳトランジスタＱ５１のソース及びバックゲートを介して電源Ｖddにリーク電流が流れる。
【０００９】
又、この出力回路５０では、出力端子Ｐ５３をハイインピーダンス（Ｈｉ−Ｚ）状態で、該出力端子Ｐ５３にＰＭＯＳトランジスタＱ５１のゲート電位と該トランジスタＱ５１のしきい値電圧Ｖthp を加算したレベルより高い電圧が印加されると、該トランジスタＱ５１はオン状態になる。すると、図６（ｃ）（ｄ）の破線矢印で示すように、バス線から、出力端子Ｐ５３、ＰＭＯＳトランジスタＱ５１のドレイン及びソースを介して電源Ｖddに向かってリーク電流が流れる。
【００１０】
これに対して、第２従来例の出力回路６０は、バス線上のデータが電源Ｖddレベルより高い場合、ＮＭＯＳトランジスタＱ６１のドレイン（出力端子Ｐ６３）・バックゲート間が逆方向接続のダイオードと等価となるため、リーク電流は流れない。
【００１１】
しかし、第２従来例の出力回路６０では、出力データｏｕｔ２のレベルがＮＭＯＳトランジスタＱ６１のゲート電位から該トランジスタＱ６１のしきい値電圧Ｖthn 分だけ低いレベルまでしか高くならない。従って、この出力回路６０では、電源ＶddレベルとグランドＧＮＤレベルとの間でフルスイングする出力データｏｕｔ２を出力することができないという問題がある。
【００１２】
又、第１，第２従来例の出力回路５０，６０では、各出力端子Ｐ５３，Ｐ６３に電源Ｖddレベルより高い電圧が印加されるので、各出力端子Ｐ５３，Ｐ６３と各入力端子Ｐ５１，Ｐ５２，Ｐ６１，Ｐ６２との間に高電圧が印加されることになる。そのため、この出力回路５０，６０の入力端子Ｐ５１，Ｐ５２，Ｐ６１，Ｐ６２と出力端子Ｐ５３，Ｐ６３との間、即ちＭＯＳトランジスタＱ５１，Ｑ５２，Ｑ６１，Ｑ６２のゲートとソース・ドレインと間がその高い電圧にも耐え得るように、ゲート酸化膜５４（図６（ｂ）（ｄ）に第１従来例のＰＭＯＳトランジスタＱ５１のみ図示）が特別に厚く形成されている。
【００１３】
しかしながら、この出力回路５０，６０のＭＯＳトランジスタＱ５１，Ｑ５２，Ｑ６１，Ｑ６２だけゲート酸化膜５４を特別に厚く形成する必要があるため、該トランジスタＱ５１，Ｑ５２，Ｑ６１，Ｑ６２は他の回路を構成するＭＯＳトランジスタと比べて特殊なプロセスが必要となる。従って、この出力回路５０，６０を含めた半導体装置のプロセスが複雑化し、コストの上昇を招く。
【００１４】
本発明は、上記問題点を解決するためになされたものであって、第１の目的は出力端子から電源に向かうリーク電流を抑えることができる出力回路を提供することにある。
【００１５】
第２の目的は、トランジスタを高耐圧とすることなく、該トランジスタの耐圧より高い耐圧を有する出力回路を提供することにある。
第３の目的は、出力端子から電源に向かうリーク電流を抑えることができ、しかもトランジスタを高耐圧とすることなく、該トランジスタの耐圧より高い耐圧を有する入出力回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明によれば、第１切替手段は、出力端子に印加される外部信号の電位に応答して、出力端子・高電位側電源間に接続したＰチャネルＭＯＳ形トランジスタのバックゲートと高電位側電源との間を接離する。従って、出力端子からトランジスタのバックゲートを介して電源に向かうリーク電流が生じない。
そして、第２切替手段は、第１切替手段がトランジスタのバックゲートと高電位側電源と間を切り離した時、該バックゲートと出力端子とを接続する。従って、ＰチャネルＭＯＳ形トランジスタのバックゲートがフローティングになることが防止される。つまり、出力回路がＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのＣＭＯＳ構造で構成した場合、該回路におけるラッチアップが防止される。
【００１７】
請求項２に記載の発明によれば、第１切替手段は、外部信号の電位が高電位側電源レベルより高い所定レベルになると、トランジスタのバックゲートと高電位側電源との間を切り離す。従って、出力端子からトランジスタのバックゲートを介して電源に向かうリーク電流が生じない。
【００１８】
請求項３に記載の発明によれば、出力端子を有する出力回路であって、出力端子と高電位電源との間に接続され、バックゲートを有する少なくとも一つのＰチャネル形ＭＯＳトランジスタと、ＰチャネルＭＯＳ形トランジスタと高電位電源との間に接続され、出力端子に印加される信号に応答してＰチャネル形ＭＯＳトランジスタのバックゲートと高電位電源とを選択的に接続する第１切替手段と、第１切替手段が前記ＰチャネルＭＯＳ形トランジスタのバックゲートと高電位側電源との間を切り離したとき、該バックゲートと出力端子とを接続する第２切替手段と、出力端子に接続された少なくとも一つのＮチャネル形ＭＯＳトランジスタとを備え、Ｎチャネル形ＭＯＳトランジスタは高電位電源には直接接続されていない。
【００１９】
請求項４に記載の発明によれば、切替手段は、出力端子に印加される外部信号の電位に応答して出力端子・高電位側電源間に接続したＰチャネルＭＯＳ形トランジスタのゲートと出力端子とを接続する。従って、ＰチャネルＭＯＳ形トランジスタのゲートと出力端子とが同電位とされるので、該トランジスタは出力端子の電位が上昇してもオンしない。その結果、出力端子からトランジスタを介して電源に向かうリーク電流は生じない。
また、出力端子から入力したデータを増幅する入力バッファを備えた入力回路入力回路には出力端子と入力バッファとの間にＮチャネルＭＯＳ形トランジスタが介在され、該トランジスタのゲートには、出力端子とゲートとの電位差がその間の耐圧を超えないように出力端子に印加される外部信号の電位に応答してＮチャネルＭＯＳ形トランジスタのゲート電位を調整する電圧発生部が設けられる。従って、入出力回路の出力回路は、請求項１〜３の発明と同様に作用する。又、入力回路では、ＮＭＯＳトランジスタによって、出力端子からトランジスタのバックゲートに向かうリーク電流が生じない。
さらに、電圧発生部により、出力端子に印加される外部信号の電位に応答してトランジスタの耐圧を超えないようにゲート電位が調整されるので、トランジスタの耐圧を特別に高耐圧とする必要がない。又、このトランジスタにより、入力バッファの入力端子の電位が該トランジスタのゲート電位から該トランジスタのしきい値電圧だけ低いレベルまでしか高くならないので、入力バッファの入力端子には高い電圧が印加しない。従って、この入力回路も、該回路を構成するトランジスタの耐圧より高い耐圧となる。
【００２０】
請求項５に記載の発明によれば、切替手段は、外部信号の電位が高電位側電源レベルより高い所定レベルになると、トランジスタのゲートと出力端子とを接続する。従って、ＰチャネルＭＯＳ形トランジスタのゲートと出力端子とが同電位とされるので、該トランジスタは出力端子の電位が上昇してもオンしない。その結果、出力端子からトランジスタを介して電源に向かうリーク電流は生じない。
【００２１】
請求項６に記載の発明によれば、出力回路は、出力端子・電源間に直列に接続された複数のＰチャネルＭＯＳ形トランジスタ、及び複数のＮチャネルＭＯＳ形トランジスタの少なくとも一方を備える。電圧発生部は、入力信号に基づいてオンオフ動作されるトランジスタより出力端子よりのＰチャネルＭＯＳ形トランジスタ及びＮチャネルＭＯＳ形トランジスタの少なくとも一方のゲートに接続される。そして、電圧発生部は、出力端子とゲートとの電位差がその間の耐圧を超えないように出力端子に印加される外部信号の電位に応答して前記トランジスタのゲート電位を調整する。従って、出力回路は、該回路を構成するトランジスタの耐圧より高い耐圧となる。
また、出力端子から入力したデータを増幅する入力バッファを備えた入力回路入力回路には出力端子と入力バッファとの間にＮチャネルＭＯＳ形トランジスタが介在され、該トランジスタのゲートには、出力端子とゲートとの電位差がその間の耐圧を超えないように出力端子に印加される外部信号の電位に応答してＮチャネルＭＯＳ形トランジスタのゲート電位を調整する電圧発生部が設けられる。従って、入出力回路の出力回路は、請求項１〜３の発明と同様に作用する。又、入力回路では、ＮＭＯＳトランジスタによって、出力端子からトランジスタのバックゲートに向かうリーク電流が生じない。
さらに、電圧発生部により、出力端子に印加される外部信号の電位に応答してトランジスタの耐圧を超えないようにゲート電位が調整されるので、トランジスタの耐圧を特別に高耐圧とする必要がない。又、このトランジスタにより、入力バッファの入力端子の電位が該トランジスタのゲート電位から該トランジスタのしきい値電圧だけ低いレベルまでしか高くならないので、入力バッファの入力端子には高い電圧が印加しない。従って、この入力回路も、該回路を構成するトランジスタの耐圧より高い耐圧となる。
【００２２】
請求項７に記載の発明によれば、電圧発生部は、外部信号の電位が高電位側電源レベルより高い所定レベルになると、トランジスタのゲート電位を該トランジスタの耐圧を超えないレベルに設定する。従って、出力回路は、該回路を構成するＭＯＳ形トランジスタの耐圧より高い耐圧となる。
【００２３】
請求項８に記載の発明によれば、第１切替手段は、出力端子に印加される外部信号の電位に応答して出力端子・高電位側電源間に接続したＰチャネルＭＯＳ形トランジスタのバックゲートと高電位側電源との間を接離する。従って、出力端子からトランジスタのバックゲートを介して電源に向かうリーク電流が生じない。又、電圧発生部は、出力端子・電源間に直列に接続した複数のＰチャネルＭＯＳ形トランジスタの内で、入力信号に基づいてオンオフ動作されるトランジスタより前記出力端子よりのＰチャネルＭＯＳ形トランジスタゲートに接続される。そして、電圧発生部は、出力端子とゲートとの電位差がその間の耐圧を超えないように出力端子に印加される外部信号の電位に応答して前記トランジスタのゲート電位を調整する。従って、出力回路は、該回路を構成するＭＯＳ形トランジスタの耐圧より高い耐圧となる。
【００２４】
請求項９に記載の発明によれば、入出力回路は、請求項１〜３及び請求項８のいずれか１項に記載の出力回路と、出力端子から入力したデータを増幅する入力バッファを備えた入力回路とを備える。この入力回路には出力端子と入力バッファとの間にＮチャネルＭＯＳ形トランジスタが介在され、該トランジスタのゲートには、出力端子とゲートとの電位差がその間の耐圧を超えないように出力端子に印加される外部信号の電位に応答してＮチャネルＭＯＳ形トランジスタのゲート電位を調整する電圧発生部が設けられる。従って、入出力回路の出力回路は、請求項１〜３及び請求項８の発明と同様に作用する。又、入力回路では、ＮＭＯＳトランジスタによって、出力端子からトランジスタのバックゲートに向かうリーク電流が生じない。又、電圧発生部により、出力端子に印加される外部信号の電位に応答してトランジスタの耐圧を超えないようにゲート電位が調整されるので、トランジスタの耐圧を特別に高耐圧とする必要がない。又、このトランジスタにより、入力バッファの入力端子の電位が該トランジスタのゲート電位から該トランジスタのしきい値電圧だけ低いレベルまでしか高くならないので、入力バッファの入力端子には高い電圧が印加しない。従って、この入力回路も、該回路を構成するトランジスタの耐圧より高い耐圧となる。
【００２５】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図５に従って説明する。
図１は、本実施の形態における電子機器の入出力回路を示す。入出力回路１は、出力回路部２と入力回路部３とで構成される。
【００２６】
先ず、出力回路部２の構成を詳述する。
出力回路部２は、出力部４、制御部５、電圧発生部６、及び、第１〜第６スイッチ部ＳＷ１〜ＳＷ６で構成される。
【００２７】
出力部４は、ＰＭＯＳトランジスタＱ１〜Ｑ３及びＮＭＯＳトランジスタＱ４，Ｑ５のＣＭＯＳ構造で構成され、プッシュ側のＰＭＯＳトランジスタＱ１〜Ｑ３及びプル側のＮＭＯＳトランジスタＱ４，Ｑ５は電源ＶddとグランドＧＮＤとの間に直列に接続される。そして、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４との間のノードが自装置の外部入出力端子Ｐ０に接続され、該ノードから入出力端子Ｐ０に出力データｏｕｔが出力される。この入出力端子Ｐ０は、バス線（図示略）を介して種々の電子機器に接続される。
【００２８】
ＰＭＯＳトランジスタＱ１のゲートはインバータ回路１１の出力端子に接続され、インバータ回路１１の入力端子は内部入力端子Ｐin1 に接続される。該入力端子Ｐin1 には、内部回路（図示略）から第１内部信号ｉｎ１が入力される。一方、ＮＭＯＳトランジスタＱ５のゲートは内部入力端子Ｐin2 に接続される。該入力端子Ｐin2 には、内部回路から第２内部信号ｉｎ２が入力される。
【００２９】
尚、前記出力回路部２の通常出力動作時には、内部回路は第１内部信号ｉｎ１の論理を反転した信号を第２内部信号ｉｎ２として出力回路部２に出力する。又、出力回路部２が入出力端子Ｐ０をハイインピーダンスとする時、内部回路はともにＬレベルの内部信号ｉｎ１，ｉｎ２を出力回路部２に出力する。
【００３０】
前記内部入力端子Ｐin1 ，Ｐin2 間には制御部５が接続される。制御部５は、ＮＯＲ回路１２及びインバータ回路１３で構成される。ＮＯＲ回路１２の入力端子には第１，第２内部信号ｉｎ１，ｉｎ２が入力される。ＮＯＲ回路１２の出力信号は、第１スイッチ部ＳＷ１とインバータ回路１３に出力され、インバータ回路１３の出力信号は第１スイッチ部ＳＷ１及び第３スイッチ部ＳＷ３に出力される。
【００３１】
第１スイッチ部ＳＷ１は、ＮＭＯＳトランジスタＱ６〜Ｑ８で構成される。ＮＭＯＳトランジスタＱ６〜Ｑ８は電源ＶddとグランドＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタＱ６のゲートには、前記ＮＯＲ回路１２の出力信号が入力される。ＮＭＯＳトランジスタＱ８のゲートには、前記ＮＯＲ回路１２の出力信号がインバータ回路１３を介して入力される。ＮＭＯＳトランジスタＱ７のゲートは電源Ｖddに接続される。そして、ＮＭＯＳトランジスタＱ６，Ｑ７間のノードＮ４は前記出力部４のＰＭＯＳトランジスタＱ２のゲートに接続される。
【００３２】
前記ＰＭＯＳトランジスタＱ２のゲート（ノードＮ４）は第２スイッチ部ＳＷ２を介して電圧発生部６に接続される。第２スイッチ部ＳＷ２はＰＭＯＳトランジスタＱ９で構成され、該トランジスタＱ９のゲートは電源Ｖddに接続される。ＰＭＯＳトランジスタＱ９のバックゲートは後述するノードＮ２に接続される。
【００３３】
電圧発生部６は、同じ抵抗値の抵抗１４，１５及びＰＭＯＳトランジスタＱ１０で構成される。電源Ｖddと入出力端子Ｐ０との間に、抵抗１４、ＰＭＯＳトランジスタＱ１０、及び、抵抗１５が直列に接続される。ＰＭＯＳトランジスタＱ１０のゲートは電源Ｖddに接続され、バックゲートは抵抗１４とＰＭＯＳトランジスタＱ１０との間のノードＮ２に接続される。ノードＮ２は前記ＰＭＯＳトランジスタＱ９のソース及びバックゲートに接続される。又、ノードＮ２は、前記出力部４のＮＭＯＳトランジスタＱ４のゲートに接続されるとともに、第６スイッチ部ＳＷ６に接続される。
【００３４】
第３スイッチ部ＳＷ３は、ＮＭＯＳトランジスタＱ１１，Ｑ１２で構成される。ＮＭＯＳトランジスタＱ１１，Ｑ１２は、前記出力部４のＰＭＯＳトランジスタＱ３のゲート、即ちノードＮ１とグランドＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタＱ１１のゲートは前記ノードＮ２に接続される。ＮＭＯＳトランジスタＱ１２のゲートには、インバータ回路１３の出力信号が入力される。
【００３５】
前記ＰＭＯＳトランジスタＱ３のゲート（ノードＮ１）は第４スイッチ部ＳＷ４を介して入出力端子Ｐ０に接続される。第４スイッチ部ＳＷ４はＰＭＯＳトランジスタＱ１３で構成され、該トランジスタＱ１３のゲートは前記ノードＮ２に接続される。ＰＭＯＳトランジスタＱ１３のバックゲートは入出力端子Ｐ０に接続される。
【００３６】
前記出力部４のＰＭＯＳトランジスタＱ２のバックゲートはＰＭＯＳトランジスタＱ３のバックゲートに接続され、両バックゲート間のノードＮ３は、第５スイッチ部ＳＷ５を介して電源Ｖddに接続されるとともに、第６スイッチ部ＳＷ６を介して前記入出力端子Ｐ０に接続される。
【００３７】
第５スイッチ部ＳＷ５はＰＭＯＳトランジスタＱ１４，Ｑ１５で構成され、ＰＭＯＳトランジスタＱ１４，Ｑ１５は電源ＶddとノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタＱ１４，Ｑ１５のバックゲートは該ノードＮ３に接続される。ＰＭＯＳトランジスタＱ１４のゲートは前記ノードＮ４に接続される。ＰＭＯＳトランジスタＱ１５のゲートは前記ノードＮ１に接続される。
【００３８】
第６スイッチ部ＳＷ６はＰＭＯＳトランジスタＱ１６で構成され、該トランジスタＱ１６のゲートは前記ノードＮ２に接続され、バックゲートはノードＮ３に接続される。
【００３９】
次に、入力回路部３の構成を説明する。
入力回路部３は、ＮＭＯＳトランジスタＱ２１及び入力バッファ２１で構成される。入力バッファ２１の入力端子は、ＮＭＯＳトランジスタＱ２１を介して前記入出力端子Ｐ０に接続される。このＮＭＯＳトランジスタＱ２１のゲートは前記ノードＮ２に接続される。入力バッファ２１の出力端子は、内部出力端子Ｐin3 に接続される。そして、入力バッファ２１は、入出力端子Ｐ０から入力したデータを内部出力端子Ｐin3 を介して内部回路（図示略）に出力する。
【００４０】
次に、上記のように構成された入出力回路１の作用を図２を参照しながら説明する。
図２は、後述する条件Ａ，Ｂ，Ｃ，Ｄにおける入出力回路１各部の電位を示す図である。ここで、ノードＮ１〜Ｎ４の電位を「ＶN1〜ＶN4」とし、入出力端子Ｐ０の電位を「ＶP0」とする。又、出力部４のＰＭＯＳトランジスタＱ２，Ｑ３間をノードＮ５、第５スイッチ部ＳＷ５のＰＭＯＳトランジスタＱ１４，Ｑ１５間をノードＮ６とし、そのノードＮ５，Ｎ６の電位「ＶN5，ＶN6」を示す。
【００４１】
［条件Ａ：通常出力動作時］
この場合、出力回路部２には電源Ｖddが供給される。又、出力回路部２には、内部回路から第１内部信号ｉｎ１と、第１内部信号ｉｎ１の論理を反転した第２内部信号ｉｎ２とが入力される。従って、制御部５のＮＯＲ回路１２は常にＬレベルの出力信号を出力する。尚、この場合では、出力回路部２の出力動作時であり、内部信号ｉｎ１，ｉｎ２のレベルに基づくレベルを持つ出力データｏｕｔを出力する。今、出力回路部２がＨレベル（電源Ｖddレベル）の出力データｏｕｔを出力しているときに入出力端子Ｐ０に高電圧が印加された場合、入出力端子Ｐ０の電位ＶP0が電源Ｖddレベルより高くなる。この電位ＶP0と電源Ｖddレベルの差は、ＰＭＯＳトランジスタのサイズを大きくしてオン抵抗を小さくすることにより少なくすることができる。これにより、入出力端子Ｐ０の電位ＶP0を（Ｖdd＋Ｖthp ）レベル以下に抑えることができる。
【００４２】
第１スイッチ部ＳＷ１では、ＮＭＯＳトランジスタＱ６がオフされ、ＮＭＯＳトランジスタＱ７，Ｑ８がオンされる。従って、ノードＮ４の電位ＶN4がグランドＧＮＤレベルになる。
【００４３】
電圧発生部６では、入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベルを超えないので、ＰＭＯＳトランジスタＱ１０がオフ状態となる。従って、ノードＮ２の電位ＶN2が電源Ｖddレベルになる。
【００４４】
第２スイッチ部ＳＷ２では、ノードＮ２の電位ＶN2が電源Ｖddレベルになることにより、ＰＭＯＳトランジスタＱ９がオフされる。
第４，第６スイッチ部ＳＷ４，ＳＷ６では、ノードＮ２の電位ＶN2が電源Ｖddレベルになるとともに入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベルを超えないので、ＰＭＯＳトランジスタＱ１３，Ｑ１６がともにオフ状態となる。
【００４５】
第３スイッチ部ＳＷ３では、前記ＮＯＲ回路１２から出力されるＬレベルの出力信号、即ちインバータ回路１３のＨレベルの出力信号に基づいて、ＮＭＯＳトランジスタＱ１２がオンされる。更に、ノードＮ２の電位ＶN2が電源Ｖddレベルになることにより、ＮＭＯＳトランジスタＱ１１がオンされる。従って、ノードＮ１の電位ＶN1がグランドＧＮＤレベルになる。
【００４６】
第５スイッチ部ＳＷ５では、ノードＮ１，Ｎ４がグランドＧＮＤレベルになることにより、ＰＭＯＳトランジスタＱ１４，Ｑ１５がともにオンされる。従って、出力部４のＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが電源Ｖddに接続される。
【００４７】
出力部４では、ノードＮ１，Ｎ４の電位ＶN1，ＶN4がグランドＧＮＤレベルになることにより、ＰＭＯＳトランジスタＱ２，Ｑ３がオン状態になる。又、ノードＮ２の電位ＶN2が電源Ｖddレベルになることにより、ＮＭＯＳトランジスタＱ４がオンされる。
【００４８】
つまり、このような出力回路部２は、図３に示すような等価回路になる。そして、第１内部信号ｉｎ１がＨレベル、第２内部信号ｉｎ２がＬレベルとなると、出力部４のＰＭＯＳトランジスタＱ１がオンされ、ＮＭＯＳトランジスタＱ５がオフされる。従って、入出力端子Ｐ０には、Ｈレベル（電源Ｖddレベル）の出力データｏｕｔが出力される。
【００４９】
一方、第１内部信号ｉｎ１がＬレベル、第２内部信号ｉｎ２がＨレベルとなると、出力部４のＰＭＯＳトランジスタＱ１がオフされ、ＮＭＯＳトランジスタＱ５がオンされる。従って、入出力端子Ｐ０には、Ｌレベル（グランドＧＮＤレベル）の出力データｏｕｔが出力される。
【００５０】
又、この出力回路部２は、プッシュ側のトランジスタにＰＭＯＳトランジスタＱ１〜Ｑ３を用いているので、電源ＶddレベルとグランドＧＮＤレベルとの間でフルスイングする出力データｏｕｔを出力することができる。
【００５１】
又、この出力回路部２では、通常出力動作期間中において、ＰＭＯＳトランジスタＱ２，Ｑ３及びＮＭＯＳトランジスタＱ４が常にオン状態に維持される。仮に、出力を司るＰＭＯＳトランジスタＱ１と同期してＰＭＯＳトランジスタＱ２，Ｑ３をオンオフ動作させ、同じく出力を司るＮＭＯＳトランジスタＱ５と同期してＮＭＯＳトランジスタＱ４をオンオフ動作させるように出力部４を構成すると、各トランジスタＱ２〜Ｑ４の動作ノイズが出力データｏｕｔに乗ってしまう。従って、この形態では、通常出力動作期間中において、安定した出力データｏｕｔを出力することができる。
【００５２】
［条件Ｂ：入出力端子Ｐ０をハイインピーダンス（Ｈｉ−Ｚ）とし、該入出力端子Ｐ０に（Ｖdd＋Ｖthp ）レベル以下の電圧が印加された時］
この場合、出力回路部２には電源Ｖddが供給される。又、出力回路部２には、内部回路からＬレベルの第１，第２内部信号ｉｎ１，ｉｎ２が入力される。従って、制御部５のＮＯＲ回路１２は常にＨレベルの出力信号を出力する。勿論、この場合では、入出力端子Ｐ０の電位ＶP0は（Ｖdd＋Ｖthp ）レベル以下である。
【００５３】
第１スイッチ部ＳＷ１では、ＮＭＯＳトランジスタＱ６，Ｑ７がオンされ、ＮＭＯＳトランジスタＱ８がオフされる。従って、ノードＮ４の電位ＶN4が電源ＶddからＮＭＯＳトランジスタＱ６のしきい値電圧Ｖthn だけ低い（Ｖdd−Ｖthn ）レベルになる。
【００５４】
電圧発生部６では、入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベル以下であるので、ＰＭＯＳトランジスタＱ１０がオフ状態となる。従って、ノードＮ２の電位ＶN2が電源Ｖddレベルになる。
【００５５】
第２スイッチ部ＳＷ２では、ノードＮ２の電位ＶN2が電源Ｖddレベルになることにより、ＰＭＯＳトランジスタＱ９がオフされる。
第４，第６スイッチ部ＳＷ４，ＳＷ６では、ノードＮ２の電位ＶN2が電源Ｖddレベルになるとともに入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベル以下であるので、ＰＭＯＳトランジスタＱ１３，Ｑ１６がともにオフ状態となる。
【００５６】
第３スイッチ部ＳＷ３では、前記ＮＯＲ回路１２から出力されるＨレベルの出力信号、即ちインバータ回路１３のＬレベルの出力信号に基づいて、ＮＭＯＳトランジスタＱ１２がオフされる。従って、ノードＮ１がグランドＧＮＤから切り離される。この時、ノードＮ１の電位ＶN1は入出力端子Ｐ０の電位ＶP0からＰＭＯＳトランジスタＱ１３のドレイン・バックゲート間の順方向電圧ＶDFだけ低い（ＶP0＋ＶDF）レベル以下になる。
【００５７】
第５スイッチ部ＳＷ５では、ノードＮ４の電位ＶN4が（Ｖdd−Ｖthn ）レベルによりＰＭＯＳトランジスタＱ１４がオンされ、ノードＮ６の電位ＶN6とノードＮ１の電位ＶN1の電位差によりＰＭＯＳトランジスタＱ１５がオンされる。従って、出力部４のＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが電源Ｖddに接続され、ノードＮ３の電位ＶN3が電源Ｖddレベルになる。
【００５８】
出力部４では、第５スイッチ部ＳＷ５のトランジスタＱ１４，Ｑ１５と同様に、ＰＭＯＳトランジスタＱ２，Ｑ３がオン状態になる。又、ノードＮ２の電位ＶN2が電源Ｖddレベルになることにより、ＮＭＯＳトランジスタＱ４がオンされる。
【００５９】
つまり、このような出力回路部２は、図４に示すような等価回路になる。そして、Ｌレベルの第１，第２内部信号ｉｎ１，ｉｎ２に基づいて、出力部４のＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ５がともにオフされる。従って、出力回路部２は、入出力端子Ｐ０をハイインピーダンス（Ｈｉ−Ｚ）とする。
【００６０】
尚、この場合では、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベル以下であるので、入出力端子Ｐ０からＰＭＯＳトランジスタＱ１〜Ｑ３を介して電源Ｖddに向かうリーク電流が生じない。
【００６１】
［条件Ｃ：入出力端子Ｐ０をハイインピーダンス（Ｈｉ−Ｚ）とし、該入出力端子Ｐ０に（Ｖdd＋Ｖthp ）レベルを超える電圧が印加された時］
この場合、出力回路部２には電源Ｖddが供給される。又、出力回路部２には、内部回路からＬレベルの第１，第２内部信号ｉｎ１，ｉｎ２が入力される。従って、制御部５のＮＯＲ回路１２は常にＨレベルの出力信号を出力する。勿論、この場合では、入出力端子Ｐ０の電位ＶP0は（Ｖdd＋Ｖthp ）レベルを超える。
【００６２】
第１スイッチ部ＳＷ１では、ＮＭＯＳトランジスタＱ６，Ｑ７がオンされ、ＮＭＯＳトランジスタＱ８がオフされる。
ここで、電圧発生部６では、入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベルを超えるので、ＰＭＯＳトランジスタＱ１０がオン状態となる。従って、ノードＮ２の電位ＶN2が、電源Ｖddと入出力端子Ｐ０との電位差を抵抗１４，１５で等分した（（Ｖdd＋ＶP0）／２）レベルになる。つまり、この電圧発生部６は、入出力端子Ｐ０の電位ＶP0に応じてノードＮ２の電位を調整する。
【００６３】
すると、第２スイッチ部ＳＷ２では、ノードＮ２の電位ＶN2が（（Ｖdd＋ＶP0）／２）レベルになることにより、ＰＭＯＳトランジスタＱ９がオンされる。従って、ノードＮ４がノードＮ２と接続され、その電位ＶN4が（（Ｖdd＋ＶP0）／２）レベルになる。
【００６４】
第３スイッチ部ＳＷ３では、前記ＮＯＲ回路１２から出力されるＨレベルの出力信号、即ちインバータ回路１３のＬレベルの出力信号に基づいて、ＮＭＯＳトランジスタＱ１２がオフされる。従って、ノードＮ１がグランドＧＮＤから切り離される。
【００６５】
第４スイッチ部ＳＷ４では、ノードＮ２の電位ＶN2が（（Ｖdd＋ＶP0）／２）レベルになるとともに入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベルを超えるので、その電位差によりＰＭＯＳトランジスタＱ１３がオン状態となる。従って、ノードＮ１の電位ＶN1がＶP0レベルになる。
【００６６】
第５スイッチ部ＳＷ５では、ノードＮ１がＶP0レベル、ノードＮ４が（（Ｖdd＋ＶP0）／２）レベルになることにより、ＰＭＯＳトランジスタＱ１４，Ｑ１５がともにオフされる。従って、出力部４のＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが電源Ｖddから切り離される。
【００６７】
第６スイッチ部ＳＷ６では、第４スイッチ部ＳＷ４と同様に、ＰＭＯＳトランジスタＱ１６がオン状態となる。従って、ノードＮ３の電位ＶN1がＶP0レベルになる。
【００６８】
出力部４では、第５スイッチ部ＳＷ５のトランジスタＱ１４，Ｑ１５と同様に、ＰＭＯＳトランジスタＱ２，Ｑ３がオフ状態になる。
つまり、このような出力回路部２は、図５に示すような等価回路になる。そして、Ｌレベルの第１，第２内部信号ｉｎ１，ｉｎ２に基づいて、出力部４のＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ５がともにオフされる。従って、出力回路部２は、入出力端子Ｐ０をハイインピーダンス（Ｈｉ−Ｚ）とする。
【００６９】
この場合、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えるが、第５スイッチ部ＳＷ５の動作によって、ＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが電源Ｖddと切り離される。従って、入出力端子Ｐ０からＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートを介して電源Ｖddに向かうリーク電流が生じない。
【００７０】
又、第４スイッチ部ＳＷ４及び電圧発生部６の動作により、トランジスタＱ２〜Ｑ４のゲート（ノードＮ４，Ｎ１，Ｎ２）の電位が、それぞれ（（Ｖdd＋ＶP0）／２）レベル、ＶP0レベル、（（Ｖdd＋ＶP0）／２）レベルと比較的高いレベルに維持されている。従って、トランジスタＱ２〜Ｑ４のゲートと、ソース・ドレインとの間の電位差は、トランジスタＱ２〜Ｑ４の耐圧を越えない。そのため、トランジスタＱ２〜Ｑ４は特別なプロセスを必要としない。
【００７１】
この時、入力回路部３のＮＭＯＳトランジスタＱ２１のゲート電位も（（Ｖdd＋ＶP0）／２）レベルと比較的高いレベルに維持されるので、トランジスタＱ２１のゲートと、ソース・ドレインとの間には高い電圧が印加しない。
【００７２】
又、この場合では、入力バッファ２１の入力端子の電位が、ＮＭＯＳトランジスタＱ２１のゲートの電位ＶN2から該トランジスタＱ２１のしきい値電圧Ｖthn だけ低い（ＶN2−Ｖthn ）レベルまでしか高くならない。従って、入力バッファ２１の入力端子には高い電圧が印加しないので、該バッファ２１の耐圧を特別に高耐圧とする必要がない。
【００７３】
又、ＮＭＯＳトランジスタＱ２１のソース（入出力端子Ｐ０）・バックゲート間が逆方向接続のダイオードと等価となるので、入出力端子Ｐ０から該トランジスタＱ２１のソース・バックゲートを介してグランドＧＮＤに向かうリーク電流が生じない。
【００７４】
又、第４スイッチ部ＳＷ４の動作によって、常にＰＭＯＳトランジスタＱ３のゲート（ノードＮ１）と入出力端子Ｐ０とが接続される。従って、ＰＭＯＳトランジスタＱ３のゲートの電位と入出力端子Ｐ０の電位ＶP0とが同電位となり、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えても、ＰＭＯＳトランジスタＱ３がオンしない。そのため、入出力端子Ｐ０からＰＭＯＳトランジスタＱ３を介して電源Ｖddに向かうリーク電流が生じない。
【００７５】
更に、この形態では、出力部４がＣＭＯＳ構造であるが、第６スイッチ部ＳＷ６の動作により、ＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが入出力端子Ｐ０に接続される。従って、このバックゲートは常に入出力端子Ｐ０と同電位となる。これは、ＣＭＯＳ構造の寄生サイリスタ素子がオンするのを防ぎ、ラッチアップを防止する。一般のＣＭＯＳ構造の出力部では、電源ＶddとグランドＧＮＤとの間に寄生サイリスタ素子が形成され、この寄生サイリスタ素子は、基板がフローティング状態になるとオンし、電源Ｖdd・グランドＧＮＤ間に大電流が流れる、所謂ラッチアップの問題が発生する場合があるからである。
【００７６】
［条件Ｄ：自装置の電源がオフ状態で、入出力端子Ｐ０に（Ｖdd＋Ｖthp ）レベルより高い電圧が印加された時］
この場合、出力回路部２には電源Ｖddが供給されない。勿論、この場合では、入出力端子Ｐ０の電位ＶP0は（Ｖdd＋Ｖthp ）レベルを超える。第１，第２内部信号ｉｎ１，ｉｎ２、制御部５のＮＯＲ回路１２及びインバータ回路１３の出力信号はグランドＧＮＤレベルである。
【００７７】
電圧発生部６では、トランジスタＱ１０のゲートはグランドＧＮＤレベルとなり、入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベルを超えるので、その電位差によりＰＭＯＳトランジスタＱ１０がオン状態となる。従って、ノードＮ２の電位ＶN2が、電源Ｖdd（この場合、電源ＶddはグランドＧＮＤレベル）と入出力端子Ｐ０との電位差を抵抗１４，１５で等分した（ＶP0／２）レベルになる。
【００７８】
すると、第２スイッチ部ＳＷ２では、ノードＮ２の電位ＶN2が（ＶP0／２）レベルになることにより、ＰＭＯＳトランジスタＱ９がオンされる。従って、ノードＮ４がノードＮ２と接続される。この時、第１スイッチ部ＳＷ１では、ＮＭＯＳトランジスタＱ６，Ｑ７間のノードはフローティング状態となっているので、ノードＮ４の電位ＶN4が（ＶP0／２）レベルになる。
【００７９】
第３スイッチ部ＳＷ３では、前記インバータ回路１３の出力信号がグランドＧＮＤレベルであるので、ＮＭＯＳトランジスタＱ１２がオフ状態である。従って、ノードＮ１がグランドＧＮＤから切り離される。
【００８０】
第４スイッチ部ＳＷ４では、ノードＮ２の電位ＶN2が（ＶP0／２）レベルになるとともに入出力端子Ｐ０の電位ＶP0が（Ｖdd＋Ｖthp ）レベルより大きくなり、その電位差によりＰＭＯＳトランジスタＱ１３がオン状態となる。従って、ノードＮ１の電位ＶN1がＶP0レベルになる。
【００８１】
第５スイッチ部ＳＷ５では、ノードＮ１がＶP0レベル、ノードＮ４が（ＶP0／２）レベルになることにより、ＰＭＯＳトランジスタＱ１４，Ｑ１５がともにオフされる。従って、出力部４のＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが電源Ｖddから切り離される。
【００８２】
第６スイッチ部ＳＷ６では、第４スイッチ部ＳＷ４と同様に、ＰＭＯＳトランジスタＱ１６がオン状態となる。従って、ノードＮ３の電位ＶN1がＶP0レベルになる。
【００８３】
出力部４では、第５スイッチ部ＳＷ５のトランジスタＱ１４，Ｑ１５と同様に、ＰＭＯＳトランジスタＱ２，Ｑ３がオフ状態になる。
つまり、このような出力回路部２は、図５に示すように上記した条件Ｃと同様な等価回路になる。従って、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えるが、第５スイッチ部ＳＷ５の動作によって、ＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートが電源Ｖddと切り離される。従って、入出力端子Ｐ０からＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートを介して電源Ｖddに向かうリーク電流が生じない。
【００８４】
又、第４スイッチ部ＳＷ４及び電圧発生部６の動作により、トランジスタＱ２〜Ｑ４のゲート（ノードＮ４，Ｎ１，Ｎ２）の電位が、それぞれ（ＶP0／２）レベル、ＶP0レベル、（ＶP0／２）レベルと比較的高いレベルに維持されている。従って、トランジスタＱ２〜Ｑ４のゲートと、ソース・ドレインとの間には高い電圧が印加しないので、トランジスタＱ２〜Ｑ４の耐圧を特別に高耐圧とする必要がない。
【００８５】
この時、入力回路部３のＮＭＯＳトランジスタＱ２１のゲート電位も（（Ｖdd＋ＶP0）／２）レベルと比較的高いレベルに維持されるので、トランジスタＱ２１のゲートと、ソース・ドレインとの間には高い電圧が印加しない。
【００８６】
又、この場合では、入力バッファ２１の入力端子の電位が（ＶN2−Ｖthn ）レベルまでしか高くならない。従って、入力バッファ２１の入力端子には高い電圧が印加しないので、該バッファ２１の耐圧を特別に高耐圧とする必要がない。
【００８７】
又、ＮＭＯＳトランジスタＱ２１のソース（入出力端子Ｐ０）・バックゲート間が逆方向接続のダイオードと等価となるので、入出力端子Ｐ０から該トランジスタＱ２１のソース・バックゲートを介してグランドＧＮＤに向かうリーク電流が生じない。
【００８８】
又、第４スイッチ部ＳＷ４の動作によって、常にＰＭＯＳトランジスタＱ３のゲート（ノードＮ１）と入出力端子Ｐ０とが接続され、該ゲートの電位と入出力端子Ｐ０の電位ＶP0とが同電位とされる。従って、ＰＭＯＳトランジスタＱ３がオンすることはなく、入出力端子Ｐ０からＰＭＯＳトランジスタＱ３を介して電源Ｖddに向かうリーク電流が生じない。
【００８９】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）出力回路部２は、プッシュ側のトランジスタにＰＭＯＳトランジスタＱ１〜Ｑ３を用いているので、電源ＶddレベルとグランドＧＮＤレベルとの間でフルスイングする出力データｏｕｔを出力することができる。
【００９０】
（２）出力回路部２では、通常出力動作期間中において、ＰＭＯＳトランジスタＱ２，Ｑ３及びＮＭＯＳトランジスタＱ４が常にオン状態に維持される。従って、各トランジスタＱ２〜Ｑ４がオン状態に維持されるので各トランジスタＱ２〜Ｑ４の動作ノイズが出力データｏｕｔに乗ることはなく、安定した出力データｏｕｔを出力することができる。
【００９１】
（３）第５スイッチ部ＳＷ５は、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えると、ＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートを電源Ｖddから切り離す。従って、入出力端子Ｐ０からＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートを介して電源Ｖddに向かうリーク電流が生じない。
【００９２】
（４）第４スイッチ部ＳＷ４及び電圧発生部６は、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えると、トランジスタＱ２〜Ｑ４のゲート（ノードＮ４，Ｎ１，Ｎ２）の電位を、それぞれ（（Ｖdd＋ＶP0）／２）レベル、ＶP0レベル、（（Ｖdd＋ＶP0）／２）レベルと比較的高いレベルに維持する。従って、トランジスタＱ２〜Ｑ４のゲートと、ソース・ドレインとの間には高い電圧が印加しないので、トランジスタＱ２〜Ｑ４の耐圧を特別に高耐圧とする必要がない。
【００９３】
（５）第４スイッチ部ＳＷ４は、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えると、常にＰＭＯＳトランジスタＱ３のゲート（ノードＮ１）と入出力端子Ｐ０とを接続する。従って、ＰＭＯＳトランジスタＱ３のゲートの電位と入出力端子Ｐ０の電位ＶP0とが同電位とされるので、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えても、ＰＭＯＳトランジスタＱ３がオンすることはない。そのため、入出力端子Ｐ０からＰＭＯＳトランジスタＱ３を介して電源Ｖddに向かうリーク電流が生じない。
【００９４】
（６）第６スイッチ部ＳＷ６は、第５スイッチ部ＳＷ５がＰＭＯＳトランジスタＱ２，Ｑ３のバックゲートを電源Ｖddと切り離した時、該バックゲートを入出力端子Ｐ０に接続する。従って、このバックゲートは常に入出力端子Ｐ０と同電位とされるので、ＣＭＯＳ構造の出力部４にて形成される寄生サイリスタ素子のオン動作が防止され、ラッチアップを防止することができる。
【００９５】
（７）入力回路部３では、入出力端子Ｐ０と入力バッファ２１の入力端子との間にＮＭＯＳトランジスタＱ２１が介在されている。そのため、入力バッファ２１の入力端子の電位は、ＮＭＯＳトランジスタＱ２１のゲートの電位ＶN2から該トランジスタＱ２１のしきい値電圧Ｖthn だけ低い（ＶN2−Ｖthn ）レベルまでしか高くならない。従って、入力バッファ２１の入力端子には高い電圧が印加しないので、該バッファ２１の耐圧を特別に高耐圧とする必要がない。
【００９６】
（８）入力回路部３では、ＮＭＯＳトランジスタＱ２１のソース（入出力端子Ｐ０）・バックゲート間が逆方向接続のダイオードと等価となるので、入出力端子Ｐ０から該トランジスタＱ２１のソース・バックゲートを介してグランドＧＮＤに向かうリーク電流が生じない。
【００９７】
（９）電圧発生部６は、入出力端子Ｐ０に印加される電圧が（Ｖdd＋Ｖthp ）レベルを超えると、入力回路部３のＮＭＯＳトランジスタＱ２１のゲート電位も（（Ｖdd＋ＶP0）／２）レベルと比較的高いレベルに維持するので、トランジスタＱ２１のゲートと、ソース・ドレインとの間には高い電圧が印加しない。
【００９８】
（１０）電圧発生部６は、抵抗１４，１５及びＰＭＯＳトランジスタＱ１０で構成され、各スイッチ部ＳＷ２〜ＳＷ６及び入力回路部２のＮＭＯＳトランジスタＱ２１の動作に寄与する。従って、電圧発生部６を比較的簡単な回路構成としながら、１つの電圧発生部６で各スイッチ部ＳＷ２〜ＳＷ６及びＮＭＯＳトランジスタＱ２１を動作させるので、入出力回路１の回路面積の増大を抑えることができる。
【００９９】
尚、本発明の実施の形態は以下のように変更してもよい。
○上記実施の形態では、第１〜第６スイッチ部ＳＷ１〜ＳＷ６、電圧発生部６、制御部５を図１に示すように構成したが、上記実施の形態と同様に動作すれば回路構成はこれに限定されない。
【０１００】
○上記実施の形態では、出力回路部２に第１〜第６スイッチ部ＳＷ１〜ＳＷ６を全て備えたが、各スイッチ部ＳＷ１〜ＳＷ６を全て備える必要はなく、これらの内で適宜選択して備えるようにしてもよい。
【０１０１】
○上記実施の形態では、入力回路部３を図１に示すように入力バッファ２１及びＮＭＯＳトランジスタＱ２１で構成したが、上記実施の形態と同様に動作すれば、入力回路部３の回路構成はこれに限定されない。又、出力回路部２のみの構成としてもよい。
【０１０２】
○上記実施の形態では、出力部４において、プッシュ側を３つのＰＭＯＳトランジスタＱ１〜Ｑ３で構成し、プル側を２つのＮＭＯＳトランジスタＱ４，Ｑ５で構成したが、トランジスタの数はこれに限定されるものではない。
【０１０３】
○上記実施の形態では、低電圧電源としてグランドＧＮＤレベルの電源を使用したが、グランドＧＮＤレベル以外の電源を使用してもよい。
○上記実施の形態では、電圧発生部６は、条件Ａ，Ｂの時、ノードＮ２の電位ＶN2を（Ｖdd／２）レベルに設定し、条件Ｃ，Ｄの時、ノードＮ２の電位ＶN2を（（Ｖdd＋ＶP0）／２）レベルに設定するように構成したが、この電圧発生部６を、入出力端子Ｐ０の電位ＶP0に応じてノードＮ２の電位を任意のレベルに調整する回路構成としてもよい。
【０１０４】
以上の様々な上記各実施の形態から把握できる請求項以外の技術的思想について、以下にその効果とともに記載する。
（１）  出力端子と高電位側電源との間に少なくとも１つのＰチャネルＭＯＳ形トランジスタを接続し、入力信号に基づいて該トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、前記出力端子に印加される外部信号の電位に応答して前記トランジスタのバックゲートと高電位側電源との間を接離する第１切替手段を設けたことを特徴とする出力回路。
【０１０５】
（２）  上記（１）に記載の出力回路において、前記第１切替手段は、前記外部信号の電位が前記高電位側電源レベルより高い所定レベルになると、前記トランジスタのバックゲートと高電位側電源との間を切り離すことを特徴とする出力回路。
【０１０６】
（３）  上記（１）又は（２）に記載の出力回路において、前記高電位側電源と出力端子との間に複数のＰチャネルＭＯＳ形トランジスタを直列に接続し、前記第１切替手段を、少なくとも最も前記出力端子よりのトランジスタに対して設けたことを特徴とする出力回路。
【０１０７】
（４）  上記（１）〜（３）のいずれかに記載の出力回路において、前記第１切替手段をＭＯＳ形トランジスタで構成し、該トランジスタを前記出力端子に印加される外部信号の電位に応答してオンオフ動作させることを特徴とする出力回路。
【０１０８】
（５）  上記（４）に記載の出力回路において、前記第１切替手段を構成するトランジスタを前記出力端子に印加される外部信号の電位に応答してオンオフ動作させるべく、該トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする出力回路。
【０１０９】
（６）  上記（１）〜（５）のいずれかに記載の出力回路において、
前記第１切替手段が前記トランジスタのバックゲートと前記高電位側電源との間を切り離した時、該バックゲートと前記出力端子とを接続する第２切替手段を設けたことを特徴とする出力回路。
【０１１０】
（７）  上記（６）に記載の出力回路において、前記第２切替手段をＭＯＳ形トランジスタで構成し、該トランジスタを前記第１切替手段が該バックゲートと高電位側電源との間を切り離した時にオン動作させることを特徴とする出力回路。
【０１１１】
（８）  上記（７）に記載の出力回路において、前記第２切替手段を構成するトランジスタを前記出力端子に印加される外部信号の電位に応答してオンオフ動作させるべく、該トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする出力回路。
【０１１２】
（９）  出力端子と高電位側電源との間に少なくとも１つのＰチャネルＭＯＳ形トランジスタを接続し、入力信号に基づいて該トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲートと出力端子とを接続する第３切替手段を設けたことを特徴とする出力回路。
【０１１３】
（１０）  上記（９）に記載の出力回路において、前記第３切替手段は、前記外部信号の電位が前記高電位側電源レベルより高い所定レベルになると、前記トランジスタのゲートと出力端子とを接続することを特徴とする出力回路。
【０１１４】
（１１）  上記（９）又は（１０）に記載の出力回路において、前記高電位側電源と前記出力端子との間に複数のＰチャネルＭＯＳ形トランジスタを直列に接続し、前記第３切替手段を、少なくとも最も前記出力端子よりのトランジスタに対して設けたことを特徴とする出力回路。
【０１１５】
（１２）  請求項（９）〜（１１）のいずれかに記載の出力回路において、前記第３切替手段をＭＯＳ形トランジスタで構成し、該トランジスタを前記出力端子に印加される外部信号の電位に応答してオンオフ動作させることを特徴とする出力回路。
【０１１６】
（１３）  上記（１２）に記載の出力回路において、前記第３切替手段を構成するトランジスタを前記出力端子に印加される外部信号の電位に応答してオンオフ動作させるべく、該トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする出力回路。
【０１１７】
（１４）  出力端子と高電位側電源との間に複数のＰチャネルＭＯＳ形トランジスタを直列に接続し、又は、該出力端子と低電位側電源との間に複数のＮチャネルＭＯＳ形トランジスタを接続し、入力信号に基づいて前記各トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、前記入力信号に基づいてオンオフ動作されるトランジスタより前記出力端子よりのＰチャネルＭＯＳ形トランジスタ及び前記ＮチャネルＭＯＳ形トランジスタの少なくとも一方のゲートに接続され、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする出力回路。
【０１１８】
（１５）  上記（１４）に記載の出力回路において、前記電圧発生部は、前記外部信号の電位が前記高電位側電源レベルより高い所定レベルになると、前記トランジスタのゲート電位を該トランジスタの耐圧を超えないレベルに設定することを特徴とする出力回路。
【０１１９】
（１６）  上記（１４）又は（１５）に記載の出力回路において、前記電圧発生部を、少なくとも最も前記出力端子よりのトランジスタに対して設けたことを特徴とする出力回路。
【０１２０】
（１７）  上記（１４）〜（１６）のいずれかに記載の出力回路において、前記電圧発生部は抵抗分圧回路を備え、該抵抗分圧回路を前記電源と前記出力端子との間に介在させ、前記出力端子と前記トランジスタのゲートとの電位差が所定値より大きくなると、前記トランジスタのゲート電位を、前記高電位側電源と前記出力端子の電位とを抵抗分圧した所定レベルとすることを特徴とする出力回路。
【０１２１】
（１８）  上記（１）に記載の出力回路において、前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲートと出力端子とを接続する第３切替手段とを設けたことを特徴とする出力回路。
【０１２２】
（１９）  出力端子と高電位側電源との間に複数のＰチャネルＭＯＳ形トランジスタを直列に接続し、入力信号に基づいて該トランジスタをオンオフ動作させて出力端子から出力信号を出力する出力回路であって、前記出力端子に印加される外部信号の電位に応答して前記トランジスタのバックゲートと高電位側電源との間を接離する第１切替手段と、前記入力信号に基づいてオンオフ動作されるトランジスタより前記出力端子よりのトランジスタのゲートに接続され、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲート電位を調整する電圧発生部とを設けたことを特徴とする出力回路。
【０１２３】
（２０）  上記（１９）に記載の出力回路において、前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲートと出力端子とを接続する第３切替手段とを設けたことを特徴とする出力回路。
【０１２４】
（２１）  上記（１８）〜（２０）のいずれかに記載の出力回路において、前記第１切替手段が前記トランジスタのバックゲートと前記高電位側電源との間を切り離した時、該バックゲートと前記出力端子とを接続する第２切替手段を設けたことを特徴とする出力回路。
【０１２５】
（２２）  上記（１４）〜（１７）のいずれかに記載の出力回路において、前記出力端子から高電位側電源レベルの出力信号を出力する際、少なくとも前記入力信号に基づいてオンオフ動作されるＰチャネルＭＯＳ形トランジスタ以外のＰチャネルＭＯＳトランジスタのゲートを、低電位側電源に繋ぐ第４切替手段を設けたことを特徴とする出力回路。
【０１２６】
（２３）  上記（１４）〜（１７）のいずれかに記載の出力回路において、前記出力端子から低電位側電源レベルの出力信号を出力する際、少なくとも前記入力信号に基づいてオンオフ動作されるＮチャネルＭＯＳ形トランジスタ以外のＮチャネルＭＯＳトランジスタのゲートを、高電位側電源に繋ぐ第５切替手段を設けたことを特徴とする出力回路。
【０１２７】
（２４）  上記（１）〜（１３），（１８）〜（２１）のいずれかに記載の出力回路において、前記第１〜第５切替手段のうち、少なくとも１つの切替手段をＭＯＳ形トランジスタで構成し、該トランジスタのゲートとソース・ドレインとの間の電位差がその間の耐圧を超えないように該トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする出力回路。
【０１２８】
（２５）  上記（１）〜（１３），（１８）〜（２１）のいずれかに記載の出力回路において、前記第１〜第５切替手段のうち、少なくとも１つの切替手段を複数のＰチャネルＭＯＳ形トランジスタを直列に接続して構成し、又は、複数のＮチャネルＭＯＳ形トランジスタを直列に接続して構成し、直列に接続した各トランジスタのうち、少なくとも最も高電位側に位置するトランジスタのゲートとソース・ドレインとの間の電位差がその間の耐圧を超えないように該トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする出力回路。
【０１２９】
（２６）  上記（１）〜（２５）のいずれかに記載の出力回路と、前記出力端子から入力したデータを増幅する入力バッファを備えた入力回路と、を備え、前記入力回路には前記出力端子と前記入力バッファとの間にＮチャネルＭＯＳ形トランジスタを介在させ、該ＮＭＯＳトランジスタのゲートには、前記出力端子とゲートとの電位差がその間の耐圧を超えないように前記出力端子に印加される外部信号の電位に応答して前記トランジスタのゲート電位を調整する電圧発生部を設けたことを特徴とする入出力回路。
【０１３０】
【発明の効果】
以上詳述したように、請求項１〜３に記載の発明によれば、出力端子から電源に向かうリーク電流を抑えることができる出力回路を提供することができる。
【０１３１】
請求項６，７に記載の発明によれば、トランジスタを高耐圧とすることなく、該トランジスタの耐圧より高い耐圧を有する入出力回路を提供することができる。
請求項８に記載の発明によれば、出力端子から電源に向かうリーク電流を抑えることができ、しかもトランジスタを高耐圧とすることなく、該トランジスタの耐圧より高い耐圧を有する出力回路を提供することができる。
【０１３２】
請求項４，５，９に記載の発明によれば、出力端子から電源に向かうリーク電流を抑えることができ、しかもトランジスタを高耐圧とすることなく、該トランジスタの耐圧より高い耐圧を有する入出力回路を提供することができる。
【図面の簡単な説明】
【図１】  本実施の形態における入出力回路の回路図である。
【図２】  入出力回路の各ノードにおける電位の変化を説明するための図である。
【図３】  条件Ａの場合における入出力回路の等価回路図である。
【図４】  条件Ｂの場合における入出力回路の等価回路図である。
【図５】  条件Ｃ，Ｄの場合における入出力回路の等価回路図である。
【図６】  第１従来例における出力回路の回路図である。
【図７】  第２従来例における出力回路の回路図である。
【符号の説明】
２  出力回路としての出力回路部
３  入力回路としての入力回路部
６  電圧発生部
２１  入力バッファ
ＳＷ４  第３切替手段を構成する第４スイッチ部
ＳＷ５  第１切替手段を構成する第５スイッチ部
ＳＷ６  第２切替手段を構成する第６スイッチ部
Ｑ１〜Ｑ３  ＰチャネルＭＯＳ形トランジスタ
Ｑ４，Ｑ５  ＮチャネルＭＯＳ形トランジスタ
Ｑ２１  ＮチャネルＭＯＳ形トランジスタ
Ｐ０  出力端子としての入出力端子
Ｖdd  高電位側電源としての電源
ＧＮＤ  低電位側電源としてのグランド
ｉｎ１，ｉｎ２  入力信号としての内部信号
ｏｕｔ  出力信号としての出力データ
【図１】
0003746396.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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