(57)【要約】この発明は、ＣＭＯＳデバイスのインターフェース回路に関し、ネガティブ・エッジで作動するフリップフロップ（３）に信号（２）（同期回路のクロック、ストローブ、メモリのライト信号、その他の制御信号やデータ）を入力することによりＣＭＯＳデバイス（１）（４）のデータ転送を高速化するものであり、その他の回路と共に、同期バスやメモリ、他のデバイスとのインターフェースに適用される。
2003012993.tif 000002
【特許請求の範囲】
【請求項１】
信号（２）のネガティブ・エッジで入力データを保持するフリップフロップ（３）と、信号（２）でフリップフロップ（３）の出力を処理する回路（１）とで構成される、入力データを処理する回路。
【請求項２】
信号（２）で入力データを処理する回路（４）を付加した、請求の範囲第１項記載の回路。
【請求項３】
入力データとフリップフロップ（３）の出力とを切り換えるマルチプレクサ（６）を付加した、請求の範囲第１項記載の回路。
【請求項４】
信号（２）のポジティブ・エッジで入力データを保持してマルチプレクサ（６）へ出力するフリップフロップ（７）を付加した、請求の範囲第３項記載の回路。
【請求項５】
請求の範囲第２項記載の回路に、クロック信号（２）と２倍の周波数のクロック（１４）とを切り換えるマルチプレクサ（１６）を付加した、４倍速データ転送回路。
【請求項６】
請求の範囲第２項記載の回路に、クロック信号（２）に対して９０度位相が違うクロック（８）のネガティブ・エッジとポジティブ・エッジで入力データを保持する２番目、３番目のフリップフロップ（９）（１０）、フリップフロップ（３）の出力と２番目のフリップフロップ（９）の出力とを入力してデータを処理する回路（１）へ出力するマルチプレクサ（１１）、クロック信号（２）でフリップフロップ（３）の出力と３番目のフリップフロップ（１０）の出力を処理する回路（１２）を付加した、４倍速データ転送回路。
【請求項７】
ストローブ（２１）で入力データをフリップフロップ（２２）に保持し、フリップフロップ（２２）の出力を記憶するメモリ・セル・アレイ（２３）と入力データを記憶するメモリ・セル・アレイ（２３ｂ）とを共通のアドレスと制御信号で作動させる、メモリ回路。
【請求項８】
別のストローブ（２１ｂ）で入力データを保持してメモリ・セル・アレイ（２３ｂ）に出力するフリップフロップ（２２ｂ）を付加した、請求の範囲第７項記載のメモリ回路。
【請求項９】
ストローブ（２１）とフリップフロップ（２２）、メモリ・セル・アレイ（２３）の各組に対して、入力データと各メモリ・セル・アレイ（２３）の出力データとを入力して各フリップフロップ（２２）へ書き込みデータを出力するマルチプレクサ（２４）を付加した、請求の範囲第８項記載のメモリ回路。
【請求項１０】
フリップフロップ（２２）に対してストローブ（２１）の逆のエッジで入力データを保持してメモリ・セル・アレイ（２３ｂ）へ出力するフリップフロップ（２５）を付加した、請求の範囲第７項記載のメモリ回路。
【請求項１１】
データのネガティブ・エッジで作動するフリップフロップにより２分周した信号を出力するカウンタ（３１）と、データのポジティブ・エッジで作動するフリップフロップにより２分周した信号を出力するカウンタ（３２）とで構成される、データ送信回路。
【請求項１２】
入力クロックを分周して複数の周波数の分周されたクロックを出力する同期カウンタ（１７）と、セレクト信号（２０）を周波数の一番低い分周されたクロックに同期させ同期したセレクト信号を出力するフリップフロップ（１９）と、分周されたクロックを入力して同期したセレクト信号で出力クロックを切り換えるマルチプレクサ（１８）とで構成される、クロック回路。
【請求項１３】
各入力データ（２６）に対して入力データ（２６）とセレクト信号（２７）と出力イネーブル信号（２８）とを入力したゲート（２９）と、各ゲート（２９）の出力を入力しデータを出力するゲート（３０）とで構成されるマルチプレクサ回路。
【発明の詳細な説明】
技術分野
この発明は、ＣＭＯＳによるデバイスのインターフェースを高速化する回路に関する。バス・インターフェース、メモリのインターフェース、その他のデバイスとのインターフェースに適用される。
背景技術
従来から、パーソナルコンピュータ等の電子機器ではＣＭＯＳ回路による高性能化が追及されてきた。デバイス内の高速化が比較的容易であるのに対して、デバイス間のインターフェースの高速化が求められている。
ストローブの両方のエッジでデータを転送することにより２倍速データ転送が実現されている。２つのクロックによる４倍速データ転送が実現されている。しかし、タイミングの取り方が難しいので用途が限定されている。
メモリではメモリ・セル・アレイを並列に配置する回路が米国特許第６，２４６，６３５号で知られているが、キャッシュ用のメモリとして簡易な構造で高速化したい。
さらに、同期バスではクロックの周波数を変えることにより高速化が可能である。クロックの周波数を変える回路は日本特公平４−５８０４８号や米国特許第６，２４６，６３５号が知られているが、周波数成分の位相の変動を小さくして、同期バスで使いたい。
従って、本発明では簡易な回路でＣＭＯＳデバイスのインターフェースを高速化することを目的としている。
発明の開示
同期回路では普通、データの入力部にシンクロナイザとしてフリップフロップを設ける。本発明では、ネガティブ・エッジで作動するフリップフロップを設けることにより高速なデータ転送を実現する。フリップフロップに信号を入力する場合トリガとして、１．同期回路のクロック、２．ストローブ、３．ライト信号等の制御信号、４．カウンタ回路でデータが考えられるが、それぞれの場合について回路を構成する。
また、マルチプレクサを付加することにより様々なデータ処理を可能にする。
さらに、高速なデータ転送を実現するために、クロック回路とマルチプレクサ回路に改良を加える。
発明を実施するための最良の形態
本発明を、添付の図面に従って、より詳細に説明する。
本発明では第１図のように入力データを信号２（同期回路ではクロックであるが、メモリではライト信号であり、デバイスによってストローブや制御信号になる）で処理する回路１のデータ入力部に信号２のネガティブ・エッジで入力データを保持するフリップフロップ３を設ける。これによりデータ線の占有が信号２がＨレベルの間だけになるので、データ線を共有化することにより２倍速データ転送またはマルチ・チャネル・データ転送が実現できる。
第２図では、入力データを信号２で処理する回路４を第１図の回路に付加する。回路１と回路４に同一の制御信号を与えれば、信号２がＨレベルの時のデータを上位ビット、信号２がＬレベルの時のデータを下位ビットとして２倍のビット幅のデータを処理できるので、同期バスやＳＲＡＭ、ＳＤＲＡＭに適用して２倍速データ転送が、ＤＡＣに適用して２倍のビット幅のデバイスが実現できる。また、非同期シリアル通信に適用してパリティ・チェックとチェック・サムを組み合わせることによりクロック周波数と等速の通信が実現できる。回路１と回路４に別々の制御信号を与えれば、信号２がＨレベルの時のデータと信号２がＬレベルの時のデータを別々に処理できるので、標準化されたバス・バッファからデータを出力することにより同期バスのマルチ・チャネル・データ転送が実現できる。さらに、回路１と回路４を全く別の回路にすることも可能である。
第３図では、第１図の回路に入力データとフリップフロップ３が出力するデータとをセレクト信号５で切り換えるマルチプレクサ６を付加して、どちらか一方のデータを処理する。同期シリアル通信に適用してマルチ・チャネル・データ転送が実現できる。
第４図では、信号２の両方のエッジで入力データを保持するようにポジティブ・エッジで作動するフリップフロップ７を第３図の回路に付加する。同期バスのコマンドとアドレスをデコードする回路に適用し、高倍速データ転送信号をセレクト信号５としてマルチプレクサ６を切り換えるとコマンドとアドレスの処理のタイミングを早くできるので、バスの高速化が実現できる。なお、回路１のシンクロナイザがフリップフロップ３とフリップフロップ７になるので、マルチプレクサ６の切り換えのタイミングに、また回路１にシンクロナイザがある場合、第３図の回路の入力データを処理するタイミングとの違いに注意する必要がある。
さらに、高速なデータ転送を実現するために、バス・インターフェース、メモリのインターフェース、他のデバイスとのインターフェース（主にシリアル通信）について改良を加える。
同期バスでは第５図・第６図のように位相が９０度違う２つのクロック２、８により４倍速データ転送が可能である。第２図の回路に９０度位相の遅れたクロック８の両方のエッジで入力データを保持するようにフリップフロップ９、１０を付加する。この４倍のビット幅のデータを回路１、４、１２によりクロック２で処理する。４倍速データ転送の場合、転送データの順番をそろえるためにフリップフロップ３で保持したデータを回路１２で処理し、フリップフロップ９で保持したデータを回路１で処理できるようにマルチプレクサ１１により４倍速データ転送信号１３でデータを切り換える。第６図に波形を示す。
第７図のように２倍の周波数のクロック１４を使っても４倍速データ転送が実現できる。第４図で説明したコマンドとアドレスをデコードする回路は通常のクロック２を使用し、第２図で説明した２倍速データ転送回路１５はマルチプレクサ１６により４倍速データ転送信号１３で通常のクロック２と２倍の周波数のクロック１４とを切り換えて使用する。
また第８図の回路により、バス全体のクロックの周波数を切り換えて高速化する事もできる。同期バイナリ・カウンタ１７から出力される分周されたクロックをマルチプレクサ１８に入力する。フリップフロッップ１９により同期バイナリ・カウンタ１７から出力される最も低い周波数のクロックでセレクト信号２０を同期させ、マルチプレクサ１８により出力クロック２の周波数を切り換える。この回路により出力クロック２に含まれる周波数成分の位相の変動を最小限に抑えることができる。
次にメモリ回路について考える。
ＳＲＡＭの書き込みの場合、アドレスとライト信号を制御した後で書き込みデータを入力すれば良いので、データを保持するだけの簡単な回路によりキャッシュ用のメモリへの書き込みが高速にできる。第９図のようにアドレス、ライト信号、データをセットしてストローブ２１でフリップフロップ２２にデータを保持する。次のデータをセットし、メモリ・セル・アレイ２３、２３ｂに書き込んだ後ライト信号を戻せば良い。なお第２図の回路にストローブ２１を加えているので注意する必要がある。
また、第１０図のようにストローブ２１、フリップフロップ２２、メモリ・セル・アレイ２３を組にして並列に配置する。データをセットしてストローブ２１でフリップフロップ２２にデータを保持する。これを繰り返してメモリ・セル・アレイ２３に書き込めばよい。
前図の回路ではすべてのデータを書き込まなければいけないので部分的にデータを書き込む場合、第１１図のように入力データと出力データを入力したマルチプレクサ２４をストローブ２１、フリップフロップ２２、メモリ・セル・アレイ２３の各組に付加する。メモリ・セル・アレイ２３をリードして出力データをフィードバックさせ書き換えが不要な出力データをストローブ２１でフリップフロップ２２に保持した後、ライト信号でマルチプレクサ２４の出力を入力データに切り換えて、書き換えが必要な入力データをストローブ２１でフリップフロップ２２に保持して書き込みを行う。
さらにストローブ２１に対して２倍速データ転送による書き込みも実現できる。第１２図のようにストローブ２１の両方のエッジでデータを保持するようにフリップフロップ２２、２５を設ける。アドレス、ライト信号、データをセットしてストローブ２１でフリップフロップ２２にデータを保持し、次のデータをセットしてストローブ２１を戻すとフリップフロップ２５に次のデータが保持される。一揃いのデータをメモリ・セル・アレイ２３、２３ｂに書き込んだ後、ライト信号を戻せば良い。
出力は第１３図のようにメモリ・セル・アレイ２３からのデータをマルチプレクサにより出力すれば良いが、マルチプレクサの高速化を図った。各データ２６に対してセレクト信号２７と出力イネーブル信号２８を組み合わせてＡＮＤゲート２９に入力する。各ＡＮＤゲート２９の出力をＯＲゲート３０に入力してデータを出力する。データ２６、セレクト信号２７、出力イネーブル信号２８を入力した３入力型ＡＮＤ−ＯＲゲートになる。
最後に他のデバイスとのインターフェース（主にシリアル通信）について考える。
第１４図のように通信線を２本に分けることで高速化を図る。入力信号のネガティブ・エッジで作動するカウンタ３１（ネガティブ・エッジで作動するフリップフロップで構成される）と、入力信号のポジティブ・エッジで作動するカウンタ３２（ポジティブ・エッジで作動するフリップフロップで構成される）にデータを入力し、２つのカウンタ３１、３２により分周された出力を２線で受信側のデバイスに送信する。受信側のデバイスではエクスクルーシブＯＲゲートに２線のデータを入力することにより元のデータが得られる。
産業上の利用可能性
第１５図のように、本発明を同期バスのクロック供給部、デバイスのバス・インターフェース部、メモリのインターフェース部、シリアル通信のインターフェース部に適用することによりデバイスのインターフェイスの高速化が可能である。
【図面の簡単な説明】
第１図は、入力データを処理する回路に、ネガティブ・エッジで入力データを保持するフリップフロップを設けた回路である。
第２図は、第１図の回路に入力データを処理する回路を付加した回路である。
第３図は、第１図の回路に入力データとフリップフロップの出力とを切り換えるマルチプレクサを付加した回路である。
第４図は、第３図の回路にポジティブ・エッジで入力データを保持するフリップフロップを付加した回路である。
第５図・第６図は、位相が９０度違う２つのクロックにより４倍速データ転送を行なう回路と波形である。
第７図は、マルチプレクサにより２倍の周波数のクロックに切り換えて４倍速データ転送を行なう回路である。
第８図は、入力クロックを同期カウンタで分周し、マルチプレクサにより出力クロックの周波数を切り換える回路である。
第９図・第１０図は、ストローブで入力データを保持するフリップフロップを設けたメモリ回路である。
第１１図は、第１０図の回路にメモリの入力データと出力データとを切り換えるマルチプレクサを付加したメモリ回路である。
第１２図は、ストローブの両方のエッジで入力データを保持するようにフリップフロップを設けたメモリ回路である。
第１３図は、各入力データに対してセレクト信号と出力イネーブル信号とを組み合わせたマルチプレクサ回路である。
第１４図は、データを２つのカウンタにより２線で送信する通信回路である。
第１５図は、本発明をデバイスに適用した時の全体図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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2003012993.tif 000019
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