(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（２）の表面に第２導電型層（３）を形成すると共に、前記第２導電型層（３）の所定部位に所定電圧（Ｖｃｃ）を印加し、前記半導体基板（２）の裏面を除去する電気化学ストップエッチングにより形成して成るダイヤフラム部（１１）を備えた半導体装置の製造方法において、
前記第２導電型層（３）の厚さ（Ｌ）を検出して、目標とする前記ダイヤフラム部（１１）の厚さと前記第２導電型層（３）の厚さ（Ｌ）との差を前記半導体基板（２）の目標とする厚さとし、この前記半導体基板（２）の目標とする厚さに応じた電圧を前記所定電圧（Ｖｃｃ）として前記ダイヤフラム部（１１）を形成し、
前記半導体装置を形成するウェハ内にＴＥＧ部（５）としてバーチカルＰＮＰトランジスタを設け、前記第２導電型層（３）の厚さ（Ｌ）と相関関係を有する前記バーチカルＰＮＰトランジスタの電流増幅率ｈＦＥに基づき、前記第２導電型層（３）の厚さ（Ｌ）を検出することを特徴とする半導体装置の製造方法。
【請求項２】
前記電気化学ストップエッチング時に印加する所定電圧（Ｖｃｃ）は、予め求められた前記半導体基板（２）の厚さと当該電圧との特性に基づき決定することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイヤフラム部を有する半導体装置の製造方法に関し、特にダイヤフラム部により圧力検出を行う半導体圧力センサや加速度検出を行う半導体加速度センサの製造方法に適用すると好適である。
【０００２】
【従来の技術】
近年、半導体センサチップの小型化、高精度化に伴い、半導体圧力センサ等においてはセンシング部であるダイヤフラムの薄肉化、高精度化が進んでいる。従来、このダイヤフラムを電気化学ストップエッチングによって形成する方法がある。
【０００３】
この電気化学ストップエッチングは、シリコンの電位がパッシベーション電圧以上になると、陽極酸化反応により酸化膜が形成されるため、シリコン基板のエッチングが停止することを利用するエッチング技術であり、この電気化学ストップエッチングを用いてダイヤフラムを形成している。
すなわち、半導体センサチップの基板としてＰ型（第１導電型）のシリコン基板を用いた場合には、シリコン基板上に形成したＮ- 型（第２導電型）エピタキシャル層にパッシベーション電圧以上の電圧を印加すると、ＰＮ接合部分に所定幅の空乏層が発生するため、エッチングがＰ- 型シリコン基板側の空乏層の先端で停止する。これにより、ダイヤフラムを所定の厚さで形成することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、Ｎ- 型エピタキシャル層成膜時の厚さバラツキや、ウェハ工程の熱履歴によるＮ- 型エピタキシャル層の厚さ変動（ＰＮ接合移動）によってＮ- 型エピタキシャル層全体の厚さにバラツキが生じるため、電気化学ストップエッチングによって形成したダイヤフラムの厚さにバラツキが発生するという問題がある。
【０００５】
本発明は上記問題に鑑みてなされ、第１導電型の半導体基板上に形成した第２導電型層の厚さにバラツキがあっても一定の厚さのダイヤフラムが形成することができる半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。請求項１に記載の発明においては、第２導電型層（３）の厚さ（Ｌ）を検出して、目標とするダイヤフラム部（１１）の厚さ（Ｈ）と検出した第２導電型層（３）の厚さ（Ｌ）との差を半導体基板（２）の目標とする厚さとし、この半導体基板（２）の目標とする厚さに応じた電圧を所定電圧（Ｖｃｃ）としてダイヤフラム部（１１）を形成し、半導体装置を形成するウェハ内にＴＥＧ部（５）としてバーチカルＰＮＰトランジスタを設け、第２導電型層（３）の厚さ（Ｌ）と相関関係を有するバーチカルＰＮＰトランジスタの電流増幅率ｈＦＥに基づき、第２導電型層（３）の厚さ（Ｌ）を検出することを特徴とする。
【０００７】
このように、目標とするダイヤフラム部（１１）の厚さと検出した第２導電型層（３）の厚さ（Ｌ）との差を半導体基板（２）の目標とする厚さとし、この半導体基板（２）の目標とする厚さに応じた電圧を所定電圧（Ｖｃｃ）として電気化学ストップエッチングを行えば、第２導電型層（３）の厚さ（Ｌ）に応じて半導体基板（２）の厚さを変化させることができる。このため、半導体基板（２）の厚さを可変させることで第２導電型層（３）の厚さ（Ｌ）バラツキを吸収し、ダイヤフラム部（１１）の厚さを一定にすることができる。
【０００８】
具体的には、第２導電型層（３）の厚さ（Ｌ）は、請求項２に示すように、半導体装置を形成するウェハ内にＴＥＧ部（５）としてバーチカルＰＮＰトランジスタを設け、第２導電型層（３）の厚さ（Ｌ）と相関関係を有するバーチカルＰＮＰトランジスタの電流増幅率ｈＦＥに基づき、第２導電型層（３）の厚さ（Ｌ）を検出することができる。
【０００９】
また、電気化学ストップエッチング時に印加する所定電圧（Ｖｃｃ）は、予め求められた半導体基板（２）の厚さと当該所定電圧（Ｖｃｃ）との特性に基づき決定することができる。
【００１０】
【発明の実施の形態】
以下、この発明の実施の形態を図面に従って説明する。
本発明を適用した一実施形態における半導体圧力検出装置の製造手順の概略を表す断面図を図１（ａ）〜（ｄ）に示し、図１（ａ）〜（ｄ）に基づいて半導体圧力検出装置の製造方法について説明する。
【００１１】
〔図１（ａ）に示す工程〕
本半導体センサに必要なＰ+ 型ゲージ拡散抵抗１、回路等（図示せず）をウェハ表面に形成する。まず、Ｐ型シリコン基板２上にＮ- 型エピタキシャル層３を成長させる。そして、このＮ- 型エピタキシャル層３上にＳｉＮ、ＳｉＯ2 等から成る絶縁膜４を形成する。そして、フォトリソグラフィ工程にてＮ- 型エピタキシャル層３の所定部分にイオン注入を行い、このイオンを熱拡散させてＰ+ 型ゲージ拡散抵抗１を形成する。
【００１２】
さらに、紙面左側に示すような、半導体センサチップの出来ばえチェック用のＴＥＧ部５を形成する。すなわち、半導体センサチップの小型化に伴い半導体センサチップの出来ばえチェックが簡易には実施できず、また半導体センサチップの出来ばえを直接チェックしたとしても検査用プローブによって半導体センサチップに外観不良が発生する場合等がある。このため、半導体センサチップの出来ばえを間接的に検査できるようにするために、ウェハ面内のうち半導体センサ部とは別の任意の部位に、数カ所のＴＥＧ部５を配置する。
【００１３】
本実施形態では、ＴＥＧ部５として、バイポーラ工程素子であるバーチカルＰＮＰトランジスタを採用している。バーチカルＰＮＰトランジスタは、Ｐ型シリコン基板２と電的導通してＧＮＤ（グランド）となるＰ+ 型層８と、Ｎ- 型エピタキシャル層３の表層部に形成されたベースとなるＮ+ 型層７、及びＮ- 型エピタキシャル層３の表層部に形成されたエミッタとなるＰ+ 型層６から構成されている。これら、Ｐ+ 型層６、Ｎ+ 型層７、Ｐ+ 型層８はＰ+ 型ゲージ拡散層１と同様のフォトリソグラフィ工程、イオン注入工程、熱拡散工程等を用いて形成される。
【００１４】
以下、ＴＥＧ部５を用いた半導体センサチップの出来ばえチェックについて説明する。半導体センサチップの出来ばえチェックは、ＴＥＧ部５の電気特性検査を行うことによって半導体センサチップにおけるＮ- 型エピタキシャル層３の厚さＬを検査するものである。すなわち、Ｎ- 型エピタキシャル層３の厚さＬは、Ｐ型シリコン基板２上に成膜する際の厚さバラツキや、ウェハ工程の熱履歴による厚さ変動（ＰＮ接合移動）によってばらつくため、このＮ- 型エピタキシャル層３の厚さＬを算出することによって、この後の電気化学ストップエッチング時にダイヤフラムが一定の膜厚で形成できるようにしている。
【００１５】
まず、ＴＥＧ部５、つまりバーチカルＰＮＰトランジスタのｈＦＥ（電流増幅率）を測定する。このバーチカルＰＮＰトランジスタのｈＦＥは、Ｎ- 型エピタキシャル層３の厚さＬと密接な相関関係がある。図２に、バーチカルＰＮＰトランジスタのｈＦＥとＮ- 型エピタキシャル層３の厚さＬの相関関係を示す特性図を示す。この図は、実験結果に基づいてバーチカルＰＮＰトランジスタのｈＦＥとＮ- 型エピタキシャル層３の厚さの関係Ｂを較正曲線で描いたものである。
【００１６】
従って、仮にバーチカルＰＮＰトランジスタのｈＦＥの検出結果が図中の点Ａであれば、図２に示す較正曲線に基づきＮ- 型エピタキシャル層３の厚さＬは点Ｂとして算出される。なお、この較正曲線は、実験結果の平均値等によって決定されているため、Ｎ- 型エピタキシャル層３の厚さＬの算出結果に誤差が生じうるが、Ｎ- 型エピタキシャル層３の厚さＬのバラツキと比較すると、上記誤差は小さい。このため、Ｎ- 型エピタキシャル層３の厚さＬを少ない誤差範囲内で算出することができる。
【００１７】
〔図１（ｂ）に示す工程〕
ウェハを所望の厚さにするために、Ｐ型シリコン基板２側を研削、研磨する。すなわち、ダイヤフラムは、Ｐ型シリコン基板２をエッチングすることで形成される。このときＰ型シリコン基板２は、テーパ状にエッチングされるため、Ｐ型シリコン基板２の板厚が厚い程、テーパ状にエッチングされる領域（面積）が広くなる。このため、Ｐ型シリコン基板２を研削することによって、半導体センサチップの面積が小さくできるようにしている。また、Ｐ型シリコン基板２を研削した後、研磨することによって、半導体センサチップの表面状態がガラス台座に陽極接合できるような状態にしている。
【００１８】
〔図１（ｃ）に示す工程〕
Ｐ型シリコン基板２の裏面にＳｉＮ系の膜９を成膜したのち、ダイヤフラム形成領域１０の部分における膜９をフォトリソグラフィ工程にて開口させる。これにより、Ｐ型シリコン基板２のうちのダイヤフラム形成領域１１の以外の部位をマスクすることができる。
【００１９】
〔図１（ｄ）に示す工程〕
ウェハの所定部位にパッシベーション電圧以上の印加電圧Ｖｃｃを印加して、電気化学ストップエッチングを行い、半導体センサチップのそれぞれにダイヤフラム１１を形成する。
ここで、電気化学ストップエッチングとは、シリコンの電位がパッシベーション電圧以上になると、陽極酸化反応により酸化膜が形成されるため、Ｐ- 型シリコン基板１のエッチングが停止することを利用するものである。すなわち、Ｎ- 型エピタキシャル層３にパッシベーション電圧以上の電圧を印加すると、Ｐ型シリコン基板２とＮ- 型エピタキシャル層３におけるＰＮ接合で空乏層が発生する。このため、エッチングはＰ型シリコン基板２側の空乏層の先端で停止する。
【００２０】
このときの、空乏層幅はＮ- 型エピタキシャル層３への印加電圧Ｖｃｃに応じて変化する。このため、この印加電圧Ｖｃｃの大きさによって電気化学ストップエッチング後におけるＰ型シリコン基板２の厚さ（以下、Ｐ型シリコン基板２の残り厚という）Ｓを変化させることができる。この印加電圧ＶｃｃとＰ型シリコン基板２の残り厚Ｓとの関係を図３に示す。この図は、印加電圧ＶｃｃとＰ型シリコン基板２の残り厚Ｓとの関係を実験結果に基づいて予め導出しておいたものであり、この実験結果から印加電圧ＶｃｃとＰ型シリコン基板２の残り厚Ｓの関係は図中の較正曲線で示される。すなわち、上記空乏層幅は、印加電圧Ｖｃｃを大きくするほど大きくなるため、印加電圧Ｖｃｃを大きくするほどＰ型シリコン基板２の残り厚Ｓが厚くなる。  また、ダイヤフラムの厚さＨは、概ね図１（ａ）の工程にて算出したＮ- 型エピタキシャル層３の厚さＬとＰ型シリコン基板２の残り厚Ｓの和となるため、図１（ａ）の工程にて算出したＮ- 型エピタキシャル層３の厚さＬの情報を用いてダイヤフラム１１を目標の厚さにすることができる。つまり、Ｐ型シリコン基板２の残り厚Ｓが、ダイヤフラム１１の目標とする厚さと算出したエピタキシャル層の厚さＬの差になるようにすれば、ダイヤフラム１１を目標の厚さにすることができる。
【００２１】
従って、ダイヤフラム１１の目標とする厚さとＮ- 型エピタキシャル層３の厚さＬとの差を算出することにより目標とするＰ型シリコン基板２の残り厚Ｓを決定し、さらにそのＰ型シリコン基板２の残り厚Ｓに応じた印加電圧Ｖｃｃを図３から求めれば、ダイヤフラム１１の厚さＨが目標値になるように電気化学ストップエッチングを行うことができる。例えば、目標とするＰ型シリコン基板２の残り厚Ｓが、図３に示す点Ｃである場合には、点Ｄに該当する電圧を印加電圧Ｖｃｃとすればよい。
【００２２】
このように、Ｎ- 型エピタキシャル層３の厚さＬの情報を検出し、このＮ- 型エピタキシャル層３の厚さＬの情報からＰ型シリコン基板２の残り厚Ｓを決定し、このＰ型シリコン基板２の残り厚Ｓからそれに応じた印加電圧Ｖｃｃを求めれば、Ｎ- 型エピタキシャル層３の厚さＬのバラツキを電気化学ストップエッチングにて吸収し、ダイヤフラム１１の厚さＨを一定にすることができる。これにより、高い厚さ加工精度のダイヤフラム１１を形成することができる。
【００２３】
また、このように、ＴＥＧ部５の電気特性や実験結果に基づいて予め導出しておいた各特性図等を用いて電気化学ストップエッチングにおける印加電圧Ｖｃｃを決定し、これによってダイヤフラム１１の厚さＨを一定にしているため、予め、目標とする厚さより厚く形成しておいて、追加エッチングで合わせ込む等の工程を必要としない。このため、製造工程を増やさずともダイヤフラム１１の厚さＨを一定にすることができる。
【００２４】
なお、この後ＳｉＮ系の膜９を除去してＰ型シリコン基板２と台座（図示せず）とを陽極接合することで、Ｐ型シリコン基板２が台座に固定される。そして、図中の一点鎖線部分でダイシングカットすることによって半導体センサチップが完成する。なお、Ｐ+ 型ゲージ拡散抵抗１のパターニングされたアルミ配線については図１（ａ）の工程時に形成されている。
【００２５】
この半導体センサチップのダイヤフラム１１の受圧変化によって、Ｐ+ 型ゲージ拡散抵抗１が抵抗値を変化させるため、この抵抗値変化に基づいて圧力や加速度等を検出することができる。
上記実施形態では、バーチカルＰＮＰトランジスタのｈＦＥ−Ｎ- 型エピタキシャル層３の厚さ特性の較正曲線より、Ｎ- 型エピタキシャル層３の厚さＬを検出したが、Ｎ- 型エピタキシャル層３の厚さＬと所定の相関関係を有するものであれば、他のパラメータに基づいてＮ- 型エピタキシャル層３の厚さＬを検出しても良い。
【００２６】
例えば、バーチカルＰＮＰトランジスタの耐圧Ｖｃｅｏ、サチュレーション電圧、若しくはＮ- 型エピタキシャル層３のエピ抵抗等によってＮ- 型エピタキシャル層３の厚さＬを検出することができる。具体的に、バーチカルＰＮＰトランジスタの耐圧Ｖｃｅｏ、サチュレーション電圧、若しくはＮ- 型エピタキシャル層３のエピ抵抗と、Ｎ- 型エピタキシャル層３の厚さＬとの関係をそれぞれ図４〜図６に示す。このように、Ｎ- 型エピタキシャル層３の厚さＬは、バーチカルＰＮＰトランジスタの耐圧Ｖｃｅｏ、サチュレーション電圧、若しくはＮ- 型エピタキシャル層３のエピ抵抗と図４〜図６の相関関係を有するため、この相関関係よりＮ- 型エピタキシャル層３の厚さＬを検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体センサチップの製造手順を示す図である。
【図２】バーチカルＰＮＰトランジスタのｈＦＥ−Ｎ- 型エピタキシャル層３の厚さＬ特性を示す相関図である。
【図３】印加電圧Ｖｃｃ−Ｐ型シリコン基板２の残り厚Ｓ特性を示す相関図である。
【図４】他の実施形態に示す、バーチカルＰＮＰトランジスタの耐圧Ｖｃｅｏ−Ｎ- 型エピタキシャル層３の厚さＬ特性を示す相関図である。
【図５】他の実施形態に示す、バーチカルＰＮＰトランジスタのサチュレーション電圧−Ｎ- 型エピタキシャル層３の厚さＬ特性を示す相関図である。
【図６】他の実施形態に示す、Ｎ- 型エピタキシャル層３のエピ抵抗−Ｎ- 型エピタキシャル層３の厚さＬ特性を示す相関図である。
【符号の説明】
１…Ｐ+ 型ゲージ拡散抵抗、２…Ｐ型シリコン基板、
３…Ｎ- 型エピタキシャル層、５…ＴＥＧ部、９…マスクとなる膜、
１１…ダイヤフラム、Ｌ…Ｎ- 型エピタキシャル層の厚さ、
Ｓ…Ｐ型シリコン基板の残り厚、Ｈ…ダイヤフラム厚。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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