(57)【特許請求の範囲】
【請求項１】
シリコンウエハ上の被試験半導体集積回路素子の電極との電気的接触を行なうプローブカードにおいて、
単結晶シリコンの第１シリコン基板と、
第１シリコン基板の一面に張り合わせ積層され、各種信号の内部配線及びバイアホールが形成された第２シリコン基板と、
第２シリコン基板の第１シリコン基板と反対側の面に張り合わせ積層された、各種信号の配線及びバイアホールが形成された第３シリコン基板とを備え、
上記シリコンウエハ上の被試験半導体集積回路素子と対応して、第１シリコン基板の第２シリコン基板と反対側にマイクロコンタクトピン構造部が形成され、
マイクロコンタクトピン構造部は、一端がそれぞれ第１シリコン基板に一体に固定され、２列に並行配列され、第１シリコン基板の板面と直角な方向（以下、上下方向という）に可動な弾性を持たせた複数の梁が形成され、
これら２列の梁の互いに内側の他端に、それぞれ、第２シリコン基板と反対側に突出し、結晶面（１１１）面で囲まれたピラミッド状の４角錐のコンタクトがそれぞれ一体に形成されて、梁及びコンタクトよりなるマイクロコンタクトピンが構成され、
上記梁のコンタクトと反対側の面は上記第１及び第２シリコン基板間の境界面と同一面上にあり、
マイクロコンタクトピン構造部と対向して第２シリコン基板には、梁の上記上下方向の可動を許容する凹部が形成され、
各梁の第２シリコン基板側の面に絶縁膜を介して薄膜状のバイモルフ型圧電素子が形成され、
マイクロコンタクトピン構造部の各梁の圧電素子に対し電圧供給により、その構造部のコンタクトを、対向する被試験半導体集積回路素子に対し、一括してＯＮ／ＯＦＦ制御する圧電素子駆動回路が第３シリコン基板の第２シリコン基板と反対側に形成され、
各圧電素子は第２シリコン基板のバイアホール及び内部配線と第３シリコン基板のバイアホール及び配線を通じて圧電素子駆動回路に接続され、
各マイクロコンタクトピンは第２シリコン基板のバイアホール及び内部配線と第３シリコン基板のバイアホールを通じて、デバイス試験用信号授受配線と接続されていることを特徴とするプローブカード。
【請求項２】
上記シリコンウエハ上には複数の被試験半導体集積回路素子が形成されてあり、
マイクロコンタクトピン構造部は上記シリコンウエハ上の全ての被試験半導体集積回路素子ごとにそれぞれと対応して形成され、
梁の上記上下方向の可動を許容する上記凹部は、各マイクロコンタクトピン構造部ごとにそれぞれ形成され、
圧電素子駆動回路はマイクロコンタクトピン構造部毎に設けられ、
どの被試験半導体集積回路素子を試験するかを選択切替えるＭＰＸ回路が第３シリコン基板の第２シリコン基板と反対側に形成され、
各圧電素子と圧電素子駆動回路との接続はマイクロコンタクトピン構造部毎に行なわれ、
各マイクロコンタクトピンとデバイス試験用信号授受配線との接続はマイクロコンタクトピン構造部毎に行われていることを特徴とする請求項１記載のプローブカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術】
この発明は、シリコンウエハ上に形成された半導体集積回路素子の特性を試験するのに用いるプローブカードに関する。
【０００２】
【従来の技術】
図４及び図５に従来技術によるプローブカードの構成を示す。
【０００３】
図４に示すように、従来技術によってシリコンのウェハ１上に形成された被試験素子７（チップ）としての半導体集積回路素子の特性を試験するのに用いられるプローブカードの構造の１例では、コンタクトピン１９と、絶縁板１７と、同軸線１８とで構成されている。
コンタクトピン１９は、通常ポゴピンと称される弾性構造のピンとなっており、被試験素子７の電極２（ボンディングパッド）の配置に対向して配列され、その先端が電極２に圧接して電気的導通を得る。絶縁板１７は、コンタクトピン１９を所定の位置に配列し固定するものである。また同軸線１８は、コンタクトピン１９の上端に接続し、図７のブロック図に示した試験装置２８と被試験素子７との電気的信号の授受を行うためのものである。
【０００４】
また図５に示したのは、従来技術による上記プローブカードの構造の他の１例であり、主要部として電極バンプ２１と、メンブレン２０と、プローブフレーム２２と、スクリュウ２３と、同軸線１８とで構成されている。
電極バンプ２１は、シリコンのウェハ１上の被試験素子７の電極の配置に対応して複数設けられ、その電極に圧接して電気的導通を得る。メンブレン２０には、電気信号用の配線とそれに接続された電極バンプ２１とが設けられる。またプローブフレーム２２は、電極バンプ２１やメンブレン２０を上下させるプランジャ２４やスプリング２５、圧力センサ２６、プローブボード２７及び同軸線１８などからなる構造物を支える為の枠組みである。そしてスクリュウ２３は、ウェハ１上の被試験素子７の電極２に、プランジャ２４を左右上下に位置合わせをすることで電極バンプ２１をスプリング２５を介して接触させ、結果として同軸線１８を通じて試験装置２８との電気信号の授受を行わせるためのものである。
【０００５】
【発明が解決しようとする課題】
集積回路の高集積化、高速化により、プローブカードには、ますます、高密度のコンタクトピン、接続箇所のより良いインピーダンスマッチングが求められている。また大規模化により、ウェハの平坦度の劣化に対する対応や、あるいは被試験素子がアルミ電極２の場合はプロープカードのコンタクトピンとの接続を確実にするスクラブ動作（酸化皮膜の除去）対応も必要とされている。
【０００６】
図４によるコンタクトピン１９の場合、ピンの先端はウェハ１上の被試験素子７の電極２に対応すべく細くできても、多数個を配列することや、剛性リード部がある程度の太さを必要とすること、同軸線１８を使用せねばならぬことなどで、ピン間距離は１ｍｍピッチ位が限度とされている。
【０００７】
また図５のメンブレン２０上の電極バンプ２１による方法は図４のコンタクトピン１９を用いるものよりは、高集積化できても（約０．５ｍｍ限度）、ウェハ１の平坦度に対応できる電気的接続を得ることは、電極バンプ２１の非独立性から不可能である。また、スクラブ動作も同様の理由により困難である。
【０００８】
上記記載のように従来技術におけるピンを用いたプローブカードやメンブレンを用いたプローブカードでは、近年の狭小ピッチの被試験素子７に対応したプローブカードを実現することが、より困難になってきている。
【０００９】
そこで、本発明では、マイクロマシニング技術を使用して、各コンタクトピン個別に弾性構造を有した高密度配列可能なコンタクトピン構造を実現することを目的としている。
【００１０】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、マイクロマシニング技術で形成した上下動可能な梁４の一端に、導電性を付与したマイクロコンタクトピン５を少なくとも１極設け、梁４を上下動させる圧電素子６を形成して設ける構造手段とする。これにより、電気的接触を行う電極２とで、各コンタクトピン個別に弾性構造を有したコンタクトを実現する。
【００１１】
第２に、上記課題を解決するために、本発明の構成では、被試験素子電極２の配列に対応して、マイクロマシニング技術で形成した上下動可能な梁４の一端に、被試験素子電極２とコンタクトする導電性を付与したマイクロコンタクトピン５を設け、梁４を上下動させる圧電素子６を形成して設ける構造手段とする。これにより、ウェハ１上の被試験素子電極２との電気的接触を行うコンタクト構造において、各コンタクトピン個別に弾性構造を有した高密度なコンタクト構造が実現でき、従来技術のコンタクトピンや電極バンプによる高密度化の難点やコンタクト不具合が解消可能になった。
また、圧電素子６を駆動する圧電素子駆動回路１１とこの間の接続をプローブカード構造内に追加して形成したプローブカード構造がある。
【００１２】
第３に、ウェハ１上の全被試験素子電極２の配列に対応して、マイクロマシニング技術で形成した上下動可能な梁４の一端に、被試験素子電極２とコンタクトする導電性を付与したマイクロコンタクトピン５をウェハ１上の全電極個数形成して設け、梁４を上下動させる圧電素子６を形成して設け、ウェハ１上の各被試験素子単位にマイクロコンタクトピン５を切り替えるＭＰＸ回路３４を形成して設ける構成手段がある。これにより、ＸＹステージを移動すること無くウェハ１上の全被試験素子を順次切り替えた電気的接触を実現できる。
【００１３】
【発明の実施の形態】
以下にこの発明の実施の形態を実施例と共に詳細に説明する。
【００１４】
【実施例】
本発明実施例について図１を示して、以下に説明する。
図１は、本発明の実施例による、コンタクトピンが２列並行配列されている場合の、３層シリコン基板で形成したプローブカードの要部断面構造図である。
【００１５】
図１の要部断面構造図において、本プローブカード３は３枚のシリコ基板を使用した３層構造から成る。即ち、マイクロマシニング技術により第１シリコン基板８に上下方向に弾性を持たせた梁４を形成し、この梁４の先端部に被試験素子７の電極２と対向配列するようにマイクロコンタクトピン５を先端部に導電性薄膜処理して形成し、このマイクロコンタクトピン５と第３シリコン基板とをバイアホール９で導通接続させる。
そしてこの梁４にはサンドイッチ状に挟んだ薄膜状の圧電素子６を絶縁して形成し、この圧電素子６の２端子を第３シリコン基板上の圧電素子駆動回路１１にバイアホールで導通接続させる。第２シリコン基板は、上記マイクロコンタクトピン５構造部を削除して当たらないようにし、また各種信号の内層配線にも利用する。第３シリコン基板１５は、圧電素子６を駆動する圧電素子駆動回路１１と、第２シリコン基板と共に外部との各種信号の配線層として使用する。
ここで、圧電素子駆動回路１１は、被試験素子毎に設けられ、この昇圧回路により圧電素子６に供給する数十Ｖの直流電圧を発生して、一括してコンタクトＯＮ／ＯＦＦ制御する。
これらマイクロマシニング技術を使用したコンタクト構造によって、各マイクロコンタクトピン５は個別に弾性構造を有したコンタクトピン構造を実現できることとなる。
【００１６】
上記説明のマイクロマシニング技術によるコンタクトピン構造形成について、以下に詳細説明する。
（１）圧電素子６は、梁４部の両面にスパッタ或いは蒸着等により、酸化シリコン（ＳiＯ2）ー金ーＰＬＺＴ（鉛・ランタン・亜鉛・チタン酸化物の組成の圧電素子材）ー金ーＰＬＺＴー金の構成からなる薄膜を生成しバイモルフを形成する。梁４部との電気絶縁は、ＳiＯ2膜によって保たれる。その膜厚は、１０Ｖ／１μｍの耐圧があるので、３〜５μｍ程度の成膜で圧電素子６の駆動電圧等に必要な２０〜３０Ｖには十分に耐え得る。また図示したように圧電素子６は、バイアホール９によって内部配線３０及び圧電素子駆動回路１１と接続する。尚マイクロコンタクトピン５は、上下に１０μｍ程度上下動可能になることで被試験素子７の電極２の高低ずれやウエハの湾曲が有っても、個々に安定な電気的接触を実現できることとなる。
【００１７】
（２）複数マイクロコンタクトピン５と外部との接続は、図には示されていないが、このコンタクト構造物に隣接して例えばセラミック基板を配置して、これとの間でボンディング接続して使用に供する。
【００１８】
次に図６を示して、マイクロコンタクト構造の製造プロセス例を説明する。
１．使用するシリコン基板としては、結晶面（１００）面のシリコン材を使用した場合とする。
２．フォトリソグラフによりマスクを形成した後、Ｃ2Ｆ6（６フッ化炭素）ガスを用いたドライエッチングにより１００×１００×１００ミクロンの直方体を先端に持った厚さ２００ミクロン、長さ５００ミクロンの梁４を形成する。
３．異方性ウェットエッチングにより、高さ５０ミクロンの結晶面（１１１）面で囲まれたピラミッド状の４角錐の突起であるマイクロコンタクトピン５を形成する。エッチングにはイソプロピルアルコールを混合したＫＯＨ（水酸化カリウム）の３Ｎ（規定濃度）水溶液を用いて、７０度Ｃ±１度Ｃで１時間浸漬する。
４．絶縁体（ポリイミド）３１に埋め込み、裏面からふっ硝酸混液にてロストウェハ処理して梁４の厚さを２００→５０ミクロンに薄くする。
５．梁４部にスパッタにより、酸化シリコンー金ーＰＬＺＴー金ーＰＬＺＴー金の二重構成からなるバイモルフの圧電素子６を形成する。ここでＰＬＺＴは圧電素子形成材であり、鉛・ランタン・亜鉛・チタン酸化物からなる。
６．通常の従来技術のプロセスにて、バイアホール９、マイクロストリップラインを形成し、かつ梁４の裏面に相当する箇所にＳiＯ2（酸化シリコン）からなる犠牲層３２を形成した第２シリコン基板１０を張り合わせ積層する。その上に圧電素子駆動回路１１を形成した第３シリコン基板１５を張り合わせ積層して各々のバイアホール間を接続する。
７．最後に犠牲層３２を除去して上下動可能な弾性を持たせた梁４を形成して、電極２に対応した１００ミクロンピッチの梁４を配列したプローブカード３を形成する。
【００１９】
上記プローブカード３構造を使用した応用としては、図２、図３に示すように、ウエハ上の被試験素子７の全個数に対向した複数プローブカード３を３層シリコンウエハで一体形成する一例がある。図２は、この一体形成の複数プローブカードの側断面図であり、図３は、この斜視図である。
この場合では、どの被試験素子を試験するかを選択切り替用のアナログＭＰＸ回路３４とＭＰＸドライバ２９もこの３層シリコンウエハ上に形成する。また外部との信号授受は、これら図には示されていないが、このウエハに隣接して例えばセラミック基板を配置して、これとの間でボンディング接続してデバイス試験用信号の授受を行い試験に供する。このウエハ一体のプローブカード構造では、ＸＹステージを移動が不要になる為、順次ＭＰＸ回路３４で試験用信号を切り替えながら試験可能になる特徴がある。この試験系統図は図７に相当する。
【００２０】
【発明の効果】
本発明は、以上説明したように構成されているので、下記に記載されるような効果を奏する。
マイクロマシニング技術を使用し、先端部にマイクロコンタクトピン５を有し、上下方向に弾性を持たせた梁４を形成し、この梁を上下動させる圧電素子６を形成したことにより、個々のマイクロコンタクトピン５が個別に上下動して被試験素子の電極２に接触する構造が得られることとなり、このことから、安定した被試験素子の電極２との電気的接触が実現できる効果が得られる。
また、圧電素子６駆動回路をプローブカード３に内蔵することで小型にできる。
また、図３に示すように、プローブカード３をウエハ上の被試験素子の全個数に対応して一体形成し、かつＭＰＸ回路３４も搭載することにより、ＸＹステージを移動すること無く、順次ＭＰＸ回路３４で切り替えながら試験実施可能になる効果が得られる。
【図面の簡単な説明】
【図１】本発明の、電極が２列並行配列されている場合の、３層シリコン基板で形成したプローブカードの要部断面構造図である。
【図２】本発明の、ウエハ上の被試験素子の全個数に対応して複数プローブカード３をシリコンウエハに形成して試験する側断面図である。
【図３】本発明の、ウエハ上の被試験素子の全個数に対応して複数プローブカード３をシリコンウエハに形成して試験する斜視図である。
【図４】従来技術による構成のプローブカードを示す断面図である。
【図５】従来技術による構成のプローブカードの他の１例を示す断面図である。
【図６】本発明の、マイクロコンタクト構造の製造プロセス例を説明する製造プロセスの工程図である。
【図７】本発明の応用の、順次ＭＰＸ回路３４で切り替えながら試験実施する試験系統図である。
【符号の説明】
１                ウェハ
２                電極
３                プローブカード
４                梁
５                マイクロコンタクトピン
６                圧電素子
７                被試験素子
８                第１シリコン基板
９                バイアホール
１０              第２シリコン基板
１１              圧電素子駆動回路
１５              第３シリコン基板
１７              絶縁板
１８              同軸線
１９              コンタクトピン
２０              メンブレン
２１              電極バンプ
２２              プローブフレーム
２３              スクリュウ
２４              プランジャ
２５              スプリング
２６              圧力センサ
２７              プローブボード
２８              試験装置
３０              内部配線
３２              犠牲層
３４              ＭＰＸ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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