(57)【特許請求の範囲】
【請求項１】
ソース・ドレイン領域及びチャネル領域が形成されてなる半導体膜と、前記半導体膜に形成されてなるチャネル領域にゲート絶縁膜を介して対峙するゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を覆うように形成されてなる層間絶縁膜と、前記層間絶縁膜に開口されたコンタクトホールを介して前記ソース・ドレイン領域にソース・ドレイン電極が電気的に接続する薄膜トランジスタにおいて、
前記ソース・ドレイン領域において、前記チャネルの幅方向に沿って所定の間隔をあけて複数の高濃度ソース・ドレイン領域が形成され、前記複数の高濃度ソース・ドレイン領域の間には、低濃度ソース・ドレイン領域が形成され、
前記ソース・ドレイン電極は、当該高濃度ソース・ドレイン領域の各々に対して前記コンタクトホールを介して電気的に接続していることを特徴とする薄膜トランジスタ。
【請求項２】
ソース・ドレイン領域及びチャネル領域が形成されてなる半導体膜と、前記半導体膜に形成されてなるチャネル領域にゲート絶縁膜を介して対峙するゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を覆うように形成されてなる層間絶縁膜と、前記層間絶縁膜に開口されたコンタクトホールを介して前記ソース・ドレイン領域にソース・ドレイン電極が電気的に接続する薄膜トランジスタにおいて、
前記ソース・ドレイン領域において、前記チャネルの幅方向に沿って所定の間隔をあけて複数の高濃度ソース・ドレイン領域が形成され、前記複数の高濃度ソース・ドレイン領域の間には、前記チャネル領域と不純物濃度が同等のオフセット領域が形成され、
前記ソース・ドレイン電極は、当該高濃度ソース・ドレイン領域の各々に対して前記コンタクトホールを介して電気的に接続していることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１又は２に規定する薄膜トランジスタを用いて構成したことを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１な又は２に規定する薄膜トランジスタを用いて構成したことを特徴とする電気光学装置。
【請求項５】
請求項４に規定する電気光学装置を用いて構成したことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）、及びそれを用いて構成したアクティブマトリクス基板並びに電気光学装置に関するものである。
【０００２】
【従来の技術】
液晶装置を用いた電気光学装置、あるいはエレクトロルミネッセンスなどといった電流駆動型の発光素子を用いた電気光学装置では、ＴＦＴを用いて駆動回路や画素スイッチング回路などを構成することが多い。ここに用いられるＴＦＴは、従来、図１３に示すように、下地保護膜１１の形成されたガラス基板などといった絶縁基板１０の表面に島状のポリシリコン膜からなる多結晶性の半導体膜２０が形成され、この島状の半導体膜２０には、ゲート電極１５に対してゲート絶縁膜１３を介して対峙するチャネル領域１７、およびこのチャネル領域１７に接続する高濃度ソース・ドレイン領域１２２が形成されている。この高濃度ソース・ドレイン領域１２２に対しては、ゲート電極１５の表面側に形成された層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン電極８００が電気的に接続している。ここで、高濃度ソース・ドレイン領域１２２は、ＴＦＴの製造プロセスにおいてゲート電極１５をマスクとして不純物が導入されることにより、ゲート電極１５に対してセルフアライン的に形成されている。すなわち、図１４に示すように、島状の半導体膜２０のうち、ゲート電極１５と重なるチャネル領域１７の両側にはゲート電極１５の端部と対峙する位置からチャネル長方向（矢印Ｌで示す方向）の両側に向けて高濃度ソース・ドレイン領域１２２が形成されている。
【０００３】
このように構成したＴＦＴ１においてオン電流の増大を図るには、半導体膜２０（チャネル領域１７）をチャネル幅方向（矢印Ｗで示す方向）を拡張した構造が採用される。
【０００４】
【発明が解決しようとする課題】
しかしながら、ポリシリコン膜などといった多結晶の半導体膜２０を用いてＴＦＴ１の能動層を形成すると、半導体膜２０をチャネル幅方向に拡張するほど、ソース・ドレイン間において結晶粒界が偏在する可能性が高くなる。このような場合にはソース・ドレイン電流が局部的に流れるので、そのジュール熱によってＴＦＴ１が自己発熱（セルフヒーティング）を起こし、ＴＦＴ１の温度が局部的に上昇する。また、幅広の半導体膜２０では結晶粒界の偏在以外の理由でソース・ドレイン電流が局部的に流れ、そのジュール熱によってＴＦＴ１が自己発熱を起こすこともある。ここで、図１５（Ａ）には、ＴＦＴ１が大きな自己発熱を起こしたときのゲート電圧−ドレイン電流特性（実線Ｌ１で示す。）を、ＴＦＴ１が正常な場合のゲート電圧−ドレイン電流特性（実線Ｌ２で示す。）と比較して示すように、ＴＦＴ１が自己発熱すると、しきい値電圧の変動、オン電流の低下およびオフリーク電流の増大が発生する。それ故、局部的な発熱であっても、ＴＦＴ１のゲート電圧−ドレイン電流特性は劣化することになる。
【０００５】
また、セルフアライン構造のＴＦＴ１では、ホットキャリアに起因するオン電流の低下、およびオフリーク電流の増大という問題点がある。すなわち、Ｎ型のＴＦＴの場合であれば、ソースからドレインに向けて走行する電子が加速されてシリコンの格子に衝突すると高エネルギーの電子（ホットキャリア）が発生し、この高エネルギーの電子はゲート絶縁膜１３に注入されたり、界面でトラップされることがある。その結果、図１５（Ｂ）に、ホットキャリアが発生したときのゲート電圧−ドレイン電流特性（実線Ｌ３で示す。）を、正常な場合のゲート電圧−ドレイン電流特性（実線Ｌ４で示す。）と比較して示すように、しきい値電圧は変動しないが、オン電流の低下およびオフリーク電流の増大が発生する。
【０００６】
そこで、図１６に示すように、ポリシリコンからなる半導体膜２０を、チャネル幅方向に沿って所定の間隔をあけて並列する複数の小島領域２０１〜２０６に分割して形成し、小島領域２０１〜２０６の各々に対して高濃度ソース・ドレイン領域１２２をゲート電極１５に対してセルフアライン的に形成する方法が考えられる。この構造によれば、各小島領域２０１〜２０６のうちの一部の小島領域２０１〜２０６に結晶粒界が集中する可能性が低いので、結晶粒界の偏在に起因するソース・ドレイン電流の集中を防止できる。しかしながら、この構造でも、図１５（Ａ）を参照して説明した自己発熱に起因するゲート電圧−ドレイン電流特性の劣化を完全に抑えることが困難であり、かつ、図１５（Ｂ）を参照して説明したホットキャリアに起因するゲート電圧−ドレイン電流特性の劣化を防止することができない。
【０００７】
そこで、本発明の課題は、局部的な自己発熱やホットキャリアに起因するゲート電圧−ドレイン電流特性の劣化を防止することができるＴＦＴ、およびこのＴＦＴを用いて構成したアクティブマトリクス基板並びに電気光学装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の薄膜トランジスタは、ソース・ドレイン領域及びチャネル領域が形成されてなる半導体膜と、前記半導体膜に形成されてなるチャネル領域にゲート絶縁膜を介して対峙するゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を覆うように形成されてなる層間絶縁膜と、前記層間絶縁膜に開口されたコンタクトホールを介して前記ソース・ドレイン領域にソース・ドレイン電極が電気的に接続する薄膜トランジスタにおいて、前記ソース・ドレイン領域において、前記チャネルの幅方向に沿って所定の間隔をあけて複数の高濃度ソース・ドレイン領域が形成され、前記複数の高濃度ソース・ドレイン領域の間には、低濃度ソース・ドレイン領域が形成され、前記ソース・ドレイン電極は、当該高濃度ソース・ドレイン領域の各々に対して前記コンタクトホールを介して電気的に接続していることを特徴とする。
また、上記課題を解決するために、本発明の薄膜トランジスタは、ソース・ドレイン領域及びチャネル領域が形成されてなる半導体膜と、前記半導体膜に形成されてなるチャネル領域にゲート絶縁膜を介して対峙するゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を覆うように形成されてなる層間絶縁膜と、前記層間絶縁膜に開口されたコンタクトホールを介して前記ソース・ドレイン領域にソース・ドレイン電極が電気的に接続する薄膜トランジスタにおいて、前記ソース・ドレイン領域において、前記チャネルの幅方向に沿って所定の間隔をあけて複数の高濃度ソース・ドレイン領域が形成され、前記複数の高濃度ソース・ドレイン領域の間には、前記チャネル領域と不純物濃度が同等のオフセット領域が形成され、前記ソース・ドレイン電極は、当該高濃度ソース・ドレイン領域の各々に対して前記コンタクトホールを介して電気的に接続していることを特徴とする。
【０００９】
本発明では、能動層としてポリシリコンを用いたためにチャネル領域などにおいて結晶粒界が偏在していても、このチャネル領域を挟んで対峙するコンクタクトホール同士を結ぶ各電流経路には高抵抗（低濃度ソース・ドレイン領域）が介挿された状態にあるので、特定の電流経路にソース・ドレイン電流が集中することはない。それ故、本発明に係るＴＦＴでは、局部的な自己発熱が発生しないので、局所的な自己発熱に起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。また、本発明に係るＴＦＴでは、チャネル領域を挟んで対峙するソース側の高濃度ソース・ドレイン領域とドレイン側の高濃度ソース・ドレイン領域との間には高抵抗の低濃度ソース・ドレイン領域が介在するため、この低濃度ソース・ドレイン領域において電位勾配が緩和されている。このため、ホットキャリアに起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００１０】
また、本発明において、前記半導体膜は、たとえば、前記ゲート電極の端部に対して前記ゲート絶縁膜を介して対峙する部分に前記チャネル領域と不純物濃度が同等のオフセット領域、あるいは低濃度ソース・ドレイン領域を備えていることを特徴とする。
【００１１】
また、本発明において、前記半導体膜は、たとえば、前記チャネル幅方向に沿って所定の間隔をあけて並列する複数の小島領域に分割されているとともに、該小島領域の各々に対して前記高濃度ソース・ドレイン領域が形成され、前記ソース・ドレイン電極は、当該高濃度ソース・ドレイン領域の各々に対して前記コンタクトホールを介して電気的に接続していることを特徴とする。
【００１２】
また、本発明において、前記半導体膜には、たとえば、前記チャネル幅方向に向かって所定の間隔をあけて複数の前記高濃度ソース・ドレイン領域が形成され、前記ソース・ドレイン電極は、当該高濃度ソース・ドレイン領域の各々に対して前記コンタクトホールを介して電気的に接続していることを特徴とする。
【００１３】
このようなＴＦＴは、たとえば液晶表示装置の液晶装置（電気光学装置）に用いるアクティブマトリクス基板、あるいはエレクトロルミネッセンス素子などといった電流駆動型の発光素子を用いた表示装置（電気光学装置）を構成するのに用いられる。
【００１４】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。なお、以下の説明では、説明の重複を避けるために、共通する機能を有する部分には同一の符号を付してある。また、本発明を適用したＴＦＴは、後述する表示装置に限らず、各種の装置を構成するのに利用できるので、ＴＦＴ単体の特徴点を説明する。
【００１５】
［実施の形態１］
図１は、実施の形態１に係るＴＦＴの断面図である。図２（Ａ）、（Ｂ）はそれぞれ、このＴＦＴの平面図、および図２（Ａ）のＢ−Ｂ′線における断面図である。なお、図１は、図２（Ａ）のＡ−Ａ′線における断面図に相当する。
【００１６】
図１および図２（Ａ）、（Ｂ）において、本形態のＴＦＴ１は、下地保護膜１１の形成されたガラス基板などといった絶縁基板１０の表面に形成されている。すなわち、絶縁基板１０の表面には島状のポリシリコン膜からなる多結晶性の半導体膜２０が形成され、この島状の半導体膜２０には、ゲート電極１５に対してゲート絶縁膜１３を介して対峙するチャネル領域１７、およびこのチャネル領域１７に接続するソース・ドレイン領域１２が形成されている。このソース・ドレイン領域１２に対しては、ゲート電極１５の表面側に形成された層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン電極８００が電気的に接続している。
【００１７】
このように構成したＴＦＴ１においてそのオン電流の増大を図ることを目的に、半導体膜２０（チャネル領域１７）は、チャネル幅方向（矢印Ｗで示す方向）に拡張された構造になっている。但し、半導体膜２０をチャネル幅方向に拡張するほど、ソース・ドレイン間において結晶粒界が偏在したときにソース・ドレイン電流が局部的に流れるので、そのジュール熱によってＴＦＴ１が局部的に自己発熱を起こし、ＴＦＴの温度が局部的に上昇するおそれがある。また、セルフアライン構造のＴＦＴでは、ホットキャリアに起因するオン電流の低下、およびオフリーク電流の増大という問題点がある。
【００１８】
そこで、本形態では、半導体膜２０には、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向（矢印Ｌで示す方向）にずれた位置に高濃度ソース・ドレイン領域１２２が形成されている一方、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１が形成されている。すなわち、ＴＦＴ１はＬＤＤ構造を有している。従って、本形態のＴＦＴ１では、チャネル領域１７を挟んで対峙するソース側の高濃度ソース・ドレイン領域１２２とドレイン側の高濃度ソース・ドレイン領域１２２との間には高抵抗の低濃度ソース・ドレイン領域１２１が介在する。
【００１９】
また、高濃度ソース・ドレイン領域１２２に対応する領域において、層間絶縁膜５１には、コンタクトホール１９がチャネル幅方向（矢印Ｗで示す方向）に沿って複数、形成され、これらのコンタクトホール１９を介してソース・ドレイン電極８００が高濃度ソース・ドレイン領域１２２に電気的に接続している。
【００２０】
このように構成した本形態のＴＦＴ１では、能動層としてポリシリコンを用いたためにチャネル領域１７などにおいて結晶粒界が偏在していても、このチャネル領域１７を挟んで対峙するコンクタクトホール１９同士を結ぶ点線で表された各電流経路Ｅ１〜Ｅ６には高抵抗（低濃度ソース・ドレイン領域１２１）が介挿された状態にあるので、各電流経路Ｅ１〜Ｅ６に流れるソース・ドレイン電流は、低濃度ソース・ドレイン領域１２１が有する高い抵抗によって均等化される。従って、複数の電流経路Ｅ１〜Ｅ６のうち、特定の電流経路にソース・ドレイン電流が集中することはない。よって、本形態のＴＦＴ１では、局部的な自己発熱が発生しないので、図１５（Ａ）を参照して説明したような自己発熱に起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００２１】
また、本形態のＴＦＴ１では、チャネル領域１７を挟んで対峙するソース側の高濃度ソース・ドレイン領域１２２とドレイン側の高濃度ソース・ドレイン領域１２２との間には高抵抗の低濃度ソース・ドレイン領域１２１が介在するため、この低濃度ソース・ドレイン領域１２１において電位勾配が緩和される。このため、図１５（Ｂ）を参照して説明したようなホットキャリアに起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００２２】
なお、実施の形態１では、複数のコンタクトホールをソース及びドレイン電極に形成したが、ソース・ドレイン領域のうち少なくとも一方の領域に、チャネル幅方向に沿って形成された複数のコンタクトホールを介してソース電極もしくはドレイン電極が電気的に接続している構成とすることも可能である。望ましくはドレイン側に複数のコンタクトホールを介してドレイン電極を形成する。なお、この構成は以下の形態においても同様に実施できるものである。
【００２３】
［実施の形態２］
図３（Ａ）、（Ｂ）はそれぞれ、本形態のＴＦＴの平面図、および図３（Ａ）のＣ−Ｃ′線における断面図である。なお、図３（Ａ）のＡ−Ａ′線における断面は、実施の形態１と同様、図１に示すように表されるので、本形態の説明でも、図１を参照して説明する。
【００２４】
図１および図３（Ａ）、（Ｂ）において、本形態のＴＦＴ１でも、実施の形態１と同様、下地保護膜１１の形成されたガラス基板などといった絶縁基板１０の表面には、島状のポリシリコン膜からなる多結晶性の半導体膜２０が形成され、この島状の半導体膜２０には、ゲート電極１５に対してゲート絶縁膜１３を介して対峙するチャネル領域１７、およびこのチャネル領域１７に接続するソース・ドレイン領域１２が形成されている。このソース・ドレイン領域１２に対しては、ゲート電極１５の表面側に形成された層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン電極８００が電気的に接続している。
【００２５】
このように構成したＴＦＴ１においてそのオン電流の増大を図ることを目的に、半導体膜２０（チャネル領域１７）は、チャネル幅方向（矢印Ｗで示す方向）に拡張された構造になっている。
【００２６】
但し、本形態において、半導体膜２０は、チャネル幅方向（矢印Ｗで示す方向）に沿って所定の間隔をあけて並列する複数の小島領域２０１〜２０６に分割されている。また、半導体膜２０では、いずれの小島領域２０１〜２０６においても、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向（矢印Ｌで示す方向）にずれた位置に高濃度ソース・ドレイン領域１２２が形成され、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１が形成されている。すなわち、ＴＦＴ１はＬＤＤ構造を有している。従って、本形態のＴＦＴ１では、チャネル領域１７を挟んで対峙するソース側の高濃度ソース・ドレイン領域１２２とドレイン側の高濃度ソース・ドレイン領域１２２との間には高抵抗の低濃度ソース・ドレイン領域１２１が介在する。
【００２７】
また、半導体膜２０の小島領域２０１〜２０６毎に形成された高濃度ソース・ドレイン領域１２２に対応する領域では、層間絶縁膜５１に対してコンタクトホール１９が形成されている。このため、コンタクトホール１９は、チャネル幅方向（矢印Ｗで示す方向）に沿って複数、形成され、これらのコンタクトホール１９を介してドレイン電極８００が高濃度ソース・ドレイン領域１２２に電気的に接続している状態にある。
【００２８】
このように構成した本形態のＴＦＴ１では、チャネル領域１７、低濃度ソース・ドレイン領域１２１、および高濃度ソース・ドレイン領域１２２は小島領域２０１〜２０６毎に独立し、それぞれが小さなＴＦＴとして機能する。ここで、能動層としてポリシリコンを用いたために小島領域２０１〜２０６のいずれかのチャネル領域１７などに結晶粒界が偏在したとしても、チャネル領域１７を挟んで対峙するコンクタクトホール１９同士を結ぶ点線で表された各電流経路Ｅ１〜Ｅ６には高抵抗（低濃度ソース・ドレイン領域１２１）が介挿された状態にあるので、各電流経路Ｅ１〜Ｅ６に流れるソース・ドレイン電流は、低濃度ソース・ドレイン領域１２１が有する高い抵抗によって均等化される。従って、複数の電流経路Ｅ１〜Ｅ６のうち、特定の電流経路にソース・ドレイン電流が集中することはない。それ故、本形態のＴＦＴ１では、局部的な自己発熱が発生しないので、図１５（Ａ）を参照して説明したような自己発熱に起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００２９】
また、本形態では、本形態のＴＦＴ１では、チャネル領域１７を挟んで対峙するソース側の高濃度ソース・ドレイン領域１２２とドレイン側の高濃度ソース・ドレイン領域１２２との間には高抵抗の低濃度ソース・ドレイン領域１２１が介在するため、この低濃度ソース・ドレイン領域１２１において電位勾配が緩和されている。このため、図１５（Ｂ）を参照して説明したようなホットキャリアに起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００３０】
［実施の形態３］
図４（Ａ）、（Ｂ）はそれぞれ、本形態のＴＦＴの平面図、および図４（Ａ）のＤ−Ｄ′線における断面図である。なお、図４（Ａ）のＡ−Ａ′線における断面は、実施の形態１と同様、図１に示すように表されるので、本形態の説明でも、図１を参照して説明する。
【００３１】
図１および図４（Ａ）、（Ｂ）において、本形態のＴＦＴ１も、実施の形態１、２と同様、下地保護膜１１の形成されたガラス基板などといった絶縁基板１０の表面には、島状のポリシリコン膜からなる多結晶性の半導体膜２０が形成され、この島状の半導体膜２０には、ゲート電極１５に対してゲート絶縁膜１３を介して対峙するチャネル領域１７、およびこのチャネル領域１７に接続するソース・ドレイン領域１２が形成されている。このソース・ドレイン領域１２に対しては、ゲート電極１５の表面側に形成された層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン電極８００が電気的に接続している。
【００３２】
このように構成したＴＦＴ１においてそのオン電流の増大を図ることを目的に、半導体膜２０（チャネル領域１７）は、チャネル幅方向（矢印Ｗで示す方向）に拡張された構造になっている。
【００３３】
但し、本形態において、半導体膜２０には、チャネル幅方向（矢印Ｗで示す方向）に向かって所定の間隔をあけて複数の高濃度ソース・ドレイン領域１２２が形成されている。また、高濃度ソース・ドレイン領域１２２はいずれも、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向（矢印Ｌで示す方向）にずれた位置に形成され、これらの高濃度ソース・ドレイン領域１２２に対応する領域では、層間絶縁膜５１に対してコンタクトホール１９が形成されている。このため、コンタクトホール１９は、チャネル幅方向（矢印Ｗで示す方向）に沿って複数、形成され、これらのコンタクトホール１９を介してドレイン電極８００が高濃度ソース・ドレイン領域１２２に電気的に接続している状態にある。
【００３４】
一方、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１が形成され、ＴＦＴ１はＬＤＤ構造を有している。また、半導体膜２０において、チャネル幅方向で隣接する高濃度ソース・ドレイン領域１２２の間には、低濃度ソース・ドレイン領域１２１と同等の不純物濃度を有する低濃度領域１２３が形成されている。
【００３５】
このように構成した本形態のＴＦＴ１では、能動層としてポリシリコンを用いたためにチャネル領域１７などにおいて結晶粒界が偏在していても、このチャネル領域１７を挟んで対峙するコンクタクトホール１９同士を結ぶ点線で表された各電流経路Ｅ１〜Ｅ６には高抵抗（低濃度ソース・ドレイン領域１２１）が介挿された状態にあるので、各電流経路Ｅ１〜Ｅ４に流れるソース・ドレイン電流は、低濃度ソース・ドレイン領域１２１が有する高い抵抗によって均等化される。従って、複数の電流経路Ｅ１〜Ｅ４のうち、特定の電流経路にソース・ドレイン電流が集中することはない。それ故、本形態のＴＦＴ１では、局部的な自己発熱が発生しないので、図１５（Ａ）を参照して説明したような自己発熱に起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００３６】
また、本形態のＴＦＴ１では、チャネル領域１７を挟んで対峙するソース側の高濃度ソース・ドレイン領域１２２とドレイン側の高濃度ソース・ドレイン領域１２２との間には高抵抗の低濃度ソース・ドレイン領域１２１が介在するため、この低濃度ソース・ドレイン領域１２１において電位勾配が緩和されている。このため、図１５（Ｂ）を参照して説明したようなホットキャリアに起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【００３７】
［その他の形態］
なお、上記形態に係るＴＦＴはいずれもＬＤＤ構造とするために、ゲート電極１５の端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１を形成したが、この低濃度ソース・ドレイン領域１２１に相当する部分への不純物の導入を省略してこの部分の不純物濃度をチャネル領域１７と同等にすれば、上記形態に係るいずれのＴＦＴも、オフセットゲートＬＤＤ構造とすることができる。このようにしてオフセットゲート構造を採用する場合には、実施の形態３において、チャネル幅方向で隣接する高濃度ソース・ドレイン領域１２２の間は、低濃度ソース・ドレイン領域１２１に代えて、不純物濃度がチャネル領域１７と同等の領域として形成されることになる。
【００３８】
［アクティブマトリクス基板への適用例］
図５ないし図９を参照して、本発明を適用した上記の実施の形態１、２、３に係るＴＦＴを液晶表示装置のアクティブマトリクス基板に形成した例を説明する。図５および図６はそれぞれ、本形態に係る液晶表示装置に用いた液晶装置（電気光学装置）を対向基板の側からみた平面図、および図５のＨ−Ｈ′線で切断したときの液晶装置の断面図である。図７は、アクティブマトリクス基板ＡＭの構成を模式的に示すブロック図、図８は、この液晶表示装置における画素領域の一部を抜き出して示す平面図である。図９（Ａ）、（Ｂ）はそれぞれ、２段のＣＭＯＳインバータ回路の説明図、およびＣＭＯＳインバータ回路の平面構造を拡大して示す説明図である。
【００３９】
図５および図６において、液晶表示装置に用いる液晶装置ＬＰは、画素電極８がマトリクス状に形成されたアクティブマトリクス基板ＡＭと、対向電極３１が形成された対向基板ＯＰと、これらの基板間に封入、挟持されている液晶３９とから概略構成されている。アクティブマトリクス基板ＡＭと対向基板ＯＰとは、対向基板ＯＰの外周縁に沿って形成されたギャップ材含有のシール材５２によって所定の間隙を介して貼り合わされている。また、アクティブマトリクス基板ＡＭと対向基板ＯＰとの間には、シール材５２によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。この液晶封入領域４０内において、アクティブマトリクス基板ＡＭと対向基板ＯＰと間にはスペーサ３７を介在させることもある。シール材５２としては、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、シール材５２に配合されるギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球などが用いられる。
【００４０】
対向基板ＯＰはアクティブマトリクス基板ＡＭよりも小さく、アクティブマトリクス基板ＡＭの周辺部分は、対向基板ＯＰの外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板ＡＭの駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板ＯＰから露出した状態にある。ここで、シール材５２は部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、対向基板ＯＰとアクティブマトリクス基板ＡＭとを貼り合わせた後、シール材５２の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後、液晶注入口２４１を封止剤２４２で塞げばよい。なお、対向基板ＯＰには、シール材５２の内側において画面表示領域７を見切りするための遮光膜ＢＭ２も形成されている。また、対向基板ＯＰのコーナー部のいずれにも、アクティブマトリクス基板ＡＭと対向基板ＯＰとの間で電気的導通をとるための上下導通材５６が形成されている。
【００４１】
ここで、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路７０は片側だけでも良いことは言うまでもない。また、データ線駆動回路６０を画面表示領域７の辺に沿って両側に配列しても良い。例えば奇数列のデータ線は画面表示領域７の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、 偶数列のデータ線は画面表示領域７の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路６０の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。また、アクティブマトリクス基板ＡＭにおいて、データ線駆動回路６０と対向する辺の側では、遮光膜ＢＭ２の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板ＯＰおよびアクティブマトリクス基板ＡＭの光入射側の面あるいは光出射側には、使用する液晶３９の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モードモード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００４２】
本形態の液晶装置ＬＰを透過型で構成した場合には、たとえば、投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置ＬＰがＲＧＢ用のライトバルブとして各々使用され、各液晶装置ＬＰの各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、本形態の液晶装置ＬＰにはカラーフィルタが形成されていない。但し、対向基板ＯＰにおいて各画素電極８に対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー液晶表示装置を構成することができる。さらにまた、対向基板ＯＰに何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００４３】
（アクティブマトリクス基板の構成）
図７は、アクティブマトリクス基板ＡＭの構成を模式的に示すブロック図、図８は、この液晶表示装置における画素領域の一部を抜き出して示す平面図である。
【００４４】
図７に示すように、液晶表示装置用のアクティブマトリクス基板ＡＭ上には、データ線９０および走査線９１に接続する画素スイッチング用のＴＦＴ１０Ｃと、このＴＦＴ１０Ｃを介してデータ線９０から画像信号が入力される液晶セル９４が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ線駆動回路６０が形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査線駆動回路７０が形成されている。画素領域では、前段の走査線９１との間に保持容量４０（容量素子）が形成され、この保持容量４０は、液晶セル９４での電荷の保持特性を高める機能を有している。
【００４５】
（画素領域の基本構成）
図８に示すように、画素領域では、画素用のＴＦＴ１Ｃのソース・ドレイン領域１２Ｃに対して、データ線９０、およびＩＴＯ膜からなる透明な画素電極４４がソース・ドレイン電極としてコンタクトホール１９を介してそれぞれ電気的接続している。また、画素領域において、保持容量４は、画素用ＴＦＴ１Ｃを形成するための半導体膜２０Ｃ（シリコン膜）と同時形成された半導体膜を導電化したものを下層側電極４１とし、この下層側電極４１に対して、ゲート電極１５と同時形成された前段の走査線９１から張り出した上層側電極４２が重なった状態にある。なお、保持容量４は、走査線９１と同時形成されるのであれば専用の容量線との間に構成することもある。
【００４６】
このように構成した画素領域において、図８では画素用のＴＦＴ１Ｃを一般的な構造で示してあるが、この画素用のＴＦＴ１Ｃとして、図１ないし図４を参照して説明した実施の形態１、２、３に係る構造のＴＦＴを用いることが好ましい。この画素用のＴＦＴ１Ｃでは、ソース・ドレイン電流が比較的小さいので、図１５（Ａ）を参照して説明した自己発熱に起因するゲート電圧−ドレイン電流特性の劣化、あるいは図１５（Ｂ）を参照して説明したホットキャリアに起因するゲート電圧−ドレイン電流特性の劣化の問題は少ないが、実施の形態１、２、３に係るＬＤＤ構造のＴＦＴは、オフリーク電流が小さいので、表示むらなどが発生しないという利点がある。
【００４７】
（ＣＭＯＳインバータ回路の基本構成）
データ側および走査側の駆動回路６０、７０では、図９（Ａ）にたとえば２段のＣＭＯＳインバータ回路８０を示すように、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１ＢとによってＣＭＯＳ回路８１が構成されている。このようなＣＭＯＳ回路８１は、１段あるいは２段以上でインバータ回路を構成する。
【００４８】
図９（Ｂ）は、ＣＭＯＳインバータ回路の平面構造を拡大して示す説明図である。この図に示すＣＭＯＳインバータ回路８０（ＴＦＴ回路）では、各段においてＣＭＯＳ回路８１を構成するいずれのＰ型のＴＦＴ１Ｂにおいても、ソース・ドレイン領域１２Ｂの一方は、電圧Ｖddが供給されるアルミニウム層からなる配線層８０１（ソース・ドレイン電極）にコンタクトホール１９を介して電気的接続し、いずれのＮ型のＴＦＴ１Ａにおいても、ソース・ドレイン領域１２Ａの一方は、電圧Ｖssが供給されるアルミニウム層からなる配線層８０２（ソース・ドレイン電極）にコンタクトホール１９を介して電気的接続している。
【００４９】
また、各段のＮ型およびＰ型のＴＦＴ１Ｂ、１Ｂのアルミニウム層からなるゲート電極１５Ａ、１５Ｂは、コンタクトホール１９を介して入出力用の配線層８０３（ゲート配線層）に電気的接続し、この配線層８０３は、前段でＣＭＯＳ回路８１を構成するＮ型およびＰ型のＴＦＴ１Ｂ、１ＢにおいてＮ型ＴＦＴ１Ａのソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領域１２Ｂにコンタクトホール１９を介して電気的接続している。
【００５０】
この図９（Ｂ）には、各駆動回路用のＴＦＴ１Ａ、１Ｂを一般的な構造で示してあるが、これらの駆動回路用のＴＦＴ１Ａ、１Ｂとして、図１ないし図４を参照して説明した実施の形態１、２、３に係る構造のＴＦＴを用いることが好ましい。この駆動回路用ののＴＦＴ１Ａ、１Ｂでは、ソース・ドレイン電流が比較的大きいので、実施の形態１、２、３に係るＬＤＤ構造のＴＦＴを用いれば、チャネル幅を拡張してオン電流の増大を図っても、図１５（Ａ）を参照して説明した自己発熱に起因するゲート電圧−ドレイン電流特性の劣化、あるいは図１５（Ｂ）を参照して説明したホットキャリアに起因するゲート電圧−ドレイン電流特性の劣化が発生しない。また、駆動回路用のＴＦＴ１Ａ、１Ｂとして、実施の形態１、２、３に係るＬＤＤ構造のＴＦＴを用いれば、さらに、耐電圧が向上する分、チャネル長を短くできるので、寄生容量の影響などを抑えることができるという利点がある。
【００５１】
（各ＴＦＴおよび保持容量の断面構造）
このようにアクティブマトリクス基板では、図１０に示すように、それぞれの領域にＴＦＴが構成されるが、いずれもＴＦＴも共通の製造工程の中で作り込むことができる。なお、ＴＦＴ１Ａ、１Ｂ、１Ｃのうち、駆動回路用のＮ型のＴＦＴ１Ａでは、シリコン酸化膜からなる層間絶縁膜５１の上層側に位置する配線層８０２がソース・ドレイン電極として層間絶縁膜５１のコンタクホール１９を介してソース・ドレイン領域１２Ａに電気的接続している構造になっている。Ｐ型のＴＦＴ１Ｂでは、層間絶縁膜５１の上層側に位置する配線層８０１がソース・ドレイン電極として層間絶縁膜５１のコンタクホール１９を介してソース・ドレイン領域１２Ｂに電気的接続している構造になっている。また、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１Ｂとの間では、層間絶縁膜５１の上層側に位置する配線層８０３がソース・ドレイン電極として層間絶縁膜５１のコンタクホール１９を介してＮ型ＴＦＴ１Ａのソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領域１２Ｂの双方に電気的接続している構造になっている。
【００５２】
また、画素用のＴＦＴ１Ｃでは、層間絶縁膜５１の上層側に位置するデータ線９０および画素電極４４がそれぞれ、ソース・ドレイン電極として層間絶縁膜５１のコンタクホール１９を介してソース・ドレイン領域１２Ｃにそれぞれ電気的接続している構造になっている。なお、ガラス基板１０の表面側には、シリコン酸化膜からなる下地保護膜１１が形成されている。
【００５３】
このように構成したアクティブマトリクス基板では、駆動回路用のＮ型およびＰ型のＴＦＴ１Ｂ、１Ｂと、画素用のＴＦＴ１Ｃとは、いずれも同じガラス基板１０上に形成されるだけでなく、各素子を形成するための各工程を互いに援用していくことになる。
【００５４】
（アクティブマトリクス基板の製造方法）
次に、アクティブマトリクス基板への各ＴＦＴ１Ａ、１Ｂ、１Ｃの製造方法の一例を、図１１、図１２を参照して説明する。
【００５５】
まず図１１（Ａ）に示すようにガラス製の基板１０に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２０００オングストロームのシリコン酸化膜からなる下地保護膜１１を形成する。次に基板１０の温度を３５０℃に設定して、下地保護膜１１の表面にプラズマＣＶＤ法により厚さが約６００オングストロームのアモルファスのシリコン膜からなる半導体膜２００を形成する。次にアモルファスのシリコン膜からなる半導体膜２００に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜２００をポリシリコン膜にまで結晶化しておく。
【００５６】
レーザアニール法では、たとえば、エキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。
【００５７】
次に図１１（Ｂ）に示すように、ポリシリコン膜となった半導体膜２００をフォトリソグラフィ技術を用いてパターニングし、半導体膜２０Ａ、２０Ｂ、２０Ｃを形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃは、それぞれ駆動回路用のＮ型のＴＦＴ１Ａ、駆動回路用のＰ型のＴＦＴ１Ｂ、画素用のＴＦＴ１Ｃを形成するための島状の半導体膜である。これまでの工程を行う間に、ＴＦＴのしきい値を調整することを目的に低濃度の不純物を導入しておくことがある（チャネルドープ工程）。
【００５８】
ここで、駆動回路用のＮ型のＴＦＴ１Ａ、駆動回路用のＰ型のＴＦＴ１Ｂ、および画素用のＴＦＴ１Ｃとして、実施の形態２に係る構造を採用する場合には、半導体膜２００を、図３（Ａ）に示すように、小島領域２０１〜２０６からなる島状の半導体膜２０Ａ、２０Ｂ、２０Ｃにパターニングする。
【００５９】
次に図１１（Ｃ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃの表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。
【００６０】
次に図１１（Ｄ）に示すように、駆動回路用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うとともに、駆動回路用のＮ型のＴＦＴ１Ａおよび画素用のＴＦＴ１Ｃのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ａを形成し、この状態で半導体膜２０Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｎ型不純物導入工程）。その結果、半導体膜２０Ａ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｃとなる。
【００６１】
ここで、駆動回路用のＮ型のＴＦＴ１Ａおよび画素用のＴＦＴ１Ｃとして、実施の形態３に係る構造を採用する場合には、高濃度のリンイオンを選択的に導入するためのレジストマスク９１Ａのパターンを図４に示す高濃度ソース・ドレイン領域１２２に対応させておく。
【００６２】
次に図１１（Ｅ）に示すように、駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃの形成予定領域全体を覆うとともに、駆動回路用のＰ型のＴＦＴ１Ｂのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ｂに対してボロンイオン（Ｐ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｐ型不純物導入工程）。その結果、半導体膜２０Ｂのうちボロンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ｂとなる。
【００６３】
ここで、駆動回路用のＰ型のＴＦＴ１Ｂとして、実施の形態３に係る構造を採用する場合には、高濃度のボロンイオンを選択的に導入するためのレジストマスク９１Ｂのパターンを図４に示す高濃度ソース・ドレイン領域１２２に対応させておく。
【００６４】
次に図１１（Ｆ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃにアークランプを用いた急速加熱処理を行い、半導体膜２０Ａ、２０Ｂ、２０Ｃに導入した不純物を活性化する（急速加熱処理工程）。
【００６５】
このようにして急速加熱処理工程を終えた後は、図１２（Ａ）に示すように、アルミニウムなどの金属膜からなる導電膜７３をスパッタ法により形成する（導電膜形成工程）。
【００６６】
次に図１２（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成した後、図１２（Ｃ）に示すように導電膜７３をパターニングし、各ＴＦＴのゲート電極１５Ａ、１５Ｂ、１５Ｃを形成する（ゲート電極形成工程）。
【００６７】
次に図１２（Ｄ）に示すように、駆動回路用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うレジストマスク９３Ａを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3）などを用いて低濃度のリンイオン（Ｎ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。半導体膜２０Ａ、２０Ｃには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ａ、１７Ｃとなる。その結果、同一の基板１０上に駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＮ型のＴＦＴ１Ｃとが構成され、これらのＴＦＴは、ソース・ドレイン領域１２Ａ、１２Ｃのうちゲート電極１５Ａ、１５Ｃの端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ａ、１２１Ｃを備えるＬＤＤ構造となる。このような低濃度Ｎ型不純物の導入工程を省略すれば、ＴＦＴ１Ａ、１Ｃはオフセットゲート構造となる。
【００６８】
次に図１２（Ｅ）に示すように、駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃを覆うレジストマスク９３Ｂを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｐ型不純物導入工程）。半導体膜２０Ｂには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ｂとなる。その結果、基板１０上に駆動回路用のＰ型のＴＦＴ１Ｂが構成され、このＴＦＴは、ソース・ドレイン領域１２Ｂのうちゲート電極１５Ｂの端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ｂを備えるＬＤＤ構造となる。このような低濃度Ｐ型不純物の導入工程を省略すれば、ＴＦＴ１Ｂはオフセットゲート構造を有することになる。
【００６９】
次にフォーミングガス中で熱処理を行い、低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２１Ｃに導入した低濃度の不純物を活性化した後、図１２（Ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５１を形成する。
【００７０】
そして、図１０に示すように、層間絶縁膜５１にコンタクトホール１９を形成し、しかる後に各配線層８０１、８０２、８０３および画素電極４４を順次形成する。ここで、コンタクトホール１９は、図１ないし図４に示すように、高濃度ソースドレイン１２２（１２２Ａ、１２２Ｂ、１２２Ｃ）に対応する位置に対して、チャネル幅方向に沿って複数形成する。
【００７１】
このように、実施の形態１、２、３のいずれの構造のＴＦＴを製造する場合でも、一般的なＬＤＤ構造あるいはオフセットゲート構造のＴＦＴを製造する場合と比較して、パターニング時、不純物注入時、およびコンタクトホールの孔開け時に用いるマスクのパターンを変更するだけでよく、工程数が増えることはない。
【００７２】
【発明の効果】
以上説明したように、本発明に係るＴＦＴでは、能動層としてポリシリコンを用いたためにチャネル領域などにおいて結晶粒界が偏在していても、このチャネル領域を挟んで対峙するコンクタクトホール同士を結ぶ各電流経路には高抵抗（低濃度ソース・ドレイン領域）が介挿された状態にあるので、特定の電流経路にソース・ドレイン電流が集中することはない。それ故、本発明に係るＴＦＴでは、局部的な自己発熱が発生しないので、局所的な自己発熱に起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。また、本発明に係るＴＦＴでは、チャネル領域を挟んで対峙するソース側の高濃度ソース・ドレイン領域とドレイン側の高濃度ソース・ドレイン領域との間には高抵抗の低濃度ソース・ドレイン領域が介在するため、この低濃度ソース・ドレイン領域において電位勾配が緩和されている。このため、ホットキャリアに起因するゲート電圧−ソース・ドレイン電流特性の劣化が発生しない。
【図面の簡単な説明】
【図１】本発明を適用したＴＦＴの断面図である。
【図２】（Ａ）、（Ｂ）それぞれは、本発明の実施の形態１に係るＴＦＴの平面図、および（Ａ）のＢ−Ｂ′線における断面図である。
【図３】（Ａ）、（Ｂ）それぞれは、本発明の実施の形態２に係るＴＦＴの平面図、および（Ａ）のＣ−Ｃ′線における断面図である。
【図４】（Ａ）、（Ｂ）それぞれは、本発明の実施の形態２に係るＴＦＴの平面図、および（Ａ）のＤ−Ｄ′線における断面図である。
【図５】本発明を適用したＴＦＴを用いた液晶表示装置の液晶装置を対向基板の側からみた平面図である。
【図６】本発明を適用したＴＦＴを用いた液晶表示装置の液晶装置を図５のＨ−Ｈ′線で切断したときの断面図である。
【図７】図６に示すアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図８】図７に示すアクティブマトリクス基板の画素領域の一部を抜き出して示す平面図である。
【図９】（Ａ）、（Ｂ）はそれぞれ、２段のＣＭＯＳインバータ回路の説明図、およびＣＭＯＳインバータ回路の平面構造を拡大して示す説明図である。
【図１０】図７に示すアクティブマトリクス基板に形成される３種類のＴＦＴの構成を示す断面図である。
【図１１】図１０に示すアクティブマトリクス基板の製造方法の一例を示す工程断面図である。
【図１２】図１０に示すアクティブマトリクス基板の製造工程のうち、図１１に示す工程に続いて行う各工程の工程断面図である。
【図１３】従来のＴＦＴの断面図である。
【図１４】従来のＴＦＴの平面図である。
【図１５】（Ａ）、（Ｂ）はそれぞれ、ゲート電圧−ドレイン電流特性が自己発熱に起因して劣化する様子を示すグラフ、およびゲート電圧−ドレイン電流特性がホットキャリアに起因して劣化する様子を示すグラフである。
【図１６】結晶粒界の偏在に起因する局部的な自己発熱に対する対策を施した参考例に係るＴＦＴの平面図である。
【符号の説明】
１  ＴＦＴ
１０  絶縁基板
１１  下地保護膜
１２  ソース・ドレイン領域
１３  ゲート絶縁膜
１５  ゲート電極
１７  チャネル領域
１９  コンタクトホール
２０  多結晶性の半導体膜
５１  層間絶縁膜
１２１  低濃度ソース・ドレイン領域
１２２  高濃度ソース・ドレイン領域
１２３  高濃度ソース・ドレイン領域の間の低濃度領域
２０１〜２０６  半導体膜を分割した小島領域
８００  ソース・ドレイン電極
Ｅ１〜Ｅ６  電流経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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