(57)【特許請求の範囲】
【請求項１】
論理回路を構成する複数のセルと前記論理回路に使用されていない複数のダミーセルとを有する、スタンダードセル方式にてレイアウト設計された半導体集積回路に対してレイアウト修正を行うレイアウト方法において、
（１）前記レイアウト修正によって不要となる前記論理回路の構成要素であるセル（以下、不要セル）の近傍領域内を検索して、該領域内に存在するダミーセルを検出するダミーセル検索過程と、
（２）前記第（１）の過程において検出されたダミーセルの中から前記不要セルと置換されてレイアウト修正後の論理回路（以下、修正後論理回路）の構成要素となりうるセル（以下、置換論理セル）を求める第１の調査過程と、
（３）前記第１の調査過程において前記置換論理セルを検出できなかった場合に、前記第（１）の過程において検出されたダミーセルを組み合わせることにより前記不要セルと置換されて前記修正後論理回路の構成要素となりうるダミーセルの組み合わせ（以下、組み合わせ置換論理セル）を求める第２の調査過程と、
（４）前記第１または第２の調査過程において求められた前記置換論理セルまたは前記組み合わせ置換論理セルを前記不要セルと置換し、前記置換論理セルまたは前記組み合わせ置換論理セルに係る配線を求める配線過程と、
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
前記第１の調査過程、または、前記第１の調査過程および前記第２の調査過程においては、前記不要セルをダミーセルとして取り扱うことを特徴とする請求項１に記載の半導体集積回路のレイアウト方法。
【請求項３】
置換論理セルになり得る論理セルと、これと等価な論理回路を構成することができるダミーセルの組み合わせとを対応させた等価論理テーブルを予め用意しておき、前記第２の調査過程においては、前記等価論理テーブルを参照してダミーセルの組み合わせを求めることを特徴とする請求項１または２に記載の半導体集積回路のレイアウト方法。
【請求項４】
前記等価論理テーブルには、前記置換論理セルになり得る論理セルと等価な論理回路を構成することができるダミーセルの組み合わせに対応してその占有面積が記録されていることを特徴とする請求項３に記載の半導体集積回路のレイアウト方法。
【請求項５】
前記第２の調査過程において、複数の組み合わせ置換論理セルが求められた場合には、使用占有面積の少ない方の組み合わせ置換論理セルを選択することを特徴とする請求項４に記載の半導体集積回路のレイアウト方法。
【請求項６】
前記ダミーセル検索過程に先立って、前記不要セルを前記論理回路から除外するために前記不要セルに接続されていた配線を除去する配線削除過程が実行されることを特徴とする請求項１〜５のいずれかに記載の半導体集積回路のレイアウト方法。
【請求項７】
前記ダミーセル検索過程または前記配線除去過程に先立って、修正前論理回路と修正後論理回路との差分演算を行って前記不要論理セルを算出することを特徴とする請求項１〜６のいずれかに記載の半導体集積回路のレイアウト方法。
【請求項８】
前記近傍領域は、前記不要セルが直接接続されていた論理セルを含む領域に設定されることを特徴とする請求項１〜７のいずれかに記載の半導体集積回路のレイアウト方法。
【請求項９】
前記第１または第２の調査過程において前記置換論理セルまたは前記組み合わせ置換論理セルを求めることができなかった場合に、前記近傍領域を所定の範囲広げてこの拡大された近傍領域を近傍領域として、前記第（１）ないし第（３）の過程をさらに１ないし複数回実行することを特徴とする請求項１〜８のいずれかに記載の半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト方法に関し、特にスタンダードセル方式にてレイアウト設計された半導体集積回路に対してレイアウト修正（変更）を行うレイアウト方法に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（application specific integrated circuit;特定用途向けＩＣ）の設計手法の一つにスタンダードセル方式がある。これは、高さの揃った機能ブロックをセルとしてライブラリに登録しておきこの登録済のセル（スタンダードセル）を用いて半導体集積回路を設計する手法である。この方式によれば、多くの未使用セルが見込まれるゲートアレイ方式に比較して、チップサイズを小さくすることができ、従って高速動作が可能な高性能の集積回路を提供することができる。しかし、この方式は、拡散工程でのマスクを含め全工程でのマスクを設計しなければならないため、レイアウト設計完了後の半導体集積回路に対し修正を加えたり回路変更を行ったりする場合には、最初から設計とマスク製作をやり直さなければならなくなり多大の工数を要することになる。そこで、複数種のダミーセルを予め形成しておき、レイアウト完了後に論理変更が生じた場合にはダミーセルを使用することにより、配線変更のみで論理変更に対応できるようにする手法が採用されている（例えば、特開平１０−２６１７１７号公報、特開平１０−２６１７８１号公報、特開平８−１８６１７７号公報など）。
【０００３】
【発明が解決しようとする課題】
しかしながら、論理変更の際に、どのような論理変更が行われ、また、どのような論理機能を有するダミーセルがどのくらい使用されるかを事前に見積ることは困難である。ダミーセルの数が少なければ、論理変更の規模や内容によっては変更のあった論理回路部から離れた位置のダミーセルが使用されなければならない。この場合には、セル間の配線が長くなり、配線遅延時間が増大してしまう。逆に、ダミーセルの数が多すぎると、このような問題の発生は軽減されるが、不使用セルの占める面積が増大してチップ面積を縮小できるというスタンダードセル方式のメリットが減殺されてしまう。これらの問題を解決するためには、半導体集積回路に如何にダミーセルを配置するかという観点のほかに、論理変更の際に、配置されているダミーセルを如何に効率良く利用するかという観点が必要になる。
【０００４】
本発明はこれらの課題に鑑みてなされたものであって、その目的は、半導体集積回路におけるレイアウト修正の際に、論理変更によって論理回路から削除される論理セルの近傍に、単一でその論理変更を実行できるダミーセルが存在しない場合でも、セル間の配線が長くなることによる配線遅延時間の増大を伴うことなくレイアウト修正を行うことが可能なレイアウト方法を提供することである。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、論理回路を構成する複数のセルと前記論理回路に使用されていない複数のダミーセルとを有する、スタンダードセル方式にてレイアウト設計された半導体集積回路に対してレイアウト修正を行うレイアウト方法において、
（１）前記レイアウト修正によって不要となる前記論理回路の構成要素であるセル（以下、不要セル）の近傍領域内を検索して、該領域内に存在するダミーセルを検出するダミーセル検索過程と、
（２）前記第（１）の過程において検出されたダミーセルの中から前記不要セルと置換されてレイアウト修正後の論理回路（以下、修正後論理回路）の構成要素となりうるセル（以下、置換論理セル）を求める第１の調査過程と、
（３）前記第１の調査過程において前記置換論理セルを検出できなかった場合に、前記第（１）の過程において検出されたダミーセルを組み合わせることにより前記不要セルと置換されて前記修正後論理回路の構成要素となりうるダミーセルの組み合わせ（以下、組み合わせ置換論理セル）を求める第２の調査過程と、
（４）前記第１または第２の調査過程において求められた前記置換論理セルまたは前記組み合わせ置換論理セルを前記不要セルと置換し、前記置換論理セルまたは前記組み合わせ置換論理セルに係る配線を求める配線過程と、
を有することを特徴とする半導体集積回路のレイアウト方法、が提供される。
そして、好ましくは、置換論理セルになり得る論理セルと、これと等価な論理回路を構成することができるダミーセルの組み合わせとを対応させた等価論理テーブルを予め用意しておき、前記第２の調査過程においては、前記等価論理テーブルを参照して検索を行う。
【０００６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明のレイアウト方法を実施する際に用いられる情報処理装置のブロック図である。図２は、本発明の１実施の形態を示すフローチャートである。
図１に示すように、本発明のレイアウト方法を実施するのに用いられる情報処理装置１０は、ＣＰＵ１と、書き換え可能なメモリであるＲＡＭ２と、書き換えのできないＲＯＭ３と、プリンタなどの出力手段４と、キーボードなどの入力手段５と、大記憶容量のストレージ６と、ＣＲＴなどのディスプレイ７と、これらを接続するバス８とを有する。ストレージ６には、予め修正前論理接続情報６１、修正前配置配線情報６２、セルとこれと論理的に等価なダミーセルの組み合わせを示す等価論理テーブル６３などが格納されている。しかし、これらの情報は、本発明に係るレイアウト方法を実施する際にＲＡＭ２またはストレージ６に入力するようにしてもよい。
【０００７】
図３は、ストレージ６に格納された修正前配置配線情報６２の一部を示す配置配線図である。図３に示される、論理回路を形成すべく配線が施されるスタンダードセル（以下、「論理セル」という）およびダミーセルは、例えば単結晶シリコン基板上に形成されるＭＯＳＦＥＴ素子によって構成される。図３に示すように、論理セルＣ２の出力端子Ｏ２が論理セルＣ１の入力端子Ｉ１１に、論理セルＣ３の出力端子Ｏ３が論理セルＣ１の入力端子Ｉ１２に、論理セルＣ１の出力端子Ｏ１が論理セルＣ４の入力端子Ｉ４１に、それぞれ、配線Ｗ１、Ｗ２、Ｗ３を介して接続されている。また、論理セルの空き領域にダミーセルＤ５〜Ｄ８が配置されており、論理変更によって論理セルが変更された場合に、論理セルに換わって使用される。ダミーセルＤ５〜Ｄ８の入力端子Ｉ５１、Ｉ５２、Ｉ６〜Ｉ８は、電源電位ＶＤＤあるいは接地電位に接続される。これにより、例えばインバータセルの場合、インバータセルを構成するＣＭＯＳトランジスタのＰチャネルトランジスタ、ＮチャネルトランジスタのいずれかがＯＦＦ状態になり、セル内のＶＤＤ端子−接地端子間に貫通電流の流れることが防止する。他のセルについても同様である。
【０００８】
図４は、ストレージ６に格納された修正前論理接続情報６１の一部を示す論理接続図であって、図４（ａ）は、図３の配置配線図の論理回路部を構成する論理セルの接続状態を表し、図４（ｂ）は、図３の配置配線図のダミーセル部の接続状態を表している。図４（ａ）において、論理セルｃ１、ｃ２、ｃ３、ｃ４は、それぞれ、図３における論理セルＣ１、Ｃ２、Ｃ３、Ｃ４に、ネットｗ１、ｗ２、ｗ３は、それぞれ、図３における配線Ｗ１、Ｗ２、Ｗ３に対応している。論理セルｃ１、ｃ３はＡＮＤセル、論理セルｃ２はインバータセル、論理セルｃ４はＯＲセルである。図４（ｂ）において、ダミーセルｄ５、ｄ６、ｄ７、ｄ８は、それぞれ、図３におけるダミーセルＤ５、Ｄ６、Ｄ７、Ｄ８に対応している。ダミーセルｄ５はＮＡＮＤセル、ダミーセルｄ６、ｄ７、ｄ８はインバータセルである。ダミーセルは全て、その入力端子に電源電位ＶＤＤが接続され、出力端子は開放されている。
【０００９】
図５は、ストレージ６に格納された等価論理テーブルＴ１の一部の内容を示す図表である。等価論理テーブルＴ１には、レイアウトの対象となっている半導体集積回路において使用される可能性のある全ての論理セルに対して、その論理セルに等価な機能を持つ１ないし複数のダミーセルの組み合わせと、それらダミーセルの組み合わせの論理接続情報、および、それらダミーセルの組み合わせによって消費されるセル面積の合計等が記録されている。
【００１０】
次に、図２を参照して本発明のレイアウト修正方法の手順について説明する。ステップＳ１において、変更後の論理接続情報が入力される。これは、情報処理装置１０のＲＡＭ２に変更後論理接続情報２１として記録される。図６（ａ）は、入力された論理変更後の論理接続図である。図６（ａ）において、図４（ａ）と同一の構成要素には同一の参照符号が付されている。図６（ａ）に示すように、図４（ａ）中のＡＮＤセルである論理セルｃ１がＯＲセルである論理セルｃ９に変更され、論理セルｃ９はネットｗ４、ｗ５、ｗ６を介して論理セルｃ２、ｃ３、ｃ４に接続されている。また、論理セルｃ１に接続されていたネットｗ１、ｗ２、ｗ３は削除されている。
【００１１】
次に、ステップＳ２において、論理変更前後の論理接続情報の差分が演算される。すなわち、図６（ａ）の回路と図４（ａ）の回路との差分が抽出される。これにより、論理セルｃ１は不要なセル、論理セルｃ９が不要セル（ｃ１）に置換さるべきセル（以下、修正論理セル）と判定される。ステップＳ３において、不要セルと判定された論理セルｃ１は、図６（ｂ）に示されるように、ダミーセルｄ１としてダミーセル群に編入される〔ＲＡＭ２に記録された変更後論理接続情報２１は図６（ａ）、（ｂ）に示すように書き換えられる〕。ステップＳ４において、ダミーセルＤ１となった論理セルＣ１の入力端子と出力端子に接続されていた配線Ｗ１、Ｗ２、Ｗ３が削除される。配線削除後の配置配線図を図７に示す。この更新されたレイアウト状態は、ＲＡＭ２に更新配置配線情報２２として記録されている。
【００１２】
次に、ステップＳ５において、修正論理セルとして使用するダミーセルを検索するための領域が設定される。このステップにおいてまず図６（ａ）に示す変更後の論理接続図上で、論理セルｃ９にネットｗ４、ｗ５、ｗ６を介して接続されている論理セルｃ２、ｃ３、ｃ４が検出され、次いで配置配線図上で、論理セルＣ２、Ｃ３、Ｃ４を囲む領域が検索領域として設定される。図８に、このようにして設定された検索領域Ｂ１を示す。図８において、図７と同じ構成要素には同じ参照符号が付されている。次に、ステップＳ６において、検索領域Ｂ１内のダミーセルが検索される。これにより、ダミーセルＤ１、Ｄ５、Ｄ６、Ｄ７が検出される。ステップＳ７において、前ステップで検出されたダミーセルの中に修正論理セル（ｃ９）となり得るセル、すなわちＯＲセルが存在しているか否かが調べられる。存在している場合には、ステップＳ１２に移るのであるが、図示した例では検出されたダミーセル中にＯＲセルが存在していないため、ステップＳ８に進み、図５に示す等価論理テーブルＴ１を検索し、修正論理セル（ｃ９；ＯＲセル）と同一機能を果たすことのできるダミーセルの組み合わせ群を検出する。図５に示すように、そのようなダミーセルの組み合わせとして、３通りのパターンの組み合わせが検出される。
【００１３】
そして、ステップＳ９において、ダミーセルＤ１、Ｄ５、Ｄ６、Ｄ７を組み合わせることにより、検出されたダミーセルの組み合わせの内いずれかのパターンの組み合わせが実現できるか否かが調べられる。この例では、等価論理テーブルＴ１のパターン３が、ＮＡＮＤセルであるダミーセルＤ５とインバータセルである２個のダミーセルＤ６、Ｄ７との組み合わせで実現できるので、パターン３の論理接続を論理セルｃ９に代替可能な回路として決定し、次のステップに進む。論理セルｃ９の機能を実現できなければ、ステップＳ１０へ移行するのであるが、この例では、ＯＲセルの機能を実現できるので、ステップＳ１１に進む。なお、等価論理テーブルＴ１内に、修正論理セルｃ９と同じ機能を持つダミーセルの組み合わせのパターンが複数個見つかった場合には、セル面積が少ないパターンが選択される。
【００１４】
ステップＳ１１において、論理変更された論理接続図上で、修正論理セルが、対応するダミーセルによって置換される。すなわち、図９（ａ）に示すように、決定された1個のＮＡＮＤセルｅ３と２個のインバータセルｅ１、ｅ２との組み合わせで構成されるパターン３の論理接続で、図６の論理セルｃ９が置き換えられる。そして、図６（ａ）中のネットｗ４、ｗ５、ｗ６も、ネットｗ７、ｗ８、ｗ９、ｗ１０、ｗ１１に置き換えられる。図９（ｂ）は、ダミーセル接続図であり、この時点では、論理変更後のダミーセル接続図〔図６（ｂ）〕のままでる。ここで、図９（ａ）、（ｂ）において、図６（ａ）、（ｂ）と同一の構成要素には同一の参照符号が付されている。
【００１５】
次に、ステップＳ１２において、論理接続図上で単一のダミーセルまたはダミーセルの組み合わせを割り当てる（この例の場合にはダミーセルの組み合わせを割り当てる）。即ち、図１０（ａ）に示すように、図９（ａ）のインバータセルｅ１、ｅ２、ＮＡＮＤセルｅ３に、それぞれ、図９（ｂ）のダミーセルｄ６、ｄ７、ｄ５が割り当てられて、論理セルｃ６、ｃ７、ｃ５になり、また、ネットｗ７、ｗ８、ｗ９、ｗ１０、ｗ１１が、それぞれ、論理セルｃ２と論理セルｃ６、論理セルｃ３と論理セルｃ７、論理セルｃ６と論理セルｃ５、論理セルｃ７と論理セルｃ５、論理セルｃ５と論理セルｃ４とを接続するネットｗ１２、ｗ１３、ｗ１４、ｗ１５、ｗ１６に置き換えられる。ダミーセルとしては、図１０（ｂ）に示すように、ダミーセルｄ８、ｄ１が残って、ダミーセル接続図が確定する。そして、ＲＡＭ２に記録された変更後論理接続情報２１は、図１０に示される論理接続情報に書き換えられる。
【００１６】
次にステップＳ１３において、全ての修正論理セルにダミーセルの割り当てが完了したならばステップＳ１４に進む。完了していなければステップＳ６に戻り、残りの修正論理セルについてダミーセルの検索を行う。
【００１７】
次に、ステップＳ１４において、ＲＡＭ２に記憶された変更後論理接続情報２１（図１０）が参照され、更新配置配線情報２２（図７）に対してインクリメンタル配線が施される。その結果、図１１に示すように、図７のダミーセルＤ６が論理セルＣ６となり、その入力端子Ｉ６が電源電位ＶＤＤとの接続を切断されて配線Ｗ１２を介して論理セルＣ２の出力端子Ｏ２に接続され、図７のダミーセルＤ７が論理セルＣ７となり、その入力端子Ｉ７が電源電位ＶＤＤとの接続を切断されて配線Ｗ１３を介して論理セルＣ３の出力端子Ｏ３に接続され、図７のダミーセルＤ５が論理セルＣ５となり、その入力端子Ｉ５１、Ｉ５２が電源電位ＶＤＤとの接続を切断されて、それぞれ、配線Ｗ１４、Ｗ１５を介して論理セルＣ６の出力端子Ｏ６、論理セルＣ７の出力端子Ｏ７に接続され、その出力端子Ｏ５が配線Ｗ１６を介して論理セルＣ４の入力端子Ｉ４１に接続される。なお、図１１において、図７と同一の構成要素には、同一の参照符号が付されている。そして、ＲＡＭ２に記憶されていた更新配置配線情報２２は、図１１に示される配置配線情報によって書き換えられる。
【００１８】
次に、ステップＳ１５において、ＲＡＭ２に記憶された変更後論理接続情報２１と更新配置配線情報２２とが、情報処理装置１０の出力手段４から出力され、かつ、ストレージ６に登録される。ストレージ６への登録形態としては、既に登録されている修正前配置配線情報６２と修正前論理接続情報６１に上書きする場合と（回路修正の場合）これらとは別に登録する場合（回路変更の場合）とがある。
【００１９】
ステップＳ９において、等価論理テーブルＴ１に所望の論理セルと論理的に等価なダミーセルの組み合わせが存在していない場合、ステップＳ１０に進み、図７に示す検索領域Ｂ１が一定幅だけ拡大され、ステップＳ６に戻り、その拡大された検索領域Ｂ１内で検索される。以下、同様にして、所望の修正セルの機能を有するダミーセルかダミーセルの組み合わせが見つかるまで、ステップＳ６〜ステップＳ１０の過程が繰り返される。
【００２０】
以上説明したように、本発明のレイアウト方法によれば、半導体集積回路レイアウト終了後の論理変更において、論理変更によって論理回路から削除される論理セルの近傍に、論理変更された論理セルと同じ機能を有するダミーセルが存在しなくとも、その論理セルと論理的に等価であるダミーセルの組み合わせを使用することことによって、論理変更によって論理回路から削除される論理セルから離れたところにある、論理変更された論理セルと同じ機能を有するダミーセルを使用する場合に比して、論理セル間の配線が長くなることによる配線遅延時間の増大を防ぐことが可能である。
【００２１】
以上、本発明をその好適な実施の形態に基づいて説明したが、本発明のレイアウト方法は、上述した実施の形態のみに限定されるものではなく、本願発明の要旨を逸脱しない範囲で種々の変化を施したレイアウト方法も、本発明の範囲に含まれる。例えば、実施の形態では、変更後の論理接続情報を入力しこれと修正前論理接続情報との差分を演算していたが、これに代え両論理接続情報の差分を入力するようにしてもよい。また、論理セルやダミーセルの数は、実施の形態における数に限られるものではなく、半導体基板上に形成できる限り、制限されることはない。また、論理セルやダミーセルとして、どのような種類の論理セルが用いられてもよい。
【００２２】
【発明の効果】
以上説明したように、本発明によるレイアウト方法は、半導体集積回路のレイアウト設計において、予め論理変更用のダミーセルを複数種類配置しておき、レイアウト完了後に論理変更が生じた際、それらを用いてレイアウト修正（設計変更処理）を行う場合において、論理変更によって論理回路から削除される論理セルの近傍に、論理変更された論理セルと同じ機能を有するダミーセルが存在しなくとも、その論理セルと論理的に等価であるダミーセルの組み合わせによって論理セルを置き換えるものであるから、論理変更によって論理回路から削除される論理セルから離れたところにある、論理変更された論理セルと同じ機能を有するダミーセルで置き換える場合に比して、論理セル間の配線が長くなることによる配線遅延時間の増大を防ぐことが可能になる。
【図面の簡単な説明】
【図１】  本発明に係るレイアウト方法を実施するために用いられる情報処理装置のブロック図。
【図２】  本発明の１実施の形態を示すフローチャート。
【図３】  本発明の実施の形態において修正の対象となっているレイアウト完了後の半導体集積回路の配置配線図の一部。
【図４】  図３の配置配線図に対応する論理接続図〔（ａ）〕とダミーセル接続図〔（ｂ）〕
【図５】  等価論理テーブルの構造を説明するための構造説明図表。
【図６】  変更後論理接続情報に含まれる論理接続図〔（ａ）〕とダミーセル接続図〔（ｂ）〕。
【図７】  更新途中の配置配線図。
【図８】  ダミーセルの検索領域を示す配置配線図。
【図９】  更新途中の論理接続図〔（ａ）〕とダミーセル接続図〔（ｂ）〕。
【図１０】  更新された論理接続情報の論理接続図〔（ａ）〕とダミーセル接続図〔（ｂ）〕。
【図１１】  更新された配置配線情報の配置配線図。
【符号の説明】
１  ＣＰＵ
２  ＲＡＭ
３  ＲＯＭ
４  出力手段
５  入力手段
６  ストレージ
７  ディスプレイ
８  バス
１０  情報処理装置
ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６、ｃ７、ｃ９、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７  論理セル
ｄ１、ｄ５、ｄ６、ｄ７、ｄ８、Ｄ１、Ｄ５、Ｄ６、Ｄ７、Ｄ８  ダミーセル
ｅ１、ｅ２  インバータセル
ｅ３  ＮＡＮＤセル
ｗ１、ｗ２、ｗ３、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９、ｗ１０、ｗ１１、ｗ１２、ｗ１３、ｗ１４、ｗ１５、ｗ１６  ネット
Ｗ１、Ｗ２、Ｗ３、Ｗ１２、Ｗ１３、Ｗ１４、Ｗ１５、Ｗ１６  配線
Ｂ１  検索領域
Ｉ１１、Ｉ１２、Ｉ４１、Ｉ５１、Ｉ５２、Ｉ６、Ｉ７、Ｉ８  入力端子
Ｏ１、Ｏ２、Ｏ３、Ｏ５、Ｏ６、Ｏ７  出力端子
Ｔ１  等価論理テーブル
ＶＤＤ  電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003849530.tif 000012