(57)【特許請求の範囲】
【請求項１】
メモリ・アドレス線過渡信号用の入力端子（ATD）とセル読み 取りタイミング信号用の出力端子（OUT）を有し、マルチレベル型の不揮発性メモリ・セルを含む装置から読 み取るためのタイミング回路において、
上記メモリ・アドレス線過渡信号用の入力端子（ATD）に接続された入力端子（IN）、出力端子（OUT_RC）、遅延プログラミング端子（PRO）および制御端子（SCA）を有する一つのプログラム可能な遅延ブロック（RC）と、
この遅延ブロック（RC）の出力端子に接続されたインクリメント入力端子と、上記メモリ・アドレス線過渡信号用の入力端子（ATD）に接続されたリセット端子（RESET）と、上記遅延ブロックの出力端子に接続されたイネーブル端子を有する制御信号発生器（COMB_SCA）を介した上記遅延ブロックの制御端子（SCA）、上記遅延ブロックのプログラミング端子（PRO、上記遅延ブロックの出力端子（OUT_RC）とタイミング信号出力端子（OUT）との間に設けられた論理出力回路（COMB_OUT）の制御端子（CLOG）にそれぞれ接続された少くとも第１、第２および第３の出力端子とを有するカウンタ（CONT）と
を備えたことを特徴とするタイミング信号発生回路。
【請求項２】
遅延ブロック（RC）は、プログラム可能な静電容量（C）を有するRC型の遅延ネットワークを備えることを特徴とする請求項第１項記載のタイミング信号発生回路。
【請求項３】
カウンタ（CONT）はデジタルシフトカウンタであり、制御信号発生器（COMB_SCA）はプログラム可能な静電容量用の放電パルスを発生する組合せ論理回路であり、一つの遅延ブロック（RC）はカウンタよって駆動され且つRCネットワーク静電容量(C)をプログラムするのに有効な第２の組合せ論理回路（COMB_SWITCH）を備えることを特徴とする請求項第２項記載のタイミング信号発生回路。
【請求項４】
RCネットワークは、それらの充電をプログラムするためにコンデンサとそれぞれのスイッチのアセンブリを備えることを特徴とする請求項第２項または第３項記載のタイミング信号発生回路。
【請求項５】
論理出力回路（COMB_OUT）は遅延ブロック出力信号およびカウンタ状態を処理することによってタイミング信号を発生することを特徴とする請求項第１項ないし第４項のいずれかに記載のタイミング信号発生回路。
【請求項６】
カウンタ（CONT）と制御信号発生器（COMB_SCA）は状態装置を形成することを特徴とする請求項第１項ないし第５項のいずれかに記載のタイミング信号発生回路。
【請求項７】
１６レベルの不揮発性メモリ・セルからなる装置からの読み取りのために、４段シフトカウンタを備えることを特徴とする請求項第１項ないし第６項のいずれかに記載のタイミング信号発生回路。
【請求項８】
マルチレベル不揮発性メモリ・セルを備えた装置であって、請求項第１項ないし第７項のいずれかに記載のタイミング信号発生回路を含むことを特徴とするマルチレベル不揮発性メモリ・セルを備えた装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、単結晶に集積化された記憶装置に関し、特に、連続的な分岐または混成の分岐/平行のアプローチを使って不揮発性マルチ記憶装置またはマルチレベルメモリから読み取るためのタイミング信号発生回路に関する。
【０００２】
【従来の技術】
不揮発性メモリは、電子システムに非同期型のバスによって通常インタフェースされる。これは、高いスループット率を含んでいるある種の特定の用途を除いては、不揮発生の記憶装置がタイミング信号の入力されない回路であることを意味する。それゆえに、読み取りサイクルのタイミングをとるために要求される電圧信号（「段階（phase）」）の発生は、そのアドレス・バス上で検出されていた過渡期のATD（アドレス過渡検出）から、それ自身記憶装置の範囲内で通常生じられる。従って、読み取られたアドレスが実際に生成されるまで、回路は待機条件の中に残され、これにより装置のパワー消散を最小にすることができる。
【０００３】
慣用の２レベル不揮発性メモリ・セルからの読み取りは、通常、適当な読み取りが続く読み取り（検知）動作に関係しているビット線を予備充電する段階を必要とする。その予備充電の時間のタイミングをとるために、ATD信号によって制御されたＲＣ遅延回路が、予備充電信号の有効な期間を制御するのに一般に使用される。
【０００４】
一方、アドレスされたセルの内容を連続して正しくアクセスされるためにマルチ記憶メモリから分岐または混成の平行/分岐アプローチで読み取りることは、いくつかのタイミング段階を含む。
【０００５】
【発明が解決しようとする課題】
この発明は、一つのＲＣ遅延アセンブリから、持続期間の変わる電圧段階を生成するための回路に関する。この回路は、マルチ記憶メモリの読み取りサイクルを作る動作へのタイミング信号を”オンチップ”発生するのに有効である。
１６レベルマルチ記憶装置を読むため且つ４つの情報ビットを各メモリ・セルに記憶することができる混成の５平行/ 分岐タイプの慣用の構造は、以下の説明においては比較する基準として考える。
【０００６】
混成の平行/分岐アプローチは、ｍ=log2P(n)の個別読み取りステップを必要とする連続近似法による読み取り方法であり、ここで、ｎはメモリ・セルに記憶された情報レベルの数であり、ｐは各比較サイクルで決定されたビットの数である。特に、そのセルは、固定された読み取りバイアス条件で異なる流れを導出できることになっている異なる閾値Vthでプログラムされたものと仮定する。その例において、装置が１６レベルのVthを持つセルであると仮定すれば、各比較サイクルの終わりで２つの情報ビットを利用できる（第１すなわち粗変換から２つの最上位ビット（MSBs）が得られ、一方第２すなわち微細変換から２つの最下位ビット（LSBs）が得られる）。この場合、n=16とp=2で、その結果、２つの連続した読み取りステップが必要である。
【０００７】
上記の構造は３つの基準電流を持つ選択されたセル電流の一連の２つの平行比較を通して電流基準読み取り方法を実行し、これらは各比較に対して分岐アルゴリズムに従って選択される。各電流比較を実行するために、選ばれたセルを含むビット線と該当する基準セルを含んでいるそれらは、予備充電されなければならない。したがって、各比較サイクルは、２つのタイミング・ステップ、つまり第１即ち予備充電ステップ、および第２即ち検知ステップを必要とする。一 般に、ビット線を予備充電するために必要な時間は検知のために必要なものより非常に長い。このように、セル読み取り時間を減少するために第１の予備充電が基準ビット線のすべてに影響するならば、便利であり、この方法では、次にビット線がなお部分的に予備充電されるので第２の予備充電動作を第１の予備充電動作より短い時間内に完了することが可能である。もちろん、また、分岐比較アルゴリズムによって選択されてないこれらのビット線が予備充電されるので、最初に全ての基準ビット線を予備充電する選択は、パワーをより大きく消散させることになる。
【０００８】
一例に限れば、第１の予備充電段階が代表的に約４０ns時間を要し、その後最初の２つのMSBsが10〜15のns時間以内で検知されるとすれば、次の予備充電動作は、すでに予備充電されたビット線で実行されるとき、想定される４０nsより非常に短い時間、実際には１０〜２０nsを必要とするかもしれない。最終的な動作は、最後の2つのLSBsを検知することの1つである。
【０００９】
２レベル・セル（図１（a））と１６レベル・セル（図１（b））からその読み取りのタイミングをとるために必要とされた信号の形式の品質は、図１に図示される。図１（b）は、2つの予備充電サイクルが論理的ハイレベルであるタイミング信号により特徴とされ、そして２つの検知サイクルが論理的ローレベルにあるタイミング信号で特徴とされることを示す。また、アドレス・ビットの各過渡期で生成されたATD信号がそこに示されている。そのアドレス指定と予備充電動作は実際に、そのシステム・バスで示されたビット線上で実行されなければならないので、読み取り動作は、最後の過渡パルスの到着に始まることになる。実際問題として、アドレスが処理された後、予備充電動作が正しくアドレスされたビット線上で行われるならば、予備充電段階は、あらかじめ決められた時間の間続くことになる。
【００１０】
タイミング信号を過渡発生時にアドレス・バス上で生成するために、図２に示され、且つこの後、ブロックRCとして呼ばれる回路を、２レベルメモリから読み取る場合に使用できる。
図２において、過渡状態がアドレス・ピンの一つに起こるとき、ATDパルスが発生され、0ボルトに近いレベルまでコンデンサCLを放電し、その後そのゲートが接地されて常に導通しているPMS PLを通して充電される。充電時定数はPＬの抵抗rdsとCLの静電容量の値を乗算したものとしてほぼ発生され、したがってPLの寸法とCLの値の寸法を作用させることによって調節できる。インバータのチェーンをブロックRCにカスケード接続することによって、矩形波の出力信号を得ることができ、その予備充電および２レベルセルの読み取り段階を駆動するのに使用できる。特に信号が論理的ハイレベルのとき、予備充電回路が作動し、一方、信号がローレベルの場合は、検知段階がメモリセル（図１（a）参照）に対して適当に開始される。
この発明の根本的な技術的問題は、マルチレベル型の不揮発性メモリセルからの読み取りのために、簡単で信頼性の高いタイミング信号発生回路を提供することである。
【００１１】
【課題を解決するための手段】
上記技術的な問題は、この明細書に添付した特許請求の範囲の特徴部分に示し且つ規定されたような タイミング信号発生回路によって解決される。
即ち、この発明は、メモリ・アドレス線過渡信号用の入力端子（ATD）とセル読み 取りタイミング信号用の出力端子（OUT）を有し、マルチレベル型の不揮発性メモリ・セルを含む装置から読 み取るためのタイミング回路において、上記メモリ・アドレス線過渡信号用の入力端子（ATD）に接続された入力端子（IN）、出力端子（OUT_RC）、遅延プログラミング端子（PRO）および制御端子（SCA）を有する一つのプログラム可能な遅延ブロック（RC）と、この遅延ブロック（RC）の出力端子に接続されたインクリメント入力端子と、上記メモリ・アドレス線過渡信号用の入力端子（ATD）に接続されたリセット端子（RESET）と、上記遅延ブロックの出力端子に接続されたイネーブル端子を有する制御信号発生器（COMB_SCA）を介した上記遅延ブロックの制御端子（SCA）、上記遅延ブロックのプログラミング端子（PRO、上記遅延ブロックの出力端子（OUT_RC）とタイミング信号出力端子（OUT）との間に設けられた論理出力回路（COMB_OUT）の制御端子（CLOG）にそれぞれ接続された少くとも第１、第２および第３の出力端子とを有するカウンタ（CONT）とを備えたことを特徴とするものである。
この発明によるタイミング信号発生回路の特徴と利点は、添付図面に関連して読まれる一例で制限のない実施の形態の次の説明から認められる。
【００１２】
【発明の実施の形態】
マルチレベル・セル（図１に示されているようなもの）から読み取りのために適当なタイミング信号を発生するためのこの発明の解決法は、適当な方法で駆動される一つの遅延ブロックRC（現時点のものと構造および動作上実質的に同じ）で形成された回路を含む。実際問題として、CLの値が動作段階に適合するように変化される「RCアセンブリ」が提供され、それによって、読み取りサイクルの各段階で充電時間のために所望の値が得られる。各段階の時間間隔は、「RCアセンブリ」の充電時間までに、その段階で設定される。もちろん、その回路は、各時間で動作段階を認識するための回路を含む。これは、遅延ブロックRCの端部で駆動されるカウンタを設けることによって達成される。
【００１３】
その機能要素を示す図３のこの発明による回路では、ATD信号は二重の作用を働く。即ち、第１の作用は初期のRCブロック放電信号を供給することであり、そして、第２の作用は全てのタイミング制御回路のために、リセット・パルスを発生することである。ここでこの発明による回路のより詳細な機能表示である図４において、タイミング信号発生回路は４つの基礎的な要素、即ち、４段カウンタCONT、制御信号発生器即ち第１の組合せ論理回路COMB_SCA、第２の組合せ論理回路COMB_SWITCH、および第３の組合せ論理回即ち路論理出力回路COMB_OUTからなる。最後に述べた論理出力回路は、論理出力機能をなす。回路COM B_SWITCHとCOMB_SCAは、共同で時定数及び放電パルス制御機能をなし、遅延回路即ち遅延ブロックRCと一体として関連付けされる。カウンタCONTの機能の１つは 、遅延ブロックRCの放電パルスの数を数えて、組合せ論理回路COMB_SWITCH に適当な入力信号を供給することである。この組合わせ論理回路は、CLの効果的な静電容量値の選択的な調整によって遅延ブロックRCの時定数が充電する段階で調節されるのを可能にする。制御信号発生器COMB_SCAは、適当な信号を各充電段階の終わりに遅延ブロックRCの放電を制御するために発生するような機能である。最後に、論理出力回路COMB_OUTは、最終的なタイミング信号を遅延ブロックRCとカウンタCONTの状態からの信号に基づいて作るために作用する。
【００１４】
ここで提案された構成の典型的な回路を実現したものを、図５に示す。これは、ハイレベルまたはローレベルの論理状態（２つの可能な期間によ って特徴づけられる）をもつ波形を発生可能である。このように、このタイミング信号発生回路は、図１に示すようなタイミング信号を発生することができる。根本的な機能の構成の働く流れは、その動作の分析によってより正確に強調することができる。
【００１５】
タイミング信号発生回路への入力信号は、既知の方法の中で適当なインタフェース回路によってそのアドレス・バスに多分発生されるATD信号である。この信号は、ノードRC_NODEと関連した静電容量のために放電パルスを生じる。ATD信号の負パルスの終わりに、この静電容量は充電される。順に変化している持続時間を持つタイミング・パルス出力を持つために、この静電容量の充電時定数を調節する必要がある。この作用は、回路の中で組合わせ回路COMB SWITCHによって働く。
【００１６】
また、図５に示すように、遅延ブロックRCに関連したプログラム可能な静電容量は、このブロックの範囲内で提供される。機能の見地から、この静電容量は遅延ブロックRCに属していることに留意されたい。それゆえに、図５の回路は、図４の構成と機能的に一致している。この遅延ブロックの組合せの論理回路は、上述した実施の形態では、２つの異なる静電容量値から選ぶように構成される。その結果、遅延ブロックRCは２つの可能な充電時間により特徴づけられた信号を出力することができる。しかし、組合わせ論理回路COMB_SWITCHは、その静電容量の各充電が異なる持続時間を持つように再構成してもよい。
【００１７】
ATDパルスも、シフトカウンタのためにリセット作用を持つ。このように、アドレス過渡信号が入力に現れる毎に、回路は、リセットしてフレッシュタイミング・サイクルの発生を始める。そのバスアドレス信号の切り換えが通常即座に起こらないので、この動作の特徴は、非常に重要である。現状に関連する節で述べたように、ある種のアドレス・ビットが最初のATDパルス後に或遅延を持って所望の値に設定されることが起きるかもしれない。この場合に上記で与えられた理由のため、タイミング信号発生回路は最後のATDパルスで読み取り開始を同期させる。
【００１８】
考慮中の例では、およそ４０nsを必要とする第１予備充電段階の間、ノードRCNODEでの総合静電容量は静電容量CFixedとCx（CL＝CFixed+Cx）の並列であり、動作のこの段階中、トランジスタSWnとSWpがコンデンサの上側端子両端の切換スイッチとして働く。第１の検知段階と第２の予備充電段階中、、コンデンサCxがグランドに対して放電されて保持され（トランジスタSWn、SWpが高いインピーダンス状態にある場合）、一方、ノードRC_NODEに関連した静電容量がちょうど、約１５nsの充電時定数を提供するのに選ばれた量、即ちCFixed（CL＝CFixed）である。
【００１９】
常に、使われている遅延ブロックが同じものであるから、温度および/または静電容量値に対する処理効果は比例方法の中ですべてのタイミング段階の持続時間に影響を及ぼす。特に温度の影響に関しては、温度増加としてのタイミング信号の拡張は、温度増加としてより遅い読み取りを生じている回路で検知回路により指定された回数追跡する。
【００２０】
そのカウンタは、システム展開を記憶するために作用する。その出力Q1、Q2、Q3およびQ4の状態（QN1、QN2、QN3およびQN4はそれぞれその相補出力である）は放電パルス、静電容量選択信号を発生して出力信号を作るための組合せ論理回路を駆動するために利用される。設けられた状態装置（state machine）の真理値表は、以下の通りである：
【００２１】
Ql  Q2  Q3   Q4               システム状態
0   0   0    0      リセット>状態タイミング＞第１の充電
1   0   0    0      第１の充電のための終了段階
1   1   0    0      第１の検知段階
1   1   1    0      第２の予備充電のための開始段階
1   1   1    1      第２の予備充電＞終了タイミングサイクル
【００２２】
真理値表において、（Q1,Q2,Q3,Q4）=(l,0,0,0)と（Ql,Q2,Q3,Q4）=(1,l,1,0）に対応する状態は、システムの中で重大な変位から問題を避けるために導入されたカウンタの速い転移状態に関連し、従って、組合せ回路はタイミング制御の目的でこれらの状態を利用できない。
【００２３】
図４から、遅延ブロックRCと制御信号発生器COMB_SCAがノードOUT_RCを通してフィードバックされた回路を形づくることは、明らかである。このノードは、ノードRC_NODEでの静電容量が放電されるときはいつでもその高い論理レベル状態になり、この静電容量がそれとカスケード（INVl）の中でそのインバータのトリガ閾値に達すると、低い論理レベルの方へ転移を受ける。これによって、CLがすぐに放電され、それとともにフレッシュな充電段階を生じる。カウンタ出力Q4がその高い論理レベルを達成するまで、ちょうど上述した動作のシーケンスを持続し、それによって、その放電を制御するフィードバックループを開き、もしフレッシュなパルスがATDから導出されなければ、これがそれ以上ブロックされていた充電および放電動作となり、このパルスが、カウンタのレジスタをリセットし、あるいは遅延ブロックRCの静電容量を放電する。
【００２４】
最後に、出力組合せの論理は、カウンタ状態及び以下の真理値表に従ってノードOUT_RCで作ることになっている：
【００２５】
Q1  Q3    機能状態            論理機能
0   0       第１の充電        出力信号＝信号OUT RC
1   0       第１の検知        出力信号＝-ロー論理レベル
0   1                         意図されなかった構成
1   1       第２の予備充電      出力信号＝信号OUT RC
【００２６】
Q1＝0（論理的ローレベル）およびQ3=１（論理的ハイレベル）の構成は、カウンタ状態の表に従って意図されない事に留意されたい。
提案された回路は、一つの遅延ブロックRCから発生されるタイミング信号の持続時間を変えさせる。これはマルチレベルセルからの全ての読み取りの動作を作るタイミング段階を最適化する。
【００２７】
複数の遅延ブロックに対して提供している解決と比較して、その回路は、特にデジタル的にプログラム可能なコンデンサ構造（Cx+CFixed）を使用するため、占有面積を低減出来る利点を持つ。それに加えて、遅延ブロックRCの静電容量値の正の温度ドリフトは検知時間の自動追跡に余裕を与える。即ち、温度増加は通常より長い持続時間を持っている段階の付随した発生でCLの静電容量値が増大される。増加は、各段階のための比例の１つであり、そして、特により長い段階は検知に対して発生され、検知は実際にはこれらの条件で通常の読み取り条件の中でより長い時間を必要とする。
【００２８】
その回路は、各過渡期においてそのアドレス・バスの上で自動リセット機能を持つ。これは、最後のアドレス・ビットが設定されることになるときに、デコード/予備充電/検知動作を最適に同期させる。
その構造は、拡大できる。マルチレベル・メモリから１６のレベルを読み取るために、例えば、４つの読み取りステップが必要であり、 各々、予備充電ステップ段階と検知段階から成る。２つの読み取りステップのタイミングをとるために適応された提案の回路の開始時には、（Q1,Q2,Q3,Q4）=(l,1,l,1)のカウンタ状態の達成のために、２つのフレッシュタイミングステップの発生に対してシ ステムをリセットするため有効である論理ブロックを付加してもよい。
【００２９】
この発明は、上記の特許請求の範囲の保護範囲から外れることなく上述の実施の形態に変形または統合がなし得ることが、理解されるべきである。
【図面の簡単な説明】
【図１】  ２レベル読み取り(図１ａ)とマルチレベル読み取り（図１ｂ)のためのタイミング信号の波形を示す図である。
【図２】  タイミング信号を生成している遅延回路RCを示す図である。
【図３】  この発明によるタイミング信号発生回路のブロック図である。
【図４】  遅延ブロックRCの典型的な具体例を強調したこの発明によるタイミング信号発生回路のブロック図である。
【図５】  その詳細な具体例を示す図である。
【符号の説明】
ＲＣ  遅延ブロック（遅延回路）、COMB_SCA  制御信号発生器（組合せ論理回路）、CONT  カウンタ、COMB_SWITCH  組合せ論理回路、COMB_OUT  論理出力回路。
【図１】
0003859820.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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