(57)【特許請求の範囲】
【請求項１】
第１および第２の増幅素子と、
前記第１および第２の増幅素子の入力側もしくは出力側に設けられた誘電体基板と、
前記誘電体基板の表面に形成され、前記第１の増幅素子と電気的に接続されている第１の伝送線路と、
前記誘電体基板の表面に形成され、前記第２の増幅素子と電気的に接続されている第２の伝送線路と、
前記誘電体基板の表面に形成され、前記第１および第２の伝送線路の間に順次接続された第１の抵抗、第３の伝送線路および第２の抵抗とを備え、
前記第１から第３の伝送線路は動作周波数に対してほぼλ／４の電気長を有し、前記抵抗は高周波電力の進行方向に前記第１から第３の伝送線路と同じ長さを有することを特徴とする高周波半導体装置。
【請求項２】
前記第３の伝送線路の幅を、前記第１および第２の増幅素子側で広く、他側で狭くしたことを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
第１および第２の増幅素子と、
前記第１および第２の増幅素子の入力側もしくは出力側に設けられた誘電体基板と、
前記誘電体基板の表面に形成され、前記第１の増幅素子と電気的に接続されている第１および第２の伝送線路と、
前記誘電体基板の表面に形成され、前記第２の増幅素子と電気的に接続されている第３および第４の伝送線路と、
前記第１および第２の伝送線路の間に接続された第１の抵抗と、
前記第２および第３の伝送線路の間に順次接続された第２の抵抗、第５の伝送線路および第３の抵抗と、
前記第３および第４の伝送線路の間に接続された第４の抵抗とを備え、
前記第１から第５の前記伝送線路は動作周波数に対してほぼλ／４の電気長を有し、前記第１から第４の抵抗は高周波電力の進行方向に前記第１から第５の伝送線路と同じ長さを有することを特徴とする高周波半導体装置。
【請求項４】
前記第３の伝送線路の幅を、前記第１および第２の増幅素子側で広く、他側で狭くしたことを特徴とする請求項３に記載の高周波半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波帯で用いられる電界効果トランジスタ（Field Effect Transistor、以下「ＦＥＴ」と記す）に関し、特に内部整合回路を有するＧａＡｓパワーＦＥＴ素子に関する。
【０００２】
【従来の技術】
ガリウム砒素（ＧａＡｓ）ＦＥＴは、その優れた高周波特性により、携帯電話をはじめとする移動体通信機器用のデバイスとして大幅に需要を拡大している。なかでもＧａＡｓパワーＦＥＴは、送信用電力増幅器として携帯電話の端末のみならず基地局にも応用されており、高出力と高効率の特性から基地局の小型化と省電力化に貢献している。なお、パワーＦＥＴ、ローノイズＦＥＴ、ミキサーなど種々の高周波デバイスを以下では高周波半導体装置と総称する。
【０００３】
以下、従来の高周波半導体装置について説明する。
【０００４】
図１２は、従来の内部整合回路を有するＧａＡｓパワーＦＥＴ素子の概略図である。図１２（ａ）はＦＥＴ素子内部の平面図、図１２（ｂ）は、図１２（ａ）の線分Ｅ−Ｅ’に沿った断面図である。
【０００５】
図１２において、パッケージ１７は、銅を主成分とする底面部１３にセラミックからなるフレーム１６がロウ付けされて成る。底面部１３上には金メッキが施されている。パッケージ１７のほぼ中央部にＦＥＴチップ１ａと１ｂが実装されている。ＦＥＴチップ１ａ、１ｂの入力側には、セラミックからなる入力側誘電体基板９１が実装されている。入力側誘電体基板９１の表面には、入力側分布定数線路９３が形成されている。ＦＥＴチップ１ａ、１ｂの出力側には、出力側誘電体基板９２が実装されている。出力側誘電体基板９２の表面には、出力側分布定数線路９４が形成されている。入力端子１０と入力側分布定数線路９３はボンディングワイヤー１９で電気的に接続されている。同様に、入力側分布定数線路９３とＦＥＴチップ１ａ、１ｂ、ＦＥＴチップ１ａ、１ｂと出力側分布定数線路９４、出力側分布定数線路９４と出力端子１２は、それぞれ、ボンディングワイヤー１９で接続されている。
【０００６】
パワーＦＥＴから高周波電力を得るには、高周波電力の反射を低減するために、パワーＦＥＴの外部に、入力インピーダンス整合回路と出力インピーダンス整合回路を形成する必要がある。
【０００７】
ＦＥＴチップ１ａ、１ｂの総ゲート幅は非常に大きいので、その入力および出力インピーダンスはそれぞれ１Ω以下と非常に低い。このようにインピーダンスが低い状態で、直接インピーダンス整合回路を得ようとすると、最適な整合条件が得られないばかりか、電力損失が極めて大きくなる。そこで、ＦＥＴの電力を効率良く引出すには、ＦＥＴのインピーダンスをいったん１０Ω程度に高く変換することが重要である。一般に、入力側分布定数線路９３と出力側分布定数線路９４は、内部整合回路とも呼ばれており、これらのインピーダンス変換を実現するよう設計されている。
【０００８】
【発明が解決しようとする課題】
パワーＦＥＴを使用する上で大きな問題となる異常発振について、以下に説明する。
【０００９】
図１２のＦＥＴ素子において、ＦＥＴチップ１ａの領域Ｍと領域Ｎで、しきい値（Ｖth）や相互コンダクタンス（ｇｍ）にバラツキがある場合を考える。例えば、ＦＥＴチップ１ａのＭ領域から出力される高周波電力が、Ｎ領域から出力される高周波電力よりも大きい場合、出力側分布定数線路９４上で回り込み電力９６が生じる。この回り込み電力９６はＮ領域への反射電力となり、Ｎ領域から見た出力側のインピーダンスが変化する。すなわち、領域Ｍと領域Ｎとでは、出力側のインピーダンスに差異を生じる。この結果、電力のアンバランスはさらに大きくなり、最終的に異常発振が引き起こされる。実測によれば、領域Ｍと領域Ｎでしきい値電圧に０．２Ｖの違いがあるとき、最大出力付近で異常発振を生じた。
【００１０】
次に、ＦＥＴチップ１ａと１ｂで、Ｖthやｇｍにバラツキがある場合を考える。例えば、ＦＥＴチップ１ａから出力される高周波電力が、ＦＥＴチップ１ｂから出力される高周波電力よりも大きい場合、出力側分布定数線路９４上で回り込み電力９７が生じる。この回り込み電力９７が生じると、ＦＥＴチップ１ｂへの反射電力が増加し、１ｂから見た出力側のインピーダンスが変化する。すなわち、ＦＥＴチップ１ａと１ｂでは、出力側のインピーダンスが異なることになり、出力される高周波電力の差異はさらに大きくなる。電力のアンバランスが大きくなり、最終的に異常発振が引き起こされる。
【００１１】
異常発振が生じる原因はＦＥＴチップ１ａ、１ｂのバラツキだけではなく、電源のオン時など過渡的な条件や瞬時的に不要な信号が入力された時など、ＦＥＴチップ１ａ、１ｂの動作にアンバランスが生じ易いときに起こり得る。異常発振が生じると、妨害波による無線通信への悪影響が出るばかりか、ＦＥＴ素子が破壊に至る場合があり、信頼性に大きな問題となっていた。
【００１２】
本発明は、上記問題点を解決するためになされたものであり、その目的は、異常発振を抑制できる高性能な高周波ＧａＡｓパワーＦＥＴ素子を提供することにある。
【００１３】
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明に係る第１の高周波半導体装置は、第１および第２の増幅素子と、第１および第２の増幅素子の入力側もしくは出力側に設けられた誘電体基板と、誘電体基板の表面に形成され、第１の増幅素子と電気的に接続されている第１の伝送線路と、誘電体基板の表面に形成され、第２の増幅素子と電気的に接続されている第２の伝送線路と、誘電体基板の表面に形成され、第１および第２の伝送線路の間に順次接続された第１の抵抗、第３の伝送線路および第２の抵抗とを備え、第１から第３の伝送線路は動作周波数に対してほぼλ／４の電気長を有し、抵抗は高周波電力の進行方向に第１から第３の伝送線路と同じ長さを有することを特徴とする。
【００２０】
また、第１の高周波半導体装置において、第３の伝送線路の幅を、第１および第２の増幅素子側で広く他側で狭くすることが好ましい。
【００２２】
前記の目的を達成するため、本発明に係る第２の高周波半導体装置は、第１および第２の増幅素子と、第１および第２の増幅素子の入力側もしくは出力側に設けられた誘電体基板と、誘電体基板の表面に形成され、第１の増幅素子と電気的に接続されている第１および第２の伝送線路と、誘電体基板の表面に形成され、第２の増幅素子と電気的に接続されている第３および第４の伝送線路と、第１および第２の伝送線路の間に接続された第１の抵抗と、第２および第３の伝送線路の間に順次接続された第２の抵抗、第５の伝送線路および第３の抵抗と、第３および第４の伝送線路の間に接続された第４の抵抗とを備え、第１から第５の伝送線路は動作周波数に対してほぼλ／４の電気長を有し、第１から第４の抵抗は高周波電力の進行方向に第１から第５の伝送線路と同じ長さを有することを特徴とする。
【００２４】
また第２の高周波半導体装置において、第３の伝送線路の幅を、第１および第２の増幅素子側で広く、他側で狭くすることが好ましい。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。なお、図面を通じて同じ参照符号は同じ構成要素を示す。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の概略図である。図１（ａ）はＦＥＴ素子内部の平面図、図１（ｂ）は、図１（ａ）の線分Ａ−Ａ’に沿った断面図である。
【００３３】
本実施の形態によるＦＥＴ素子と、図１２の従来のＦＥＴ素子との相違点は、入力側分布定数線路を６ａと６ｂに分割し、入力側分布定数線路６ａと６ｂとの間に薄膜抵抗１８を挿入している点と、出力側分布定数線路を７ａと７ｂに分割し、出力側分布定数線路７ａと７ｂとの間に薄膜抵抗１９を挿入している点にある。
【００３４】
図１において、パッケージ１７は、銅を主成分とする底面部１３にセラミックからなるフレーム１６がロウ付けされて成り、底面部１３上には金メッキが施されている。パッケージ１７のほぼ中央部にＦＥＴチップ１ａと１ｂが実装されている。
【００３５】
ＦＥＴチップ１ａ、１ｂの入力側には、チタン酸バリウム等のセラミックからなる入力側誘電体基板２が実装されている。入力側誘電体基板２の表面には、所望の特性インピーダンスＺ01または容量値を有する入力側分布定数線路６ａ、６ｂ、６ｃ、６ｄが金メッキ法により形成されている。入力側分布定数線路６ａと６ｂの間には、所望の抵抗値Ｒ18を有する薄膜抵抗１８が形成されている。
【００３６】
また、ＦＥＴチップ１ａ、１ｂの出力側には、出力側誘電体基板３が実装されている。出力側誘電体基板３の表面には、所望の特性インピーダンスＺ02または容量値を有する出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄが形成されている。出力側分布定数線路７ａと７ｂの間には所望の抵抗値Ｒ20を有する薄膜抵抗２０が形成されている。
【００３７】
入力端子１０と入力側誘電体基板２の間には、セラミックを主成分とする電力分配基板４が実装されており、電力分配基板４の表面には電力分配回路８が形成されている。
【００３８】
出力端子１２と出力側誘電体基板３の間には、電力合成基板５が実装されており、電力合成基板５の表面には電力合成回路９が形成されている。
【００３９】
入力端子１０と電力分配回路８はボンディングワイヤー１９で電気的に接続されている。同様に、電力分配回路８と入力側分布定数線路６ａ、６ｂ、６ｃ、６ｄ、入力側分布定数線路６ａ、６ｂとＦＥＴチップ１ａ、入力側分布定数線路６ｃ、６ｄとＦＥＴチップ１ｂ、ＦＥＴチップ１ａと出力側分布定数線路７ａ、７ｂ、ＦＥＴチップ１ｂと出力側分布定数線路７ｃ、７ｄ、出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄと電力合成回路９、電力合成回路９と出力端子１２は、それぞれ、ボンディングワイヤー１９で接続されている。
【００４０】
ＦＥＴチップ１ａ、１ｂはＧａＡｓを主成分とする基板上に形成されており、フィンガー長は５００μｍ、フィンガー本数は２００本、総ゲート幅は１００ｍｍである。チップサイズは１．５ｍｍ×４．２ｍｍである。ＦＥＴチップ１ａと１ｂは、それぞれ、電源電圧１２Ｖ、周波数１．９ＧＨｚの動作条件で最大３０Ｗを出力する。ＦＥＴ素子としては、電力分配回路８と電力合成回路９を用いて、高周波電力を分配・合成することで、最大６０Ｗの電力を出力することができる。
【００４１】
入力側誘電体基板２は、４ｍｍ×１０ｍｍのサイズ、０．２５ｍｍの厚さを有する。入力側分布定数線路６ａ、６ｂ、６ｃ、６ｄは、３ｍｍ×２ｍｍのサイズを有し、その特性インピーダンスＺ01は３Ωである。薄膜抵抗１８は、窒化タンタルを主成分とする材料で形成されており、その大きさは３ｍｍ×０．２ｍｍ、抵抗値Ｒ18は５Ωである。
【００４２】
一方、出力側誘電体基板３は、４ｍｍ×１０ｍｍのサイズ、０．２５ｍｍの厚さを有する。出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄは、３ｍｍ×１．５ｍｍのサイズを有し、その特性インピーダンスＺ02は５Ωである。また、薄膜抵抗２０は、窒化タンタルを主成分とする材料で形成されており、その大きさは３ｍｍ×０．２ｍｍ、抵抗値Ｒ20は５Ωである。
【００４３】
ここで、入力側分布定数線路６ａ、６ｂ、６ｃ、６ｄおよび出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄの役割について説明する。
【００４４】
ＦＥＴ素子を動作させて高周波電力を得るには、高周波電力の反射を低減するために、ＦＥＴ素子の外部に入力整合回路と出力整合回路を形成する必要がある。ＦＥＴチップ１ａ、１ｂの総ゲート幅は１００ｍｍと大きいので、その入力および出力インピーダンスはそれぞれ１Ω以下と非常に低い。インピーダンスが１Ω以下の整合回路を精度よく形成することは難しいことから、このような低インピーダンスのＦＥＴ素子では最適な整合条件が得られない。さらには、このような低インピーダンスのままで素子外部に電力を引き出そうとすると、配線部の抵抗成分の影響を大きく受け、電力損失が極めて大きくなる。
【００４５】
そこで、ＦＥＴ素子から電力を効率良く引出すには、ＦＥＴ素子のインピーダンスをいったん１０Ω程度に高く変換することが重要である。この役割を担っているのが、入力側分布定数線路６ａ、６ｂ、６ｃ、６ｄと出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄである。
【００４６】
ＦＥＴチップ１ａの入力インピーダンスをＺ１、電力分配回路８上の点ＰからＦＥＴチップ１ａ側を見たインピーダンスをＺ２、入力端子１０からＦＥＴチップ１ａ側を見たインピーダンスをＺ３とする。図２に、インピーダンス変換の概略を表わすスミスチャートを示す。図２から、Ｚ１＝０．５Ω、Ｚ２＝２５Ω、Ｚ３＝１２．５Ωと変換されているのが分かる。
【００４７】
次に、薄膜抵抗１８、１９による、異常発振に対する抑制効果について説明する。
【００４８】
図３は、内部整合回路に薄膜抵抗を用いないＦＥＴ素子内部の平面図である。今、ＦＥＴチップ１ａの領域Ｍと領域Ｎで、しきい値電圧（Ｖth）や相互コンダクタンス（ｇｍ）にバラツキがある場合を考える。例えば、Ｍ領域から出力される高周波電力が、Ｎ領域から出力される高周波電力より大きい場合、出力側分布定数線路７で回り込み電力９８が生じ、Ｎ領域への反射電力が増加する。このため、Ｎ領域から見た出力側のインピーダンスが変化する。すなわち、領域Ｍと領域Ｎとでは、ＦＥＴチップ１ａから見た出力側のインピーダンスが異なることになり、出力される高周波電力の差異はさらに大きくなる。電力のアンバランスが大きくなり、結果的に異常発振が引き起こされる。実測によれば、領域Ｍと領域Ｎでしきい値電圧に０．２Ｖ程度の違いがあるとき、最大出力付近で異常発振が生じた。
【００４９】
一方、図１で示したＦＥＴ素子において、薄膜抵抗１９を設けることにより異常発振を抑制できる理由について説明する。Ｍ領域とＮ領域から出力される電力に違いがある場合、出力側分布定数線路７ａと７ｂを伝送する電力に差異が生じる。このとき、出力側分布定数線路７ａと７ｂの間に電位差が発生する。その電位差により薄膜抵抗１９に電流が流れることで、アンバランスな電力が消費される。このように、電力の差異が薄膜抵抗１９を介して解消されることで、異常発振が抑制される。領域Ｍと領域Ｎでしきい値電圧に０．５Ｖの違いがあるときにも異常発振を抑制することができた。また、過渡的な条件や瞬時的な信号が入力された時などにも異常発振を生じることがなくなった。
【００５０】
次に、薄膜抵抗２０の抵抗値Ｒ20と、異常発振に対する安定性に関して詳細に検討した。ＦＥＴチップ１ａの出力インピーダンスにおける抵抗成分をＲ４、電力合成回路９上の点ＱからＦＥＴチップ１ａ側を見たインピーダンスにおける抵抗成分をＲ５と定義する。検討の結果、Ｒ20がＲ４からＲ５の間にあるときに有効であることが分かった。具体的には、Ｒ４＝０．８Ω、Ｒ５＝２０Ωである場合には、Ｒ20を０．８Ωから２０Ωの間に設計することが好ましい。
【００５１】
次に、図１の入力側分布定数線路６ａと６ｂの間に設けた薄膜抵抗１８の効果について説明する。
【００５２】
図３に示すＦＥＴ素子において、ＦＥＴチップ１ａの領域Ｍと領域ＮでＶthやｇｍにバラツキがあると、ＦＥＴチップ１ａの領域Ｍと領域Ｎとで、入力される電力に違いが生じる。例えば、Ｍ領域への入力が小さい場合、入力されずに反射された電力の一部が回り込み電力９９となりＮ領域へ入力される。すなわち、領域Ｍと領域Ｎとで入力される高周波電力のアンバランスはさらに大きくなり、最終的に異常発振が引き起こされる。
【００５３】
一方、図１に示したＦＥＴ素子において、不要な回り込み電力は薄膜抵抗１９により消費されるので、異常発振を抑制できることができる。薄膜抵抗１８の抵抗値Ｒ18と、異常発振に対する安定性に関して詳細に検討した。ＦＥＴチップ１ａの入力インピーダンスにおける抵抗成分をＲ６、電力分配回路８上の点ＰからＦＥＴチップ１ａ側を見たインピーダンスにおける抵抗成分をＲ７と定義する。検討の結果、Ｒ18がＲ６からＲ７の間にあるときに有効であることが分かった。具体的には、Ｒ４＝０．５Ω、Ｒ５＝１５Ωである場合には、Ｒ19を０．５Ωから１５Ωの間に設計することが好ましい。
【００５４】
なお、本実施の形態では、１８および２０に薄膜抵抗を使用したが、これらは抵抗素子であっても構わない。また、本実施の形態では、ＦＥＴチップ１ａのＭ領域とＮ領域について議論したが、Ｍ領域とＮ領域は別のＦＥＴチップと考えても良い。また、ＦＥＴチップ１ａ、１ｂにＧａＡｓＦＥＴを用いて説明したが、トランジスタであれば材料は問わない。
【００５５】
以上の結果から、表１に、入力側誘電体基板２または出力側誘電体基板３の表面に形成された薄膜抵抗１８または２０の有無と異常発振に対する安定性についてまとめた。
【００５６】
0003735270.tif 000002
【００５７】
（実施の形態２）
図４は、本発明の実施の形態２による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の概略図である。図４（ａ）はＦＥＴ素子内部の平面図、図４（ｂ）は、図４（ａ）の線分Ｂ−Ｂ’に沿った断面図である。
【００５８】
実施の形態２と実施の形態１との違いは、電力分配回路８上の端子３１ａと３１ｂの間に薄膜抵抗３３が形成されており、さらに電力合成回路９上の端子３２ａと３２ｂの間に薄膜抵抗３４が形成されている点にある。
【００５９】
今、ＦＥＴチップ１ａと１ｂで、Ｖthやｇｍにバラツキがある場合を考える。例えば、ＦＥＴチップ１ａから出力される高周波電力が、ＦＥＴチップ１ｂから出力される高周波電力より大きい場合、電力合成回路９の入力端９ａと９ｂに伝達される電力に差異が生じる。薄膜抵抗３４が形成されていない場合には、９ａから９ｂに向けて回り込み電力１０１が生じ、異常発振の原因になっていた。実測によれば、ＦＥＴチップ１ａと１ｂで、しきい値電圧に０．３Ｖの違いがあるとき最大出力付近で異常発振を生じた。
【００６０】
しかし、薄膜抵抗３４を設けることにより、電力合成回路９上の端子３２ａと３２ｂに伝送される電力に差異が生じた場合にも異常発振が抑制された。これらの端子３２ａと３２ｂの間に生じた電位差により薄膜抵抗１９に電流が流れることで、アンバランスな電力が消費されるからである。実測によれば、ＦＥＴチップ１ａと１ｂで、しきい値電圧に０．５Ｖの違いがあるときにも異常発振を抑制することができた。
【００６１】
次に、入力側について考える。ＦＥＴチップ１ａと１ｂで、Ｖthやｇｍにバラツキがある場合には、ＦＥＴチップ１ａと１ｂに入力される電力に違いが生じる。薄膜抵抗３３が形成されていない場合には、電力分配回路８に回り込み電力が生じ、異常発振の原因になっていた。これに対して、薄膜抵抗３３を設けることにより、ここを通過する回り込み電力が消費されるので異常発振が抑制された。
【００６２】
薄膜抵抗３３、３４の抵抗値Ｒ33、Ｒ34と、異常発振に対する安定性について検討した。その結果、端子８ａ（または８ｂ）からＦＥＴチップ１ａ（または１ｂ）側を見たインピーダンスの抵抗成分と等しくなるようにＲ33の値を設定することで最も大きな効果が得られた。また、端子９ａ（または９ｂ）からＦＥＴチップ１ａ（または１ｂ）側を見たインピーダンスの抵抗成分と等しくなるようにＲ34を設定することで最も大きな効果が得られた。
【００６３】
以上をまとめると、電力分配回路８の出力端子８ａと８ｂの間、および電力分配回路９の入力端子９ａと９ｂの間に抵抗を挿入することにより、ＦＥＴチップ１ａと１ｂ間のバラツキに起因する異常発振を抑制することができた。
【００６４】
（実施の形態３）
図５は、本発明の実施の形態３による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平面図である。実施の形態３と実施の形態１との違いは、入力側分布定数線路６ｂと６ｃの間に薄膜抵抗４３が形成されており、さらに出力側分布定数線路７ｂと７ｃの間に薄膜抵抗４４が形成されている点にある。
【００６５】
次に、実施の形態３と実施の形態２との機能面での違いについて説明する。実施の形態２では、電力分配回路８（または電力合成回路９）に設けた薄膜抵抗３３（または３４）を用いて、ＦＥＴチップ１ａと１ｂのばらつきに起因する電力のアンバランスを解消した。しかしながら、薄膜抵抗３３および３４が集中定数として与えられており、電力のアンバランスを解消できるポイントがこれらのみに限られていたので、発振抑制効果についても十分といえない点があった。
【００６６】
実施の形態３では、この電力のアンバランスを解消するために、薄膜抵抗４３および４４を設けている。入力側分布定数線路６および出力側分布定数線路７は、使用周波に対してλ／４（λは波長）の長さを有している。入力側分布定数線路６ｂと６ｃの間に薄膜抵抗４３を分布定数的に配設することにより、電力のアンバランスをより効果的に吸収することが可能になった。また、出力側分布定数線路７についても同様の結果が得られた。薄膜抵抗４３および４４の抵抗値を検討した結果、両者とも５Ωから２０Ωの間に設定することで十分な効果が得られた。
【００６７】
次に、入力側誘電体基板２について詳述する。入力側誘電体基板２の大きさは４ｍｍ×１１ｍｍ、その厚さは０．２５ｍｍである。入力側分布定数線路６ａ〜６ｄの大きさは３ｍｍ（長さ）×２ｍｍ（幅）、その特性インピーダンスは３Ωである。
【００６８】
薄膜抵抗１８は、シート抵抗７５Ω／□の窒化タンタルを主成分とする材料で形成されており、その大きさは３ｍｍ×０．２ｍｍ、その抵抗値は５Ωである。ＦＥＴチップ１ａと、２本の入力側分布定数線路６ａと６ｂをボンディングワイヤーで接続する都合上、薄膜抵抗１８の幅は０．２ｍｍより広く設定できない。
【００６９】
薄膜抵抗４３は、シート抵抗２０Ω／□の材料で形成されており、その大きさは３ｍｍ×１．５ｍｍ、その抵抗値は１０Ωである。薄膜抵抗４３の幅を１．５ｍｍに設定したのは、ＦＥＴチップ１ａ、１ｂの放熱性を考慮してのことである。また、放熱のために、ＦＥＴチップ１ａと１ｂの間隔は１．５ｍｍ程度離すことが好ましい。
【００７０】
以上をまとめると、入力側分布定数線路６ｂと６ｃの間に薄膜抵抗４３を分布定数的に配設することにより、電力のアンバランスをより効果的に吸収することが可能になった。また、出力側分布定数線路７についても同様の結果が得られた。実施の形態２と比較して、異常発振の抑制効果をより向上させることができた。この理由として、アンバランスな電力を解消するための薄膜抵抗が、実施の形態２では電力分配（合成）回路に集中定数として設けられているのに対し、本実施の形態では分布定数として設けられているからである。なお、本実施の形態では、４３および４４に薄膜抵抗を使用したが、これらは抵抗素子であっても構わない。
【００７１】
（実施の形態４）
実施の形態４について述べる前に、実施の形態３の問題点を明らかにする。入力側誘電体基板２の作製について言及すれば、薄膜抵抗１８と４３のシート抵抗が異なることから、これらの作製を別々の工程で行う必要があり製造コストが高くなる。
【００７２】
次に、薄膜抵抗１８と４３のシート抵抗を同じにできないことの理由を具体的に説明する。薄膜抵抗１８のシート抵抗を薄膜抵抗４３にあわせて２０Ω／□に設定すると、５Ωの抵抗値を得るためには、薄膜抵抗１８の幅を０．７５ｍｍにする必要があり、ボンディングワイヤーの形状が不適当になる。逆に、薄膜抵抗４３のシート抵抗を薄膜抵抗１８にあわせて７５Ω／□に設定すると、１０Ωの抵抗値を得るためには、薄膜抵抗４３の幅を０．４ｍｍにする必要があり、ＦＥＴチップ１ａと１ｂの間隔が狭くなり放熱に悪影響を与える。
【００７３】
図６は、本発明の実施の形態４による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平面図である。実施の形態４と実施の形態３との違いは、入力側分布定数線路６ｂと６ｃの間に、薄膜抵抗４３ａ、導体線路４５、薄膜抵抗４３ｂが順次形成されており、さらに、出力側分布定数線路７ｂと７ｃの間に、薄膜抵抗４４ａ、導体線路４６、薄膜抵抗４４ｂが順次形成されている点にある。
【００７４】
導体線路４５は、入力側分布定数線路６と同じ材料で形成されており、その幅は１．１ｍｍである。薄膜抵抗４３ａと４３ｂは、シート抵抗７５Ω／□の材料で形成されており、その幅はそれぞれ０．２ｍｍ、その抵抗値はそれぞれ５Ωである。薄膜抵抗１８もまたシート抵抗７５Ω／□の材料で形成されており、その幅は０．２ｍｍ、その抵抗値は５Ωである。
【００７５】
このように導体線路４５を設けることで、薄膜抵抗１８と４３ａ、４３ｂのシート抵抗を同一にしながら、入力側分布定数線路６ｂと６ｃの間隔と抵抗値を、それぞれ１．５ｍｍと１０Ωに設定することが可能になった。出力側についても同様に、導体線路４６を設けることで、薄膜抵抗２０と４４ａ、４４ｂのシート抵抗を同一にしながら、出力側分布定数線路６ｂと６ｃの間隔と抵抗値を、最適に設計することが可能になった。
【００７６】
なお、本実施の形態では、入力側分布定数線路６ｂと６ｃの間に、薄膜抵抗と導体線路と薄膜抵抗が順次挿入されているが、薄膜抵抗と導体線路のみが順次挿入されている構成でも構わない。
【００７７】
（実施の形態５）
図７は、本発明の実施の形態５による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図である。簡略のために、入力側誘電体基板２の部分についてのみ説明を加える。実施の形態５と実施の形態４との違いは、導体線路４５、４６を設けないで、ボンディングワイヤー４７、４８を用いて、それぞれ、薄膜抵抗４３ａと４３ｂ、薄膜抵抗４４ａと４４ｂを接続している点にある。実施の形態４と比較すると、ボンディングワイヤーの持つインダクタンスの影響により異常発振の抑制効果はやや低くなる。
【００７８】
しかしながら一方で、導体線路４５、４６を誘電体基板２、３上に形成する必要がないので、誘電体基板２、３を小型化することができ、低コスト化できる。また、ＦＥＴチップ１ａと１ｂの間隔を変化させた場合でも、ボンディングワイヤーの長さを調整することにより、同一の誘電体基板２、３を使用することが可能であり、設計および実装の柔軟性を増すことができる。
【００７９】
（実施の形態６）
図８は、本発明の実施の形態６による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図である。簡略のために、入力側誘電体基板２の部分についてのみ説明を加える。実施の形態６と実施の形態４との違いは、導体線路４９、５０の形状がＴ字型となっている点にある。
【００８０】
実施の形態１で図２を用いて説明したように、入力側分布定数線路６ｂにおいて各ポイントからＦＥＴチップ１ａを見たインピーダンスは、点Ｒで最も低く矢印に沿って点Ｓに近くなると高くなる。このため、入力側分布定数線路６ｂと６ｃの間の抵抗分布を、ｔ−ｔ’の間で低くし、ｕ−ｕ’の間で高くなるように設計することで、アンバランスな電力を薄膜抵抗４３ａ、４３ｂで解消しやすくなる。導体線路４９、５０の形状をＴ字型とし、ＦＥＴチップ１ａ、１ｂ側でその幅を広くし、電力分配回路８側で細くすることにより、ｔ−ｔ’間の抵抗が低くなり、ｕ−ｕ’間の抵抗が高くなる。この結果、異常発振の抑制効果がいっそう高まる。
【００８１】
（実施の形態７）
図９は、本発明の実施の形態７による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図である。簡略のために、入力側誘電体基板２の部分についてのみ説明を加える。実施の形態７と実施の形態４との違いは、入力側分布定数線路７７ａ、７７ｂ、７７ｃ、７７ｄが台形状に形成されている点にある。
【００８２】
入力側分布定数線路７７ｂにおいて、点Ｒから点Ｓに向かうにしたがって、線路７７ｂの特性インピーダンスが徐々に高くなる。ＦＥＴチップ１ａの入力インピーダンスをＺ１、点ＰからＦＥＴチップ１ａ側を見たインピーダンスをＺ２とする。Ｚ１＝０．５Ω、Ｚ２＝２５Ωで与えられるとき、入力側分布定数線路７７によるインピーダンス変換を図示すると、図１０の実線矢印のようになる。一方で、入力側分布定数線路が長方形の場合、インピーダンス変換は点線矢印のようになる。本実施の形態による実線矢印で与えられるインピーダンス変換は点線矢印と比較して、スミスチャート上でＱ値の低い領域に収まっている。すなわち、入力側分布定数線路７７ａ、７７ｂ、７７ｃ、７７ｄを台形状にすることで、より広い帯域を実現することができる。
【００８３】
次に、入力側分布定数線路７７ａ、７７ｂ、７７ｃ、７７ｄ上の高周波の伝搬経路を考える。例えば、入力側分布定数線路７７ｂを伝搬する高周波について考えると、薄膜抵抗１８側を通過する高周波と、薄膜抵抗４３ａ側を通過する高周波との伝送差を小さくすることができる。すなわち、入力側分布定数線路７７ｂを台形状にすることで高周波の位相差による悪影響を少なくすることができる。
【００８４】
さらに、入力側分布定数線路７７ｂと７７ｃの間の抵抗分布をｔ−ｔ’の間で低く、ｕ−ｕ’の間で高くなるように連続的に切り換えることができるので、異常発振の抑制効果がいっそう高まる。
【００８５】
以上をまとめると、入力側分布定数線路７７ａ、７７ｂ、７７ｃ、７７ｄを台形状に形成することにより、▲１▼広い帯域を実現することができ、▲２▼高周波の位相差による悪影響を少なくすることができ、▲３▼異常発振の抑制効果をいっそう高めることができる。
【００８６】
（実施の形態８）
通常、入力側と出力側の分布定数線路は、求められるインピーダンス変換の違いから特性インピーダンスが異なる。実施の形態１のＦＥＴ素子では、入力側分布定数線路６ａ〜６ｄの特性インピーダンスが３Ωであるのに対し、出力側分布定数線路７ａ〜７ｃの特性インピーダンスは５Ωに設計されている。また、同じＦＥＴチップを用いた場合でも、ＦＥＴ素子に求められる出力電力等の仕様に応じて分布定数線路の特性インピーダンスは異なってくる。
【００８７】
従来のＦＥＴ素子では、分布定数線路の太さを調整することにより、その特性インピーダンスを制御していた。このため、入力側と出力側とで分布定数線路の太さを含むパターンの形状が異なっていた。また、求められる仕様に応じてパターンの形状を変更していたため、パターン形成用のマスクを数多く必要としていた。また、微妙な特性インピーダンスの変更に際しても、マスク作製から製造工程を始める必要があり、設計に多くの時間を要していた。
【００８８】
本発明の実施の形態８は、上記の問題点を解決するものである。
【００８９】
図１１は、本発明の実施の形態８による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の概略図である。図１１（ａ）はＦＥＴ素子内部の平面図、図１１（ｂ）は、図１１（ａ）の線分Ｃ−Ｃ’に沿った断面図である。
【００９０】
実施の形態８と実施の形態４との違いは、入力側誘電体基板２と出力側誘電体基板３とで厚さが異なっており、かつ両者の表面に形成されたパターンが同じ点にある。入力側誘電体基板２の厚さは０．２５ｍｍ、出力側誘電体基板３の厚さは０．４ｍｍである。入力側分布定数線路６と出力側分布定数線路７の幅は両者ともに２ｍｍであるが、基板厚さの違いから両者の特性インピーダンスは、それぞれ３Ωと５Ωである。
【００９１】
誘電体基板の厚さを入力側と出力側とで変えることにより、同じマスクパターンで異なる特性インピーダンスを有する分布定数線路を作製することが可能になった。また、微妙な特性インピーダンスの変更に対しては、あらかじめパターンを形成しておき、その後に厚さを微妙に変化することで対応できることから、設計時間の大幅な短縮が可能になった。さらには、同じパターンの分布定数線路で種々の特性インピーダンスを実現できるので、生産設備の設定を変更することなく、要望される特性に応じた多品種の生産に対応することができるようになった。
【００９２】
【発明の効果】
以上説明したように、本発明によれば、内部整合回路を有する高周波ＧａＡｓパワーＦＥＴ素子において、少なくとも以下の効果が得られる。
【００９３】
（１）入力側（出力側）分布定数線路に生じるアンバランスな電力を薄膜抵抗により解消できるので、異常発振を抑制でき、ＦＥＴ素子の信頼性が向上する。
【００９４】
（２）電力分配（合成）回路に生じるアンバランスな電力を薄膜抵抗により解消できるので、異常発振を抑制でき、ＦＥＴ素子の信頼性が向上する。
【００９５】
（３）同じパターンの分布定数線路で種々の特性インピーダンスを実現できるので、生産設備の設定を変更することなく、要望される特性に応じた多品種の生産に対応することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平面図（ａ）、および線分Ａ−Ａ’に沿った断面図（ｂ）
【図２】  本発明の実施の形態１における分布定数線路によるインピーダンス整合を示すスミスチャート
【図３】  本発明の実施の形態１の利点である不要な電力の回り込みを解消できる理由を説明するための比較図
【図４】  本発明の実施の形態２による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平面図（ａ）、および線分Ｂ−Ｂ’に沿った断面図（ｂ）
【図５】  本発明の実施の形態３による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図
【図６】  本発明の実施の形態４による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図
【図７】  本発明の実施の形態５による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図
【図８】  本発明の実施の形態６による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図
【図９】  本発明の実施の形態７による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子の平面図
【図１０】  本発明の実施の形態７における分布定数線路によるインピーダンス整合を示すスミスチャート
【図１１】  本発明の実施の形態８による、内部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平面図（ａ）、および線分Ｃ−Ｃ’に沿った断面図（ｂ）
【図１２】  従来の内部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平面図（ａ）、および線分Ｅ−Ｅ’に沿った断面図（ｂ）
【符号の説明】
１ａ、１ｂ  ＦＥＴチップ
２  入力側誘電体基板
３  出力側誘電体基板
４  電力分配基板
５  電力合成基板
６ａ、６ｂ、６ｃ、６ｄ、７７ａ、７７ｂ、７７ｃ、７７ｄ  入力側分布定数線路
７ａ、７ｂ、７ｃ、７ｄ  出力側分布定数線路
８  電力分配回路
９  電力合成回路
１０  入力端子
１２  出力端子
１３  底面部
１６  フレーム
１７  パッケージ
１８、２０、３３、３４、４３、４３ａ、４３ｂ、４４、４４ａ、４４ｂ    薄膜抵抗
１９  ボンディングワイヤー
４５、４６、４９、５０  導体線路
４７、４８  ボンディングワイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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