(57)【特許請求の範囲】
【請求項１】
透明絶縁性基板上に形成されたゲート電極、
上記ゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層、
上記真性半導体層および上記不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、
上記ソース電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のソース側接合エッジ部と、上記ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、
上記ソース電極および上記ドレイン電極の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成したことを特徴とする薄膜トランジスタ。
【請求項２】
透明絶縁性基板上に形成されたゲート電極、
上記ゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層、
上記真性半導体層および上記不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、
上記ソース電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のソース側接合エッジ部と、上記ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、
上記ソース電極、上記ドレイン電極および上記不純物を含む半導体層の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成したことを特徴とする薄膜トランジスタ。
【請求項３】
請求項１または請求項２に記載の薄膜トランジスタを含むスイッチング素子およびこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と、上記ＴＦＴアレイ基板との間に液晶を挟持する対向電極基板と、上記スイッチング素子の駆動回路を備えたことを特徴とする液晶表示装置。
【請求項４】
ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングにより上記ソース電極および上記ドレイン電極を形成する工程、
上記チャネル上の不要な上記不純物を含む半導体層を等方性エッチングにより除去する工程を含み、上記ソース電極および上記ドレイン電極の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。
【請求項５】
ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、パターン形成により上記ソース電極および上記ドレイン電極を形成する工程、
上記チャネル上の不要な上記不純物を含む半導体層と、その下部の上記真性半導体層の一部を異なる速度でエッチングする工程を含み、上記ソース電極および上記ドレイン電極の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。
【請求項６】
ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングにより上記ソース電極および上記ドレイン電極を形成し、さらに、上記チャネル上の不要な上記不純物を含む半導体層を異方性エッチングにより除去する工程、
上記チャネル部の上記真性半導体層の一部を等方性エッチングにより除去する工程を含み、上記ソース電極、上記ドレイン電極および上記不純物を含む半導体層の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。
【請求項７】
ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、ドライエッチングにより上記ソース電極および上記ドレイン電極を形成する工程、
上記チャネル上の不要な上記不純物を含む半導体層をウエットエッチングにより除去する工程を含み、上記ソース電極、上記ドレイン電極および上記不純物を含む半導体層の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびこれを用いた液晶表示装置並びにＴＦＴアレイ基板の製造方法に関し、特にアクティブマトリクス型液晶表示装置に使用される薄膜トランジスタのオフ電流の低減に関するものである。
【０００２】
【従来の技術】
フラットパネルディスプレイ、中でもアクティブマトリクス型液晶表示装置は、高度情報化社会、マルチメディアの時代において中核となるデバイスの一つとして期待されている。アクティブマトリクス型液晶表示装置は、各画素をスイッチング素子である薄膜トランジスタ（以後ＴＦＴと称す）により駆動させるため、画素のコントラストを十分にとることができるという利点がある。図６(a)は、従来のＴＦＴを用いたアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図、図６(b)は、図６(a)のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構造を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、２はガラス基板１上に形成されたゲート電極線、３は窒化シリコン（ＳｉＮＸ  ）膜等よりなるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜３を介して設けられ、その中央部がチャネルとなる真性半導体層であるアモルファスシリコン層（以下ｉ−ａ−Ｓｉ層と記す）、５はｉ−ａ−Ｓｉ層４上のソース／ドレイン接点領域に設けられ、ｎ型の不純物であるリンを含むｎ＋アモルファスシリコン層（以下ｎ−ａ−Ｓｉ層と記す）、６、７はｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形成するソース電極線およびドレイン電極、８はＩＴＯ等の透明導電膜よりなる画素電極、９はゲート電極線２と接続された保持容量電極をそれぞれ示す。
【０００３】
従来の逆スタガー型ＴＦＴの製造方法を図７を用いて説明する。まず、ガラス基板１上に低抵抗で高融点材料であるＣｒ等の金属膜をスパッタリング法等で成膜し、写真製版およびエッチングによるパターン形成を行いゲート電極２を形成する（図７(a)）。次に、ＳｉＮＸ  膜よりなるゲート絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vapor Deposition）法により連続成膜し（図７(b)）、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状にパターニングする（図７(c)）。次に、ＣｒおよびＡｌ等を主成分とする金属膜をスパッタリング法等で成膜し、パターン形成を行い、ソース電極線６、ドレイン電極７を形成し、これらをマスクとしてチャネル上の不要なｎ−ａ−Ｓｉ層５をドライエッチング等により除去し、逆スタガー型ＴＦＴが形成される（図７(d)）。
【０００４】
【発明が解決しようとする課題】
液晶表示装置では、液晶を挟む電極間に蓄積される電荷をＴＦＴにより制御し、電極間の電界により液晶の配向を変化させ、ガラス基板下のバックライト（背面光）の透過を制御させることにより画面表示を行う。そのため、必要な電荷を一定時間保持させなければならない。この保持期間中に電荷が変動すると、表示特性に影響を与える。保持期間中の電荷変動を最小限に抑制するためには、ＴＦＴのオフ電流、すなわちＩｄ-Ｖｇ特性におけるＶｇ時のドレイン電流を小さくしなければならない。ＴＦＴでは、真性半導体層であるイントリンシックなアモルファスシリコン層（ｉ−ａ−Ｓｉ層４）が使用されており、その真性キャリア密度が小さいため、オフ電流は小さいとされている。しかしながら、従来の逆スタガー型ＴＦＴの構造では、ｎ−ａ−Ｓｉ層５／ｉ−ａ−Ｓｉ層４接合部界面の不純物であるリンのプロファイルが急峻であるために、ドレイン電極７側、特にドレインエッジ部側において発生する電界が非常に大きくなる。その電界強度は１Ｅ６Ｖ／cmになり、アバランシェ破壊の領域となる。そのため、深い負のゲートバイアスが印加された場合には大きなオフ電流が流れることになる。この機構によるオフ電流を減少させるためには、電界の緩和が有効であり、オフ電流の低減は安定した良好な表示特性を得るために重要な課題であった。
【０００５】
本発明は、上記のような問題点を解消するためになされたもので、チャネルエッチ型薄膜トランジスタのｎ−ａ−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部における電界集中を抑制し、オフ電流を低減することにより、コントラスト比および画像安定性の向上を図り、表示品質の高い液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係わる薄膜トランジスタは、透明絶縁性基板上に形成されたゲート電極と、このゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層と、真性半導体層および不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したものである。
また、透明絶縁性基板上に形成されたゲート電極と、このゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層と、真性半導体層および不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、ソース電極、ドレイン電極および不純物を含む半導体層のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したものである。
さらに、本発明に係わる液晶表示装置は、上記いずれかの薄膜トランジスタを含むスイッチング素子およびこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と、ＴＦＴアレイ基板との間に液晶を挟持する対向電極基板と、スイッチング素子の駆動回路を備えたものである。
【０００７】
また、本発明に係わるＴＦＴアレイ基板の製造方法は、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングによりソース電極およびドレイン電極を形成する工程と、チャネル上の不要な不純物を含む半導体層を等方性エッチングにより除去する工程を含み、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【０００８】
また、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、パターン形成によりソース電極およびドレイン電極を形成する工程と、チャネル上の不要な不純物を含む半導体層と、その下部の真性半導体層の一部を異なる速度でエッチングする工程を含み、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【０００９】
また、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングによりソース電極およびドレイン電極を形成し、さらに、チャネル上の不要な不純物を含む半導体層を異方性エッチングにより除去する工程と、チャネル部の真性半導体層の一部を等方性エッチングにより除去する工程を含み、ソース電極、ドレイン電極および不純物を含む半導体層のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【００１０】
さらに、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、ドライエッチングによりソース電極およびドレイン電極を形成する工程と、チャネル上の不要な不純物を含む半導体層をウエットエッチングにより除去する工程を含み、ソース電極、ドレイン電極および不純物を含む半導体層のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図について説明する。図１(a)は、本発明の実施の形態１であるアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図、図１(b)は、図１(a)のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構造を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、２はガラス基板１上に形成されたゲート電極線、３は窒化シリコン（ＳｉＮＸ  ）膜等よりなるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜３を介して設けられ、その中央部がチャネルとなる真性半導体層であるｉ−ａ−Ｓｉ層、５はｉ−ａ−Ｓｉ層４上のソース／ドレイン接点領域に設けられたｎ型の不純物であるリンを含むｎ−ａ−Ｓｉ層、６、７は上記ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形成するソース電極線およびドレイン電極、８はＩＴＯ等の透明導電膜よりなる画素電極、９はゲート電極線２と接続された保持容量電極をそれぞれ示す。本実施の形態では、ソース電極６側に位置するｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５との間の接合エッジ部（ソース側接合エッジ部）と、ドレイン電極７側に位置するｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５との間の接合エッジ部（ドレイン側接合エッジ部）との間のｉ−ａ−Ｓｉ層４にチャネルが存在するチャネルエッチ型の薄膜トランジスタにおいて、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したことを特徴とする。
【００１２】
本実施の形態による逆スタガー型ＴＦＴを採用したＴＦＴアレイ基板の製造方法を図２を用いて説明する。まず、ガラス基板１上に低抵抗で高融点材料であるＣｒ等の金属膜をスパッタリング法等で成膜し、写真製版およびエッチングによるパターン形成によりゲート電極線２を形成する。次に、ＳｉＮＸ  膜よりなるゲート絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vapor Deposition）法により連続成膜する。この時、ゲート絶縁膜３の膜厚は４００ｎｍ、ｉ−ａ−Ｓｉ層４の膜厚は１５０ｎｍ程度とする。次に、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状にパターニングし、透明導電膜からなる画素電極（図示せず）を形成する。続いてＡｌ／Ｃｒからなる金属膜をスパッタリング法等により成膜し（図２(a)）、異方性エッチングによりソース電極線６、ドレイン電極７を形成し（図２(b)）、これらをマスクとしてチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッチングにより除去（バックチャネルエッチング）した後、保護膜（図示せず）を形成する。以上の工程により、ソース電極６およびドレイン電極７のチャネル側のエッジ部が、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出した庇構造を有する逆スタガー型ＴＦＴが形成される（図２(c)）。
【００１３】
本実施の形態によれば、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成することで、電界集中をドレイン側エッジ部から移動させ、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界集中によるトンネル効果を抑制し、オフ電流を低減することができる。その結果、保持容量電極が小型化でき、高開口率化が図られる。さらに、本実施の形態によるＴＦＴを含むスイッチング素子およびこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と対向電極基板の間に液晶を挟持し、スイッチング素子の駆動回路を備えた液晶表示装置においては、オフ電流の低減によりオン電流／オフ電流比が向上し、コントラスト比、画像安定性の向上が図られる。
【００１４】
実施の形態２．
図３は、本発明の実施の形態２による逆スタガー型ＴＦＴの構造を示す断面図である。上記実施の形態１では、ソース電極６およびドレイン電極７の形成に異方性エッチング、バックチャネルエッチングに等方性エッチングを行うことで、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成した。本実施の形態では、ソース電極６およびドレイン電極７形成後、チャネル上の不要なｎ−ａ−Ｓｉ層５と、その下部のｉ−ａ−Ｓｉ層４の一部を異なる速度でエッチングすることで、図３に示すような庇構造を形成するものである。このような庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流を低減することができ、上記実施の形態１と同様の効果が得られる。
【００１５】
実施の形態３．
図４は、本発明の実施の形態３による逆スタガー型ＴＦＴの構造を示す断面図である。上記実施の形態１では、ソース電極６およびドレイン電極７の形成に異方性エッチング、バックチャネルエッチングに等方性エッチングを行うことで、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成した。本実施の形態では、Ａｌ／Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングによりソース電極線６およびドレイン電極７を形成し、さらに、チャネル上の不要なｎ−ａ−Ｓｉ層５を異方性エッチングにより除去した後、チャネル部のｉ−ａ−Ｓｉ層４の一部を等方性エッチングにより除去することで、図４に示すように、ソース電極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。このような庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流を低減することができ、上記実施の形態１、２と同様の効果が得られる。
【００１６】
実施の形態４．
図５は、本発明の実施の形態４による逆スタガー型ＴＦＴの構造を示す断面図である。上記実施の形態１〜３では、エッチング方法および速度を変えることにより、チャネル上に庇を形成した。本実施の形態では、ソース電極６およびドレイン電極７をドライエッチングにより形成し、チャネル上の不要なｎ−ａ−Ｓｉ層５をウエットエッチングにより除去することにより、ｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５の界面にアンダーカットが生じることを利用して、図５に示すように、ソース電極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。本実施の形態によれば、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流を低減することができ、上記実施の形態１〜３と同様の効果が得られる。
【００１７】
【発明の効果】
以上のように、本発明によれば、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタにおいて、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したので、真性半導体層とｎ型の不純物を含む半導体層の接合部への電界集中によるトンネル効果が抑制され、オフ電流を低減することができる。その結果、オン電流／オフ電流比が向上し、コントラスト比、画像安定性の向上が図られ、表示品質の高い液晶表示装置が得られる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１であるアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構造を示す断面図である。
【図２】  本発明の実施の形態１である逆スタガー型ＴＦＴの製造方法を示す図である。
【図３】  本発明の実施の形態２である逆スタガー型ＴＦＴの構造を示す断面図である。
【図４】  本発明の実施の形態３である逆スタガー型ＴＦＴの構造を示す断面図である。
【図５】  本発明の実施の形態４である逆スタガー型ＴＦＴの構造を示す断面図である。
【図６】  従来のアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構造を示す断面図である。
【図７】  従来の逆スタガー型ＴＦＴの製造方法を示す図である。
【符号の説明】
１ ガラス基板、２  ゲート電極線、３  ゲート絶縁膜、
４  ｉ−ａ−Ｓｉ層、５ ｎ−ａ−Ｓｉ層、６  ソース電極線、
７  ドレイン電極、８ 画素電極、９  保持容量電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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