(57)【特許請求の範囲】
【請求項１】
差動増幅を行う第１のアンプと、差動増幅を行う電流出力型の第２のアンプとが、前記第１及び第２のアンプの出力端子同士が接続される一方、相互の非反転入力端子には、電源投入後、時間経過に略比例するようにして暫増して所定電圧となる基準電圧が印加され、相互の反転入力端子には被増幅信号が印加されるよう設けられてなる増幅装置における雑音抑止回路であって、
電源が投入されてから所定時間の間、前記第２のアンプに対してのみバイアス電流を供給し、その後、前記第１のアンプに対してのみバイアス電流を供給するよう構成されてなるバイアス手段を設けてなることを特徴とする増幅装置における雑音抑止回路。
【請求項２】
バイアス手段は、第２のアンプに対するバイアス電流が零となる際、徐々に減少させる一方、第１のアンプに対するバイアス電流が徐々に増大されるよう構成されてなるものであることを特徴とする請求項１記載の増幅装置における雑音抑止回路。
【請求項３】
バイアス手段は、２つのトランジスタを用いてなる差動増幅回路と、前記差動増幅回路の出力電流を基にバイアス電流を出力する第１及び第２のバイアス生成回路とを具備し、
前記差動増幅回路を構成する第１のトランジスタのベースには、電源投入後、時間経過に略比例するようにして暫増して所定電圧となる基準電圧が印加される一方、前記差動増幅回路を構成する第２のトランジスタのベースには、電源投入と同時に所定電圧が印加されるよう構成され、
前記第１のトランジスタのコレクタ電流がカレントミラー回路を用いてなる第１のバイアス生成回路を介して第２のアンプのバイアス電流として供給され、前記第２のトランジスタのコレクタ電流がカレントミラー回路を用いてなる第２のバイアス生成回路を介して第１のアンプのバイアス電流として供給されるよう構成されてなることを特徴とする請求項１または２記載の増幅装置における雑音抑止回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、増幅装置の雑音抑止回路に係り、特に、低周波増幅装置の電源投入時における雑音の発生を抑止するものに関する。
【０００２】
【従来の技術】
いわゆる低周波信号を増幅する増幅装置としては、従来から種々の構成のものがあるが、例えば、図３に示されたような構成の低周波増幅装置が公知・周知となっている。
以下、同図を参照しつつその構成、動作について概略的に説明することとする。
この低周波増幅装置は、差動増幅器によるアンプ１を中心に構成されたもので、その反転入力端子（−）に第３の抵抗器２６を介して外部から低周波信号が入力される一方、非反転入力端子（＋）は、スイッチ４２を介して電源電圧Ｖccとアースとの間に直列接続された第１及び第２の抵抗器２４，２５の相互の接続点が接続されたものとなっており、出力信号のいわゆるＤＣレベルを定める基準電圧が印加されるようになっている。さらに、第２の抵抗器２５には、第１のコンデンサ４０が並列接続されており、この基準電圧のいわゆる平滑化が図られている。
【０００３】
このため、アンプ１の非反転入力端子に印加される基準電圧は、電源投入時には、第１及び第２の抵抗器２４，２５の抵抗値と第１のコンデンサ４０の容量値によって定まるいわゆる時定数に応じた速度で暫増して所定電圧に到達するようになっている（図４（Ａ）及び図４（Ｂ）参照）。
また、この低周波増幅装置は、ON/OFF制御回路４Ａを有し、これによって、次のようにその動作が制御されるようになっている。
すなわち、図示されない電源スイッチが閉成されると、ON/OFF制御回路４Ａにより、スイッチ４２が閉成されると共に、アンプ１には必要なバイアス電流が供給されるようになっている。
そして、第３の抵抗器２６を介してアンプ１の反転入力端子に印加された低周波入力信号は、アンプ１により増幅され、その結果、スピーカ５が鳴るようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、かかる従来の装置においては、電源スイッチの投入と同時に、アンプ１にバイアス電流が供給されても、内部のいわゆるバイアス回路が十分に安定した状態に至っていないために、アンプ１の出力レベルは、電源スイッチの投入と同時に瞬時、あるレベル上昇した後、不安定な暫増状態を経て、安定した出力が得られるようなこととなり、このような出力状態に起因して、スピーカには雑音が生ずるという問題がある。
【０００５】
本発明は、上記実状に鑑みてなされたもので、簡易な構成により電源投入の際の雑音発生を抑止でき、増幅出力信号の品質を向上することのできる増幅装置における雑音抑止回路を提供するものである。
本発明の他の目的は、雑音をいわゆるマスクするための特別の回路を必要とすることのない増幅装置における雑音抑止回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載の発明に係る増幅装置における雑音抑止回路は、
差動増幅を行う第１のアンプと、差動増幅を行う電流出力型の第２のアンプとが、前記第１及び第２のアンプの出力端子同士が接続される一方、相互の非反転入力端子には、電源投入後、時間経過に略比例するようにして暫増して所定電圧となる基準電圧が印加され、相互の反転入力端子には被増幅信号が印加されるよう設けられてなる増幅装置における雑音抑止回路であって、
電源が投入されてから所定時間の間、前記第２のアンプに対してのみバイアス電流を供給し、その後、前記第１のアンプに対してのみバイアス電流を供給するよう構成されてなるバイアス手段を設けてなるものである。
【０００７】
かかる構成においては、特に、バイアス手段を設けて第１のアンプと第２のアンプへ対するバイアス電流の供給を制御するようにして、いわゆる電流出力型の第２のアンプを電源投入の直後に用いるようにし、その後、本来の第１のアンプを用いるようにしたことで、電源投入直後のいわゆる回路の立ち上がりにおいては、出力レベルが急激に立ち上がるようなことのない第２のアンプにより被増幅信号が増幅され、その後、回路状態が安定したところで、第１のアンプによる増幅がなされる構成であるので、従来と異なり、電源投入直後の雑音の発生が抑止されることとなるものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図１及び図２を参照しつつ説明する。
図１には、本発明の実施の形態における雑音抑止回路を有してなる増幅装置の回路構成例が示されており、同図を参照しつつ最初に回路構成について説明する。なお、図３に示された回路例と同一の構成要素には、同一の符号を付するものとする。
この低周波増幅装置は、第１のアンプ１と、第２のアンプ２と、バイアス回路３と、ON/OFF制御回路（図１においては「ON/OFF CONT」と表記）４とに大別されて構成されたものとなっている。
第１のアンプ１は、差動増幅器となっているもので、その反転入力端子には、第３の抵抗器（図１においては「Ｒ3」と表記）２６を介して入力信号が印加されるようになっている。
【０００９】
また、この第１のアンプ１の出力端と反転入力端子との間には、帰還抵抗としての第４の抵抗器（図１においては「Ｒ4」と表記）２７が接続されている。
さらに、この第１のアンプ１の出力端は、第２のアンプ２の出力端と共に、第２のコンデンサ（図１においては「Ｃ2」と表記）４１を介してスピーカ５の一方の端子に接続されており、スピーカ５の他端はアースされている。
一方、第１のアンプ１の非反転入力端子は、第２のアンプ２の非反転入力端子と共に、電源電圧Ｖccとアースとの間に第１のスイッチ（図１においては「ＳＷ１」と表記）４２を介して直列接続されている第１及び第２の抵抗器（図１においてはそれぞれ「Ｒ1」，「Ｒ2」と表記）２４，２５の相互の接続点に接続されており、出力信号のいわゆるＤＣレベルを定める基準電圧が印加されるようになっている。
【００１０】
そして、第１及び第２の抵抗器２４，２５の相互の接続点は、後述するバイアス回路３の第１のトランジスタ（図１においては「Ｑ1」と表記）１０のベースに接続されている。さらに、第２の抵抗器２５には、第１のコンデンサ（図１においては「Ｃ1」と表記）４０が並列接続されており、上述した基準電圧の平滑化が図られるようになっている。
一方、第１のアンプ１の第１のバイアス電流ＩB1及び第２のアンプ２の第２のバイアス電流ＩB2は、後述するバイアス回路３によりそれぞれ供給されるようになっている。
第２のアンプ２は、いわゆるコンダクタンスアンプと称される電流出力型の差動増幅器が構成されたもので、反転入力端子と出力端子とが接続されており、いわゆるボルテージフォロア的な回路構成となっている。
【００１１】
バイアス回路３は、第１及び第２のトランジスタ１０，１１による差動増幅回路６と、第１のアンプ１のための第１のバイアス電流ＩB1を生成するため第１のバイアス生成回路７と、第２のアンプ２のための第２のバイアス電流ＩB2を生成するための第２のバイアス生成回路８とに大別されて構成されたものとなっている。
以下、具体的にその構成を説明すれば、差動増幅回路６は、ｐｎｐ形の第１及び第２のトランジスタ１０，１１を用いてなり、第１及び第２のトランジスタ１０，１１のエミッタは、共に第１の定電流源３０に接続されている。
【００１２】
また、第１のトランジスタ１０のベースは、このバイアス回路３の一方の入力端となっており、先に述べたように第１及び第２の抵抗器２４，２５の相互の接続点の電圧が印加されるようになっている。
また、第２のトランジスタ（図１においては「Ｑ2」と表記）１１のベースは、このバイアス回路３の他方の入力端となっており、電源電圧Ｖccとアースとの間に、第２のスイッチ（図１においては「ＳＷ２」と表記）４３を介して直列接続されている第５及び第６の抵抗器（図１においてはそれぞれ「Ｒ5」，「Ｒ6」と表記）２８，２９の相互の接続点に接続されている。
なお、第１のスイッチ４２と第２のスイッチ４３は、いわゆるオン抵抗が等しいスイッチとし、第１の抵抗器２４の抵抗値と第２の抵抗器２５の抵抗値とが等しく、また、第５の抵抗器２９の抵抗値と第６の抵抗器２８の抵抗値とが等しく設定されたものとなっているとする。
【００１３】
一方、第１のトランジスタ１０のコレクタ側には、第２のバイアス生成回路８が接続された構成となっている。
すなわち、この第２のバイアス生成回路８は、いわゆるカレントミラー回路により構成されたものとなっており、この回路例では、３つのいわゆるカレントペア４５〜４７が設けられたものとなっている。
第１のカレントペア４５を構成するｎｐｎ形の第３及び第４のトランジスタ１２，１３は、相互のベースが接続されると共に、相互のエミッタがアースされている。
そして、第３のトランジスタ（図１においては「Ｑ3」と表記）１２のベースとコレクタとが第１のトランジスタ１０のコレクタに接続され、第４のトランジスタ（図１においては「Ｑ4」と表記）１３のコレクタは、次段のカレントペア４６を構成する第５のトランジスタ（図１においては「Ｑ5」と表記）１４のコレクタと共に、第２の定電流源３１に接続されている。
【００１４】
第２のカレントぺア４６は、ｎｐｎ形の第５及び第６のトランジスタ１４，１５により構成され、第５及び第６のトランジスタ１４，１５は、相互のベースが接続されると共に、相互のエミッタがアースされている。
そして、第５のトランジスタ１４のベースは、コレクタと接続され、第６のトランジスタ（図１においては「Ｑ6」と表記）１５のコレクタは、次段のカレントペア４７を構成する第７のトランジスタ（図１においては「Ｑ7」と表記）１６のコレクタと共に、第３の定電流源３２に接続されている。
【００１５】
第３のカレントペア４７は、ｎｐｎ形の第７及び第８のトランジスタ１６，１７により構成され、第７及び第８のトランジスタ１６，１７は、相互のベースが接続されると共に、相互のエミッタがアースされている。
そして、第７のトランジスタ１６のベースは、コレクタと接続され、第８のトランジスタ（図１においては「Ｑ8」と表記）１７のコレクタは、第２のアンプ２のバイアス電流端子に接続されており、後述するように第２のアンプ２へ第２のバイアス電流ＩB2が供給されるようになっている。
【００１６】
一方、第２のトランジスタ１１のコレクタ側には、第１のバイアス生成回路７が接続された構成となっている。
すなわち、第１のバイアス生成回路７も第２のバイアス生成回路８同様、いわゆるカレントミラー回路により構成されたものとなっており、この回路例では、３つのいわゆるカレントペア４８〜５０が設けられたものとなっている。
第４のカレントペア４８を構成するｎｐｎ形の第９及び第１０のトランジスタ１８，１９は、相互のベースが接続されると共に、相互のエミッタがアースされている。
そして、第９のトランジスタ（図１においては「Ｑ9」と表記）１８のベースとコレクタとが第２のトランジスタ１１のコレクタに接続され、第１０のトランジスタ（図１においては「Ｑ10」と表記）１９のコレクタは、次段のカレントペア４９を構成する第１１のトランジスタ（図１においては「Ｑ11」と表記）２０のコレクタと共に、第４の定電流源３３に接続されている。
【００１７】
第５のカレントペア４９は、ｎｐｎ形の第１１及び第１２のトランジスタ２０，２１により構成され、第１１及び第１２のトランジスタ２０，２１は、相互のベースが接続されると共に、相互のエミッタがアースされている。
そして、第１１のトランジスタ２０のベースは、コレクタと接続され、第１２のトランジスタ（図１においては「Ｑ12」と表記）２１のコレクタは、次段のカレントペア５０を構成する第１３のトランジスタ（図１においては「Ｑ13」と表記）２２のコレクタと共に、第５の定電流源３４に接続されている。
【００１８】
第６のカレントペア５０は、ｎｐｎ形の第１３及び第１４のトランジスタ２２，２３により構成され、第１３及び第１４のトランジスタ２２，２３は、相互のベースが接続されると共に、相互のエミッタがアースされている。
そして、第１３のトランジスタ２２のベースは、コレクタと接続され、第１４のトランジスタ（図１においては「Ｑ14」と表記）２３のコレクタは、第１のアンプ１のバイアス電流端子に接続されており、後述するように第１のアンプ１へ第１のバイアス電流ＩB1が供給されるようになっている。
【００１９】
ON/OFF制御回路４は、第１及び第２のスイッチ４２，４３の開閉成と、バイアス回路３の第１乃至第５の定電流源３０〜３４の動作を制御するもので、図示されない電源スイッチの投入が検出されると、第１及び第２のスイッチ４２，４３が閉成されると同時に、第１乃至第５の定電流源３０〜３４に電圧が印加されて、これら第１乃至第５の定電流源３０〜３４が動作するようになっている。
【００２０】
次に、上記構成におけるバイアス回路３により第１及び第２のアンプ１，２に供給されるバイアス電流ＩB1，ＩB2について解析的に説明する。
まず、図示されない電源スイッチが投入（閉成）されると、ON/OFF制御回路４により第１及び第２のスイッチ４２，４３が閉成されると同時に、第１乃至第５の定電流源３０〜３４に電圧が供給され（図２（Ａ）参照）、これら第１乃至第５の定電流源３０〜３４は動作状態となる。
第１のスイッチ４２の閉成により、バイアス回路３の第１のトランジスタ１０のベース電圧は、第１のコンデンサ４０のために、いわゆる時定数の大きさに応じて指数関数的に増大してゆく（図２（Ｂ）参照）一方、第２のトランジスタ１１のベース電圧は、第２のスイッチ４３の閉成と同時に所定電圧、すなわち、第５及び第６の抵抗器２８，２９によるいわゆる分圧電圧となる。
【００２１】
このため、第１のトランジスタ１０が導通状態、第２のトランジスタ１１が非導通状態となり、第１のトランジスタ１０のコレクタ電流ＩC1が、第３及び第４のトランジスタ１２，１３に供給されることとなる。
ここで、カレントペア４５〜４７を構成する各トランジスタ１２〜１７の各エミッタ面積を、説明の便宜上、第３のトランジスタ１２から順に、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８と、また、第９乃至第１２のトランジスタ１８〜２１の各エミッタ面積を、第９のトランジスタ１８から順に、Ａ９、Ａ１０、Ａ１１、Ａ１２と定義する。
【００２２】
そして、この発明の実施の形態においては、各エミッタ面積は、Ａ４／Ａ３＝１（第３及び第４のトランジスタ１２，１３のエミッタ面積が同一）、Ａ６／Ａ５＝３（第６のトランジスタ１６のエミッタ面積は第５のトランジスタ１４のエミッタ面積の３倍）、Ａ７＝Ａ８（第７及び第８のトランジスタ１６，１７のエミッタ面積が同一）、Ａ１０／Ａ９＝３（第１０のトランジスタ１９のエミッタ面積は第９のトランジスタ１８のエミッタ面積の３倍）、Ａ１２／Ａ１１＝１.５（第１２のトランジスタ２１のエミッタ面積は第１１のトランジスタ２０のエミッタ面積の１.５倍）のように設定されているものとする。
【００２３】
さらに、第１乃至第５の定電流源３０〜３４の各出力電流をＩ1、Ｉ2、Ｉ3、Ｉ4、Ｉ5と定義し、この発明の実施の形態においては、Ｉ1＝Ｉ2＝Ｉ3＝Ｉ4＝Ｉ5＝Ｉであるとする。
かかる前提の下、上述したように第１のトランジスタ１０のコレクタ電流ＩC1が第３のトランジスタ１２に流れることにより、第４のトランジスタ１３には下記する式１で表される大きさのコレクタ電流ＩC4が流れることとなる。
【００２４】
ＩC4＝ＩC1×（Ａ４／Ａ３）・・・（式１）
【００２５】
そして、第５のトランジスタ１４のコレクタには、第２の定電流源３１の出力電流Ｉ2からコレクタ電流ＩC4を差し引いた電流が流れ込み、同時に、第６のトランジスタ１６のコレクタには、第５のトランジスタ１４のコレクタ電流ＩC5に、第５のトランジスタ１４のエミッタ面積に対する第６のトランジスタ１６のエミッタ面積の比を乗じた電流が流れ込むこととなる。
すなわち、第６のトランジスタ１６のコレクタ電流ＩC6は、下記する式２で表されるものとなる。
【００２６】
ＩC6＝（Ｉ2−ＩC4）×(Ａ６／Ａ５)・・・（式２）
【００２７】
第７のトランジスタ１６のコレクタには、第３の定電流源３２の出力電流Ｉ3から第６のトランジスタ１６のコレクタ電流ＩC6を差し引いた電流が流れ込み、しかも、第７及び第８のトランジスタ１６，１７のエミッタ面積は同一であることから、第８のトランジスタ１７のコレクタ電流ＩC8は、第７のトランジスタ１６のコレクタ電流と同一となる。
すなわち、コレクタ電流ＩC8は、下記する式３で表されるものとなる。
【００２８】
ＩC8＝Ｉ3−ＩC6・・・（式３）
【００２９】
この式８を先の式１及び式２を用いて整理すると、コレクタ電流ＩC8は下記する式４で表される。
【００３０】
ＩC8＝Ｉ3−｛Ｉ2−ＩC1×（Ａ４／Ａ３）｝×(Ａ６／Ａ５)・・・（式４）
【００３１】
第２のアンプ２の第２のバイアス電流ＩB2は、コレクタ電流ＩC8そのものであるので、結局、第２のアンプ２には、式４で表される大きさの電流が、第２のバイアス電流ＩB2として供給されることとなる（図２（Ｃ）参照）。
ここで、初期状態において、第１のトランジスタ１０のコレクタ電流ＩC1が第１の定電流源３０の出力電流Ｉ1であること、及び先の前提条件で示された具体的な数値を式４に代入すると、ＩC8＝Ｉとなり、第２のアンプ２には、第１乃至第５の定電流源３０〜３４の出力電流Ｉと同一電流が第２のバイアス電流ＩB2として供給されることとなる。
【００３２】
そして、この第２のアンプ２へ供給される第２のバイアス電流ＩB2は、電源スイッチの投入後、第１のトランジスタ１０のベース電圧が徐々に上昇するに伴い、第１のトランジスタ１０に代わって第２のトランジスタ１１が動作状態となることから、逆に減少してゆくこととなる（図２（Ｃ）参照）。
具体的には、第２のバイアス電流ＩB2としてのＩC8が減少し始める条件は、第６のトランジスタ１６のコレクタ電流ＩC6が正の値になるときであり、先の式１及び式２を用いてその条件を整理すると下記するとおりとなる。
【００３３】
ＩC6＝｛Ｉ2−ＩC1×（Ａ４／Ａ３）｝×(Ａ６／Ａ５)＞０
【００３４】
したがって、コレクタ電流ＩC6が正の値を採るには、上記式中、中括弧の中が零以上となればよいこととなる。すなわち、Ｉ2−ＩC1×（Ａ４／Ａ３）＞０が成立すればよいこととなり、これより、下記する式５を得ることができる。
【００３５】
ＩC1＜Ｉ2×（Ａ３／Ａ４）・・・（式５）
【００３６】
すなわち、先に示された前提条件における具体的数値の下では、ＩC1＜Ｉ1となったときに、第２のバイアス電流ＩB2としてのＩC8が減少し始めることとなる。
そして、この第２のバイアス電流ＩB2としてのＩC8が零となるのは、Ｉ3＜ＩC6が成立するときであり、この不等式を先の式１及び式２を用いて整理すると下記するとおりとなる。
【００３７】
Ｉ3＜｛Ｉ2−ＩC1×（Ａ４／Ａ３）｝×(Ａ６／Ａ５)
【００３８】
ＩC1×（Ａ４／Ａ３）×(Ａ６／Ａ５)＜Ｉ2×(Ａ６／Ａ５)−Ｉ3
【００３９】
ＩC8が零となるのは、上記不等式の左右が等しくなるときであるので、上記式を整理して下記する式６を得ることができる。
【００４０】
ＩC1＝｛Ｉ2−Ｉ3×（Ａ５／Ａ６）｝×（Ａ３／Ａ４）・・・式（６）
【００４１】
ここで、ＩC1は、最終的にはＩ1の１／２の電流値まで減少するために、式６により設定値として求められるコレクタ電流ＩC1は、それより小さな値に設定するのが好適である。
例えば、先の前提条件の下では、ＩC1＝（２／３）×Ｉ1となったときにＩC8が零となる。
【００４２】
次に、第１のアンプ１の第１のバイアス電流ＩB1について同様に解析する。
まず、第２のトランジスタ１１のコレクタ電流をＩc2とすれば、このコレクタ電流Ｉc2は、第９のトランジスタ１８のコレクタに流れ込む。
したがって、第１０のトランジスタ１９のコレクタ電流ＩC10としては、下記する式７に表される大きさの電流が流れることとなる。
【００４３】
ＩC10＝ＩC2×（Ａ１０／Ａ９）・・・（式７）
【００４４】
さらに、第１１のトランジスタ２０のコレクタには、定電流Ｉ4から上述のコレクタ電流ＩC10を差し引いた電流が流れ、したがって、第１２のトランジスタ２１のコレクタには、第１１のトランジスタ２０のコレクタ電流を、（Ａ１２／Ａ１１）倍した電流が流れ込むこととなる。
すなわち、第１２のトランジスタ２１のコレクタ電流ＩC12は、下記する式８で表されるものとなる。
【００４５】
ＩC12＝（Ｉ4−ＩC10）×（Ａ１２／Ａ１１）・・・（式８）
【００４６】
そして、第１３のトランジスタ２２のコレクタには、定電流Ｉ5から上述のコレクタ電流ＩC12を差し引いた電流が流れ込むことから、第１４のトランジスタ２３のコレクタ電流ＩC14は、下記する式９で表されるものとなる。
【００４７】
ＩC14＝Ｉ5−ＩC12・・・（式９）
【００４８】
したがって、この式９を先の式７及び式８を用いて整理すれば、下記する式１０を得る。
【００４９】
ＩC14＝Ｉ5−｛Ｉ4−ＩC2×（Ａ１０／Ａ９）｝×（Ａ１２／Ａ１１）・・・（式１０）
【００５０】
すなわち、第１のアンプ１の第１のバイアス電流ＩB1として、式１０で表される電流が供給されることとなる。
実際には、電源スイッチの投入時において、ＩC2の初期値は零となり、また、先の前提条件から、式１０は、下記する式１１で表される。
【００５１】
ＩC14＝Ｉ5−１.５×Ｉ4・・・（式１１）
【００５２】
ここで、先の前提条件からＩ5＝Ｉ4であることから、Ｉ5−１.５×Ｉ4＜０であり、このことは、図示されない電源スイッチ投入時においては、第１のアンプ１の第１のバイアス電流ＩB1としての電流ＩC14は流れないことを意味し（図２（Ｄ）参照）、結局、第１のアンプ１は、遮断状態とされることとなる。
【００５３】
そして、第１のバイアス電流ＩB1としての電流ＩC14が流れ出す条件は、ＩC14＞０であり、この条件式を先の式９、式８及び式７を用いて整理すると下記する式１２を得る。
【００５４】
ＩC2＞｛Ｉ4−Ｉ5×（Ａ１１／Ａ１２）｝×（Ａ９／Ａ１０）・・・（式１２）
【００５５】
そして、前提条件における数値を代入すると、具体的には、ＩC2＞Ｉ／９となる。すなわち、ＩC2＝Ｉ／９に達すると第１のバイアス電流ＩB1としての電流ＩC14が流れ出すこととなる（図２（Ｄ）参照）。
このＩC2ガ最終値に達するのは、先の式８よりＩC12＝０となるときであり、その値は、下記する式１３で表される。
【００５６】
ＩC2＝Ｉ4×（Ａ９／Ａ１０）・・・（式１３）
【００５７】
最終的には、ＩC2は、定電流Ｉ1の１／２となるため、式１３による設定値は、それより小さい値に設定するのが好適である。そして、先の前提条件の下では、ＩC2＝Ｉ1×（１／３）となる。
【００５８】
次に、上記構成における回路動作について、図２を参照しつつ説明する。
図示されない電源スイッチが投入されると、ON/OFF制御回路４により、第１及び第２のスイッチ４２，４３が閉成されると同時に、第１乃至第５の定電流源３０〜３４が動作状態とされ、回路は動作状態とされる（図２（Ａ）参照）。
【００５９】
第１のスイッチ４２の閉成により、バイアス回路３の一方の入力端である第１のトランジスタ１０のベースの電圧は、指数関数的に上昇する（図２（Ｂ）参照）一方、バイアス回路３の他方の入力端である第２のトランジスタ１１のベースの電圧は、第２のスイッチ４３の閉成と略同時に第５及び第６の抵抗器２８，２９によるいわゆる分圧電圧となる。
【００６０】
このため、ON/OFF制御回路４のオン直後にあっては、差動増幅回路６を構成する第１のトランジスタ１０が動作状態となり、第２のトランジスタ１１は非動作状態となる。したがって、第２のトランジスタ１１のコレクタ電流は、零であることから第１のバイアス生成回路７の終段の第１４のトランジスタ２３には電流が流れず、第１のアンプ１への第１のバイアス電流ＩB1の供給がなされないため、第１のアンプ１は遮断状態となる（図２（Ｄ）参照）。
【００６１】
一方、第１のトランジスタ１０のコレクタには、定電流Ｉ1がコレクタ電流として流れると同時に、各カレントぺア４５〜４７の動作により、第２のバイアス生成回路８の終段の第８のトランジスタ１７には、先の式４で表されるコレクタ電流ＩC8が流れ、これが第２のアンプ２の第２のバイアス電流ＩB2として供給されることとなる（図２（Ｃ）参照）。
【００６２】
ON/OFF制御回路４のオン直後にあっては、第２のアンプ２も第１のアンプ１同様に、いわゆる回路の立ち上がり状態にあるため、第２のバイアス電流ＩB2が供給されても、入力される低周波信号の電圧レベルに対応する本来の出力レベルで電流出力するには至らず、回路の立ち上がりに応じて徐々に出力レベルが増大する状態となる（図２（Ｅ）参照）。この点、いわゆる電流出力型のコンダクタンスアンプではない第１のアンプ１の場合には、回路が立ち上がり状態であっても、バイアス電流が供給されると、出力レベルが急激に立ち上がるのとは異なる。そのため、第２のアンプ２の場合には、上述のような動作開始直後の出力状態において、従来と異なり、雑音を生ずるようなことがない。
【００６３】
電源スイッチの投入から時間を経るに伴い、第１のトランジスタ１０のベース電圧が上昇し、第１のトランジスタ１０のコレクタ電流が徐々に減少する一方、第２のトランジスタ１１のコレクタ電流が徐々に流れ始める。
これによって、第２のバイアス電流ＩB2は徐々に減少する（図２（Ｃ）参照）一方、第１のバイアス電流ＩB1が徐々に流れ始める（図２（Ｄ）参照）。
そして、第１のトランジスタ１０のベース電圧が所定値となったところで、第２のバイアス電流ＩB2は零となる一方、第２のトランジスタ１１には、式１３で表される所定の電流が流れ、第１のバイアス電流ＩB1が所定値に達し（図２（Ｄ）参照）、第２のアンプ２に代わって出力状態が安定した第１のアンプ１により、入力信号が増幅出力されることとなる（図２（Ｄ）及び図２（Ｅ）参照）。
【００６４】
なお、上述した回路例においては、ｎｐｎ形のバイポーラトランジスタを用いたが、勿論ｐｎｐ形であってもよく、さらには、ＦＥＴ等の他の種類のトランジスタであってもよいものである。
【００６５】
【発明の効果】
以上、述べたように、本発明によれば、電流出力型のアンプを電源投入時に用いるようにし、その後、非電流出力型の従来構成のアンプを用いて増幅出力を得るように構成することにより、従来と異なり、電源投入時にあっても出力レベルが緩慢に立ち上がるので、電源投入時に従来のような耳障りな雑音を生ずることがなく、増幅装置の出力信号の品質の向上を図ることができる。
また、従来のような雑音をマスクするための擬音を発生するような特別の回路を用いることがないので、比較的簡易な構成により実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における回路構成例を示す回路図である。
【図２】図１に示された回路例の動作を説明するための主要部における波形図であり、図２（Ａ）はON/OFF制御回路のオン・オフに対するタイミングチャート、図２（Ｂ）はON/OFF制御回路のオン・オフに対する第１及び第２の抵抗器の相互の接続点における電圧変化を示す波形図、図２（Ｃ）はON/OFF制御回路のオン・オフに対する第２のアンプに供給されるバイアス電流の変化を示す波形図、図２（Ｄ）はON/OFF制御回路のオン・オフに対する第１のアンプに供給されるバイアス電流の変化を示す波形図、図２（Ｅ）はON/OFF制御回路のオン・オフに対する増幅出力の変化を示す波形図である。
【図３】従来の低周波増幅装置の回路構成例を示す回路図である。
【図４】図３に示された回路例の動作を説明するための主要部における波形図であり、図４（Ａ）はON/OFF制御回路のオン・オフに対するタイミングチャート、図４（Ｂ）はON/OFF制御回路のオン・オフに対する差動増幅器の非反転入力端子に印加される基準電圧の変化を示す波形図、図４（Ｃ）はON/OFF制御回路のオン・オフに対する増幅出力の変化を示す波形図である。
【符号の説明】
１…第１のアンプ
２…第２のアンプ
３…バイアス回路
４…ON/OFF制御回路
６…差動増幅回路
７…第１のバイアス生成回路
８…第２のバイアス生成回路
【図１】
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【図２】
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【図３】
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【図４】
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