(57)【特許請求の範囲】
【請求項１】
基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器と、この位相比較器から出力する信号に応じた制御電圧を出力するループフィルタと、このループフィルタから出力する制御電圧に応じた周波数のクロックを出力する電圧制御発振器と、この電圧制御発振器から出力するクロックの周波数を１／Ｎ（Ｎは整数）に分周し比較信号として前記位相比較器へフィードバックするループカウンタとを具備してなる位相同期ループ回路において、前記比較信号の位相を１クロック分進めたゲートコントロール信号を作成するゲートコントロール信号作成回路を設け、前記位相比較器は、前記基準信号と前記比較信号の位相差に応じた３状態の信号を出力するとともに、前記ゲートコントロール信号で活性状態に制御されるスリーステートバッファを具備してなる位相同期ループ回路。
【請求項２】
位相比較器は、基準信号をクロック端子入力としＬレベル電圧をデータ端子入力とする第１Ｄフリップフロップと、比較信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第２Ｄフリップフロップと、ゲートコントロール信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第３Ｄフリップフロップと、前記第１ＤフリップフロップのＱ出力を入力として第１位相差信号（３状態信号）を出力する第１スリーステートバッファと、前記第２ＤフリップフロップのＱ信号を入力として第２位相差信号（３状態信号）を出力する第２スリーステートバッファと、前記第１ＤフリップフロップのＱ出力の反転信号と前記第３ＤフリップフロップのＱ出力との論理和信号に基づいて前記第１、第２スリーステートバッファを活性状態に制御するとともに、前記第１ＤフリップフロップのＱ出力の反転信号と前記第２ＤフリップフロップのＱ出力との論理積信号の反転信号に基づいて、前記第１、第２スリーステートバッファを不活性状態に制御する制御回路とからなる請求項１記載の位相同期ループ回路。
【請求項３】
制御回路は、第１ＤフリップフロップのＱ出力を反転するインバータと、このインバータの出力信号と第３ＤフリップフロップのＱ出力との論理和信号を出力するオアゲートと、このオアゲートの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート制御信号とする第４Ｄフリップフロップと、前記インバータの出力信号と第２ＤフリップフロップのＱ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間ｔ１遅延させて前記第４Ｄフリップフロップのリセット端子へ出力する第１遅延器とからなる請求項２記載の位相同期ループ回路。
【請求項４】
制御回路は、第１遅延器の出力信号を設定時間ｔ２遅延させて第１Ｄフリップフロップのセット端子へ出力するとともに、第２及び第３Ｄフリップフロップのリセット端子へ出力する第２遅延器を具備してなる請求項３記載の位相同期ループ回路。
【請求項５】
ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第１位相差信号及び第２位相差信号を入力し、他方の入力側にＨレベル基準電圧とＬレベル基準電圧の分圧電圧を入力し、出力側から電圧制御発振器へ制御電圧を出力してなり、前記第１位相差信号と前記第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第１位相差信号と前記第２位相差信号の一方がＨレベル他方がＬレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項２、３又は４記載の位相同期ループ回路。
【請求項６】
ループカウンタは、電圧制御発振器から出力するクロックを計数するカウンタと、このカウンタの計数値が設定値Ｎと一致したときに前記クロックの周波数を１／Ｎに分周した比較信号を出力するとともに、この比較信号を前記カウンタのリセット端子に出力する第１一致回路と、前記カウンタの計数値が設定値（Ｎ−１）と一致したときに前記クロックの周波数を１／Ｎに分周したゲートコントロール信号を出力する第２一致回路とからなり、前記ループカウンタ内にゲートコントロール信号作成回路を包含してなる請求項１、２、３又は４記載の位相同期ループ回路。
【請求項７】
ループカウンタは、電圧制御発振器から出力するクロックを計数するカウンタと、このカウンタの計数値が設定値Ｎと一致したときに前記クロックの周波数を１／Ｎに分周した比較信号を出力するとともに、この比較信号を前記カウンタのリセット端子に出力する第１一致回路と、前記カウンタの計数値が設定値（Ｎ−１）と一致したときに前記クロックの周波数を１／Ｎに分周したゲートコントロール信号を出力する第２一致回路とからなり、前記ループカウンタ内にゲートコントロール信号作成回路を包含してなる請求項５記載の位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＶ信号（テレビジョン放送局からの映像信号）やＶＴＲ信号（ビデオテープレコーダからの映像信号）などの信号をディジタル処理するために使用されるクロック（例えばシステムクロック）を生成する位相同期ループ回路（以下、単にＰＬＬ回路と記述する）に関するものである。
【０００２】
【従来の技術】
薄型、軽量のディスプレイ装置として、ＰＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶ディスプレイ）パネルを用いた表示装置が注目されている。このような表示装置はディジタル信号による直接駆動方式であるため、アナログの合成映像信号を入力とする場合、Ａ／Ｄ（アナログ／ディジタル）変換等のディジタル処理用のシステムクロックを生成するＰＬＬ回路が必要となる。このようなＰＬＬ回路は、より安定で正確なものが望まれるとともに、ロックレンジの広いものが必要とされている。
【０００３】
従来のＰＬＬ回路は、図８に示すように、入力端子１０に入力した基準信号Ｒｅ（例えば水平同期信号）と比較信号Ｖａを比較し、位相差に応じた３レベルの位相差信号Ｐｈを出力する位相比較器１１と、この位相比較器１１から出力する信号Ｐｈを制御電圧に変換するＬＰＦ（ローパスフィルタ）１２と、このＬＰＦ１２から出力する制御電圧で周波数制御されたクロックを出力端子１３に出力するＶＣＯ（電圧制御発振器）１４と、このＶＣＯ１４から出力するクロックの周波数を１／Ｎ（Ｎは整数）に分周し比較信号Ｖａとして位相比較器１１へフィードバックするループカウンタ１５とで構成されている。
【０００４】
位相比較器１１は、図９に示すように、クロック端子に入力した基準電圧Ｒｅのアップエッジ（立上り）でデータ端子に入力したＨレベル信号（例えばプルアップ抵抗を介してＶｃｃ電源から供給されるＨレベル信号）を取り込み、Ｑ１出力として記憶する第１Ｄフリップフロップ（以下、単にＤ-ＦＦと記述する）１６と、クロック端子に入力した比較電圧Ｖａのアップエッジでデータ端子に入力したＨレベル信号を取り込み、Ｑ２出力として記憶する第２Ｄ-ＦＦ１７と、第１Ｄ-ＦＦ１６のＱ１出力と第２Ｄ-ＦＦ１７のＱ２出力の排他的論理和信号Ｘｏを出力するエクスクルーシブ・オアゲート１８と、第２Ｄ-ＦＦ１７のＱ２出力を入力信号とし、エクスクルーシブ・オアゲート１８の出力信号をゲート制御信号Ｘｏとし、Ｈレベル、Ｌレベル、Ｈｉ-Ｚ（ハイインピーダンス）の３状態の信号を位相差信号Ｐｈとして出力するスリーステート反転バッファ１９と、第１Ｄ-ＦＦ１６のＱ１出力と第２Ｄ-ＦＦ１７のＱ２出力の論理積信号を反転した信号Ｎａを第１Ｄ-ＦＦ１６及び第２Ｄ-ＦＦ１７のリセット端子へ出力するナンドゲート２０とで構成されている。
【０００５】
そして、基準信号Ｒｅと比較信号Ｖａの位相差が大きい（例えば基準信号Ｒｅに対して比較信号Ｖａの位相が約４クロック分遅れている）ときには、図１０の左側の期間Ｔ１に示すように作用する。すなわち、図１０（ａ）（ｂ）に示すように、基準信号Ｒｅに対して比較信号Ｖａの位相が大きく遅れているときには、第１、第２Ｄ-ＦＦ１６、１７のＱ１、Ｑ２出力、ナンドゲート２０から第１、第２Ｄ-ＦＦ１６、１７のリセット端子へ出力する信号Ｎａ、エクスクルーシブ・オアゲート１８から出力するゲート制御信号Ｘｏが、それぞれ同図（ｃ）（ｄ）（ｅ）（ｆ）に示すようになるので、スリーステート反転バッファ１９から出力する位相差信号Ｐｈが、同図（ｇ）に示すように、位相差に相当した期間ＴｄだけＨレベル（位相遅れ状態）となり、ＬＰＦ１２から出力する制御電圧（Ｈレベル期間がＴｄだけ続いたことに相当する電圧）でＶＣＯ１４から出力するクロックの周波数を増加させる。
基準信号Ｒｅと比較信号Ｖａの位相差が大きく、基準信号Ｒｅに対して比較信号Ｖａの位相が進んでいるときには、スリーステート反転バッファ１９から出力する位相差信号Ｐｈが、位相差に相当した期間ＴｄだけＬレベル（位相進み状態）となり、ＬＰＦ１２から出力する制御電圧（Ｌレベル期間がＴｄだけ続いたことに相当する電圧）でＶＣＯ１４から出力するクロックの周波数を減少させる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図８に示した従来例では、基準信号Ｒｅと比較信号Ｖａの位相差が０付近になったときに、信号伝達遅延等によって位相情報Ｑ１、Ｑ２とスリーステート反転バッファ１９のゲート制御信号Ｘｏのタイミングがズレると、スリーステート反転バッファ１９の出力側から正確な位相差に相当した位相差信号Ｐｈが得られないという問題点があった。
また、位相差があまりに小さいと、スリーステート反転バッファ１９が応答しないという問題点もあった。
例えば、図１０（ａ）（ｂ）の右側の期間Ｔ２に示すように、基準信号Ｒｅに対して比較信号Ｖａの位相が僅かに遅れているときには、エクスクルーシブ・オアゲート１８からスリーステート反転バッファ１９のゲートへ出力するゲート制御信号ＸｏのＨレベル期間ｔｄが、同図（ｆ）の右側に示すように僅かな期間となる。このため、信号の伝達遅延で位相情報Ｑ１、Ｑ２とゲート制御信号Ｘｏのタイミングがずれて、スリーステート反転バッファ１９を活性状態とするＨレベル期間ｔｄ内に位相情報Ｑ１、Ｑ２が図１０（ｃ）（ｄ）の右側に示すように変化しないと、同図（ｇ）に示すように、スリーステート反転バッファ１９から出力する位相差信号ＰｈがＨｉ-Ｚのままとなり、位相差に応じた位相差信号Ｐｈが得られないという問題点があった。
このため、図１１に示すように、位相差０付近で位相差に応じた制御電圧が得られずジッタが生じ、非常に広範囲の周波数可変域をもったＶＣＯ１４を使用すると、安定したクロックを供給するのが難しいという問題点があった。
【０００７】
本発明は、上述の問題点に鑑みてなされたもので、基準信号と比較信号の位相差が０付近になった場合でも位相比較器からＶＣＯ側へ位相差に応じた正確な位相差信号を出力することができ、非常に広い周波数可変域をもつＶＣＯを使用した場合でも安定したクロックを供給できるＰＬＬ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
請求項１の発明は、基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器と、この位相比較器から出力する信号に応じた制御電圧を出力するループフィルタと、このループフィルタから出力する制御電圧に応じた周波数のクロックを出力するＶＣＯと、このＶＣＯから出力するクロックの周波数を１／Ｎ（Ｎは整数）に分周し比較信号として位相比較器へフィードバックするループカウンタとを具備してなるＰＬＬ回路において、比較信号の位相を１クロック分進めたゲートコントロール信号を作成するゲートコントロール信号作成回路を設け、位相比較器は、基準信号と比較信号の位相差に応じた３状態の信号を出力するとともに、ゲートコントロール信号で活性状態に制御されるスリーステートバッファを具備してなることを特徴とする。
スリーステートバッファを活性状態にするゲートコントロール信号は、比較信号の位相を１クロック分進めた信号なので、基準信号と比較信号の位相差が０付近の場合でも、スリーステートバッファの活性状態の開始時期を従来例より約１クロック分早めることができる。このため、信号伝達遅延によって位相情報とスリーステートバッファのゲート制御信号の間にタイミングのズレが生じても、スリーステートバッファに供給される位相情報の前縁の欠けを防止することができる。
【０００９】
位相比較器の構成を簡単にするために、位相比較器を、基準信号をクロック端子入力としＬレベル電圧をデータ端子入力とする第１Ｄ-ＦＦと、比較信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第２Ｄ-ＦＦと、ゲートコントロール信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第３Ｄ-ＦＦと、第１Ｄ-ＦＦのＱ出力を入力として第１位相差信号（３状態信号）を出力する第１スリーステートバッファと、第２Ｄ-ＦＦのＱ信号を入力として第２位相差信号（３状態信号）を出力する第２スリーステートバッファと、第１Ｄ-ＦＦのＱ出力の反転信号と第３Ｄ-ＦＦのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御するとともに、第１Ｄ-ＦＦのＱ出力の反転信号と第２Ｄ-ＦＦのＱ出力との論理積信号の反転信号に基づいて、第１、第２スリーステートバッファを不活性状態に制御する制御回路とで構成する。
【００１０】
スリーステートバッファに供給される位相情報の後縁のつぶれを防止するために、制御回路を、第１Ｄ-ＦＦのＱ出力を反転するインバータと、このインバータの出力信号と第３Ｄ-ＦＦのＱ出力との論理和信号を出力するオアゲートと、このオアゲートの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート制御信号とする第４Ｄ-ＦＦと、インバータの出力信号と第２Ｄ-ＦＦのＱ出力の論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間ｔ１遅延させて第４Ｄ-ＦＦのリセット端子へ出力する第１遅延器とで構成する。
【００１１】
第１、第２スリーステートバッファの誤動作を防止するために、制御回路に、第１遅延器の出力信号を設定時間ｔ２遅延させて第１Ｄ-ＦＦのセット端子へ出力するとともに、第２及び第３Ｄ-ＦＦのリセット端子へ出力する第２遅延器を設ける。
【００１２】
演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みからの引込み応答を同じにするために、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第１位相差信号及び第２位相差信号を入力し、他方の入力側にＨレベル基準電圧とＬレベル基準電圧の分圧電圧を入力し、出力側からＶＣＯへ制御電圧を出力する。そして、第１位相差信号と第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧をＶＣＯに出力し、第１位相差信号と第２位相差信号の一方がＨレベル他方がＬレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧をＶＣＯに出力する。
【００１３】
回路の構成を簡単にするために、ループカウンタを、ＶＣＯから出力するクロックを計数するカウンタと、このカウンタの計数値が設定値Ｎと一致したときにクロックの周波数を１／Ｎに分周した比較信号を出力するとともに、この比較信号をカウンタのリセット端子に出力する第１一致回路と、カウンタの計数値が設定値（Ｎ−１）と一致したときにクロックの周波数を１／Ｎに分周したゲートコントロール信号を出力する第２一致回路とで構成し、ループカウンタ内にゲートコントロール信号作成回路を包含する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態例を図面により説明する。
図１は本発明によるＰＬＬ回路の一実施形態例を示すもので、図８、図９と同一部分は同一符号とする。
図１において、２２は位相比較器で、この位相比較器２２は、入力端子１０に入力した基準信号Ｒｅ（例えば水平同期信号）と後述する比較信号Ｖａとゲートコントロール信号Ｇｃとに基づいて第１、第２位相差信号Ｐｈ１、Ｐｈ２を出力するとともに、Ｈレベル基準電圧Ｈｒ、Ｌレベル基準電圧Ｌｒを出力する。２４は完全積分ループフィルタで、この完全積分ループフィルタ２４は、第１、第２位相差信号Ｐｈ１、Ｐｈ２及びＨレベル基準電圧Ｈｒ、Ｌレベル基準電圧Ｌｒに基づいて位相差に応じた制御電圧を出力する。１４はＶＣＯで、このＶＣＯ１４は、前記完全積分ループフィルタ２４から出力する制御電圧に応じた周波数のクロックを出力端子１３へ出力する。２６はループカウンタで、このループカウンタ２６は、前記ＶＣＯ１４から出力するクロックの周波数を１／Ｎに分周し比較信号として前記位相比較器２２へフィードバックするとともに、前記ＶＣＯ１４から出力するクロックをパルス幅分進めたゲートコントロール信号Ｇｃを作成して前記位相比較器２２へ出力する。
【００１５】
前記位相比較器２２は、図２に示すように、第１、第２、第３Ｄ-ＦＦ２８、３０、３２と、制御回路３４と、第１、第２、第３、第４スリーステートバッファ３６、３８、４０、４２とで構成されている。
【００１６】
前記第１Ｄ-ＦＦ２８は、クロック端子に入力した基準信号Ｒｅのアップエッジ（立上り）でデータ端子に入力しているＬレベル電圧（例えば接地電圧）を取り込み、Ｑ１出力として記憶する。前記第２Ｄ-ＦＦ３０は、クロック端子に入力した比較信号Ｖａのアップエッジでデータ端子に入力しているＨレベル電圧（例えばプルアップ抵抗を介してＶｃｃ電源から供給される電圧）を取り込み、Ｑ２出力として記憶する。前記第３Ｄ-ＦＦ３２は、クロック端子に入力したゲートコントロール信号Ｇｃのアップエッジ動作でデータ端子に入力しているＨレベル電圧を取り込み、Ｑ３出力として記憶する。
【００１７】
前記制御回路３４は、前記第１Ｄ-ＦＦ２８のＱ１出力を反転して出力するインバータ４４と、このインバータ４４の出力とＱ３出力の論理和信号Ｏｒを出力するオアゲート４６と、インバータ４４の出力とＱ２出力の論理積信号を反転した信号Ｎａを出力するナンドゲート４８と、信号Ｎａを時間ｔ１だけ遅延させて出力する第１遅延器５０と、この第１遅延器５０の出力を時間ｔ２だけ遅延させて出力する第２遅延器５２と、前記オアゲート４６から出力する信号Ｏｒのアップエッジでデータ端子に入力しているＨレベル電圧を取り込み、Ｑ４出力として記憶する第４Ｄ-ＦＦ５４とで構成されている。
【００１８】
前記第１、第２スリーステートバッファ３６、３８は、前記第１、第２Ｄ-ＦＦ２８、３０のＱ１、Ｑ２出力を入力信号とし、前記第４Ｄ-ＦＦ５４のＱ４出力をゲート制御信号とし、Ｈ、ＬレベルとＨｉ-Ｚの３状態の第１、第２の位相差信号Ｐｈ１、Ｐｈ２を出力する。すなわち、ゲート制御信号がＨレベルのときには、第１、第２位相差信号Ｐｈ１、Ｐｈ２は入力信号のＨ、Ｌレベルに応じたＨ、Ｌレベルとなり、ゲート制御信号がＬレベルのときには、第１、第２位相差信号Ｐｈ１、Ｐｈ２はＨｉ-Ｚとなる。
前記第３スリーステートバッファ４０の入力側にはＨレベル電圧が供給され、前記第４スリーステートバッファ４２の入力側は接地され、前記第３、第４スリーステートバッファ４０、４２のゲートにはＨレベル電圧が供給され、前記第３、第４スリーステートバッファ４０、４２の出力側からＨレベル基準電圧Ｈｒ、Ｌレベル基準電圧Ｌｒが出力する。
【００１９】
前記完全積分フィルタ２４は、図３に示すように、演算増幅器５６と抵抗Ｒ１〜Ｒ５及びコンデンサＣ１〜Ｃ３からなり、前記位相比較器２２から出力する第１位相差信号Ｐｈ１、第２位相差信号Ｐｈ２を抵抗Ｒ１、Ｒ２を介して前記演算増幅器５６の−側に入力し、前記位相比較器２２から出力する基準電圧Ｈｒ、Ｌｒを抵抗Ｒ３、Ｒ４で分圧しコンデンサＣ３で平滑化した分圧電圧を前記演算増幅器５６の＋側に入力し、前記演算増幅器５６の出力を抵抗Ｒ５及びコンデンサＣ１、Ｃ２で−側入力にフィードバックし、出力側からＶＣＯ１４へ制御電圧を出力する。すなわち、第１位相差信号Ｐｈ１と第２位相差信号Ｐｈ２がともにＨレベル又はＬレベルのときにはクロックの発振周波数を減少又は増加させるための制御電圧をＶＣＯ１４に出力し、第１位相差信号Ｐｈ１と第２位相差信号Ｐｈ２の一方がＨレベル他方がＬレベル、又はともにＨｉ-Ｚのときには発振周波数を維持させるための制御電圧をＶＣＯ１４に出力する。
【００２０】
前記ループカウンタ２６は、図４に示すように、前記ＶＣＯ１４から出力するクロックを計数するカウンタ５８と、このカウンタ５８の計数値が設定値Ｎと一致したときに前記クロックの周波数を１／Ｎに分周した比較信号Ｖａを出力するとともに、この比較信号Ｖａを前記カウンタ５８のリセット端子へ出力する第１一致回路６０と、前記カウンタ５８の計数値が設定値（Ｎ−１）と一致したときに前記クロックの周波数を１／Ｎに分周したゲートコントロール信号Ｇｃ（すなわち比較信号Ｖａの位相を１クロック分進めた信号）を出力する第２一致回路６２とで構成されている。
【００２１】
つぎに図１〜図４の作用を図５〜図７を併用して説明する。
Ａ：まず、基準信号Ｒｅと比較信号Ｖａの位相差が大きい場合の作用を説明する。
（イ）図５（ａ）（ｂ）に示すように、基準信号Ｒｅに対して比較信号Ｖａの位相が約４クロック分進んでいるものとする。ループカウンタ２６から位相比較器２２へ出力するゲートコントロール信号Ｇｃは、同図（ｃ）に示すように比較信号Ｖａの位相を１クロック分進めた信号となる。
【００２２】
（ロ）位相比較器２２の第１、第２、第３Ｄ-ＦＦ２８、３０、３２は、図５（ａ）（ｂ）（ｃ）に示す信号Ｒｅ、Ｖａ、Ｇｃのアップエッジでデータ端子の電圧レベルを取り込みＱ１、Ｑ２、Ｑ３出力として記憶し、Ｑ１出力がＬレベル且つＱ２出力がＨレベルとなった時から遅延時間（ｔ１＋ｔ２）経過後に第１Ｄ-ＦＦ２８がセットされるとともに、第２、第３Ｄ-ＦＦ３０、３２がリセットされて初期状態に戻るので、第１、第２、第３Ｄ-ＦＦ２８、３０、３２から出力するＱ１、Ｑ２、Ｑ３出力は、同図（ｄ）（ｅ）（ｆ）に示すようになる。
【００２３】
（ハ）第４Ｄ-ＦＦ５４は、オアゲート４６を介したＱ３出力のアップエッジでデータ端子のＨレベル電圧を取り込みＱ４出力として記憶するとともに、Ｑ１出力がＬレベル、且つＱ２出力がＨレベルとなった時からｔ１時間経過後にリセットされて初期状態に戻るので、第４Ｄ-ＦＦ５４のＱ４出力は図５の（ｇ）に示すようになる。すなわち、ゲート制御信号（Ｑ４出力）がＨレベルとなる開始時期を２点鎖線で示した従来例より約１クロック分早めるとともに、終了時期をｔ１時間遅らせることができる。
【００２４】
（ニ）第１、第２スリーステートバッファ３６、３８は、第４Ｄ-ＦＦ５４のＱ４出力がＨレベルの間は活性状態、Ｌレベルの間は不活性状態となり、活性状態では入力したＱ１、Ｑ２出力のＨ、Ｌレベルに応じてＨ、Ｌレベルとなり、不活性状態ではＨｉ-Ｚとなるので、図５の（ｈ）、（ｉ）に示すように、第１スリーステートバッファ３６から出力する第１位相差信号Ｐｈ１は、Ｈｉ-Ｚ、Ｈレベル、Ｌレベル、Ｈｉ-Ｚと変化し、第２スリーステートバッファ３８から出力する第２位相差信号Ｐｈ２は、Ｈｉ-Ｚ、Ｌレベル、Ｈレベル、Ｈｉ-Ｚと変化する。
【００２５】
（ホ）完全積分ループフィルタ２４は、位相比較器２２からの第１、第２位相差信号Ｐｈ１、Ｐｈ２に基づき、基準信号Ｒｅと比較信号Ｖａの位相差に応じた制御電圧を出力する。すなわち、図５の（ｊ）に示すように、信号Ｐｈ１、Ｐｈ２がＨｉ-Ｚのとき、又は一方がＨレベルで他方がＬレベルのときには、発振周波数を維持するための制御信号をＶＣＯ１４へ出力し（ホールド状態）、信号Ｐｈ１、Ｐｈ２がともにＨレベル（位相進み状態）のときには、発振周波数を減少させるための制御信号をＶＣＯ１４へ出力する。
このとき、演算増幅器５６の＋入力側へ供給される電圧は、位相比較器２２から供給された基準電圧Ｈｒ、Ｌｒの分圧電圧であり、基準電圧Ｈｒ、Ｌｒが信号Ｐｈ１、Ｐｈ２のＨ、Ｌレベルに相当しているので、演算増幅器５６での中間電圧（基準電圧Ｈｒ、Ｌｒの中間の電圧）からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせることができ、位相遅れからの引込み応答と位相進みからの引込み応答を同じにすることができる。
【００２６】
（ヘ）また、前記（イ）とは逆に基準信号Ｒｅに対して比較信号Ｖａの位相が数クロック分遅れているときには、前述の（イ）〜（ホ）で説明した場合と同様にして、完全積分ループフィルタ２４は、位相比較器２２からの第１、第２位相差信号Ｐｈ１、Ｐｈ２がＨｉ-Ｚのとき、又は一方がＨレベルで他方がＬレベルのときには、発振周波数を維持するための制御信号をＶＣＯ１４へ出力し（ホールド状態）、信号Ｐｈ１、Ｐｈ２がともにＬレベル（位相遅れ状態）のときには、発振周波数を増加させるための制御信号をＶＣＯ１４へ出力する。
【００２７】
（ト）したがって、信号伝達遅延などによって第１、第２スリーステートバッファ３６、３８に入力する位相情報（Ｑ１、Ｑ２出力）とゲート制御信号（Ｑ４出力）の間にタイミングのズレが生じても、第１、第２スリーステートバッファ３６、３８に入力する位相情報の前縁及び後縁に欠けが生じるのを防止して、位相差に応じた制御電圧をＶＣＯ１４へ出力することができる。
さらに、前記（ロ）（ハ）で説明したように、Ｑ４出力をＬレベルにして第１、第２スリーステートバッファ３６、３８を不活性状態にしてからｔ２時後に、第１Ｄ-ＦＦ２８をセットするとともに、第２、第３Ｄ-ＦＦ３０、３２をリセットするので、第１、第２スリーステートバッファ３６、３８の誤動作を防止できる。
【００２８】
Ｂ：つぎに、基準信号Ｒｅと比較信号Ｖａの位相差が０付近の場合の作用を図６を用いて説明する。
（イ）図６（ａ）（ｂ）に示すように、基準信号Ｒｅに対して比較信号Ｖａの位相が僅かに遅れているものとする。ループカウンタ２６から位相比較器２２へ出力するゲートコントロール信号Ｇｃは、同図（ｃ）に示すように比較信号Ｖａの位相を１クロック分進めた信号となる。
【００２９】
（ロ）第４Ｄ-ＦＦ５４は、オアゲート４６を介したＱ３出力のアップエッジでデータ端子のＨレベル電圧を取り込みＱ４出力として記憶するとともに、Ｑ１出力がＬレベル、且つＱ２出力がＨレベルとなった時からｔ１時間経過後にリセットされて初期状態に戻るので、第４Ｄ-ＦＦ５４のＱ４出力は図６（ｄ）に示すようになる。すなわち、ゲート制御信号（Ｑ４出力）がＨレベルとなる開始時期を、２点鎖線で示した従来例よりも約１クロック分早めることができるとともに、終了時期をｔ１時間遅らせることができる。
【００３０】
（ハ）第１、第２スリーステートバッファ３６、３８は、第４Ｄ-ＦＦ５４のＱ４出力のＨレベル、Ｌレベルに応じて活性状態、不活性状態となり、活性状態ではＱ１、Ｑ２出力のＨ、Ｌレベルに応じたＨ、Ｌレベルとなり、不活性状態ではＨｉ-Ｚとなるので、図６の（ｅ）（ｆ）に示すように、第１スリーステートバッファ３６から出力する第１位相差信号Ｐｈ１は、Ｈｉ-Ｚ、Ｈレベル、Ｌレベル、Ｈｉ-Ｚと変化し、第２スリーステートバッファ３８から出力する第２位相差信号Ｐｈ２は、Ｈｉ-Ｚ、Ｌレベル、Ｈレベル、Ｈｉ-Ｚと変化する。
【００３１】
（ニ）完全積分ループフィルタ２４は、位相比較器２２からの第１、第２位相差信号Ｐｈ１、Ｐｈ２に基づき、基準信号Ｒｅと比較信号Ｖａの位相差に応じた制御電圧を出力する。すなわち、図６の（ｇ）に示すように、信号Ｐｈ１、Ｐｈ２がＨｉ-Ｚのとき、又は一方がＨレベルで他方がＬレベルのときには、発振周波数を維持するための制御信号をＶＣＯ１４へ出力し（ホールド状態）、信号Ｐｈ１、Ｐｈ２がともにＬレベル（位相遅れ状態）のときには、発振周波数を増加させるための制御信号をＶＣＯ１４へ出力する。
このとき、演算増幅器５６の＋入力側へ供給される電圧が、位相比較器２２から供給された基準電圧Ｈｒ、Ｌｒの分圧電圧であり、基準電圧Ｈｒ、Ｌｒが信号Ｐｈ１、Ｐｈ２のＨ、Ｌレベルに相当しているので、演算増幅器５６での中間電圧（基準電圧Ｈｒ、Ｌｒの中間の電圧）からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせることができ、位相遅れからの引込み応答と位相進みからの引込み応答を同じにすることができる。
【００３２】
（ホ）また、前記（イ）とは逆に基準信号Ｒｅに対して比較信号Ｖａの位相が僅かに進んでいるときには、前記（イ）〜（ニ）で説明した場合と同様にして、完全積分ループフィルタ２４は、第１、第２位相差信号Ｐｈ１、Ｐｈ２がＨｉ-Ｚのとき、又は一方がＨレベルで他方がＬレベルのときには、発振周波数を維持するための制御信号をＶＣＯ１４へ出力し（ホールド状態）、信号Ｐｈ１、Ｐｈ２がともにＨレベル（位相進み状態）のときには、発振周波数を減少させるための制御信号をＶＣＯ１４へ出力する。
【００３３】
（ヘ）したがって、信号伝達遅延などによって第１、第２スリーステートバッファ３６、３８に入力する位相情報（Ｑ１、Ｑ２出力）とゲート制御信号（Ｑ４出力）の間にタイミングのズレが生じても、第１、第２スリーステートバッファ３６、３８に入力する位相情報の前縁及び後縁に欠けが生じるのを防止して、位相差に応じた制御電圧をＶＣＯ１４へ出力することができる。
さらに、前記Ａの場合と同様に、Ｑ４出力をＬレベルにして第１、第２スリーステートバッファ３６、３８を不活性状態にしてから、ｔ２時後に第１Ｄ-ＦＦ２８をセットするとともに、第２、第３Ｄ-ＦＦ３０、３２をリセットするので、第１、第２スリーステートバッファ３６、３８の誤動作を防止できる。
【００３４】
Ｃ：前記Ａ、Ｂから明らかなように、基準信号と比較信号の位相差が大きいときは勿論、位相差が０付近の場合でも、信号伝達遅延によって第１、第２スリーステートバッファ３６、３８に入力する位相情報（Ｑ１、Ｑ２出力）とゲート制御信号（Ｑ４出力）の間にタイミングのズレが生じても、第１、第２スリーステートバッファ３６、３８に入力する位相情報の前縁及び後縁に欠けが生じるのを防止して、位相差に応じた制御電圧をＶＣＯ１４へ出力することができるので、図７に示すように、位相差と制御電圧の特性に良好な直線性が得られ、非常に広い周波数可変域をもつＶＣＯ１４を使用した場合でも安定したクロックを提供することができ、ディジタル映像処理での性能向上に寄与することができる。
【００３５】
前記実施形態例では、ループカウンタ及び回路の構成を簡単にするために、ループカウンタをカウンタと第１、第２一致回路とで構成し、ループカウンタ内にゲートコントロール信号作成回路を包含するようにしたが、本発明はこれに限るものでなく、ループカウンタを従来例と同様にＶＣＯから出力するクロックの周波数を１／Ｎに分周し比較信号として位相比較器へフィードバックする構成とし、ゲートコントロール信号作成回路を別に設けた構成のものについても利用することができる。
【００３６】
前記実施形態例では、演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みからの引込み応答を同じにするために、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成したが、本発明はこれに限るものでなく、位相比較器から出力した信号（例えば第１、第２位相差信号（３状態信号））に応じた制御電圧をＶＣＯへ出力するものに利用することができる。
【００３７】前記実施形態例では、第１、第２スリーステートバッファの誤動作を防止するために、制御回路に、第１遅延器の出力信号を設定時間ｔ２遅延させて第１Ｄ-ＦＦのセット端子へ出力するとともに第２及び第３Ｄ-ＦＦのリセット端子へ出力する第２遅延器を設けたが、本発明はこれに限るものでなく、この第２遅延器を省略し、第１遅延器の出力信号を直接第１、第２及び第３Ｄ-ＦＦへ出力するようにしたものについても利用することができる。
【００３８】
前記実施形態例では、スリーステートバッファに供給される位相情報の後縁のつぶれを防止するために、制御回路をインバータ、オアゲート、第４Ｄ-ＦＦ、ナンドゲート及び第１遅延器で構成した場合について説明したが、本発明はこれに限るものでなく、制御回路を、第１Ｄ-ＦＦのＱ出力の反転信号と第３Ｄ-ＦＦのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御するとともに、第１Ｄ-ＦＦのＱ出力の反転信号と第２Ｄ-ＦＦのＱ出力との論理積信号の反転信号に基づいて、第１、第２スリーステートバッファを不活性状態に制御する構成としたものにも利用することができる。
【００３９】
前記実施形態例では、位相比較器の構成を簡単にするために、位相比較器を、第１、第２、第３Ｄ-ＦＦ、第１、第２スリーステートバッファ及び制御回路で構成した場合について説明したが、本発明はこれに限るものでなく、基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器であって、基準信号と比較信号の位相差に応じた３状態の信号を出力するとともに、ゲートコントロール信号で活性状態に制御されるスリーステートバッファを具備したものについて利用することができる。
【００４０】
【発明の効果】
本発明は、位相比較器、ループフィルタ、ＶＣＯ及びループカウンタを具備したＰＬＬ回路において、比較信号の位相を１クロック分進めたゲートコントロール信号を作成するゲートコントロール信号作成回路を設け、位相比較器が、基準信号と比較信号の位相差に応じた３状態の信号を出力するとともに、ゲートコントロール信号で活性状態に制御されるスリーステートバッファを具備しているので、基準信号と比較信号の位相差が０付近の場合でも、スリーステートバッファの活性状態の開始時期を従来例よりも１クロック分早めることができる。このため、信号伝達遅延によってスリーステートバッファに入力する位相情報とゲート制御信号の間にタイミングのズレが生じても、スリーステートバッファに入力する位相情報の前縁に欠けが生じるのを防止して、位相差に応じた制御電圧をＶＣＯへ出力することができる。したがって、位相差０付近でも位相差と制御電圧の間に良好な直線性が得られ、非常に広い周波数可変域をもつＶＣＯを使用した場合でも安定したクロックを提供することができ、ディジタル映像処理での性能向上に寄与することができる。
【００４１】
位相比較器を第１、第２、第３Ｄ-ＦＦ、第１、第２スリーステートバッファ及び制御回路で構成し、制御回路が、第１Ｄ-ＦＦのＱ出力の反転信号と第３Ｄ-ＦＦのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御するとともに、第１Ｄ-ＦＦのＱ出力の反転信号と第２Ｄ-ＦＦのＱ出力との論理積信号の反転信号に基づいて、第１、第２スリーステートバッファを不活性状態に制御するように構成した場合には、位相比較器の構成を簡単にすることができる。
【００４２】
制御回路をインバータ、オアゲート、第４Ｄ-ＦＦ、ナンドゲート及び第１遅延器で構成し、１遅延器でナンドゲートの出力信号を設定時間遅延させて第４Ｄ-ＦＦをリセットするように構成した場合には、スリーステートバッファに入力する位相情報の後縁のつぶれを防止して性能の向上を図ることができる。
【００４３】
制御回路に、第１遅延器の出力信号を設定時間ｔ２遅延させて第１Ｄ-ＦＦのセット端子へ出力するとともに第２及び第３Ｄ-ＦＦのリセット端子へ出力する第２遅延器を設けた場合には、第１、第２スリーステートバッファを不活性状態にしてから第１Ｄ-ＦＦをセットし、第２及び第３Ｄ-ＦＦをリセットして、第１、第２スリーステートバッファの誤動作を防止することができる。
【００４４】
ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第１位相差信号及び第２位相差信号を入力し、他方の入力側にＨレベル基準電圧とＬレベル基準電圧の分圧電圧を入力し、出力側からＶＣＯへ制御電圧を出力するように構成した場合には、第１位相差信号と第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧をＶＣＯに出力し、第１位相差信号と第２位相差信号の一方がＨレベル他方がＬレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧をＶＣＯに出力するので、演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせることができ、位相遅れからの引込み応答と位相進みからの引込み応答を同じにすることができる。
【００４５】
ループカウンタを、ＶＣＯから出力するクロックを計数するカウンタと、このカウンタの計数値が設定値Ｎと一致したときにクロックの周波数を１／Ｎに分周した比較信号を出力するとともに、この比較信号をカウンタのリセット端子に出力する第１一致回路と、カウンタの計数値が設定値（Ｎ−１）と一致したときにクロックの周波数を１／Ｎに分周したゲートコントロール信号を出力する第２一致回路とで構成した場合には、ループカウンタ内にゲートコントロール信号作成回路を包含することができ、回路の構成を簡単にすることができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ回路の一実施形態例を示すブロック図である。
【図２】図１中の位相比較器を示すブロック図である。
【図３】図１中の完全積分ループフィルタの回路図である。
【図４】図１中のループカウンタの説明図で、（Ａ）はブロック図、（Ｂ）は（Ａ）の作用を説明するタイミングチャートである。
【図５】図１及び図２において、基準信号Ｒｅと比較信号Ｖａの位相差が大きいときの作用を説明するタイミングチャートである。
【図６】図１及び図２において、基準信号Ｒｅと比較信号Ｖａの位相差が小さいとき（０付近のとき）の作用を説明するタイミングチャートである。
【図７】図１における、基準信号Ｒｅと比較信号Ｖａの位相差と、完全積分ループフィルタからＶＣＯへ供給される制御電圧との間の関係を示す特性図である。
【図８】従来例のＰＬＬ回路を示すブロック図である。
【図９】図８中の位相比較器を示すブロック図である。
【図１０】図８及び図９の作用を説明するタイミングチャートである。
【図１１】図８における、基準信号Ｒｅと比較信号Ｖａの位相差と、ＬＰＦからＶＣＯへ供給される制御電圧との間の関係を示す特性図である。
【符号の説明】
１０…入力端子、  １３…出力端子、  １４…ＶＣＯ（電圧制御発振器）、  ２２…位相比較器、  ２４…完全積分ループフィルタ、  ２６…ループカウンタ、  ２８…第１Ｄ-ＦＦ（Ｄフリップフロップ）、  ３０…第２Ｄ-ＦＦ、  ３２…第３Ｄ-ＦＦ、  ３４…制御回路、  ３６…第１スリーステートバッファ、  ３８…第２スリーステートバッファ、  ４０、４２…第３、第４スリーステートバッファ、  ４４…インバータ、  ４６…オアゲート、  ４８…ナンドゲート、５０…第１遅延器、  ５２…第２遅延器、  ５４…第４Ｄ-ＦＦ、  ５６…演算増幅器、  ５８…カウンタ、  ６０…第１一致回路、  ６２…第２一致回路、Ｃ１〜Ｃ３…コンデンサ、  Ｇｃ…ゲートコントロール信号、  Ｈｉ-Ｚ…ハイインピーダンス、  Ｈｒ…Ｈレベル基準電圧、  Ｌｒ…Ｌレベル基準電圧、  Ｐｈ１…第１位相差信号、  Ｐｈ２…第２位相差信号、  Ｑ１〜Ｑ４…第１〜第４Ｄ-ＦＦのＱ出力、  Ｒ１〜Ｒ５…抵抗、  Ｒｅ…基準信号、  Ｖａ…比較信号、  Ｔ１…基準信号Ｒｅと比較信号Ｖａの位相差が大きい期間、  Ｔ２…基準信号Ｒｅと比較信号Ｖａの位相差が小さい（０付近の）期間、  ｔ１、ｔ２…遅延時間、  Ｔｄ、ｔｄ…位相差に相当した期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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