(57)【特許請求の範囲】
【請求項１】
クロック信号源から入力するクロック信号を分周するＤ型フリップフロップ回路が用いられたバイナリカウンタからなる分周回路と、
前記クロック信号源から入力するクロック信号がクロック入力端子に入力されデータ出力端子から信号を出力するＤ型フリップフロップ回路からなり、前記クロック信号源から入力するクロック信号を通過させ、前記分周回路の信号遅延量と等しい信号遅延量を有する第１のダミー回路と、
前記分周回路からの分周クロック信号および前記第１のダミー回路からのクロック信号をセレクト信号に応じて選択して被制御回路へ供給する選択回路と、
前記分周回路、前記第１のダミー回路および前記選択回路と等価な構成を有し、前記クロック信号源から入力するクロック信号を分周することなく通過させ、前記クロック信号源から前記選択回路の出力側までの信号遅延量と等しい信号遅延量を有する第２のダミー回路
とを具備することを特徴とするクロック供給回路。
【請求項２】
クロック信号源と、
前記クロック信号源から入力するクロック信号を分周するクリア信号端子付きのＤ型フリップフロップ回路が用いられた第１のバイナリカウンタと、
前記クロック信号源から入力するクロック信号がクロック入力端子に入力されデータ出力端子から信号を出力するクリア信号端子付きのＤ型フリップフロップ回路が用いられ、
前記クロック信号源から入力するクロック信号を分周することなく通過させ、前記第１のバイナリカウンタの信号遅延量と等しい信号遅延量を有する第１のスルー回路と、
前記第１のバイナリカウンタから出力する分周クロック信号および前記第１のスルー回路から出力するクロック信号をセレクト信号に応じて選択して被制御回路へ供給する第１の選択回路と、
前記クロック信号源から入力するクロック信号を分周するクリア信号端子付きのＤ型フリップフロップ回路が用いられた第２のバイナリカウンタと、
前記クロック信号源から入力するクロック信号がクロック入力端子に入力されデータ出力端子から信号を出力するクリア信号端子付きのＤ型フリップフロップ回路が用いられ、
前記クロック信号源から入力するクロック信号を分周することなく通過させ、前記第２のバイナリカウンタの信号遅延量と等しい信号遅延量を有する第２のスルー回路と、
前記第２のバイナリカウンタから出力する分周クロック信号および前記第２のスルー回路から出力するクロック信号が入力し、前記第２のスルー回路から出力するクロック信号を常に選択して前記被制御回路へ供給する第２の選択回路
とを具備することを特徴とするクロック供給回路。
【請求項３】
請求項２記載のクロック供給回路において、
前記第１のバイナリカウンタで使用されるＤ型フリップフロップ回路のクリア信号端子にはクリア信号が入力し、
前記第２のバイナリカウンタで使用されるＤ型フリップフロップ回路のクリア信号端子は“０”レベルに固定され、
前記第１のスルー回路および第２のスルー回路でそれぞれ使用されるＤ型フリップフロップ回路のクリア信号端子には前記クロック信号源のクロック信号が入力し、データ入力端子が“１”レベルに固定されていることを特徴とするクロック供給回路。
【請求項４】
請求項２記載のクロック供給回路において、
前記第１のバイナリカウンタで使用されるＤ型フリップフロップ回路のクリア信号端子にはクリア信号が入力し、
前記第２のバイナリカウンタで使用されるＤ型フリップフロップ回路のクリア信号端子は“０”レベルに固定され、
前記第１のスルー回路および第２のスルー回路でそれぞれ使用されるＤ型フリップフロップ回路のクリア信号端子には前記クリア信号が入力し、データ入力端子が“１”レベルに固定されていることを特徴とするクロック供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）内に形成されるクロック供給回路に係り、特に同一クロック信号源からスルーパスを経たクロック信号と分周パスを経た分周クロック信号との間のクロックスキューを改善する回路に関するもので、パワーセーブ回路などに使用される。
【０００２】
【従来の技術】
ＩＣにおいて消費電力を削減するために使用されるパワーセーブ回路は、クロック供給回路から動作クロック信号が供給される被制御回路の待機動作モード時には通常動作モードよりも周波数が低いクロック信号を供給するように切換制御する。
【０００３】
上記クロック供給回路は、同一クロック信号源からのクロック信号に基づいて周波数が異なる複数種類のクロック信号群を選択的に供給するものであり、従来は例えば図８に示すように構成されている。
【０００４】
図８において、１０はクロック信号源、８１は上記クロック信号源からのクロック信号Ａをそのまま通過させて被制御回路９０へ供給するスルーパス、８２は上記クロック信号源からのクロック信号Ａを例えば２分周するための分周回路である。８３は上記分周回路８２の出力信号（分周クロック）Ｂおよび前記クロック信号源１０からのクロック信号Ａをセレクト信号ＳＥＬに応じて選択し、選択出力Ｃを被制御回路９０へ供給する選択回路である。
【０００５】
なお、前記分周回路８２は、例えば図９に示すように、ＣＭＯＳ構成のクリア信号（リセット信号）端子ＣＤ付きのＤ型フリップフロップ回路が用いられたバイナリカウンタからなる。
【０００６】
しかし、上記構成においては、パス（通過経路）が異なる２つのクロック信号の立上がりエッジ間にクロックスキューが生じる。即ち、例えば図１０に示すように、セレクト信号ＳＥＬにより分周クロックＢを選択した場合には、分周パスの分周回路８２および選択回路８３を経て被制御回路９０に供給される分周クロックが、スルーパス８１から被制御回路９０に供給されるクロック信号Ａよりも分周回路８２および選択回路８３による遅延分ｄ１だけ遅延する。
【０００７】
また、セレクト信号ＳＥＬによりクロック信号源１０からのクロック信号Ａを選択した場合には、選択回路８３を経て被制御回路９０に供給されるクロック信号が、スルーパス８１から被制御回路９０に供給されるクロック信号Ａよりも選択回路８３による遅延分ｄ２だけ遅延する。
【０００８】
上記したようなクロックスキューが生じると、被制御回路９０において例えばシフトレジスタにおいてデータの抜けが発生したり、回路動作の速度が低下したり、回路間のインターフェースで誤動作が発生する。
【０００９】
そこで、上記したようにパスが異なるクロック信号間に生じるクロックスキューを改善するために、従来はスルーパス８１にインバータ回路と容量からなる遅延用のダミー回路（図示せず）を挿入しているが、製造プロセスのばらつき、ＭＯＳトランジスタの閾値の変動などが存在するので、クロックスキューを十分に防止することは困難である。
【００１０】
【発明が解決しようとする課題】
上記したように従来のクロック供給回路は、同一クロック信号源からスルーパスを経たクロック信号と分周パスを経た分周クロック信号との間にクロックスキューが発生するという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、同一クロック信号源からスルーパスを経たクロック信号と分周パスを経た分周クロック信号との間のクロックスキューを大幅に改善し得るクロック供給回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
第１の発明のクロック供給回路は、クロック信号源から入力するクロック信号を分周するＤ型フリップフロップ回路が用いられたバイナリカウンタからなる分周回路と、前記クロック信号源から入力するクロック信号がクロック入力端子に入力されデータ出力端子から信号を出力するＤ型フリップフロップ回路からなり、前記クロック信号源から入力するクロック信号を通過させ、前記分周回路の信号遅延量と等しい信号遅延量を有する第１のダミー回路と、前記分周回路からの分周クロック信号および前記第１のダミー回路からのクロック信号をセレクト信号に応じて選択して被制御回路へ供給する選択回路と、前記分周回路、前記第１のダミー回路および前記選択回路と等価な構成を有し、前記クロック信号源から入力するクロック信号を分周することなく通過させ、前記クロック信号源から前記選択回路の出力側までの信号遅延量と等しい信号遅延量を有する第２のダミー回路とを具備することを特徴とする。
【００１４】
第２の発明のクロック供給回路は、クロック信号源と、前記クロック信号源から入力するクロック信号を分周するクリア信号端子付きのＤ型フリップフロップ回路が用いられた第１のバイナリカウンタと、前記クロック信号源から入力するクロック信号がクロック入力端子に入力されデータ出力端子から信号を出力するクリア信号端子付きのＤ型フリップフロップ回路が用いられ、前記クロック信号源から入力するクロック信号を分周することなく通過させ、前記第１のバイナリカウンタの信号遅延量と等しい信号遅延量を有する第１のスルー回路と、前記第１のバイナリカウンタから出力する分周クロック信号および前記第１のスルー回路から出力するクロック信号をセレクト信号に応じて選択して被制御回路へ供給する第１の選択回路と、前記クロック信号源から入力するクロック信号を分周するクリア信号端子付きのＤ型フリップフロップ回路が用いられた第２のバイナリカウンタと、前記クロック信号源から入力するクロック信号がクロック入力端子に入力されデータ出力端子から信号を出力するクリア信号端子付きのＤ型フリップフロップ回路が用いられ、前記クロック信号源から入力するクロック信号を分周することなく通過させ、前記第２のバイナリカウンタの信号遅延量と等しい信号遅延量を有する第２のスルー回路と、前記第２のバイナリカウンタから出力する分周クロック信号および前記第２のスルー回路から出力するクロック信号が入力し、前記第２のスルー回路から出力するクロック信号を常に選択して前記被制御回路へ供給する第２の選択回路とを具備することを特徴とする。
【００１５】
【実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１（ａ）は、第１の発明のクロック供給回路の実施の形態を示しており、その一動作例を図１（ｂ）に示している。
【００１６】
図１（ａ）に示すクロック供給回路は、クロック信号源１０と、上記クロック信号源から入力するクロック信号ＡｉをＤ型フリップフロップ回路が用いられたバイナリカウンタからなる分周回路（例えば２分周回路）１１により分周した分周クロック信号Ｂｏを被制御回路９０へ供給する分周パス１１ａと、前記クロック信号源１０から入力するクロック信号を分周することなく、上記分周回路１１の信号遅延量ｄ１と等しい信号遅延量ｄ１を有するダミー回路（上記分周回路と同様のＤ型フリップフロップ回路からなる）１２を通過させたスルーパスクロック信号Ａｏを前記被制御回路９０へ供給するスルーパス１２ａとを具備する。
【００１７】
上記構成のクロック供給回路においては、図１（ｂ）に示すように、同一クロック信号源１０からそれぞれ対応して分周パス１１ａおよびスルーパス１２ａを経た２つのクロック信号Ｂｏ、Ａｏを被制御回路９０へ供給するように動作する。この際、分周パス１１ａ中の分周回路１１と同様の信号遅延量ｄ１と等しい信号遅延量ｄ１を有するダミー回路（分周回路１１と同様の回路からなる）１２をスルーパス１２ａ中に挿入している。
【００１８】
これにより、同一クロック信号源１０から分周パス１１ａを経た分周クロック信号Ｂｏとスルーパス１２ａを経たスルーパスクロック信号Ａｏとの間のクロックスキューを大幅に改善することが可能になる。
【００１９】
図２（ａ）は、第２の発明のクロック供給回路の実施の形態を示しており、その一動作例を図２（ｂ）に示している。
図２（ａ）に示すクロック供給回路は、クロック信号源から入力するクロック信号Ａｉを分周するＤ型フリップフロップ回路が用いられたバイナリカウンタからなる分周回路（例えば２分周回路）１１と、上記分周回路１１の信号遅延量と等しい信号遅延量を有し、前記クロック信号入力Ａｉを分周することなく通過させる第１のダミー回路（上記分周回路１１と同様のＤ型フリップフロップ回路からなる）２１と、前記分周回路１１からの分周クロック信号および上記第１のダミー回路２１からのクロック信号をセレクト信号ＳＥＬに応じて選択し、選択出力Ｃｏを被制御回路９０へ供給する選択回路２２と、前記クロック信号源から第１の選択回路２２の出力側までの信号遅延量と等しい信号遅延量を有し、前記クロック信号入力Ａｉを分周することなく通過させたスルーパスクロック信号Ａｏを被制御回路９０へ供給する第２のダミー回路２３と、前記クロック信号源から第１の選択回路２２の出力側までの信号遅延量と等しい信号遅延量を有し、前記クロック信号源から入力する分周クロック信号Ｂｉを分周することなく通過させたスルーパス分周クロック信号Ｂｏを被制御回路９０へ供給する第２のダミー回路２４とを具備する。
【００２０】
上記第２のダミー回路２３および２４は、それぞれ前記分周回路１１と同様のクリア信号端子ＣＤ付きのＤ型フリップフロップ回路であってクリア信号端子ＣＤが接地されたものと、前記第１のダミー回路２１と同様のＤ型フリップフロップ回路と、前記選択回路２２と同様の選択回路からなる。
【００２１】
上記した図２の構成のクロック供給回路においては、図２（ｂ）に示すように、同一クロック信号源からそれぞれ対応して第１〜第３のパスを経た３つのクロック信号を被制御回路９０へ供給するように動作する。この際、選択回路２２を有する第１のパスには、分周回路１１を有するパスに対して分岐された別のパスに分周回路の信号遅延量と等しい信号遅延量を有する第１のダミー回路２１を挿入し、第２のパス、第３のパスには、それぞれクロック信号源から選択回路２２出力側までの第１のパスにおける信号遅延量と等しい信号遅延量を有する第２のダミー回路２３、２４を挿入している。
【００２２】
これにより、同一クロック信号源から別々のパスを経た３つのクロック信号間のクロックスキューを大幅に改善することが可能になる。
図３（ａ）は、第３の発明のクロック供給回路の実施の形態を示しており、その一動作例を図３（ｂ）に示している。
【００２３】
図３（ａ）に示すクロック供給回路は、クロック信号源１０と、上記クロック信号源から入力するクロック信号Ａｉを分周するクリア信号端子付きのＤ型フリップフロップ回路が用いられた第１のバイナリカウンタ３１と、前記クロック信号源から入力するクロック信号Ａｉを分周することなく通過させるクリア信号端子付きのＤ型フリップフロップ回路が用いられた第１のスルー回路３２と、上記第１のバイナリカウンタ３１から出力する分周クロック信号Ｂおよび上記第１のスルー回路３２から出力するクロック信号Ａをセレクト信号ＳＥＬに応じて選択し、選択出力Ｃｏを被制御回路９０へ供給する第１の選択回路３３と、前記クロック信号源から入力するクロック信号Ａｉを分周するクリア信号端子付きのＤ型フリップフロップ回路が用いられた第２のバイナリカウンタ３４と、前記クロック信号源から入力するクロック信号Ａｉを分周することなく通過させるクリア信号端子付きのＤ型フリップフロップ回路が用いられた第２のスルー回路３５と、上記第２のバイナリカウンタから出力する分周クロック信号Ｂおよび上記第２のスルー回路３５から出力するクロック信号Ａが入力し、常に上記第２のスルー回路から出力するクロック信号Ａを選択（固定的に選択）し、選択出力Ａｏを前記被制御回路へ供給する第２の選択回路３６とを具備する。
【００２４】
前記第１のバイナリカウンタ３１で使用されるＤ型フリップフロップ回路は、前記クロック信号源１０から入力するクロック信号がクロック入力端子ＣＰに入力し、クリア信号がクリア信号端子ＣＤに入力し、反転データ出力端子／Ｑ（／ＱはＱの相補信号である。以下同じ。）とデータ入力端子Ｄとが接続されている。
【００２５】
前記第２のバイナリカウンタ３４で使用されるＤ型フリップフロップ回路は、前記クロック信号源１０から入力するクロック信号がクロック入力端子ＣＰに入力し、クリア信号端子ＣＤは“０”レベル（接地電位Ｖss）に固定され、反転データ出力端子／Ｑとデータ入力端子Ｄとが接続されている。
【００２６】
また、前記第１のスルー回路３２および第２のスルー回路３５でそれぞれ使用されるＤ型フリップフロップ回路は、前記クロック信号源１０から入力するクロック信号がクロック入力端子ＣＰおよびクリア信号端子ＣＤに入力し、データ入力端子Ｄが“１”レベル（電源電位Ｖcc）に固定されている。
【００２７】
図３の構成のクロック供給回路においても、図３（ｂ）に示すように、同一クロック信号源からそれぞれ対応して第１のパスおよび第２のパスを経た２つのクロック信号を被制御回路へ供給するように動作する。この際、第１の選択回路３３を有する第１のパスには、第１のバイナリカウンタ３１を有するパスに対して分岐された別のパスに第１のバイナリカウンタ３１の信号遅延量と等しい信号遅延量を有する第１のスルー回路３２を挿入し、第２の選択回路３６を有する第２のパスには、第２のバイナリカウンタ３４を有するパスに対して分岐された別のパスに第２のバイナリカウンタ３４の信号遅延量と等しい信号遅延量を有する第２のスルー回路３５を挿入している。
【００２８】
これにより、同一クロック信号源から第１のパスを経たクロック信号と第２のパスを経た分周クロック信号との間のクロックスキューを大幅に改善することが可能になる。
【００２９】
図４は、図３に示したクロック供給回路の一変形例を示している。
図４に示すクロック供給回路は、図３に示したクロック供給回路と比べて、前記第１のスルー回路３２および第２のスルー回路３５でそれぞれ使用されるＤ型フリップフロップ回路のクリア信号端子ＣＤの入力が、クロック信号からクリア信号に変更されている点が異なり、その他は同じであるので図３中と同一符号を付している。
【００３０】
図５は、図４中のスルーパス用のＤ型フリップフロップ回路の一例を示す。
図５に示すＤ型フリップフロップ回路において、Ｄはデータ入力端子、ＣＰはクロック入力端子、ＣＤはクリア信号端子、Ｑはデータ出力端子、／Ｑは反転データ出力端子である。
【００３１】
上記クロック入力端子ＣＰに入力するクロック信号は二段のインバータ回路５１、５２に入力することにより相補的なクロックパルスφ、／φが生成される。前記データ入力端子Ｄに入力するデータ信号は、クロックパルス／φにより制御されるクロックドインバータ回路５３を経て第１のインバータ回路５４に入力する。この第１のインバータ回路５４の出力は、それぞれクロックパルスφにより制御される二入力の第１のクロックドナンドゲート５５の第１の入力端および二入力の第２のクロックドナンドゲート５６の第１の入力端に入力する。そして、上記第１のクロックドナンドゲート５５の第２の入力端および第２のクロックドナンドゲート５６の第２の入力端には、前記クリア信号端子ＣＤに入力するクリア信号が入力する。上記第１のクロックドナンドゲート５５の出力端は前記第１のインバータ回路５４の入力端に帰還接続されており、上記第１のインバータ回路５４および第１のクロックドナンドゲート５５は第１のラッチ回路を形成している。
【００３２】
さらに、前記第２のクロックドナンドゲート５６の出力は、第２のインバータ回路５７を経てデータ出力端子Ｑに出力するとともに第３のインバータ回路５８および第４のインバータ回路５９を経て反転データ出力端子／Ｑに出力する。そして、上記第３のインバータ回路５８の出力はクロックパルス／φにより制御される二入力の第３のクロックドナンドゲート６０の第１の入力端に入力し、上記第３のクロックドナンドゲート６０の第２の入力端には接地電位Ｖssが印加されている。上記第２のインバータ回路５７および第３のクロックドナンドゲート６０は第２のラッチ回路を形成している。
【００３３】
図６は、図５のＤ型フリップフロップ回路の一動作例を示すタイミング波形図である。
即ち、図５に示すようにＤ型フリップフロップ回路のクロック入力端子ＣＰとクリア信号端子ＣＤとが分離されていると、図６に示すように、データ入力端子Ｄに“１”レベルが印加されている状態ではクロック入力端子ＣＰのクロック入力毎に出力が反転する動作（Ｔ型フリップフロップ回路と同様の動作）が得られる。
【００３４】
図４の構成のクロック供給回路においても、前述したような図３に示したクロック供給回路の動作と基本的には同様の動作が行われるが、さらに、Ｄ型フリップフロップ回路をクロック信号に関係なくクリア信号により任意にリセットすることが可能になるので、各パスの信号の初期レベルを簡単に揃えることが可能になる。
【００３５】
図７は、本発明における分周回路部分およびそれに対応するスルーパス回路部分の一変形例として、クリア信号端子ＣＤ付きのＤ型フリップフロップ回路７０が例えば３段接続されてなる８分周回路およびそれに対応する信号遅延量を有するダミー回路を示している。なお、図７は、この変形例を例えば図２（ａ）中の分周回路１１、ダミー回路２１に適用した例を示している。
【００３６】
【発明の効果】
上述したように本発明によれば、同一クロック信号源からスルーパスを経たクロック信号と分周パスを経た分周クロック信号との間のクロックスキューを大幅に改善し得るクロック供給回路を提供することができる。
【図面の簡単な説明】
【図１】第１の発明のクロック供給回路の実施の形態を示す回路図および一動作例を示すタイミング図。
【図２】第２の発明のクロック供給回路の実施の形態を示す回路図および一動作例を示すタイミング図。
【図３】第３の発明のクロック供給回路の実施の形態を示す回路図および一動作例を示すタイミング図。
【図４】図３のクロック供給回路の一変形例を示す回路図。
【図５】図４中のスルーパス用のＤ型フリップフロップ回路の一例を示す回路図。
【図６】図５のＤ型フリップフロップ回路の一動作例を示すタイミング波形図。
【図７】本発明における分周回路部分およびそれに対応するスルーパス回路部分の一変形例を示す回路図。
【図８】従来のクロック供給回路の一例を示す回路図。
【図９】図８中の分周パス用のＤ型フリップフロップ回路の一例を示す回路図。
【図１０】図９のＤ型フリップフロップ回路の一動作例を示すタイミング波形図。
【符号の説明】
１０…クロック信号源、
１１…分周回路、
１１ａ…分周パス、
１２…ダミー回路、
１２ａ…スルーパス、
２１…第１のダミー回路、
２２…選択回路、
２３、２４…第２のダミー回路、
３１…第１のバイナリカウンタ、
３２…第１のスルー回路、
３３…第１の選択回路、
３４…第２のバイナリカウンタ、
３５…第２のスルー回路、
３６…第２の選択回路、
９０…被制御回路。
【図１】
0003732556.tif 000002
【図２】
0003732556.tif 000003
【図３】
0003732556.tif 000004
【図４】
0003732556.tif 000005
【図５】
0003732556.tif 000006
【図６】
0003732556.tif 000007
【図７】
0003732556.tif 000008
【図８】
0003732556.tif 000009
【図９】
0003732556.tif 000010
【図１０】
0003732556.tif 000011