(57)【特許請求の範囲】
【請求項１】
２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路を備え、
前記疑似中間調処理回路は、
前記入力階調データｕのうちの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部と、
前記下位ビットデータｕＬと前記状態変数データｘとの和を算出する加算器と、ここで前記加算器は、前記和が（ｎ−ｍ）ビットで表現できる数を超えるとき、キャリーデータＣＲＹを”１”として出力し、前記和が前記数を越えないとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部
とを含み、
前記出力疑似階調データ算出部は、前記入力階調データｕが、前記階調のうちの一部である第１階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが、”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする
表示装置。
【請求項２】
請求項１の表示装置において、
前記第１階調は、前記階調のうち、前記入力階調データｕの上位（ｍ−１）ビットの全てが”１”であり、且つ、前記入力階調データｕの上位からｍビット目が”０”であるものであることを特徴とする
表示装置。
【請求項３】
請求項１の表示装置において、
前記出力疑似階調データｙのうち、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるときに前記入力階調データｕに基づいて生成されたものの最下位ビットである第１確率的生成最下位ビットが”０”である第１確率と、前記第１確率的生成最下位ビットが”１”である第２確率とは、概ね同じであることを特徴とする
表示装置。
【請求項４】
請求項１の表示装置において、
更に、前記出力疑似階調データｙに指定された階調で表示を行う画素から構成される表示部を具備し、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、前記出力疑似階調データ最下位ビットｙＬＳＢを、前記画素の位置に基づいて定めることを特徴とする
表示装置。
【請求項５】
請求項４の表示装置において、
前記表示部は、
前記画素のうち、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるときに、前記出力疑似階調データ最下位ビットｙＬＳＢが”１”となる第１画素から構成される第１領域と、
前記画素のうち、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるときに、前記出力疑似階調データ最下位ビットｙＬＳＢが”０”となる第２画素から構成される第２領域
とからなり、
前記第１領域と前記第２領域とは、交互に配置されることを特徴とする
表示装置。
【請求項６】
請求項１の表示装置において、
前記出力疑似階調データ算出部は、前記入力階調データｕが、前記階調のうち、前記第１階調と異なる第２階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第２階調を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする
表示装置。
【請求項７】
請求項６の表示装置において、
前記入力階調データｕが、前記階調のうちの前記第１階調及び前記第２階調のいずれとも異なる第３階調を示すとき、前記出力疑似階調データｙは、次式：
ｙ＝ｕＨ１＋ＣＲＹ、
ｕＨ１：前記入力階調データｕの上位ｍビット
により定められることを特徴とする
表示装置。
【請求項８】
２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路を備え、
前記疑似中間調処理回路は、
前記入力階調データｕのうちの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部と、
前記下位ビットデータｕＬと前記状態変数データｘとの和を算出する加算器と、ここで前記加算器は、前記和が（ｎ−ｍ）ビットで表現できる数を超えるとき、キャリーデータＣＲＹを”１”として出力し、前記和が前記数を越えないとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部
とを含み、
前記出力疑似階調データ算出部は、前記入力階調データｕが、前記階調のうちの一部である第２階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第２階調を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする
表示装置。
【請求項９】
請求項６又は請求項８の表示装置において、
前記第２階調は、前記階調のうち、前記入力階調データｕの上位ｍビットの全てが”１”であり、且つ、前記入力階調データｕの下位（ｎ−ｍ）ビットのうちのいずれかが”０”であるものであることを特徴とする
表示装置。
【請求項１０】
請求項６又は請求項８の表示装置において、
前記出力疑似階調データｙのうちの前記入力階調データｕが前記第２階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるときに前記入力階調データｕに基づいて生成されたものの最下位ビットである第２確率的生成最下位ビットが”０”である第３確率と、前記第２確率的生成最下位ビットが”１”である第４確率とは、概ね同じであることを特徴とする
表示装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一に記載の表示装置において、
前記入力階調データｕのうち、第ｉ番目に前記疑似中間調処理回路に入力されたものを入力階調データｕ（ｉ）とし、
前記入力階調データｕ（ｉ）の下位（ｎ−ｍ）ビットを下位ビットデータｕＬ（ｉ）とし、
前記状態変数データｘのうち、前記入力階調データｕ（ｉ）に対応して生成されたものを状態変数データｘ（ｉ）としたとき、
ｉ＝１である場合の前記状態変数データｘ（ｉ）である初期状態変数データｘ（１）は、所定の初期値であり、
前記状態変数データｘ（ｉ）は、ｉ≧２の場合、
ｘ（ｉ）＝ｕＬ（ｉ−１）＋ｘ（ｉ−１）
であることを特徴とする
表示装置。
【請求項１２】
２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路を備え、
前記疑似中間調処理回路は、
前記入力階調データｕのうちの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部と、
前記下位ビットデータｕＬから前記状態変数データｘを減じた差を算出する減算器と、ここで前記減算器は、前記下位ビットデータｕＬが前記状態変数データｘよりも小さいとき、キャリーデータＣＲＹを”１”として出力し、前記下位ビットデータｕＬが前記状態変数データｘ以上であるとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部
とを含み、
前記出力疑似階調データ算出部は、前記入力階調データｕが、前記階調のうちの一部である第１階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする
表示装置。
【請求項１３】
請求項１２の表示装置において、
前記出力疑似階調データ算出部は、前記入力階調データｕが、前記階調のうち、前記第１階調と異なる第２階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第２階調を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする
表示装置。
【請求項１４】
請求項１３の表示装置において、
前記入力階調データｕが、前記階調のうちの前記第１階調及び前記第２階調のいずれとも異なる第３階調を示すとき、前記出力疑似階調データｙは、次式：
ｙ＝ｕＨ１−ＣＲＹ、
ｕＨ１：前記入力階調データｕの上位ｍビット
により定められることを特徴とする
表示装置。
【請求項１５】
２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路を備え、
前記疑似中間調処理回路は、
前記入力階調データｕのうちの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部と、
前記下位ビットデータｕＬから前記状態変数データｘを減じた差を算出する減算器と、ここで前記減算器は、前記下位ビットデータｕＬが前記状態変数データｘよりも小さいとき、キャリーデータＣＲＹを”１”として出力し、前記下位ビットデータｕＬが前記状態変数データｘ以上であるとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部
とを含み、
前記入力階調データｕが、前記階調のうちの一部である第２階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが前記第２階調を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする
表示装置。
【請求項１６】
請求項１２乃至請求項１５のいずれか一に記載の表示装置において、
前記入力階調データｕのうち、第ｉ番目に前記疑似中間調処理回路に入力されたものを入力階調データｕ（ｉ）とし、
前記入力階調データｕ（ｉ）の下位（ｎ−ｍ）ビットを下位ビットデータｕＬ（ｉ）とし、
前記状態変数データｘのうち、前記入力階調データｕ（ｉ）に対応して生成されたものを状態変数データｘ（ｉ）としたとき、
ｉ＝１である場合の前記状態変数データｘ（ｉ）である初期状態変数データｘ（１）は、所定の初期値であり、
前記状態変数データｘ（ｉ）は、ｉ≧２の場合、
ｘ（ｉ）＝ｕＬ（ｉ−１）−ｘ（ｉ−１）
であることを特徴とする
表示装置。
【請求項１７】
（ａ）順次に入力される、２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを順次に生成するステップ
を備え、
前記（ａ）ステップは、
（ｂ）演算値データｖを、前記入力階調データｕが入力される時間間隔と実質的に同じ時間だけ遅延して状態変数データｘとして出力するステップと、
（ｃ）前記入力階調データｕの下位の（ｎ−ｍ）ビットである前記下位ビットデータｕＬと前記状態変数データｘとの和を算出するステップと、ここで前記（ｃ）ステップは、
（ｄ）前記和を前記演算値データｖとして出力するステップと、
（ｅ）前記和が（ｎ−ｍ）ビットで表現できる数を超えるとき、キャリーデータＣＲＹを”１”として出力するステップと、
（ｆ）前記和が前記数を越えないとき、前記キャリーデータＣＲＹを”０”として出力するステップ
とを備え、
（ｇ）前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成するステップ
とを含み、
前記（ｇ）ステップは、
（ｈ）前記入力階調データｕが、前記階調のうちの一部である第１階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定めるステップと、
（ｉ）前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが、”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めるステップ
とを備えることを特徴とする
疑似階調データ生成方法。
【請求項１８】
（ａ）順次に入力される、２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを順次に生成するステップ
を備え、
前記（ａ）ステップは、
（ｂ）演算値データｖを、前記入力階調データｕが入力される時間間隔と実質的に同じ時間だけ遅延して状態変数データｘとして出力するステップと、
（ｃ）前記下位ビットデータｕＬから前記状態変数データｘを減じた差を算出するステップと、ここで前記（ｃ）ステップは、
（ｄ）前記差を前記演算値データｖとして出力するステップと、
（ｅ）前記下位ビットデータｕＬが前記状態変数データｘよりも小さいとき、キャリーデータＣＲＹを”１”として出力するステップと
（ｆ）前記下位ビットデータｕＬが前記状態変数データｘ以上であるとき、前記キャリーデータＣＲＹを”０”として出力するステップ
とを備え、
（ｇ）前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成するステップ
とを含み、
前記（ｇ）ステップは、
（ｈ）前記入力階調データｕが、前記階調のうちの一部である第１階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定めるステップと、
（ｉ）前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが、”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めるステップ
とを備えることを特徴とする
疑似階調データ生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置に関する。本発明は、特に、疑似中間調処理回路を備えた表示装置に関する。
【０００２】
【従来の技術】
ＬＣＤ（Ｌｉｍｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｎｌａｙ）や、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｎｌａｙ  Ｐａｎｅｌ）のように、デジタル化された入力映像信号に基づいて直接に駆動される表示装置では、疑似的に階調を増加する疑似階調表示が行われることがある。疑似階調表示を行う表示装置には、もとのｎビットの階調信号から、ｍビット（ｍ＜ｎ）の階調信号を生成する疑似中間調処理回路が搭載されている。
【０００３】
このような疑似中間調処理回路が、公開特許公報（特開平９−９０９０２）に知られている。公知のその疑似中間調処理回路は、図２５に示されているように、１ドット遅延回路１５１と、第１加算回路１５２と、誤差拡散演算回路１５６と、演算初期値設定回路１７０とを含む。誤差拡散演算回路１５６は、第２加算回路１５８と、１ドット遅延回路１６０と、切替回路１６２と、演算制御回路１６４と、閾値設定回路１６８とを含む。演算初期値設定回路１７０は、初期値設定用ＲＯＭ１７２と、ラインカウンタ１７４と、フレームカウンタ１７６とを含む。
【０００４】
誤差拡散演算回路１５６は、ｎビット（例えば８ビット）の映像信号の下位（ｎ−ｍ）ビット（例えば３ビット）のデータＡに基づいて、水平方向の誤差拡散演算を行う。演算制御回路１６４は、１ドット遅延回路１６０により供給されるデータＤと、閾値設定回路１６８により供給される閾値Ｓとから、演算値δを次式：
δ＝Ｄ−Ｓ
により演算する。更に演算制御回路１６４は、演算値δが０以上になったとき、第１加算回路１５２に、出力値Ｅとして”１”を供給する。
【０００５】
第１加算回路１５２は、出力値Ｅと、映像信号の上位ｍビット（例えば５ビット）であるデータＢとを加算して疑似中間調出力信号Ｆを生成し、表示パネルに出力する。
【０００６】
演算初期値設定回路１７０は、誤差拡散演算回路１５６の演算初期値を供給する。その演算初期値は、ライン毎に異なる。これにより、公知のその疑似中間調処理回路は、拡散パターンの方向性を消すことができる。更に、公知のその疑似中間調処理回路は、ライン方向の記憶素子（ラインメモリ）を必要としない。
【０００７】
しかし、公知のその疑似中間調処理回路により生成される疑似中間調出力信号Ｆが表現できる階調の数は、入力映像信号Ａが表現できる階調の数よりも少ない。その理由は以下の通りである。入力映像信号Ａの上位ｍビットが全て”１”である場合、入力映像信号Ａの下位（ｎ−ｍ）の値に関わらず、第１加算回路１５２が出力する疑似中間調出力信号Ｆは、全てのビットが”１”となる。上位ｍビットが全て”１”である階調は、２（ｎ−ｍ）個ある。入力映像信号Ａとして、これら２（ｎ−ｍ）個のいずれの階調を示すデータが入力された場合であっても、疑似中間調出力信号Ｆとしては、全てのビットが”１”であるデータが出力される。このように、疑似中間調出力信号Ｆは、２ｎ−２（ｎ−ｍ）＋１個の階調しか表現できない。
【０００８】
もとのｎビットの入力階調信号から、ｍビット（ｍ＜ｎ）の出力疑似階調信号を生成する場合、その出力疑似階調信号は、入力階調信号が表現できる２ｎ個の階調を全て表現できることが望まれる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ｎビットの入力階調信号から、ｍビット（ｍ＜ｎ）の出力疑似階調信号を生成する疑似中間調処理回路であって、その出力疑似階調信号により、入力階調信号が表現できる２ｎ個の階調を全て表現することができるものを備えた表示装置を提供することにある。
【００１０】
本発明の他の目的は、ｎビットの入力階調信号から、ｍビット（ｍ＜ｎ）の出力疑似階調信号を生成する疑似中間調処理回路であって、表示装置が表示する画像に固定パターンが発生しにくいものを備えた表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１２】
請求項１に記載の表示装置は、２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路（３、１３）を備え、
疑似中間調処理回路（３、１３）は、
前記入力階調データｕの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部（３２）と、
前記下位ビットデータｕＬと前記状態変数データｘとの和を算出する加算器（３１）と、ここで加算器（３１）は、前記和が（ｎ−ｍ）ビットで表現できる数を超えるとき、キャリーデータＣＲＹを”１”として出力し、前記和が前記数を越えないとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部（３３）
とを含み、
出力疑似階調データ算出部（３３）は、前記入力階調データｕが、２ｎ個の階調のうちの一部である第１階調（ケース２）を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
更に出力疑似階調データ算出部（３３）は、前記入力階調データｕが第１階調（ケース２）を示し、且つ、前記キャリーデータＣＲＹが、”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする。このようにしてｍビットの出力疑似階調データｙを定めることにより、第１階調（ケース２）のそれぞれの階調を区別することができる出力疑似階調データｙが生成される。
【００１３】
請求項２に記載の表示装置は、請求項１の表示装置において、第１階調（ケース２）が、２ｎ個の階調のうち、入力階調データｕの上位（ｍ−１）ビットの全てが”１”であり、且つ、入力階調データｕの上位からｍビット目が”０”であるものであることを特徴とする。
【００１４】
請求項３に記載の表示装置は、請求項１の表示装置において、前記出力疑似階調データｙのうち、前記入力階調データｕが第１階調（ケース２）を示し、且つ、前記キャリーデータＣＲＹが”１”であるときに前記入力階調データｕに基づいて生成されたものの最下位ビットである第１確率的生成最下位ビットが”０”である第１確率と、前記第１確率的生成最下位ビットが”１”である第２確率とは、概ね同じであることを特徴とする。
【００１５】
請求項４に記載の表示装置は、請求項１の表示装置において、更に、出力疑似階調データｙに指定された階調で表示を行う画素（８）から構成される表示部（１）を具備し、
出力疑似階調データ算出部（３３、４３）は、入力階調データｕが第１階調（ケース２）を示し、且つ、キャリーデータＣＲＹが”１”であるとき、出力疑似階調データ最下位ビットｙＬＳＢを、画素（８）の位置に基づいて定めることを特徴とする。
【００１６】
請求項５に記載の表示装置は、請求項４の表示装置において、表示部（１）は、
画素（８）のうち、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるときに、前記出力疑似階調データ最下位ビットｙＬＳＢが”１”となる第１画素から構成される第１領域と、
前記画素（８）のうち、前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが”１”であるときに、前記出力疑似階調データ最下位ビットｙＬＳＢが”０”となる第２画素から構成される第２領域
とからなり、
前記第１領域と前記第２領域とは、交互に配置されることを特徴とする。
【００１７】
請求項６に記載の表示装置は、請求項１の表示装置において、
出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが、２ｎ個の階調のうち、第１階調（ケース２）と異なる第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする。
【００１８】
請求項７に記載の表示装置は、請求項１の表示装置において、前記入力階調データｕが、２ｎ個の階調のうちの第１階調（ケース２）及び第２階調（ケース３）のいずれとも異なる第３階調（ケース１）を示すとき、前記出力疑似階調データｙは、次式：
ｙ＝ｕＨ１＋ＣＲＹ、
ｕＨ１：前記入力階調データｕの上位ｍビット
により定められることを特徴とする。
【００１９】
請求項８に記載の表示装置は、２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路（３、１３）を備え、
疑似中間調処理回路（３、１３）は、
前記入力階調データｕの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部（３２）と、
前記下位ビットデータｕＬと前記状態変数データｘとの和を算出する加算器（３１）と、ここで加算器（３１）は、前記和が（ｎ−ｍ）ビットで表現できる数を超えるとき、キャリーデータＣＲＹを”１”として出力し、前記和が前記数を越えないとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部（３３）
とを含み、
出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが、２ｎ個の階調のうちの一部である第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする。
【００２０】
請求項９に記載の表示装置は、請求項６又は請求項８の表示装置において、
第２階調（ケース３）が、２ｎ個の階調のうち、前記入力階調データｕの上位ｍビットの全てが”１”であり、且つ、前記入力階調データｕの下位（ｎ−ｍ）ビットのうちのいずれかが”０”であるものであることを特徴とする。
【００２１】
請求項１０に記載の表示装置は、請求項６又は請求項８の表示装置において、前記出力疑似階調データｙのうち、前記入力階調データｕが前記第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが”０”であるときに前記入力階調データｕに基づいて生成されたものの最下位ビットである第２確率的生成最下位ビットが”０”である第３確率と、前記第２確率的生成最下位ビットが”１”である第４確率とは、概ね同じであることを特徴とする。
【００２２】
請求項１１に記載の表示装置は、請求項１乃至請求項１０のいずれか一の表示装置において、前記入力階調データｕのうち、第ｉ番目に前記疑似中間調処理回路に入力されたものを入力階調データｕ（ｉ）とし、前記入力階調データｕ（ｉ）の下位（ｎ−ｍ）ビットを下位ビットデータｕＬ（ｉ）とし、前記状態変数データｘのうち、前記入力階調データｕ（ｉ）に対応して生成されたものを状態変数データｘ（ｉ）としたとき、
ｉ＝１である場合の前記状態変数データｘ（ｉ）である初期状態変数データｘ（１）は、所定の初期値であり、
前記状態変数データｘ（ｉ）は、ｉ≧２の場合、
ｘ（ｉ）＝ｕＬ（ｉ−１）＋ｘ（ｉ−１）
であることを特徴とする。
【００２３】
請求項１２に記載の表示装置は、２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路（３）を備え、
疑似中間調処理回路（３）は、
前記入力階調データｕのうちの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部（３２）と、
前記下位ビットデータｕＬから前記状態変数データｘを減じた差を算出する減算器（３１、５１、５２）と、ここで減算器（３１、５１、５２）は、前記下位ビットデータｕＬが前記状態変数データｘよりも小さいとき、キャリーデータＣＲＹを”１”として出力し、前記下位ビットデータｕＬが前記状態変数データｘ以上であるとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部（３３、４３）
とを含み、
前記出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが、２ｎ個の階調のうちの一部である第１階調（ケース２）を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
前記出力疑似階調データ算出部は、前記入力階調データｕが第１階調（ケース２）を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする。
【００２４】
請求項１３に記載の表示装置は、請求項１２の表示装置において、
前記出力疑似階調データ算出部は、前記入力階調データｕが、２ｎ個の階調のうち、第１階調（ケース２）と異なる第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする。
【００２５】
請求項１４に記載の表示装置は、請求項１３の表示装置において、
前記入力階調データｕが、前記階調のうちの第１階調（ケース２）及び第２階調（ケース３）でない第３階調（ケース１）を示すとき、前記出力疑似階調データｙは、次式：
ｙ＝ｕＨ１−ＣＲＹ、
ｕＨ１：前記入力階調データｕの上位ｍビット
により定められることを特徴とする。
【００２６】
請求項１５に記載の表示装置は、２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路（３）を備え、
疑似中間調処理回路（３）は、
前記入力階調データｕのうちの下位の（ｎ−ｍ）ビットである下位ビットデータｕＬに基づいて、（ｎ−ｍ）ビットの状態変数データｘを生成する状態変数データ生成部（３２）と、
前記下位ビットデータｕＬから前記状態変数データｘを減じた差を算出する減算器（３１、５１、５２）と、ここで減算器（３１、５１、５２）は、前記下位ビットデータｕＬが前記状態変数データｘよりも小さいとき、キャリーデータＣＲＹを”１”として出力し、前記下位ビットデータｕＬが前記状態変数データｘ以上であるとき、前記キャリーデータＣＲＹを”０”として出力し、
前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成する出力疑似階調データ算出部（３３、４３）
とを含み、
前記出力疑似階調データ算出部は、前記入力階調データｕが、２ｎ個の階調のうちの一部である第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが”１”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定め、
出力疑似階調データ算出部（３３、４３）は、前記入力階調データｕが第２階調（ケース３）を示し、且つ、前記キャリーデータＣＲＹが、”０”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めることを特徴とする。
【００２７】
請求項１６に記載の表示装置は、請求項１２乃至請求項１６のいずれか一に記載の表示装置において、
前記入力階調データｕのうち、第ｉ番目に前記疑似中間調処理回路に入力されたものを入力階調データｕ（ｉ）とし、
前記入力階調データｕ（ｉ）の下位（ｎ−ｍ）ビットを下位ビットデータｕＬ（ｉ）とし、
前記状態変数データｘのうち、前記入力階調データｕ（ｉ）に対応して生成されたものを状態変数データｘ（ｉ）としたとき、
ｉ＝１である場合の前記状態変数データｘ（ｉ）である初期状態変数データｘ（１）は、所定の初期値であり、
前記状態変数データｘ（ｉ）は、ｉ≧２の場合、
ｘ（ｉ）＝ｕＬ（ｉ−１）−ｘ（ｉ−１）
であることを特徴とする。
【００２８】
請求項１７に記載の疑似階調データ生成方法は、
（ａ）２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成するステップを備え、
前記（ａ）ステップは、
（ｂ）演算値データｖを、前記入力階調データｕが入力される時間間隔と実質的に同じ時間だけ遅延して状態変数データｘとして出力するステップと、
（ｃ）  前記下位ビットデータｕＬと前記状態変数データｘとの和を算出するステップと、ここで前記（ｃ）ステップは、
（ｄ）前記和を前記演算値データｖとして出力するステップと、
（ｅ）前記和が（ｎ−ｍ）ビットで表現できる数を超えるとき、キャリーデータＣＲＹを”１”として出力するステップと、
（ｆ）前記和が前記数を越えないとき、前記キャリーデータＣＲＹを”０”として出力するステップ
とを備え、
（ｇ）前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成するステップ
とを含み、
前記（ｇ）ステップは、
（ｈ）前記入力階調データｕが、前記階調のうちの一部である第１階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定めるステップと、
（ｉ）前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが、”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めるステップ
とを備えることを特徴とする。
【００２９】
請求項１８に記載の疑似階調データ生成方法は、
（ａ）２ｎ個（ｎは、２以上の自然数）の階調のうちの一を示すｎビットの入力階調データｕに基づいて、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成するステップを備え、
前記（ａ）ステップは、
（ｂ）演算値データｖを、前記入力階調データｕが入力される時間間隔と実質的に同じ時間だけ遅延して状態変数データｘとして出力するステップと、
（ｃ）前記下位ビットデータｕＬから前記状態変数データｘを減じた差を算出するステップと、ここで前記（ｃ）ステップは、
（ｄ）前記差を前記演算値データｖとして出力するステップと、
（ｅ）前記下位ビットデータｕＬが前記状態変数データｘよりも小さいとき、キャリーデータＣＲＹを”１”として出力するステップと
（ｆ）前記下位ビットデータｕＬが前記状態変数データｘ以上であるとき、前記キャリーデータＣＲＹを”０”として出力するステップ
とを備え、
（ｇ）前記入力階調データｕと、前記キャリーデータＣＲＹとに基づいて、前記出力疑似階調データｙを生成するステップ
とを含み、
前記（ｇ）ステップは、
（ｈ）前記入力階調データｕが、前記階調のうちの一部である第１階調を示し、且つ、前記キャリーデータＣＲＹが”０”であるとき、次式：
ｙ＝ｕＨ１
ｕＨ１：前記入力階調データｕの上位ｍビット
により前記出力疑似階調データｙを定めるステップと、
（ｉ）前記入力階調データｕが前記第１階調を示し、且つ、前記キャリーデータＣＲＹが、”１”であるとき、次式：
ｙＨ＝ｕＨ２
ｕＨ２：前記入力階調データｕの上位の（ｍ−１）ビット，
により前記出力疑似階調データｙの上位の（ｍ−１）ビットである出力疑似階調上位ビットデータｙＨを定め、且つ、前記出力疑似階調データｙの最下位ビットである出力疑似階調データ最下位ビットｙＬＳＢを、”０”及び”１”のうちから選択的に定めるステップ
とを備えることを特徴とする。
【００３０】
請求項１９に記載の疑似中間調処理回路は、ｎビットの入力階調データｕに対して誤差拡散演算を行い、ｍビット（ｍは、ｎより小さい自然数）の出力疑似階調データｙを生成する疑似中間調処理回路において、出力疑似階調データｙが２ｎ個の階調を表現できるように定められていることを特徴とする。
【００３１】
請求項２０に記載の疑似中間調処理回路は、請求項１９の疑似中間調処理回路において、出力疑似階調データｙが、前記誤差拡散演算で発生するキャリービットに基づいて、前記２ｎ個の階調を表現できるように定められることを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による一実施の形態の疑似中間調処理回路及び表示装置を説明する。
【００３３】
実施の第１形態：
図１は、本発明による実施の第１形態の表示装置を示す。当該表示装置は、ＬＣＤ１と、階調データ信号源２と、疑似中間調処理回路３１〜３６と、信号電極駆動回路４１、４２と、走査電極駆動回路５とを備えている。疑似中間調処理回路３１〜３６は、本明細書において、以下、疑似中間調処理回路３と総称される。
【００３４】
ＬＣＤ１は、横２ｐ×縦ｑドット表示を行う。ここでｐ、ｑは、は、いずれも自然数である。ＬＣＤ１は、２ｐ本の縦ライン６１〜６２ｐと、ｑ本の横ライン７１〜７ｑとを有する。縦ライン６は、それぞれ、Ｒ信号線、Ｂ信号線、Ｇ信号線（図示されない）を含む。以下、本明細書において、縦ライン６１〜６２ｐは、縦ライン６と総称されることがあり、横ライン７１〜７ｑは、横ライン７と総称されることがある。
【００３５】
ＬＣＤ１は、２ｐ×ｑ個の画素８を有する。各画素８は、縦ライン６のうちの一と、横ライン７のうちの一とに接続されている。画素８は、縦ライン６と横ライン７との交点の近傍に設けられている。画素８のうち、縦ライン６ｓと横ライン７ｔとの交点の近傍に設けられているものは、以下、本明細書において、画素８ｓ、ｔと記載される。ここでｓは、１以上２ｐ以下の整数であり、ｔは、１以上ｑ以下の整数である。横ライン７ｔに接続されている画素８ｓ、ｔは、走査電極駆動回路５により横ライン７ｔが選択されると点灯する。画素８ｓ、ｔが発光する際の、赤色の輝度、青色の輝度、緑色の輝度は、それぞれ、画素８ｓ、ｔに接続されている縦ライン６ｓに含まれるＲ信号線、Ｂ信号線、Ｇ信号線の電圧によって定まる。
【００３６】
階調データ信号源２は、各画素８が表示すべき階調を示す入力階調データｕＲＡ、ｕＧＡ、ｕＢＡ、ｕＲＢ、ｕＧＢ、ｕＢＢを生成する。入力階調データｕＲＡ、ｕＧＡ、ｕＢＡ、ｕＲＢ、ｕＧＢ、ｕＢＢは、いずれもｎビットのデータであり、２ｎ個の階調を表現することができる。本実施の形態では、ｎ＝８である。
【００３７】
入力階調データｕＲＡは、左側から奇数本目の縦ライン６２ｉ−１に接続された画素８２ｉ−１の赤色の階調を指定する。ここでｉは、１以上ｐ以下の整数である。入力階調データｕＧＡは、奇数本目の縦ライン６２ｉ−１に接続された画素８２ｉ−１の緑色の階調を指定する。入力階調データｕＢＡは、奇数本目の縦ライン６２ｉ−１に接続された画素８２ｉ−１の青色の階調を指定する。
【００３８】
入力階調データｕＲＢは、左側から偶数本目の縦ライン６２ｉに接続された画素８２ｉの赤色の階調を指定する。入力階調データｕＧＢは、偶数本目の縦ライン６２ｉに接続された画素８２ｉの緑色の階調を指定する。入力階調データｕＢＢは、偶数本目の縦ライン６２ｉに接続された画素８２ｉの青色の階調を指定する。
【００３９】
このように、当該表示装置では、赤色、緑色、青色のそれぞれの階調を示す入力階調データが、各色について２つずつ用意されている。一の色の階調を示す入力階調データの処理は、疑似中間調処理回路３の２つに分散して行われる。これにより、疑似中間調処理回路３に要求される処理速度が低減される。
【００４０】
入力階調データｕＲＡ、ｕＧＡ、ｕＢＡ、ｕＲＢ、ｕＧＢ、ｕＢＢは、いずれも、クロック信号ＣＬＫに同期する。階調データ信号源２は、クロック信号ＣＬＫの１クロックサイクルにつき、画素８のうちの一の階調を示す入力階調データｕＲＡ、ｕＧＡ、ｕＢＡを生成する。同様に、階調データ信号源２は、クロック信号ＣＬＫの１クロックサイクルにつき、画素８のうちの他の一の階調を示す入力階調データｕＲＢ、ｕＧＢ、ｕＢＢを生成する。
【００４１】
入力階調データｕＲＡは、以下に述べられている順序で生成される。以下の説明において、入力階調データｕＲＡのうち、縦ライン６２ｉ−１と横ライン７ｊとに接続された画素８２ｉ−１、ｊの第ｋフレームにおける階調を示すものを、入力階調データｕＲＡ（ｉ、ｊ、ｋ）と表記する。
【００４２】
ＬＣＤ１が画像を表示する期間は、図２に示されているように、第１フレーム、第２フレーム、…、第ｋフレーム、…に区分されている。各フレームにおいて、画素８は、それぞれ１度点灯する。
【００４３】
入力階調データｕＲＡ（ｉ、ｊ、ｋ）は、添字ｋが小さい順に生成される。添字ｋが同一である入力階調データｕＲＡ（ｉ、ｊ、ｋ）については、添字ｊが小さい順に生成される。更に、添字ｊ、ｋが同一である入力階調データｕＲＡ（ｉ、ｊ、ｋ）については、添字ｉが小さい順に生成される。
【００４４】
即ち、まず、図３に示されているように、横ライン７１に接続された画素８ｉ、１の第１フレームにおける階調を示す入力階調データｕＲＡ（ｉ、１、１）が、ｉが小さい順に、即ち、左側にある画素８ｉ、１の階調を示すものから順に、順次に入力される。横ライン７１に接続された画素８ｉ、１のそれぞれについて、入力階調データｕＲＡ（ｉ、１、１）の入力が終了すると、横ライン７２に接続された画素８ｉ、２の階調を示す入力階調データｕＲＡ（ｉ、２、１）が入力される。以下同様にして、横ライン７３、…、７ｊ、…、７ｑに接続された画素８ｉ、ｊの階調を示す入力階調データｕＲＡ（ｉ、ｊ、１）が、順次に入力される。以上で、第１フレームにおける全ての画素８の階調を示す入力階調データｕＲＡ（ｉ、ｊ、１）の入力が完了する。以下同様に、第２フレーム、…、第ｋフレーム、…の画素８ｉ、ｊの階調を示す入力階調データｕＲＡ（ｉ、ｊ、ｋ）が、順次に、生成される。
【００４５】
他の入力階調データｕＧＡ、ｕＢＡも入力階調データｕＲＡと同じ順序で生成される。
【００４６】
また、入力階調データｕＲＢのうち、縦ライン６２ｉと横ライン７ｊとに接続された画素８２ｉ、ｊの第ｋフレームにおける階調を示すものを、以下、入力階調データｕＲＢ（ｉ、ｊ、ｋ）と表記する。入力階調データｕＲＢ（ｉ、ｊ、ｋ）は、入力階調データｕＲＢ（ｉ、ｊ、ｋ）と同様の順序で生成される。即ち、入力階調データｕＲＢ（ｉ、ｊ、ｋ）は、添字ｋが小さい順に生成される。添字ｋが同一である入力階調データｕＲＢ（ｉ、ｊ、ｋ）については、添字ｊが小さい順に生成される。更に、添字ｊ、ｋが同一である入力階調データｕＲＢ（ｉ、ｊ、ｋ）については、添字ｉが小さい順に生成される。
【００４７】
他の入力階調データｕＧＢ、ｕＢＢも、入力階調データｕＲＢと同じ順序で生成される。
【００４８】
生成された入力階調データｕＲＡ、ｕＧＡ、ｕＢＡ、ｕＲＢ、ｕＧＢ、ｕＢＢは、それが生成された順に、それぞれ、疑似中間調処理回路３１〜３６に入力される。
【００４９】
疑似中間調処理回路３１は、ｎビットのデータである入力階調データｕＲＡから、ｍビットのデータである出力疑似階調データｙＲＡを生成する。同様に、疑似中間調処理回路３２、３３、３４、３５、３６は、それぞれ、ｎビットのデータである入力階調データｕＧＡ、ｕＢＡ、ｕＲＢ、ｕＧＢ、ｕＢＢから、それぞれｍビットのデータである出力疑似階調データｙＧＡ、ｙＢＡ、ｙＲＢ、ｙＧＢ、ｙＢＢを生成する。本実施の形態では、ｍ＝２である。出力疑似階調データｙＲＡ、ｙＧＡ、ｙＢＡ、ｙＲＢ、ｙＧＢ、ｙＢＢは、いずれも、前述のクロック信号ＣＬＫに同期して生成される。クロック信号ＣＬＫの１クロックサイクルにつき、画素８のうちの一の階調を示す出力疑似階調データｙＲＡ、ｙＧＡ、ｙＢＡ、ｙＲＢ、ｙＧＢ、ｙＢＢが生成される。
【００５０】
ｍビットのデータである出力疑似階調データｙＲＡ、ｙＧＡ、ｙＢＡのうち、縦ライン６２ｉ−１と横ライン７ｊとに接続された画素８２ｉ−１、ｊの第ｋフレームにおける階調を示すものを、以下では、それぞれ、出力疑似階調データｙＲＡ（ｉ、ｊ、ｋ）、ｙＧＡ（ｉ、ｊ、ｋ）、ｙＢＡ（ｉ、ｊ、ｋ）と表記する。
【００５１】
同様に、ｍビットのデータである出力疑似階調データｙＲＢ、ｙＧＢ、ｙＢＢのうち、縦ライン６２ｉと横ライン７ｊとに接続された画素８２ｉ、ｊの第ｋフレームにおける階調を示すものを、以下では、それぞれ、出力疑似階調データｙＲＢ（ｉ、ｊ、ｋ）、ｙＧＢ（ｉ、ｊ、ｋ）、ｙＢＢ（ｉ、ｊ、ｋ）と表記する。
【００５２】
疑似中間調処理回路３１〜３３により生成された出力疑似階調データｙＲＡ、ｙＧＡ、ｙＢＡは、図１に示されているように、信号電極駆動回路４１に入力される。
【００５３】
信号電極駆動回路４１は、出力疑似階調データｙＲＡ、ｙＧＡ、ｙＢＡに基づいて、左から奇数本目の縦ライン６に含まれるＲ信号線、Ｇ信号線、Ｂ信号線の電圧を定める。縦ライン６２ｉ−１のＲ信号線の電圧は、出力疑似階調データｙＲＡに基づいて定められる。縦ライン６２ｉ−１のＧ信号線の電圧は、出力疑似階調データｙＧＡに基づいて定められる。縦ライン６２ｉ−１のＢ信号線の電圧は、出力疑似階調データｙＢＡに基づいて定められる。
【００５４】
また、疑似中間調処理回路３４〜３６により生成された出力疑似階調データｙＲＢ、ｙＧＢ、ｙＢＢは、信号電極駆動回路４２に入力される。
【００５５】
信号電極駆動回路４２は、出力疑似階調データｙＲＢ、ｙＧＢ、ｙＢＢに基づいて、左から偶数本目の縦ライン６２ｉに含まれるＲ信号線、Ｇ信号線、Ｂ信号線の電圧を定める。縦ライン６２ｉのＲ信号線の電圧は、出力疑似階調データｙＲＡに基づいて定められる。縦ライン６２ｉのＧ信号線の電圧は、出力疑似階調データｙＧＡに基づいて定められる。縦ライン６２ｉのＢ信号線の電圧は、出力疑似階調データｙＢＡに基づいて定められる。
【００５６】
走査電極駆動回路５は、クロック信号ＣＬＫに同期して、縦ライン７１〜７ｐのいずれかをイネーブルにする。縦ライン７１〜７ｐは、出力疑似階調データｙＲＡ、ｙＧＡ、ｙＢＡ、ｙＲＢ、ｙＧＢ、ｙＢＢに同期して、そのいずれかがイネーブルにされる。即ち、疑似中間調処理回路３１〜３６により、縦ライン７ｊに接続されている画素８ｉ、ｊの階調を示す出力疑似階調データｙＲＡ（ｉ、ｊ、ｋ）、ｙＧＡ（ｉ、ｊ、ｋ）、ｙＢＡ（ｉ、ｊ、ｋ）、ｙＲＢ（ｉ、ｊ、ｋ）、ｙＧＢ（ｉ、ｊ、ｋ）、ｙＢＢ（ｉ、ｊ、ｋ）が出力されている間、縦ライン７ｊがイネーブルにされ、縦ライン７ｊに接続されている画素８ｉ、ｊが定められた階調で点灯する。
【００５７】
当該表示装置において、疑似中間調処理回路３１〜３６は、ｎビットのデータである入力階調データｕＲＡ、ｕＧＡ、ｕＢＡ、ｕＲＢ、ｕＧＢ、ｕＢＢから、それぞれｍビットのデータである出力疑似階調データｕＲＡ、ｙＧＡ、ｙＢＡ、ｙＲＢ、ｙＧＢ、ｙＢＢを生成する。疑似中間調処理回路３１〜３６が、以下に述べられる構成を有し、更に、以下に述べられる動作をすることにより、出力疑似階調データｕＲＡ、ｙＧＡ、ｙＢＡ、ｙＲＢ、ｙＧＢ、ｙＢＢは、いずれも、２ｎ個の階調を表示することができる。
【００５８】
図４は、疑似中間調処理回路３の構成を示す。図４及び以下の文中において、ｒは、”ＲＡ”、”ＧＡ”、”ＢＡ”、”ＲＢ”、”ＧＢ”、”ＢＢ”のいずれかである添字である。ｒが”ＲＡ”である場合には、疑似中間調処理回路３１の構成を示す。同様に、ｒが”ＧＡ”、”ＢＡ”、”ＲＢ”、”ＧＢ”、”ＢＢ”である場合には、それぞれ、疑似中間調処理回路３２〜３６の構成を示す。
【００５９】
疑似中間調処理回路３１〜３６は、それぞれ、加算器３１と、状態変数データ生成部３２と、出力疑似階調データ算出部３３とを含む。
【００６０】
加算器３１は、状態変数データ生成部３２が生成する（ｎ−ｍ）ビットの状態変数データｘｒ（ｉ、ｊ、ｋ）と、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）とを加算して、（ｎ−ｍ）ビットの演算値ｖｒ（ｉ、ｊ、ｋ）を生成する。ここで、状態変数データｘｒ（ｉ、ｊ、ｋ）は、状態変数データｘｒのうち、入力階調データｕｒ（ｉ、ｊ、ｋ）に対応して生成されるものである。
【００６１】
即ち、演算値データｖｒ（ｉ、ｊ、ｋ）は、
ｖｒ（ｉ、ｊ、ｋ）＝ｘｒ（ｉ、ｊ、ｋ）＋ｕｒＬ（ｉ、ｊ、ｋ）．
演算値データｖｒ（ｉ、ｊ、ｋ）は、状態変数データ生成部３２に入力される。
【００６２】
状態変数データ生成部３２は、Ｄフリップフロップ３４、初期値設定回路３５、切替スイッチ３６を含む。Ｄフリップフロップ３４は、クロック信号ＣＬＫに同期して、演算値データｖｒ（ｉ、ｊ、ｋ）を１クロックサイクルだけ遅延して演算値データｖｒ’（ｉ、ｊ、ｋ）を出力する。即ち、
ｖｒ’（ｉ、ｊ、ｋ）＝ｖｒ（ｉ−１、ｊ、ｋ）．
【００６３】
初期値設定回路３５は、初期状態変数データｘｒＩＮＩを定める。初期状態変数データｘｒＩＮＩは、各横ライン７毎に定められ、また、各フレーム毎に独立して定められる。初期状態変数データｘｒＩＮＩのうち、第ｋフレームの横ライン７ｊに対して定められたものを、初期状態変数データｘｒＩＮＩ（ｊ、ｋ）と記載する。また、初期状態変数データｘｒＩＮＩは、疑似中間調処理回路３１〜３６毎に独立して定められる。即ち、疑似中間調処理回路３１〜３６に含まれる初期値設定回路３５をそれぞれ、初期値設定回路３５１〜３５６とすると、初期値設定回路３５１〜３５６は、互いに、独立して初期状態変数データｘｒＩＮＩを定める。
【００６４】
初期値設定回路３５は、初期状態変数データｘｒＩＮＩ（ｊ、ｋ）を定めるための初期値決定ＲＯＭ３５ａを含む。初期値決定ＲＯＭ３５ａのうち、それぞれ初期値設定回路３５１〜３５６により含まれるものは、それぞれ初期値決定ＲＯＭ３５ａ１〜３５ａ６と記載される。
【００６５】
図５は、初期値決定ＲＯＭ３５ａ１〜３５ａ６の内容を示すテーブルである。図５のテーブルで示された値”０”は、初期状態変数データｘｒＩＮＩが”００”であることを意味する。同様に、値”１”、”２”、”３”は、それぞれ、初期状態変数データｘｒＩＮＩが”０１”、”１０”、”１１”であることを意味する。
【００６６】
図５のテーブルに含まれる列４０１〜４０６は、それぞれ、ｒが”ＲＡ”、”ＧＡ”、”ＢＡ”、”ＲＢ”、”ＧＢ”、及び”ＢＢ”である場合について定められる初期状態変数データｘｒＩＮＩ（ｊ、ｋ）の値を示す。即ち、列４０１〜４０６は、それぞれ、初期値決定ＲＯＭ３５ａ１〜３５ａ６の内容を示す。
【００６７】
図５に示されたテーブルは、行４１１〜４１８を含む。行４１１は、行４１１、１〜４１１、４を含む。以下同様に、行４１αは、行４１α、１〜４１α、４を含む。αは、８以下の自然数である。行４１α，βは、ｋ＝８ｓ＋αである第ｋフレームの、ｊ＝４ｔ＋βである横ライン７ｊに対して定められる初期状態変数データｘｒＩＮＩ（ｊ、ｋ）を示す。ここでｓ、ｔは、０以上の整数である。
【００６８】
例えば、ｒ＝”ＲＡ”、ｊ＝ｋ＝１のときの初期状態変数データｘＲＡＩＮＩ（１、１）について考える。初期状態変数データｘＲＡＩＮＩ（１、１）とは、第１フレームの横ライン７１に対して定められる初期状態変数データｘＲＡＩＮＩ（１、１）である。図５を参照すると、初期状態変数データｘＲＡＩＮＩ（１、１）は、列４０１、行４１１、１に示された値である”０”と設定されることが理解される。
【００６９】
他のｒ、ｊ、ｋについても同様に、初期値設定回路３５１〜３５６は、それぞれ初期値決定ＲＯＭ３５ａ１〜３５ａ６を参照して、それぞれ初期状態変数データｘＲＡＩＮＩ（ｊ、ｋ）、ｘＧＡＩＮＩ（ｊ、ｋ）ｘＢＡＩＮＩ（ｊ、ｋ）、ｘＲＢＩＮＩ（ｊ、ｋ）、ｘＧＢＩＮＩ（ｊ、ｋ）及びｘＢＢＩＮＩ（ｊ、ｋ）を定める。
【００７０】
初期値決定ＲＯＭ３５ａの内容の決定方法は、後で詳細に説明される。
【００７１】
切替スイッチ３６は、図４に示されているように、初期値データ切替信号ＳＩＮＩに応答して、初期状態変数データｘｒＩＮＩと演算値データｖｒ’のうちのいずれか一方を、前述の状態変数データｘｒとして出力する。初期値データ切替信号ＳＩＮＩは、最も左側にある２つの縦ライン６１、６２に接続されている画素８１、ｔ、画素８２、ｔの階調を示す入力階調データｕｒが入力されたとき、即ち、ｉ＝１のとき、”１”に設定される。初期値データ切替信号ＳＩＮＩは、他の縦ライン６に接続されている画素８の階調を示す入力階調データｕｒが入力されたとき、即ち、ｉ≧２のとき、”０”に設定される。
【００７２】
切替スイッチ３６は、初期値データ切替信号ＳＩＮＩが”１”のとき、即ち、ｉ＝１のとき、初期状態変数データｘｒＩＮＩを状態変数データｘｒとして出力する。切替スイッチ３６は、初期値データ切替信号ＳＩＮＩが”０”であるとき、即ち、ｉ≧２のとき、演算値データｖｒ’を状態変数データｘｒとして出力する。
【００７３】
状態変数データｘｒは、
0003735529.tif 000002
状態変数データ生成部３２は、状態変数データｘｒ（ｉ、ｊ、ｋ）を加算器３１に出力する。
【００７４】
前述されているように、加算器３１は、状態変数データｘｒ（ｉ、ｊ、ｋ）と下位ビットデータｕｒ（ｉ、ｊ、ｋ）との和を、演算値ｖｒ（ｉ、ｊ、ｋ）として出力する。
【００７５】
更に、加算器３１は、状態変数データｘｒ（ｉ、ｊ、ｋ）と下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）との和に基づいて、１ビットのキャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）を出力する。加算器３１は、状態変数データｘｒ（ｉ、ｊ、ｋ）と下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）との和が（ｎ−ｍ）ビットで表現できない数である場合、即ち、桁上げが発生する場合、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）を”１”にして出力する。更に加算器３１は、桁上げが発生しない場合、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）を”０”にして出力する。
【００７６】
以上のようにして、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）から、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）が算出される演算は、一次元誤差拡散演算と呼ばれる。キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）は、出力疑似階調データ算出部３３に入力される。
【００７７】
出力疑似階調データ算出部３３は、演算部３７と、初期値設定回路３８とを含む。演算部３７は、１ビットのカウンタ３７ａを含む。カウンタ３７ａが保持する保持値Ｗｒは、”１”又は”０”のいずれかである。
【００７８】
初期値設定回路３８は、一の横ライン７ｊに接続された画素８のうちで最も左側に位置する画素８１、ｊ、画素８２、ｊの階調を示す入力階調データｕｒ（１、ｊ、ｋ）が入力される毎に、カウンタ３７ａが保持する保持値Ｗｒを初期値ＷｒＩＮＩに定める。初期値設定回路３８は、初期値ＷｒＩＮＩを、各横ライン７毎に、更に、各フレーム毎に独立して定める。初期値設定回路３８は、ライン管理信号ＳＬＮとフレーム管理信号ＳＦＲＭに基づいて、どのフレームの、どの横ライン７の画素８の階調を示す入力階調データｕｒが入力されているかを認識する。即ち、初期値設定回路３８は、ライン管理信号ＳＬＮとフレーム管理信号ＳＦＲＭに基づいて添字ｊ、ｋを認識し、添字ｊ、ｋに基づいて初期値ＷｒＩＮＩを定める。以下では、初期値ＷｒＩＮＩのうち、第ｋフレームの横ライン７ｊについて定められたものを、初期値ＷｒＩＮＩ（ｊ、ｋ）と記載する。
【００７９】
また、初期値設定回路３８は、初期値ＷｒＩＮＩを、疑似中間調処理回路３１〜３６毎に独立して定める。即ち、疑似中間調処理回路３１〜３６にそれぞれ含まれる初期値設定回路３８をそれぞれ初期値設定回路３８１〜３８６とすると、初期値設定回路３８１〜３８６は、互いに、独立して初期値ＷｒＩＮＩを定める。
【００８０】
図６のテーブルは、ｒ、ｊ、ｋと、初期値ＷｒＩＮＩ（ｊ、ｋ）との対応を示す。列７１は、ｋ＝４ｔ＋１、４ｔ＋２（ｔは、０以上の整数）のときの初期値ＷｒＩＮＩ（ｊ、ｋ）を示す。列７２は、ｋ＝４ｔ＋３、４ｔ＋４のときの初期値ＷｒＩＮＩ（ｊ、ｋ）を示す。列７１は、列７１１と列７１２とを含む。列７２は、列７２１と、列７２２とを含む。列７１１と列７２１とは、ｊ＝２ｓ＋１（ｓは、０以上の整数）のときの初期値ＷｒＩＮＩ（ｊ、ｋ）を示す。列７１２と列７２２とは、ｊ＝２ｓ＋２（ｓは、０以上の整数）のときの初期値ＷｒＩＮＩ（ｊ、ｋ）を示す。一方、行７３１〜７３６は、それぞれ、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”、”ＲＢ”、”ＧＢ”、”ＢＢ”であるときの初期値ＷｒＩＮＩ（ｊ、ｋ）を示す。例えば、第１フレームの横ライン７ｊについて定められた初期値ＷＲＡＩＮＩ（１、１）は、列７１１及び行７３１に示されているように、”０”である。
【００８１】
演算部３７は、図４に示されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）と、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）と、カウンタ３７ａが保持する保持値Ｗｒとに基づいて、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）を生成する。
【００８２】
図７は、演算部３７が出力する出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の真理値表である。演算部３７が行う演算は、以下の４つのケースに場合分けされる。
【００８３】
ケース１：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットのいずれかが”０”であるとき
入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットのいずれかが０であるときとは、１０進法で表したｕｒ（ｉ、ｊ、ｋ）が
０≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−２（ｎ−ｍ＋１）−１
のときをいう。ｎ＝８、ｍ＝６である本実施の形態では、
０≦ｕｒ（ｉ、ｊ、ｋ）≦２４７
のときにあたる。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ）＋ＣＲＹｒ（ｉ、ｊ、ｋ）
ｕｒＨ１（ｉ、ｊ、ｋ）：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットとして定められる。
【００８４】
ケース２：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットの全てが”１”であり、且つ、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位からｍ番目のビットが”０”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒＨ１（ｉ、ｊ、ｋ）＝”１１１１１０”，
ｕｒＨ１（ｉ、ｊ、ｋ）：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットであるときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
２ｎ−２（ｎ−ｍ＋１）≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−２（ｎ−ｍ）−１
のときにあたる。ｎ＝８、ｍ＝６である本実施の形態では、
２４８≦ｕｒ（ｉ、ｊ、ｋ）≦２５１
である。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が定められる態様は、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に応じて、更に以下の２つに場合分けされる。
【００８５】
ケース２−１：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”０”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
として定められる。ここで、ｕｒＨ１（ｉ、ｊ、ｋ）は、前述されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。本実施の形態では、
ｙｒ（ｉ、ｊ、ｋ）＝”１１１１１０”，
となる。
【００８６】
ケース２−２：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”１”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである上位ビットデータｙｒＨ（ｉ、ｊ、ｋ）は、
ｙｒＨ（ｉ、ｊ、ｋ）＝ｕｒＨ２（ｉ、ｊ、ｋ）．
ここでｕｒＨ２（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである。
【００８７】
更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットである最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、
ｙｒＬＳＢ（ｉ、ｊ、ｋ）＝Ｗｒ
前述されているように、Ｗｒは、カウンタ３７ａに保持されている保持値である。保持値Ｗｒは、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）が保持値Ｗｒに基づいて生成される毎にトグルされる。即ち、保持値Ｗｒとして”０”が保持されているときに最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）が保持値Ｗｒに基づいて生成されると、その後、保持値Ｗｒは、”１”に反転される。同様に、保持値Ｗｒとして”１”が保持されているときに最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）が保持値Ｗｒに基づいて生成されると、その後、保持値Ｗｒは、”０”に反転される。ゆえに、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、２回に１回の割合で”０”となり、２回に１回の割合で”１”となる。
【００８８】
なお、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）の全てのビットが”０”である場合は、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）と、状態変数データｘｒ（ｉ、ｊ、ｋ）との和をとっても、桁上げは発生し得ない。ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１０００”
である場合が該当する。図７において、桁上げが発生し得ないことは、記号”−”により示されている。
【００８９】
ケース３：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットの全てが”１”であり、且つ、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットのいずれかが”０”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒＨ１（ｉ、ｊ、ｋ）＝”１１１１１１”，
であり、且つ、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１１”でないときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
２ｎ−２（ｎ−ｍ）≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−２
のときにあたる。ｎ＝８、ｍ＝６である本実施の形態では、
２５２≦ｕｒ（ｉ、ｊ、ｋ）≦２５４
である。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が定められる態様は、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に応じて、更に以下の２つの場合に場合分けされる。
【００９０】
ケース３−１：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”０”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである上位ビットデータｙｒＨ（ｉ、ｊ、ｋ）は、
ｙｒＨ（ｉ、ｊ、ｋ）＝ｕｒＨ２（ｉ、ｊ、ｋ）．
ここでｕｒＨ２（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである。
【００９１】
更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットである最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、
ｙｒＬＳＢ（ｉ、ｊ、ｋ）＝Ｗｒ．
前述されているように、Ｗｒは、カウンタ３７ａに保持されている保持値である。保持値Ｗｒは、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）が保持値Ｗｒに基づいて生成される毎にトグルされる。ゆえに、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、２回に１回の割合で”０”となり、２回に１回の割合で”１”となる。
【００９２】
ケース３−２：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”１”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
として定められる。ここで、ｕｒＨ１（ｉ、ｊ、ｋ）は、前述されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。本実施の形態では、
ｙｒ（ｉ、ｊ、ｋ）＝”１１１１１１”，
となる。
【００９３】
なお、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）の全てのビットが”０”である場合は、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）と、状態変数データｘｒ（ｉ、ｊ、ｋ）との和をとっても、桁上げは発生し得ない。ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１００”，
である場合が該当する。図７において、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１００”であるときに桁上げが発生し得ないことは、記号”−”により示されている。
【００９４】
ケース４：入力階調データｕｒ（ｉ、ｊ、ｋ）の全ビットが”１”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１１”，
であるときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
ｕｒ（ｉ、ｊ、ｋ）＝２ｎ−１
のときにあたる。
【００９５】
このとき、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に関わらず、
ｙｒ（ｉ、ｋ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
と定められる。ｕｒＨ１（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。即ち、本実施の形態では、
ｙｒ（ｉ、ｋ、ｋ）＝”１１１１１１”．
【００９６】
以上に説明されたようにして出力疑似階調データ算出部３３が生成するｍビットの出力疑似階調データｙｒ（ｉ、ｋ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。ケース１〜４を全てケース１と同様の処理、即ち、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ）＋ＣＲＹｒ（ｉ、ｊ、ｋ）
とすると、２ｎ個の階調を表示することができない。前述の公開特許公報（特開平９−９０９０２）に開示された、公知の疑似中間調処理回路は、これに相当する例が記載されている。即ち、公知の疑似中間調処理回路は、ｎ＝８、ｍ＝６のとき、本来２５６階調のところが２５３階調しか表示できなかった。本願の発明の方法を採用することにより、２５６階調を表示することが可能になった。わずか３階調の相違であるが、階調数は、液晶のカタログ記載事項という点で大きな意味をもつ。
【００９７】
以下では、具体的な値に定められた入力階調データｕｒ（ｉ、ｊ、ｋ）について、出力疑似階調データｙｒ（ｉ、ｋ、ｋ）が生成される過程を説明する。
【００９８】
動作例１：
動作例１では、全てのｒ、ｉ、ｊ、ｋについて、入力階調データｕｒ（ｉ、ｊ、ｋ）が
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１００１”  （２進数）
即ち、
ｕｒ（ｉ、ｊ、ｋ）＝２４９  （１０進数）
であるときに、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が、疑似中間調処理回路３により生成される過程を説明する。ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１００１”であるときは、上述のケース２のときに該当する。
【００９９】
以下では、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）のうち、ｒ＝”ＲＡ”である出力疑似階調データｙＲＡ（ｉ、ｊ、ｋ）が生成される過程を説明する。図８は、全てのｉ、ｊ、ｋについてｕＲＡ（ｉ、ｊ、ｋ）＝”１１１１１００１”であるとき、第１フレームの画素８２ｉ−１、１に対応して、状態変数データ生成部３２が生成する状態変数データｘＲＡ、加算器３１が生成する演算値ｖＲＡ及びキャリーデータＣＲＹＲＡ、カウンタ３７ａが保持する保持値ＷＲＡ、及び最終的に生成される出力疑似階調データｙＲＡ、及びその最下位ビットｙＲＡＬＳＢを示す。図８では、ｉが１以上８以下の整数である場合について、ｘＲＡ、ｖＲＡ、ＣＲＹＲＡ、ＷＲＡ、ｙＲＡ、及びｙＲＡＬＳＢが示されている。以下、図８を参照しながら、疑似中間調処理回路３の動作を説明する。
【０１００】
第１フレームの画素８１、１（ｉ＝ｊ＝ｋ＝１）、：
まず、初期状態変数データｘＲＡＩＮＩ（１、１）と、初期値ＷＲＡＩＮＩ（１、１）とが定められる。図５を参照すると、初期状態変数データｘＲＡＩＮＩ（１、１）は、
ｘＲＡＩＮＩ（１、１）＝”００”．
また、図６を参照すると、初期値ＷＲＡＩＮＩ（１、１）は、
ＷＲＡＩＮＩ（１、１）＝”０”
である。カウンタ３７ａが保持する保持値ＷＲＡは、
ＷＲＡ＝”０”，
と定められる。
【０１０１】
出力疑似階調データｙＲＡ（１、１、１）は、以下のようにして定められる。
【０１０２】
”１１１１１００１”である入力階調データｕＲＡ（１、１、１）が、疑似中間調処理回路３１に入力される。このとき、ｉ＝１であることから、状態変数データｘＲＡ（１、１、１）は、初期値設定回路３５が生成する初期状態変数データｘＲＡＩＮＩ（１、１）であると定められる。
ｘＲＡ（１、１、１）＝ｘＲＡＩＮＩ（１、１）．
である。即ち、図８に示されているように、
ｘＲＡ（１、１、１）＝”００”．
【０１０３】
入力階調データｕＲＡ（１、１、１）の下位２ビットである下位ビットデータｕＲＡＬ（１、１、１）は、
ｕＲＡＬ（１、１、１）＝”０１”．
下位ビットデータｕＲＡＬ（１、１、１）と状態変数データｘＲＡ（１、１、１）の和の桁上げビット（キャリービット）であるキャリーデータＣＲＹＲＡ（１、１、１）は、図８に示されているように、
ＣＲＹＲＡ（１、１、１）＝”０”．
【０１０４】
ケース２−１に従って、出力疑似階調データｙＲＡ（１、１、１）は定められる。即ち、
ｙＲＡ（１、１、１）＝”１１１１１０”．
最下位ビットｙＲＡＬＳＢ（１、１、１）は、図８に示されているように、
ｙＲＡＬＳＢ（１、１、１）＝”０”
【０１０５】
このとき、下位ビットデータｕＲＡＬ（１、１、１）と状態変数データｘＲＡ（１、１、１）の和である演算値ｖＲＡ（１、１、１）は、
0003735529.tif 000003
【０１０６】
また、ケース２−２、ケース３−１のいずれにも該当しないため、カウンタ３７ａに保持されている保持値ＷＲＡは、そのままに維持される。即ち、ｉ＝２について、
ＷＲＡ＝”０”．
【０１０７】
第１フレームの画素８３、１（ｉ＝２、ｊ＝ｋ＝１）：
出力疑似階調データｙＲＡ（２、１、１）は、以下のようにして定められる。
【０１０８】
”１１１１１００１”である入力階調データｕＲＡ（２、１、１）が、疑似中間調処理回路３１に入力される。このとき、ｉ＝２であることから、状態変数データｘＲＡ（２、１、１）は、
0003735529.tif 000004
【０１０９】
また、ｕＲＡＬ（２、１、１）＝”０１”であるから、下位ビットデータｕＲＡＬ（２、１、１）と状態変数データｘＲＡ（２、１、１）の和の桁上げビット（キャリービット）であるキャリーデータＣＲＹＲＡ（２、１、１）は、図８に示されているように、
ＣＲＹＲＡ（２、１、１）＝”０”．
【０１１０】
ケース２−１に従って、出力疑似階調データｙＲＡ（２、１、１）は定められる。即ち、
ｙＲＡ（２、１、１）＝”１１１１１０”．
最下位ビットｙＲＡＬＳＢ（２、１、１）は、図８に示されているように、
ｙＲＡＬＳＢ（２、１、１）＝”０”．
【０１１１】
このとき、演算値ｖＲＡ（２、１、１）は、
0003735529.tif 000005
【０１１２】
また、ケース２−２、ケース３−１のいずれにも該当しないため、カウンタ３７ａに保持されている保持値ＷＲＡは、そのままに維持される。即ち、ｉ＝３について、
ＷＲＡ＝”０”．
【０１１３】
第１フレームの画素８５、１（ｉ＝３、ｊ＝ｋ＝１）：
ｉ＝２、ｊ＝ｋ＝１である画素８３、１と同様にして、
ｘＲＡ＝”１０”、
ＣＲＹＲＡ（３、１、１）＝”０”，
ｙＲＡ（３、１、１）＝”１１１１１０”
ｙＲＡＬＳＢ（３、１、１）＝”０”，
ｖＲＡ（３、１、１）＝”１１”．
【０１１４】
また、ケース２−２、ケース３−１のいずれにも該当しないため、カウンタ３７ａに保持されている保持値ＷＲＡは、そのままに維持される。即ち、ｉ＝４について、
ＷＲＡ＝”０”．
【０１１５】
第１フレームの画素８７、１（ｉ＝４、ｊ＝ｋ＝１）：
状態変数データｘＲＡ（４、１、１）は、同様にして、
0003735529.tif 000006
【０１１６】
ここで、ｕＲＡＬ（４、１、１）＝”０１”であるから、状態変数データｘＲＡ（４、１、１）と下位ビットｕＲＡＬ（４、１、１）の和をとると、桁上げが発生する。図８に示されているように、
ＣＲＹＲＡ（４、１、１）＝”１”．
【０１１７】
このとき、ケース２−２に従って、出力疑似階調データｙＲＡ（４、１、１）は定められる。即ち、図７に示されているように、
ｙＲＡＨ（４、１、１）＝”１１１１１”
ｙＲＡＬＳＢ（４、１、１）＝ＷＲＡ．
このとき、前述されているようにＷＲＡ＝”０”であるから、図８に示されているように、
ｙＲＡＬＳＢ（４、１、１）＝”０”，
ｙＲＡ（４、１、１）＝”１１１１１０”．
【０１１８】
１度、最下位ビットｙＲＡＬＳＢがカウンタ３７ａが保持する保持値ＷＲＡに基づいて定められると、その後、保持値ＷＲＡはトグルされる。即ち、保持値ＷＲＡは、ケース２−２又はケース３−１の状態を経る毎にトグルされる。ｉ＝５では、
図８に示されているように、
ＷＲＡ＝”１”，
となる。
【０１１９】
このとき、演算値ｖＲＡ（４、１、１）は、
0003735529.tif 000007
【０１２０】
第１フレームの画素８９、１、８１１、１、８１３、１（ｉ＝５〜７、ｊ＝ｋ＝１）：
ｉ＝５〜７の場合、いずれも、ケース２−１に従って出力疑似階調データｙＲＡ（ｉ、１、１）は算出され、
ｙＲＡ（ｉ、１、１）＝”１１１１１０”、
ｙＲＡＬＳＢ（ｉ、１、１）＝”０”
【０１２１】
更に、ｉ＝５〜７のときの演算値ｖＲＡ（７、１、１）は、同様にして、
ｖＲＡ（５、１、１）＝”０１”，
ｖＲＡ（６、１、１）＝”１０”，
ｖＲＡ（７、１、１）＝”１１”．
【０１２２】
また、ｉ＝５〜７のいずれの場合でも、ケース２−２、ケース３−１のいずれにも該当しない。カウンタ３７ａに保持されている保持値ＷＲＡは、そのままに維持される。即ち、ｉ＝８について、
ＷＲＡ＝”１”．
【０１２３】
第１フレームの画素８１５、１（ｉ＝８、ｊ＝ｋ＝１）：
状態変数データｘＲＡ（８、１、１）は、同様にして、
0003735529.tif 000008
【０１２４】
ここで、ｕＲＡＬ（８、１、１）＝”０１”であるから、状態変数データｘＲＡ（８、１、１）と下位ビットｕＲＡＬ（８、１、１）の和をとると、桁上げが発生する。図８に示されているように、
ＣＲＹＲＡ（８、１、１）＝”１”．
【０１２５】
このとき、ケース２−２に従って、出力疑似階調データｙＲＡ（４、１、１）は定められる。即ち、図７に示されているように、
ｙＲＡＨ（８、１、１）＝”１１１１１”
ｙＲＡＬＳＢ（８、１、１）＝ＷＲＡ．
ＷＲＡ＝”１”であるから、図８に示されているように、
ｙＲＡＬＳＢ（８、１、１）＝”１”，
となる。
【０１２６】
１度、最下位ビットｙＲＡＬＳＢがカウンタ３７ａが保持する保持値ＷＲＡに基づいて定められると、カウンタ３７ａが保持する保持値ＷＲＡはトグルされ、
ＷＲＡ＝”０”，
となる。以下、同様に、ケース２−２又はケース３−１に該当するたびに、最下位ビットｙＲＡＬＳＢは、交互に”０”、”１”を繰り返す。
【０１２７】
ｒ＝”ＲＡ”以外の場合、及びｊ＝１以外の場合でも、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）と、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）とは、同様にして定められる。
【０１２８】
図９は、全てのｒ、ｉ、ｊ、ｋについて、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１００１”であるときの、第１フレームの出力疑似階調データｙｒ（ｉ、ｊ、１）の最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）と、キャリーデータＣＲＹｒ（ｉ、ｊ、１）とを示している。図９において、値”０”、”１”は、それぞれ、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”０”、”１”であることを示している。更に、図９において、値”０”、”１”にハッチングが付されていることは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”１”であることを示している。更に、ハッチングが付されていないことは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”０”であることを示している。
【０１２９】
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１００１”である場合は、上述されているように、ケース２にあたる。このとき、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”０”であるようなｉとｊの組は、ケース２−１に該当する。出力疑似階調データｙｒは、
ｙｒ（ｉ、ｊ、１）＝”１１１１１０”，
即ち、最下位ビットｙｒＬＳＢは、
ｙｒＬＳＢ（ｉ、ｊ、１）＝”０”．
【０１３０】
一方、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”１”であるｉとｊの組は、ケース２−２に該当する。最下位ビットｙｒＬＳＢは、ＣＲＹｒ（ｉ、ｊ、１）が”１”である毎に、”０”と”１”とを交互にとる。
【０１３１】
例えば、ｒ＝”ＲＡ”、ｊ＝１であるときについて考察すると、キャリーデータＣＲＹＲＡは、ｉ＝４、８である場合に、”１”となる。ｉ＝４であるときの最下位ビットｙｒＬＳＢ（４、１、１）は、”１”であり、ｉ＝８であるときの最下位ビットｙｒＬＳＢ（８、１、１）は、”０”となる。他のｒ、ｊについても同様である。
【０１３２】
動作例２：
動作例２では、全てのｒ、ｉ、ｊ、ｋについて、入力階調データｕｒ（ｉ、ｊ、ｋ）が
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１０”  （２進数），
即ち、
ｕｒ（ｉ、ｊ、ｋ）＝２５４  （１０進数）
であるときに、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が、疑似中間調処理回路３により生成される過程を説明する。ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１０”であるときは、上述のケース３のときに該当する。
【０１３３】
以下では、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）のうち、ｒ＝”ＲＡ”である出力疑似階調データｙＲＡ（ｉ、ｊ、ｋ）が生成される過程を説明する。図１０は、全てのｉ、ｊ、ｋについてｕＲＡ（ｉ、ｊ、ｋ）＝”１１１１１１１０”であるとき、第１フレームの画素８２ｉ−１、１について、状態変数データ生成部３２が生成する状態変数データｘＲＡ、加算器３１が生成する演算値ｖＲＡ及びキャリーデータＣＲＹＲＡ、カウンタ３７ａが保持する保持値ＷＲＡ、及び最終的に生成される出力疑似階調データｙＲＡ、及びその最下位ビットｙＲＡＬＳＢを示す。図１０では、ｉが１以上８以下の整数である場合について、ｘＲＡ、ｖＲＡ、ＣＲＹＲＡ、ＷＲＡ、ｙＲＡ、及びｙＲＡＬＳＢが示されている。以下、図１０を参照しながら、疑似中間調処理回路３の動作を説明する。
【０１３４】
第１フレームの画素８１、１（ｉ＝ｊ＝ｋ＝１）、：
まず、初期状態変数データｘＲＡＩＮＩ（１、１）と、初期値ＷＲＡＩＮＩ（１、１）とが定められる。図５を参照すると、初期状態変数データｘＲＡＩＮＩ（１、１）は、
ｘＲＡＩＮＩ（１、１）＝”００”．
また、図６を参照すると、初期値ＷＲＡＩＮＩ（１、１）は、
ＷＲＡＩＮＩ（１、１）＝”０”である。カウンタ３７ａが保持する保持値ＷＲＡは、
ＷＲＡ＝”０”．
【０１３５】
出力疑似階調データｙＲＡ（１、１、１）は、以下のようにして定められる。
【０１３６】
”１１１１１１１０”である入力階調データｕＲＡ（１、１、１）が、疑似中間調処理回路３１に入力される。このとき、ｉ＝１であることから、状態変数データｘＲＡ（１、１、１）は、初期値設定回路３５が生成する初期状態変数データｘＲＡＩＮＩ（１、１）であると定められる。
ｘＲＡ（１、１、１）＝ｘＲＡＩＮＩ（１、１）．
である。即ち、
ｘＲＡ（１、１、１）＝”００”．
【０１３７】
入力階調データｕＲＡ（１、１、１）の下位２ビットである下位ビットデータｕＲＡＬ（１、１、１）は、
ｕＲＡＬ（１、１、１）＝”１０”．
下位ビットデータｕＲＡＬ（１、１、１）と状態変数データｘＲＡ（１、１、１）の和の桁上げビット（キャリービット）であるキャリーデータＣＲＹＲＡ（１、１、１）は、図１０に示されているように、
ＣＲＹＲＡ（１、１、１）＝”０”．
【０１３８】
ケース３−１に従って、出力疑似階調データｙＲＡ（１、１、１）は定められる。即ち、図７に示されているように、
ｙＲＡＨ（１、１、１）＝”１１１１１”
ｙＲＡＬＳＢ（１、１、１）＝ＷＲＡ．
このとき、ＷＲＡ＝”０”であるから、図１０に示されているように、
ｙＲＡＬＳＢ（１、１、１）＝”０”．
【０１３９】
１度、最下位ビットｙＲＡＬＳＢがカウンタ３７ａが保持する保持値ＷＲＡに基づいて定められると、カウンタ３７ａが保持する保持値ＷＲＡはトグルされる。即ち、保持値ＷＲＡは、ケース２−２又はケース３−１の状態を経る毎にトグルされる。ｉ＝２以降では、
ＷＲＡ＝”１”，
となる。次に保持値ＷＲＡに基づいて最下位ビットｙＲＡＬＳＢが定められる場合には、ｙＲＡＬＳＢ＝”１”となる。
【０１４０】
一方、演算値ｖＲＡ（１、１、１）は、
0003735529.tif 000009
【０１４１】
第１フレームの画素８３、１（ｉ＝２、ｊ＝ｋ＝１）、：
出力疑似階調データｙＲＡ（２、１、１）は、以下のようにして定められる。
【０１４２】
”１１１１１００１”である入力階調データｕＲＡ（２、１、１）が、疑似中間調処理回路３１に入力される。このとき、ｉ＝２であることから、状態変数データｘＲＡ（２、１、１）は、
0003735529.tif 000010
【０１４３】
また、ｕＲＡＬ（２、１、１）＝”１０”であるから、下位ビットデータｕＲＡＬ（２、１、１）と状態変数データｘＲＡ（２、１、１）の和をとると桁上げが発生する。桁上げビット（キャリービット）であるキャリーデータＣＲＹＲＡ（２、１、１）は、図１０に示されているように、
ＣＲＹＲＡ（２、１、１）＝”１”．
【０１４４】
ケース３−２に従って、出力疑似階調データｙＲＡ（２、１、１）は定められる。即ち、図７に示されているように、
ｙＲＡ（２、１、１）＝”１１１１１１”．
最下位ビットｙＲＡＬＳＢ（２、１、１）は、図１０に示されているように、
ｙＲＡＬＳＢ（２、１、１）＝”１”．
【０１４５】
一方、演算値ｖＲＡ（２、１、１）は、
0003735529.tif 000011
【０１４６】
第１フレームの画素８５、１（ｉ＝３、ｊ＝ｋ＝１）：
出力疑似階調データｙＲＡ（３、１、１）は、以下のようにして定められる。
【０１４７】
”１１１１１００１”である入力階調データｕＲＡ（４、１、１）が、疑似中間調処理回路３１に入力される。このとき、状態変数データｘＲＡ（３、１、１）は、
0003735529.tif 000012
【０１４８】
入力階調データｕＲＡ（３、１、１）の下位２ビットである下位ビットデータｕＲＡＬ（３、１、１）は、
ｕＲＡＬ（３、１、１）＝”１０”．
下位ビットデータｕＲＡＬ（３、１、１）と状態変数データｘＲＡ（３、１、１）の和の桁上げビット（キャリービット）であるキャリーデータＣＲＹＲＡ（３、１、１）は、図１０に示されているように、
ＣＲＹＲＡ（１、１、１）＝”０”．
【０１４９】
ケース３−１に従って、出力疑似階調データｙＲＡ（３、１、１）は定められる。即ち、図７に示されているように、
ｙＲＡＨ（３、１、１）＝”１１１１１”
ｙＲＡＬＳＢ（３、１、１）＝ＷＲＡ．
このとき、ＷＲＡ＝”１”であるから、図１０に示されているように、
ｙＲＡＬＳＢ（３、１、１）＝”１”．
【０１５０】
１度、最下位ビットｙＲＡＬＳＢがカウンタ３７ａが保持する保持値ＷＲＡに基づいて定められると、カウンタ３７ａが保持する保持値ＷＲＡはトグルされ、ｉ＝４以降では、
ＷＲＡ＝”０”，
となる。
【０１５１】
一方、演算値ｖＲＡ（３、１、１）は、
0003735529.tif 000013
【０１５２】
第１フレームの画素８７、１（ｉ＝４、ｊ＝ｋ＝１）：
出力疑似階調データｙＲＡ（２、１、１）は、以下のようにして定められる。
【０１５３】
”１１１１１００１”である入力階調データｕＲＡ（４、１、１）が、疑似中間調処理回路３１に入力される。このとき、状態変数データｘＲＡ（４、１、１）は、
0003735529.tif 000014
【０１５４】
また、ｕＲＡＬ（４、１、１）＝”１０”であるから、下位ビットデータｕＲＡＬ（４、１、１）と状態変数データｘＲＡ（４、１、１）の和をとると桁上げが発生する。桁上げビット（キャリービット）であるキャリーデータＣＲＹＲＡ（４、１、１）は、図１０に示されているように、
ＣＲＹＲＡ（４、１、１）＝”１”．
【０１５５】
ケース３−２に従って、出力疑似階調データｙＲＡ（４、１、１）は定められる。即ち、図７に示されているように、
ｙＲＡ（４、１、１）＝”１１１１１１”．
最下位ビットｙＲＡＬＳＢ（４、１、１）は、図１０に示されているように、
ｙＲＡＬＳＢ（４、１、１）＝”１”．
【０１５６】
一方、演算値ｖＲＡ（４、１、１）は、
0003735529.tif 000015
【０１５７】
ｒ＝”ＲＡ”以外の場合、及びｊ＝１以外の場合でも、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）と、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）とは、同様にして定められる。
【０１５８】
図１１は、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１０”であるときの、第１フレームの出力疑似階調データｙｒ（ｉ、ｊ、１）の最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）と、キャリーデータＣＲＹｒ（ｉ、ｊ、１）とを示している。図１１においても、図８と同様に、値”０”、”１”は、それぞれ、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”０”、”１”であることを示している。更に、図１１において、値”０”、”１”にハッチングが付されていることは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”１”であることを示している。更に、ハッチングが付されていないことは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”０”であることを示している。以下、図１１を参照しながら、疑似中間調処理回路３の動作を説明する。
【０１５９】
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１０”である場合は、上述されているように、ケース３にあたる。このとき、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”０”であるようなｉとｊの組は、ケース３−１に該当する。この場合、最下位ビットｙｒＬＳＢは、ＣＲＹｒ（ｉ、ｊ、１）が”０”である毎に、”０”と”１”とを交互にとる。
【０１６０】
例えば、ｒ＝”ＲＡ”、ｊ＝１であるときについて考察する。ｉ＝１、３、５、７、…、である場合、キャリーデータＣＲＹＲＡは”０”をとる。ｉ＝１、５であるときの最下位ビットｙｒＬＳＢ（４、１、１）は、”１”であり、ｉ＝３、７であるときの最下位ビットｙｒＬＳＢ（８、１、１）は、”０”となる。このように、ＣＲＹｒ（ｉ、ｊ、１）が”０”である毎に、”０”と”１”とを交互にとる。他のｒ、ｊについても同様である。
【０１６１】
一方、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”１”であるようなｉとｊの組は、ケース３−２に該当する。この場合、出力疑似階調データｙｒは、
ｙｒ（ｉ、ｊ、１）＝”１１１１１１”，
即ち、最下位ビットｙｒＬＳＢは、
ｙｒＬＳＢ（ｉ、ｊ、１）＝”１”，
となる。
【０１６２】
上述されているように、それぞれの画素８に印加される電圧は、出力疑似階調データｙｒに応じて定められる。このとき、ケース２及びケース３に該当するときに生成された出力疑似階調データｙｒは、階調を表現するコントラストに乏しくなる。そこで、ケース２及びケース３に該当するときに生成された出力疑似階調データｙｒに対応して定められる電圧は、以下に説明された範囲にあることが望ましい。
【０１６３】
図１７は、画素８に印加される電圧とその画素８を構成する液晶の透過率を示す図である。図１７（ａ）は、画素８が、電圧が低いほど透過率が低い液晶で形成された場合、即ち、画素８が、ノーマリブラック（ｎｏｒｍａｌｌｙ  ｂｌａｃｋ）である場合の、画素８に印加される電圧とその画素８を構成する液晶の透過率を示す。
【０１６４】
画素８を構成する液晶の透過率は、その電圧によって、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域の３つの領域で異なる依存性を示す。画素８に印加される電圧が電圧Ｖ１より低い第Ｉ領域では、電圧が高くなるにつれ、徐々に透過率が大きくなる。画素８に印加される電圧が電圧Ｖ１より高く電圧Ｖ２より低い第ＩＩ領域では、電圧が高くなるにつれ、第Ｉ領域よりも急激に透過率が大きくなる。画素８に印加される電圧が電圧Ｖ２より高い第ＩＩＩ領域では、画素８に印加される電圧に対して透過率の増大する比率は、第ＩＩ領域よりも小さい。
【０１６５】
画素８が、このような特性を示す液晶で構成されている場合、ケース２及びケース３に該当するときに生成された出力疑似階調データｙｒに対応して定められる電圧は、第Ｉ領域、又は、第ＩＩＩ領域にある電圧であることが望ましい。このようにしてケース２及びケース３に該当するときに生成された出力疑似階調データｙｒに対応して定められる電圧を定めることにより、コントラストに乏しくなることが最終的なＬＣＤ１の表示に及ぼす影響を小さくすることができる。
【０１６６】
画素８が、電圧が高いほど透過率が低い液晶で形成された場合、即ち、画素８が、ノーマリホワイト（ｎｏｒｍａｌｌｙ  ｗｈｉｔｅ）である場合にも、同様の議論が成立する。図１７（ｂ）は、画素８が、電圧が高いほど透過率が低い液晶で形成された場合、即ち、画素８が、ノーマリホワイト（ｎｏｒｍａｌｌｙ  ｗｈｉｔｅ）である場合の、画素８に印加される電圧とその画素８を構成する液晶の透過率を示す。画素８が、ノーマリホワイト（ｎｏｒｍａｌｌｙ  ｗｈｉｔｅ）である場合にも、ケース２及びケース３に該当するときに生成された出力疑似階調データｙｒに対応して定められる電圧は、電圧に対する透過率の変化率が、図１７（ｂ）に示された第Ｖ領域よりも小さい第ＩＶ領域、又は、第ＶＩ領域にある電圧であることが望ましい。
【０１６７】
前述の初期状態変数データｘｒＩＮＩの定め方は、出力疑似階調データｙｒに基づいてＬＣＤ１に表示を行ったときの固定パターンの発生のし易さに影響する。図５に示された初期状態変数データｘｒＩＮＩを発生するときに参照される初期値決定ＲＯＭ３５ａの内容は、図１２に示された初期化方法により定められ、固定パターンの発生が防止されている。以下、当該初期化方法を図１２を参照しながら説明する。
【０１６８】
ステップＳ０１：
疑似中間調の表現ビット数Ｎが与えられる。疑似中間調の表現ビット数Ｎは、入力階調データｕｒのビット数ｎと、出力疑似階調データｙｒのビット数ｍとの差であり、
Ｎ＝ｎ−ｍ．
ステップＳ０１に続いて、ステップＳ０２が行われる。
【０１６９】
ステップＳ０２：
第１フレームの第１ラインの初期状態変数データｘｒＩＮＩ（１、１）である基本初期値が定められる。このとき、初期状態変数データｘＲＡＩＮＩ（１、１）とｘＲＢＩＮＩ（１、１）、ｘＧＡＩＮＩ（１、１）とｘＧＢＩＮＩ（１、１）、ｘＢＡＩＮＩ（１、１）とｘＢＢＩＮＩ（１、１）とは、それぞれ、互いに異なる値となるように基本初期値が定められる。本実施の形態では、図５の行４１１、１に示されているように、
ｘＲＡＩＮＩ（１、１）＝０，
ｘＧＡＩＮＩ（１、１）＝２，
ｘＢＡＩＮＩ（１、１）＝１，
ｘＲＢＩＮＩ（１、１）＝３，
ｘＧＢＩＮＩ（１、１）＝０，
ｘＢＢＩＮＩ（１、１）＝２．
と定められている。ステップＳ０２に続いて、ステップＳ０３が行われる。
【０１７０】
ステップＳ０３：
図１３に示されているライン変化の組み合わせパターンのうちの一が選択される。本実施の形態では、組み合わせパターン１が選択される。ステップＳ０３に続いて、ステップＳ０４が行われる。
【０１７１】
ステップＳ０４：
ステップＳ０３において選択された組み合わせパターン１に基づいて、横ライン７のそれぞれについて、初期状態変数データｘｒＩＮＩ（ｊ、１）が定められる。
【０１７２】
初期状態変数データｘｒＩＮＩ（ｊ、１）は４本の横ライン７毎に同一の値をとる。即ち、ｊ＝４ｔ＋１である横ライン７ｊについて定められた初期状態変数データｘｒＩＮＩ（ｊ、１）は、同一である。ここで、ｔは、０以上の整数である。同様に、ｊ＝４ｔ＋２である横ライン７ｊ、ｊ＝４ｔ＋３である横ライン７ｊ、ｊ＝４ｔ＋４である横ライン７ｊについて定められた定められた初期状態変数データｘｒＩＮＩ（ｊ、１）は、それぞれ同一である。このことは、初期状態変数データｘｒＩＮＩ（ｊ、１）は、４ライン周期を有すると表現される。
【０１７３】
組み合わせパターン１に基づいて、次式群：
ｘｒＩＮＩ（４ｔ＋２、１）＝ｘｒＩＮＩ（４ｔ＋１、１）＋１，
ｘｒＩＮＩ（４ｔ＋３、１）＝ｘｒＩＮＩ（４ｔ＋２、１）＋１，
ｘｒＩＮＩ（４ｔ＋４、１）＝ｘｒＩＮＩ（４ｔ＋３、１）＋１．
により、図５に示されているように初期状態変数データｘｒＩＮＩ（ｊ、１）が定められる。ｔは０以上の自然数である。これにより、初期状態変数データｘｒＩＮＩ（４ｔ＋１、１）、ｘｒＩＮＩ（４ｔ＋２、１）、ｘｒＩＮＩ（４ｔ＋３、１）、及びｘｒＩＮＩ（４ｔ＋４、１）は、互いに異なる値に定められる。ステップＳ０４に続いて、ステップＳ０５が行われる。
【０１７４】
ステップＳ０５：
次に、図１４に示されているフレーム変化の組み合わせパターンのうちの一が選択される。本実施の形態の場合は、図１４に示す組み合わせパターン４が選択される。図１２に示されているように、ステップＳ０５に続いて、ステップＳ０６が行われる。
【０１７５】
ステップＳ０６：
ステップＳ０５において選択された組み合わせパターン４に基づいて、各フレームについて、初期状態変数データｘｒＩＮＩ（ｊ、ｋ）が定められる。
【０１７６】
初期状態変数データｘｒＩＮＩ（ｊ、ｋ）は８つのフレーム毎に、同一の値をとる。即ち、ｋ＝８ｓ＋１である第ｋフレームについて定められた初期状態変数データｘｒＩＮＩ（ｊ、ｋ）は、同一である。ここで、ｓは、０以上の整数である。同様に、ｋ＝８ｓ＋２である第ｋフレーム、ｋ＝８ｓ＋３である第ｋフレーム、ｋ＝８ｓ＋４である第ｋフレーム、ｋ＝８ｓ＋５である第ｋフレーム、ｋ＝８ｓ＋６である第ｋフレーム、ｋ＝８ｓ＋７である第ｋフレーム、ｋ＝８ｓ＋８である第ｋフレームについて、それぞれ定められた初期状態変数データｘｒＩＮＩ（ｊ、ｋ）は、それぞれ同一である。このことは、初期状態変数データｘｒＩＮＩ（ｊ、ｋ）は、８フレーム周期を有すると表現される。
【０１７７】
組み合わせパターン４に基づいて、次式群：
ｘｒＩＮＩ（ｊ、８ｓ＋２）＝ｘｒＩＮＩ（ｊ、８ｓ＋１）＋２，
ｘｒＩＮＩ（ｊ、８ｓ＋３）＝ｘｒＩＮＩ（ｊ、８ｓ＋２）＋３，
ｘｒＩＮＩ（ｊ、８ｓ＋４）＝ｘｒＩＮＩ（ｊ、８ｓ＋３）＋２，
ｘｒＩＮＩ（ｊ、８ｓ＋５）＝ｘｒＩＮＩ（ｊ、８ｓ＋４）＋３，
ｘｒＩＮＩ（ｊ、８ｓ＋６）＝ｘｒＩＮＩ（ｊ、８ｓ＋５）＋２，
ｘｒＩＮＩ（ｊ、８ｓ＋７）＝ｘｒＩＮＩ（ｊ、８ｓ＋６）＋３，
ｘｒＩＮＩ（ｊ、８ｓ＋８）＝ｘｒＩＮＩ（ｊ、８ｓ＋７）＋２，
により、図５に示されているように初期状態変数データｘｒＩＮＩ（ｊ、ｋ）が定められる。図１２に示されているように、ステップＳ０６に続いてステップＳ０７が行われる。
【０１７８】
ステップＳ０７：
前半の４フレームと、後半の４フレームで、奇数番目フレームの初期状態変数データｘｒＩＮＩ（ｊ、ｋ）と、偶数番目フレームの初期状態変数データｘｒＩＮＩ（ｊ、ｋ）とが入れ換えられる。
【０１７９】
この結果、第１〜第４フレームで初期状態変数データｘｒＩＮＩが一巡する。更に、第１フレームと第６フレーム、第２フレームと第５フレーム、第３フレームと第８フレーム、第４フレームと第７フレームの初期状態変数データｘｒＩＮＩがそれぞれ同一であるように、初期状態変数データｘｒＩＮＩは定められる。図５に示されている初期状態変数データｘｒＩＮＩは、以上の過程により定められている。これにより、ＬＣＤ１が表示する画像には、固定パターンが発生しにくくなっている
【０１８０】
以上に説明された実施の第１形態の疑似中間調処理回路３により生成されたｍビットの出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。更に、以上に説明された方法により初期状態変数データｘｒＩＮＩが生成されることにより、ＬＣＤ１が表示する画像に固定パターンが発生しにくくなる。
【０１８１】
なお、実施の第１形態において、ＬＣＤ１は、例えば、ＰＤＰのようなデジタル化された入力映像信号に基づいて直接に駆動される他の表示装置であることが可能である。
【０１８２】
実施の第２形態：
実施の第２形態の表示装置は、実施の第１形態の表示装置と同様の構成を有する。実施の第２形態の表示装置は、入力階調データｕｒに基づいて出力疑似階調データｙｒを生成する方法が、実施の第１形態の表示装置のそれと異なる。実施の第２形態では、上述の演算値ｖｒは、入力階調データｕｒの下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬから状態変数データｘｒを減算して算出される。更に、実施の第２形態では、キャリーデータＣＲＹｒは、下位ビットデータｕｒＬから状態変数データｘｒを減算したときに、桁下げが発生したか否かに基づいて生成される。
【０１８３】
これに伴って、実施の第１形態の表示装置の疑似中間調処理回路３１〜３６が、図１５に示された疑似中間調処理回路３１’〜３６’に置換されている。疑似中間調処理回路３１’〜３６’は、総称して、疑似中間調処理回路３’と記載される。実施の第２形態の表示装置の他の部分は、実施の第１形態と同じ構成及び動作を行う。
【０１８４】
図１５に示されているように、疑似中間調処理回路３’は、疑似中間調処理回路３と類似した構成を有する。疑似中間調処理回路３’は、疑似中間調処理回路３に、補数算出回路５１、５２が追加された構成を有する。補数算出回路５１は、入力階調データｕｒの補数である補数入力階調データｕｒ’を算出する。
【０１８５】
加算器３１は、補数入力階調データｕｒ’の下位（ｎ−ｍ）ビットである補数下位ビットデータｕｒＬ’と状態変数データｘｒとを加算して、演算値ｖｒを出力する。
【０１８６】
更に加算器３１は、補数下位ビットデータｕｒＬ’と状態変数データｘｒとを加算した結果、桁上げが発生した場合には、キャリーデータＣＲＹｒを”１”にして出力する。桁上げが発生しなかった場合には、加算器３１は、キャリーデータＣＲＹｒを”０”にして出力する。
【０１８７】
状態変数データ生成部３２は、演算値ｖｒに基づいて、状態変数データｘｒを生成する。状態変数データ生成部３２が状態変数データｘｒを生成する過程は、実施の第１形態と同様であり、その説明は行わない。
【０１８８】
出力疑似階調データ算出部３３は、補数入力階調データｕｒ’の上位ｍビットである補数上位ビットデータｕｒＨ’と、キャリーデータＣＲＹｒに基づいて、補数出力疑似階調データｙｒ’を生成する。補数出力疑似階調データｙｒ’は、最終的に生成される出力疑似階調データｙｒの補数である。実施の第２形態において、補数上位ビットデータｕｒＨ’に基づいて補数出力疑似階調データｙｒ’が生成される過程は、実施の第１形態において、入力階調データｕｒの上位ｍビットである上位ビットデータｕｒＨに基づいて出力疑似階調データｙｒが生成される過程と同一である。その説明は行わない。出力疑似階調データ算出部３３は、補数出力疑似階調データｙｒ’を、補数算出回路５２に出力する。補数算出回路５２は、補数出力疑似階調データｙｒ’の補数をとって、出力疑似階調データｙｒを生成する。
【０１８９】
このように、実施の第２形態では、疑似中間調処理回路３’は、入力階調データｕｒの補数に対して実施の第１形態と同様の演算を行って、補数出力疑似階調データｙｒ’を算出する。更に疑似中間調処理回路３’は、補数出力疑似階調データｙｒ’の補数をとって出力疑似階調データｙｒを算出する。
【０１９０】
これは、実質的に、実施の第１形態において行われる加算の全てが、減算に置換されて行われることに相当する。即ち、実施の第２形態では、演算値ｖｒは、入力階調データｕｒの下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬから状態変数データｘｒを減算して生成される。キャリーデータＣＲＹｒは、その減算の際に、桁下げが発生したときに”１”にされ、桁下げが発生しなかったときに”０”にされる。更に、実施の第１形態のケース１に該当する階調で行われる、上位ビットデータｕｒＨとキャリーデータＣＲＹｒとを加算する演算は、上位ビットデータｕｒＨからキャリーデータＣＲＹｒを減算する演算に置換されることになる。
【０１９１】
図１６は、実施の第２形態における入力階調データｕｒと出力疑似階調データｙｒの対応を示す。出力疑似階調データｙｒが生成される過程は、以下の４つのケースに場合分けされる。
【０１９２】
ケース１：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットのいずれかが”１”であるとき
入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットのいずれかが”１”であるときとは、１０進法で表したｕｒ（ｉ、ｊ、ｋ）が
２（ｎ−ｍ＋１）≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−１
のときをいう。ｎ＝８、ｍ＝６である本実施の形態では、
８≦ｕｒ（ｉ、ｊ、ｋ）≦２５５
のときにあたる。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ）−ＣＲＹｒ（ｉ、ｊ、ｋ）
ｕｒＨ１（ｉ、ｊ、ｋ）：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットとして定められる。
【０１９３】
ケース２：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットの全てが”０”であり、且つ、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位からｍ番目のビットが”１”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒＨ１（ｉ、ｊ、ｋ）＝”０００００１”，
ｕｒＨ１（ｉ、ｊ、ｋ）：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットであるときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
２（ｎ−ｍ）≦ｕｒ（ｉ、ｊ、ｋ）≦２（ｎ−ｍ＋１）−１
のときにあたる。ｎ＝８、ｍ＝６である本実施の形態では、
４≦ｕｒ（ｉ、ｊ、ｋ）≦７
である。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が定められる態様は、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に応じて、更に以下の２つに場合分けされる。
【０１９４】
ケース２−１：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”０”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
として定められる。ここで、ｕｒＨ１（ｉ、ｊ、ｋ）は、前述されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。本実施の形態では、
ｙｒ（ｉ、ｊ、ｋ）＝”０００００１”，
となる。
【０１９５】
ケース２−２：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”１”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである上位ビットデータｙｒＨ（ｉ、ｊ、ｋ）は、
ｙｒＨ（ｉ、ｊ、ｋ）＝ｕｒＨ２（ｉ、ｊ、ｋ）．
ここでｕｒＨ２（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである。本実施の形態では、
ｙｒＨ（ｉ、ｊ、ｋ）＝”０００００”．
【０１９６】
更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットである最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、
ｙｒＬＳＢ（ｉ、ｊ、ｋ）＝Ｗｒ
前述されているように、Ｗｒは、カウンタ３７ａに保持されている保持値である。保持値Ｗｒは、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）が保持値Ｗｒに基づいて生成される毎にトグルされる。ゆえに、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、２回に１回の割合で”０”となり、２回に１回の割合で”１”となる。
【０１９７】
なお、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）の全てのビットが”１１”である場合は、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）から状態変数データｘｒ（ｉ、ｊ、ｋ）を減算しても、桁下げは発生し得ない。ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”０００００１１１”
である場合が該当する。図１６において、桁下げが発生し得ないことは、記号”−”により示されている。
【０１９８】
ケース３：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットの全てが”０”であり、且つ、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットのいずれかが”１”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒＨ１（ｉ、ｊ、ｋ）＝”００００００”，
であり、且つ、ｕｒ（ｉ、ｊ、ｋ）＝”００００００００”でないときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
１≦ｕｒ（ｉ、ｊ、ｋ）≦２（ｎ−ｍ）−１
のときにあたる。ｎ＝８、ｍ＝６である本実施の形態では、
１≦ｕｒ（ｉ、ｊ、ｋ）≦３
である。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が定められる態様は、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に応じて、更に以下の２つの場合に場合分けされる。
【０１９９】
ケース３−１：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”０”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである上位ビットデータｙｒＨ（ｉ、ｊ、ｋ）は、
ｙｒＨ（ｉ、ｊ、ｋ）＝ｕｒＨ２（ｉ、ｊ、ｋ）．
ここでｕｒＨ２（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである。本実施の形態では、
ｙｒＨ（ｉ、ｊ、ｋ）＝”０００００”．
【０２００】
更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットである最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、
ｙｒＬＳＢ（ｉ、ｊ、ｋ）＝Ｗｒ
前述されているように、Ｗｒは、カウンタ３７ａに保持されている保持値である。保持値Ｗｒは、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）が保持値Ｗｒに基づいて生成される毎にトグルされる。ゆえに、最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、２回に１回の割合で”０”となり、２回に１回の割合で”１”となる。
【０２０１】
ケース３−２：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”１”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
として定められる。ここで、ｕｒＨ１（ｉ、ｊ、ｋ）は、前述されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。本実施の形態では、
ｙｒ（ｉ、ｊ、ｋ）＝”００００００”，
となる。
【０２０２】
なお、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）の全てのビットが”１”である場合は、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）と、状態変数データｘｒ（ｉ、ｊ、ｋ）との差をとっても、桁下げは発生し得ない。ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”００００００１１”，
である場合が該当する。図１６において、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１００”であるときに桁下げが発生し得ないことは、記号”−”により示されている。
【０２０３】
ケース４：入力階調データｕｒ（ｉ、ｊ、ｋ）の全ビットが”０”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”００００００００”，
であるときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
ｕｒ（ｉ、ｊ、ｋ）＝０
のときにあたる。
【０２０４】
このとき、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に関わらず、
ｙｒ（ｉ、ｋ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
と定められる。ｕｒＨ１（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。即ち、本実施の形態では、
ｙｒ（ｉ、ｋ、ｋ）＝”００００００”．
【０２０５】
以上に説明された過程により生成されるｍビットの出力疑似階調データｙｒ（ｉ、ｋ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。
【０２０６】
なお、実施の第２形態においても、実施の第１形態と同様、ＬＣＤ１は、例えば、ＰＤＰのようなデジタル化された入力映像信号に基づいて直接に駆動される他の表示装置であることが可能である。
【０２０７】
実施の第３形態：
実施の第３形態の表示装置は、実施の第１形態の表示装置と同様の構成を有する。実施の第３形態の表示装置は、入力階調データｕｒに基づいて出力疑似階調データｙｒを生成する方法が、実施の第１形態の表示装置のそれと異なる。これに伴って、実施の第１形態の表示装置の疑似中間調処理回路３１〜３６は、実施の第３形態では、図１８に示された疑似中間調処理回路１３１〜１３６に置換されている。疑似中間調処理回路１３１〜１３６は、疑似中間調処理回路１３と総称される。
【０２０８】
疑似中間調処理回路１３は、前述の実施の第１形態の疑似中間調処理回路３と類似した構成を有する。疑似中間調処理回路１３は、疑似中間調処理回路３の出力疑似階調データ算出部３３が、出力疑似階調データ算出部４３に置換された構成を有する。出力疑似階調データ算出部３３と出力疑似階調データ算出部４３は、以下に述べられる点で異なる動作をする。
【０２０９】
出力疑似階調データ算出部３３は、上述されているように、ケース２−２、３−１に該当する入力階調データｕｒが入力されたとき、出力疑似階調データｙｒＬＳＢを演算部３７に含まれるカウンタ３７ａが保持する保持値Ｗｒと同一の値に定める。
【０２１０】
一方、出力疑似階調データ算出部４３は、ケース２−２、３−１に該当する入力階調データｕｒが入力されたとき、出力疑似階調データｙｒＬＳＢを、入力階調データｕｒにより階調が指定されている画素８の位置に基づいて定める。このとき、出力疑似階調データ算出部４３は、出力疑似階調データｙｒＬＳＢは、各フレームについて独立に定める。即ち、出力疑似階調データ算出部４３は、ケース２−２、３−１に該当する入力階調データｕｒ（ｉ、ｊ、ｋ）が入力されたとき、出力疑似階調データｙｒＬＳＢを、添字ｊ、ｋに基づいて定める。
【０２１１】
実施の第３形態の表示装置のその他の構成及び動作は、実施の第１形態の表示装置と同一である。以下、実施の第３形態の疑似中間調処理回路１３の構成及び動作を説明する。
【０２１２】
図１８に示されているように、疑似中間調処理回路１３は、加算器３１と、状態変数データ生成部３２とを含む。加算器３１は、入力階調データｕｒの下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬと、状態変数データ生成部３２が生成する状態変数データｘｒとを加算して、（ｎ−ｍ）ビットである演算値ｖｒを出力する。
【０２１３】
更に加算器３１は、下位ビットデータｕｒＬと状態変数データｘｒとを加算した結果、桁上げが発生した場合には、キャリーデータＣＲＹｒを”１”にして出力する。桁上げが発生しなかった場合には、加算器３１は、キャリーデータＣＲＹｒを”０”にして出力する。
【０２１４】
状態変数データ生成部３２は、演算値ｖｒに基づいて、状態変数データｘｒを生成する。状態変数データ生成部３２が生成する状態変数データｘｒの初期状態変数データｘｒＩＮＩは、実施の第１形態と同様に、図５に示されているテーブルの内容を有する初期値決定ＲＯＭ３５ａを参照しながら定められる。状態変数データ生成部３２が状態変数データｘｒを生成する過程は、実施の第１形態と同様であり、その説明は行わない。
【０２１５】
出力疑似階調データ算出部４３は、図１８に示されているように、入力階調データｕｒの上位ｍビットである上位ビットデータｕｒＨと、キャリーデータＣＲＹｒと、クロック信号ＣＬＫと、ライン管理信号ＳＬＮと、フレーム管理信号ＳＦＲＭとに基づいて、出力疑似階調データｙｒを生成する。ライン管理信号ＳＬＮは、横ライン７のいずれに接続された画素８の階調を示す入力階調データｕｒが入力されているかを示す。即ち、出力疑似階調データ算出部４３は、ライン管理信号ＳＬＮに基づいて、添字ｊを認識する。フレーム管理信号ＳＦＲＭは、どのフレームの入力階調データｕｒが入力されているかを示す。即ち、出力疑似階調データ算出部４３は、フレーム管理信号ＳＦＲＭに基づいて、添字ｋを認識する。
【０２１６】
図１９は、出力疑似階調データ算出部４３が出力する出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の真理値表である。出力疑似階調データ算出部４３が行う演算は、以下の４つのケースに場合分けされる。
【０２１７】
ケース１：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットのいずれかが”０”であるとき
入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットのいずれかが０であるときとは、１０進法で表したｕｒ（ｉ、ｊ、ｋ）が
０≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−２（ｎ−ｍ＋１）−１
のときをいう。ｎ＝８、ｍ＝６である本実施の形態では、
０≦ｕｒ（ｉ、ｊ、ｋ）≦２４７
のときにあたる。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ）＋ＣＲＹｒ（ｉ、ｊ、ｋ）
ｕｒＨ１（ｉ、ｊ、ｋ）：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットとして定められる。
【０２１８】
ケース２：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットの全てが”１”であり、且つ、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位からｍ番目のビットが”０”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒＨ１（ｉ、ｊ、ｋ）＝”１１１１１０”，
ｕｒＨ１（ｉ、ｊ、ｋ）：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットであるときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
２ｎ−２（ｎ−ｍ＋１）≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−２（ｎ−ｍ）−１
のときにあたる。ｎ＝８、ｍ＝６である本実施の形態では、
２４８≦ｕｒ（ｉ、ｊ、ｋ）≦２５１
である。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が定められる態様は、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に応じて、更に以下の２つに場合分けされる。
【０２１９】
ケース２−１：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”０”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
として定められる。ここで、ｕｒＨ１（ｉ、ｊ、ｋ）は、前述されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。本実施の形態では、
ｙｒ（ｉ、ｊ、ｋ）＝”１１１１１０”，
となる。
【０２２０】
ケース２−２：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”１”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである上位ビットデータｙｒＨ（ｉ、ｊ、ｋ）は、
ｙｒＨ（ｉ、ｊ、ｋ）＝ｕｒＨ２（ｉ、ｊ、ｋ）．
ここでｕｒＨ２（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである。
【０２２１】
更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットである最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、
ｙｒＬＳＢ（ｉ、ｊ、ｋ）＝ｚｒ（ｊ、ｋ），
ここでｚｒは、図２０に示されているように定められている。
【０２２２】
ｋ＝８ｓ＋１，８ｓ＋２，８ｓ＋３，８ｓ＋４、且つ、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”のとき（ｓは０以上の整数）：
このとき、ｊ＝８ｔ＋１，８ｔ＋２，８ｔ＋３，８ｔ＋４の場合には、
ｚｒ（ｊ、ｋ）＝”０”，
と定められる。ｊ＝８ｔ＋５，８ｔ＋６，８ｔ＋７，８ｔ＋８の場合には
ｚｒ（ｊ、ｋ）＝”１”，
と定められる。但し、ｔは０以上の整数である。
【０２２３】
ｋ＝８ｓ＋５，８ｓ＋６，８ｓ＋７，８ｓ＋８、且つ、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”のとき（ｓは０以上の整数）：
このとき、ｊ＝８ｔ＋１，８ｔ＋２，８ｔ＋３，８ｔ＋４の場合には
ｚｒ（ｊ、ｋ）＝”０”，
と定められる。ｊ＝８ｔ＋５，８ｔ＋６，８ｔ＋７，８ｔ＋８の場合には
ｚｒ（ｊ、ｋ）＝”１”，
と定められる。但し、ｔは０以上の整数である。
【０２２４】
上述されているように、ｚｒ（ｉ、ｊ）は、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”であるか、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”であるかに応じて異なる。これは、ｚｒ（ｉ、ｊ）が、階調を指定される画素８の位置に応じて定められていることを意味する。ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”であるとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、奇数本目の縦ライン６２ｉ−１に接続されている画素８２ｉ−１、ｊの階調を指定する。一方、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”であるとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、奇数本目の縦ライン６２ｉ−１に接続されている画素８２ｉ、ｊの階調を指定する。このように、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”であるか、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”であるかに応じてｚｒ（ｉ、ｊ）が定められていることは、奇数本目の縦ライン６２ｉ−１に接続されている画素８２ｉ−１、ｊの階調を指定するか、偶数本目の縦ライン６２ｉ−１に接続されている画素８２ｉ−１、ｊの階調を指定するかに応じてｚｒ（ｊ、ｋ）が定められていることを意味している。なお、本実施の形態では、ｚｒ（ｊ、ｋ）は、添字ｉに依存していないが、添字ｉに依存するようにｚｒが定められることも可能である。
【０２２５】
また、ｚｒ（ｊ、ｋ）は、４本の横ライン７の空間的周期で交互に”１”、”０”の値をとる。これは、前述の初期値設定回路３５が生成する初期状態変数データｘｒＩＮＩが、４本の横ライン７の空間的周期を有するように定められていることに対応している。ｚｒ（ｊ、ｋ）の空間的周期と、初期状態変数データｘｒＩＮＩの空間的周期とを一致させることにより、ＬＣＤ１の表示に固定パターンが発生しにくくなる。
【０２２６】
更に、ｚｒ（ｊ、ｋ）は、ｚｒ（ｊ、ｋ）＝”１”であるとして出力疑似階調データｙｒが定められる画素８の数と、ｚｒ（ｊ、ｋ）＝”１”であるとして出力疑似階調データｙｒが定められる画素８の数とが、一致するように定められている。更に、ｚｒ（ｊ、ｋ）は、ｚｒ（ｊ、ｋ）＝”１”であるとして出力疑似階調データｙｒが定められる画素８がある領域と、ｚｒ（ｊ、ｋ）＝”０”であるとして出力疑似階調データｙｒが定められる画素８がある領域とが、横ライン７が伸展する方向に交互に現れるように定められている。同様に、ｚｒ（ｊ、ｋ）は、ｚｒ（ｊ、ｋ）＝”１”であるとして出力疑似階調データｙｒが定められる画素８がある領域と、ｚｒ（ｊ、ｋ）＝”０”であるとして出力疑似階調データｙｒが定められる画素８がある領域とが、縦ライン６が伸展する方向に交互に現れるように定められている。これにより、ＬＣＤ１の表示に色むらが発生しにくくなる。
【０２２７】
なお、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットである下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）の全てのビットが”０”である場合は、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）と、状態変数データｘｒ（ｉ、ｊ、ｋ）との和をとっても、桁上げは発生し得ない。ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１０００”
である場合が該当する。図１９において、桁上げが発生し得ないことは、記号”−”により示されている。
【０２２８】
ケース３：入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットの全てが”１”であり、且つ、入力階調データｕｒ（ｉ、ｊ、ｋ）の下位（ｎ−ｍ）ビットのいずれかが”０”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒＨ１（ｉ、ｊ、ｋ）＝”１１１１１１”，
であり、且つ、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１１”でないときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
２ｎ−２（ｎ−ｍ）≦ｕｒ（ｉ、ｊ、ｋ）≦２ｎ−２
のときにあたる。ｎ＝８、ｍ＝６である本実施の形態では、
２５２≦ｕｒ（ｉ、ｊ、ｋ）≦２５４
である。このとき、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）が定められる態様は、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に応じて、更に以下の２つの場合に場合分けされる。
【０２２９】
ケース３−１：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”０”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである上位ビットデータｙｒＨ（ｉ、ｊ、ｋ）は、
ｙｒＨ（ｉ、ｊ、ｋ）＝ｕｒＨ２（ｉ、ｊ、ｋ）．
ここでｕｒＨ２（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位（ｍ−１）ビットである。
【０２３０】
更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットである最下位ビットデータｙｒＬＳＢ（ｉ、ｊ、ｋ）は、
ｙｒＬＳＢ（ｉ、ｊ、ｋ）＝ｚｒ（ｊ、ｋ），
ここでｚｒは、上述のように、図２０の表に示されているように定められた値である。
【０２３１】
ケース３−２：キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）＝”１”である場合
この場合、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、図１９に示されているように、
ｙｒ（ｉ、ｊ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
として定められる。ここで、ｕｒＨ１（ｉ、ｊ、ｋ）は、前述されているように、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。本実施の形態では、
ｙｒ（ｉ、ｊ、ｋ）＝”１１１１１１”，
となる。
【０２３２】
なお、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）の全てのビットが”０”である場合は、下位ビットデータｕｒＬ（ｉ、ｊ、ｋ）と、状態変数データｘｒ（ｉ、ｊ、ｋ）との和をとっても、桁上げは発生し得ない。ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１００”，
である場合が該当する。図１９において、ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１００”であるときに桁上げが発生し得ないことは、記号”−”により示されている。
【０２３３】
ケース４：入力階調データｕｒ（ｉ、ｊ、ｋ）の全ビットが”１”であるとき
ｎ＝８、ｍ＝６である本実施の形態では、
ｕｒ（ｉ、ｊ、ｋ）＝”１１１１１１１１”，
であるときにあたる。これは、１０進法で表した入力階調データｕｒ（ｉ、ｊ、ｋ）では、
ｕｒ（ｉ、ｊ、ｋ）＝２ｎ−１
のときにあたる。
【０２３４】
このとき、キャリーデータＣＲＹｒ（ｉ、ｊ、ｋ）に関わらず、
ｙｒ（ｉ、ｋ、ｋ）＝ｕｒＨ１（ｉ、ｊ、ｋ），
と定められる。ｕｒＨ１（ｉ、ｊ、ｋ）は、入力階調データｕｒ（ｉ、ｊ、ｋ）の上位ｍビットである。即ち、本実施の形態では、
ｙｒ（ｉ、ｋ、ｋ）＝”１１１１１１”．
【０２３５】
以上に説明されたようにして生成されるｍビットの出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。
【０２３６】
以下では、具体的な値に定められた入力階調データｕｒ（ｉ、ｊ、ｋ）について、出力疑似階調データｙｒ（ｉ、ｋ、ｋ）が生成される過程を説明する。
【０２３７】
動作例３：
動作例３では、第１フレームの全てのｒ、ｉ、ｊについて、入力階調データｕｒが
ｕｒ（ｉ、ｊ、１）＝”１１１１１００１”，  （２進法）
であるとき、即ち、
ｕｒ（ｉ、ｊ、１）＝２４９，  （１０進法）
であるときに出力疑似階調データｙｒが生成される過程が説明される。
【０２３８】
図１９に示されているように、
ｕｒ（ｉ、ｊ、１）＝”１１１１１００１”，  （２進法）
であるときは、ケース２に該当する。このとき、出力疑似階調データｙｒの上位（ｍ−１）ビットである上位ビットデータｙｒＨは、キャリーデータＣＲＹｒに関わらず、
ｙｒＨ（ｉ、ｊ、１）＝”１１１１１”．
【０２３９】
一方、出力疑似階調データｙｒ（ｉ、ｊ、１）の最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は以下のようにして定められる。図２１は、第１フレームの全てのｒ、ｉ、ｊについて、入力階調データｕｒが
ｕｒ（ｉ、ｊ、１）＝”１１１１１００１”，  （２進法）
であるとき、即ち、
ｕｒ（ｉ、ｊ、１）＝２４９，  （１０進法）
であるときの、キャリーデータＣＲＹｒ（ｉ、ｊ、１）と最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）とを示す。図２１においても、図８、図１１と同様に、値”０”、”１”は、それぞれ、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”０”、”１”であることを示している。更に、図２１において、値”０”、”１”にハッチングが付されていることは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”１”であることを示している。更に、図２１において値”０”、”１”にハッチングが付されていないことは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”０”であることを示している。
【０２４０】
キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”０”である場合には、ケース２−１に該当する。この場合、出力疑似階調データｙｒの最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、”０”である。
【０２４１】
一方、キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”１”である場合には、ケース２−２に該当する。この場合、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、ｚｒ（ｊ、１）である。第１フレームではｋ＝１であるから、図２０（ａ）のテーブルに従って、ｚｒ（ｊ、１）は定められる。
【０２４２】
図２０（ａ）を参照すると、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”、且つ、ｊ＝１、２、３、４であるときには、
ｚｒ（ｊ、１）＝”０”．
従って、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”、且つ、ｊ＝１、２、３、４であるときには、キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”１”であっても、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、”０”である。
【０２４３】
例えば、ｉ＝１について、
ＣＲＹＲＡ（１、４、１）＝”１”， ｙＲＡＬＳＢ（１、４、１）＝”０”．
ＣＲＹＧＡ（１、２、１）＝”１”， ｙＧＡＬＳＢ（１、２、１）＝”０”．
ＣＲＹＢＡ（１、３、１）＝”１”， ｙＢＡＬＳＢ（１、３、１）＝”０”．
【０２４４】
一方、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”、且つ、ｊ＝１、２、３、４である場合には、図２０（ａ）を参照して、
ｚｒ（ｊ、１）＝”１”．
従って、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”、且つ、ｊ＝１、２、３、４であるとき、キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”１”である場合には、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、”１”である。
【０２４５】
例えば、ｉ＝１について、
ＣＲＹＲＢ（１、１、１）＝”１”， ｙＲＡＬＳＢ（１、１、１）＝”１”．
ＣＲＹＧＢ（１、４、１）＝”１”， ｙＧＡＬＳＢ（１、４、１）＝”１”．
ＣＲＹＢＢ（１、２、１）＝”１”， ｙＢＡＬＳＢ（１、２、１）＝”１”．
【０２４６】
他のｒ、ｉ、ｊ、ｋについても、同様にして最下位ビットｙｒＬＳＢ（ｉ、ｊ、ｋ）は算出される。
【０２４７】
動作例４：
動作例４では、第１フレームの全てのｒ、ｉ、ｊについて、入力階調データｕｒが
ｕｒ（ｉ、ｊ、１）＝”１１１１１１１０”，  （２進法）
であるとき、即ち、
ｕｒ（ｉ、ｊ、１）＝２５４，  （１０進法）
であるときに出力疑似階調データｙｒが生成される過程が説明される。
【０２４８】
図１９に示されているように、
ｕｒ（ｉ、ｊ、１）＝”１１１１１１１０”，  （２進法）
であるときは、ケース３に該当する。このとき、出力疑似階調データｙｒの上位（ｍ−１）ビットである上位ビットデータｙｒＨは、キャリーデータＣＲＹｒに関わらず、
ｙｒＨ（ｉ、ｊ、１）＝”１１１１１”．
【０２４９】
一方、出力疑似階調データｙｒ（ｉ、ｊ、１）の最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は以下のようにして定められる。図２２は、第１フレームの全てのｒ、ｉ、ｊについて、入力階調データｕｒが
ｕｒ（ｉ、ｊ、１）＝”１１１１１１１０”，  （２進法）
であるとき、即ち、
ｕｒ（ｉ、ｊ、１）＝２５４，  （１０進法）
であるときの、キャリーデータＣＲＹｒ（ｉ、ｊ、１）と最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）とを示す。図２２においても、図２１と同様に、値”０”、”１”は、それぞれ、キャリーデータＣＲＹｒ（ｉ、ｊ、１）が”０”、”１”であることを示している。更に、図２２において、値”０”、”１”にハッチングが付されていることは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”１”であることを示している。更に、図２２において値”０”、”１”にハッチングが付されていないことは、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）が”０”であることを示している。
【０２５０】
キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”０”である場合には、ケース３−１に該当する。この場合、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、ｚｒ（ｊ、１）である。第１フレームではｋ＝１であるから、図２０（ａ）のテーブルに従って、ｚｒ（ｊ、１）は定められる。
【０２５１】
図２０（ａ）を参照すると、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”、且つ、ｊ＝１、２、３、４であるときには、
ｚｒ（ｊ、１）＝”０”．
従って、ｒ＝”ＲＡ”、”ＧＡ”、”ＢＡ”であり、ｊ＝１、２、３、４であり、且つ、キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”０”である場合、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、”０”である。
【０２５２】
例えば、ｉ＝１について、
ＣＲＹＲＡ（１、１、１）＝”０”， ｙＲＡＬＳＢ（１、１、１）＝”０”．
ＣＲＹＲＡ（１、２、１）＝”０”， ｙＲＡＬＳＢ（１、２、１）＝”０”．
ＣＲＹＧＡ（１、３、１）＝”０”， ｙＧＡＬＳＢ（１、３、１）＝”０”．
ＣＲＹＧＡ（１、４、１）＝”０”， ｙＧＡＬＳＢ（１、４、１）＝”０”．
ＣＲＹＢＡ（１、１、１）＝”０”， ｙＢＡＬＳＢ（１、１、１）＝”０”．
ＣＲＹＢＡ（１、４、１）＝”０”， ｙＢＡＬＳＢ（１、４、１）＝”０”．
【０２５３】
一方、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”、且つ、ｊ＝１、２、３、４である場合には、図２０（ａ）を参照して、
ｚｒ（ｊ、１）＝”１”．
従って、ｒ＝”ＲＢ”、”ＧＢ”、”ＢＢ”、且つ、ｊ＝１、２、３、４であるとき、キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”０”である場合でも、最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、”１”である。
【０２５４】
例えば、ｉ＝１について、
ＣＲＹＲＢ（１、２、１）＝”０”， ｙＲＡＬＳＢ（１、２、１）＝”１”．
ＣＲＹＲＢ（１、３、１）＝”０”， ｙＲＡＬＳＢ（１、３、１）＝”１”．
ＣＲＹＧＢ（１、１、１）＝”０”， ｙＧＡＬＳＢ（１、１、１）＝”１”．
ＣＲＹＧＢ（１、２、１）＝”０”， ｙＧＡＬＳＢ（１、２、１）＝”１”．
ＣＲＹＢＢ（１、３、１）＝”０”， ｙＢＡＬＳＢ（１、３、１）＝”１”．
ＣＲＹＢＢ（１、４、１）＝”０”， ｙＢＡＬＳＢ（１、４、１）＝”１”．
【０２５５】
一方、キャリーデータＣＲＹｒ（ｉ、ｊ、１）＝”１”である場合には、ケース３−２に該当する。この場合、出力疑似階調データｙｒの最下位ビットｙｒＬＳＢ（ｉ、ｊ、１）は、”１”である。
【０２５６】
他のｒ、ｉ、ｊ、ｋについても、同様にして最下位ビットｙｒＬＳＢ（ｉ、ｊ、ｋ）は算出される。
【０２５７】
以上に説明されたように、実施の第３形態の疑似中間調処理回路１３により生成されたｍビットの出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。
【０２５８】
実施の第３形態の疑似中間調処理回路１３は、ＬＣＤ１の表示に固定パターンが発生にくくなる点で、実施の第１形態及び実施の第２形態の疑似中間調処理回路３よりも好ましい。実施の第１形態に記載されているように、実施の第１形態の疑似中間調処理においては、初期状態変数データｘｒＩＮＩが図９のテーブルに示されているように生成されることにより、ＬＣＤ１が表示する画像に固定パターンが発生しにくくなっている。しかし、ＬＣＤ１に含まれる画素８の全てが、動作例１や動作例２で説明されたような、ケース２又はケース３に該当する一の階調で点灯するような画像を、何フレームにもわたって連続して表示すると、固定パターンの縞模様が発生することがある。このような場合に、実施の第３形態の疑似中間調処理を用いると、固定パターンが発生しにくい。
【０２５９】
実施の第３形態の疑似中間調処理回路１３では、ケース２−２又はケース３−１に該当するある入力階調データｕｒ（ｉ、ｊ、ｋ）に対応して生成される最下位ビットｙｒＬＳＢ（ｉ、ｊ、ｋ）は、その入力階調データｕｒ（ｉ、ｊ、ｋ）により階調が指定される画素８の位置と、その入力階調データｕｒ（ｉ、ｊ、ｋ）がどのフレームの期間に入力されたかに基づいて定まる。画素８のうちのいずれについても、ケース２−２又はケース３−１に該当するときに定められる最下位ビットｙｒＬＳＢ（ｉ、ｊ、ｋ）は、４フレーム毎に変化する。これにより、ＬＣＤ１の表示には、固定パターンが発生にくくなる。
【０２６０】
以上に説明されたように、実施の第３形態の疑似中間調処理回路１３により生成されるｍビットの出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。更に、出力疑似階調データｙｒ（ｉ、ｊ、ｋ）の最下位ビットｙｒＬＳＢ（ｉ、ｊ、ｋ）が、以上に説明されたようにして定められていることにより、ＬＣＤ１の表示に固定パターンが発生にくくなる。
【０２６１】
なお、実施の第３形態においても、実施の第１及び第２形態と同様、ＬＣＤ１は、例えば、ＰＤＰのようなデジタル化された入力映像信号に基づいて直接に駆動される他の表示装置であることが可能である。
【０２６２】
更に、実施の第３形態において、疑似中間調処理回路１３は、図２３に示されている、疑似中間調処理回路１３’に置換されることも可能である。疑似中間調処理回路１３’は、疑似中間調処理回路１３に補数算出回路５１、５２が追加された構成を有する。この場合、疑似中間調処理回路１３’は、入力階調データｕｒの補数に対して実施の第３形態で説明された演算を行い、補数出力疑似階調データｙｒ’を算出する。更に疑似中間調処理回路１３’は、補数出力疑似階調データｙｒ’の補数をとって出力疑似階調データｙｒを算出する。
【０２６３】
これは、実質的に、実施の第３形態において行われる加算の全てが、減算に置換されて行われることに相当する。この場合の入力階調データｕｒと出力疑似階調データｙｒの対応関係は、図２４に示されているとおりである。この場合にも、疑似中間調処理回路１３’により生成されるｍビットの出力疑似階調データｙｒ（ｉ、ｊ、ｋ）は、疑似的に２ｎ個の階調を表示することができる。
【０２６４】
【発明の効果】
本発明により、ｎビットの入力階調信号から、ｍビット（ｍ＜ｎ）の出力疑似階調信号を生成する疑似中間調処理回路であって、その出力疑似階調信号により、入力階調信号が表現できる２ｎ個の階調を全て表現することができるものを備えた表示装置が提供される。
【０２６５】
また、本発明により、ｎビットの入力階調信号から、ｍビット（ｍ＜ｎ）の出力疑似階調信号を生成する疑似中間調処理回路であって、表示装置が表示する画像に固定パターンが発生しにくいものを備えた表示装置が提供される。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態の表示装置の構成を示す。
【図２】図２は、フレームが疑似中間調処理回路３に入力される順序を示す。
【図３】図３は、入力階調データｕｒ（ｉ、ｊ、ｋ）が疑似中間調処理回路３に入力される順序を示す。
【図４】図４は、実施の第１形態の疑似中間調処理回路３の構成を示す。
【図５】図５は、初期値決定ＲＯＭ３５ａの内容を示す。
【図６】図６は、初期値ＷｒＩＮＩを示す。
【図７】図７は、実施の第１形態における、入力階調データｕｒと出力疑似階調データｙｒの対応関係を示す。
【図８】図８は、動作例１において、出力疑似階調データｙＲＡが生成される過程を示す。
【図９】図９は、動作例１における、キャリーデータＣＲＹｒと、最下位ビットデータｙｒＬＳＢを示す。
【図１０】図１０は、動作例２において、出力疑似階調データｙＲＡが生成される過程を示す。
【図１１】図１１は、動作例２における、キャリーデータＣＲＹｒと、最下位ビットデータｙｒＬＳＢを示す。
【図１２】図１２は、初期状態変数データｘｒＩＮＩの決定方法を示す。
【図１３】図１３は、ライン組み合わせパターンを示す。
【図１４】図１４は、フレーム組み合わせパターンを示す。
【図１５】図１５は、実施の第２形態の疑似中間調処理回路３’を示す。
【図１６】図１６は、実施の第１形態における、入力階調データｕｒと出力疑似階調データｙｒの対応関係を示す。
【図１７】図１７は、画素８に印加される電圧と、その画素８の透過率の依存性を示す。
【図１８】図１８は、実施の第３形態の疑似中間調処理回路１３を示す。
【図１９】図１９は、実施の第３形態における、入力階調データｕｒと出力疑似階調データｙｒの対応関係を示す。
【図２０】図２０は、ｚｒ（ｊ、ｋ）を示す。
【図２１】図２１は、動作例３における、キャリーデータＣＲＹｒと、最下位ビットデータｙｒＬＳＢを示す。
【図２２】図２２は、動作例４における、キャリーデータＣＲＹｒと、最下位ビットデータｙｒＬＳＢを示す。
【図２３】図２３は、疑似中間調処理回路１３’を示す。
【図２４】図２４は、疑似中間調処理回路１３’が使用された場合における、入力階調データｕｒと出力疑似階調データｙｒの対応関係を示す。
【図２５】図２５は、従来の疑似中間調処理回路を示す。
【符号の説明】
１：ＬＣＤ
２：階調データ信号源
３、３’、１３、１３’：疑似中間調処理回路３
４１、４２：信号電極駆動回路
５：走査電極駆動回路
６：縦ライン
７：横ライン
８：画素
３１：加算器
３２：状態変数データ生成部
３３、４３：出力疑似階調データ算出部
３４：Ｄフリップフロップ
３５：初期値設定回路
３５ａ：初期値決定ＲＯＭ
３６：切替スイッチ
３７：演算部
３７ａ：カウンタ
３８：初期値設定回路
【図１】
0003735529.tif 000016
【図２】
0003735529.tif 000017
【図３】
0003735529.tif 000018
【図４】
0003735529.tif 000019
【図５】
0003735529.tif 000020
【図６】
0003735529.tif 000021
【図７】
0003735529.tif 000022
【図８】
0003735529.tif 000023
【図９】
0003735529.tif 000024
【図１０】
0003735529.tif 000025
【図１１】
0003735529.tif 000026
【図１２】
0003735529.tif 000027
【図１３】
0003735529.tif 000028
【図１４】
0003735529.tif 000029
【図１５】
0003735529.tif 000030
【図１６】
0003735529.tif 000031
【図１７】
0003735529.tif 000032
【図１８】
0003735529.tif 000033
【図１９】
0003735529.tif 000034
【図２０】
0003735529.tif 000035
【図２１】
0003735529.tif 000036
【図２２】
0003735529.tif 000037
【図２３】
0003735529.tif 000038
【図２４】
0003735529.tif 000039
【図２５】
0003735529.tif 000040