(57)【要約】集積密度を高く維持したまま並走配線ないしクロストークを低減するために、レイアウトアスペクトレシオによる並走配線ないしクロストークの発生頻度の違いと半導体集積回路チップ内の論理ブロックの動作速度の違いを利用して、高速ブロックはレイアウトアスペクトレシオが１以上の形状とし、低速ブロックはレイアウトアスペクトレシオが１以上のものと、１以下のものが存在するようにブロックを配置することにより、集積密度、性能、製造歩留まりが高い半導体集積回路を提供する。さらに、上記のようなレイアウトアスペクトレシオによる並走配線ないしクロストークの発生頻度の違いを用いて、集積密度、性能、製造歩留まりが高い半導体集積回路を設計するための方法やそのための設計システムを提供する。
2003001591.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１の方向とし、該第１の方向と直交する方向を第２の方向とする場合に、
前記複数の第１回路ブロックの少なくとも２以上の回路ブロックの平面形状は、該第２方向に対する該第１方向の該アスペクト比が１より大きく、
比が前記複数の第２回路ブロックの少なくとも１つの平面形状は該アスペクト比が１より小さいことを特徴とする半導体集積回路。
【請求項２】
請求の範囲１記載の半導体集積回路において、前記複数の第１回路ブロックの大多数の平面形状は、該第２方向に対する該第１方向の該アスペクト比が１より大きく、前記複数の第２回路ブロックの平面形状は該アスペクト比が１より大きいものと１より小さいものが含まれることを特徴とする半導体集積回路。
【請求項３】
請求に範囲１記載の半導体集積回路において、前記複数の第１回路ブロックのすべての平面形状は、該第２方向に対する該第１方向の該アスペクト比が１より大きいことを特徴とする半導体集積回路。
【請求項４】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで第１のクロック信号で動作する複数の第１回路ブロックと、第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
ＭＩＳＦＥＴのゲート幅を増大させる方向を第１の方向とし、第１の方向と直交する方向を第２の方向とし、前記ゲートアレイセルまたはスタンダードセルのうちで第一方向に対して第二方向の長さの比が最も小さいものを最小セルとする場合に、
前記複数の第１回路ブロックの大多数の平面形状は、該第２方向に対する該第１方向のアスペクト比が、１より大きく、前記最小セルの第２方向サイズに対する第１方向サイズの比より小さい範囲であり、
前記複数の第２回路ブロックには該アスペクト比が上記範囲内のものと上記範囲外のものが含まれることを特徴とする半導体集積回路。
【請求項５】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１の方向とし、該第１の方向と直交する方向を第２の方向とする場合に、前記複数の第１回路ブロックの大多数の平面形状の該第２方向に対する該第１方向のアスペクト比は１より大きく、そのばらつきは、前記第２回路ブロックのアスペクト比のばらつきより小さいことを特徴とする半導体集積回路。
【請求項６】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１の方向とし、該第１の方向と直交する方向を第２の方向とする場合に、前記複数の第１回路ブロック内の大多数の該ＭＩＳＦＥＴの前記第１方向の配線を形成する第１配線層の配線ピッチ幅と前記第２方向の配線を形成する第２配線層の配線ピッチ幅の比が１，２以下であり、該第１配線層の配線膜厚と該第２配線層の配線膜厚の比が１．２以上であることを特徴とする半導体集積回路。
【請求項７】
請求の範囲６記載の半導体集積回路において、前記第１配線層と前記第２配線層とは配線断面構造において上下隣接する関係にあることを特徴とする半導体集積回路。
【請求項８】
請求の範囲６記載の半導体集積回路において、配線断面構造において最下側のＭＩＳＦＥＴに最も近い金属配線を第１層とした場合に、前記第１配線層と前記第２配線層とはそれぞれ、第１層配線と第２層配線、または第２層配線と第３層配線、または第３層配線と第４層配線、または第４層配線と第５層配線であることを特徴とする半導体集積回路。
【請求項９】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、第１方向と直交する方向を第２方向とする場合に、前記複数の第１回路ブロック内の大多数の該ＭＩＳＦＥＴにおいて前記第２方向の配線を形成する第２配線層の配線ピッチ幅と前記第１方向の配線を形成する第１配線層の配線ピッチ幅の比が１．２以上であり、前記第１配線層の配線膜厚と前記第２配線層の配線膜厚の比が１．２以下であることを特徴とする半導体集積回路。
【請求項１０】
請求の範囲９記載の半導体集積回路において、前記第１配線層と前記第２配線層とは配線断面構造において上下隣接する関係にあることを特徴とする半導体集積回路。
【請求項１１】
請求の範囲９記載の半導体集積回路において、配線断面構造において最下側のＭＩＳＦＥＴに最も近い金属配線を第１層とした場合に、前記第１配線層と前記第２配線層とはそれぞれ、第１層配線と第２層配線、または第２層配線と第３層配線、または第３層配線と第４層配線、または第４層配線と第５層配線であることを特徴とする半導体集積回路。
【請求項１２】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１の方向とし、該第１の方向と直交する方向を第２の方向とする場合に、
前記複数の第１回路ブロックの少なくとも２以上の回路ブロックの平面形状は、該第２方向に対する該第１方向のアスペクト比が１より大きく、前記複数の第１回路ブロックの少なくとも２以上の回路ブロック内の大多数のＭＩＳＦＥＴにおいて該第２方向の配線を形成する第２配線層の配線ピッチ幅と該第１方向の配線を形成する第１配線層の配線ピッチ幅の比が１．２以上であり、
前記複数の第２回路ブロックの少なくとも１つの平面形状は該アスペクト比が１より小さいことを特徴とする半導体集積回路。
【請求項１３】
請求の範囲１記載の半導体集積回路の設計方法であって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前［上］記論理ブロックのアスペクトレシオを決定することを特徴とする設計方法。
【請求項１４】
請求の範囲１記載の半導体集積回路の設計システムであって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計システム。
【請求項１５】
請求の範囲６記載の半導体集積回路の設計方法であって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計方法。
【請求項１６】
請求の範囲６記載の半導体集積回路の設計システムであって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計システム。
【請求項１７】
請求の範囲９記載の半導体集積回路の設計方法であって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計方法。
【請求項１８】
請求の範囲９記載の半導体集積回路の設計システムであって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計システム。
【発明の詳細な説明】
技術分野
本発明は，半導体集積回路、その設計方法、およびその設計システムに係わり，特に配線により論理回路への入出力が接続される構成を有する汎用プロセッサ，信号処理プロセッサ，ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ゲートアレイ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、画像処理プロセッサ、半導体メモリ、システムモジュール、メモリモジュール、コンピュータシステム、携帯機器システム等への応用が可能なものである。
背景技術
従来より，ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）を主たる構成要素とするゲートアレイまたはスタンダードセルからなる回路ブロックを用いて論理回路を実現することが広く行なわれている。その際には，セルやブロックと呼ばれる一定の論理機能を持った大小の回路を半導体集積回路チップ上に配置後、各セルないしブロックの入出力端子を金属配線を用いて結線する方法が用いられる。設計の対象となる半導体集積回路チップ（システムＬＳＩ、ＡＳＩＣ、ゲートアレー、ＦＰＧＡなど）をより小さい面積で実現できれば経済的に有利となるため、上記のセルないしブロックや配線の集積密度または実装密度をできる限り大きくすることが望ましい。このため半導体集積回路においては加工技術の微細化を進めてきた。しかしながら、小さい領域に多数の素子や配線を格納しようとすることにより、様々な問題が生じてくる。その一つの問題としてクロストークがある。
クロストークとは、複数の配線を物理的に近い位置に配置した際に配線同士の間で生じてしまう信号の干渉のことである。一般に集積回路やシステムは仕様により与えられる目標周波数で動作することができるように、回路が処理すべき機能は一定の遅延時間内にその処理が終了するように設計される。その際に、上記クロストークを考慮せずに設計を行うと、信号干渉の影響から生じる遅延時間の変化を見落としてしまうために、半導体集積回路チップやシステムが目標周波数で動作しなくなるという状況が起こることがある。このような例を示したのが第１図である。図は簡単な論理回路の一例を示し、１〜４はフリップフロップ回路、５，６はＮＡＮＤ回路，７〜９はインバータ回路である。この図において設計者の意図した動作周波数を満足させるための遅延時間の設計制約は２ｎｓであるものとする。クロストークの存在を考慮しないで設計を行った場合、図のＡ点からＢ点までの論理ゲートを経る信号の遅延時間が１．９ｎｓで設計制約を満足したとする。ここで実際には、配線が近接して並走している個所Ｃが存在し、そこでクロストークが生ずる。このクロストークにより［る］遅延時間が増加する（以下、遅延時間劣化ないしディレイ劣化と呼ぶ）。この遅延時間劣化の存在により遅延時間が２．１ｎｓになるとすると、もはやこの回路は設計制約２ｎｓを満足することができずに、当初設計者が意図したように半導体集積回路チップやシステムが動作しないこととなる。またクロストーク［の問題］は上記のような遅延時間劣化の問題のみならず、ノイズによる誤動作を引き起こす場合もある。このような例を示したのが第２図である。第２図（ａ）は回路構成、（ｂ）は動作説明を示す。第１図と同符号は同一物をしめす。この図では、本来一定のレベルにあるべきＤ点の信号が隣接配線個所Ｃからの干渉でそのレベルが第２図（ｂ）のように変化してしまう様子を示している。この信号を受け取るフリップフロップ回路４があるタイミングで信号の取り込みを行うと間違った論理レベルとして解釈してしまう。このような場合にもやはり半導体集積回路チップは正しく動作しないこととなる。以上のように、半導体集積回路チップやシステムが、正しい機能で、しかも目標の動作周波数で動作しなければ、再度設計のやり直しが必要となり、これは経済的、時間的に大きな損失となる。このような事態を避けるために、クロストークによる問題を回避または低減することが必要となる。
さて、クロストークによる問題を回避するために、互いに隣接する配線どうしの配線間距離を大きくすることが知られている。このような例として、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ（ＩＣＣＡＤ）１９９３、ｐｐ６９７−７０２には配線間の距離を大きくすることで、クロストークを低減する例が示されている。
配線間の距離を大きくすることはクロストーク低減に有効であるが、その一方で配線間距離を広げれば広げるほど集積密度が低くなるという問題がある。このように、集積密度を高く維持したまま近接している並走配線をできるだけ少なくし、クロストークを低減することが課題となる。
さて、通常ＬＳＩの設計は幾つかの行程を経て行われる。この設計行程として、一般的に広く行われている方法として、フロアプラン、論理合成、配置、配線といったステップに分けて考えるものがある。すなわち、設計者はまず、チップを機能として見た時に分割されたブロックをチップ内のどの領域に割り当てるかを決定する（フロアプラン）。次に設計用言語で記述された論理回路を論理合成ツールないし人手で、どのようなゲートをどのように論理的に接続するかといった情報（ネットリスト）を生成する。次に、そこで使用されたゲートの物理的な位置を決定（配置）する。最後に、配置されたゲート間の接続、すなわち配線を行う。
上記のような設計方法は今日の大規模集積回路を設計する場合、自動的に計算機上で行われることが多く、その際に予めレイアウトや遅延や消費電力等の基本データが用意されたセルを組み合わせて設計することが多い。そしてこのような予め用意されたセルは通常ＭＩＳＦＥＴを主たる回路構成要素とするスタンダードセルまたはゲートアレイから構成される。このようなセルを配置する場合には、縦方向の高さ、すなわち、ＭＩＳＦＥＴのゲート幅を増大させる方向の長さが一定で、横方向の幅、すなわち、ゲート長を増大させる方向の長さが一定ないし異なるものを複数並べて配置するといったことが行われる。
ここで、クロストークによる問題を解決するためには、先に述べたように配線間の距離を大きくする方法が一般的に広く知られている。これは上記行程のうち、最終段階の配線行程において隣接配線間の距離を大きくすることに対応する。配線行程で対処するこのような方法の利点は、実際にどの配線どうしが隣接するかを確認して問題に対処できるという点である。実際にある配線どうしで生じるクロストークが大きい場合（例えば隣接する配線の並走長が長い場合）には、これらの配線間の距離を大きくするといったことが可能である。このような方法の問題点は、実際にクロストークが大きいということがわかっても、必ずしもこれらの配線間の距離を大きくすることが可能であるとは限らないことにある。すなわち、これら配線間の距離を大きくするためには、これらの配線のまわりに十分なスペースが確保されている必要がある。もし、他の配線がこれらの配線の周りに存在している場合には、これらの周辺配線が邪魔をすることになり、配線間距離を大きくすることができない。
現実のＬＳＩ設計においては、配線行程において多数の論理ゲート間を結線することが一般的であり、上記のごとく配線間距離を拡大することが非常に困難である。しかも、配線の並走長が長ければ長いほどクロストークの問題は大きくなるが、並走長が長いほどその配線の周辺に他の配線が存在する確率が高くなり、配線間距離を大きくすることは困難になる。
本発明は、上記のごとく配線行程で配線間距離を大きくすることが不可能なためクロストークを回避ないし低減することが困難であるといった問題を改善することが可能な半導体集積回路、その設計方法およびその設計システムを提供することにある。
発明の開示
我々はこれまでにクロストーク関して種々の検討を行ってきたが、その一つの結果を示したのが第３図である。これは全く同一の論理回路をチップ内のある領城に配置配線する場合に、面積は同一の条件のもとで、その縦方向と横方向の長さ変化させてレイアウトした結果生じた並走配線の発生度数を並走長に対して示すものである。ここで並走配線の発生度数とは所定長、たとえば２５０ミクロンにわたり、１ミクロン以下と近［隣］接している並走配線の現れる数を意味する。
一般に論理回路はＭＩＳＦＥＴよりなるＣＭＯＳ論理回路により［を］構成される。第５図（ａ）はインバータ回路のレイアウトを示し、第５図（ｂ）は回路配置をしめす。回路構成は上下ほぼ対称であるので上半分について説明する。１１は金属電極部分、１２は拡散領域でｎウェル、１３，１４は拡散領域でソースまたはドレーン、１５はｐＭＩＳトランジスタｐ１００１のゲート、１７、１８はソースまたはドレーンコンタクト、１９は入力ノードＩｎ１００１、２０は出力ノードＯｕｔ１００１、２１はＶｃｃコンタクトをしめす。
図においてＭＩＳＦＥＴのゲート幅ＧＷを増減させる方向は縦方向であり、それと直交するゲート長ＧＬを増減する方向は横方向である。縦方向寸法が横方向寸法より極めて大きい特徴がある。第５に示すインバータ回路を多段配置する必要があるときには、縦方向に複数個配置するか、あるいは横方向に複数個配置するかのいずれかの選択肢があるが、横方向配置が容易であろう。
第６図（ａ）は３入力ＮＡＮＤ回路のレイアウトを示し、第６図（ｂ）はその回路配置を示す。図において、３１は金属電極部分、３２，３３は拡散領域、ｐ１００１、ｐ１００２、ｐ１００３はそれぞれｐ型ＭＩＳトランジスタのゲート，Ｉｎ１００１，Ｉｎ１００２，Ｉｎ１００３はそれぞれ入力ノード、３４は出力ノードＯｕｔ１０である。このレイアウト図においても、ゲート幅を増減する縦方向寸法はゲート長を増減する横方向寸法よりも極めて大きいものであることが明らかである。第３図では回路ブロックの縦方向の長さの横方向の長さに対する比（すなわち、［縦方向の長さ／横方向の長さ］であり、以下これをレイアウトアスペクトレシオまたは簡単にアスペクトレシオと呼ぶ）を５種類変化させた場合の並走隣接配線の発生度数を示すもである。これはクロストークの発生頻度または発生度数を示しているものということができる。この図からレイアウトアスペクトレシオを変化させると、並走配線ないしクロストークの発生度数が大きく変化していることがわかる。第４図は、レイアウトアスペクトレシオを変化させたときに、一定並走長以上の並走配線ないしクロストークの度数がどのように変化するかを示した図である。この図よりわかることは、並走配線ないしクロストークの発生頻度が、あるレイアウトアスペクトレシオでは小さくなるのに対し、別のレイアウトアスペクトレシオでは逆に大きくなるといったことである。このような発生頻度の変化は、セルの形状に関連している。スタンダードセル方式やゲートアレー方式で用いられるセルは、ほとんどが縦長の形状のものが多く用いられる。先の第５図や第６図よりわかるようにインバータ、多入力ＮＡＮＤ、多入力ＮＯＲといった回路のセルレイアウトはゲート幅の増減により高さが変化することがないように、予めある一定のゲート幅が確保できるようにするため縦長の構造を取らざるを得なくなっている。このようにセルが縦長の構造を取ることから、回路ブロックをレイアウトする場合にそのレイアウトアスペクトレシオを１にする（縦の高さと横の幅を等しくする）と、必然的に縦方向に配置されるセル数よりも横方向に配置されるセル数が多くなる。従って、横方向への配線が増加し、結果として配線が隣接する確率が上昇することになる。
このような観点から並走配線の頻度または度数が最も小さくなるレイアウトアスペクトレシオがどのような値（今この最適値をＡＲと呼ぶことにする）になるかを考慮すると、セル縦方向高さを一定値Ｈとし、最小セル幅を有するセルの横方向幅をＷとした時、ＡＲはＨ／Ｗより小さく、１．０よりは大きくなることが一般的である（１．０＜ＡＲ＜Ｈ／Ｗ）。なぜなら、前者（ＡＲ＜Ｈ／Ｗ）に関しては、ブロック内の全てのセルを最小幅のセルで実現して場合に縦方向と横方向に並ぶセル数を一定にしようとするとＨ／Ｗとなるが、実際には最小幅のセルだけを用いるわけではなく、それより大きい幅のセルを使う場合が生じるからである。また後者（１．０＜ＡＲ）に関しては、実際の設計で主に用いられる論理ゲートのセルレイアウトは、先に述べたようにセル高さＨがセル幅Ｗより大きくなるからである。
なお、上記で述べたブロック形状に関しては、完全に矩形でなくとも、その形状の中で最大の矩形を抽出することでブロック形状の定義とすることが可能となり、レイアウトアスペクトレシオが決定されることはいうまでもない（第２４図）。
さて、第７図は典型的なマイクロプロセッサの論理ブロックがチップ中にレイアウトされた一例を示したものである。第７図（ａ）に示されたチップ内には、複数のブロックが存在している。各ブロックは、その各々に対して動作基準タイミングとなるクロック信号を有しており、そしてこのクロック信号を提供するクロックドライバも有している。チップには一般に一つ以上のクロック信号を発生する回路が存在し、各ブロックのクロックドライバにクロック信号を供給している。各ブロックのクロックドライバは複数段のゲートより構成されうるが、その初段のクロックドライバ（親ドライバ）に着目したとき、その出力側に子ドライバの何段か（０段、すなわち直接でもよい）を介して接続される順序回路（フリップフロップやラッチ等）の間に組み合わせ回路が挟まれる場合に、その順序回路とその間の組合せ回路をまとめてブロックと呼ぶことができる。
さて、第７図のマイクロプロセッサのチップレイアウトに着目すると、ここに存在する複数のブロックの全てが同一の周波数で動作しているわけではない。チップ中には様々な機能を持った論理ブロックが配置されている。これらの中にはマイクロプロセッサに固有な機能を司るＣＰＵコントローラやＦＰＵコントローラ、さらにはチップ内メモリを管理するキャッシュコントローラなどの回路が存在する。また、上記のごとくマイクロプロセッサ自身を司る機能ではないが、例えば外部機器をコントロールするための機能などを有する周辺論理と呼ばれる論理ブロックも同時に存在する。さて、一般にマイクロプロセッサに固有の機能を司る論理ブロックはそのプロセッサ自身の性能を決定するため、可能な限り高速に動作させたいという要求がある。一方で、周辺論理ブロックは外部機器を制御するのに十分な速度であれば十分であるといった理由から、必ずしも高速に動作させる必要があるわけではない。すなわち、同一チップ中に配置される論理ブロックでも、その動作速度が異なることが一般的である。このような動作速度の違いは、先に示したブロックそれぞれのクロック信号の周波数の違いとして表現されるものである。第７図（ｂ）は、このような例を示したものである。図において、ｃｌｋ１は高速動作する論理ブロックに供給されるクロック信号を意味し、ｃｌｋ２は中速動作する論理ブロックに供給されるクロック信号を、またｃｌｋ３は、低速動作する論理ブロックに供給されるクロック信号を意味している。すなわち、第７図（ｂ）は３つの異なる動作速度でチップ内の各論理ブロックが動作している例を示したものである。
背景技術で説明したように、クロストークが存在すると遅延時間劣化が起こり目標の周波数で半導体集積回路チップを動作させられなくなってしまう問題が生じる。このような問題は、チップ中の論理ブロックの中でも特に高速に動作する部分では深刻な問題である。なぜなら、同じ遅延時間劣化であっても、その影響の程度が低速に動作する部分よりも相対的に大きくなってしまうからである。従って、上記に示したマイクロプロセッサの例でもプロセッサ固有の機能を有する論理ブロックでクロストークが生じるとその影響が大きく深刻な問題となりうる。一方で、比較的低速で動作している周辺論理ブロックでクロストークによる遅延時間劣化が生じても、必ずしも大きな問題にはならないこととなる（プロセッサ固有の機能を有する論理ブロックでも低速動作するならクロストークの影響が小さく、周辺論理ブロックであっても高速動作するならクロストークの影響が大きいことは言うまでもない）。
さて、第４図に示すようにある一定のレイアウトアスペクトレシオ（ＡＲ）より小さくなったり大きくなったりするとクロストークの発生頻度が上昇してしまう。今仮に、このある一定のアスペクトレシオが１．５であったとする。この状況で、例えばレイアウトアスペクトレシオが１．０以下、すなわち横長のブロック形状を取った場合には、レイアウトアスペクトレシオが１．５近傍の縦長のブロック形状を取ったときよりも、そのブロックでのクロストーク発生頻度が相対的に上昇してしまうこととなる。従って、このような状況（レイアウトアスペクトレシオが１．０以下の横長）が高速に動作させたいブロックで生じることはクロストークによる遅延時間劣化の観点からは望ましくないことがわかる。従って、高速に動作させたいブロックに対しては、上記の場合、１．５にできるだけ近いレイアウトアスペクトレシオを有するように配慮されることが望ましいこととなる。
発明を実施するための最良の形態
第８図は本発明の実施例を説明するためのものである。このチップは３つのクロック周波数ｆ１、ｆ２、ｆ３で動作している（ｆ１＞ｆ２＞ｆ３）。高速動作ブロックのクロックがＣＬＫ１（ｆ１）であり、ブロックＡ、Ｂ、Ｃ，Ｄ，Ｉ，Ｊ，Ｋ，Ｌが該当する。中速動作ブロックのクロックがＣＬＫ２（ｆ２）であり、ブロックＥ，Ｇ，Ｈ，Ｎが該当する。低速動作ブロックのクロックがＣＬＫ３（ｆ３）であり、ブロックＦ，Ｍが該当する。仮に、レイアウトアスペクトレシオを考慮することなくブロック形状を決定したとした場合のチップレイアウトを示してみたのが第８図（ａ）である。この図では高速に動作するブロックＡ、Ｂ，Ｃ，Ｄ、Ｉがレイアウトアスペクトレシオが１．５よりかなり小さく（すなわち横長でアスペクトレシオ１以下に）なっており、低速に動作するブロックＦにおいてそのアスペクトレシオが１．５（アスペクトレシオ１以上）に近くなっている。このようなチップレイアウトは好ましいものではない。つまり、高速動作させたいブロックＡ、Ｂ，Ｃ、Ｄ、Ｉにおいてクロストーク発生頻度が高く、遅延時間劣化の影響が大きいのに対し、低速動作でよいブロックＦにおいてクロストークの発生頻度が小さく遅延時間劣化が小さくなっているからである。本来なら、先に示したように遅延時間劣化の影響が大きい高速動作ブロックでクロストーク発生頻度を減少させたいところである。
これを実現できるようなチップレイアウトを行った例が第８図（ｂ）である。ここでは高速動作させたいブロックがクロストークの発生頻度が低いレイアウトアスペクトレシオとなるように配慮されている。すなわち、上記高速ブロックＡ、Ｂ，Ｃ，Ｄ，Ｉ等ではそのレイアウトアスペクトレシオが１．５近傍（すなわち縦長でレイアウトアスペクトレシオ１以上）になっており、低速ブロックＦではレイアウトアスペクトレシオが１．５より相当に小さい値（すなわち横長でレイアウトアスペクトレシオ１以下）になっている。従って、高速ブロックＡ等ではクロストーク発生頻度は低く、低速ブロックＦではクロストーク発生頻度が高くなっている。従ってその動作速度への影響はバランスがとれたものとなり、高速動作可能なチップを設計できることとなる。
本発明は縦長なセルレイアウトに着目するものであるが、高速動作ブロックはそのレイアウトアスペクトレシオ１以上、最小セルの横方向の幅に対する縦方向の高さの比以下が望ましいということが出来る。
上記のような配慮がなされた本発明による半導体集積回路は、結果として高速動作ブロックの大多数のアスペクト比は１よりおおきく、そのばらつきは低速動作ブロックのアスペクト比のばらつきより小さくなる特徴を持つこととなる。すなわち、第９図に示すように高速動作するブロックでは、低速動作するブロックと比較して、相対的に最適レイアウトアスペクトレシオに近くなるように配慮されるため、ＣＬＫ１の周波数をｆ１、ＣＬＫ２の周波数をｆ２、ｆ１＞ｆ２
ならば、
ＡＲ１＋ΔＡＲ１＞ＡＲ（ＣＬＫ１）＞ＡＲ１
ＡＲ２＋ΔＡＲ２＞ＡＲ（ＣＬＫ２）＞ＡＲ２
従って、ΔＡＲ２＞ΔＡＲ１となる。
本発明の一つの特徴は、以上に示したようにレイアウトアスペクトレシオによる並走配線ないしクロストークの発生頻度の違いと半導体集積回路チップ内の論理ブロックの動作速度の違いを利用して、集積密度、性能、製造歩留まりが高い半導体集積回路を提供するものである。さらに本発明の他の特徴は、上記のようなレイアウトアスペクトレシオによる並走配線ないしクロストークの発生頻度の違いを用いて、集積密度、性能、製造歩留まりが高い半導体集積回路を設計するための方法やそのための設計システムを提供することにある。
さらに、他の本発明は、第２０図に示すように、高速ブロック内の配線ピッチを略一定としたときに、横方向の配線の断面構造における配線厚みが縦方向の配線の配線厚みより小さいことを特徴とする。一般に配線の厚みはばらつくことがあるが、通常１．２倍程度もばらつくことはないと考えられるため、意図的に配線膜厚を変えることとばらつきで変化することとは区別されうる。このようにする理由は、上記に示したようなブロックの形状を設計において配慮する必要を軽減するためである。すなわち、先に示したように配線ピッチが一定であれば、レイアウトアスペクトレシオが１近傍の条件では、横方向配線が増加するため、横方向において並走配線ないしクロストークの発生頻度が上昇する。そして隣接する配線が増加すれば、それらの隣接配線間で容量またはインダクタンスの結合が起こり信号遅延（ディレイ）に影響するから問題となる。従って、このような結合を弱めるためには、あらかじめ横方向の配線厚みを縦方向の配線厚みより小さくしておけばよい。
本発明の一つ特徴は、以上に示したように配線厚みの変化を用いて、レイアウトアスペクトレシオを考慮する必要を軽減することが可能で、集積密度、性能、製造歩留まりが高い半導体集積回路の設計方法および設計システムを提供するものである。
さらに、本発明の他の特徴は、第２１図に示すように、高速ブロック内の配線厚さを略一定とした場合、横方向の配線ピッチ（配線の敷設周期）は縦方向の配線ピッチより大きいことを特徴とする。このようにする理由は、上記に示したようなブロックの形状を設計において配慮する必要を軽減するためである。すなわち、先に示したように横方向において並走配線ないしクロストークの発生頻度が上昇する。このような場合を避けるために予め横方向の配線ピッチを広げる（すなわち配線間の距離を大きくする）ようにしておけば、横方向で並走配線が多く生じても、もともと横方向の配線間結合が縦方向に較べて小さいため問題が軽減される。
本発明の他の特徴は、以上に示したように配線ピッチの変化を用いて、レイアウトアスペクトレシオを考慮する必要を軽減することが可能で、集積密度、性能、製造歩留まりが高い半導体集積回路の設計方法および設計システムを提供するものである。
以下，本発明の半導体集積回路の設計方法および設計システムの実施例について，図面に沿って説明する。
第１０図は、本発明を用いて半導体集積回路中のブロックごとの動作速度の違いとブロックのレイアウトアスペクトレシオによるクロストークの発生頻度の違いを利用して、半導体集積回路を高速に動作させることを示した例である。第１０図（ａ）と（ｂ）は半導体集積回路を上面から見て、ある一定の部分に着目した場合を示している。今この図においては、二つのブロック（ブロックＡおよびブロックＢ）が２種類のレイアウトアスペクトレシオで配置されている。図（ａ）ではブロックのレイアウトアスペクトレシオは０．３３となっており、図（ｂ）ではそのレイアウトアスペクトレシオが１．５となっている。二つの図で比較した場合に、全体の面積は（ａ）（ｂ）ともに同一であるが、その中に配置されるブロックのレイアウトアスペクトレシオが異なっていることがわかる。さて、先にみたようにブロックのレイアウトアスペクトレシオが一定の値より小さくなると、隣接配線の結果として生じるクロストークの発生度数が上昇する。今、仮にこの一定のレイアウトアスペクトレシオが１．５であったとすると、１．５より小さい値のレイアウトアスペクトレシオを有するブロックでのクロストークの発生度数は、レイアウトアスペクトレシオが１．５近傍の形状を有するブロックでのクロストーク発生頻度より高くなってしまうこととなる。従って、第１０図（ａ）でのクロストーク発生頻度は第１０図（ｂ）のそれに比べて増加してしまうこととなる。従って、ＬＳＩを高速動作させたい場合には、チップレイアウトにおいて、図中の（ａ）の替わりに（ｂ）のような領域分割がなされるようにした方がよい。同様に、複数のブロックが存在していて、高速に動作させたいものと低速に動作させたいものが存在する場合、互いの間で形状を調整することで、それぞれのブロックの動作条件を満足させることが可能になる。第１０図（ｃ）には３つのブロックが存在しているが、今、ブロックＡが高速に動作させたいブロックで、ブロックＣが低速動作で十分なブロックであったとする。第１０図（ｃ）ではブロックＡがそのレイアウトアスペクトレシオが１．５より相当に小さくなっており、クロストークの発生頻度が高くなるため好ましくない。一方、ブロックＣでは低速であるためクロストークの影響を受けにくいにもかかわらず、そのレイアウトアスペクトレシオはクロストークの発生頻度が低い形状になっている。このような状況を改善したのが第１０図（ｄ）である。ブロックＡではクロストーク発生頻度が低く、ブロックＣではクロストーク発生頻度が高いレイアウトアスペクトレシオとなっている。以上見てきたような第１０図（ｂ）、（ｄ）のごとき配慮がチップ中の一部でなされることで、チップ全体を高速に動作させることが可能となるのである。
第１１図は、本発明を利用した設計フローの一例を示している。すなわち、設計の上流でクロストークの発生頻度を予測し（ステップｓ１）、その頻度が高く問題となりうる場合にはクロストーク対策指示（ｓｃ）に示すように、この予測に基づいてフロアプランでレイアウトアスペクトレシオを調整する（ステップあｓ２）といったことが可能である。逆に、その頻度が問題とならないと判断される場合には、以後の合成（ステップｓ３）、配置（ステップｓ４）、配線（ステップｓ５）といったステップにその対策を振り分ければよいことになる。そしてこのような設計フローを実現するシステムは第１２図に示されるようなものとなる。すなわち、演算処理装置、記憶装置、マンマシンインターフェースを具備してなる自動設計システムを用いて実現されうるものであり、設計者は、ハードウェア設計言語やソフトウェア言語により記述された構造レベルまたは動作レベルのシステム記述を上記自動設計装置に入力する。これと同時にそのシステムに対して、遅延時間を含む設計制約を与える。また、論理ゲートの遅延時間を含むセルライブラリ群のライブラリ情報とともに、相対的な信号到達時刻で検索可能な遅延時間劣化に関するライブラリを与える。このような設計システムは、フロアプラン、論理合成、配置、配線といったステップを経て、ＬＳＩやプリント基板上回路の物理情報を生成するが、いったんこれらの設計が終了した後に、第１０図に示されるような一連の処理を行うことで、クロストークが少なく集積密度の高い半導体集積回路を実現することが可能になる。
第１３図、第１４図、第１５図、第１６図、第１７図、第１８図は本発明の半導体集積回路を第１２図で示したような設計システム内で自動的に行う設計方法のアルゴリズムを示したものである。第１３図、第１４図では、まずステップＳ１１，Ｓ２１において複数ブロックを動作周波数で分類分けする。ステップＳ１２，Ｓ２では分類分けされたブロックについて動作周波数とアスペクトレシオを考慮してフロアプランを作成する。
第１３図は概略的に、アスペクトレシオ１．０を基準に行う場合を示しており、第１４図はより詳細なアスペクトレシオを基準に行う場合を示している。第１５図、第１６図では、ステップＳ３１，Ｓ４１において、ブロックのレイアウトアスペクトレシオをもとにクロストーク発生頻度を予測し、この情報を基にステップＳ３１，Ｓ４２においてディレイ（遅延）劣化値を計算し、ステップＳ３４、Ｓ４３において別途計算されたディレイ値を補正するという手順が示されている。さらに第１６図ではこのようにして計算されるクロストーク考慮のディレイが設計制約を満足するかどうかを判断し（ステップＳ４４）、これが設計制約を満足する場合にはそれで終了するが、満足しない場合にはブロック形状を変更した（ステップＳ４５）後、再度ディレイ劣化計算とディレイ計算を行うといった手順が示されている。
第１７図では、クロストークの発生頻度の予測に確率モデルや統計モデルを使用する例が示されている。その他の部分は第１６図と同様である。第１８図は、クロストークの観点ではなく、配線並走率を考慮することで配線が並走することによる容量の増加でディレイ値が大きくなることを考慮して、第１７図と同様の手順を示したものである。これは、配線の並走の与える影響として、クロストークだけでなく容量増加の場合でも本発明が利用できることを示したものである。
第１９図は本発明を利用した設計システムのディスプレイ画面を示したものである。画面Ａに示す半導体集積回路のチップレイアウトは先に述べたような設計方法を対話的に実施することにより画面Ｂに示すように最適化できる。要素ブロック画面Ｃを取り出して、レイアウト（ｄ）からレイアウト（ｅ）に最適化することも有用である。このようなシステムは本発明の設計方法を計算機上のディスプレイ画面を通して、対話的ないし自動的に処理できるため、操作効率を高めることが可能となる。
第２２図は、第２０図にその部分を示した、横方向配線と縦方向配線とでその厚さを変更する本発明を半導体チップ上面からと、縦・横それぞれの配線断面から示したものである。ここでは断面構造よりわかるように縦方向と横方向それぞれの配線が断面構造の上下方向に隣接していることがわかる。
第２３図は、第２１図にその部分を示した、横方向配線と縦方向配線とでその配線ピッチを変更する本発明を半導体チップ上面からと、縦・横それぞれの配線断面から示したものである。ここでは断面構造よりわかるように縦方向と横方向それぞれの配線が断面構造の上下方向に隣接していることがわかる。
ブロックのレイアウトアスペクトレシオと配線ピッチの組み合わせで並走配線ないしクロストークの問題を低減することも有効である。レイアウトアスペクトレシオが１．０より相当に小さくなる場合に、配線並走率が高くなることが予測されるため、あらかじめ配線ピッチを広げておくことが可能である。レイアウトアスペクトレシオが最適値近傍にある場合には、配線ピッチを狭くすることが可能である。また、そのようなブロックアスペクオレシオ条件とそこで用いる配線ピッチの条件を予めルール化しておいて、設計システムがこれを用いるといったことも可能である。さらに同様に上記配線ピッチの替わりに、配線膜厚についても同様にブロックのレイアウトアスペクトレシオとの組み合わせで並走配線ないしクロストークの問題を低減することが可能となる。
産業上の利用可能性
以上述べたように、本発明は、レイアウトアスペクトレシオによる並走配線ないしクロストークの発生頻度の違いと半導体集積回路チップ内の論理ブロックの動作速度の違いを利用して、集積密度、性能、製造歩留まりが高い半導体集積回路を提供することが可能である。さらに本発明は、上記のようなレイアウトアスペクトレシオによる並走配線ないしクロストークの発生頻度の違いを利用して、集積密度、性能、製造歩留まりが高い半導体集積回路を設計するための方法やそのための設計システムを提供することが可能である。
【図面の簡単な説明】
第１図は、クロストークによる遅延時間劣化で論理回路が所望の動作をしなくなることを示した図であり、
第２図は、クロストークによるノイズで論理回路が所望の機能を果たさなくなることを示した図であり、
第３図は、レイアウトアスペクトレシオに依存して並走配線数が変化することを示した図であり、
第４図は、レイアウトアスペクトレシオに依存して並走配線数が変化することを示した図２であり、
第５図は、インバータレイアウト図であり、
第６図は、３入力ＮＡＮＤレイアウト図であり、
第７図は、マイクロプロセッサの構成例であり、
第８図は、レイアウトアスペクトレシオを考慮して設計された半導体集積回路であり、
第９図は、レイアウトアスペクトレシオを考慮して設計された半導体集積回路であり、
第１０図は、レイアウトアスペクトレシオの考慮方法を示す図であり、
第１１図は、クロストーク予測に基づく設計フロー図であり、
第１２図は、クロストーク低減を可能にする設計システム示す図であり、
第１３図、第１４図、第１５図、第１６図、第１７図、第１８図は、レイアウトアスペクトレシオを考慮した設計手順を示す図であり、
第１９図は、本発明利用の設計システムのディスプレイ画面を示す図であり、
第２０図は、配線厚みの変化を利用した本発明の説明図であり、
第２１図は、配線ピッチの変化を利用した本発明の説明図であり、
第２２図は、配線厚みの変化を利用した本発明の説明図で、配線の断面構造における上下隣接関係を示す図であり、
第２３図は、配線ピッチの変化を利用した本発明の説明図で、配線の断面構造における上下隣接関係を示す図であり、
第２４図は、＝ブロックの形状解釈を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成13年11月29日(2001.11.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、該第１方向と直交する方向を第２方向とする場合に、
前記複数の第１回路ブロックの少なくとも２以上の回路ブロックの平面形状は、該第２方向に対する該第１方向のアスペクト比が１より大きく、
前記複数の第２回路ブロックの少なくとも１つの平面形状は該アスペクト比が１より小さいことを特徴とする半導体集積回路。
【請求項２】
請求の範囲１記載の半導体集積回路において、前記複数の第２回路ブロックの平面形状は該アスペクト比が１より大きいものと１より小さいものが含まれることを特徴とする半導体集積回路。
【請求項３】
請求の範囲１記載の半導体集積回路において、前記複数の第１回路ブロックのすべての平面形状は、該第２方向に対する該第１方向の該アスペクト比が１より大きいことを特徴とする半導体集積回路。
【請求項４】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで第１のクロック信号で動作する複数の第１回路ブロックと、第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、該第１方向と直交する方向を第２方向とし、前記ゲートアレイセルまたはスタンダードセルのうちで第一方向に対して第二方向の長さの比が最も小さいものを最小セルとする場合に、
前記複数の第１回路ブロックの少なくとも２以上の回路ブロックの平面形状は、該第２方向に対する該第１方向のアスペクト比が、１より大きく、前記最小セルの第２方向サイズに対する第１方向サイズの比より小さい範囲であり、
前記複数の第２回路ブロックには該アスペクト比が上記範囲内のものと上記範囲外のものが含まれることを特徴とする半導体集積回路。
【請求項５】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、該第１方向と直交する方向を第２方向とする場合に、前記複数の第１回路ブロックの大多数の平面形状の該第２方向に対する該第１方向のアスペクト比は１より大きく、そのばらつきは、前記第２回路ブロックのアスペクト比のばらつきより小さいことを特徴とする半導体集積回路
【請求項６】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、該第１方向と直交する方向を第２方向とする場合に、前記第１回路ブロックの前記第１方向の配線を形成する第１配線層の配線ピッチと前記第２方向の配線を形成する第２配線層の配線ピッチが略一定であり、該第１配線層の配線厚みと該第２配線層の配線厚みの比が１．２以上であることを特徴とする半導体集積回路。
【請求項７】
請求の範囲６記載の半導体集積回路において、前記第１配線層と前記第２配線層とは配線断面構造において上下隣接する関係にあることを特徴とする半導体集積回路。
【請求項８】
請求の範囲６記載の半導体集積回路において、配線断面構造において最下層のＭＩＳＦＥＴに最も近い金属配線層を第１層配線とした場合に、前記第１配線層と前記第２配線層とはそれぞれ、第１層配線と第２層配線、または第２層配線と第３層配線、または第３層配線と第４層配線、または第４層配線と第５層配線であることを特徴とする半導体集積回路。
【請求項９】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、第１方向と直交する方向を第２方向とする場合に、前記第１回路ブロックにおいて前記第２方向の配線を形成する第２配線層の配線ピッチは前記第１方向の配線を形成する第１配線層の配線ピッチより大きく、前記第１配線層の配線膜厚みと前記第２配線層の配線膜厚みが略一定であることを特徴とする半導体集積回路。
【請求項１０】
請求の範囲９記載の半導体集積回路において、前記第１配線層と前記第２配線層とは配線断面構造において上下隣接する関係にあることを特徴とする半導体集積回路。
【請求項１１】
請求の範囲９記載の半導体集積回路において、配線断面構造において最下層のＭＩＳＦＥＴに最も近い金属配線層を第１層配線とした場合に、前記第１配線層と前記第２配線層とはそれぞれ、第１層配線と第２層配線、または第２層配線と第３層配線、または第３層配線と第４層配線、または第４層配線と第５層配線であることを特徴とする半導体集積回路。
【請求項１２】
ＭＩＳＦＥＴを主たる回路要素とするゲートアレイセルまたはスタンダードセルからなる複数個の回路ブロックのうちで、第１のクロック信号で動作する複数の第１回路ブロックと、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号で動作する複数の第２回路ブロックとを有し、
前記ＭＩＳＦＥＴのゲート幅を増大させる方向を第１方向とし、該第１方向と直交する方向を第２方向とする場合に、
前記複数の第１回路ブロックの少なくとも２以上の回路ブロックの平面形状は、該第２方向に対する該第１方向のアスペクト比が１より大きく、前記複数の第１回路ブロックの少なくとも２以上の回路ブロックにおいて該第２方向の配線を形成する第２配線層の配線ピッチは、該第１方向の配線を形成する第１配線層の配線ピッチよりも大きく、
前記複数の第２回路ブロックの少なくとも１つの平面形状は該アスペクト比が１より小さいことを特徴とする半導体集積回路
【請求項１３】
請求の範囲１記載の半導体集積回路の設計方法であって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計方法。
【請求項１４】
請求の範囲１記載の半導体集積回路の設計システムであって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計システム。
【請求項１５】
請求の範囲６記載の半導体集積回路の設計方法であって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計方法。
【請求項１６】
請求の範囲６記載の半導体集積回路の設計システムであって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計システム。
【請求項１７】
請求の範囲９記載の半導体集積回路の設計方法であって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計方法。
【請求項１８】
請求の範囲９記載の半導体集積回路の設計システムであって、論理ブロックのアスペクトレシオから配線並走率またはクロストークの発生頻度を予測し、前記論理ブロックの動作速度の設計要求に応じて前記論理ブロックのアスペクトレシオを決定することを特徴とする設計システム。
【国際調査報告】
2003001591.tif 000027
2003001591.tif 000028
2003001591.tif 000029
2003001591.tif 000030