(57)【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板の上に形成したＮ型のエピタキシャル層と、
前記エピタキシャル層を貫通して複数のアイランドを形成するＰ型の分離領域と、
前記アイランドの表面に形成したＰ型の抵抗領域と、
前記抵抗領域の一方の端部の電位を前記アイランドに印加する手段と、
前記抵抗領域の周囲を囲む様に前記アイランドの表面に形成したＮ型のチャネルストッパ領域と、
前記抵抗領域の他方の端部を外部接続端子に接続する手段と、
前記抵抗領域とは離間して前記アイランドの表面に形成したＰ型の拡散領域と、
前記Ｐ型の拡散領域の表面に形成したＮ型の拡散領域と、
前記Ｎ型の拡散領域上に設けられた電極配線と、
前記Ｐ型の拡散領域から延長されて前記分離領域に重畳する前記Ｐ型の延在部分と、を具備し、前記抵抗領域の前記他方の端部よりも高電位である前記一方の端部の電位で前記アイランドをバイアスし、前記Ｎ型の拡散領域に接地電位を印加したことを特徴とする半導体集積回路。
【請求項２】
前記抵抗領域の周囲をＮ型のチャネルストッパ領域が取り囲むことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記抵抗領域と前記チャネルストッパ領域の間のアイランド上にフィールド電極を設け、該フィールド電極に前記抵抗領域の高電位側の電位を印加したことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記抵抗領域を形成したアイランドを多数本併設したことを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記抵抗領域を形成したアイランドを半導体チップの中心部に集中して配置したことを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数本の抵抗素子を組み込んだ集積回路に、抵抗素子間の抵抗値の比率の変動を防止しながら静電破壊保護を行うことができる集積回路に関する。
【０００２】
【従来の技術】
集積回路に組み込まれる受動素子として抵抗素子を組み込む場合、多くは所望の不純物濃度の拡散領域を形成し該拡散領域の比抵抗を用いて構成するのが一般的である。抵抗素子は回路的に単体で利用される場合はそれほどの精度は必要ないが、回路的に分圧抵抗を利用する場合などでは、各抵抗素子の絶対値ではなく、抵抗素子間の抵抗比が重要視される場合がある。
【０００３】
例えば図５に示したＬＣＤ用分割電源等の回路では、電源電位ＶＣＣと接地電位ＧＮＤとの間に抵抗１〜４を直列に配置し、更に抵抗２と抵抗３との間に分圧抵抗Ｒ、２Ｒ、３Ｒ、４Ｒ、８Ｒを配置している。尚、分圧抵抗Ｒ〜８Ｒの数字は倍数を示すもので、例えば分圧抵抗４Ｒは分圧抵抗Ｒに相当する抵抗を４ヶ直列接続することで分圧抵抗Ｒの４倍の抵抗値を持つことを示す。また、抵抗１〜４の値も分圧抵抗Ｒと同じ値を持つ。
【０００４】
この回路は抵抗体が全部で２２本存在するのと等価であるから、例えば電源電位ＶＣＣを２２Ｖとすると、各抵抗の両端電圧は１Ｖとなる。従って、分圧抵抗Ｒ〜８Ｒの入力端Ｒ×１〜Ｒ×６をどのように短絡するかによって、各オペアンプＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４の出力端Ｖ１〜Ｖ４に所望の出力電圧を発生させるようになっている。
【０００５】
この時、各抵抗１〜４の抵抗値の比がずれると、ある出力端の出力電位を設計値に固定しても他の出力端の出力電位が設計値からずれて、全ての出力端を設計値に合致させることができなくなる。このため、抵抗１〜４の抵抗比は厳密に設計・管理しなければならない。
さらに、ユーザ側からすれば得られる出力電圧を任意の値に設定できるＩＣの方がそれを組み込む電子機器の設計が容易である。そこで、入力端子Ｒ×１〜Ｒ×６ばかりでなく、他の入力端子Ｒ１〜Ｒ４、およびＩＮ１〜ＩＮ４を全て外部接続パッドに導出しすることにより、例えばＩＣ外部で入力端子間に外付け抵抗を挿入したり短絡することによって、得られる出力電圧の組み合わせを倍増できるような要求がなされていた。
【０００６】
一方、半導体集積回路の設計においては、外部接続パッドからの外乱ノイズから内部素子を保護するために、図６（Ａ）（Ｂ）に示すような静電破壊防止用の素子を挿入したいものである。この静電破壊防止素子は、パッド５と接地電位ＧＮＤとの間に接続された保護ダイオード６と、パッド５と内部回路７との間に接続された制限抵抗８からなり、パッド５に接地電位以下の電位が印加された場合には保護ダイオードをＯＮして電流を逃がし、パッド６に電源電位ＶＣＣ以上の電位が印加された場合には、図６（Ｂ）に示したように制限抵抗８を構成するＰ型の拡散領域９とＮ型のエピタキシャル層１０からなる寄生保護ダイオード１１をＯＮさせてエピタキシャル層１０に印加された電源電位ＶＣＣに電流を逃がすような構造となる。
【０００７】
しかしながら、図６（Ｂ）の構造は、エピタキシャル層１０に電源電位ＶＣＣを印加するので、パッド５に印加された電位との電位差により拡散領域９とエピタキシャル層１０との間に空乏層が生じ、該空乏層が拡散領域９の実効的な断面積を狭めるので、制限抵抗８の抵抗値がパッド５に印加された電位によって変動することを意味する。このような制限抵抗８を抵抗比の精度が求められる抵抗素子に直列接続しては、抵抗値のバランスを狂わせる要因を付加することになるので、接続することができない。
【０００８】
【発明が解決しようとする課題】
このように、抵抗値のバランスの精度が求められる抵抗素子を外部接続用のパッドに接続する場合、静電破壊保護素子を接続することが困難である欠点があった。
また、抵抗素子の本数分に相当する数の外部接続端子を設け、しかもその各々に図６に示した静電破壊保護素子を設けることは、例えば２００×２００μもの大面積を要するパッド５を多数個設け更に比較的大面積を要する独立アイランドを各々に形成することであるから、チップサイズが増大してコスト高になる欠点があった。
【０００９】
【課題を解決するための手段】
本発明はかかる従来の課題に鑑みなされたもので、抵抗素子を形成したアイランドに、ＰＮＰＮ型のサイリスタを形成し、該サイリスタ素子をパットと接地電位間に接続するような構成とすることにより、パッドに電源電位を超えるノイズが重畳したときでも電流を逃がすことが可能で、且つ抵抗値のバランスを狂わせることのない半導体集積回路を提供するものである。
【００１０】
【発明の実施の形態】
以下に本発明を図面を参照しながら詳細に説明する。
図１は本発明による半導体集積回路装置を示す断面図である。
図１において、２１はＰ型のシリコン半導体チップ、２２は半導体チップの周辺部分に形成した外部接続用のパッド、２３は能動、受動回路素子を形成して所望の回路機能を達成するための回路ブロック、２４は図５の分圧回路を構成するための多数の抵抗素子である。抵抗素子２４は半導体チップ２１の中心付近に密集して配置されており、しかも互いに同一サイズで平行に配置されている。また、抵抗素子２４の両端は、図示せぬ電極配線により各々対応するパッド２２もしくは内部回路に接続されている。このように抵抗素子をまとめて半導体チップ２１の中心部分に配置することにより、チップに加わる機械的ストレスによる抵抗値変動を最小にしている。
【００１１】
図２は抵抗素子の一部を拡大して示す（Ａ）平面図、（Ｂ）断面図である。尚、同図で示した抵抗素子は図５の回路図の抵抗１、２に該当する。
同図において、２５はＰ型のシリコン半導体基板、２６は基板２５上に形成したＮ型のエピタキシャル層を貫通するＰ＋型の分離領域、２７は分離領域２６によって接合分離されたアイランド、２８は選択拡散によってアイランド２７表面に形成したＰ型の拡散領域であり、該拡散領域２８が抵抗素子２４を構成する。２９は拡散領域２８を取り囲むＮ＋型のチャネルストッパ領域、３０はサイリスタを構成するためのＰ型の拡散領域、３１はＰ型拡散領域３０の表面に形成した、同じくサイリスタを構成するためのＮ＋型拡散領域である。
【００１２】
チャネルストッパ領域２９は、拡散領域２８と分離領域２６との間のアイランド２７表面に形成され、拡散領域２８を囲むのと同様に、Ｐ型の拡散領域３０をも取り囲むように配置される。但しＰ型の拡散領域３０の一部を細い線幅で延長して（図示３０ａ）分離領域と重畳させており、この細い線幅で延長する部分３０ａが横断する部分はチャネルストッパ領域２９を切断している。
【００１３】
拡散領域２８の一方の端は、電極配線３３ａにより入力端子となる外部接続パッド３２ａに接続され、他方の端は電極配線３３ｂで内部回路及び他の入力端子となるパッド３２ｂに接続される。前記他方の端に近いチャネル領域２９の一部は拡張されており、前記一方の端に接続する電極３３ａが酸化膜３４上を延在して前記拡張した部分にコンタクトする。これで抵抗素子２４の高電位側の電位でアイランド２７をバイアスする。このように高電位側の電位でバイアスすることにより、入力電圧に関わらずアイランド２７と拡散領域２８とのＰＮ接合に形成される空乏層の形状、大きさを各抵抗素子２４の各々で一定にでき、抵抗値のバランスが崩れることを防止する。一方の端に接続する電極３３ａは又、酸化膜３４上で少なくともチャネル領域２９より外側およびＰ型の拡散領域３０の上部まで拡張されてフィールド電極３３ｃを構成する。フィールド電極３３ｃは、拡散領域２８の上部を電極配線が横断し、該電極配線の電位によって拡散領域の空乏層が変化して抵抗値がずれることを防止している。また、チャネル領域２９はアイランド２７と酸化膜３４との界面に生じるｐ型のチャネルが分離領域２６まで達することを防止し、拡散領域２８を流れる電流が前記チャネルを介して漏れることによって抵抗値が変化することを防止している。
【００１４】
Ｎ＋型拡散領域３１には電極配線３３ｄによって接地電位ＧＮＤが印加されている。分離領域２６と半導体基板２５にも図示せぬ電極配線により接地電位ＧＮＤが印加されている。
一方のパッド３２ａから見た場合、パッド３２ａにＰ型拡散領域２８からなる抵抗素子が接続されると共に、接地電位との間にサイリスタ素子ＳＣＲが接続される。サイリスタ素子ＳＣＲは、Ｐ型拡散領域２８のＰ、アイランド２７のＮ、Ｐ型の拡散領域３０のＰからなるＰＮＰトランジスタＴＲ１と、アイランド２７のＮ、Ｐ型の拡散領域３０のＰ、およびＮ＋型拡散領域３１のＮからなるＮＰＮトランジスタＴＲ２との組み合わせによって構成される。また、チャネル領域２０を延在させることによりＰＮＰトランジスタＴＲ１のＥＢ間バイアス用抵抗ｒ１を構成し、Ｐ型拡散領域３０細い線幅で延長した部分３０ａでＮＰＮトランジスタＴＲ２のＥＢ間バイアス用抵抗ｒ２を形成している。
【００１５】
一方のパッド３２ａに接地電位ＧＮＤより低いサージ電圧が印加された場合は、パッド３２ａ近傍またはその直下に独立アイランドで形成した保護ダイオード６（図示せず）がＯＮして内部回路を保護する。保護ダイオード６は、アイランド２７のＮ型領域をカソードとし分離領域２６と基板２５のＰ型領域をアノードとして構成する。この構造と動作は図６（Ａ）に示した従来例と同じである。
【００１６】
一方のパッド３２ａに電源電位ＶＣＣより高いサージ電圧が印加された場合、先ず抵抗ｒ１の発生する電位差によりＰＮＰトランジスタＴｒ１がＯＮし、そのコレクタ電流がＮＰＮトランジスタＴＲ２のベース電流を供給するとともに微少抵抗ｒ２の発生する電位差によりＮＰＮトランジスタＴＲ２がＯＮし、サイリスタ素子ＳＣＲがターンオンしてＮ＋拡散領域３１から電極を介してサージ電流を接地電位ＧＮＤに流すようになっている。ターンオンする電位はＰ型の拡散領域２８とＰ型の拡散領域３０との距離によって所望の値に設定できる。ターンオン電圧はアイランド２７と分離領域２６とが形成するダイオードの逆方向耐圧（約１００Ｖ）より小さくなければならず、約５０Ｖ程度に設定する。このとき、Ｐ型拡散領域３０の細い線幅で延在する部分３０ａ、即ち抵抗ｒ２によりＰ型拡散領域３のでにを固定しておかないと、単純にＰＮＰトランジスタＴＲ１のコレクタ電流でＮＰＮトランジスタＴＲ２がＯＮしてしまい、リークが始まる電位が不安定となる。故にある一定以上の電圧が印加されたときにＯＮさせたい静電破壊保護動作としては不都合が生じる。
【００１７】
他方のパッド３２ｂに接地電位ＧＮＤより低いサージ電圧が印加された場合は、パッド３２ｂ近傍またはその直下に独立アイランドで形成した保護ダイオード６（図示せず）がＯＮして内部回路を保護する。この動作は図６（Ａ）のものと同じである。
他方のパッド３２ｂに電源電位ＶＣＣより高いサージ電圧が印加された場合は、図３に示したように、他端のＰ型拡散領域２８をアノード、アイランド２７をカソードとするＰＮダイオード３５がＯＮしてＰＮＰトランジスタＴＲ１にベース電流を供給し、サイリスタ素子ＳＣＲをターンオンさせる。ターンオンした後はＰ型拡散領域２８の抵抗分３６を介して電流を供給する。また、他方のパッド３２ｂが隣の抵抗素子の一方のパッド３２ａに短絡されている場合は、隣の抵抗素子にて上述した図２（Ｂ）の動作による保護動作も並立する。
【００１８】
図４に本発明の第２の実施の形態を示した。同じ箇所には同じ符号を付して説明を省略する。異なるのは、ＰＮＰトランジスタＴＲ１のエミッタ・コレクタとなる部分にＰ型拡散領域２８、３０より拡散深さが深いＰ＋型領域３７を形成したことにある。
Ｐ型拡散領域２８は高精度の抵抗素子とするために比較的浅い拡散領域とした方がよい。一方、サイリスタ素子ＳＣＲをターンオンしたときの電流容量を確保するためにはＰ型拡散領域２８とＰ型拡散領域３０の対向面積は大きい方がよい。
また、Ｐ型拡散領域２８とＰ型拡散領域３０との間のＮ＋チャネルストッパ領域２９は、定常状態でＰＮＰトランジスタＴＲ１がＯＮして漏れ電流が発生することを防止する意味を併せ持っているが、これは同時にＰＮＰトランジスタＴＲ１の電流増幅率を低下させ、サイリスタ素子ＳＣＲのターンオン電流を抑制する方向に働く事を意味する。
【００１９】
そこで本実施の形態では、図示したようにＮ＋チャネルストッパ領域２９より深い（エミッタ拡散より深い）Ｐ＋型拡散領域３５を電極とのコンタクト部分に設ける、深さ方向に対向面積を増大させることにより、サイリスタ素子ＳＣＲの電流容量を確保している。と同時に形成した部分は電極配線３３ａがコンタクトする部分であるので、深い拡散領域を配置したことによりアルミ電極のアルミスパイクによる耐圧劣化を防止する効果もある。
【００２０】
斯様に、本発明の構造では、抵抗素子２４と同じアイランド２７内にサイリスタ素子ＳＣＲを形成したので、抵抗素子２４の抵抗値の変動を防止することと静電破壊の保護とを両立させることができるものである。しかも、静電破壊保護素子を同じアイランド２７に形成したことから、個別のアイランドに形成したよりもチップサイズを縮小できる。さらに、一方のパッド３２ａ、他方のパッド３２ｂのどちらに印加された場合でも１つのサイリスタ素子ＳＣＲで対応できるので、更なるチップサイズ低減の効果がある。
【００２１】
【発明の効果】
以上に説明したとおり、本発明によれば、抵抗素子２４の抵抗値の変動要因を増大させることなく、静電破壊保護素子を組み込むことができる利点を有する。しかも、静電破壊保護素子を抵抗素子２４と同じアイランド内の形成できるので、チップサイズを縮小できる利点を有する。
【００２２】
更に、抵抗素子２４の両端がパッドに接続される場合でも１ヶのサイリスタ素子ＳＣＲで対応できるので、更にチップサイズを縮小できる利点をも有する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明するための平面図である。
【図２】図１の（Ａ）要部拡大平面図、（Ｂ）断面図である。
【図３】図１の要部拡大断面図である。
【図４】本発明の第２の実施の形態を説明するための断面図である。
【図５】従来例を説明するための回路図である。
【図６】従来例を説明するための断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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