(57)【特許請求の範囲】
【請求項１】
配列されている多数の単位セルと、単位セルを選択する手段とを具備するＭＯＳ型固体撮像装置において、
前記単位セルは
複数の光電変換部と、
前記複数の光電変換部にそれぞれ接続され、いずれか１つの光電変換部の出力信号を選択する複数の選択手段と、
前記複数の選択手段により選択されたいずれか１つの光電変換部の出力信号が入力され、該出力信号を増幅して単位セルから出力する出力手段とを具備し、
前記多数の単位セルの出力手段の増幅特性のバラツキを補償する手段をさらに具備し、
前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とするＭＯＳ型固体撮像装置。
【発明の詳細な説明】
技術分野
本発明は、信号電荷をセル内で増幅する増幅型ＭＯＳセンサを用いた固体撮像装置に関する。
背景技術
近年、ビデオカメラの小型化や、高画素数のハイビジョン用の固体撮像装置の開発が進められているが、カメラや固体撮像装置の小型化だけでなく、低消費電力・定電圧型の固体撮像装置が、携帯用カメラやパソコンカメラとして強く求められている。
しかし、固体撮像装置のチップサイズの縮小により、微細化による取り扱い信号電荷量が減少するという問題がある。この結果、固体撮像装置のダイナミックレンジの減少が生じ、鮮明な解像感のある映像を得ることができない、などの問題が生じている。また、２値や３値以上の多数の電源電圧を使用していることから、カメラシステムの構成や取扱いの上で簡単なシステムで対応できない、などの問題がある。即ち、携帯用カメラやパソコンカメラへの応用のためには、この低消費電力・低電圧化と共に、Ｓ／Ｎの良い、単一電源の固体撮像装置が望まれている。
この問題を解決する方法として、増幅型のトランジスタを用いた固体撮像装置が幾つか提案されている。この固体撮像装置は、各セル内でフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。
図１は、増幅型ＭＯＳセンサを用いた従来の固体撮像装置を示す回路構成図である。単位セルＰ０−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。図では、２×２しか示していないが、実際は数千個×数千個である。ｉは水平（row）方向の変数、ｊは垂直（column）方向の変数である。各単位セルＰ０−ｉ−ｊは、入射光を検出するフォトダイオード１−ｉ−ｊと、フォトダイオード１−ｉ−ｊのカソードがゲートに接続され、その検出信号を増幅する増幅トランジスタ２−ｉ−ｊと、増幅トランジスタ２−ｉ−ｊのドレインに接続され、信号を読み出す水平ラインを選択する垂直選択トランジスタ３−ｉ−ｊと、フォトダイオード１−ｉ−ｊのカソードに接続され、信号電荷をリセットするリセットトランジスタ４−ｉ−ｊからなる。垂直選択トランジスタ３−ｉ−ｊのソースとリセットトランジスタ４−ｉ−ｊのソースがドレイン電圧端子に共通に接続される。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は各行の単位セルの垂直選択トランジスタ３−１−１−，…のゲートに接続され、信号を読み出す水平ラインを決めている。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１，７−２，…は、各行のリセットトランジスタ４−１−１、…のゲートに接続されている。
各列の単位セルの増幅トランジスタ２−１−１、…のソースは列方向に配置された垂直信号線８−１，８−２，…に接続され、垂直信号線８−１，８−２，…の一端には負荷トランジスタ９−１，９−２，…が設けられている。垂直信号線８−１，８−２，…の他端は、１行分の信号を取り込む信号転送トランジスタ１０−１，１０−２，…を介して、１行分の信号を蓄積する蓄積容量１１−１，１１−２，…に接続されるとともに、水平アドレス回路１３から供給される水平アドレスパルスにより選択される水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５に接続されている。
以下、図２のタイミングチャートを参照して、このＭＯＳ型固体撮像装置の動作について説明する。
垂直アドレス線６−ｉをハイレベルにするアドレスパルスが印加されると、この行の選択トランジスタ３−ｉ−１，３−ｉ−２，…のみオンとなり、この行の増幅トランジスタ２−ｉ−１，２−ｉ−２，…と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
これにより、増幅トランジスタ２−ｉ−１，２−ｉ−２，…のゲート電圧、すなわちフォトダイオード１−ｉ−１，１−ｉ−２，…の電圧とほぼ同等の電圧が垂直信号線８−１，８−２，…に現れる。
このとき、信号転送トランジスタ１０−１，１０−２，…の共通ゲート１４に信号転送パルスを印加すると、増幅信号蓄積容量１１−１，１１−２，…には垂直信号線８−１，８−２，…に現れた電圧とその容量との積で表される増幅された信号電荷が蓄積される。
増幅信号蓄積容量１１−１，１１−２，…に信号電荷が蓄積され、信号転送トランジスタ１０−１，１０−２，…をオフした後、リセットライン７−１，７−２，…にリセットパルスを印加し、リセットトランジスタ４−ｉ−１，４−ｉ−２，…をオンさせ、フォトダイオード１−ｉ−１，１−ｉ−２，…に蓄積された信号電荷をリセットする。
つぎに、水平アドレス回路１３から水平アドレスパルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、信号出力端（水平信号線）１５から１行分の出力信号を順次取り出す。
この動作を次の行（水平ライン）、次の行と順次続けることにより、２次元状に配置されたフォトダイオードのすべての信号を読み出すことができる。
上述した従来のＭＯＳ型固体撮像装置の単位セルＰ０−ｉ−ｊは、フォトダイオード１−ｉ−ｊからの電荷信号を増幅する増幅トランジスタ２−ｉ−ｊ、信号を読み出すラインを選択する垂直選択トランジスタ３−ｉ−ｊ、増幅トランジスタのゲートのゲートを充放電するリセットトランジスタ４−ｉ−ｊの３つのトランジスタを備えているため、単位セルを微細化、ひいては撮像装置自体を微細化することが難しいという問題があった。
本発明の目的は、微細化することができるＭＯＳ型固体撮像装置を提供することである。
発明の開示
本発明によるＭＯＳ型固体撮像装置は、配列されている多数の単位セルと、単位セルを選択する手段とを具備し、前記単位セルは複数の光電変換部と、前記複数の光電変換部にそれぞれ接続され、いずれか１つの光電変換部の出力信号を選択する複数の選択手段と、前記複数の選択手段により選択されたいずれか１つの光電変換部の出力信号が入力され、該出力信号を増幅して単位セルから出力する出力手段とを具備し、ＭＯＳ型固体撮像装置は、前記多数の単位セルの出力手段の増幅特性のバラツキを補償する手段をさらに具備し、前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とする。
【図面の簡単な説明】
図１はＭＯＳ型固体撮像装置の従来例の構成を示す回路図、
図２は図１の従来例の動作を示すタイミングチャート、
図３は本発明によるＭＯＳ型固体撮像装置の第１実施例の構成を示す回路図、
図４は第１実施例の垂直アドレス回路の回路構成を示す図、
図５は第１実施例の垂直アドレス回路の他の回路構成を示す図、
図６は第１実施例の垂直アドレス回路のさらに他の回路構成を示す図、
図７は第１実施例の単位セルの回路図、
図８は第１実施例の動作を示すタイミングチャート、
図９は第１実施例のノイズキャンセラ部分の装置構造を示す断面図、
図１０Ａ、図１０Ｂは第１実施例の単位セルの装置構造を示す断面図、
図１１は第１実施例の単位セルの部分の半導体基板の変形例を示す図、
図１２はＣＣＤ型固体撮像装置の従来例のセルの断面図、
図１３は第１実施例の単位セルの部分の半導体基板の他の変形例を示す図、
図１４は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１５は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１６は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１７は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１８は第１実施例の単位セルの出力回路の変形例の回路図、
図１９は本発明によるＭＯＳ型固体撮像装置の第２実施例の構成を示す回路図、
図２０は第２実施例の動作を示すタイミングチャート、
図２１は本発明によるＭＯＳ型固体撮像装置の第３実施例の構成を示す回路図、
図２２は本発明によるＭＯＳ型固体撮像装置の第４実施例の構成を示す回路図、
図２３は第４実施例の動作を示すタイミングチャート、
図２４は第４実施例のスライストランジスタのポテンシャル図、
図２５は本発明によるＭＯＳ型固体撮像装置の第５実施例の構成を示す回路図、
図２６は本発明によるＭＯＳ型固体撮像装置の第６実施例の第１の構成を示す回路図、
図２７は本発明によるＭＯＳ型固体撮像装置の第６実施例の第２の構成を示す回路図、
図２８は第６実施例の動作を示すタイミングチャート、
図２９は第６実施例のノイズキャンセラ回路のポテンシャル図
図３０は本発明によるＭＯＳ型固体撮像装置の第７実施例の構成を示す回路図、
図３１は第７実施例の動作を示すタイミングチャート、
図３２は本発明によるＭＯＳ型固体撮像装置の第８実施例の構成を示す回路図、
図３３は第８実施例の単位セルの回路図、
図３４は本発明の変形例において、水平信号線に接続されるビデオアンプの回路図である。
発明を実施するための最良の形態
以下、図面を参照して本発明によるＭＯＳ型固体撮像装置の実施例を説明する。
第１実施例
図３は、本発明の第１実施例に係るＭＯＳ型固体撮像装置の構成を示す。単位セルＰ１−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。図では、２×２しか示していないが、実際は数千個×数千個ある。ｉは水平（row）方向の変数、ｊは垂直（column）方向の変数である。各単位セルＰ１−ｉ−ｊの詳細は図７、図１８に示す。
本発明の固体撮像装置の応用分野としては、ビデオカメラ、電子スチルカメラ、ディジタルカメラ、ファクシミリ、複写機、スキャナ等がある。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は各行の単位セルに接続され、信号を読み出す水平ラインを決めている。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１，７−２，…は、各列の単位セルに接続されている。後述するように、本実施例の単位セルは２つのフォトダイオードを含んでいるので、垂直アドレス回路５からは第１のフォトダイオード選択線２２−１、２２−２，…、第２のフォトダイオード選択線２４−１、２４−２，…も水平方向に出力され、これらも各行の単位セルに接続されている。
各列の単位セルは列方向に配置された垂直信号線８−１，８−２，…に接続され、垂直信号線８−１，８−２，…の一端には負荷トランジスタ９−１，９−２，…が設けられている。負荷トランジスタ９−１，９−２，…のゲートとドレインは共通にドレイン電圧端子２０に接続される。
垂直信号線８−１，８−２，…の他端は、ＭＯＳトランジスタ２６−１，２６−２，…のゲートに接続される。ＭＯＳトランジスタ２６−１，２６−２，…のソースはＭＯＳトランジスタ２８−１，２８−２，…のドレインに接続され、ＭＯＳトランジスタ２６−１，２６−２，…、２８−１，２８−２，…はソースフォロワ回路として動作する。ＭＯＳトランジスタ２８−１，２８−２，…のゲートは共通ゲート端子３６に接続される。
ＭＯＳトランジスタ２６−１，２６−２，…とＭＯＳトランジスタ２８−１，２８−２，…との接続点がサンプルホールドトランジスタ３０−１，３０−２，…を介してクランプ容量３２−１，３２−２，…の一端に接続される。クランプ容量３２−１，３２−２，…の他端にはサンプルホールド容量３４−１，３４−２，…とクランプトランジスタ４０−１，４０−２，…が並列に接続されている。サンプルホールド容量３４−１，３４−２，…の他端は接地されている。クランプ容量３２−１，３２−２，…の他端は水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５にも接続される。
垂直アドレス回路５は、複数、ここでは４本の信号を纏めてシフトする回路であり、図４、図５、図６のいずれかの回路により実現される。図４の例では、入力信号４６を多数の出力端から順次シフトして出力するシフトレジスタ４４の出力がマルチプレクサ４８により４入力信号５０と合成される。図５の例では、エンコード入力５４をデコードするデコーダ５２の出力がマルチプレクサ５６により４入力信号５８と合成される。図６の例では、４つのシフトレジスタ６０ａ，６０ｂ，６０ｃ，６０ｄの出力を束ねて各行の制御信号線とする。
図７は、図３に示した単位セルＰ−１−１の一構成例を示す。ここでは、単位セルＰ１−１−１の構成のみを示すが、他の単位セルＰ１−１−２、〜についても同様の構成が採用されている。
同図に示すように、本実施例のＭＯＳ型固体撮像装置の単位セルは、垂直方向に隣り合う２個のフォトダイオード６２ａ，６２ｂと、どちらのフォトダイオード６２ａ，６２ｂの検出信号を単位セルの出力とするかを選択する２個のフォトダイオード選択トランジスタ６３ａ，６３ｂと、選択トランジスタ６３ａ，６３ｂで選択されたフォトダイオードの出力信号を単位セルから出力する出力回路６８を有する。各選択スイッチ６３ａ，６３ｂは、独立にオン／オフ制御されるものであって、各選択スイッチをオンにすることにより、フォトダイオード６２ａ，６２ｂに蓄積された電荷を時分割的に出力回路６８に供給することができる。
出力回路６８は、フォトダイオードからの電荷信号がゲートに供給され、それを増幅する増幅トランジスタ６４、信号を読み出す単位セルを選択する垂直選択トランジスタ６５、増幅トランジスタ６４のゲートを充放電するリセットトランジスタ６６から構成されている。
垂直アドレス回路５から水平方向に配線されている水平アドレス線６−１は、垂直選択トランジスタ６５のゲートに接続され、信号を読み出すラインを選択する。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１、フォトダイオード選択線２２−１，２４−１は、それぞれリセットトランジスタ６６のゲート、フォトダイオード選択トランジスタ６３ａ，６３ｂのゲートに接続されている。
このように本実施例のＭＯＳ型固体撮像装置の単位セルは、従来例（一フォトダイオード／単位セル）とは異なり複数の、ここでは垂直方向に隣接する２つのフォトダイオードが１つの出力回路６８を共有している。このため、単位セルは、フォトダイオード選択用の２つのトランジスタを含めて５個のトランジスタで構成されることになる。すなわち、１つのフォトダイオードに対して２．５個のトランジスタが存在している。そのため、１つのフォトダイオードに３個のトランジスタが必要である図１に示す従来例に比べて単位セルの面積を縮小でき、小型化できる固体撮像装置が実現される。
また、本実施例に係るＭＯＳ型固体撮像装置の単位セルの特徴は、２つのフォトダイオード６２ａ，６２ｂが選択トランジスタ６３ａ，６３ｂを介して出力回路６８に対してそれぞれ接続されている、すなわち、フォトダイオード６２ａ，６２ｂが並列に接続されていることにある。複数のフォトダイオード６２で１つの出力回路６８を共有する方法としては、上記方法に限らず、１つのフォトダイオードのみ出力回路に接続し、他のフォトダイオードは出力回路に接続された上記フォトダイオードを介して出力回路に接続する、いわゆる直列接続による方法もある。しかし、この直列接続による方法では、他のフォトダイオードに蓄積された検出信号を破壊することなく、複数のフォトダイオードの検出信号を独立して読み出すことは困難である。
一般的に、増幅型ＭＯＳ型固体撮像装置においては、増幅トランジスタ６４の閾値電圧のバラツキが信号に重畳するため、フォトダイオード６２の電位が同じでも出力信号が同じとはならず、写した画像を再生すると増幅トランジスタ６４の閾値バラツキに対応する２次元状の雑音（場所的に固定されているという意味で、固定パターン雑音と称される）が発生する。このため、本実施例においては、図１の信号転送トランジスタと蓄積容量の代わりに、この固定パターン雑音を抑圧するための雑音除去回路が設けられている。図３では、雑音除去回路としては電圧領域で信号と雑音との差分をとる相関二重サンプリング型を示したが、雑音除去回路の型は、相関二重サンプリング型には限定されず、種々の雑音除去回路が用いられている。
次に、図８のタイミングチャートを参照して、このように構成されたＭＯＳ型固体撮像装置の動作について説明する。なお、負荷トランジスタ９の共通ドレイン端子２０、インピーダンス変換回路のトランジスタ２８の共通ゲート端子３６、クランプトランジスタ４０の共通ソース端子３８はＤＣ駆動であるので、タイミングチャートから省略している。
垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、当該垂直アドレス線６−１に接続されている単位セルＰ１−１−１，Ｐ１−１−２，…の垂直選択トランジスタ６５がオンとなり、増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
サンプルホールドトランジスタ３０−１，３０−２，…の共通ゲート３７をハイレベルとしてサンプルホールドトランジスタ３０−１，３０−２，…をオンする。この後、クランプトランジスタ４０−１，４０−２，…の共通ゲート４２をハイレベルとしてクランプトランジスタ４０−１，４０−２，…をオンする。
次に、リセット線７−１にハイレベルのリセットパルスを印加すると、当該リセット線７−１に接続されている単位セルＰ１−１−１，Ｐ１−１−２，…のリセットトランジスタ６６がオンとなり、出力回路６８の入力端子の電荷がリセットされる。このため、出力回路６８からはフォトダイオード６２に信号電荷が無い時の増幅トランジスタ６４の閾値バラツキに応じた雑音成分が出力される。
次に、クランプトランジスタ４０−１，４０−２，…の共通ゲート４２をローレベルとしてクランプトランジスタ４０−１，４０−２，…をオフする。このため、垂直信号線８−１，８−２，…に現れている雑音成分はクランプ容量３２−１，３２−２，…に蓄積される。このように、垂直信号線８−１，８−２，…の電位がクランプ容量３２−１，３２−２，…にクランプされるタイミングは、クランプトランジスタの共通ゲート４２に印加されるクランプパルスがローレベルに戻る時であり、リセットパルスとフォトダイオード選択パルスの間である。
単位セルＰ１−１−１，Ｐ１−１−２，…においては、フォトダイオード６２ａはリセット後、信号電荷の蓄積が行われており、次に、これを読み出す。そのため、フォトダイオード選択線２２−１にハイレベルの選択パルスを印加すると、出力回路６８からはフォトダイオード６２ａの出力信号（信号電荷成分プラス雑音成分）が出力される。前述したように、クランプ容量３２−１，３２−２，…には雑音成分が蓄積されているので、クランプノード４１−１，４１−２，…には垂直信号線８−１，８−２，…の電圧変化分、すなわち信号成分プラス雑音成分から雑音成分を差し引いた、固定パターン雑音のない信号電圧のみが現れる。
ここで、先ず、雑音成分のみを読み出し、この後、信号成分プラス雑音成分を読み出すと、リセット動作によって生じるランダム雑音も同時に除去することができる。
そして、サンプルホールドトランジスタ３０−１，３０−２，…の共通ゲート３７をローレベルとしてサンプルホールドトランジスタ３０−１，３０−２，…をオフする。このため、クランプノード４１−１，４１−２，…に現れている雑音のない電圧がサンプルホールド容量３４−１，３４−２，…に蓄積される。
この後、水平選択トランジスタ１２−１，１２−２，…に水平アドレスパルスを順次印加することにより、サンプルホールド容量３４−１，３４−２，…に蓄積されている雑音のないフォトダイオード６２ａの信号が出力端子（水平信号線）１５から読み出される。
次に、垂直アドレス線６−１にハイレベルのアドレスパルスを印加するときは、フォトダイオード選択線２２−１の代わりにフォトダイオード選択線２４−１にハイレベルの選択パルスを印加し、出力回路６８からフォトダイオード６２ｂの出力信号を出力させる。他の動作は上と同じである。
以下、同様に、垂直アドレス線６−２，６−３，…について上述の動作を繰り返すことにより、２次元状に配置された全てのセルの信号を取り出すことが出来る。
従来のように１フレーム期間中に出力回路を１回しか動作させない場合には、その出力回路に対応する複数のフォトダイオードの検出信号を１フレーム期間中に全て読み出すことは出来ない。
しかし、本実施例のＭＯＳ型固体撮像装置の駆動方法は、１フレーム期間中の連続した２回の水平ブランキング期間に１回ずつ垂直選択トランジスタ６５をオンにして出力回路６８を動作させ、１回目はフォトダイオード６２ａ、２回目はフォトダイオード６２ｂの検出信号を読み出すので、単位セルが微細化されたＭＯＳ型固体撮像装置を駆動することができる。
このように、１フレーム期間中に出力回路を２回以上動作させないと、全てのフォトダイオードの検出信号を読み出すことは出来ない。また、１回読み出してから次に読み出す前に出力回路をリセットしないと、次回からの読み出し信号には前回の読み出しの時の信号が重畳されてしまう。
また、本実施例のＭＯＳ型固体撮像装置においては、充放電用のリセットトランジスタ６６が増幅トランジスタ６４のゲートに接続されており、フォトダイオードの電位のリセットをフォトダイオード選択トランジスタ６３を介して行なうという特徴がある。この場合、フォトダイオード６２ａ，６２ｂに増幅トランジスタ６４が１つずつ接続されている場合と比較して、単位セル当たりのトランジスタの数が減るという利点がある。
また、本実施例においては、垂直方向に隣合う２つのフォトダイオードが出力回路を共有しているという特徴がある。このため、１水平ブランキング期間中に増幅トランジスタ６４を用いて電荷信号を読み出す回数が１回であり、駆動しやすい。要するに、本実施例の特徴は、読みだし方向と共有方向とが異なっていることである。
ここで、図８のタイミングの先後関係を説明する。必須の順番は、次の３つある。
(1)垂直アドレスの立ち上がり→リセットパルスの立ち下がり→クランプパルスの立ち下がり→フォトダイオード選択パルスの立ち上がり→フォトダイオード選択パルスの立ち下がり→サンプルホールドパルスの立ち下がり→垂直アドレスの立ち下がり
(2)サンプルホールドパルスの立ち上がり→フォトダイオード選択パルスの立ち上がり
(3)クランプパルスの立ち上がり→フォトダイオード選択パルスの立ち上がり
なお、垂直アドレスの立ち上がり、サンプルホールドパルスの立ち上がり、クランプパルスの立ち上がり、リセットパルスの立ち上がりの前後関係は任意であるが、好ましくは、次の順番がよい。
垂直アドレスの立ち上がり→サンプルホールドパルスの立ち上がり→クランプパルスの立ち上がり→リセットパルスの立ち上がり
このように、図８の動作によれば、クランプノード４１には、リセットされて信号がない時と、信号（プラス雑音）がある時との差の電圧が現れるため、増幅トランジスタ６４の閾値バラツキによる固定パターン雑音が補償される。すなわち、クランプトランジスタ３０、クランプ容量３１、サンプルホールドトランジスタ４０、サンプルホールド容量３４からなる回路がノイズキャンセラとして作用する。
なお、本実施例のノイズキャンセラは、ソースフォロワ回路からなるインピーダンス変換回路２６、２８を介して垂直信号線８に接続されている。すなわち、垂直信号線はトランジスタ２６のゲートに接続されている。このゲート容量は非常に小さいので、セルの増幅トランジスタ６４は垂直信号線８−１，８−２，…のみを充填するので、ＣＲの時定数が短く、すぐに定常状態になる。そのため、リセットパルス、フォトダイオード選択パルスの印加タイミングを早くすることができ、短時間でノイズキャンセル動作をさせることができる。テレビジョン信号の場合、ノイズキャンセル動作は水平ブランキング期間内に行う必要があり、短時間で正確にノイズキャンセルできることは大きな長所である。さらに、ノイズキャンセル動作に含まれる雑音出力時と信号プラス雑音信号時とで、単位セルから見たノイズキャンセラのインピーダンスが同じであるので、正確にノイズをキャンセルすることができる。
次に、本実施例の構造を説明する。
図３の回路構成から分るように、クランプ容量３２とサンプルホールド容量３４が直接接続されて近接しているので、これらを同一面上に積層して形成することができ、単位セルを小型化できる。
具体的には、図９に示すように、シリコン基板７２上に第１の絶縁膜７４を介して第１の電極７６を形成することにより、サンプルホールド容量３４を構成し、さらに第１の電極７６上に第２の絶縁膜７８を介して第２の電極８０を形成することにより、クランプ容量３２を構成する。
この図からも明らかなように、第１の電極７６が共通電極となり、クランプ容量３２とサンプルホールド容量３４が積層形成されているので、個別に形成する場合の１／２の面積で同じ容量値を得ることが可能となる。
本実施例においては、単位セルＰ１−１−１、Ｐ１−１−２，…や、垂直アドレス回路５、水平アドレス回路１３などの周辺回路は、ｐ-型基板上にｐ+型不純物層を形成した半導体基板上に形成されている。
図１０Ａ，１０Ｂは、このような半導体基板の断面図である。
図１０Ａに示すように、ｐ-型基板８１上にｐ+型不純物層８２を形成した半導体基板にフォトダイオード８３などのセル要素が形成されている。
半導体基板をこのような構成にすることにより、ｐ-／ｐ+境界にある拡散電位により、ｐ-型基板８１で発生した暗電流がｐ+側へ流れ込むのを一部防止することができる。
電子の流れを詳しく解析した結果を簡単に述べると、ｐ-側で発生した電子にとってｐ+不純物層８２の厚さＬがｐ+とｐ-の濃度の比倍すなわちＬ・ｐ+／ｐ-に見える。
すなわち、図１０Ｂに示すように、暗電流の発生源であるｐ-基板８１からフォトダイオード８３までの距離がｐ+／ｐ-倍遠くなったように見えることになる。暗電流は、基板深部から流れ込むもの以外にフォトダイオード８３近傍の空乏層内で発生するものがあり、この空乏層内で発生する暗電流は、基板深部から流れ込む暗電流とほぼ同じ程度ある。空乏層の厚さは約１μｍ程度であり、基板深部から流れ込む暗電流は約１００μｍの深さからも流れてくる。この深さはｐ型半導体内部での電子の拡散距離と呼ばれているものである。この厚さの差にも関わらず暗電流が同等なのは、単位体積あたりの暗電流の発生確率が空乏層内部の方が高いためである。ここで、空乏層で発生する暗電流は原理的に信号電流と分離することができないので、暗電流の低減は基板深部から流れ込む成分を減ずることによってなされる。
また、ｐ-型基板７１上にｐ+型不純物層７２を形成した半導体基板にセルを形成するので、暗電流が発生することによる基板電位の変動を防止することができ、ｐ型基板は厚いため、抵抗が低く、後述するように、雑音除去回路を確実に動作させることができる。
また、素子温度が上昇すると基板深部からの成分の方が急激に増加するので、これが重要である。その目安は、基板深部からの成分が空乏層で発生した成分よりも十分小さいことであり、具体的には、基板深部からの暗電流が空乏層内部からのものに比べて約１桁下であればいい。すなわち、ｐ+／ｐ-を１０に設定して基板深部からのものを約１／１０にすればいい。
さらに、基板深部からの暗電流は、ｎ型基板とｐ型ウェルとで構成される半導体基板ではほぼ全くないといってよいが、このような半導体基板と同じレベルにするためにはｐ+／ｐ-を１００に設定して基板深部からの暗電流を約１／１００にする必要がある。
従来の実績のあるＣＣＤでは、ｎ型の埋め込みチャネルの不純物濃度が約１０16ｃｍ-3程度であり、この埋め込みチャネルの拡散層を安定して製造するための埋め込みチャネルを囲むｐ型層（ここではｐ型基板）の不純物濃度は約１０15ｃｍ-3である。
ｐ+層の濃度はｐ+／ｐ-を１０にする場合は約１０16ｃｍ-3程度、ｐ+／ｐ-を１００にする場合は約１０17ｃｍ-3程度となり、ｎ型の埋め込みチャネルの不純物濃度の約１０16ｃｍ-3と同程度又は１桁逆転してしまう。
このため、従来実績のあるのＣＣＤではこのような不純物濃度のｐ+層を使うことは考えられなかった。また、ｐ-層の濃度を下げると基板のシート抵抗が高くなるという問題が出てくる。
しかしながら、増幅型のＭＯＳ撮像装置ではＣＣＤの埋め込みチャネルがないためｐ-層の濃度を下げずにｐ+／ｐ-の値をある程度自由に設定できる。
そこで、ｐ型ウェルの抵抗を下げ、ｎ型基板とｐ型ウェルとで構成される半導体基板の構造を改善することによってもセルを構成することができる。
図１１は、ｎ型基板８５上にシート抵抗の低いｐ+ウェル８６を用いた単位セルの断面図である。また、図１２は、ＣＣＤの単位セルの断面図を示す。
ＣＣＤの単位セルのｎ型基板８７、ｐ型ウェル８６、ｎ型埋め込みチャネル８９の不純物濃度は安定して製造を行うために、それぞれ約１０14ｃｍ-3、約１０15ｃｍ-3、約１０16ｃｍ-3程度にしてある。
ｎ型フォトダイオード９０の不純物濃度はある程度自由に設定できるため製造上の制約はあまりない。ｐ型ウェル８６のシート抵抗は上記の不純物濃度では約１００ｋΩ／□程度の値である。ＣＣＤは、前述のようにこのような高い値でも雑音が非常に小さい。
一方、増幅型のＭＯＳ撮像装置で雑音除去回路を使用する場合、このｐ型ウェルのシート抵抗は非常に重要である。何故ならば、リセットパルスによるｐ型ウェル８６の電位の擾乱が収まる時間がこの装置を応用するシステムにマッチングしなければならないからである。
現行のテレビ方式であるＮＴＳＣ方式では、雑音除去回路を動作させるのは水平帰線期間である約１１［μｓ］の間である。この時間のあいだにｐ型ウェル８６の電位の擾乱が０．１［ｍＶ］程度まで収まる必要がある。
この０．１［ｍＶ］という非常に小さい値は、ＣＣＤの雑音電圧出力がこの程度であることから起因している。１１［μｓ］という非常に短い時間で０．１［ｍＶ］という非常に小さい値に落ちつかせるには、詳しい解析よるとｐ型ウェル８６のシート抵抗を１ｋΩ／□以下にしなければならない。これは従来のＣＣＤの約１／１００である。
そのためには、ｐ型ウェル８６の不純物濃度を約１００倍にする必要があり、ｐ型基板のところで前述したように、ＣＣＤでは不可能な濃度である。さらにハイビジョンテレビ方式では水平帰線期間が３．７７［μｓ］であり、ｐ型ウェル８６のシート抵抗を３００Ω／□以下にしなければならない。
他の変形例としては、高濃度のｐ+型サンドイッチ層を基板上に形成し、表面をそれより濃度の低いｐ型層にすることが考えられる。
図１３は、ｐ-型基板９１とｐ型層９３との間にｐ+型サンドイッチ層９２を形成した半導体基板の構成を示す図である。また、図１４は、ｎ型基板９５とｐ型層９７との間にｐ+型サンドイッチ層９６を形成した半導体基板の構成を示す図である。
このようなｐ+型サンドイッチ層は高加速度のメガボルトイオン打ち込み機により実現できる。
上記ｐ型層には、単位セルの構成要素であるフォトダイオー８３、トランジスタなどの他に、水平アドレス回路、垂直アドレス回路などの周辺回路も形成される。
図１５は、フォトダイオード８３の周囲を高濃度のｐ型ウェル１０３で囲み、ｎ型基板１０１上の他の部分を他のｐ型ウェル１０２で形成することにより構成される半導体基板の構成を示す図である。
このような構成を採用することにより、フォトダイオード８３への暗電流の漏れ込みを防止することができる。なお、半導体基板１０１は、ｐ-型基板であってもよい。
さらに、セル周辺の水平アドレス回路や垂直アドレス回路の一部又は全部を形成するｐ型ウェルの濃度は回路設計の方から決められており、セルの最適値とは異なるため撮像領域を形成するｐ型ウェルとは別のｐ型層にすることも考えられる。
図１６は、ｎ型基板１０５上に撮像領域を構成するｐ型ウェル１０６を形成するとともに、周辺回路部を構成する他のｐ型ウェル１０７を別々に形成した半導体基板の構成を示す図である。
このような構成とすることにより、各構成要素に適したｐ型ウェルを形成することができる。なお、上記ｎ型基板１０５は、ｐ-型基板であっても良い。
図１７は、ｎ型基板１０５上に撮像領域を形成するｐ+型サンドイッチ層１０８及び濃度の低いｐ型層１０９を形成するとともに、周辺回路部に他のｐ型ウェル１０７を形成したものである。
このような構成とすることにより、各構成要素に適したｐ型ウェルを形成することができ、フォトダイオードへの暗電流の漏れ込みを防止することができる。なお、上記ｎ型基板１０５は、ｐ-型基板であっても良い。
以上説明したように、本実施例によれば、垂直方向に隣接する複数（ここでは、２つ）のフォトダイオードで１つの出力回路を共有する単位セルを用いているので、単位セルの面積を微細化することができる。出力回路を共有するフォトダイオードの数は２つに限られずに、３つ以上でも良い。
なお、出力回路６８の変形例として、図１８に示すように、垂直選択トランジスタ６６の代わりに垂直選択容量６９を設けられてもよい。この構成では、単位セル当たりのトランジスタの数をさらに削減することができ、セルの微細化に有利である。アドレス線６−１にハイレベルの電圧を印加すると、増幅トランジスタ６４のゲート電圧が高電圧側にシフトする。隣接する単位セルの増幅トランジスタ６４のゲート電圧は低いままであるので、垂直信号線８−１にはアドレスされた増幅トランジスタ６４の信号が現れる。
また、単位セルの出力をノイズキャンセラを介して出力しているので、単位セルの増幅トランジスタの閾値バラツキに応じた固定パターン雑音を取り除くことができる。さらに、ノイズキャンセラにおいては、クランプ容量３２−１，３２−２，…（以下、これらを３２と総称する。他の添え字付きの部材についても同様）とサンプルホールド容量３４が直接接続されて近接しているので、これらを同一面上に積層して形成することができ、容量を小型化できる。
さらに、単位セルの出力をインピーダンス変換回路を介してノイズキャンセラに供給しているので、雑音出力時と信号プラス雑音出力時とで、単位セルから見たノイズキャンセラのインピーダンスがほぼ同一であるため、両出力時で雑音成分はほぼ同一となり、両者の差分をとると、正確に雑音出力を除去でき、信号成分のみ取り出すことが可能となり、正確にノイズをキャンセルすることができる。また、単位セルからノイズキャンセラを見ると、インピーダンス的にはゲート容量しか見えず、その容量は非常に小さいので、短時間に確実にノイズをキャンセルすることができる。
また、単位セルを形成する半導体基板として、ｐ-型不純物基体と、ｐ-型不純物基体上に形成されたｐ+型不純物層とからなる基板を用いることにより、単位セルに進入する暗電流を低減することができ、かつ、基板表面の電位を安定させることができるので、雑音除去回路を確実に動作させることができる。
次に、第１実施例において、ノイズキャンセラ回路部分を変形した実施例を説明する。
第２実施例
図１９は、本発明の第２実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ１−ｉ−ｊ付近の回路構成は第１実施例と同じである。
垂直信号線８−１，８−２，…の他端は、クランプ容量１３１−１，１３１−２，…、クランプトランジスタ１３２−１，１３２−２，…、水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５に接続される。クランプ容量１３１−１，１３１−２，…と、サンプルホールドトランジスタ１３３−１，１３３−２，…との間にはクランプトランジスタ１３２−１，１３２−２，…のドレインが接続される。クランプトランジスタ１３２−１，１３２−２，…のソースは共通ソース端子１４１に接続され、ゲートは共通ゲート端子１４２に接続される。サンプルホールドトランジスタ１３３−１，１３３−２，…と、水平選択トランジスタ１２−１，１２−２，…との接続点はサンプルホールド容量１３４−１，１３４−２，…を介して接地される。
次に、図２０のタイミングチャートを参照して、このように構成されたＭＯＳ型固体撮像装置の動作について説明する。なお、負荷トランジスタ９の共通ドレイン端子２０、クランプトランジスタ１３２の共通ソース端子１４１はＤＣ駆動であるので、タイミングチャートから省略している。単位セルは図７に示すもので説明する。
垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、当該垂直アドレス線６−１に接続されている単位セルＰ１−１−１，Ｐ１−１−２，…の垂直選択トランジスタ６５がオンとなり、増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
サンプルホールドトランジスタ１３３−１，１３３−２，…の共通ゲート１４３をハイレベルとしてサンプルホールドトランジスタ１３３−１，１３３−２，…をオンする。この後、クランプトランジスタ１３２−１，１３２−２，…の共通ゲート１４２をハイレベルとしてクランプトランジスタ１３２−１，１３２−２，…をオンする。
次に、リセット線７−１にハイレベルのリセットパルスを印加すると、当該リセット線７−１に接続されている単位セルＰ１−１−１，Ｐ１−１−２，…のリセットトランジスタ６６がオンとなり、出力回路６８の入力端子の電荷がリセットされる。このため、出力回路６８からはフォトダイオード６２に信号電荷が無い時の増幅トランジスタ６４の閾値バラツキに応じた雑音成分が出力される。
次に、クランプトランジスタ１３２−１，１３２−２，…の共通ゲート１４２をローレベルとしてクランプトランジスタ１３２−１，１３２−２，…をオフする。このため、垂直信号線８−１，８−２，…に現れている雑音成分はクランプ容量１３１−１，１３１−２，…に蓄積される。このように、垂直信号線８−１，８−２，…の電位がクランプ容量１３１−１，１３１−２，…にクランプされるタイミングは、クランプトランジスタの共通ゲート１４２に印加されるクランプパルスがローレベルに戻る時であり、リセットパルスとフォトダイオード選択パルスの間である。
単位セルＰ１−１−１，Ｐ１−１−２，…においては、フォトダイオード６２ａはリセット後、信号電荷の蓄積が行われており、次に、これを読み出す。そのため、フォトダイオード選択線２２−１にハイレベルの選択パルスを印加すると、出力回路６８からはフォトダイオード６２ａの出力信号（信号電荷成分プラス雑音成分）が出力される。前述したように、クランプ容量１３１−１，１３１−２，…には雑音成分が蓄積されているので、クランプノード１４５−１，１４５−２，…には垂直信号線８−１，８−２，…の電圧変化分、すなわち信号成分プラス雑音成分から雑音成分を差し引いた、固定パターン雑音のない信号電圧のみが現れる。サンプルホールドトランジスタ１３３−１，１３３−２，…はオンされており、同じ信号電圧がサンプルホールド容量１３４−１，１３４−２，…の端子に現れている。
そして、サンプルホールドトランジスタ１３３−１，１３３−２，…の共通ゲート１４３をローレベルとしてサンプルホールドトランジスタ１３３−１，１３３−２，…をオフする。このとき、クランプノード１４５−１，１４５−２，…に現れている雑音のない電圧がサンプルホールド容量１３４−１，１３４−２，…に保持される。
この後、水平選択トランジスタ１２−１，１２−２，…に水平アドレスパルスを順次印加することにより、サンプルホールド容量１３４−１，１３４−２，…に蓄積されている雑音のないフォトダイオード６２ａの信号が出力端子（水平信号線）１５から読み出される。
次に、垂直アドレス線６−１にハイレベルのアドレスパルスを印加するときは、フォトダイオード選択線２２−１の代わりにフォトダイオード選択線２４−１にハイレベルの選択パルスを印加し、出力回路６８からフォトダイオード６２ｂの出力信号を出力させる。他の動作は上と同じである。
以下、同様に、垂直アドレス線６−２，６−３，…について上述の動作を繰り返すことにより、２次元状に配置された全てのセルの信号を取り出すことが出来る。
第３実施例
図２１は、本発明の第３実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ１−ｉ−ｊ付近の回路構成は第１実施例と同じである。
第３実施例は、第１実施例のインピーダンス変換回路を第２実施例のノイズキャンセラに接続した例である。なお、クランプトランジスタ１３２の共通ソースは本実施例ではＤＣ駆動している。
第４実施例
図２２は、本発明の第４実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ１−ｉ−ｊ付近の回路構成は第１実施例と同じである。
負荷トランジスタ９−１，９−２，…とは反対側の垂直信号線８−１，８−２，…の端部は、スライストランジスタ１５０−１，１５０−２，…のゲートにそれぞれ接続されている。スライストランジスタ１５０−１、１５０−２，…のソースにはスライス容量１５２−１，１５２−２，…の一端が接続されており、スライス容量１５２−１，１５２−２，…の他端はスライスパルス供給端子１５４に接続されている。スライストランジスタ１５０−１，１５０−２，…のソース電位をリセットするために、スライストランジスタのソースとスライス電源端子１５８との間にスライスリセットトランジスタ１５６−１，１５６−２，…が設けられ、このトランジスタ１５６−１，１５６−２，…のゲートにスライスリセット端子１６０が接続されている。
スライストランジスタ１５０−１，１５０−２，…のドレインには、スライス電荷転送容量１６２−１，１６２−２，…が接続されている。また、スライストランジスタ１５０−１，１５０−２，…のドレイン電位をリセットするために、そのドレインと蓄積ドレイン電源端子１６４との間にドレインリセットトランジスタ１６６−１，１６６−２，…が設けられ、このトランジスタ１６６−１，１６６−２，…のゲートにドレインリセット端子１６８が接続されている。さらに、スライストランジスタ１５０−１，１５０−２，…のドレインは、水平アドレス回路１３から供給される水平アドレスパルスにより駆動される水平選択トランジスタ１２−１，１２−２，…を介して信号出力端１５に接続されている。
このように第４実施例のＣＭＯＳセンサは第３図に示した第１実施例に対して、単位セルＰ１−ｉ−ｊの構成は同じであるが、ノイズキャンセラの部分の構成が異なり、第４実施例のノイズキャンセラは、垂直信号線８−１，８−２，…に現れる電圧をスライストランジスタ１５０のゲート容量を介して電荷に変換し、電荷領域で引き算をすることにより雑音を抑圧することが特徴である。
次に、本実施例の駆動方法について説明する。図２３は本実施例の動作を示すタイミングチャートであり、図２４はスライストランジスタ１５０−１，１５０−２，…のポテンシャル図を示している。ここで、スライストランジスタはｐチャネル型とする。
まず、１行目の垂直アドレス線６−１にハイレベルの垂直アドレスパルスを印加すると、この行の単位セルの垂直選択トランジスタ６６のみオンし、この行の増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
次いで、スライスリセット端子１６０にスライスリセットパルスを印加し、スライスリセットトランジスタ１５６−１，１５６−２，…をオンし、スライス容量１５２−１，１５２−２，…の電荷を初期化する。
さらに、スライスリセットトランジスタ１５６をオフする。この初期化の前、または後にリセット線７−１にハイレベルのリセットパルスを印加すると、当該リセット線７−１に接続されている単位セルＰ１−１−１，Ｐ１−１−２，…のリセットトランジスタ６６がオンとなり、出力回路６８の入力端子の電荷がリセットされる。このため、出力回路６８からはフォトダイオード６２に信号電荷が無い時の増幅トランジスタ６４の閾値バラツキに応じた雑音成分が出力される。スライスパルス供給端子１５４に第１のスライスパルスＳＰ１を印加する。これにより、信号が無い時のスライストランジスタ１５０のゲート下のチャンネル電位Ｖochを越えて、第１のスライス電荷がドレインに転送される。このとき、ドレインリセット端子１６８にはドレインリセットパルスが印加され、ドレインリセットトランジスタ１６６はオンするので、ドレイン電位は蓄積ドレイン電源端子１６４の電圧Ｖsddに固定されている。従って、第１のスライス電荷はドレインリセットトランジスタ１６６を通って蓄積ドレイン電源端子１６４へ排出される。
次いで、フォトダイオード選択線２２−１にハイレベルの選択パルスを印加すると、出力回路６８からはフォトダイオード６２ａの出力信号（信号電荷成分プラス雑音成分）が出力される。
次いで、スライスパルス供給端子１５４に第２のスライスパルスＳＰ２を印加する。これにより、信号電荷があるときの電圧がかかっているスライストランジスタ１５０のゲート下のチャンネル電位Ｖschを越えて、第２のスライス電荷がドレインに転送される。このとき、ドレインリセットトランジスタ１６６はオフしているので、第２のスライス電荷はドレインに接続されているスライス電荷転送容量１６２に転送される。
次いで、水平アドレス回路１３から水平選択パルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、水平信号線１５から１ライン分の信号を順次取り出す。この動作を、次のライン、その次のラインと順次続けることにより、２次元状の全ての信号を読み出すことができる。
このデバイスでは、スライス容量１５２の値をＣslとすると、最終的に水平信号線１５に読み出される電荷（第２のスライス電荷）は
Ｃsl×（Ｖsch−Ｖ0ch）
となり、信号があるときとリセットされ信号がないときの差に比例する電荷が現れるため、単位セル内の増幅トランジスタ６４の閾値ばらつきによる固定パターン雑音が抑圧されるという特徴がある。このように、垂直信号線８に現れる電圧を電荷に変換し、電荷領域で引き算をする回路構成もノイズキャンセラと呼ぶことができる。
この型のノイズキャンセラの方法は、例えば図３の第１の実施例とは異なる。第１の実施例では、クランプノード４１では、電圧領域でノイズがなくなっており、電圧領域でノイズキャンセルをしている。一方、この型では、スライストランジスタ１５０のソース端では、電圧領域ではノイズはキャンセルされていないが、第２のスライスパルスＳＰ２が印加されたとき、はじめてノイズがキャンセルされた電荷がドレインに転送される。すなわち、電荷領域では、ノイズがキャンセルされている。
以上説明したように、第４実施例によれば、単位セルの出力をノイズキャンセラを介して出力しているので、単位セルの増幅トランジスタの閾値バラツキに応じた固定パターン雑音を取り除くことができる。
さらに、単位セルの出力をスライストランジスタのゲート容量を介してノイズキャンセラに供給しているので、雑音出力時と信号プラス雑音出力時とで、単位セルから見たノイズキャンセラのインピーダンスがほぼ同一であるため、両出力時で、雑音成分はほぼ同一となり、両者の差分をとると、正確に雑音出力を除去でき、信号成分のみ取り出すことが可能となり、正確にノイズをキャンセルすることができる。また、単位セルからノイズキャンセラを見ると、インピーダンス的にはゲート容量しか見えず、その容量は非常に小さいので、短時間に確実にノイズをキャンセルすることができる。
なお、第２のスライスパルスＳＰ２は直前の第１のスライスパルスＳＰ１の影響を受けることがある。そのため、第１及び第２のトランジスタの動作に対する第１、第２のスライスパルスの影響を同じにするために、第１のスライスパルスＳＰ１の直前にダミースライスパルスを入れることが有効である。また、第１のスライスパルスと第２のスライスパルスの振幅が同じであると、微妙な電圧条件では、微小信号領域で信号電荷が読み出せなくなったり直線性が悪くなったりするので、第１のスライスパルスの振幅に比べ第２のスライスパルスの振幅を大きくし第２のスライスパルスで読み出す電荷にバイアス電荷をはかせる方が動作が安定する。さらに、第１のスライスパルスに比して、第２のスライスパルスの幅を広くする方法も有力である。
第５実施例
図２５は、本発明の第５実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ１−ｉ−ｊ付近の回路構成は第１実施例と同じである。
第５実施例は図３に示した第１実施例からインピーダンス変換回路を省略した実施例である。
第６実施例
図２６、図２７は、本発明の第６実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ１−ｉ−ｊ付近の回路構成は第１実施例と同じである。
本実施例は図１９に示した第２実施例と共通する部分が多いが、異なる点は、信号プラス雑音出力時と雑音出力時との単位セル側から見たノイズキャンセラのインピーダンスの違いを補正するための容量ＣCMP１６０−１，１６０−２，…が、クランプ容量１３１より撮像領域（単位セル）側に、垂直信号線８−１，８−２，…に対して並列に、スイッチ１６２−１，１６２−２，…を介して接続されていることである。補正容量１６０とスイッチ１６２は、図２６の場合にはクランプ容量１３１と撮像領域の間に、また図２７の場合には撮像領域と負荷トランジスタ９との間に接続されている。
図２８は、本実施例における動作タイミングを示す。スイッチ１６２はクランプトランジスタ１３２によるクランプが終了し、垂直信号線に信号が出力されている期間にオン状態にする。パルスの位相では、サンプルホールドトランジスタ１３３−１，１３３−２，…の共通ゲート１４３に印加されるパルスの立ち下がり時に、スイッチングトランジスタ１６２−１，１６２−２，…の共通ゲート１６４がハイレベルにあることが必須である。また、フォトダイオード選択トランジスタ２２−１（または２４−１）が立ち上がる前にスイッチングトランジスタ１６２−１，１６２−２，…の共通ゲート１６４が立ち上がることが好ましい。ただし、その立ち上がりはクランプパルスの立ち下がりより後でなければならない。そうすると、サンプルホールド時に垂直信号線８に連なる容量は、サンプルホールド容量１３４をＣSH、クランプ容量１３１をＣCLとすると、次のようになる。
Ｃ＝ＣCMP＋ＣSH・ＣCL／（ＣCL＋ＣSH）
補正容量ＣCMPの大きさを、
２｛ＣCL−ＣCL・ＣSH／（ＣCL＋ＣSH）｝＞ＣCMP＞０
の範囲で設定すると、補正容量が無い時に比べて、サンプルホールド時に垂直信号線に連なる容量は、クランプ容量１３１の容量ＣCLの大きさに近づく。そのため、差分ＶCLはより小さくなり、そのため雑音も小さくなる。
図２９に垂直信号線８の電位とクランプノード１４５の電位の時間変化を示した。本実施例では、信号が０の暗時の場合のように垂直信号線８の電位がクランプ時に戻る電位とサンプルホールド時に戻る電位が同じ場合、サンプルホールド終了時点でのクランプノードの電位は、ΔＶCLに近い値まで戻ることなく０になる。従って、暗時であり信号が０であるのにも拘らずΔＶCLに相当する信号が現れてしまう等の不都合はない。このため、ΔＶCLのばらつきに起因する雑音の発生を未然に防止することができる。
このように本実施例によれば、雑音除去回路付きＭＯＳ型固体撮像素子において、垂直信号線８に補正容量１６０を設けることにより、雑音が発生する原因であった雑音除去動作中の容量変化を抑制することができ、より一層の雑音低下に寄与することが可能となる。すなわち、セルから見たインピーダンスがフォトダイオード選択後の信号プラスノイズ出力時と、リセット終了後のノイズ出力時で同一になり、正確にノイズキャンセルができる。
なお、第６実施例の変形例として、図３に示した第１実施例、図２１に示した第３実施例。図２５に示した第５実施例のノイズキャンセラにおいて、補正用容量を接続してもよい。
第２実施例〜第６実施例としては、第１実施例に対してノイズキャンセラ回路部分が異なる実施例を説明したが、次に、第１〜第６実施例に対して単位セルの構成が異なる他の実施例を説明する。
第７実施例
全体の構成は図３に示した第１実施例と同じであるので、図示省略する。ただし、図３の単位セルＰ１の代わりに図３０に示した単位セルＰ２を用いることが特徴である。
本実施例の単位セルＰ２の特徴は、フォトダイオード６２ａ，６２ｂが、垂直方向ではなく、水平方向に隣合って配置されており、それぞれがフォトダイオード選択トランジスタ６３ａ，６３ｂを介してリセットトランジスタ６６のソースと、増幅トランジスタ６４のゲートに接続され、１つの出力回路６８を共有していることである。
次に、図３１のタイミングチャートを参照して、動作について説明する。
まず、水平ブランキング期間において、先ず、垂直アドレス線６−１及びフォトダイオード選択線２２−１をハイレベルにし、垂直選択トランジスタ６５及びフォトダイオード選択トランジスタ６３ａをオンにする。
この結果、フォトダイオード６２ａとほぼ同等の電圧が増幅トランジスタ６４のゲートに現れる。さらに、増幅トランジスタ６４と負荷トランジスタ９−１でソースフォロワが形成され、増幅トランジスタ６４のゲート電圧とほぼ等しい電圧が垂直信号線８−１に現れる。
次いで、垂直アドレスパルス６−１をロウレベルにし、垂直選択トランジスタ６５をオフにする。この結果、ソースフォロワは動作しなくなるが、垂直信号線８−１の電位が直ちに変化することはなく、リセット前の増幅トランジスタ６４のゲート電圧とほぼ等しい電圧が保たれる。
次いで、リセット線７−１をハイレベルにし、リセットトランジスタ６６をオンにし、増幅トランジスタ６４のゲート及びフォトダイオード６２ａの電位を初期化する。
また、水平アドレス回路１３から水平アドレスパルスを水平選択トランジスタ１２−１のゲートに印加し、水平信号線１５から、フォトダイオード６３ａの信号を取り出す。
次に、同一の水平ブランキング期間内において、上述と同様な動作において、フォトダイオード選択トランジスタ６３ａの代わりにフォトダイオード選択トランジスタ６３ｂをオンする。この結果、水平信号線１５から、フォトダイオード６３ｂの信号を取り出す。
図示していないが、この水平ブランキング期間内において、同じ垂直アドレスの下で水平アドレスを順次変更して１行分の信号を順次取り出す。次の水平ブランキング期間内に次の垂直アドレスについて同様の動作を行い、順次、各行の信号を取り出す。
このように、本実施例に係るＭＯＳ型固体撮像装置によれば、第１実施例の効果に加えて、ある１フレーム期間中には、垂直アドレス線がオン・オフするのは、ある１つの水平期間だけであるので、垂直アドレス線の制御（垂直アドレス回路の構成）が簡単であるという利点がある。
第７実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図２９の説明は第７実施例にも等しく適用できる。また、第７実施例の単位セルに含まれる水平方向に隣接するフォトダイオードの数も２つに限らず、３つ以上でも良い。図１８に示すように、出力回路は垂直選択トランジスタの代わりに垂直選択容量を用いても良い。
第８実施例
図３２は第８実施例に係るＭＯＳ型固体撮像装置の構成を示す。単位セルＰ３−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。
図３３は、図３２に示した単位セルＰ３−１−１の構成を示す図である。ここでは、単位セルＰ３−１−１の構成のみを示すが、他の単位セルＰ３−１−２、〜についても同様の構成が採用されている。
同図に示すように、本実施例のＭＯＳ型固体撮像装置の単位セルは、４個のフォトダイオード６２ａ〜６２ｄ、４個のフォトダイオード選択トランジスタ６３ａ〜６３ｄ、１つの出力回路６８から構成されている。４個のフォトダイオードは２行２列のマトリクス状に配置されている。
フォトダイオード６２ａ〜６２ｄは、それぞれ選択トランジスタ６３ａ〜６３ｄを介して共通の出力回路６８に接続されている。選択トランジスタ６３ａ〜６３ｄは垂直アドレス回路５から水平方向に配設されているフォトダイオード選択線２２−１，２４−１，１７２−１，１７４−１により独立してオンオフ制御される。
このように、４つのフォトダイオード６２ａ〜６２ｄに対して共通の出力回路６４を接続して単位セルＰ１−１−１を構成することにより、従来のＭＯＳ型固体撮像装置の単位セルと比較して、三つの出力回路を省略することができる。
このように、本実施例に係るＭＯＳ型固体撮像装置によれば、第１実施例、第２実施例を組み合わせた効果を得ることができる。
第８実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図２９の説明は第８実施例にも等しく適用できる。また、第８実施例の単位セルに含まれるフォトダイオードの数も２行２列に限らず、３つ以上のマトリクスでもよいし、正方形のマトリクスでなくても良い。図１８に示すように、出力回路は垂直選択トランジスタの代わりに垂直選択容量を用いても良い。
本発明は上述した実施例に限定されず、種々変形して実施可能である。例えば、単位セルの増幅トランジスタを閾値バラツキがないように製造できれば、固定パターン雑音は発生しないので、ノイズキャンセラは省略することができる。あるいは、固定パターン雑音が発生しても、画質に影響が無ければ、同じくノイズキャンセラは省略することができる。この場合は、図１のような回路が垂直信号線と出力端子１５の間に接続される。
負荷トランジスタのゲートとソースは同一の電源ラインに接続されているが、別々の電源に接続してもよい。これにより、流れる電流を制御することができ、消費電力を下げることができる。
各実施例のノイズキャンセラにおいては、入力信号がないときに読み出す信号電流（雑音成分のみ）が小さい方が雑音が少ないので、蓄積ドレイン電源端子に印加されている電圧とビデオバイアス電圧とをほぼ等しくすることが好ましい。ビデオバイアス電圧とは、水平信号線１５から信号を電流で読み出すときに水平信号線１５がほぼ固定される電圧である。これを実現した変形例を図３４に示す。出力信号線１５にオペアンプ１７６が接続され、オペアンプ１７６の入出力端間に負荷抵抗１７８が接続される。これによると、信号電流が強制的に負荷抵抗１７８に流され、水平信号線１５は仮想的にある電圧、すなわちビデオバイアス電圧に固定される。
さらに、単位セルは２次元マトリクス状に配列した実施例を説明したが、本発明は単位セルを１次元アレイ状に配列する撮像装置にも適用できることは言うまでもない。この場合、単位セル内のフォトダイオードの配列は単位セルの配列とは無関係に、垂直方向、水平方向、両方向にマトリクス状に配列することが可能である。
産業上の利用可能性
以上のように本発明によれば、微細化することが可能なＭＯＳ型固体撮像装置が提供される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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