(57)【特許請求の範囲】
【請求項１】
時系列な入力データをＮ（Ｎ：２以上の自然数）ビット幅の並列データに変換し、Ｎ本のデータ出力線から並列に出力するデータ変換回路であって、
クロック信号を入力し、入力したクロック信号に基づいて位相を順次遅らせたＮ個のパルス列を生成し、パルス列ごとに１本ずつ設けられたＮ本のクロック信号線から前記Ｎ個のパルス列を並列に出力するパルス生成回路と、
前記クロック信号に同期した前記時系列な入力データが一方の入力端子に入力され、前記Ｎ本のクロック信号線の何れか一が他方の入力端子に接続され、前記Ｎ本のデータ出力線の何れか一が出力端子に接続されているＮ個のスルーラッチ回路と、
を有するデータ変換回路。
【請求項２】
クロック入力に、前記パルス生成回路と同じ前記クロック信号が入力され、入力されるクロック信号に基づいて、前記時系列な入力データをデータ入力端子から入力し、出力端子に接続されているＮ本のデータ入力線に出力するフリップフロップ回路を
さらに有する請求項１に記載のデータ変換回路。
【請求項３】
前記パルス生成回路は、
入力するクロック信号からグレイコードによって符号化された出力を得るグレイコードカウンタと、
当該グレイコードカウンタの出力から位相を順次遅らせた前記Ｎ個のパルス列を生成し、パルス列ごとに１本ずつ設けられた前記Ｎ本のクロック信号線から前記複数のパルス列を並列に出力するデコーダと、
から構成されている請求項１に記載のデータ変換回路。
【請求項４】
時系列な入力データをＮ（Ｎ：２以上の自然数）ビット幅の並列データに変換し、Ｎ本のデータ出力線から並列に出力するデータ入力部と、当該データ入力部の前記Ｎ本のデータ出力線に接続されている論理演算部とから構成されている同期式論理回路であって、
前記データ入力部は、
クロック信号を入力し、入力したクロック信号に基づいて位相を順次遅らせたＮ個のパルス列を生成し、パルス列ごとに１本ずつ設けられたＮ本のクロック信号線から前記Ｎ個のパルス列を並列に出力するパルス生成回路と、
前記クロック信号に同期した前記時系列な入力データが一方の入力端子に入力され、前記Ｎ本のクロック信号線の何れか一が他方の入力端子に接続され、前記Ｎ本のデータ出力線の何れか一が出力端子に接続されているＮ個のスルーラッチ回路と、
を有する同期式論理回路。
【請求項５】
前記データ入力部は、クロック入力に、前記パルス生成回路と同じ前記クロック信号が入力され、入力されるクロック信号に基づいて、前記時系列な入力データをデータ入力端子から入力し、出力端子に接続されているＮ本のデータ入力線に出力するフリップフロップ回路を
さらに有する請求項４に記載の同期式論理回路。
【請求項６】
前記パルス生成回路は、
入力するクロック信号からグレイコードによって符号化された出力を得るグレイコードカウンタと、
当該グレイコードカウンタの出力から位相を順次遅らせた前記Ｎ個のパルス列を生成し、パルス列ごとに１本ずつ設けられた前記Ｎ本のクロック信号線から前記複数のパルス列を並列に出力するデコーダと、
から構成されている請求項４に記載の同期式論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時系列な入力データから所定ビット幅で所定数の並列データを出力させるデータ変換回路に関する。また、本発明は、このデータ変換回路を用いる複数入力の同期式論理回路に関する。
【０００２】
【従来の技術】
従来の論理回路では、その入力段にシフトレジスタ構成のデータ入力部を具備するものが知られている。これは、複数の入力データが時系列に入力される場合、その入力データ列を演算部に適合させた入力形式、即ち所定ビット数で所定数の並列データに分岐させながら演算部に送る必要があるからである。
【０００３】
図４は、この従来の論理回路の一構成例として、同期式平均値回路のブロック図を示す。ここに例示した同期式平均値回路１０は、８ビットの入力データを８個（８バイト）入力し、その平均値を演算により求めて出力する論理回路である。
この同期式平均値回路１０は、論理演算部としての平均値回路１１と、データ入力部としてのシフトレジスタ１２とから構成されている。シフトレジスタ１２は、それぞれ８ビットのデータを一時記憶する単位レジスタＵＲ0 〜ＵＲ7 により構成されている。単位レジスタＵＲ0 〜ＵＲ7 それぞれは、特に図示しないが、８個のフリップフロップにより構成されている。初段の単位レジスタＵＲ0 のデータ入力端子に入力データ線が接続され、単位レジスタＵＲ0 のデータ出力端子に次段の単位レジスタＵＲ1 のデータ入力端子が接続されている。同様に、単位レジスタＵＲ1 のデータ出力端子が次段の単位レジスタＵＲ2 データ入力端子に接続され、このような接続が隣接する単位レジスタ間で繰り返されて、８個の単位レジスタＵＲ0 〜ＵＲ7 が直列に接続されている。この８個の単位レジスタＵＲ0 〜ＵＲ7 の段間の７つの接続ノードと最終段の単位レジスタＵＲ7 のデータ出力端子は、それぞれデータ出力線に接続され、これらのデータ出力線に平均値回路１１の入力端子が接続されている。各単位レジスタＵＲ0 〜ＵＲ7 のクロック入力端子には、共通なクロック信号線が接続されている。また、特に図示しないが、平均値回路１１にも上記共通なクロック信号線が接続されている。
【０００４】
このような構成の同期式平均値回路１０では、データ入力線にデータが入力されクロック信号線にクロック信号が供給されると、シフトレジスタ１２内を入力されたデータが順次送られていく。これにともなって、入力側のデータ出力線から順にデータが現れ始め、８バイトのデータがシフトレジスタ１２内に保持された時点以降は全てのデータ出力線にデータが現れるようになる。平均値回路１１は、この全てのデータ出力線にデータが現れるときからのデータを入力データとして受け付け始める。入力データが８バイト揃った時点で、平均値回路１１は、この入力データから、内蔵した所定の論理回路を用いて平均値を算出し出力する。続けてデータが入力される場合には、同様な動作を繰り返して平均値を順次算出し出力する。データ入力がなくると、最初のデータ出力線にデータが現れなくなるので、その時点でデータの受け付けを終了する。なお、実際の平均値回路１１は、データ出力線にデータが現れているか否か、或いは８ビット揃ったか否かの判断は困難なので、例えば同期をとるためのクロック信号にもとづいて制御される。
【０００５】
【発明が解決しようとする課題】
しかし、従来の同期式論理回路では、データ入力部がシフトレジスタ構成であり、シフトレジスタの途中に設けたタップから出力されるデータの一部しか実際の論理演算部の入力データとして用いられていない。このため、従来の同期式論理回路を用いると、消費電力が必要以上に大きくなるといった不利益を被ることは避けられない。
【０００６】
たとえば、図４の回路では、データ入力時には全ての単位レジスタＵＲ0 〜ＵＲ7 が常時動作していることから、データ入力部でのデータ遷移確率が高くデータ入力線の負荷容量を充放電する電力消費が大きい。また、単位レジスタＵＲ0 〜ＵＲ7 が共通なクロック信号で駆動されていることから、クロック信号線の負荷容量が大きく、この負荷容量を充放電するデータ入力時の電力消費もかなり大きなものとなる。
【０００７】
本発明は、このような実情に鑑みてなされ、電力を余り消費せずに時系列な入力データから複数の並列データを出力するデータ変換回路と、そのデータ変換回路をデータ入力部に用いて低消費電力化を図った同期式論理回路とを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の課題を解決し、上記目的を達成するために、本発明に係るデータ変換回路は、時系列な入力データをＮ（Ｎ：２以上の自然数）ビット幅の並列データに変換し、Ｎ本のデータ出力線から並列に出力するデータ変換回路であって、クロック信号を入力し、入力したクロック信号に基づいて位相を順次遅らせたＮ個のパルス列を生成し、パルス列ごとに１本ずつ設けられたＮ本のクロック信号線から前記Ｎ個のパルス列を並列に出力するパルス生成回路と、前記クロック信号に同期した前記時系列な入力データが一方の入力端子に入力され、前記Ｎ本のクロック信号線の何れか一が他方の入力端子に接続され、前記Ｎ本のデータ出力線の何れか一が出力端子に接続されているＮ個のスルーラッチ回路と、を有する。
また、本発明に係る同期式論理回路は、上記構成のパルス生成回路及び上記構成の複数の一時記憶手段と、を有するデータ入力部と、当該データ入力部の複数のデータ出力線に接続されている論理演算部とから構成されている。
【０００９】
このような構成のデータ変換回路及び同期式論理回路では、パルス生成回路から位相を順次遅らせたＮ個のパルス列が生成され、それぞれ独立のクロック信号線に出力される。この独立のクロック信号により、Ｎ個のスルーラッチ回路がそれぞれ駆動され、スルーラッチ回路の個数Ｎに応じたＮビット幅の入力データが、各スルーラッチ回路の出力端子からＮ本のデータ出力線に並列に出力される。
このときＮ個のスルーラッチ回路は、クロックパルスの入力があるときのみ作動してデータ入力線に現れる入力データを取り込んでデータ出力線に出力し、クロックパルスの入力がないときは停止状態に保持される。これによりデータ入力部のデータ遷移確率は、必要最小限にまで低減される。
また、各クロック信号線には単一のスルーラッチ回路のみ接続されていることから、クロック信号線の負荷容量は極めて小さい。
【００１０】
【発明の実施の形態】
以下、本発明に係るデータ変換回路および同期式論理回路を、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明のデータ変換回路をデータ入力部に有する同期式平均値回路の概略構成を示すブロック図である。ここに例示した同期式平均値回路は、８ビットの入力データを８個（８バイト）入力し、その平均値を演算により求めて出力する論理回路である。
この同期式平均値回路１は、論理演算部としての平均値回路２と、データ入力部３とから構成されている。データ入力部３は、それぞれ８ビットのデータを一時記憶するラッチＬ0 〜Ｌ7 と、各ラッチＬ0 〜Ｌ7 のデータ入力を制御する転送ラッチ４と、位相の異なるクロックパルスを生成し各ラッチＬ0 〜7 に供給するパルス生成回路５とから構成されている。
【００１２】
転送ラッチ４のデータ入力端子Ｄにデータ入力線が接続され、転送ラッチ４のデータ出力端子Ｑが各ラッチＬ0 〜Ｌ7 のデータ入力端子Ｄに接続されている。ラッチＬ0 〜Ｌ7 のデータ出力端子Ｑは、それぞれ平均値回路２の入力端子に接続されている。転送ラッチ４とパルス生成回路５は、共通なクロック入力線に接続されている。パルス生成回路５からは８本のクロック出力線が取り出され、各クロック出力線が各ラッチＬ0 〜Ｌ7 のクロック入力端子Ｇに個別に接続されている。
【００１３】
図２（ａ）は、パルス生成回路１４の概略構成を示すブロック図である。このパルス生成回路５は、前記クロック入力線からクロック信号ＣＬＫを入力し、入力したクロック信号ＣＬＫのパルスごとにグレイコードで符号化されたパルス列を生成するグレイコードカウンタ６と、このカウンタ出力を復号するデコーダ７とから構成されている。本実施例でのグレイコードは３ビットで足り、このグレイコードカウンタ６は３個のフリップフロップから構成されている。
ところで、一般的なパルス発生回路では、図３（ａ）に示すような、ＢＣＤ符号(binary coded decimal code)を生成するバイナリーカウンタ８が用いられることが多い。この場合のカウンタ出力は、その隣接する符号間で変化するビット数が２ビット、或いは自然２進数の７から８に変化するときでは３ビット存在する。このため、例えば各ビットを受けもつ回路の動作遅れの不均衡等によって、図３（ｂ）のタイミングチャートに示すように、あるデコーダ出力φmにパルスを立ち上げるカウンタ出力のステート遷移期間内に、他のデコーダ出力φnに動的ハザード(dynamic hazard)が発生することがある。動的ハザードが発生すると、後段の前記ラッチＬ0〜Ｌ7が誤動作し前記平均値回路２に正しいデータを入力することができない。
これに対し、図２（ａ）に示す本発明のパルス生成回路５において、グレイコードカウンタ６の出力は、その隣接する符号間で変化するビット数が必ず１ビットとなる。この結果、上述した動的ハザードの発生を効果的に防止することができる。
【００１４】
各ラッチＬ0 〜Ｌ7 は、例えば８個のラッチで構成され、クロック信号ＣＬＫの入力タイミングで出力側へ１バイトのデータを同時に出力できる。また、転送ラッチ４は、８個のフリップフロップにより構成されている。これに対応して、前記データ入力線、転送ラッチ４と各ラッチＬ0 〜Ｌ7 間のデータ線、及び前記データ出力線は、それぞれ８本設けられている。なお、転送ラッチ４に関しては、データがクロック信号ＣＬＫと同期して入力される場合、省略することができる。
【００１５】
このように構成された同期式論理回路１では、前記転送ラッチ４にクロック信号ＣＬＫとデータが入力されると、転送ラッチ４からはクロック信号ＣＬＫが入力される毎に８ビットのデータが次々に出力される。
一方、同じクロック信号ＣＬＫが入力される前記パルス生成回路５内では、グレイコードで符号化されたパルス列が、クロック信号ＣＬＫが入力されるごとにグレイコードカウンタ６から出力される。このカウンタ出力にもとづいて、デコーダの出力φ0 〜φ7 に接続された８本のクロック信号線には、もとのクロック信号ＣＬＫの周期ずつ順次位相がずれ孤立したクロックパルスが出力される。
上述したように、このクロックパルスの生成と前記転送ラッチ４のデータ出力とが同一のクロック信号ＣＬＫで制御されている。したがって、クロックパルスによって駆動される前記ラッチＬ0 〜Ｌ7 は、転送ラッチ４から順次出力される８ビットのデータを順序よく取り込んで、データ出力線側に出力する。この結果、平均値回路２のデータ入力端子には、クロック信号ＣＬＫの８個を単位として８バイトのデータが揃い、内蔵の論理演算回路によって、この８バイトのデータの平均値が算出され出力される。
【００１６】
つぎに、本実施例の同期式論理回路１について消費電力を大まかに見積もり、図４の従来の同期式論理回路１０と比較することによって本発明による消費電力低減の効果を具体的に考察する。
【００１７】
一般に、論理回路の消費電力は、クロック信号線で定常的に消費される電力と、データ線で定常的に消費される電力と、論理回路を構成する各ゲート内の動作時消費電力および待機時消費電力とに大別できる。さらに、各ゲート内の動作時消費電力は、データの遷移確率に依存する電力（例えば各ゲートの負荷容量および寄生容量を充放電するための電力、データのステートが変化したときの電源から接地に向けて過渡的に流れる貫通電流等）と、主に基板側で消費されるｐｎ接合の逆バイアス電流やカットオフしているトランジスタのサブスレッショルド電流により消費される電力等に分けることができる。
【００１８】
これらの電力のうち、全体の消費電力Ｐに占める割合が高いのは、一般に、各ゲート内の貫通電流による電力（Ｐdc）と、負荷容量を充放電するための電力（Ｐac）である。さらに、負荷容量を充放電するための電力（Ｐac）では、クロック信号線で消費される電力（Ｐck）と、データ線で消費される電力（Ｐdata）が支配的である。これらの支配的な電力は、図１および図４の論理回路のデータ入力部において、次の〔数１〕および〔数２〕により表される。
【００１９】
【数１】
0003757520.tif 000002
【数２】
0003757520.tif 000003
ここで、Σ（和）は各ゲート（図１のラッチＬ0 〜Ｌ7 または図４の単位レジスタＵＲ0 〜ＵＲ7 を構成するフリップフロップ）についての総和を示す。
また、〔数２〕に示すクロック信号線で消費される電力（Ｐck[i] ）およびデータ線で消費される電力（Ｐdata[i] ）は、それぞれ次の〔数３〕および〔数４〕により表される。
【００２０】
【数３】
Ｐck[i]   ＝ｆ×Ｃck×Ｖ2 
【数４】
Ｐdata[i] ＝α×ｆ×Ｃdata×Ｖ2 
ここで、ｆは動作周波数（クロック周波数）、Ｖは電源電圧、αはデータ遷移確率、Ｃckはクロック信号線の負荷容量、Ｃdataはデータ線の負荷容量を示す。
【００２１】
上述した〔数３〕内のクロック信号線の負荷容量Ｃckは、ラッチＬ0 〜Ｌ7 を構成する各ラッチまたは単位レジスタＵＲ0 〜ＵＲ7 を構成するフリップフロップを一つの負荷としたときのファンイン(fan-in)数にほぼ比例すると考えられる。いま、この一つの負荷の負荷容量をＣck0 とする。図４の従来の論理回路では、単位レジスタＵＲ0 〜ＵＲ7 それぞれが８個のフリップフロップで構成され、この全てのフリップフロップが一本のクロック信号線で常時駆動される。しがたって、Ｐck[i] ≒６４ｆＣck0 Ｖ2 となる。
【００２２】
これに対し、図１に示す本実施例の論理回路１では、クロック信号線で消費される電力（Ｐck[i] ）は次の〔数５〕の値をとる。
【数５】
Ｐck[i] ≒  ８ｆＣck0 Ｖ2 ＋３ｆＣck0 Ｖ2 ＋８ｆＣck0 Ｖ2 
＝１９ｆＣck0 Ｖ2 
【００２３】
この〔数５〕の第１項は、ラッチＬ0 〜Ｌ7 で消費される電力を示している。図１の本実施例の論理回路１では、クロック信号により駆動されるのはラッチＬ0 〜Ｌ7 のうち一つであり、従来に比べてファンイン数が実質的に１／８となり、これにともなって消費電力も１／８に低減されている。
〔数５〕の第２項および第３項は、本発明で新たに付加される消費電力である。第２項は、パルス生成回路５を構成する図６のグレイコードカウンタ６で消費される電力であり、グレイコードカウンタ６が３個のフリップフロップから構成されていることに対応して第２項の係数が３となっている。また、第３項は、図１の転送ラッチ４で消費される電力であり、この転送ラッチ４が８個のフリップフロップで構成されていることに対応して第３項の係数が８となっている。
以上より、本実施例の論理回路１のデータ入力部においてクロック信号線で消費される電力（Ｐck[i] ）については、従来の約７０％の電力が大幅に削減される。
【００２４】
一方、前記〔式４〕に示すデータ線で消費される電力（Ｐdata[i] ）に関して、本実施例のラッチＬ0 〜Ｌ7 内のデータは１／８サイクルで更新され、データ遷移確率αが１／８に低減される。この結果、ここでの消費電力（Ｐdata[i] ）も１／８に低減され、従来の約８８約％の電力が大幅に削減される。
また、特に式では示さないが、各ゲート内の貫通電流による電力（Ｐdc）もデータ遷移確率αに依存することから、この貫通電流による電力（Ｐdc）も大幅に低減される。
【００２５】
さらに、本発明は、論理回路のデータ入力部の面積縮小に貢献する。
具体的には、フリップフロップ１個の占有面積をＦＦとすると、従来の論理回路１０のデータ入力部１２において、クロック信号線やデータの線の配線領域を除いた面積Ｓは６４ＦＦとなる。これに対し、本実施例に係る論理回路１における上記面積Ｓは、上記ＦＦがラッチの占有面積の２個分に相当すると換算すると、次の〔数６〕に示す値をとる。
【数６】
0003757520.tif 000004
この〔数６〕の第１項は、ラッチＬ0 〜Ｌ7 の占有面積で、フリップフロップで構成させた従来の単位レジスタＵＲ0 〜ＵＲ7 に対し半減している。第２項は、パルス生成回路５のフリップフロップの面積増加分、第３項は転送ラッチ４の面積増加分である。
以上より、従来に比べ約２３約％の面積縮小となる。なお、この計算には図２のデコーダ７の占有面積とクロック信号線が８本に増加したことによる面積増加が加味されていないが、これらを考慮しても１０％〜２０％程度の面積縮小が見込まれる。
【００２６】
【発明の効果】
以上説明してきたように、本発明に係わるデータ変換回路によれば、時系列なデータをシフトさせずに所定の入力形式にデータを変換することができ、大幅な消費電力の低減が可能となる。
また、このデータ変換回路を、データを所定のサイクルで更新して入力する同期式論理回路のデータ入力部に用いれば、この同期式論理回路の消費電力を低減することが可能となる。
また、このデータ変換回路または同期式論理回路は、データをシフトさせる必要がなくスルーラッチで構成できることから、占有面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係わる同期式平均値回路の概略構成を示すブロック図である。
【図２】図２（ａ）は、図１の実施例において、パルス生成回路の概略構成を示すブロック図である。図２（ｂ）は、このパルス生成回路の動作を示すタイミングチャートである。
【図３】図３（ａ）は、一般的なパルス生成回路の概略構成を示すブロック図である。図３（ｂ）は、このパルス生成回路の動作を示すタイミングチャートである。
【図４】従来の同期式論理回路の一構成例として、同期式平均値回路の概略構成を示すブロック図である。
【符号の説明】
１…同期式平均値回路（同期式論理回路）、２…平均値回路（論理演算部）、３…データ入力部、４…転送ラッチ（転送ラッチ回路）、５…パルス生成回路、６…グレイコードカウンタ、７…デコーダ、８…バイナリーカウンタ、ＣＬＫ…クロック信号、Ｌ0 〜Ｌ7 …ラッチ（ラッチ回路）、φ0 〜φ7 …デコーダ出力。
【図１】
0003757520.tif 000005
【図２】
0003757520.tif 000006
【図３】
0003757520.tif 000007
【図４】
0003757520.tif 000008