(57)【特許請求の範囲】
【請求項１】
ソース端が電源に接続され、ドレイン端が短絡されて出力パッドに接続された第１のＰ型ＭＯＳトランジスタおよび少なくとも１つの第２のＰ型ＭＯＳトランジスタと、
これら第１および第２のＰ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端がグランドに接続された第３のＰ型ＭＯＳトランジスタと、
入力端が内部信号線に接続され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＰ型ＭＯＳトランジスタのゲート端を駆動する第１の駆動回路と、
前記第２のＰ型ＭＯＳトランジスタのゲート端に接続され、前記第２のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位までディスチャージする第１の電位補正回路と、
ソース端がグランドに接続され、ドレイン端が短絡されて前記出力パッドに接続された第１のＮ型ＭＯＳトランジスタおよび少なくとも１つの第２のＮ型ＭＯＳトランジスタと、
これら第１および第２のＮ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端が電源に接続された第３のＮ型ＭＯＳトランジスタと、
入力端が前記内部信号線に接続され、出力端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＮ型ＭＯＳトランジスタのゲート端を駆動する第２の駆動回路と、
前記第２のＮ型ＭＯＳトランジスタのゲート端に接続され、前記第２のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位までチャージアップする第２の電位補正回路とを備えることを特徴とする出力バッファ回路。
【請求項２】
前記第１の電位補正回路は、前記第２のＰ型ＭＯＳトランジスタのゲート端の電位を検出して、一定の電位に到達した時点で、もしくは、前記内部信号線の電位を検出して、ロウレベルからハイレベルに変化してから一定時間後に、前記第２のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位までディスチャージするものであり、
前記第２の電位補正回路は、前記第２のＮ型ＭＯＳトランジスタのゲート端の電位を検出して、一定の電位に到達した時点で、もしくは、前記内部信号線の電位を検出して、ハイレベルからロウレベルに変化してから一定時間後に、前記第２のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位までチャージアップするものであることを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
ソース端が電源に接続され、ドレイン端が短絡されて出力パッドに接続された第１のＰ型ＭＯＳトランジスタおよび少なくとも１つの第２のＰ型ＭＯＳトランジスタと、
これら第１および第２のＰ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端がグランドに接続された第３のＰ型ＭＯＳトランジスタと、
ゲート端が内部信号線に接続され、ソース端が電源に接続され、ドレイン端が前記第２のＰ型ＭＯＳトランジスタのゲート端に接続された第４のＰ型ＭＯＳトランジスタと、
入力端が前記内部信号線に接続され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＰ型ＭＯＳトランジスタのゲート端を駆動する駆動回路と、
前記第２のＰ型ＭＯＳトランジスタのゲート端に接続され、前記第２のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位までディスチャージする電位補正回路とを備えることを特徴とする出力バッファ回路。
【請求項４】
前記駆動回路が、ゲート端が前記内部信号線に接続され、ソース端がグランドに接続され、ドレイン端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続されたＮ型ＭＯＳトランジスタであるか、
もしくは、前記第１のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位までディスチャージする第２の電位補正回路をさらに備え、
前記駆動回路が、ソース端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、ドレイン端がグランドに接続された第５のＰ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第５のＰ型ＭＯＳトランジスタのゲート端に接続されたインバータを有することを特徴とする請求項３記載の出力バッファ回路。
【請求項５】
ソース端がグランドに接続され、ドレイン端が短絡されて出力パッドに接続された第１のＮ型ＭＯＳトランジスタおよび少なくとも１つの第２のＮ型ＭＯＳトランジスタと、
これら第１および第２のＮ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端が電源に接続された第３のＮ型ＭＯＳトランジスタと、
ゲート端が内部信号線に接続され、ソース端がグランドに接続され、ドレイン端が前記第２のＮ型ＭＯＳトランジスタのゲート端に接続された第４のＮ型ＭＯＳトランジスタと、
入力端が前記内部信号線に接続され、出力端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＮ型ＭＯＳトランジスタのゲート端を駆動する駆動回路と、
前記第２のＮ型ＭＯＳトランジスタのゲート端に接続され、前記第２のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位までチャージアップする電位補正回路とを備えることを特徴とする出力バッファ回路。
【請求項６】
前記駆動回路が、ゲート端が前記内部信号線に接続され、ソース端が電源に接続され、ドレイン端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続されたＰ型ＭＯＳトランジスタであるか、
もしくは、さらに、前記第１のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位までチャージアップする第２の電位補正回路をさらに備え、
前記駆動回路が、ソース端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、ドレイン端が電源に接続された第５のＮ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第５のＮ型ＭＯＳトランジスタのゲート端に接続されたインバータを有することを特徴とする請求項５記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流のスルーレートを制御してノイズの発生を抑制することができる出力バッファ回路に関する。
【０００２】
【従来の技術】
一般的に、半導体装置の出力バッファ回路には、インダクタンス成分の影響にによって、容量成分を充放電する際に流れる電流量に応じた大きさのノイズ（ｄｉ／ｄｔノイズ）が発生する。本出願人は、このような出力バッファ回路におけるノイズを抑制するために、既に特開平８−２２８１４１号公報において、電流のスルーレートを制御する出力バッファ回路を提案している。
以下、同公報に開示の出力バッファ回路について説明する。
【０００３】
図６に示すように、同公報に開示の出力バッファ回路５２は、内部信号線３２のレベルを反転出力するインバータ１６ａ，１６ｂ、抵抗素子となるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）５４ａおよびＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５４ｂ、チャージアップおよびディスチャージ用のＰＭＯＳ２０ａおよびＮＭＯＳ２０ｂ、ならびに、２つに分割された出力最終段のＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂを有する。
【０００４】
ここで、内部信号線３２は、インバータ１６ａ，１６ｂの入力端、ＰＭＯＳ２０ａおよびＮＭＯＳ２０ｂのゲート端に入力されている。また、インバータ１６ａの出力端は、ＰＭＯＳ２４ａのゲート端およびＮＭＯＳ５４ａのソース端に入力され、同様に、インバータ１６ｂの出力端は、ＮＭＯＳ２４ｂのゲート端およびＰＭＯＳ５４ｂのソース端に入力され、ＮＭＯＳ５４ａおよびＰＭＯＳ５４ｂのゲート端は各々電源およびグランドに接続されている。
【０００５】
また、ＰＭＯＳ２０ａおよびＮＭＯＳ２０ｂのソース端は、それぞれ電源およびグランドに接続され、そのドレイン端は、各々ＮＭＯＳ５４ａおよびＰＭＯＳ５４ｂのドレイン端と短絡されて、各々ＰＭＯＳ２６ａおよびＮＭＯＳ２６ｂのゲート端に入力されている。また、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂのソース端は各々電源およびグランドに接続され、そのドレイン端は短絡されて出力パッド３４に接続されている。
【０００６】
また、インバータ１６ａは、ＰＭＯＳ５６ａおよびＮＭＯＳ５８ａを有し、これらＰＭＯＳ５６ａおよびＮＭＯＳ５８ａのソースは各々電源およびグランドに接続され、そのゲートは短絡されてこのインバータ１６ａの入力端とされ、そのドレインは短絡されてこのインバータ１６ａの出力端とされている。また、インバータ１６ｂは、ＰＭＯＳ５６ｂおよびＮＭＯＳ５８ｂを有しており、その接続はインバータ１６ａの場合と同じである。
【０００７】
この出力バッファ回路５２において、まず、内部信号線３２がロウレベルの時、インバータ１６ａの出力端はハイレベルであり、ＰＭＯＳ２４ａはオフ状態である。また、ＰＭＯＳ２０ａはオン状態であり、ＰＭＯＳ２６ａのゲート端は、ＰＭＯＳ２０ａによってチャージアップされてハイレベルであるため、ＮＭＯＳ５４ａおよびＰＭＯＳ２６ａもオフ状態である。一方、インバータ１６ｂの出力端もハイレベルであり、ＮＭＯＳ２４ｂはオン状態である。
【０００８】
また、ＮＭＯＳ２０ｂはオフ状態であり、ＮＭＯＳ２６ｂのゲート端は、ＮＭＯＳ２０ｂによりディスチャージされず、オン状態のＰＭＯＳ５４ｂを通して、インバータ１６ｂによりプリチャージされてハイレベルであるため、ＮＭＯＳ２６ｂもオン状態である。すなわち、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂのゲート端は全てハイレベルであり、出力パッド３４における出力信号はロウレベルである。
【０００９】
この状態から内部信号線３２がハイレベルに変化した時、ＰＭＯＳ２４ａのゲート端は、インバータ１６ａによりディスチャージされてロウレベルとなるため、ＮＭＯＳ５４ａおよびＰＭＯＳ２４ａはオン状態となる。また、ＰＭＯＳ２０ａがオフ状態となるが、ＰＭＯＳ２６ａのゲート端は、ＮＭＯＳ５４ａを通してインバータ１６ａにより徐々にディスチャージされてロウレベルとなるため、ＰＭＯＳ２６ａもオン状態となる。
【００１０】
一方、ＮＭＯＳ２４ｂのゲート端は、インバータ１６ｂによりディスチャージされてロウレベルとなるため、ＮＭＯＳ２４ｂはオフ状態となる。また、ＮＭＯＳ２０ｂがオン状態となり、ＮＭＯＳ２６ｂのゲート端は、ＮＭＯＳ２０ｂにより急速にディスチャージされてロウレベルとなるため、ＰＭＯＳ５４ｂおよびＮＭＯＳ２６ｂはオフ状態となる。すなわち、出力パッド３４は、ＰＭＯＳ２４ａ，２６ａによってチャージアップされてハイレベルとなる。
【００１１】
上述するように、ＰＭＯＳ２４ａ，２６ａのゲート端にチャージアップされた電荷は、ともに１つのインバータ１６ａのＮＭＯＳ５８ａによりディスチャージされる。この時、ＰＭＯＳ２６ａのゲート端にチャージアップされた電荷は、ＮＭＯＳ５４ａを通してＰＭＯＳ２４ａのゲート端に流れ込むため、ＰＭＯＳ２４ａ，２６ａのゲート端にチャージアップされた電荷は、全体的に緩やかにディスチャージされる。
【００１２】
また、抵抗成分（Ｒ）となるＮＭＯＳ５４ａと寄生容量成分（Ｃ）とによりＲＣ伝送路が構成され、ＰＭＯＳ２６ａのゲート端が、ＰＭＯＳ２４ａのゲート端よりも遅延してディスチャージされるため、ＰＭＯＳ２４ａ，２６ａのオン動作が緩慢になるとともに、ＰＭＯＳ２４ａ，２６ａのオン状態となるタイミングを必然的にずらすことができる。なお、内部信号線３２がハイレベルからロウレベルに変化する時も同じように動作する。
【００１３】
このように、同公報に開示の出力バッファ回路５２においては、出力最終段のトランジスタを２つ以上に分割し、これらの２つ以上に分割されたトランジスタのゲート端間に抵抗素子を配置し、この抵抗素子によって電気的に直列接続されたゲート端を１つの駆動回路で駆動することによって、２つ以上に分割したトランジスタのオン動作を緩慢にするとともにオンするタイミングをずらし、急激な電流変化を抑制してノイズの発生を防止している。
【００１４】
ところで、標準化されているインターフェース規格としては、例えばＳＣＳＩ３（Small Computer Systems Interface）のように、高駆動能力（４８ｍＡ）、かつ、低スルーレート（最大５２０ｍＶ／ｎｓ）という相反する厳しい要求のものがある。これに対し、同公報に開示の出力バッファ回路５２においては、例えば出力最終段のトランジスタの多分割化や、抵抗素子となるトランジスタの高抵抗化によって理論的には対応可能である。
【００１５】
しかしながら、現実的には、出力最終段のトランジスタを多分割化した場合、抵抗素子となるトランジスタの個数や出力最終段のトランジスタのゲート端の配線も増えるし、抵抗素子となるトランジスタを高抵抗化する場合、例えばゲートアレイ等では予めトランジスタのサイズが決められており、一番小さいサイズのトランジスタの抵抗値よりも大きな抵抗値が必要であれば、これを直列接続して高抵抗化することになるため、結局、レイアウト面積が増大してしまう。
【００１６】
また、トランジスタレベルの回路の検証には、例えばＳＰＩＣＥ（スパイス）等の回路シミュレータが用いられるが、回路シミュレータのパラメータは、例えばゲートアレイ等の場合、通常、頻繁に使用されるトランジスタのサイズに合わせ込まれている。従って、同公報に開示の出力バッファ回路５２において、例えば抵抗素子となるトランジスタのサイズを極端に変更した場合、シミュレーションの不整合といった問題が発生する可能性もある。
【００１７】
また、同公報に開示の出力バッファ回路５２においては、例えば出力最終段のトランジスタがオフ状態の時には、抵抗素子となるトランジスタもオフ状態となってしまうため、出力最終段のトランジスタのゲート端の電位を駆動するまでに時間がかかり、出力パッド３４が遷移する（動作を開始する）タイミングが時間的に遅くなってしまい、スルーレートを遅くするに従って、出力バッファ回路５２自体の遅延時間が増大してしまう。
【００１８】
また、標準的なインターフェース規格であるＧＴＬ（ガニング・トランシーバ・ロジック）やＰＥＣＬ（疑似エミッタ結合ロジック）等のように、出力最終段のトランジスタがオープンドレイン型やオープンソース型のもので、外部で終端抵抗を介して終端電源に終端される構成である場合、出力最終段のトランジスタがオフ状態になった時の出力パッド３４の電位は、終端抵抗と終端電源によって決定される電位に終端される。
【００１９】
しかしながら、同公報に開示の出力バッファ回路５２は、出力最終段のトランジスタがオープンドレイン型やオープンソース型のものに対応するものではなく、出力最終段のトランジスタがオフする時のスルーレートは制御されない。従って、従来のオープンドレイン型やオープンソース型の出力バッファ回路では、出力最終段のトランジスタがオフとなり、出力パッドが所定の電位に急激に終端されると、ノイズが発生する場合があるという問題点があった。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、レイアウト面積を増大させることなく、電流のスルーレートを制御してノイズの発生を抑制することができるのはもちろん、さらに高速動作が可能で、設計が容易な出力バッファ回路を提供することにある。
また、本発明の他の目的は、オープンドレイン型やオープンソース型の出力バッファ回路において、電流のスルーレートを制御してノイズの発生を抑制することができる出力バッファ回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ソース端が電源に接続され、ドレイン端が短絡されて出力パッドに接続された第１のＰ型ＭＯＳトランジスタおよび少なくとも１つの第２のＰ型ＭＯＳトランジスタと、これら第１および第２のＰ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端がグランドに接続された第３のＰ型ＭＯＳトランジスタと、入力端が内部信号線に接続され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＰ型ＭＯＳトランジスタのゲート端を駆動する第１の駆動回路と、前記第２のＰ型ＭＯＳトランジスタのゲート端に各々接続され、前記第２のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位まで各々ディスチャージする第１の電位補正回路と、ソース端がグランドに接続され、ドレイン端が短絡されて前記出力パッドに接続された第１のＮ型ＭＯＳトランジスタおよび少なくとも１つの第２のＮ型ＭＯＳトランジスタと、これら第１および第２のＮ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端が電源に接続された第３のＮ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＮ型ＭＯＳトランジスタのゲート端を駆動する第２の駆動回路と、前記第２のＮ型ＭＯＳトランジスタのゲート端に各々接続され、前記第２のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位まで各々チャージアップする第２の電位補正回路とを備えることを特徴とする出力バッファ回路を提供するものである。
【００２２】
ここで、上記出力バッファ回路であって、
さらに、ゲート端が前記内部信号線に接続され、ソース端が電源に接続され、ドレイン端が前記第２のＰ型ＭＯＳトランジスタのゲート端に各々接続された第４のＰ型ＭＯＳトランジスタと、ゲート端が前記内部信号線に接続され、ソース端がグランドに接続され、ドレイン端が前記第２のＮ型ＭＯＳトランジスタのゲート端に各々接続された第４のＮ型ＭＯＳトランジスタとを備えるのが好ましい。
【００２３】
また、上記各出力バッファ回路であって、
前記第１の駆動回路が、入力端が前記内部信号線に接続され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続された第１のインバータであり、前記第２の駆動回路が、入力端が前記内部信号線に接続され、出力端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続された第２のインバータであるのが好ましい。
【００２４】
また、上記各出力バッファ回路であって、
さらに、前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、前記第１のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位までディスチャージする第３の電位補正回路と、前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、前記第１のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位までチャージアップする第４の電位補正回路とを備え、
前記第１の駆動回路が、前記第１のＰ型ＭＯＳトランジスタのゲート端とグランドとの間に配置された第５のＰ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第５のＰ型ＭＯＳトランジスタのゲート端に接続された第１のインバータとを有し、
前記第２の駆動回路が、前記第１のＮ型ＭＯＳトランジスタのゲート端と電源との間に配置された第５のＮ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第５のＮ型ＭＯＳトランジスタのゲート端に接続された第２のインバータとを有するのが好ましい。
【００２５】
また、前記第３のＰ型ＭＯＳトランジスタのゲート端をグランドに接続する代わりに、少なくとも前記第３のＰ型ＭＯＳトランジスタのソース端またはドレイン端の電位が、しきい値電圧と基板バイアス効果分の電圧とを加えた電位よりも高い時にグランド電位を出力する内部信号線に接続し、前記第３のＮ型ＭＯＳトランジスタのゲート端をグランドに接続する代わりに、少なくとも前記第３のＮ型ＭＯＳトランジスタのソース端またはドレイン端の電位が、しきい値電圧と基板バイアス効果分の電圧とを加えた電位よりも低い時に電源電位を出力する内部信号線に接続するのが好ましい。
【００２６】
また、本発明は、ソース端が電源に接続され、ドレイン端が短絡されて出力パッドに接続された第１のＰ型ＭＯＳトランジスタおよび少なくとも１つの第２のＰ型ＭＯＳトランジスタと、これら第１および第２のＰ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端がグランドに接続された第３のＰ型ＭＯＳトランジスタと、ゲート端が内部信号線に接続され、ソース端が電源に接続され、ドレイン端が前記第１または第２のＰ型ＭＯＳトランジスタのゲート端の内の１つに接続された第４のＰ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＰ型ＭＯＳトランジスタのゲート端を駆動する駆動回路と、前記第２のＰ型ＭＯＳトランジスタのゲート端に各々接続され、前記第２のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位まで各々ディスチャージする電位補正回路とを備えることを特徴とする出力バッファ回路を提供するものである。
【００２７】
ここで、上記出力バッファ回路であって、
前記駆動回路が、ゲート端が前記内部信号線に接続され、ソース端がグランドに接続され、ドレイン端が前記第１のＰ型ＭＯＳトランジスタのゲート端に接続されたＮ型ＭＯＳトランジスタであるのが好ましい。
【００２８】
また、上記出力バッファ回路であって、
さらに、前記第１のＰ型ＭＯＳトランジスタのゲート端に接続され、前記第１のＰ型ＭＯＳトランジスタのゲート端の電位をグランド電位までディスチャージする電位補正回路を備え、
前記駆動回路が、前記第１のＰ型ＭＯＳトランジスタのゲート端とグランドとの間に配置された第５のＰ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第５のＰ型ＭＯＳトランジスタのゲート端に接続されたインバータとを有するのが好ましい。
【００２９】
また、前記第３のＰ型ＭＯＳトランジスタのゲート端をグランドに接続する代わりに、少なくとも前記第３のＰ型ＭＯＳトランジスタのソース端またはドレイン端の電位が、しきい値電圧と基板バイアス効果分の電圧とを加えた電位よりも高い時にグランド電位を出力する内部信号線に接続するのが好ましい。
【００３０】
また、本発明は、ソース端がグランドに接続され、ドレイン端が短絡されて出力パッドに接続された第１のＮ型ＭＯＳトランジスタおよび少なくとも１つの第２のＮ型ＭＯＳトランジスタと、これら第１および第２のＮ型ＭＯＳトランジスタのゲート端間に配置され、ゲート端が電源に接続された第３のＮ型ＭＯＳトランジスタと、ゲート端が内部信号線に接続され、ソース端がグランドに接続され、ドレイン端が前記第１または第２のＮ型ＭＯＳトランジスタのゲート端の内の１つに接続された第４のＮ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、前記内部信号線の電位に応じて前記第１のＮ型ＭＯＳトランジスタのゲート端を駆動する駆動回路と、前記第２のＮ型ＭＯＳトランジスタのゲート端に各々接続され、前記第２のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位まで各々チャージアップする電位補正回路とを備えることを特徴とする出力バッファ回路を提供するものである。
【００３１】
ここで、上記出力バッファ回路であって、
前記駆動回路が、ゲート端が前記内部信号線に接続され、ソース端が電源に接続され、ドレイン端が前記第１のＮ型ＭＯＳトランジスタのゲート端に接続されたＰ型ＭＯＳトランジスタであるのが好ましい。
【００３２】
また、上記出力バッファ回路であって、
さらに、前記第１のＮ型ＭＯＳトランジスタのゲート端に接続され、前記第１のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位までチャージアップする電位補正回路を備え、
前記駆動回路が、前記第１のＮ型ＭＯＳトランジスタのゲート端と電源との間に配置された第５のＮ型ＭＯＳトランジスタと、入力端が前記内部信号線に接続され、出力端が前記第５のＮ型ＭＯＳトランジスタのゲート端に接続されたインバータとを有するのが好ましい。
【００３３】
また、前記第３のＮ型ＭＯＳトランジスタのゲート端をグランドに接続する代わりに、少なくとも前記第３のＮ型ＭＯＳトランジスタのソース端またはドレイン端の電位が、しきい値電圧と基板バイアス効果分の電圧とを加えた電位よりも低い時に電源電位を出力する内部信号線に接続するのが好ましい。
【００３４】
また、上記各出力バッファ回路において、
前記電位補正回路は、各々対応するゲート端の電位が所定電位に到達したことを検出して電位補正をかけるものである、もしくは、前記内部信号線の電位を検出してから、所定時間後に各々対応するゲート端に電位補正をかけるものであるのが好ましい。
【００３５】
また、前記第３のＰ型ＭＯＳトランジスタのゲート端をグランドに接続する代わりに、少なくとも前記第３のＰ型ＭＯＳトランジスタのソース端またはドレイン端の電位が、しきい値電圧と基板バイアス効果分の電圧とを加えた電位よりも高い時にグランド電位を出力する内部信号線に接続し、前記第３のＮ型ＭＯＳトランジスタのゲート端をグランドに接続する代わりに、少なくとも前記第３のＮ型ＭＯＳトランジスタのソース端またはドレイン端の電位が、しきい値電圧と基板バイアス効果分の電圧とを加えた電位よりも低い時に電源電位を出力する内部信号線に接続するのが好ましい。
【００３６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の出力バッファ回路を詳細に説明する。
図１は、本発明の出力バッファ回路の第１の実施例の構成回路図である。
図示例の出力バッファ回路１０は、内部信号線３２の状態に応じて、出力パッド３４を排他的にチャージアップおよびディスチャージするチャージアップ回路１２およびディスチャージ回路１４を有する。
【００３７】
図示例の出力バッファ回路１０において、まず、チャージアップ回路１２は、内部信号線３２のレベルを反転出力するインバータ１６ａ、電流制限および電圧制限のトランジスタであるＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１８ａ、チャージアップ用のトランジスタであるＰＭＯＳ２０ａ、ロウレベル補正回路（以下、Ｌ補正回路という）２２ａ、２つに分割された出力最終段のトランジスタであるＰＭＯＳ２４ａ，２６ａを有する。
【００３８】
これに対して、ディスチャージ回路１４は、内部信号線３２のレベルを反転出力するインバータ１６ｂ、電流制限および電圧制限のトランジスタであるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１８ｂ、ディスチャージ用のトランジスタであるＮＭＯＳ２０ｂ、ハイレベル補正回路（以下、Ｈ補正回路という）２２ｂ、２つに分割された出力最終段のトランジスタであるＮＭＯＳ２４ｂ，２６ｂを有する。
【００３９】
ここで、内部信号線３２は、インバータ１６ａ，１６ｂの入力端、ＰＭＯＳ２０ａおよびＮＭＯＳ２０ｂのゲート端に入力されている。また、インバータ１６ａの出力端は、ＰＭＯＳ２４ａのゲート端およびＰＭＯＳ１８ａのドレイン端に入力され、同様に、インバータ１６ｂの出力端は、ＮＭＯＳ２４ｂのゲート端およびＮＭＯＳ１８ｂのドレイン端に入力され、ＰＭＯＳ１８ａおよびＮＭＯＳ１８ｂのゲート端はそれぞれグランドおよび電源に接続されている。
【００４０】
また、ＰＭＯＳ２０ａおよびＮＭＯＳ２０ｂのソース端は、それぞれ電源およびグランドに接続され、そのドレイン端は、それぞれＰＭＯＳ１８ａおよびＮＭＯＳ１８ｂのソース端と短絡されて、それぞれＰＭＯＳ２６ａおよびＮＭＯＳ２６ｂのゲート端に入力されている。また、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂのソース端はそれぞれ電源およびグランドに接続され、そのドレイン端は短絡されて出力パッド３４に接続されている。
【００４１】
また、Ｌ補正回路２２ａは、ＰＭＯＳ２６ａのゲート端のロウレベルの電位を補正するもので、図示例においては、ＮＭＯＳ２８ａおよびインバータ３０ａを有する。インバータ３０ａの入力端はＰＭＯＳ２６ａのゲート端に接続され、その出力端はＮＭＯＳ２８ａのゲート端に入力されている。また、ＮＭＯＳ２８ａのソース端はグランドに接続され、そのドレイン端はＰＭＯＳ２６ａのゲート端に接続されている。
【００４２】
これに対し、Ｈ補正回路２２ｂは、ＮＭＯＳ２６ｂのゲート端のハイレベルの電位を補正するもので、図示例においては、ＰＭＯＳ２８ｂおよびインバータ３０ｂを有する。インバータ３０ｂの入力端はＮＭＯＳ２６ｂのゲート端に接続され、その出力端はＮＭＯＳ２８ｂのゲート端に入力されている。また、ＮＭＯＳ２８ｂのソース端は電源に接続され、そのドレイン端はＮＭＯＳ２６ｂのゲート端に接続されている。
【００４３】
次に、図２に示すグラフを参照しながら、本発明の第１の実施例の出力バッファ回路１０の動作について説明する。
図２は、本発明の出力バッファ回路の動作を表す一実施例のグラフである。
ここで、同図（ａ）は、出力最終段のトランジスタであるＰＭＯＳ２６ａのゲート端の電位を表し、同図（ｂ）は、出力パッド３４の電位を表す。なお、図中縦軸は電位（Ｖ）を示し、横軸は時間（ｔ）を示す。
【００４４】
この出力バッファ回路１０において、まず、内部信号線３２がロウレベルの時、インバータ１６ａ，１６ｂの出力端はいずれもハイレベルであり、ＰＭＯＳ２０ａはオン状態、ＮＭＯＳ２０ｂはオフ状態である。
【００４５】
この時、チャージアップ回路１２において、ＰＭＯＳ２４ａ，２６ａのゲート端は、各々インバータ１６ａおよびＰＭＯＳ２０ａによってチャージアップされている。従って、ＰＭＯＳ１８ａはオン状態である。また、Ｌ補正回路２２ａのインバータ３０ａの出力端は、ＰＭＯＳ２６ａのゲート端の電位が反転されてロウレベルであるため、ＮＭＯＳ２８ａはオフ状態であり、ＰＭＯＳ２４ａ，２６ａはいずれもオフ状態である。
【００４６】
一方、ディスチャージ回路１４において、ＮＭＯＳ２４ｂ，２６ｂのゲート端は、各々インバータ１６ｂおよびＨ補正回路２２ｂのＰＭＯＳ２８ｂによってチャージアップされている。すなわち、ＮＭＯＳ１８ｂはオフ状態であり、Ｈ補正回路２２ｂのインバータ３０ｂの出力端は、ＮＭＯＳ２６ｂのゲート端の電位が反転されてロウレベルであるため、ＰＭＯＳ２８ｂはオン状態であり、ＮＭＯＳ２４ｂ，２６ｂはいずれもオン状態である。
【００４７】
このように、内部信号線３２がロウレベルの時、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂのゲート端はいずれもハイレベルであり、ＰＭＯＳ２４ａ，２６ａはオフ状態、ＮＭＯＳ２４ｂ，２６ｂはオン状態、出力パッド３４は、ＮＭＯＳ２４ｂ，２６ｂによってディスチャージされてロウレベルである。また、ＰＭＯＳ１８ａはオン状態、ＮＭＯＳ１８ｂはオフ状態であり、Ｌ補正回路２２ａはオフ状態、Ｈ補正回路２２ｂはオン状態である。
【００４８】
続いて、内部信号線３２がロウレベルからハイレベルに変化した時、インバータ１６ａ，１６ｂの出力端はいずれもロウレベルとなり、ＰＭＯＳ２０ａはオフ状態、ＮＭＯＳ２０ｂはオン状態となる。
【００４９】
この時、チャージアップ回路１２においては、まず、インバータ１６ａによって、ＰＭＯＳ２４ａのゲート端がディスチャージされ、ＰＭＯＳ１８ａの抵抗成分（Ｒ）と寄生容量成分（Ｃ）とのＲＣ遅延による遅延時間の後、ＰＭＯＳ２６ａのゲート端が、既にオン状態であるＰＭＯＳ１８ａを介してディスチャージされる（電流制限）。これにより、ＰＭＯＳ２４ａ，２６ａは、そのゲート端がディスチャージされるとともに次第にオン状態となる。
【００５０】
続いて、ＰＭＯＳ１８ａは、ＰＭＯＳ２６ａのゲート端がディスチャージされ、（しきい値電圧＋基板バイアス効果分の電圧）に近づくとともに次第にオフ状態となる（電圧制限）。従って、ＰＭＯＳ２６ａのゲート端は、（しきい値電圧＋基板バイアス効果分の電圧）付近でディスチャージがほぼ停止され、ＰＭＯＳ２６ａが完全にオン状態とはなっていないため、この時点におけるＰＭＯＳ２６ａの駆動能力は制限される。
【００５１】
また、ＰＭＯＳ２６ａのゲート端の電位は、Ｌ補正回路２２ａのインバータ３０ａによって反転され、ＮＭＯＳ２８ａのゲート端に入力されている。ＮＭＯＳ２８ａは、ＰＭＯＳ２６ａのゲート端がディスチャージされ、（しきい値電圧＋基板バイアス効果分の電圧）に近づき所定の電位に達しインバータ３０ａがそれを検出した時点でオン状態になる。これにより、ＰＭＯＳ２６ａのゲート端は、Ｌ補正回路２２ａのＮＭＯＳ２８ａを介してグランド電位までディスチャージされる。
【００５２】
ここで、図６に示す出力バッファ回路５２では、抵抗素子となるＮＭＯＳ５４ａのオン抵抗を大きくする必要があり、その電流駆動能力が小さくなるため、また、内部信号線３２がロウレベルからハイレベルに変化した時、最初ＮＭＯＳ５４ａはオフ状態であり、そのソース端の電位が（しきい値電圧＋基板バイアス効果分の電圧）を越えてディスチャージされた後にオン状態となるため、ＰＭＯＳ２６ａのゲート端は一定遅延後緩やかにグランド電位までディスチャージされる。
【００５３】
これに対し、出力バッファ回路１０では、出力バッファ回路５２と同じ電流のスルーレートを実現する場合、電圧制限の作用のためにＰＭＯＳ１８ａのオン抵抗を大きくする必要がなく、電流駆動能力を大きくすることができるため、また、内部信号線３２がロウレベルからハイレベルに変化した時、ＰＭＯＳ１８ａは既にオン状態であるため、ＰＭＯＳ２６ａのゲート端は、インバータ１６ａにより、ＰＭＯＳ１８ａを介して高速にディスチャージされる。
【００５４】
従って、図２（ａ）のグラフに示すように、内部信号線３２がロウレベルからハイレベルに変化した時、ＰＭＯＳ２６ａのゲート端は、（しきい値電圧＋基板バイアス効果分の電圧）までは、インバータ１６ａにより、ＰＭＯＳ１８ａを介して高速にディスチャージされ、この時点でインバータ１６ａによるディスチャージがほぼ停止された後、Ｌ補正回路２２ａのＮＭＯＳ２８ａによってグランド電位まで適度に高速にディスチャージされる。
【００５５】
このように、本発明の出力バッファ回路１０では、上述するＰＭＯＳ１８ａの電流制限と電圧制限の両方の作用によって、出力最終段のトランジスタであるＰＭＯＳ２４ａ，２６ａを必要以上に多分割化する必要がなく、なおかつ、ＰＭＯＳ１８ａによる抵抗成分を増大する必要がないため、トランジスタのゲート幅（Ｗ）を極端に短くしたり、ゲート長（Ｌ）を極端に長くする必要もなくなり、レイアウトを含めた回路設計が容易となる。
【００５６】
また、図２（ｂ）のグラフに示すように、出力パッド３４は、ＰＭＯＳ２６ａのゲート端の電位が、（しきい値電圧＋基板バイアス効果分の電圧）になるまでは高速にディスチャージされるため、出力パッド３４がロウレベルからハイレベルに立ち上がる（動作を開始する）タイミングが時間的に早くなる。従って、出力バッファ回路１０による遅延時間を増大することなく、ノイズの発生を効果的に抑制することができる。
【００５７】
一方、ディスチャージ回路１４においては、内部信号線３２がロウレベルからハイレベルに変化した時、ＮＭＯＳ２４ｂ，２６ｂのゲート端が、各々インバータ１６ｂおよびＮＭＯＳ２０ｂによってディスチャージされる。従って、ＮＭＯＳ１８ｂはオン状態となる。また、Ｈ補正回路２２ｂのインバータ３０ｂの出力端はハイレベル、ＰＭＯＳ２８ｂはオフ状態となり、ＮＭＯＳ２４ｂ，２６ｂはいずれもオフ状態となる。
【００５８】
このように、内部信号線３２がロウレベルからハイレベルに変化した時、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂのゲート端はいずれもロウレベルとなり、ＰＭＯＳ２４ａ，２６ａはオン状態、ＮＭＯＳ２４ｂ，２６ｂはオフ状態、出力パッド３４は、ＰＭＯＳ２４ａ，２６ａによってチャージアップされてハイレベルとなる。また、ＰＭＯＳ１８ａはオフ状態、ＮＭＯＳ１８ｂはオン状態、Ｌ補正回路２２ａはオン状態、Ｈ補正回路２２ｂはオフ状態となる。
【００５９】
続いて、内部信号線３２がハイレベルからロウレベルに変化した時、インバータ１６ａ，１６ｂの出力端はいずれもハイレベルとなり、ＰＭＯＳ２０ａはオン状態、ＮＭＯＳ２０ｂはオフ状態となる。この場合、基本的に、ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャージ、オンとオフが反対になるだけで、上述するように、内部信号線３２がロウレベルからハイレベルに変化した時と全く同じように動作するため、その動作説明については省略する。
【００６０】
なお、チャージアップ用のＰＭＯＳ２０ａおよびディスチャージ用のＮＭＯＳ２０ｂは、各々出力最終段のトランジスタであるＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，２６ｂのオフ動作を高速にするためのものである。これらのＰＭＯＳ２０ａおよびＮＭＯＳ２０ｂがなくても機能上問題はないが、必要に応じて適宜備えるのが好ましい。また、インバータ１６ａ，１６ｂを、１つのインバータで構成するようにしてもよい。
【００６１】
本発明の第１の実施例の出力バッファ回路１０は、基本的に以上のようなものである。
続いて、図３に示す構成回路図を参照しながら、本発明の第２の実施例の出力バッファ回路について説明する。ここで、図３（ａ）および（ｂ）は、各々出力最終段のトランジスタがオープンソース型およびオープンドレイン型の本発明の出力バッファ回路の一例を示す。
【００６２】
まず、同図（ａ）に示す出力バッファ回路３６は、図１に示す出力バッファ回路１０と比べて、ディスチャージ回路１４がない点、チャージアップ回路１２のインバータ１６ａの代わりにＮＭＯＳ３８ａを用いている点の２つが相違するだけである。ここで、ＮＭＯＳ３８ａのソース端はグランドに接続され、そのゲート端は内部信号線３２に接続され、そのドレイン端は、ＰＭＯＳ２４ａのゲート端に接続されている。
【００６３】
この出力バッファ回路３６において、内部信号線３２がロウレベルからハイレベルに変化した時は、図１に示す出力バッファ回路１０のチャージアップ回路１２と全く同じように動作する。すなわち、ＮＭＯＳ３８ａはオン状態、ＰＭＯＳ２４ａ，２６ａはオン状態となり、出力パッド３４は、ＰＭＯＳ２４ａ，２６ａによってチャージアップされてハイレベルとなる。また、ＰＭＯＳ１８ａはオフ状態、Ｌ補正回路２２ａはオン状態となる。
【００６４】
続いて、内部信号線３２がハイレベルからロウレベルに変化した時、ＰＭＯＳ２０ａはオン状態、ＮＭＯＳ３８ａはオフ状態となる。この時、ＰＭＯＳ２０ａによって、ＰＭＯＳ２６ａのゲート端がチャージアップされ、Ｌ補正回路２２ａのＮＭＯＳ２８ａは、ＰＭＯＳ２６ａのゲート端がチャージアップされて、（しきい値電圧＋基板バイアス効果分の電圧）に近づくとともに次第にオフ状態となる。
【００６５】
一方、ＰＭＯＳ１８ａは、ＰＭＯＳ２６ａのゲート端がチャージアップされ、（しきい値電圧＋基板バイアス効果分の電圧）に近づくとともに次第にオン状態となり、ＰＭＯＳ１８ａの抵抗成分（Ｒ）と寄生容量成分（Ｃ）とのＲＣ遅延による遅延時間の後、ＰＭＯＳ２４ａのゲート端が、オン状態のＰＭＯＳ１８ａを介してチャージアップされ、ＰＭＯＳ２６ａ，２４ａの順番で次第にオフ状態になる。
【００６６】
また、同図（ｂ）に示す出力バッファ回路４２は、図１に示す出力バッファ回路１０と比べて、チャージアップ回路１２がない点、ディスチャージ回路１４のインバータ１６ｂの代わりにＰＭＯＳ３８ｂを用いている点の２つが相違するだけである。ここで、ＰＭＯＳ３８ｂのソース端は電源に接続され、そのゲート端は内部信号線３２に接続され、そのドレイン端は、ＮＭＯＳ２４ｂのゲート端に接続されている。
【００６７】
この出力バッファ回路４２は、基本的に、ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャージ、オンとオフが反対になるだけで、図３（ａ）に示す出力バッファ回路３６と全く同じように動作する。
【００６８】
このように、出力バッファ回路３６，４２においては、出力最終段のトランジスタであるＰＭＯＳ２４ａ，２６ａやＮＭＯＳ２４ｂ，２６ｂがオンする時はもちろん、オフする時にも急激にオフ状態とせずに、タイミングをずらして徐々にオフ状態とすることによって、出力パッド３４の電位が終端抵抗４０ａ，４０ｂにより決定される所定の電位に終端される時のノイズの発生を効果的に抑制することができる。
【００６９】
なお、本発明は図示例のものだけに限定されず、例えば出力最終段のトランジスタであるＰＭＯＳ２４ａ，２６ａがオフする時に、出力パッド３４が終端抵抗４０ａによってグランド電位に終端されるのを補助したり、同じように、ＮＭＯＳ２４ｂ，２６ｂがオフする時に、出力パッド３４が終端抵抗４０ｂによって電源電位に終端されるのを補助するいわゆるアクティブネゲーション（Active Negation ）回路を有するものにも適用可能である。
【００７０】
また、図示例では、インバータ１６ａおよび１６ｂの代わりに、各々ＮＭＯＳ３８ａおよびＰＭＯＳ３８ｂを用い、チャージアップ用のＰＭＯＳ２０ａおよびディスチャージ用のＮＭＯＳ２０ｂを設けているが、これに限定されず、例えばＮＭＯＳ３８ａおよびＰＭＯＳ３８ｂの代わりに、各々インバータ１６ａおよび１６ｂを用い、チャージアップ用のＰＭＯＳ２０ａおよびディスチャージ用のＮＭＯＳ２０ｂを設けないようにしてもよい。
【００７１】
本発明の第２の実施例の出力バッファ回路３６，４２は、基本的に以上のようなものである。
続いて、図４に示す構成回路図を参照しながら、本発明の第３の実施例の出力バッファ回路について説明する。ここで、図４（ａ）および（ｂ）は、各々Ｌ補正回路２２ａおよびＨ補正回路２２ｂの別の例を示す。
【００７２】
図４（ａ）および（ｂ）に示すＬ補正回路２２ａおよびＨ補正回路２２ｂは、各々図１に示す出力バッファ回路１０のＬ補正回路２２ａおよびＨ補正回路２２ｂと比べて、インバータ３０ａおよび３０ｂの代わりに遅延回路４４ａおよび４４ｂを用いている点が相違するだけである。ここで、遅延回路４４ａおよび４４ｂの入力端は内部信号線３２に接続され、その出力端は、各々ＮＭＯＳ２８ａおよびＰＭＯＳ２８ｂのゲート端に接続されている。
【００７３】
例えば、図１に示す出力バッファ回路１０のＬ補正回路２２ａおよびＨ補正回路２２ｂは、出力最終段のトランジスタのゲート端の電位を検出して、一定の電位に到達した時点で電位補正を行っているが、図４に示すＬ補正回路２２ａおよびＨ補正回路２２ｂは、内部信号線３２の電位を検出してから、出力最終段のトランジスタのゲート端の電位が一定の電位に到達したと思われる一定時間後に電位補正を行う。
【００７４】
なお、遅延回路４４ａ，４４ｂは、ゲート遅延等を用いて構成することができる。また、図４に示すＬ補正回路２２ａおよびＨ補正回路２２ｂは、図１や図３に示す出力バッファ回路１０，３６，４２に限らず、本発明を適用する全ての出力バッファ回路に適用可能である。また、本発明の出力バッファ回路で用いるＬ補正回路およびＨ補正回路の具体的な回路構成は図示例のものに限定されず、適宜変更が可能である。
【００７５】
本発明の第３の実施例の出力バッファ回路は、基本的に以上のようなものである。
続いて、図５に示す構成回路図を参照しながら、本発明の第４の実施例の出力バッファ回路について説明する。ここで、図５（ａ）および（ｂ）は、各々チャージアップ回路１２およびディスチャージ回路１４の別の例を示す。
【００７６】
まず、図５（ａ）に示すチャージアップ回路１２は、図１に示す出力バッファ回路１０のチャージアップ回路１２と比べて、インバータ１６ａの代わりに、インバータ４８ａおよびＰＭＯＳ１８ａに相当するＰＭＯＳ４６ａを用いている点、ＰＭＯＳ２４ａのゲート端にも、Ｌ補正回路２２ａに相当するＬ補正回路５０ａを有する点の２つが相違するだけである。
【００７７】
ここで、インバータ４８ａの入力端は内部信号線３２に接続され、その出力端はＰＭＯＳ４６ａのゲート端に接続されている。また、ＰＭＯＳ４６ａのドレイン端はグランドに接続され、そのソース端はＰＭＯＳ２４ａのゲート端に接続されている。また、ＰＭＯＳ２４ａのゲート端にはＬ補正回路５０ａが接続されている。
【００７８】
このチャージアップ回路１２において、内部信号線３２がロウレベルからハイレベルに変化した時、ＰＭＯＳ２０ａはオフ状態となり、インバータ４８ａを介してＰＭＯＳ４６ａはオン状態となる。
【００７９】
まず、ＰＭＯＳ４６ａによって、ＰＭＯＳ２４ａのゲート端がディスチャージされ、ＰＭＯＳ１８ａの抵抗成分（Ｒ）と寄生容量成分（Ｃ）とのＲＣ遅延による遅延時間の後、ＰＭＯＳ２６ａのゲート端が、既にオン状態であるＰＭＯＳ１８ａを介してディスチャージされる。これにより、ＰＭＯＳ２４ａ，２６ａは、そのゲート端がこの順番でディスチャージされ、ディスチャージされるとともに次第にオン状態となる。
【００８０】
ＰＭＯＳ４６ａは、ＰＭＯＳ２４ａのゲート端がディスチャージされ、しきい値電圧に近づくとともに次第にオフ状態となる。従って、ＰＭＯＳ２４ａのゲート端は、ＰＭＯＳ４６ａのしきい値電圧付近でＰＭＯＳ４６ａによるディスチャージが停止された後、Ｌ補正回路５０ａによってグランド電位までディスチャージされる。なお、これ以後の動作は、図１に示すチャージアップ回路１２の動作と同じである。
【００８１】
また、内部信号線３２がハイレベルからロウレベルに変化した時、ＰＭＯＳ２０ａはオン状態、ＰＭＯＳ４６ａはオフ状態となる。この時の動作は、基本的に、図３（ａ）に示す出力バッファ回路３６の動作と同じである。すなわち、ＰＭＯＳ２０ａによって、ＰＭＯＳ２６ａのゲート端がチャージアップされ、ＰＭＯＳ１８ａを介して、ＰＭＯＳ２４ａのゲート端もチャージアップされ、ＰＭＯＳ２６ａ，２４ａの順番で次第にオフ状態となる。
【００８２】
また、図５（ｂ）に示すディスチャージ回路１４は、図１に示す出力バッファ回路１０のディスチャージ回路１４と比べて、インバータ１６ｂの代わりに、インバータ４８ｂおよびＮＭＯＳ１８ｂに相当するＮＭＯＳ４６ｂを用いている点、ＮＭＯＳ２４ｂのゲート端にも、Ｈ補正回路２２ｂに相当するＨ補正回路５０ｂを有する点の２つが相違するだけである。
【００８３】
ここで、インバータ４８ｂの入力端は内部信号線３２に接続され、その出力端はＮＭＯＳ４６ｂのゲート端に接続されている。また、ＮＭＯＳ４６ｂのドレイン端は電源に接続され、そのソース端はＮＭＯＳ２４ｂのゲート端に接続されている。また、ＮＭＯＳ２４ｂのゲート端にはＨ補正回路５０ｂが接続されている。
【００８４】
このディスチャージ回路１４は、基本的に、ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャージ、オンとオフが反対になるだけで、図５（ａ）に示すチャージアップ回路１２と全く同じように動作する。
この実施例で示すように、本発明の出力バッファ回路においては、出力最終段のトランジスタであるＰＭＯＳ２４ａ，ＮＭＯＳ２４ｂのゲート端についても、電流制限および電圧制限を行うようにしてもよい。
【００８５】
なお、図５に示すチャージアップ回路１２およびディスチャージ回路１４は、図１や図３に示す出力バッファ回路１０，３６，４２に限らず、本発明を適用する全ての出力バッファ回路に適用可能である。
【００８６】
本発明の第４の実施例の出力バッファ回路は、基本的に以上のようなものである。なお、ＰＭＯＳ１８ａ，３８ｂ，４６ａやＮＭＯＳ１８ｂ，３８ａ，４６ｂ、インバータ１６ａ，１６ｂ等のトランジスタサイズを変更して、その駆動能力を適宜選択することにより、２つ以上に分割された出力最終段のトランジスタのスイッチングのタイミングのずれを適宜調整するのが好ましい。また、本発明は図示例だけに限定されず、回路構成は必要に応じて適宜変更してもよい。
【００８７】
例えば、出力最終段のトランジスタであるＰＭＯＳやＮＭＯＳは各々２つ以上に分割していればよく、ＰＭＯＳとＮＭＯＳの分割数は同一個数である必要はない。また、ＰＭＯＳ１８ａおよびＮＭＯＳ１８ｂのゲート端は、必ずしもグランドおよび電源に直接接続する必要はなく、例えば間に抵抗を介して接続したり、あるいは、必要に応じてグランド電位および電源電位を出力する信号線に各々接続するようにしてもよい。
【００８８】
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００８９】
【発明の効果】
以上詳細に説明した様に、本発明の出力バッファ回路は、出力最終段のトランジスタがオンする時に、駆動回路によって、出力最終段の１つのトランジスタのゲート端を駆動するとともに、電流電圧制限のトランジスタを介して、出力最終段の残りのトランジスタのゲート端を駆動するものである。これにより、（しきい値電圧＋基板バイアス効果分の電圧）までは、駆動回路によって、出力最終段のトランジスタのゲート端が電流電圧制限のトランジスタを介して高速に駆動され、この時点で駆動回路による駆動が停止された後、電位補正回路によって、グランド電位または電源電位まで適度に高速に駆動される。
また、オープンソース型やオープンドレイン型の出力バッファ回路においては、出力最終段のトランジスタがオンする時の動作は通常の出力バッファ回路の場合と同じであるが、出力最終段のトランジスタがオフする時、チャージアップまたはディスチャージ用のトランジスタによって、出力最終段の１つのトランジスタのゲート端を駆動するとともに、電流電圧制限のトランジスタを介して、出力最終段の残りのトランジスタのゲート端を駆動するものである。これにより、電流電圧制限のトランジスタの抵抗成分と寄生容量成分とのＲＣ遅延による遅延時間の後、出力最終段のトランジスタのゲート端が、電流電圧制限のトランジスタを介して駆動され、出力最終段のトランジスタが次第にオフ状態になる。
本発明の出力バッファ回路によれば、電流電圧制限のトランジスタの作用によって、出力最終段のトランジスタを必要以上に多分割化する必要がなく、電流電圧制限のトランジスタの抵抗値を大きくする必要もないため、レイアウト面積を増大させることがないし、レイアウトを含めた回路設計が容易となる。また、本発明の出力バッファ回路によれば、電流電圧制限のトランジスタを用いたことによって、出力最終段のトランジスタが動作を開始するタイミングが時間的に早くなるため、出力バッファ回路による遅延時間を増大することなく、ノイズの発生を効果的に抑制することができる。また、本発明の出力バッファ回路によれば、オープンドレイン型やオープンソース型の出力バッファ回路においても、電流のスルーレートを制御してノイズの発生を抑制することができる。
【図面の簡単な説明】
【図１】  本発明の出力バッファ回路の第１の実施例の構成回路図である。
【図２】  （ａ）および（ｂ）は、ともに本発明の第１の実施例の出力バッファ回路の動作を表す一実施例のグラフである。
【図３】  （ａ）および（ｂ）は、いずれも本発明の出力バッファ回路の第２の実施例の構成概念図である。
【図４】  （ａ）および（ｂ）は、ともに本発明の出力バッファ回路の第３の実施例の部分的な構成概念図である。
【図５】  （ａ）および（ｂ）は、ともに本発明の出力バッファ回路の第４の実施例の構成概念図である。
【図６】  従来の出力バッファ回路の一例の構成概念図である。
【図７】  （ａ）および（ｂ）は、ともに従来の出力バッファ回路の動作を表す一例のグラフである。
【符号の説明】
１０，３６，４２，５２  出力バッファ回路
１２  チャージアップ回路
１４  ディスチャージ回路
１６ａ，１６ｂ，３０ａ，３０ｂ４８ａ，４８ｂ  インバータ
１８ａ，２０ａ，２４ａ，２６ａ，２８ｂ，３８ｂ，４６ａ，５４ｂ，５６ａ，５６ｂ  Ｐ型ＭＯＳトランジスタ
１８ｂ，２０ｂ，２４ｂ，２６ｂ，２８ａ，３８ａ，４６ｂ，５４ａ，５８ａ，５８ｂ  Ｎ型ＭＯＳトランジスタ
２２ａ，５０ａ  ロウレベル補正回路
２２ｂ，５０ｂ  ハイレベル補正回路
３２  内部信号線
３４  出力パッド
４０ａ，４０ｂ  終端抵抗
４４ａ，４４ｂ  遅延回路
【図１】
0003838769.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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