(57)【要約】第１導電型チャネルを有する電界効果トランジスタ１０１と、半導体基板１０２に形成された第１導電型ウェル領域２０２と、その表層に形成された第２導電型チャネル層２０３と、第２導電型チャネル層２０３の一端２０４を第１導電型ドレイン領域１０６に接続する第１の配線１１２と、第２導電型チャネル層２０３の他端２０５を第１の電源に接続する第２の配線２０８と、ウェル領域２０２を、第１の電源と同じ極性を有する第２の電源に接続する第３の配線２０８とを有する相補型論理ゲートを有する半導体装置およびその製造方法であり、低消費電力でしきい値電圧の制御が容易であり、また製造工程数の増大化を回避する。
2002059972.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層に、第１導電型チャネルを有する第１の電界効果トランジスタと、第２導電型チャネルを有する第２の電界効果トランジスタとが形成され、
前記第１の電界効果トランジスタは、第１導電型チャネル層を有し、該チャネル層の両端にソース領域およびドレイン領域を有して成り、
前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタと隔ててゲート領域を構成する第１導電型ウェル領域を有し、該第１導電型ウェル領域上に、第２導電型チャネル層を有して成り、
前記第２導電型チャネル層の一端を前記第１導電型ドレイン領域に接続する第１の配線と、
前記第２導電型チャネル層の他端を第１の電源に接続する第２の配線と、
前記第１導電型ウェル領域を、前記第１の電源と同じ極性を有する第２の電源に接続する第３の配線とを有して成ることを特徴とする半導体装置。
【請求項２】
半導体基板の表層に、第１導電型チャネルを有する第１の電界効果トランジスタと、第２導電型チャネルを有する第２の接合型電界効果トランジスタとが形成され、
前記第１の電界効果トランジスタは、第１導電型チャネル層を有し、該チャネル層の両端にソース領域およびドレイン領域を有して成り、
前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタと隔てて第２導電型チャネル層を有し、該第２導電型チャネル層の両端にソース領域およびドレイン領域を有し、かつこれらソース領域およびドレイン領域間に、電極がコンタクトされる半導体層が、上記第２導電型チャネル層に設けられていない構成を有して成り、
前記第２導電型チャネル層の一端を前記第１導電型ドレイン領域に接続する第１の配線と、
前記第２導電型チャネル層の他端を第１の電源に接続する第２の配線とを有して成ることを特徴とする半導体装置。
【請求項３】
前記第１の電界効果トランジスタは、前記第１導電型チャネル層上の、前記ソース領域およびドレイン領域間に、第２導電型ゲート層が形成されて成ることを特徴とする請求の範囲第１項に記載の半導体装置。
【請求項４】
前記第１の電界効果トランジスタは、前記第１導電型チャネル層上の、前記ソース領域およびドレイン領域間に、第２導電型ゲート層が形成されて成ることを特徴とする請求の範囲第２項に記載の半導体装置。
【請求項５】
前記第２の電界効果トランジスタの前記ゲート領域を構成する前記第１導電型ウェル領域上に、前記第２導電型チャネル層と隔てて、前記第１導電型ウェル領域よりも高不純物濃度を有するウェルコンタクト領域が形成され、
該ウェルコンタクト領域を、前記第１の電源と同じ極性を有する第２の電源に接続する第３の配線を有して成ることを特徴とす請求の範囲第１項に記載の半導体装置。
【請求項６】
前記第２の電界効果トランジスタの前記ゲート領域を構成する前記第１導電型ウェル領域上に、前記第２導電型チャネル層と隔てて、前記第１導電型ウェル領域よりも高不純物濃度を有するウェルコンタクト領域が形成され、
該ウェルコンタクト領域を、前記第１の電源と同じ極性を有する第２の電源に接続する第３の配線を有して成ることを特徴とする請求の範囲第３項に記載の半導体装置。
【請求項７】
前記第３の配線は、前記第２の配線に接続し、
前記第２の電源は、前記第１の電源と同一の電源であり、
前記第１導電型ウェル領域は、前記第２および第３の配線を介して前記第１の電源に接続されて成ることを特徴とする請求の範囲第１項に記載の半導体装置。
【請求項８】
前記第３の配線は、前記第２の配線に接続し、
前記第２の電源は、前記第１の電源と同一の電源であり、
前記第１導電型ウェル領域は、前記第２および第３の配線を介して前記第１の電源に接続されて成ることを特徴とする請求の範囲第３項に記載の半導体装置。
【請求項９】
前記第３の配線は、前記第２の配線に接続し、
前記第２の電源は、前記第１の電源と同一の電源であり、
前記第１導電型ウェル領域は、前記第２および第３の配線を介して前記第１の電源に接続されて成ることを特徴とする請求の範囲第５項に記載の半導体装置。
【請求項１０】
前記第３の配線は、前記第２の配線に接続し、
前記第２の電源は、前記第１の電源と同一の電源であり、
前記第１導電型ウェル領域は、前記第２および第３の配線を介して前記第１の電源に接続されて成ることを特徴とする請求の範囲第６項に記載の半導体装置。
【請求項１１】
前記半導体基板が、化合物半導体基板であることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１２】
前記半導体基板が、化合物半導体基板であることを特徴とする請求の範囲第２項記載の半導体装置。
【請求項１３】
半導体基板の表層に、第１導電型チャネルを有する第１の電界効果トランジスタと、第２導電型チャネルを有する第２の電界効果トランジスタとを形成する半導体装置の製造方法にあって、
上記半導体基板の表層に、第１導電型チャネル、第１導電型ソース領域、および第１導電型ドレイン領域を有する第１の電界効果トランジスタを形成する工程と、
前記半導体基板の表層に前記第１の電界効果トランジスタと隔てて前記第２の電界効果トランジスタのゲート領域を構成する第１導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域の表層に第２導電型チャネル層を形成する工程と、
前記第２導電型チャネル層の一端と前記第１導電型ドレイン領域とに接続する第１の配線を形成する工程と、
前記第２導電型チャネル層の他端と第１の電源とに接続する第２の配線を形成する工程と、
前記第１導電型ウェル領域を、前記第１の電源と同じ極性を有する第２の電源に接続する第３の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１の電界効果トランジスタを形成する工程は、前記半導体基板の表層に第１導電型チャネル層を形成する工程と、
前記第１導電型チャネル層の表層に前記第１導電型ソース領域および前記第１導電型ドレイン領域を形成する工程と、
前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第１導電型チャネル層の表層に、第２導電型ゲート層を形成する工程とを有することを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【請求項１５】
前記第２導電型チャネル層を形成して後、前記第３の配線を形成する前に、前記第１導電型ウェル領域の表層に前記第２導電型チャネル層と隔てて、前記第１導電型ウェル領域よりも高濃度に第１導電型不純物を含有するウェルコンタクト領域を形成する工程をさらに有することを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体装置およびその製造方法、特に、相補型論理ゲートを有する半導体装置およびその製造方法に関する。
背景技術
シリコン集積回路においては、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の論理ゲートが広く用いられているが、化合物半導体集積回路においては、ＣＭＯＳよりも構造が簡単なＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）が多用されている。
化合物半導体集積回路の中でも、特にＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）においては、デコーダ回路をはじめとする論理回路を内蔵したＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スイッチ回路などが実用化されており、それらにもＤＣＦＬ回路が利用されている。
これらのＭＭＩＣは、携帯電話などの移動体無線端末に利用されるため、その消費電力は端末の電池寿命に影響を及ぼす一要因である。電池寿命を延ばし、端末利用者の利便性を向上させるために、端末の低消費電力化が求められている。したがって、上記の論理回路の低消費電力化も、重要な課題の一つとなっている。
上述のように使用されているＤＣＦＬ型論理回路の基本構成について、図面を参照して説明する。図６Ａは、ＤＣＦＬ型インバ  タの回路図であり、図６Ｂは、ＧａＡｓ半絶縁性基板上に形成されたＤＣＦＬ型インバータの断面図である。
図６Ｂにおいては、簡略化のために、上層配線については断面構造を省略し、配線を表す線のみ示した。
図６ＡおよびＢに示すように、ＤＣＦＬ型論理ゲートはプルダウントランジスタ３０１とプルアップ抵抗４０１の２素子から構成される。図６Ｂに示すプルダウントランジスタ３０１は、ｎチャネル型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であり、ＧａＡｓ基板３０２の表層に形成されたｎ型チャネル層３０３を有する。このｎ型チャネル層３０３は、例えばＳｉがイオン注入された層である。
このｎ型チャネル層３０３の表層には、ｐ型ゲート層３０４が形成されている。このｐ型ゲート層３０４は、例えばＺｎが拡散された層である。
また、このｎ型チャネル層３０３の表層には、ｐ型ゲート層３０４を挟むようにｎ型ソースコンタクト領域３０５とｎ型ドレインコンタクト領域３０６が形成されている。これらｎ型ソースコンタクト領域３０５およびｎ型ドレインコンタクト領域３０６は、例えば高濃度にＳｉがイオン注入された層である。
ＧａＡｓ基板３０２上には、例えばシリコン窒化膜による絶縁膜３０７が形成されている。それぞれｎ型のソースコンタクト領域３０５上およびドレインコンタクト領域３０６上の絶縁膜３０７には、それぞれコンタクトホールが開口され、これらコンタクトホールを通じてソースコンタクト領域３０５およびドレインコンタクト領域３０６上に、それぞれソースオーミック電極３０８およびドレインオーミック電極３０９が形成されている。これらソースオーミック電極３０８およびドレインオーミック電極３０９は、例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を形成したものである。
ｐ型ゲート層３０４に接続するように、ゲート配線３１０が形成され、ソースオーミック電極３０８に接続するように、ソース配線３１１が形成されている。また、ドレインオーミック電極３０９に接続するように、ドレイン配線３１２が形成されている。これらゲート配線３１０、ソース配線３１１およびドレイン配線３１２は、それぞれ例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属薄膜である。
一方、プルアップ抵抗４０１は、ＧａＡｓ基板３０２の表層に形成されたｎ型導電層４０２を有する。ｎ型導電型４０２は、例えばＳｉがイオン注入された層である。このｎ型導電層４０２の表層には、ｎ型コンタクト領域４０３、４０４が形成されている。これらｎ型コンタクト領域４０３、４０４は、例えば高濃度にＳｉがイオン注入された層である。
ｎ型コンタクト領域４０３、４０４上の絶縁膜３０７には、それぞれコンタクトホールが開口され、これらコンタクトホールを通じてｎ型コンタクト領域４０３、４０４に、それぞれオーミック電極４０５、４０６が形成されている。これらオーミック電極４０５、４０６は、例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を形成したものである。
更に、絶縁膜３０７上には層間絶縁膜３１３が形成されている。この層間絶縁膜３１３上には、この層間絶縁膜３１３に形成したコンタクトホールを通じて、それぞれオーミック電極４０５および４０６に接続する金属配線４０７（ドレイン配線３１２）および金属配線４０８が形成されている。これら金属配線４０７、４０８は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属薄膜である。
図６に示す論理ゲートの製造手順を、図７および図８を参照して説明する。
まず、図７Ａに示すように、ＧａＡｓ基板３０２上にイオン注入用のスルー膜３１４として、例えばシリコン窒化膜またはシリコン酸化膜を形成して後、ＧａＡｓ基板３０２のプルアップ抵抗４０１の形成領域４０１Ａに、所定のイオン注入マスクを介してｎ型不純物をイオン注入ｎ型導電層４０２を形成する。
次に、図７Ｂに示すように、ＧａＡｓ基板３０２のプルダウントランジスタ３０１の形成領域３０１Ａに、所定のイオン注入マスクを介してｎ型不純物をイオン注入してｎ型チャネル層３０３を形成する。あるいは、ｎ型チャネル層３０３を形成するイオン注入を行った後に、ｎ型導電層４０２を形成するイオン注入を行う。
図７Ｃに示すように、ＧａＡｓ基板３０２のｎ型チャネル層３０３と、ｎ型導電層４０２とに、それぞれ所定のイオン注入マスクを介してｎ型不純物をイオン注入して、ｎ型ソースコンタクト領域３０５およびｎ型ドレインコンタクト領域３０６と、ｎ型コンタクト領域４０３、４０４とを形成する。
図７Ｄに示すように、スルー膜３１４を除去し、イオン注入された不純物をアルーニにより活性化させる。
図８Ｅに示すように、ＧａＡｓ基板３０２上に例えばシリコン窒化膜による絶縁膜３０７を形成する。
図８Ｆに示すように、絶縁膜３０７にコンタクトホールを開口し、このコンタクトホールを通じてｐ型不純物を拡散させ、ｐ型ゲート層３０４を形成する。
図８Ｇに示すように、ｐ型ゲート層３０４上にゲート配線３１０を形成する。
図８Ｈに示すように、ｎ型ソースコンタクト領域３０５、ｎ型ドレインコンタクト領域３０６およびｎ型コンタクト領域４０３、４０４上の絶縁膜３０７にそれぞれコンタクトホールを開口し、これらコンタクトホールを通じてソースオーミック電極３０８、ドレインオーミック電極３０９およびオーミック電極４０５、４０６を形成する。
その後、図６Ｂに示すように、層間絶縁膜３１３を形成する。層間絶縁膜３１３にコンタクトホールを開口し、ソース配線３１１、ドレイン配線３１２および金属配線４０７、４０８を形成する。
上述した構成のＤＣＦＬ型論理ゲートは、ＳＣＦＬ（Ｓｏｕｒｃｅ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）などの他のゲート構成と比較すると、使用ゲート数が少ない。したがって、基板占有面積が小さく、集積回路の高集積化に適している。また、プルダウントランジスタ３０１がオフの時には、静的な消費電流が低く抑えられるため、消費電力が低いという特長を有する。
しかしながら、ＣＭＯＳと比較すると消費電力は高い。これは、図６に示す論理ゲートにおいて、プルダウントランジスタ３０１がオンの時には、プルアップ抵抗４０１を通じて静的な電流を消費するためである。
これに対し、図９に示すように、図６におけるプルアップ抵抗４０１をｐチャネル型ＦＥＴ５０１に置き換えた場合には、プルダウントランジスタ３０１のオン時の静的な消費電流を低減できる。したがって、図９に示す構造によれば、ＣＭＯＳと比較すると消費電力は高いが、ＣＭＯＳの消費電力に近づけることができる。
図９Ａは、プルアップトランジスタ５０１としてｐチャネル型トランジスタを有する相補型論理ゲートの回路図であり、図９Ｂは、その断面図である。図９Ｂに示すように、プルダウントランジスタ３０１部分の構造は、図６Ｂと同様であるため、説明を省略する。
プルアップトランジスタ５０１は、ＧａＡｓ基板３０２の表層に、例えばＳｉがイオン注入されて形成されたｎ型ウェル領域５０２を有する。また、ｎ型ウェル領域５０２の表層に、例えばＺｎが拡散されて形成されたｐ型チャネル層５０３が形成されている。更に、ｐ型チャネル層５０３の表層に、例えばＳｉがイオン注入されて形成されたｎ型ゲート層５０４が形成されている。
また、ｐ型チャネル層５０３の表層に、ｎ型ゲート層５０４を挟むようにｐ型ソースコンタクト領域５０５とｐ型ドレインコンタクト領域５０６が形成されている。これらｐ型ソースコンタクト領域５０５およびｐ型ドレインコンタクト領域５０６は、例えばＺｎが拡散されて形成された層である。
ｐ型ソースコンタクト領域５０５およびｐ型ドレインコンタクト領域５０６上の絶縁膜３０７には、それぞれコンタクトホールが開口され、これらコンタクトホールを通じてソースオーミック電極５０７およびドレインオーミック電極５０８が形成されている。これらソースオーミック電極５０７およびドレインオーミック電極５０８は、例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を形成した構成を有する。
また、ｎ型ゲート層５０４に接続するように、ゲート配線５０９が形成され、ソースオーミック電極５０７に接続するように、ソース配線５１０が形成され、ドレインオーミック電極５０８に接続するように、ドレイン反省５１１が形成されている。これらゲート配線５０９、ソース配線５１０およびドレイン配線５１１は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属薄膜によって構成される。
また、ｐ型チャネル層５０３以外の部分のｎ型ウェル領域５０２の表層には、ｎ型不純物を高濃度に含有するｎ型ウェルコンタクト領域５１２が形成されている。ｎ型ウェルコンタクト領域５１２上にはオーミック電極５１３が形成されている。しかしながら、ＧａＡｓ基板３０２に代えてシリコン基板が用いられる場合には、シリコン基板上に対しては金属配線によってオーミック接合が形成されるため、通常、ｎ型ウェルコンタクト領域に高濃度のｎ型不純物を含有させる必要はない。
図９に示す論理ゲートを製造する手順を、図１０および図１１を参照して説明する。
この場合、まず、図１０Ａに示すように、ＧａＡｓ基板３０２上に、例えばシリコン窒化膜またはシリコン酸化膜によるイオン注入用のスルー膜３１４を形成する。
そして、このプルアップトランジスタ５０１の形成領域５０１ＡのＧａＡｓ基板３０２に、所定のイオン注入マスクを介してｎ型不純物をイオン注入してｎ型ウェル領域５０２を形成する。
次に、図１０Ｂに示すように、ＧａＡｓ基板３０２の、プルダウントランジスタ３０１の形成領域３０１Ａに、所定のイオン注入マスクを介してｎ型不純物をイオン注入してｎ型チャネル層３０３を形成する。
あるいは、ｎ型チャネル層３０３の形成後に、上述したｎ型ウェル領域５０２を形成する。
次に、図１０Ｃに示すように、ｎ型ウェル領域５０２に、所定のイオン注入マスクを介してｐ型不純物をイオン注入してｐ型チャネル層５０３を形成する。
あるいは、このｐ型チャネル層５０３の形成後に、上述のｎ型チャネル層３０３の形成する。
次に、図１０Ｄに示すように、ｐ型チャンバー層５０３上に、それぞれｎ型ソースコンタクト領域３０５とｎ型ドレインコンタクト領域３０６とを、また、ｎ型ウェル領域５０２に、ｎ型ウェルコンタクト領域５１２を、それぞれ所定のイオン注入マスクを介してｎ型不純物をイオン注入して形成する。
図１０Ｅに示すように、スルー膜３１４を除去し、イオン注入された不純物をアニールにより活性化させる。
図１１Ｆに示すように、ＧａＡｓ基板３０２上に、例えばシリコン窒化膜による絶縁膜３０７を形成する。
図１１Ｇに示すように、ｎ型チャネル層３０３のｎ型ソースコンタクト領域３０５およびｎ型ドレインコンタクト領域３０６間上と、ｐ型チャネル層５０３上の絶縁膜３０７にそれぞれ開口部を形成する。これら開口部を通じてｐ型不純物を拡散させ、ｐ型ゲート層３０４、ｐ型ソースコンタクト領域５０５およびｐ型ドレインコンタクト領域５０６を形成する。
図１１Ｈに示すように、ｐ型ゲート層３０４上にゲート配線３１０を形成する。また、ｐ型ソースコンタクト領域５０５上およびｐ型ドレインコンタクト領域５０５上に、それぞれソースオーミック電極５０７およびドレインオーミック電極５０８を形成する。
図１１Ｉに示すように、プルアップトランジスタ５０１の形成領域５０１Ａのｐ型チャネル層５０３のｐ型ソースコンタクト領域５０５およびｐ型ドレインコンタクト領域５０６間上の絶縁膜３０７に開口部を形成し、この開口部を通じてｎ型不純物を拡散させ、ｎ型ゲート層５０４を形成する。
図１１Ｊに示すように、ｎ型ゲート層５０４上に、ゲート配線５０９を形成し、ｎ型ウェルコンタクト領域５１２上にオーミック電極５１３を形成する。さらに、ｎ型ソースコンタクト領域３０５上にソースオーミック電極３０８を形成し、ｎ型ドレインコンタクト領域３０６上にドレインオーミック電極３０９を形成する。
その後、図９Ｂで示すように、層間絶縁膜３１３を形成する。層間絶縁膜３１３にコンタクトホールを形成し、ソース配線３１１、５１０、ドレイン配線３１２、５１１等を形成する。
このように、プルアップトランジスタを有する構造によれば、図６に示すプルアップ抵抗を有する構造に比較して、消費電力を低減できるが、ウェルおよびゲート層の形成工程を製造工程に追加する必要がある。したがって、半導体装置の製造コストが上昇する。
また、図９に示す構造の場合、不純物のイオン注入により形成されたｎ型ウェル領域５０２内に、不純物のイオン注入によりｐ型チャネル層５０３を形成し、ｐ型チャネル層５０３に更に不純物をイオン注入することによりｎ型ゲート層５０４を形成する。したがって、ｎ型ゲート層５０４の不純物濃度は、複数のイオン注入工程の条件の影響を受けて変動する。これにより、特にプルアップトランジスタ５０１のしきい値電圧の制御が比較的難しくなり、歩留りを低下させる要因となる。このような歩留りの低下による製造コストの上昇も問題となる。
発明の開示
本発明は、上述した問題点に鑑みてなされたものであり、したがって本発明は、消費電力を低く、しきい値電圧の高精度な制御が容易である相補型論理ゲートを有する半導体装置を提供することを目的とする。
また、本発明は、上述した半導体装置を少ない製造工程で形成できる半導体装置の製造方法を提供することを目的とする。
本発明による半導体装置は、半導体基板の表層に、第１導電型チャネルを有する第１の電界効果トランジスタと、第２導電型チャネルを有する第２の電界効果トランジスタとが形成される半導体装置であって、その第１の電界効果トランジスタが、第１導電型チャネル層を有し、このチャネル層の両端にソース領域およびドレイン領域を有して成る。
そして、第２の電界効果トランジスタは、第１の電界効果トランジスタと隔ててゲート領域を構成する第１導電型ウェル領域を有するものであり、この第１導電型ウェル領域上に、第２導電型チャネル層を有して成る。
この第２導電型チャネル層の一端は、第１の配線によって第１導電型ドレイン領域に接続され、第２導電型チャネル層の他端は、第２の配線によって第１の電源に接続され、ゲート領域を構成する第１導電型ウェル領域は、第３の配線によって第１の電源と同じ極性を有する第２の電源に接続された構成とするものである。
また、本発明による半導体装置は、半導体基板の表層に、第１導電型チャネルを有する第１の電界効果トランジスタと、第２導電型チャネルを有する第２の接合型電界効果トランジスタとが形成されて成る半導体装置であって、第１の電界効果トランジスタは、第１導電型チャネル層を有し、このチャネル層の両端にソース領域およびドレイン領域を有して成る。
そして、第２の接合型電界効果トランジスタは、第１の電界効果トランジスタと隔てて第２導電型チャネル層を有し、この第２導電型チャネル層の両端にソース領域およびドレイン領域を有し、かつこれらソース領域およびドレイン領域間に、電極がコンタクトされる半導体層、第２導電型チャネル層に設けられていない構成を有するものである。
そして、この構成においても、第２導電型チャネル層の一端は、第１の配線によって第１導電型ドレイン領域に接続され、第２導電型チャネル層の他端は、第２の配線によって第１の電源に接続される。
上述の構成による各半導体装置において、第１の電界効果トランジスタは、その第１導電型チャネル層上の、ソース領域およびドレイン領域間に、第２導電型ゲート層が形成された構成とすることができる。
また、第２の電界効果トランジスタは、そのゲート領域を構成する第１導電型ウェル領域上に、この第１導電型ウェル領域上に形成された第２導電型チャネル層と隔てて、第１導電型ウェル領域よりも高不純物濃度を有するウェルコンタクト領域が形成された構成とすることができる。
このウェルコンタクト領域は、第１の電源と同じ極性を有する第２の電源に第３の配線によって接続される。
この第３の配線は、第２の配線に接続し、第２の電源は、第１の電源と同一の電源とすることができる。
上述した、本発明による各半導体装置における半導体基板は、例えばＧａＡｓ等の化合物半導体基板とするこができる。
更に、本発明による半導体装置の製造方法は、半導体基板の表層に、第１導電型チャネルを有する第１の電界効果トランジスタと、第２導電型チャネルを有する第２の電界効果トランジスタとを形成する半導体装置の製造方法にあって、半導体基板の表層に、第１導電型チャネル、第１導電型ソース領域、および第１導電型ドレイン領域を有する第１の電界効果トランジスタを形成する工程と、半導体基板の表層に第１の電界効果トランジスタと隔てて第２の電界効果トランジスタのゲート領域を構成する第１導電型ウェル領域を形成する工程と、第１導電型ウェル領域の表層に第２導電型チャネル層を形成する工程と、第２導電型チャネル層の一端と第１導電型ドレイン領域とに接続する第１の配線を形成する工程と、第２導電型チャネル層の他端と第１の電源とに接続する第２の配線を形成する工程と、第１導電型ウェル領域を、第１の電源と同じ極性を有する第２の電源に接続する第３の配線を形成する工程とをとって上述した目的とする半導体装置を製造する。
また、本発明による半導体装置の製造方法においては、上述した第１の電界効果トランジスタを形成する工程は、半導体基板の表層に第１導電型チャネル層を形成する工程と、第１導電型チャネル層の表層に第１導電型ソース領域および第１導電型ドレイン領域を形成する工程と、第１導電型ソース領域と第１導電型ドレイン領域との間の第１導電型チャネル層の表層に、第２導電型ゲート層を形成する工程とを有する。
また、本発明による半導体装置の製造方法においては、第２導電型チャネル層を形成して後、第３の配線を形成する前に、第１導電型ウェル領域の表層に第２導電型チャネル層と隔てて、第１導電型ウェル領域よりも高濃度に第１導電型不純物を含有するウェルコンタクト領域を形成する工程とを経て、上述した目的とする半導体装置を製造することができるものである。
本発明による半導体装置は、ローレベル出力時の静的な消費電流がほとんど流れない、低消費電力の相補型論理ゲートが実現される。
また、本発明の半導体装置によれば、第２の電界効果トランジスタが、第１導電型ウェル領域をゲートとして作用させるて、この上の第２導電型チャネル層における電流制御を行うものであるから、例えば図９で示した従来構造におにおけるように、チャネル層の表層にゲート半導体層を形成する場合に比較して、ゲートの不純物濃度を決定するイオン注入工程の工程数を削減できる。
したがって、しきい値電圧の制御が容易となる。
また、本発明製造方法によれば、従来の製造方法におけるような第２導電型チャネルの表層にイオン注入を行ってゲート層を形成する工程を回避して相補型論理ゲートを形成できることから、製造工程数の削減が可能となる。
また、しきい値電圧に影響するイオン注入工程の工程数が減少するため、しきい値電圧の制御が容易かつ高精度となる。
また、これにより、しきい値電圧に起因する不良品の発生が低減し、半導体装置の歩留りが向上する。
更に、製造工程数の削減と、歩留りの向上とにより、製造コストの低減が可能となる。
発明を実施するための最良の形態
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
図１Ａは、本発明の一実施形態のＤＣＦＬ型インバータの回路図を示し、図１Ｂは、この実施形態のＤＣＦＬ型インバータの断面図である。
図１Ｂにおいては、簡略化のために、上層配線については断面構造を省略し、配線を表す線のみ示した。
図１ＡおよびＢに示すように、ＤＣＦＬ型論理ゲートは、第１導電型チャネル例えばｎ型チャンネルを有する第１の電界効果トランジスタによるプルダウントランジスタ１０１と、第２導電型チャネル例えばｐ型チャネルを有する第２の電界効果トランジスタによるプルアップトランジスタ２０１の２素子から構成される。
図１Ｂに示すプルダウントランジスタ１０１は、ｎチャネル型の接合型電界効果トランジスタＪＦＥＴである。また、プルアップトランジスタ２０１は、第１導電型この例ではｎ型ウェル領域２０２をゲートとして作用させ、ｐチャネル制御を行うようにした実効的にｐチャネル型の接合型電界効果トランジスタＪＦＥＴとするものである。
プルダウントランジスタ１０１は、例えばＧａＡｓ基板から成る半導体基板１０２の表層に形成された第１導電型のｎ型チャネル層１０３を有する。このｎ型チャネル層１０３は、例えばＳｉがイオン注入された層である。ｎ型チャネル層１０３の表層には、第２導電型のｐ型ゲート層１０４が形成されている。ｐ型ゲート層１０４は、例えばＺｎが拡散された層である。
また、ｎ型チャネル層１０３の表層に、ｐ型ゲート層１０４を挟むように第１導電型のｎ型ソースコンタクト領域１０５と同様の第１導電型のｎ型ドレインコンタクト領域１０６が形成されている。これらｎ型ソースコンタクト領域１０５およびドレインコンタクト領域１０６は、例えば高濃度にＳｉがイオン注入された層である。
ＧａＡｓ半導体基板１０２上には例えばシリコン窒化膜による絶縁膜１０７が形成されている。ｎ型ソースコンタクト領域１０５およびドレインコンタクト領域１０６上の絶縁膜１０７には、それぞれコンタクトホールが開口され、これらこのコンタクトホールを通じてソースオーミック電極１０８およびドレインオーミック電極１０９が形成されている。これらソースオーミック電極１０８およびドレインオーミック電極１０９は、それぞれ例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を形成したものである。
ｐ型ゲート層１０４に接続するように、ゲート配線１１０が形成され、ソースオーミック電極１０８に接続するように、ソース配線１１１が形成されている。また、ドレインオーミック電極１０９に接続するように、ドレイン配線１１２が形成されている。これらゲート配線１１０、ソース配線１１１およびドレイン配線１１２は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属薄膜によって構成される。
一方、プルアップトランジスタ２０１は、ＧａＡｓ半導体基板１０２の表層に例えばＳｉがイオン注入されたｎ型ウェル領域２０２を有する。第１導電型のｎ型ウェル領域２０２の表層に第２導電型のｐ型チャネル層２０３が形成されている。このｐ型チャネル層２０３は、ｐ型不純物として例えばＭｇ、ＣまたはＺｎがイオン注入された層である。ｐ型チャネル層２０３の表層にｐ型すなわち第２導電型の例えばＭｇ、ＣまたはＺｎが高濃度にイオン注入されたオーミックコンタクト領域２０４、２０５が形成されている。
ｐ型オーミックコンタクト領域２０４、２０５上の絶縁膜１０７には、それぞれコンタクトホールが開口され、これらコンタクトホールを通じてオーミック電極２０６、２０７が形成されている。これらオーミック電極２０６、２０７は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属薄膜によって構成し得る。
絶縁膜１０７上には層間絶縁膜１１３が形成されている。出力ＶＯＵＴ側のオーミック電極２０６は、プルダウントランジスタ１０１のドレイン配線１１２による第１の配線に接続されている。電源ＶＤＤ側のオーミック電極２０７に接続するように、電源配線（ＶＤＤ電極）２０８による第２の配線が形成されている。電極配線２０８は、プルダウントランジスタ１０１のソース配線１１１およびドレイン配線１１２と同様に、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属薄膜によって構成し得る。
また、ｐ型チャネル層２０３以外の部分のｎ型ウェル領域２０２の表層には、第１の導電型のｎ型不純物を高濃度に含有するｎ型のウェルコンタクト領域２０９が形成されている。このウェルコンタクト領域２０９上にはオーミック電極２１０が形成されている。オーミック電極２１０は、例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を形成した構成される。オーミック電極２１０は、第２の配線の電源配線２０８に接続されている。
次に、この実施形態の半導体装置の動作について、図２および図３を参照して説明する。
図２は、図１に示すプルダウントランジスタ１０１とプルアップトランジスタ２０１との間の伝達特性を示す曲線である。
図３Ａ〜Ｃは、それぞれ図２の点Ａ〜Ｃにおける空乏層の拡がりを模式的に表した断面図である。
図２の点Ａにおいては、入力ＶＩＮがローレベルであるため、プルダウントランジスタ（ｎチャネル型ＪＦＥＴ）１０１がオフ状態となり、出力ＶＯＵＴにハイレベル電圧が出力される。このとき、プルアップトランジスタ（ｐチャネル型ＪＦＥＴ）２０１のＶＯＵＴは、ほぼ電源電圧ＶＤＤである。したがって、図３Ａに示すように、ｎ型ウェル領域２０２とｐ型チャネル層２０３との間のｐｎ接合は、ＶＤＤ側からＶＯＵＴ側（プルダウントランジスタ１０１側）にわたってほぼゼロバイアスの状態となる。これにより、ｐ型チャネル層２０３のコンダクタンスは最大となる。
図２の点Ｂにおいては、ＶＩＮがハイレベルとローレベルの中間位置になる。このとき、ＶＯＵＴはｎチャネル型ＪＦＥＴ１０１とｐチャネル型ＪＦＥＴ２０１のコンダクタンス比に応じた、ＶＤＤより低い電圧となる。これにより、図３Ｂに示すように、ｐ型チャネル層２０３のＶＯＵＴ側はｎ型ウェル領域２０２に対し、（ＶＤＤ−ＶＯＵＴ）だけの逆方向バイアスが印加され、コンダクタンスが減少する。
図２の点Ｃにおいては、ＶＩＮがハイレベルとなってｎチャネル型ＪＦＥＴ１０１がオン状態となる。これにより、ＶＯＵＴはローレベルに近づく。このとき、図３Ｃに示すように、ｐ型チャネル層２０３のＶＯＵＴ側の端部は、ｎ型ウェル領域２０２に対してＶＤＤという電圧で逆バイアスされている。したがって、ｎ型ウェル領域２０２からの空乏層によってｐ型チャネルが損失し、コンダクタンスはきわめて小さくなる。その結果、ローレベル出力時の静的な消費電力がほとんど流れなくなり、低消費電力の相補型論理ゲートが実現される。このように消費電力の低い相補型論理ゲートは、携帯端末等のＭＭＩＣに好適に適用される。
次に、上述の実施形態の半導体装置の本発明による製造方法の一実施形態を、図４および図５の工程図を参照して説明する。
まず、図４Ａに示すように、ＧａＡｓ半導体基板１０２上にイオン注入用のスルー膜１１４として、例えばシリコン窒化膜またはシリコン酸化膜を形成する。シリコン窒化膜からなるスルー膜１１４は、例えば、ＳｉＨ４およびＮ２を原料ガスとするプラズマＣＶＤにより形成することができる。
スルー膜１１４は、イオン注入による基板の損傷を防止する目的で設けられる。したがって、スルー膜１１４の膜厚は所望のＦＥＴ特性を得るために必要なイオン注入のエネルギー等を考慮して決定する。スルー膜１１４としてシリコン窒化膜を形成する場合、膜厚は例えば５０ｎｍとし得る。
次に、図４Ｂに示すように、ＧａＡｓ半導体基板１０２の、プルアップトランジスタ２０１の形成領域２０１Ａに、ｎ型ウェル領域２０２を形成するためのｎ型不純物例えばＳｉを、所定のイオン注入マスクを介してイオン注入する。
次に、図４Ｃに示すように、ＧａＡｓ半導体基板１０２の、プルダウントランジスタ１０１の形成領域１０１Ａに、ｎ型チャネル層１０３を形成するためのｎ型不純物を、所定のイオン注入マスクを介してイオン注入する。
あるいは、このｎ型チャネル層１０３を形成するイオン注入を行った後、ｎ型ウェル領域２０２を形成するイオン注入を行う。ｎ型不純物としては、例えばＳｉを用いる。ｎ型チャネル層１０３の不純物プロファイルは、ｎチャネル型ＪＦＥＴ１０１の所望の特性に応じて決定する。
次に、図４Ｄに示すように、プルアップトランジスタ２０１の形成領域２０１Ａのｎ型ウェル領域２０２に、ｐ型チャネル層２０３を形成するためのｐ型不純物を、所定のイオン注入マスクを介してイオン注入する。あるいは、ｐ型チャネル層２０３を形成するイオン注入を行った後、ｎ型チャネル層１０３を形成するイオン注入を行う。
プルアップトランジスタ２０１のｎ型ウェル領域２０２およびｐ型チャネル層２０３の不純物プロファイルは、図１に示す論理ゲートがローレベル電圧を出力するときに、ｐ型チャネル層２０３のＶＯＵＴ端子側が、ｎ型ウェル領域２０２との逆バイアスによって空乏化して、ピンチオフするように決定する。
ｎ型ウェル領域２０２の濃度は、基板側からの空乏化によって、ｐ型チャネルのピンチオフ電圧が受ける影響を低減するため、ＧａＡｓ基板１．０２に存在する浅いアクセプタ準位と深いアクセプタ準位の濃度の総和よりも高く設定することが好ましい。
次に、図４Ｅに示すように、ＧａＡｓ基板１０２にｎ型ソースコンタクト領域１０５、ｎ型ドレインコンタクト領域１０６およびｎウェルコンタクト領域２０９を形成するためのｎ型不純物をイオン注入する。ｎ型ソースコンタクト領域１０５およびｎ型ドレインコンタクト領域１０６の不純物プロファイルは、ｎチャネル型ＪＦＥＴ１０１の所望の特性に応じて決定する。例えば、ｎ型不純物としてＳｉを、イオンエネルギー１５０ｋｅＶ、ドーズ量２×１０１３ｉｏｎｓ／ｃｍ２でイオン注入する。ｎウェルコンタクト領域２０９は、ｎ型ソースコンタクト領域１０５およびｎ型ドレインコンタクト領域１０６と同時に形成することができる。
次に、図５Ｆに示すように、スルー膜１１４を例えば、フッ酸（ＨＦ）系エッチング液で除去し、イオン注入された不純物をアニールにより活性化させる。このアニール温度は、８００〜８５０℃程度とすることが好ましい。このアニール時において、ＧａＡｓ基板１０２からヒ素（Ａｓ）が揮発して脱離するのを防止するため、アルシンを所定の分圧となるように供給する。
図５Ｇに示すように、ＧａＡｓ半導体基板１０２上に、例えば厚さ３００ｎｍのシリコン窒化膜による絶縁膜１０７を形成する。このシリコン窒化膜からなる絶縁膜１０７は、例えば、ＳｉＨ４およびＮ２を原料ガスとするプラズマＣＶＤにより形成することができる。
図５Ｈに示すように、絶縁膜１０７に開口部を形成する。この開口部は、プルダウントランジスタ１０１のｐ型ゲート層１０４の形成領域と、プルアップトランジスタ２０１のｐ型オーミックコンタクト領域２０４、２０５の各形成領域に設ける。開口部の形成は、所定のパターンのエッチングマスクを介して例えば反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによることができる。このＲＩＥのエッチングガスとしては例えばＣＦ４とＨ２の混合ガスを用いる。
このようにして絶縁膜１０７に設けられた開口部を通じて第２導電型のｐ型不純物を拡散させ、プルダウントランジスタ１０１にｐ型ゲート層１０４、すなわちｐ型ゲート層を形成し、プルアップトランジスタ２０１のｐ型チャネル層２０３にｐ型オーミックコンタクト領域２０４、２０５を形成する。
ここで、ｐ型不純物として好適にはＺｎを用いる。Ｚｎの拡散源としてジエチルジンクガスを用い、例えば開管式気相拡散法によりＺｎを基板に拡散させる。Ｚｎ拡散時の加熱によって基板からヒ素が脱離するのを防止する目的で、アルシンを所定の分圧となるように添加する。Ｚｎ拡散時の加熱は、６００℃前後が好ましい。
次に、図５Ｉに示すように、ゲート配線１１０およびオーミック電極２０６、２０７を形成する。ゲート配線１１０は、ｐ型ゲート層１０４に対してオーミック接合を形成する。オーミック電極２０６、２０７はそれぞれｐ型オーミックコンタクト領域２０４、２０５に対してオーミック接合を形成する。
ゲート配線１１０およびオーミック電極２０６、２０７を形成するには、まず、開口部内を含む絶縁膜１０７上の全面に、電極材料となる金属薄膜を堆積させる。電極材料は例えばＴｉ／Ｐｔ／Ａｕの３層膜とし、膜厚は例えば、Ｔｉ層を３０ｎｍ、Ｐｔ層を５０ｎｍ、Ａｕ層を２００ｎｍとする。これらの金属薄膜は、例えば電子線蒸着法またはスパッタ法により形成できる。
次に、この金属薄膜上に、フォトレジスト層を形成し、所定のパターンの露光および現像、すなわちフォトリソグラフィ技術によるエッチングマスクを形成し、このエッチングマスクの開口を通じて金属薄膜エッチングする。エッチングは例えばＲＩＥまたはイオンミリングにより行うことができる。その後、レジストを除去する。
次に、図５Ｊに示すように、プルダウントランジスタ１０１のソースオーミック電極１０８およびドレインオーミック電極１０９と、プルアップトランジスタ２０１のオーミック電極２１０を形成する。これらのオーミック電極１０８、１０９、２１０を形成するには、まず、これらを形成する部分の絶縁膜１０７にコンタクトホールを開口する。このコンタクトホールの形成は、フォトレジストによるエッチングマスクを形成し、このエッチングマスクの開口を通じてＲＩＥ等の異方性エッチングにより行うことができる。このＲＩＥのエッチングガスとしては、例えばＣＦ４とＯ２の混合ガスを用いる。
次に、このエッチングマスクのレジストを残したまま、電極材料となる金属薄膜を全面に堆積させる。電極材料には、例えばＡｕＧｅ合金とニッケルの２層膜を用い、膜厚は例えばＡｕＧｅ層を１７０ｎｍ、Ｎｉ層を４０ｎｍとする。これらの金属薄膜は、例えば抵抗加熱蒸着法により形成できる。
その後、半導体基板をアセトンまたはレジスト剥離液に浸漬し、レジスト上に形成された不要な金属薄膜をリフトオフにより除去する。さらに、フォーミングガス中で熱処理を行う。これにより、ＡｕＧｅ合金とＮｉの２層からなる金属薄膜と基板のコンタクト領域との間に、合金化オーミック接合が形成される。合金化のための熱処理は、例えば４５０℃で６０秒程度とする。
次に、図１Ｂに示すように、プルダウントランジスタ１０１のソース配線１１１、ドレイン配線１１２およびプルアップトランジスタ２０１の電源配線２０８を形成する。これらの金属配線を形成するには、まず、基板全面を被覆する層間絶縁膜１１３を形成する。層間絶縁膜１１３としては、シリコン窒化膜あるいはシリコン酸化膜が好ましい。このシリコン窒化膜からなる層間絶縁膜１１３は、例えば原料ガスとしてＳｉＨ４とＮＨ３の混合ガスを用いたプラズマＣＶＤにより形成できる。層間絶縁層１１３の膜厚は例えば１００ｎｍとする。
続いて、プルダウントランジスタ１０１のｐ型ゲート層１０４上、ソースオーミック電極１０８上、ドレインオーミック電極１０９上、およびプルアップトランジスタ２０１のオーミック電極２０６、２０７、２１０上の層間絶縁膜１１３にコンタクトホールを形成する。コンタクトホールの形成は、図５Ｈで説明した絶縁膜１０７に開口部を設ける工程と同様に、例えばＲＩＥによって行うことができる。
その後、コンタクトホール内を含む層間絶縁膜１１３上の全面に、金属薄膜を形成する。図５Ｉで説明した工程と同様に、例えばＲＩＥにより金属薄膜を配線パターンに加工する。金属薄膜は例えばＴｉ／Ｐｔ／Ａｕの３層膜とし、膜厚は例えばＴｉ層を５０ｎｍ、Ｐｔ層を５０ｎｍ、Ａｕ層を６００ｎｍとする。
このようにして、目的とする本発明による相補型論理ゲートの要部が完成する。
上述した本発明の実施形態の半導体装置の製造方法によれば、従来の製造方法のように、プルアップトランジスタのチャネル層の表層にイオン注入を行ってゲート層を形成せずに、相補型論理ゲートを形成できる。これにより、製造工程数が削減される。
また、しきい値電圧に影響するイオン注入工程の工程数が減少するため、しきい値電圧の制御が容易となる。これにより、しきい値電圧に起因する不良が低減し、半導体装置の歩留りが向上する。製造工程数の削減と、歩留りの向上により、製造コストが低減される。
本発明の半導体装置およびその製造方法の実施形態は、上述した例に限定されるものではない。例えば第１導電型がｐ型で第２導電型がｎ型とする場合に適用することもできる。また、例えば、上述の実施形態においては、ｎ型ウェル領域２０２とｐ型チャネル層２０３とが同一の電源ＶＤＤに接続されるが、ｎ型ウェル領域２０２とｐ型チャネル層２０３を同じ極性を有する異なる電源に接続してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
上述したように、本発明の半導体装置によれば、相補型論理ゲートの消費電力を低減化が図られ、しきい値電圧の高精度な制御が容易となる。
また、本発明の半導体装置の製造方法によれば、消費電力が低く、しきい値電圧の高精度な制御が容易である半導体装置を、少ない製造工程で形成できる。
【図面の簡単な説明】
図１Ａは、本発明の半導体装置の回路図であり、図１Ｂは、図１Ａに対応する断面図であり、図２は、本発明による半導体装置の相補型論理ゲートの伝達特性を示す図であり、図３Ａ〜Ｃは、本発明による半導体装置の相補型論理ゲートの動作を示す断面図であり、図４Ａ〜Ｅは、本発明による半導体装置の製造方法の製造工程を示す断面図であり、図５Ｆ〜Ｊは、本発明の半導体装置の製造方法の製造工程を示す断面図であり、図６Ａは、従来の半導体装置の回路図であり、図６Ｂは、図６Ａに対応する断面図であり、図７Ａ〜Ｄは、従来の半導体装置の製造方法の製造工程を示す断面図であり、図８Ｅ〜Ｈは、従来の半導体装置の製造方法の製造工程を示す断面図であり、図９Ａは、従来の半導体装置の回路図であり、図９Ｂは、図９Ａに対応する断面図であり、図１０Ａ〜Ｅは、従来の半導体装置の製造方法の製造工程を示す断面図であり、図１１Ｆ〜Ｊは、従来の半導体装置の製造方法の製造工程を示す断面図である。
引用符号の説明
引用符号                          事項
１０１、３０１    ‥‥    プルダウントランジスタ
１０２、３０２    ‥‥    半導体基板
１０３            ‥‥    第１導電型チャネル層
１０４            ‥‥    第２導電型ゲート層
１０５、３０５    ‥‥    ソースコンタクト領域
１０６、３０６    ‥‥    ドレインコンタクト領域
１０７、３０７    ‥‥    絶縁膜
１０８、３０８、５０７‥‥ソースオーミック電極
１０９、３０９、５０８‥‥ドレインオーミック電極
１１０、３１０、５０９‥‥ゲート配線
１１１、３１１、３１３‥‥層間絶縁膜
１１４、３１４    ‥‥    スルー膜
２０１、５０１    ‥‥    プルアップトランジスタ
２０２            ‥‥    第１導電型ウェル領域
２０３            ‥‥    第２導電型チャネル層
２０４、２０５    ‥‥    オーミックコンタクト領域
２０６、２０７、２１０、４０、４０６、５１３    ‥‥
‥‥オーミック電極
２０８            ‥‥    電源配線
２０９            ‥‥    第１導電型ウェルコンタクト領域
３０３            ‥‥    ｎ型チャンネル層
３０４            ‥‥    ｎ型ゲート層
４０１            ‥‥    プルアップ抵抗
４０２            ‥‥    ｎ型導電層
４０３、４０４    ‥‥    ｎ型コンタクト領域
４０７、４０８    ‥‥    金属配線
５０２            ‥‥    ｎ型ウェル領域
５０３            ‥‥    ｐ型チャンネル層
５０４            ‥‥    ｎ型ゲート層
５０５            ‥‥    ｐ型ソースコンタクト領域
５０６            ‥‥    ｐ型ドレインコンタクト領域
５１２            ‥‥    ｎ型ウェルコンタクト領域
【図１Ａ】
2002059972.tif 000003
【図１Ｂ】
2002059972.tif 000004
【図２】
2002059972.tif 000005
【図３Ａ】
2002059972.tif 000006
【図３Ｂ】
2002059972.tif 000007
【図３Ｃ】
2002059972.tif 000008
【図４Ａ】
2002059972.tif 000009
【図４Ｂ】
2002059972.tif 000010
【図４Ｃ】
2002059972.tif 000011
【図４Ｄ】
2002059972.tif 000012
【図４Ｅ】
2002059972.tif 000013
【図５Ｆ】
2002059972.tif 000014
【図５Ｇ】
2002059972.tif 000015
【図５Ｈ】
2002059972.tif 000016
【図５Ｉ】
2002059972.tif 000017
【図５Ｊ】
2002059972.tif 000018
【図６Ａ】
2002059972.tif 000019
【図６Ｂ】
2002059972.tif 000020
【図７Ａ】
2002059972.tif 000021
【図７Ｂ】
2002059972.tif 000022
【図７Ｃ】
2002059972.tif 000023
【図７Ｄ】
2002059972.tif 000024
【図８Ｅ】
2002059972.tif 000025
【図８Ｆ】
2002059972.tif 000026
【図８Ｇ】
2002059972.tif 000027
【図８Ｈ】
2002059972.tif 000028
【図９Ａ】
2002059972.tif 000029
【図９Ｂ】
2002059972.tif 000030
【図１０Ａ】
2002059972.tif 000031
【図１０Ｂ】
2002059972.tif 000032
【図１０Ｃ】
2002059972.tif 000033
【図１０Ｄ】
2002059972.tif 000034
【図１０Ｅ】
2002059972.tif 000035
【図１１Ｆ】
2002059972.tif 000036
【図１１Ｇ】
2002059972.tif 000037
【図１１Ｈ】
2002059972.tif 000038
【図１１Ｉ】
2002059972.tif 000039
【図１１Ｊ】
2002059972.tif 000040
【国際調査報告】
2002059972.tif 000041
2002059972.tif 000042
2002059972.tif 000043
2002059972.tif 000044