(57)【特許請求の範囲】
【請求項１】
しきい値電圧Ｖｔｈ１のＭＩＳトランジスタを含む第１内部回路と、該第１内部回路に接続された第１仮想電源供給線とを含む第１マクロと、
長手方向がゲートラインと同一方向であり、該長手方向が該第１マクロのマクロ枠の辺と平行になるように形成され、しきい値電圧が該Ｖｔｈ１より高く、電流路の一端及び他端がそれぞれ第１電源供給線及び該第１仮想電源供給線に接続され、該ゲートラインが第１電力制御線に接続されたリーク電流遮断用第１ＭＩＳトランジスタセルと、
が基板上に配置されていることを特徴とするマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項２】
上記第１ＭＩＳトランジスタセルは、所定サイズを有し、上記第１マクロのマクロ枠の一辺に沿って複数配置され、隣り合う第１ＭＩＳトランジスタセルのゲートラインが互いに接続されていることを特徴とする請求項１記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項３】
上記第１マクロのマクロ枠は矩形であり、上記第１ＭＩＳトランジスタセルは、該マクロ枠の少なくとも２辺に沿って配置されていることを特徴とする請求項１又は２記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項４】
上記第１マクロは、上記第１内部回路に接続された第２仮想電源供給線をさらに含み、
長手方向がゲートラインと同一方向であり、該長手方向が該第１マクロのマクロ枠の辺と平行になるように形成され、しきい値電圧が上記Ｖｔｈ１より高く、電流路の一端及び他端がそれぞれ第２電源供給線及び該第２仮想電源供給線に接続され、このゲートラインが第２電力制御線に接続されたリーク電流遮断用第２ＭＩＳトランジスタセル、
をさらに有することを特徴とする請求項１乃至３のいずれか１つに記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項５】
上記第１電源供給線は、上記基板の外部接続用パッドに接続されていることを特徴とする請求項１乃至４のいずれか１つに記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項６】
上記第２電源供給線は、上記基板の外部接続用パッドに接続されていることを特徴とする請求項４記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項７】
上記第１電源供給線は、上記第１マクロ及び上記第１ＭＩＳトランジスタセルの外周に形成された電源リングを有することを特徴とする請求項１乃至６のいずれか１つに記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項８】
上記第１電力制御線は上記基板の外部接続用パッドに接続されていることを特徴とする請求項１乃至７のいずれか１つに記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項９】
上記第１電力制御線に制御信号を供給する第２内部回路と、該第２内部回路及び上記基板の外部接続用パッドに接続された第１電源供給線とを含む第２マクロ、
をさらに有することを特徴とする請求項１乃至７のいずれか１つに記載のマルチスレショールド電圧ＭＩＳ集積回路装置。
【請求項１０】
しきい値電圧Ｖｔｈ１のＭＩＳトランジスタを含む内部回路と、該内部回路に接続された仮想電源供給線とを含むマクロを配置し、
しきい値電圧が該Ｖｔｈ１より高く長手方向がゲートラインと同一方向であるリーク電流遮断用ＭＩＳトランジスタセルを、該長手方向が該マクロのマクロ枠の辺と平行になるように配置し、
該ＭＩＳトランジスタセルの電流路の一端及び他端をそれぞれ電源供給線及び該仮想電源供給線に接続し、該ゲートラインを電力制御線に接続する、
ことを特徴とするマルチスレショールド電圧ＭＩＳ集積回路設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチスレショールド電圧ＭＩＳ集積回路装置及びその回路設計方法に係り、特に低しきい値電圧ＭＩＳトランジスタを備えた回路とスタンバイ時に該回路に流れるリーク電流を遮断するための高しきい値電圧ＭＩＳトランジスタとを備えたマルチスレショールド電圧ＭＩＳ（特にＣＭＯＳ）集積回路装置及びその回路設計方法に関する。
【０００２】
【従来の技術】
近年、携帯電子機器の高速化、及び、長時間バッテリー駆動するための低消費電力化が要求されている。ＣＭＯＳ  ＬＳＩでは、消費電力が電源電圧の２乗に比例するので、電源電圧を下げることにより低消費電力化を達成することができる。しかし、電源電圧を下げると、ＭＯＳトランジスタの動作速度が低下する。そこで、ＭＯＳトランジスタのしきい値電圧を低下させることによりこの動作速度を向上させている。
【０００３】
しかし、しきい値電圧を低下させると、スタンバイ時におけるＭＯＳトランジスタのリーク電流が増加するので、低消費電力化が妨げられる。この問題を解決するために、図７（Ａ）又は図７（Ｂ）に示すようなＭＴＣＭＯＳ（Multithreshold Voltage CMOS）回路が用いられている。
【０００４】
図７（Ａ）の回路では、仮想電源電位Ｖ＿ＶＤＤ供給線とグランド電位ＶＳＳ供給線との間に、低しきい値電圧のＭＯＳトランジスタを備えた論理回路１０が接続され、仮想電源電位Ｖ＿ＶＤＤ供給線と電源電位ＶＤＤ供給線との間に、高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタＴ１が接続されている。アクティブ時には電力制御信号＊ＰＣＮＴが低レベルにされてＰＭＯＳトランジスタＴ１がオンになり、これによりＶ＿ＶＤＤ供給線の電位がＶＤＤ、例えば１．８Ｖとなり、スタンバイ時には電力制御信号＊ＰＣＮＴが高レベルにされてＰＭＯＳトランジスタＴ１がオフになり、これにより論理回路１０のリーク電流が遮断される。
【０００５】
図７（Ｂ）の回路では、仮想電源電位Ｖ＿ＶＤＤ供給線と電源電位ＶＤＤ供給線との間に、高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタＴ２が接続され、さらに、仮想グランド電位Ｖ＿ＶＳＳ供給線とグランド電位ＶＳＳ供給線との間に、高しきい値電圧のリーク電流遮断用ＮＭＯＳトランジスタＴ３が接続されている。アクティブ時には相補的な電力制御信号＊ＰＣＮＴ及びＰＣＮＴがそれぞれ低レベル及び高レベルにされてＰＭＯＳトランジスタＴ２及びＮＭＯＳトランジスタＴ３がオンになり、スタンバイ時には電力制御信号＊ＰＣＮＴ及びＰＣＮＴがそれぞれ高レベル及び低レベルにされてＰＭＯＳトランジスタＴ２及びＮＭＯＳトランジスタＴ３がオフになり、これにより論理回路１０のリーク電流が遮断される。
【０００６】
以下、図７（Ａ）のリーク電流遮断回路を有する場合について説明するが、図７（Ｂ）のリーク電流遮断回路を有する場合についても同様である。
【０００７】
図８に示す如く、マクロ２０は、Ｎ個のセル列２１〜２Ｎを備え、各セル列は例えば、図９に示す如くゲートに＊ＰＣＮＴが供給される高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタと低しきい値電圧のＭＯＳトランジスタからなる論理ゲートとを備えた多数のスタンダードセル３１、３２、３３、・・・、又は、図１０に示す如く高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタのみ備えたスタンダードセル３０と低しきい値電圧のＭＯＳトランジスタからなるＮＡＮＤゲートセル３１Ａ、インバータセル３２Ａ、・・・などのスタンダードセルとで構成されている。リーク電流遮断用スタンダードセル３０は、１つのセル列に複数個配置されている。
【０００８】
【発明が解決しようとする課題】
マクロをＩＰ（Intellectual Property）として他社から購入した場合、これにリーク電流遮断用ＭＯＳトランジスタが含まれていなければ図９又は図１０に示すようにこれを挿入しなければならず、マクロがリーク電流遮断用ＭＯＳトランジスタを備えている場合であっても、スタンバイ時の低消費電力化を犠牲にして高集積化を図るためには各セルからリーク電流遮断用ＭＯＳトランジスタを削除し又は各セル列からリーク電流遮断用セルを削除しなければならない。
【０００９】
また、図９の回路の場合、論理ゲート毎に、高速化を妨げないようこれに流れる電流にマージンを考慮してリーク電流遮断用ＭＯＳトランジスタのゲート幅が決定されるので、回路全体としてマージンが必要以上に大きくなって、マクロの基板上占有面積が増大する。図１０の回路の場合には、リーク電流遮断用セルに論理ゲートが備えられていないので、無駄な領域が増えて、マクロの基板上占有面積が増大する。
【００１０】
本発明の目的は、このような問題点に鑑み、マクロに仮想電源供給線及び高しきい値電圧のリーク電流遮断用ＭＩＳトランジスタを備える必要がないマルチスレショールド電圧ＭＩＳ集積回路装置及びその回路設計方法を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
本発明によるマルチスレショールド電圧ＭＩＳ集積回路装置の一態様では、
しきい値電圧Ｖｔｈ１のＭＩＳトランジスタを含む内部回路と、該内部回路に接続された仮想電源供給線とを含むマクロと、
長手方向がゲートラインと同一方向であり、該長手方向が該第１マクロのマクロ枠の辺と平行になるように形成され、しきい値電圧が該Ｖｔｈ１より高く、電流路の一端及び他端がそれぞれ電源供給線及び該仮想電源供給線に接続され、該ゲートラインが電力制御線に接続されたリーク電流遮断用ＭＩＳトランジスタセルと、
が基板上に配置されている。
【００１２】
この構成によれば、仮想電源供給線及びリーク電流遮断用ＭＩＳトランジスタを備えていないマクロの電源供給線を仮想電源供給線として用いることができる。また、これにより、マルチスレショールド電圧ＭＩＳ集積回路装置の設計時間を短縮することができる。さらに、マクロの消費電流に応じてリーク電流遮断用ＭＩＳトランジスタセルの長さなどのサイズを適当に定めることにより、従来よりも基板上占有面積を低減することが可能である。
【００１３】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１５】
［第１実施形態］
図１は、本発明の第１実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【００１６】
半導体チップ５０上には、マクロ２０Ａ、２０Ｂ及び２０Ｃが配置され、これらはいずれも図７（Ａ）又は（Ｂ）のようなリーク電流遮断回路を含まず、例えばＩＰとして他社から購入したものである。マクロ２０Ａ〜２０Ｃはそれぞれ例えばメモリ、ＤＳＰ及びＣＰＵである。本発明では、マクロ２０Ａ〜２０Ｃ内の電源電位ＶＤＤ及びＶＳＳの供給線をそれぞれ仮想電源電位Ｖ＿ＶＤＤ及びＶ＿ＶＳＳの供給線として用いるかどうかは、これらをこれらと独立なリーク電流遮断回路に接続するかどうかにより定まる。本第１実施形態では、マクロ２０Ａ〜２０Ｃ内のＶＤＤ供給線がＶ＿ＶＤＤ供給線として用いられるので、これらのＶＤＤをＶ＿ＶＤＤと表記する。
【００１７】
マクロ２０Ａ〜２０Ｃのマクロ枠はいずれも矩形であり、各マクロ枠の辺に沿って高しきい値電圧のリーク電流遮断用ＮＭＯＳトランジスタセルが配置されている。
【００１８】
すなわち、マクロ２０Ａのマクロ枠の外周部には、このマクロ枠の３辺に沿ってＰＭＯＳトランジスタセル５１〜５３が配置されている。セル５１は、マクロ２０Ａのマクロ枠の一辺に平行なゲートライン５１Ｇと、ゲートライン５１Ｇの両側のバルクに形成されたソース領域５１Ｓ及びドレイン領域５１Ｄとを備え、セル５１の長手方向がゲートライン５１Ｇの方向に一致している。半導体チップ５０の縁部に記載された各矩形はＩ／Ｏセルであり、外部電源電位供給用パッド、又は、外部信号Ｉ／Ｏパッド及びＩ／Ｏバッファゲートである。
【００１９】
ＰＭＯＳトランジスタセル５１とマクロ２０Ａとの関係は、図７（Ａ）のＰＭＯＳトランジスタＴ１と論理回路１０との関係と同じであり、ＰＭＯＳトランジスタセル５１のソース領域５１Ｓは外部接続用ＶＤＤパッド６０及び６１に接続され、ゲートライン５１ＧはＩ／Ｏセル７３に接続され、ドレイン領域５１Ｄはマクロ２０ＡのＶ＿ＶＤＤ端子に接続されている。Ｉ／Ｏセル７３は、パッド７３ａと、入力端がパッド７３ａに接続され出力端がゲートライン５１Ｇに接続されたバッファゲート７３ｂとからなる。マクロ２０Ａ内の不図示のＶＳＳ供給線は、半導体チップ５０の縁部に形成されたＶＳＳパッドに接続されている。
【００２０】
パッド７３ａには外部から電力制御信号＊ＰＣＮＴが供給され、アクティブ時には電力制御信号＊ＰＣＮＴが低レベルにされてＰＭＯＳトランジスタセル５１がオンになり、ＶＤＤパッド６０及び６１に印加された電源電位ＶＤＤはＰＭＯＳトランジスタセル５１を介しマクロ２０Ａ内のＶ＿ＶＤＤ線に供給される。スタンバイ時には、電力制御信号＊ＰＣＮＴが低レベルにされてＰＭＯＳトランジスタセル５１がオフになり、マクロ２０Ａ内のオフ状態の低しきい値電圧ＭＯＳトランジスタにリーク電流が流れるのが阻止される。
【００２１】
ＰＭＯＳトランジスタセル５２〜５４についてもＰＭＯＳトランジスタセル５１と同様である。
【００２２】
マクロ２０Ｂ及び２０Ｃについてもマクロ２０Ａと同様であり、マクロ２０Ｂのマクロ枠の３辺に沿ってそれぞれＰＭＯＳトランジスタセル５４〜５６が配置され、マクロ２０Ｃの４辺に沿ってそれぞれＰＭＯＳトランジスタセル５７、５８、５９Ａ及び５３が配置されている。ＰＭＯＳトランジスタセル５３は、マクロ２０Ａと２０Ｃとに共通に用いられ、また、マクロ２０Ｃの消費電流が比較的大きいことから、ＰＭＯＳトランジスタセル５９Ａに平行にＰＭＯＳトランジスタセル５９Ｂが配置され、マクロ２０ＣとＶＤＤパッド６９との間にＰＭＯＳトランジスタセル５９Ａ及び５９Ｂが並列接続されている。ＰＭＯＳトランジスタセル５１〜５９Ｂのゲートラインは、互いに共通に接続されている。ＶＤＤパッド６２〜７２は、対応するＰＭＯＳトランジスタセルのソース領域に接続されている。
【００２３】
図２は、図１中のＰＭＯＳトランジスタセル５１とその付近のより詳細なレイアウトを示す図である。
【００２４】
図２において、Ｘ方向及びＹ方向のメタル配線は互いに異なる配線層の配線であり、符号中のＡ及びＢはそれぞれ第１メタル配線層及びその上方の第２メタル配線層の配線であることを示している。異なる配線層の配線間は図中に○で示すコンタクトホール内の導体を介して接続されている。図２中の電位ＶＤＤ及びＶ＿ＶＤＤの配線には、ハッチングが施されている。マクロ２０Ａ及びＩ／Ｏセルの縁部に記載された小さな矩形は、マクロ２０Ａ及びＩ／Ｏセルをブラックボックスとして見たときの端子であり、マクロ及びＩ／Ｏセルの相互間自動配線設計において用いられる。ＶＤＤ供給線８０Ａ及びＶＳＳ供給線８１Ａはそれぞれ、図１中に点線で示すＶＤＤ供給リング８０及びＶＳＳ供給リング８１の一部である。この点線は、簡単化のために、ＶＤＤとＶＳＳのリングを代表している。
【００２５】
ＶＤＤパッド６０とＶＤＤ供給線８０Ａとの間にはＶＤＤ供給線８２Ｂ１が接続され、ＶＤＤ供給線８０Ａとソース領域５１Ｓとの間にはＶＤＤ供給線８２Ｂ２及び８２Ｂ３が接続されている。また、ドレイン領域５１Ｄとマクロ２０Ａの複数のＶ＿ＶＤＤ端子との間にはそれぞれＶＤＤ供給線８３Ｂ１、８３Ｂ２及び８３Ｂ３が接続されている。ＶＳＳ供給線８１Ａは、一方では不図示のＶＳＳパッドに接続され、他方ではＶＳＳ供給線８４Ｂ１及び８４Ａを通りＶＳＳ供給線８４Ｂ２及び８４Ｂ３を介してそれぞれマクロ２０Ａの複数のＶＳＳ端子に接続されている。バッファゲート７３ｂの出力端は、制御信号線８５Ｂ１、８５Ａ１、８５Ｂ２及び８５Ａ２を介してゲートライン５１Ｇに接続されている。図２では簡単化のために、これら制御信号線が中心線で描かれている。
【００２６】
図３は、図１中のマクロ２０Ａの一部の内部詳細を示すレイアウト図である。
【００２７】
マクロ２０Ａの第１セル列は、スタンダードセルであるＮＡＮＤゲートセル３１Ａ及びインバータセル３２Ａを含んでいる。ＮＡＮＤゲートセル３１Ａ及びインバータセル３２Ａの回路は図１０のそれらと同一であり、両者間が信号線３４で接続されている。図３では簡単化のために、信号線が中心線で描かれている。第１セル列に電源電圧を供給するために、Ｖ＿ＶＤＤ供給線８３Ｂ１Ｘ及びＶＳＳ供給線８４Ｂ２Ｘがそれぞれこのセル列の一端側及び他端側に沿って形成されている。Ｖ＿ＶＤＤ供給線８３Ｂ２Ｘは第２セル列用である。Ｖ＿ＶＤＤ供給線８３Ｂ１Ｘ、ＶＳＳ供給線８４Ｂ２Ｘ及びＶ＿ＶＤＤ供給線８３Ｂ２Ｘはそれぞれ、図２のＶ＿ＶＤＤ供給線８３Ｂ１、ＶＳＳ供給線８４Ｂ２及びＶ＿ＶＤＤ供給線８３Ｂ２と接続される。各セル列のＶ＿ＶＤＤ供給線は、これと直角な方向のＶ＿ＶＤＤ供給線８６Ａに接続され、同様に、各セル列のＶＳＳ供給線は、これと直角な方向のＶＳＳ供給線８７Ａに接続されている。
【００２８】
本第１実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置によれば、マクロのマクロ枠の辺に沿って高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタセルが配置されているので、図９に示すように既存のマクロ内の各スタンダードセルに高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタＴ１を配置したり、図１０に示すように各セル列に複数のリーク電流遮断用スタンダードセル３０を配置したりする必要がないので、設計時間を短縮することができる。また、マクロの消費電流に応じてリーク電流遮断用ＰＭＯＳトランジスタセルの長さなどのサイズを適当に定めることにより、各セル列の各セルにＰＭＯＳトランジスタＴ１を形成したり複数のセル毎にリーク電流遮断用スタンダードセル３０を形成することによるチップ上占有面積の増大を抑制することができる。
【００２９】
［第２実施形態］
図４は、本発明の第２実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【００３０】
この半導体チップ５０Ａでは、外部接続用ＶＤＤパッドからマクロ２０Ｄに直接、電源電位ＶＤＤ及びＶＳＳが供給される。マクロ２０Ｄは、高しきい値電圧の電源遮断用ＭＯＳトランジスタを備えていない。マクロ２０Ｄは電力制御信号＊ＰＣＮＴを出力し、その端子は、制御信号線９０を介してＰＭＯＳトランジスタセル５１〜５３及び５７〜５９Ｂのゲートラインに接続されている。マクロ２０Ｄは、外部信号又は内部状態に応じて、電力制御信号＊ＰＣＮＴによりＰＭＯＳトランジスタセル５１〜５３及び５７〜５９Ｂのオン／オフを制御する。
【００３１】
他の点は上記第１実施形態と同一である。
【００３２】
［第３実施形態］
図５は、本発明の第３実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【００３３】
この半導体チップ５０Ｂでは、マクロ２０Ａのマクロ枠の辺に沿って配置された図４のリーク電流遮断用ＰＭＯＳトランジスタセル５１が、セルライブラリに登録されている所定長さ、例えば１００μｍのＰＭＯＳトランジスタセル５１１〜５１３で構成されている。隣り合うＰＭＯＳトランジスタセル５１１〜５１３のゲートラインは、互いに接続されている。マクロ２０Ａに必要なＰＭＯＳトランジスタセル５１１〜５１３の個数は、アクティブ時におけるマクロ２０Ａの消費電流に基づいて決定される。他のＰＭＯＳトランジスタセルについても同様である。但し、図５では図４のＰＭＯＳトランジスタセル５９Ｂに相当するものが省略されている。
【００３４】
他の点は上記第２実施形態と同一である。
【００３５】
本第３実施形態によれば、セルライブラリに登録された単一のトランジスタセルを用いて各マクロに対するリーク電流遮断用ＰＭＯＳトランジスタセルを形成することができる。
【００３６】
なお、このような所定長さのトランジスタセルを隙間無く連続して配置することにより、図１及び図４のようなリーク電流遮断用ＮＭＯＳトランジスタセルを形成してもよい。
【００３７】
［第４実施形態］
図６は、本発明の第３実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【００３８】
この半導体チップ５０Ｃでは、各マクロ内のＶＤＤ供給線及びＶＳＳ供給線がそれぞれＶ＿ＶＤＤ供給線及びＶ＿ＶＳＳ供給線として用いられ、図７（Ｂ）のようにＶＤＤ供給線側及びＶＳＳ供給線側にリーク電流遮断回路を形成するために、外部接続用ＶＤＤパッドとマクロのＶ＿ＶＤＤ端子との間に高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタセル５１Ｐ、５３Ｐ、５９ＡＰ及び５９ＢＰが接続され、外部ＶＳＳパッドとマクロのＶ＿ＶＳＳ端子との間に高しきい値電圧のリーク電流遮断用ＰＭＯＳトランジスタセル５２、５７及び５８が接続されている。ＰＭＯＳトランジスタセル５１Ｐ、５３Ｐ、５９ＡＰ及び５９ＢＰのゲートライン及びＰＭＯＳトランジスタセル５２、５７及び５８のゲートラインはそれぞれ、制御信号線９１及び９０を介してマクロ２０Ｅの電力制御信号＊ＰＣＮＴ及びＰＣＮＴ端子に接続されている。
【００３９】
マクロ２０Ｅは、外部信号又は内部状態に応じて、相補的な電力制御信号ＰＣＮＴ及び＊ＰＣＮＴをそれぞれ高レベル及び低レベルにすることよりＮＭＯＳトランジスタセル５２、５７、５８及びＰＭＯＳトランジスタセル５１Ｐ、５３Ｐ、５９ＡＰ及び５９ＢＰをオンにし、逆に低レベル及び高レベルにすることよりこれらをオフにする。
【００４０】
なお、本発明には外にも種々の変形例が含まれる。
【００４１】
例えばリーク電流遮断用トランジスタセルは、ＰＭＯＳの替わりにＮＭＯＳを用いた構成であってもよい。
【００４２】
また、図４に示す半導体チップ５０Ａでは、マクロ２０Ｄによりマクロ２０Ａ及び２０Ｃに対する全てのリーク電流遮断用ＰＭＯＳトランジスタセルを同時にオン／オフ制御しているが、マクロ２０Ａに対するリーク電流遮断用ＰＭＯＳトランジスタセルとマクロ２０Ｃに対するリーク電流遮断用ＰＭＯＳトランジスタセルとを独立にマクロ２０Ｄでオン／オフ制御する構成であってもよい。
【００４３】
さらに、低しきい値電圧のトランジスタ回路は、ＭＩＳトランジスタを含むものであればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【図２】図１中のＰＭＯＳトランジスタセル５１とその付近のより詳細なレイアウトを示す図である。
【図３】図１中のマクロ２０Ａの一部の内部詳細を示すレイアウト図である。
【図４】本発明の第２実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【図５】本発明の第３実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【図６】本発明の第４実施形態のマルチスレショールド電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図である。
【図７】（Ａ）及び（Ｂ）はいずれも従来のマルチスレショールド電圧ＣＭＯＳ回路を示す図である。
【図８】スタンダードセルアレイレで構成された従来のマクロのイアウト図である。
【図９】図８中の１つのセル列の一部を示す回路図である。
【図１０】図８中の１つのセル列の一部の他の構成を示す回路図である。
【符号の説明】
２０Ａ〜２０Ｅ  マクロ
３１Ａ  ＮＡＮＤゲートセル
３２Ａ  インバータセル
５１〜５８、５９Ａ、５９Ｂ、５１Ｐ、５３Ｐ、５９ＡＰ、５９ＢＰ  ＰＭＯＳトランジスタセル
５１Ｓ  ソース領域
５１Ｄ  ドレイン領域
５１Ｇ  ゲートライン
６０〜７２  外部接続用ＶＤＤパッド
７３  Ｉ／Ｏセル
７３ａ  パッド
７３ｂ  バッファゲート
８０  ＶＤＤ供給リング
８１  ＶＳＳ供給リング
８０Ａ、８２Ｂ１〜８２Ｂ３、８３Ｂ１〜８３Ｂ３  ＶＤＤ供給線
８１Ａ、８４Ａ、８４Ｂ１〜８４Ｂ３、８４Ｂ２Ｘ、８７Ａ  ＶＳＳ供給線
８３Ｂ１Ｘ、８３Ｂ２Ｘ、８６Ａ  Ｖ＿ＶＤＤ供給線
８５Ａ１、８５Ａ２、８５Ｂ１、８５Ｂ２、９０、９１  制御信号線
ＰＣＮＴ  電力制御信号
【図１】
0003847147.tif 000002
【図２】
0003847147.tif 000003
【図３】
0003847147.tif 000004
【図４】
0003847147.tif 000005
【図５】
0003847147.tif 000006
【図６】
0003847147.tif 000007
【図７】
0003847147.tif 000008
【図８】
0003847147.tif 000009
【図９】
0003847147.tif 000010
【図１０】
0003847147.tif 000011