(57)【特許請求の範囲】
【請求項１】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置であって、
少なくとも消去時に上記共通ソース線に印加する所定電圧を供給するレギュレータ回路と、
上記レギュレータ回路と外部電源との間に挿入されると共に、消去電流が最大値の場合であっても上記レギュレータ回路が安定して上記所定電圧を供給できるように上記レギュレータ回路への入力電圧の初期値を設定する抵抗素子と、
上記共通ソース線に対する消去電圧の印加開始を指示すると共に、上記抵抗素子からレギュレータ回路への入力電圧が上記外部電源の電圧よりも低い所定の電圧レベルに到達したことを検知して上記共通ソース線に対する消去電圧の印加終了を指示する電圧レベル検知手段と、
上記電圧レベル検知手段からの指示を受けて、上記レギュレータ回路からの上記共通ソース線に対する消去電圧の印加を行う消去電圧印加手段
を備え、
上記レギュレータ回路への入力電圧における初期値からの消去時間に対する時間変化が、上記共通ソース線の電圧における初期値からの消去時間に対する時間変化よりも大きく設定されており、
上記電圧レベル検知手段が消去電圧の印加終了を指示する際の上記所定の電圧レベルは、上記レギュレータ回路への入力段のオフセット電圧バラツキに起因して生じる消去電圧の印加終了時における消去電圧のバラツキによって、オーバーイレース状態のメモリセルの出現の危険性を無くすように設定されている
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置において、
上記外部電源と抵抗素子との間に介設された昇圧回路を備えて、
上記レギュレータ回路へは、上記昇圧回路からの出力電圧を、上記抵抗素子を介して供給するようになっている
ことを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１あるいは請求項２に記載の不揮発性半導体メモリ装置において、
上記電圧レベル検知手段によって検知される所定の電圧レベルは、上記共通ソース線に印加される消去電圧よりも高い電圧である
ことを特徴とする不揮発性半導体メモリ装置。
【請求項４】
請求項１に記載の不揮発性半導体メモリ装置において、
上記抵抗素子の抵抗値は、(上記外部電源の電圧−上記消去電圧)/(消去電流の最大値)である
ことを特徴とする不揮発性半導体メモリ装置。
【請求項５】
請求項２に記載の不揮発性半導体メモリ装置において、
上記抵抗素子の抵抗値は、(上記昇圧回路の消去時の出力電圧−上記消去電圧)/(消去電流の最大値)である
ことを特徴とする不揮発性半導体メモリ装置。
【請求項６】
請求項１あるいは請求項２に記載の不揮発性半導体メモリ装置において、
上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧は、上記消去電圧よりも高い電圧である
ことを特徴とする不揮発性半導体メモリ装置。
【請求項７】
請求項６に記載の不揮発性半導体メモリ装置において、
上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧は、９Ｖ以上である
ことを特徴とする不揮発性半導体メモリ装置。
【請求項８】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置の消去方法であって、
上記共通ソース線に消去電圧を印加し続ける第１消去動作と、
上記共通ソース線への消去パルスの印加と消去ベリファイとを繰り返して行う第２消去動作
を備えて、
上記第１消去動作では、
抵抗素子によって、上記共通ソース線に印加する所定電圧を発生させる安定化回路へ電源から供給される電圧の初期値を、消去電流が最大値の場合であっても上記安定化回路が安定して上記所定電圧を供給できるような電圧に設定し、
上記電源から上記抵抗素子を介して上記安定化回路へ供給される電圧値を検出し、上記安定化回路への入力電圧が上記電源の電圧よりも低い所定の電圧値に至った場合には上記第１消去動作を停止すると共に、上記第２消去動作を開始するようになっており、
上記安定化回路への入力電圧における初期値からの消去時間に対する時間変化が、上記共通ソース線の電圧における初期値からの消去時間に対する時間変化よりも大きく設定されており、
上記第１消去動作を停止する際の上記所定の電圧値は、上記安定化回路への入力段のオフセット電圧バラツキに起因して生じる消去電圧の印加終了時における消去電圧のバラツキによって、オーバーイレース状態のメモリセルの出現の危険性を無くすように設定されている
ことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項９】
請求項８に記載の不揮発性半導体メモリ装置の消去方法において、
上記安定化回路の電源は、内部昇圧回路である
ことを特徴とする不揮発性半導体メモリ装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、消去する際にソースに高電圧を印加する不揮発性半導体メモリ装置、および、その消去方法に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリ(一括消去型メモリ)として、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図８に示す。図８から分るように、ソース１とドレイン２とソース‐ドレイン間の基板(ウェル)３との上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、上記フローティングゲート５の上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に示すように、書き込み時には、上記コントロールゲート７に電圧Ｖpp(例えば１０Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２に６Ｖの電圧を印加する。これによって、チャネル層には多くの電流が流れ、ドレイン２側の電界が高い部分でチャネルホットエレクトロンが発生し、フローティングゲート５に電子が注入される。その結果、メモリセル８の閾値電圧が上昇して当該メモリセルへの書き込みが行われる。図９は、書き込み状態と消去状態とにおける閾値電圧分布を示す。図９に示すように、書き込まれたメモリセルの閾値電圧は５Ｖ以上となる。
表１
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【０００４】
また、消去時は、図１０に示すように、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１に電圧Ｖpe(例えば５Ｖ)を印加し、ドレイン２をオープンにすることによって、ソース１側とフローティングゲート５との間のトンネル酸化膜４に強い電解が発生する。そして、ファウラーノーデハイム(ＦＮ)トンネル現象によって、ソース１側に電子を引き抜いてメモリセル８の閾値電圧を低下させるのである。その結果、図９に示すように、消去されたメモリセル８の閾値電圧は１.５Ｖ〜３Ｖとなる。
【０００５】
また、読み出し時には、上記ドレイン２に電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを印加する。ここで、当該メモリセル８が消去状態で閾値電圧が低い場合は、当該メモリセル８に電流が流れて状態「１」と判定される。一方、当該メモリセル８が書き込み状態で閾値電圧が高い場合は、当該メモリセルに電流が流れず状態「０」と判定される。
【０００６】
このような動作原理に基づいて、上記メモリセル８に対して書き込み,消去および読み出しが行なわれるのである。ところで、実際の不揮発性半導体メモリ装置における消去時には、例えば６４kＢと比較的大きなブロック単位で一括消去される。その場合、その消去されるべきブロック内のメモリセルの閾値電圧は、書き込み状態のものもあれば消去状態のものもあり、一括消去には複雑なアルゴリズムを用いている。その基本的なアルゴリズムを図１１に示す。以下、この一括消去アルゴリズムについて簡単に説明する。
【０００７】
消去がスタートすると、先ずステップＳ1で、オーバーイレースを防止するための消去前書き込みが、全メモリセルに対して行われる。すなわち、消去前書き込みパルスとしての所定幅のパルスが、上記メモリセル８のコントロールゲート７およびドレイン２に印加される。ステップＳ2で、書き込みベリファイが実行される。すなわち、各メモリセル８の閾値電圧値が検証されるのである。ステップＳ3で、ベリファイ結果が可であるか否であるか、即ち全メモリセルの閾値電圧値が書き込み状態である所定の値(５.０Ｖ)以上あるか否かが判別される。その結果、否であれば上記ステップＳ1に戻って消去前書き込みを繰り返す一方、可であればステップＳ4に進む。こうして、消去対象ブロック内の全メモリセルの閾値電圧が上記所定の値以上になるまで、消去前書き込みパルスの印加とベリファイとが繰り返される。
【０００８】
ステップＳ4で、消去パルスの印加が行われる。この消去パルス印加は、オーバーイレース(過剰消去：図９の例の場合ではメモリセルの閾値電圧値が１.５Ｖ以下になること)を防止するために、消去パルスのパルス幅を完全な消去に必要な時間より短く(例えば１０ms)設定し、消去すべきメモリセルのコントロールゲート７およびソース１にワード線単位で一括して印加するのである。
【０００９】
ステップＳ5で、消去ベリファイが実行される。すなわち、各メモリセル８の閾値電圧値が検証される。ステップＳ6で、ベリファイ結果が可であるか否であるか、即ち全メモリセルの閾値電圧が消去状態である所定の値(３.０Ｖ)以下あるか否かが判別される。その結果、否であれば上記ステップＳ4に戻って消去パルスの印加が繰り返される一方、可であればステップＳ7に進む。
【００１０】
尚、上記ステップＳ5における消去ベリファイは、ワード線を介してコントロールゲート７に電圧３.０Ｖを印加する以外は、表１における読み出し動作と同様である。つまり、ベリファイを行う選択メモリセルのワード線には電圧３.０Ｖを印加し、それ以外の非選択メモリセルのワード線には０Ｖを印加する。そして、順次ワード線を選択しながらメモリセルにセル電流が流れるか否かを検出することによってベリファイを行う。もしくは、ワード線の電圧を５.０Ｖとして３.０Ｖの閾値電圧を有するメモリセルと電流量を比較することによって行う。そして、１つでも所定の閾値電圧以上のメモリセルが存在すれば、再度消去パルスを印加するのである。こうして、消去対象ブロック内の全メモリセルの閾値電圧が所望の値以下になるまで、この消去パルス印加とベリファイとが繰り返される。
【００１１】
ステップＳ7で、オーバーイレース状態のメモリセルが在るか否かを検証するオーバーイレースベリファイが実行される。ステップＳ8で、ベリファイ結果が可であるか否であるかが判別される。その結果、オーバーイレース状態のメモリセルが１個でも検出されればステップＳ9に進み、無ければ消去処理動作を終了する。ステップＳ9で、オーバーイレース状態のメモリセルに対して、ソフトプログラム(軽度な書き込み)が実行される。こうして、オーバーイレース状態のメモリセルの閾値電圧を上昇させて、上記ステップＳ8において全メモリセルの閾値電圧分布が１.５Ｖ〜３.０Ｖであると判別されると、消去処理動作を終了するのである。
【００１２】
通常、上記メモリセル８の消去特性には図１２に示すようにバラツキがあり、消去動作の速いメモリセル(ファーストセル)と、消去動作の遅いセル(スローセル)とが存在する。図１２は、消去パルスを合計３００ms間印加すると、ファーストセルの閾値電圧はイレース状態上限の３Ｖに、スローセルの閾値電圧はイレース状態下限の１.５Ｖに収まることを示している。
【００１３】
ところが、上記メモリセル８の消去特性のバラツキが更に大きくなり、オーバーイレース状態が進んで、特に閾値電圧が０Ｖ以下のメモリセルが出現すると、消去ベリファイ実行時に非選択メモリセルのワード線を０Ｖにしても、非選択メモリセル中に閾値電圧が０Ｖ以下のメモリセルがあると該メモリセルにセル電流が流れてしまう。そのため、選択したメモリセルに対する正しいベリファイ動作ができなくなってしまい、フラッシュメモリの信頼性が損なわれることになる。
【００１４】
そこで、このオーバーイレースを回避するため、一連の消去動作中において、短いパルス幅の消去パルスを印加しながらこまめに閾値電圧値の変動をチェック(ベリファイ)を行う必要があり、消去パルスの印加と消去ベリファイとを繰り返し実行しなければならない。但し、この一連の消去動作のうち、消去ベリファイ動作は、ある程度メモリセルの閾値電圧が下がって消去状態になりつつある状態から実施すれば良く、図１１に示す消去パルスと消去ベリファイとを最初から繰り返す従来の一括消去アルゴリズムでは、消去初期時における消去ベリファイに費やす時間が無駄になるのである。以上が、従来のフラッシュメモリの消去方法である。以下、このフラッシュメモリの消去方法を従来消去法１と言う。
【００１５】
このような問題点を解決する方法の１つとして、特開平８‐１１１０９６号公報に示されているフラッシュＥＥＰＲＯＭ(電気的消去書き込み可能リード・オンリ・メモリ)の消去方法が開示されている。以下、その概要について述べる。尚、以下、このフラッシュＥＥＰＲＯＭの消去方法を従来消去法２と言う。
【００１６】
上述したフラッシュメモリに対する従来消去法１では、上記ソース１に正の高電圧(例えば５Ｖ)を印加する一方、コントロールゲート７には負の電圧(例えば−９Ｖ)を印加することによって、フローティングゲート５から電子を引き抜く方法を用いている。ところが、フローティングゲート５とソース１との間の電位差によってフローティングゲート５下の領域で空乏化が生じ、バンド間トンネリング現象によってソース１から基板３へのワーク電流(図２：ＢＴＢＴ(Band to Band Tunneling)電流)が発生する。この現象は、フローティングゲート５とソース１との電位差が大きい程、つまりはフローティングゲート５に注入されている電子の量が多くてメモリセルの閾値が高い程顕者になり、リーク電流が増えることからトータルとしての消費電流量が多くなる。したがって、図１３に示すように、消去パルス印加開始直後の消去電流量が最も多く、消去が進むにつれて消去電流量が低下することになる。
【００１７】
上記特開平８‐１１１０９６号公報におけるフラッシュＥＥＰＲＯＭに対する従来消去法２もソース側に電子を引抜くソース消去型であり、上記フラッシュメモリに対する従来消去法１の場合と同様に消去初期の段階はメモリセルのソースから基板へのリーク電流が大きい。そのために、図１４に示すように、消去中のメモリセルに関するソース線の電圧は大きく低下し、消去が進行してメモリセルの閾値が降下してメモリセルの上記リーク電流が減少するにつれて、上記ソース線電圧が上昇するという特性を有している。
【００１８】
上記特開平８‐１１１０９６号公報は、図１４に示すソース線電圧の上昇を利用して消去動作を行うものであり、図１５に消去動作系の回路図を示す。この消去動作系回路は、共通ソース線１１の電圧を検知して、第１レベルシフタ回路ＨＶ１にフィードバックするレベル検知回路１２を有している。また、この場合における消去方式は、ソースに＋１２Ｖ(Ｖpp)を印加する一方、コントロールゲートには０Ｖを印加すると共に、ドレインをフローティングにするソース高電圧消去方式であり、上述した従来消去法１であるコントロールゲート負電圧消去方式とは異なる。
【００１９】
主に異なる点は、消去時にソース部で消費される電流である。上記ソースに１２Ｖを印加するソース高電圧消去方式では、コントロールゲート負電圧消去方式に比べて消去電流は５倍程度大きい。例えば、６４kＢのブロック消去の場合、コントロールゲート負電圧消去方式では消去電流が２mＡ程度である。これに対して、ソース高電圧消去方式では１０mＡ程度となる。
【００２０】
図４に、上記従来消去法２における消去アルゴリズムを示す。消去がスタートすると、先ずステップＳ11〜ステップＳ13で、図１１に示す従来消去法１の消去アルゴリズムにおけるステップＳ1〜ステップＳ3と同様にして、消去前書き込みが行われ、書き込みベリファイの結果が可であればステップＳ14に進む。ステップＳ14で、１回目の消去パルス印加が開始される。ステップＳ15で、ソース線電圧Ｖsが電圧Ｖref以上であるか否かが判別される。その結果、電圧Ｖref以上になればステップＳ16に進む。ステップＳ16で、１回目の消去パルス印加が終了される。この場合におけるソース線電圧と消去パルス印加時間の関係は図１４と同様である。また、図１６にソース線電圧Ｖsと閾値電圧Ｖthとの関係を示す。図１４から判るように、初期状態ではリーク電流が多く流れ、ソース線電圧は消去用印加電圧１２Ｖまでは到達しない。その後、時間と共にリーク電流が減り、ソース線電圧は徐々に上昇して最終的には１２Ｖに近いレベルにまで上昇する。これは、上述したように、閾値電圧Ｖthが下降するに従ってＢＴＢＴ電流が低減するためである(図１６参照)。
【００２１】
上記従来消去法２ではこの点を利用して消去動作を行うのである。すなわち、ソース線電圧Ｖsが上昇し、電圧Ｖref(例えば１０Ｖ)になるまで１回目の消去パルス印加を続ける。そして、ソース線電圧Ｖsが電圧Ｖrefになるとレベル検知回路１２の出力が変化し、レベルシフタ回路ＨＶ１の出力を「Ｈ」にしてＰ‐ＭＯＳトランジスタ１３をオフにして、消去パルス印加を停止するのである。そして、次に、消去パルス発生回路１４からの出力に基づくレベルシフタ回路ＨＶ２による通常の消去に移行するのである。
【００２２】
ステップＳ17〜ステップＳ22で、図１１に示す従来消去法１の消去アルゴリズムにおけるステップＳ4〜ステップＳ9と同様にして、パルス幅が１０ms程度である消去パルスの印加と消去ベリファイとが繰り返され、全メモリセルの閾値電圧が３Ｖ以下になるオーバーイレース状態のメモリセルが在るか否かが確認され、在ればソフトプログラムが行われて消去動作を終了する。
【００２３】
【発明が解決しようとする課題】
しかしながら、上記フラッシュＥＥＰＲＯＭに対する従来消去法２をフラッシュメモリに適用した場合には、以下のような問題がある。すなわち、従来消去法２は、ソース高電圧消去を行う場合に最適化したものである。一方、現状のフラッシュメモリの多くは、信頼性への影響を考慮して上述したコントロールゲート負電圧消去を用いている。そこで、上記従来消去法２にコントロールゲート負電圧消去を適用した場合について述べる。その場合における閾値電圧Ｖthとソース線電圧Ｖsとの関係を図１７に示し、ソース線電圧Ｖsと消去時間との関係を図１８に示し、図１９に消去動作系の回路図を示す。
【００２４】
上述したように、上記フラッシュメモリの場合にはフラッシュＥＥＰＲＯＭに比較してリーク電流を含む消去電流は約１/５程度であり、そのためにメモリセル部で発生するＢＴＢＴ電流は少ない。したがって、図１８に見られるように、ソース線電圧Ｖsは、初期状態から印加電圧である５Ｖに近いレベルまで上昇する。図１９におけるレベル検知回路１５の電圧Ｖrefの設定を４.５Ｖとすると、ソース線電圧Ｖsが上昇して４.５Ｖになるとレベル検知回路１５の出力信号が反転し、レベルシフタ回路１６の出力レベルが「Ｈ」となって１回目の消去パルス印加が終了する。
【００２５】
ここで、上記レベル検知回路１５は、図３に示すようにコンパレータで構成されているため、ソース線電圧Ｖsが４.５Ｖ付近まで到達して出力レベルが反転するまで入力段にオフセット電圧が存在する。そして、このオフセット電圧は、プロセスバラツキや温度バラツキによって変動するために、約０.１Ｖ程度バラツキが発生する可能性がある。図１７から分かるように、電圧Ｖrefが４.５Ｖであるため消去開始直後のソース線電圧Ｖsからの取り得る電圧振幅ＶＢはわずかしかなく、そのために上記オフセット電圧のバラツキはソース線電圧Ｖsのバラツキとして最大１Ｖ程度に達することになる。
【００２６】
上述した従来消去法２においては、共通ソース線１１を流れる電流が全体的に大きく且つ印加電圧が１２Ｖと大きいのでソース線電圧の変動が大きく、上述のような問題は生ずることはない。しかしながら、従来消去法２をフラッシュメモリに展開した場合には、上記ＢＴＢＴ電流が少ないためにソース線電圧Ｖsの変動による電圧差が小さく、さらに印加電圧が５Ｖと小さいので、図１７から分かるように、１回目の消去パルス印加が終了する際における閾値電圧が大きく変動する。したがって、閾値電圧分布に大きなバラツキが生じることになり、大きな問題となるのである。
【００２７】
その結果、上記１回目の消去パルス印加後における閾値電圧のバラツキが上記電圧Ｖrefよりも高い方ヘずれた場合には、２回目以降の消去パルス印加と消去ベリファイとの回数にバラツキが生じ、結果として消去時間が長くなると言う問題がある。また、閾値電圧のバラツキが電圧Ｖrefのものよりも低い方ヘずれた場合には、閾値電圧分布の低い側に位置するメモリセルはオーバーイレースを起こすと言う問題がある。後者の問題を防止する１つの手段としては、図１９に示すように、レベルシフタ回路１６の出力とレベル検知回路１５の入力との間に抵抗素子１７を挿入することが考えられる。こうすれば、ソース線電圧Ｖsの変動が大きくなり、１回目の消去パルス印加が終了する際における閾値電圧のバラツキは低減されることになる。しかしながら、この方法を用いた場合にはソース電流の変動が制限されるため、ソース線電圧Ｖsの経時変化は図２０に示すようになる。したがって、抵抗素子１７を挿入しない場合(図１８参照)に比べて、消去パルス印加開始直後のソース線電圧Ｖsの立ち上がりが小さく、且つ、その後の上昇も遅い。したがって、結果として、消去スピードが劣化して消去時間が長くなってしまうのである。
【００２８】
そこで、この発明の目的は、消去スピードを劣化させることなく、且つ、閾値電圧のバラツキが小さくなるように１回目の消去パルス印加時間を設定できる不揮発性半導体メモリ装置、および、その消去方法を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置であって、
少なくとも消去時に上記共通ソース線に印加する所定電圧を供給するレギュレータ回路と、
上記レギュレータ回路と外部電源との間に挿入されると共に、消去電流が最大値の場合であっても上記レギュレータ回路が安定して上記所定電圧を供給できるように上記レギュレータ回路への入力電圧の初期値を設定する抵抗素子と、
上記共通ソース線に対する消去電圧の印加開始を指示すると共に、上記抵抗素子からレギュレータ回路への入力電圧が上記外部電源の電圧よりも低い所定の電圧レベルに到達したことを検知して上記共通ソース線に対する消去電圧の印加終了を指示する電圧レベル検知手段と、
上記電圧レベル検知手段からの指示を受けて、上記レギュレータ回路からの上記共通ソース線に対する消去電圧の印加を行う消去電圧印加手段
を備え、
上記レギュレータ回路への入力電圧における初期値からの消去時間に対する時間変化が、上記共通ソース線の電圧における初期値からの消去時間に対する時間変化よりも大きく設定されており、
上記電圧レベル検知手段が消去電圧の印加終了を指示する際の上記所定の電圧レベルは、上記レギュレータ回路への入力段のオフセット電圧バラツキに起因して生じる消去電圧の印加終了時における消去電圧のバラツキによって、オーバーイレース状態のメモリセルの出現の危険性を無くすように設定されている
ことを特徴としている。
【００３０】
上記第１の発明の構成によれば、消去開始直後は、書き込み状態の浮遊ゲート電界効果トランジスタの閾値電圧が高いために上記ＢＴＢＴ電流も含めたリーク電流が多く流れ、外部電源とレギュレータ回路との間に挿入された抵抗素子による電圧降下が大きい。しかしながら、消去電圧印加手段によって共通ソース線に消去電圧が印加され続けると上記浮遊ゲート電界効果トランジスタの閾値電圧が低下し、それに連れてリーク電流が減少して上記抵抗素子による電圧降下も減少する。こうして、レギュレータ回路への入力電圧が上昇し、やがて所定の電圧レベルに到達したことが電圧レベル検知手段によって検知されると、上記消去電圧印加手段に対して上記共通ソース線に対する消去電圧の印加終了が指示される。
【００３１】
上記動作において、上記抵抗素子の抵抗値を大きくすれば、上記レギュレータ回路への入力電圧の上昇量、つまり電圧振幅を大きく取ることができ、上記電圧レベル検知手段における主力段のバラツキの影響が小さく圧縮される。こうすることによって、消去電圧印加終了時における上記浮遊ゲート電界効果トランジスタの閾値電圧のバラツキが小さくなる。したがって、以後行われる消去パルス印加および消去ベリファイの繰り返しによって生ずる上記閾値電圧の低い方へのバラツキに起因するオーバーイレース状態のメモリセルの出現や、上記閾値電圧の高い方へのバラツキに起因する消去時間の延長が防止される。
【００３２】
また、第１の実施例は、
第１の発明の不揮発性半導体メモリ装置において、
上記外部電源と抵抗素子との間に介設された昇圧回路を備えて、
上記レギュレータ回路へは、上記昇圧回路からの出力電圧を、上記抵抗素子を介して供給するようになっている
ことを特徴としている。
【００３３】
この実施例によれば、上記レギュレータ回路へは、上記外部電源からの電圧が昇圧回路で所望の電圧に昇圧されてから上記抵抗素子を介して供給される。こうして、消去スピードが劣化せず、消費電流の低減を図ることができる不揮発性半導体メモリ装置が、フラッシュメモリ等において従来から用いられている書き込み,消去および読み出しの用の各電圧を単一電源から内部的に生成する上記昇圧回路を利用して構成される。
【００３４】
また、第２の実施例は、
第１の発明あるいは第１の実施例の不揮発性半導体メモリ装置において、
上記電圧レベル検知手段によって検知される所定の電圧レベルは、上記共通ソース線に印加される消去電圧よりも高い電圧である
ことを特徴としている。
【００３５】
この実施例によれば、上記電圧レベル検知手段によって検知される所定の電圧レベルは上記消去電圧よりも高い電圧である。したがって、消去時間の経過と共に上記浮遊ゲート電界効果トランジスタの閾値電圧が低下し、それに伴って上記レギュレータ回路への入力電圧が上記消去電圧から上昇して行く際に、上記消去電圧の印加終了が的確に判定される。
【００３６】
また、第３の実施例は、
第１の発明の不揮発性半導体メモリ装置において、
上記抵抗素子の抵抗値は、(上記外部電源の電圧−上記消去電圧)/(消去電流の最大値)である
ことを特徴としている。
【００３７】
また、第４の実施例は、
第１の実施例の不揮発性半導体メモリ装置において、
上記抵抗素子の抵抗値は、(上記昇圧回路における消去時の出力電圧−上記消去電圧)/(消去電流の最大値)である
ことを特徴としている。
【００３８】
これらの実施例によれば、上記レギュレータ回路への入力電圧は、上記消去電流が最大の場合であっても上記消去電圧が確保される。
【００３９】
また、第５の実施例は、
第１の発明あるいは第１の実施例の不揮発性半導体メモリ装置において、
上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧は、上記消去電圧よりも高い電圧である
ことを特徴としている。
【００４０】
この実施例によれば、上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧は上記消去電圧よりも高い電圧である。したがって、消去時間の経過と共に上記浮遊ゲート電界効果トランジスタの閾値電圧が低下し、それに伴って上記リーク電流が減少した際に、レギュレータ回路への入力電圧が上記消去電圧から上昇していくことになる。したがって、上記消去電圧の印加終了が的確に且つ安定して判定される。
【００４１】
また、第６の実施例は、
上記第５の実施例の不揮発性半導体メモリ装置において、
上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧は９Ｖ以上である
ことを特徴としている。
【００４２】
この実施例によれば、上記共通ソース線に印加される消去電圧を例えば５Ｖとすると、上記レギュレータ回路への入力電圧の上昇量である電圧振幅を４Ｖと十分に大きく取ることができる。
【００４３】
また、第２の発明は、
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置の消去方法であって、
上記共通ソース線に消去電圧を印加し続ける第１消去動作と、
上記共通ソース線への消去パルスの印加と消去ベリファイとを繰り返して行う第２消去動作
を備えて、
上記第１消去動作では、
抵抗素子によって、上記共通ソース線に印加する所定電圧を発生させる安定化回路へ電源から供給される電圧の初期値を、消去電流が最大値の場合であっても上記安定化回路が安定して上記所定電圧を供給できるような電圧に設定し、
上記電源から上記抵抗素子を介して上記安定化回路へ供給される電圧値を検出し、上記安定化回路への入力電圧が上記電源の電圧よりも低い所定の電圧値に至った場合には上記第１消去動作を停止すると共に、上記第２消去動作を開始するようになっており、
上記安定化回路への入力電圧における初期値からの消去時間に対する時間変化が、上記共通ソース線の電圧における初期値からの消去時間に対する時間変化よりも大きく設定されており、
上記第１消去動作を停止する際の上記所定の電圧値は、上記安定化回路への入力段のオフセット電圧バラツキに起因して生じる消去電圧の印加終了時における消去電圧のバラツキによって、オーバーイレース状態のメモリセルの出現の危険性を無くすように設定されている
ことを特徴としている。
【００４４】
上記構成によれば、第１消去動作における消去開始直後は、書き込み状態の浮遊ゲート電界効果トランジスタの閾値電圧が高いために上記ＢＴＢＴ電流も含めたリーク電流が多く流れ、電源から抵抗素子を介して安定化回路へ流れる電流の電圧降下が大きい。しかしながら、共通ソース線に消去電圧が印加され続けると上記浮遊ゲート電界効果トランジスタの閾値電圧が低下し、それに連れてリーク電流が減少して上記抵抗素子による電圧降下も減少する。こうして、上記抵抗素子から安定化回路へ供給される電圧値が上昇して所定の電圧値に到達すると、上記第１消去動作が停止されと共に第２消去動作が開始される。
【００４５】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の不揮発性半導体メモリ装置における消去動作時にソース線へ電圧を印加する消去時ソース電圧印加回路のブロック図である。本実施の形態における消去動作は、基本的に従来消去法２と同様であり、１回目の消去パルス印加動作と２回目以降の消去パルス印加動作とに分割して行う。尚、消去動作(ベリファイも含む)におけるワード線ＷＬ0〜ＷＬn(行方向に配列された各メモリセルのコントロールゲートに共通に接続)への電圧印加や、ビット線ＢＬ0〜ＢＬm(列方向に配列された各メモリセルのドレインに接続)への電圧印加を行う消去電圧印加回路は、従来と同じであるため説明は省略する。
【００４６】
アレイを構成している各メモリセルのソースはブロック単位で共通化され、共通ソース線２１に接続されている。そして、共通ソース線２１には、消去パルスを印加する上記消去時ソース電圧印加回路が接続されている。
【００４７】
この消去時ソース電圧印加回路は第１回路部と第２回路部との２つの回路部で構成されている。第１回路部は、上記１回目の消去パルス印加動作を行う回路であり、レベル検知回路２２,レベルシフター回路２３およびＰ‐ＭＯＳトランジスタＰ1で構成される。
【００４８】
上記レベル検知回路２２は、共通ソース線２１の消去電流の変化を電圧レベルの変化としてモニターし、参照電圧(電圧Ｖref)と比較する。そして、その比較結果に基づいて、モニター電圧が電圧Ｖrefになると出力信号のレベルを「Ｈ」にする。レベルシフター回路２３は、レベル検知回路２２の出力信号のレベルを変換する。Ｐ‐ＭＯＳトランジスタＰ1は、レベルシフター回路２３の出力信号がゲートに入力されて、上記共通ソース線２１への１回目の消去パルス印加のオン/オフを制御する。こうして、モニター電圧が電圧Ｖrefになると、共通ソース線２１への１回目の消去パルス印加がオフされるのである。
【００４９】
一方、上記第２回路部は、２回目以降の消去パルス印加と消去ベリファイとを交互に行う通常の消去動作を行うための消去パルス印加回路であり、消去パルス発生回路２４,レベルシフター回路２５,Ｐ‐ＭＯＳトランジスタＰ2およびＮ‐ＭＯＳトランジスタＮ2で構成される。
【００５０】
上記消去パルス発生回路２４は、消去動作が開始されてErase信号のレベルが「Ｈ」になると、レベル「Ｌ」の消去パルス信号を発生する。レベルシフター回路２５は、消去パルス発生回路２４からの消去パルス信号のレベルを変換する。Ｐ‐ＭＯＳトランジスタＰ2は、レベルシフター回路２５の出力信号がゲートに入力されてオンする。一方、Ｎ‐ＭＯＳトランジスタＮ2は、Erase信号の反転信号がゲートに入力されてオフする。その結果、共通ソース線２１へ２回目以降の消去パルスが印加される。こうして、所定時間だけ消去パルスが印加(パルス幅は例えば１０ms)されると、消去ベリファイ期間に以降し、Erase信号およびその反転信号のレベルが反転する。その結果、Ｐ‐ＭＯＳトランジスタＰ2はオフする一方、Ｎ‐ＭＯＳトランジスタＮ2はオンする。そして、共通ソース線２１には基準電圧(ここでは０Ｖ)が印加されるのである。その間、消去ベリファイ回路(図示せず)によって消去ベリファイが行われる。
【００５１】
上記消去ベリファイ回路については記載しないが、消去ベリファイを行う選択ワード線ＷＬには３Ｖを印加し、消去ベリファイを行わない非選択ワード線ＷＬには０Ｖを印加し、ビット線ＢＬには１Ｖを印加する。そして、セル電流が流れるメモリセルが在るか否かを検証することによって消去ベリファイを行う機能を有する。
【００５２】
以上の構成は、従来消去法２と消去パルスの電圧レベルが異なるだけで同じ構成である。以下、本実施の形態の特徴であるレベル検知回路２２による電圧モニター方法について説明する。
【００５３】
外部端子２６から入力された電圧Ｖpp(例えば、１２Ｖ)が、抵抗素子２８を介してレギュレータ回路２７に印加される。その際に、抵抗素子２８によって電圧降下が生じて電圧Ｖrpinがレギュレータ回路２７に入力され、定電圧化されて、安定した電圧Ｖpll(例えば、５Ｖ)がＰ‐ＭＯＳトランジスタＰ1およびＰ‐ＭＯＳトランジスタＰ2のソース側に入力されるのである。
【００５４】
上記外部端子２６とレギュレータ回路２７の入力端子との間に挿入されている抵抗素子２８の抵抗値は、以下のように設定する。上述したように、フラッシュメモリのリーク電流であるＢＴＢＴ電流を含む消去電流は経時変化するのであるが、その最大値(１回目の消去パルス印加時における初期状態)を２mＡとする。そうすると、消去電流が最大値であってもレギュレータ回路２７で安定化して５Ｖの電圧Ｖpllを得るためには、抵抗素子２８の抵抗値Ｒは、
(１２Ｖ−５Ｖ)/２mＡ＝３５００Ω
にすればよい。こうすれば、時間と共に消去電流が減少して抵抗素子２８による電圧降下が減り、結果としてレギュレータ回路２７への入力電圧Ｖrpinが上昇しても、レギュレータ回路２７によって安定して５Ｖの電圧Ｖpllが出力される。したがって、電圧Ｖpllは常に５Ｖを安定して維持できることになる。
【００５５】
図２は、上記レギュレータ回路２７の具体的構成例を示す。本レギュレータ回路２７は、参照電圧(Ref電圧)として例えば３Ｖを使用し、出力電圧Ｖpllが５ＶであってＰ‐ＭＯＳトランジスタ２９がオンの場合に、直列に接続された抵抗Ｒ1とＲ2との間のノードＮ1の電圧が３Ｖになるように、抵抗Ｒ1およびＲ2の抵抗値が設定されている。そして、ノードＮ1の電圧が３Ｖ以上になるとＰ‐ＭＯＳトランジスタ２９がオフする一方、逆にノードＮ1の電圧が３Ｖ以下になるとＰ‐ＭＯＳトランジスタ２９がオンすることによって、入力電圧Ｖrpinの変動には影響されずに安定して５Ｖの電圧Ｖpllを出力する。尚、本レギュレータ回路２７は既知の回路であるため、詳細な説明は省略する。
【００５６】
また、上記レベル検知回路２２は、上記従来消去法２で説明した図３に示す回路構成を有している。但し、上記従来消去法２とは、電源電圧が５ＶからＶppに変更され、参照電圧Ｖrefが４.５Ｖから後述するように例えば１１Ｖに変更された点において異なる。
【００５７】
さらに、本実施の形態における消去動作のアルゴリズムは、図４に示すアルゴリズムと同じである。以下、簡単に説明する。書き込み状態のメモリセルと消去状態のメモリセルとの混在状態からそのまま消去パルスを印加すると、オーバーイレース状態のメモリセルが出現してしまう。そこで、消去動作がスタートすると、先ず、書き込みベリファイによってメモリセルの閾値電圧を検証しつつ消去前書き込みを行って、メモリセルの閾値電圧を上昇させる。そして、消去すべき全メモリセルの閾値電圧が５.０Ｖ以上になれば、消去前書き込みは終了する。
【００５８】
次いで、以下のようにして１回目の消去パルス印加を行う。先ず、外部端子２６から電圧Ｖpp(＝１２Ｖ)を入力することによって、レギュレータ回路２７から５Ｖの電圧Ｖpllを出力する。その際に、上述したように、消去パルス印加直後は、メモリセルの閾値電圧が高いためにリーク電流としてのＢＴＢＴ電流が大きく、ＢＴＢＴ電流を含む消去電流は大きい。したがって、抵抗素子２８による電圧降下は大きく、抵抗値を３５００Ωに設定しておけばレギュレータ回路２７への入力電圧Ｖrpinは５Ｖ程度からスタートすることになる。
【００５９】
この場合、上記レベル検知回路２２(但し、図３において参照電圧Ｖrefは１１Ｖに設定)の出力outのレベルは「Ｌ」(Ｖss)となるため、レベルシフター回路２３は電圧Ｖssレベルを出力することになる。その結果、上記Ｐ‐ＭＯＳトランジスタＰ1はオンして、共通ソース線２１には電圧Ｖpll(５Ｖ)が印加される。
【００６０】
こうして上記消去パルスが印加され続けるとメモリセルの閾値電圧は降下し、それに連れてリーク電流(ＢＴＢＴ電流)も減少し、図１８に示すようにソース線電圧は上昇する。一方、上記リーク電流が減少するためにリーク電流を含む消去電流(最大値２mＡ)も減少し、レギュレータ回路２７への入力電圧Ｖrpinは上昇するが上述したようにレギュレータ回路２７によって電圧Ｖpllは５Ｖで安定するのである。
【００６１】
図５は、上記レギュレータ回路２７への入力電圧Ｖrpinとメモリセルの閾値電圧Ｖthとの消去時間に対する変化を示したものである。上述のごとく、消去時間と共にリーク電流が減少して消去電流が減少することによって電圧Ｖrpinは上昇し、レベル検知回路２２の参照電圧Ｖref(＝１１Ｖ)を越えるとレベル検知回路２２の出力outは反転し、レベル「Ｈ」(例えばＶpp)となる。この信号をレベルシフター回路２３で変換することによって、Ｐ‐ＭＯＳトランジスタＰ1はオフとなり、１回目の消去パルス印加が終了するのである。
【００６２】
次いで、図４におけるステップS17以降の消去ベリファイを伴う消去パルス印加動作に移行する。これは、先に説明したように、Erase信号をレベルを「Ｈ」にし、Ｐ‐ＭＯＳトランジスタＰ2をオンして電圧Ｖpll(５Ｖ)を共通ソース線２１に印加する。そして、ベリファイ時はErase信号をレベルを「Ｌ」にし、Ｎ‐ＭＯＳトランジスタＮ2をオンして基準電圧(０Ｖ)を共通ソース線２１に印加するのである。
【００６３】
以上の消去動作中において、上記レベル検知回路２２は電源をＶpp(１２Ｖ)とし参照電圧Ｖrefを１１Ｖとしているため、図５から分かるように、上記入力電圧Ｖrpinは５Ｖからスタートして約６Ｖ以上の電圧振幅を取ることができる。したがって、レベル検知回路２２にプロセスバラツキや温度バラツキに起因する入力段のオフセット電圧バラツキが存在したとしても、出力段のバラツキの影響を小さく圧縮させることができる。したがって、１回目の消去パルス印加終了後におけるメモリセルの閾値電圧のバラツキを小さく圧縮でき、±０.２Ｖ程度、即ち０.４Ｖ程度の範囲に低減させることができるのである。
【００６４】
これによって、コントロールゲート負電圧消去法を一般的に用いるフラッシュメモリ等の不揮発性半導体メモリに適用しても、１回目の消去パルス印加時のメモリセルの閾値電圧の低い方へのバラツキに起因するオーバーイレース状態のメモリセルの出現の危険性はなくなり、信頼性の高い不揮発性半導体メモリおよびその消去方法を実現できるのである。
【００６５】
また、上記メモリセルの閾値電圧の高い方へのバラツキに起因する２回目以降の消去ベリファイおよび消去パルス印加の実行回数を減らすことができ、消去時間が長くなることを防止できるのである。
【００６６】
さらに、図１９に示すようなオーバーイレース防止手段としての抵抗素子を挿入する必要もないことから、図１９に示す上記オーバーイレース防止手段を用いた場合の消去時間と比較して約３０％の消去時間の短縮を実現することができるのである。
【００６７】
上述したように、本実施の形態においては、共通ソース線２１へ印加する消去パルスの電圧値を、外部端子２６の電圧Ｖpp(１２Ｖ)を３５００Ωの抵抗素子２８で電圧降下した電圧Ｖrpinをレギュレータ回路２７に供給し、５Ｖに安定化させた電圧Ｖpllとしている。そして、レベル検知回路２２は、消去開始において５Ｖからスタートして約６Ｖ以上の電圧振幅を取るレギュレータ回路２７への入力電圧Ｖrpinと１１Ｖの参照電圧Ｖrefとの比較結果で、１回目の消去パルス印加終了を判定している。
【００６８】
したがって、上記レベル検知回路２２における出力段のバラツキの影響を小さく圧縮でき、１回目の消去パルス印加終了後におけるメモリセルの閾値電圧のバラツキを小さくできる。すなわち、本実施の形態による消去方法をフラッシュメモリ等の不揮発性半導体メモリに適用した場合には、１回目の消去パルス印加時のメモリセルの閾値電圧の低い方へのバラツキに起因するオーバーイレース状態のメモリセルの出現の危険性を無くすことができる。一方、閾値電圧の高い方へのバラツキに起因する２回目以降の消去ベリファイおよび消去パルス印加の実行回数を減らすことができ、消去時間が長くなることを防止できるのである。
【００６９】
すなわち、本実施の形態によれば、消去速度を劣化させることなく、且つ、閾値電圧のバラツキが小さくなるように１回目の消去パルス印加を実行できる不揮発性半導体メモリ装置、及び、その消去方法を実現することができるのである。
【００７０】
＜第２実施の形態＞
次に、第２の実施形態について、図６に示す消去時ソース電圧印加回路のブロック図に従って説明する。共通ソース線３１,レベル検知回路３２,レベルシフター回路３３,Ｐ‐ＭＯＳトランジスタ３４,消去パルス発生回路３５,レベルシフター回路３６,Ｐ‐ＭＯＳトランジスタ３７,Ｎ‐ＭＯＳトランジスタ３８,レギュレータ回路３９および抵抗素子４０は、上記第１実施の形態における共通ソース線２１,レベル検知回路２２,レベルシフター回路２３,Ｐ‐ＭＯＳトランジスタＰ1,消去パルス発生回路２４,レベルシフター回路２５,Ｐ‐ＭＯＳトランジスタＰ2,Ｎ‐ＭＯＳトランジスタＮ2,レギュレータ回路２７および抵抗素子２８と同様である。
【００７１】
上記第１実施の形態においては、上記共通ソース線２１に印加する電圧は、外部端子２６から入力される電圧Ｖpp(例えば、１２Ｖ)である。ところが、フラッシュメモリ等の不揮発性半導体メモリは単一電源が一般的であり、表１に示すような各モードに必要な各種電圧は、内部の昇圧用チャージポンプ回路によって発生される。
【００７２】
本実施の形態においては、上記第１実施の形態において用いられる外部端子２６からの電圧Ｖppの代わりに、昇圧回路(不揮発性半導体メモリ内部の昇圧用チャージポンプ回路)４１によって昇圧された電圧ＨＶppを用いるのである。こうして、より実際的な不揮発性半導体メモリの構成を実現している。ここで、電圧ＨＶppは約１０Ｖ程度である。
【００７３】
本実施の形態においては、上記電圧ＨＶppを、抵抗素子４０を介してレギュレータ回路３９に入力し、レギュレータ回路３９からは５Ｖの安定した電圧Ｖpllを出力するのである。１回目の消去パルス印加直後に流れるリーク電流を含む最大消去電流は、上記第１実施の形態の場合と同様に２mＡである。したがって、抵抗素子４０の抵抗値は、(１０Ｖ−５Ｖ)/２mＡ＝２５００Ωとすれば、最大消去電流時を含めてレギュレータ回路３９からの出力は安定した５Ｖの電圧Ｖpllを維持できるのである。
【００７４】
尚、上記昇圧回路４１からの電圧ＨＶppは約１０Ｖ程度であるため、本実施の形態におけるレベル検知回路３２は、参照電圧(Ｒef電圧)として９Ｖを用いている。
【００７５】
この場合における上記レギュレータ回路３９への入力電圧Ｖrpinとメモリセルの閾値電圧Ｖthと消去時間との関係を図７に示す。電圧Ｖrpinは消去初期の電圧５Ｖからスタートして約４Ｖ以上の電圧振幅を取ることができるため、プロセスバラツキや温度バラツキによってレベル検知回路３２の入力段にオフセット電圧バラツキが存在しても、出力段のバラツキの影響を小さく圧縮させることができる。したがって、上記第１実施の形態と同様に、１回目の消去パルス印加終了後におけるメモリセルの閾値電圧のバラツキを小さくでき、±０.２Ｖ程度、即ち０.４Ｖ程度の範囲に低減させることができるのである。
【００７６】
その結果、上記第１実施の形態の場合と同様の効果を得ることができるのである。尚、本実施の形態においては、上記昇圧回路４１によって内部で電圧ＨＶppを発生させているため、上記第１実施の形態のような電圧Ｖppを取り込むための外部端子２６は必要としない。
【００７７】
尚、上記各実施の形態において、上記レギュレータ回路２７,３９の入力電圧Ｖrpinの初期の電圧とレベル検知回路２２,３２の参照電圧Ｖrefとの差は約４Ｖ以上にするのが好ましく、したがって、電圧Ｖppや電圧ＨＶppは９Ｖ以上に設定することが望ましい。
【００７８】
また、上記各実施の形態においては、上記外部端子２６あるいは昇圧回路４１から抵抗素子２８,４０を介してレギュレータ回路２７,３９に供給される電圧値の消去電流値の低下に起因する上昇に基づいて、１回目の消去パルス印加終了を判定している。しかしながら、この発明はこれに限定されるものではなく、図１３に示すような消去電流値の低下を直接検出し、この検出結果に基づいて１回目の消去パルス印加終了を判定しても差し支えない。
【００７９】
【発明の効果】
以上より明らかなように、第１の発明の不揮発性半導体メモリ装置は、消去時に、電圧レベル検知手段によって共通ソース線に対する消去電圧の印加開始を指示されると、消去電圧印加手段によってレギュレータ回路からの上記共通ソース線に対する消去電圧の印加が開始され、上記電圧レベル検知手段によって、外部電源から抵抗素子を介して上記レギュレータ回路への入力電圧が上記外部電源の電圧よりも低い所定の電圧レベルに到達したことが検知されて上記共通ソース線に対する消去電圧の印加終了が指示されると、上記消去電圧印加手段によって上記共通ソース線に対する消去電圧の印加が終了されるので、消去時間の経過による浮遊ゲート電界効果トランジスタの閾値電圧の低下に伴う上記ＢＴＢＴ電流も含めたリーク電流の減少を、上記外部電源とレギュレータ回路との間に挿入された抵抗素子による電圧降下量の変化として取り出すことができる。
【００８０】
したがって、上記外部電源の電圧と上記抵抗素子の抵抗値とを適当に選べば、上記電圧レベル検知手段による検知電圧である上記抵抗素子からレギュレータ回路への入力電圧の電圧振幅を大きく取ることができ、温度バラツキやプロセスバラツキ等に起因する上記電圧レベル検知手段における出力段のバラツキの影響を小さく圧縮することができる。こうして、消去電圧印加終了時における上記浮遊ゲート電界効果トランジスタの閾値電圧のバラツキを小さくすることができる。
【００８１】
すなわち、この発明によれば、以後行われる消去パルス印加および消去ベリファイの繰り返しの際に、上記閾値電圧の低い方へのバラツキに起因するオーバーイレース状態のメモリセルの出現や、上記閾値電圧の高い方へのバラツキに起因する消去時間の延長を防止することができる。したがって、結果として、消去時間を短縮できると共に、消去パルス印加の際と消去ベリファイの際とに発生する余分な放電を繰り返す必要がなく、消費電流の低減を実現することができるのである。
【００８２】
また、第１の実施例の不揮発性半導体メモリ装置は、上記レギュレータ回路へは、上記外部電源と抵抗素子との間に介設された昇圧回路からの出力電圧を、上記抵抗素子を介して供給するので、消去スピードが劣化せず、消費電流の低減を図ることができる不揮発性半導体メモリ装置を、フラッシュメモリ等において従来から用いられている書き込み,消去および読み出しの用の各電圧を単一電源から内部的に生成する上記昇圧回路を利用して構成することができる。
【００８３】
また、第２の実施例の不揮発性半導体メモリ装置は、上記電圧レベル検知手段によって検知される所定の電圧レベルを、上記共通ソース線に印加される消去電圧よりも高くしたので、上記電圧レベル検知手段は、消去時間の経過と共に上記浮遊ゲート電界効果トランジスタの閾値電圧が低下してリーク電流が減少し、それに伴って上記消去電圧から上昇して行く上記レギュレータ回路への入力電圧に基づいて、上記消去電圧の印加終了を的確に判定することができるのである。
【００８４】
また、第３の実施例の不揮発性半導体メモリ装置は、上記抵抗素子の抵抗値を(上記外部電源の電圧−上記消去電圧)/(消去電流の最大値)と成したので、上記レギュレータ回路への入力電圧を、上記消去電流が最大の場合であっても確実に上記消去電圧になるように設定することができる。
【００８５】
また、第４の実施例の不揮発性半導体メモリ装置は、上記抵抗素子の抵抗値を(上記昇圧回路における消去時の出力電圧−上記消去電圧)/(消去電流の最大値)と成したので、上記レギュレータ回路への入力電圧を、上記消去電流が最大の場合であっても確実に上記消去電圧になるように設定することができる。
【００８６】
また、第５の実施例の不揮発性半導体メモリ装置は、上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧を上記消去電圧よりも高い電圧にしたので、消去時間の経過と共に上記浮遊ゲート電界効果トランジスタの閾値電圧が低下し、それに伴って上記リーク電流が減少した際に、レギュレータ回路への入力電圧を上記消去電圧から上昇させることが可能になる。したがって、上記消去電圧の印加終了を的確に且つ安定して判定することができる。
【００８７】
また、第６の実施例の不揮発性半導体メモリ装置は、上記外部電源の電圧あるいは上記昇圧回路における消去時の出力電圧は９Ｖ以上であるので、上記共通ソース線に印加される消去電圧を例えば５Ｖとすると、上記電圧レベル検知手段による検知電圧である上記抵抗素子からレギュレータ回路への入力電圧の電圧振幅を４Ｖと十分に大きく取ることができる。
【００８８】
また、第２の発明の不揮発性半導体メモリ装置の消去方法は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタの１ブロック分のソースが接続された共通ソース線に消去電圧を印加し続ける第１消去動作中において、上記共通ソース線に印加する所定電圧を発生させる安定化回路に電源から抵抗素子を介して供給される電圧値を検出し、上記電源の電圧よりも低い所定の電圧値に至った場合には上記第１消去動作を停止すると共に、上記共通ソース線への消去パルスの印加と消去ベリファイとを繰り返して行う第２消去動作を開始するので、消去時間の経過による浮遊ゲート電界効果トランジスタの閾値電圧の低下に伴う上記ＢＴＢＴ電流も含めたリーク電流の減少を、上記電源から抵抗素子を介して安定化回路へ供給される電圧値の変化として取り出すことができる。
【００８９】
したがって、温度バラツキやプロセスバラツキ等があっても、消去電圧印加終了時における上記浮遊ゲート電界効果トランジスタの閾値電圧のバラツキを小さくすることができる。すなわち、この発明によれば、以後行われる消去パルス印加および消去ベリファイの繰り返しの際に、上記閾値電圧の低い方へのバラツキに起因するオーバーイレース状態のメモリセルの出現や、上記閾値電圧の高い方へのバラツキに起因する消去時間の延長を防止することができるのである。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体メモリ装置における消去時ソース電圧印加回路のブロック図である。
【図２】  図１におけるレギュレータ回路の具体的構成例を示す図である。
【図３】  図１におけるレベル検知回路の具体的構成例を示す図である。
【図４】  図１に示す消去時ソース電圧印加回路による消去動作のアルゴリズムを示す図である。
【図５】  図１におけるレギュレータ回路への入力電圧とメモリセルの閾値電圧との消去時間に対する変化を示す図である。
【図６】  図１とは異なる消去時ソース電圧印加回路のブロック図である。
【図７】  図６におけるレギュレータ回路への入力電圧とメモリセルの閾値電圧との消去時間に対する変化を示す図である。
【図８】  ＥＴＯＸ型フラッシュメモリセルの模式的な断面図である。
【図９】  書き込み状態および消去状態における閾値電圧分布を示す図である。
【図１０】  コントロールゲート負電圧消去方式の説明図である。
【図１１】  従来の消去動作のアルゴリズムを示す図である。
【図１２】  メモリセルの消去特性を示す図である。
【図１３】  メモリセルにおける消去電流と消去時間との関係を示す図である。
【図１４】  メモリセルにおけるソース線電圧と消去時間との関係を示す図である。
【図１５】  従来消去法２における消去時ソース電圧印加回路のブロック図である。
【図１６】  図１５におけるソース線電圧とメモリセルの閾値電圧との消去時間に対する変化を示す図である。
【図１７】  従来消去法２にコントロールゲート負電圧消去を適用した場合における閾値電圧とソース線電圧との関係を示す図である。
【図１８】  従来消去法２にコントロールゲート負電圧消去を適用した場合におけるソース線電圧と消去時間との関係を示す図である。
【図１９】  従来消去法２にコントロールゲート負電圧消去を適用した場合における消去時ソース電圧印加回路のブロック図である。
【図２０】  図１９におけるレベルシフタ回路の出力とレベル検知回路の入力との間に抵抗素子を挿入した際におけるソース線電圧と消去時間との関係を示す図である。
【符号の説明】
２１,３１…共通ソース線、
２２,３２…レベル検知回路、
２３,３３…レベルシフター回路、
２４,３５…消去パルス発生回路、
２５,３６…レベルシフター回路、
２６…外部端子、
２７,３９…レギュレータ回路、
２８,４０…抵抗素子、
２９,３４,３７,Ｐ1,Ｐ2…Ｐ‐ＭＯＳトランジスタ、
３８,Ｎ2…Ｎ‐ＭＯＳトランジスタ、
４１…昇圧回路。
【図１】
0003859448.tif 000003
【図２】
0003859448.tif 000004
【図３】
0003859448.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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