(57)【特許請求の範囲】
【請求項１】
入力クロックを受けて基準クロックを出力する遅延バッファと、
前記基準クロックを遅延するメイン遅延器と、
前記メイン遅延器による遅延クロックを所定時間ずつ遅延して複数の遅延クロックを出力する単位遅延器を縦列接続した第１遅延ラインと、
前記基準クロックを所定時間ずつ遅延して複数のクロックを出力する単位遅延器を縦列接続した第２遅延ラインと、
前記第１遅延ラインから出力される複数の遅延クロックと前記基準クロックとをそれぞれ位相比較し、位相の一致した遅延クロックに応じたエネーブル信号を活性化させる遅延位相比較検出手段と、
前記活性化したエネーブル信号によりオンして前記第２遅延ラインから出力される複数のクロックのうちのいずれかを出力クロックとして伝送するスイッチ手段と、を備え、
前記遅延位相比較検出手段は、前記第１遅延ラインから出力される各遅延クロックを前記基準クロックの第１論理でそれぞれラッチし、該ラッチした遅延クロックが第１論理のときにエネーブル信号を前記基準クロックの第２論理で活性化させる複数の遅延検出器を含み、
前記各遅延検出器は、エネーブル信号を活性化させるときに後段の遅延検出器にエネーブル信号の非活性化を維持させるキャリ手段を含む、
ことを特徴とする遅延同期回路。
【請求項２】
入力クロックの周期が前記第１遅延ラインの遅延時間よりも長い場合に前記基準クロックを出力クロックとするバイパス選択手段を更に備えることを特徴とする請求項１に記載の遅延同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル遅延同期回路に関し、特に、外部提供のシステムクロックによって駆動される同期半導体メモリ装置に用いられる内部クロックをシステムクロックに同期させるためのデジタル遅延同期回路に関するものである。
【０００２】
【従来の技術】
外部から供給されるシステムクロックＣＬＫに従い動作する同期半導体メモリ装置は、システムクロックＣＬＫからチップ内部で必要なクロックＰＣＬＫを出力するクロックバッファをもっている。即ち、このクロックバッファによるクロックＰＣＬＫがチップ内各回路へ供給され、システムクロックＣＬＫに同期して動作することができる。しかしながら、クロックバッファは単にシステムクロックＣＬＫをバッファリングしてチップ内部で必要とするクロックＰＣＬＫとして供給するだけであり、外部のシステムクロックＣＬＫとクロックＰＣＬＫとに遅延差が必然的に発生することになる。このような位相差が発生すると、チップ内回路の動作はシステムクロックＣＬＫに対しその位相差だけ常に遅くなることになる。そこで、システムクロックＣＬＫと同一動作速度を得るための内部クロックＰＣＬＫ、即ち、外部供給のシステムクロックＣＬＫに完全同期してシステムクロックＣＬＫとの位相差が“０”であるクロックＰＣＬＫを生成するための研究が継続されている。
【０００３】
その解決手法の代表的なものとして、位相同期ループ（Phase locked loop:ＰＬＬ）や遅延同期ループ（Delay locked loop:ＤＬＬ）を用いて外部システムクロックＣＬＫと内部クロックＰＣＬＫとの間のスキュー(skew)を最小化する技術が提案されている。このうちＰＬＬ回路は、図１に示すようにこの分野で既によく知られた回路である。
【０００４】
入力クロックＣＬＫが提供されて出力クロックＰＣＬＫが発生され、これら両クロックＣＬＫ，ＰＣＬＫが位相検出器１２に入力されると、位相検出器１２は入力クロックＣＬＫと出力クロックＰＣＬＫとの位相比較からその位相差を検出し、ループフィルタ１４へ供給する。ループフィルタ１４は位相差検出信号を低域ろ波することにより対応するレベルの直流制御電圧Ｖ（ｔ）を発生し、電圧制御発振器１６へ供給する。そして電圧制御発振器１６は、ループフィルタ１４から出力される制御電圧Ｖ（ｔ）に応じて周波数発振制御され、内部クロックＰＣＬＫを発生する。
【０００５】
この図１の構成をもつＰＬＬ回路は、入力クロックＣＬＫと出力クロックＰＣＬＫとの位相差が正の値で発生すると電圧Ｖ（ｔ）のレベルが上昇して電圧制御発振器１６の発振周期が短くなり、位相差を減少させる。逆に、位相検出器１２による位相差が負の値を有すると電圧Ｖ（ｔ）のレベルが低下して電圧制御発振器１６の発振周期が長くなり、位相差を減少させる。従って、システムクロックＣＬＫと内部クロックＰＣＬＫとが同期する。
【０００６】
ＤＬＬ回路の場合は、図１において電圧制御発振器１６の代わりに、電圧に応じて遅延量が変化する電圧制御遅延器(Voltage Controlled Delay)を使用することにより構成される。
【０００７】
【発明が解決しようとする課題】
上記従来のＰＬＬやＤＬＬを用いたクロック同期手法には、次にあげるような短所がある。第一に、システムクロックＣＬＫと内部クロックＰＣＬＫとの同期をとるまでにかかる時間(locking time)が長く、ＳＤＲＡＭ（同期メモリ）に利用する場合にデータアクセスタイムが長くなる。即ち、スロー捕捉時間(slow acquisition time) が問題になる。このために、システムクロックＣＬＫの周波数が変化する場合に数μｓの時間を要する結果となっており、動作上の制約をもたらしている。第二に、このような問題点から、デバイスが動作しないスタンバイ(stand-by)時でも常に同期動作しなければならないため、スタンバイ電流の増加要因となっている。第三に、電圧制御発振器や遅延器の周期や遅延時間より速いか遅い周波数では、ＰＬＬやＤＬＬを使用しない場合よりも遅い内部クロックＰＣＬＫが発生する可能性がある。
【０００８】
【課題を解決するための手段】
このような課題を解決するために本発明では、外部から供給されるシステムクロックに正確に同期した内部クロックを素早く発生することができ、スタンバイ電流も抑制可能なように、同期遅延ライン(Synchrous Delay Line:ＳＤＬ)を用いたデジタル遅延同期回路を提供する。また、一定時間遅延した遅延クロックと遅延してないクロックとを比較してシステムクロックと内部クロックとの遅延差を最小化し得る構成の同期遅延ラインを用いたデジタル遅延同期回路を提供する。
【０００９】
このために本発明の遅延同期回路は、入力クロックを受けて基準クロックを出力する遅延バッファと、前記基準クロックを遅延するメイン遅延器と、該メイン遅延器による遅延クロックを所定時間ずつ遅延して多数の遅延クロックを出力する単位遅延器を縦列接続した第１遅延ラインと、前記基準クロックを所定時間ずつ遅延して多数のクロックを出力する単位遅延器を縦列接続した第２遅延ラインと、前記第１遅延ラインから出力される多数の遅延クロックと前記基準クロックとをそれぞれ位相比較し、位相の一致した遅延クロックに応じたエネーブル信号を活性化させる遅延位相比較検出手段と、その活性化したエネーブル信号によりオンして前記第２遅延ラインから出力される多数のクロックのうちのいずれかを出力クロックとして伝送するスイッチ手段と、から構成されることを特徴とする。
【００１０】
遅延位相比較検出手段は、第１遅延ラインから出力される各遅延クロックを基準クロックの第１論理でそれぞれラッチし、該ラッチした遅延クロックが第１論理のときにエネーブル信号を前記基準クロックの第２論理で活性化させる多数の遅延検出器からなるものとする。また各遅延検出器は、エネーブル信号を活性化させるときに後段の遅延検出器にエネーブル信号の非活性化を維持させるキャリ手段を備えるものとする。更に、入力クロックの周期が第１遅延ラインの遅延時間よりも長い場合に基準クロックを出力クロックとするバイパス選択手段を備えるようにしておくとよい。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１２】
図２に、本発明による同期遅延ラインを用いたデジタル遅延同期回路のブロック図を示す。図示の遅延バッファＢＤＣは、入力クロックＣＬＫを遅延して基準クロックＰＣＬＫ＿Ｍとしてバッファリング出力する。この遅延バッファＢＤＣから出力される基準クロックＰＣＬＫ＿Ｍは、第１遅延ライン中のメイン遅延器ＭＤＣ、多数の遅延検出器ＤＤＣ１〜ＤＤＣｎ、第２遅延ライン中の単位遅延器ＢＵＤ１へ入力される。
【００１３】
第１遅延ラインは、メイン遅延器ＭＤＣ及びこれから直列接続された同じ遅延時間をもつ多数の単位遅延器ＦＵＤ１〜ＦＵＤｎにより構成される。これら単位遅延器ＦＵＤ１〜ＦＵＤｎは、メイン遅延器ＭＤＣから出力される遅延クロックＤ１を遅延して各遅延クロックＤ２〜Ｄｎをそれぞれ出力する。第２遅延ラインは、単位遅延器ＦＵＤｉ（ｉは自然数）とそれぞれ同じ遅延時間をもつ多数の単位遅延器ＢＵＤ１〜ＢＵＤｎが直列接続されて構成される。この第２遅延ラインをなす各単位遅延器ＢＵＤ１〜ＢＵＤｎの入力端子及び出力端子と出力クロックＰＣＬＫの出力端子との間には、基準クロックＰＣＬＫ＿Ｍ或いはこれから所定の単位時間遅延したクロックＤ１’〜Ｄｎ’のうちの少なくとも１つをエネーブル信号Ｆ１〜Ｆｎの活性化に応じて選択し、出力クロックＰＣＬＫの出力端子へ伝達するスイッチＳＷＣ１〜ＳＷＣｎが設けられている。
【００１４】
遅延検出器ＤＤＣ１〜ＤＤＣｎは、基準クロックＰＣＬＫ＿Ｍと、第１遅延ラインをなす単位遅延器ＦＵＤ１〜ＦＵＤｎからそれぞれ出力される遅延クロックＤｉとをそれぞれ入力して位相を比較する。即ち、遅延検出器ＤＤＣ１〜ＤＤＣｎは、入力される基準クロックＰＣＬＫ＿Ｍと遅延クロックＤｉの位相が一致したときにその遅延クロックＤｉをラッチし、基準クロックＰＣＬＫ＿Ｍが“ロウ”の間にエネーブル信号Ｆｉを活性化させる。そして、この遅延検出器ＤＤＣ１〜ＤＤＣｎから出力されるエネーブル信号Ｆ１〜Ｆｎの活性化によってスイッチＳＷＣ１〜ＳＷＣｎが個別的にエネーブルされる。
【００１５】
図３は、図２の回路動作を概略的に説明するための動作タイミング図である。図３に示すように入力クロックＣＬＫが印加されると、遅延バッファＢＤＣがこれを遅延バッファリングし、図３のようなクロックパルス形態の基準クロックＰＣＬＫ＿Ｍが出力される。この基準クロックＰＣＬＫ＿Ｍは遅延バッファＢＤＣの遅延に相応する遅延時間をもつメイン遅延器ＭＤＣによって遅延され、遅延クロックＤ１が出力される。また基準クロックＰＣＬＫ＿Ｍは、遅延検出器ＤＤＣ１〜ＤＤＣｎと単位遅延器ＢＵＤ１へも提供される。
【００１６】
メイン遅延器ＭＤＣによる遅延クロックＤ１は、縦列接続された多数の単位遅延器ＦＵＤ１〜ＦＵＤｎによって単位時間ずつ順次遅延され、図３のような遅延クロックＤ２，Ｄ３，Ｄ４, …, Ｄｎがそれぞれ発生する。本例の場合、これら単位遅延器ＦＵＤ１〜ＦＵＤｎの各遅延時間は統一してある。そして、これら順次発生する遅延クロックＤ１〜Ｄｎが遅延検出器ＤＤＣ１〜ＤＤＣｎへそれぞれ入力される。
【００１７】
遅延検出器ＤＤＣ１は、遅延バッファＢＤＣによる基準クロックＰＣＬＫ＿Ｍとメイン遅延器ＭＤＣによる最初の遅延クロックＤ１とを位相比較し、他の遅延検出器ＤＤＣ２〜ＤＤＣｎも同様にそれぞれ、基準クロックＰＣＬＫ＿Ｍと記第１遅延ライン上の単位遅延器ＦＵＤｉによる各遅延クロックＤ２〜Ｄｎとを位相比較する。このように基準クロックＰＣＬＫ＿Ｍと遅延クロックＤｉとをそれぞれ位相比較する遅延検出器ＤＤＣｉは、両入力クロックの位相が一致するときに、入力される遅延クロックＤｉの周期をもつエネーブル信号Ｆｉを活性化させる。例えば図３に示すように、第１クロックＰＣＬＫ＿Ｍと単位遅延器ＦＵＤ７による遅延クロックＤ７とが同相になれば、遅延検出器ＤＤＣ７が遅延クロックＤ７をラッチし、これを基準クロックＰＣＬＫ＿Ｍが論理“ロウ”の期間に出力する。つまり、エネーブル信号Ｆ７が活性化となる。これに従って、エネーブル信号Ｆ７により制御されるスイッチＳＷＣ７がオンとなり、単位遅延器ＢＵＤ１〜ＢＵＤ７によって順次遅延された結果のクロックＤ７’が出力クロックＰＣＬＫの出力端子へ伝達される。言い換えれば、遅延検出器ＤＤＣ７によるエネーブル信号Ｆ７に従い、メイン遅延器ＭＤＣを通さない基準クロックＰＣＬＫ＿Ｍを遅延する第２遅延ラインの出力クロックＤ１’〜Ｄｎ’のうち、クロックＤ７’が選択されて出力クロックＰＣＬＫとして発生される。
【００１８】
上記のような動作による遅延クロック選択の結果発生される出力クロックＰＣＬＫは、基準クロックＰＣＬＫ Ｍよりもメイン遅延器ＭＤＣの遅延分だけ速い信号となり、メイン遅延器ＭＤＣの遅延と遅延バッファＢＤＣの遅延が等しければ究極的に入力クロックＣＬＫと出力クロックＰＣＬＫとの間に遅延はなくなる。即ち、システムクロックＣＬＫと同相の内部クロックＰＣＬＫを得られるようになる。そして、図２のような構成を有する回路によれば、出力クロックＰＣＬＫが入力クロックＣＬＫに同期するまでにかかる時間が３ＣＬＫですむので、スロー捕捉時間の問題と待機時の消費電流の問題を解消することができる。
【００１９】
図４には、図２に示す単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ、スイッチＳＷＣ１〜ＳＷＣｎ、及び遅延検出器ＤＤＣ〜ＤＣＣｎの具体例を示してある。また図５は、図４に示した同期遅延ラインの動作を説明するための動作タイミング図であって、図４に示した遅延バッファＢＤＣから出力される基準クロックＰＣＬＫ＿Ｍと単位遅延器ＦＵＤ１〜ＦＵＤ１０の出力タイミングを示したものである。
【００２０】
図３のような入力クロックＣＬＫが提供されると遅延バッファＢＤＣによる遅延バッファリングで、図５に示すような基準クロックＰＣＬＫ＿Ｍが出力される。メイン遅延器ＭＤＣは、基準クロックＰＣＬＫ＿Ｍを遅延して図５に示すように最初の遅延クロックＤ１を出力する。このとき一方で、第２遅延ラインに直列接続された多数の単位遅延器ＢＵＤ１〜ＢＵＤｎが基準クロックＰＣＬＫ＿Ｍを順次遅延し、それぞれクロックＤ１’〜Ｄｎ’を発生する。これらクロックＤ１’〜Ｄｎ’は、メイン遅延器ＭＤＣの遅延を経ない、つまり遅延クロックＤ１〜Ｄｎに先立つ信号であり、スイッチＳＷＣ１〜ＳＷＣｎがオンスイッチされれば出力クロックＰＣＬＫとして伝送される。
【００２１】
メイン遅延器ＭＤＣから出力される遅延クロックＤ１は、２つの直列インバータからなる多数の単位遅延器ＦＵＤ１〜ＦＵＤｎの縦列接続遅延ラインを通じて順次遅延され、図５のようなその他の遅延クロックＤ２〜Ｄ１０が発生される。これら単位遅延器ＦＵＤ１〜ＦＵＤｎを経てそれぞれ出力される遅延クロックＤ１〜Ｄｎは、最初の遅延検出器ＤＤＣ１を除いたその他の遅延検出器ＤＤＣ２〜ＤＤＣｎ内の伝送ゲートＴ１に供給される。
【００２２】
遅延検出器ＤＤＣ２〜ＤＤＣｎ内の伝送ゲートＴ１は、一般的なＣＭＯＳ伝送ゲートで、そのＮＭＯＳゲートが基準クロックＰＣＬＫ＿Ｍで制御されると共にＰＭＯＳゲートが基準クロックＰＣＬＫ＿ＭをインバータＩＮＴで反転させて制御されている。これら遅延検出器ＤＤＣ２〜ＤＤＣｎ内の伝送ゲートＴ１により、基準クロックＰＣＬＫ＿Ｍに応じて転送される遅延クロックＤ１〜Ｄｎは、第１ラッチ回路ＬＴ１でラッチされる。即ち、遅延バッファＢＤＣから出力される基準クロックＰＣＬＫ＿Ｍが論理“ハイ”のときに単位遅延器ＦＵＤ１〜ＦＵＤｎによる遅延クロックＤ２〜Ｄｎが転送され、多数の遅延検出器ＤＤＣ２〜ＤＤＣｎ内の第１ラッチ回路ＬＴ１にラッチされる。
【００２３】
第１ラッチ回路ＬＴ１の出力側には、基準クロックＰＣＬＫ＿Ｍが論理“ロウ”のときにオンとなる伝送ゲートＴ２が接続されている。そして、該伝送ゲートＴ２を介し転送される信号を反転ラッチする第２ラッチ回路ＬＴ２が設けられ、この第２ラッチ回路ＬＴ２の出力は、スイッチＳＷＣ２〜ＳＷＣｎをオンオフ制御するキャリ発生器ＣＲのクロック入力端子Ｂへ提供される。
【００２４】
キャリ発生器ＣＲは、キャリ入力端子Ａとクロック入力端子Ｂの論理がそれぞれ“ハイ”、“ロウ”のときにエネーブル信号Ｆ２〜Ｆｎを活性化させ、更にキャリ出力端子ＣＲ０１，ＣＲ０２，……を非活性とする。このようなキャリ発生器ＣＲの動作真理値表を下記表１に示す。キャリ出力端子ＣＲ０ｉは、次段の遅延検出器ＤＤＣｉ＋１内のキャリ発生器ＣＲのキャリ入力端子Ａ及び遅延検出器ＤＤＣ２〜ＤＤＣｎに１ずつ設けられたＮＯＲゲートＮＯＲの入力へ接続される。
【表１】
0003757011.tif 000002
【００２５】
このように構成された遅延検出器ＤＤＣ２〜ＤＤＣｎは、単位遅延器ＦＵＤ２〜ＦＵＤｎから出力される遅延クロックＤ２〜Ｄｎを基準クロックＰＣＬＫ＿Ｍが論理“ハイ”のときにラッチし、そして、基準クロックＰＣＬＫ＿Ｍの論理“ロウ”期間で、論理“ハイ”ラッチされた遅延クロックＤｉに対応する単位遅延器ＢＵＤｉによるクロックＤｉ’と出力クロックＰＣＬＫの出力端子とをつなぐエネーブル信号Ｆｉをエネーブルさせることが分かる。このときに、エネーブル信号Ｆｉが活性化されると、その後続のエネーブル信号Ｆｉ＋１，Ｆｉ＋２，…，Ｆｉ＋ｎはキャリ発生器ＣＲの働きによって非活性化される。
【００２６】
一方、図４の構成中の一番目に位置した遅延検出器ＤＤＣ１はバイパス選択手段として作動し、使用者の選択によって動作させられるようにしてある。例えば、外部クロックＣＬＫの周期が第１及び第２遅延ライン上の遅延時間より長い場合、ヒューズＦＵＳＥ１，ＦＵＳＥ２の切断選択によって動作が決定される。ヒューズＦＵＳＥ１，ＦＵＳＥ２は、外部クロックＣＬＫの周期が第１及び第２遅延ライン上の遅延時間より短い場合には切断され、逆の場合には切断されない。次に、ヒューズＦＵＳＥ１，ＦＵＳＥ２が切断されていない状態で、遅延ラインの遅延時間より長い周期の外部クロックＣＬＫが入力される動作過程を説明する。
【００２７】
基準クロックＰＣＬＫ＿Ｍが論理“ロウ”になると、多数の遅延検出器ＤＤＣ２〜ＤＤＣｎのいずれかのキャリ端子ＣＲ０ｉが活性状態となって対応するＮＯＲゲートＮＯＲが論理“ハイ”を出力することにより、遅延検出器ＤＤＣ１内の第１ラッチ回路ＬＴ１が初期化される。この状態で基準クロックＰＣＬＫ＿Ｍが論理“ハイ”に遷移すると、インバータＩＮＴの出力によりＰＭＯＳトランジスタＰＭＯＳがターンオンして第１ラッチ回路ＬＴ１の出力が論理“ハイ”になる。そして、基準クロックＰＣＬＫ＿Ｍが論理“ロウ”に遷移すると、遅延検出器ＤＤＣ１内の伝送ゲートＴ２が第１ラッチ回路ＬＴ１のラッチ出力を転送して第２ラッチ回路ＬＴ２が反転ラッチを行い、これに応じてスイッチＳＷＣ１がターンオンする。従って、遅延ラインの遅延時間よりも外部クロックＣＬＫの周期が長くなる場合には、基準クロックＰＣＬＫ＿Ｍが直に出力クロックＰＣＬＫとしてバイパスされることが分かる。
【００２８】
図６は、図４に示す構成の回路の動作をシミュレーションした結果を示すものである。同図を参照すると、外部システムクロックＣＬＫと内部クロックＰＣＬＫとの位相が同期するのにかかる時間は、システムクロックＣＬＫの３周期で満足されることが分かる。
【００２９】
【発明の効果】
本発明によれば、同期遅延ラインを用いて一定時間遅延した遅延クロックと遅延しないクロックとを比較して入力クロックと出力クロックとの位相差を最小化することでロック時間が短くなり、特に、ＳＤＲＡＭに適用した場合にそのアクセスタイムを向上させることができる。
【図面の簡単な説明】
【図１】  従来の位相同期ループ回路のブロック図。
【図２】  本発明によるデジタル遅延同期回路のブロック図。
【図３】  図２の回路の動作タイミングを示した信号波形図。
【図４】  本発明によるデジタル遅延同期ループ回路の具体例を示した回路図。
【図５】  図４の同期遅延ラインの動作タイミングを示した信号波形図。
【図６】  本発明によるデジタル遅延同期ループ回路の実験結果を示すグラフ。
【図１】
0003757011.tif 000003
【図２】
0003757011.tif 000004
【図３】
0003757011.tif 000005
【図４】
0003757011.tif 000006
【図５】
0003757011.tif 000007
【図６】
0003757011.tif 000008