(57)【特許請求の範囲】
【請求項１】
コネクションレス形データの光電変換を行い、ＡＴＭ物理階層処理して整合信号を入出力する物理階層処理手段と、前記整合信号を受けて入力セルに対しあて先アドレスに応じたヘッダ変換処理を行い、そして、ヘッダ変換処理の完了したセルに対し、二重状態決定部の決定に基づいて１つのセル処理手段内バッファだけエネーブルさせる二重セル処理手段と、該二重セル処理手段から提供されるセルにより保守機能、マルチキャスティング機能及びコネクション制御機能を行い、当該機能遂行の完了したセルに対し、二重状態制御部の決定に基づいて１つの制御手段内バッファだけエネーブルさせる二重制御手段と、を備えることを特徴とする二重式コネクションレスサーバー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非同期転送モード網に係り、特に、コネクションレス形データをサービスするコネクションレス形サーバーに関する。
【０００２】
【従来の技術】
ＡＴＭ(Asynchronous Transfer Mode)網の普及でＬＡＮ(Local Area Network)やＰＳＴＮ(Public Switched Telephone Network) などの既存網の収容が重要になっている。
【０００３】
ＬＡＮ環境ではコネクションレスデータサービスを前提とするので、コネクション形データサービスに基づくＡＴＭ網の連動のために各種研究が行われている。例えば、ＡＴＭフォーラムでは既存ＬＡＮのＭＡＣ階層をエミュレーションして高速のＡＴＭ−ＬＡＮを実現するためのＬＡＮエミュレーション、ＩＥＴＦ(Internet Engineering Task Force) ではＩＰ(Internet Protocol) データグラムをＡＴＭ網に転送するためのＡＲ(Adress Resoultion) とフレームエンキャプシュレーション(encapsulation) 法、そして、ＩＴＵ−Ｔではコネクションレスサーバーを用いたＣＢＤＳ(Connectionless Broadband Data Service) を提供するためのプロトコルに対して研究が進められている。
【０００４】
コネクションレス形サーバーは、サーバーと１対１で接続されたＩＷＦ(Inter Working Function)を通じて入力されるコネクションレス形データをＥ. １６４形態のあて先アドレスに変換し、公衆網に適した方式で仮想接続を介し目的地のＩＷＦへ転送するルーチン機能を遂行する。
【０００５】
このような機能を行うためのコネクションレスサーバーは、図１に示すように、セル処理ボード２、制御サーブボード４から構成されている。セル処理ボード２は、光送受信部６、物理階層処理部８、及びヘッダ変換処理部１０から構成される。
【０００６】
セル処理ボード２において、光送受信部６は、外部の光リンクから印加される光信号を受信して電気信号に変換し、物理階層処理部８へ出力する。また、物理階層処理部８から出力される電気信号を光信号に変換して光リンクへ出力する。物理階層処理部８は、光送受信部６から出力される電気信号上のデータストリームからＡＴＭセルを抽出する機能及びＨＣＳ(Header Checker Sequence) を通じてデータのエラーを感知する機能などＡＴＭ物理階層の機能を行う。この物理階層処理部８は、常用チップのＰＭ５３４６  ＳＵＮＩ  ＣＨＩＰを使用している。ヘッダ変換処理部１０は、物理階層処理部８から出力されるセルをあて先アドレスに応じてＶＰＩ/ ＶＣＩ/ ＭＩＤ(Virtual Path Identifier/Virtual Channel Identifier/Message Identifier) に変換する機能、変換されたセルを再び物理階層処理部８へ伝達する機能、及びマルチキャスティングセルを判別して制御サーブボード４へ伝達する機能を遂行する。
【０００７】
そして制御サーブボード４は、セル処理ボード２との接続を通じて入力されたＯＡＭ(Operation Administration and Maintenance)、及びマルチキャスティングセルから保守機能、マルチキャスティング機能及びコネクション制御機能等を遂行する。
【０００８】
この場合、各ブロック間の相互動作でやり取りされる信号は次のようである。まず、物理階層処理部８とヘッダ変換処理部１０との整合のための信号Ａは、ＰＭ５３４６  ＳＵＮＩ  ＣＨＩＰの場合にはＴＳＯＣ，ＴＤＡＴ（０：７），ＴＣＡ，ＴＷＲＥＮＢ，ＲＳＯＣ，ＲＤＡＴ（０：７），ＲＣＡ，ＲＲＥＮＢ（ＰＭ５３４６  ＳＵＭＩ  ＣＨＩＰデータブック参照）等である。そして、制御サーブボード４とヘッダ変換処理部１０との間にＯＡＭ及びマルチキャスティングセルの伝送のための整合信号Ｂがあるが、これは、１６ビットの送受信データバスＴＤＡＴＡ（０：１５），ＲＤＡＴＡ（０：１５）と、送受信セルの始めを知らせる１ビットの信号ＴＳＯＣ，ＲＳＯＣと、送受信セルの終わりを知らせる１ビットの信号ＴＥＯＣ，ＲＥＯＣと、データ読出／書込のためのＦＲＤ／ＦＷＲ(FIFO Read/FIFO Write)信号と、から構成される。図７に、このような信号のタイミングを示している。
【０００９】
【発明が解決しようとする課題】
従来のコネクションレス形サーバーは単一構成であり、サーバーに欠陥が発生すると正常なサーバーに交換するまで機能が停止するなど、サーバーの機能及び保守に多くの課題がある。
【００１０】
【課題を解決するための手段】
そこで本発明は、コネクションレスサーバーを二重構造とし、コネクションレスサーバーの信頼性及び性能向上を図るものである。
【００１１】
本発明では、コネクションレスサーバーの信頼性向上の手法としてサーバーをハードウェア的に二重化してそれぞれ動作／待機モード(active/standby)として使用する。即ち、本発明による動作／待機モード二重化の基本概念は、余分のハードウェアを追加してハードウェア的な相互監視の下で同時運用することにより、動作状態のハードウェアに欠陥が発見された場合に監視中にある待機状態のハードウェアへ迅速に切換えるようにし、正常動作を維持することにある。
【００１２】
このために本発明は、コネクションレス形データの光電変換を行い、ＡＴＭ物理階層処理して整合信号を入出力する物理階層処理手段と、前記整合信号を受けて入力セルに対しあて先アドレスに応じたヘッダ変換処理を行い、そして、ヘッダ変換処理の完了したセルに対し、二重状態決定部の決定に基づいて１つのセル処理手段内バッファだけエネーブルさせる二重セル処理手段と、該二重セル処理手段から提供されるセルにより保守機能、マルチキャスティング機能及びコネクション制御機能を行い、当該機能遂行の完了したセルに対し、二重状態制御部の決定に基づいて１つの制御手段内バッファだけエネーブルさせる二重制御手段と、を備えた二重式コネクションレスサーバーを提供する。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳細に説明する。
【００１４】
図２は、二重式コネクションレスサーバーのブロック図であって、物理階層処理ボード２０、二重化した第１、第２のセル処理ボード３０，４０、そして二重化した第１、第２の制御ボード５０，６０から構成される。外部の光リンクは単一、システム内部の資源は二重化されているので、物理階層処理ボード２０は、これらの間の整合のために二重化された各ボードへの信号分配及び収集機能をもつ。
【００１５】
図３は、物理階層処理ボード２０をより具体的に示したブロック図で、光送受信部２２、ＡＴＭ物理階層処理部２４、及びクロック発生部２６から構成されている。このような構成において、他のボードとのインタフェースとしては、光信号送受信のための光リンクがあり、二重セル処理ボード３０，４０間の整合のための８ビットユニポーラ整合信号Ｄ、二重セル処理ボード３０，４０へセル処理基準クロックを供給するための２０ＭＨｚ基準クロックＥがある。
【００１６】
図４は、セル処理ボード３０，４０それぞれのもつ構成を具体的に示したブロック図で、物理階層整合送信バッファ部７０、セルヘッダ変換部７２、ＯＡＭ及びマルチキャスティングセル送信バッファ部７４、ＶＭＥ整合バッファ部７６、二重状態決定部７８から構成される。二重セル処理ボード３０，４０の外部との整合のための信号は、二重制御ボード５０，６０との整合のためのＶＭＥバス整合信号、ＯＡＭ及びマルチキャスティングセル整合信号Ｈ、即ち、ＴＳＯＣ，ＴＤ（０：１５），ＴＷＲ，ＴＥＯＣ，ＲＳＯＣ，ＲＤ（０：１５），ＲＲＤ，ＲＥＯＣ等があり、また、物理階層処理ボード２０とのデータ送受信のための信号である８ビットユニポーラ整合信号Ｄ、即ちＴＷＲＥＮ，ＴＤ（０：７），ＴＳＯＣ，ＴＣＡ，ＲＲＤＥＮ，ＲＤ（０：７），ＲＳＯＣ，ＲＣＡ等がある。更に、物理階層処理ボード２０から供給されるクロック信号（２０Ｍ  ＣＬＫ）Ｅ、セル処理ボード３０，４０の二重状態を決定するための信号Ｆ、即ち、ＸＦＡＩＬ，ＸＡＣＴ＿ＳＴＢ，ＦＡＩＬ，２０ＭＣＬＫ等がある。
【００１７】
図６は、二重状態決定部７８の具体的回路例で、インバータ９０、ＮＡＮＤゲート９２，９４、ＯＲゲート９６，９８，１００，１０３、Ｄ形フリップフロップ１０２から構成される。この二重状態決定部７８は、二重状態を決定するための信号Ｆ、即ちＸＦＡＩＬ，ＸＡＣＴ＿ＳＴＢ，ＦＡＩＬ，２０ＭＣＬＫ，ＲＥＳＥＴを入力として、図６の構成に従う下記式１の論理演算で二重状態を決定する信号Ｉ、即ちＡＣＴ＿ＳＴＢ信号を出力する。ＦＡＩＬ，ＸＦＡＩＬ信号は、アクティブ“ハイ”、ＡＣＴ＿ＳＴＢ，ＸＡＣＴ＿ＳＴＢ，ＲＥＳＥＴ信号はアクティブ“ロウ”、式中“／”はネガティブの意味である。そして、信号“. Ｑ”はＤ形フリップフロップ１０２から現在出力される値であり、信号“. Ｄ”はＤ形フリップフロップ１０２から信号“. Ｑ”の直前に出力される値を意味する。
【数１】
ＡＣＴ＿ＳＴＢ. Ｑ
＝／ＦＡＩＬ＊／ＸＦＡＩＬ＊ＡＣＴ＿ＳＴＢ. Ｄ＊／ＲＥＳＥＴ
＋／ＡＣＴ＿ＳＴＢ. Ｄ＊／ＸＡＣＴ＿ＳＴＢ. Ｄ＊／ＦＡＩＬ
＊／ＸＦＡＩＬ＊／ＲＥＳＥＴ＋／ＦＡＩＬ＊ＸＦＡＩＬ＊／ＲＥＳＥＴ
【００１８】
図５は、制御ボード５０，６０それぞれの具体例を示したブロック図である。図示のように、プロセッサ部８０、ＯＡＭ及びマルチキャスティング送信バッファ部８２、ＶＭＥバス整合バッファ部８４、二重状態制御部８６から構成される。制御ボード５０，６０の外部との整合のための信号としては、ＶＭＥバスインタフェース信号、ＯＡＭ及びマルチキャスティングセル整合信号Ｈ、そして二重化された制御ボード５０，６０間の二重状態を決定するための信号Ｇ、即ちＰＡＣＴ，ＸＰＡＣＴ，ＰＦＡＩＬ，ＸＰＦＡＩＬ，２０ＭＨｚ等がある。
【００１９】
以下、上記構成を参照しつつ本発明の動作を詳細に説明する。
【００２０】
本発明に係る二重化とは、ハードウェアによる動作／待機モード方式を行うとの意味である。従って、図２において、二重化された各ボード（セル処理ボード３０，４０、制御ボード５０，６０）間に入力される信号Ｄ，Ｅ，Ｈ，ＶＭＥバス等は基本的に、動作状態のボードだけでなく待機状態のボードへも伝達される。このため、各ボードは共通入力される基準クロックに合わせて同じ動作を行い、一方、二重化ボードにおける各出力信号Ｄ，Ｅ，Ｈ，ＶＭＥバスについては、二重状態決定部、二重状態制御部により動作状態に決定された１つのボードでのみ許容する。従って、動作モードにある片方のボードで欠陥が発生した場合には、二重状態決定部、二重状態制御部がその欠陥を高速チェックして待機状態にある他方ボードへ切り替える。
【００２１】
コネクションレスセル処理のための詳細な動作は次のようである。
【００２２】
図２を参照すると、物理階層処理ボード２０に入力されるコネクションレス形データ（光信号）は電気信号に変換され（図３の光送受信部２２）、ＡＴＭ物理階層処理（図３のＡＴＭ物理階層処理部２４）されて整合信号Ｄになり、二重セル処理ボード３０，４０にそれぞれ印加される。各セル処理ボード３０，４０は、入力されたセルをあて先アドレスに応じてＶＰＩ、ＶＣＩへ変換する。この際、入力セルがＯＡＭセルやマルチキャスティングセルである場合には、整合信号Ｈを通じて二重制御ボード５０，６０へ伝達する。各制御ボード５０，６０は、マルチキャスティングセルの場合にはセル複写を、ＯＡＭセルの場合には適切な保守機能を行った後、整合信号Ｈを通じてセル処理ボード３０，４０へ伝達する。このときに制御ボード５０，６０は、図５に示すように、二重状態制御部８６による信号Ｊ、即ちＰＡＣＴ＿ＳＴＢに従って、この信号が“ロウ”状態に駆動される側の制御ボード内バッファ（ＯＡＭ及びマルチキャスティング送信バッファ部８２、ＶＭＥバス整合バッファ部８４）のみエネーブルとなる。つまり、整合信号Ｈはエネーブルされた制御ボードからのみ出力され、セル処理ボード３０，４０へ伝達される。
【００２３】
セル処理ボード３０，４０では、ヘッダ変換処理の完了したセルに対し、二重状態決定部７８で決定される信号Ｉ、即ちＡＣＴ＿ＳＴＢ信号が“ロウ”状態に駆動される側の物理階層整合送信バッファ部７０のみエネーブルとなる。従って信号Ｄは、エネーブルされたセル処理ボードからのみ出力されて物理階層処理ボード２０へ伝達される。すると物理階層処理ボード２０は、ＡＴＭ物理階層処理部２４で必要なＡＴＭ物理階層処理を行い、光送受信部２２を通じて光信号に変換して光リンクへ出力する。
【００２４】
【発明の効果】
本発明によれば、余分のハードウェアを設けて二重化運用することにより、欠陥に容易に対処することが可能である。また、ハードウェア的な動作／待機モード方式によって複数のボード間に常時同一な状態を保持する二重動作を行うことにより、サーバーの性能減少を避けながら迅速な切り替えを行う故障監視機能を実現することができ、高性能で信頼性の高いサーバーを実現可能である。
【図面の簡単な説明】
【図１】従来のコネクションレスサーバーのブロック図。
【図２】本発明による二重式コネクションレスサーバーを示すブロック図。
【図３】図２中の物理階層ボードの詳細を示したブロック図。
【図４】図２中のセル処理ボートの詳細を示したブロック図。
【図５】図２中の制御ボートの詳細を示したブロック図。
【図６】図４中の二重状態決定部の回路図。
【図７】図１に示した制御サーブボードとヘッダ変換処理部との間の信号タイミングを示す波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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