(57)【要約】第１のタイミング基準データを含む第１のディジタルデータ及び第２のタイミング基準データを含む第２のディジタルデータの夫々の書込みと読出しとが行われるメモリ（３６）及びメモリ（３７）と、メモリ（３６）から読み出されたデータに含まれる第１の基準データ及びメモリ（３７）から読み出されたデータに含まれる第２の基準データの夫々を検出するタイミングデータ検出部（４１）と、検出された第１及び第２の基準データについての相互位相差を検出する位相差検出部（４２）と、メモリ（３６）からのデータの読出タイミング及びメモリ（３７）からのデータの読出タイミングを位相差検出部（４２）により検出される相互位相差に応じて制御し、その相互位相差が実質的に零となる状態の維持を目指す制御信号形成部（４０）とを備える。
2002058316.tif 000002
【特許請求の範囲】
【請求項１】
第１のタイミング基準データを含んだ第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、
第２のタイミング基準データを含んだ第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、
上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データの夫々を検出するデータ検出手段と、
該データ検出手段により検出された第１及び第２のタイミング基準データについての相互位相差を検出する位相差検出手段と、
上記第１のメモリ手段からの上記第１のディジタルデータの読出タイミング及び上記第２のメモリ手段からの上記第２のディジタルデータの読出タイミングを上記位相差検出手段により検出される相互位相差に応じて制御し、上記位相差検出手段により検出される相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、
を備えて構成されるデータ時間差吸収回路。
【請求項２】
上記メモリ制御手段が、上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しが、共通の読出クロック信号に応じて行われる状態となすとともに、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方を、一時的に中止させることを特徴とする請求の範囲第１項記載のデータ時間差吸収回路。
【請求項３】
上記メモリ制御手段が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方についての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第２項記載のデータ時間差吸収回路。
【請求項４】
上記メモリ制御手段が、上記共通の読出クロック信号と第１及び第２の読出制御信号とを形成し、上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給するとともに、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方を、上記第１及び第２の読出制御信号のうちの一方によって一時的に中止させることを特徴とする請求の範囲第１項記載のデータ時間差吸収回路。
【請求項５】
上記第１及び第２の読出制御信号のうちの一方が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方についての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第４項記載のデータ時間差吸収回路。
【請求項６】
第１のタイミング基準データを含んだ第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、
第２のタイミング基準データを含んだ第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、
第３のタイミング基準データを含んだ第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、
上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ、及び、上記第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データの夫々を検出するデータ検出手段と、
該データ検出手段により検出された第１，第２及び第３のタイミング基準データについての相互位相差を検出する位相差検出手段と、
上記第１のメモリ手段からの上記第１のディジタルデータの読出タイミング，上記第２のメモリ手段からの上記第２のディジタルデータの読出タイミング、及び、上記第３のメモリ手段からの上記第３のディジタルデータの読出タイミングを、上記位相差検出手段により検出される相互位相差に応じて制御し、上記位相差検出手段により検出される相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、
を備えて構成されるデータ時間差吸収回路。
【請求項７】
上記メモリ制御手段が、上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しが、共通の読出クロック信号に応じて行われる状態となすとともに、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つを、一時的に中止させることを特徴とする請求の範囲第６項記載のデータ時間差吸収回路。
【請求項８】
上記メモリ制御手段が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第７項記載のデータ時間差吸収回路。
【請求項９】
上記メモリ制御手段が、上記共通の読出クロック信号と第１，第２及び第３の読出制御信号とを形成し、上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給し、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記共通の読出クロック信号及び第３の読出制御信号を上記第３のメモリ手段に供給し、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つを、上記第１，第２及び第３の読出制御信号のうちの少なくとも一つによって一時的に中止させることを特徴とする請求の範囲第６項記載のデータ時間差吸収回路。
【請求項１０】
上記第１，第２及び第３の読出制御信号のうちの少なくとも一つが、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第９項記載のデータ時間差吸収回路。
【請求項１１】
第１のタイミング基準データを含んだ第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、
第２のタイミング基準データを含んだ第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、
第３のタイミング基準データを含んだ第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、
第４のタイミング基準データを含んだ第４のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第４のディジタルデータが所定のデータ量ずつ順次読み出される第４のメモリ手段と、
上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，上記第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ、及び、上記第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データの夫々を検出するデータ検出手段と、
該データ検出手段により検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差を検出する位相差検出手段と、
上記第１のメモリ手段からの第１のディジタルデータの読出タイミング，上記第２のメモリ手段からの第２のディジタルデータの読出タイミング，上記第３のメモリ手段からの第３のディジタルデータの読出タイミング、及び、上記第４のメモリ手段からの第４のディジタルデータの読出タイミングを、上記位相差検出手段により検出される相互位相差に応じて制御し、上記位相差検出手段により検出される相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、
を備えて構成されるデータ時間差吸収回路。
【請求項１２】
上記メモリ制御手段が、上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しが、共通の読出クロック信号に応じて行われる状態となすとともに、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つを、一時的に中止させることを特徴とする請求の範囲第１１項記載のデータ時間差吸収回路。
【請求項１３】
上記メモリ制御手段が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第１２項記載のデータ時間差吸収回路。
【請求項１４】
上記メモリ制御手段が、上記共通の読出クロック信号と第１，第２，第３及び第４の読出制御信号とを形成し、上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給し、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記共通の読出クロック信号及び第３の読出制御信号を上記第３のメモリ手段に供給し、上記共通の読出クロック信号及び第４の読出制御信号を上記第４のメモリ手段に供給し、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つを、上記第１，第２，第３及び第４の読出制御信号のうちの少なくとも一つによって一時的に中止させることを特徴とする請求の範囲第１１項記載のデータ時間差吸収回路。
【請求項１５】
上記第１，第２，第３及び第４の読出制御信号のうちの少なくとも一つが、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第１４項記載のデータ時間差吸収回路。
【請求項１６】
伝送路を通じた伝送信号を受け、該伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータとを得、該第１及び第２のディジタルデータを夫々第１及び第２のメモリ手段に所定のデータ量ずつ順次書き込むとともに、上記第１及び第２のメモリ手段に夫々書き込まれた第１及び第２のディジタルデータを所定のデータ量ずつ順次読み出し、上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データの夫々を検出して、検出された第１及び第２のタイミング基準データについての相互位相差を検出し、上記第１のメモリ手段からの上記第１のディジタルデータの読出タイミング及び上記第２のメモリ手段からの上記第２のディジタルデータの読出タイミングを検出された相互位相差に応じて制御し、上記第１及び第２のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すことにより、上記第１及び第２のディジタルデータについてのデータ時間差を吸収するデータ受信方法。
【請求項１７】
上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しを、共通の読出クロック信号に応じて行うとともに、検出された第１及び第２のタイミング基準データについての相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方を、一時的に中止させることを特徴とする請求の範囲第１６項記載のデータ受信方法。
【請求項１８】
上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方についての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第１７項記載のデータ受信方法。
【請求項１９】
上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給するとともに、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、検出された第１及び第２のタイミング基準データについての相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方を、上記第１及び第２の読出制御信号のうちの一方によって一時的に中止させることを特徴とする請求の範囲第１６項記載のデータ受信方法。
【請求項２０】
上記第１及び第２の読出制御信号のうちの一方が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方についての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第１９項記載のデータ受信方法。
【請求項２１】
伝送路を通じた伝送信号を受け、該伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータとを得、該第１，第２及び第３のディジタルデータを夫々第１，第２及び第３のメモリ手段に所定のデータ量ずつ順次書き込むとともに、上記第１，第２及び第３のメモリ手段に夫々書き込まれた第１，第２及び第３のディジタルデータを所定のデータ量ずつ順次読み出し、上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ及び上記第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データの夫々を検出して、検出された第１，第２及び第３のタイミング基準データについての相互位相差を検出し、上記第１のメモリ手段からの上記第１のディジタルデータの読出タイミング，上記第２のメモリ手段からの上記第２のディジタルデータの読出タイミング及び上記第３のメモリ手段からの上記第３のディジタルデータの読出タイミングを、検出された相互位相差に応じて制御し、上記第１，第２及び第３のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すことにより、上記第１，第２及び第３のディジタルデータについてのデータ時間差を吸収するデータ受信方法。
【請求項２２】
上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しを、共通の読出クロック信号に応じて行うとともに、検出された第１，第２及び第３のタイミング基準データについての相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つを、一時的に中止させることを特徴とする請求の範囲第２１項記載のデータ受信方法。
【請求項２３】
上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第２２項記載のデータ受信方法。
【請求項２４】
上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給し、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記共通の読出クロック信号及び第３の読出制御信号を上記第３のメモリ手段に供給し、検出された第１，第２及び第３のタイミング基準データについての相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つを、上記第１，第２及び第３の読出制御信号のうちの少なくとも一つによって一時的に中止させることを特徴とする請求の範囲第２１項記載のデータ受信方法。
【請求項２５】
上記第１，第２及び第３の読出制御信号のうちの少なくとも一つが、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第２４項記載のデータ受信方法。
【請求項２６】
伝送路を通じた伝送信号を受け、受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータと第４のタイミング基準データを含んだ第４のディジタルデータとを得、該第１，第２，第３及び第４のディジタルデータを夫々第１，第２，第３及び第４のメモリ手段に所定のデータ量ずつ順次書き込むとともに、上記第１，第２，第３及び第４のメモリ手段に夫々書き込まれた第１，第２，第３及び第４のディジタルデータを所定のデータ量ずつ順次読み出し、上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，上記第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ及び上記第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データの夫々を検出して、検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差を検出し、上記第１のメモリ手段からの第１のディジタルデータの読出タイミング，上記第２のメモリ手段からの第２のディジタルデータの読出タイミング，上記第３のメモリ手段からの第３のディジタルデータの読出タイミング及び上記第４のメモリ手段からの第４のディジタルデータの読出タイミングを、検出された相互位相差に応じて制御し、上記第１，第２，第３及び第４のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すことにより、上記第１，第２，第３及び第４のディジタルデータについてのデータ時間差を吸収するデータ受信方法。
【請求項２７】
上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しを、共通の読出クロック信号に応じて行うとともに、検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つを、一時的に中止させることを特徴とする請求の範囲第２６項記載のデータ受信方法。
【請求項２８】
上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第２７項記載のデータ受信方法。
【請求項２９】
上記共通の読出クロック信号及び第１の読出制御信号を上記１のメモリ手段に供給し、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記共通の読出クロック信号及び第３の読出制御信号を上記第３のメモリ手段に供給し、上記共通の読出クロック信号及び第４の読出制御信号を上記第４のメモリ手段に供給し、検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つを、上記第１，第２，第３及び第４の読出制御信号のうちの少なくとも一つによって一時的に中止させることを特徴とする請求の範囲第２６項記載のデータ受信方法。
【請求項３０】
上記第１，第２，第３及び第４の読出制御信号のうちの少なくとも一つが、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第２９項記載のデータ受信方法。
【請求項３１】
伝送路を通じた伝送信号を受ける受信部と、
該受信部によって受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータとを得るディジタルデータ形成手段と、
上記第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、
上記第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、
上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データを検出するタイミングデータ検出手段と、
該タイミングデータ検出手段により検出された第１及び第２のタイミング基準データについての相互位相差を検出する位相差検出手段と、
上記第１のメモリ手段からの上記第１のディジタルデータの読出タイミング及び上記第２のメモリ手段からの上記第２のディジタルデータの読出タイミングを上記位相差検出手段により検出される相互位相差に応じて制御し、上記第１及び第２のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、
を備えて構成されるデータ受信装置。
【請求項３２】
上記メモリ制御手段が、上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しが、共通の読出クロック信号に応じて行われる状態となすとともに、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方を、一時的に中止させることを特徴とする請求の範囲第３１項記載のデータ受信装置。
【請求項３３】
上記メモリ制御手段が、共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方についての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第３２項記載のデータ受信装置。
【請求項３４】
上記メモリ制御手段が、上記共通の読出クロック信号と第１及び第２の読出制御信号とを形成し、上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給するとともに、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方を、上記第１及び第２の読出制御信号のうちの一方によって一時的に中止させることを特徴とする請求の範囲第３１項記載のデータ受信装置。
【請求項３５】
上記第１及び第２の読出制御信号のうちの一方が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し及び上記第２のメモリ手段からの第２のディジタルデータの読出しのうちの一方についての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第３４項記載のデータ受信装置。
【請求項３６】
伝送路を通じた伝送信号を受ける受信部と、
該受信部によって受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータとを得るディジタルデータ形成手段と、
上記第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、
上記第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、
上記第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、
上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ、及び、上記第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データを検出するタイミングデータ検出手段と、
該タイミングデータ検出手段により検出された第１，第２及び第３のタイミング基準データについての相互位相差を検出する位相差検出手段と、
上記第１のメモリ手段からの上記第１のディジタルデータの読出タイミング，上記第２のメモリ手段からの上記第２のディジタルデータの読出タイミング、及び、上記第３のメモリ手段からの上記第３のディジタルデータの読出タイミングを、上記位相差検出手段により検出される相互位相差に応じて制御し、上記第１，第２及び第３のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成されるデータ受信装置。
【請求項３７】
上記メモリ制御手段が、上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しが、共通の読出クロック信号に応じて行われる状態となすとともに、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つを、一時的に中止させることを特徴とする請求の範囲第３６項記載のデータ受信装置。
【請求項３８】
上記メモリ制御手段が、共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第３７項記載のデータ受信装置。
【請求項３９】
上記メモリ制御手段が、上記共通の読出クロック信号と第１，第２及び第３の読出制御信号とを形成し、上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給し、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記共通の読出クロック信号及び第３の読出制御信号を上記第３のメモリ手段に供給し、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つを、上記第１，第２及び第３の読出制御信号のうちの少なくとも一つによって一時的に中止させることを特徴とする請求の範囲第３６項記載のデータ受信装置。
【請求項４０】
上記第１，第２及び第３の読出制御信号のうちの少なくとも一つが、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し及び上記第３のメモリ手段からの第３のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第３９項記載のデータ受信装置。
【請求項４１】
伝送路を通じた伝送信号を受ける受信部と、
該受信部によって受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータと第４のタイミング基準データを含んだ第４のディジタルデータとを得るディジタルデータ形成手段と、
上記第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、
上記第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、
上記第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、
上記第４のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第４のディジタルデータが所定のデータ量ずつ順次読み出される第４のメモリ手段と、
上記第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，上記第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，上記第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ、及び、上記第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データを検出するタイミングデータ検出手段と、
該タイミングデータ検出手段により検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差を検出する位相差検出手段と、
上記第１のメモリ手段からの第１のディジタルデータの読出タイミング，上記第２のメモリ手段からの第２のディジタルデータの読出タイミング，上記第３のメモリ手段からの第３のディジタルデータの読出タイミング及び上記第４のメモリ手段からの第４のディジタルデータの読出タイミングを、位相差検出手段により検出される相互位相差に応じて制御し、第１，第２，第３及び第４のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、
を備えて構成されるデータ受信装置。
【請求項４２】
上記メモリ制御手段が、上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しが、共通の読出クロック信号に応じて行われる状態となすとともに、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つを、一時的に中止させることを特徴とする請求の範囲第４１項記載のデータ受信装置。
【請求項４３】
上記メモリ制御手段が、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第４２項記載のデータ受信装置。
【請求項４４】
上記メモリ制御手段が、上記共通の読出クロック信号と第１，第２，第３及び第４の読出制御信号とを形成し、上記共通の読出クロック信号及び第１の読出制御信号を上記第１のメモリ手段に供給し、上記共通の読出クロック信号及び第２の読出制御信号を上記第２のメモリ手段に供給し、上記共通の読出クロック信号及び第３の読出制御信号を上記第３のメモリ手段に供給し、上記共通の読出クロック信号及び第４の読出制御信号を上記第４のメモリ手段に供給し、上記位相差検出手段により検出される相互位相差に応じて、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つを、上記第１，第２，第３及び第４の読出制御信号のうちの少なくとも一つによって一時的に中止させることを特徴とする請求の範囲第４１項記載のデータ受信装置。
【請求項４５】
上記第１，第２，第３及び第４の読出制御信号のうちの少なくとも一つが、上記共通の読出クロック信号に応じた上記第１のメモリ手段からの第１のディジタルデータの読出し，上記第２のメモリ手段からの第２のディジタルデータの読出し，上記第３のメモリ手段からの第３のディジタルデータの読出し及び上記第４のメモリ手段からの第４のディジタルデータの読出しのうちの少なくとも一つについての一時的中止を、上記共通の読出クロック信号の１クロック期間分の中止とするとともに、該１クロック期間分の中止を必要に応じて繰り返させることを特徴とする請求の範囲第４４項記載のデータ受信装置。
【発明の詳細な説明】
技術分野
本発明は、例えば、映像信号情報等の信号情報をあらわす複数チャンネルのディジタルデータに基づく伝送信号を受け、受けられた受信信号に基づく複数チャンネルのディジタルデータを再生するデータ受信方法及びその実施に供されるデータ受信装置、さらには、斯かるデータ受信装置に用いられるデータ時間差吸収回路に関する。
背景技術
映像信号情報等の信号情報をあらわす情報データを含んだディジタルデータの伝送に関する分野においては、ディジタルデータをシリアルデータとし、そのシリアルデータに基づく電気信号を得て、それを同軸ケーブルあるいはツイステッドペアライン等が用いられて形成された伝送路を通じて伝送するシステム、あるいは、ディジタルデータをシリアルデータとし、そのシリアルデータを光信号に変換して、オプティカル・ファイバーが用いられて形成された伝送路を通じて伝送するシステム等が実用化されている。
一方、映像信号の分野においては、伝達情報の多様化及び再生画像の高品質化を実現する観点等からのディジタル化が図られており、例えば、映像信号情報をあらわすディジタルデータによって形成されるディジタル映像信号を扱う高精細度テレビジョン（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ：ＨＤＴＶ）システム等が提案されている。ＨＤＴＶシステムのもとにおけるディジタル映像信号（以下、ＨＤディジタル映像信号という）は、例えば、ＢＴＡ（放送技術開発協議会）により制定された規格に従って形成され、Ｙ，ＰＢ／ＰＲ信号形式のものとＧ，Ｂ，Ｒ信号形式のものとがある。Ｙ，ＰＢ／ＰＲ信号形式の場合、Ｙは輝度信号を意味し、ＰＢ及びＰＲは色差信号を意味する。また、Ｇ，Ｂ，Ｒ信号形式の場合、Ｇ，Ｂ及びＲは夫々緑色原色信号，青色原色信号及び赤色原色信号を意味する。
Ｙ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号は、例えば、フレームレートが６０Ｈｚもしくは６０／１．００１Ｈｚ（以下においては、６０Ｈｚ及び６０／１．００１Ｈｚのいずれをも６０Ｈｚという。）とされたもとで、各フレーム画像が第１フィールド画像と第２フィールド画像とに分けられて形成される飛び越し走査用の信号とされ、例えば、図１に示される如くのデータフォーマットに従うものとされる。
図１に示されるデータフォーマットは、図１のＡに示される如くの、映像信号における輝度信号成分をあらわす輝度信号データ系列（Ｙデータ系列ＹＤ（１０））と、図１のＢに示される如くの、映像信号における色差信号成分をあらわす色差信号データ系列（ＰＢ／ＰＲデータ系列ＣＤ（１０））とから成り、Ｙデータ系列ＹＤ（１０）及びＰＢ／ＰＲデータ系列ＣＤ（１０）の夫々は、それを形成するワードデータの各々が、１０ビット構成とされ、また、そのワード伝送レートが、例えば、７４．２５ＭＢｐｓとされる。そして、図１のＡには、Ｙデータ系列ＹＤ（１０）における各水平期間中の水平ブランキング期間及びその前後における映像データ期間の一部に対応する部分が示されており、また、図１のＢには、ＰＢ／ＰＲデータ系列ＣＤ（１０）における各水平期間中の水平ブランキング期間及びその前後における映像データ期間の一部に対応する部分が示されている。
Ｙデータ系列ＹＤ（１０）にあっては、各映像データ期間に対応する部分の直前に、各々が１０ビット構成とされる４ワード（３ＦＦ（Ｙ），０００（Ｙ），０００（Ｙ），ＸＹＺ（Ｙ）；３ＦＦ及び０００は１６進表示であり、（Ｙ）はＹデータ系列ＹＤ（１０）中のワードであることをあらわす。）から成るタイミング基準コードデータ（ＳＡＶ：Ｓｔａｒｔ  ｏｆ  Ａｃｔｉｖｅ  Ｖｉｄｅｏ）が配されるとともに、各映像データ期間に対応する部分の直後に、各々が１０ビット構成とされる４ワード（３ＦＦ（Ｙ），０００（Ｙ），０００（Ｙ），ＸＹＺ（Ｙ））から成るタイミング基準コードデータ（ＥＡＶ：Ｅｎｄ  ｏｆ  Ａｃｔｉｖｅ  Ｖｉｄｅｏ）が配される。同様にして、ＰＢ／ＰＲデータ系列ＣＤ（１０）にあっても、各映像データ期間に対応する部分の直前に、各々が１０ビット構成とされる４ワード（３ＦＦ（Ｃ），０００（Ｃ），０００（Ｃ），ＸＹＺ（Ｃ）；３ＦＦ及び０００は１６進表示であり、（Ｃ）はＰＢ／ＰＲデータ系列ＣＤ（１０）中のワードであることをあらわす。）から成るＳＡＶが配されるとともに、各映像データ期間に対応する部分の直後に、各々が１０ビット構成とされる４ワード（３ＦＦ（Ｃ），０００（Ｃ），０００（Ｃ），ＸＹＺ（Ｃ））から成るＥＡＶが配される。勿論、Ｙデータ系列ＹＤ（１０）中のＥＡＶ及びＳＡＶの夫々は、Ｙデータ系列ＹＤ（１０）における各水平ブランキング期間に対応する部分に配され、また、ＰＢ／ＰＲデータ系列ＣＤ（１０）中のＥＡＶ及びＳＡＶの夫々は、ＰＢ／ＰＲデータ系列ＣＤ（１０）における各水平ブランキング期間に対応する部分に配される。
また、Ｇ，Ｂ，Ｒ信号形式のＨＤディジタル映像信号も、例えば、フレームレートが６０Ｈｚとされたもとでの飛び越し走査用の信号とされ、例えば、図２に示される如くのデータフォーマットに従うものとされる。図２に示されるデータフォーマットは、図２のＡに示される如くの、映像信号における緑色原色信号成分をあらわす緑色原色信号データ系列（Ｇデータ系列ＧＤ（１０））と、図２のＢに示される如くの、映像信号における青色原色信号成分をあらわす青色原色信号データ系列（Ｂデータ系列ＢＤ（１０））と、図２のＣに示される如くの、映像信号における赤色原色信号成分をあらわす赤色原色信号データ系列（Ｒデータ系列ＲＤ（１０））とから成り、Ｇデータ系列ＧＤ（１０），Ｂデータ系列ＢＤ（１０）及びＲデータ系列ＲＤ（１０）の夫々は、それを形成するワードデータの各々が、１０ビット構成とされ、また、そのワード伝送レートが、例えば、７４．２５ＭＢｐｓとされる。そして、図２のＡ，Ｂ及びＣには、夫々、Ｇデータ系列ＧＤ（１０），Ｂデータ系列ＢＤ（１０）及びＲデータ系列ＲＤ（１０）における各水平期間中の水平ブランキング期間及びその前後における映像データ期間の一部に対応する部分が示されている。
Ｇデータ系列ＧＤ（１０），Ｂデータ系列ＢＤ（１０）及びＲデータ系列ＲＤ（１０）の夫々にあっては、各映像データ期間に対応する部分の直前に、各々が１０ビット構成とされる４ワード（３ＦＦ（Ｇ），０００（Ｇ），０００（Ｇ）及びＸＹＺ（Ｇ）（（Ｇ）はＧデータ系列ＧＤ（１０）中のワードであることをあらわす。），３ＦＦ（Ｂ），０００（Ｂ），０００（Ｂ）及びＸＹＺ（Ｂ）（（Ｂ）はＢデータ系列ＢＤ（１０）中のワードであることをあらわす。）、もしくは、３ＦＦ（Ｒ），０００（Ｒ），０００（Ｒ）及びＸＹＺ（Ｒ）（（Ｒ）はＲデータ系列ＲＤ（１０）中のワードであることをあらわす。））から成るタイミング基準コードデータ（ＳＡＶ）が配されるとともに、各映像データ期間に対応する部分の直後に、各々が１０ビット構成とされる４ワード（３ＦＦ（Ｇ），０００（Ｇ），０００（Ｇ）及びＸＹＺ（Ｇ），３ＦＦ（Ｂ），０００（Ｂ），０００（Ｂ）及びＸＹＺ（Ｂ）、もしくは、３ＦＦ（Ｒ），０００（Ｒ），０００（Ｒ）及びＸＹＺ（Ｒ））から成るタイミング基準コードデータ（ＥＡＶ）が配される。勿論、Ｇデータ系列ＧＤ（１０），Ｂデータ系列ＢＤ（１０）及びＲデータ系列ＲＤ（１０）の夫々におけるＥＡＶ及びＳＡＶの各々は、Ｇデータ系列ＧＤ（１０），Ｂデータ系列ＢＤ（１０）及びＲデータ系列ＲＤ（１０）の夫々における各水平ブランキング期間に対応する部分に配される。
上述の如くのＨＤディジタル映像信号、例えば、飛び越し走査用とされたＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号が伝送されるに際しては、Ｙデータ系列ＹＤ（１０）とＰＢ／ＰＲデータ系列ＣＤ（１０）とが、各々のＥＡＶ及びＳＡＶが配される水平ブランキング期間に対応する部分が同期せしめられたもとでのワード多重化処理が施されて、例えば、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データとされるワード多重データ系列が形成され、このワード多重データ系列がシリアルデータに変換されて伝送される。従って、Ｙ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号の実際の伝送にあたってのビット伝送レートは、例えば、７４．２５ＭＢｐｓ×２０＝１．４８５Ｇｂｐｓとされることになる。
このように、飛び越し走査用とされたＨＤディジタル映像信号の伝送にあたってのビット伝送レートは、例えば、１．４８５Ｇｂｐｓとされることになるが、将来的には、飛び越し走査用でなく、各フレーム画像が第１及び第２フィールドに分けられることなく形成される順次走査用とされたＨＤディジタル映像信号の伝送が考えられている。斯かる順次走査用とされたＨＤディジタル映像信号は、プログレッシブ（Ｐｒｏｇｒｅｓｓｉｖｅ）方式をとるＨＤディジタル映像信号と称され、その伝送にあたってのビット伝送レートは、飛び越し走査用とされたＨＤディジタル映像信号の場合の２倍、従って、１．４８５Ｇｂｐｓ×２＝２．９７Ｇｂｐｓに達することになる。
例えば、プログレッシブ方式をとるＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号の場合には、Ｙデータ系列ＹＤ（１０）及びＰＢ／ＰＲデータ系列ＣＤ（１０）の夫々が、ワード伝送レートを７４．２５ＭＢｐｓ×２＝１４８．５ＭＢｐｓとするものとされ、それらが伝送されるに際しては、Ｙデータ系列ＹＤ（１０）とＰＢ／ＰＲデータ系列ＣＤ（１０）とにワード多重化処理が施されて得られる、ワード伝送レートを１４８．５ＭＢｐｓとする２０ビットワード列データとされるワード多重データ系列が形成され、このワード多重データ系列がシリアルデータに変換されて伝送されることになり、それゆえ、Ｙ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号の実際の伝送にあたってのビット伝送レートは、１４８．５ＭＢｐｓ×２０＝２．９７Ｇｂｐｓとされることになる。
なお、プログレッシブ方式のＨＤディジタル映像信号としては、フレームレートを、例えば、６０Ｈｚとするもののみならず、フレームレートを５０Ｈｚとするもの、さらには、例えば、秒あたり２４コマ（２４コマ／秒）のフィルムを通じて映写される映画の動画像をＨＤＴＶシステムによる画像と同等の画質をもって実現するためのものとして提案された、Ｄ−Ｃｉｎｅｍａ信号と称されるものもある。Ｄ−Ｃｉｎｅｍａ信号は、例えば、フレームレートを２４Ｈｚもしくは２４／１．００１Ｈｚ（以下においては、２４Ｈｚ及び２４／１．００１Ｈｚのいずれをも２４Ｈｚという。）とするプログレッシブ方式のＨＤディジタル映像信号と言うことができるが、Ｄ−Ｃｉｎｅｍａ信号のフレームレートは、２４Ｈｚに限られるものではなく、例えば、２５Ｈｚ，３０Ｈｚもしくは３０／１．００１Ｈｚ（以下においては、３０Ｈｚ及び３０／１．００１Ｈｚのいずれをも３０Ｈｚという。）等とするものも考えられる。
ビット伝送レートが２．９７Ｇｂｐｓにも達するプログレッシブ方式をとるＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号は、従前に比して極めて高速なビット伝送レートを有するものであり、従って、その伝送に際しては、例えば、極めて高速なビット伝送レートを有したシリアルデータを取り扱えるパラレル／シリアル（Ｐ／Ｓ）変換部を含む回路要素及びシリアル／パラレル（Ｓ／Ｐ）変換部を含む回路要素等が必要とされることになる。しかしながら、斯かる極めて高速なビット伝送レートを有したシリアルデータを取り扱えるＰ／Ｓ変換部を含む回路要素及びＳ／Ｐ変換部を含む回路要素等は、従前のＰ／Ｓ変換部を含む回路要素及びＳ／Ｐ変換部を含む回路要素等をもって充てることはできず、新たなものとして開発されることが要求され、このような新たなＰ／Ｓ変換部を含む回路要素及びＳ／Ｐ変換部を含む回路要素等の開発には、多大な時間とコストとが費やされることになってしまう。
そこで、プログレッシブ方式をとるＨＤディジタル映像信号の如くのワード列データを伝送するにあたり、例えば、既に実用に供されている、飛び越し走査用とされたＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号の伝送用に開発された、Ｐ／Ｓ変換部を含む回路要素及びＳ／Ｐ変換部を含む回路要素等を利用できるようにすべく、プログレッシブ方式をとるＨＤディジタル映像信号を、それにデータ分割処理を施して、２チャンネルのディジタルデータとすることが提案されている。即ち、例えば、ワード伝送レートを１４８．５ＭＢｐｓとする２０ビットワード列データとされるプログレッシブ方式をとるＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号を、各々がワード伝送レートを１４８．５ＭＢｐｓ／２＝７４．２５ＭＢｐｓとする２０ビットワード列データとされる２チャンネルのディジタルデータに分割することにより、各チャンネルのディジタルデータについてのビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５Ｇｂｐｓとするのである。
このようにすることにより、伝送チャンネルは２つとされるが、各伝送チャンネルにおいて、例えば、飛び越し走査用とされたＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号の伝送用に開発された、Ｐ／Ｓ変換部を含む回路要素及びＳ／Ｐ変換部を含む回路要素等を利用できることになる。
上述の如くに、プログレッシブ方式をとるＨＤディジタル映像信号を順次走査用とされたＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号の如くのワード列データを、２チャンネルのディジタルデータに分割して伝送するにあたっては、受信側で元のワード列データを適正に再生できるようにすべく、伝送された２チャンネルのディジタルデータ間に相互時間差を生じさせないことが望まれる。しかしながら、実際には、以下の理由により、伝送された２チャンネルのディジタルデータ間における相互時間差の発生を回避することは困難である。
２チャンネルのディジタルデータの伝送に際しては、２つの伝送チャンネルの夫々において、伝送されるべきディジタルデータに、Ｐ／Ｓ変換，Ｓ／Ｐ変換等を含む各種の処理が施されるが、例えば、Ｐ／Ｓ変換あるいはＳ／Ｐ変換を取り上げると、斯かる処理には、それを行う回路装置における内部ロジックの初期値さらには同期検出状態等に応じた処理時間の変動が不可避的に生じる。その結果、伝送された２チャンネルのディジタルデータ間にあっては、例えば、各伝送チャンネルにおけるＰ／Ｓ変換あるいはＳ／Ｐ変換に要される処理時間の変動に起因する、最大で１パラレルワード期間程度とされる相互時間差が生じることになってしまう。
２チャンネルのディジタルデータを伝送するにあたり、伝送された２チャンネルのディジタルデータ間において生じる相互時間差を吸収することを意図した従来技術として、例えば、特開昭１０−２５７０２７号に記載されたものが提案されている。この従来技術は、２チャンネルのディジタルデータを夫々互いに中心波長を異にする二つの光信号に変換して、それらを光ファイバーを通じて伝送するにあたり、光ファイバーにおいて生じる波長に応じた遅延時間に起因する伝送時間差を吸収しようとするものである。具体的には、二つの光信号の夫々の中心波長から光ファイバーにおいて生じる遅延時間を予め推測し、光ファイバーにおいて生じる遅延時間が短いことになる方の伝送チャンネルにＦＩＦＯ（ファーストイン・ファーストアウト）メモリを設けて、当該伝送チャンネルにおける光ファイバー通過後の光信号が変換されて得られるディジタルデータを、一旦ＦＩＦＯメモリに書み込んだ後読み出すことにより、伝送された２チャンネルのディジタルデータ間において生じる相互時間差に応じた時間だけ遅延させて、当該相互時間差を吸収しようとしている。
このような２チャンネルの光信号の夫々が光ファイバーを通過する際に生じる波長に応じた遅延時間に起因する２チャンネルの光信号間の相互時間差を吸収しようとする従来技術は、２チャンネルのディジタルデータの夫々に、例えば、Ｐ／Ｓ変換あるいはＳ／Ｐ変換が施されることに起因して生じる、伝送された２チャンネルのディジタルデータ間の相互時間差の吸収には適用できない。なぜなら、２チャンネルのディジタルデータの夫々に施される、例えば、Ｐ／Ｓ変換あるいはＳ／Ｐ変換に要される処理時間は、何れが長くて何れが短いのかを予め推測することができないので、２チャンネルのディジタルデータのうちの何れに対してＦＩＦＯメモリを設けるべきかを特定できないからである。
こうした状況のもとで、例えば、プログレッシブ方式をとるＨＤディジタル映像信号の如くのワード列データを、２チャンネルのディジタルデータに分割して伝送する場合の如くに、２チャンネルのディジタルデータを伝送するにあたり、各チャンネルのディジタルデータに、例えば、Ｐ／Ｓ変換あるいはＳ／Ｐ変換が施されることに起因して、伝送された２チャンネルのディジタルデータ間に生じる相互時間差を、効果的に吸収することができるシステムを実現させた具体例は見当たらない。また、このような相互時間差を吸収できるシステムに関する技術について記載された文献等も見出せない。
斯かる点に鑑み、本発明は、複数チャンネルのディジタルデータを伝送するにあたり、各チャンネルのディジタルデータに、例えば、Ｐ／Ｓ変換あるいはＳ／Ｐ変換が施されることに起因して、伝送された複数チャンネルのディジタルデータ間に生じる相互時間差を、適正かつ効果的に吸収することができるデータ時間差吸収回路、さらには、斯かるデータ時間差吸収回路が用いられ得るデータ受信方法及びその実施に供されるデータ受信装置を提供することを目的とする。
発明の開示
本発明に係るデータ時間差吸収回路の第１の態様は、第１のタイミング基準データを含んだ第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、第２のタイミング基準データを含んだ第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データの夫々を検出するデータ検出手段と、データ検出手段により検出された第１及び第２のタイミング基準データについての相互位相差を検出する位相差検出手段と、第１のメモリ手段からの第１のディジタルデータの読出タイミング及び第２のメモリ手段からの第２のディジタルデータの読出タイミングを位相差検出手段により検出される相互位相差に応じて制御し、位相差検出手段により検出される相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成される。
本発明に係るデータ時間差吸収回路の第２の態様は、第１のタイミング基準データを含んだ第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、第２のタイミング基準データを含んだ第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、第３のタイミング基準データを含んだ第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ、及び、第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データの夫々を検出するデータ検出手段と、データ検出手段により検出された第１，第２及び第３のタイミング基準データについての相互位相差を検出する位相差検出手段と、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング、及び、第３のメモリ手段からの第３のディジタルデータの読出タイミングを、位相差検出手段により検出される相互位相差に応じて制御し、位相差検出手段により検出される相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成される。
本発明に係るデータ時間差吸収回路の第３の態様は、第１のタイミング基準データを含んだ第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、第２のタイミング基準データを含んだ第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、第３のタイミング基準データを含んだ第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、第４のタイミング基準データを含んだ第４のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第４のディジタルデータが所定のデータ量ずつ順次読み出される第４のメモリ手段と、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ及び第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データの夫々を検出するデータ検出手段と、データ検出手段により検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差を検出する位相差検出手段と、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング，第３のメモリ手段からの第３のディジタルデータの読出タイミング、及び、第４のメモリ手段からの第４のディジタルデータの読出タイミングを、位相差検出手段により検出される相互位相差に応じて制御し、位相差検出手段により検出される相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成される。
また、本発明に係るデータ受信方法の第１の態様は、伝送路を通じた伝送信号を受け、その伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータとを得、第１及び第２のディジタルデータを夫々第１及び第２のメモリ手段に所定のデータ量ずつ順次書き込むとともに、第１及び第２のメモリ手段に夫々書き込まれた第１及び第２のディジタルデータを所定のデータ量ずつ順次読み出し、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データの夫々を検出して、検出された第１及び第２のタイミング基準データについての相互位相差を検出し、第１のメモリ手段からの第１のディジタルデータの読出タイミング及び第２のメモリ手段からの第２のディジタルデータの読出タイミングを検出された相互位相差に応じて制御し、第１及び第２のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すことにより、第１及び第２のディジタルデータについてのデータ時間差を吸収するものとされる。
本発明に係るデータ受信方法の第２の態様は、伝送路を通じた伝送信号を受け、受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータとを得、第１，第２及び第３のディジタルデータを夫々第１，第２及び第３のメモリ手段に所定のデータ量ずつ順次書き込むとともに、第１，第２及び第３のメモリ手段に夫々書き込まれた第１，第２及び第３のディジタルデータを所定のデータ量ずつ順次読み出し、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ及び第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データの夫々を検出して、検出された第１，第２及び第３のタイミング基準データについての相互位相差を検出し、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング及び第３のメモリ手段からの第３のディジタルデータの読出タイミングを、検出された相互位相差に応じて制御し、第１，第２及び第３のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すことにより、第１，第２及び第３のディジタルデータについてのデータ時間差を吸収するものとされる。
本発明に係るデータ受信方法の第３の態様は、伝送路を通じた伝送信号を受け、受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータと第４のタイミング基準データを含んだ第４のディジタルデータとを得、第１，第２，第３及び第４のディジタルデータを夫々第１，第２，第３及び第４のメモリ手段に所定のデータ量ずつ順次書き込むとともに、第１，第２，第３及び第４のメモリ手段に夫々書き込まれた第１，第２，第３及び第４のディジタルデータを所定のデータ量ずつ順次読み出し、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ及び第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データの夫々を検出して、検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差を検出し、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング，第３のメモリ手段からの第３のディジタルデータの読出タイミング及び第４のメモリ手段からの第４のディジタルデータの読出タイミングを、検出された相互位相差に応じて制御し、第１，第２，第３及び第４のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すことにより、第１，第２，第３及び第４のディジタルデータについてのデータ時間差を吸収するものとされる。
さらに、本発明に係るデータ受信装置の第１の態様は、伝送路を通じた伝送信号を受ける受信部と、受信部によって受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータとを得るディジタルデータ形成手段と、第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データを検出するタイミングデータ検出手段と、タイミングデータ検出手段により検出された第１及び第２のタイミング基準データについての相互位相差を検出する位相差検出手段と、第１のメモリ手段からの第１のディジタルデータの読出タイミング及び第２のメモリ手段からの第２のディジタルデータの読出タイミングを位相差検出手段により検出される相互位相差に応じて制御し、第１及び第２のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成される。
本発明に係るデータ受信装置の第２の態様は、伝送路を通じた伝送信号を受ける受信部と、受信部によって受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータとを得るディジタルデータ形成手段と、第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ、及び、第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データを検出するタイミングデータ検出手段と、タイミングデータ検出手段により検出された第１，第２及び第３のタイミング基準データについての相互位相差を検出する位相差検出手段と、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング、及び、第３のメモリ手段からの第３のディジタルデータの読出タイミングを、位相差検出手段により検出される相互位相差に応じて制御し、第１，第２及び第３のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成される。
本発明に係るデータ受信装置の第３の態様は、伝送路を通じた伝送信号を受ける受信部と、受信部によって受けられた伝送信号に基づく第１のタイミング基準データを含んだ第１のディジタルデータと第２のタイミング基準データを含んだ第２のディジタルデータと第３のタイミング基準データを含んだ第３のディジタルデータと第４のタイミング基準データを含んだ第４のディジタルデータとを得るディジタルデータ形成手段と、第１のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第１のディジタルデータが所定のデータ量ずつ順次読み出される第１のメモリ手段と、第２のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第２のディジタルデータが所定のデータ量ずつ順次読み出される第２のメモリ手段と、第３のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第３のディジタルデータが所定のデータ量ずつ順次読み出される第３のメモリ手段と、第４のディジタルデータが所定のデータ量ずつ順次書き込まれるとともに、書き込まれた第４のディジタルデータが所定のデータ量ずつ順次読み出される第４のメモリ手段と、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ、及び、第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データを検出するタイミングデータ検出手段と、タイミングデータ検出手段により検出された第１，第２，第３及び第４のタイミング基準データについての相互位相差を検出する位相差検出手段と、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング，第３のメモリ手段からの第３のディジタルデータの読出タイミング及び第４のメモリ手段からの第４のディジタルデータの読出タイミングを、位相差検出手段により検出される相互位相差に応じて制御し、第１，第２，第３及び第４のタイミング基準データについての相互位相差が実質的に零となる状態の維持を目指すメモリ制御手段と、を備えて構成される。
上述の如くの本発明に係るデータ時間差吸収回路の第１の態様にあっては、第１のディジタルデータが第１のメモリ手段に書き込まれた後、所定の読出タイミングをもって第１のメモリ手段から読み出されるとともに、第２のディジタルデータが第２のメモリ手段に書き込まれた後、所定の読出タイミングをもって第２のメモリ手段から読み出され、その際、第１のメモリ手段からの第１のディジタルデータの読出タイミング及び第２のメモリ手段からの第２のディジタルデータの読出タイミングが、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データについての相互位相差に応じて、斯かる相互位相差が実質的に零となる状態の維持を目指して制御される。
それにより、第１のメモリ手段に書き込まれる第１のディジタルデータと第２のメモリ手段に書き込まれる第２のディジタルデータとの間に相互時間差があるとき、第１及び第２のディジタルデータのうちの一方が他方に比して遅れている場合及び進んでいる場合のいずれにおいても、第１のメモリ手段から読み出される第１のディジタルデータと第２のメモリ手段から読み出される２のディジタルデータとは、実質的に相互時間差が無いものとされる。即ち、本発明に係るデータ時間差吸収回路の第１の態様によれば、第１のディジタルデータと第２のディジタルデータとの間に生じていた相互時間差が、適正かつ効果的に吸収されることになる。
本発明に係るデータ時間差吸収回路の第２の態様にあっては、第１のディジタルデータが第１のメモリ手段に書き込まれた後、所定の読出タイミングをもって第１のメモリ手段から読み出され、第２のディジタルデータが第２のメモリ手段に書き込まれた後、所定の読出タイミングをもって第２のメモリ手段から読み出され、さらに、第３のディジタルデータが第３のメモリ手段に書き込まれた後、所定の読出タイミングをもって第３のメモリ手段から読み出され、その際、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング、及び、第３のメモリ手段からの第３のディジタルデータの読出タイミングが、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ、及び、第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データについての相互位相差に応じて、斯かる相互位相差が実質的に零となる状態の維持を目指して制御される。
それにより、第１のメモリ手段に書き込まれる第１のディジタルデータと第２のメモリ手段に書き込まれる第２のディジタルデータと第３のメモリ手段に書き込まれる第３のディジタルデータとの間に相互時間差があるとき、第１，第２及び第３のディジタルデータのうちの少なくとも一つが他に比して遅れている場合及び進んでいる場合のいずれにおいても、第１のメモリ手段から読み出される第１のディジタルデータと第２のメモリ手段から読み出される２のディジタルデータと第３のメモリ手段から読み出される３のディジタルデータとは、実質的に相互時間差が無いものとされる。即ち、本発明に係るデータ時間差吸収回路の第２の態様によれば、第１のディジタルデータと第２のディジタルデータと第３のディジタルデータとの間に生じていた相互時間差が、適正かつ効果的に吸収されることになる。
本発明に係るデータ時間差吸収回路の第３の態様にあっては、第１のディジタルデータが第１のメモリ手段に書き込まれた後、所定の読出タイミングをもって第１のメモリ手段から読み出され、第２のディジタルデータが第２のメモリ手段に書き込まれた後、所定の読出タイミングをもって第２のメモリ手段から読み出され、第３のディジタルデータが第３のメモリ手段に書き込まれた後、所定の読出タイミングをもって第３のメモリ手段から読み出され、さらに、第４のディジタルデータが第４のメモリ手段に書き込まれた後、所定の読出タイミングをもって第４のメモリ手段から読み出され、その際、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング，第３のメモリ手段からの第３のディジタルデータの読出タイミング及び第４のメモリ手段からの第４のディジタルデータの読出タイミングが、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ、及び、第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データについての相互位相差に応じて、斯かる相互位相差が実質的に零となる状態の維持を目指して制御される。
それにより、第１のメモリ手段に書き込まれる第１のディジタルデータと第２のメモリ手段に書き込まれる第２のディジタルデータと第３のメモリ手段に書き込まれる第３のディジタルデータと第４のメモリ手段に書き込まれる第４のディジタルデータとの間に相互時間差があるとき、第１，第２，第３及び第４のディジタルデータのうちの少なくとも一つが他に比して遅れている場合及び進んでいる場合のいずれにおいても、第１のメモリ手段から読み出される第１のディジタルデータと第２のメモリ手段から読み出される２のディジタルデータと第３のメモリ手段から読み出される３のディジタルデータと第４のメモリ手段から読み出される第４のディジタルデータとは、実質的に相互時間差が無いものとされる。即ち、本発明に係るデータ時間差吸収回路の第３の態様によれば、第１のディジタルデータと第２のディジタルデータと第３のディジタルデータと第４のディジタルデータとの間に生じていた相互時間差が、適正かつ効果的に吸収されることになる。
さらに、本発明に係るデータ受信方法の第１の態様、もしくは、本発明に係るデータ受信装置の第１の態様にあっては、伝送路を通じた伝送信号に基づいて得られる第１のディジタルデータと第２のディジタルデータとが、第１のディジタルデータが第１のメモリ手段に書き込まれた後、所定の読出タイミングをもって第１のメモリ手段から読み出されるとともに、第２のディジタルデータが第２のメモリ手段に書き込まれた後、所定の読出タイミングをもって第２のメモリ手段から読み出されるものとされる。そして、その際、第１のメモリ手段からの第１のディジタルデータの読出タイミング及び第２のメモリ手段からの第２のディジタルデータの読出タイミングが、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ及び第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データについての相互位相差に応じて、斯かる相互位相差が実質的に零となる状態の維持を目指して制御される。
それにより、第１のメモリ手段に書き込まれる第１のディジタルデータと第２のメモリ手段に書き込まれる第２のディジタルデータとの間に相互時間差があるとき、第１及び第２のディジタルデータのうちの一方が他方に比して遅れている場合及び進んでいる場合のいずれにおいても、第１のメモリ手段から読み出される第１のディジタルデータと第２のメモリ手段から読み出される２のディジタルデータとは、実質的に相互時間差が無いものとされる。即ち、本発明に係るデータ受信方法の第１の態様、もしくは、本発明に係るデータ受信装置の第１の態様によれば、伝送路を通じた伝送信号に基づいて得られる第１のディジタルデータと第２のディジタルデータとの間に生じていた、伝送に起因する相互時間差が、適正かつ効果的に吸収されることになる。
本発明に係るデータ受信方法の第２の態様、もしくは、本発明に係るデータ受信装置の第２の態様にあっては、伝送路を通じた伝送信号に基づいて得られる第１のディジタルデータと第２のディジタルデータと第３のディジタルデータとが、第１のディジタルデータが第１のメモリ手段に書き込まれた後、所定の読出タイミングをもって第１のメモリ手段から読み出され、第２のディジタルデータが第２のメモリ手段に書き込まれた後、所定の読出タイミングをもって第２のメモリ手段から読み出され、さらに、第３のディジタルデータが第３のメモリ手段に書き込まれた後、所定の読出タイミングをもって第３のメモリ手段から読み出されるものとされる。そして、その際、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング及び第３のメモリ手段からの第３のディジタルデータの読出タイミングが、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ、及び、第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データについての相互位相差に応じて、斯かる相互位相差が実質的に零となる状態の維持を目指して制御される。
それにより、第１のメモリ手段に書き込まれる第１のディジタルデータと第２のメモリ手段に書き込まれる第２のディジタルデータと第３のメモリ手段に書き込まれる第３のディジタルデータとの間に相互時間差があるとき、第１，第２及び第３のディジタルデータのうちの少なくとも一つが他に比して遅れている場合及び進んでいる場合のいずれにおいても、第１のメモリ手段から読み出される第１のディジタルデータと第２のメモリ手段から読み出される２のディジタルデータと第３のメモリ手段から読み出される３のディジタルデータとは、実質的に相互時間差が無いものとされる。即ち、本発明に係るデータ受信方法の第２の態様、もしくは、本発明に係るデータ受信装置の第２の態様によれば、伝送路を通じた伝送信号に基づいて得られる第１のディジタルデータと第２のディジタルデータと第３のディジタルデータとの間に生じていた、伝送に起因する相互時間差が、適正かつ効果的に吸収されることになる。
そして、本発明に係るデータ受信方法の第３の態様、もしくは、本発明に係るデータ受信装置の第３の態様にあっては、伝送路を通じた伝送信号に基づいて得られる第１のディジタルデータと第２のディジタルデータと第３のディジタルデータと第４のディジタルデータとが、第１のディジタルデータが第１のメモリ手段に書き込まれた後、所定の読出タイミングをもって第１のメモリ手段から読み出され、第２のディジタルデータが第２のメモリ手段に書き込まれた後、所定の読出タイミングをもって第２のメモリ手段から読み出され、第３のディジタルデータが第３のメモリ手段に書き込まれた後、所定の読出タイミングをもって第３のメモリ手段から読み出され、さらに、第４のディジタルデータが第４のメモリ手段に書き込まれた後、所定の読出タイミングをもって第４のメモリ手段から読み出されるものとされる。そして、その際、第１のメモリ手段からの第１のディジタルデータの読出タイミング，第２のメモリ手段からの第２のディジタルデータの読出タイミング，第３のメモリ手段からの第３のディジタルデータの読出タイミング及び第４のメモリ手段からの第４のディジタルデータの読出タイミングが、第１のメモリ手段から読み出された第１のディジタルデータに含まれる第１のタイミング基準データ，第２のメモリ手段から読み出された第２のディジタルデータに含まれる第２のタイミング基準データ，第３のメモリ手段から読み出された第３のディジタルデータに含まれる第３のタイミング基準データ、及び、第４のメモリ手段から読み出された第４のディジタルデータに含まれる第４のタイミング基準データについての相互位相差に応じて、斯かる相互位相差が実質的に零となる状態の維持を目指して制御される。
それにより、第１のメモリ手段に書き込まれる第１のディジタルデータと第２のメモリ手段に書き込まれる第２のディジタルデータと第３のメモリ手段に書き込まれる第３のディジタルデータと第４のメモリ手段に書き込まれる第４のディジタルデータとの間に相互時間差があるとき、第１，第２，第３及び第４のディジタルデータのうちの少なくとも一つが他に比して遅れている場合及び進んでいる場合のいずれにおいても、第１のメモリ手段から読み出される第１のディジタルデータと第２のメモリ手段から読み出される２のディジタルデータと第３のメモリ手段から読み出される３のディジタルデータと第４のメモリ手段から読み出される４のディジタルデータとは、実質的に相互時間差が無いものとされる。即ち、本発明に係るデータ受信方法の第３の態様、もしくは、本発明に係るデータ受信装置の第３の態様によれば、伝送路を通じた伝送信号に基づいて得られる第１のディジタルデータと第２のディジタルデータと第３のディジタルデータと第４のディジタルデータとの間に生じていた、伝送に起因する相互時間差が、適正かつ効果的に吸収されることになる。
発明を実施するための最良の形態
図３は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１の例を示す。
図３に示される第１の例においては、送信側において、ディジタル映像信号ＤＶＰ（２０）がデータ分割部１１に供給される。ディジタル映像信号ＤＶＰ（２０）は、例えば、プログレッシブ方式をとるＹ，ＰＢ／ＰＲ信号形式のＨＤディジタル映像信号であって、フレームレートを６０Ｈｚとするものとされる。その場合、ディジタル映像信号ＤＶＰ（２０）は、図１のＡ及びＢに示される如くのデータフォーマットに従い、各々がワード伝送レートを、例えば、１４８．５ＭＢｐｓとする１０ビットワード列データとされたＹデータ系列ＹＤ（１０）とＰＢ／ＰＲデータ系列ＣＤ（１０）とが、各々のＥＡＶ及びＳＡＶが配される水平ブランキング期間に対応する部分が同期せしめられたもとでパラレル多重されて得られる、２０ビットのワードデータが連なって形成された、ワード伝送レートを１４８．５ＭＢｐｓとする２０ビットワード列データとされる。
斯かるディジタル映像信号ＤＶＰ（２０）にあっては、各水平ブランキング期間に対応する部分において、ＥＡＶとして各々が２０ビット構成とされる４ワード（３ＦＦ（Ｃ）：３ＦＦ（Ｙ），０００（Ｃ）：０００（Ｙ），０００（Ｃ）：０００（Ｙ）、及び、ＸＹＺ（Ｃ）：ＸＹＺ（Ｙ））が配されるとともに、ＳＡＶとして各々が２０ビット構成とされる４ワード（３ＦＦ（Ｃ）：３ＦＦ（Ｙ），０００（Ｃ）：０００（Ｙ），０００（Ｃ）：０００（Ｙ）、及び、ＸＹＺ（Ｃ）：ＸＹＺ（Ｙ））が配されることになる。
図４は、データ分割部１１についての具体構成例を示す。この図４に示される具体構成例にあっては、ディジタル映像信号ＤＶＰ（２０）についての水平周期及び垂直周期を設定する水平同期信号ＳＨ及び垂直同期信号ＳＶが、スイッチ制御信号形成部１２に供給される。スイッチ制御信号形成部１２は、水平同期信号ＳＨ及び垂直同期信号ＳＶに基づき、ディジタル映像信号ＤＶＰ（２０）における各フレーム期間（もしくは各ライン期間（水平期間））に同期したスイッチ制御信号ＳＩ，ディジタル映像信号ＤＶＰ（２０）における奇数フレーム期間（もしくは奇数ライン期間）に同期したスイッチ制御信号ＳＯ１、及び、ディジタル映像信号ＤＶＰ（２０）における偶数フレーム期間（もしくは偶数ライン期間）に同期したスイッチ制御信号ＳＯ２を形成する。
スイッチ制御信号形成部１２において得られるスイッチ制御信号ＳＩは、スイッチ１３に供給される。スイッチ１３は、可動接点１３ａに対して４個の選択接点１３ｂ，１３ｃ，１３ｄ及び１３ｅを有しており、可動接点１３ａが、スイッチ制御信号ＳＩによって制御されて、４個の選択接点１３ｂ〜１３ｅとの接続状態を、ディジタル映像信号ＤＶＰ（２０）における各フレーム期間（もしくは各ライン期間）毎に順次切り換えていく動作を繰り返す。スイッチ１３の選択接点１３ｂ〜１３ｅには、４個のメモリ部１４Ａ，１４Ｂ，１４Ｃ及び１４Ｄが接続されている。
このようなもとで、データ分割部１１に供給されたディジタル映像信号ＤＶＰ（２０）は、スイッチ制御信号ＳＩによって制御される可動接点１３ａを有したスイッチ１３によって、その各フレーム期間部分（もしくは各ライン期間部分）が、スイッチ１３の選択接点１３ｂ〜１３ｅに接続された４個のメモリ部１４Ａ〜１４Ｄに順次供給される状態が繰り返されるものとされる。それにより、例えば、ディジタル映像信号ＤＶＰ（２０）における各奇数フレーム期間部分（もしくは各奇数ライン期間部分）が、順次メモリ部１４Ａ及び１４Ｃに交互に供給されるとともに、ディジタル映像信号ＤＶＰ（２０）における各偶数フレーム期間部分（もしくは各偶数ライン期間部分）が、順次メモリ部１４Ｂ及び１４Ｄに交互に供給される。
メモリ部１４Ａ〜１４Ｄの夫々には、周波数を１４８．５ＭＨｚとするクロック信号ＣＡが供給されるメモリ制御信号形成部１５から得られる、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷ及び周波数を１４８．５／２＝７４．２５ＭＨｚとする読出制御信号ＱＲが供給される。そして、メモリ部１４Ａ〜１４Ｄの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってのディジタル映像信号ＤＶＰ（２０）の各フレーム期間部分（もしくは各ライン期間部分）の書込み、及び、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従ってのディジタル映像信号ＤＶＰ（２０）の各フレーム期間部分（もしくは各ライン期間部分）の読出しを行う。
それにより、メモリ部１４Ａ〜１４Ｄにあっては、ディジタル映像信号ＤＶＰ（２０）の各フレーム期間部分（もしくは各ライン期間部分）が、ディジタル映像信号ＤＶＰ（２０）における１フレーム期間に相当する時間１ＴＦ（もしくは１ライン期間に相当する時間１ＴＬ）宛、順次書き込まれていく状態が繰り返され、メモリ部１４Ａ及び１４Ｃにはディジタル映像信号ＤＶＰ（２０）の各奇数フレーム期間部分（もしくは各奇数ライン期間部分）が交互に書き込まれ、メモリ部１４Ｂ及び１４Ｄにはディジタル映像信号ＤＶＰ（２０）の各偶数フレーム期間部分（もしくは各偶数ライン期間部分）が交互に書き込まれる。
それとともに、メモリ部１４Ａ及び１４Ｃの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってそこに書き込まれたディジタル映像信号ＤＶＰ（２０）の各奇数フレーム期間部分（もしくは各奇数ライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従って、書込み時の２倍の時間をかけて順次読み出され、また、メモリ部１４Ｂ及び１４Ｄの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってそこに書き込まれたディジタル映像信号ＤＶＰ（２０）の各偶数フレーム期間部分（もしくは各偶数ライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従って、書込み時の２倍の時間をかけて順次読み出される。
メモリ部１４Ａ及び１４Ｃからの読出出力は、可動接点１６ａ及び選択接点１６ｂ及び１６ｃを有したスイッチ１６における選択接点１６ｂ及び１６ｃに夫々供給される。また、メモリ部１４Ｂ及び１４Ｄからの読出出力は、可動接点１７ａ及び選択接点１７ｂ及び１７ｃを有したスイッチ１７における選択接点１７ｂ及び１７ｃに夫々供給される。
スイッチ１６には、スイッチ制御信号形成部１２からのスイッチ制御信号ＳＯ１が供給され、スイッチ１６にあっては、その可動接点１６ａが、スイッチ制御信号ＳＯ１によって制御されて、選択接点１６ｂ及び１６ｃに、ディジタル映像信号ＤＶＰ（２０）における２フレーム期間（もしくは２ライン期間）宛交互に接続される状態がとられる。それにより、スイッチ１６の可動接点１６ａには、メモリ部１４Ａからの読出出力とメモリ部１４Ｃからの読出出力とが、ディジタル映像信号ＤＶＰ（２０）における２フレーム期間に相当する時間２ＴＦ（もしくは２ライン期間に相当する時間２ＴＬ）宛、交互に得られる。
メモリ部１４Ａ及び１４Ｃの夫々からの読出出力は、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従って書き込まれたディジタル映像信号ＤＶＰ（２０）の奇数フレーム期間部分（もしくは奇数ライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従って、書込み時の２倍の時間をかけて順次読み出されて得られるものであるので、スイッチ１６の可動接点１６ａには、ワード伝送レートが７４．２５ＭＢｐｓに変換されたディジタル映像信号ＤＶＰ（２０）の各奇数フレーム期間部分（もしくは各奇数ライン期間部分）が得られる。
また、スイッチ１７には、スイッチ制御信号形成部１２からのスイッチ制御信号ＳＯ２が供給され、スイッチ１７にあっては、その可動接点１７ａが、スイッチ制御信号ＳＯ２によって制御されて、選択接点１７ｂ及び１７ｃに、ディジタル映像信号ＤＶＰ（２０）における２フレーム期間（もしくは２ライン期間）宛交互に接続される状態がとられる。それにより、スイッチ１７の可動接点１７ａには、メモリ部１４Ｂからの読出出力とメモリ部１４Ｄからの読出出力とが、ディジタル映像信号ＤＶＰ（２０）における２フレーム期間に相当する時間２ＴＦ（もしくは２ライン期間に相当する時間２ＴＬ）宛、交互に得られる。
メモリ部１４Ｂ及び１４Ｄの夫々からの読出出力は、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従って書き込まれたディジタル映像信号ＤＶＰ（２０）の偶数フレーム期間部分（もしくは偶数ライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従って、書込み時の２倍の時間をかけて順次読み出されて得られるものであるので、スイッチ１７の可動接点１７ａには、ワード伝送レートが７４．２５ＭＢｐｓに変換されたディジタル映像信号ＤＶＰ（２０）の各偶数フレーム期間部分（もしくは各偶数ライン期間部分）が得られる。
このようにして、スイッチ１６の可動接点１６ａ及びスイッチ１７の可動接点１７ａには、ディジタル映像信号ＤＶＰ（２０）が、その奇数フレーム期間部分（もしくは奇数ライン期間部分）と偶数フレーム期間部分（もしくは偶数ライン期間部分）とに分割されるとともに、ワード伝送レートが１４８．５ＭＢｐｓから７４．２５ＭＢｐｓに変換されて得られることになる。そして、スイッチ１６の可動接点１６ａに得られるワード伝送レートが７４．２５ＭＢｐｓに変換されたディジタル映像信号ＤＶＰ（２０）の奇数フレーム期間部分（もしくは奇数ライン期間部分）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ１（２０）として、データ分割部１１から導出され、また、スイッチ１７の可動接点１７ａに得られるワード伝送レートが７４．２５ＭＢｐｓに変換されたディジタル映像信号ＤＶＰ（２０）の偶数フレーム期間部分（もしくは偶数ライン期間部分）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ２（２０）として、データ分割部１１から導出される。
従って、データ分割部１１においては、ワード伝送レートを１４８．５ＭＢｐｓとする２０ビットワード列データであるディジタル映像信号ＤＶＰ（２０）を、各々がワード伝送レートを１４８．５ＭＢｐｓの１／２である７４．２５ＭＢｐｓとする２個のワード列データに分割して、２０ビットワード列データＤＰ１（２０）と２０ビットワード列データＤＰ２（２０）とを得ることになる。
データ分割部１１から導出される２０ビットワード列データＤＰ１（２０）は、データ挿入部１８に供給される。データ挿入部１８にあっては、２０ビットワード列データＤＰ１（２０）に、必要に応じた音声データあるいはその他の補助データＤＡ１を挿入し、補助データＤＡ１が挿入された２０ビットワード列データＤＰ１’（２０）を形成する。データ挿入部１８から得られる２０ビットワード列データＤＰ１’（２０）は、Ｐ／Ｓ変換部１９に供給される。
Ｐ／Ｓ変換部１９にあっては、２０ビットワード列データＤＰ１’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰ１’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳ１を形成し、そのシリアルデータＤＳ１を電気／光（Ｅ／Ｏ）変換部２０に供給する。Ｅ／Ｏ変換部２０においては、シリアルデータＤＳ１に電光変換処理を施し、シリアルデータＤＳ１に基づく中心波長を、例えば、略１．３μｍとする光信号ＯＳ１を、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳ１は、合波部２１に供給される。
一方、データ分割部１１から導出される２０ビットワード列データＤＰ２（２０）は、データ挿入部２２に供給される。データ挿入部２２にあっては、２０ビットワード列データＤＰ２（２０）に、必要に応じた音声データあるいはその他の補助データＤＡ２を挿入し、補助データＤＡ２が挿入された２０ビットワード列データＤＰ２’（２０）を形成する。データ挿入部２２から得られる２０ビットワード列データＤＰ２’（２０）は、Ｐ／Ｓ変換部２３に供給される。
Ｐ／Ｓ変換部２３にあっては、２０ビットワード列データＤＰ２’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰ２’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳ２を形成し、そのシリアルデータＤＳ２をＥ／Ｏ変換部２４に供給する。Ｅ／Ｏ変換部２４においては、シリアルデータＤＳ２に電光変換処理を施し、シリアルデータＤＳ２に基づく中心波長を、例えば、略１．５５μｍとする光信号ＯＳ２を、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳ２は、合波部２１に供給される。
Ｅ／Ｏ変換部２０からの光信号ＯＳ１とＥ／Ｏ変換部２４からの光信号ＯＳ２とが供給される合波部２１は、例えば、ファイバー型波長多重カップラ（ファイバー型ＷＤＭカップラ）によって形成される。合波部２１にあっては、中心波長を略１．３μｍとする光信号ＯＳ１と中心波長を略１．５５μｍとする光信号ＯＳ２とを合波して多重化し、多重光信号ＯＳＺを形成して、それを伝送信号として送出する。
合波部２１から送出される伝送信号である多重光信号ＯＳＺは、光コネクタ２５を通じて光ファイバー伝送路２６に導かれ、光ファイバー伝送路２６を通じて受信側へと伝送される。光ファイバー伝送路２６は、例えば、石英系シングルモードファイバー（石英系ＳＭＦ）が用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第１の例により構成される。そして、受信側においては、光ファイバー伝送路２６を通じて伝送された多重光信号ＯＳＺが、光コネクタ２７を通じて分波部２８へと導かれる。光コネクタ２７及び分波部２８は、光ファイバー伝送路２６を通じた伝送信号である多重光信号ＯＳＺを受ける受信部を形成している。
分波部２８は、例えば、ファイバー型ＷＤＭカップラが分波手段として用いられて形成される。そして、分波部２８にあっては、多重光信号ＯＳＺを、中心波長を略１．３μｍとする成分と中心波長を略１．５５μｍとする成分とに分波して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳ１と、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５μｍとする光信号ＯＳ２とを再生する。
分波部２８により再生される中心波長を略１．３μｍとする光信号ＯＳ１及び中心波長を略１．５５μｍとする光信号ＯＳ２は、光／電気（Ｏ／Ｅ）変換部２９及び３０に夫々供給される。
Ｏ／Ｅ変換部２９にあっては、中心波長を略１．３μｍとする光信号ＯＳ１に光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳ１に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ１を再生する。そして、再生されたシリアルデータＤＳ１は、Ｓ／Ｐ変換部３１に供給される。Ｓ／Ｐ変換部３１にあっては、シリアルデータＤＳ１にＳ／Ｐ変換を施して、シリアルデータＤＳ１に基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ１’（２０）を再生し、それをデータ分離部３２に供給する。データ分離部３２にあっては、２０ビットワード列データＤＰ１’（２０）から、補助データＤＡ１が分離されて、２０ビットワード列データＤＰ１（２０）と補助データＤＡ１とが個別に送出され、２０ビットワード列データＤＰ１（２０）は、データ時間差吸収部３３に供給される。
また、Ｏ／Ｅ変換部３０にあっては、中心波長を略１．５５μｍとする光信号ＯＳ２に光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５μｍとする光信号ＯＳ２に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ２を再生する。そして、再生されたシリアルデータＤＳ２は、Ｓ／Ｐ変換部３４に供給される。Ｓ／Ｐ変換部３４にあっては、シリアルデータＤＳ２にＳ／Ｐ変換を施して、シリアルデータＤＳ２に基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ２’（２０）を再生し、それをデータ分離部３５に供給する。データ分離部３５にあっては、２０ビットワード列データＤＰ２’（２０）から、補助データＤＡ２が分離されて、２０ビットワード列データＤＰ２（２０）と補助データＤＡ２とが個別に送出され、２０ビットワード列データＤＰ２（２０）は、データ時間差吸収部３３に供給される。
データ時間差吸収部３３は、本発明に係るデータ時間差吸収回路の一例をなしている。
データ時間差吸収部３３にあっては、データ分離部３２からの２０ビットワード列データＤＰ１（２０）とデータ分離部３５からの２０ビットワード列データＤＰ２（２０）との間に生じた相互時間差を吸収し、２０ビットワード列データＤＰ１（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ１Ｑ（２０）と、２０ビットワード列データＤＰ２（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ２Ｑ（２０）とを、相互時間差が実質的に無い状態に維持されることが目指されるものとして送出する。
図５は、データ時間差吸収部３３の具体構成例を示す。この図５に示される具体構成例にあっては、データ分離部３２からの２０ビットワード列データＤＰ１（２０）がＦＩＦＯメモリ３６の入力端（ＩＮ）に供給されるとともに、データ分離部３５からの２０ビットワード列データＤＰ２（２０）がＦＩＦＯメモリ３７の入力端（ＩＮ）に供給される。
また、例えば、Ｓ／Ｐ変換部３１において再生される、２０ビットワード列データＤＰ１’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬ１と、例えば、Ｓ／Ｐ変換部３４において再生される、２０ビットワード列データＤＰ２’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬ２とが、書込制御信号形成部３９及び制御信号形成部４０に供給される。
書込制御信号形成部３９は、クロックパルス信号ＣＬ１に基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷ１と、クロックパルス信号ＣＬ２に基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷ２とを形成し、書込制御信号ＱＷ１をＦＩＦＯメモリ３６の書込クロック端（Ｗ．ＣＬ）に供給するとともに、書込制御信号ＱＷ２をＦＩＦＯメモリ３７の書込クロック端（Ｗ．ＣＬ）に供給する。また、制御信号形成部４０は、クロックパルス信号ＣＬ１に応じた書込可能状態設定信号ＷＥ１とクロックパルス信号ＣＬ２に応じた書込可能状態設定信号ＷＥ２とを形成し、書込可能状態設定信号ＷＥ１をＦＩＦＯメモリ３６の書込イネーブル端（Ｗ．ＥＮ）に供給するとともに、書込可能状態設定信号ＷＥ２をＦＩＦＯメモリ３７の書込イネーブル端（Ｗ．ＥＮ）に供給する。
それにより、ＦＩＦＯメモリ３６において、書込可能状態設定信号ＷＥ１により書込可能状態が設定されるもとで、２０ビットワード列データＤＰ１（２０）が、書込制御信号ＱＷ１に従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。
同様に、ＦＩＦＯメモリ３７において、書込可能状態設定信号ＷＥ２により書込可能状態が設定されるもとで、２０ビットワード列データＤＰ２（２０）が、書込制御信号ＱＷ２に従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。
また、制御信号形成部４０は、クロックパルス信号ＣＬ１もしくはクロックパルス信号ＣＬ２に基づく読出制御信号ＱＲＱを形成し、その読出制御信号ＱＲＱを、ＦＩＦＯメモリ３６及びＦＩＦＯメモリ３７に対して共通のものとして、ＦＩＦＯメモリ３６の読出クロック端（Ｒ．ＣＬ）とＦＩＦＯメモリ３７の読出クロック端（Ｒ．ＣＬ）とに供給する。さらに、制御信号形成部４０は、読出可能状態設定信号ＲＥ１と読出可能状態設定信号ＲＥ２とを形成し、読出可能状態設定信号ＲＥ１をＦＩＦＯメモリ３６の読出イネーブル端（Ｒ．ＥＮ）に供給するとともに、読出可能状態設定信号ＲＥ２をＦＩＦＯメモリ３７の読出イネーブル端（Ｒ．ＥＮ）に供給する。
それにより、読出可能状態設定信号ＲＥ１により読出可能状態が設定されるもとで、ＦＩＦＯメモリ３６に書き込まれた２０ビットワード列データＤＰ１（２０）が、読出制御信号ＱＲＱに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ３６の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰ１（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ１Ｑ（２０）としてＦＩＦＯメモリ３６から導出される。同様に、読出可能状態設定信号ＲＥ２により読出可能状態が設定されるもとで、ＦＩＦＯメモリ３７に書き込まれた２０ビットワード列データＤＰ２（２０）が、読出制御信号ＱＲＱに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ３７の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰ２（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰ２Ｑ（２０）としてＦＩＦＯメモリ３７から導出される。
ＦＩＦＯメモリ３６から導出される２０ビットワード列データＤＰ１Ｑ（２０）及びＦＩＦＯメモリ３７から導出される２０ビットワード列データＤＰ２Ｑ（２０）は、タイミングデータ検出部４１に供給される。タイミングデータ検出部４１にあっては、２０ビットワード列データＤＰ１Ｑ（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴ１を送出するとともに、２０ビットワード列データＤＰ２Ｑ（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴ２を送出する。
タイミングデータ検出部４１において、タイミング検出出力信号ＤＴ１は、例えば、図６のＡに示される如くに、２０ビットワード列データＤＰ１Ｑ（２０）におけるタイミング基準コードデータＥＡＶの直後に得られ、また、タイミング検出出力信号ＤＴ２は、例えば、図６のＢに示される如くに、２０ビットワード列データＤＰ２Ｑ（２０）におけるタイミング基準コードデータＥＡＶの直後に得られる。そして、斯かるタイミング検出出力信号ＤＴ１及びタイミング検出出力信号ＤＴ２は、２０ビットワード列データＤＰ１Ｑ（２０）に含まれるタイミング基準コードデータＥＡＶと、２０ビットワード列データＤＰ２Ｑ（２０）に含まれるタイミング基準コードデータＥＡＶとの間の時間関係、従って、２０ビットワード列データＤＰ１Ｑ（２０）と２０ビットワード列データＤＰ２Ｑ（２０）との間の時間関係をあらわす。
タイミングデータ検出部４１から得られるタイミング検出出力信号ＤＴ１及びタイミング検出出力信号ＤＴ２は、位相差検出部４２に供給される。位相差検出部４２は、タイミング検出出力信号ＤＴ１とタイミング検出出力信号ＤＴ２との間の相互位相差を検出して、検出された相互位相差に応じた位相差検出信号ＣＰを送出する。位相差検出信号ＣＰは、タイミング検出出力信号ＤＴ１の位相とタイミング検出出力信号ＤＴ２の位相との遅進関係をあらわし、例えば、タイミング検出出力信号ＤＴ１とタイミング検出出力信号ＤＴ２とが同相のとき、即ち、タイミング検出出力信号ＤＴ１とタイミング検出出力信号ＤＴ２との間に相互位相差が実質的に無いとき“００”とされ、タイミング検出出力信号ＤＴ１の位相がタイミング検出出力信号ＤＴ２の位相より進んでいるとき“０１”とされ、タイミング検出出力信号ＤＴ１の位相がタイミング検出出力信号ＤＴ２の位相より遅れているとき“１０”とされる。
位相差検出部４２から得られる位相差検出信号ＣＰは、制御信号形成部４０に供給される。そして、制御信号形成部４０は、位相差検出信号ＣＰに応じて、読出可能状態設定信号ＲＥ１もしくは読出可能状態設定信号ＲＥ２を変化させ、それにより、ＦＩＦＯメモリ３６からの２０ビットワード列データＤＰ１（２０）の読出タイミング、もしくは、ＦＩＦＯメモリ３７からの２０ビットワード列データＤＰ２（２０）の読出タイミングを制御する。斯かる読出タイミングについての制御は、位相差検出部４２において検出されるタイミング検出出力信号ＤＴ１とタイミング検出出力信号ＤＴ２との間の相互位相差が、実質的に零となる状態の維持を目指して行われる。その結果、ＦＩＦＯメモリ３６から導出される２０ビットワード列データＤＰ１Ｑ（２０）と、ＦＩＦＯメモリ３７から導出される２０ビットワード列データＤＰ２Ｑ（２０）とが、それらの間に相互時間差が実質的に無い状態の維持が目指されたものとされる。
斯かる制御にあたって制御信号形成部４０に内蔵されたマイクロコンピュータが実行するプログラムの一例は、図７に示されるフローチャートによってあわされるものとされる。
図７に示されるフローチャートにあっては、ＦＩＦＯメモリ３６における２０ビットワード列データＤＰ１（２０）の書込み及びＦＩＦＯメモリ３７における２０ビットワード列データＤＰ２（２０）の書込みが行われるもとでスタートし、スタート後、ステップ５１において、ＦＩＦＯメモリ３６における２０ビットワード列データＤＰ１（２０）の書込み、及び、ＦＩＦＯメモリ３７における２０ビットワード列データＤＰ２（２０）の書込みが所定バイト量に達したか否かを判断する。
ステップ５１での判断の結果、ＦＩＦＯメモリ３６における書込み、及び、ＦＩＦＯメモリ３７における書込みが所定バイト量に達していないときには、ステップ５１での判断を繰り返す。そして、ステップ５１での判断の結果、ＦＩＦＯメモリ３６における書込み、及び、ＦＩＦＯメモリ３７における書込みが所定バイト量に達したときには、ステップ５２において、ＦＩＦＯメモリ３６からの２０ビットワード列データＤＰ１（２０）の読出し及びＦＩＦＯメモリ３７からの２０ビットワード列データＤＰ２（２０）の読出しを開始する。
次に、ステップ５３において、位相差検出部４２からの位相差検出信号ＣＰに基づいて、タイミング検出出力信号ＤＴ１とタイミング検出出力信号ＤＴ２との間に相互位相差が有るか否かを判断する。ステップ５３での判断の結果、相互位相差が有る場合には、ステップ５４において、タイミング検出出力信号ＤＴ１の位相がタイミング検出出力信号ＤＴ２の位相より進んでいるか否かを判断する。その結果、進んでいる場合には、ステップ５５において、読出可能状態設定信号ＲＥ１を制御し、ＦＩＦＯメモリ３６からの２０ビットワード列データＤＰ１（２０）の読出しを読出制御信号ＱＲＱの１クロック期間だけ禁止して、ステップ５３に戻り、また、遅れている場合には、ステップ５６において、読出可能状態設定信号ＲＥ２を制御し、ＦＩＦＯメモリ３７からの２０ビットワード列データＤＰ２（２０）の読出しを読出制御信号ＱＲＱの１クロック期間だけ禁止して、ステップ５３に戻る。
さらに、ステップ５３での判断の結果、タイミング検出出力信号ＤＴ１とタイミング検出出力信号ＤＴ２との間に相互位相差が実質的に無い場合には、ステップ５３での判断を繰り返す。
データ時間差吸収部３３から得られる２０ビットワード列データＤＰ１Ｑ（２０）と２０ビットワード列データＤＰ２Ｑ（２０）とは、データ合成部６０に供給される。データ合成部６０にあっては、２０ビットワード列データＤＰ１Ｑ（２０）と２０ビットワード列データＤＰ２Ｑ（２０）とに対して、送信側におけるデータ分割部１１によりディジタル映像信号ＤＶＰ（２０）を形成する２０ビットワード列データに施されるデータ分割処理とは逆のデータ合成処理を施し、２０ビットワード列データＤＰ１Ｑ（２０）と２０ビットワード列データＤＰ２Ｑ（２０）とが合成されて得られる、ワード伝送レートを１４８．５ＭＢｐｓとする２０ビットワード列データを形成して、ディジタル映像信号ＤＶＰ（２０）を再生する。なお、データ時間差吸収部３３については、ＦＩＦＯメモリ３６及び３７に代えて、通常のアドレス制御メモリを用いて構成することも可能である。
図８は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第２の例の一部分を示す。
図８に一部分が示される第２の例は、図３に示される第１の例と同様に構成される部分を多々有しており、図８には、図３に示される第１の例と異なる部分及びそれに関連する部分のみが示されている。
図８に一部分が示される第２の例にあっては、図３に示される第１の例において備えられている合波部２１及び分波部２８は備えず、また、図３に示される第１の例において備えられているＥ／Ｏ変換部２４及びＯ／Ｅ変換部３０に夫々代えて、Ｅ／Ｏ変換部６３及びＯ／Ｅ変換部６８を備えている。
斯かる第２の例においては、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ１がＥ／Ｏ変換部２０に供給されて、Ｅ／Ｏ変換部２０から得られる、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳ１が、光コネクタ６１を通じて光ファイバー伝送路６２に導出され、光ファイバー伝送路６２を通じて受信側に伝送される。また、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ２がＥ／Ｏ変換部６３に供給される。Ｅ／Ｏ変換部６３からは、シリアルデータＤＳ２に基づく、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳ２が得られ、それが、光コネクタ６４を通じて光ファイバー伝送路６５に導出され、光ファイバー伝送路６５を通じて受信側に伝送される。光ファイバー伝送路６２及び６５の夫々も、例えば、石英系ＳＭＦが用いられて形成される。
受信側においては、光ファイバー伝送路６２を通じて伝送された光信号ＯＳ１が、光コネクタ６６を通じてＯ／Ｅ変換部２９に導かれ、Ｏ／Ｅ変換部２９において、光信号ＯＳ１に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ１が再生される。また、光ファイバー伝送路６５を通じて伝送された光信号ＯＳ２が、光コネクタ６７を通じてＯ／Ｅ変換部６８に導かれ、Ｏ／Ｅ変換部６８において、光信号ＯＳ２に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ２が再生される。
このように、図８に一部分が示される第２の例にあっては、２チャンネルの光信号ＯＳ１及びＯＳ２が、二つの光ファイバー伝送路６２及び６５を夫々通じて伝送される。その他の動作は、図３に示される第１の例の場合と同様である。
図９は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第３の例を示す。
図９に示される第３の例も、図３に示される第１の例と同様に構成される部分を多々有している。図９においては、図３に示される各部に対応する部分が図３と共通の符号が付されて示されており、それらについての重複説明は省略される。
図９に示される第３の例にあっては、送信側において、データ挿入部１８で挿入される補助データＤＡ１及びデータ挿入部２２で挿入される補助データＤＡ２が、チャンネル（ＣＨ）識別コードデータを含むものとされる。そして、Ｐ／Ｓ変換部１９からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ１と、Ｐ／Ｓ変換部２３からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳ２とが、ビット多重部７０に供給される。ビット多重部７０にあっては、シリアルデータＤＳ１及びシリアルデータＤＳ２の夫々から１ビットずつを交互に取り出して順次配列する動作を行い、シリアルデータＤＳ１とシリアルデータＤＳ２とにビット多重合成処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓ×２＝２．９７Ｇｂｐｓとする複合シリアルデータＤＳＺを形成する。
ビット多重部７０から得られる複合シリアルデータＤＳＺは、Ｅ／Ｏ変換部７１に供給される。Ｅ／Ｏ変換部７１は、複合シリアルデータＤＳＺに電光変換処理を施して、ビット伝送レートを２．９７Ｇｂｐｓとする複合シリアルデータＤＳＺに基づく、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＺを形成する。そして、Ｅ／Ｏ変換部７１から得られる光信号ＯＳＺが、光コネクタ７２を通じて光ファイバー伝送路７３に導出され、光ファイバー伝送路７３を通じて受信側に伝送される。光ファイバー伝送路７３は、例えば、石英系ＳＭＦが用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第２の例により構成される。そして、受信側においては、光ファイバー伝送路７３を通じて伝送された、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＺが、光コネクタ７４を通じてＯ／Ｅ変換部７５に導びかれる。光コネクタ７４及びＯ／Ｅ変換部７５は、光ファイバー伝送路７３を通じた伝送信号である光信号ＯＳＺを受ける受信部を形成している。
Ｏ／Ｅ変換部７５にあっては、中心波長を略１．３μｍとする光信号ＯＳＺに光電変換処理を施して、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＺに基づく、ビット伝送レートを２．９７Ｇｂｐｓとする複合シリアルデータＤＳＺを再生する。そして、再生された複合シリアルデータＤＳＺは、ビット分離部７６に供給される。
ビット分離部７６にあっては、複合シリアルデータＤＳＺから１ビットずつを順次取り出して、２個の一つ置きのビットのグループを形成する動作を行い、複合シリアルデータＤＳＺにビット分離処理を施す。それにより、ビット分離部７６においては、複合シリアルデータＤＳＺに基づいて、各々がビット伝送レートを２．９７Ｇｂｐｓ／２＝１．４８５Ｇｂｐｓとする２チャンネルのシリアルデータＤＳ１及びＤＳ２が形成され、シリアルデータＤＳ１がＳ／Ｐ変換部３１に供給されるとともに、シリアルデータＤＳ２がＳ／Ｐ変換部３４に供給される。
その他の動作は、図３に示される第１の例の場合と同様である。
図１０は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第４の例を示す。
図１０に示される第４の例においては、送信側において、ディジタル映像信号ＤＣＰ（２４）がワード分割部８１に供給される。ディジタル映像信号ＤＣＰ（２４）は、例えば、Ｄ−Ｃｉｎｅｍａ信号であって、フレームレートを２４Ｈｚとするものとされる。その場合、ディジタル映像信号ＤＣＰ（２４）は、図１のＡ及びＢに示されるものと同様のデータフォーマットに従い、各々がワード伝送レートを、例えば、７４．２５ＭＢｐｓとする１２ビットワード列データとされたＹデータ系列とＰＢ／ＰＲデータ系列とが、各々のＥＡＶ及びＳＡＶが配される水平ブランキング期間に対応する部分が同期せしめられたもとでパラレル多重されて得られる、２４ビットワードが連なって形成された、ワード伝送レートを７４．２５ＭＢｐｓとする２４ビットワード列データとされる。
ワード分割部８１にあっては、ディジタル映像信号ＤＣＰ（２４）を形成するワード伝送レートを７４．２５ＭＢｐｓとする２４ビットワード列データに、その各２４ビットワードを二つの１２ビットワードに分割するワード分割処理を施して、Ｙデータ系列に対応した、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＹ（１２）と、ＰＢ／ＰＲデータ系列に対応した、１２ビットワード列データＤＰＣ（１２）とを形成する。ワード分割部８１から得られる１２ビットワード列データＤＰＹ（１２）及び１２ビットワード列データＤＰＣ（１２）は、夫々、データ挿入部８２及びデータ挿入部８３に供給される。
データ挿入部８２にあっては、１２ビットワード列データＤＰＹ（１２）を、２０ビットワード列データに変換するとともに、必要に応じてＣＨ識別コードデータＤＣＹを挿入して、２０ビットワード列データＤＰＹ’（２０）を形成する。また、データ挿入部８３にあっては、１２ビットワード列データＤＰＣ（１２）を、２０ビットワード列データに変換するとともに、必要に応じてＣＨ識別コードデータＤＣＣを挿入して、２０ビットワード列データＤＰＣ’（２０）を形成する。
図１１は、データ挿入部８２の具体構成例を示す。図１１に示される具体構成例においては、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＹ（１２）が、ビット分割取出部８４に供給される。ビット分割取出部８４にあっては、１２ビットワード列データＤＰＹ（１２）の各ワードを形成する１２ビットＹ０〜Ｙ１１を、Ｙ０〜Ｙ９を含んだ１０ビットのグループ，Ｙ１０とＹ１１とを含んだ２ビットのグループ及びＹ４〜Ｙ１１を含んだ８ビットのグループに分割して、それらの１０ビットのグループ，２ビットのグループ及び８ビットのグループを同時に取り出す動作を、１２ビットワード列データＤＰＹ（１２）の各ワードに対応して繰り返す。
ビット分割取出部８４から、１２ビットワード列データＤＰＹ（１２）の各ワードに対応して送出されるＹ０〜Ｙ９を含んだ１０ビットのグループ，Ｙ１０とＹ１１とを含んだ２ビットのグループ及びＹ４〜Ｙ１１を含んだ８ビットのグループは、２０ビットワードデータ形成部８５に供給される。２０ビットワードデータ形成部８５にあっては、全体として２０ビットとなるＹ０〜Ｙ９を含んだ１０ビットのグループ，Ｙ１０とＹ１１とを含んだ２ビットのグループ及びＹ４〜Ｙ１１を含んだ８ビットのグループを多重して一つの２０ビットワードとし、斯かる２０ビットワードが順次連なる２０ビットワード列データＤＰＹ（２０）を形成する。このようにして、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＹ（１２）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＹ（２０）に変換されることになる。
２０ビットワードデータ形成部８５から得られる２０ビットワード列データＤＰＹ（２０）は、データ選択取出部８６に供給される。データ選択取出部８６には、必要に応じて、ＣＨ識別コードデータ送出部８７からの、ワード伝送レートを７４．２５ＭＢｐｓとするＣＨ識別コードデータＤＣＹも供給される。ＣＨ識別コードデータＤＣＹは、予め設定されたコードを有する２０ビットワードデータが複数個連なって構成される。
また、図１１に示される具体構成例にあっては、ディジタル映像信号ＤＣＰ（２４）についての水平同期信号ＳＨが制御信号形成部８８に供給される。制御信号形成部８８は、水平同期信号ＳＨに同期した制御信号ＣＷＹと制御信号ＣＤＹとを形成し、制御信号ＣＷＹをＣＨ識別コードデータ送出部８７に供給するとともに、制御信号ＣＤＹをデータ選択取出部８６に供給する。
それにより、ＣＨ識別コードデータ送出部８７は、必要に応じ、制御信号ＣＷＹに応じてＣＨ識別コードデータＤＣＹを送出して、それをデータ選択取出部８６に供給する。そして、データ選択取出部８６にあっては、制御信号ＣＤＹが供給されるとき、それに応じてＣＨ識別コードデータ送出部８７からのＣＨ識別コードデータＤＣＹを取り出し、それ以外のとき、２０ビットワード列データＤＰＹ（２０）をそのまま取り出す、データの選択取出しを行う。それにより、データ選択取出部８６は、必要に応じて、２０ビットワード列データＤＰＹ（２０）に対して、それにおける水平期間部分中の水平ブランキング期間部分に、制御信号ＣＤＹに応じて、ＣＨ識別コードデータ送出部８７からのＣＨ識別コードデータＤＣＹを挿入する処理を施す。
斯かるデータ選択取出部８６における２０ビットワード列データＤＰＹ（２０）に必要に応じたＣＨ識別コードデータＤＣＹを挿入する処理の一具体例にあっては、図１３のＡに示される如くに、ＣＨ識別コードデータＤＣＹが、２０ビットワード列データＤＰＹ（２０）に、それにおける水平期間部分中の水平ブランキング期間部分に配されたタイミング基準コードデータＳＡＶの直前（水平同期データＤＨＳの直後）に、２０ビットワード列データＤＰＹ（２０）における映像情報をあらわすコードとしては用いられない禁止コードを有するものとして配されるべく挿入される。そして、２０ビットワード列データＤＰＹ（２０）にＣＨ識別コードデータＤＣＹが禁止コードを有するものとして挿入されるタイミングが、制御信号ＣＷＹ及び制御信号ＣＤＹによって設定される。
その結果、データ選択取出部８７からは、水平期間部分中の水平ブランキング期間部分に必要に応じたＣＨ識別コードデータＤＣＹが挿入された２０ビットワード列データＤＰＹ（２０）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＹ’（２０）として導出され、それがデータ挿入部８２から送出される。
また、図１２は、データ挿入部８３の具体構成例を示す。図１２に示される具体構成例においては、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＣ（１２）が、ビット分割取出部９０に供給される。ビット分割取出部９０にあっては、１２ビットワード列データＤＰＣ（１２）の各ワードを形成する１２ビットＣ０〜Ｃ１１を、Ｃ０〜Ｃ９を含んだ１０ビットのグループ，Ｃ１０とＣ１１とを含んだ２ビットのグループ及びＣ４〜Ｃ１１を含んだ８ビットのグループに分割して、それらの１０ビットのグループ，２ビットのグループ及び８ビットのグループを同時に取り出す動作を、１２ビットワード列データＤＰＣ（１２）の各ワードに対応して繰り返す。
ビット分割取出部９０から、１２ビットワード列データＤＰＣ（１２）の各ワードに対応して送出されるＣ０〜Ｃ９を含んだ１０ビットのグループ，Ｃ１０とＣ１１とを含んだ２ビットのグループ及びＣ４〜Ｃ１１を含んだ８ビットのグループは、２０ビットワードデータ形成部９１に供給される。２０ビットワードデータ形成部９１にあっては、全体として２０ビットとなるＣ０〜Ｃ９を含んだ１０ビットのグループ，Ｃ１０とＣ１１とを含んだ２ビットのグループ及びＣ４〜Ｃ１１を含んだ８ビットのグループを多重して一つの２０ビットワードとし、斯かる２０ビットワードが順次連なる２０ビットワード列データＤＰＣ（２０）を形成する。このようにして、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＣ（１２）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣ（２０）に変換されることになる。
２０ビットワードデータ形成部９１から得られる２０ビットワード列データＤＰＣ（２０）は、データ選択取出部９２に供給される。データ選択取出部９２には、必要に応じて、ＣＨ識別コードデータ送出部９３からの、ワード伝送レートを７４．２５ＭＢｐｓとするＣＨ識別コードデータＤＣＣも供給される。ＣＨ識別コードデータＤＣＣは、予め設定されたコードを有する２０ビットワードデータが複数個連なって構成される。
また、図１２に示される具体構成例にあっては、ディジタル映像信号ＤＣＰ（２４）についての水平同期信号ＳＨが制御信号形成部９４に供給される。制御信号形成部９４は、水平同期信号ＳＨに同期した制御信号ＣＷＣと制御信号ＣＤＣとを形成し、制御信号ＣＷＣをＣＨ識別コードデータ送出部９３に供給するとともに、制御信号ＣＤＣをデータ選択取出部９２に供給する。
それにより、ＣＨ識別コードデータ送出部９３は、必要に応じ、制御信号ＣＷＣに応じてＣＨ識別コードデータＤＣＣを送出して、それをデータ選択取出部９２に供給する。そして、データ選択取出部９２にあっては、制御信号ＣＤＣが供給されるとき、それに応じてＣＨ識別コードデータ送出部９３からのＣＨ識別コードデータＤＣＣを取り出し、それ以外のとき、２０ビットワード列データＤＰＣ（２０）をそのまま取り出す、データの選択取出しを行う。それにより、データ選択取出部９２は、必要に応じて、２０ビットワード列データＤＰＣ（２０）に対して、それにおける水平期間部分中の水平ブランキング期間部分に、制御信号ＣＤＣに応じて、ＣＨ識別コードデータ送出部９３からのＣＨ識別コードデータＤＣＣを挿入する処理を施す。
斯かるデータ選択取出部９２における２０ビットワード列データＤＰＣ（２０）に必要に応じたＣＨ識別コードデータＤＣＣを挿入する処理の一具体例にあっては、図１３のＢに示される如くに、ＣＨ識別コードデータＤＣＣが、２０ビットワード列データＤＰＣ（２０）に、それにおける水平期間部分中の水平ブランキング期間部分に配されたタイミング基準コードデータＳＡＶの直前（水平同期データＤＨＳの直後）に、２０ビットワード列データＤＰＣ（２０）における映像情報をあらわすコードとしては用いられない禁止コードを有するものとして配されるべく挿入される。そして、２０ビットワード列データＤＰＣ（２０）にＣＨ識別コードデータＤＣＣが禁止コードを有するものとして挿入されるタイミングが、制御信号ＣＷＣ及び制御信号ＣＤＣによって設定される。
その結果、データ選択取出部９２からは、水平期間部分中の水平ブランキング期間部分に必要に応じたＣＨ識別コードデータＤＣＣが挿入された２０ビットワード列データＤＰＣ（２０）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣ’（２０）として導出され、それがデータ挿入部８３から送出される。
データ挿入部８２から送出されるワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＹ’（２０）は、Ｐ／Ｓ変換部９５に供給される。Ｐ／Ｓ変換部９５にあっては、２０ビットワード列データＤＰＹ’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＹ’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＹを形成し、そのシリアルデータＤＳＹをＥ／Ｏ変換部９６に供給する。Ｅ／Ｏ変換部９６においては、シリアルデータＤＳＹに電光変換処理を施し、シリアルデータＤＳＹに基づく中心波長を、例えば、略１．３μｍとする光信号ＯＳＹを、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＹは、合波部９７に供給される。
一方、データ挿入部８３から送出されるワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣ’（２０）は、Ｐ／Ｓ変換部９８に供給される。Ｐ／Ｓ変換部９８にあっては、２０ビットワード列データＤＰＣ’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＣ’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＣを形成し、そのシリアルデータＤＳＣをＥ／Ｏ変換部９９に供給する。Ｅ／Ｏ変換部９９においては、シリアルデータＤＳＣに電光変換処理を施し、シリアルデータＤＳＣに基づく中心波長を、例えば、略１．５５μｍとする光信号ＯＳＣを、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＣは、合波部９７に供給される。
Ｅ／Ｏ変換部９６からの光信号ＯＳＹとＥ／Ｏ変換部９９からの光信号ＯＳＣとが供給される合波部９７は、例えば、ファイバー型ＷＤＭカップラによって形成される。合波部９７にあっては、中心波長を略１．３μｍとする光信号ＯＳＹと中心波長を略１．５５μｍとする光信号ＯＳＣとを合波して多重化し、多重光信号ＯＹＣを形成して、それを伝送信号として送出する。なお、図１０に示される第４の例の場合、データ挿入部８２及び８３におけるＣＨ識別コードデータＤＣＹ及びＤＣＣの挿入は、必ずしも必要とされない。
合波部９７から送出される伝送信号である多重光信号ＯＹＣは、光コネクタ１００を通じて光ファイバー伝送路１０１に導かれ、光ファイバー伝送路１０１を通じて受信側へと伝送される。光ファイバー伝送路１０１は、例えば、石英系ＳＭＦが用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第３の例により構成される。そして、受信側においては、光ファイバー伝送路１０１を通じて伝送された多重光信号ＯＹＣが、光コネクタ１０２を通じて分波部１０３へと導かれる。光コネクタ１０２及び分波部１０３は、光ファイバー伝送路１０１を通じた伝送信号である多重光信号ＯＹＣを受ける受信部を形成している。
分波部１０３は、例えば、ファイバー型ＷＤＭカップラが分波手段として用いられて形成される。そして、分波部１０３にあっては、多重光信号ＯＹＣを、中心波長を略１．３μｍとする成分と中心波長を略１．５５μｍとする成分とに分波して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＹと、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５μｍとする光信号ＯＳＣとを再生する。
分波部１０３により再生される中心波長を略１．３μｍとする光信号ＯＳＹ及び中心波長を略１．５５μｍとする光信号ＯＳＣは、Ｏ／Ｅ変換部１０４及び１０５に夫々供給される。
Ｏ／Ｅ変換部１０４にあっては、中心波長を略１．３μｍとする光信号ＯＳＹに光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＹに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＹを再生する。そして、再生されたシリアルデータＤＳＹは、Ｓ／Ｐ変換部１０６に供給される。Ｓ／Ｐ変換部１０６にあっては、シリアルデータＤＳＹにＳ／Ｐ変換を施して、シリアルデータＤＳＹに基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＹ’（２０）を再生し、それをデータ分離部１０７に供給する。
データ分離部１０７にあっては、送信側におけるデータ挿入部８２により１２ビットワード列データＤＰＹ（１２）に施されるワード変換処理及びデータ挿入処理とは逆の処理が、２０ビットワード列データＤＰＹ’（２０）に施される。それにより、データ分離部１０７において、２０ビットワード列データＤＰＹ’（２０）から、ＣＨ識別コードデータＤＣＹが分離されるとともに、ＣＨ識別コードデータＤＣＹが分離された２０ビットワード列データＤＰＹ’（２０）が１２ビットワード列データＤＰＹ（１２）に変換される。このようにして、データ分離部１０７において再生される１２ビットワード列データＤＰＹ（１２）は、データ時間差吸収部１０９に供給される。
また、Ｏ／Ｅ変換部１０５にあっては、中心波長を略１．５５μｍとする光信号ＯＳＣに光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５μｍとする光信号ＯＳＣに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣを再生する。そして、再生されたシリアルデータＤＳＣは、Ｓ／Ｐ変換部１１０に供給される。Ｓ／Ｐ変換部１１０にあっては、シリアルデータＤＳＣにＳ／Ｐ変換を施して、シリアルデータＤＳＣに基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣ’（２０）を再生し、それをデータ分離部１１１に供給する。
データ分離部１１１にあっては、送信側におけるデータ挿入部８３により１２ビットワード列データＤＰＣ（１２）に施されるワード変換処理及びデータ挿入処理とは逆の処理が、２０ビットワード列データＤＰＣ’（２０）に施される。それにより、データ分離部１１１において、２０ビットワード列データＤＰＣ’（２０）から、ＣＨ識別コードデータＤＣＣが分離されるとともに、ＣＨ識別コードデータＤＣＣが分離された２０ビットワード列データＤＰＣ’（２０）が１２ビットワード列データＤＰＣ（１２）に変換される。このようにして、データ分離部１１１において再生される１２ビットワード列データＤＰＣ（１２）は、データ時間差吸収部１０９に供給される。
データ時間差吸収部１０９は、本発明に係るデータ時間差吸収回路の一例をなしている。
データ時間差吸収部１０９にあっては、データ分離部１０７からの１２ビットワード列データＤＰＹ（１２）とデータ分離部１１１からの１２ビットワード列データＤＰＣ（１２）との間に生じた相互時間差を吸収し、１２ビットワード列データＤＰＹ（１２）に基づくワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＹＱ（１２）と、１２ビットワード列データＤＰＣ（１２）に基づくワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＣＱ（１２）とを、相互時間差が実質的に無い状態に維持されることが目指されるものとして送出する。
図１４は、データ時間差吸収部１０９の具体構成例を示す。この図１４に示される具体構成例にあっては、データ分離部１０７からの１２ビットワード列データＤＰＹ（１２）がＦＩＦＯメモリ１１５の入力端（ＩＮ）に供給されるとともに、データ分離部１１１からの１２ビットワード列データＤＰＣ（１２）がＦＩＦＯメモリ１１６の入力端（ＩＮ）に供給される。
また、例えば、Ｓ／Ｐ変換部１０６において再生される、１２ビットワード列データＤＰＹ’（１２）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＹと、例えば、Ｓ／Ｐ変換部１１０において再生される、１２ビットワード列データＤＰＣ’（１２）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＣとが、書込制御信号形成部１１８及び制御信号形成部１１９に供給される。
書込制御信号形成部１１８は、クロックパルス信号ＣＬＹに基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＹと、クロックパルス信号ＣＬＣに基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＣとを形成し、書込制御信号ＱＷＹをＦＩＦＯメモリ１１５の書込クロック端（Ｗ．ＣＬ）に供給するとともに、書込制御信号ＱＷＣをＦＩＦＯメモリ１１６の書込クロック端（Ｗ．ＣＬ）に供給する。また、制御信号形成部１１９は、クロックパルス信号ＣＬＹに応じた書込可能状態設定信号ＷＥＹとクロックパルス信号ＣＬＣに応じた書込可能状態設定信号ＷＥＣとを形成し、書込可能状態設定信号ＷＥＹをＦＩＦＯメモリ１１５の書込イネーブル端（Ｗ．ＥＮ）に供給するとともに、書込可能状態設定信号ＷＥＣをＦＩＦＯメモリ１１６の書込イネーブル端（Ｗ．ＥＮ）に供給する。
それにより、ＦＩＦＯメモリ１１５において、書込可能状態設定信号ＷＥＹにより書込可能状態が設定されるもとで、１２ビットワード列データＤＰＹ（１２）が、書込制御信号ＱＷＹに従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。同様に、ＦＩＦＯメモリ１１６において、書込可能状態設定信号ＷＥＣにより書込可能状態が設定されるもとで、１２ビットワード列データＤＰＣ（１２）が、書込制御信号ＱＷＣに従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。
また、制御信号形成部１１９は、クロックパルス信号ＣＬＹもしくはクロックパルス信号ＣＬＣに基づく読出制御信号ＱＲＸを形成し、その読出制御信号ＱＲＸを、ＦＩＦＯメモリ１１５及びＦＩＦＯメモリ１１６に対して共通のものとして、ＦＩＦＯメモリ１１５の読出クロック端（Ｒ．ＣＬ）とＦＩＦＯメモリ１１６の読出クロック端（Ｒ．ＣＬ）とに供給する。さらに、制御信号形成部１１９は、読出可能状態設定信号ＲＥＹと読出可能状態設定信号ＲＥＣとを形成し、読出可能状態設定信号ＲＥＹをＦＩＦＯメモリ１１５の読出イネーブル端（Ｒ．ＥＮ）に供給するとともに、読出可能状態設定信号ＲＥＣをＦＩＦＯメモリ１１６の読出イネーブル端（Ｒ．ＥＮ）に供給する。
それにより、読出可能状態設定信号ＲＥＹにより読出可能状態が設定されるもとで、ＦＩＦＯメモリ１１５に書き込まれた１２ビットワード列データＤＰＹ（１２）が、読出制御信号ＱＲＸに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ１１５の出力端（ＯＵＴ）から読み出される。このようにして読み出される１２ビットワード列データＤＰＹ（１２）は、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＹＱ（１２）としてＦＩＦＯメモリ１１５から導出される。同様に、読出可能状態設定信号ＲＥＣにより読出可能状態が設定されるもとで、ＦＩＦＯメモリ１１６に書き込まれた１２ビットワード列データＤＰＣ（１２）が、読出制御信号ＱＲＸに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ１１６の出力端（ＯＵＴ）から読み出される。このようにして読み出される１２ビットワード列データＤＰＣ（１２）は、ワード伝送レートを７４．２５ＭＢｐｓとする１２ビットワード列データＤＰＣＱ（１２）としてＦＩＦＯメモリ１１６から導出される。
ＦＩＦＯメモリ１１５から導出される１２ビットワード列データＤＰＹＱ（１２）及びＦＩＦＯメモリ１１６から導出される１２ビットワード列データＤＰＣＱ（１２）は、タイミングデータ検出部１２０に供給される。タイミングデータ検出部１２０にあっては、１２ビットワード列データＤＰＹＱ（１２）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＹを送出するとともに、１２ビットワード列データＤＰＣＱ（１２）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＣを送出する。
斯かるタイミング検出出力信号ＤＴＹ及びタイミング検出出力信号ＤＴＣは、１２ビットワード列データＤＰＹＱ（１２）に含まれるタイミング基準コードデータＥＡＶと、１２ビットワード列データＤＰＣＱ（１２）に含まれるタイミング基準コードデータＥＡＶとの間の時間関係、従って、１２ビットワード列データＤＰＹＱ（１２）と１２ビットワード列データＤＰＣＱ（１２）との間の時間関係をあらわす。
タイミングデータ検出部１２０から得られるタイミング検出出力信号ＤＴＹ及びタイミング検出出力信号ＤＴＣは、位相差検出部１２１に供給される。位相差検出部１２１は、タイミング検出出力信号ＤＴＹとタイミング検出出力信号ＤＴＣとの間の相互位相差を検出して、検出された相互位相差に応じた位相差検出信号ＣＰＸを送出する。位相差検出信号ＣＰＸは、タイミング検出出力信号ＤＴＹの位相とタイミング検出出力信号ＤＴＣの位相との遅進関係をあらわし、例えば、タイミング検出出力信号ＤＴＹとタイミング検出出力信号ＤＴＣとが同相のとき、即ち、タイミング検出出力信号ＤＴＹとタイミング検出出力信号ＤＴＣとの間に相互位相差が実質的に無いとき“００”とされ、タイミング検出出力信号ＤＴＹの位相がタイミング検出出力信号ＤＴＣの位相より進んでいるとき“０１”とされ、タイミング検出出力信号ＤＴＹの位相がタイミング検出出力信号ＤＴＣの位相より遅れているとき“１０”とされる。
位相差検出部１２１から得られる位相差検出信号ＣＰＸは、制御信号形成部１１９に供給される。そして、制御信号形成部１１９は、位相差検出信号ＣＰＸに応じて、読出可能状態設定信号ＲＥＹもしくは読出可能状態設定信号ＲＥＣを変化させ、それにより、ＦＩＦＯメモリ１１５からの１２ビットワード列データＤＰＹ（１２）の読出タイミング、もしくは、ＦＩＦＯメモリ１１６からの１２ビットワード列データＤＰＣ（１２）の読出タイミングを制御する。斯かる読出タイミングについての制御は、位相差検出部１２１において検出されるタイミング検出出力信号ＤＴＹとタイミング検出出力信号ＤＴＣとの間の相互位相差が、実質的に零となる状態の維持を目指して行われる。その結果、ＦＩＦＯメモリ１１５から導出される１２ビットワード列データＤＰＹＱ（１２）とＦＩＦＯメモリ１１６から導出される１２ビットワード列データＤＰＣＱ（１２）とが、それらの間に相互時間差が実質的に無い状態の維持が目指されたものとされる。
このようにして、データ時間差吸収部１０９から得られる１２ビットワード列データＤＰＹＱ（１２）と１２ビットワード列データＤＰＣＱ（１２）とは、ワード多重部１２２に供給される。ワード多重部１２２にあっては、１２ビットワード列データＤＰＹＱ（１２）と１２ビットワード列データＤＰＣＱ（１２）とに対して、送信側におけるワード分割部８１によりディジタル映像信号ＤＣＰ（２４）を形成する２４ビットワード列データに施されるワード分割処理とは逆のワード多重処理を施し、１２ビットワード列データＤＰＹＱ（１２）と１２ビットワード列データＤＰＣＱ（１２）とが多重合成されて得られる、ワード伝送レートを７４．２５ＭＢｐｓとする２４ビットワード列データを形成して、ディジタル映像信号ＤＣＰ（２４）を再生する。なお、データ時間差吸収部１０９についても、ＦＩＦＯメモリ１１５及び１１６に代えて、通常のアドレス制御メモリを用いて構成することも可能である。
図１５は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第５の例の一部分を示す。
図１５に一部分が示される第５の例は、図１０に示される第４の例と同様に構成される部分を多々有しており、図１５には、図１０に示される第４の例と異なる部分及びそれに関連する部分のみが示されている。
図１５に一部分が示される第５の例にあっては、図１０に示される第４の例において備えられている合波部９７及び分波部１０３は備えず、また、図１０に示される第４の例において備えられているＥ／Ｏ変換部９９及びＯ／Ｅ変換部１０５に夫々代えて、Ｅ／Ｏ変換部１２７及びＯ／Ｅ変換部１３２を備えている。
斯かる第５の例においては、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＹがＥ／Ｏ変換部９６に供給されて、Ｅ／Ｏ変換部９６から得られる、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＹが、光コネクタ１２５を通じて光ファイバー伝送路１２６に導出され、光ファイバー伝送路１２６を通じて受信側に伝送される。また、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣがＥ／Ｏ変換部１２７に供給される。Ｅ／Ｏ変換部１２７からは、シリアルデータＤＳＣに基づく、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＣが得られ、それが、光コネクタ１２８を通じて光ファイバー伝送路１２９に導出され、光ファイバー伝送路１２９を通じて受信側に伝送される。光ファイバー伝送路１２６及び１２９の夫々も、例えば、石英系ＳＭＦが用いられて形成される。
受信側においては、光ファイバー伝送路１２６を通じて伝送された光信号ＯＳＹが、光コネクタ１３０を通じてＯ／Ｅ変換部１０４に導かれ、Ｏ／Ｅ変換部１０４において、光信号ＯＳＹに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＹが再生される。また、光ファイバー伝送路１２９を通じて伝送された光信号ＯＳＣが、光コネクタ１３１を通じてＯ／Ｅ変換部１３２に導かれ、Ｏ／Ｅ変換部１３２において、光信号ＯＳＣに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣが再生される。
このように、図１５に一部分が示される第５の例にあっては、２チャンネルの光信号ＯＳＹ及びＯＳＣが、二つの光ファイバー伝送路１２６及び１２９を夫々通じて伝送される。その他の動作は、図１０に示される第４の例の場合と同様である。
図１６は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第６の例を示す。
図１６に示される第６の例も、図１０に示される第４の例と同様に構成される部分を多々有している。図１６においては、図１０に示される各部に対応する部分が図１０と共通の符号が付されて示されており、それらについての重複説明は省略される。
図１６に示される第６の例にあっては、送信側において、Ｐ／Ｓ変換部９５からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＹと、Ｐ／Ｓ変換部９８からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣとが、ビット多重部１３５に供給される。ビット多重部１３５にあっては、シリアルデータＤＳＹ及びシリアルデータＤＳＣの夫々から１ビットずつを交互に取り出して順次配列する動作を行い、シリアルデータＤＳＹとシリアルデータＤＳＣとにビット多重合成処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓ×２＝２．９７Ｇｂｐｓとする複合シリアルデータＤＳＸを形成する。
ビット多重部１３５から得られる複合シリアルデータＤＳＸは、Ｅ／Ｏ変換部１３６に供給される。Ｅ／Ｏ変換部１３６は、複合シリアルデータＤＳＸに電光変換処理を施して、ビット伝送レートを２．９７Ｇｂｐｓとする複合シリアルデータＤＳＸに基づく、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＸを形成する。そして、Ｅ／Ｏ変換部１３６から得られる光信号ＯＳＸが、光コネクタ１３７を通じて光ファイバー伝送路１３８に導出され、光ファイバー伝送路１３８を通じて受信側に伝送される。光ファイバー伝送路１３８は、例えば、石英系ＳＭＦが用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第４の例により構成される。そして、受信側においては、光ファイバー伝送路１３８を通じて伝送された、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＸが、光コネクタ１３９を通じてＯ／Ｅ変換部１４０に導びかれる。光コネクタ１３９及びＯ／Ｅ変換部１４０は、光ファイバー伝送路１３８を通じた伝送信号である光信号ＯＳＸを受ける受信部を形成している。
Ｏ／Ｅ変換部１４０にあっては、中心波長を略１．３μｍとする光信号ＯＳＸに光電変換処理を施して、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＸに基づく、ビット伝送レートを２．９７Ｇｂｐｓとする複合シリアルデータＤＳＸを再生する。そして、再生された複合シリアルデータＤＳＸは、ビット分離部１４１に供給される。
ビット分離部１４１にあっては、複合シリアルデータＤＳＸから１ビットずつを順次取り出して、２個の一つ置きのビットのグループを形成する動作を行い、複合シリアルデータＤＳＸにビット分離処理を施す。それにより、ビット分離部１４１においては、複合シリアルデータＤＳＸに基づいて、各々がビット伝送レートを２．９７Ｇｂｐｓ／２＝１．４８５Ｇｂｐｓとする２チャンネルのシリアルデータＤＳＹ及びＤＳＣが形成され、シリアルデータＤＳＹがＳ／Ｐ変換部１０６に供給されるとともに、シリアルデータＤＳＣがＳ／Ｐ変換部１１０に供給される。
その他の動作は、図１０に示される第４の例の場合と同様である。
図１７は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第７の例を示す。
図１７に示される第７の例においては、送信側において、ディジタル映像信号ＤＲＧＢ（３０）がデータ分割部１４２に供給される。ディジタル映像信号ＤＲＧＢ（３０）は、例えば、プログレッシブ方式をとるＧ，Ｂ，Ｒ信号形式のＨＤディジタル映像信号であって、フレームレートを２４Ｈｚとするものとされる。その場合には、ディジタル映像信号ＤＲＧＢ（３０）は、図２のＡ，Ｂ及びＣに示される如くのデータフォーマットに従い、各々がワード伝送レートを、例えば、１４８．５ＭＢｐｓとする１０ビットワード列データとされたＧデータ系列ＧＤ（１０）とＢデータ系列ＢＤ（１０）とＲデータ系列ＲＤ（１０）とが、各々のＥＡＶ及びＳＡＶが配される水平ブランキング期間に対応する部分が同期せしめられたもとでパラレル多重されて得られる、３０ビットのワードデータが連なって形成された、ワード伝送レートを１４８．５ＭＢｐｓとする３０ビットワード列データとされる。
斯かるディジタル映像信号ＤＲＧＢ（３０）にあっては、各水平ブランキング期間に対応する部分において、タイミング基準コードデータＥＡＶとして各々が３０ビット構成とされる４ワード（３ＦＦ（Ｇ）：３ＦＦ（Ｂ）：３ＦＦ（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ）、及び、ＸＹＺ（Ｇ）：ＸＹＺ（Ｂ）：ＸＹＺ（Ｒ））が配されるとともに、タイミング基準コードデータＳＡＶとして各々が３０ビット構成とされる４ワード（３ＦＦ（Ｇ）：３ＦＦ（Ｂ）：３ＦＦ（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ）、及び、ＸＹＺ（Ｇ）：ＸＹＺ（Ｂ）：ＸＹＺ（Ｒ））が配されることが考えられる。
図１８は、データ分割部１４２についての具体構成例を示す。この図１８に示される具体構成例にあっては、ディジタル映像信号ＤＲＧＢ（３０）についての水平周期及び垂直周期を設定する水平同期信号ＳＨ及び垂直同期信号ＳＶが、スイッチ制御信号形成部１４３に供給される。スイッチ制御信号形成部１４３は、水平同期信号ＳＨ及び垂直同期信号ＳＶに基づき、ディジタル映像信号ＤＲＧＢ（３０）における各フレーム期間（もしくは各ライン期間（水平期間））に同期したスイッチ制御信号ＳＩ，ディジタル映像信号ＤＲＧＢ（３０）における第１のフレーム期間（もしくは第１のライン期間）に同期したスイッチ制御信号ＳＯＡ，ディジタル映像信号ＤＲＧＢ（３０）における第２のフレーム期間（もしくは第２のライン期間）に同期したスイッチ制御信号ＳＯＢ、及び、ディジタル映像信号ＤＲＧＢ（３０）における第３のフレーム期間（もしくは第３のライン期間）に同期したスイッチ制御信号ＳＯＣを形成する。
スイッチ制御信号形成部１４３において得られるスイッチ制御信号ＳＩは、スイッチ１４４に供給される。スイッチ１４４は、可動接点１４４ａに対して６個の選択接点１４４ｂ〜１４４ｇを有しており、可動接点１４４ａが、スイッチ制御信号ＳＩによって制御されて、６個の選択接点１４４ｂ〜１４４ｇとの接続状態を、ディジタル映像信号ＤＲＧＢ（３０）における各フレーム期間（もしくは各ライン期間）毎に順次切り換えていく動作を繰り返す。スイッチ１４４の選択接点１４４ｂ〜１４４ｇには、６個のメモリ部１４５Ａ〜１４５Ｆが接続されている。
このようなもとで、データ分割部１４２に供給されたディジタル映像信号ＤＲＧＢ（３０）は、スイッチ制御信号ＳＩによって制御される可動接点１４４ａを有したスイッチ１４４によって、その各フレーム期間部分（もしくは各ライン期間部分）が、スイッチ１４４の選択接点１４４ｂ〜１４４ｇに接続された６個のメモリ部１４５Ａ〜１４５Ｆに順次供給される状態が繰り返されるものとされる。それにより、例えば、ディジタル映像信号ＤＲＧＢ（３０）における第１のフレーム期間部分（もしくは第１のライン期間部分）が、順次メモリ部１４５Ａ及び１４５Ｄに交互に供給され、また、ディジタル映像信号ＤＲＧＢ（３０）における第２のフレーム期間部分（もしくは第２のライン期間部分）が、順次メモリ部１４５Ｂ及び１４５Ｅに交互に供給され、さらに、ディジタル映像信号ＤＲＧＢ（３０）における第３のフレーム期間部分（もしくは第３のライン期間部分）が、順次メモリ部１４５Ｃ及び１４５Ｆに交互に供給される。
メモリ部１４５Ａ〜１４５Ｆの夫々には、周波数を１４８．５ＭＨｚとするクロック信号ＣＡが供給されるメモリ制御信号形成部１４６から得られる、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷ及び周波数を１４８．５／２＝７４．２５ＭＨｚとする読出制御信号ＱＲが供給される。そして、メモリ部１４５Ａ〜１４５Ｆの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってのディジタル映像信号ＤＲＧＢ（３０）の各フレーム期間部分（もしくは各ライン期間部分）の書込み、及び、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従ってのディジタル映像信号ＤＲＧＢ（３０）の各フレーム期間部分（もしくは各ライン期間部分）の読出しを行う。
それにより、メモリ部１４５Ａ〜１４５Ｆにあっては、ディジタル映像信号ＤＲＧＢ（３０）の各フレーム期間部分（もしくは各ライン期間部分）が、ディジタル映像信号ＤＲＧＢ（３０）における１フレーム期間に相当する時間１ＴＦ（もしくは１ライン期間に相当する時間１ＴＬ）ずつ、順次書き込まれていく状態が繰り返され、メモリ部１４５Ａ及び１４５Ｄにはディジタル映像信号ＤＲＧＢ（３０）の第１のフレーム期間部分（もしくは第１のライン期間部分）が交互に書き込まれ、メモリ部１４５Ｂ及び１４５Ｅにはディジタル映像信号ＤＲＧＢ（３０）の第２のフレーム期間部分（もしくは第２のライン期間部分）が交互に書き込まれ、さらに、メモリ部１４５Ｃ及び１４５Ｆにはディジタル映像信号ＤＲＧＢ（３０）の第３のフレーム期間部分（もしくは第３のライン期間部分）が交互に書き込まれる。
それとともに、メモリ部１４５Ａ及び１４５Ｄの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってそこに書き込まれたディジタル映像信号ＤＲＧＢ（３０）の第１のフレーム期間部分（もしくは第１のライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従い、２０ビットずつ、書込み時の３倍の時間をかけて順次読み出され、２０ビットワード列データに変換されて導出される。また、メモリ部１４５Ｂ及び１４５Ｅの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってそこに書き込まれたディジタル映像信号ＤＲＧＢ（３０）の第２のフレーム期間部分（もしくは第２のライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従い、２０ビットずつ、書込み時の３倍の時間をかけて順次読み出され、２０ビットワード列データに変換されて導出される。さらに、メモリ部１４５Ｃ及び１４５Ｆの夫々においては、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従ってそこに書き込まれたディジタル映像信号ＤＲＧＢ（３０）の第３のフレーム期間部分（もしくは第３のライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従い、２０ビットずつ、書込み時の３倍の時間をかけて順次読み出され、２０ビットワード列データに変換されて導出される。
メモリ部１４５Ａ及び１４５Ｄからの読出出力は、可動接点１４７ａと選択接点１４７ｂ及び１４７ｃとを有したスイッチ１４７における選択接点１４７ｂ及び１４７ｃに夫々供給される。また、メモリ部１４５Ｂ及び１４５Ｅからの読出出力は、可動接点１４８ａと選択接点１４８ｂ及び１４８ｃとを有したスイッチ１４８における選択接点１４８ｂ及び１４８ｃに夫々供給される。さらに、メモリ部１４５Ｃ及び１４５Ｆからの読出出力は、可動接点１４９ａと選択接点１４９ｂ及び１４９ｃとを有したスイッチ１４９における選択接点１４９ｂ及び１４９ｃに夫々供給される。
スイッチ１４７には、スイッチ制御信号形成部１４３からのスイッチ制御信号ＳＯＡが供給され、スイッチ１４７にあっては、その可動接点１４７ａが、スイッチ制御信号ＳＯＡによって制御されて、選択接点１４７ｂ及び１４７ｃに、ディジタル映像信号ＤＲＧＢ（３０）における３フレーム期間（もしくは３ライン期間）ずつ交互に接続される状態がとられる。それにより、スイッチ１４７の可動接点１４７ａには、メモリ部１４５Ａからの読出出力とメモリ部１４５Ｄからの読出出力とが、ディジタル映像信号ＤＲＧＢ（３０）における３フレーム期間に相当する時間３ＴＦ（もしくは３ライン期間に相当する時間３ＴＬ）ずつ、交互に得られる。
メモリ部１４５Ａ及び１４５Ｄの夫々からの読出出力は、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従って書き込まれたディジタル映像信号ＤＲＧＢ（３０）の第１のフレーム期間部分（もしくは第１のライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従い、２０ビットずつ、書込み時の３倍の時間をかけて順次読み出されて得られる、２０ビットワード列データであるので、スイッチ１４７の可動接点１４７ａには、ワード伝送レートが７４．２５ＭＢｐｓに変換されるとともに、２０ビットワード列データに変換されたディジタル映像信号ＤＲＧＢ（３０）の第１のフレーム期間部分（もしくは第１のライン期間部分）が得られる。
スイッチ１４８には、スイッチ制御信号形成部１４３からのスイッチ制御信号ＳＯＢが供給され、スイッチ１４８にあっては、その可動接点１４８ａが、スイッチ制御信号ＳＯＢによって制御されて、選択接点１４８ｂ及び１４８ｃに、ディジタル映像信号ＤＲＧＢ（３０）における３フレーム期間（もしくは３ライン期間）ずつ交互に接続される状態がとられる。それにより、スイッチ１４８の可動接点１４８ａには、メモリ部１４５Ｂからの読出出力とメモリ部１４５Ｅからの読出出力とが、ディジタル映像信号ＤＲＧＢ（３０）における３フレーム期間に相当する時間３ＴＦ（もしくは３ライン期間に相当する時間３ＴＬ）ずつ、交互に得られる。
メモリ部１４５Ｂ及び１４５Ｅの夫々からの読出出力は、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従って書き込まれたディジタル映像信号ＤＲＧＢ（３０）の第２のフレーム期間部分（もしくは第２のライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従い、２０ビットずつ、書込み時の３倍の時間をかけて順次読み出されて得られる、２０ビットワード列データであるので、スイッチ１４８の可動接点１４８ａには、ワード伝送レートが７４．２５ＭＢｐｓに変換されるとともに、２０ビットワード列データに変換されたディジタル映像信号ＤＲＧＢ（３０）の第２のフレーム期間部分（もしくは第２のライン期間部分）が得られる。
スイッチ１４９には、スイッチ制御信号形成部１４３からのスイッチ制御信号ＳＯＣが供給され、スイッチ１４９にあっては、その可動接点１４９ａが、スイッチ制御信号ＳＯＣによって制御されて、選択接点１４９ｂ及び１４９ｃに、ディジタル映像信号ＤＲＧＢ（３０）における３フレーム期間（もしくは３ライン期間）ずつ交互に接続される状態がとられる。それにより、スイッチ１４９の可動接点１４９ａには、メモリ部１４５Ｃからの読出出力とメモリ部１４５Ｆからの読出出力とが、ディジタル映像信号ＤＲＧＢ（３０）における３フレーム期間に相当する時間３ＴＦ（もしくは３ライン期間に相当する時間３ＴＬ）ずつ、交互に得られる。
メモリ部１４５Ｃ及び１４５Ｆの夫々からの読出出力は、周波数を１４８．５ＭＨｚとする書込制御信号ＱＷに従って書き込まれたディジタル映像信号ＤＲＧＢ（３０）の第３のフレーム期間部分（もしくは第３のライン期間部分）が、周波数を７４．２５ＭＨｚとする読出制御信号ＱＲに従い、２０ビットずつ、書込み時の３倍の時間をかけて順次読み出されて得られる、２０ビットワード列データであるので、スイッチ１４９の可動接点１４９ａには、ワード伝送レートが７４．２５ＭＢｐｓに変換されるとともに、２０ビットワード列データに変換されたディジタル映像信号ＤＲＧＢ（３０）の第３のフレーム期間部分（もしくは第３のライン期間部分）が得られる。
このようにして、スイッチ１４７の可動接点１４７ａ，スイッチ１４８の可動接点１４８ａ及びスイッチ１４９の可動接点１４９ａには、ディジタル映像信号ＤＲＧＢ（３０）が、その第１のフレーム期間部分（もしくは第１のライン期間部分）と第２のフレーム期間部分（もしくは第２のライン期間部分）と第３のフレーム期間部分（もしくは第３のライン期間部分）とに分割されるとともに、ワード伝送レートが１４８．５ＭＢｐｓから７４．２５ＭＢｐｓに変換され、さらに、２０ビットワード列データに変換されて得られることになる。
そして、スイッチ１４７の可動接点１４７ａに得られるワード伝送レートが７４．２５ＭＢｐｓに変換されるとともに、２０ビットワード列データに変換されたディジタル映像信号ＤＲＧＢ（３０）の第１のフレーム期間部分（もしくは第１のライン期間部分）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡ（２０）として、データ分割部１４２から導出され、また、スイッチ１４８の可動接点１４８ａに得られるワード伝送レートが７４．２５ＭＢｐｓに変換されるとともに、２０ビットワード列データに変換されたディジタル映像信号ＤＲＧＢ（３０）の第２のフレーム期間部分（もしくは第２のライン期間部分）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＢ（２０）として、データ分割部１４２から導出され、さらに、スイッチ１４９の可動接点１４９ａに得られるワード伝送レートが７４．２５ＭＢｐｓに変換されるとともに、２０ビットワード列データに変換されたディジタル映像信号ＤＲＧＢ（３０）の第３のフレーム期間部分（もしくは第３のライン期間部分）が、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣ（２０）として、データ分割部１４２から導出される。
従って、データ分割部１４２においては、ワード伝送レートを１４８．５ＭＢｐｓとする３０ビットワード列データであるディジタル映像信号ＤＲＧＢ（３０）を、各々がワード伝送レートを１４８．５ＭＢｐｓの１／２である７４．２５ＭＢｐｓとする３個のワード列データに分割して、２０ビットワード列データＤＰＡ（２０），２０ビットワード列データＤＰＢ（２０）及び２０ビットワード列データＤＰＣ（２０）を得ることになる。
データ分割部１４２から導出される２０ビットワード列データＤＰＡ（２０）は、データ挿入部１５０に供給される。データ挿入部１５０にあっては、２０ビットワード列データＤＰＡ（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＡを挿入し、補助データＤＡＡが挿入された２０ビットワード列データＤＰＡ’（２０）を形成する。データ挿入部１５０から得られる２０ビットワード列データＤＰＡ’（２０）は、Ｐ／Ｓ変換部１５１に供給される。
Ｐ／Ｓ変換部１５１にあっては、２０ビットワード列データＤＰＡ’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＡ’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＡを形成し、そのシリアルデータＤＳＡをＥ／Ｏ変換部１５２に供給する。Ｅ／Ｏ変換部１５２においては、シリアルデータＤＳＡに電光変換処理を施し、シリアルデータＤＳＡに基づく中心波長を、例えば、略０．８４μｍとする光信号ＯＳＡを、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＡは、合波部１５３に供給される。
また、データ分割部１４２から導出される２０ビットワード列データＤＰＢ（２０）は、データ挿入部１５４に供給される。データ挿入部１５４にあっては、２０ビットワード列データＤＰＢ（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＢを挿入し、補助データＤＡＢが挿入された２０ビットワード列データＤＰＢ’（２０）を形成する。データ挿入部１５４から得られる２０ビットワード列データＤＰＢ’（２０）は、Ｐ／Ｓ変換部１５５に供給される。
Ｐ／Ｓ変換部１５５にあっては、２０ビットワード列データＤＰＢ’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＢ’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＢを形成し、そのシリアルデータＤＳＢをＥ／Ｏ変換部１５６に供給する。Ｅ／Ｏ変換部１５６においては、シリアルデータＤＳＢに電光変換処理を施し、シリアルデータＤＳＢに基づく中心波長を、例えば、略１．３μｍとする光信号ＯＳＢを、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＢは、合波部１５３に供給される。
さらに、データ分割部１４２から導出される２０ビットワード列データＤＰＣ（２０）は、データ挿入部１５７に供給される。データ挿入部１５７にあっては、２０ビットワード列データＤＰＣ（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＣを挿入し、補助データＤＡＣが挿入された２０ビットワード列データＤＰＣ’（２０）を形成する。データ挿入部１５７から得られる２０ビットワード列データＤＰＣ’（２０）は、Ｐ／Ｓ変換部１５８に供給される。
Ｐ／Ｓ変換部１５８にあっては、２０ビットワード列データＤＰＣ’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＣ’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＣを形成し、そのシリアルデータＤＳＣをＥ／Ｏ変換部１５９に供給する。Ｅ／Ｏ変換部１５９においては、シリアルデータＤＳＣに電光変換処理を施し、シリアルデータＤＳＣに基づく中心波長を、例えば、略１．５５μｍとする光信号ＯＳＣを、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＣは、合波部１５３に供給される。
Ｅ／Ｏ変換部１５２からの光信号ＯＳＡ，Ｅ／Ｏ変換部１５６からの光信号ＯＳＢ及びＥ／Ｏ変換部１５９からの光信号ＯＳＣが供給される合波部１５３は、例えば、ファイバー型ＷＤＭカップラと誘電体多層膜型ＷＤＭカップラとによって形成される。合波部１５３にあっては、中心波長を略０．８４μｍとする光信号ＯＳＡと、中心波長を略１．３μｍとする光信号ＯＳＢと、中心波長を略１．５５μｍとする光信号ＯＳＣとを合波して多重化し、多重光信号ＯＲＧＢを形成して、それを伝送信号として送出する。
合波部１５３から送出される伝送信号である多重光信号ＯＲＧＢは、光コネクタ１６０を通じて光ファイバー伝送路１６１に導かれ、光ファイバー伝送路１６１を通じて受信側へと伝送される。光ファイバー伝送路１６１は、例えば、石英系ＳＭＦが用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第５の例により構成される。そして、受信側においては、光ファイバー伝送路１６１を通じて伝送された多重光信号ＯＲＧＢが、光コネクタ１６２を通じて分波部１６３へと導かれる。光コネクタ１６２及び分波部１６３は、光ファイバー伝送路１６１を通じた伝送信号である多重光信号ＯＲＧＢを受ける受信部を形成している。
分波部１６３は、例えば、ファイバー型ＷＤＭカップラと誘電体多層膜型ＷＤＭカップラとが分波手段として用いられて形成される。そして、分波部１６３にあっては、多重光信号ＯＲＧＢを、中心波長を略０．８４μｍとする成分と中心波長を略１．３μｍとする成分と中心波長を略１．５５μｍとする成分とに分波して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略０．８４μｍとする光信号ＯＳＡと、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＢと、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５μｍとする光信号ＯＳＣとを再生する。
分波部１６３により再生される中心波長を略０．８４μｍとする光信号ＯＳＡ，中心波長を略１．３μｍとする光信号ＯＳＢ及び中心波長を略１．５５μｍとする光信号ＯＳＣは、Ｏ／Ｅ変換部１６４，１６５及び１６６に夫々供給される。
Ｏ／Ｅ変換部１６４にあっては、中心波長を略０．８４μｍとする光信号ＯＳＡに光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略０．８４μｍとする光信号ＯＳＡに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡを再生する。そして、再生されたシリアルデータＤＳＡは、Ｓ／Ｐ変換部１６８に供給される。Ｓ／Ｐ変換部１６８にあっては、シリアルデータＤＳＡにＳ／Ｐ変換を施して、シリアルデータＤＳＡに基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡ’（２０）を再生し、それをデータ分離部１６９に供給する。データ分離部１６９にあっては、２０ビットワード列データＤＰＡ’（２０）から、補助データＤＡＡが分離されて、２０ビットワード列データＤＰＡ（２０）と補助データＤＡＡとが個別に送出され、２０ビットワード列データＤＰＡ（２０）は、データ時間差吸収部１７０に供給される。
また、Ｏ／Ｅ変換部１６５にあっては、中心波長を略１．３μｍとする光信号ＯＳＢに光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＢに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢを再生する。そして、再生されたシリアルデータＤＳＢは、Ｓ／Ｐ変換部１７１に供給される。Ｓ／Ｐ変換部１７１にあっては、シリアルデータＤＳＢにＳ／Ｐ変換を施して、シリアルデータＤＳＢに基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＢ’（２０）を再生し、それをデータ分離部１７２に供給する。データ分離部１７２にあっては、２０ビットワード列データＤＰＢ’（２０）から、補助データＤＡＢが分離されて、２０ビットワード列データＤＰＢ（２０）と補助データＤＡＢとが個別に送出され、２０ビットワード列データＤＰＢ（２０）は、データ時間差吸収部１７０に供給される。
さらに、Ｏ／Ｅ変換部１６６にあっては、中心波長を略１．５５μｍとする光信号ＯＳＣに光電変換処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５μｍとする光信号ＯＳＣに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣを再生する。そして、再生されたシリアルデータＤＳＣは、Ｓ／Ｐ変換部１７３に供給される。Ｓ／Ｐ変換部１７３にあっては、シリアルデータＤＳＣにＳ／Ｐ変換を施して、シリアルデータＤＳＣに基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣ’（２０）を再生し、それをデータ分離部１７４に供給する。データ分離部１７４にあっては、２０ビットワード列データＤＰＣ’（２０）から、補助データＤＡＣが分離されて、２０ビットワード列データＤＰＣ（２０）と補助データＤＡＣとが個別に送出され、２０ビットワード列データＤＰＣ（２０）は、データ時間差吸収部１７０に供給される。
データ時間差吸収部１７０は、本発明に係るデータ時間差吸収回路の一例をなしている。
データ時間差吸収部１７０にあっては、データ分離部１６９からの２０ビットワード列データＤＰＡ（２０）と、データ分離部１７２からの２０ビットワード列データＤＰＢ（２０）と、データ分離部１７４からの２０ビットワード列データＤＰＣ（２０）との間に生じた相互時間差を吸収し、２０ビットワード列データＤＰＡ（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡＱ（２０）と、２０ビットワード列データＤＰＢ（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＢＱ（２０）と、２０ビットワード列データＤＰＣ（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣＱ（２０）とを、相互時間差が実質的に無い状態に維持されることが目指されるものとして送出する。
図１９は、データ時間差吸収部１７０の具体構成画を示す。この図１９に示される具体構成例にあっては、データ分離部１６９からの２０ビットワード列データＤＰＡ（２０）がＦＩＦＯメモリ１７６の入力端（ＩＮ）に供給され、データ分離部１７２からの２０ビットワード列データＤＰＢ（２０）がＦＩＦＯメモリ１７７の入力端（ＩＮ）に供給され、データ分離部１７４からの２０ビットワード列データＤＰＣ（２０）がＦＩＦＯメモリ１７８の入力端（ＩＮ）に供給される。
また、例えば、Ｓ／Ｐ変換部１６８において再生される、２０ビットワード列データＤＰＡ’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＡ，例えば、Ｓ／Ｐ変換部１７１において再生される、２０ビットワード列データＤＰＢ’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＢ、及び、例えば、Ｓ／Ｐ変換部１７３において再生される、２０ビットワード列データＤＰＣ’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＣが、書込制御信号形成部１８０及び制御信号形成部１８１に供給される。
書込制御信号形成部１８０は、クロックパルス信号ＣＬＡに基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＡ，クロックパルス信号ＣＬＢに基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＢ、及び、クロックパルス信号ＣＬＣに基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＣを形成し、書込制御信号ＱＷＡをＦＩＦＯメモリ１７６の書込クロック端（Ｗ．ＣＬ）に供給し、書込制御信号ＱＷＢをＦＩＦＯメモリ１７７の書込クロック端（Ｗ．ＣＬ）し、書込制御信号ＱＷＣをＦＩＦＯメモリ１７８の書込クロック端（Ｗ．ＣＬ）に供給する。また、制御信号形成部１８１は、クロックパルス信号ＣＬＡに応じた書込可能状態設定信号ＷＥＡ，クロックパルス信号ＣＬＢに応じた書込可能状態設定信号ＷＥＢ、及び、クロックパルス信号ＣＬＣに応じた書込可能状態設定信号ＷＥＣを形成し、書込可能状態設定信号ＷＥＡをＦＩＦＯメモリ１７６の書込イネーブル端（Ｗ．ＥＮ）に供給し、書込可能状態設定信号ＷＥＢをＦＩＦＯメモリ１７７の書込イネーブル端（Ｗ．ＥＮ）に供給し、書込可能状態設定信号ＷＥＣをＦＩＦＯメモリ１７８の書込イネーブル端（Ｗ．ＥＮ）に供給する。
それにより、ＦＩＦＯメモリ１７６において、書込可能状態設定信号ＷＥＡにより書込可能状態が設定されるもとで、２０ビットワード列データＤＰＡ（２０）が、書込制御信号ＱＷＡに従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。また、ＦＩＦＯメモリ１７７において、書込可能状態設定信号ＷＥＢにより書込可能状態が設定されるもとで、２０ビットワード列データＤＰＢ（２０）が、書込制御信号ＱＷＢに従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。さらに、ＦＩＦＯメモリ１７８において、書込可能状態設定信号ＷＥＣにより書込可能状態が設定されるもとで、２０ビットワード列データＤＰＣ（２０）が、書込制御信号ＱＷＣに従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。
また、制御信号形成部１８１は、クロックパルス信号ＣＬＡ，ＣＬＢもしくはＣＬＣに基づく読出制御信号ＱＲＺを形成し、その読出制御信号ＱＲＺを、ＦＩＦＯメモリ１７６，１７７及び１７８に対して共通のものとして、ＦＩＦＯメモリ１７６の読出クロック端（Ｒ．ＣＬ），ＦＩＦＯメモリ１７７の読出クロック端（Ｒ．ＣＬ）及びＦＩＦＯメモリ１７８の読出クロック端（Ｒ．ＣＬ）に供給する。さらに、制御信号形成部１８１は、読出可能状態設定信号ＲＥＡ，ＲＥＢ及びＲＥＣを形成して、読出可能状態設定信号ＲＥＡをＦＩＦＯメモリ１７６の読出イネーブル端（Ｒ．ＥＮ）に供給し、読出可能状態設定信号ＲＥＢをＦＩＦＯメモリ１７７の読出イネーブル端（Ｒ．ＥＮ）に供給し、読出可能状態設定信号ＲＥＣをＦＩＦＯメモリ１７８の読出イネーブル端（Ｒ．ＥＮ）に供給する。
それにより、読出可能状態設定信号ＲＥＡにより読出可能状態が設定されるもとで、ＦＩＦＯメモリ１７６に書き込まれた２０ビットワード列データＤＰＡ（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ１７６の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＡ（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡＱ（２０）としてＦＩＦＯメモリ１７６から導出される。
同様に、読出可能状態設定信号ＲＥＢにより読出可能状態が設定されるもとで、ＦＩＦＯメモリ１７７に書き込まれた２０ビットワード列データＤＰＢ（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ１７７の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＢ（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＢＱ（２０）としてＦＩＦＯメモリ１７７から導出される。
さらに、読出可能状態設定信号ＲＥＣにより読出可能状態が設定されるもとで、ＦＩＦＯメモリ１７８に書き込まれた２０ビットワード列データＤＰＣ（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ１７８の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＣ（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＣＱ（２０）としてＦＩＦＯメモリ１７８から導出される。
ＦＩＦＯメモリ１７６から導出される２０ビットワード列データＤＰＡＱ（２０），ＦＩＦＯメモリ１７７から導出される２０ビットワード列データＤＰＢＱ（２０）、及び、ＦＩＦＯメモリ１７８から導出される２０ビットワード列データＤＰＣＱ（２０）は、タイミングデータ検出部１８２に供給される。タイミングデータ検出部１８２にあっては、２０ビットワード列データＤＰＡＱ（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＡを送出し、また、２０ビットワード列データＤＰＢＱ（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＢを送出し、さらに、２０ビットワード列データＤＰＣＱ（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＣを送出する。
タイミングデータ検出部１８２において、タイミング検出出力信号ＤＴＡは、例えば、図２０のＡに示される如くに、２０ビットワード列データＤＰＡＱ（２０）におけるタイミング基準コードデータＥＡＶの直後に得られ、また、タイミング検出出力信号ＤＴＢは、例えば、図２０のＢに示される如くに、２０ビットワード列データＤＰＢＱ（２０）におけるタイミング基準コードデータＥＡＶの直後に得られ、さらに、タイミング検出出力信号ＤＴＣは、例えば、図２０のＣに示される如くに、２０ビットワード列データＤＰＣＱ（２０）におけるタイミング基準コードデータＥＡＶの直後に得られる。斯かるタイミング検出出力信号ＤＴＡ，ＤＴＢ及びＤＴＣは、２０ビットワード列データＤＰＡＱ（２０）に含まれるタイミング基準コードデータＥＡＶと、２０ビットワード列データＤＰＢＱ（２０）に含まれるタイミング基準コードデータＥＡＶと、２０ビットワード列データＤＰＣＱ（２０）に含まれるタイミング基準コードデータＥＡＶとの間の時間関係、従って、２０ビットワード列データＤＰＡＱ（２０）と２０ビットワード列データＤＰＢＱ（２０）と２０ビットワード列データＤＰＣＱ（２０）との間の時間関係をあらわす。
タイミングデータ検出部１８２から得られるタイミング検出出力信号ＤＴＡ，ＤＴＢ及びＤＴＣは、位相差検出部１８３に供給される。位相差検出部１８３は、タイミング検出出力信号ＤＴＡとタイミング検出出力信号ＤＴＢとタイミング検出出力信号ＤＴＣとの間の相互位相差を検出して、検出された相互位相差に応じた位相差検出信号ＣＰＸを送出する。
位相差検出部１８３から得られる位相差検出信号ＣＰＸは、制御信号形成部１８１に供給される。そして、制御信号形成部１８１は、位相差検出信号ＣＰＸに応じて、読出可能状態設定信号ＲＥＡ，ＲＥＢ及びＲＥＣのうちの少なくとも一つを変化させ、それにより、ＦＩＦＯメモリ１７６からの２０ビットワード列データＤＰＡ（２０）の読出タイミング，ＦＩＦＯメモリ１７７からの２０ビットワード列データＤＰＢ（２０）の読出タイミング、及び、ＦＩＦＯメモリ１７８からの２０ビットワード列データＤＰＣ（２０）の読出タイミングのうちの少なくとも一つを制御する。斯かる読出タイミングについての制御は、位相差検出部１８３において検出されるタイミング検出出力信号ＤＴＡとタイミング検出出力信号ＤＴＢとタイミング検出出力信号ＤＴＣとの間の相互位相差が、実質的に零となる状態の維持を目指して行われる。その結果、ＦＩＦＯメモリ１７６から導出される２０ビットワード列データＤＰＡＱ（２０）と、ＦＩＦＯメモリ１７７から導出される２０ビットワード列データＤＰＢＱ（２０）と、ＦＩＦＯメモリ１７８から導出される２０ビットワード列データＤＰＣＱ（２０）とが、それらの間に相互時間差が実質的に無い状態の維持が目指されたものとされる。
データ時間差吸収部１７０から得られる２０ビットワード列データＤＰＡＱ（２０）と、２０ビットワード列データＤＰＢＱ（２０）と、２０ビットワード列データＤＰＣＱ（２０）とは、データ合成部１８５に供給される。データ合成部１８５にあっては、２０ビットワード列データＤＰＡＱ（２０）と、２０ビットワード列データＤＰＢＱ（２０）と、２０ビットワード列データＤＰＣＱ（２０）とに対して、送信側におけるデータ分割部１４２によりディジタル映像信号ＤＲＧＢ（３０）を形成する３０ビットワード列データに施されるデータ分割処理とは逆のデータ合成処理を施し、２０ビットワード列データＤＰＡＱ（２０）と、２０ビットワード列データＤＰＢＱ（２０）と、２０ビットワード列データＤＰＣＱ（２０）とが合成されて得られる、ワード伝送レートを１４８．５ＭＢｐｓとする３０ビットワード列データを形成して、ディジタル映像信号ＤＲＧＢ（３０）を再生する。なお、データ時間差吸収部１７０について、ＦＩＦＯメモリ１７６，１７７及び１７８に代えて、通常のアドレス制御メモリを用いて構成することも可能である。
図２１は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第８の例の一部分を示す。
図２１に一部分が示される第８の例は、図１７に示される第７の例と同様に構成される部分を多々有しており、図２１には、図１７に示される第７の例と異なる部分及びそれに関連する部分のみが示されている。
図２１に一部分が示される第８の例にあっては、図１７に示される第１の例において備えられている合波部１５３及び分波部１６３は備えず、また、図１７に示される第７の例において備えられているＥ／Ｏ変換部１５２及び１５９とＯ／Ｅ変換部１６４及び１６６とに夫々代えて、Ｅ／Ｏ変換部１９０及び１９５とＯ／Ｅ変換部１９９及び２０２とを備えている。
斯かる第８の例においては、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡがＥ／Ｏ変換部１９０に供給される。Ｅ／Ｏ変換部１９０からは、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＡが得られ、それが、光コネクタ１９１を通じて光ファイバー伝送路１９２に導出され、光ファイバー伝送路１９２を通じて受信側に伝送される。
また、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢがＥ／Ｏ変換部１５６に供給されて、Ｅ／Ｏ変換部１５６から得られる、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＢが、光コネクタ１９３を通じて光ファイバー伝送路１９４に導出され、光ファイバー伝送路１９４を通じて受信側に伝送される。
さらに、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣがＥ／Ｏ変換部１９５に供給される。Ｅ／Ｏ変換部１９５からは、シリアルデータＤＳＣに基づく、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＳＣが得られ、それが、光コネクタ１９６を通じて光ファイバー伝送路１９７に導出され、光ファイバー伝送路１９７を通じて受信側に伝送される。光ファイバー伝送路１９２，１９４及び１９７の夫々も、例えば、石英系ＳＭＦが用いられて形成される。
受信側においては、光ファイバー伝送路１９２を通じて伝送された光信号ＯＳＡが、光コネクタ１９８を通じてＯ／Ｅ変換部１９９に導かれ、Ｏ／Ｅ変換部１９９において、光信号ＯＳＡに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡが再生される。また、光ファイバー伝送路１９４を通じて伝送された光信号ＯＳＢが、光コネクタ２００を通じてＯ／Ｅ変換部１６５に導かれ、Ｏ／Ｅ変換部１６５において、光信号ＯＳＢに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢが再生される。さらに、光ファイバー伝送路１９７を通じて伝送された光信号ＯＳＣが、光コネクタ２０１を通じてＯ／Ｅ変換部２０２に導かれ、Ｏ／Ｅ変換部２０２において、光信号ＯＳＣに基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣが再生される。
このように、図２１に一部分が示される第８の例にあっては、３チャンネルの光信号ＯＳＡ，ＯＳＢ及びＯＳＣが、三つの光ファイバー伝送路１９２，１９４及び１９７を夫々通じて伝送される。その他の動作は、図１７に示される第７の例の場合と同様である。
図２２は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第９の例を示す。
図２２に示される第９の例も、図１７に示される第７の例と同様に構成される部分を多々有している。図２２においては、図１７に示される各部に対応する部分が図１７と共通の符号が付されて示されており、それらについての重複説明は省略される。
図２２に示される第９の例にあっては、送信側において、Ｐ／Ｓ変換部１５１からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡと、Ｐ／Ｓ変換部１５５からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢと、Ｐ／Ｓ変換部１５８からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＣとが、ビット多重部２０５に供給される。ビット多重部２０５にあっては、シリアルデータＤＳＡ，ＤＳＢ及びＤＳＣの夫々から１ビットずつを交互に取り出して順次配列する動作を行い、シリアルデータＤＳＡとシリアルデータＤＳＢとシリアルデータＤＳＣとにビット多重合成処理を施して、ビット伝送レートを１．４８５Ｇｂｐｓ×３＝４．４５５Ｇｂｐｓとする複合シリアルデータＤＲＧＢを形成する。
ビット多重部２０５から得られる複合シリアルデータＤＲＧＢは、Ｅ／Ｏ変換部２０６に供給される。Ｅ／Ｏ変換部２０６は、複合シリアルデータＤＲＧＢに電光変換処理を施して、ビット伝送レートを４．４５５Ｇｂｐｓとする複合シリアルデータＤＲＧＢに基づく、ビット伝送レートを４．４５５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＲＧＢを形成する。そして、Ｅ／Ｏ変換部２０６から得られる光信号ＯＲＧＢが、光コネクタ２０７を通じて光ファイバー伝送路２０８に導出され、光ファイバー伝送路２０８を通じて受信側に伝送される。光ファイバー伝送路２０８は、例えば、石英系ＳＭＦが用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第６の例により構成される。そして、受信側においては、光ファイバー伝送路２０８を通じて伝送された、ビット伝送レートを４．４５５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＲＧＢが、光コネクタ２０９を通じてＯ／Ｅ変換部２１０に導びかれる。光コネクタ２０９及びＯ／Ｅ変換部２１０は、光ファイバー伝送路２０８を通じた伝送信号である光信号ＯＲＧＢを受ける受信部を形成している。
Ｏ／Ｅ変換部２１０にあっては、中心波長を略１．３μｍとする光信号ＯＲＧＢに光電変換処理を施して、ビット伝送レートを４．４５５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＲＧＢに基づく、ビット伝送レートを４．４５５Ｇｂｐｓとする複合シリアルデータＤＲＧＢを再生する。そして、再生された複合シリアルデータＤＲＧＢは、ビット分離部２１１に供給される。
ビット分離部２１１にあっては、複合シリアルデータＤＲＧＢから１ビットずつを順次取り出して、３個の一つ置きのビットのグループを形成する動作を行い、複合シリアルデータＤＲＧＢにビット分離処理を施す。それにより、ビット分離部２１１においては、複合シリアルデータＤＲＧＢに基づいて、各々がビット伝送レートを４．４５５Ｇｂｐｓ／３＝１．４８５Ｇｂｐｓとする３チャンネルのシリアルデータＤＳＡ，ＤＳＢ及びＤＳＣが形成され、シリアルデータＤＳＡがＳ／Ｐ変換部１６８に供給され、シリアルデータＤＳＢがＳ／Ｐ変換部１７１に供給され、シリアルデータＤＳＣがＳ／Ｐ変換部１７３に供給される。
その他の動作は、図１７に示される第７の例の場合と同様である。
図２３及び図２４は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１０の例を示す。
図２３及び図２４に示される第１０の例においては、送信側において、ディジタル映像信号ＤＲＧＢ（３６）がデータ分割部２２１に供給される。ディジタル映像信号ＤＲＧＢ（３６）は、例えば、プログレッシブ方式がとられたＧ，Ｂ，Ｒ信号形式のＨＤディジタル映像信号であって、フレームレートを６０Ｈｚとするものとされる。その場合には、ディジタル映像信号ＤＲＧＢ（３６）は、図２のＡ，Ｂ及びＣに示される如くのデータフォーマットに従い、各々がワード伝送レートを、例えば、１４８．５ＭＢｐｓとする１２ビットワード列データとされたＧデータ系列ＧＤ（１２）とＢデータ系列ＢＤ（１２）とＲデータ系列ＲＤ（１２）とが、各々のＥＡＶ及びＳＡＶが配される水平ブランキング期間に対応する部分が同期せしめられたもとでパラレル多重されて得られる、３６ビットのワードデータが連なって形成された、ワード伝送レートを１４８．５ＭＢｐｓとする３６ビットワード列データとされる。
斯かるディジタル映像信号ＤＲＧＢ（３６）にあっては、各水平ブランキング期間に対応する部分において、タイミング基準コードデータＥＡＶとして各々が３６ビット構成とされる４ワード（３ＦＦ（Ｇ）：３ＦＦ（Ｂ）：３ＦＦ（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ）、及び、ＸＹＺ（Ｇ）：ＸＹＺ（Ｂ）：ＸＹＺ（Ｒ））が配されるとともに、タイミング基準コードデータＳＡＶとして各々が３６ビット構成とされる４ワード（３ＦＦ（Ｇ）：３ＦＦ（Ｂ）：３ＦＦ（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ），０００（Ｇ）：０００（Ｂ）：０００（Ｒ）、及び、ＸＹＺ（Ｇ）：ＸＹＺ（Ｂ）：ＸＹＺ（Ｒ））が配されることが考えられる。
データ分割部２２１にあっては、図２５に示される如くの３６ビットワード列データとして供給されるディジタル映像信号ＤＲＧＢ（３６）に対して、Ｇデータ系列を構成する１２ビットワードＧＤ０，ＧＤ１，ＧＤ２，ＧＤ３，・・・・・，Ｂデータ系列を構成する１２ビットワードＢＤ０，ＢＤ１，ＢＤ２，ＢＤ３，・・・・・、及び、Ｒデータ系列を構成する１２ビットワードＲＤ０，ＲＤ１，ＲＤ２，ＲＤ３，・・・・・の夫々を、各ライン部毎にグループ１とグループ２とに振り分ける処理を施す。そして、グループ１を構成するＧデータ系列，Ｂデータ系列及びＲデータ系列の夫々の１ライン部置きのデータに基づいて、ワード伝送レートを１４８．５ＭＢｐｓ／２＝７４．２５ＭＢｐｓとする３６ビットワード列データＤＲＧＢ（３６）Ａを、図２６のＡに示される如くに形成するとともに、グループ２を構成するＧデータ系列，Ｂデータ系列及びＲデータ系列の夫々の他の１ライン部置きのデータに基づいて、ワード伝送レートを１４８．５ＭＢｐｓ／２＝７４．２５ＭＢｐｓとする３６ビットワード列データＤＲＧＢ（３６）Ｂを、図２６のＢに示される如くに形成する。
次に、図２６のＡに示される如くの、ワード伝送レートを７４．２５ＭＢｐｓとする３６ビットワード列データＤＲＧＢ（３６）Ａに対して、Ｇデータ系列を構成する１２ビットワードＧＤ０，ＧＤ１，ＧＤ２，ＧＤ３，・・・・・，Ｂデータ系列を構成する１２ビットワードＢＤ０，ＢＤ１，ＢＤ２，ＢＤ３，・・・・・、及び、Ｒデータ系列を構成する１２ビットワードＲＤ０，ＲＤ１，ＲＤ２，ＲＤ３，・・・・・の夫々を、上位１０ビットＧ０；２〜Ｇ０；１１，Ｇ１；２〜Ｇ１；１１，Ｇ２；２〜Ｇ２；１１，Ｇ３；２〜Ｇ３；１１，・・・・・，Ｂ０；２〜Ｂ０；１１，Ｂ１；２〜Ｂ１；１１，Ｂ２；２〜Ｂ２；１１，Ｂ３；２〜Ｂ３；１１，・・・・・、及び、Ｒ０；２〜Ｒ０；１１，Ｒ１；２〜Ｒ１；１１，Ｒ２；２〜Ｒ２；１１，Ｒ３；２〜Ｒ３；１１，・・・・・と、下位２ビットＧ０；０〜Ｇ０；１，Ｇ１；０〜Ｇ１；１，Ｇ２；０〜Ｇ２；１，Ｇ３；０〜Ｇ３；１，・・・・・，Ｂ０；０〜Ｂ０；１，Ｂ１；０〜Ｂ１；１，Ｂ２；０〜Ｂ２；１，Ｂ３；０〜Ｂ３；１，・・・・・、及び、Ｒ０；０〜Ｒ０；１，Ｒ１；０〜Ｒ１；１，Ｒ２；０〜Ｒ２；１，Ｒ３；０〜Ｒ３；１，・・・・・とに分割する処理を施す。
続いて、分割された下位２ビットＧ０；０〜Ｇ０；１，Ｂ０；，０〜Ｂ０；１及びＲ０；０〜Ｒ０；１をビット多重して６ビットＧＢＲ０（０〜１）を，分割された下位２ビットＧ１；０〜Ｇ１；１，Ｂ１；０〜Ｂ１；１及びＲ１；０〜Ｒ１；１をビット多重して６ビットＧＢＲ１（０〜１）を，下位２ビットＧ２；０〜Ｇ２；１，Ｂ２；０〜Ｂ２；１及びＲ２；０〜Ｒ２；１をビット多重して６ビットＧＢＲ２（０〜１）を，下位２ビットＧ３；０〜Ｇ３；１，Ｂ３；０〜Ｂ３；１及びＲ３；０〜Ｒ３；１をビット多重して６ビットＧＢＲ３（０〜１）を，・・・・・形成する。さらに、６ビットＧＢＲ０（０〜１），ＧＢＲ１（０〜１），ＧＢＲ２（０〜１），ＧＢＲ３（０〜１），・・・・・に、４ビットの補助ビットγ０，γ１，γ２，γ３，・・・・・を夫々加えて、１０ビットＧＢＲ０（０〜１）＋γ０，ＧＢＲ１（０〜１）＋γ１，ＧＢＲ２（０〜１）＋γ２，ＧＢＲ３（０〜１）＋γ３，・・・・・とする。
さらに、分割された上位１０ビットＧ０；２〜Ｇ０；１１，Ｇ１；２〜Ｇ１；１１，Ｇ２；２〜Ｇ２；１１，Ｇ３；２〜Ｇ３；１１，・・・・・，Ｂ０；２〜Ｂ０；１１，Ｂ１；２〜Ｂ１；１１，Ｂ２；２〜Ｂ２；１１，Ｂ３；２〜Ｂ３；１１，・・・・・、及び、Ｒ０；２〜Ｒ０；１１，Ｒ１；２〜Ｒ１；１１，Ｒ２；２〜Ｒ２；１１，Ｒ３；２〜Ｒ３；１１，・・・・・をグループ１とグループ２とに振り分けるとともに、グループ２に１０ビットＧＢＲ０（０〜１）＋γ０，ＧＢＲ１（０〜１）＋γ１，ＧＢＲ２（０〜１）＋γ２，ＧＢＲ３（０〜１）＋γ３，・・・・・を加えて、図２７において太実線により区切られている如くにして区分された１０ビットグループ１及び１０ビットグループ２を得る。
そして、図２７に示される１０ビットグループ１に基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ａ１を、図２８のＡに示される如くに形成するとともに、図２７に示される１０ビットグループ２に基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ａ２を、図２８のＢに示される如くに形成する。即ち、ワード伝送レートを７４．２５ＭＢｐｓとする３６ビットワード列データであるＤＲＧＢ（３６）Ａを、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ａ１と、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ａ２との、２系統のワード列データに変換するのである。
また、図２６のＢに示される如くの、ワード伝送レートを７４．２５ＭＢｐｓとする３６ビットワード列データＤＲＧＢ（３６）Ｂに対して、Ｇデータ系列を構成する１２ビットワードＧＤ０，ＧＤ１，ＧＤ２，ＧＤ３，・・・・・，Ｂデータ系列を構成する１２ビットワードＢＤ０，ＢＤ１，ＢＤ２，ＢＤ３，・・・・・、及び、Ｒデータ系列を構成する１２ビットワードＲＤ０，ＲＤ１，ＲＤ２，ＲＤ３，・・・・・の夫々を、上位１０ビットＧ０；２〜Ｇ０；１１，Ｇ１；２〜Ｇ１；１１，Ｇ２；２〜Ｇ２；１１，Ｇ３；２〜Ｇ３；１１，・・・・・，Ｂ０；２〜Ｂ０；１１，Ｂ１；２〜Ｂ１；１１，Ｂ２；２〜Ｂ２；１１，Ｂ３；２〜Ｂ３；１１，・・・・・、及び、Ｒ０；２〜Ｒ０；１１，Ｒ１；２〜Ｒ１；１１，Ｒ２；２〜Ｒ２；１１，Ｒ３；２〜Ｒ３；１１，・・・・・と、下位２ビットＧ０；０〜Ｇ０；１，Ｇ１；０〜Ｇ１；１，Ｇ２；０〜Ｇ２；１，Ｇ３；０〜Ｇ３；１，・・・・・，Ｂ０；０〜Ｂ０；１，Ｂ１；０〜Ｂ１；１，Ｂ２；０〜Ｂ２；１，Ｂ３；０〜Ｂ３；１，・・・・・、及び、Ｒ０；０〜Ｒ０；１，Ｒ１；０〜Ｒ１；１，Ｒ２；０〜Ｒ２；１，Ｒ３；０〜Ｒ３；１，・・・・・とに分割する処理を施す。
続いて、分割された下位２ビットＧ０；０〜Ｇ０；１，Ｂ０；０〜Ｂ０；１及びＲ０；０〜Ｒ０；１をビット多重して６ビットＧＢＲ０（０〜１）を，分割された下位２ビットＧ１；０〜Ｇ１；１，Ｂ１；０〜Ｂ１；１及びＲ１；０〜Ｒ１；１をビット多重して６ビットＧＢＲ１（０〜１）を，下位２ビットＧ２；０〜Ｇ２；１，Ｂ２；０〜Ｂ２；１及びＲ２；０〜Ｒ２；１をビット多重して６ビットＧＢＲ２（０〜１）を，下位２ビットＧ３；０〜Ｇ３；１，Ｂ３；０〜Ｂ３；１及びＲ３；０〜Ｒ３；１をビット多重して６ビットＧＢＲ３（０〜１）を，・・・・・形成する。さらに、６ビットＧＢＲ０（０〜１），ＧＢＲ１（０〜１），ＧＢＲ２（０〜１），ＧＢＲ３（０〜１），・・・・・に、４ビットの補助ビットγ０，γ１，γ２，γ３，・・・・・を夫々加えて、１０ビットＧＢＲ０（０〜１）＋γ０，ＧＢＲ１（０〜１）＋γ１，ＧＢＲ２（０〜１）＋γ２，ＧＢＲ３（０〜１）＋γ３，・・・・・とする。
さらに、分割された上位１０ビットＧ０；２〜Ｇ０；１１，Ｇ１；２〜Ｇ１；１１，Ｇ２；２〜Ｇ２；１１，Ｇ３；２〜Ｇ３；１１，・・・・・，Ｂ０；２〜Ｂ０；１１，Ｂ１；２〜Ｂ１；１１，Ｂ２；２〜Ｂ２；１１，Ｂ３；２〜Ｂ３；１１，・・・・・、及び、Ｒ０；２〜Ｒ０；１１，Ｒ１；２〜Ｒ１；１１，Ｒ２；２〜Ｒ２；１１，Ｒ３；２〜Ｒ３；１１，・・・・・をグループ１とグループ２とに振り分けるとともに、グループ２に１０ビットＧＢＲ０（０〜１）＋γ０，ＧＢＲ１（０〜１）＋γ１，ＧＢＲ２（０〜１）＋γ２，ＧＢＲ３（０〜１）＋γ３，・・・・・を加えて、図２７において太実線により区切られている如くにして区分された１０ビットグループ１及び１０ビットグループ２を得る。
そして、図２７に示される１０ビットグループ１に基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ｂ１を、図２９のＡに示される如くに形成するとともに、図２７に示される１０ビットグループ２に基づく、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ｂ２を、図２９のＢに示される如くに形成する。即ち、ワード伝送レートを７４．２５ＭＢｐｓとする３６ビットワード列データであるＤＲＧＢ（３６）Ｂを、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ｂ１と、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ｂ２との、２系統のワード列データに変換するのである。
その結果、データ分割部２２１において、ワード伝送レートを１４８．５ＭＢｐｓとする３６ビットワード列データＤＲＧＢ（３６）が、各々がワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ａ１，ＤＲＧＢ（２０）Ａ２，ＤＲＧＢ（２０）Ｂ１及びＤＲＧＢ（２０）Ｂ２の４系統のワード列データに変換されることになる。
データ分割部２２１は、上述の如くにして得たワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＲＧＢ（２０）Ａ１，ＤＲＧＢ（２０）Ａ２，ＤＲＧＢ（２０）Ｂ１及びＤＲＧＢ（２０）Ｂ２の組を、２０ビットワード列データＤＰＡ１（２０），ＤＰＡ２（２０），ＤＰＢ１（２０）及びＤＰＢ２（２０）の組として導出する。
データ分割部２２１から導出される２０ビットワード列データＤＰＡ１（２０）は、データ挿入部２２２に供給される。データ挿入部２２２にあっては、２０ビットワード列データＤＰＡ１（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＡ１を挿入し、補助データＤＡＡ１が挿入された２０ビットワード列データＤＰＡ１’（２０）を形成する。データ挿入部２２２から得られる２０ビットワード列データＤＰＡ１’（２０）は、Ｐ／Ｓ変換部２２３に供給される。
Ｐ／Ｓ変換部２２３にあっては、２０ビットワード列データＤＰＡ１’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＡ１’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＡ１を形成し、そのシリアルデータＤＳＡ１をＥ／Ｏ変換部２２４に供給する。Ｅ／Ｏ変換部２２４においては、シリアルデータＤＳＡ１に電光変換処理を施し、シリアルデータＤＳＡ１に基づく、中心波長を、例えば、略１．５１１μｍとする光信号ＯＳＡ１を、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＡ１は、合波部２２５に供給される。
データ分割部２２１から導出される２０ビットワード列データＤＰＡ２（２０）は、データ挿入部２２６に供給される。データ挿入部２２６にあっては、２０ビットワード列データＤＰＡ２（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＡ２を挿入し、補助データＤＡＡ２が挿入された２０ビットワード列データＤＰＡ２’（２０）を形成する。データ挿入部２２６から得られる２０ビットワード列データＤＰＡ２’（２０）は、Ｐ／Ｓ変換部２２７に供給される。
Ｐ／Ｓ変換部２２７にあっては、２０ビットワード列データＤＰＡ２’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＡ２’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＡ２を形成し、そのシリアルデータＤＳＡ２をＥ／Ｏ変換部２２８に供給する。Ｅ／Ｏ変換部２２８においては、シリアルデータＤＳＡ２に電光変換処理を施し、シリアルデータＤＳＡ２に基づく、中心波長を、例えば、略１．５３１μｍとする光信号ＯＳＡ２を、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＡ２は、合波部２２５に供給される。
データ分割部２２１から導出される２０ビットワード列データＤＰＢ１（２０）は、データ挿入部２２９に供給される。データ挿入部２２９にあっては、２０ビットワード列データＤＰＢ１（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＢ１を挿入し、補助データＤＡＢ１が挿入された２０ビットワード列データＤＰＢ１’（２０）を形成する。データ挿入部２２９から得られる２０ビットワード列データＤＰＢ１’（２０）は、Ｐ／Ｓ変換部２３０に供給される。
Ｐ／Ｓ変換部２３０にあっては、２０ビットワード列データＤＰＢ１’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＢ１’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＢ１を形成し、そのシリアルデータＤＳＢ１をＥ／Ｏ変換部２３１に供給する。Ｅ／Ｏ変換部２３１においては、シリアルデータＤＳＢ１に電光変換処理を施し、シリアルデータＤＳＢ１に基づく、中心波長を、例えば、略１．５５１μｍとする光信号ＯＳＢ１を、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＢ１は、合波部２２５に供給される。
さらに、データ分割部２２１から導出される２０ビットワード列データＤＰＢ２（２０）は、データ挿入部２３２に供給される。データ挿入部２３２にあっては、２０ビットワード列データＤＰＢ２（２０）に、必要に応じた音声データあるいはその他の補助データＤＡＢ２を挿入し、補助データＤＡＢ２が挿入された２０ビットワード列データＤＰＢ２’（２０）を形成する。データ挿入部２３２から得られる２０ビットワード列データＤＰＢ２’（２０）は、Ｐ／Ｓ変換部２３３に供給される。
Ｐ／Ｓ変換部２３３にあっては、２０ビットワード列データＤＰＢ２’（２０）にＰ／Ｓ変換を施して、２０ビットワード列データＤＰＢ２’（２０）に基づくビット伝送レートを７４．２５ＭＢｐｓ×２０＝１．４８５ＧｂｐｓとするシリアルデータＤＳＢ２を形成し、そのシリアルデータＤＳＢ２をＥ／Ｏ変換部２３４に供給する。Ｅ／Ｏ変換部２３４においては、シリアルデータＤＳＢ２に電光変換処理を施し、シリアルデータＤＳＢ２に基づく、中心波長を、例えば、略１．５７１μｍとする光信号ＯＳＢ２を、ビット伝送レートを１．４８５Ｇｂｐｓとするものとして形成する。この光信号ＯＳＢ２は、合波部２２５に供給される。
Ｅ／Ｏ変換部２２４からの光信号ＯＳＡ１，Ｅ／Ｏ変換部２２８からの光信号ＯＳＡ２，Ｅ／Ｏ変換部２３１からの光信号ＯＳＢ１及びＥ／Ｏ変換部２３４からの光信号ＯＳＢ２が供給される合波部２２５にあっては、中心波長を略１．５１１μｍとする光信号ＯＳＡ１と、中心波長を略１．５３１μｍとする光信号ＯＳＡ２と、中心波長を略１．５５１μｍとする光信号ＯＳＢ１と、中心波長を略１．５７１μｍとする光信号ＯＳＢ２とを合波して多重化し、多重光信号ＯＺＡＢを形成して、それを伝送信号として送出する。
このようにして合波部２２５において多重化される光信号ＯＳＡ１，ＯＳＡ２，ＯＳＢ１及びＯＳＢ２は、それらの中心波長が略０．０２μｍ（２０ｎｍ）ずつ隔たっているにすぎない、相互に極めて近接した波長を有するもとで多重化されて、多重光信号ＯＺＡＢを形成するものとされており、Ｅ／Ｏ変換部２２４，２２８，２３１及び２３４と合波部２２５とを含む部分においては、Ｃｏａｒｓｅ  Ｗａｖｅｌｅｎｇｔｈ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ（ＣＷＤＭ）と称される波長多重技術が用いられる。
合波部２２５から送出される伝送信号である多重光信号ＯＺＡＢは、光コネクタ２３５を通じて光ファイバー伝送路２３６に導かれ、光ファイバー伝送路２３６を通じて受信側へと伝送される。光ファイバー伝送路２３６は、例えば、石英系ＳＭＦが用いられて形成される。
受信側は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の第７の例により構成される。そして、受信側においては、光ファイバー伝送路２３６を通じて伝送された多重光信号ＯＺＡＢが、光コネクタ２４０を通じて分波部２４１へと導かれる。光コネクタ２４０及び分波部２４１は、光ファイバー伝送路２３６を通じた伝送信号である多重光信号ＯＺＡＢを受ける受信部を形成している。
分波部２４１にあっては、多重光信号ＯＺＡＢを、中心波長を略１．５１１μｍとする成分と中心波長を略１．５３１μｍとする成分と中心波長を略１．５５１μｍとする成分と中心波長を略１．５７１μｍとする成分とに分波して、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５１１μｍとする光信号ＯＳＡ１と、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５３１μｍとする光信号ＯＳＡ２と、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５５１μｍとする光信号ＯＳＢ１と、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．５７１μｍとする光信号ＯＳＢ２とを再生する。
分波部２４１により再生される中心波長を略１．５１１μｍとする光信号ＯＳＡ１，中心波長を略１．５３１μｍとする光信号ＯＳＡ２，中心波長を略１．５５１μｍとする光信号ＯＳＢ１及び中心波長を略１．５７１μｍとする光信号ＯＳＢ２は、Ｏ／Ｅ変換部２４２，２４３，２４４及び２４５に夫々供給される。
Ｏ／Ｅ変換部２４２にあっては、中心波長を略１．５１１μｍとする光信号ＯＳＡ１に光電変換処理を施して、光信号ＯＳＡ１に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ１を再生する。そして、再生されたシリアルデータＤＳＡ１は、Ｓ／Ｐ変換部２４６に供給される。Ｓ／Ｐ変換部２４６にあっては、シリアルデータＤＳＡ１にＳ／Ｐ変換を施して、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡ１’（２０）を再生し、それをデータ分離部２４７に供給する。データ分離部２４７にあっては、２０ビットワード列データＤＰＡ１’（２０）から、補助データＤＡＡ１が分離されて、２０ビットワード列データＤＰＡ１（２０）と補助データＤＡＡ１とが個別に送出され、２０ビットワード列データＤＰＡ１（２０）は、データ時間差吸収部２４８に供給される。
Ｏ／Ｅ変換部２４３にあっては、中心波長を略１．５３１μｍとする光信号ＯＳＡ２に光電変換処理を施して、光信号ＯＳＡ２に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ２を再生する。そして、再生されたシリアルデータＤＳＡ２は、Ｓ／Ｐ変換部２４９に供給される。Ｓ／Ｐ変換部２４９にあっては、シリアルデータＤＳＡ２にＳ／Ｐ変換を施して、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡ２’（２０）を再生し、それをデータ分離部２５０に供給する。データ分離部２５０にあっては、２０ビットワード列データＤＰＡ２’（２０）から、補助データＤＡＡ２が分離されて、２０ビットワード列データＤＰＡ２（２０）と補助データＤＡＡ２とが個別に送出され、２０ビットワード列データＤＰＡ２（２０）は、データ時間差吸収部２４８に供給される。
Ｏ／Ｅ変換部２４４にあっては、中心波長を略１．５５１μｍとする光信号ＯＳＢ１に光電変換処理を施して、光信号ＯＳＢ１に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ１を再生する。そして、再生されたシリアルデータＤＳＢ１は、Ｓ／Ｐ変換部２５１に供給される。Ｓ／Ｐ変換部２５１にあっては、シリアルデータＤＳＢ１にＳ／Ｐ変換を施して、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＢ１’（２０）を再生し、それをデータ分離部２５２に供給する。データ分離部２５２にあっては、２０ビットワード列データＤＰＢ１’（２０）から、補助データＤＡＢ１が分離されて、２０ビットワード列データＤＰＢ１（２０）と補助データＤＡＢ１とが個別に送出され、２０ビットワード列データＤＰＢ１（２０）は、データ時間差吸収部２４８に供給される。
さらに、Ｏ／Ｅ変換部２４５にあっては、中心波長を略１．５７１μｍとする光信号ＯＳＢ２に光電変換処理を施して、光信号ＯＳＢ２に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ２を再生する。そして、再生されたシリアルデータＤＳＢ２は、Ｓ／Ｐ変換部２５３に供給される。Ｓ／Ｐ変換部２５３にあっては、シリアルデータＤＳＢ２にＳ／Ｐ変換を施して、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＢ２’（２０）を再生し、それをデータ分離部２５４に供給する。データ分離部２５４にあっては、２０ビットワード列データＤＰＢ２’（２０）から、補助データＤＡＢ２が分離されて、２０ビットワード列データＤＰＢ２（２０）と補助データＤＡＢ２とが個別に送出され、２０ビットワード列データＤＰＢ２（２０）は、データ時間差吸収部２４８に供給される。
データ時間差吸収部２４８は、本発明に係るデータ時間差吸収回路の一例をなしている。
データ時間差吸収部２４８にあっては、データ分離部２４７からの２０ビットワード列データＤＰＡ１（２０）と、データ分離部２５０からの２０ビットワード列データＤＰＡ２（２０）と、データ分離部２５２からの２０ビットワード列データＤＰＢ１（２０）と、データ分離部２５４からの２０ビットワード列データＤＰＢ２（２０）との間に生じた相互時間差を吸収し、２０ビットワード列データＤＰＡ１（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＡ１（２０）と、２０ビットワード列データＤＰＡ２（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＡ２（２０）と、２０ビットワード列データＤＰＢ１（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＢ１（２０）と、２０ビットワード列データＤＰＢ２（２０）に基づくワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＢ２（２０）とを、相互時間差が実質的に無い状態に維持されることが目指されるものとして送出する。
図３０は、データ時間差吸収部２４８の具体構成例を示す。この図３０に示される具体構成例にあっては、データ分離部２４７からの２０ビットワード列データＤＰＡ１（２０）がＦＩＦＯメモリ２６０の入力端（ＩＮ）に供給され、データ分離部２５０からの２０ビットワード列データＤＰＡ２（２０）がＦＩＦＯメモリ２６１の入力端（ＩＮ）に供給され、データ分離部２５２からの２０ビットワード列データＤＰＢ１（２０）がＦＩＦＯメモリ２６２の入力端（ＩＮ）に供給され、データ分離部２５４からの２０ビットワード列データＤＰＢ２（２０）がＦＩＦＯメモリ２６３の入力端（ＩＮ）に供給される。
また、例えば、Ｓ／Ｐ変換部２４６において再生される、２０ビットワード列データＤＰＡ１’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＡ１，例えば、Ｓ／Ｐ変換部２４９において再生される、２０ビットワード列データＤＰＡ２’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＡ２，例えば、Ｓ／Ｐ変換部２５１において再生される、２０ビットワード列データＤＰＢ１’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＢ１、及び、例えば、Ｓ／Ｐ変換部２５３において再生される、２０ビットワード列データＤＰＢ２’（２０）についての周波数を７４．２５ＭＨｚとするクロックパルス信号ＣＬＢ２が、書込制御信号形成部２６４及び制御信号形成部２６５に供給される。
書込制御信号形成部２６４は、クロックパルス信号ＣＬＡ１に基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＡ１，クロックパルス信号ＣＬＡ２に基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＡ２，クロックパルス信号ＣＬＢ１に基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＢ１、及び、クロックパルス信号ＣＬＢ２に基づく周波数を７４．２５ＭＨｚとする書込制御信号ＱＷＢ２を形成し、書込制御信号ＱＷＡ１をＦＩＦＯメモリ２６０の書込クロック端（Ｗ．ＣＬ）に供給し、書込制御信号ＱＷＡ２をＦＩＦＯメモリ２６１の書込クロック端（Ｗ．ＣＬ）し、書込制御信号ＱＷＢ１をＦＩＦＯメモリ２６２の書込クロック端（Ｗ．ＣＬ）に供給し、書込制御信号ＱＷＢ２をＦＩＦＯメモリ２６３の書込クロック端（Ｗ．ＣＬ）に供給する。
また、制御信号形成部２６５は、クロックパルス信号ＣＬＡ１に応じた書込可能状態設定信号ＷＥＡ１，クロックパルス信号ＣＬＡ２に応じた書込可能状態設定信号ＷＥＡ２，クロックパルス信号ＣＬＢ１に応じた書込可能状態設定信号ＷＥＢ１、及び、クロックパルス信号ＣＬＢ２に応じた書込可能状態設定信号ＷＥＢ２を形成し、書込可能状態設定信号ＷＥＡ１をＦＩＦＯメモリ２６０の書込イネーブル端（Ｗ．ＥＮ）に供給し、書込可能状態設定信号ＷＥＡ２をＦＩＦＯメモリ２６１の書込イネーブル端（Ｗ．ＥＮ）に供給し、書込可能状態設定信号ＷＥＢ１をＦＩＦＯメモリ２６２の書込イネーブル端（Ｗ．ＥＮ）に供給し、書込可能状態設定信号ＷＥＢ２をＦＩＦＯメモリ２６３の書込イネーブル端（Ｗ．ＥＮ）に供給する。
それにより、ＦＩＦＯメモリ２６０において、書込可能状態設定信号ＷＥＡ１により書込可能状態が設定されるもとで、２０ビットワード列データＤＰＡ１（２０）が、書込制御信号ＱＷＡ１に従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれ、ＦＩＦＯメモリ２６１において、書込可能状態設定信号ＷＥＡ２により書込可能状態が設定されるもとで、２０ビットワード列データＤＰＡ２（２０）が、書込制御信号ＱＷＡ２に従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。さらに、ＦＩＦＯメモリ２６２において、書込可能状態設定信号ＷＥＢ１により書込可能状態が設定されるもとで、２０ビットワード列データＤＰＢ１（２０）が、書込制御信号ＱＷＢ１に従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれ、ＦＩＦＯメモリ２６３において、書込可能状態設定信号ＷＥＢ２により書込可能状態が設定されるもとで、２０ビットワード列データＤＰＢ２（２０）が、書込制御信号ＱＷＢ２に従って、ワード伝送レートを７４．２５ＭＢｐｓとするものとして、所定のデータ量ずつ順次書き込まれる。
また、制御信号形成部２６５は、クロックパルス信号ＣＬＡ１，ＣＬＡ２，ＣＬＢ１もしくはＣＬＢ２に基づく読出制御信号ＱＲＺを形成し、その読出制御信号ＱＲＺを、ＦＩＦＯメモリ２６０，２６１，２６２及び２６３に対して共通のものとして、ＦＩＦＯメモリ２６０の読出クロック端（Ｒ．ＣＬ），ＦＩＦＯメモリ２６１の読出クロック端（Ｒ．ＣＬ），ＦＩＦＯメモリ２６２の読出クロック端（Ｒ．ＣＬ）及びＦＩＦＯメモリ２６３の読出クロック端（Ｒ．ＣＬ）に供給する。さらに、制御信号形成部２６５は、読出可能状態設定信号ＲＥＡ１，ＲＥＡ２，ＲＥＢ１及びＲＥＢ２を形成して、読出可能状態設定信号ＲＥＡ１をＦＩＦＯメモリ２６０の読出イネーブル端（Ｒ．ＥＮ）に供給し、読出可能状態設定信号ＲＥＡ２をＦＩＦＯメモリ２６１の読出イネーブル端（Ｒ．ＥＮ）に供給し、読出可能状態設定信号ＲＥＢ１をＦＩＦＯメモリ２６２の読出イネーブル端（Ｒ．ＥＮ）に供給し、読出可能状態設定信号ＲＥＢ２をＦＩＦＯメモリ２６３の読出イネーブル端（Ｒ．ＥＮ）に供給する。
それにより、読出可能状態設定信号ＲＥＡ１により読出可能状態が設定されるもとで、ＦＩＦＯメモリ２６０に書き込まれた２０ビットワード列データＤＰＡ１（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ２６０の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＡ１（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＡ１（２０）としてＦＩＦＯメモリ２６０から導出される。
同様に、読出可能状態設定信号ＲＥＡ２により読出可能状態が設定されるもとで、ＦＩＦＯメモリ２６１に書き込まれた２０ビットワード列データＤＰＡ２（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ２６１の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＡ２（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＡ２（２０）としてＦＩＦＯメモリ２６１から導出される。
読出可能状態設定信号ＲＥＢ１により読出可能状態が設定されるもとでは、ＦＩＦＯメモリ２６２に書き込まれた２０ビットワード列データＤＰＢ１（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ２６２の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＢ１（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＢ１（２０）としてＦＩＦＯメモリ２６２から導出される。
さらに、読出可能状態設定信号ＲＥＢ２により読出可能状態が設定されるもとで、ＦＩＦＯメモリ２６３に書き込まれた２０ビットワード列データＤＰＢ２（２０）が、読出制御信号ＱＲＺに従って、ワード伝送レートが７４．２５ＭＢｐｓに維持されるものとして、所定のデータ量ずつ順次ＦＩＦＯメモリ２６３の出力端（ＯＵＴ）から読み出される。このようにして読み出される２０ビットワード列データＤＰＢ２（２０）は、ワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＱＢ２（２０）としてＦＩＦＯメモリ２６３から導出される。
ＦＩＦＯメモリ２６０から導出される２０ビットワード列データＤＱＡ１（２０），ＦＩＦＯメモリ２６１から導出される２０ビットワード列データＤＱＡ２（２０），ＦＩＦＯメモリ２６２から導出される２０ビットワード列データＤＱＢ１（２０）、及び、ＦＩＦＯメモリ２６３から導出される２０ビットワード列データＤＱＢ２（２０）は、タイミングデータ検出部２６６に供給される。タイミングデータ検出部２６６にあっては、２０ビットワード列データＤＱＡ１（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＡ１を送出し、２０ビットワード列データＤＱＡ２（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＡ２を送出し、２０ビットワード列データＤＱＢ１（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＢ１を送出し、さらに、２０ビットワード列データＤＱＢ２（２０）に含まれるタイミング基準データ、例えば、タイミング基準コードデータＥＡＶを検出して、検出されたタイミング基準コードデータＥＡＶに応じたタイミング検出出力信号ＤＴＢ２を送出する。
タイミングデータ検出部２６６において、タイミング検出出力信号ＤＴＡ１は、例えば、図３１のＡに示される如くに、２０ビットワード列データＤＱＡ１（２０）におけるタイミング基準コードデータＥＡＶの直後に得られ、タイミング検出出力信号ＤＴＡ２は、例えば、図３１のＢに示される如くに、２０ビットワード列データＤＱＡ２（２０）におけるタイミング基準コードデータＥＡＶの直後に得られ、タイミング検出出力信号ＤＴＢ１は、例えば、図３１のＣに示される如くに、２０ビットワード列データＤＱＢ１（２０）におけるタイミング基準コードデータＥＡＶの直後に得られ、さらに、タイミング検出出力信号ＤＴＢ２は、例えば、図３１のＤに示される如くに、２０ビットワード列データＤＱＢ２（２０）におけるタイミング基準コードデータＥＡＶの直後に得られる。
斯かるタイミング検出出力信号ＤＴＡ１，ＤＴＡ２，ＤＴＢ１及びＤＴＢ２は、２０ビットワード列データＤＱＡ１（２０）に含まれるタイミング基準コードデータＥＡＶと、２０ビットワード列データＤＱＡ２（２０）に含まれるタイミング基準コードデータＥＡＶと、２０ビットワード列データＤＱＢ１（２０）に含まれるタイミング基準コードデータＥＡＶと、２０ビットワード列データＤＱＢ２（２０）に含まれるタイミング基準コードデータＥＡＶとの間の時間関係、従って、２０ビットワード列データＤＱＡ１（２０）と２０ビットワード列データＤＱＡ２（２０）と２０ビットワード列データＤＱＢ１（２０）と２０ビットワード列データＤＱＢ２（２０）との間の時間関係をあらわす。
タイミングデータ検出部２６６から得られるタイミング検出出力信号ＤＴＡ１，ＤＴＡ２，ＤＴＢ１及びＤＴＢ２は、位相差検出部２６７に供給される。位相差検出部２６７は、タイミング検出出力信号ＤＴＡ１とタイミング検出出力信号ＤＴＡ２とタイミング検出出力信号ＤＴＢ１とタイミング検出出力信号ＤＴＢ２との間の相互位相差を検出して、検出された相互位相差に応じた位相差検出信号ＣＸを送出する。
位相差検出部２６７から得られる位相差検出信号ＣＸは、制御信号形成部２６５に供給される。そして、制御信号形成部２６５は、位相差検出信号ＣＸに応じて、読出可能状態設定信号ＲＥＡ１，ＲＥＡ２，ＲＥＢ１及びＲＥＢ２のうちの少なくとも一つを変化させ、それにより、ＦＩＦＯメモリ２６０からの２０ビットワード列データＤＰＡ１（２０）の読出タイミング，ＦＩＦＯメモリ２６１からの２０ビットワード列データＤＰＡ２（２０）の読出タイミング，ＦＩＦＯメモリ２６２からの２０ビットワード列データＤＰＢ１（２０）の読出タイミング、及び、ＦＩＦＯメモリ２６３からの２０ビットワード列データＤＰＢ２（２０）の読出タイミングのうちの少なくとも一つを制御する。
斯かる読出タイミングについての制御は、位相差検出部２６７において検出されるタイミング検出出力信号ＤＴＡ１とタイミング検出出力信号ＤＴＡ２とタイミング検出出力信号ＤＴＢ１とタイミング検出出力信号ＤＴＢ２との間の相互位相差が、実質的に零となる状態の維持を目指して行われる。その結果、ＦＩＦＯメモリ２６０から導出される２０ビットワード列データＤＱＡ１（２０）と、ＦＩＦＯメモリ２６１から導出される２０ビットワード列データＤＱＡ２（２０）と、ＦＩＦＯメモリ２６２から導出される２０ビットワード列データＤＱＢ１（２０）と、ＦＩＦＯメモリ２６３から導出される２０ビットワード列データＤＱＢ２（２０）とが、それらの間に相互時間差が実質的に無い状態の維持が目指されたものとされる。
データ時間差吸収部２４８から得られる２０ビットワード列データＤＱＡ１（２０）と、２０ビットワード列データＤＱＡ２（２０）と、２０ビットワード列データＤＱＢ１（２０）と、２０ビットワード列データＤＱＢ２（２０）とは、データ合成部２５５に供給される。データ合成部２５５にあっては、２０ビットワード列データＤＱＡ１（２０）と、２０ビットワード列データＤＱＡ２（２０）と、２０ビットワード列データＤＱＢ１（２０）と、２０ビットワード列データＤＱＢ２（２０）とに対して、送信側におけるデータ分割部２２１によりディジタル映像信号ＤＲＧＢ（３６）を形成する３６ビットワード列データに施されるデータ分割処理とは逆のデータ合成処理を施し、２０ビットワード列データＤＱＡ１（２０）と、２０ビットワード列データＤＱＡ２（２０）と、２０ビットワード列データＤＱＢ１（２０）と、２０ビットワード列データＤＱＢ２（２０）とが合成されて得られる、ワード伝送レートを１４８．５ＭＢｐｓとする３６ビットワード列データを形成して、ディジタル映像信号ＤＲＧＢ（３６）を再生する。なお、データ時間差吸収部２４８について、ＦＩＦＯメモリ２６０，２６１，２６２及び２６３に代えて、通常のアドレス制御メモリを用いて構成することも可能である。
図３２は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１１の例の一部分を示す。
図３２に一部分が示される第１１の例は、図２３及び図２４に示される第１０の例と同様に構成される部分を多々有しており、図３２には、図２３及び図２４に示される第１０の例と異なる部分及びそれに関連する部分のみが示されている。
図３２に一部分が示される第１１の例にあっては、図２３及び図２４に示される第１０の例において備えられている合波部２２５及び分波部２４１を備えず、また、図２３及び図２４に示される第１０の例において備えられているＥ／Ｏ変換部２２４，２２８，２３１及び２３４とＯ／Ｅ変換部２４２，２４３，２４４及び２４５とに夫々代えて、Ｅ／Ｏ変換部２７０，２７３，２７６及び２７９とＯ／Ｅ変換部２８３，２８５，２８７及び２８９とを備えている。
斯かる第１１の例においては、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ１がＥ／Ｏ変換部２７０に供給される。Ｅ／Ｏ変換部２７０からは、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＡ１が得られ、それが、光コネクタ２７１を通じて光ファイバー伝送路２７２に導出され、光ファイバー伝送路２７２を通じて受信側に伝送される。また、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ２がＥ／Ｏ変換部２７３に供給される。Ｅ／Ｏ変換部２７３からは、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＡ２が得られ、それが、光コネクタ２７４を通じて光ファイバー伝送路２７５に導出され、光ファイバー伝送路２７５を通じて受信側に伝送される。
さらに、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ１がＥ／Ｏ変換部２７６に供給される。Ｅ／Ｏ変換部２７６からは、シリアルデータＤＳＢ１に基づく、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＢ１が得られ、それが、光コネクタ２７７を通じて光ファイバー伝送路２７８に導出され、光ファイバー伝送路２７８を通じて受信側に伝送される。また、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ２がＥ／Ｏ変換部２７９に供給される。Ｅ／Ｏ変換部２７９からは、シリアルデータＤＳＢ２に基づく、ビット伝送レートを１．４８５Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＢ２が得られ、それが、光コネクタ２８０を通じて光ファイバー伝送路２８１に導出され、光ファイバー伝送路２８１を通じて受信側に伝送される。光ファイバー伝送路２７２，２７５，２７８及び２８１の夫々も、例えば、石英系ＳＭＦが用いられて形成される。
受信側においては、光ファイバー伝送路２７２を通じて伝送された光信号ＯＡ１が、光コネクタ２８２を通じてＯ／Ｅ変換部２８３に導かれ、Ｏ／Ｅ変換部２８３において、光信号ＯＡ１に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ１が再生される。また、光ファイバー伝送路２７５を通じて伝送された光信号ＯＡ２が、光コネクタ２８４を通じてＯ／Ｅ変換部２８５に導かれ、Ｏ／Ｅ変換部２８５において、光信号ＯＡ２に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ２が再生される。
さらに、光ファイバー伝送路２７８を通じて伝送された光信号ＯＢ１が、光コネクタ２８６を通じてＯ／Ｅ変換部２８７に導かれ、Ｏ／Ｅ変換部２８７において、光信号ＯＢ１に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ１が再生される。また、光ファイバー伝送路２８１を通じて伝送された光信号ＯＢ２が、光コネクタ２８８を通じてＯ／Ｅ変換部２８９に導かれ、Ｏ／Ｅ変換部２８９において、光信号ＯＢ２に基づく、ビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ２が再生される。
このように、図３２に一部分が示される第１１の例にあっては、４チャンネルの光信号ＯＡ１，ＯＡ２，ＯＢ１及びＯＢ２が、四つの光ファイバー伝送路２７２，２７５，２７８及び２８１を夫々通じて伝送される。その他の動作は、図２３及び図２４に示される第１０の例の場合と同様である。
図３３は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１２の例の一部分を示す。
図３３に示される第１２の例も、図２３及び図２４に示される第１０の例と同様に構成される部分を多々有している。図３３には、図２３及び図２４に示される第１０の例と異なる部分及びそれに関連する部分のみが示されている。
図３３に一部分が示される第１２の例にあっては、図２３及び図２４に示される第１０の例において備えられているＥ／Ｏ変換部２２４，２２８，２３１及び２３４，合波部２２５，分波部２４１及びＯ／Ｅ変換部２４２，２４３，２４４及び２４５に代えて、ビット多重部２９０及び３０２，Ｅ／Ｏ変換部２９１及び３０３，Ｏ／Ｅ変換部３０７及び３１０、及び、ビット分離部３０８及び３１１を備えている。
斯かる第１２の例においては、送信側において、Ｐ／Ｓ変換部２２３からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ１とＰ／Ｓ変換部２２７からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ２とが、ビット多重部２９０に供給され、ビット多重部２９０から、シリアルデータＤＳＡ１とシリアルデータＤＳＡ２とにビット多重処理が施されて得られる、ビット伝送レートを１．４８５Ｇｂｐｓ×２＝２．９７Ｇｂｐｓとする多重シリアルデータＤＳＡが導出されて、Ｅ／Ｏ変換部２９１に供給される。Ｅ／Ｏ変換部２９１からは、多重シリアルデータＤＳＡに基づく、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＡが得られ、それが、光コネクタ３００を通じて光ファイバー伝送路３０１に導出され、光ファイバー伝送路３０１を通じて受信側に伝送される。
また、Ｐ／Ｓ変換部２３０からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ１とＰ／Ｓ変換部２３３からのビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ２とが、ビット多重部３０２に供給され、ビット多重部３０２から、シリアルデータＤＳＢ１とシリアルデータＤＳＢ２とにビット多重処理が施されて得られる、ビット伝送レートを１．４８５Ｇｂｐｓ×２＝２．９７Ｇｂｐｓとする多重シリアルデータＤＳＢが導出されて、Ｅ／Ｏ変換部３０３に供給される。Ｅ／Ｏ変換部３０３からは、多重シリアルデータＤＳＢに基づく、ビット伝送レートを２．９７Ｇｂｐｓとし、中心波長を略１．３μｍとする光信号ＯＢが得られ、それが、光コネクタ３０４を通じて光ファイバー伝送路３０５に導出され、光ファイバー伝送路３０５を通じて受信側に伝送される。
受信側においては、光ファイバー伝送路３０１を通じて伝送された光信号ＯＡが、光コネクタ３０６を通じてＯ／Ｅ変換部３０７に導かれ、Ｏ／Ｅ変換部３０７において、光信号ＯＡに基づくビット伝送レートを２．９７Ｇｂｐｓとする多重シリアルデータＤＳＡが再生され、ビット分離部３０８に供給される。ビット分離部３０８においては、多重シリアルデータＤＳＡにビット分離処理が施されて、各々がビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＡ１及びＤＳＡ２が得られ、それらがＳ／Ｐ変換部２４６及び２４９に夫々供給される。
また、光ファイバー伝送路３０５を通じて伝送された光信号ＯＢが、光コネクタ３０９を通じてＯ／Ｅ変換部３１０に導かれ、Ｏ／Ｅ変換部３１０において、光信号ＯＢに基づくビット伝送レートを２．９７Ｇｂｐｓとする多重シリアルデータＤＳＢが再生され、ビット分離部３１１に供給される。ビット分離部３１１においては、多重シリアルデータＤＳＢにビット分離処理が施されて、各々がビット伝送レートを１．４８５ＧｂｐｓとするシリアルデータＤＳＢ１及びＤＳＢ２が得られ、それらがＳ／Ｐ変換部２５１及び２５３に夫々供給される。
Ｓ／Ｐ変換部２４６，２４９，２５１及び２５３においては、各々がワード伝送レートを７４．２５ＭＢｐｓとする２０ビットワード列データＤＰＡ１’（２０），ＤＰＡ２’（２０），ＤＰＢ１’（２０）及びＤＰＢ２’（２０）が夫々再生される。
このように、図３３に一部分が示される第１２の例にあっては、２チャンネルの光信号ＯＡ及びＯＢが、二つの光ファイバー伝送路３０１及び３０５を夫々通じて伝送される。その他の動作は、図２３及び図２４に示される第１０の例の場合と同様である。
産業上の利用可能性
以上の説明から明らかな如く、上述の如くの本発明に係るデータ時間差吸収回路によれば、それに備えられた複数のメモリ手段に夫々書き込まれる複数のディジタルデータの間に相互時間差があるとき、複数のディジタルデータのうちの少なくとも一つが他に比して遅れている場合及び進んでいる場合のいずれにおいても、複数のメモリ手段から夫々読み出される複数のディジタルデータが、実質的に相互時間差が無いものとされる。即ち、複数のディジタルデータの間に生じていた相互時間差が、適正かつ効果的に吸収されることになる。
また、本発明に係るデータ受信方法、もしくは、本発明に係るデータ受信装置によれば、伝送路を通じた伝送信号に基づいて得られる複数のディジタルデータのための複数のメモリ手段が備えられたもとにおいて、それらの複数のメモリ手段に夫々書き込まれる複数のディジタルデータの間に相互時間差があるとき、複数のディジタルデータのうちの少なくとも一つが他に比して遅れている場合及び進んでいる場合のいずれにおいても、複数のメモリ手段から夫々読み出される複数のディジタルデータが、実質的に相互時間差が無いものとされる。即ち、伝送路を通じた伝送信号に基づいて得られる複数のディジタルデータの間に生じていた相互時間差が、適正かつ効果的に吸収されることになる。
【図面の簡単な説明】
図１は、ディジタル映像信号のデータフォーマットの一例の説明に供される概念図である。
図２は、ディジタル映像信号のデータフォーマットの一例の説明に供される概念図である。
図３は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１の例を示すブロック接続図である。
図４は、図３に示される第１の例におけるデータ分割部の具体構成例を示すブロック接続図である。
図５は、図３に示される第１の例におけるデータ時間差吸収部の具体構成例を示すブロック接続図である。
図６は、図５に示されるデータ時間差吸収部の具体構成例の説明に供されるタイムチャートである。
図７は、図５に示されるデータ時間差吸収部の具体構成例の動作説明に供されるフローチャートである。
図８は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第２の例の一部分を示すブロック接続図である。
図９は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第３の例を示すブロック接続図である。
図１０は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第４の例を示すブロック接続図である。
図１１は、図１０に示される第４の例におけるデータ挿入部の具体構成例を示すブロック接続図である。
図１２は、図１０に示される第４の例におけるデータ挿入部の具体構成例を示すブロック接続図である。
図１３は、図１０に示される第４の例におけるデータ挿入部の具体構成例の説明に供されるタイムチャートである。
図１４は、図１０に示される第４の例におけるデータ時間差吸収部の具体構成例を示すブロック接続図である。
図１５は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第５の例の一部分を示すブロック接続図である。
図１６は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第６の例を示すブロック接続図である。
図１７は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第７の例を示すブロック接続図である。
図１８は、図１７に示される第７の例におけるデータ分割部の具体構成例を示すブロック接続図である。
図１９は、図１７に示される第７の例におけるデータ時間差吸収部の具体構成例を示すブロック接続図である。
図２０は、図１９に示されるデータ時間差吸収部の具体構成例の説明に供されるタイムチャートである。
図２１は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第８の例の一部分を示すブロック接続図である。
図２２は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第９の例を示すブロック接続図である。
図２３及び図２４は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１０の例を示すブロック接続図である。
図２５〜図２９は、図２３に示される第１０の例におけるデータ分割部の動作説明に供されるデータをあらわす概念図である。
図３０は、図２４に示される第１０の例におけるデータ時間差吸収部の具体構成例を示すブロック接続図である。
図３１は、図２５に示されるデータ時間差吸収部の具体構成例の説明に供されるタイムチャートである。
図３２は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１１の例の一部分を示すブロック接続図である。
図３３は、本発明に係るデータ時間差吸収回路の例が用いられた、本発明に係るデータ受信方法の例が実施される、本発明に係るデータ受信装置の例を含んだデータ送受装置の第１２の例の一部分を示すブロック接続図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
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