(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数個のパッドと、
前記複数個のパッドの少なくとも中央部の各直下部の半導体基板内で平面的にＰ型半導体領域とＮ型半導体領域とが接合するように形成されたＰＮ接合とを具備し、
前記各ＰＮ接合が電気的に並列に接続され、
前記Ｐ型半導体領域およびＮ型半導体領域の各領域の幅および不純物濃度は、前記ＰＮ接合の真性ブレークダウンが生じる逆方向電圧より小さく、かつ、上記真性ブレークダウンが生じる逆方向電圧の近傍の逆方向バイアス電圧が印加された時に完全空乏化するように設定されており、
前記ＰＮ接合に逆バイアスを印加して基板のダメージを検出するように構成したことを特徴とする半導体装置。
【請求項２】
前記複数個のパッドの各直下部に形成されたＰＮ接合のＰ型半導体領域およびＮ型半導体領域がそれぞれ連続的に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｐ型半導体領域およびＮ型半導体領域は、それぞれ櫛状パターンを有し、それぞれの櫛歯パターン部分が互いに噛み合うように形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記Ｐ型半導体領域およびＮ型半導体領域にそれぞれ対応して電気的に接続されたＰＮ接合逆バイアス電圧印加用の電極パッドをさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記電極パッドは、前記複数個のパッドが配置されるパッド配置領域に設けられていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記電極パッドに電気的に接続された外部端子をさらに具備することを特徴とする請求項４または５記載の半導体装置。
【請求項７】
チップ内部のテスト回路から前記ＰＮ接合に前記逆バイアスを印加することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項８】
請求項６記載の半導体装置の製造後、前記ＰＮ接合逆バイアス電圧印加用の電極パッドに接続されている外部端子を通じて前記ＰＮ接合に前記逆方向バイアス電圧を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特性のソフトなブレークダウンによるリーク電流を検出することを特徴とする半導体装置のテスト方法。
【請求項９】
請求項１乃至５、７のいずれか１項に記載の半導体装置の製造過程において、半導体チップ上のパッドにワイヤーボンディングを行った後、前記ＰＮ接合に前記逆方向バイアス電圧を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特性のソフトなブレークダウンによるリーク電流を検出することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびそのテスト方法に係り、特に半導体基板の内部に応力がかかる部分の基板構造およびその部分のダメージを検出するテスト方法に関するもので、例えば半導体チップを外囲器にアセンブリした際に機械的応力がかかる基板内部に生じたダメージを検出するために適用される。
【０００２】
【従来の技術】
近年、集積回路の微細化、高機能化に伴い、一般に製造マージンは低下する方向にある。特に、ボンディングパッドの周辺は、半導体チップを外囲器にアセンブリした際のボンディング工程でボンダーの機械的衝撃が直接加わる場所であり、半導体チップの構成材料、構造の組み合わせによっては、ボンディングパッド
（Bonding Pad ）の直下部にクラックを誘発する場合がある。
【０００３】
図７（ａ）および（ｂ）は、従来のＬＳＩチップのボンディングパッドの配置の一例を示す平面図およびパッド直下部にクラックが発生した様子の一例を示す断面図である。
【０００４】
図７（ａ）において、８１はＬＳＩチップの内部回路領域、８２はＬＳＩチップの周辺領域（入出力回路領域）、８３はパッド配置領域である。
【０００５】
図７（ｂ）において、９０は半導体基板、９１は基板表層部に選択的に形成されたフィールド酸化膜、９２は上記フィールド酸化膜９１を含む基板上に形成された層間絶縁膜、９３は前記フィールド酸化膜９１の上方で前記層間絶縁膜９２上に形成されたパッド、９４は表面保護膜、９５はクラックである。
【０００６】
一方、ＭＯＳトランジスタの動作速度は、浅いソース、ドレイン接合による寄生抵抗の増大やキャリヤ（Carrier ）の速度飽和により、高速化が頭打ちになる傾向にあるが、その対策として低抵抗のＣｕ配線、低誘電率層間絶縁膜が採用されようとしている。
【０００７】
上記低誘電率層間絶縁膜を採用した場合、パッド直下部に配線と絶縁膜との剥離不良が生じることがI.R.P.S （Proceedings of International Reliability Physics Symposium）1998,P225 〜P231（文献１) でも報告されており、ＬＳＩの進化に対して切実な問題となっている。
【０００８】
従来、上記したようなパッド下の基板に生じたダメージを検出するためには、アセンブリされた半導体装置のチップを分解し、ＫＯＨ等のエッチング液を用いて欠陥を検出していた。
【０００９】
しかし、この方法は、欠陥検出処理が煩わしく、しかも、チップの全領域について基板のダメージを高精度で検出することが不可能である。
【００１０】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、半導体基板の内部に応力がかかる部分のダメージを簡易に高精度で検出することが不可能であるという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、半導体基板の内部に応力がかかる部分のダメージを簡易に高精度で検出し得る半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された複数個のパッドと、前記複数個のパッドの少なくとも中央部の各直下部の半導体基板内で平面的にＰ型半導体領域とＮ型半導体領域とが接合するように形成されたＰＮ接合とを具備し、前記各ＰＮ接合が電気的に並列に接続され、前記Ｐ型半導体領域およびＮ型半導体領域の各領域の幅および不純物濃度は、前記ＰＮ接合の真性ブレークダウンが生じる逆方向電圧より小さく、かつ、上記真性ブレークダウンが生じる逆方向電圧の近傍の逆方向バイアス電圧が印加された時に完全空乏化するように設定されており、前記ＰＮ接合に逆バイアスを印加して基板のダメージを検出するように構成したことを特徴とする。
【００１５】
また、前記各半導体装置において、前記Ｐ型半導体領域およびＮ型半導体領域にそれぞれ対応して電気的に接続されたＰＮ接合逆バイアス電圧印加用の電極パッドをさらに具備することが望ましく、前記ＰＮ接合に逆バイアスを印加して基板のダメージを検出するためのテスト回路あるいは前記電極パッドに電気的に接続された外部端子をさらに具備することが望ましい。
【００１６】
また、本発明の第１の半導体装置のテスト方法は、本発明の半導体装置の製造後、前記ＰＮ接合逆バイアス電圧印加用の電極パッドに接続されている外部端子を通じて前記ＰＮ接合に所定の逆方向バイアス電圧を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特性のソフトなブレークダウンによるリーク電流を検出することを特徴とする。
【００１７】
また、本発明の第２の半導体装置のテスト方法は、本発明の半導体装置の製造過程において、半導体チップ上のボンディングパッドにワイヤーボンディングを行った後、前記ＰＮ接合に所定の逆方向バイアス電圧を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特性のソフトなブレークダウンによるリーク電流を検出することを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１９】
まず、本発明の理論的な背景について説明する。
【００２０】
一般に、ＰＮ接合に電界を印加した時に生じる空乏層中に存在する重金属や格子欠陥は、キャリヤの生成、再結合中心として働き、ＰＮ接合にソフトなブレークダウンが生じることが、超ＬＳＩプロセス制御工学, P26 〜P27 （文献２）、 K.V.Ravi, "Imperfections and Impurities in Semiconductor Silicon" A Wiley interscience Publication, 1981, P235,p258（文献３）に記載されている。
【００２１】
本発明は、上記の理論を応用し、半導体基板の内部に応力がかかる部分に生じた格子欠陥等によるダメージをＰＮ接合のソフトなブレークダウンとして検出するものである。
【００２２】
即ち、半導体基板の内部に応力がかかる部分は、例えば半導体チップを外囲器にアセンブリした際に外部から機械的応力がかかる基板内部、特にワイヤー接続あるいはバンプ（Bump）搭載用のボンディングパッド（Bonding Pad ）の直下部が代表的であり、この直下部の基板内に平面的（二次元）に配置されたＰ型半導体領域とＮ型半導体領域とが接合するＰＮ接合を形成しておく。
【００２３】
例えば半導体チップを外囲器にアセンブリした際のボンディング工程でボンディングパッド直下部の基板のＰＮ接合領域にダメージ（例えは結晶転位：Dislocation ）が発生した場合、この結晶転位は結晶構造を歪ませ、バンドギャップ中に準位を作る。
【００２４】
この準位が空乏層中にあれば、それらはキャリアの再結合中心として働き、ＰＮ接合の逆方向特性にキャリアの再結合電流が観測されるようになって、ＰＮ接合に逆方向電圧を印加するとリーク電流となる。特に、ダメージがデバイス特性に影響を与えるほど大きくなり、リーク電流が増大すると、ＰＮ接合は、図１に示す逆方向電圧Ｖreverse対逆方向電流Ｉreverse特性のように、ソフトなブレークダウン（Break Down）が生じる（文献２のＰ２６〜２７、文献３のＰ２３５，Ｐ２５８参照）。なお、図１中、ＶbdはＰＮ接合の真性ブレークダウンが生じる電圧である。
【００２５】
上記原理を利用すれば、空乏層の外にダメージが存在する場合でも、印加電圧を増加させることによって、空乏層が伸び、その存在を電気的に検出でき、基板のダメージを高精度で検出することが可能になる。
【００２６】
しかし、逆方向電圧をある程度以上印加すると、真性のジャンクション（Junction）ブレークダウンが生じるので、空乏層から離れた部分に存在する欠陥（ダメージ）は単一のＰＮ接合構造では検出できない。
【００２７】
そこで、所定の設計基準にしたがってＰＮ接合パターンを形成しておくことにより、ＰＮ接合に逆方向電圧を印加した時に、Ｐ領域、Ｎ領域のそれぞれから空乏層が伸び、原理的にはＰＮ接合を配置した全ての領域に発生したダメージの存在を電気的に検出できることになる。
【００２８】
＜第１の実施の形態＞
図２（ａ）は、本発明の半導体装置の第１の実施の形態として、ＣＭＯＳロジックＬＳＩの一部を概略的に示す上面図である。
【００２９】
図２（ａ）に示すロジックＬＳＩのチップ１０は、中央部の内部セル領域１１と、周辺部の入出力（Ｉ／Ｏ）セル領域１２と、外周部のパッド配置領域１３とにほぼ区分される。
【００３０】
パッド配置領域１３には、複数個の接続パッド（本体パッド）１３１および後述する一対のバイアス電圧印加用（基板ダメージ検出用）のパッド１３２が図２（ａ）に示したような配置で形成されている。そして、各パッド１３１の直下部の半導体基板、特にアセンブリした際に外部から機械的応力がかかる少なくともパッド中央部の直下部の基板２０には、基板面内で平面的（二次元）にＰ型半導体領域（Ｐ領域）とＮ型半導体領域（Ｎ領域）との接合（ＰＮ接合）が形成されている。
【００３１】
図２（ｂ）は、図２（ａ）中のボンディングパッド１３１の直下部にクラックが発生した様子の一例を示すものであり、図２（ａ）中のＢ−Ｂ線に沿う断面構造を概略的に示したものである。
【００３２】
図２（ｂ）において、２０は半導体基板（例えばＰ型シリコン）であり、パッド中央部の直下部の基板２０には、基板面内で平面的（二次元）にＰ領域２１とＮ領域２２とのＰＮ接合が形成されている。２５は半導体基板の表層部に選択的に形成されたフィールド酸化膜、２６はフィールド酸化膜２５を含む基板上に形成された層間絶縁膜、１３１はフィールド酸化膜２５の上方で層間絶縁膜２６上に形成されたボンディングパッド、２７は表面保護膜、２８はクラックである。
【００３３】
前記各パッド１３１の直下部のＰＮ接合は、電気的に並列に接続されるものであり、本例では、各パッド１３１の直下部のＰ領域２１が連続的に形成されるとともに、各パッド１３１の直下部のＮ領域２２が連続的に形成されている。
【００３４】
この場合、図２（ａ）に示すように、Ｐ領域２１およびＮ領域２２は、それぞれ櫛状パターンを有し、それぞれの櫛歯パターン部分が互いに噛み合うように形成されている。
【００３５】
また、Ｐ領域２１に連なるＰ+ 型電極引き出し領域２３およびＮ領域２２に連なるＮ+ 型電極引き出し領域２４がパッド配置領域１３の基板に形成されている。そして、前記Ｐ+ 型電極引き出し領域２３およびＮ+ 型電極引き出し領域２４は、対応して前記一対のバイアス電圧印加用のパッド１３２にコンタクトしている。
【００３６】
なお、前記Ｐ領域２１、Ｐ+ 型電極引き出し領域２３、Ｎ領域２２、Ｎ+ 型電極引き出し領域２４は、半導体基板２０の素子形成領域におけるＣＭＯＳ分離用のフィールド酸化膜の直下部の半導体基板にＮウエル、Ｐウエルを形成する際に同時に作り込まれる。
【００３７】
また、前記Ｐ領域２１およびＮ領域２２は、前記ＰＮ接合に逆方向電圧を印加してそのレベルを増大する時に、図１に示したＶreverse−Ｉreverse特性のように真性ブレークダウンが生じる前に完全空乏化するように、それぞれの領域の幅Ｘ、Ｙおよびそれぞれの不純物濃度が設定されている。
【００３８】
つまり、ＰＮ接合に真性ブレークダウンが生じる逆方向電圧より小さく、かつ、真性ブレークダウンが生じる逆方向電圧Ｖbdの近傍の逆方向電圧が印加された時に完全空乏化するように設定されている。この場合、ＰＮ接合の櫛形パターンの設計基準としては、図３（ａ）、（ｂ）に示すような関係が成立することが必要である。
【００３９】
即ち、図３（ａ）は、ＰＮ接合の真性ブレークダウン電圧Ｖbdよりも小さい逆方向電圧Ｖreverseを印加した時のＰ領域２１の幅Ｗpmetおよび空乏層幅Ｗpdep、Ｎ領域２２の幅Ｗnmetおよび空乏層幅Ｗndepの一例を示している。
【００４０】
また、図３（ｂ）は、ＰＮ接合の真性ブレークダウン電圧Ｖbdを印加した時のＰ領域２１の幅Ｗpmetおよび空乏層幅Ｗpdep、Ｎ領域２２の幅Ｗnmetおよび空乏層幅Ｗndepを示している。
【００４１】
図３（ａ）、（ｂ）において、２×Ｗpdep≧Ｗpmet、且つ、２×Ｗndep≧Ｗnmetを満たす関係が成立すればよい。なお、図３（ａ）、（ｂ）は、Ｐ領域２１の不純物濃度よりもＮ領域２２の不純物濃度が高く、Ｗpdep＞Ｗndepである状態を示している。
【００４２】
上記した構造のＬＳＩによれば、その製造過程においてボンディングパッド１３１の直下部の基板２０にダメージが生じている場合には、例えばボンディング工程後の抜き取りテストに際して前記一対のバイアス電圧印加用のパッド１３２からＰＮ接合に逆方向バイアス電圧を印加した時に、ＰＮ接合にソフトなブレークダウンが生じ、そのリーク電流が前記一対のバイアス電圧印加用のパッド１３２に流れるので、基板ダメージを検出することが可能になる。
【００４３】
この際、全てのボンディングパッド１３１の直下部のＰＮ接合が電気的に並列に接続されているので、全てのボンディングパッド１３１の直下部の基板内部のダメージを検出することができる。
【００４４】
なお、全てのボンディングパッド１３１の直下部の基板内部のうちのダメージ箇所は、基板裏面からの発光を観測する既知の技術を利用することにより同定が可能である。
【００４５】
また、上記した構造のＬＳＩによれば、その製造に際して、従来のＬＳＩの製造工程に対してマスクのみの変更で対応でき、プロセスの追加を必要としない。また、ＰＮ接合から引き出した電極にバイアス電圧を印加するようにすれば、パターンの増大が殆んど生じない。また、寄生容量の増加も殆んど生じない。したがって、ボンディングパッド１３１を有する全ての製品に適用可能であり、汎用性がきわめて高い。
【００４６】
なお、Ｐ領域２１およびＮ領域２２のパターンは、前記したようにそれぞれの櫛歯パターン部分が互いに噛み合うように形成された櫛状パターンに限らず、基本的には前記したような設計基準を満たすものであればどのようなパターンでもよい。
【００４７】
図４は、図２（ａ）に示したＰＮ接合の櫛形パターンの変形例を示す。
【００４８】
図４に示すＰＮ接合のパターンは、Ｐ領域５１およびＮ領域５２のそれぞれからチューリップの花模様のパターンが突出し、この突出部分が互いに噛み合うように形成されたものであり、異なる導電領域を挟んで対向する同一導電領域相互の対向距離ｄ1 、ｄ2 は前述の設計基準を満たすように決定される。
【００４９】
また、前記実施の形態において、ＰＮ接合領域とパッド１３１との大きさ関係については、一義的な制約はないが、ＰＮ接合領域を大きく設定した方が検出感度は上昇する。
【００５０】
しかし、通常はパッド１３１の中央付近に対してボンディングが行われるので、ＰＮ接合領域の大きさはパッド１３１の大きさより必ずしも大きい必要はなく、前記ＰＮ接合領域には、トランジスタやダイオード等の素子を形成できないので、ＰＮ接合領域を大きくするとチップサイズの縮小には不利である。したがって、一般に、チップサイズに余裕がある場合は、ＰＮ接合領域をパッドサイズよりも大きく設定した方が検出感度は上昇する。
【００５１】
また、パッド１３１上にバンプ（図示せず）を形成する場合は、パッド１３１の電極露出部分の全てにバンプが成長するので、ＰＮ接合領域をパッド１３１と同等の大きさに設計した方が効果的な場合もある。
【００５２】
図５（ａ）、（ｂ）は、図２中のＰＮ接合領域の大きさを変えた例を示す。
【００５３】
図５（ａ）は、ＰＮ接合領域をパッド１３１よりも小さく設定した場合の一例を示しており、図５（ｂ）は、ＰＮ接合領域をパッド１３１よりも小さく設定した場合の一例を示している。
【００５４】
図５（ａ）、（ｂ）において、６１はＰ領域、６２はＮ領域、１３１ａはパッド１３１上の絶縁膜のパッド開口領域を示しており、６０はパッド１３１上の中央付近に対してボンディングが行われる領域の一例を示している。
【００５５】
次に、本発明をボンディングパッド直下部以外の基板のダメージを検出する場合に適用した例を説明する。
【００５６】
近年、ＬＳＩの高機能化、高付加価値化に伴い、ロジックＬＳＩにＤＲＡＭを混載するために、半導体基板にトレンチキャパシタを形成する場合がある。この場合、異なる組成の材料をチップ内部に三次元的に積層することによって生ずる応力がダメージの発生の原因になるおそれがある。
【００５７】
そこで、前記したようなＰＮ接合領域を、基板のボンディングパッド直下部以外にも所望の部分に形成し、チップ内部のダメージ（結晶転位）を検出するようにしても有効である。
【００５８】
図６は、本発明の第２の実施の形態に係るＬＳＩを概略的に示す上面図である。  このＬＳＩは、ボンディングパッド直下部だけでなく、それ以外の部分の基板のダメージの検出を可能にした例である。
【００５９】
図６に示すＬＳＩにおいては、チップ外周部のパッド配置領域およびチップ内部領域の複数の場所にそれぞれ櫛形のＰ領域７１とＮ領域７２とが接合するＰＮ接合領域が形成され、各ＰＮ接合領域のＰ領域７１相互およびＮ領域７２相互は配線７０で電気的に接続されている。この配線７０として多層配線を用いることにより、配線を交差させることも可能であり、Ｐ領域７１とＮ領域７２の配置関係を任意に入れ替えることも可能であり、チップ内部領域のＰＮ接合領域を任意の場所にＰＮ接合領域を配置することが可能である。
【００６０】
この例では、チップのコーナー部に引き出した１組の検出パッド７３２により、パッド配置領域の直下部およびチップ内部領域の全ての部分のダメージ情報を電気的に検出することができる。なお、図６中、通常のボンディングパッドは、図示の簡単化のために省略した。
【００６１】
ここで、本発明の半導体装置の特徴および効果を纏めて記述する。
【００６２】
即ち、本発明の半導体装置は、半導体チップを外囲器にアッセンブリした時に基板内部に応力のかかる部分、特に機械的応力が加わるボンディングパッド直下部の基板に平面的なＰＮ接合を形成されている。
【００６３】
そして、ＰＮ接合のＰ型半導体領域およびＮ型半導体領域の各領域の幅および不純物濃度は、ＰＮ接合に逆方向バイアス電圧が印加された時に真性ブレークダウンが生じる前に完全空乏化するように設定されている。
【００６４】
この場合、ＰＮ接合のＰ領域およびＮ領域は、それぞれ櫛状パターンを有し、それぞれの櫛歯パターン部分が互いに噛み合うように形成されているので、パターン設計が容易になる。
【００６５】
したがって、ＰＮ接合のＰ型半導体領域およびＮ型半導体領域にそれぞれ対応して電気的に接続されたＰＮ接合逆バイアス電圧印加用の電極パッドを設けておき、ＰＮ接合に逆バイアス電圧を印加することにより、アッセンブリ時に生じた基板内部のダメージをＰＮ接合のＩ−Ｖ特性のソフトなブレークダウンによるリーク電流としてＰＡ単位の極めて高い精度で検出することが可能になる。
【００６６】
この場合、通常の複数個のボンディングパッドが配置されるパッド配置領域の空き領域にＰＮ接合逆バイアス電圧印加用の電極パッドを設けることによって、チップ面積の増大をまねかなくて済む。
【００６７】
また、ＰＮ接合が基板内部で二次元的に設けられているので、アッセンブリ時に生じた基板内部のダメージを広範囲に検出することが可能になる。
【００６８】
また、基板内の機械的な応力がかかる全ての部分、例えば複数個のボンディングパッドの各直下部に形成されたＰＮ接合のＰ型半導体領域およびＮ型半導体領域がそれぞれ連続的に形成されることにより、各ＰＮ接合が電気的に並列に接続されているので、基板内の一箇所でもダメージを受けた箇所があれば検出することが可能になる。
【００６９】
さらに、ＰＮ接合逆バイアス電圧印加用の電極パッドに電気的に接続された外部端子を設けておくことにより、ダメージ検出テストを半導体装置の外部から容易に行うことが可能になる。たとえば、ボンディング時に生じたダメージをボンディング工程直後の抜き取り検査により容易に検出することが可能になる。
【００７０】
さらに、ＰＮ接合に逆バイアスを印加して基板のダメージを検出するためのテスト回路を設けておくことにより、チップを分解することなく、外部端子を使用することなく、チップのテスト工程でダメージ検出テストを容易に行うことが可能になる。
【００７１】
また、本発明の半導体装置のテスト方法は、前述したような半導体装置の製造後、前記ＰＮ接合逆バイアス電圧印加用の電極パッドに接続されている外部端子を通じて前記ＰＮ接合に所定の逆方向バイアス電圧を印加し、前記ＰＮ接合のリーク電流を検出することによりＰＮ接合の逆方向電圧対逆方向電流特性のソフトブレークダウンの有無を検出することを特徴とするものである。
【００７２】
また、本発明の半導体装置のテスト方法は、前述したような半導体装置の製造過程において、半導体チップ上のボンディングパッドにワイヤーボンディングを行った後、前記ＰＮ接合に所定の逆方向バイアス電圧を印加し、前記ＰＮ接合のリーク電流を検出することによりＰＮ接合の逆方向電圧対逆方向電流特性のソフトブレークダウンの有無を検出することを特徴とするものである。
【００７３】
【発明の効果】
上述したように本発明の半導体装置およびそのテスト方法によれば、半導体基板の内部に応力がかかる部分のダメージを簡易に高精度で検出することができる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するために、ＰＮ接合の逆方向電圧対逆方向電流特性（ＩＶ特性）の一例を示す特性図。
【図２】本発明の半導体装置の第１の実施の形態に係るＣＭＯＳロジックＬＳＩの一部を概略的に示す上面図および断面図。
【図３】図２中のＰＮ接合の櫛形パターンの設計基準を説明するために示す上面図。
【図４】図２中のＰＮ接合の櫛形パターンの変形例を示す平面図。
【図５】図２中のＰＮ接合領域の大きさを変えた例を示す平面図。
【図６】本発明の半導体装置の第２の実施の形態に係るＬＳＩの一部を概略的に示す上面図。
【図７】従来のＬＳＩのボンディングパッドの直下部にクラックが発生した様子の一例を示す断面図。
【符号の説明】
１３…パッド配置領域、
１３１…ボンディングパッド、
１３２…バイアス電圧印加用（基板ダメージ検出用）パッド、
２０…基板、
２１…Ｐ領域、
２２…Ｎ領域、
２８…クラック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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