(57)【特許請求の範囲】
【請求項１】
半導体シリコン基板上にゲート酸化膜を介して形成されたゲート電極を具備する半導体装置におけるゲート酸化膜とゲート電極との界面に存在する不良を解析する半導体装置の不良解析方法において、
前記ゲート電極を被覆するＢＰＳＧ膜から成る層間絶縁膜をＣＨＦ３ガスを用いてゲート電極の側壁部に当該層間絶縁膜を残膜させるように当該ゲート電極の表面が露出するまでエッチング除去する第１のエッチング工程と、
前記第１のエッチング工程において前記ゲート電極の側壁部に残膜した層間絶縁膜をマスクにしてＣＦ４ガスを用いて前記層間絶縁膜を残膜させながら当該ゲート電極をエッチング除去して、前記ゲート酸化膜の表面を露出させ、当該ゲート酸化膜とゲート電極との界面に存在する不良を露出させる第２のエッチング工程とを有することを特徴とする半導体装置の不良解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の不良解析方法に関し、ＬＳＩの検査解析時のエッチング技術に関する。
【０００２】
【従来の技術】
現状のＬＳＩの不良解析では、発見の困難な欠陥も数多く存在している。その欠陥の一つには、ウエハプロセス中に発生したダストであり、ゲート酸化膜とポリシリコン膜等から成るゲート電極との界面に付着していると推定されている。
【０００３】
従って、欠陥を特定するためには、前記ゲート酸化膜の表面にダメージを与えることなしに、ゲート酸化膜の表面を露出させる必要がある。そして、このゲート酸化膜とゲート電極との界面とを露出させる方法として、砥石で研磨する研磨法が一般的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、前述した砥石で研磨する研磨法では、成功した場合でもある特定の場所に限定されるし、失敗も多い。しかも、厳密に言えば、完全な平坦面でない砥石で、チップ全体を均一に削ることは不可能である。
【０００５】
そこで、従来、薬品によるウエットエッチング装置やプラズマエッチング装置を用いたエッチング方法が検討されていたが、所望の成果は得られなかった。
【０００６】
即ち、従来の方法で、ＢＰＳＧ膜等から成る層間絶縁膜を除去すると、ＢＰＳＧ膜とゲート電極及びゲート酸化膜との間で、高いエッチング選択比がとれないために、同時にゲート電極及びゲート酸化膜も除去されてしまい、ゲート酸化膜とゲート電極との界面に存在している欠陥も消失してしまう。
【０００７】
このように従来では、ＢＰＳＧ膜とゲート電極及びゲート酸化膜との間で、高いエッチング選択比がとれないため、ＢＰＳＧ膜だけを、ゲート電極だけを、それぞれエッチングすることは非常に困難であり、従来の選択的なエッチング方法では、ＬＳＩの不良解析には不向きであった。
【０００８】
また、一般にゲート長が１．５μｍよりもデザインルールの大きいプロセスではシングルドレイン構造やＤＤＤ（double doped drain）構造の半導体装置が広く実用化されているが、これらはＬＤＤ（lightly doped drain）構造のサブミクロンＭＯＳデバイスと異なり、サイドウォールスペーサ膜を持たないため、ゲート電極側部でのエッチングダメージが大きく、不良解析時のエッチングに耐えられないという問題もあった。
【０００９】
従って、本発明ではＬＳＩの不良解析を行う上で、有効なエッチング方法を用いた半導体装置の不良解析方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本発明は半導体シリコン基板１上にゲート酸化膜２を介して形成されたゲート電極３を具備する半導体装置におけるゲート酸化膜２とゲート電極３との界面に存在する不良を解析する半導体装置の不良解析方法において、図２（ａ）に示すように前記ゲート電極３を被覆する層間絶縁膜５を当該ゲート電極３の表面が露出するまでＣＨＦ3ガスを用いてエッチング除去する第１のエッチング工程と、図２（ｂ）及び図２（ｃ）に示すように前記ゲート電極３の側壁部に残膜した層間絶縁膜５Ｂ及び５Ｃをマスクにして当該ゲート電極３をＣＦ4ガスを用いてエッチング除去して、前記ゲート酸化膜２の表面を露出させる第２のエッチング工程とを有することを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、本発明の半導体装置の不良解析方法に係る一実施形態について図面を参照しながら説明する。
【００１２】
図１において、一導電型、例えばＰ型の半導体シリコン基板１上にゲート酸化膜２を介しておよそ３０００Å〜４０００Åの膜厚のポリシリコン膜から成るゲート電極３が形成されている。尚、前記ゲート電極３は、ポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜との積層膜から成る、いわゆるポリサイドゲート電極であっても良い。４は素子分離膜であり、５はおよそ６０００Åの膜厚のＢＰＳＧ膜等から成る層間絶縁膜である。尚、便宜的に図示していないが、前記ゲート電極３に隣接するように、前記シリコン基板１の表層にＮ型のソース・ドレイン領域が形成され、このソース・ドレイン領域にコンタクトするように、前記層間絶縁膜５を介して金属配線が形成されることにより、例えば、１．６μｍルールの半導体装置が完成する。
【００１３】
このような半導体装置における不良解析方法を図２に基づいて説明する。
【００１４】
先ず、図２（ａ）に示すように前記ゲート電極３の表面が露出する位置まで前記層間絶縁膜５をエッチング除去する。ここで、前記層間絶縁膜５は、前記素子分離膜４上と前記ゲート電極３の側壁部に残膜して層間絶縁膜５Ａとなる。
【００１５】
本工程のエッチング条件は、反応性イオンエッチング（ＲＩＥ）装置を用いて、例えば流量が８０ｓｃｃｍのＣＨＦ3ガス、真空度が２．６６Ｐａ、ＲＦ出力が６０Ｗ、エッチング時間が４０分である完全異方性のエッチング法とする。
【００１６】
次に、図２（ｂ）（エッチング途中）及び図２（ｃ）に示すように前記層間絶縁膜５Ａ（当該層間絶縁膜５Ａは、エッチングの進行に伴い層間絶縁膜５Ｂ，５Ｃとなる。）をマスクにして前記ゲート電極３をエッチング除去することで、前記ゲート酸化膜２の表面を露出させ、ゲート電極３とゲート酸化膜２の界面に存在する欠陥（例えば、ピン・ホール６）を見つけることに成功した。
【００１７】
本工程のエッチング条件は、ＲＩＥ装置を用いて、例えば流量が８０ｓｃｃｍのＣＦ4ガス、真空度が５３．２Ｐａ、ＲＦ出力が４０Ｗ、エッチング時間が１５分である等方性エッチング法とする。
【００１８】
以上説明したように本発明は、ゲート電極３の表面が露出する位置まで層間絶縁膜５をエッチングする完全異方性エッチングと、その残膜した層間絶縁膜５Ａをマスクとして用いた等方性エッチングとを組み合わせることで、ゲート酸化膜２の表面にダメージを与えることなしにゲート電極３の除去が可能になる。
【００１９】
特に、本発明では１．６μｍルールまでの比較的デザインルールが大きく、サイドウォールスペーサ膜を持たないために、ゲート電極３の密着性が弱く、従来の不良解析時のエッチングに耐えられないようなデバイス構造でも、本発明を採用することでゲート酸化膜２の表面にダメージを与えることなしにゲート電極３の除去が可能になる。
【００２０】
尚、使用したＲＩＥ装置は、カソード・カップリング方式の枚葉式装置であり、現段階では、当社で採用の０．３５μｍルールまでの微細化プロセスにおける半導体装置の不良解析に適用できることが確認できた。
【００２１】
また、このマスキング（第１のエッチング時に残膜させた層間絶縁膜５Ａを第２のエッチング時のマスクとして用いる）方法の導入により次世代の０．２５μｍルール、０．１８μｍルール微細化プロセスの半導体装置の不良解析にもＲＩＥ技術を展開できる可能性が広がった。即ち、例えば０．３μｍルール以下のレベルになると、ゲート電極の側部からのエッチングダメージの影響が大きくなり、ゲート酸化膜への影響が懸念される。そのため、本発明では、ゲート電極の側部からのゲート酸化膜２のエッチング耐性を向上させるためにマスキング方法を取り入れることで、ゲート電極の側部からのエッチングダメージの影響を小さくし、ＲＩＥ装置で言われている通常のウエハプロセスでの使用限界（およそゲート長が０．３５μｍ程度）に対して、この不良解析という特殊な用途において、その使用限界を先延ばしできるようになる。
【００２２】
【発明の効果】
本発明によれば、ゲート電極の表面が露出する位置まで層間絶縁膜をエッチングする完全異方性エッチング法と、その残膜した層間絶縁膜をマスクとして用いた等方性エッチング法とを組み合わせることで、ゲート酸化膜の表面にダメージを与えることなしにゲート電極の除去が可能になり、ＳＥＭ観測によってゲート酸化膜上に存在する欠陥が確実に観測できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の不良解析方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の不良解析方法を示す断面図である。
【図１】
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【図２】
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