(57)【特許請求の範囲】
【請求項１】
ＳＤＨ伝送方式におけるポインタ処理装置において、入力された多重フレームデータをシリアルでポインタ処理すべく、
該多重フレームデータの各チャンネルにアドレスを割り付けるためのアドレス生成部と、
該多重フレームデータから少なくともＨ１／Ｖ１バイト，Ｈ２／Ｖ２バイトを含むポインタバイトの抽出を行なうポインタ抽出部と、
所要のポインタ処理を施すポインタ処理部と、
該多重フレームデータからＨ１／Ｖ１バイトを抽出するタイミングで、抽出したポインタバイトのうちのＨ１／Ｖ１バイトが示す情報群を保持する第１ＲＡＭと、
該多重フレームデータからＨ２／Ｖ２バイトを抽出するタイミングで、抽出したポインタバイトのうちのＨ２／Ｖ２バイトが示す情報群，受信したポインタバイトによりポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群を保持する第２ＲＡＭとを有し、
該第１ＲＡＭおよび第２ＲＡＭへ上記の各情報群を書き込む処理、および、保持されている多重フレームデータについての上記各情報群を該ポインタ処理部へ供給すべく、該多重フレームデータからＨ２／Ｖ２バイトを抽出するタイミングで、当該情報群を該第１ＲＡＭおよび第２ＲＡＭからそれぞれ読み出す処理の一連の動作を制御するＲＡＭ制御部とをそなえて構成されたことを特徴とする、ＳＤＨ伝送方式におけるポインタ処理装置。
【請求項２】
該ポインタ処理部が、
該多重フレームデータからＨ１／Ｖ１バイトを抽出するタイミングで、受信したＨ１／Ｖ１バイトのビット数を圧縮して、このビット数を圧縮した情報を該第１ＲＡＭに保持させる第１ポインタ翻訳部と、
該多重フレームデータからＨ２／Ｖ２バイトを抽出するタイミングで、該多重フレームデータ，該第１ポインタ翻訳部で生成したビット数圧縮情報並びに上記の受信ポインタバイトのＨ２／Ｖ２バイトが示す情報群，ポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群に基づいて、ポインタ処理制御信号及びポインタ処理結果を生成して、これらの情報群を該第２ＲＡＭに保持させる第２ポインタ翻訳部とをそなえて構成されていることを特徴とする、請求項１記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項３】
該ポインタ処理部が、
該多重フレームデータからＨ１／Ｖ１バイトを抽出するタイミングで、受信したＨ１／Ｖ１バイトのビット数を圧縮して、このビット数を圧縮した情報を該第１ＲＡＭに保持させる第１ポインタ翻訳部をそなえて構成されていることを特徴とする、請求項１記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項４】
該多重フレームデータから各チャンネルのポインタ値を示す情報信号を抽出し、該情報信号のＭＳＢを除く下位ビットを該第２ＲＡＭに保持させるように構成するとともに、
該多重フレームデータの各チャンネルの信号サイズがＴＵ３のときの該情報信号のＭＳＢ１ビットを保持しうるラッチ回路をそなえ、
該ラッチ回路の書き込み及び読み出しの制御信号として、該ＴＵ３のチャンネルに割り当てたアドレス値をデコードした信号が使用されることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項５】
該ポインタ処理部が、
受信ポインタ値と前フレームの受信ポインタ値との一致を検出して、この一致検出結果を１ビット情報で該第２ＲＡＭに保持させる一致検出部と、
無効な情報を示すポインタバイトを受信したときは該第２ＲＡＭに保持されているポインタ値をポインタ値範囲外のある値に変換したのちにこの変換情報を該第２ＲＡＭに保持させるポインタ値範囲外変換部と、
該第２ＲＡＭに格納されている一致検出結果を示す信号と前ポインタ値と受信ポインタバイトの値との一致検出結果の論理積によってノーマルポインタ値３連続一致受信を検出するノーマルポインタ値３連続一致受信検出部とをそなえて構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項６】
該ポインタ処理部が、ＬＯＰ状態を検出するＬＯＰ検出部をそなえ、該ＬＯＰ検出部が、ＮＤＦイネーブル受信と無効ポインタ受信と前フレームのＮＤＦイネーブル受信の情報と前フレームのカウント値とに基づいて、所要の真理値表に従い、ＮＤＦイネーブル連続受信回数または無効ポインタの連続受信回数をカウントするカウント制御部をそなえて構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項７】
該ポインタ処理部が、
ＮＤＦイネーブル受信と無効ポインタ受信と前フレームのＮＤＦイネーブル受信の情報と前フレームのカウント値とに基づいて、所要の真理値表に従い、ＮＤＦイネーブル連続受信回数または無効ポインタの連続受信回数をカウントするカウント制御部をそなえることにより、ＬＯＰ状態を検出するＬＯＰ検出部をそなえるとともに、
ＩＮＣ／ＤＥＣ受信結果を認識するＩＮＣ／ＤＥＣ受信結果認識部をそなえ、
該ＩＮＣ／ＤＥＣ受信結果認識部が、受信ポインタバイトからＩＮＣとＤＥＣを検出するＩＮＣ／ＤＥＣ検出部と、ＮＤＦイネーブル及びＩＮＣ／ＤＥＣ受信後のｎフレーム間はＩＮＣ／ＤＥＣ受信によるスタッフ制御を抑制して、ＩＮＣ／ＤＥＣ連続受信によるメモリスリップを防止すべく、ｎ進カウント部を有するスタッフ制御抑制部とをそなえ、該ｎ進カウント部のカウント結果とＩＮＣ及びＤＥＣのうちのどちらか１つの受信結果をＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭに保持し、このＲＡＭに保持したＩＮＣ／ＤＥＣの受信結果とｎ進カウント値と該ＬＯＰ検出部で得られるＮＤＦイネーブル受信結果とを用いて、ＩＮＣ／ＤＥＣ受信結果を認識するように構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項８】
該ポインタ処理部が、アラーム状態遷移保護部をそなえ、
該アラーム状態遷移保護部が、アラーム状態遷移を行なうためのｍ段の保護回路として、カウント機能を有するカウント制御部と、該カウント制御部でのカウント値を記憶するアラーム状態遷移保護用ＲＡＭとをそなえ、アラーム状態遷移対象信号を受信すれば該カウント制御部のカウントアップを行ない、該アラーム状態遷移対象信号を未受信ならば該カウント制御部のカウントリセットを行ない、該カウント制御部のカウント値が最大値になった時点で、アラーム状態に遷移し、アラーム解除条件を受信するまでは該カウント制御部のカウント値を最大値のまま該第２ＲＡＭで保持させ、該第２ＲＡＭから該カウント値を読み出したときに該カウント値が最大値に達しているか否かで該当チャンネルがアラーム状態であるか否かを認識するように構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項９】
該ポインタ処理部が、受信ポインタ値とは別に実際に今そのポインタ値でハードが動作しているアクティブポインタ値を各チャンネル毎に保持するアクティブポインタ値保持部をそなえ、
該アクティブポインタ値保持部が、該アクティブポインタ値のうちＭＳＢを除く下位ビットをアクティブポインタ値保持用ＲＡＭに保持させ、該多重フレームデータの各チャンネルの信号サイズがＴＵ３のときのＭＳＢの１ビットをラッチするラッチ回路をそなえるとともに、該ラッチ回路の書き込み及び読み出しの制御信号として、ＴＵ３のチャンネルに割り当てられたアドレス値をデコードした信号が使用されるように構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１０】
該ポインタ処理部が、
受信ポインタ値とは別に実際に今そのポインタ値でハードが動作しているアクティブポインタ値を各チャンネル毎に保持するアクティブポインタ値保持部と、
ＳＰＥの先頭バイトとしてのＪ１バイト，Ｖ５バイトを認識するＳＰＥ先頭バイト認識部とをそなえ、
該ＳＰＥ先頭バイト認識部が、該ＳＰＥの先頭バイトを検索するためのオフセットカウンタ部を有し、該アクティブポインタ値保持部からアクティブポインタ値を読み出し、ＳＰＥイネーブル信号とオフセットカウンタ値と該アクティブポインタ値との一致検出結果の論理積により、ＳＰＥの先頭バイト位置を認識するように構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１１】
該多重フレームデータの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを設定するマッピング設定レジスタ群をそなえるとともに、該アドレス生成部によって各チャンネルに割り付けられたアドレスを用い該マッピング設定レジスタ群から該当チャンネルの信号サイズを選択する信号サイズ選択部をそなえ、上記のマッピング設定レジスタ群，信号サイズ選択回路により、該多重フレームデータの各チャンネルの信号サイズを認識し、その情報を上記のポインタ抽出部，ポインタ処理部及びＲＡＭ制御部へ渡すことによって、信号サイズに応じて共通の回路でポインタ抽出・ポインタ処理を行なうように構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１２】
該マッピング設定レジスタ群として、３個のＴＵ３／ＴＵＧ３設定レジスタと、各ＴＵ３／ＴＵＧ３設定レジスタ毎に７つ、合計２１個のＴＵ２／ＴＵＧ２設定レジスタとをそなえ、該ＴＵ３／ＴＵＧ３設定レジスタにより該当チャンネルがＴＵ３にマッピングされているか否かを判定し、ＴＵ３にマッピングされていなければ、該ＴＵ２／ＴＵＧ２設定レジスタにより、ＴＵ２にマッピング設定されているか、ＴＵ１２にマッピングされているかを判定して、該当チャンネルの信号サイズを認識する信号サイズ認識部が設けられていることを特徴とする、請求項１１記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１３】
該ポインタ処理部が、
受信ポインタ値とは別に実際に今そのポインタ値でハードが動作しているアクティブポインタ値を各チャンネル毎に保持するアクティブポインタ値保持部と、
ＳＰＥの先頭バイトを検索するためのオフセットカウンタ部を有し、該アクティブポインタ値保持部からアクティブポインタ値を読み出し、ＳＰＥイネーブル信号とオフセットカウンタ値と該アクティブポインタ値との一致検出結果の論理積により、ＳＰＥの先頭バイト位置を認識するＳＰＥ先頭バイト認識部とをそなえ、
該多重フレームデータの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを設定するマッピング設定レジスタ群をそなえるとともに、該アドレス生成部によって各チャンネルに割り付けられたアドレスを用い該マッピング設定レジスタ群から該当チャンネルの信号サイズを選択する信号サイズ選択部をそなえ、上記のマッピング設定レジスタ群，信号サイズ選択部により、該多重フレームデータの各チャンネルの信号サイズを認識し、その情報を上記のポインタ抽出部，ポインタ処理部及びＲＡＭ制御部へ渡すことによって、信号サイズに応じて共通の回路でポインタ抽出・ポインタ処理を行なうように構成されたものにおいて、
該オフセットカウンタを各信号サイズ毎に装備し、各オフセットカウンタのカウント値を該マッピング設定レジスタ群からのマッピング設定情報により選択して、該ＳＰＥの先頭バイト位置を認識するように構成されていることを特徴とする、請求項１または請求項２に記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１４】
該ポインタ処理部が、ＥＳメモリ機能を有するポインタ付け替え用ＲＡＭをそなえ、入力多重フレームデータからＳＰＥデータとＳＰＥ先頭バイトを示す情報ビットとを当該ポインタ付け替え用ＲＡＭに書き込み、この書き込んだＲＡＭのデータを読み出し側のタイミングで読み出し、読み出したＳＰＥ先頭バイトを示す情報ビットの値により、ＳＰＥ先頭位置を認識するように構成されていることを特徴とする、請求項１０記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１５】
該ＥＳメモリ機能を有するポインタ付け替え用ＲＡＭを制御するライト／リード段数用カウンタが設けられ、ＴＵ３マッピング設定時とＴＵ２マッピング設定時のカウント数を切り替えるべく、ＴＵ３用カウント値及びＴＵ２用カウント値をそれぞれデコードするＴＵ３用デコード回路及びＴＵ２用デコード回路をそなえ、
信号サイズによって該デコード回路の出力信号を選択して該カウンタのロード信号とすることにより、ＴＵ３マッピング時及びＴＵ２マッピング時の該ＥＳメモリ機能を有するポインタ付け替え用ＲＡＭの該ライト／リード段数用カウンタを共通のカウンタとして構成していることを特徴とする、請求項１４記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１６】
該ＥＳメモリ機能を有するポインタ付け替え用ＲＡＭを制御するライト／リード段数用カウンタが設けられ、ＴＵ３マッピング設定時とＴＵ２マッピング設定時とＴＵ１２マッピング設定時とのカウント数を切り替えるべく、ＴＵ３用カウント値，ＴＵ２用カウント値及びＴＵ１２用カウント値をそれぞれデコードするＴＵ３用デコード回路，ＴＵ２用デコード回路及びＴＵ１２用デコード回路をそなえ、信号サイズによって各デコード回路の出力信号を選択してカウンタのロード信号とすることにより、ＴＵ３／ＴＵ２／ＴＵ１２マッピング時の該ＥＳメモリ機能を有するポインタ付け替え用ＲＡＭの該ライト／リード段数用カウンタを共通のカウンタとして構成していることを特徴とする、請求項１４記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１７】
ＳＤＨ伝送方式におけるポインタ処理装置において、ＡＵ４ポインタについての処理を施すＡＵ４ポインタ処理部と、該ＡＵ４ポインタ処理部での処理後にＴＵポインタについての処理を施すＴＵポインタ処理部とをそなえ、
該ＡＵ４ポインタ処理部が、
伝送路側のクロックでＡＵ４ポインタ翻訳，ＶＣ４イネーブル信号の生成，ＶＣ４ＰＯＨのＪ１バイト位置を示す信号の生成をそれぞれ行なうＡＵ４ポインタ検出部と、クロック乗換用ＥＳメモリとをそなえ、
該伝送路側のクロックで、該ＥＳメモリの書き込み制御を行なうＥＳライトカウンタを動作させるとともに、
装置側のクロックで、読み出し制御を行なうＥＳリードカウンタを動作させて、
上記のＥＳライトカウンタ，ＥＳリードカウンタのカウンタ値の位相差の検出によりスタッフ制御を行なうことで、該伝送路側のクロックから該装置側のクロックへの乗換を行ない、この乗換処理を施された信号に対して、該装置側のクロックで、該ＴＵポインタ処理部でのＴＵポインタの処理を行ない、さらに、
該ＴＵポインタ処理部が、
該多重フレームデータの各チャンネルにアドレスを割り付けるためのアドレス生成部と、
少なくともＨ１／Ｖ１バイト，２／Ｖ２バイトを含むポインタバイトの抽出を行なうポインタ抽出部と、
所要のポインタ処理を施すポインタ処理部と、
該多重フレームデータからＨ１／Ｖ１バイトを抽出するタイミングで、抽出したポインタバイトのうちのＨ１／Ｖ１バイトが示す情報群を保持する第１ＲＡＭと、
該多重フレームデータからＨ２／Ｖ２バイトを抽出するタイミングで、抽出したポインタバイトのうちのＨ２／Ｖ２バイトが示す情報群，受信したポインタバイトによりポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群を保持する第２ＲＡＭとを有し、
該第１ＲＡＭおよび第２ＲＡＭへ上記の各情報群を書き込む処理、および、保持されている多重フレームデータについての上記各情報群を該ポインタ処理部へ供給すべく、該多重フレームデータからＨ２／Ｖ２バイトを抽出するタイミングで、当該情報群を該第１ＲＡＭおよび第２ＲＡＭからそれぞれ読み出す処理の一連の動作を制御するＲＡＭ制御部とをそなえて構成されていることを特徴とする、ＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１８】
該ＡＵ４ポインタ処理部に、送信フレーム信号を基にＡＵ４ポインタ計算及びＡＵ４ポインタ挿入を行なうＡＵ４ポインタ計算・挿入部をそなえ、該ＡＵ４ポインタ計算・挿入部でのＡＵ４ポインタ挿入後のデータを該ＴＵポインタ処理部へ渡すことを特徴とする、請求項１７記載のＳＤＨ伝送方式におけるポインタ処理装置。
【請求項１９】
該ＡＵ４ポインタ計算・挿入部を有する該ＡＵ４ポインタ処理部でＡＵ４ポインタを付け替えた後の信号と、該ＴＵポインタ処理部でＴＵポインタを付け替えた後の信号とをモード設定により選択して送信する選択回路をそなえたことを特徴とする、請求項１８記載のＳＤＨ伝送方式におけるポインタ処理装置。
【発明の詳細な説明】
【０００１】
（目次）
発明の属する技術分野
従来の技術
（Ａ）ＳＤＨ伝送方式の概要説明（図５５〜図６５）
（Ｂ）ＳＤＨ伝送網の説明（図６６〜図６８）
発明が解決しようとする課題
課題を解決するための手段（図１，図２）
発明の実施の形態
（Ａ）ポインタ処理装置の全体構成説明（図３）
（Ｂ）ＴＵポインタ処理部の説明（図４〜図３７，図４５〜図５４）
（Ｃ）ＡＵ４ポインタ処理部の説明（図３８〜図４４）
（Ｄ）その他
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、ＩＴＵ−Ｔにおいて標準化された同期ディジタルハイアラーキ（ＳＤＨ:Synchronous Digital Hierarchy）に基づく同期端局網における情報伝達の際のポインタ処理に用いて好適な、ＳＤＨ伝送方式におけるポインタ処理装置に関する。
【０００３】
近年のＬＳＩ（大規模集積回路）の高集積化・低消費電力化に伴い、様々なシステムレベルの機能を１チップのＬＳＩで実現できるところまで半導体技術が進歩してきている。このため、近年では、可能な限りハード規模や消費電力などを削減できるようなハード構成を工夫・構築し、尚且つ、より多くの機能を１チップのＬＳＩに装備することによって、システム（ＳＤＨ伝送装置）を少数のＬＳＩで構成してシステムをできるだけ小型化・低消費電力化することが強く望まれている。
【０００４】
【従来の技術】
（Ａ）ＳＤＨ伝送方式の概要説明
周知のように、ＳＤＨとは世界各国の高速サービスや既存の低速サービスを有効に多重化するためのインタフェースを統一する目的で規格・標準化されたもので、伝送すべきデータの伝送速度（ビットレート）を、全て１５５Ｍｂｐｓ（正確には、１５５．５２Ｍｂｐｓ）を基本速度（多重化単位）としたデータ伝送速度（１５５Ｍｂｐｓ×ｎ：ただし、ｎ＝１，４，１６，６４）に統一して多重化することにより、既存の低速データ（低次群情報）を含む各種のデータが多重化できるようになっており、将来の新サービスに対しても柔軟に対応できるようになっている。
【０００５】
具体的に、このＳＤＨでは、バーチャル・コンテナ（ＶＣ）と呼ばれる仮想的な“箱”を定義して、いくつかの低次群情報をこの“箱”に入れて高次群情報とし、さらにこれらの“箱”をいくつか集めてより大きな“箱”に入れるといった方式を取ることにより、異なる伝送速度を有する各種の情報を最終的に１つの大きな“箱”に入れて伝送できるようにしている。
【０００６】
例えば、図５５に示すように、ＳＤＨの基本多重化単位はＳＴＭ−１(Synchronous Transfer Mode Level 1) フレームと呼ばれ、このＳＴＭ−１フレームには、後述するＶＣ−４の収容位置指示及び周波数同期のための管理ポインタ〔ＡＵ（Administrative Unit)ポインタ〕を付加したＡＵ−４が１つ収容され、さらに、このＶＣ−４のフレームには、Ｃ(Container) −４と呼ばれる１３８Ｍｂｐｓ系列のデータが１ｃｈ（チャンネル）、もしくは、ＴＵＧ(Tributary Unit Group)−３が３チャンネル分収容されるようになっている。
【０００７】
さらに、このＴＵＧ−３のフレームには、ＴＵ(Tributary Unit)−３（３４Ｍｂｐｓ系列）が１ｃｈ、もしくは、ＴＵＧ−２（６Ｍｂｐｓ系列）が７ｃｈ分多重され、ＴＵＧ−２には、ＴＵ−２が１ｃｈ、もしくは、ＴＵ−１２が３ｃｈ分多重されている。なお、上記のＴＵ−３は、Ｃ−３と呼ばれる３４Ｍｂｐｓ系列のフレームにパスオーバヘッド（ＰＯＨ：転送先情報）を付加してＶＣ−３とし、このＶＣ−３に収容位置指示，周波数同期のためのＴＵポインタを付加したフレームである。
【０００８】
また、ＴＵ−２は、Ｃ−２（６Ｍｐｂｓ系列）のフレームにＰＯＨを付加してＶＣ−２とし、このＶＣ−２にＴＵポインタを付加したフレームであり、ＴＵ−１２は、Ｃ−１２（２Ｍｂｐｓ系列）のフレームにＰＯＨを付加してＶＣ−１２とし、このＶＣ−１２にＴＵポインタを付加したフレームである。
従って、ＳＴＭ−１信号の１フレーム内には、ＴＵ−３なら最大で３ｃｈ、ＴＵ−２なら最大で２１ｃｈ、ＴＵ−１２なら最大で６３ｃｈ分多重されていることになる。
【０００９】
ここで、以下、上記のＳＴＭ−１，ＴＵ−３，ＴＵ−２，ＴＵ−１２の各フレーム・フォーマットについて説明する。なお、以降、上記のＴＵ−３，ＴＵ−２，ＴＵ−１２などは、単に、ＴＵ３，ＴＵ２，ＴＵ１２などと表記する。
▲１▼ＳＴＭ−１フレーム・フォーマット
図５６は上記のＳＴＭ−１のフレーム・フォーマットを示す図で、この図５６に示すように、ＳＴＭ−１フレームは、９行(ROW) ×２７０列(BYTE)の２次元のバイト配列で表現され、先頭の９行×９列はセクションオーバヘッド（ＳＯＨ）２３１とＡＵ（ＡＵ４）ポインタ２３２からなり、続く９行×２６１列は多重化情報を収容するペイロード（ＳＰＥ:Synchronous Payload Envelope)２３３と呼ばれる。
【００１０】
そして、セクションオーバヘッド２３１は、ＳＴＭ−１フレームのフレーム同期パターンを示すＡ１，Ａ２バイトや符号誤り監視用のＢ１バイトなどをはじめとする様々な運用保守情報からなり、ＡＵ４ポインタ２３２は、ペイロード２３３内のＶＣ（ＶＣ４：図５７参照）の収容位置（先頭アドレス）を示すＨ１バイト（Ｈ１＃１〜Ｈ１＃３バイト），Ｈ２バイト（Ｈ２＃１〜Ｈ２＃３バイト），Ｈ３バイト（Ｈ３＃１〜Ｈ３＃３バイト）からなっている。
【００１１】
ただし、通常は、上記のＨ１バイト（Ｈ１＃１バイト），Ｈ２バイト（Ｈ２＃１バイト）に実際のＡＵ４ポインタ値が格納され、Ｈ１＃２バイト，Ｈ２＃２バイト，Ｈ１＃３バイト，Ｈ２＃３バイトには従属ポインタ（ＣＩ：Concatination Indication) として固定値が格納される。
そして、例えば、この図５６に示すように、ＶＣ４の先頭バイトの番地を示すオフセットポインタ値は、Ｈ３＃３バイトの後が０番地で始まりＨ１＃１バイトの前が７８２番地で終わると規定されているので、ＡＵ４ポインタ値が“０”なら、ＳＴＭ−１とＶＣ４とのフレーム位相が一致しており、ＶＣ４がＨ３バイト（Ｈ３＃３バイト）の直後から順次収容されていることを示す。
【００１２】
一方、ＡＵ４ポインタ値が“０”以外の値なら、ＳＴＭ−１とＶＣ４とのフレーム位相が一致しておらず、例えば図５７に示すように、ＶＣ４の先頭バイト（Ｊ１バイト）が位相ずれ相当分だけ０番地からシフトした番地に位置するようにＶＣ４が収容されていることを示す。なお、通常、ＡＵ４のオフセットポインタ値は３バイト毎と定義されているので、ポインタ値が１つ変化するとＶＣ４のフレーム位相は３バイト変化する。
【００１３】
また、上記のＨ３バイト（Ｈ３＃１〜Ｈ３＃３バイト）とこのＨ３バイトに続く３バイト（＃１〜＃３バイト）は、それぞれ、負（ネガティブ）スタッフバイト，正（ポジティブ）スタッフバイトと呼ばれる周波数調整用バイトであり、伝送フレーム（ＳＴＭ−１）のクロック周波数と多重化情報（ＶＣ４）のクロック周波数との間に微小な差がある場合に、これらのポジティブ／ネガティブスタッフバイトを使用して（スタッフ制御を行なって）周波数調整を行なうことにより、伝送フレームのクロック周波数差や位相変動を吸収して転送情報の欠落を防止できるようになっている。
【００１４】
▲２▼ＴＵ３フレーム・フォーマット
次に、図５８は上記のＴＵ３のフレーム・フォーマットを示す図で、この図５８に示すように、ＴＵ３フレームは、９行(ROW) ×８６列(BYTE)の２次元のバイト配列で表現され、先頭の９行×１列のうち、Ｈ１バイト，Ｈ２バイトが、ペイロード２３３内のＶＣ（ＶＣ３：図５９参照）の収容位置指示，周波数同期のためのＴＵ（ＴＵ３）ポインタであり、Ｈ３バイトとその後（紙面右方向）に続く１バイト（オフセットポインタ値“０”）が、それぞれ、周波数（フレーム位相）調整用のネガティブスタッフバイトとポジティブスタッフバイトである。なお、先頭の９行×１列のうちＨ１〜Ｈ３バイト以外の残りの６行×１列の部分は、固定スタッフバイト(Fixed Stuff) である。
【００１５】
そして、この図５８に示すように、ＶＣ３の先頭バイトの番地を示すオフセットポインタ値は、Ｈ３バイトの後が０番地で始まりＨ３バイトの前が７６４番地で終わると規定されているので、ＴＵ３ポインタ値が“０”なら、ＴＵ３とＶＣ３とのフレーム位相が一致しており、ＶＣ３がＨ３バイトの直後（０番地）から順次収容されていることを示す。
【００１６】
一方、ＴＵ３ポインタ値が“０”以外の値なら、ＴＵ３とＶＣ３とのフレーム位相が一致しておらず、例えば図５９に示すように、ＶＣ３の先頭バイト（Ｊ１バイト）が位相ずれ相当分だけ０番地からシフトした番地に位置するようにＶＣ３が順次収容されていることを示す。
▲３▼ＴＵ２フレーム・フォーマット
図６０は上記のＴＵ２のフレーム・フォーマットを示す図で、この図６０に示すように、ＴＵ２フレームは、４行(ROW) ×１０８列(BYTE)の２次元のバイト配列で表現され、先頭の４行×１列のうち、Ｖ１バイト，Ｖ２バイトがＶＣ２（図６１参照）の収容位置指示，周波数同期のためのＴＵ（ＴＵ２）ポインタであり、Ｖ３バイトとその後（紙面右方向）に続く１バイトが、それぞれ、周波数（フレーム位相）調整用のネガティブスタッフバイトとポジティブスタッフバイトである。なお、Ｖ４バイトは、将来の利用ために国際的に予約されたバイトであるが、現在は使用されていない。
【００１７】
そして、この図６０に示すように、ＶＣ２の先頭バイトの番地を示すオフセットポインタ値は、Ｖ２バイトの後が０番地で始まりＶ２バイトの前が４２７番地で終わると規定されているので、ＴＵ２ポインタ値が“０”なら、この場合も、ＴＵ２とＶＣ２とのフレーム位相が一致しており、ＶＣ２がＶ２バイトの直後（０番地）から順次収容されていることを示す。
【００１８】
一方、ＴＵ２ポインタ値が“０”以外の値なら、ＴＵ２とＶＣ２とのフレーム位相が一致しておらず、例えば図６１に示すように、ＶＣ２の先頭バイト（Ｖ５バイト）が位相ずれ相当分だけ０番地からシフトした番地に位置するようにＶＣ２が収容されていることを示す。
▲４▼ＴＵ１２フレーム・フォーマット
図６２は上記のＴＵ１２のフレーム・フォーマットを示す図で、この図６２に示すように、ＴＵ１２フレームは、４行(ROW) ×３６列(BYTE)の２次元のバイト配列で表現され、上述のＴＵ２フレーム・フォーマットと同様に、先頭の４行×１列のうち、Ｖ１バイト，Ｖ２バイトがＶＣ１２（図６３参照）の収容位置指示，周波数同期のためのＴＵ（ＴＵ１２）ポインタであり、Ｖ３バイトとその後（紙面右方向）に続く１バイトが、それぞれ、周波数（フレーム位相）調整用のネガティブスタッフバイトとポジティブスタッフバイトである。なお、このＴＵ１２におけるＶ４バイトも、将来の利用ために国際的に予約されたバイトである。
【００１９】
そして、この図６２に示すように、ＶＣ１２の先頭バイトの番地を示すオフセットポインタ値は、Ｖ２バイトの後が０番地で始まりＶ２バイトの前が１３９番地で終わると規定されているので、ＴＵ１２ポインタ値が“０”なら、この場合も、ＴＵ１２とＶＣ１２とのフレーム位相が一致しており、ＶＣ１２がＶ２バイトの直後（０番地）から順次収容されていることを示す。
【００２０】
一方、ＴＵ１２ポインタ値が“０”以外の値なら、ＴＵ１２とＶＣ１２とのフレーム位相が一致しておらず、例えば図６３に示すように、ＶＣ１２の先頭バイト（Ｖ５バイト）が位相ずれ相当分だけ０番地からシフトした番地に位置するようにＶＣ１２が収容されていることを示す。
▲５▼ＡＵ４／ＴＵ３／ＴＵ２／ＴＵ１２ポインタのフォーマット
ところで、上記の各ポインタ（ＡＵ４／ＴＵ３／ＴＵ２／ＴＵ１２ポインタ）のポインタバイトは、図６４に示すように、それぞれ全て同じフォーマットを有しており、４ビットのＮＤＦ(New Data Flag) ビット（Ｎ），２ビットのＳＳビット，１０ビットポインタ値，ネガティブスタッフバイトからなっている。
【００２１】
ここで、上記のＮＤＦ(New Data Flag) ビット（Ｎ），２ビットのＳＳビット，１０ビットポインタ値の機能について説明する。
（１）ＮＤＦビット：以下の２つの状態を示す。
・ＮＤＦイネーブル（“１００１”）
このビット信号は、動作ポインタ値（アクティブポインタ値）をすぐに新しいポインタ値に変更するのに使用される。なお、ＮＤＦイネーブルは、ＮＤＦビット“１００１”のうち３ビット以上一致したときに検出される。ただし、後述するＳＳビットが適正値でない場合はＮＤＦイネーブルは検出せず、無効ポインタ（インバリッドポインタ）とする。
【００２２】
・ＮＤＦディゼーブル（“０１１０”）
このビット信号は、通常のポインタ値（ノーマルポインタ値）を転送する場合に使用され、後述するようなインクリメント／デクリメント（Ｉ／Ｄ）表示も含む。ただし、ＳＳビットが該当値でない場合は無効ポインタ（インバリッドポインタ）とする。
【００２３】
また、上記以外のＮＤＦビットの状態（ＮＤＦイネーブルでもＮＤＦディゼーブルでもない状態）も、無効ポインタ（インバリッドポインタ）とする。
（２）ＳＳビット：このビット信号は、次表１に示すように、ＡＵ／ＴＵ内のＶＣのサイズを示す。
【００２４】
【表１】
0003859268.tif 000002
【００２５】
（３）１０ビットポインタ値：この信号は、ＡＵ／ＴＵ内のＶＣの先頭位置（オフセットポインタ値）をバイナリコードで示す。この値は各５ビットのインクリメント（Ｉ）ビットとデクリメント（Ｄ）ビットにより構成され、次表２に示すように、各信号サイズによりポインタ値の有効範囲が決まっている。
【００２６】
【表２】
0003859268.tif 000003
【００２７】
なお、インクリメント表示は、動作ポインタ値とＩビットの反転が３ビット以上で、且つ、Ｄビットの反転が２ビット以下のとき有効とし、有効時はポジティブスタッフバイト領域（Ｈ３／Ｖ３バイト直後）のデータは読み込まれない。一方、デクリメント表示は、動作ポインタ値とＤビットの反転が３ビット以上で、且つ、Ｉビットの反転が２ビット以下のとき有効とし、有効時はネガティブ・スタッフ・バイト領域（Ｈ３／Ｖ３バイト）のデータが読み込まれる。
【００２８】
また、Ｈ１，Ｈ２バイトまたはＶ１，Ｖ２バイトが全て“１”の時は、ＰＡＩＳ(Path Alarm Indication Signal)表示となる。
次に、図６５はポインタの状態遷移を説明するための図で、この図６５に示すように、ポインタは、異常状態（ＬＯＰ），アラーム検出状態（ＰＡＩＳ）の３つの状態を遷移する。なお、この図６５において、“ＮＤＦ”はＮＤＦイネーブル検出、“ＮＯＲｘ３”はノーマルポインタ値３フレーム連続一致検出、“ＩＮＣ／ＤＥＣ”はインクリメント／デクリメント表示検出、“ＩＮＶｘＮ”はＮフレーム連続インバリッド（無効）ポインタ検出、“ＮＤＦｘＮ”はＮフレーム連続ＮＤＦイネーブル検出、“ＡＩＳｘ３”は３フレーム連続ＰＡＩＳ表示検出をそれぞれ表す。
【００２９】
つまり、この図６５に示すように、ポインタの状態は、通常状態（ＮＯＲＭ）において、ノーマルポインタを３回（フレーム）連続して検出した場合、またはＩＮＣ／ＤＥＣ表示を検出した場合、もしくはＮＤＦイネーブル信号を１回検出した場合には、いずれも通常状態が維持されるが、インバリッドポインタ（ＩＮＶ）又はＮＤＦイネーブル信号を所定回数連続して検出した場合はＬＯＰ状態となり、ＡＩＳを３回連続して受信した場合はアラーム検出（ＰＡＩＳ）状態となる。
【００３０】
また、ＬＯＰ状態のときにＡＩＳを３回連続して検出した場合もポインタの状態はアラーム状態に遷移し、アラーム状態のときにインバリッドポインタを所定回数連続して検出した場合はＬＯＰ状態に遷移する。なお、ＬＯＰ状態から通常状態に状態遷移するにはノーマルポインタを３回連続して検出すればよく、アラーム状態から通常状態に状態遷移するには同じくノーマルポインタを３回連続して検出するか、ＮＤＦイネーブル信号を１回検出すればよい。
【００３１】
（Ｂ）ＳＤＨ伝送網の説明
図６６はＳＤＨ伝送網の一例を示すブロック図で、この図６６において、３０１は加入者端末、３０２は回線終端装置（ＮＴ）、３０３，３０６はそれぞれ伝送端局装置（ＬＴ）、３０４は交換装置（ＳＷ）、３０５は多重化装置（ＭＵＸ）、３０７は中継伝送路である。
【００３２】
そして、この図６６に示すＳＤＨ網では、複数の加入者端末３０１からのデータは、多重化装置３０５でＳＴＭ−ｎフレーム（ただし、ｎ＝１，４，１６，６４）に組み上げられ、伝送端局装置３０６でオーバヘッド（ＳＯＨ，ＰＯＨ）の終端／付け替え処理，ＡＵ／ＴＵポインタの終端／付け替え等の処理を施されて、対向する加入者端末３０１側へ中継伝送路３０７を通じて伝送されるようになっている。
【００３３】
このため、一般に、上記の伝送路端局装置３０６は、ポインタ処理部分に着目すると、例えば図６７に示すように、ポインタ処理装置２４３として、ＡＵ４ポインタ処理部２４４′，ＴＵポインタ処理部２４５′をそなえて構成されるが、受信多重データとしてＳＴＭ−１フレームを考えると、図５５により前述したように、ＳＴＭ−１フレームには、ＴＵ３なら最大で３チャンネル、ＴＵ２なら最大で２１チャンネル、ＴＵ１２なら最大で６３チャンネル分多重されているので、通常、ＴＵポインタ処理部２４５′には、ポインタ検出部２４６，ＴＵポインタ付け替え用のエラスティック（ＥＳ）メモリ２４７及びポインタ処理（挿入）部２４８が、それぞれ少なくともＳＴＭ−１フレームに収容されているＴＵレベルのフレーム（チャンネル）数分（最大で６３チャンネル分）設けられる。
【００３４】
なお、ＡＵ４ポインタ処理部２４４′において、２４４はＡＵ４ポインタ検出部、２４５はシリアル／パラレル（Ｓ／Ｐ）変換部である。また、２４９はパラレル／シリアル（Ｐ／Ｓ）変換部である。
ここで、ＡＵポインタ検出部２４４は、受信多重データ（ＳＴＭ−１のＳＯＨを終端した後のＡＵ４フレーム）のＡＵ４ポインタを検出（抽出）してＡＵ４ポインタの終端処理を行なうものであり、Ｓ／Ｐ変換部２４５は、ＡＵ４ポインタ終端後のＶＣ４信号をＴＵレベル（ＴＵ３／ＴＵ２／ＴＵ１２）のフレーム（チャンネル）に分離するものである。
【００３５】
また、ＴＵポインタ処理部２４５′において、各ポインタ検出部２４６は、それぞれ、受信ＴＵポインタの解析・状態検出を行なうものであり、各ＥＳメモリ２４７は、それぞれ、伝送路側のクロックから装置側のクロックへクロック乗り換えを行なうものであり、各ポインタ処理部２４８は、ＥＳメモリ２４７から読み出したデータに対してポインタを計算し挿入する等の処理を行なうものである。Ｐ／Ｓ変換部２４９は、分離された各チャンネルのデータを多重するものである。
【００３６】
このような構成により、上述のポインタ処理装置２４３では、ＳＴＭ−１フレーム（ＶＣ４フレーム）内に多重されているＴＵレベルのフレームに対する処理（ＴＵポインタ処理）を各チャンネル毎に行なう。すなわち、まず、ＳＴＭ−１フレーム内に多重されているＴＵレベルのデータをＳ／Ｐ変換部２４５でＳ／Ｐ変換することにより各チャンネル毎のデータに分離し、分離後の各データからＴＵポインタを対応するポインタ検出部２４６で検出（抽出）する。
【００３７】
そして、抽出後の各チャンネル毎のデータ（ＴＵポインタ）は、それぞれ、伝送路側のクロックに従って対応するＥＳメモリ２４７に一旦書き込まれたのち、装置側のクロックに従って読み出されることによって、クロック乗り換えが行なわれる。その後、各データは、対応するポインタ処理部２４８において装置側のクロックに従ってポインタ処理が行なわれ、Ｐ／Ｓ変換部２４９においてＰ／Ｓ変換されることによって多重され送信多重データとして出力される。
【００３８】
なお、各ポインタ処理部２４８でのポインタ処理とは、例えば、受信ポインタの解析，アラーム検出，動作ポインタ（アクティブポインタ）の更新，ポインタの付け替え（送信）などの処理である。
【００３９】
【発明が解決しようとする課題】
しかしながら、このようなポインタ処理装置２４３では、ＳＴＭ−１フレーム（多重データ）に対するポインタ処理を各チャンネル毎（ＳＴＭ−１フレームに収容されている異なる信号サイズ毎）にパラレルで行なうために、例えば上記のポインタ検出部２４６，ＥＳメモリ２４７及びポインタ処理部２４８等をそれぞれ最大で６３チャンネル分もそなえており、装置全体の回路規模，消費電力，配線数等が大幅に増大してしまっているという課題がある。
【００４０】
また、上述のポインタ処理装置２４３では、ＴＵポインタ付け替え用のＥＳメモリ２４７で伝送路側のクロックから装置側のクロックへクロック乗換を行なうため、ＥＳメモリ２４７の段数において、伝送路側のクロックと装置側のクロックのジッタ及びワンダの影響を吸収できる分のメモリ段数もさらに必要になってしまい、やはり装置全体の回路規模，消費電力，配線数等が大幅に増大してしまうという課題もある。
【００４１】
さらに、上述のポインタ処理装置２４３では、ＡＵ４ポインタに対する処理（具体的には、ポインタ付け替え処理）とＴＵポインタに対する処理とがそれぞれ別々のハードにより行なわれるようになっているので、ＶＣ４レベルの信号とＶＣ３／ＶＣ２／ＶＣ１２レベルの信号とをクロスコネクトする際には、例えば図６８に示すように、ＶＣ４レベルの信号単位でのクロスコネクト（ＴＳＩ：Time Slot Interchange)を行なうクロスコネクト部２２４と、ＶＣ３／ＶＣ２／ＶＣ１２レベルの信号単位でのクロスコネクトを行なうクロスコネクト部２２５との別々のハードを設ける必要があり、さらに伝送端局装置３０６の規模が増大してしまうという課題もある。
【００４２】
本発明は、このような課題に鑑み創案されたもので、ＳＴＭ−１フレームに対する（ＴＵ）ポインタ処理を、シリアルで行なうことによって、回路規模，消費電力，配線数等を大幅に削減できるようにした、ポインタ処理装置を提供することを目的とする。
また、本発明は、伝送路側のクロックと装置側のクロックとの間のクロック乗り換えのために必要なメモリを最小限にして、回路規模，消費電力，配線数等を大幅に削減できるようにするとともに、異なる信号サイズのフレームをクロスコネクトする際に、共通のクロスコネクト装置を使用できるようにした、ポインタ処理装置を提供することも目的とする。
【００４３】
【課題を解決するための手段】
図１は第１発明の原理ブロック図で、この図１に示すＳＤＨ伝送方式におけるポインタ処理装置は、入力された多重フレームデータ（以下、多重データということがある）をシリアルでポインタ処理すべく、アドレス生成部１，ポインタ抽出部２，ポインタ処理部３，ＲＡＭ（ランダムアクセスメモリ）４及びＲＡＭ制御部５をそなえて構成されている。
【００４４】
ここで、アドレス生成部１は、入力された多重データの各チャンネルにアドレスを割り付けるためのものであり、ポインタ抽出部２は、多重フレームデータから少なくともＨ１バイト又はＶ１バイト（Ｈ１／Ｖ１バイト），Ｈ２バイト又はＶ２バイト（Ｈ２／Ｖ２バイト）を含むポインタバイトの抽出を行なうものであり、ポインタ処理部３は、所要のポインタ処理を施すものである。
【００４５】
また、ＲＡＭ４は、上記のポインタ抽出部２，ポインタ処理部３にて得られる多重フレームデータから抽出された各チャンネルのポインタバイトが示す情報群，受信したポインタバイトによりポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群のそれぞれを、各チャンネル毎にアドレス生成部１で生成されたアドレスが示す領域に保持するものであり、ＲＡＭ制御部５は、ＲＡＭ４の書き込み／読み出しの一連の動作を制御するもので、より詳細には、上記の各情報群を書き込む処理、および、前フレームの多重フレームデータについての上記各情報群を該ポインタ処理部へ供給すべく当該情報群を該ＲＡＭから読み出す処理の一連の動作を制御するものである。
【００４６】
上述のごとく構成された第１発明のポインタ処理装置では、ポインタ抽出部２，ポインタ処理部３にて多重データから得られる上記の各種情報群を、アドレス生成部１からのアドレスに従って各チャンネル毎にＲＡＭ４に保持させるので、多重データを各チャンネル毎に分離する（パラレルデータに変換する）ことなく、シリアルで、入力多重データに対するポインタ処理を行なうことができる。
【００４７】
なお、上述のＲＡＭ４は、第１ＲＡＭと第２ＲＡＭとに分割して構成してもよく、この場合、第１ＲＡＭは、上記の受信したポインタバイトのうちのＨ１／Ｖ１バイトが示す情報群を保持するように構成されるとともに、第２ＲＡＭは、上記の受信したポインタバイトのうちのＨ２／Ｖ２バイトが示す情報群，上記のポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群を保持するように構成される。
【００４８】
これにより、本ポインタ処理装置では、第１ＲＡＭに対しては、Ｈ１／Ｖ１バイトのタイミングに従って上記の情報群の書き込みを行なうとともに、Ｈ２／Ｖ２バイトのタイミングに従ってその情報群の読み出しを行ない、第２ＲＡＭに対しては、Ｈ２／Ｖ２バイトのタイミングに従って上記の各種情報群の書き込みと読み出しとを行なうことができるので、上記第２ＲＡＭへのアクセスタイミング（Ｈ１／Ｖ１タイミング）が削減される。
【００４９】
次に、具体的に、上述のポインタ処理部３は、受信したＨ１／Ｖ１バイトのビット数を圧縮して、このビット数を圧縮した情報をＲＡＭ４に保持させる第１ポインタ翻訳部をそなえて構成される。これにより、ＲＡＭ４で保持すべき情報群のビット数が削減され、ＲＡＭ４に必要なビット数が削減される。
また、このポインタ処理部３は、上記の第１ポインタ翻訳部に加えて、多重データからＨ２／Ｖ２バイトを抽出するタイミングで、多重データ，第１ポインタ翻訳部で生成したビット数圧縮情報並びに上記の受信ポインタバイトのＨ２／Ｖ２バイトが示す情報群，ポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群に基づいて、ポインタ処理制御信号及びポインタ処理結果を生成して、これらの情報群をＲＡＭ４に保持させる第２ポインタ翻訳部をそなえて構成してもよい。これにより、各チャンネルのポインタ処理に必要な各種のポインタ処理制御信号の生成やポインタ処理を、１つのポインタ処理部３で共通に行なうことができる。
【００５０】
また、図１に示すポインタ処理装置は、多重データから各チャンネルのポインタ値を示す情報信号を抽出し、その情報信号のＭＳＢ（最上位ビット）を除く下位ビットをＲＡＭ４に保持させるように構成するとともに、多重データの各チャンネルの信号サイズがＴＵ３のときの情報信号のＭＳＢ１ビットを保持しうるラッチ回路をそなえるように構成してもよい。なお、この場合は、上記のラッチ回路の書き込み及び読み出しの制御信号として、上記ＴＵ３のチャンネルに割り当てたアドレス値をデコードした信号が使用される。
【００５１】
これにより、本ポインタ処理装置では、ＭＳＢを除く下位ビットのみがＲＡＭ４に保持されるので、ＲＡＭ４に必要なビット数がさらに削減される。ただし、このとき、信号サイズがＴＵ３の場合、ＭＳＢはＴＵ３以外のときの値とは異なる値になっている可能性があるが、そのときのＭＳＢ１ビットはラッチ回路に保持されるので、常にポインタ処理に必要な情報は確保される。
【００５２】
さらに、上述のポインタ処理部３は、受信ポインタ値と前フレームの受信ポインタ値との一致を検出して、この一致検出結果を１ビット情報でＲＡＭ４に保持させる一致検出部と、無効な情報を示すポインタバイトを受信したときはＲＡＭ４に保持されているポインタ値をポインタ値範囲外のある値に変換したのちにこの変換情報をＲＡＭ４に保持させるポインタ値範囲外変換部と、ＲＡＭ４に格納されている一致検出結果を示す信号と前ポインタ値と受信ポインタバイトの値との一致検出結果の論理積によってノーマルポインタ値３連続一致受信を検出するノーマルポインタ値３連続一致受信検出部とをそなえて構成してもよい。
【００５３】
これにより、ポインタ処理部３は、ＲＡＭ４に格納されている一致検出結果を示す信号（１ビット情報）と前ポインタ値と受信ポインタバイトの値との一致検出結果の論理積によってノーマルポインタ値３連続一致受信を検出するので、ＲＡＭ４に１ビット情報の一致検出結果を保持させるだけで、ノーマルポインタ値を何回連続して受信したかをカウントするための専用の回路やカウント結果を保持するための専用の回路などを複数チャンネル分そなえずに、各チャンネルに対する通常のノーマルポインタ値３連続一致受信検出をシリアルで行なうことができる。
【００５４】
また、上述のポインタ処理部３は、ＬＯＰ(Loss Of Pointer) 状態を検出するＬＯＰ検出部をそなえ、このＬＯＰ検出部が、ＮＤＦイネーブル受信と無効ポインタ受信と前フレームのＮＤＦイネーブル受信の情報と前フレームのカウント値とに基づいて、所要の真理値表に従い、ＮＤＦイネーブル連続受信回数または無効ポインタの連続受信回数をカウントするカウント制御部をそなえるように構成してもよい。
【００５５】
これにより、ポインタ処理部３では、ＮＤＦイネーブル連続受信回数または無効ポインタの連続受信回数のいずれかをカウントすれば、ＬＯＰ状態を検出することができるので、ＮＤＦイネーブル連続受信回数をカウントする専用の回路，無効ポインタの連続受信回数をカウントする専用の回路をそれぞれ複数チャンネル分そなえずに、各チャンネルに対するＬＯＰ状態をシリアルで検出することができる。
【００５６】
さらに、上述のポインタ処理部３は、上記のＬＯＰ検出部に加えて、ＩＮＣ／ＤＥＣ（インクリメント／デクリメント）受信結果を認識するＩＮＣ／ＤＥＣ受信結果認識部をそなえ、このＩＮＣ／ＤＥＣ受信結果認識部が、受信ポインタバイトからＩＮＣとＤＥＣを検出するＩＮＣ／ＤＥＣ検出部と、ＮＤＦイネーブル及びＩＮＣ／ＤＥＣ受信後のｎフレーム（ｎは自然数）間はＩＮＣ／ＤＥＣ受信によるスタッフ制御を抑制して、ＩＮＣ／ＤＥＣ連続受信によるメモリスリップを防止すべく、ｎ進カウント部を有するスタッフ制御抑制部とをそなえ、ｎ進カウント部のカウント結果とＩＮＣ及びＤＥＣのうちのどちらか１つの受信結果をＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭに保持し、このＲＡＭに保持したＩＮＣ／ＤＥＣの受信結果とｎ進カウント値と上記のＬＯＰ検出部で得られるＮＤＦイネーブル受信結果とを用いて、ＩＮＣ／ＤＥＣ受信結果を認識するように構成してもよい。
【００５７】
これにより、上述のポインタ処理部３では、ＩＮＣ及びＤＥＣのうちのどちらか１つの受信結果をＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭに保持するだけで、ＩＮＣ／ＤＥＣ受信結果を認識することができるので、ＩＮＣ受信結果，ＤＥＣ受信結果の両方をＲＡＭに保持する必要はなく、ＲＡＭに必要なビット数を削減することができる。
【００５８】
また、上述のポインタ処理部３は、アラーム状態遷移保護部をそなえ、このアラーム状態遷移保護部が、アラーム状態遷移を行なうためのｍ段（ｍは自然数）の保護回路として、カウント機能を有するカウント制御部と、このカウント制御部でのカウント値を記憶するアラーム状態遷移保護用ＲＡＭとをそなえ、アラーム状態遷移対象信号を受信すればカウント制御部のカウントアップを行ない、アラーム状態遷移対象信号を未受信ならばカウント制御部のカウントリセットを行ない、カウント制御部のカウント値が最大値になった時点で、アラーム状態に遷移し、アラーム解除条件を受信するまではカウント制御部のカウント値を最大値のままＲＡＭ４で保持させ、ＲＡＭ４から上記のカウント値を読み出したときにそのカウント値が最大値に達しているか否かで該当チャンネルがアラーム状態であるか否かを認識するように構成してもよい。
【００５９】
これにより、上述のポインタ処理部３では、カウント制御部によって、アラーム状態遷移対象信号を受信した回数に応じたカウント値のみをＲＡＭ４の該当するチャンネルアドレスに保持させるので、ＲＡＭ４に必要なビット数を最小限に抑えつつ、複数チャンネルに対するアラーム状態の認識をシリアルで行なうことができる。
【００６０】
さらに、上述のポインタ処理部３は、受信ポインタ値とは別に実際に今そのポインタ値でハードが動作しているアクティブポインタ値を各チャンネル毎に保持するアクティブポインタ値保持部をそなえ、このアクティブポインタ値保持部が、上記のアクティブポインタ値のうちＭＳＢを除く下位ビットをアクティブポインタ値保持用ＲＡＭに保持させ、多重データの各チャンネルの信号サイズがＴＵ３のときのＭＳＢの１ビットをラッチするラッチ回路をそなえるとともに、このラッチ回路の書き込み及び読み出しの制御信号として、ＴＵ３のチャンネルに割り当てられたアドレス値をデコードした信号が使用されるように構成してもよい。
【００６１】
これにより、ポインタ処理部３では、アクティブポインタ値の全ビットをＲＡＭに保持することなく、各チャンネルのポインタ処理に必要なアクティブポインタ値をシリアルで生成することができるので、この場合も、ＲＡＭに必要なビット数が削減される。
また、上述のポインタ処理部３は、上記のアクティブポインタ値保持部に加えて、ＳＰＥ（Synchronous Payload Envelope） の先頭バイトとしてのＪ１バイト，Ｖ５バイトを認識するＳＰＥ先頭バイト認識部をそなえ、このＳＰＥ先頭バイト認識部が、ＳＰＥの先頭バイトを検索するためのオフセットカウンタ部を有し、上記のアクティブポインタ値保持部からアクティブポインタ値を読み出し、ＳＰＥイネーブル信号とオフセットカウンタ値とアクティブポインタ値との一致検出結果の論理積により、ＳＰＥの先頭バイト位置を認識するように構成してもよい。
【００６２】
これにより、ポインタ処理部３では、アクティブポインタ値保持部からアクティブポインタ値をシリアルで読み出し、ＳＰＥイネーブル信号とオフセットカウンタ値とアクティブポインタ値との一致検出結果の論理積により、ＳＰＥの先頭バイト位置を認識するので、アクティブポインタ値保持用の回路，オフセットカウンタ値カウント用の回路などを複数チャンネル分そなえずに、各チャンネルのＳＰＥの先頭バイトをシリアルで認識することができる。
【００６３】
さらに、図１に示すポインタ処理装置は、多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを設定するマッピング設定レジスタ群をそなえるとともに、アドレス生成部１によって各チャンネルに割り付けられたアドレスを用い上記のマッピング設定レジスタ群から該当チャンネルの信号サイズを選択する信号サイズ選択回路をそなえ、上記のマッピング設定レジスタ群，信号サイズ選択回路により、多重データの各チャンネルの信号サイズを認識し、その情報をポインタ抽出部２，ポインタ処理部３及びＲＡＭ制御部５へ渡すことによって、信号サイズに応じて共通の回路でポインタ抽出・ポインタ処理を行なうように構成してもよい。
【００６４】
これにより、本ポインタ処理装置では、常に、多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを認識することができるので、多重データに異なる信号サイズのチャンネルが混在する場合でも、異なる信号サイズのチャンネル数分、ポインタ抽出部２，ポインタ処理部３などをそなえずに、共通の回路でポインタ抽出・ポインタ処理を行なうことができる。
【００６５】
具体的に、上述のポインタ処理装置は、上記のマッピング設定レジスタ群として、３個のＴＵ３／ＴＵＧ３設定レジスタと、これらの各ＴＵ３／ＴＵＧ３設定レジスタ毎に７つ、合計２１個のＴＵ２／ＴＵＧ２設定レジスタとをそなえ、上記のＴＵ３／ＴＵＧ３設定レジスタにより該当チャンネルがＴＵ３にマッピングされているか否かを判定し、ＴＵ３にマッピングされていなければ、上記のＴＵ２／ＴＵＧ２設定レジスタにより、ＴＵ２にマッピング設定されているか、ＴＵ１２にマッピングされているかを判定して、該当チャンネルの信号サイズを認識する信号サイズ認識部が設けられる。
【００６６】
これにより、本ポインタ処理装置では、例えば、ＴＵ３用の設定レジスタを３チャンネル分，ＴＵ２用の設定レジスタを２１チャンネル分，ＴＵ１２用の設定レジスタを６３チャンネル分というように、全ての信号サイズに対応できる分の設定レジスタをそなえずに、計２４個の設定レジスタをそなえるだけで、全チャンネルに対するポインタ処理を行なうことができる。
【００６７】
また、図１に示すポインタ処理装置は、上述のごとく信号サイズに応じて共通の回路でポインタ抽出・ポインタ処理を行なうように構成されたものにおいて、上記のオフセットカウンタを各信号サイズ毎に装備し、各オフセットカウンタのカウント値をマッピング設定レジスタ群からのマッピング設定情報により選択して、ＳＰＥの先頭バイト位置を認識するように構成してもよい。
【００６８】
これにより、本ポインタ処理装置では、ＳＰＥの先頭バイト位置の認識についても、多重データに異なる信号サイズのチャンネルが混在していても、共通の回路で全チャンネル分の処理を行なうことができる。
さらに、上述のポインタ処理部３は、ＥＳ（エラスティック）メモリ機能を有するポインタ付け替え用ＲＡＭをそなえ、入力多重データからＳＰＥデータとＳＰＥ先頭バイトを示す情報ビットとをこのＲＡＭに書き込み、書き込んだＲＡＭのデータを読み出し側のタイミングで読み出し、読み出したＳＰＥ先頭バイトを示す情報ビットの値により、ＳＰＥ先頭位置を認識するように構成してもよい。
【００６９】
これにより、ポインタ処理部３では、共通のポインタ付け替え用ＲＡＭを用いて、全チャンネル分のＳＰＥの先頭位置認識処理をシリアルで行なって、ポインタ付け替え処理を行なうことができる。
また、上述のポインタ処理装置は、上記のポインタ付け替え用ＲＡＭを制御するライト／リード段数用カウンタをそなえ、さらにＴＵ３マッピング設定時とＴＵ２マッピング設定時のカウント数を切り替えるべく、ＴＵ３用カウント値及びＴＵ２用カウント値をそれぞれデコードするＴＵ３用デコード回路及びＴＵ２用デコード回路をそなえ、信号サイズによって各デコード回路の出力信号を選択して上記のカウンタのロード信号とすることにより、ＴＵ３マッピング時及びＴＵ２マッピング時の上記ＲＡＭのライト／リード段数用カウンタを共通のカウンタとして構成してもよい。
【００７０】
これにより、本ポインタ処理装置では、ＴＵ３マッピング設定時とＴＵ２マッピング設定時のカウント数を、各デコード回路の出力信号を選択して切り替えることによって、多重データにＴＵ３／ＴＵ２という異なる信号サイズのチャンネルが混在していても、共通のカウンタでライト／リード段数のカウント処理を行なうことができる。
【００７１】
さらに、上述のポインタ処理装置は、上記のポインタ付け替え用ＲＡＭを制御するライト／リード段数用カウンタをそなえ、さらにＴＵ３マッピング設定時とＴＵ２マッピング設定時とＴＵ１２マッピング設定時とのカウント数を切り替えるべく、ＴＵ３用カウント値，ＴＵ２用カウント値及びＴＵ１２用カウント値をそれぞれデコートするＴＵ３用デコード回路，ＴＵ２用デコード回路及びＴＵ１２用デコード回路をそなえ、信号サイズによって各デコード回路の出力信号を選択してカウンタのロード信号とすることにより、ＴＵ３／ＴＵ２／ＴＵ１２マッピング時の上記ＲＡＭのライト／リード段数用カウンタを共通のカウンタとして構成してもよい。
【００７２】
これにより、本ポインタ処理装置では、ＴＵ３マッピング設定時とＴＵ２マッピング設定時とＴＵ１２マッピング設定時とのカウント数を、各デコード回路の出力信号を選択して切り替えることによって、多重データにＴＵ３／ＴＵ２／ＴＵ１２という異なる信号サイズのチャンネルが混在していても、共通のカウンタでライト／リード段数のカウント処理を行なうことができる。
【００７３】
次に、図２は第２発明の原理ブロック図で、この図２に示すＳＤＨ伝送方式におけるポインタ処理装置は、ＡＵ４ポインタについての処理を施すＡＵ４ポインタ処理部６と、このＡＵ４ポインタ処理部６での処理後にＴＵポインタについての処理を施すＴＵポインタ処理部７とをそなえて構成され、さらに、ＡＵ４ポインタ処理部６が、ＡＵ４ポインタ検出部６ａ，クロック乗換用ＥＳ（エラスティック）メモリ６ｂ，ＥＳライトカウンタ６ｃ及びＥＳリードカウンタ６ｄを有して構成されている。
【００７４】
ここで、ＡＵ４ポインタ検出部６ａは、伝送路側のクロックでＡＵ４ポインタ翻訳，ＶＣ４イネーブル信号の生成，ＶＣ４ＰＯＨ（パスオーバヘッド）のＪ１バイト位置を示す信号の生成をそれぞれ行なうものであり、ＥＳメモリ６ｂは、ＡＵ４ポインタ検出部６ａによるＡＵ４ポインタ検出後の信号のクロックを伝送路側のクロックから装置側のクロックへ乗り換えさせるためのものである。
【００７５】
ＥＳライトカウンタ６ｃは、ＥＳメモリ６ｂの書き込み制御を伝送路側のクロックで行なうものであり、ＥＳリードカウンタ６ｄは、ＥＳメモリ６ｂの読み出し制御を装置側のクロックで行なうものである。
上述のごとく構成された第２発明のポインタ処理装置では、伝送路側のクロックでＥＳライトカウンタ６ｃを動作させるとともに、装置側のクロックでＥＳリードカウンタ６ｄを動作させ、ＥＳライトカウンタ６ｃ，ＥＳリードカウンタ６ｄのカウンタ値の位相差の検出によりスタッフ制御を行なうことで、ＡＵ４ポインタ処理部６側で伝送路側のクロックから装置側のクロックへの乗り換え処理を行なう。
【００７６】
これにより、ＴＵポインタ処理部７では、クロック乗り換え後の多重データに対してＴＵポインタ処理を行なえばよいので、クロック乗り換え時のクロック変動などの影響を吸収するためのＥＳ段数を全チャンネル分そなえる必要がなくなる。
なお、上述のＡＵ４ポインタ処理部６は、送信フレーム信号を基にＡＵ４ポインタ計算及びＡＵ４ポインタ挿入を行なうＡＵ４ポインタ計算・挿入部をそなえ、このＡＵ４ポインタ計算・挿入部でのＡＵ４ポインタ挿入後のデータをＴＵポインタ処理部７へ渡すようにしてもよい。これにより、本ポインタ処理装置では、ＡＵ４ポインタ計算・挿入部でのＡＵ４ポインタ挿入後のデータから、ＥＳメモリ６ｂでの処理状態（スタッフ制御など）を把握することができる。
【００７７】
また、上述のポインタ処理装置は、上記のＡＵ４ポインタ計算・挿入部を有するＡＵ４ポインタ処理部６でＡＵ４ポインタを付け替えた後の信号と、ＴＵポインタ処理部でＴＵポインタを付け替えた後の信号とをモード設定により選択して送信する選択回路をそなえてもよい。これにより、本ポインタ処理装置は、ＡＵ４ポインタ付け替え後の信号とＴＵポインタ付け替え後の信号とを選択的に出力することができるので、後段の装置（例えばクロスコネクト装置等）では、１つの装置で両方の信号に対応することができる。
【００７８】
さらに、上述のＴＵポインタ処理部７は、図１に示すアドレス生成部１，ポインタ抽出部２，ポインタ処理部３，ＲＡＭ４及びＲＡＭ制御部５をそなえて構成してもよい。これにより、この図２に示すＴＵポインタ処理部７でも、図１にて前述したように、多重データを各チャンネル毎に分離する（パラレルデータに変換する）ことなく、シリアルで、入力多重データに対するポインタ処理（ＴＵポインタ処理）を行なうことができる。
【００７９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）ポインタ処理装置の全体構成説明
図３は本発明の一実施形態としてのポインタ処理装置が適用される伝送端局装置の要部の構成を示すブロック図であるが、この図３に示す伝送端局装置（ＬＴ）８は、図６４における伝送端局装置３０６に相当するもので、セクションオーバヘッド／ラインオーバヘッド（ＳＯＨ／ＬＯＨ）終端処理部８Ａ，ポインタ処理装置８Ｂ，パスオーバヘッド（ＰＯＨ）終端処理部８Ｃ，クロスコネクト（ＸＣ）装置８Ｄ，ＰＯＨ挿入処理部８Ｅ，ＡＵ４ポインタ挿入処理部８Ｆ及びＳＯＨ／ＬＯＨ挿入処理部８Ｇをそなえて構成されている。
【００８０】
ここで、ＳＯＨ／ＬＯＨ終端処理部８Ａは、受信多重データ（ＳＴＭ−ｎフレーム：ただし、ｎは多重度で、ｎ＝１，４，１６，６４のいずれかである）のオーバヘッド部分（ＳＯＨ／ＬＯＨ）を検出し、そのＳＴＭ−ｎフレームからオーバヘッド部分を取り除く終端処理を行なうものであり、ポインタ処理装置８Ｂは、このＳＯＨ／ＬＯＨ終端処理部８Ａで終端処理された多重データ（ＡＵ４フレーム）に対して、ＡＵ４ポインタの終端／付け替えやＴＵポインタの付け替えなどのポインタ処理を行なうものである。
【００８１】
このため、本ポインタ処理装置８Ｂは、この図３に示すように、ＡＵ４ポインタ処理部８１Ｂ，ＴＵポインタ処理部８２Ｂ及びセレクタ回路８３Ｂをそなえて構成され、ＡＵ４ポインタ処理部８１Ｂにおいて、ＡＵ４フレームからＡＵポインタを検出してＡＵ４フレームからＡＵ４ポインタを取り除いてＶＣ４とする終端処理や、一旦終端されたＡＵ４フレーム（つまり、ＶＣ４）にＡＵ４ポインタを付加（挿入）するポインタ付け替え処理などが行なわれ、ＴＵポインタ処理部８２Ｂにおいて、ＶＣ４の収容位置を指示するＴＵポインタの付け替えなどが行なわれるようになっている。
【００８２】
なお、セレクタ回路８３Ｂは、ＡＵ４ポインタ処理部８１Ｂ，ＴＵポインタ処理部８２Ｂを通じて入力されるＡＵ４ポインタ終端後（ＴＵポインタ付け替え後）の多重データと、ＡＵ４ポインタ処理部８１Ｂから入力されるＡＵポインタ付け替え後の多重データとを、外部からのクロスコネクト設定信号に応じて選択的に出力するものである。
【００８３】
また、ＰＯＨ終端処理部８Ｃは、上述のポインタ処理装置８のＡＵ４ポインタ処理部８１Ｂからの多重データのＰＯＨを終端もしくはモニタするためのものであり、クロスコネクト装置８Ｄは、ポインタ処理装置８Ｂからの多重データ（ＶＣ４／ＶＣ３／ＶＣ２／ＶＣ１２）を、ＶＣ４単位あるいはＶＣ３／ＶＣ２／ＶＣ１２単位でクロスコネクト（ＴＳＩ：タイムスロットの入れ替え）するものである。
【００８４】
さらに、ＰＯＨ挿入処理部８Ｅは、クロスコネクト装置８ＥからのＶＣ４フレームに対して、ＰＯＨが上記のＰＯＨ終端処理部８Ｃにて終端されていればＰＯＨを挿入し、終端されていなければそのＶＣ４フレームをそのまま出力（スルー）するものであり、ＡＵ４ポインタ挿入処理部８Ｆは、ＶＣ４フレームに対して、ＡＵ４ポインタがポインタ処理装置８のＡＵ４ポインタ処理部８１Ｂにて終端されていればＡＵ４ポインタを挿入し、終端されていなければそのＶＣ４フレームをそのまま出力するものである。
【００８５】
ＳＯＨ／ＬＯＨ挿入処理部８Ｇは、ＡＵ４ポインタの挿入されているＶＣ４フレーム（つまり、ＡＵ４）に対して、ＳＯＨ／ＬＯＨを挿入することにより、ＳＴＭ−ｎフレームを組み上げて送信多重データを生成するものである。
つまり、本実施形態のポインタ処理装置８Ｂは、項目（Ｃ）にて後述するように、上記のセレクタ回路８３Ｂによって、ＡＵ４ポインタ終端後の多重データ（ＶＣ４）とＡＵ４ポインタ挿入済み（付け替え後）の多重データ（ＡＵ４）とを外部の設定により選択的に出力することができるようになっており、これにより、ＶＣ４レベルの信号とそれ以下の信号とのクロスコネクトを、１つのクロスコネクト装置８Ｄで行なえるようになっているのである。
【００８６】
例えば、ＶＣ４単位でクロスコネクトを行なう場合は、ＡＵ４ポインタ処理部８１ＢでＡＵ４ポインタの付け替えが行なわれ、ＡＵ４ポインタ挿入済みの多重データがセレクタ回路８３Ｂを経由してクロスコネクト装置８Ｄへ渡される。なお、このとき、ＶＣ４のＰＯＨはＰＯＨ終端処理部８Ｃにおいて終端されずスルーされる（モニタ可能）。
【００８７】
そして、クロスコネクト装置８Ｄによるクロスコネクト後の多重データは、ＡＵ４ポインタ，ＶＣ４のＰＯＨがそれぞれ挿入済みであるので、ＰＯＨ挿入処理部８Ｅ，ＡＵ４ポインタ挿入処理部８Ｆをスルーして、ＳＯＨ／ＬＯＨ挿入処理部にてＳＯＨ／ＬＯＨが挿入されて、ＳＴＭ−ｎフレームに組み上げられる。
一方、ＶＣ３／ＶＣ２／ＶＣ１２単位でクロスコネクトを行なう場合は、ＡＵ４ポインタ処理部８１Ｂ，ＰＯＨ終端処理部８ＣにおいてそれぞれＡＵ４ポインタ，ＰＯＨの終端処理が行なわれ、ＴＵポインタ処理部８２ＢにおいてＴＵポインタの付け替えが行なわれたのち、ＡＵ４ポインタ終端後の多重データ（ＶＣ３／ＶＣ２／ＶＣ１２）がセレクタ回路８３Ｂを経由してクロスコネクト装置８Ｄへ渡される。
【００８８】
そして、この場合のクロスコネクト装置８Ｄによるクロスコネクト後の多重データは、ＡＵ４ポインタ，ＶＣ４のＰＯＨがそれぞれ終端されているので、ＰＯＨ挿入処理部８Ｅ，ＡＵ４ポインタ挿入処理部８Ｆにて、それぞれが挿入され、ＳＯＨ／ＬＯＨ挿入処理部にてＳＯＨ／ＬＯＨが挿入されて、ＳＴＭ−ｎフレームに組み上げられる。
【００８９】
以下、上述のポインタ処理装置８の詳細について説明するが、便宜上、ＴＵポインタ処理部８２Ｂ，ＡＵ４ポインタ処理部８１Ｂの順に説明を行なう。なお、以下では、受信多重データがＳＴＭ−１フレームの場合について述べるが、ＳＴＭ−ｎフレーム（ｎ＝４，１６，６４）の場合も、ＳＴＭ−１フレームに分離された後の処理は同様である。
【００９０】
（Ｂ）ＴＵポインタ処理部の説明
図４はＴＵポインタ処理部８２Ｂの要部の構成を示すブロック図で、この図４において、１０はアドレス生成部、１１はポインタ抽出部、１２はポインタ処理部、１３はＲＡＭ（ランダムアクセスメモリ）制御部、１４はＲＡＭである。
ここで、アドレス生成部１０は、ＳＴＭ−１フレームのＳＯＨに含まれるフレーム同期パターン（Ａ１，Ａ２バイト）検出に基づいて生成されるフレーム信号に基づいて、ＳＴＭ−１フレーム内に多重されたＴＵレベルの各チャンネル（多重データ）に割り付けるアドレス（チャンネルアドレス）を生成するものであり、ポインタ抽出部１１は、多重データから各チャンネルのポインタバイト（少なくともＨ１／Ｖ１バイト，Ｈ２／Ｖ２バイトを含む）の抽出をシリアルで行なうものであり、ポインタ処理部１２は、ポインタ抽出部１１からの多重データから各チャンネルのポインタの解析，状態検出，ポインタの付け替え等をシリアルで行なうものである。
【００９１】
なお、このポインタ処理部１２は、後述するように、次のような機能部分を有している。
（１）受信ポインタ値保持機能
（２）ノーマルポインタ３連続一致受信検出機能
（３）ＬＯＰ(Loss Of Pointer) 検出機能
（４）インクリメント／デクリメント（ＩＮＣ／ＤＥＣ）受信結果認識機能
（５）アラーム状態遷移検出機能
（６）アクティブポインタ値保持機能
（７）ＳＰＥ先頭バイト（Ｊ１／Ｖ５）バイト認識機能
また、ＲＡＭ制御部１３は、各チャンネルのポインタ処理部１２の結果をシリアルにＲＡＭ１４へ書き込み／読み出しを行なう一連の動作を制御するための制御信号を生成するものであり、ＲＡＭ１４は、ポインタ処理部１２の出力データを各チャンネル毎にアドレス生成部１０からのチャンネルアドレスが示す領域に保持するものである。
【００９２】
なお、このＲＡＭ１４には、図１０により後述するように以下に示すような情報群（多重データから得られるポインタ処理に必要な情報群）が保持されるようになっている。
▲１▼  ポインタ抽出部１１にて得られる多重データから抽出された各チャンネルのポインタバイトが示す情報群（例えば、受信ポインタ値の上位２ビット）
▲２▼  受信したポインタバイトによりポインタアクションを起こすために必要な情報群（ＮＤＦイネーブル(EN)信号など）
▲３▼  ポインタアクションを起こした結果の情報群（インバリッドポインタ検出信号（INV(iNV)-V1)，ＡＩＳ（ＡｉＳ）検出信号(AIS-V1)など）
上述のごとく構成された本実施形態のＴＵポインタ処理部８２Ｂでは、ポインタ抽出部１１，ポインタ処理部１２を通じて生成される上記の各情報群▲１▼〜▲３▼が、アドレス生成部１０で生成されたＲＡＭアドレス（チャンネルアドレス）の示すＲＡＭ２１の番地に、ＲＡＭ制御部１３で生成されるライトイネーブル信号（受信ポインタバイトの検出タイミング）に従って書き込まれる。
【００９３】
そして、ポインタ処理部１２では、ＲＡＭ１４から前フレームの情報群▲１▼〜▲３▼を、ＲＡＭ制御部１３で生成されるリードイネーブル信号に従って読み出し、読み出した各チャンネルの情報群▲１▼〜▲３▼を用いてポインタ処理をシリアルに行なう。
つまり、上述のＴＵポインタ処理部８２Ｂは、各チャンネルに割り付けたアドレスの示す番地に、各チャンネルに共通のポインタ抽出部１１及びポインタ処理部１２で生成した情報群▲１▼〜▲３▼を、ＲＡＭ１４にシリアルで保持できるようになっているのである。この結果、ポインタ処理を行なうべきチャンネル数（ＳＴＭ−１フレーム内のＴＵレベルの信号）が多くなっても、多重データを各チャンネル毎に分離することなく、全チャンネルに共通の回路（１つのポインタ処理部１２）で処理することができるようになる。
【００９４】
従って、ポインタ処理のための回路を全チャンネルに対応できるよう複数チャンネル分（最大で６３チャンネル分）そなえる必要がなく、本ポインタ処理装置８Ｂの装置規模，消費電力，各機能（回路）ブロック間の配線数などを大幅に削減することができる。
ところで、上記のＲＡＭ１４は、例えば図５に示すように、ＲＡＭ２１（第１ＲＡＭ：ＲＡＭＲ１）とＲＡＭ２２（第２ＲＡＭ：ＲＡＭＲ２）とに分割して、ＲＡＭ１４に保持させていた上記の各情報群▲１▼〜▲３▼を、それぞれ以下に示すように、ＲＡＭ２１，ＲＡＭ２２に分割して保持させるようにしてもよい。
【００９５】
・ＲＡＭ２１（ＲＡＭＲ１）
▲１▼  受信ポインタバイトのうちのＨ１／Ｖ１バイトが示す情報群
・ＲＡＭ２２（ＲＡＭＲ２）
▲１▼  受信ポインタバイトのうちのＨ２／Ｖ２バイトが示す情報群
▲２▼  上記のポインタアクションを起こすために必要な情報群
▲３▼  上記のポインタアクションを起こした結果の情報群
ただし、この場合、Ｈ１／Ｖ１バイト，Ｈ２／Ｖ２バイトが示す情報群を得る必要があるので、ポインタ抽出部１１には、多重データから各チャンネルのＨ１又はＶ１バイトを抽出するＨ１／Ｖ１バイト抽出部２３と、多重データから各チャンネルのＨ２又はＶ２バイトを抽出するＨ２／Ｖ２バイト抽出部２４とが設けられており、各ＲＡＭ２１，２２に保持されたデータを用いてシリアルでポインタ処理が行なわれるようになっている。
【００９６】
これにより、上述のＴＵポインタ処理部８２Ｂでは、Ｈ１／Ｖ１バイト抽出部２３において多重データから抽出された情報群（ポインタバイト）が、アドレス生成部１０で生成したＲＡＭアドレス（チャンネルアドレス）の示すＲＡＭ２１の番地に、ＲＡＭ制御部１３で生成されるＨ１／Ｖ１バイトの検出タイミングで書き込まれる。一方、多重データからＨ２／Ｖ２バイト抽出部２４で抽出された情報群とポインタ処理部２５で生成された情報群は、ＲＡＭ制御部１３で生成したＨ２／Ｖ２バイトの検出タイミングでＲＡＭ２２に書き込まれる。
【００９７】
そして、ポインタ処理部１２では、ＲＡＭ２１，２２から各情報群を受信Ｈ２／Ｖ２バイトの検出タイミングで読み出し、ＲＡＭ２１から読み出した各チャンネルの受信Ｈ１／Ｖ１バイトの情報群と、ＲＡＭ２２から読み出した各チャンネルの受信Ｈ２／Ｖ２バイトの情報群及びＨ２／Ｖ２バイト抽出部２４で生成した信号とを用いてポインタ処理を行なう。
【００９８】
つまり、上述のＴＵポインタ処理部８２Ｂでは、図４に示すＲＡＭ１４をＲＡＭ２１とＲＡＭ２２とに分割することにより、ＲＡＭ２１に対しては、受信Ｈ１／Ｖ１バイトのタイミングでデータの書き込みが行なわれ、受信Ｈ２／Ｖ２バイトのタイミングでデータの読み出しが行なわれる一方、ＲＡＭ２２に対しては、受信Ｈ２／Ｖ２バイトのタイミングでデータの書き込みと読み出しとが行なわれるのである。
【００９９】
従って、ＲＡＭ２２へのアクセスタイミングが削減され、ＲＡＭ２１，２２（ＲＡＭ１４）自体の消費電力を削減することができる。なお、以降の説明では、便宜上、ＲＡＭ１４をＲＡＭ２１とＲＡＭ２２とに分割している場合と分割していない場合とがあるが、基本的に、ＲＡＭ１４は分割してもよいし分割しなくてもよい。
【０１００】
次に、図６は上述のアドレス生成部１０の詳細構成を示すブロック図であるが、この図６に示すように、アドレス生成部１０は、ＴＵＧ３用アドレスカウンタ１５，ＴＵＧ２用アドレスカウンタ１６，ＴＵ１２用アドレスカウンタ１７，ＡＮＤゲート１８及び１入力反転型のＡＮＤゲート１９をそなえて構成されている。
【０１０１】
ここで、ＴＵＧ３用アドレスカウンタ（３進カウンタ）１５は、ＳＴＭ−１フレーム（ＶＣ４フレーム）に多重されているＴＵＧ３（最大で３つ分多重されている）の番号（チャンネル数）をカウントするものであり、ＴＵＧ２用アドレスカウンタ（７進カウンタ）１６は、ＴＵＧ３フレームに多重されているＴＵＧ２（最大で７つ分多重されている）のチャンネル数をカウントするものであり、ＴＵ１２用アドレスカウンタ（３進カウンタ）１７は、ＴＵＧ２フレームに多重されているＴＵ１２（最大で３つ分多重されている）のチャンネル数をカウントするものである。なお、各アドレスカウンタ１５〜１７は、いずれも、フレーム信号により初期値をロードする。
【０１０２】
そして、本実施形態では、この図６に示すように、アドレスカウンタ１５のキャリーアウト（ＣＯ）をアドレスカウンタ１６のキャリーイン（ＣＩ）に接続するとともに、アドレスカウンタ１６のキャリーアウトをアドレスカウンタ１７のキャリーインに接続することにより、６３進カウンタが構成されており、これら３つのアドレスカウンタ１５〜１７の出力がＲＡＭ１４用のＲＡＭアドレス（チャンネルアドレス）として使用されるようになっている。
【０１０３】
また、ＡＮＤゲート（論理積演算素子）１８は、後述するＴＵ１２設定信号によりＴＵ１２モードに設定されていないとき（ＴＵ１２設定信号がＬレベルのとき）は、アドレスカウンタ１７の出力を“０”に変換するものであり、１入力反転型のＡＮＤゲート１９は、後述するＴＵ３設定信号によりＴＵ３モードに設定されたとき（ＴＵ３設定信号がＨレベルのとき）にのみ、アドレスカウンタの出力を“０”に変換するものである。
【０１０４】
これにより、このアドレス生成部１０では、ＴＵ１２モード設定信号，ＴＵ３モード設定信号に応じて動作させるカウンタ１５〜１７の組み合わせ（カウンタ１５のみ，カウンタ１５とカウンタ１６，カウンタ１５〜１７全て）を切り替えて、ＲＡＭ１４用のアドレスを例えば図７に示すような組み合わせで生成することによって、ＴＵ３／ＴＵ２／ＴＵ１２用のチャンネルアドレスをＲＡＭ１４上で共用させる。
【０１０５】
従って、ＳＴＭ−１フレーム内に異なる信号サイズのフレーム（ＶＣ４／ＶＣ３／ＶＣ２／ＶＣ１２）がどの組み合わせで混在していても、１つのアドレス生成部１０で柔軟に対応することができる。なお、図７においては、アドレス００〜０２HEX がＴＵ３／ＴＵ２／ＴＵ１２共用アドレスであり、アドレス０３〜１４HEX がＴＵ２／ＴＵ１２共用アドレスである。
【０１０６】
ところで、上述のアドレス生成部１０は、例えば図８に示すように、図６に示す構成に加えて、アドレス変換部２０をそなえるようにしてもよい。ここで、このアドレス変換部２０は、各カウンタ１５〜１７からのアドレス出力について所望の加算処理を施して、ＲＡＭ１４において空きアドレスを生じさせないようなアドレス変換信号を生成するものである。
【０１０７】
このため、アドレス変換部２０は、例えばＳＴＭ−１レベルにおいてＴＵ１２が最大６３チャネル多重されている場合を考えると、図９に示すように、ハーフアダー２０−１，フルアダー２０−２〜２０−８，ＥＸＯＲゲート（排他的論理和回路）２０−９を組み合わせた回路として構成される。
すなわち、このアドレス変換部２０によるアドレス変換方式は、上記のように、ＳＴＭ−１レベルにおいてＴＵ１２が最大６３チャネル多重されている場合を例にとると、図７（カウンタ値とアドレスの関係）に示すようになるが、この関係を満足するように、ハーフアダー２０−１のＡ，Ｂ入力端には、それぞれアドレスカウンタ１７のビット「１」(T1CN1) ，アドレスカウンタ１６のビット「２」(T2CN2) が入力され、フルアダー２０−２のＡ，Ｂ，Ｃｉ入力端には、それぞれアドレスカウンタ１７のビット「０」(T1CN0) ，アドレスカウンタ１６のビット「２」(T2CN2) ，アドレスカウンタ１６のビット「１」(T2CN1) が入力されるようになっている。
【０１０８】
また、フルアダー２０−３のＡ，Ｂ，Ｃｉ入力端には、それぞれアドレスカウンタ１７のビット「１」(T1CN1) ，アドレスカウンタ１６のビット「１」(T2CN1) ，アドレスカウンタ１６のビット「０」(T2CN0) が入力され、フルアダー２０−４のＡ，Ｂ，Ｃｉ入力端には、それぞれアドレスカウンタ１７のビット「０」(T1CN0) ，アドレスカウンタ１６のビット「０」(T2CN0) ，アドレスカウンタ１５のビット「０」(T3CN0) が入力されるようになっている。
【０１０９】
さらに、フルアダー２０−５のＡ，Ｂ，Ｃｉ入力端には、それぞれアドレスカウンタ１７のビット「０」(T1CN0) ，ハーフアダー２０−１の桁上げ出力，フルアダー２０−６の桁上げ出力が入力され、フルアダー２０−６のＡ，Ｂ，Ｃｉ入力端には、それぞれハーフアダー２０−１の和出力，フルアダー２０−２の桁上げ出力，フルアダー２０−７の桁上げ出力が入力されるようになっている。
【０１１０】
また、フルアダー２０−７のＡ，Ｂ，Ｃｉ入力端には、それぞれフルアダー２０−２の和出力，フルアダー２０−３の桁上げ出力，フルアダー２０−８の桁上げ出力が入力され、フルアダー２０−８のＡ，Ｂ，Ｃｉ入力端には、それぞれフルアダー２０−３の和出力，アドレスカウンタ１５のビット「１」(T3CN1) ，フルアダー２０−４の桁上げ出力が入力されるようになっている。
【０１１１】
ＥＸＯＲゲート２０−９には、それぞれアドレスカウンタ１５のビット「１」(T1CN1) ，フルアダー２０−５の和出力が入力され、ＥＸＯＲゲート２０−９の出力，フルアダー２０−５〜２０−８，２０−４の和出力が、このアドレス変換部２０の出力となっている。
すなわち、図７，図９に示すように、アドレス番号「０」〜「２」は、そのまま０〜２アドレス出力となるため、アドレスカウンタ１５のビット（ｂｉｔ）「０」とビット「１」とをそれぞれアドレス変換部２０の０桁目と１桁目に入力している。
【０１１２】
また、アドレス番号「３」の時にはアドレスカウンタ１６が「１」を示しており、その時に「３」出力がでるようににするために、アドレスカウンタ１６のＬＳＢ（最下位ビット「０」）をアドレス変換部２０の０桁目と１桁目に入力している。そしてこのように入力されたデータは、前述の０桁目と１桁目どうしを加算するようになっている。そうすることにより、アドレス番号「０」〜「５」が得られる。
【０１１３】
次に、アドレス番号「６」の時にアドレスカウンタ１６が「２」を示しており、その時に「６」出力が出るようにするために、アドレスカウンタ１６のビット「１」をアドレス変換部２０の１桁目と２桁目に入力している。このようにして入力されたデータはそれぞれの桁において加算を行なうようになっている。
さらに、アドレス番号「１２」の時にはアドレスカウンタ１６が「４」を示しており、その時に「１２」出力が出るようにするために、アドレスカウンタ１６のＭＳＢ（最上位ビット「２」）をアドレス変換部２０の２桁目と３桁目に入力している。このようにして入力されたデータは、それぞれの桁において加算を行なうようになっている。
【０１１４】
また、アドレス番号「２１」（１５HEX ）の時、アドレスカウンタ１７が「１」を示しており、その時に「２１」が出力されるように、アドレスカウンタ１５のＬＳＢ（ビット「０」）をアドレス変換部２０の４桁，２桁，０桁目にそれぞれ入力している。すなわち、１５HEX を加算するようになっている。
次に、アドレス番号「４２」（２ＡHEX ）の時、アドレスカウンタ１５が「２」を示しており、その時に「４２」が出力されるように、アドレスカウンタ１５のＭＳＢ（最上位ビット「１」）をアドレス変換部２０の５桁，３桁，１桁目にそれぞれ入力している。すなわち、２ＡHEX を加算するようになっている。
【０１１５】
以上の操作により、この場合のアドレス生成部１０では、すべての空アドレスが圧縮されたアドレス出力が得られ（図１０のアドレス空間参照）、ＲＡＭ１４へのアドレス線が７ビットから６ビットに変換される。従って、ＲＡＭ１４に生じていた空アドレスが削減され、ＲＡＭ１４自体の規模を削減することができる。
【０１１６】
次に、図１１はポインタ処理部１２に設けられたポインタ翻訳部１２Ａの構成を示すブロック図で、この図１１に示すポインタ翻訳部（第１ポインタ翻訳部）１２Ａは、アラーム状態検出部２６，ＮＤＦ検出部２７，ＳＳビット不一致検出部２８，ＮＤＦイネーブル検出部２９，ポインタ値上位２ビット抽出部３０，ＯＲゲート（論理和回路）３１，反転ゲート（インバータ）３２及びＡＮＤゲート（論理積回路）３２′をそなえて構成されている。
【０１１７】
ここで、アラーム状態検出部２６は、受信した多重データ（Ｈ１／Ｖ１バイト）が全て“１”（ＡＬＬ“１”）になっているか否かを検出するものであり、ＮＤＦ検出部２７は、受信したＨ１／Ｖ１バイトから無効なＮＤＦビット（Ｎビット：図６４参照）の値を検出するものであり、ＳＳビット不一致検出部２８は、受信したＨ１／Ｖ１バイトのうちのＳＳビットとＳＳビット受信期待値との不一致を検出するものである。
【０１１８】
また、ＮＤＦイネーブル検出部２９は、受信したＨ１／Ｖ１バイトからＮＤＦビットが“１００１”のイネーブルとなっているか否かを検出するものであり、ポインタ値上位２ビット抽出部３０は、受信したＨ１／Ｖ１バイトからポインタ値の上位２ビットを抽出するものである。
上述のごとく構成されたポインタ翻訳部１２Ａでは、受信Ｈ１／Ｖ１バイト（８ビット）のＡＬＬ“１”検出をアラーム状態検出部２６で行ない、そこで生成した信号を１ビットのアラーム状態検出信号（ＡＩＳ−Ｖ１信号）として出力する。このとき、ＮＤＦ検出部２７では、受信Ｈ１／Ｖ１のＮＤＦビット（４ビット）から、ノーマルＮＤＦ（“0110"），ＮＤＦイネーブル（“1001"）のいずれでもないＮＤＦビットの受信の検出を行なう。
【０１１９】
また、ＳＳビット不一致検出部２８では、信号サイズによりＳＳビットの値が決められていることから、その値をＳＳビットの受信期待値とし、この受信期待値に基づいて、受信Ｈ１／Ｖ１バイトのＳＳビットの２ビットの不一致検出を行ない、ＮＤＦイネーブル検出部２９では、受信Ｈ１／Ｖ１バイトのＮＤＦビット（４ビット）から、ＮＤＦイネーブル（“1001"）の検出を行ない、ポインタ値上位２ビット検出部３０では、受信Ｈ１／Ｖ１バイトからポインタ値の上位２ビットを抽出する。
【０１２０】
そして、ＮＤＦ検出部２７で生成した信号とＳＳビット不一致検出部２８で生成した信号との論理和をＯＲゲート２９でとった信号が、１ビットのインバリッドポインタ検出信号〔ＩＮＶ−Ｖ１信号）として出力され、ＳＳビット不一致検出部２８で生成した信号の反転信号（インバータ３２の出力）とＮＤＦイネーブル検出部２９で生成した信号との論理積をＡＮＤゲート３２′でとった信号が、１ビットのＮＤＦイネーブル信号（ＮＤＦ−ＥＮ信号）として出力される。
【０１２１】
この結果、ＲＡＭ２１（又はＲＡＭ１４）には、それぞれ１ビットのアラーム状態検出信号，インバリッドポインタ検出信号，ＮＤＦイネーブル信号と２ビットのポインタ値との計５ビット分のデータ（情報）が保持されることになる。なお、これらのデータの保持はＲＡＭ制御部１３からのライトイネーブル信号（Ｈ１／Ｖ１バイトの検出タイミング）に従って行なわれる。
【０１２２】
つまり、本実施形態のポインタ翻訳部（第１ポインタ翻訳部）１２Ａは、受信したＨ１／Ｖ１バイトのビット数（８ビット）を５ビットに圧縮して、このビット数を圧縮した情報をＲＡＭ２１（又はＲＡＭ１４）に保持させるようになっているのである。これにより、ＲＡＭ２１（又はＲＡＭ１４）に必要なビット数が８ビットから５ビットに削減される。従って、使用するＲＡＭ２１（又はＲＡＭ１４）自体をも小型化することができる。
【０１２３】
なお、図１２は上記のＲＡＭ２１（又はＲＡＭ１４）に保持されるデータ内容例を示す図であるが、必ずしもこの図１２に示す並びでデータを保持する必要はない。
ところで、上述のごとくポインタ翻訳部１２ＡによりＲＡＭ２１（ＲＡＭ１４でもよい）に保持されたデータは、例えば図１３に示すように、ポインタ翻訳部（第２ポインタ翻訳部）３３によってＨ２／Ｖ２バイトタイミングで読み出され、そのデータとＨ２／Ｖ２バイトの値によりポインタ処理が行なわれるようになっている。なお、ポインタ処理結果は前述のＲＡＭ２２（ＲＡＭ１４でもよい）に保持される。
【０１２４】
ここで、このポインタ翻訳部３３は、多重データからＨ２／Ｖ２バイトを抽出するタイミングで、多重データ，ポインタ翻訳部１２Ａで生成したビット数圧縮情報並びに上記の受信ポインタバイトのＨ２／Ｖ２バイトが示す情報群，ポインタアクションを起こすために必要な情報群及びポインタアクションを起こした結果の情報群に基づいて、ポインタ処理制御信号及びポインタ処理結果を生成して、これらの情報群をＲＡＭ２２に保持させるものである。
【０１２５】
このため、ポインタ翻訳部３３は、例えば図１４に示すように、受信ポインタ値範囲外検出部(OUT OF RANGE)３５，インクリメント（ＩＮＣ）表示検出部４０，デクリメント（ＤＥＣ）表示検出部４１，不一致検出部４５，ＡＮＤゲート３４，３８，３９，４３，４４，４７，ＯＲゲート４８，インバータ３７，ＮＯＲゲート（否定論理和回路）３６，４２，４６及び１入力反転型のＡＮＤゲート４９をそなえて構成されている。
【０１２６】
ここで、受信ポインタ値範囲外検出部３５は、受信ポインタ値がそれぞれ信号サイズ毎に決まっているポインタ値の有効範囲〔ＴＵ３で０〜７６４（図５８参照），ＴＵ２で０〜４２７（図６０参照），ＴＵ１２で０〜１３９（図６２参照）〕を超えているか否かを検出するものであり、ＩＮＣ表示検出部４０は、受信ポインタ値とアクティブポインタ値を比較してＩビット（図６４参照）が３ビット以上反転しており、且つ、Ｄビットの反転が２ビット以下の状態（ＩＮＣ表示状態）を検出するものである。なお、アクティブポインタ値とは、受信ポインタ値とは別に実際に今そのポインタ値でハードが動作しているポインタ値のことである。
【０１２７】
また、ＤＥＣ表示検出部４１は、受信ポインタ値とアクティブポインタ値とを比較してＤビットが３ビット以上反転し、且つ、Ｉビットの反転が２ビット以下の状態（ＤＥＣ表示状態）を検出するものであり、不一致検出部４５は、受信ポインタ値とアクティブポインタ値との不一致検出を行なうものである。
上述のごとく構成されたポインタ翻訳部３３では、ＲＡＭ２１に保持された各データ（図１２参照）に基づいて、以下に述べるようなポインタ処理を行なうことによって、ポインタ処理制御信号，ポインタ処理結果（▲１▼ＴＵ−ＰＡＩＳ検出信号，▲２▼ポインタ値範囲外検出信号，▲３▼ノーマルポインタ検出信号，▲４▼ＩＮＣ検出信号，▲５▼ＤＥＣ検出信号，▲６▼ＮＤＦ検出信号，▲７▼インバリッドポインタ検出信号）をそれぞれ生成する。
【０１２８】
具体的に、まず、▲１▼ＴＵ−ＰＡＩＳ検出信号は、ＡＮＤゲート３４において、ＲＡＭ２１より読み出されたＡＩＳ−Ｖ１信号と、受信Ｈ２／Ｖ２バイトとの論理積がとられることにより生成される。
また、▲２▼ポインタ値範囲外検出信号は、受信ポインタ値範囲外検出部３５におて、ＲＡＭ２１よりＨ２／Ｖ２バイトタイミングで読み出された受信ポインタ値２ビットと受信Ｈ２／Ｖ２バイトとを合わせた１０ビットとに基づいて生成される。例えば、上述のようにポインタ値の有効範囲は、ＴＵ３で０〜７６４、ＴＵ２ＤＥ０〜４２７、ＴＵ１２で０〜１３９であるので、これらの範囲外のポインタ値を受信したときにポインタ値範囲外検出信号がＨレベルとなる。
【０１２９】
さらに、▲３▼ノーマルポインタ検出信号は、ＲＡＭ２１より読み出されたＩＮＶ−Ｖ１信号とＮＤＦ−ＥＮ信号とのＮＯＲ論理をＮＯＲゲート３６でとり、このＮＯＲゲート３６の出力信号と上記のポインタ値範囲外検出信号（受信ポインタ値範囲外検出部３５の出力信号）をインバータ３７で反転した反転信号との論理積をＡＮＤゲート３８でとることによって生成される。
【０１３０】
また、▲４▼ＩＮＣ検出信号，▲５▼ＤＥＣ検出信号は、それぞれ、ＩＮＣ表示部４０，ＤＥＣ表示部４１で生成された信号と、ＮＯＲゲート３６の出力信号と、ＮＯＲゲート４２（後述するノーマルポインタ値３連続一致受信検出信号と３フレーム禁止信号とのＮＯＲ論理）で生成される信号との論理積をＡＮＤゲート４３，４４でとることによって生成され、▲６▼ＮＤＦ検出信号は、上記のポインタ値範囲外検出信号の反転信号（インバータ３７の出力）とＲＡＭ２１より読み出されたＮＤＦ−ＥＮ信号との論理積をＡＮＤゲート３９でとることによって生成される。
【０１３１】
なお、このとき、ＩＮＣ表示部４０，ＤＥＣ表示部４１では、受信ポインタ値とアクティブポインタ値との比較を行なっており、ＩＮＣ表示部ではＩビットの反転が３ビット以上、且つ、Ｄビットの反転が２ビット以下の検出を行ない、ＤＥＣ表示部ではＤビットの反転が３ビット以上、且つ、Ｉビットの反転が２ビット以下の検出を行なっている。
【０１３２】
また、▲７▼インバリッドポインタ検出信号は、不一致検出部４５にて受信ポインタ値とアクティブポインタ値との不一致検出を行ない、その検出結果と、ＮＯＲ論理４６の出力〔▲６▼ＮＤＦ検出信号，後述するノーマルポインタ値３連続一致受信検出信号，▲４▼ＩＮＣ検出信号，▲５▼ＤＥＣ検出信号とのＮＯＲ論理の結果〕との論理積をＡＮＤゲート４７でとり、さらに、その論理積結果と、ＩＮＶ−Ｖ１信号と▲２▼ポインタ値範囲外検出信号との論理和をＯＲゲート４８でとったのち、その出力と▲１▼ＴＵ−ＰＡＩＳ検出信号の反転信号との論理積をＡＮＤゲート４９でとることにより生成される。
【０１３３】
このように、本実施形態のポインタ処理装置８Ｂ（ＴＵポインタ処理部８２Ｂ）によれば、各チャンネルのポインタ処理に必要な各種のポインタ処理制御信号，ポインタ処理結果の生成を、各チャンネルに共通のポインタ処理部１２（ポインタ翻訳部３３）によって行なうことができるので、例えば図４５に示すように、受信ポインタ値のうちの１０ビットポインタ値の全てが“１”となっているか否かを判定するための１０入力のＡＮＤゲート（論理積演算素子）１８７を、ＴＵレベルに応じたチャンネル数（ＴＵ１２のときが最大で６３ｃｈ）分そなえる必要がなく、さらに装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０１３４】
次に、図１５は本実施形態の受信ポインタ値の保持機能部分に着目したＴＵポインタ処理部８２Ｂの構成を示すブロック図で、この図１５に示すように、ＴＵポインタ処理部８２Ｂは、上記のＲＡＭ２２（又はＲＡＭ１４）のほかに、デコード回路５０，５４，フリップフロップ（ＦＦ）回路５１〜５３及びセレクタ回路５５をそなえて構成されている。
【０１３５】
ここで、デコード回路５０は、アドレス生成部１０からのＲＡＭ２２（又はＲＡＭ１４）用のライトアドレス（チャンネルアドレス）からＴＵ３のチャンネルに割り当てたアドレス値をデコードし、各ＦＦ回路５１〜５３用のイネーブル信号を生成するものであり、各ＦＦ回路（ラッチ回路）５１〜５３は、それぞれ、ＴＵ３（ＳＴＭ−１フレーム内には最大３チャンネル分収容されている）の１チャンネル分の受信ポインタ値のＭＳＢを保持するものである。
【０１３６】
また、デコード回路５４は、ＲＡＭ２２（又はＲＡＭ１４）のリードアドレスからＴＵ３のチャンネルに割り当てたアドレス値をデコードするものであり、セレクタ回路５５は、デコード回路５４からのデコード信号を選択信号として、各ＦＦ回路５１〜５３の出力を選択するものである。なお、各ＦＦ回路５１〜５３の出力のいずれも選択されない場合は“０”が出力される。
【０１３７】
上述のごとく構成されたＴＵポインタ処理部８２Ｂでは、１０ビットの受信ポインタ値のうちＭＳＢを除く９ビット分のポインタ値のみが、ＲＡＭ２２（又はＲＡＭ１４）に保持される。そして、信号サイズがＴＵ３のときはデコード回路５０によりＲＡＭアドレスからＴＵ３に割り当てたアドレス値をデコードし、そのデコード信号を各ＦＦ回路５１〜５３用のイネーブル信号として出力する。
【０１３８】
これにより、ＲＡＭ２２（又はＲＡＭ１４）に保持されなかった残りの受信ポインタ値（ＭＳＢ）がそれぞれ対応するＦＦ回路５１〜５３に保持される。
なお、ＲＡＭ２２（又はＲＡＭ１４）への書き込み及び各ＦＦ回路５１〜５３への書き込みは、それぞれＨ２／Ｖ２バイトの抽出タイミングに従って行なわれる。また、受信ポインタ値を読み出すときも同様に、ＲＡＭアドレスからＴＵ３に割り付けたアドレス値をデコード回路５４でデコードし、そのデコード信号をセレクト信号としてＴＵ３のポインタ値のＭＳＢを保持したＦＦ回路５１〜５３の出力信号をセレクタ回路５５で選択する。ＲＡＭアドレスがＴＵ３以外の値を示すときはＭＳＢを“０”として扱う。
【０１３９】
つまり、上述のＴＵポインタ処理部８２Ｂは、ＴＵ２／ＴＵ１２のときのポインタ値範囲内のポインタ値を受信したときは必ずＭＳＢが“０”であることに着目し、ＲＡＭ２２（又はＲＡＭ１４）に保持する受信ポインタ値をＭＳＢを除く９ビットとし、それ以外のとき（ＴＵ３のとき）はＭＳＢが必ずしも“０”とは限らないので、そのときのＭＳＢをＦＦ回路５１〜５３で保持するようにしているのである。
【０１４０】
従って、ＲＡＭ（又はＲＡＭ１４）に必要なビット数がさらに削減されＲＡＭ（又はＲＡＭ１４）を小型化することが可能になる。また、信号サイズがＴＵ３の場合、上記のＭＳＢはＴＵ２／ＴＵ１２のときの値とは異なる値になっているが、そのときのＭＳＢ１ビットはＦＦ回路５１〜５３に保持されるので、常にポインタ処理に必要な情報は確保され、確実に処理を行なうことができる。
【０１４１】
次に、図１６はノーマルポインタ値３連続一致受信検出機能部分に着目したポインタ処理部１２の構成を示すブロック図であるが、この図１６に示すポインタ処理部１２は、ＯＲゲート５６，ＲＡＭ５７，一致検出部５８，ノーマルポインタ値３連続一致受信検出部５８ａ及びポインタ値範囲外変換部６４をそなえて構成されている。
【０１４２】
ここで、ＯＲゲート５６は、ＩＮＶ−Ｖ１信号（図１１，図１２参照）とポインタ値範囲外検出信号（図１４の▲２▼参照）との論理和をとることによって、ポインタ値範囲外変換部６４用の制御信号を生成するものであり、ＲＡＭ５７は、受信ポインタ値などを保持するものであり、一致検出部５８は、受信ポインタ値とＲＡＭ５７に保持された前フレームの受信ポインタ値との一致を検出して、その一致検出結果を１ビット情報でＲＡＭ５７に保持させるものである。
【０１４３】
また、ノーマルポインタ値３連続一致受信検出部５８ａは、ＲＡＭ５７に格納されている一致検出結果を示す信号と前ポインタ値と受信ポインタバイトの値との一致検出結果の論理積によってノーマルポインタ値３連続一致受信を検出するもので、この図１６に示すように、例えばＯＲゲート５９，ＡＮＤゲート６０，６１，インバータ６２，６３を有して構成されている。
【０１４４】
さらに、ポインタ値範囲外変換部６４は、無効な情報を示すポインタバイトを受信したときはＲＡＭ５７に保持されているポインタ値をポインタ値範囲外のある値に変換したのちにこの変換情報をＲＡＭ５７に保持させるもので、例えば、ＯＲゲート５６の出力信号が“１”（Ｈレベル）のとき（ＩＮＶ−Ｖ１信号，ポインタ値範囲外検出信号のいずれか又は両方を受信したとき）に、受信ポインタ値をポインタ値範囲外の信号に変換し、ＯＲゲート５６の出力信号が“０”（Ｌレベル）のときに、受信ポインタ値をスルーしてＲＡＭ５７へ出力するようになっている。
【０１４５】
上述のごとく構成されたポインタ処理部１２では、ＩＮＶ−Ｖ１信号とポインタ値範囲外検出信号とのＯＲゲート５６での論理和が“１”のときは、ＲＡＭ５７に保持する受信ポインタ値が、ポインタ値範囲外のある値（例えば、ＴＵ３なら７６５以上、ＴＵ２なら４２８以上、ＴＵ１２なら１４０以上）に変換されたのちＲＡＭ５７に保持される。
【０１４６】
このとき、ＲＡＭ５７に保持された前フレームの受信ポインタ値と現在の受信ポインタ値との一致検出が一致検出部５８で行なわれ、その結果とインバータ６３の出力（ＮＤＦ検出信号とノーマルポインタ検出信号をインバータ６２で反転させた反転信号とのＯＲゲート５９，インバータ６３によるＮＯＲ論理）との論理積がＡＮＤゲート６０でとられることによって、現在の受信ポインタ値が前フレームと同一のノーマルポインタ値であるかを示す同一ノーマルポインタ値受信信号が生成され（この時点でノーマルポインタ値を２回連続して受信しているかが分かる）、これがＲＡＭ５７に保持される。
【０１４７】
そして、次のポインタ値が受信されると、さらに、その受信ポインタ値と、ＲＡＭ５７から読み出された同一ノーマルポインタ値受信信号との論理積がＡＮＤゲート６１でとられ、この結果がノーマルポインタ値３連続一致受信検出信号として生成・出力される。
このように、上述のポインタ処理部１２（ポインタ処理装置８Ｂ）によれば、ＲＡＭ５７に、受信ポインタ値と前フレームの受信ポインタ値との一致検出結果（１ビット情報）を保持させるだけで、各チャンネルに対するノーマルポインタ値３連続一致受信検出をシリアルで行なうことができるので、ＲＡＭ５７に必要なビット数を削減できるとともに、例えば図４７に示すようなノーマルポインタ３連続一致受信検出回路をＳＴＭ−１フレーム内のチャンネル数に応じた数だけそなえずに、ノーマルポインタ値３連続一致受信検出を行なうことができる。
【０１４８】
従って、本ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
なお、図４７に示すノーマルポインタ３連続一致検出回路は、一致検出部１９１において、受信ポインタ値と受信ポインタ保持部１９５に保持された前フレームの受信ポインタ値との一致検出を行ない、その検出結果に応じて、フリップフロップ（ＦＦ）回路（カウント結果を保持するための回路）１９２で保持しているカウント値を＋１（一致）あるいは０にリセット（不一致）し、カウンタ（ノーマルポインタ値を何回連続して受信したかをカウントするための回路）１９４の出力が“２”となった時点でそのカウント値“２”をデコード回路１９３でデコードすることによってノーマルポインタ値３連続一致信号（１チャンネル分）を生成・出力するようになっている。
【０１４９】
次に、図１７はＬＯＰ検出機能部分に着目したポインタ処理部１２の構成を示すブロック図であるが、この図１７に示すポインタ処理部１２は、カウント制御部６５′とＲＡＭ７２とをそなえて構成されている。
ここで、上記のカウント制御部（ＬＯＰ検出部）６５′は、ＮＤＦイネーブル検出信号とインバリッドポインタ検出信号とが同時に検出されないことに着目して、ＮＤＦネーブル検出信号とインバリッドポインタ検出信号とＲＡＭ７２に保持された前フレームのＮＤＦイネーブル検出信号の状態とに基づいて、次表３に示す真理値表に従い、ＮＤＦイネーブル連続受信回数またはインバリッドポインタの連続受信回数をカウントして、そのカウント結果に応じてＬＯＰ状態検出信号を生成・出力するものである。ＲＡＭ７２は、前フレームのカウント制御部６５′でのカウント結果及びＮＤＦイネーブル検出信号を保持するものである。
【０１５０】
【表３】
0003859268.tif 000004
【０１５１】
具体的に、上述のカウント制御部６５′は、ＮＤＦイネーブル連続受信回数または無効ポインタ連続受信回数をカウントする加算回路（保護カウンタ）６５，ＯＲゲート６６，１入力反転型のＡＮＤゲート６７，７０，３入力ＯＲゲート６８，全入力反転型のＡＮＤゲート６９，ＡＮＤゲート７１を用い、加算回路６５の一方の入力をＯＲゲート６６により“０”または“１”とし、もう一方の加算器６５の入力をＡＮＤゲート６７によりＲＡＭ７２に保持した“前カウント値”又は“０”とすることで、表３に示す真理値表に従った動作が実現されている。
【０１５２】
上述のごとく構成されたポインタ処理部１２では、カウント制御部６５′が、ＮＤＦイネーブルとインバリッドポインタ検出信号とＲＡＭ７２に保持された前フレームのＮＤＦイネーブル信号の受信状態とに基づいて、表３に示す真理値表に従い、加算回路６５のカウンタ値を“０”にクリアしたり、“１”にセットしたり、前カウント値を＋１したりすることによって、ＮＤＦイネーブル連続受信回数またはインバリッドポインタの連続受信回数をカウントする。
【０１５３】
そして、例えば、ＬＯＰ検出の保護段数がＮＤＦイネーブル信号連続受信８段（回）、インバリッドポインタの連続受信８段の場合であれば、そのカウント値が“８”となった時点で、ＬＯＰ状態検出信号が加算回路６５から出力される。
つまり、上述のカウント制御部６５′は、ＮＤＦイネーブル信号連続受信回数または無効ポインタの連続受信回数のいずれかをカウントすれば、ＬＯＰ状態を検出することができるようになっており、ＮＤＦイネーブル連続受信回数をカウントするカウンタと、インバリッドポインタの連続受信回数をカウントするカウンタとが共用化されているのである。
【０１５４】
従って、例えば図４６に示すように、ＮＤＦイネーブル連続受信回数をカウントする専用の回路（ＮＤＦイネーブル信号連続受信回数カウント部１８８），インバリッドポインタの連続受信回数をカウントする専用の回路（インバリッドポインタ連続受信回数カウント部１８９）をそれぞれ複数チャンネル分そなえる必要がなく、さらに、本ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。なお、図４６において、１９０はＯＲゲートである。
【０１５５】
次に、図１８はＩＮＣ／ＤＥＣ受信結果認識機能部分に着目したポインタ処理部１２の構成を示すブロック図であるが、この図１８に示すポインタ処理部１２は、ＩＮＣ／ＤＥＣ受信結果を認識するＩＮＣ／ＤＥＣ受信結果認識部７３Ａとして、スタッフ抑制部７３Ｂ，ＲＡＭ７４，デコード回路７５，１入力反転型のＡＮＤゲート７６，７８，ＡＮＤゲート７７，ＯＲゲート７９をそなえて構成されている。
【０１５６】
ここで、スタッフ制御抑制部７３Ｂは、図１４により前述したＩＮＣ／ＤＥＣ検出部としてのＩＮＣ表示検出部４０，ＡＮＤゲート４３，ＤＥＣ表示検出部４１，ＡＮＤゲート４４でそれぞれ検出されたＩＮＣ／ＤＥＣ検出信号及びＡＮＤゲート３９で検出されたＮＤＦイネーブル信号（ＮＤＦ検出信号）のいずれかを受信した後の３フレーム間はＩＮＣ／ＤＥＣ受信によるスタッフ制御を抑制して、ＩＮＣ／ＤＥＣ連続受信によるメモリスリップを防止するためのもので、３入力ＯＲゲート８０及び次表４に示す真理値表に従って動作する３進カウント部７３を有している。
【０１５７】
【表４】
0003859268.tif 000005
【０１５８】
なお、この３進カウント部７３は、上記の表４に示す真理値表に従って動作するよう、例えば図１９に示すように、ＥＸＯＲ７３−１，１入力反転型のＡＮＤゲート７３−２，７３−３及びＯＲゲート７３−４を用いて実現されている。
また、ＲＡＭ（ＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭ）７４は、３進カウント部７３のカウント値とＮＤＦ検出信号とＩＮＣ（またはＤＥＣ）検出信号を保持するものであり、デコード回路７５は、このＲＡＭ７４に保持されたカウント値の“１”をデコードするものである。
【０１５９】
上述のごとく構成されたポインタ処理部１２（ＩＮＣ／ＤＥＣ受信結果認識部７３Ａ）では、スタッフ制御抑制部７３Ｂの３進カウント部７３が、表４に示す真理値表に従って動作し、この３進カウント部７３のカウント値（新カウント値）とＮＤＦ検出信号（受信結果）とＩＮＣ及びＤＥＣのうちのどちらか１つの検出信号（受信結果）とがＲＡＭ７４に保持される。
【０１６０】
その後、このＲＡＭ７４に保持された上記の各受信結果データ（カウント値）が読み出されると、そのカウント値に対してデコード回路７５が“１”をデコードし、このデコード結果とＮＤＦ検出信号の反転信号とのＡＮＤゲート７６での論理積によって生成した信号と、ＩＮＣ（またはＤＥＣ）検出信号とのＡＮＤゲート７７，７８での論理積により、ＩＮＣ受信結果及びＤＥＣ受信結果が出力（認識）される。また、ＲＡＭ７４から読みだされたカウント値のＯＲゲート７９での論理和により３フレーム禁止信号が生成される。
【０１６１】
このように、上述のポインタ処理部１２（ポインタ処理装置８Ｂ）によれば、ＩＮＣまたはＤＥＣのどちらか１つの受信結果をＲＡＭ７４に保持するだけで、ＩＮＣ／ＤＥＣ受信結果を認識できるので、ＩＮＣ受信結果，ＤＥＣ受信結果の両方をＲＡＭ７４に保持しなくてもよいので、ＲＡＭ７４に必要なビット数が削減され、ＲＡＭ７４を小型することができるとともに、その消費電力も削減することができる。
【０１６２】
なお、上記の３進カウント部７３は、ｎ進（ｎは３以外の自然数）カウント部として、ＩＮＣ／ＤＥＣ検出信号，ＮＤＦ検出信号受信後のｎフレーム間、ＩＮＣ／ＤＥＣ受信によるスタッフ制御を抑制するようにしてもよい。
次に、図２０はアラーム状態遷移検出機能部分に着目したポインタ処理部１２の構成を示すブロック図であるが、この図２０に示すポインタ処理部１２は、アラーム状態遷移保護部８１Ａとして、カウント制御部８１，ＲＡＭ８２及びデコード回路８３をそなえて構成されている。
【０１６３】
ここで、カウント制御部８１は、アラーム状態遷移を行なうためのｍ段（ｍは自然数）の保護回路として、保護段数をカウントする機能を有するもので、次表５に示す真理値表に従って動作するよう、例えば図２１に示すように、ＡＮＤゲート８１−１，８１−３，ＯＲゲート８１−２，８１−５，８１−６，１入力反転型のＡＮＤゲート８１−７，８１−８を用いて実現されている。
【０１６４】
【表５】
0003859268.tif 000006
【０１６５】
また、ＲＡＭ（アラーム状態遷移保護用ＲＡＭ）８２は、このカウント制御部８１のカウント値を保持するものであり、デコード回路８３は、ＲＡＭ８２から読み出したカウント制御部８１のカウンタ値の最大値をデコードするものである。
すなわち、この図２０に示すアラーム状態遷移保護部８１Ａ（ポインタ処理部１２）は、上記の表５に示すように、アラーム状態遷移対象信号（ＴＵ−ＰＡＩＳ信号）を受信すれば、カウント制御部８１をカウントをカウントアップし、アラーム状態遷移対象信号を未受信ならばカウント制御部８１のカウントリセットを行ない、カウント制御部８１のカウント値が最大値になった（つまり、保護段数ｍに達した）時点で、アラーム状態に遷移し、アラーム解除条件を受信するまではカウント制御部８１のカウント値を最大値のままＲＡＭ８２で保持させ、このＲＡＭ８２からカウント値を読み出したときにそのカウント値が最大値に達しているか否かで該当チャンネルがアラーム状態であるか否かを認識するようになっている。
【０１６６】
上述のごとく構成されたポインタ処理部１２（アラーム状態遷移保護部８１Ａ）では、カウント制御部８１のカウント値が、アドレス生成部１０からのチャンネルアドレスに従ってＲＡＭ８２に保持される。そして、ＲＡＭ８２に保持されたカウント値（又は、図２０中に一点鎖線で示すようにカウント制御部８１から出力されるカウント値）が最大値になっているかどうか、つまり保護段数ｍに達しているかどうかがデコード回路８３で判定され、カウント値が最大値になっていればアラーム状態信号が出力される。
【０１６７】
具体的に、上記のアラーム状態としてＴＵ−ＰＡＩＳの検出状態であるＡＩＳ状態を認識する場合を考える。ここで、ポインタがＡＩＳ状態に遷移するのは、図６５により前述したように、ＴＵ−ＰＡＩＳ検出信号を３回連続して受信した場合であるから、上記の保護段数ｍはｍ＝３となり、上述のデコード回路８３は、例えば図２２に示すように、それぞれ最大値“３”をデコードするデコード回路８４，８５とこれらの各デコード回路８４，８５の出力の論理和をとるＯＲゲート８８をそなえて構成される。
【０１６８】
上述のごとく構成されたポインタ処理部１２では、まず、アラーム解除条件信号（ノーマルポインタ３連続一致受信検出信号もしくはＮＤＦイネーブル検出信号），ＴＵ−ＰＡＩＳ検出信号の受信結果に応じて、カウント制御部８１のカウント値が上記の表５に示す真理値表に従って制御され、そのカウント値がアドレス生成部１０からのチャンネルアドレスに従ってＲＡＭ８２にシリアルに保持される。
【０１６９】
そして、ＲＡＭ８２から読み出されたカウント値，カウント制御部８１の出力カウント値は、それぞれデコード回路８３の対応するデコード回路８６，８７へ出力され、カウント値が最大値“３”となっていれば、それぞれデコード回路８６，８７でＡＩＳ検出保護段数である“３”がデコードされ、ＯＲゲート８８での論理和によりＡＩＳ状態信号が生成されて、ＡＩＳ状態が認識される。
【０１７０】
このように、上述のポインタ処理部１２（ポインタ処理装置８Ｂ）によれば、アラーム状態遷移対象信号（ＴＵ−ＰＡＩＳ信号）の受信回数に応じたカウント値のみをＲＡＭ８２の該当するチャンネルアドレスに保持させるので、ＲＡＭ８２に必要なビット数を最小限に抑えつつ、複数チャンネルに対するアラーム状態（ＡＩＳ状態）の認識をシリアルで行なうことができる。
【０１７１】
従って、例えば図４８に示すような、保護段数カウント用のカウント制御部１９６，デコード回路１９７及びカウント値とアラーム検出結果とを保持するためのレジスタ１９８をそなえたアラーム状態検出保護回路を、複数チャンネル分（ＳＴＭ−１フレーム内に収容されている信号サイズが全てＴＵ１２の場合が最大で６３チャンネル分）そなえる必要はなく、さらに本ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０１７２】
ところで、上述の実施形態では、図１６に示すＲＡＭ５７，図１７に示すＲＡＭ７２，図１８に示すＲＡＭ７４，図２０，図２２に示すＲＡＭ８２を、それぞれ図４に示すＲＡＭ１４（図５に示すＲＡＭ２２）とは異なるＲＡＭとして説明したが、同一のＲＡＭ１４（ＲＡＭ２２）として、それぞれの機能を共用化してもよい。
【０１７３】
例えば、上記の各ＲＡＭ５７，７２，７４，８２をＲＡＭ２２と同一のものとして共用化した場合、ＲＡＭ２２には、以下の各種データが例えば図２３に示すように保持される。
（１）ビット番号「０〜８」：図１５により前述したＭＳＢを除く受信ポインタ値（９ビット）
（２）ビット番号「９」：図１６に示すＡＮＤゲート６０で生成された前フレームと同一ノーマルポインタ値受信信号
（３）ビット番号「１０〜１２」：図１７に示すＬＯＰ検出用の加算回路６５の出力であるＬＯＰ検出用保護カウンタ値（３ビット）
（４）ビット番号「１３」：図１４に示すＡＮＤゲート３９の論理積結果であるＮＤＦ検出信号
（５）ビット番号「１４，１５」：図１８に示す３進カウント部７３の出力である３フレーム禁止用カウンタ値（２ビット）
（６）ビット番号「１６，１７」：図２２に示すカウント制御部８４の出力（ＡＩＳ検出用保護カウンタ値：２ビット）
（７）ビット番号「１８」：図１４に示すＡＮＤゲート４３の論理積結果であるＩＮＣ検出信号
なお、必ずしもこの図２３に示すような並びで各データを保持する必要はない。
【０１７４】
次に、図２４はアクティブポインタ値保持機能部分に着目したポインタ処理部１２の構成を示すブロック図であるが、この図２４に示すポインタ処理部１２は、受信ポインタ値とは別に実際に今そのポインタ値でハードが動作しているアクティブポインタ値を各チャンネル毎に保持するアクティブポインタ値保持部８９Ａとして、ＲＡＭ８９，デコード回路９０，９４，フリップフロップ（ＦＦ）回路９１〜９３，セレクタ９５及びアクティブポインタ値更新制御部９６をそなえて構成されている。
【０１７５】
ここで、ＲＡＭ（アクティブポインタ値保持用ＲＡＭ）８９は、アクティブポインタ値（１０ビット：図６４参照）のうちＭＳＢを除く９ビットを各チャンネル毎に保持するものであり、デコード回路９０は、このＲＡＭ８９用のライトアドレス（チャンネルアドレス）としてアドレス生成部１０で生成されたアドレスを基にＴＵ３用のアドレス値として割り当てたアドレス値をデコードするものである。
【０１７６】
また、ラッチ回路としての各ＦＦ回路９１〜９３は、ＳＴＭ−１フレームの場合に最大で３チャンネル収容されるＴＵ３のうち１チャンネル分ずつアクティブポインタ値のＭＳＢ（１ビット）を保持するもので、ここでは、ＦＦ回路９１がｃｈ１のＭＳＢ、ＦＦ回路９２がｃｈ２のＭＳＢ、ＦＦ回路９３がｃｈ３のＭＳＢをそれぞれ保持するようになっている。
【０１７７】
さらに、デコード回路９４は、ＲＡＭ８９のリードアドレス信号を基にＴＵ３に割り当てられたアドレス値をデコードするものであり、セレクタ９５は、デコード回路９４からのデコード信号を選択信号として、各ＦＦ回路９１〜９３に保持されたデータを選択的に出力するものである。なお、このセレクタ９５は、各ＦＦ回路９１〜９３で保持されたデータのうちいずれも選択されない場合、“０”を出力するようになっている。
【０１７８】
アクティブポインタ値更新制御部９６は、ＩＮＣ／ＤＥＣ受信，ＮＤＦ受信，ノーマルポインタ値３連続一致のいずれか検出すると、ＲＡＭ８９に保持されたアクティブポインタ値を更新するものである。
つまり、上述のアクティブポインタ値保持部８９Ａは、アクティブポインタ値のうちＭＳＢを除く下位ビットをＲＡＭ８９に保持させ、多重データの各チャンネルの信号サイズがＴＵ３のときのＭＳＢの１ビットをラッチするＦＦ回路９１〜９３をそなえるとともに、これらのＦＦ回路９１〜９３の書き込み及び読み出し用の制御信号として、ＴＵ３のチャンネルに割り当てられたアドレス値をデコード回路９０，９４でデコードした信号が使用されるように構成されている。
【０１７９】
上述のごとく構成されたポインタ処理部１２では、まず、アクティブポインタ値（１０ビット）のうち、ＭＳＢを除く計９ビットが、アドレス生成部１０からのチャンネルアドレスに従ってＲＡＭ８９に保持される。このとき、信号サイズがＴＵ３のときはデコード回路９０によりチャンネルアドレスからＴＵ３に割り当てられたアドレス値がデコードされ、そのデコード信号をイネーブル信号としてポインタ値のＭＳＢが対応するチャンネル用のＦＦ回路９１〜９３に保持される。
【０１８０】
ＲＡＭ８９に保持されたアクティブポインタ値を読み出すときも同様に、ＲＡＭ８９のチャンネルアドレス（リードアドレス）を基にＴＵ３に割り当てられたアドレス値が、デコード回路９４でデコードされ、そのデコード信号がセレクタ９５用のセレクト信号として使用され、セレクタ９５によってＴＵ３のアクティブポインタ値のＭＳＢを保持したＦＦ回路９１〜９３の出力が選択される。ただし、チャンネルアドレスがＴＵ３以外の値を示すときは、そのＭＳＢを“０”としてアクティブポインタ値とする。
【０１８１】
なお、このとき、アクティブポインタ値更新制御部９６では、ＮＤＦ検出信号受信，ＩＮＣ／ＤＥＣ受信，ノーマルポインタ値３連続一致受信のいずれかを検出する毎に、ＲＡＭ８９に保持されているアクティブポインタ値の更新を行なっている。
このように、上述のポインタ処理部１２（ポインタ処理装置８Ｂ）によれば、アクティブポインタ値（１０ビット）の全ビットをＲＡＭ８９に保持するのではなく、ＭＳＢを除く９ビットをＲＡＭ８９に保持し、ＴＵ３のときのアクティブポインタ値のＭＳＢはＦＦ回路９１〜９３で保持するので、アクティブポインタ値の全ビットをＲＡＭ８９に保持しなくても、各チャンネルのポインタ処理に必要なアクティブポインタ値をシリアルで生成することができる。
【０１８２】
従って、ＲＡＭ８９に必要なビット数が削減され、ＲＡＭ８９の小型化，低消費電力化に多いに寄与することとなる。
なお、上述のＲＡＭ８９も、図２３により前述したように、図４に示すＲＡＭ１４（又は図５に示すＲＡＭ２２）と同一のＲＡＭとして構成してもよいが、このＲＡＭ８９に保持されるアクティブポインタ値は、後述するＳＰＥ先頭バイトの認識時に使用されるので、基本的に別のＲＡＭとして構成する方がよい。
【０１８３】
次に、図２５はＳＰＥ先頭バイト（Ｊ１／Ｖ５バイト）認識機能部分に着目したポインタ処理部１２の構成を示すブロック図で、この図２５に示すポインタ処理部１２は、図２４により上述したアクティブポインタ保持部８９Ａに加えて、ＳＰＥ先頭バイト認識部９７Ａをそなえて構成されている。
ここで、ＳＰＥ先頭バイト認識部９７Ａは、ＳＰＥの先頭バイトとしてのＪ１バイト（ＶＣ４，ＶＣ３の先頭バイト：図５７，図５９参照）又はＶ５バイト（ＶＣ２，ＶＣ１２の先頭バイト：図６１，図６３参照）を認識するもので、この図２５に示すように、オフセットカウンタ部９７，一致検出部９８及びＡＮＤゲート９９を有している。
【０１８４】
そして、オフセットカウンタ部９７は、フレーム信号を契機に、図５６〜図６３により前述したＳＰＥのオフセットポインタ値をカウントしてＳＰＥの先頭バイトを検索するためのものであり、一致検出部９８は、アクティブポインタ保持部８９ＡのＲＡＭ８９から上述のごとく保持されたアクティブポインタ値をＳＰＥイネーブル信号をリードイネーブル信号として読み出し、このアクティブポインタ値とオフセットカウンタ部９７のオフセットカウンタ値との一致検出を行なうものであり、ＡＮＤゲート９９は、ＳＰＥイネーブル信号と一致検出部９８での一致検出結果との論理積をとることにより、ＳＰＥ先頭バイト位置（Ｊ１／Ｖ５バイト）指示信号を生成・出力するものである。
【０１８５】
つまり、このＳＰＥ先頭バイト認識部９７Ａは、ＳＰＥの先頭バイトを検索するためのオフセットカウンタ部９７Ａを有し、アクティブポインタ値保持部８９Ａからアクティブポインタ値を読み出し、ＳＰＥイネーブル信号と、オフセットカウンタ値及びアクティブポインタ値の一致検出結果との論理積により、ＳＰＥの先頭バイト位置を認識するようになっている。
【０１８６】
上述のごとく構成されたポインタ処理部１２では、ＳＰＥイネーブル信号に従ってＲＡＭ８９から保持されたアクティブポインタ値が読み出されるとともに、フレーム信号を契機にオフセットカウンタ部９７がＳＰＥのオフセットポインタ値をカウントし始める。そして、ＲＡＭ８９から読み出されたアクティブポインタ値は、一致検出部８９において、オフセットカウンタ部９７のカウンタ値と一致しているか否かの一致検出が行なわれる。
【０１８７】
さらに、この一致検出結果は、ＡＮＤゲート９９においてＳＰＥイネーブル信号と論理積がとられ、その論理積結果がＪ１／Ｖ５バイト指示信号として生成・出力される。なお、ここでは、このＪ１／Ｖ５バイト指示信号が“１”（Ｈレベル）のときに、多重データのうち、そのタイムスロットのデータがＪ１／Ｖ５バイトであることを示す。
【０１８８】
このように、上述のポインタ処理部１２によれば、多重データ（ＳＴＭ−１フレーム）内のＶＣ４／ＶＣ３／ＶＣ２／ＶＣ１２の先頭バイト（Ｊ１／Ｖ５バイト）位置の認識処理をシリアルに行なうので、全チャンネルに共通のＳＰＥ先頭バイト認識部９７Ａ（一致検出部９８，ＡＮＤゲート９９）で各チャンネル（ＴＵレベルの信号）に対する処理を行なうことができる。
【０１８９】
従って、例えば図４９に示すように、一致検出部１９９，ＡＮＤゲート２００，アクティブポインタ値保持部２０１及びオフセットカウンタ部２０１′を複数チャンネル分（ＳＴＭ−１フレームではＴＵ１２の最大６３チャンネル分）そなえる必要がなく、本ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブロック間の配線数などをさらに大幅に削減することができる。
【０１９０】
（Ｂ１）ＴＵポインタ処理部の変形例の説明
図２６は上述のＴＵポインタ処理部８２Ｂの変形例を示すブロック図で、この図２６に示すＴＵポインタ処理部８２Ｂは、図４に示す構成に加えて、マッピング設定レジスタ群１００とセレクタ１０１とをそなえて構成されている。
ここで、マッピング設定レジスタ群１００は、多重データ（ＳＴＭ−１フレーム）の各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを設定するものであり、セレクタ部（信号サイズ選択部）１０１は、アドレス生成部１０によって各チャンネルに割り付けられたアドレスを用いマッピング設定レジスタ群１００から該当チャンネルの信号サイズを選択して、マッピング情報をシリアルに（多重して）出力するものである。なお、これらのマッピング設定レジスタ群１００，セレクタ部１０１の詳細構成については、図３０により後述する。
【０１９１】
そして、本変形例のＴＵポインタ処理部８２Ｂは、これらのマッピング設定レジスタ群１００，セレクタ部１０１により、多重データの各チャンネルの信号サイズを認識し、その情報をポインタ抽出部１１，ポインタ処理部１２，ＲＡＭ制御部１３に渡すことによって、多重データ内に異なる信号サイズのフレーム（チャンネル）が混在している場合でも、その信号サイズに応じて共通の回路でポインタ抽出・ポインタ処理を行なうようになっている。
【０１９２】
このため、まず、ポインタ抽出部１１は、例えば図２７に示すように、ＴＵ３用Ｈ１バイト抽出タイミング生成部１０２，ＴＵ２用Ｖ１バイト抽出タイミング生成部１０３，ＴＵ１２用Ｖ１バイト抽出タイミング生成部１０４，ＴＵ３用Ｈ２バイト抽出タイミング生成部１０５，ＴＵ２用Ｖ２バイト抽出タイミング生成部１０６，ＴＵ１２用Ｖ２バイト抽出タイミング生成部１０７，セレクタ回路１０８，１０９をそなえて構成される。
【０１９３】
ここで、Ｈ１バイト抽出タイミング生成部１０２は、ＴＵ３のＨ１バイトを抽出するタイミングを生成するものであり、Ｖ１バイトタイミング生成部１０３は、ＴＵ２のＶ１バイトを抽出するタイミングを生成するものであり、Ｖ１バイトタイミング生成部１０４は、ＴＵ１２のＶ１バイトを抽出するタイミングを生成するものである。
【０１９４】
また、Ｈ２バイト抽出タイミング生成部１０５は、ＴＵ３のＨ２バイトを抽出するタイミングを生成するものであり、Ｖ２バイト抽出タイミング生成部１０６は、ＴＵ２のＶ２バイトを抽出するタイミングを生成するものであり、Ｖ２バイト抽出タイミング生成部１０７は、ＴＵ１２のＶ２バイトを抽出するタイミングを生成するものである。
【０１９５】
さらに、セレクタ回路１０８は、各タイミング生成部１０２〜１０４の各出力（ＴＵ３のＨ１バイト抽出タイミング信号，ＴＵ２のＶ１バイト抽出タイミング信号，ＴＵ１２のＶ１バイト抽出タイミング信号）を、セレクタ部１０１からの多重マッピング情報により選択して出力するものであり、セレクタ回路１０９は、各タイミング生成部１０５〜１０７の各出力（ＴＵ３のＨ２バイト抽出タイミング信号，ＴＵ２のＶ２バイト抽出タイミング信号，ＴＵ１２のＶ２バイト抽出タイミング信号）を、同様に、セレクタ部１０１からの多重マッピング情報により選択して出力するものである。
【０１９６】
これにより、上述のポインタ抽出部１１では、ＶＣ４フレーム内に多重されるＴＵ３ポインタバイト，ＴＵ２ポインタバイト，ＴＵ１２ポインタバイトの付加されるタイムスロットがそれぞれ異なるため、マッピング設定レジスタ群１００，セレクタ部１０１からの多重マッピング情報（多重データの各チャンネルの信号サイズ）を受けて、その信号サイズに応じて、Ｈ１／Ｖ１バイト抽出タイミング信号，Ｈ２／Ｖ２タイミング抽出タイミング信号を切り替えることで、信号サイズに応じたポインタ抽出処理をシリアルに行なうことができる。
【０１９７】
さて次に、本変形例におけるポインタ処理部１２は、異なる信号サイズのチャンネルが混在する場合に対応すべく、例えば図２８に示すように、ＴＵ３用ＳＳビット値保持部１１０，ＴＵ２用ＳＳビット値保持部１１１，ＴＵ１２用ＳＳビット値保持部１１２，ＴＵ３用最大ポインタ値保持部１１３，ＴＵ２用最大ポインタ値保持部１１４，ＴＵ１２用最大ポインタ値保持部１１５，セレクタ回路１１６，１１７及び比較部１１８をそなえて構成される。
【０１９８】
ここで、ＳＳビット値保持部１１０は、ＴＵ３のＳＳビットの受信期待値（“１０”）を保持するものであり、ＳＳビット値保持部１１１、ＴＵ２のＳＳビットの受信期待値（“００”）を保持するものであり、ＳＳビット値保持部１１２は、ＴＵ１２のＳＳビットの受信期待値（“１０”）を保持するものである。
また、最大ポインタ値保持部１１３は、ＴＵ３ポインタ値の最大値（“７６４”）を保持するものであり、最大ポインタ値保持部１１４は、ＴＵ２ポインタ値の最大値（“４２７”）を保持するものであり、最大ポインタ値保持部１１５は、ＴＵ１２ポインタ値の最大値（“１３９”）を保持するものである。
【０１９９】
さらに、セレクタ回路１１６は、各ＳＳビット値保持部１１０〜１１２に保持されているＴＵ３／ＴＵ２／ＴＵ１２のＳＳビットの受信期待値を、マッピング設定レジスタ群１００，セレクタ部１０１からの多重マッピング情報に応じて選択出力するものであり、セレクタ回路１１７は、各最大ポインタ値保持部１１３〜１１５に保持されているＴＵ３／ＴＵ２／ＴＵ１２のポインタ値の各最大値を、同様にマッピング設定レジスタ群１００，セレクタ部１０１からの多重マッピング情報に応じて選択出力するものである。
【０２００】
比較部１１８は、受信ポインタ値とセレクタ回路１１７によって選択されたポインタ値との大きさの比較を行ない、セレクタ回路１１７によって選択されたポインタ値よりも大きいポインタ値を受信した場合にポインタ値範囲外検出信号として“１”を出力しそれ以外は正常値として“０”を出力するものである。
これにより、上述のポインタ処理部１２では、マッピング設定レジスタ群１００，セレクタ部１０１から各チャンネルの信号サイズについての情報を受け、受信ポインタ値がその信号サイズの正常値（ＴＵ３なら“７６４”以下、ＴＵ２なら“４２７”以下、ＴＵ１２なら“１３９”以下）であれば、その信号サイズに応じたＳＳビットの受信期待値を生成することで、信号サイズに応じたポインタ処理を前述したごとくシリアルに行なうことができる。
【０２０１】
具体例を述べると、例えば図１１に示すＳＳビット不一致検出部２８では、各信号サイズに対して決められたＳＳビット値が表１に示したように異なるので、それらを多重マッピング情報により信号サイズに対応したＳＳビット値をセレクタ１１６で選択し、それをＳＳビットの受信期待値として、受信ＳＳビットとの不一致検出を行なう。
【０２０２】
また、図１４に示す受信ポインタ値範囲外検出部３５では、各信号サイズ毎のポインタ値の有効範囲が表２に示したように決められているため、そのポインタ値範囲をマッピング設定情報によりセレクタ１１７で選択して切り替え、選択したポインタ値に基づいて、ポインタ値範囲外の受信を検出する（つまり、この場合は、図２８に示す比較部１１８が受信ポインタ値範囲外検出部３５に含まれるものとして考える）。
【０２０３】
さらに、本変形例におけるＲＡＭ制御部１３は、異なる信号サイズのチャンネルが混在する場合に対応すべく、例えば図２９に示すように、ＴＵ３用ＲＡＭアクセスタイミング生成部１１９，ＴＵ２用ＲＡＭアクセスタイミング生成部１２０，ＴＵ１２用ＲＡＭアクセスタイミング生成部１２１及びセレクタ回路１２２を有して構成される。
【０２０４】
ここで、各ＲＡＭアクセスタイミング生成部１１９〜１２１は、それぞれ、ＲＡＭ１４（又はＲＡＭ２１，ＲＡＭ２２）へのアクセス（ライト／リード）タイミングを生成するもので、ここでは、ＲＡＭアクセスタイミング生成部１１９がＴＵ３用のＲＡＭアクセスタイミングを生成し、ＲＡＭアクセスタイミング生成部１２０がＴＵ２用のＲＡＭアクセスタイミングを生成し、ＲＡＭアクセスタイミング生成部１２１がＴＵ１２用のＲＡＭアクセスタイミングを生成するようになっている。
【０２０５】
セレクタ回路１２２は、マッピング設定レジスタ群１００，セレクタ部１０１からの多重マッピング情報信号によって各ＲＡＭアクセスタイミング生成部１１９〜１２１の出力（ＴＵ３／ＴＵ２／ＴＵ１２用のＲＡＭアクセスタイミング信号）を選択出力するものである。
これにより、上述のＲＡＭ制御部１３では、マッピング設定レジスタ群１００，セレクタ部１０１から各チャンネルの信号サイズについての情報を受け、その信号サイズに応じたＲＡＭアクセスタイミング信号を生成することで、信号サイズに応じたＲＡＭ１４に対するデータ（情報群）の書き込み／読み出し制御を行なうことができる。
【０２０６】
以上のように、上述のＴＵポインタ処理部８２Ｂ（ポインタ処理装置８Ｂ）によれば、アドレス生成部１０で生成されたチャンネルアドレスで該当チャンネルのマッピング設定レジスタ群１００をセレクタ部１０１で選択することにより、多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを、常に、認識するので、信号サイズが混在しても共通の回路でポインタ処理を行なうことができる。
【０２０７】
つまり、ＳＴＭ−１フレームに対するポインタ処理を考えた場合、例えば図５０に示すように、ＴＵ３用のポインタ抽出・処理（最大３チャンネル分），ＴＵ２用のポインタ抽出・処理（最大２１チャンネル分），ＴＵ１２用のポインタ抽出・処理（最大６３チャンネル分）の最大８７チャンネル分のポインタ抽出・処理を行なうためのポインタ抽出・処理回路２０２〜２０４をそなえて、パラレル／シリアル（Ｐ／Ｓ）変換部２０５で信号サイズに応じて、ポインタ処理後のデータを選択して多重出力するような処理の必要がなくなる。なお、図５０において、２０６は多重データを各信号サイズ毎のデータに分離するシリアル／パラレル（Ｓ／Ｐ）変換部である。
【０２０８】
従って、さらに大幅に、本ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブロック間の配線数などを削減することができる。
次に、図３０は上述のマッピング設定レジスタ群１００，セレクタ部１０１の詳細構成を示すブロック図で、この図３０に示すように、ＳＴＭ−１フレームのデータを処理することを前提とすると、マッピング設定レジスタ群１００は、３個（３チャンネル分）のＴＵ３／ＴＵＧ３設定レジスタ(TU3/TUG3 #1〜#3) １２３と、これらの各ＴＵ３／ＴＵＧ３設定レジスタ１２３毎に７つ、合計２１個（２１チャンネル分）のＴＵ２／ＴＵＧ２設定レジスタ(TU2/TUG2 #1〜#7) １２４とをそなえ、セレクタ部１０１は、信号サイズ認識部１２５Ａを有して構成される。
【０２０９】
ここで、ＴＵ３／ＴＵＧ３設定レジスタ１２３は、ＶＣ４フレーム内に収容（マッピング）されたＴＵＧ３がＴＵ３に設定されているかＴＵＧ３に設定されているかの情報を格納するもので、例えば、この設定レジスタ１２３の値が“１”のときはそのＴＵＧ３フレームにはＴＵ３が多重されており、“０”のときはそのＴＵＧ３フレームにはＴＵ２またはＴＵ１２が多重されていることを示す。
【０２１０】
また、ＴＵ２／ＴＵＧ２設定レジスタ１２４は、ＴＵＧ３にマッピングされたＴＵＧ２がＴＵ２に設定されているかＴＵＧ２に設定されているかの情報を格納するもので、例えば、この設定レジスタの値が“１”のときはそのＴＵＧ２フレームにはＴＵ２が多重されており、“０”のときはそのＴＵＧ２フレームにはＴＵ１２が多重されていることを示す。
【０２１１】
さらに、信号サイズ認識部１２５Ａは、各設定レジスタ１２３，１２４に格納されている設定値に基づいて、該当チャンネルの信号サイズを認識して、アドレス生成部１０用のＴＵ３／ＴＵ２／ＴＵ１２設定信号を生成・出力するもので、ここでは、この図３０に示すように、セレクタ回路１２５〜１２７，１入力反転型のＡＮＤゲート１２８，全入力反転型のＡＮＤゲート１２９及び図６に示すものと同様のＴＵＧ３用アドレスカウンタ１５，ＴＵＧ２用アドレスカウンタ１６を用いてその機能が実現されている。
【０２１２】
ここで、セレクタ回路１２５は、アドレス生成部１０のＴＵＧ３用アドレスカウンタ１５のカウンタ値が示すチャンネルに該当するＴＵ３／ＴＵＧ３設定レジスタ１２３の情報を選択するものであり、各セレクタ回路１２６は、ＴＵＧ２用アドレスカウンタ１６のカウンタ値が示すチャンネルに該当するＴＵ２／ＴＵＧ２設定レジスタ１２４の情報を選択するものであり、セレクタ回路１２７は、ＴＵＧ３用アドレスカウンタ１５のカウンタ値が示すチャンネルに該当するＴＵ２／ＴＵＧ２設定レジスタ１２４の情報を選択するものである。
【０２１３】
上述のごとく構成された本変形例におけるＴＵポインタ処理部８２Ｂでは、ＴＵＧ３用アドレスカウンタ１５のカウンタ値によって、ＴＵ３／ＴＵＧ３設定レジスタ１２３の設定値（データ“#1 〜#3")がセレクタ回路１２５で選択されてＴＵ３設定信号が生成される。なお、このＴＵ設定信号は、ここでは、“１”のときのみ、そのチャンネルがＴＵ３であることを示す。
【０２１４】
また、ＴＵＧ２アドレスカウンタ１６のカウンタ値によって、ＴＵ２／ＴＵＧ２設定レジスタ１２４（ＴＵＧ３＃１用，ＴＵＧ３＃２用，ＴＵＧ３＃３用）の７個のレジスタからデータ“#1 〜#7" が３つのセレクタ回路１２６によって選択され、それら３つの選択信号がセレクタ回路１２７によってＴＵＧ３用アドレスカウンタ１５のカウンタ値に応じて選択される。
【０２１５】
そして、ＴＵ３設定信号の反転信号と、セレクタ回路１２７の出力信号との論理積がＡＮＤゲート１２８でとられＴＵ２設定信号が生成される。なお、このＴＵ２設定信号は、ここでは、“１”のときのみそのチャンネルがＴＵ２であることを示す。
また、ＴＵ３設定信号の反転信号とセレクタ回路１２７の出力信号の反転信号との論理積がＡＮＤゲート１２９でとられることによって、ＴＵ１２設定信号が生成される。なお、このＴＵ１２設定信号は、ここでは、“１”のときのみそのチャンネルがＴＵ１２であることを示す。
【０２１６】
つまり、上述の信号サイズ認識部１２５Ａでは、ＴＵ３／ＴＵＧ３設定レジスタ１２３により該当チャンネルがＴＵ３にマッピングされているか否かを判定し、ＴＵ３にマッピングされていなければ、ＴＵ２／ＴＵＧ２設定レジスタ１２４により、ＴＵ２にマッピング設定されているか、ＴＵ１２にマッピングされているかを判定して、該当チャンネルの信号サイズを認識しているのである。
【０２１７】
以上の処理により、ＶＣ４フレーム内に多重される最大６３チャンネル分のＴＵレベルのデータを、３個のＴＵ３／ＴＵＧ３設定レジスタ１２３、２１個のＴＵ２／ＴＵＧ２設定レジスタ１２４、合計２４個のレジスタの設定データにより認識することができる。
従って、ＶＣ４フレーム内に多重されるチャンネルの信号サイズを認識するのに、例えば図５１（ａ）〜図５１（ｃ）に示すように、ＴＵ３設定レジスタ２０７を３チャンネル分、ＴＵ２設定レジスタ２０８を２１チャンネル分、ＴＵ１２設定レジスタ２０９を６３チャンネル分、合計８７（３＋２１＋６３）個のレジスタをそなえる必要がない。
【０２１８】
これにより、上述のＴＵポインタ処理部８２Ｂは、レジスタの個数が約３分の１になり、さらに本ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブロック間の配線数などを削減することができる。
次に、図３１は本変形例におけるＳＰＥ先頭バイト（Ｊ１／Ｖ５バイト）の認識機能部分に着目したポインタ処理部１２の構成を示すブロック図で、この図３１に示すポインタ処理部１２は、異なる信号サイズのチャンネルが混在する場合に対応すべく、図２５に示すオフセットカウンタ部９７として、ＴＵ３用オフセットカウンタ１３０，ＴＵ２用オフセットカウンタ１３１，ＴＵ１２用オフセットカウンタ１３２及びセレクタ回路１３３Ａをそなえて構成されている。
【０２１９】
ここで、ＴＵ３用オフセットカウンタ１３０は、ＴＵ３のオフセットポインタ値をカウントするものであり、ＴＵ２用オフセットカウンタ１３１は、ＴＵ２のオフセットポインタ値をカウントするものであり、ＴＵ１２用オフセットカウンタ１３２は、ＴＵ１２のオフセットポインタ値をカウントするものである。
また、セレクタ回路１３３Ａは、各オフセットカウンタ１３０〜１３２のカウンタ値を、上述のごとく信号サイズ認識部１２５Ａにおいて生成されるＴＵ３設定信号／ＴＵ２設定信号／ＴＵ１２設定信号に応じて選択出力するもので、ここでは、ＡＮＤゲート１３３〜１３５及びＯＲゲート１３６を用いてその機能が実現されている。
【０２２０】
つまり、上述のＴＵポインタ処理部８２Ｂ（ポインタ処理装置８Ｂ）は、マッピング設定レジスタ群１００，セレクタ部（信号サイズ選択部）１０１により、多重データの各チャンネルの信号サイズを認識し、その情報をポインタ抽出部１１，ポインタ処理部１２及びＲＡＭ制御部１３へ渡すことによって、信号サイズに応じて共通の回路でポインタ抽出・ポインタ処理を行なうように構成されたものにおいて、各信号サイズ毎に装備されるオフセットカウンタとしてオフセットカウンタ１３０〜１３２をそなえ、各カウンタ１３０〜１３２のカウント値をマッピング設定レジスタ群１００からのマッピング設定情報（ＴＵ３／ＴＵ２／ＴＵ１２設定信号）により選択して、ＳＰＥの先頭バイト位置を認識するように構成されている。
【０２２１】
上述のごとく構成されたポインタ処理部１２（ＳＰＥ先頭バイト認識部９７Ａ）では、ＴＵ３設定信号とＴＵ３用オフセットカウンタ１３０の出力との論理積がＡＮＤゲート１３３でとられ、ＴＵ２設定信号とＴＵ２用オフセットカウンタ１３１の出力との論理積がＡＮＤゲート１３４でとられ、さらにＴＵ１２設定信号とＴＵ１２用オフセットカウンタ１３２の出力と論理積がＡＮＤゲート１３５でとられる。
【０２２２】
そして、これら３つのＡＮＤゲート１３３〜１３５での論理積結果（ＯＲゲート１３６の出力）と、ＲＡＭ８９からＳＰＥイネーブル信号に従って読み出されるアクティブポインタ値との一致検出が一致検出部９８で行なわれ、その出力とＳＰＥイネーブル信号との論理積がＡＮＤゲート９９でとられることによってＪ１／Ｖ５バイト指示信号が生成・出力される。
【０２２３】
つまり、このポインタ処理部１２では、セレクタ回路１３３Ａを構成するＡＮＤゲート１３３〜１３５での論理積とＲＯゲート１３６での論理和によって、設定されている信号サイズに応じたオフセットカウンタ値を切り替えて、選択されたオフセットカウンタ値とアクティブポインタ値との比較を行なうことにより、異なる信号サイズのチャンネルが混在しても確実にＳＰＥ先頭バイトを認識できるようになっているのである。
【０２２４】
従って、例えば、図５２（ａ）に示すようなＴＵ３用のＳＰＥ先頭バイト（Ｊ１バイト）認識回路２１０，図５２（ｂ）に示すようなＴＵ２用のＳＰＥ先頭バイト（Ｖ５バイト）認識回路２１１，図５２（ｃ）に示すようなＴＵ１２用のＳＰＥ先頭バイト（Ｖ５バイト）認識回路２１２を、それぞれ、チャンネル数分そなえる必要がなく、さらに、本ポインタ処理装置８Ｂの装置規模，消費電力，配線数などを大幅に削減することができる。
【０２２５】
なお、図５２（ａ）〜図５２（ｃ）において、２１３Ａ，２１３Ｃ，２１３ＥはＴＵ３／ＴＵ２／ＴＵ１２用のアクティブポインタ値保持部、２１３Ｂ，２１３Ｄ，２１３ＦはＴＵ３／ＴＵ２／ＴＵ１２用のオフセットカウンタ部、２１３〜２１５は一致検出部、２１６〜２１８はＡＮＤゲートである。
次に、図３２は本変形例におけるポインタ付け替え機能部分に着目したポインタ処理部１２の構成を示すブロック図で、この図３２に示すポインタ処理部１２は、ライト段数カウンタ１３９，リード段数カウンタ１４０，ＥＳメモリ機能を有するポインタ付け替え用のＲＡＭ１４１及びＡＮＤゲート１４２を有して構成されている。
【０２２６】
ここで、ライト段数カウンタ１３９は、ＲＡＭ１４１にデータを書き込むメモリの段数を示すものであり、リード段数カウンタ１４０は、ＲＡＭ１４１からデータを読み出すメモリの段数を示すものである。
上述のごとく構成されたポインタ処理部１２では、受信側のチャンネルアドレスにライト段数カウンタ１３９のカウンタ値を付加してＲＡＭ１４１用のライトアドレスを生成するとともに、送信側のチャンネルアドレスにリード段数カウンタ１４０のカウンタ値を付加してＲＡＭ１４１用のリードアドレスを生成する。
【０２２７】
そして、図３１（又は図２５）に示すＳＰＥ先頭バイト認識部９７Ａによって生成された受信側のＪ１／Ｖ５バイト指示信号は、受信多重データ（ＶＣ−ｎ：ただし、ｎ＝２，３，４，１２のいずれか）とともに、例えば図３３に示すように、上記のライトアドレスの示すＲＡＭ１４１の領域に受信側ＳＰＥイネーブル信号に従って、順次、シリアルに書き込まれる。なお、このＲＡＭ１４１には、必ずしも、図３３に示すような並びで各データを保持する必要はない。
【０２２８】
ＲＡＭ１４１に書き込まれた各データは、上記のリードアドレスの示す領域から送信側のＳＰＥイネーブル信号（読み出し側のタイミング）に従って、順次、読み出され、このうちのＪ１／Ｖ５バイト指示信号が送信側のＳＰＥイネーブル信号と各チャンネルに共通のＡＮＤゲート１４２で論理積をとられることにより、送信多重データに対するＪ１／Ｖ５バイト指示信号が生成される。この信号により送信側のＳＰＥの先頭バイトを認識することが可能になる。
【０２２９】
つまり、上述のポインタ処理部１２は、入力多重データからＳＰＥデータとＳＰＥ先頭バイトを示す情報ビット（Ｊ１／Ｖ５バイト指示信号）とをＲＡＭ１４１に（シリアルに）書き込み、この書き込んだＲＡＭ１４１のデータを読み出し側のタイミングで（シリアルに）読み出し、読み出したＳＰＥ先頭バイトを示す情報ビットの値により、ＳＰＥ先頭位置を認識するようになっているのである。
【０２３０】
従って、例えば図５３に示すようにＥＳメモリ２２０から読み出したＪ１／Ｖ５バイト指示信号と送信ＳＰＥイネーブル信号との論理積をＡＮＤゲート２１９でとってポインタ付け替えのためのＳＰＥ先頭バイトを認識するようなＳＰＥ先頭バイト認識回路２１９Ａを処理すべき多重データのチャンネル数に応じた数だけそなえる必要がなく、多重データに異なる信号サイズのチャンネルが混在していても、共通の回路で全チャンネル分の処理を行なうことができ、やはり装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２３１】
次に、図３４は上述のライト段数カウンタ１３９（又はリード段数カウンタ１４０）の構成を示すブロック図で、この図３４に示すライト段数カウンタ１３９は、ＴＵ３用カウンタ部１４Ａを３個（３チャンネル分:TU3#1〜TU3#3)とセレクタ回路１５２とをそなえ、これらの各ＴＵ３用カウンタ部１４Ａが、それぞれ、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂを１個(TU3/TU2#1) と、ＴＵ２用カウンタ部１４Ｃを６個(TU2#2〜TU2#7)と、セレクタ回路１５１とをそなえて構成されている。
【０２３２】
さらに、この図３４に示すように、１チャンネル分のＴＵ３用カウンタ部１４Ａにおいて、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂは、ＴＵ３／ＴＵ２共用ＥＳ段数カウンタ１４５，ＴＵ３用デコード回路１４６，ＴＵ２用デコード回路１４８，ＡＮＤゲート１４７，１４９及びＯＲゲート１５０を有して構成され、各ＴＵ２用カウンタ部１４Ｃは、それぞれ、ＴＵ２用ＥＳ段数カウンタ１４３及びＴＵ２用デコード回路１４４を有して構成されている。
【０２３３】
ここで、各ＴＵ２用カウンタ部１４Ｃにおいて、ＴＵ２用ＥＳ段数カウンタ１４３は、ＴＵ２のＥＳ段数をカウントするものであり、ＴＵ２用デコード回路１４４は、ＴＵ２のＥＳ段数の最大値をデコードするもので、例えば、ＴＵ２のＥＳ段数を１２段とすると、ＴＵ２用ＥＳ段数カウンタ１４３のカウント値“１１”をデコードする。そして、そのデコード信号は、ＴＵ２用ＥＳ段数カウンタ１４３に“０”をロードさせるロード信号として用いられ、これにより、ＴＵ２用ＥＳ段数カウンタ１４３は“０〜１１”までカウントする１２進カウンタとなる。
【０２３４】
また、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂにおいて、ＴＵ３用デコード回路１４６は、ＴＵ３のＥＳ段数の最大値をデコードするものであり、ＴＵ２用デコード回路１４８は、ＴＵ２のＥＳ段数の最大値をデコードするものであり、ＡＮＤゲート１４７は、ＴＵ３用デコード回路１４６の出力信号と前記のＴＵ３設定信号との論理積をとるものであり、ＡＮＤゲート１４９は、ＴＵ２用デコード回路１４８の出力信号と前記のＴＵ２設定信号との論理積をとるものであり、ＯＲゲート１５０は、これらの各ＡＮＤゲート１４７，１４９の出力信号の論理和をとり、その論理和結果をＴＵ３／ＴＵ２共用ＥＳ段数カウンタ１４５用のロード信号として出力するものである。
【０２３５】
そして、ＴＵ３／ＴＵ２共用ＥＳ段数カウンタ１４５は、ＴＵ３又はＴＵ２のＥＳ段数をカウントするもので、上記のＴＵ３設定信号，ＴＵ２設定信号に応じてＯＲゲート１５０からのロード信号の入力タイミングが切り替えられることにより、ＴＵ３のＥＳ段数カウント動作とＴＵ２のＥＳ段数カウント動作とが切り替えられるようになっている。
【０２３６】
例えば、ＴＵ２のＥＳ段数を１２段、ＴＵ３のＥＳ段数を１８段とすると、ＴＵ３用デコード回路１４６ではカウンタ１４５のカウント値“１７”をデコードし、ＴＵ２用デコード回路１４８ではカウンタ１４５のカウント値“１１”をデコードする。そして、各デコード信号は、それぞれ対応するＡＮＤゲート１４７，１４９にてＴＵ３設定信号，ＴＵ２設定信号と論理積がとられ、ＴＵ３設定信号が“１”であれば（このとき、ＴＵ２設定信号は“０”）、ＴＵ３用デコード回路１４６でカウント値“１７”をデコードした信号がカウンタ１４５に“０”をロードさせるロード信号となる。これにより、ＴＵ３設定時には、カウンタ１４５は、ＴＵ３のＥＳ段数１８段（“０〜１７”）をカウントするカウンタとなる。
【０２３７】
一方、ＴＵ２設定信号が“１”であれば（このとき、ＴＵ３設定信号は“０”）、ＴＵ２用デコード回路１４８でカウント値“１１”をデコードした信号がカウンタ１４５に“０”をロードさせるロード信号となる。これにより、ＴＵ２設定時には、カウンタ１４５は、ＴＵ２のＥＳ段数１１段（“０〜１１”）をカウントするカウンタとなる。
【０２３８】
つまり、上述のライト段数カウンタ１３９は、ＴＵ３マッピング設定時とＴＵ２マッピング設定時のカウント数を切り替えるべく、ＴＵ３用カウント値及びＴＵ２用カウント値をそれぞれデコードするＴＵ３用デコード回路１４６及びＴＵ２用デコード回路１４８をそなえ、信号サイズによってデコード回路１４６，１４８の出力信号を選択してカウンタ１４５のロード信号とすることにより、ＴＵ３マッピング時及びＴＵ２マッピング時のＲＡＭ１４１（図３２参照）のライト段数カウンタ１３９を共通のカウンタとして構成しているのである。
【０２３９】
なお、セレクタ回路１５１は、１個のＴＵ３／ＴＵ２共用カウンタ部１４Ｂの出力（カウント値）と７個のＴＵ２用カウンタ部１４Ｃの各出力（カウント値）との合計７チャンネル分のカウント値のうちの１つを選択出力するものであるが、ＴＵ３に設定されているときは、常時、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂの出力を選択する機能を有している。また、セレクタ回路１５２は、３チャンネル分のＴＵ３用カウンタ部１４Ａ（セレクタ回路１５１）の各出力（カウンタ値）のうちの１つを選択出力するものである。
【０２４０】
上述のごとく構成されたライト段数カウンタ１３９（又はリード段数カウンタ）では、ＶＣ４フレーム内にマッピングされているＴＵレベルの信号サイズがＴＵ３の場合、信号サイズ認識部１２５Ａ（図３０参照）からのＴＵ３設定信号が“１”となりＴＵ３に設定されるので、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂのカウンタ１４５がＴＵ３のＥＳ段数カウント用カウンタとして動作し、そのカウント値（TU3#1 〜TU3#3 の３チャンネル分）がＥＳ段数カウンタ値としてセレクタ１５１，１５２を通じてシリアルに出力される。
【０２４１】
一方、ＶＣ４フレーム内にマッピングされているＴＵレベルの信号サイズがＴＵ２の場合は、信号サイズ認識部１２５ＡからのＴＵ２設定信号が“１”となりＴＵ２に設定されるので、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂのカウンタ１４５及び各ＴＵ２用カウンタ部１４Ｃのカウンタ１４３がそれぞれＴＵ２のＥＳ段数カウント用カウンタとして動作し、各ＴＵ３用ＥＳ段数カウンタ部１４Ａ毎に７チャネル分（合計３×７＝２１チャンネル分）の各カウント値(TU2#1〜TU2#7)がＥＳ段数カウンタ値としてセレクタ１５１，１５２を通じてシリアルに出力される。
【０２４２】
このように、上述のポインタ処理部１２（ポインタ処理装置８Ｂ）によれば、多重データ（ＶＣ４フレーム）にマッピングされているＴＵレベルの信号サイズ（ＴＵ３，ＴＵ２）に応じてカウンタ１４５の最大値を切り替えるためのデコード回路，１４４，１４６，１４８をそなえることにより、多重データにＴＵ３，ＴＵ２という異なる信号サイズが混在していても、共通のライト段数カウンタ１３９（又はリード段数カウンタ１４０）でＥＳ段数をカウントすることができる。
【０２４３】
従って、例えば図５４（ａ）に示すようにＴＵ３用ＥＳ段数カウンタ２２１を３チャネル分、図５４（ｂ）に示すようにＴＵ２用ＥＳ段数カウンタ２２２を２１チャンネル分、それぞれそなえる必要がなく、さらに、本ポインタ処理装置８Ｂの装置規模・消費電力・配線数を大幅に削減することができる。
ところで、上述のライト段数カウンタ１３９（又はリード段数カウンタ１４０）は、全てのＴＵレベルの信号（ＴＵ３／ＴＵ２／ＴＵ１２）の混在に対応する場合には、例えば図３５に示すように、ＴＵ３用カウンタ部１６Ａを３個（３チャンネル分）とセレクタ回路１７２とをそなえ、これらの各ＴＵ３用カウンタ部１６Ａが、それぞれ、ＴＵ３／ＴＵ２／ＴＵ１２共用カウンタ部１６１を１個(TU3/TU2#1) と、ＴＵ２／ＴＵ１２共用カウンタ部１６６を６個(TU2#2〜TU2#7)と、セレクタ回路１７１とをそなえて構成されている。
【０２４４】
さらに、この図３５に示すように、１チャンネル分のＴＵ３用カウンタ部１６Ａにおいて、ＴＵ３／ＴＵ２／ＴＵ１２共用カウンタ部１６１は、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３，ＴＵ１２用ＥＳ段数カウンタ１６４，１６５及びセレクタ回路１６２を有して構成され、各ＴＵ２／ＴＵ１２共用カウンタ部１６６が、ＴＵ２／ＴＵ１２共用部１６８，ＴＵ１２用ＥＳ段数カウンタ１６９，１７０及びセレクタ回路１６７を有して構成されている。
【０２４５】
ここで、ＴＵ３／ＴＵ２／ＴＵ１２共用カウンタ部１６１において、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３は、ＴＵ３，ＴＵ２又はＴＵ１２のＥＳ段数をカウントするもので、前記のＴＵ３設定信号，ＴＵ２設定信号，ＴＵ１２設定信号に応じて、ＴＵ３／ＴＵ２／ＴＵ１２のＥＳ段数カウント動作（カウンタの最大値）が切り替えられるようになっている。
【０２４６】
このため、具体的に、このＴＵ３／ＴＵ２／ＴＵ１２共用部１６３は、例えば図３６に示すように、ＴＵ３／ＴＵ２／ＴＵ１２共用ＥＳ段数カウンタ１５３，ＴＵ３用デコード回路１４６，ＴＵ２用デコード回路１４８，ＴＵ１２用デコード回路１５５，ＡＮＤゲート１４７，１４９，１５７及びＯＲゲート１５９を有して構成され、図３４に示すカウンタ部１４Ｂと同様の原理で、ＴＵ３設定信号，ＴＵ２設定信号，ＴＵ１２設定信号に応じて対応するデコード回路１４６，１４８，１５５でデコードしたデコード信号をカウンタ１５３のロード信号として用いることにより、ＴＵ３設定時のカウンタ値の最大値，ＴＵ２設定時のカウンタ値の最大値及びＴＵ１２設定時のカウンタ値の最大値が切り替えられるようになっている。
【０２４７】
また、各ＴＵ１２用ＥＳ段数カウンタ１６４，１６５は、それぞれ、ＴＵ１２のＥＳ段数をカウントするものであり、セレクタ回路１６２は、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３，各ＴＵ１２用ＥＳ段数カウンタ１６４，１６５の各出力のうちの１つを選択出力するものである。なお、このセレクタ回路１６２は、ＴＵ３設定信号によりＴＵ３に設定されているとき、もしくはＴＵ２設定信号によりＴＵ２に設定されているときには、常時、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３の出力を選択する機能を有している。
【０２４８】
さらに、各ＴＵ２／ＴＵ１２共用カウンタ部１６６において、ＴＵ２／ＴＵ１２共用部１６８は、ＴＵ２又はＴＵ１２のＥＳ段数をカウントするもので、上記のＴＵ２設定信号，ＴＵ１２設定信号に応じて、ＴＵ２のＥＳ段数カウント動作とＴＵ１２のＥＳ段数カウント動作が切り替えられるようになっている。
このため、具体的に、このＴＵ２／ＴＵ１２共用部１６８は、例えば図３７に示すように、ＴＵ２／ＴＵ１２共用ＥＳ段数カウンタ１５４，ＴＵ２用デコード回路１４４，ＴＵ１２用デコード回路１５６，ＡＮＤゲート１４９，１５８及びＯＲゲート１６０を有して構成され、この場合も、ＴＵ２設定信号，ＴＵ１２設定信号に応じて対応するデコード回路１４４，１５６でデコードしたデコード信号をカウンタ１５４のロード信号として用いることにより、ＴＵ２設定時のカウンタ値の最大値とＴＵ１２設定時のカウンタ値の最大値とが切り替えられるようになっている。
【０２４９】
また、各ＴＵ１２用ＥＳ段数カウンタ１６９，１７０は、それぞれ、上述のカウンタ１６４，１６５の同様のもので、ＴＵ１２のＥＳ段数をカウントするものであり、セレクタ回路１６７は、これらのＴＵ２／ＴＵ１２共用部１６８，各ＴＵ１２用ＥＳ段数カウンタ１６９，１７０の各出力のうちの１つを選択出力するものである。なお、このセレクタ回路１６７は、ＴＵ２設定信号によりＴＵ２に設定されているときには、常時、ＴＵ２／ＴＵ１２共用部１６８の出力を選択する機能を有している。
【０２５０】
つまり、図３５に示すライト段数カウンタ１３９（又はリード段数カウンタ１４０）は、図３４に示すＴＵ２用ＥＳ段数カウンタ１４３，ＴＵ３／ＴＵ２共用ＥＳ段数カウンタ１４５に、それぞれＴＵ１２設定時のＥＳ段数をカウントする制御系をさらにそなえた構成となっているのである。これにより、例えば、ＴＵ１２設定時のＥＳ段数を１０段とすると、ＴＵ１２設定時には、ＴＵ１２用の各デコード回路１５５，１５６（図３６，図３７参照）でカウント値“９”がデコードされ、そのデコード信号がそれぞれ対応するカウンタ１５３，１５４のロード信号となり、各カウンタ１５３，１５４がそれぞれＴＵ１２のＥＳ段数１０段（“０〜９”）をカウントするカウンタとなる。
【０２５１】
なお、上記のセレクタ回路１７１は、上述の各カウンタ部１６１，１６６の各出力（カウンタ値）のうちの１つを選択出力するものであるが、ここでは、ＴＵ３設定信号によりＴＵ３に設定されているときには、常時、カウンタ部１６１の出力を選択する機能を有している。また、セレクタ回路１７２は、３チャンネル分のＴＵ３用カウンタ部１６Ａの出力のうちの１つを選択出力するものである。
【０２５２】
上述のごとく構成された図３５に示すライト段数カウンタ１３９（又はリード段数カウンタ１４０）では、ＶＣ４フレーム内にマッピングされているＴＵレベルの信号サイズがＴＵ３の場合、信号サイズ認識部１２５Ａ（図３０参照）からのＴＵ３設定信号が“１”となりＴＵ３に設定されるので、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３のカウンタ１５３がＴＵ３のＥＳ段数カウント用カウンタとして動作する。
【０２５３】
そして、このとき、セレクタ回路１６２，１７１は、ＴＵ３に設定されていることから、それぞれ、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３の出力，カウンタ部１６１の出力が、常時、選択されるので、そのカウント値がＴＵ３のＥＳ段数カウンタ値としてセレクタ１７２を通じてシリアルに出力される。
また、ＶＣ４フレーム内にマッピングされているＴＵレベルの信号サイズがＴＵ２の場合は、ＴＵ２設定信号によりＴＵ２に設定されるので、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３のカウンタ１５３及び各カウンタ部１６６のＴＵ２／ＴＵ１２共用部１６８におけるカウンタ１５４がそれぞれＴＵ２のＥＳ段数カウント用カウンタとして動作する。
【０２５４】
そして、このとき、セレクタ回路１６２，１６７は、ＴＵ２に設定されていることから、それぞれ、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３の出力，各カウンタ部１６６のＴＵ２／ＴＵ１２共用部１６８の出力が、常時、選択されるので、そのカウント値がＴＵ２のＥＳ段数カウンタ値としてセレクタ１７２を通じてシリアルに出力される。
【０２５５】
さらに、ＶＣ４フレーム内にマッピングされているＴＵレベルの信号サイズがＴＵ１２の場合は、ＴＵ１２設定信号によりＴＵ１２に設定されるので、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３のカウンタ１５３及び各カウンタ部１６６のＴＵ２／ＴＵ１２共用部１６８におけるカウンタ１５４がそれぞれＴＵ１２のＥＳ段数カウント用カウンタとして動作する。
【０２５６】
そして、セレクタ回路１６２（１６７）が、それぞれ、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３（ＴＵ２／ＴＵ１２共用部１６８）の出力，カウンタ１６４，１６５（１６８，１６９）の各出力を順次選択することにより、セレクタ回路１７１，１７２を通じて、ＴＵ１２のＥＳ段数カウンタ値がシリアルに出力される。
【０２５７】
このように、上述のポインタ処理部１２（ポインタ処理装置８Ｂ）によれば、ＴＵ３用カウント値，ＴＵ２用カウント値及びＴＵ１２用カウント値をそれぞれデコードするＴＵ３用デコード回路１４６，ＴＵ２用デコード回路１４８及びＴＵ１２用デコード回路１５６をそなえ、信号サイズによって各デコード回路１４６，１４８，１５６の出力信号を選択してカウンタ１５３のロード信号とすることにより、ＴＵ３／ＴＵ２／ＴＵ１２マッピング時のライト段数カウンタ１３９（又はリード段数カウンタ１４０）を共通のカウンタとしているので、合計６３個〔＝（３＋３×６）×３〕のカウンタでＴＵレベルの信号の混在の全ての組み合わせ（（１＋２7 ）×（１＋２7 ）×（１＋２7 ））に対して動作可能である。
【０２５８】
従って、例えば図５４（ａ）に示すようにＴＵ３用ＥＳ段数カウンタ２２１を３チャネル分、図５４（ｂ）に示すようにＴＵ２用ＥＳ段数カウンタ２２２を２１チャンネル分、図５４（ｃ）に示すようにＴＵ１２用ＥＳ段数カウンタ２２３を６３チャンネル分それぞれそなえる必要がなく、さらに、本ポインタ処理装置８Ｂの装置規模・消費電力・配線数を大幅に削減することができる。
【０２５９】
（Ｃ）ＡＵポインタ処理部の説明
次に、図３８は図３に示すＡＵ４ポインタ処理部８１Ｂに着目したポインタ処理装置８Ｂの構成を示すブロック図で、この図３８に示すように、ＡＵ４ポインタ処理部８１Ｂは、ＡＵ４ポインタ検出部１７４，ＥＳメモリ１７５，ＥＳライト段数カウンタ１７６，パルスジェネレータ（ＰＧ）１７７，ＥＳリード段数カウンタ１７８及び位相比較部１７９をそなえて構成されている。
【０２６０】
ここで、上記のＡＵ４ポインタ検出部１７４は、受信フレーム信号，伝送路側クロックに応じてパルスジェネレータ１７７で生成されるタイミング信号に従って、ＳＤＨ伝送方式における受信多重データからＡＵ４ポインタを検出することにより、伝送路側のクロックで、ＡＵ４ポインタの翻訳，ＶＣ４イネーブル信号の生成，ＶＣ４のＳＰＥ先頭バイト（ＰＯＨ内のＪ１バイト）位置を示すＪ１バイト指示信号の生成などの各処理をそれぞれ行なうものである。
【０２６１】
また、ＥＳメモリ部１７５は、クロック乗換用のメモリで、ＡＵ４ポインタ検出部１７４からの受信多重データ（ＶＣ４イネーブル信号，Ｊ１バイト指示信号も含まれる）が伝送路側のクロックで書き込まれ、その受信多重データが装置側のクロックで読み出されることによって、受信多重データのクロック乗換処理が行なわれるようになっている。
【０２６２】
さらに、ＥＳライト段数カウンタ１７６は、伝送路側のクロック動作することにより、伝送路側のクロックで受信多重データをＥＳメモリ１７５へ書き込む書き込み制御を行なうものであり、ＥＳリード段数カウンタ１７８は、装置側のクロックで動作することにより、ＥＳメモリ１７５に書き込まれた受信多重データを装置側のクロックで読み出す読み出し制御を行なうものである。
【０２６３】
また、位相比較部１７９は、ＥＳライト段数カウンタ１７６，ＥＳリード段数カウンタ１７８の各カウンタ値を比較して各カウンタ値の位相差を検出し、その位相差に基づいてＥＳリード段数カウンタ１７８の読み出し動作を制御することによって、受信多重データに対するスタッフ制御（位相調整制御）を行なうものである。
【０２６４】
上述のごとく構成されたＡＵポインタ処理部８１Ｂでは、ＡＵ４ポインタ検出部１７４において、ＡＵ４ポインタの翻訳，ＶＣ４イネーブル信号の生成，Ｊ１バイト指示信号の生成がそれぞれ行なわれ、ＥＳメモリ１７５にＶＣ４領域のデータが書き込まれる。このとき、ＥＳライト段数カウンタ１７６が伝送路側のクロックで動作するので、ＥＳメモリ１７５へのデータの書き込みは伝送路側のクロックで行なわれる。
【０２６５】
一方、ＥＳメモリ１７５からのデータの読み出しは、ＥＳリード段数カウンタ１７８が装置側のクロックで動作するので、装置側のクロックで行なわれる。そして、このとき位相比較部１７９では、装置側のクロック（カウンタ１７８のカウンタ値）と伝送路側のクロック（カウンタ１７６のカウンタ値）との位相を比較しており、その比較結果（位相差）を、ＥＳリード段数カウンタ１７８へ渡すことによって、スタッフ制御を行なうとともに、クロック乗り換えを行なう。
【０２６６】
クロック乗り換え後のデータは、ＴＵポインタ処理部１８０へ渡され、そこで装置側のクロックを用いて後述するようなＴＵポインタの付け替えなどのＴＵポインタ処理が行なわれる。
このように、上述のＡＵ４ポインタ処理部８１Ｂでは、ＥＳライト段数カウンタ１７６，ＥＳリード段数カウンタ１７８の各カウンタ値の位相差の検出によりスタッフ制御を行なうことで、ＥＳメモリ１７５において、伝送路側のクロックから装置側のクロックへの乗換が行なわれるので、クロックのジッタ・ワンダなどの影響を考慮してＥＳメモリ段数を決める際、ＡＵ４ポインタの１チャンネル分だけを考慮すればよいことになる。
【０２６７】
従って、図６７により前述したように、ＴＵポインタ処理部２４５′においてクロック乗換を行なった場合には、クロックのジッタ・ワンダの影響を吸収できる程度のＥＳメモリ段数は全チャンネル数分必要であったのに比べて、本ポインタ処理装置８Ｂの装置規模，消費電力を大幅に削減することできる。
なお、図３８において、ＴＵポインタ処理部８２Ｂは、その構成を機能毎に簡略化して示しており、ＴＵポインタ（Ｈ１／Ｖ１バイト，Ｈ２／Ｖ２バイト，Ｈ３／Ｖ３バイト）の検出（抽出）処理を行なうＴＵポインタ検出部１８１と、ポインタ付け替え用のＥＳメモリ部１８２と、ＴＵポインタの計算・挿入処理（スタッフ制御処理）を行なうＴＵポインタ計算・挿入部１８３を有している。なお、ＥＳメモリ部１８２に対するデータの書き込み／読み出しは装置側のクロックで行なわれるようになっている。
【０２６８】
そして、上記のＥＳメモリ部１８２は、例えば図３９に示すように、上述のＡＵポインタ処理部８１Ｂにおけるスタッフ制御機能と同様の機能を有するスタッフ制御部１８２Ａとして、フレームカウンタ８２Ａ−１，位相比較部８２Ａ−２，ＳＰＥイネーブル信号生成部８２Ａ−３及びＲＡＭ８２Ａ−４を有しており、図３２〜図３７により前述したライト段数カウンタ１３９で生成されたライト側のカウンタ値とリード段数カウンタ１４０で生成されたリード側のカウンタ値とが位相比較部８２Ａ−２で位相比較されることによって各カウンタ値の位相差に応じたスタッフ制御信号（正／負スタッフ要求信号）が生成されるようになっている。
【０２６９】
具体的に、上述の位相比較部８２Ａ−２では、ライト側のカウンタ値からリード側のカウンタ値を差し引き、その結果が、負になれば正スタッフ要求信号を生成し、正になれば負スタッフ要求信号を生成することによって、後述する送信ポインタ値保持・更新処理において多重データの位相調整を行なわせるようになっている。
【０２７０】
なお、上述のごとく生成された正スタッフ要求信号，負スタッフ要求信号は、それぞれ、アドレス生成部１０（図４参照）で生成されるＲＡＭアドレス（チャンネルアドレス）の示すＲＡＭ８２Ａ−４の領域に順次書き込まれるとともに、ＳＰＥイネーブル信号生成部８２Ａ−３での送信側イネーブル信号生成用の信号として用いられ、ＳＰＥイネーブル信号生成部８２Ａ−３では、上記の正／負スタッフ要求信号と、送信側フレーム信号により動作するフレームカウンタ８２Ａ−１の出力とに基づいて、送信側ＳＰＥイネーブル信号が生成される。
【０２７１】
また、上記のライト段数カウンタ１３９，リード段数カウンタ１４０は、それぞれ、図３２〜図３７により前述したように信号サイズ混在時に対応できるよう構成されたものであるが、信号サイズが混在しない、つまり、予め処理するＴＵフレームの信号サイズが分かっている場合には、その信号サイズに応じた段数をカウントするカウンタを用いればよい。
【０２７２】
次に、上記のＴＵポインタ計算・挿入部１８３は、ＴＵポインタの計算・挿入処理機能として、図４０に示すごとく構成された送信ポインタ値保持・更新部１８２Ｂと、図４１に示すようなポインタバイト挿入部１８２Ｃとを有して構成されている。
また、上記の送信ポインタ値保持・更新部１８２Ｂは、図４０に示すように、アドレス生成部８２Ｂ−１，ＲＡＭ制御部８２Ｂ−２，ポインタ値計算用オフセットカウンタ８２Ｂ−３，送信ポインタ値保持用ＲＡＭ８２Ｂ−４及び送信ポインタ値更新制御部８２Ｂ−５をそなえ、さらに、この送信ポインタ値更新制御部８２Ｂ−５が、一致検出部８２Ｂ−６，セレクタ８２Ｂ−７，加減算器８２Ｂ−８及び反転ゲート８２Ｂ−９を有して構成されている。なお、上記のアドレス生成部８２Ｂ−１，ＲＡＭ制御部８２Ｂ−２は、図４に示すアドレス生成部１０，ＲＡＭ制御部１３とそれぞれ同様の機能を有している。
【０２７３】
そして、この送信ポインタ値保持・更新部１８２Ｂでは、送信多重データに挿入すべき送信ポインタ値が、ＲＡＭ制御部８２Ｂによって、アドレス生成部８２Ｂ−１で生成されるチャンネルアドレスの示すＲＡＭ８２Ｂ−４の領域に順次書き込まれたのち、図４１に示すポインタバイト挿入部１８２Ｃ用の送信ポインタ値として読み出されるが、この読み出し時に、図３９により上述したスタッフ制御部１８２Ａからの正／負スタッフ要求信号に応じて、送信ポインタ値更新制御部８２Ｂ−５による送信ポインタ値の更新（スタッフ制御）が行なわれる。
【０２７４】
具体的に、この送信ポインタ値更新制御部８２Ｂ−５では、まず、一致検出部８２Ｂ−６において、図３１に示すＲＡＭ１４１から読み出された送信Ｊ１／Ｖ５指示信号に従って、ＲＡＭ８２Ｂ−４から読み出された送信ポインタ値（リードデータ）とオフセットカウンタ８２Ｂ−３のカウンタ値との一致検出を行ない、一致していればセレクタ回路８２Ｂ−７をＲＡＭ８２Ｂ−４側に切り替えてＲＡＭ８２Ｂ−４からのリードデータ（送信ポインタ値）を選択する。
【０２７５】
一致していなければセレクタ回路８２Ｂ−７をオフセットカウンタ８２Ｂ−３側に切り替えてオフセットカウンタ値を送信ポインタ値として選択する。なお、この一致検出部８２Ｂ−６での検出結果は、反転ゲート８２Ｂ−９で反転されることにより、ＮＤＦ検出信号となり、送信ポインタ値とともにＲＡＭ８２Ｂ−４に保持され、読み出し時にＮＤＦ送信要求信号として図４１に示すポインタバイト挿入部１８２Ｃへ出力されるようになっている。
【０２７６】
そして、セレクタ回路８２Ｂ−７で選択された送信ポインタ値は、正スタッフ要求信号受信時には、加減算器８２Ｂ−８によりそのポインタ値が「＋１」され、負スタッフ要求信号受信時には、加減算器８２Ｂ−８によりそのポインタ値が「−１」されて、新たな送信ポインタ値としてＲＡＭ８２Ｂ−４に書き込まれる。なお、正／負スタッフ要求信号をいずれも受信していない場合には、加減算器８２Ｂ−８はセレクタ回路８２Ｂ−７の出力をスルーし、送信ポインタ値の更新は行なわない。
【０２７７】
その後、上記の送信ポインタ値は、図４１に示すポインタバイト挿入部１８２Ｃにおいて、送信側フレーム信号に従って、スタッフ制御部１８２Ａからの正／負スタッフ要求信号（図３９参照），送信ポインタ更新・保持部１８２ＢからのＮＤＦ送信要求信号（図４０参照），アラーム状態遷移保護部８１ＡからのＡＩＳ状態信号（図２２参照）などに基づき、図３２に示すＲＡＭ１４１から読み出された送信多重データに挿入されて送信多重出力信号として出力される。なお、このポインタ挿入部１８２Ｃでは、次のような各処理▲１▼〜▲５▼が行なわれる。
【０２７８】
▲１▼正スタッフ要求信号受信時、送信ポインタ値のＩビット（図６４参照）を全て反転させて、Ｈ１／Ｖ１バイト，Ｈ２／Ｖ２バイトを挿入し、正スタッフバイト領域にダミーデータを挿入
▲２▼負スタッフ要求信号受信時、送信ポインタ値のＤビット（図６４参照）を全て反転させて、Ｈ１／Ｖ１バイト，Ｈ２／Ｖ２バイトを挿入し、負スタッフバイト領域（つまり、Ｈ３／Ｖ３バイト）にＳＰＥ信号を挿入
▲３▼ＮＤＦ送信要求信号受信時、ＮＤＦイネーブル表示をＮビット（図６４参照）に挿入
▲４▼ＡＩＳ状態信号受信時（ＡＩＳ状態信号が“１”の時）、送信ポインタバイトを全て“１”にする
▲５▼上記▲１▼〜▲４▼以外の時はＮＤＦディゼーブル表示をＮビットに挿入
（Ｃ１）ＡＵ４ポインタ処理部の変形例の説明
図４２は上述のＡＵ４ポインタ処理部８１Ｂの変形例を示すブロック図で、この図４２に示すＡＵ４ポインタ処理部８１Ｂは、図３８に示す構成に加えて、送信フレーム信号を基にＡＵ４ポインタ計算処理及びＡＵ４ポインタ挿入処理を行なうＡＵ４ポインタ計算・挿入部１８４をそなえて構成されている。なお、この図４２において、符号１８５で示すものは送信フレーム信号と装置側のクロックとに基づいて送信ＳＴＭ−１フレームを生成するためのパルスジェネレータ（ＰＧ）である。
【０２７９】
このような構成により、上述のＡＵ４ポインタ処理部８１Ｂでは、図３８により上述したごとくＥＳメモリ１７５においてスタッフ制御処理，クロック乗換処理が行なわれるとともに、パルスジェネレータ１８５で生成された送信ＳＴＭ−１フレームに従って、このＥＳメモリ１７５からＶＣ４データが読み出され、このＶＣ４データに対して、ＡＵ４ポインタ１８４でＡＵ４ポインタの計算及び挿入処理が行なわれたのち、このＡＵ４ポインタ挿入後のデータがＴＵポインタ処理部８２Ｂへ渡される。
【０２８０】
これにより、ＡＵ４ポインタ付け替え後のデータからＡＵポインタ値をモニタすれば、ＥＳメモリ１７５での処理状態（スタッフ挿入されたか否かなどの状態）を極めて容易に検証することが可能になる。従って、例えば、ポインタ処理に何らかの問題が生じた場合、その問題が、ＡＵポインタ処理側にあるのか、ＴＵポインタ処理側にあるのかを迅速に特定して対処することができるようになる。
【０２８１】
なお、図６７により前述したポインタ処理装置２４３では、ＡＵ４ポインタ処理部２４４′でＡＵ４ポインタが終端されているため、ＡＵ４ポインタ処理部２４４′の出力データをモニタしても、スタッフ制御状態などを検証することが困難になっている。
ところで、本実施形態では、図３により前述したように、上述のＡＵ４ポインタ計算・挿入部１８４をそなえたものに、図４３に示すごとく、ＡＵ４ポインタ処理部８１Ｂ′の出力とＴＵポインタ処理部８２Ｂの出力とを外部のモード設定信号に応じて選択出力するセレクタ回路８３Ｂがそなえられている。なお、この図４３では、図４２に示すパルスジェネレータ１７７，１８５，ＥＳライト段数カウンタ１７６，ＥＳリード段数カウンタ１７８，位相比較部１７９の図示を略している。
【０２８２】
これにより、この図４３に示すポインタ処理装置８Ｂでは、ＡＵ４ポインタ処理部８１Ｂ′でＡＵ４ポインタを付け替えた後のデータと、ＴＵポインタ処理部８２ＢでＴＵポインタを付け替えた後のデータとが、モード設定信号に応じてセレクタ回路１８６から選択的に出力される。
例えば、クロスコネクト単位がＶＣ４の場合はモード設定信号によりＡＵ４ポインタ付け替え後のデータを選択して出力し、クロスコネクト単位がＶＣ３／ＶＣ２／ＶＣ１２の場合はＴＵポインタ付け替え後のデータを選択して出力する。
【０２８３】
従って、本ポインタ処理装置８Ｂの後段に位置するクロスコネクト装置８Ｄ（図３参照）では、例えば図４４に示すように１つのクロスコネクト部（ハード）２２６で、ＡＵ４ポインタ付け替え後のデータとＴＵポインタ付け替え後のデータとに対応して、ＶＣ４／ＶＣ３／ＶＣ２／ＶＣ１２単位のクロスコネクト処理を共通に行なうことができるので、クロスコネクト装置８Ｄ自体の装置規模さえも小型化することができる。
【０２８４】
（Ｄ）その他
なお、上述のポインタ処理装置８Ｂは、項目（Ｃ）のＡＵ４ポインタ処理部８１Ｂをそなえる場合は、ＴＵポインタ処理部８２Ｂには通常のものを用い、項目（Ｂ）のＴＵポインタ処理部８２Ｂをそなえる場合は、ＡＵ４ポインタ処理部８１Ｂには通常のものを用いるようにしてもよい。また、上述のポインタ処理装置８Ｂは、必ずしもＴＵポインタ処理部８２Ｂの両方をその構成要素とする必要はなく、項目（Ｂ）のＴＵポインタ処理部８２Ｂのみをそなえて、ＴＵポインタ処理専用の装置としてもよい。
【０２８５】
【発明の効果】
以上詳述したように、第１発明のＳＤＨ伝送方式におけるポインタ処理装置によれば、多重データから得られるポインタ処理に必要な各種情報群を、各チャンネル毎にＲＡＭにシリアルで保持するので、多重データを各チャンネル毎に分離することなく、シリアルで、ポインタ処理を行なうことができる。従って、ポインタ処理のための回路を複数チャンネル分そなえる必要がなく、装置（回路）規模，消費電力，各機能（回路）ブロック間の配線数などを大幅に削減することができる。
【０２８６】
また、上記のＲＡＭを、第１ＲＡＭと第２ＲＡＭとに分割すれば、第２ＲＡＭへのアクセスタイミング（Ｈ１／Ｖ１タイミング）が削減されるので、ＲＡＭ自体の消費電力をさらに削減することができる。
さらに、上記のＲＡＭには、受信したＨ１／Ｖ１バイトのビット数を圧縮して、このビット数を圧縮した情報を保持させるので、ＲＡＭに必要なビット数が削減され、使用するＲＡＭも小型化することができる。
【０２８７】
また、各チャンネルのポインタ処理に必要な各種のポインタ処理制御信号の生成やポインタ処理は、１つのポインタ処理部で行なうことができるので、さらに装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
さらに、このとき、各チャンネルのポインタ値を示す情報信号のＭＳＢを除く下位ビットのみをＲＡＭに保持させるようにすることができるので、ＲＡＭに必要なビット数がさらに削減されＲＡＭを小型化することが可能になる。なお、信号サイズがＴＵ３の場合、上記のＭＳＢはＴＵ３以外のときの値とは異なる値になっている可能性があるが、そのときのＭＳＢ１ビットはラッチ回路に保持されるので、常にポインタ処理に必要な情報は確保され、確実に処理を行なうことができる。
【０２８８】
また、ＲＡＭに、受信ポインタ値と前フレームの受信ポインタ値との一致検出結果（１ビット情報）を保持させるだけで、ノーマルポインタ値を何回連続して受信したかをカウントするための専用の回路やカウント結果を保持するための専用の回路などを複数チャンネル分そなえずに、各チャンネルに対する通常のノーマルポインタ値３連続一致受信検出をシリアルで行なうことができるので、ＲＡＭを小型化できるとともに、この場合も、装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２８９】
また、ＮＤＦイネーブル連続受信回数または無効ポインタの連続受信回数のいずれかをカウントすれば、ＬＯＰ状態を検出することができるので、ＮＤＦイネーブル連続受信回数をカウントする専用の回路，無効ポインタの連続受信回数をカウントする専用の回路をそれぞれ複数チャンネル分そなえずに、各チャンネルに対するＬＯＰ状態をシリアルで検出することができる。従って、この場合も、装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２９０】
さらに、ＩＮＣ及びＤＥＣのうちのどちらか１つの受信結果をＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭに保持するだけで、ＩＮＣ／ＤＥＣ受信結果を認識することができるので、ＩＮＣ受信結果，ＤＥＣ受信結果の両方をＲＡＭに保持する必要はなく、これにより、ＲＡＭに必要なビット数を削減してＲＡＭを小型化することが可能になるとともに、その消費電力も削減することができる。
【０２９１】
また、アラーム状態遷移対象信号を受信した回数に応じたカウント値のみをＲＡＭの該当するチャンネルアドレスに保持させるので、ＲＡＭに必要なビット数を最小限に抑えつつ、複数チャンネルに対するアラーム状態の認識をシリアルで行なうことができる。従って、この場合も、アラーム状態の認識を行なうための回路を複数チャンネル分そなえる必要はなく、装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２９２】
さらに、アクティブポインタ値の全ビットをＲＡＭに保持しなくても、各チャンネルのポインタ処理に必要なアクティブポインタ値をシリアルで生成することができるので、この場合もＲＡＭに必要なビット数が削減され、ＲＡＭの小型化，低消費電力化に大いに寄与することとなる。
また、アクティブポインタ値保持用の回路，オフセットカウンタ値カウント用の回路などを複数チャンネル分そなえずに、各チャンネルのＳＰＥの先頭バイトをシリアルで認識することができるので、装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２９３】
さらに、多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピングされているかを、常に、認識することができるので、多重データに異なる信号サイズのチャンネルが混在する場合でも、共通の回路でポインタ抽出・ポインタ処理を行なうことができ、さらに大幅に装置規模，消費電力，各機能ブロック間の配線数などを削減することができる。
【０２９４】
具体的には、このとき、例えば、ＴＵ３用の設定レジスタを３チャンネル分，ＴＵ２用の設定レジスタを２１チャンネル分，ＴＵ１２用の設定レジスタを６３チャンネル分というように、全ての信号サイズに対応できる分（計８７チャンネル分）の設定レジスタをそなえずに、約１／３の個数（計２４個）の設定レジスタをそなえるだけで、全チャンネルに対するポインタ処理を行なうことができるので、さらに装置規模，消費電力，各機能ブロック間の配線数などを削減することができる。
【０２９５】
また、ＳＰＥの先頭バイト位置の認識処理，ポインタ付け替え処理についても、多重データに異なる信号サイズのチャンネルが混在していても、共通の回路で全チャンネル分の処理を行なうことができるので、やはり装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２９６】
また、ＴＵ３マッピング設定時とＴＵ２マッピング設定時のカウント数を、各デコード回路の出力信号を選択して切り替えることによって、多重データにＴＵ３／ＴＵ２という異なる信号サイズのチャンネルが混在していても、共通のカウンタでライト／リード段数のカウント処理を行なうことができるので、本来、ＴＵ３用として３チャンネル分、ＴＵ２用として２１チャンネル分必要であったライト／リード段数カウンタを１チャンネル分に削減でき、装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２９７】
さらに、ＴＵ３マッピング設定時とＴＵ２マッピング設定時とＴＵ１２マッピング設定時とのカウント数を、各デコード回路の出力信号を選択して切り替えれば、多重データにＴＵ３／ＴＵ２／ＴＵ１２という異なる信号サイズのチャンネルが混在していても、共通のカウンタでライト／リード段数のカウント処理を行なうことができるので、さらに大幅に装置規模，消費電力，各機能ブロック間の配線数などを大幅に削減することができる。
【０２９８】
次に、第２発明のＳＤＨ伝送方式におけるポインタ処理装置によれば、ＡＵポインタ処理部側でクロック乗り換え処理を行なうので、クロック変動などの影響を吸収するために必要なＥＳメモリをＴＵポインタ処理部に全チャンネル分そなえる必要がなくなり、本装置の小型化，低消費電力化などに大いに寄与する。
【０２９９】
また、このとき、ＡＵポインタ挿入後のデータをＴＵポインタ処理部へ渡すようにすれば、ＡＵポインタ挿入後のデータから、ＥＳメモリでの処理状態（スタッフ制御など）を把握することができるので、ＥＳメモリの動作状態を極めて容易に検証することが可能になる。従って、例えば、ポインタ処理に何らかの問題が生じた場合、その問題が、ＡＵポインタ処理側にあるのか、ＴＵポインタ処理側にあるのかを迅速に特定・対処することができるようになる。
【０３００】
さらに、ＡＵポインタ付け替え後の信号とＴＵポインタ付け替え後の信号とを選択的に出力するようにすれば、後段の装置（例えばクロスコネクト装置等）では、１つの装置で両方の信号に対応することができるので、その装置規模さえも小型化することができるようになる。
なお、第２発明のポインタ処理装置におけるＴＵポインタ処理部も、第１発明のものと同様に、多重データを各チャンネル毎に分離する（パラレルデータに変換する）ことなく、シリアルで、入力多重データに対するポインタ処理（ＴＵポインタ処理）を行なうようにすれば、さらに本装置の小型化，低消費電力化に寄与することとなる。
【図面の簡単な説明】
【図１】第１発明の原理ブロック図である。
【図２】第２発明の原理ブロック図である。
【図３】本発明の一実施形態としてのポインタ処理装置が適用される伝送端局装置の要部の構成を示すブロック図である。
【図４】本実施形態のポインタ処理装置におけるＴＵポインタ処理部の要部の構成を示すブロック図である。
【図５】本実施形態のＴＵポインタ処理部の要部の他の構成を示すブロック図である。
【図６】本実施形態のＴＵポインタ処理部におけるアドレス生成部の詳細構成を示すブロック図である。
【図７】本実施形態のアドレス生成部の動作を説明するためのアドレス変換テーブルの一例を示す図である。
【図８】本実施形態のアドレス生成部の他の詳細構成を示すブロック図である。
【図９】本実施形態のアドレス変換部の詳細構成を示すブロック図である。
【図１０】本実施形態のアドレス変換部の動作を説明するための図である。
【図１１】本実施形態のポインタ処理部に設けられた第１ポインタ翻訳部の構成を示すブロック図である。
【図１２】本実施形態のＲＡＭに保持されるデータ内容例を示す図である。
【図１３】本実施形態の第２ポインタ翻訳部に着目したＴＵポインタ処理部の構成を示すブロック図である。
【図１４】本実施形態の第２ポインタ翻訳部の詳細構成を示すブロック図である。
【図１５】本実施形態の受信ポインタ値の保持機能部分に着目したＴＵポインタ処理部の構成を示すブロック図である。
【図１６】本実施形態のノーマルポインタ値３連続一致受信検出機能部分に着目したポインタ処理部の構成を示すブロック図である
【図１７】本実施形態のＬＯＰ検出機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図１８】本実施形態のＩＮＣ／ＤＥＣ受信結果認識機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図１９】本実施形態の３進カウント部の詳細構成を示すブロック図である。
【図２０】本実施形態のアラーム状態遷移検出機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図２１】本実施形態のカウント制御部の詳細構成を示すブロック図である。
【図２２】本実施形態のＡＩＳ状態遷移検出機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図２３】本実施形態のＲＡＭに保持されるデータ内容例を示す図である。
【図２４】本実施形態のアクティブポインタ値保持機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図２５】本実施形態のＳＰＥ先頭バイト（Ｊ１／Ｖ５バイト）認識機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図２６】本実施形態のＴＵポインタ処理部の変形例を示すブロック図である。
【図２７】本変形例におけるポインタ抽出部の要部の構成を示すブロック図である。
【図２８】本変形例におけるポインタ処理部の要部の構成を示すブロック図である。
【図２９】本変形例におけるＲＡＭ制御部の要部の構成を示すブロック図である。
【図３０】本変形例におけるマッピング設定レジスタ群，セレクタ部の詳細構成を示すブロック図である。
【図３１】本変形例におけるＳＰＥ先頭バイト（Ｊ１／Ｖ５バイト）認識機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図３２】本変形例におけるポインタ付け替え機能部分に着目したポインタ処理部の構成を示すブロック図である。
【図３３】本変形例におけるポインタ付け替え用のＲＡＭに保持されるデータ内容例を示す図である。
【図３４】本変形例におけるライト（リード）段数カウンタの構成を示すブロック図である。
【図３５】本変形例におけるライト（リード）段数カウンタの他の構成を示すブロック図である。
【図３６】本変形例のライト（リード）段数カウンタにおけるＴＵ３／ＴＵ２／ＴＵ１２共用部の構成を示すブロック図である。
【図３７】本変形例のライト（リード）段数カウンタにおけるＴＵ２／ＴＵ１２共用部の構成を示すブロック図である。
【図３８】本実施形態のＡＵ４ポインタ処理部に着目したポインタ処理装置の構成を示すブロック図である。
【図３９】本実施形態のＴＵポインタ処理部におけるＥＳメモリ部の構成を示すブロック図である。
【図４０】本実施形態のＴＵポインタ処理部におけるＴＵポインタ計算・挿入部の構成を示すブロック図である。
【図４１】本実施形態のＴＵポインタ処理部におけるＴＵポインタ計算・挿入部の構成を示すブロック図である。
【図４２】本実施形態のＡＵ４ポインタ処理部に着目したポインタ処理装置の変形例を示すブロック図である。
【図４３】本実施形態のＡＵ４ポインタ処理部に着目したポインタ処理装置の変形例を示すブロック図である。
【図４４】本実施形態にかかるクロスコネクト装置の一例を模式的に示すブロック図である。
【図４５】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図４６】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図４７】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図４８】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図４９】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図５０】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図５１】（ａ）〜（ｃ）はそれぞれ本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図５２】（ａ）〜（ｃ）はそれぞれ本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図５３】本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図５４】（ａ）〜（ｃ）はそれぞれ本実施形態のポインタ処理装置により得られる効果を説明するための図である。
【図５５】ＳＤＨ伝送方式におけるハイアラーキ構造を説明するための図である。
【図５６】ＳＤＨ伝送方式におけるＳＴＭ−１のフレーム・フォーマットを示す図である。
【図５７】ＳＴＭ−１フレームに収容されるＶＣ４の収容位置を説明するための図である。
【図５８】ＳＤＨ伝送方式におけるＴＵ３のフレーム・フォーマットを示す図である。
【図５９】ＴＵ３フレームに収容されるＶＣ３の収容位置を説明するための図である。
【図６０】ＳＤＨ伝送方式におけるＴＵ２のフレーム・フォーマットを示す図である。
【図６１】ＴＵ２フレームに収容されるＶＣ２の収容位置を説明するための図である。
【図６２】ＳＤＨ伝送方式におけるＴＵ１２のフレーム・フォーマットを示す図である。
【図６３】ＴＵ１２フレームに収容されるＶＣ１２の収容位置を説明するための図である。
【図６４】ＳＤＨ伝送方式におけるポインタバイトのフォーマットを示す図である。
【図６５】ＳＤＨ伝送方式におけるポインタ値の状態遷移を説明するための図である。
【図６６】ＳＤＨ伝送網の一例を示すブロック図である。
【図６７】ポインタ処理装置の一例を示すブロック図である。
【図６８】クロスコネクト装置の一例を示すブロック図である。
【符号の説明】
１，１０，８２Ｂ−１  アドレス生成部
２，１１  ポインタ抽出部
３，１２，２４８  ポインタ処理部                                      ４，１４，５７，７２，７４，８２Ａ−４，８２Ｂ−４，１４１  ＲＡＭ（ランダムアクセスメモリ）
５，８２Ｂ−２  ＲＡＭ制御部
６，８１Ｂ，２４４′  ＡＵ４ポインタ処理部
６ａ，１７４，２４４  ＡＵ４ポインタ検出部
６ｂ  ＥＳメモリ
６ｃ  ＥＳライトカウンタ
６ｄ  ＥＳリードカウンタ
７，８２Ｂ，２４５′  ＴＵポインタ処理部
８  伝送端局装置（ＬＴ）
８Ａ  セクションオーバヘッド／ラインオーバヘッド（ＳＯＨ／ＬＯＨ）終端処理部
８Ｂ，２４３  ポインタ処理装置
８Ｃ  パスオーバヘッド（ＰＯＨ）終端処理部
８Ｄ  クロスコネクト（ＸＣ）装置
８Ｅ  ＰＯＨ挿入処理部
８Ｆ  ＡＵ４ポインタ挿入処理部
８Ｇ  ＳＯＨ／ＬＯＨ挿入処理部
１２Ａ  （第１）ポインタ翻訳部
１４Ａ  ＴＵ３用カウンタ部
１４Ｂ  ＴＵ３／ＴＵ２共用カウンタ部
１４Ｃ  ＴＵ２用カウンタ部
１５  ＴＵＧ３用アドレスカウンタ
１６  ＴＵＧ２用アドレスカウンタ
１６Ａ  ＴＵ３用カウンタ部
１７  ＴＵ１２用アドレスカウンタ
１８，１９  ＡＮＤゲート
２０  アドレス変換部
２０−１  ハーフアダー
２０−２〜２０−８  フルアダー
２０−９，７３−１  排他的論理和回路（ＥＸＯＲ）
２１  ＲＡＭ（ＲＡＭＲ１：第１ＲＡＭ）
２２  ＲＡＭ（ＲＡＭＲ２：第２ＲＡＭ）
２３  Ｈ１／Ｖ１バイト抽出部
２４  Ｈ２／Ｖ２バイト抽出部
２６  アラーム状態検出部
２７  ＮＤＦ検出部
２８  ＳＳビット不一致検出部
２９  ＮＤＦイネーブル検出部
３０  ポインタ値上位２ビット抽出部
３１，４８，５６，５９，６６，６８，７３−４，７９，８１−２，８１−５，８１−６，８８，１３６，１５０，１５９，１６０，１９０  ＯＲゲート（論理和回路）
３２，３７，６２，６３，８２Ｂ−９  反転ゲート（インバータ）
３２′，３４，３８，３９，４３，４４，４７，４９，６０，６１，６７，６９〜７１，７３−２，７３−３，７６〜７８，８１−１，８１−３，８１−４，８１−７，８１−８，９９，１２８，１２９，１３３〜１３５，１３８，１４２，１４７，１４９，１５７，１８７，２００，２１６〜２１８，２１９  ＡＮＤゲート（論理積回路）
３３  （第２）ポインタ翻訳部
３５  受信ポインタ値範囲外検出部(OUT OF RANGE)
３６，４２，４６  ＮＯＲゲート（否定論理和回路）
４０  インクリメント（ＩＮＣ）表示検出部
４１  デクリメント（ＤＥＣ）表示検出部
４５  不一致検出部
５０，５４，７５，８３，８４，８５，９０，９４，１４４，１４６，１４８，１５５，１５６，１９３，１９７  デコード回路
５１〜５３，９１〜９３，１９２  フリップフロップ（ＦＦ）回路
５８，８２Ｂ−６，９８，１３７，１９１，１９９，２１３〜２１５  一致検出部
５８ａ  ノーマルポインタ値３連続一致受信検出部
６４  ポインタ値範囲外変換部
５５，８２Ｂ−７，８３Ｂ，９５，１０８，１０９，１１６，１１７，１２２，１２５〜１２７，１３３Ａ，１５１，１５２，１６２，１６７，１７１，１７２  セレクタ回路
６５  加算回路
６５′，８１，１９６  カウント制御部
７３  ３進カウント部
７３Ｂ  スタッフ抑制部
８２  ＲＡＭ（アラーム状態遷移保護用ＲＡＭ）
８２Ａ−１  フレームカウンタ
８２Ａ−２，１７９  位相比較部
８２Ａ−３  ＳＰＥイネーブル信号生成部
８２Ｂ−３  オフセットカウンタ
８２Ｂ−８  加減算器
８９  ＲＡＭ（アクティブポインタ値保持用ＲＡＭ）
９６  アクティブポインタ値更新制御部
９７，２０１′，２１３Ｂ，２１３Ｄ，２１３Ｆ  オフセットカウンタ部
９７Ａ  ＳＰＥ先頭バイト認識部
１００  マッピング設定レジスタ群
１０１  セレクタ部
１０２  ＴＵ３用Ｈ１バイト抽出タイミング生成部
１０３  ＴＵ２用Ｖ１バイト抽出タイミング生成部
１０４  ＴＵ１２用Ｖ１バイト抽出タイミング生成部
１０５  ＴＵ３用Ｈ２バイト抽出タイミング生成部
１０６  ＴＵ２用Ｖ２バイト抽出タイミング生成部
１０７  ＴＵ１２用Ｖ２バイト抽出タイミング生成部
１１０  ＴＵ３用ＳＳビット値保持部
１１１  ＴＵ２用ＳＳビット値保持部
１１２  ＴＵ１２用ＳＳビット値保持部
１１３  ＴＵ３用最大ポインタ値保持部
１１４  ＴＵ２用最大ポインタ値保持部
１１５  ＴＵ１２用最大ポインタ値保持部
１１８  比較部
１１９  ＴＵ３用ＲＡＭアクセスタイミング生成部
１２０  ＴＵ２用ＲＡＭアクセスタイミング生成部
１２１  ＴＵ１２用ＲＡＭアクセスタイミング生成部
１２３  ＴＵ３／ＴＵＧ３設定レジスタ(TU3/TUG3 #1〜#3)
１２４  ＴＵ２／ＴＵＧ２設定レジスタ(TU2/TUG2 #1〜#7)
１２５Ａ  信号サイズ認識部
１３０  ＴＵ３用オフセットカウンタ
１３１  ＴＵ２用オフセットカウンタ
１３２  ＴＵ１２用オフセットカウンタ
１３９  ライト段数カウンタ
１４０  リード段数カウンタ
１４３，２２２  ＴＵ２用ＥＳ段数カウンタ
１４５  ＴＵ３／ＴＵ２共用ＥＳ段数カウンタ
１５３  ＴＵ３／ＴＵ２／ＴＵ１２共用ＥＳ段数カウンタ
１５４  ＴＵ２／ＴＵ１２共用ＥＳ段数カウンタ
１６１  ＴＵ３／ＴＵ２／ＴＵ１２共用カウンタ部
１６３  ＴＵ３／ＴＵ２／ＴＵ１２共用部
１６４，１６５，２２３  ＴＵ１２用ＥＳ段数カウンタ
１６６  ＴＵ２／ＴＵ１２共用カウンタ部
１６８  ＴＵ２／ＴＵ１２共用部
１６９，１７０  ＴＵ１２用ＥＳ段数カウンタ
１７５  ＥＳメモリ
１７６  ＥＳライト段数カウンタ
１７７，１８５  パルスジェネレータ（ＰＧ）
１７８  ＥＳリード段数カウンタ
１８１  ＴＵポインタ検出部
１８２  ＥＳメモリ部
１８２Ｂ  送信ポインタ値保持・更新部
１８２Ｃ  ポインタバイト挿入部
１８３  ＴＵポインタ計算・挿入部
１８４  ＡＵ４ポインタ計算・挿入部
１８８  ＮＤＦイネーブル連続受信カウント部
１８９  インバリッドポインタ連続受信カウント部
１９４  カウンタ
１９５  受信ポインタ保持部
１９８  レジスタ
２０１，２１３Ａ，２１３Ｃ，２１３Ｅ  アクティブポインタ値保持部
２０２〜２０４  ポインタ抽出・処理回路
２０５，２４９  パラレル／シリアル（Ｐ／Ｓ）変換部
２０６，２４５  シリアル／パラレル（Ｓ／Ｐ）変換部
２２４〜２２６  クロスコネクト部
２０７  ＴＵ３設定レジスタ
２０８  ＴＵ２設定レジスタ
２０９  ＴＵ１２設定レジスタ
２１０〜２１２  ＳＰＥ先頭バイト認識回路
２１９Ａ  ＳＰＥ先頭バイト認識回路
２２０，２４７  ＥＳメモリ
２２１  ＴＵ３用ＥＳ段数カウンタ
２３１  セクションオーバヘッド（ＳＯＨ）
２３２  ＡＵ４ポインタ
２３３  ペイロード（ＳＰＥ）
２３４  ＴＵポインタ
２４６  ＴＵポインタ検出部
３０１  加入者端末
３０２  回線終端装置（ＮＴ）
３０３，３０６  伝送端局装置（ＬＴ）
３０４  交換装置（ＳＷ）
３０５  多重化装置（ＭＵＸ）
３０７  中継伝送路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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