(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子領域を画定する膜厚２００〜２７０ｎｍの素子分離膜と、前記素子領域に形成されたメモリセルトランジスタと、前記メモリセルトランジスタに接続されたキャパシタとを有する半導体装置であって、
前記メモリセルトランジスタのしきい値電圧を制御するチャネルドープ層は、ボロンである第１の不純物を９〜１９ｋｅＶの加速エネルギーでイオン注入することにより形成され、前記チャネルドープ層を構成する前記第１の不純物の投影飛程が、前記素子分離膜の膜厚を１００％として１４〜２３％に相当する深さに位置し、
前記メモリセルトランジスタのソース／ドレイン拡散層は、燐である第２の不純物を１８〜３７ｋｅＶの加速エネルギーでイオン注入することにより形成され、前記ソース／ドレイン拡散層を構成する前記第２の不純物の投影飛程が、前記素子分離膜の膜厚を１００％として１２〜１９％に相当する深さに位置する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板内部に形成され、隣接するメモリセルの干渉を防止するチャネルストップ不純物層を更に有し、
前記チャネルストップ不純物層を構成する第３の不純物の投影飛程が、前記素子分離膜と前記半導体基板との界面近傍の前記半導体基板中に位置する
ことを特徴とする半導体装置。
【請求項３】
半導体基板上に膜厚２００〜２７０ｎｍの素子分離膜を形成する工程と、
ボロンである第１の不純物を９〜１９ｋｅＶの加速エネルギーでイオン注入し、前記素子分離膜により画定される素子領域に、前記第１の不純物の投影飛程が前記素子分離膜の膜厚を１００％として１４〜２３％に相当する深さに位置するチャネルドープ層を形成する工程と、
前記素子分離膜により画定される素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして燐である第２の不純物を１８〜３７ｋｅＶの加速エネルギーでイオン注入し、前記ゲート電極の両側の前記半導体基板に、前記第２の不純物の投影飛程が前記素子分離膜の膜厚を１００％として１２〜１９％に相当する深さに位置するソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記素子分離膜を形成する工程の後に、第３の不純物をイオン注入し、前記第３の不純物の投影飛程が前記素子分離膜と前記半導体基板との界面近傍の前記半導体基板中に位置するチャネルストップ不純物層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は４記載の半導体装置の製造方法において、
前記チャネルドープ層を形成する工程では、ボロンである前記第１の不純物を１０〜１６ｋｅＶの加速エネルギーでイオン注入することにより前記チャネルドープ層を形成し、
前記ソース／ドレイン拡散層を形成する工程では、燐である前記第２の不純物を２０〜２９ｋｅＶの加速エネルギーでイオン注入することにより前記ソース／ドレイン拡散層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記チャネルストップ不純物層を形成する工程では、ボロンである前記第３の不純物を８０〜１２０ｋｅＶの加速エネルギーでイオン注入することにより前記チャネルストップ不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、一つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、一つのキャパシタとにより構成しうる大規模高集積化が可能な半導体記憶装置であり、従来より様々な構造が提案されている。メモリセルを構成するキャパシタは、誘電体膜を介して形成された蓄積電極と対向電極とからなり、ＭＯＳＦＥＴの一方のソース／ドレイン拡散層に蓄積電極が接続される。また、ＭＯＳＦＥＴの他方のソース／ドレイン拡散層にはビット線が接続される。
【０００３】
このようなＤＲＡＭのメモリセルにおいて、情報の書き込みはキャパシタに電荷を蓄えることにより行う。一方、情報の読み出しは、キャパシタに蓄積された電荷をＭＯＳＦＥＴをオンさせることによりビット線に出力し、それをセンスアンプで増幅し、“１”、“０”の信号を判別することにより行う。
【０００４】
ところが、キャパシタに蓄積された電荷は、主にｐｎ接合に起因するリーク電流により時間と共に減少していく。したがって、ある一定時間毎にセルの信号を書き直す、いわゆるリフレッシュ動作が必要となる。ここで、セルのデータ保持時間が短いとリフレッシュ動作を頻繁に行う必要があり、これは例えば消費電力の増大などの弊害をもたらす。
【０００５】
そのため、リフレッシュ動作の間隔を大きくする、すなわち、それぞれのセルのデータ保持時間を大きくすることがきわめて重要である。
【０００６】
【発明が解決しようとする課題】
近年のメモリセルの微細化による短チャネル効果の増大、ゲート絶縁膜の薄膜化等により、チャネル領域の不純物濃度を更に高めることが要請されている。例えば０．２５〜０．２０μｍの設計基準では、表面濃度は、〜１×１０17ｃｍ-3程度のレベルまで高濃度化することが必要となっている。今後の更なる微細化の進展により、このような傾向は更に顕著となる。
【０００７】
また、ソース／ドレイン拡散層を形成するためのイオン注入では、メモリセルトランジスタの能力確保のため、チャネルストップ注入やチャネルドーピングによるボロンの濃度を打ち消してｎ-層を形成するために十分なドーズの燐を注入する必要がある。
【０００８】
さらに、隣接セルを互いに分離するための素子分離膜の分離幅も素子の微細化とともに狭くなっており、隣接セルの電気的な干渉を抑制するために素子分離膜直下に注入されるチャネルストップ不純物の濃度についても、同様に増加する傾向にある。
【０００９】
このように、近年の半導体装置は、従来の半導体装置に比べて全体に不純物濃度が高まっており、ストレージノードを取り巻く電界が上昇している。このため、この電界がメモリセルのデータ保持特性に与える影響が顕著となっており、如何にしてストレージノードの電界を緩和して接合リーク電流の低減を図るかが今後のデバイス設計においてきわめて重要である。
【００１０】
本発明の目的は、ストレージノードの電界を緩和してメモリセルのデータ保持特性を向上しうる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された素子領域を画定する膜厚２００〜２７０ｎｍの素子分離膜と、前記素子領域に形成されたメモリセルトランジスタと、前記メモリセルトランジスタに接続されたキャパシタとを有する半導体装置であって、前記メモリセルトランジスタのしきい値電圧を制御するチャネルドープ層は、ボロンである第１の不純物を９〜１９ｋｅＶの加速エネルギーでイオン注入することにより形成され、前記チャネルドープ層を構成する前記第１の不純物の投影飛程が、前記素子分離膜の膜厚を１００％として１４〜２３％に相当する深さに位置し、前記メモリセルトランジスタのソース／ドレイン拡散層は、燐である第２の不純物を１８〜３７ｋｅＶの加速エネルギーでイオン注入することにより形成され、前記ソース／ドレイン拡散層を構成する前記第２の不純物の投影飛程が、前記素子分離膜の膜厚を１００％として１２〜１９％に相当する深さに位置することを特徴とする半導体装置によって達成される。
【００１２】
また、上記目的は、半導体基板上に膜厚２００〜２７０ｎｍの素子分離膜を形成する工程と、ボロンである第１の不純物を９〜１９ｋｅＶの加速エネルギーでイオン注入し、前記素子分離膜により画定される素子領域に、前記第１の不純物の投影飛程が前記素子分離膜の膜厚を１００％として１４〜２３％に相当する深さに位置するチャネルドープ層を形成する工程と、前記素子分離膜により画定される素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして燐である第２の不純物を１８〜３７ｋｅＶの加速エネルギーでイオン注入し、前記ゲート電極の両側の前記半導体基板に、前記第２の不純物の投影飛程が前記素子分離膜の膜厚を１００％として１２〜１９％に相当する深さに位置するソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１３】
【発明の実施の形態】
［本発明の原理］
本発明の原理について図１乃至図４を用いて説明する。
【００１４】
図１はチャネルドープ層を形成するための注入イオンの加速エネルギーとデータ保持特性との関係を示すグラフ、図２はチャネルドープ層を形成するための注入イオンの加速エネルギーとフィールドしきい値電圧との関係を示すグラフ、図３はチャネルストップ不純物層を形成するための注入イオンの加速エネルギーとデータ保持特性との関係を示すグラフ、図４はチャネルストップ不純物層を形成するための注入イオンの加速エネルギーとフィールドしきい値電圧との関係を示すグラフである。
【００１５】
ストレージノードの電界に影響を与える不純物プロファイルは、主として、ソース／ドレイン拡散層、チャネルドープ層、及び、チャネルストップ不純物層である。以下、ストレージノードの電界を緩和して良好なデータ保持特性を得るためのこれら拡散層の形成条件について説明する。
【００１６】
（ａ）ソース／ドレイン拡散層
０．２μｍ程度の設計ルールのトランジスタにおいては、短チャネル効果を抑えるため基板の表面濃度が〜１×１０17ｃｍ-3程度と比較的高い濃度となっている。このため、ソース／ドレイン拡散層は、基板キャリアを補償し、且つ、ソース／ドレイン拡散層に印加される電圧によって自らが空乏化しないように、より高い濃度で形成する必要がある。ソース／ドレイン拡散層をより深く、より高濃度に設定すれば、ソース／ドレイン拡散層の空乏化は改善する方向となる。しかし、ソース／ドレイン拡散層を深くしすぎるとメモリセルの分離特性や耐短チャネル効果特性の低下を招くこととなり、不純物濃度を高くしすぎると投影飛程（Ｒｐ）付近の電界が増加してデータ保持特性を劣化することになる。
【００１７】
素子分離膜の出来上がり膜厚２００〜２２０ｎｍにおいてデータ保持特性及び素子分離特性の良好な条件を検討した結果、ソース／ドレイン拡散層の形成のためのイオン注入条件として、表１に示すような関係が得られた。
【００１８】
なお、本明細書において素子分離膜の出来上がり膜厚とは、素子分離膜形成直後の膜厚ではなく犠牲酸化膜の除去等のエッチング工程を経た後の膜厚を意味するものとする。すなわち、素子分離膜の出来上がり膜厚は、ゲート電極が素子分離膜上に延在する領域におけるゲート電極直下の素子分離膜の厚さである。また、単に「素子分離膜の膜厚」と記載している場合でも、特段の記載がない場合には素子分離膜の出来上がり膜厚を表すものとする。
【００１９】
【表１】
0003792431.tif 000002
【００２０】
表１に示すように、良好なデータ保持特性及び素子分離特性を得られるソース／ドレイン拡散層の深さ（投影飛程）は、いずれの素子分離膜厚においても素子分離膜厚とほぼ一定の関係にある。すなわち、ソース／ドレイン拡散層を形成するための注入イオンの加速エネルギーは、素子分離膜の膜厚を１００％として、ソース／ドレイン拡散層を形成するための注入イオンの投影飛程が１２〜１９％程度の深さであった。なお、投影飛程は、一般には、不純物濃度のピーク位置とほぼ一致する。
【００２１】
例えば、注入イオン種を燐イオンとすると、素子分離膜の出来上がり膜厚が２００ｎｍの場合に加速エネルギーを１８〜２６ｋｅＶに、素子分離膜の出来上がり膜厚が２２０ｎｍの場合に加速エネルギーを２０〜２９ｋｅＶに設定することが望ましい（表１参照）。また、この結果から類推すると、素子分離膜の出来上がり膜厚が２５０ｎｍの場合には加速エネルギーを２３〜３４ｋｅＶに、素子分離膜の出来上がり膜厚が２７０ｎｍの場合には加速エネルギーを２５〜３７ｋｅＶに設定することが望ましいと考えられる。
【００２２】
一方、ソース／ドレイン拡散層を形成するためのドーズ量は、上記加速エネルギーの範囲においてイオン注入を行った場合に、ソース／ドレイン拡散層の空乏化を抑止し、且つ、データ保持特性や短チャネル効果の許容範囲を満たすように設定する。例えば、０．２μｍ程度の設計ルールで基板濃度が〜１×１０17ｃｍ-3程度であり、上記加速エネルギーの範囲で燐イオンをイオン注入すると仮定すると、２．０〜３．０×１０13ｃｍ-2程度に設定すればよい。
【００２３】
また、ソース／ドレイン拡散層を形成するためのイオン種は、燐を用いることが望ましい。ソース／ドレイン拡散層と基板との間に形成されるｐｎ接合における電界を緩和するためには、拡散定数が小さく形成されるプロファイルが急峻な砒素を用いるよりも、拡散定数が大きく形成されるプロファイルがより広がりをもつ燐を用いることが有効である。
【００２４】
（ｂ）チャネルドープ層
チャネルドープ層は、その主たる目的は、メモリセルトランジスタのしきい値電圧を制御することにある。また、近時のデバイスのようにゲート長がきわめて短い構造では短チャネル効果を抑止するための役割をも担う。このため、チャネルドープ層は比較的高い濃度に設定されており、メモリセルのデータ保持特性にも影響を与える。
【００２５】
したがって、チャネルドープ層を形成するための条件は、しきい値電圧や短チャネル効果のみならず、データ保持特性の観点をも踏まえて設定する必要がある。なお、チャネルドープ層の必要最小限の深さは、耐短チャネル効果の観点から規定され、チャネルドープ層の最大限の深さは、データ保持特性向上の観点から規定されることとなる。
【００２６】
素子分離膜の出来上がり膜厚２００〜２２０ｎｍにおいてデータ保持特性及び耐短チャネル特性の良好な条件を検討した結果、チャネルドープ層を形成するためのイオン注入条件として、表２に示すような関係が得られた。
【００２７】
【表２】
0003792431.tif 000003
【００２８】
表２に示すように、耐短チャネル効果特性を得られるチャネルドープ層の深さ（投影飛程）は、ソース／ドレイン拡散層の場合と同様に、いずれの素子分離膜厚においても素子分離膜厚とほぼ一定の関係にある。すなわち、チャネルドープ層を形成するための注入イオンの加速エネルギーは、素子分離膜の膜厚を１００％として、チャネルドープ層を形成するための注入イオンの投影飛程が１４〜２３％程度の深さであった。
【００２９】
例えば、注入イオン種をボロンイオンとすると、素子分離膜の出来上がり膜厚が２００ｎｍの場合に加速エネルギーを９〜１４ｋｅＶに、素子分離膜の出来上がり膜厚が２２０ｎｍの場合に加速エネルギーを１０〜１６ｋｅＶに設定することが望ましい（表２参照）。また、この結果から類推すると、素子分離膜の出来上がり膜厚が２５０ｎｍの場合には加速エネルギーを１１〜１８ｋｅＶに、素子分離膜の出来上がり膜厚が２７０ｎｍの場合には加速エネルギーを１２〜１９ｋｅＶに設定することが望ましいと考えられる。また、イオン種としてＢＦ2を用いる場合には、解離したボロンの加速エネルギーが前記範囲となるように加速エネルギーを設定すればよい。ＢＦ2イオンを注入したときの相対的なボロンの加速エネルギーは、ＢＦ2イオンの加速エネルギーの約２２％に相当する。
【００３０】
ドーズ量は、所望のしきい値電圧を得られるように適宜制御する。
【００３１】
図１は、データ保持特性の加速エネルギー依存性を示すグラフである。なお、図１の測定に用いたメモリセルでは、素子分離膜の出来上がり膜厚を２２０ｎｍとし、ソース／ドレイン拡散層の形成条件を、注入イオン種を燐イオン、加速エネルギーを２０ｋｅＶ、ドーズ量を２．５×１０13ｃｍ-2とし、チャネルストップ不純物層の形成条件を、注入イオン種をボロンイオン、加速エネルギーを８０ｋｅＶ、ドーズ量を２×１０12ｃｍ-2としている。
【００３２】
また、図中縦軸の累積不良ビット数は、ポーズ時間を１００ｍｓｅｃとしたときの累積不良ビット数を任意単位で表したものであり、累積２０ビット不良時間は計２０ビットについての不良時間を累積して任意単位で表したものである。累積不良ビット数が少ないほど、累積２０ビット不良時間が多いほどにデータ保持特性が良好であることを示す。
【００３３】
図示するように、データ保持特性は、加速エネルギーを低減するに伴って向上することが判る。図１から、良好なデータ保持特性を得るためには、チャネルドープ層を形成するための注入イオンの加速エネルギーは、１６ｋｅＶ以下に設定することが有効であることが判る。
【００３４】
図２は、寄生トランジスタのしきい値電圧の加速エネルギー依存性を示すグラフである。素子分離膜の出来上がり膜厚、ソース／ドレイン拡散層の形成条件、チャネルストップ不純物層の形成条件は図１の場合と同様である。
【００３５】
図示するように、チャネルドープ層を形成するための注入イオンの加速エネルギーはメモリセルトランジスタ及び寄生トランジスタのしきい値電圧（以下、フィールドしきい値電圧という）に影響し、フィールドしきい値電圧は加速エネルギーを減少するに伴って低下する。フィールドしきい値電圧の低下は隣接するメモリセル間の干渉を防止するうえで好ましくない方向ではあるが、その低下量は十分に許容範囲である。データ保持特性との兼ね合いを考えると、チャネルドープ層形成のための注入イオンの加速エネルギーを減少してデータ保持特性の向上を図ることが望ましい。これについては後述する。
【００３６】
（ｃ）チャネルストップ不純物層
チャネルストップ不純物層は、その主たる目的は、寄生トランジスタのしきい値電圧（以下、フィールドしきい値電圧という）を高めて隣接するメモリセル間の干渉を防止するためのものである。
【００３７】
フィールドしきい値電圧を左右する素子分離膜直下に導入される不純物は、素子分離膜を通してイオン注入により基板内部に導入される。したがって、チャネルストップ不純物層を形成するための注入イオンの加速エネルギーは、注入イオンの投影飛程が素子分離膜直下のシリコン基板に位置するように制御される。
【００３８】
例えば、素子分離膜の出来上がり膜厚が２２０ｎｍ程度の場合、投影飛程が素子分離膜とシリコン基板との界面近傍のシリコン基板中に位置するように、ボロンイオンを加速エネルギー８０ｋｅＶとしてイオン注入を行う。ドーズ量は、所定のフィールドしきい値電圧を得られる範囲で適宜調整する。
【００３９】
なお、チャネルストップ不純物層を形成するための条件は、フィールドしきい値電圧のほか、メモリセルのデータ保持特性にも影響を与える。しかしながら、フィールドしきい値電圧の変動量を考慮すると、チャネルストップ不純物層を形成するための条件を制御するよりも、上述のようにチャネルドープ層を形成するための注入イオンの加速エネルギーを減少する方が望ましい。
【００４０】
図３は、データ保持特性の加速エネルギー依存性を示すグラフである。なお、図３の測定に用いたメモリセルでは、素子分離膜の出来上がり膜厚を２２０ｎｍとし、ソース／ドレイン拡散層の形成条件を、注入イオン種を燐イオン、加速エネルギーを２０ｋｅＶ、ドーズ量を２．５×１０13ｃｍ-2とし、チャネルドープ層の形成条件を、注入イオン種をボロンイオン、加速エネルギーを１６ｋｅＶ、ドーズ量を８．５×１０12ｃｍ-2としている。また、図４は、寄生トランジスタのしきい値電圧の加速エネルギー依存性を示すグラフである。素子分離膜の出来上がり膜厚、ソース／ドレイン拡散層の形成条件、チャネルドープ層の形成条件は図３の場合と同様である。
【００４１】
図３に示すように、加速エネルギーを８０ｋｅＶから１２０ｋｅＶに増加することにより、チャネルドープ層を形成するための注入イオンの加速エネルギーを２０ｋｅＶから１６ｋｅＶに低下した場合（図１）と同等のデータ保持特性の改善効果が得られる。しかしながら、図４に示すように、加速エネルギーを増加することによるフィールドしきい値電圧の低下量は、チャネルドープ層形成のための注入イオンの加速エネルギーを低下した場合（図２）よりも大きくなっている。また、チャネルストップ不純物層を形成するための注入イオンのドーズ量を減少してデータ保持特性の改善を図った場合にも同様であった。
【００４２】
したがって、データ保持特性の改善を図るには、チャネルストップ不純物層を形成するためのイオン注入の加速エネルギーを高くし、或いは、ドーズ量を減少するよりも、チャネルドープ層を形成するためのイオン注入の加速エネルギーを低減する方が、素子分離特性の観点から望ましい。
【００４３】
なお、素子分離としてシャロートレンチ法を適用する場合には素子分離幅と独立して素子分離膜厚を制御できるため、選択酸化法と比較してより厚い素子分離膜を形成することができる。したがって、シャロートレンチ法を適用することにより、フィールドしきい値電圧の減少を伴わずにデータ保持特性を改善することも可能である。
【００４４】
例えば、膜厚約３００ｎｍの埋め込み絶縁膜により素子分離膜を形成した場合、素子分離特性の観点からボロンイオンの加速エネルギーを１２０ｋｅＶとすることが望ましいが、図３に示すように、このときのデータ保持特性は極めて良好である。したがって、データ保持特性に重きを置いて不純物プロファイルの制御を行うことが可能となる。
【００４５】
このようにしてソース／ドレイン拡散層、チャネルドープ層及びチャネルストップ不純物層を形成することにより、ストレージノードにおける電界を緩和するために有効な不純物プロファイルを得ることができるので、ストレージノードの接合における接合リーク電流を低減することが可能となる。これにより、ＤＲＡＭセルのデータ保持特性を向上することができる。
【００４６】
以下、本発明を適用した実施形態について詳細に説明する。
【００４７】
[第１実施形態]
本発明の第１実施形態による半導体装置の製造方法について図５乃至図１１を用いて説明する。
【００４８】
図５乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００４９】
まず、Ｐ形シリコン基板１０上に、熱酸化法により膜厚２０ｎｍのパッド酸化膜１２を形成する。
【００５０】
次いで、パッド酸化膜１２上に、ＣＶＤ法により膜厚１１５ｎｍのシリコン窒化膜１４を形成する。
【００５１】
次いで、通常のリソグラフィー技術及びエッチング技術により、素子領域となる領域にのみシリコン窒化膜１４を残存するようにシリコン窒化膜１４をパターニングする（図５（ａ））。
【００５２】
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０を熱酸化し、メモリセル領域での膜厚が２７０ｎｍの素子分離膜１６を形成する（図５（ｂ））。熱酸化条件は、例えば１１００℃のウェット雰囲気とする。なお、メモリセル領域のように素子分離幅の狭い領域では素子分離幅の広い領域と比較して膜厚が８０〜９０％程度に薄くなるなる傾向がある。この傾向は素子分離膜の形成温度の増加とともに緩和されるため、素子分離膜の形成温度は１０５０〜１１５０℃程度の範囲で行うことが望ましい。
【００５３】
次いで、ボイルした燐酸に基板を浸漬し、シリコン窒化膜１４及びパッド酸化膜１２を除去する。
【００５４】
次いで、パッド酸化膜１２を除去することにより露出したシリコン基板１０上に、熱酸化法により膜厚１０ｎｍのシリコン酸化膜１８を形成する（図５（ｃ））。シリコン酸化膜１８は、後に行うイオン注入時における基板汚染及びチャネリングの防止、シリコン基板１０表面の窒化層除去を兼ねる犠牲酸化膜である。
【００５５】
次いで、メモリセル領域を露出するレジストパターン（図示せず）をマスクとしてイオン注入を行い、メモリセル領域にＰウェル（図示せず）を形成する。Ｐウェルは、例えば、Ｂイオンを、加速エネルギーを１８０ｋｅＶ、注入量を３×１０12ｃｍ-2として、加速エネルギーを８０ｋｅＶ、注入量を１×１０12ｃｍ-2として、加速エネルギーを１４ｋｅＶ、注入量を１．１×１０13ｃｍ-2として、３段階のイオン注入を行うことにより形成する。
【００５６】
加速エネルギーが１４ｋｅＶのイオン注入がチャネルドープ層２０を形成するためのイオン注入であり、加速エネルギーが８０ｋｅＶのイオン注入がチャネルストップ不純物層２２を形成するためのイオン注入である（図５（ｄ））。
【００５７】
上記の条件で素子分離膜１６を形成した場合、素子分離膜１６の出来上がり膜厚は２２０ｎｍ程度である。したがって、チャネルドープ層２０及びチャネルストップ不純物層２２を形成するためのイオン注入条件は、表２の結果等に基づき、例えば上記条件を選択することができる。
【００５８】
次いで、シリコン酸化膜１８を除去した後、シリコン基板１０上に、熱酸化法により膜厚８ｎｍのゲート絶縁膜２４を形成する。
【００５９】
次いで、全面に、例えばＣＶＤ法により、膜厚約８０ｎｍのドープトアモルファスシリコン（以下、ＤＡＳと表す）膜２６と、膜厚約１００ｎｍのタングステンシリサイド（以下、ＷＳｉと表す）膜２８とを堆積する。
【００６０】
次いで、通常のリソグラフィー技術及びエッチング技術により、ＷＳｉ膜３４及びＤＡＳ膜３２をパターニングし、ＤＡＳ膜２６とＷＳｉ膜２８との２層構造よりなるワード線３０を形成する。
【００６１】
次いで、このように形成したワード線３０をマスクとしてイオン注入を行い、ワード線３０の両側のシリコン基板１０中に、ソース／ドレイン拡散層３２を形成する（図６（ａ））。ソース／ドレイン拡散層３２を形成するためのドーパントには、Ａｓイオンを用いた場合よりもなだらかな接合が形成でき電界を緩和しうる燐イオンを用いる。例えば、燐イオンを、加速エネルギーを２０ｋｅＶ、注入量を２．５×１０13ｃｍ-2としてイオン注入を行い、ソース／ドレイン拡散層３２を形成する。
【００６２】
上記の条件で素子分離膜１６を形成した場合、素子分離膜１６の出来上がり膜厚は２２０ｎｍ程度である。したがって、ソース／ドレイン拡散層３２を形成するためのイオン注入条件は、表１の結果に基づき、例えば上記条件を選択することができる。
【００６３】
こうして、ワード線３０により構成されるゲート電極と、ソース／ドレイン拡散層３２とを有するメモリセルトランジスタが形成される。
【００６４】
次いで、全面に、例えばＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜を堆積してエッチバックし、ワード線３０の側壁にシリコン酸化膜よりなるサイドウォール絶縁膜３４を形成する（図６（ｂ））。
【００６５】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍのシリコン酸化膜３６と、膜厚４５ｎｍのシリコン窒化膜３８と、膜厚７５０ｎｍのＢＰＳＧ膜４０とを順次堆積する。なお、シリコン酸化膜３６及びシリコン窒化膜３８は、後にワード線３０に自己整合でコンタクトを形成する際のエッチングストッパとして用いる膜である。
【００６６】
次いで、８５０℃程度の熱処理を行い、ＢＰＳＧ膜４０をリフローする。こうして、シリコン酸化膜３６、シリコン窒化膜３８及びＢＰＳＧ膜４０よりなり表面が平坦化された層間絶縁膜４２を形成する（図６（ｃ））。なお、平坦性が不足している場合にはＣＭＰ法等により更に平坦化する。
【００６７】
次いで、通常のリソグラフィー技術により、層間絶縁膜４２にビット線コンタクトホール及び蓄積電極コンタクトホールを形成するためのレジストパターン（図示せず）を形成する。
【００６８】
次いで、レジストパターンをマスクとして層間絶縁膜４２を異方性エッチングし、ソース／ドレイン拡散層３２に達するビット線コンタクトホール及び蓄積電極コンタクトホールを形成する。まず、シリコン窒化膜３８に対してエッチング選択性の得られるエッチング条件によりＢＰＳＧ膜４０をエッチングし（図７（ａ））、次いで、シリコン酸化膜３６に対してエッチング選択性の得られる条件によりシリコン窒化膜３８をエッチングし、次いで、シリコン酸化膜３６をエッチングすることで、ワード線３０及びサイドウォール絶縁膜３４に自己整合でビット線コンタクトホール４４及び蓄積電極コンタクトホール４６を形成することができる（図７（ｂ））。
【００６９】
次いで、ビット線コンタクトホール４４及び蓄積電極コンタクトホール直下のシリコン基板１０におけるコンタクトを補償するため、層間絶縁膜４２をマスクとしてイオン注入を行う。例えば、燐イオンを、加速エネルギー３０ｋｅＶ、ドーズ量１×１０13ｃｍ-2としてイオン注入を行う。
【００７０】
次いで、ＣＶＤ法により膜厚３００ｎｍのＤＡＳ膜を堆積した後、ＣＭＰ法により層間絶縁膜４２の表面が露出するまでポリッシュバックし、ビット線コンタクトホール４４及び蓄積電極コンタクトホール４６内に選択的に埋め込まれた電極プラグ４８、５０を形成する（図７（ｃ））。
【００７１】
次いで、電極プラグ４８、５０が埋め込まれた層間絶縁膜４２上に、例えばＣＶＤ法により膜厚２μｍのＢＰＳＧ膜を堆積する。
【００７２】
次いで、８００℃程度の熱処理を行い、ＢＰＳＧ膜をリフローする。こうして、ＢＰＳＧ膜よりなり表面が平坦化された層間絶縁膜５２を形成する。
【００７３】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜５２に電極プラグ５０に達する開口５４を形成する（図８（ａ））。開口５４は、その内部に電極プラグ５０に接続された蓄積電極を形成するためのものである。
【００７４】
次いで、ＣＶＤ法により膜厚３０ｎｍのＤＡＳ膜を堆積した後、ＣＭＰ法により層間絶縁膜５２の表面が露出するまでポリッシュバックし、ＤＡＳ膜よりなり、開口５４の内壁及び底部に沿って形成された蓄積電極５６を形成する（図８（ｂ））。なお、ＤＡＳ膜の代わりに表面の凹凸が多い膜厚４０ｎｍの粗面ポリシリコン膜を用いることで、蓄積電極５６の表面積を増大してもよい。
【００７５】
次いで、ＣＶＤ法により膜厚５ｎｍのシリコン窒化膜を堆積した後、８００℃のウェット酸化を行い、シリコン窒化酸化膜よりなる誘電体膜５８を形成する（図９（ａ））。
【００７６】
次いで、ＣＶＤ法により膜厚８０ｎｍのＤＡＳ膜を堆積してパターニングし、ＤＡＳ膜よりなる対向電極６０を形成する（図９（ｂ））。
【００７７】
こうして、蓄積電極５６、誘電体膜５８、対向電極６０よりなり、電極プラグ５０を介してメモリセルトランジスタのソース／ドレイン拡散層３２に接続されたキャパシタを形成する。
【００７８】
次いで、キャパシタが埋め込まれた層間絶縁膜５２上に、例えばＣＶＤ法により膜厚２５０ｎｍのＢＰＳＧ膜を堆積する。
【００７９】
次いで、８００℃程度の熱処理を行い、ＢＰＳＧ膜をリフローする。こうして、ＢＰＳＧ膜よりなり表面が平坦化された層間絶縁膜６２を形成する。
【００８０】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜６２、５２に、電極プラグ４８に達するスルーホール６４を形成する（図１０）。
【００８１】
次いで、ＣＶＤ法により、膜厚４０ｎｍのチタン（Ｔｉ）膜、膜厚２０ｎｍの窒化チタン（ＴｉＮ）膜、膜厚１００ｎｍのタングステン（Ｗ）膜を順次堆積する。
【００８２】
次いで、Ｔｉ膜、ＴｉＮ膜、Ｗ膜よりなる積層膜をパターニングし、スルーホール６４を介して電極プラグ４８に接続されたビット線６６を形成する。
【００８３】
次いで、ビット線６６が形成された層間絶縁膜６２上に、必要に応じて層間絶縁膜６８を介して配線層（図示せず）を形成する。
【００８４】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを形成する。
【００８５】
このように、本実施形態によれば、ストレージノードの電界を緩和しうる不純物プロファイルとなるように、チャネルドープ層、ソース／ドレイン拡散層及びチャネルストップ不純物層のプロファイルを制御するので、ストレージノードにおけるリーク電流を減少することができ、これにより、メモリセルのデータ保持特性を向上することができる。
【００８６】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１２乃至図１６を用いて説明する。図５乃至図１１に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００８７】
図１２乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
本実施形態では、本発明をシャロートレンチ法により形成した素子分離膜を有する半導体装置に適用する一例を説明する。
【００８９】
まず、例えば図５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ形シリコン基板１０上に、パッド酸化膜１２と、パッド酸化膜１２上に形成され所定のパターンに加工されたシリコン窒化膜１４を形成する（図１２（ａ））。
【００９０】
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０をエッチングし、シリコン基板１０表面に、例えば深さ約３００ｎｍの素子分離溝７０を形成する（図１２（ｂ））。
【００９１】
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０を熱酸化し、素子分離溝７０の内壁に、例えば膜厚１０ｎｍのシリコン酸化膜７２を形成する。
【００９２】
次いで、全面に、例えば高密度プラズマを用いたＣＶＤ法により、膜厚７００〜８００ｎｍ程度のシリコン酸化膜７４を堆積する（図１２（ｃ））。
【００９３】
次いで、ＣＭＰ法により、シリコン窒化膜１４が露出するまでシリコン酸化膜７４をポリッシュバックし、素子分離溝７０に埋め込まれた素子分離膜７６を形成する。
【００９４】
次いで、ボイルした燐酸に基板を浸漬し、シリコン窒化膜及びパッド酸化膜を除去する。
【００９５】
次いで、素子分離膜７６により画定されたシリコン基板１０の表面に、熱酸化法により、膜厚１０ｎｍのシリコン酸化膜１８を形成する（図１２（ｄ））。シリコン酸化膜１８は、後に行うイオン注入時における基板汚染及びチャネリングの防止、シリコン基板１０表面の窒化層除去を兼ねる犠牲酸化膜である。
【００９６】
次いで、メモリセル領域を露出するレジストパターン（図示せず）をマスクとしてイオン注入を行い、メモリセル領域にＰウェル（図示せず）を形成する。Ｐウェルは、例えば、Ｂイオンを、加速エネルギーを１８０ｋｅＶ、注入量を３×１０12ｃｍ-2として、加速エネルギーを１２０ｋｅＶ、注入量を１×１０12ｃｍ-2として、加速エネルギーを１４ｋｅＶ、注入量を１．１×１０13ｃｍ-2として、３段階のイオン注入を行うことにより形成する。
【００９７】
加速エネルギーが１４ｋｅＶのイオン注入がチャネルドープ層２０を形成するためのイオン注入であり、加速エネルギーが１２０ｋｅＶのイオン注入がチャネルストップ不純物層２２を形成するためのイオン注入である（図１３（ａ））。
【００９８】
なお、本実施形態による半導体装置の製造方法では素子分離膜７６をシャロートレンチ法により形成しているので、フィールドしきい値電圧の減少を伴わずにデータ保持特性を改善することができる。すなわち、本実施形態では素子分離膜７６の膜厚を３００ｎｍとしており、チャネルストップ不純物層２２を形成するためのイオン注入を加速エネルギー１２０ｋｅＶの加速エネルギーで行えるので、素子分離特性を劣化せずにデータ保持特性を向上することができる。
【００９９】
次いで、例えば図６（ａ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ワード線３０を構成するゲート電極と、ソース／ドレイン拡散層３２とを有し、ゲート電極の側壁がサイドウォール絶縁膜３４により覆われたメモリセルトランジスタを形成する（図１３（ｂ））。
【０１００】
次いで、全面に、例えばＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜を堆積してエッチバックし、ワード線３０の側壁にシリコン酸化膜よりなるサイドウォール絶縁膜３４を形成する（図１３（ｂ））。
【０１０１】
次いで、例えば図６（ｃ）乃至図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタが形成されたシリコン基板１０上に、ソース／ドレイン拡散層３２に達するビット線コンタクトホール及び蓄積電極コンタクトホールが形成された層間絶縁膜４２を形成する（図１３（ｃ））。
【０１０２】
次いで、ビット線コンタクトホール４４及び蓄積電極コンタクトホール直下のシリコン基板１０におけるコンタクトを補償するため、層間絶縁膜４２をマスクとしてイオン注入を行う。例えば、燐イオンを、加速エネルギー３０ｋｅＶ、ドーズ量１×１０13ｃｍ-2としてイオン注入を行う。
【０１０３】
次いで、ＣＶＤ法により膜厚３００ｎｍのＤＡＳ膜を堆積した後、ＣＭＰ法により層間絶縁膜４２の表面が露出するまでポリッシュバックし、ビット線コンタクトホール４４及び蓄積電極コンタクトホール４６内に選択的に埋め込まれた電極プラグ４８、５０を形成する（図１３（ｄ））。
【０１０４】
次いで、電極プラグ４８、５０が埋め込まれた層間絶縁膜４２上に、例えばＣＶＤ法により膜厚２μｍのＢＰＳＧ膜を堆積する。
【０１０５】
次いで、８００℃程度の熱処理を行い、ＢＰＳＧ膜をリフローする。こうして、ＢＰＳＧ膜よりなり表面が平坦化された層間絶縁膜５２を形成する。
【０１０６】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜５２に、電極プラグ５０に達する開口５４と、電極プラグ４８に達する開口７８を形成する（図１４（ａ））。開口５４はその内部に電極プラグ５０に接続された蓄積電極を形成するためのものであり、開口７８はその内部に電極プラグに４８接続されたビット線コンタクト用の電極を形成するためのものである。
【０１０７】
次いで、ＣＶＤ法により膜厚３０ｎｍのＤＡＳ膜を堆積した後、ＣＭＰ法により層間絶縁膜５２の表面が露出するまでポリッシュバックし、開口５４の内壁及び底部に沿って形成された蓄積電極５６と、開口７８の内壁及び底部に沿って形成されたコンタクト用電極８０とを形成する（図１４（ｂ））。
【０１０８】
次いで、例えば図９（ａ）乃至図９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、誘電体膜５８及び対向電極６０を形成する。こうして、蓄積電極５６、誘電体膜５８、対向電極６０よりなり、電極プラグ５０を介してメモリセルトランジスタのソース／ドレイン拡散層３２に接続されたキャパシタを形成する（図１５（ａ））。
【０１０９】
次いで、キャパシタが埋め込まれた層間絶縁膜５２上に、例えばＣＶＤ法により膜厚２５０ｎｍのＢＰＳＧ膜を堆積する。
【０１１０】
次いで、８００℃程度の熱処理を行い、ＢＰＳＧ膜をリフローする。こうして、ＢＰＳＧ膜よりなり表面が平坦化された層間絶縁膜６２を形成する。
【０１１１】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜６２に、コンタクト用電極８０に達するスルーホール８２を形成する（図１５（ｂ））。
【０１１２】
次いで、例えば図１１に示す第１実施形態による半導体装置の製造方法と同様にして、スルーホールを介してコンタクト用電極８０に接続されたビット線６６、必要に応じて層間絶縁膜６８上に配線層（図示せず）を形成する。
【０１１３】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを形成する。
【０１１４】
このように、本実施形態によれば、分離幅と独立に素子分離膜厚を制御しうるシャロートレンチ法による素子分離膜を適用するので、チャネルストップ不純物層の形成を設定する自由度を拡大することができる。したがって、第１実施形態による半導体装置及びその製造方法の場合と比較して、データ保持特性に重きを置いて不純物プロファイルを制御することができる。
【０１１５】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１１６】
例えば、上記第１実施形態では典型的なＬＯＣＯＳ法を用いて素子分離膜を形成する場合を示したが、バーズビークの伸びを抑制すべく提案されている種々の改良ＬＯＣＯＳ法を用いて素子分離膜を形成してもよい。
【０１１７】
また、ＤＲＡＭにおいては、周辺回路用のＰウェルとメモリセル用のＰウェルとを異電位に設定する必要性から、メモリセル用のＰウェルをＮウェル中に形成してシリコン基板１０の他の領域から電気的に分離することがある。本発明においても、このようないわゆるトリプルウェル構造を適用することができる。
【０１１８】
トリプルウェル構造を有するＤＲＡＭに本発明を適用する一例を図１７を用いて説明する。
【０１１９】
まず、図５（ｃ）又は図１２（ｄ）の工程の後に、通常のリソグラフィー技術により、Ｎウェル形成予定領域を露出するレジストパターン８４を形成する。このとき、メモリセル形成予定領域領域がレジストパターン８４の開口領域により囲われるようにする（図１７（ａ））。
【０１２０】
次いで、レジストパターン８４をマスクとしてイオン注入を行い、シリコン基板１０中にＮウェル８６を形成する（図１７（ｂ））。例えば、Ｐイオンを、加速エネルギーを１ＭｅＶ、注入量を１．５×１０13ｃｍ-2として、加速エネルギーを２００ｋｅＶ、注入量を３×１０12ｃｍ-2として、加速エネルギーを１１０ｋｅＶ、注入量を３×１０12ｃｍ-2として、３段階のイオン注入を行う。
【０１２１】
次いで、レジストパターン８４を除去した後、通常のリソグラフィー技術により、メモリセル形成予定領域を露出するレジストパターンを８８形成する（図１７（ｃ））。
【０１２２】
次いで、レジストパターン８８をマスクとしてイオン注入を行い、メモリセル領域を形成するためのＰウェル９０と、Ｐウェル９０をシリコン基板１０の他の領域から分離するための埋め込みＮ形層９２とを形成する（図１７（ｄ））。
【０１２３】
Ｐウェル９０は、例えば、Ｂイオンを、加速エネルギーを１８０ｋｅＶ、注入量を３×１０12ｃｍ-2として、加速エネルギーを８０ｋｅＶ、注入量を１×１０12ｃｍ-2として、加速エネルギーを１４ｋｅＶ、注入量を１．１×１０13ｃｍ-2として、３段階のイオン注入を行うことにより形成する。埋め込みＮ形層９２は、例えば、Ｐイオンを、加速エネルギーを１ＭｅＶ、注入量を１．５×１０13ｃｍ-2としてイオン注入を行うことにより形成する。
【０１２４】
これにより、埋め込みＮ形層９２は周縁部においてＮウェル８６に接続され、Ｐウェル９０はシリコン基板１０の他の領域から分離される。
【０１２５】
こうすることで、本発明による効果を発揮しつつトリプルウェル構造を形成することができる。
【０１２６】
【発明の効果】
以上の通り、本発明によれば、ストレージノードの電界を緩和しうる不純物プロファイルとなるように、チャネルドープ層、ソース／ドレイン拡散層及びチャネルストップ不純物層のプロファイルを制御するので、ストレージノードにおけるリーク電流を減少することができる。これにより、メモリセルのデータ保持特性を向上することができる。
【図面の簡単な説明】
【図１】チャネルドープ層を形成するための注入イオンの加速エネルギーとデータ保持特性との関係を示すグラフである。
【図２】チャネルドープ層を形成するための注入イオンの加速エネルギーとフィールドしきい値電圧との関係を示すグラフである。
【図３】チャネルストップ不純物層を形成するための注入イオンの加速エネルギーとデータ保持特性との関係を示すグラフである。
【図４】チャネルストップ不純物層を形成するための注入イオンの加速エネルギーとフィールドしきい値電圧との関係を示すグラフである。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１７】実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…パッド酸化膜
１４…シリコン窒化膜
１６…素子分離膜
１８…シリコン酸化膜
２０…チャネルドープ層
２２…チャネルストップ不純物層
２４…ゲート絶縁膜
２６…ＤＡＳ膜
２８…ＷＳｉ膜
３０…ワード線
３２…ソース／ドレイン拡散層
３４…サイドウォール絶縁膜
３６…シリコン酸化膜
３８…シリコン窒化膜
４０…ＢＰＳＧ膜
４２…層間絶縁膜
４４…ビット線コンタクトホール
４６…蓄積電極コンタクトホール
４８…電極プラグ
５０…電極プラグ
５２…層間絶縁膜
５４…開口
５６…蓄積電極
５８…誘電体膜
６０…対向電極
６２…層間絶縁膜
６４…スルーホール
６６…ビット線
６８…層間絶縁膜
７０…素子分離溝
７２…シリコン酸化膜
７４…シリコン酸化膜
７６…素子分離膜
７８…開口
８０…コンタクト用電極
８２…スルーホール
８４…レジストパターン
８６…Ｎウェル
８８…レジストパターン
９０…Ｐウェル
９２…埋め込みＮ形層
【図１】
0003792431.tif 000004
【図２】
0003792431.tif 000005
【図３】
0003792431.tif 000006
【図４】
0003792431.tif 000007
【図５】
0003792431.tif 000008
【図６】
0003792431.tif 000009
【図７】
0003792431.tif 000010
【図８】
0003792431.tif 000011
【図９】
0003792431.tif 000012
【図１０】
0003792431.tif 000013
【図１１】
0003792431.tif 000014
【図１２】
0003792431.tif 000015
【図１３】
0003792431.tif 000016
【図１４】
0003792431.tif 000017
【図１５】
0003792431.tif 000018
【図１６】
0003792431.tif 000019
【図１７】
0003792431.tif 000020