(57)【特許請求の範囲】
【請求項１】
制御回路の異常動作を監視する制御装置において、
目標値信号を読み込み前記目標値信号と同値の設定値信号を出力する制御回路と、
前記制御回路に前記目標値信号を出力し、前記目標値信号と前記設定値信号との値が一致した場合には計測時間をリセットすると共に前記目標値信号の値を変更し、前記計測時間が一定時間に達した場合には前記制御回路にリセット信号を出力する監視回路と
を備えたことを特徴する制御装置。
【請求項２】
前記監視回路が
前記目標値信号と前記設定値信号との値の一致を検出する一致検出回路と、
前記制御回路に前記目標値信号を出力すると共に前記一致検出回路の出力信号に基づき前記目標値信号の値を変更する目標値設定回路と、
時間を計測して計測時間が一定時間に達した場合に前記リセット信号を出力すると共に前記一致検出回路の出力信号により前記計測時間をリセットするタイマ回路とから構成されたことを特徴する
特許請求の範囲請求項１記載の制御装置。
【請求項３】
前記制御回路が前記監視回路からの前記目標値信号の定期的な変化を監視して前記監視回路の異常を判断することを特徴とする
特許請求の範囲請求項１及び請求項２記載の制御装置。
【請求項４】
前記設定値信号及び前記目標値信号が１ビットの信号であることを特徴とする特許請求の範囲請求項１乃至請求項３記載の制御装置。
【請求項５】
前記設定値信号及び前記目標値信号を前記制御回路の入出力ポートを介して授受することを特徴とする
特許請求の範囲請求項４記載の制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御回路の異常動作を監視する制御装置に関し、特に回路構成が単純で監視回路自身の動作異常の確認も可能な制御装置に関する。
【０００２】
【従来の技術】
従来、フィールド等に設置された制御装置では、その性質上、制御装置の故障発生時における外部装置への悪影響等を最小限に抑える必要があった。
【０００３】
具体的には、制御装置に接続されたフィールド機器に異常な制御信号を出力したり、システム側のデータバスを閉塞させてしまったり、その他、システム全体に対してダメージを与える動作等を防ぐ必要があった。
【０００４】
このため、従来の制御装置ではウォッチドッグタイマ（Watch Dog Timer：以下、ＷＤＴと呼ぶ。）等の監視回路を設け、制御装置の異常動作、具体的にはマイクロプロセッサ等の制御回路の異常動作を検出する。
【０００５】
もし、前記制御回路の異常動作が検出されればＷＤＴが当該制御回路をリセットすると共にシステム側の接続を遮断していた。
【０００６】
図５はこのような従来の制御装置を示す構成ブロック図である。図５において１は制御装置を制御するマイクロプロセッサ等の制御回路、２はアドレスデコーダ回路、３は論理積回路、４は従来のＷＤＴ等の監視回路、５はスイッチ回路、１００はシステム側のデータバス、１０１はアドレス信号、１０２はライトイネーブル信号、１０３はチップセレクト信号、１０４はリセット信号である。
【０００７】
データバス１００はスイッチ回路５を介して制御回路１に接続され、制御回路１からのアドレス信号１０１はアドレスデコーダ回路２に接続される。アドレスデコーダ回路２の出力であるチップセレクト信号１０３は論理積回路３の一方の入力端子に接続される。
【０００８】
また、制御回路１からのライトイネーブル信号１０２は論理積回路３の他方の入力端子に接続され、論理積回路３の出力は監視回路４のタイマリセット端子に接続される。
【０００９】
さらに、監視回路４の出力であるリセット信号１０４は制御回路１のリセット端子及びスイッチ回路５の制御端子にそれぞれ接続される。
【００１０】
ここで、図５に示す従来例の動作を説明する。制御回路１はそのプログラム中にアドレスが割り振られた監視回路４への定期的な書込み動作を行うルーチンが設けられる。
【００１１】
一方、監視回路４では内部に設けられたタイマ回路で時間を計測して一定時間に達するとリセット信号１０４を出力し、監視回路４のタイマリセット端子が”アクティブ”になると前記タイマ回路で計測している時間をリセットする。
【００１２】
もし、制御回路１が正常動作していれば定期的に監視回路４への書込み処理が行われる。
【００１３】
具体的には、制御回路１から監視回路４に割り振られたアドレス信号１０１及びデータ信号（図示せず。）が同期して出力され、ライトイネーブル信号１０２が”ハイレベル”になる。
【００１４】
アドレス信号１０１はアドレスデコーダ回路２においてデコードされチップセレクト信号１０３が”ハイレベル”になるので論理積回路３の出力が”ハイレベル”になる。
【００１５】
このため、監視回路４のタイマ回路がリセットされリセット信号１０４が出力されないので、制御回路１は動作を継続する。
【００１６】
もし、制御回路１が異常動作であれば監視回路４への定期的な書込み処理が行われないことになる。
【００１７】
このため、監視回路４のタイマ回路のリセットが行われずに一定時間に達してしまい、リセット信号１０４が出力される。
【００１８】
リセット信号１０４が出力されると制御回路１はリセットされてその異常動作が強制終了され、スイッチ回路５は”ｏｆｆ”になりデータバス１００との接続が遮断される。
【００１９】
この結果、制御機器の故障発生時でも外部機器への悪影響等を抑えることが可能になる。
【００２０】
【発明が解決しようとする課題】
しかし、図５に示す従来例では監視回路４のタイマリセット動作は特定アドレスへの書込み動作により行われていた。このため、この書込み動作中に制御回路１のクロックが停止する状態に陥ると論理積回路３の出力が”ハイレベル”に固定されてしまい、監視回路４のタイマ回路がリセットされたままになり監視回路４が機能しなくなる。
【００２１】
また、全アドレスに書込み動作するような異常動作に陥った場合にも監視回路４のタイマ回路がリセットされてしまうので監視回路４は機能しなくなる。
【００２２】
また、最近の制御回路１では記憶回路やＩ／Ｏ回路等の周辺回路を内部に取り込んだＭＰＵ（MicroProcessor Unit）が多く、アドレスデコーダ回路３が不要な場合があり、この場合には監視回路４のためにアドレスデコーダ回路３等を設ける必要があり回路部品点数が多くなってコストアップにつながる。
【００２３】
さらに、制御回路１からは監視回路４が正常に動作しているのかを確認する方法がないと言った問題点があった。
従って本発明が解決しようとする課題は、回路構成が単純で監視回路自身の動作異常の確認が可能な制御装置を実現することにある。
【００２４】
【課題を解決するための手段】
このような課題を達成するために、本発明の第１では、
制御回路の異常動作を監視する制御装置において、
目標値信号を読み込み前記目標値信号と同値の設定値信号を出力する制御回路と、
前記制御回路に前記目標値信号を出力し、前記目標値信号と前記設定値信号との値が一致した場合には計測時間をリセットすると共に前記目標値信号の値を変更し、前記計測時間が一定時間に達した場合には前記制御回路にリセット信号を出力する監視回路と
を備えたことを特徴するものである。
【００２５】
このような課題を達成するために、本発明の第２では、
本発明の第１において、
前記監視回路が
前記目標値信号と前記設定値信号との値の一致を検出する一致検出回路と、
前記制御回路に前記目標値信号を出力すると共に前記一致検出回路の出力信号に基づき前記目標値信号の値を変更する目標値設定回路と、
時間を計測して計測時間が一定時間に達した場合に前記リセット信号を出力すると共に前記一致検出回路の出力信号により前記計測時間をリセットするタイマ回路とから構成されたことを特徴するものである。
【００２６】
このような課題を達成するために、本発明の第３では、
本発明の第１及び第２において、
前記制御回路が前記監視回路からの前記目標値信号の定期的な変化を監視して前記監視回路の異常を判断することを特徴とするものである。
【００２７】
このような課題を達成するために、本発明の第４では、
本発明の第１〜第３において、
前記設定値信号及び前記目標値信号が１ビットの信号であることを特徴とするものである。
【００２８】
このような課題を達成するために、本発明の第５では、
本発明の第４において、
前記設定値信号及び前記目標値信号を前記制御回路の入出力ポートを介して授受することを特徴とするものである。
【００２９】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る制御装置の一実施例を示す構成ブロック図である。
【００３０】
図１において５及び１００は図５と同一符号を付してあり、１ａは制御回路、４ａは監視回路、１０４ａはリセット信号、１０５は設定値信号、１０６は目標値信号である。
【００３１】
データバス１００はスイッチ回路５を介して制御回路１ａに接続され、制御回路１からの設定値信号１０５は監視回路４ａの入力端子に接続され、監視回路４ａからの目標値信号１０６は制御回路１ａの入力端子に接続される。
【００３２】
また、監視回路４ａの出力であるリセット信号１０４ａは制御回路１ａのリセット端子及びスイッチ回路５の制御端子にそれぞれ接続される。
【００３３】
ここで、図１に示す実施例の動作を説明する。制御回路１ａはそのプログラム中に定期的に目標値信号１０６を読み込み、目標値信号１０６と同値の設定値信号１０５を出力するルーチンを設ける。
【００３４】
一方、監視回路４ａでは内部に設けられたタイマ回路で時間を計測して一定時間に達するとリセット信号１０４ａを出力し、設定値信号１０５と目標値信号１０６との値が一致した場合には監視回路４ａ内のタイマ回路をリセットすると共に目標値信号１０６の値を変更する。
【００３５】
もし、制御回路１ａが正常動作していれば定期的に目標値信号１０６を読み込み、目標値信号１０６と同値の信号を設定値信号１０５として監視回路４ａに出力する。
【００３６】
監視回路４ａは制御回路１ａから入力された設定値信号１０５と目標値信号１０６とを比較してその値が一致した場合には監視回路４ａ内のタイマ回路をリセットすると共に目標値信号１０６の値を変更する。
【００３７】
このため、監視回路４ａ内のタイマ回路の計測時間が一定時間には達しないのでリセット信号１０４ａが出力されない。
【００３８】
もし、制御回路１ａが異常動作であれば定期的に目標値信号１０６を読み込み、目標値信号１０６と同値の信号を設定値信号１０５として出力する動作が行われないことになる。
【００３９】
このため、設定値信号１０５と目標値信号１０６とが一致せずに監視回路４ａ内のタイマ回路が動作し続けて一定時間に達してしまい、リセット信号１０４ａが出力される。
【００４０】
リセット信号１０４ａが出力されると制御回路１ａはリセットされてその異常動作が強制終了され、スイッチ回路５は”ｏｆｆ”になりデータバス１００との接続が遮断される。
【００４１】
また、制御回路１ａ側では監視回路４ａが正常に動作していれば、制御回路１ａが設定値信号１０５の値を変更してから一定時間の後に目標値信号１０６が変化するが、監視回路４ａが異常動作であれば目標値信号１０６の変化が起こらない。
【００４２】
即ち、制御回路１ａ側では監視回路４ａの目標値信号１０６の定期的な変化が無い場合は監視回路４ａの異常と判断することが可能になる。
【００４３】
ここで、さらに、図１に示す実施例を図２，図３及び図４を用いて詳細に説明する。図２は図１に示す監視回路４ａの具体例を示す構成ブロック図、図３及び図４は監視回路４ａの正常時及び異常時の動作を説明するタイミング図である。
【００４４】
図２において１０４ａ，１０５及び１０６は図１と同一符号を付してあり、６は一致検出回路、７は目標値設定回路、８はタイマ回路である。
【００４５】
設定値信号１０５は一致検出回路６の一方の入力端子に接続され、一致検出回路６の出力は目標値設定回路７の制御入力端子及びタイマ回路８のタイマリセット端子にそれぞれ接続される。
【００４６】
目標値設定回路７の出力は目標値信号１０６として出力されると共に一致検出回路６の他方の入力端子に接続される。また、タイマ回路８からはリセット信号１０４ａが出力される。
【００４７】
また、図３及び図４において（ａ）は目標値信号１０６、（ｂ）は設定値信号１０５、（ｃ）は一致検出回路６の出力信号、（ｄ）タイマ回路８の計測時間、（ｅ）はリセット信号１０４ａである。
【００４８】
例えば、設定値信号１０５及び目標値信号１０６を”１ビット”の信号とし、制御回路１ａが正常動作をする場合を考える。
【００４９】
図３中”イ”に示すタイミングで目標値設定回路７が（ａ）目標値信号１０６を”１”から”０”に変更する。制御回路１ａは正常に動作しているのでこの変更を読み取り、（ｂ）設定値信号１０５を図３中”ロ”に示すタイミングで”１”から”０”に変更する。
【００５０】
この時、一致検出回路６の両入力端子には”１”が入力されるので（ｃ）一致検出回路６の出力は”ハイレベル”になる。このため、（ｄ）タイマ回路８の計測時間は（ｃ）一致検出回路６の出力信号の立ち上がりのエッジでリセットされ図３中”ハ”に示すように”０”になる。
【００５１】
また、（ｄ）タイマ回路８での計測時間が一定時間に達しないので（ｅ）リセット信号１０４ａは出力されない。
【００５２】
さらに、目標値設定回路７は図３中”ニ”に示す時間経過後に、図３中”ホ”に示すタイミングで（ａ）目標値信号１０６を”０”から”１”に変更する。
【００５３】
前述と同様に図３中”ヘ”に示すタイミングで制御回路１ａが（ｂ）設定値信号１０５を”０”から”１”に変更し、（ｃ）一致検出回路６の出力信号の立ち上がりで（ｄ）タイマ回路８の計測時間をリセットして行く。
【００５４】
即ち、制御回路１ａが正常動作していれば、（ｂ）設定値信号１０５が（ａ）目標値信号１０６の変化に追従して変化し、（ｄ）タイマ回路８の計測時間をリセットし続けて前記計測時間は一定時間に達しないので（ｅ）リセット信号１０４ａは出力されない。
【００５５】
一方、制御回路１ａが異常動作をした場合を考える。図４中”イ”の時点で制御回路１ａに故障が発生した場合には、図４中”ロ”のタイミングで目標値設定回路７が（ａ）目標値信号１０６を”０”から”１”に変更しても、（ｂ）設定値信号１０５はその変化に追従出来ないので”０”のままである。
【００５６】
このため、（ｃ）一致検出回路６の出力は”ローレベル”のままになり、（ｄ）タイマ回路８の計測時間をリセットすることができない。
【００５７】
従って、図４中”ハ”に示すように（ｄ）タイマ回路８の計測時間が上昇して図４中”ニ”に示す一定時間に達してしまい、図４中”ホ”に示すタイミングでリセット信号１０４ａが出力される。
【００５８】
リセット信号１０４ａが出力されると制御回路１ａはリセットされてその異常動作が強制終了され、スイッチ回路５は”ｏｆｆ”になりデータバス１００との接続が遮断される。
【００５９】
また、前述と同様に目標値信号１０６の定期的な変化が無い場合は監視回路４ａが異常であると制御回路１ａ側で判断することが可能になる。
【００６０】
この結果、監視回路４ａのタイマ回路８で時間を計測して一定時間に達するとリセット信号１０４ａを出力し、設定値信号１０５と目標値信号１０６との値が一致した場合にはタイマ回路８をリセットすると共に目標値信号１０６の値を変更することにより、アドレスデコーダ回路等の回路構成を用いることなく制御回路１ａの異常動作を検出してリセットすることが可能になる。
【００６１】
また、制御回路１ａ側で目標値信号１０６の定期的な変化を監視することにより、監視回路４ａ自身の動作異常を確認することが可能になる。
【００６２】
さらに、監視回路４ａのタイマリセット動作は特定アドレスへの書込み動作ではないので従来例のような問題は生じない。
【００６３】
特に、制御回路１ａは設定値信号１０５の値を目標値信号１０６の値に追従させなければならないので制御回路１ａが一定状態に固定されるようにな状況に陥ってもリセット信号１０４ａが出力されることになる。
【００６４】
なお、設定値信号１０５及び目標値信号１０６を”１ビット”信号とした場合は制御回路１ａの出力ポート及び入力ポートを用いることにより、監視回路４ａとのデータの授受を容易に行うことができる。
【００６５】
特に、使用可能な入出力ポートの少ない制御回路１ａで監視回路４ａを用いる場合には有効的である。
【００６６】
また、勿論、設定値信号１０５及び目標値信号１０６は”１ビット”信号ではなく”数ビット”の信号であっても構わない。
【００６７】
図３及び図４の説明では目標値設定回路７は一定時間経過後に目標値信号１０６の値を変更しているが、その変更のタイミングは任意で良く、例えば、一致検出回路６の出力信号の立ち上がりのエッジで目標値信号１０６の値を変更さても構わない。
【００６８】
また、図４の説明に際してはリセット信号１０４ａの出力を負論理出力として例示しているが、正論理出力であっても良い。
【００６９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
監視回路のタイマ回路で時間を計測して一定時間に達するとリセット信号を出力し、設定値信号と目標値信号との値が一致した場合にはタイマ回路をリセットすると共に目標値信号の値を変更することにより、また、制御回路側で目標値信号の定期的な変化を監視することにより、回路構成が単純で監視回路自身の動作異常の確認が可能な制御装置が実現できる。
【図面の簡単な説明】
【図１】本発明に係る制御装置の一実施例を示す構成ブロック図である。
【図２】監視回路４ａの具体例を示す構成ブロック図である。
【図３】監視回路４ａの正常時の動作を説明するタイミング図である。
【図４】監視回路４ａの異常時の動作を説明するタイミング図である。
【図５】従来の制御装置の従来例を示す構成ブロック図である。
【符号の説明】
１，１ａ  制御回路
２  アドレスデコーダ回路
３  論理積回路
４，４ａ  監視回路
５  スイッチ回路
６  一致検出回路
７  目標値設定回路
８  タイマ回路
１００  データバス
１０１  アドレス信号
１０２  ライトイネーブル信号
１０３  チップセレクト信号
１０４，１０４ａ  リセット信号
１０５  設定値信号
１０６  目標値信号
【図１】
0003757407.tif 000002
【図２】
0003757407.tif 000003
【図３】
0003757407.tif 000004
【図４】
0003757407.tif 000005
【図５】
0003757407.tif 000006