(57)【特許請求の範囲】
【請求項１】
シリコンウェハーに形成された誘電体層（１２）上に形成され、Ｎ型高ドープ埋設層（１４Ａ）を埋設し正味Ｎ型にドープされたコレクタと、このコレクタに隣接し正味Ｐ型にドープされたベースと、このベースに隣接し正味Ｎ型にドープされたエミッタ（７４）とを有するアナログＮＰＮバイポーラトランジスタであって、
前記ＮＰＮトランジスタの前記コレクタは主にシリコンからなる単結晶半導体材料からでき、
前記ベースの内因性部（６２）と前記Ｎ型高ドープ埋設層（１４Ａ）との間の前記コレクタの幅は０．７μｍ〜１．５μｍの範囲にあり、
前記ベースの前記内因性部（６２）と前記Ｎ型高ドープ埋設層（１４Ａ）との間の前記コレクタの正味ドーパント濃度は３×１０15〜９×１０15ｃｍ-3の範囲にあり、
シリコンより小さい原子半径を有する第１のドーパントは前記ＮＰＮトランジスタの前記コレクタに埋設された前記Ｎ型高ドープ埋設層の正味ドーパント濃度を主に設定し、かつ、
前記ＮＰＮトランジスタの前記ベースは外因性部（５２）と前記内因性部（６２）を有し、かつ前記エミッタ（７４）と前記ベースの前記外因性部（５２）との間の半導体表面上に配置された薄い酸化物層（６０）上に形成した窒化物層からなるスペーサ（６６）を備え、
前記ベースの前記外因性部（５２）に横方向に隣接して酸化物領域（３０）が形成された前記アナログＮＰＮバイポーラトランジスタ、及び
前記シリコンウェハーに形成された前記誘電体層（１２）上に形成され、Ｐ型高ドープ埋設層（１６Ｂ）を埋設し正味Ｐ型にドープされたコレクタ（２４）と、このコレクタに隣接し正味Ｎ型にドープされたベースと、このベースに隣接し正味Ｐ型にドープされたエミッタ（８０）とを有するアナログＰＮＰバイポーラトランジスタであって、
前記ＰＮＰトランジスタの前記コレクタ（２４）は主にシリコンからなる単結晶半導体材料からでき、
前記ベースの内因性部（６４）と前記Ｐ型高ドープ埋設層（１６Ｂ）との間の前記コレクタ（２４）の幅は０．７μｍ〜１．５μｍの範囲にあり、
前記ベースの前記内因性部（６４）と前記Ｐ型高ドープ埋設層（１６Ｂ）との間の前記コレクタ（２４）の正味ドーパント濃度は６×１０15〜２×１０16ｃｍ-3の範囲にあり、
シリコンより小さい原子半径を有する第２のドーパントは前記ＰＮＰトランジスタの前記コレクタ（２４）に埋設された前記Ｐ型高ドープ埋設層（１６Ｂ）の正味ドーパント濃度を主に設定し、かつ、
前記ＰＮＰトランジスタの前記ベースは外因性部（５６）と前記内因性部（６４）を有し、かつ前記エミッタ（８０）と前記ベースの前記外因性部（５６）との間の前記半導体表面上に配置された薄い酸化物層（６０）上に形成した窒化物層からなるスペーサ（６６）を備え、
前記ベースの前記外因性部（５６）に横方向に隣接して酸化物領域（３０）が形成された前記アナログＰＮＰバイポーラトランジスタを含む前記半導体表面に沿ったアナログ集積回路において、
前記ＮＰＮトランジスタが、少なくとも７．０ＧＨｚの周波数応答、少なくとも１００の電流利得、少なくとも６０ボルトのアーリー電圧、および少なくとも１２ボルトのコレクタ−エミッタ間降伏電圧を有し、
前記ＰＮＰトランジスタが、少なくとも３．０ＧＨｚの周波数応答、少なくとも１００の電流利得、少なくとも４０ボルトのアーリー電圧、および少なくとも１２ボルトのコレクタ−エミッタ間降伏電圧を有することを特徴とするアナログ集積回路。
【請求項２】
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの各々は誘電的に絶縁されており、前記各トランジスタのベースの内因性部（６２、６４）の幅は０．１５〜０．３５μｍの範囲にあることを特徴とする請求項１に記載のアナログ集積回路。
【請求項３】
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの各々に対して、（ベースのピーク正味ドーパント濃度）／（高ドープ埋設層でないコレクタの一部のピーク正味ドーパント濃度）比は少なくとも５０であることを特徴とする請求項１または２に記載のアナログ集積回路。
【請求項４】
前記ＮＰＮトランジスタのベースは多結晶シリコンコンタクトを有することを特徴とする請求項１〜３のいずれかに記載のアナログ集積回路。
【請求項５】
前記ＮＰＮトランジスタのエミッタは多結晶シリコンコンタクトを有することを特徴とする請求項１〜４のいずれかに記載のアナログ集積回路。
【請求項６】
前記ＮＰＮトランジスタに対して、Ｎ型高ドープ埋設層（１４Ａ）は主にドーパントとして燐を含み、ベースはドーパントとしてボロンを含むことを特徴とする請求項１〜５のいずれかに記載のアナログ集積回路。
【請求項７】
前記ＰＮＰトランジスタのベースは多結晶シリコンコンタクトを有することを特徴とする請求項１〜３のいずれかに記載のアナログ集積回路。
【請求項８】
前記ＰＮＰトランジスタのエミッタは多結晶シリコンコンタクトを有することを特徴とする請求項１〜３、７のいずれかに記載のアナログ集積回路。
【請求項９】
前記ＰＮＰトランジスタに対して、Ｐ型高ドープ埋設層（１６Ｂ）は主にドーパントとしてボロンを含み、ベースはドーパントとして燐を含むことを特徴とする請求項１〜３、７、８のいずれかに記載のアナログ集積回路。
【請求項１０】
各トランジスタに対して、主にシリコンからなる単結晶半導体材料のコレクタを形成する工程、及び
シリコンより小さい原子半径を有するドーパントを前記コレクタに導入し、前記コレクタに埋設された高ドープ埋設層の正味ドーパント濃度を主に設定することにより前記コレクタに埋設された高ドープ埋設層を形成する工程を含む、請求項１〜９のいずれかに記載のアナログ集積回路の製造方法において、
前記トランジスタに対して導体を半導体表面上に形成し、
エミッタ開口を前記導体に形成し、
薄い酸化物層（６０）を前記エミッタ開口に形成し、
前記エミッタ開口の周囲に沿った前記酸化物層上に窒化物のスペーサを形成する前に内因性ベースを前記半導体表面に前記酸化物層を介して注入により形成し、
その後前記スペーサの下でない前記酸化物層の部分を除去して前記半導体表面を露出することを特徴とするアナログ集積回路の製造方法。
【発明の詳細な説明】
【利用される産業分野】
本發明は集積回路製品に關するもので，特に高いアーリー(Early)電壓，高周波性能および高降伏電壓特性を具備した相補型バイポーラトランジスターに關する．
【從來の技術】
アナログ製品の發展は一層高い速度の半導體装置および一層高いレベルの機能を集積する爲の産業傾向と竝行している．
歴史的に裝置構造は深い裝置接合により特定されるのであり，側面からの幾何學的配列を最少化することにあるのではない．そこで，付與さられた工程で製造することのできる裝置類形の制限された變形はアナログとディジタル機能等の集積を順次に制限させた．
米國特許第4,665,425號でピオトロウスキ(Piotrowski)は誘電的に分離した島に垂直な相補型バイポーラトランジスターを製造することを指稱している．垂直にNPNおよびPNPトランジスターを形成させることにより1GHz以上の周波數を得られる．
一層高い周波數性能を得るためには接合深度と側方向の裝置のサイズを減少させることが必要である．接合の深度は自己整列されたポリシリコンエミッタにて縮小させることができ，エミッタと外部ベース間の領域は介在する誘電體スペーサ(Specer)に縮小させることができる．ポリシリコンエミッタの又他の長点は電流利得とアーリー電壓間に適合したトレードオフ(Trade-offs)を許容することである．
米國特許第4,908,691號でシルベストリ(Silvestri)等は典型的な高周波BiCMOS工程を開示しておる．垂直相補形バイポーラトランジスターは側方向誘電分離と接合下部分離を具備した集積回路に形成されている．
また，マエダ(Maeda)の米國特許第5,093,707號，ビソム(Beasom)の米國特許第3,865,649號，デルガド(Delgado)の米國特許第4,897,362號ではバイポーラトランジスターで有用な他の接近方法を示しておる．
本發明の目的はもっと高い周波數の相補形バイポーラトランジスターを製造する方法を提供することである．
本發明の他の目的は電流利得とアーリー電壓特性を■加させるものに特徴される高周波アナログ應用のための相補形バイポーラトランジスターを提供することである．
本發明の又他の目的は，これら高性能の相補形バイポーラトランジスター等を結合する集積回路を製造するための方法を提供することである．
本發明の良好な實施例によると，少なくとも40ボルトのアーリー電壓；少なくとも12ボルトのコレクタベース間降伏電壓；及び少なくとも3GHzの周波數應答を具備する電氣的に分離された島等に形成された相補形バイポーラトランジスター等からなる集積回路が提供される．望ましくは，上記トランジスター等は少なくとも100ボルトの電流利得と少なくとも12ボルトのコレクタエミッタ間の降伏電壓を示す．ベース領域はコレクタ内の純粹不純物濃度より少なくとも50倍が大きい純粹頂上値不純物濃度でなければならないし，コレクタ幅は0.7乃至1.5ミクロン(Micron)の範圍でなければならない．ベース領域内の純粹頂上値の不純物濃度は4×1017cm-3乃至2×1018cm-3の範圍でなければならない．製造工程も又，少なくとも4GHzの周波數應答を有する電解效果トランジスターの供給を可能にする．
集積回路は少なくとも45MHzの帶域幅と，少なくともマイクロ秒(μs)當2,000ボルトのスルー−レート(slew rate)を有する歸還■幅器を提供するために上記したトランジスター等に形成されることができる．■幅器は最大25mAの供給電流で作動され，電壓歸還方式又は電流歸還方式に接續できる．
電壓歸還形態であるこれらの■幅器に造られたサンプルおよびホルト(Sample and hold)回路は50nsと酷似した程度に典型的な獲得時期を表示し，12ビット(Bit)レゾルション(Resolution)に對して500nsである從來技術と比較される．電流歸還形態において，典型的な15ns獲得時間は12ビットのレゾルションで200MHzの帶域幅に得られるマイクロ秒當150ボルトおよびマイクロ秒當500ボルトの典型的なスルー−レートは各各電壓および電流歸還形態で得ることができる．本發明のトランジスター等に構成されたディジタルアナログ變換器は少なくとも11ビットレゾルションに對して1/2LSBに30nsより小い典型的な定着時間を表示する．これ等トランジスター等に構成されたスイッチ等は1nsより小さい上昇および下降時間を表示するのである．プログラムできる電流源に使用される場合，上記スイッチ等は1%より小さい非線形プログラム電流を生産するであろう．
工程は高濃度不純物でドープされた埋沒コレクター領域にベースから類似した距離および類似したベース深さを有する各各のバイポーラトランジスターの相補雙を形成する．このような類似した輪廓等はベースと埋沒コレクタ領域で類似した擴散係數を有する相補型不純物から得られる．シリコン工程において，望ましい不純物等は燐と砒素である．これ等の種類は各各シリコンよりもっと小さい原子半徑を有するからより大きい原子半徑を有する不純物原子が活性格子構造内部に欠陷を減少させるために追加されることもある．このような不純物には砒素アンチモン(Antimony)，ゲルマニウム(Germanium)であり，欠陷縮小不純物の濃度は埋沒コレクタ領域の純粹不純物濃度に有害な影響がないように充分低くする．
バイポーラトランジスターを造るためには二重レベルポリシリコン工程が望ましいのである．ポリシリコンの一番目導電體レベルはバイポーラトランジスターの外部ベース領域を形成するために下部にある結晶(Crystal)により遲く外方擴散される不純物で選擇的にドープされる．同様なポリシリコンレベルは，又コレクター導電體等およびコレクタコンタクト(Contact)領域等を形成する．
一番目導電體レベルは絶縁層で被覆され，ドライブイン(Drive-in)する前に内部ベース領域を露出させるためにパターン形成させる．外部ベース形成後，絶縁層は少なくとも露出されたベース領域上に形成され，その次に内部ベース不純物が注入される．
側方向スペーサ等は開口サイズを減少させるために，内部ベース領域に隣接する上部絶縁層と導電體の最初レベルの側壁に形成され，後續に形成されるエミッタ領域を限定する．内部ベース領域上の絶縁層は内部ベース領域からスペーサ等を分離する．内部ベースを形成した後，スペーサー等を形成することにより外部ベースとエミッタ間の空間は内部ベースと外部ベースの部分重複を適當に維持する限り■加されることができる．■加されたエミッタと外部ベース間の空間は電流利得とエミッタとベース間の降伏電壓を■加させ，エミッタ接合漏洩電流を減少させる．望ましくは絶縁層は酸化膜であり，スペーサ等は窒化膜である．これ等はスペーサのアンダカッティング(Undercutting)を排除し，外部ベースとエミッタ間空間の向上された調節性を提供する．
ポリシリコンの二番目のレベルはウェーハ上のその次に形成される．一番目NおよびP島の内部ベース領域を接觸する上記二番目のポリシリコン層の一部はエミッタコンタクト等を形成するために各各N型及びP型不純物を利用して選擇的にドープされる．不純物はエミッタ領域等を形成するためにエミッタコンタクト等から外方擴散される．
その結果のスペーサ圖案と不純物輪廓は高周波應答，高いアーリー電壓，高降伏電壓および高電流利得を備えたバイポーラトランジスター構造を提供する．上記トランジスター等は密度を最大にするのため，一番目幾何學的配列からなる分離された島等に形成される．コレクタ領域の不純物濃度は低く維持され，エミッタベースおよびコレクタの側方向寸法等は最少化される．
付加の裝置等は追加工程段階等を要することなしに形成される．例えばキャパシタは結晶層の領域である下部プレート(Plate)と一番目ポリシリコン導電體である上部プレートで形成される．抵抗體等は薄膜で形成され，又は基板自體に形成されることもある．JFETと埋沒ツェナーダイオード(Zenner diode)等も又他の追加の工程段階なしに形成されることもある．
本發明の他の目的，長点および新規な特徴等は添附された圖面と關連して詳細に説明したことにより明白にされることであろう．
【図面の簡単な説明】
第1圖乃至第9圖は本發明の原理に從う諸の製造段階間にウェーハ横斷面圖である．
第10圖は本發明の原理を結合した擴散抵抗體の横斷面圖．
第11圖は本發明の原理を結合した擴散抵抗體の他の實施例の横斷面圖．
第12圖は本發明の原理を結合したJFETの横斷面圖．
第13圖及び第14圖は高濃度にドープされた埋沒コレクタ領域の製造間のウェーハの横斷面圖．
第15圖は本發明の電壓歸還■幅回路の配線略圖．
第16圖は本發明を結合した電流歸還■幅器のブロック圖．
第17圖は本發明に從ったトランジスター等を結合したサンプル及びホルド回路のブロック圖．
第18A圖は從來のディジタル-アナログ變換器のセル．
第18B圖及び第18C圖は本發明を結合したディジタル-アナログ變換器のセル．
第19圖は本發明を結合したスイッチング段を示す表示圖．
第20圖は本發明を結合した電流コンベヤーの配線略圖．
第21圖は本發明を結合した比較器の配線略圖．
【實施例】
本發明の良好な實施例はシリコンに形成されている誘電的に分離された裝置に適用して記述されている．その他の分離技術，例えば接合分離は半導體材料のみならず他のシリコンにも利用できる．第1圖は製造工程の段階を例示しており，高濃度にドープされた埋沒コレクタ領域が多數個の誘電的に分離された島等になされたより低濃度にドープされたシリコンに形成されておる．島等は誘電層(12)により下部基板(10)から電氣的に分離されている．島等(18A-18D)は各各N+埋沒領域(14A-14B)およびP+埋沒領域(16B,16D)を具備してN-型導電率になる．好ましくはN+埋沒領域等は燐がドープされ，P+埋没領域等は硼素でドープされるのがよい．燐と硼素は非常に類似した擴散係數を有するからその結果の相補型バイポーラトランジスターは本質的に同等のコレクタ幅を有する．埋沒領域に對するP型およびN型不純物擴散係數比は0.5乃至2.0範圍内である．側方向誘電分離膜は誘電層(20)とポリシリコン(22)で區劃された壁，トレンチ(Trench)により提供される．
例示された構造はZMR,SIMOX,又は他の分離方法を結合したウェーハにより形成させることができる．一つの工程フロー(Flow)は誘電層(12)上部に形成されたN層から始められる．埋沒層(14A,14C,16B,16D)はエピタキシャル(Epitaxial)成長を遂行することにより移植劑に形成させることができる．調節されたエピタキシャル厚さは本發明のトランジスターベースと埋沒コレクタ層間に要求される距離を設定して高く決定する．好ましいエピタキシャル厚さは2.0乃至4.0ミクロン範圍である．個個の島等はトレンチ等を異方性蝕刻し，垂直のトレンチ側壁上部に酸化層(20)を形成することにより造られる．一例としてトレンチ等はポリシリコン(22)で充足されることもある．これ等と類似な工程段階等は廣く知られており，ベージョー(Bajor)等の米國特許第4,900,689，ベートマン(Beitman)の米國特許第4,951,102により詳細に表示されており，これ等は皆本發明の出願人によって出願されたのであり，參考にここに結合したのである．
高濃度にドープされた領域(14-16)は高濃度の硼素と燐により形成される．これ等の種類はシリコンよりも小さい原子半徑を有するから實質的格子欠陷はこれ等領域の決定構造で擴大させることができる．若しも，これが許されるならば，このような欠陷等は接合間に重大な電流漏洩を招來し，これによるトランジスター内のアナログ性能特性を低下させることができる．シリコンは1.17Åの原子半徑を有する反面に硼素と燐は各各0.88Åおよび1.10Åの原子半徑を有する．本發明によると格子變形及びその結果の格子欠陷は格子上で硼素と燐の效果を相殺するために大きな原子半徑を有する不純物等を領域14と16に付加することにより減少させることができる．このような不純物等は砒素，アンチモン，又はゲルマニウムから構成された一群から選擇されることができる．例えば，砒素は1.18Åの原子半徑を有する．
第13圖に表示する如くN-層(13)は基板(10)の誘電層(12)上にもっと大きいドス(Dose)のN型不純物，例えば，燐が選擇的に移植され，領域14Aと14Cを形成するためにドライブ-インされる．その次に，變形構造不純物，例えば砒素がブランケット(Blanket)移植によって層(13)全面に注入される．最終にP型不純物，例えば硼素は第14圖に表示する如く領域16Bと16Dに選擇的に移植される．その次にウェーハは砒素と硼素とをドライブ-インするために熱處理される．その結果の欠陷補償不純物の濃度は形成された或る領域の添加劑も重要に計數されてはならない．例えば，N型砒素移植劑は埋沒領域16Bと16Dを形成するために使用されたP型硼素ドス量の1/10乃至2/10にならなければならない．
高濃度にドープされた領域を設置することにより，NPNトランジスターが島(18A)に，PNPトランジスターは島(18B)に，埋沒ツェナーダイオードは島(18C)に形成され，キャパシターは島(18D)上に形成される．
PNPトランジスターの-コレクタ領域を形成するためにはP型不純物，例えば，硼素をイオン移植によって島(18B)に注入させる．埋沒領域(14Aおよび16B)にコンタクト等を形成するためにはN型不純物，例えば，燐を島(18A)に注入させ，P傳導型不純物，例えば，硼素は島(18B)に注入させる．島(18C)は接合ツェナーダイオドの一要素と埋沒N+領域(14C)に埋沒接觸を同時に形成するためにN+移植劑を移植される．島(18D)にあるP型移植劑はキャパシター下部プレートを形成する．その次にウェーハは全てのPおよびN埋沒コンタクト等のみならず各埋沒N+およびP+領域に連結させるため前面のコレクタ移植劑をドライブ-インさせるために1/2時間乃至3時間間1000℃乃至1200℃の範圍で熱處理される．第2圖に表示する如く，これはN+コレクタコンタクト(26A)，P+コレクタコンタクト(28B)，N+ツェナーダイオード領域(26C)，埋沒コンタクト領域(26C′)およびP+キャパシター下部プレート領域(28D)を招來する．P-コレクタ領域(24)も亦，島(18B)に形成される．
好ましくは，島等(18A,18C,18D)のN-領域は3×1015cm-3乃至9×1015cm-3範圍の不純物濃度又は0.4ohm-cm乃至1.3ohm-cm範圍のバルク抵抗率を有する．P-コレクタ領域(24)は200Kev乃至700Kev範圍のエネルギーで1×1012cm-2乃至8×1012cm-2範圍にあるドスを移植することにより形成される．これはコレクタにおいて，6×1015cm-3から2×1016cm-3までの範圍である純粹不純物濃度を招來する．領域(26)を形成するN型移植劑のドスは50Kev乃至200Kevのエネルギーで5×1014cm-2乃至5×1015cm-2範圍内である．その結果N+コンタクトおよびダイオード領域(26)は2×1018cm-3乃至2×1019cm-3範圍内で不純物濃度を有する．類似にP+コンタクトおよびプレート領域(28)は50Kev乃至200Kevエネルギーから5×1014cm-2乃至5×1015cm-2の移植ドスを利用して形成される．その結果のP+コンタクト等と埋沒領域(16)は2×1018cm-3乃至2×1019cm-3範圍内で不純物濃度を有する．
標準LOCOS技術においては，厚いリセスド(Recessed)酸化膜領域(30)が活性裝置領域を限定するために島内に形成される．その結果の構造は活性ベース領域等からコレクタコンタクト等を分離する酸化膜領域(30)を表示するために第2圖に只圖式的に圖示された．リセスド酸化膜はベースとコレクタ間の蓄電容量を減少させる．
良質の薄い酸化層(32)は500Å乃至1000Åの厚さに基板の表面上に熱的に成長される．その次に，薄い酸化層(32)はベース領域等，ツエナー領域，第2圖のコンタクト領域および下部キャパシタープレート領域(28D)のコンタクト開口を露出させるためにパターン形成及び蝕刻される．プレート領域(28D)上の層(32)の殘留部分はキャパシター誘電體として從事する．
アンドープト(Undoped)ポリシリコンの最初導電體層がその次に堆積され，高濃度移植劑に選擇的にドープされ，その次に第3圖および第4圖に例示した如く，ベースコンタクト(40,42)，コレクタコンタクト(41,43)，ツェナーダイオードコンタクト(44)，アノードコンタクト(45)，下部キャパシタープレートコンタクト(46)及び上部キャパシタープレート(47)が同時に形成されるようにパターン形成および蝕刻される．
これは厚い絶縁層(48)，即ち，堆積酸化膜の形成によって遂行される．層(48)とポリシリコンの最初レベルはコンタクト等と内部ベース開口等を形成するためにパターン形成される．即ち，第4圖に示す如く，ベースコンタクト領域(40,42)の一部と上に載置された誘電層(48)の一部は島等(18A,18B)各各の内部ベース一部分を露出させる開口(49,50)を形成するために除去される．プラスマ蝕刻は開口(49,50)に殆んど垂直な側壁を提供し，内部ベースが形成されるシリコンへの過度蝕刻を最少化する．
第5圖を參照すると不純物は内部ベース部分(52,56)を形成し，コレクタコンタクト領域にオーミック(Ohmic)コンタクト部分(54,56,57)を維持させるためにポリシリコンの最初層から單結晶の島等に擴散される．そこで，擴散段階は既に形成されたカソード(Cathode)領域(26C)とポリシリコン層(45)で形成されたアノード領域(59)間で埋沒ツェナー接合を提供する．コンタクト部分(58)と類似したオーミックコンタクト部分又はキャパシターのコンタクト領域(第5圖乃至第9圖に圖示されていない)にも形成された．オーミックコンタクト部分への外方擴散は擴散工程から招來される表面近くのどのような不純物濃度の損失に對しても補償する．
該擴散の間に薄い酸化層(60)が露出された内部ベース領域上に形成される．該酸化膜は後續の移植劑に對する遮蔽物の役割をなし，開口(49,50)を蝕刻するとき損傷を受けることもできる若干の結晶材料を消耗させる．同時に薄い側壁酸化膜(60A)が第5圖に表示する如く一番目ポリシリコン層の露出された部分に沿って形成される．圖示の單純化の爲に一番目ポリシリコン層に沿った側壁要素(60A)は一連の圖面等に圖示されていない．
P型外部ベース領域(52)を形成するために5×1015cm-2の硼素ドスが50Kev範圍内のエネルギーで移植される．N型外部ベース領域(56)を形成するため，5×1015cm-2の燐ドスが100Kev範圍内にあるエネルギーレベルに移植される．移植劑は擴散されたN+およびP+領域を形成するため1/2時間乃至3時間間900℃乃至1050℃の温度にてドライブ-インされる．P+領域(52)は1×1018cm-3乃至1×1020cm-3の純粹不純物濃度及び1000Å乃至5000Åの深さを有する．N+領域(56)は1×1018cm-3乃至1×1020cm-3範圍内の純粹不純物濃度および1000Å乃至5000Å範圍内の深さを有する．望ましくは一番目ポリシリコン層は1000Å乃至5000Å範圍内の深さを有し，絶縁層(48)は2000Å乃至6000Å範圍内の厚さを有する．薄い酸化膜層(60)は200Å乃至1000Åの厚さを有する．
埋沒ツェナーダイオード等の他の形成法とそれ等作動の完全な記載はビーソム(Beasom)の米國特許第4,398,142及びロスコス(Roskos)の米國特許第4,652,895號に論議されており，ここでは參考的のみに結合される．本工程段階の組合はそこに表示された如く構造を形成するために使用されることもある．
第5圖に表示される如く，P型不純物とN型不純物は島等(18A,18B)内に内部ベース領域等(62,64)を各各形成するために開口(49,50)を介して選擇的に移植される(第6圖參照)．
エミッタ導電體(ポリシリコンの一連のレベルに形成される)から最初レベルポリシリコン導電體と擴散された外部ベース領域を分離させるために側壁スペーサ等がエミッタ開口等に隣接した最初レベルポリシリコンの端部を沿って形成される．簡單に窒化層は酸化層(60)上に堆積され，その次にポリシリコン層に全ての開口等の側面を沿って自己整列された絶縁スペーサを形成させるために異方性蝕刻される．スペーサ等は最初絶縁層(48)から酸化層(60)に伸びる．絶縁膜は次に論議される理由で望ましいスペーサ材料になる．工程の特徴はスペーサがエミッタ領域を限定するためより狹いポリシリコン開口を形成することであり，エミッタ寸法を效率よくもっと小さくすることである．これはエミッタベース間の接合領域を縮小させることにより，その結果の最終トランジスターの速度を■加する．
本發明によると内部ベース(62)のための移植はポリシリコンの一番目レベルを蝕刻した後，スペーサ(66)が形成される以前に實行される．これはスペーサ形成後に内部ベース移植劑を移入する工程順序以上の利點がある．即ち，スペーサを限定する前に内部ベース移植を遂行するものであって，内部及び外部ベース移植劑をドライブ-インするために利用される熱處理が擴散領域の充分な重複を提供する．即ち，コレクタベース接合が逆バイアス(Bias)されるとき，ベースのパンチスルー(Punch through)を防止するために關連領域が充分にドープされることを保證する．
スペーサ(66)は最初ポリシリコンレベルの全ての側壁に沿って形成されるから最初ポリシリコンレベルの端部から連續に形成されるエミッタ領域(74又は80)を分離することになる．スペーサ形成に先立って外部ベース移植を行う本工程の特徴は後續のエミッタ移植がスペーサ(66)に對して整列されることである，又，外部ベース領域(52)が上記最初ポリシリコンレベルから外方擴散する不純物により形成されるからエミッタより外部ベース領域までの純粹な分離距離は外部ベースの側面擴散長さより小さいスペーサ幅により主に決定される．スペーサを形成する以前に内部ベースを移植することにより，内部ベースを連結するために要求される外部ベースの側面擴散量を最少化することができる．このように外部ベースとエミッタ間に形成された空間は電流利得およびエミッタベース接合の降伏電壓を最大にしてエミッタベース間の漏洩電流を最小にする好ましい大きい分離距離になる．要約すると先行の工程は最も望ましいバイポーラトランジスター特徴，即ち，高周波アナログ應用のための高降伏電壓および低い漏洩電流を提供する．
先行工程の又他の特徴は移植された内部ベース領域を損傷することなくスペーサを限定させることである．スペーサを形成する間に調節されない方法で移植されたドスが除去されるから内部ベースの上に載置されたシリコンにより蝕刻可能性が排除されるのである．電流利得アーリー電壓および降伏電壓の如き重要なアナログトランジスターパラメータは内部ベースの集積された不純物濃度内の變化により影響を與えることができる．本工程はスペーサが形成される間に蝕刻沮止膜として酸化層(60)を利用することにより上記裝置パラメータ等の劣化を防止する．
先行工程によれば，薄い酸化膜(60)は内部ベースを移植し，スペーサ(66)を堆積する前に成長される．乾式蝕刻技術は酸化層(60)を介するエッチングすることなく製造する環境で反復的に蝕刻される窒化膜スペーサ(66)は酸化膜に對して充分に選擇的であることが知られている．このように窒化膜/酸化膜サンドイッチ下のシリコンは損傷されない．スペーサ開口内で層(60)から殘留する酸化膜は繼續して濕式蝕刻液により除去される．例えば，稀釋された弗酸(HF)溶液はシリコンと窒化膜兩側に對して非常に選擇的である．このように内部ベース移植劑の無欠陷状態が維持される．第7圖の表示する如く酸化層の殘留フィラメントは濕式蝕刻段階後にスペーサ(66)下に殘留する．上記フィラメントはポリシリコンベースコンタクト領域とエミッタ領域(74,80)間の電氣的分離を保證する．
窒化膜スペーサと内部ベース間に介在する薄い酸化膜領域(60)が有する又他の利点は良質のシリコン表面が維持されることである．シリコンと直接接觸された窒化膜フィルムはシリコン表面で界面捕獲および再結合中心を特徴的に惹起すことであろう．これ等界面捕獲および再結合中心を低いコレクタ電流レベルで電流利得を減少させるであろう．第7圖で示す良質のフィラメントは濕式蝕刻後殘留する熱酸化膜領域(60)を介在して四邊からの上記劣化を防止することになる．ポリシリコン(68)の二番目の導電層は第7圖に表示する如く島等(18A,18B)の露出されたベース領域に接して基板上部に形成される．パターン形成された感光膜(70)はNPNトランジスターのベース領域(62)に接觸する二番目ポリシリコン層(68)の一部を露出させるため開口(72)を提供する．N型不純物は露出されたポリシリコンで注入される．その次に感光膜(70)が除去され，第8圖に表示する如く，二番目感光膜マスク(76)はPNPトランジスターのベース領域(64)に接觸する二番目ポリシリコン層(68)の一部を露出させるための開口(72)を提供する．P型不純物が露出されたポリシリコンに注入される．
ここに，第9圖を參照すると，二番目のポリシリコン層(68)はドープされたポリシリコンコンタクト等(68A,68B)を殘すようにパターン形成および蝕刻される．その次に該表面はドープされたポリシリコンコンタクト等(68A,68B)が露出して殘されているパターンされた絶縁層(82)で被覆される．そのようにした後，ウェーハは二番目ポリシリコン層から下部にあるシリコンで移植劑を外方擴散させるため熱處理される．その結果のN+エミッタ領域(74)およびP+エミッタ領域(80)を第9圖に表示する．同時にイオン移植された内部ベース不純物はP型内部ベース領域(62)およびN型内部ベース領域(64)を限定するためにドライブ-インされる．
擇一的に二つの熱處理工程段階が遂行できる．N型不純物がイオン移植された後，一番目の熱處理段階が實行される．P型不純物がイオン移植された後，二番目のポリシリコン層(68)がパターン形成され，二番目の絶縁層(82)が充填される．好ましくは，層(82)は高濃度にドープされた，例えばBPSGである．
内部ベース領域(52)を形成するP型移植劑は例えば5Kev乃至40Kevエネルギーで5×1012cm-2乃至5×1013cm-2の範圍のドスからなる硼素である．N型内部ベース領域(64)は5×1012cm-2乃至5×1013cm-2の範圍を有する燐移植劑に形成され，40Kev乃至90Kevのエネルギーで移植されるであろう．エミッタ(74)を形成するN型移植劑，例えば5×1015cm-2乃至2×1016cm-2範圍の砒素ドスは50Kev乃至150Kevのエネルギーで移植される．エミッタ(80)を形成するP型移植劑，例えば，5×1015cm-2乃至2×1016cm-2範圍の硼素ドスは30Kev乃至80Kevのエネルギーで移植される．
一番目熱處理段階は900℃乃至1100℃の温度範圍で1時間乃至45分の期間遂行され，二番目の熱處理段階は850℃乃至1000℃の温度範圍で1時間乃至45分間遂行される．その結果P型ベース領域(62)は4×1017cm-3乃至1×1018cm-3範圍の頂上値純粹不純物濃度および2000Å乃至4000Å範圍の深さを有する．N型ベース領域(64)は7×1017cm-3乃至2×1018cm-3範圍の純粹頂上値不純物濃度および2000Å乃至4000Å範圍の深さを有する．N+エミッタ領域(74)は1×1018cm-3乃至1×1020cm-3範圍の頂上値純粹不純物濃度および200Å乃至1000Å範圍の深さを有し，P+エミッタ領域(80)は200Å乃至1000Å範圍の深さに1×1019cm-3乃至1×1020cm-3範圍の純粹不純物濃度を有する．
この結果の相補型バイポーラトランジスター構造は本質的に0.15乃至0.35ミクロンの範圍にあるベース幅とマッチされ，2.0乃至4.0ミクロンのエピタキシャル厚さに對して0.75乃至1.5ミクロンの範圍にあるコレクタ幅と本質的にマッチされる．
島(18A)のNPNトランジスターと島(18B)のPNPトランジスター間のコレクタ幅の比は0.75乃至1.3の範圍でなければならない．これは12ボルトより大きい降伏電壓を維持する間コレクタ直列レジスタンス(Resistance)を最小にする．上記比は燐がN型埋沒領域とN型ベース領域に(砒素，又はアンチモン代りに)使用され，硼素がP型埋沒領域とP型ベース領域に使用されるときに可能になる．硼素は燐と非常に類似した擴散係數を有するからその結果のコレクタ幅は類似する．
開口等(84,86)は二番目の熱處理前に絶縁層(82)と絶縁層(48)に蝕刻される．二番目の熱處理前に開口を形成することによりBPSG層(82)はより緩慢なトポロギー(Topology)を提供する．開口形成後に薄膜抵抗體(88)が從來の感光膜リフト・オフ(Lift-off)技術で形成される．
これは相互連結された二つの金屬層を形成することにより遂行される．
第10圖は他の抵抗體構造が形成できるP型島(18E)を表示する．P-領域(24)は第2圖のコレクタ領域(24)が島(18B)にあるPNPトランジスターのために形成されるとき共に形成される．P+オミックコンタクト等(58E,58E′)はコレクタコンタクト(43)と同時に形成された一番目レベルポリシリコン導電體等(43E,43E′)から不純物の外方擴散によってP-領域に形成される．このように島領域(18E)は抵抗體領域を提供する．
一層低いレジスタンス，擴散抵抗體は第11圖に表示した．埋沒領域(14F)を具備したN島(18F)は最初レベルポリシリコン層(40F,40F′)の抵抗體コンタクト等から外方擴散させることにより形成された内部抵抗體コンタクト領域等(52F,52F′)を有する．内部抵抗部(62F)はNPNトランジスターの内部ベース部の形成と同時に形成される．又，ポリシリコン抵抗體等は兩ポリシリコン層の或る一つに選擇的にドーピングすることにより集積回路上に形成されることもできる．
接合電界效果トランジスター，JFETは或る追加工程段階の要求なしにバイポーラ裝置側面を沿って形成されることができる．第12圖に表示する如くP+埋沒領域(16G)およびP-領域(24G)を具備したP-島(18G)領域は第2圖の埋沒コレクタコンタクト領域(28G)と同時に形成されたP+下部ゲートコンタクト領域(28G)を含む，P-領域(24G)は下部ゲートを形成する．N+ソースおよびドレイン領域等(56G,56′)は一番目ポリシリコン層から形成されたソースおよびドレイン導電體等(42G,42G′)から外方擴散させることにより形成される．P+コンタクト領域(58G)は最初レベルポリシリコンから外方擴散することにより形成される．Nチャンネル領域(64G)は第9圖の内部ベース(64)と同時に形成される．P+上部ゲート(80G)はエミッタ(80)の形成される間に上部ゲートコンタクト(68G)から外方擴散することにより形成される．リセスド誘電分離領域(30)も又下部ゲート領域(24G)に提供される，下部ゲートコンタクト(43G)も又一番目ポリシリコン層から作られる．
本發明の原理に從って形成されたNPNおよびPNPトランジスターの得られる作動特性は次の通りである．
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JFETは次の特性があることであろう．
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上記の如き試みはアーリー電壓および降伏電壓と共に周波數應答を最適化するように製作された．これは正確な周波數應答(Ft)よりもアナログ應用において一層重大なものである．ディジタル應用において，上記した裝置の項目等はさほど重要なことではない．アナログおよびディジタルトランジスターに對するいくつかのパラメータ範圍等は；
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トランジスターのベースと埋沒層間の空間はコレクタベース間の降伏電壓(BVCBO)アーリー電壓，直列コレクタレジスタンス(Rcs)に重大な影響を及ぼし，かつ，その結果としてトランジスター周波數應答(Ft)に重大な影響を及ぼす．不幸にも降伏電壓とアーリー電壓はRcs及びFtに對するトレードオフ(Trade-off)である．アナログ應用において，これ等パラメータの適當な制御が重要であるからベースと埋沒層間の空間は注意して設計されなければならない．これは設計と制御のためにこのような空間が二つあるから相補工程で遂行させるのがもっとむずかしくなる．埋沒領域とベース領域に對する硼素と燐を使用することによりマッチドされたコレクタ幅等が可能である．これは12Vよりもっと大きいコレクタベース間の降伏電壓が維持される間低いコレクタ直列レジスタンスを提供する．
スペーサ形成に先立ち注入する内部ベースの數種の利點は次の通りである．外部ベースの深さおよび側面擴散以上の制御はスペーサ(65)の形成に先立って内部ベースが外部ベースに相對的に非常に近接して注入され，エミッタ移植は外部ベースがエミッタから比較的遠くに維持されるようにスペーサを形成した後に遂行されるから重要でなくなる．又他の利點の一つは本配列がより高い電流利得とエミッタベース間の降伏電壓を維持することである．スペーサ幅以上の制御は，外部ベースとエミッタとの間に距離が■加できるので重要でないことになる．
薄い酸化膜によって島等から分離される窒化膜スペーサの使用はアナログトランジスターに次の利點を提供する．電流利得，アーリー電壓および降伏電壓の制御はプラズマ蝕刻によるシリコンの電位除去により影響されない．エミッタ-ベース接合漏洩電流はシリコン表面がプラズマにより損傷されないから一層小さくなる．ドランジスターの雑音は損傷されないシリコンによって縮小されることになる．
キャパシターの誘電體を形成し，又島等の表面を被覆する薄い酸化膜(32)は最初のポリシリコンの堆積直前の工程において早期に造られる．これはキャパシターの誘電體の不純物のみならず島等の表面を保護し，それによりその性能と再現性を向上させる．
本發明の第1工程では以前に得られなかった唯一の複合特徴を提供し，回路動作において，現状を擴大する生産物を設計および開發の可能性を提供する．向上された周波數應答，アーリー電壓および降伏電壓はDC特性を維持又は向上させ，電力損失を最少化する反面に，より高い周波數からより高い動作レベルを有する生産物を提供する．付與された電流レベル60ボルトNPNアーリー電壓および40ボルトPNPアーリー電壓に對して上記補償型バイポーラ工程は回路周波數應答において，以前の工程で造られた裝置以上に約10倍の向上性を提供する．付與されたレベルの電力損失でより高いAC動作を遂行する生産物を開發できる可能性が提供された．反對に付與された周波數間に電力消耗を大いに減少される．
從來の作動■幅器は電壓歸還■幅器に知られており，それの應用は事實上全ての電子システムに利用された高速に言及される作動■幅器の一群はRF，信號處理，通信，醫療/産業影像およびビデオシステムで要求された．電壓歸還■幅器は電流歸還■幅器より能動フィルターおよび積分器としてなお適合する．從來の電壓歸還■幅器に對する動作特性と本發明により構成された■幅器(第15圖)の動作特性の比較は次の通りである．
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本發明のバイポーラトランジスターを結合した電流歸還■幅器は次の特性を有するようになり，第16圖で示すブロック圖形態に表示される．
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上記の特性から，それは少なくとも500MHzの帶域幅と2000V/μsのスルー−レイトを有する本願集積回路を結合した歸還■幅器であることを表示す．また，最大電流は24mA以下であり，電流歸還■幅器は24nsより小さい定着時間を有する．
電壓歸還又は，電流歸還■幅器は，サンプル及びホルド回路の動作を向上させるために使用できる．代表的手段が入力相互コンタックタンス■幅器(A1)，低い漏洩電流電壓スイッチ(SW)，及び出力積分■幅器(A2)を含み第17圖に示した．上記スイッチ(SW)はサンプル及びホルドゲート(Gate)を介して制御される．先立った設計において，A1及びA2は電壓歸還■幅器である．上記處理によると第17圖の回路は次のように向上された典型的な特性を具備した電壓又は電流歸還■幅器のいずれかの一つで形成される．
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以前のディジタル-アナログ變換器(DACs)はサーボループ(servo loop)(圖示しない)においてスーパーベタ(Super Beta)トランジスターと作動■幅器を結合することにより12ビットレゾルションより大きく得ることができる．代表的な先行技術のセルは第18A圖に表示された．DACの速度は作動■幅器の帶域幅，R-2Rラダー(Ladder)の蓄電容量，及びトランジスターの周波數應答により制限される．秀な周波數應答は付與された電力レベル間に10倍まで出力する作動■幅器の帶域幅が■加する本發明により提供される．第18B圖を參照するとスーパーベタ裝置は概ね10倍の速度利点を提供するNチャンネルJFETに代替される．もしJFETの相互コンダクタンスがDACセル電流源にマッチする12ビットを得ることが不充分ならば，第18C圖で示したPNP/NPN組合が使用させられる．R-2Rラダーは十分に縮尺された設計を使用，即ち，隣接セル間の裝置サイズを比例させることにより，蓄電容量を減少させることで，排除される．これはより小さいリソグラピを可能ならしめる．定着時間-1/2LSBの比較は次の通りである．
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本發明は電流-電壓變換を提供するための電流方式DACに電壓出力■幅段の集積が可能なるように満足することができる直列コレクタレジスタンス及び周波數應答特性からなるPNPトランジスターを提供する．これは先行技術のDACのオプチップ(off-chip)電流-電壓變換段に對する必要を排除する．
ピンドライバー(Pin driver)のスイッチ段は第19圖に表示される．それは制御電流源をターンオン(Turn-on)またはターンオプ(Off)することにより入力と出力間でオン又はオフに變わる．スイッチ段がオンのとき，それはDC及びAC信號で低いレジスタンス通路になり，從って，小さなオフセット電壓と小さいAC減衰を發生させる．スイッチ，出力または制御電流源がオフであるとき，出力ノード(Node)は高いインピダンス(Impedance)点になる．極まれに，差動雙が電流源をターンオンまたターンオフさせるために使用される．スイッチで出力信號は1ns以下の上昇及び下降時間を有する．
第20圖の電流コンベヤーは假相接地に作用する少なくとも一つの低いインピタンス入力と少なくとも一つの高いインピタンス出力にて構成する．入力電流は抵抗體及び電壓源，または少なくとも一つの電流源を經由する低いインピタンス入力を介して電流コンベヤーに注入され，それが出力に到達する前に又他の入力電流を追加するかまた■幅されることがある．本發明によるトランジスターを結合した電流コンベヤーは1nsより小さい傳達遲延を考慮した高い周波數應答を有する．ベーターアーリー電壓の積はなお良き線形電流プログラミングとなお高い出力インピタンスを可能にする．それは，また，處理兩方向信號の可能性を提供する限り速度要求を維持する相補形バイポーラトランジスターに構成させることもある．
超高速比較機は線形及び混合信號檢査システム，纖維光學通信及び高速データ獲得システムで應用性を有し，第21圖に圖示されている．それはTTL出力ばかりでなくECL互換論理出力として發展することができる．本發明のトランジスターを結合した第21圖の比較器は0.5ns(ECL)及び1.0ns(TTL)の傳達遲延を表示した．
上記した實施例等は，本發明のトランジスターを結合した標準回路で向上性を説明したのである．これらトランジスター特性等を利用して今まで使用することができなかった新しい回路を開發することができるようになった．
本發明が詳細に説明され，圖示されたのにもかかわらず，それは單に實施例を理解させる目的であるというのを知ることができ，本願の要旨を限定しようとするものではない．本願の發明概念と要旨は單に特許請求の範圍により制限されるだけである．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図１３】
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【図６】
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【図１４】
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【図７】
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【図１５】
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【図１６】
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【図８】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図９】
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【図１９】
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【図２０】
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【図２１】
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【図１０】
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【図１１】
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【図１２】
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