(57)【特許請求の範囲】
【請求項１】
正又は負の電源にコレクタが接続されると共に、出力端子にエミッタが接続された第１のトランジスタと、
互いに接続されたベースとコレクタとが、電流源に接続されると共に、前記第１のトランジスタのベースに接続された第２のトランジスタと、
前記第１のトランジスタのコレクタに接続された前記電源と逆極性の電源にエミッタが接続されると共に、ベースに入力信号が印加される第３のトランジスタと、
前記第１のトランジスタのエミッタと前記出力端子との接続点に、一端を接続し、他端を前記第３のトランジスタのコレクタに接続した第１の抵抗素子と、
前記第２のトランジスタのエミッタに一端を接続し、他端を前記第３のトランジスタのコレクタに接続した第２の抵抗素子とを設けたことを特徴とする出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）として汎用化されている演算増幅器等に使用され、交流信号を扱うのに好適な出力回路に係り、特に、低電圧での出力電圧の確保及び消費電流の低減を図った出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種の出力回路としては、例えば、図２又は図３に示されたようなものがある。図２に示す出力回路は、正の電源９に接続された端子９ａにｎｐｎ形トランジスタ１のコレクタが接続されており、そのエミッタは、出力端子６に接続されると共に、ダイオード接続されたｎｐｎ形トランジスタ２８のコレクタ及びベースに接続されている。ｎｐｎ形トランジスタ１のベースと、そのエミッタに接続されたｎｐｎ形トランジスタ２８のエミッタとの間には、トランジスタ２５，２６と抵抗２７からなるいわゆるバイアス電圧発生回路が接続されている。
ｎｐｎ形トランジスタ１のエミッタに接続されたダイオード接続のｎｐｎ形トランジスタ２８のエミッタと、バイアス電圧発生回路を構成するｎｐｎ形トランジスタ２６のエミッタと、抵抗２７の一端とは、共にｎｐｎ形トランジスタ５のコレクタに接続されており、このｎｐｎ形トランジスタ５のエミッタは、端子１０ａを介して負の電源１０に接続されている一方、そのベースには、入力端子７を介して入力信号が印加されるようになっている。
ｐｎｐ形トランジスタ１２，１３は、カレントミラー回路を構成するものであり、各々のエミッタは、共に端子１０ａを介して正の電源９に接続されており、ｐｎｐ形トランジスタ１２のベースとコレクタとは相互に接続されると共に、定電流源１１を介して負の電源１０に接続されるようになっている。一方、ｐｎｐ形トランジスタ１３のコレクタは、ｎｐｎ形トランジスタ１のベースに接続されており、カレントミラー回路を構成する２つのｐｎｐ形トランジスタ１２，１３のベースは、互いに接続されている。
【０００３】
一方、図３に示す出力回路は、ｎｐｎ形トランジスタ１のコレクタが端子９ａを介して正の電源９に接続されており、そのエミッタは、出力端子６に接続されていると共に、カレントミラー回路を構成する一方のｎｐｎ形トランジスタ３０及び端子１０ａを介して負の電源１０に接続されるようになっている。
また、ｎｐｎ形トランジスタ１のベースは、電流源として作用するｐｎｐ形トランジスタ１３のコレクタと、ｎｐｎ形トランジスタ５のコレクタとに接続されている。このｎｐｎ形トランジスタ５のエミッタは、端子１０ａを介して負の電源１０に接続されていると共に、そのベースには、入力端子７を介して入力信号が印加されるようになっている。
ｐｎｐ形トランジスタ１２，１３及びｎｐｎ形トランジスタ３０，３１は、それぞれカレントミラー回路を構成するものであり、ｐｎｐ形トランジスタ１２，１３のエミッタは、それぞれ正の電源９に接続されており、ｐｎｐ形トランジスタ１２のベースと接続されたコレクタは、定電流源１１を介して負の電源１０に接続されている。一方、ｎｐｎ形トランジスタ３０，３１のエミッタは、共に負の電源１０に接続されており、ｎｐｎ形トランジスタ３１のベースと接続されたコレクタは、定電流源２９を介して正の電源９に接続されるようになっている。
【０００４】
【発明が解決しようとする課題】
ところで、かかる構成の出力回路においては、最大出力振幅の点で、図２に示す回路は図３に示す回路よりその出力特性は劣り、低電圧動作では不利となるという問題があった。一方、図３の出力回路は、出力電流の条件により、消費電流が大きくなり、低消費電流化が困難であるという問題があった。以下、これらの特性について具体的に述べる。
図２に示す出力回路では、入力信号が大きくなり、ｎｐｎ形トランジスタ５のベース電流が増加すると、ｎｐｎ形トランジスタ５のコレクタ電流も増加するため、逆にｎｐｎ形トランジスタ１のベース電流が減少し、ｎｐｎ形トランジスタ１のエミッタに接続された出力端子６における出力信号は、負電源側に振れることとなり、このとき、負の最大出力振幅−Ｖomは、次式で表される。
【０００５】
−Ｖom＝Ｖee＋Ｖsat5＋Ｖbe28・・・（１）
【０００６】
ここで、Ｖsat5はｎｐｎ形トランジスタ５の飽和電圧、Ｖbe28はｎｐｎ形トランジスタ２８のベース・エミッタ間電圧、Ｖeeは負の電源１０の出力電圧である。
また、負の最大出力電流は、次式で表される。
【０００７】
−Ｉ0max＝Ｉb5×ｈfe・・・（２）
【０００８】
ここで、Ｉb5はｎｐｎ形トランジスタ５の最大ベース電流、ｈfeはｎｐｎ形トランジスタ５の電流増幅率である。
【０００９】
逆に、入力信号が小さくなり、ｎｐｎ形トランジスタ５のベース電流が減少すると、ｎｐｎ形トランジスタ１のベース電流が増加し、ｎｐｎ形トランジスタ１を通して、正電源９から負荷抵抗８に電流が供給され、出力端子６における出力信号は、正電源側に振れることとなり、このとき、正の最大出力電圧＋Ｖomは、次式で与えられる。
【００１０】
＋Ｖom＝ＶCC−Ｖsat13−Ｖbe1・・・（３）
【００１１】
ここで、ＶCCは正の電源９の出力電圧、Ｖsat13はｐｎｐ形トランジスタ１３の飽和電圧、Ｖbe1はｎｐｎ形トランジスタ１のベース・エミッタ間電圧である。
また、正の最大出力電流＋Ｉ0maxは、次式で与えられる。
【００１２】
＋Ｉ0max＝ＩC13×ｈfe・・・（４）
【００１３】
ここで、ＩC13はｐｎｐ形トランジスタ１３のコレクタ電流であり、ｈfeはｎｐｎ形トランジスタ１の電流増幅率であって、先の（２）式におけるｎｐｎ形トランジスタ５の電流増幅率と同一のものである。
そして、上記（１）、（３）式より最大出力振幅Ｖomは、次のように表される。
【００１４】
Ｖom＝ＶCC−Ｖee−２Ｖsat−２Ｖbe・・・（５）
【００１５】
このように、最大出力振幅は、電源電圧（ＶCC−Ｖee）より（２Ｖsat＋２Ｖbe）だけ振幅が小さくなり、電源電圧が低くなれば、ＶCC−Ｖeeの電位差に占める２Ｖsat＋２Ｖbeの電圧が相対的に大きくなり、低電圧動作では最大出力振幅が、その分小さくなるという問題がある。
例えば、図２において、電源電圧（ＶCC−Ｖee）を１．８Ｖ、Ｖsat＝０．２Ｖ、Ｖbe＝０．７Ｖとすると、最大出力振幅は、０Ｖとなり、現実には機能しないことになる。
【００１６】
また、図２に示す出力回路の消費電流は、ｐｎｐ形トランジスタ１３のコレクタ電流ＩC13とトランジスタ２８を流れるいわゆるアイドリング電流との和である。ｎｐｎ形トランジスタ２５，２６のベース・エミッタ間の電圧の和をＶbiasとすると、アイドリング電流Ｉiは、次式で表される。
【００１７】
Ｖbias＝Ｖt×ｌｎ（Ｉi／ＩS1）＋Ｖt×ｌｎ（Ｉi／ＩS28）
【００１８】
ここで、Ｖtはサーマル電圧、ＩS1，ＩS28は逆方向飽和電流である。尚、ｌｎは自然対数を意味する。
したがって、ｎｐｎ形トランジスタ２５，２６のベース・エミッタ間の電圧の和であるバイアス電圧Ｖbiasを制御することによって、アイドリング電流Ｉiを設定することができる。
【００１９】
一方、図３に示す出力回路では、入力信号が大きくなり、ｎｐｎ形トランジスタ５のベース電流が増加していくと、ｎｐｎ形トランジスタ１のコレクタ電流が減少し、ｎｐｎ形トランジスタ３０のコレクタ電流は一定であるため、出力端子６における出力信号は、負電源側に振れることとなる。このとき、負の最大出力振幅−Ｖomは、次式で表される。
【００２０】
−Ｖom＝Ｖee＋Ｖsat30・・・（６）
【００２１】
ここで、Ｖsat30はｎｐｎ形トランジスタ３０の飽和電圧である。
また、負の最大出力電流−Ｉ0maxは、ｎｐｎ形トランジスタ３０のコレクタ電流Ｉc30と同一であり、次式となる。
【００２２】
−Ｉ0max＝Ｉc30・・・（７）
【００２３】
逆に、入力信号が小さくなり、ｎｐｎ形トランジスタ５のベース電流が減少すると、ｎｐｎ形トランジスタ１のコレクタ電流が増加し、負荷抵抗８に正の電源側から電流が供給され、出力端子６における出力信号は、正電源側に振れることとなる。このとき、正の最大出力電圧＋Ｖomは、次式で表される。
【００２４】
＋Ｖom＝ＶCC−Ｖsat13−Ｖbe1・・・（８）
【００２５】
また、正の最大出力電流＋Ｉ0maxは、次式で表される。
【００２６】
＋Ｉ0max＝ＩC13×ｈfe−ＩC30・・・（９）
【００２７】
したがって、上記（６）、（８）式より最大出力振幅Ｖomは、次式で与えられる。
【００２８】
Ｖom＝ＶCC−Ｖee−２Ｖsat−Ｖbe・・・（１０）
【００２９】
この最大出力振幅Ｖomを（５）式と比較すると、１Ｖbeだけ振幅が大きく、図３に示す回路の方が最大出力振幅の点では有利であることが解る。しかしながら、図３に示す回路の出力電流−Ｉ0maxは、図２に示す回路と比較すると、図２に示す回路では（２）式に示すようにトランジスタ５のベース電流Ｉb5がｈfe倍されているのに対し、（７）式では、トランジスタ３０のコレクタ電流ＩC30と同一である。従って、電流能力を大きくすると消費電流も増加してしまい、低消費電流化が困難であるという問題があった。
【００３０】
本発明は、上記実情に鑑みてなされたもので、低電圧で動作させた場合でも極力大きな出力電圧を確保することができ、しかも低消費電流を実現した出力回路を提供するものである。
本発明の他の目的は、携帯用機器に適した消費電力が少なく、しかも、比較的大きな出力振幅が確保できる出力回路を提供することにある。
【００３１】
【課題を解決するための手段】
請求項１記載の発明に係る出力回路は、正又は負の電源にコレクタが接続されると共に、出力端子にエミッタが接続された第１のトランジスタと、互いに接続されたベースとコレクタとが、電流源に接続されると共に、前記第１のトランジスタのベースに接続された第２のトランジスタと、前記第１のトランジスタのコレクタに接続された前記電源と逆極性の電源にエミッタが接続されると共に、ベースに入力信号が印加される第３のトランジスタと、前記第１のトランジスタのエミッタと前記出力端子との接続点に、一端を接続し、他端を前記第３のトランジスタのコレクタに接続した第１の抵抗素子と、前記第２のトランジスタのエミッタに一端を接続し、他端を前記第３のトランジスタのコレクタに接続した第２の抵抗素子とを設けてなるものである。
【００３２】
かかる構成においては、この出力回路の最大出力振幅は、２つのトランジスタの飽和電圧と、１つのトランジスタのベース・エミッタ間電圧と、抵抗素子の電圧降下との和を電源電圧から差し引いた値になるため、抵抗素子の大きさを適宜に設定することによって最大出力振幅を従来より大きくとることが可能となる。
また、最大出力電流及びアイドリング電流も、抵抗素子の抵抗値の関数となるため、抵抗素子の大きさを適宜に設定することによって電流効率を向上させることができ、低消費電流化が可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、この発明の実施の形態における出力回路を適用した演算増幅器の回路構成について図１を参照しつつ説明する。
この演算増幅器４０は、差動増幅回路５０と、定電流源６０と、位相補償回路７０と、本発明の一実施の形態である出力回路としての出力増幅回路８０とに大別されてなるもので、その動作を概括的に述べれば、定電流源６０に接続されて動作する差動増幅回路４０によって、２つの入力端子２２、２３に印加された信号の差分が増幅され、位相補償回路７０で位相補正が施された後、出力増幅回路８０による増幅を受けて出力端子６を介して負荷抵抗８に出力信号が出力されるようになっているものである。
【００３４】
差動増幅回路５０は、第４及び第５のｐｎｐ形トランジスタ１５，１６を中心に構成されてなるもので、第４及び第５のｐｎｐ形トランジスタ１５，１６のエミッタが相互に接続され、カレントミラー回路の一部を構成するトランジスタ１４を介して正の電源９に接続された端子９ａに接続される一方、第４及び第５のｐｎｐ形トランジスタ１５，１６のそれぞれのコレクタには、それぞれ負荷抵抗の代わりをするいわゆるアクテイブロードとしての第６及び第７のｎｐｎ形トランジスタ１７，１８が接続されており、これら第６及び第７のｎｐｎ形トランジスタ１７，１８のエミッタは、端子１０ａを介して負の電源１０に接続されている。さらに、第４及び第５のｐｎｐ形トランジスタ１５，１６のベースには、入力信号が印加される入力端子２２，２３が接続されている。
この差動増幅回路５０の出力信号は、第８のｎｐｎ形トランジスタ１９によって増幅された後、出力端子２４及び出力回路用入力端子７ａを介して出力増幅回路８０に入力されるようになっている。なお、第８のｎｐｎ形トランジスタ１９のエミッタと負電源との間には、エミッタ抵抗２０が接続されている。
また、この差動増幅回路５０と出力増幅回路８０との間には、位相補償回路７０としてコンデンサ２１が介在されており、差動増幅回路５０の出力信号の位相を補償するようになっている。
【００３５】
出力増幅回路８０は、第１乃至第３のｎｐｎ形トランジスタ１，２，５を中心に構成されてなるもので、第１のｎｐｎ形トランジスタ１のコレクタは、端子９ａを介して正の電源９に接続され、そのエミッタは、出力端子６に接続されている。また、第１のｎｐｎ形トランジスタ１のベースには、コレクタとベースとが互いに接続されダイオード接続された第２のｎｐｎ形トランジスタ２のベースが接続されており、このダイオード接続された第２のｎｐｎ形トランジスタ２のコレクタ及びベースは、電流源としてのカレントミラー回路を構成するｐｎｐ形トランジスタ１３を介して正の電源９に接続された端子９ａに接続されている。ここで、ダイオード接続された第２のｎｐｎ形トランジスタ２は、コレクタ電流をベースにそのまま帰還するように構成されており、この第２のｎｐｎ形トランジスタ２は、電流源に接続された負帰還のトランジスタとなっている。
さらに、第１のｎｐｎ形トランジスタ１及び第２のｎｐｎ形トランジスタ２のエミッタは、それぞれ抵抗３，４を介して、第３のｎｐｎ形トランジスタ５のコレクタに接続されていると共に、この第３のｎｐｎ形トランジスタ５のベースは、差動増幅回路５０の出力端子２４に接続された入力端子７に、そのエミッタは、負の電源１０に接続された端子１０ａにそれぞれ接続されている。
【００３６】
次に、上記構成における動作について説明する。
まず、差動増幅回路５０に、出力端子２４及び出力回路用入力端子７ａを介して接続された出力増幅回路８０は、差動増幅回路５０の出力信号、すなわち出力増幅回路８０の入力端子７に入力される信号が大きくなり、第３のｎｐｎ形トランジスタ５のベース電流が増加すると、この第３のｎｐｎ形トランジスタ５のコレクタ電流が増加する一方、第１のｎｐｎ形トランジスタ１のベース電流は減少し、出力端子６における出力信号は、負の電源側に振れることとなる。
そして、このときの負の最大出力振幅−Ｖomは、次式で表される。
【００３７】
−Ｖom＝Ｖee＋Ｖsat5＋Ｒ３×Ｉ0・・・（１１）
【００３８】
ここで、Ｖsat5はトランジスタ５の飽和電圧、Ｒ３は抵抗３の抵抗値、Ｉ0は抵抗Ｒ３及び負荷抵抗８を流れる電流値である。
また、負の最大出力電流−Ｉ0maxは、次式で表される。
【００３９】
−Ｉ0max＝Ｉb5×ｈfe・・・（１２）
【００４０】
ここで、Ｉb5は第３のｎｐｎ形トランジスタ５の最大ベース電流、ｈfeは第３のｎｐｎ形トランジスタ５の電流増幅率である。
したがって、負の最大出力電流−Ｉ0maxは、第３のｎｐｎ形トランジスタ５の最大ベース電流Ｉb5がｈfe倍されており、前述した従来の図３の回路のように終段のコクレタ電流そのものが最大出力電流となるようなことがなく、電流の利用効率がよく、消費電流に関する問題はない。
【００４１】
逆に、差動増幅回路５０の出力信号、すなわち出力増幅回路８０の入力端子７に入力される信号が小さくなり、第３のｎｐｎ形トランジスタ５のベース電流が減少すると、この第３のｎｐｎ形トランジスタ５のコレクタ電流が減少するため、第１のｎｐｎ形トランジスタ１のベース電流が増加して、第１のｎｐｎ形トランジスタ１のコレクタ電流が増加し、第１のｎｐｎ形トランジスタ１を通して、負荷抵抗８へ流れ出るため、出力信号は正電源９側に振れることとなる。そして、このとき、最大出力電圧＋Ｖomは、次式で与えられる。
【００４２】
＋Ｖom＝ＶCC−Ｖsat13−Ｖbe1・・・（１３）
【００４３】
したがって、（１１）、（１３）式より、最大出力振幅Ｖomは、次式で与えられる。
【００４４】
Ｖom＝ＶCC−Ｖee−２Ｖsat−Ｖbe−Ｒ３×Ｉ0・・・（１４）
【００４５】
したがって、この（１４）式から、この発明の実施の形態における出力増幅回路８０では、抵抗３の抵抗値Ｒ３を適切に選択することにより、従来の最大出力振幅を示す（５）式に比して大きな振幅を得ることができるということができる。
また、正の最大出力電流＋Ｉ0maxは、第３のｎｐｎ形トランジスタ５がオフし、トランジスタ１３の全電流が第２のｎｐｎ形トンラジスタ２、抵抗４、抵抗３を通して出力端子６に流れるときの電流であるが、このとき、第１のｎｐｎ形トランジスタ１のベース・エミッタ間電圧が、第２のｎｐｎ形トランジスタ２のベース・エミッタ間電圧と、抵抗３，４の電圧降下との和に等しくなるという関係より、次式が成り立つ。
【００４６】
Ｖt×ｌｎ（Ｉ0max／ＩS1）＝Ｖt×ｌｎ（ＩC13／ＩS2）＋ＩC13（Ｒ３＋Ｒ４）・・・（１５）

【００４７】
なお、ここでは、ベース電流の誤差を無視している。
そして、この（１５）式を＋Ｉ0maxについて解くと、下記する（１６）式が得られる。
【００４８】
＋Ｉ0max＝（ＩS1／ＩS2）×ＩC13×Ｅｘｐ｛ＩC13×（Ｒ３＋Ｒ４）／Ｖt｝・・・（１６）
【００４９】
この（１６）式からは、正の最大出力電流＋Ｉ0maxは、（ＩS1／ＩS2）を大きくする、すなわち第１のｎｐｎ形トランジスタ１のエミッタの面積を第２のｎｐｎ形トランジスタ２のエミッタの面積より大きく設定するか、または、Ｒ３＋Ｒ４を大きく設定することにより、トランジスタ１３のコレクタ電流ＩC13を増加させなくても、出力電流能力を向上させることができる。
【００５０】
次に、アイドリング電流について考察する。
アイドリング電流をＩiとおき、第１のｎｐｎ形トランジスタ１のベース・エミッタ間の電圧と抵抗３の電圧降下の和と、第２のｎｐｎ形トランジスタ２のベース・エミッタ間の電圧と抵抗４の電圧降下の和とが等しくなるという関係より、次式が成り立つ。
【００５１】
Ｖt×ｌｎ（ＩC13／ＩS2）＋ＩC13×Ｒ４＝Ｖt×ｌｎ（Ｉi／ＩS1）＋Ｉi×Ｒ３・・・（１７）
【００５２】
この（１７）式から、アイドリング電流Ｉiは、ＩSと抵抗３，４の関数になるということができる。
例えば、第１のｎｐｎ形トランジスタ１の面積を、第２のｎｐｎ形トランジスタ２の面積より大きくすると、アイドリング電流が増加する反面、電流能力を向上させることができる。また、抵抗３を大きくすると、最大出力振幅が小さくなる反面、アイドリング電流を減少させることができる。
一方、抵抗４を大きくすると、アイドリング電流が増加する反面、電流能力を向上させることができる。
以上の関係があるため、抵抗３，４の値として適切な値を選択することにより、アイドリング電流を適切な値に設定でき、消費電流の増加を抑えることができる。
【００５３】
なお、前記の実施の形態では、抵抗４を用いた場合について説明したが、この抵抗４は無くても効果が得られるため、省略してもよいが、（１５）式に示すように、正の最大出力電流＋Ｉ0maxは、Ｒ３＋Ｒ４の指数関数に比例するため、抵抗４が無い場合と比較すると、抵抗４を用いた場合の方がトランジスタ１の面積を小さくすることができる。
また、前記の実施の形態では、トランジスタとしてバイポーラトランジスタを用いた場合について説明したが、これに限定されるものではなく、電界効果トランジスタ等の他の構造のトランジスタを用いても勿論よいものである。
【００５４】
【発明の効果】
以上、述べたように、本発明によれば、出力回路において、第１のトランジスタと、出力回路の入力段をなす第３のトランジスタとを抵抗素子を介して接続するように構成することにより、低電圧で動作させた場合でも出力電圧を確保することができ、しかも低消費電流を実現することができる。したがって、特に、比較的低い電源電圧しか用いることができないような携帯用機器においては、従来に比して低い電源であっても充分な出力電圧を確保することができ、しかも低消費電流を実現することができるので、電源の長寿命化が可能となり、携帯用機器の実用性をより向上させることができる。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態における演算増幅器に適用された出力回路を示す回路図である。
【図２】図２は従来の出力回路の一回路構成例を示す回路図である。
【図３】図３は従来の出力回路の他の回路構成例を示す回路図である。
【符号の説明】
１…第１のトランジスタ
２…第２のトランジスタ
３…抵抗
４…抵抗
５…第３のトランジスタ
【図１】
0003784910.tif 000002
【図２】
0003784910.tif 000003
【図３】
0003784910.tif 000004