(57)【特許請求の範囲】
【請求項１】
複数個の増幅手段がリング状に相互接続された発振回路であって、
連続する二つの第一及び第二の前記増幅手段の間に第三の前記増幅手段が配設されたことを特徴とする発振回路。
【請求項２】
ｎ個（ｎは２以上の自然数）の増幅手段がリング状に相互接続された発振回路であって、
前記ｎが偶数であるとき、１番目の前記増幅手段から順にｎ番目、２番目、（ｎ−１）番目、３番目、・・・、（ｎ／２＋２）番目、（ｎ／２）番目、（ｎ／２＋１）番目の前記増幅手段が一列に配設され、
前記ｎが奇数であるとき、１番目の前記増幅手段から順にｎ番目、２番目、（ｎ−１）番目、３番目、・・・、（（ｎ−１）／２）番目、（（ｎ＋３）／２）番目、（（ｎ＋１）／２）番目の前記増幅手段が一列に配設されたことを特徴とする発振回路。
【請求項３】
前記増幅手段は、多相ＲＣ発振回路である請求項１または２に記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振回路とそのレイアウト方法に関するものである。
【０００２】
【従来の技術】
近年、トランジスタを用いた集積回路では動作の高速化及び高精度化が求められているため、動作の基準となる動作クロック信号を供給する発振回路においても動作の高速化及び高精度化が要求されている。
【０００３】
例えば、ＭＯＳ型トランジスタで構成されたＬＳＩ内部に組み込まれる発振回路としては、通常複数段のインバータあるいは差動増幅器がリング状に構成されたＲＣ発振回路が用いられ、その構成上最終段のインバータあるいは差動増幅器は初段のインバータあるいは差動増幅器に接続される。
【０００４】
しかしながらこのような発振回路は、該インバータあるいは差動増幅器が一列に配置されるため、隣接するインバータ等の間の配線に付加される抵抗成分及び容量成分に比して上記最終段と初段の間の配線に付加される抵抗成分及び容量成分が増大するため、発振周波数の上限が抑えられ、各段の間から出力信号を取り出して多相の信号を得る場合には該出力信号間に位相ばらつきが生じるといった問題がある。
【０００５】
なお、この場合上記位相ばらつきは、隣接するインバータ等の間における抵抗成分及び容量成分を、上記最終段と初段の間の抵抗成分及び容量成分と同じ大きさに合わせることにより抑制されるが、発振周波数の上限が抑えられてしまうという問題がある。
【０００６】
一方、従来においては、図６に示されるようにインバータ１が円形状あるいは四角形状に配置された発振回路や、図７に示されるように分割的に配置された上段の差動増幅器Ｕ１〜Ｕ３及び下段の差動増幅器Ｄ１〜Ｄ３からなる発振回路があった。
【０００７】
ここで、図６に示されるようにインバータ１を環状に等間隔で配置した場合には、隣接するインバータ１間の抵抗成分及び容量成分とそれらのばらつきが抑えられるものの、レイアウト面積が肥大化してしまうという問題がある。
【０００８】
また、図７に示されるように差動増幅器Ｕ１〜Ｕ３，Ｄ１〜Ｄ３を二段に配置した場合には、差動増幅器Ｕ３と差動増幅器Ｄ３との間、及び差動増幅器Ｄ１と差動増幅器Ｕ１との間のように段をまたぐ箇所における配線長が、その他の差動増幅器間の配線長より長くなってしまうため、発振周波数の上限が抑えられるという問題がある。
【０００９】
なお、発振回路を構成する該インバータ等の総数が奇数であるときは、上記のように複数段にインバータ等を配置すると各段に配置されるインバータ等の個数が均等とならないため、レイアウト的に無駄な面積を生じさせてしまう。
【００１０】
【発明が解決しようとする課題】
本発明は上記のような問題を解消するためになされたもので、レイアウト面積を増大させることなく発振周波数を高めることのできる発振回路とそのレイアウト方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の目的は、複数個の増幅手段がリング状に相互接続された発振回路であって、連続する二つの第一及び第二の増幅手段の間に挟まれるように第三の増幅手段が配設されたことを特徴とする発振回路を提供することにより達成される。
【００１２】
このような手段によれば、該複数個の増幅手段間の配線長をほぼ均等にして、該配線長の最大値を抑制することができる。
【００１３】
ここで、より具体的には、本発明の目的は、ｎ個（ｎは２以上の自然数）の増幅手段がリング状に相互接続された発振回路であって、ｎが偶数であるとき、１番目の増幅手段から順にｎ番目、２番目、（ｎ−１）番目、３番目、・・・、（ｎ／２＋２）番目、（ｎ／２）番目、（ｎ／２＋１）番目の増幅手段が一列に配設され、ｎが奇数であるとき、１番目の増幅手段から順にｎ番目、２番目、（ｎ−１）番目、３番目、・・・、（（ｎ−１）／２）番目、（（ｎ＋３）／２）番目、（（ｎ＋１）／２）番目の増幅手段が一列に配設されたことを特徴とする発振回路を提供することにより達成される。なお、上記増幅手段を多相ＲＣ発振回路とすれば、位相ばらつきが低減された多相の出力信号を得ることができる。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１５】
図１は、本発明の実施の形態に係る多相ＲＣ発振回路の構成を示す回路図である。図１に示されるように、本発明の実施の形態に係る多相ＲＣ発振回路は、６段のＭＯＳ型トランジスタを用いた差動増幅器Ａ０〜Ａ５がリングをなすよう接続された１２相の電圧制御発振器を構成する。なお、上記差動増幅器Ａ０〜Ａ５は同じ構成を有し、出力波形の一段当たりの位相差はπ／６（rad）とされる。
【００１６】
そして、差動増幅器Ａ０〜Ａ５の正相の出力ノードから信号Ｓ０〜Ｓ５、逆相の出力ノードから信号Ｓ６〜Ｓ１１がそれぞれ出力波形として取り出されることによって、１２相の出力信号が他の回路へ供給される。
【００１７】
上記において、差動増幅器Ａ０の正相の出力ノードは差動増幅器Ａ１の正相の入力ノードに接続され、差動増幅器Ａ０の逆相の出力ノードは差動増幅器Ａ１の逆相の入力ノードに接続される。
【００１８】
ここで、差動増幅器Ａ０の正相の出力ノードと差動増幅器Ａ１の正相の入力ノードとの間の配線には配線抵抗Ｒ０ａ及び配線容量Ｃ０ａが付加され、差動増幅器Ａ０の逆相の出力ノードと差動増幅器Ａ１の逆相の入力ノードとの間の配線には配線抵抗Ｒ０ｂ及び配線容量Ｃ０ｂが付加される。
【００１９】
また同様に、差動増幅器Ａ１の正相及び逆相の出力ノードは、それぞれ差動増幅器Ａ２の正相及び逆相の入力ノードに接続され、差動増幅器Ａ２の正相及び逆相の出力ノードは、それぞれ差動増幅器Ａ３の正相及び逆相の入力ノードに接続される。そして、差動増幅器Ａ３の正相及び逆相の出力ノードは、それぞれ差動増幅器Ａ４の正相及び逆相の入力ノードに接続され、差動増幅器Ａ４の正相及び逆相の出力ノードは、それぞれ差動増幅器Ａ５の正相及び逆相の入力ノードに接続される。さらに、差動増幅器Ａ５の正相及び逆相の出力ノードは、それぞれ差動増幅器Ａ０の逆相及び正相の入力ノードに接続される。
【００２０】
なお、図１においては、上記のように差動増幅器Ａ０〜Ａ５間の配線に付加される配線抵抗Ｒ１ａ〜Ｒ５ａ，Ｒ１ｂ〜Ｒ５ｂ及び配線容量Ｃ１ａ〜Ｃ５ａ，Ｃ１ｂ〜Ｃ５ｂが示される。
【００２１】
このとき、図１に示されるように、本実施の形態に係るＲＣ発振回路では、折り返された信号が伝達される差動増幅器Ａ５が差動増幅器Ａ０及び差動増幅器Ａ１の間に配置され、同じく差動増幅器Ａ４が差動増幅器Ａ１及び差動増幅器Ａ２の間に配置される。
【００２２】
すなわち、一般的には、トランジスタを用いたｍ段からなる差動増幅器は、ｍが偶数であれば順にＡ０，Ａｍ，Ａ１，Ａ（ｍ−１），Ａ２，Ａ（ｍ−２），・・・，Ａ｛（ｍ／２）−１｝，Ａ（ｍ／２）と配列され、奇数であれば順にＡ０，Ａｍ，Ａ１，Ａ（ｍ−１），Ａ２，Ａ（ｍ−２），・・・，Ａ（ｍ＋１）／２，Ａ（ｍ−１）／２と配列される。
【００２３】
このような配列によって、差動増幅器Ａ０〜Ａ５間の配線長がほぼ等しくされるため、差動増幅器Ａ０〜Ａ５間の抵抗成分及び容量成分のばらつきが回避され、これらの成分が低減される。
【００２４】
より具体的には、従来のように差動増幅器Ａ０〜Ａ５間の抵抗成分及び容量成分の大きさを最も長い配線長に付加される抵抗成分及び容量成分の大きさに合わせるようレイアウトした場合のレイアウト面積を１、該抵抗成分及び容量成分をそれぞれ１としたとき、本実施の形態に係る上記レイアウト方法ではレイアウト面積を１、抵抗成分及び容量成分を共に１／（ｍ／２）とすることができる。
【００２５】
なお、図１に示された差動増幅器Ａ０〜Ａ５は同様な構成を有し、例えば差動増幅器Ａ１の構成が図２に示される。図２に示されるように、差動増幅器Ａ１はＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４とＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２とバイアス配線Ｂ０，Ｂ１とを含む。
【００２６】
ここで、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ2のソースには電源電圧Ｖｃｃが供給され、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２のゲートはバイアス配線Ｂ０に接続される。また、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２のソースは共通接続され、接地ノードとの間にＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４が並列接続される。そして、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４のゲートは共にバイアス配線Ｂ１に接続される。
【００２７】
上記のような構成を有する差動増幅器Ａ１では、ＰチャネルＭＯＳトランジスタＰＴ１のドレインノードから信号Ｓ７が出力され、ＰチャネルＭＯＳトランジスタＰＴ２のドレインノードから信号Ｓ１が出力される。また、ＮチャネルＭＯＳトランジスタＮＴ１のゲートには信号Ｓ０が供給され、ＮチャネルＭＯＳトランジスタＮＴ２のゲートには信号Ｓ６が供給される。これより、差動増幅器Ａ１は入力される信号Ｓ０，Ｓ６の電位差に応じて、信号Ｓ１，Ｓ７を出力する。
【００２８】
このように、図１に示されたＲＣ発振回路では、差動増幅器Ａ０〜Ａ５の正相の出力ノードからそれぞれ信号Ｓ０〜Ｓ５が出力され、差動増幅器Ａ０〜Ａ５の逆相の出力ノードからそれぞれ信号Ｓ６〜Ｓ１１が出力される。そして、図３に示されるように、これらの信号Ｓ０〜Ｓ１１からなる１２相の出力波形はパルス状を成し、位相差がそれぞれΔとされる。そして、ｎを０から５の自然数とするとき、信号Ｓｎと信号Ｓ（ｎ＋６）は常に位相が１８０度ずれた関係を有する。
【００２９】
このとき、本実施の形態に係る多相ＲＣ発振回路では、上記のように差動増幅器Ａ０〜Ａ５間の配線長がほぼ等しくされ、差動増幅器Ａ０〜Ａ５間の抵抗成分及び容量成分をばらつきが回避されるため、該Δのばらつきはπ／６（rad）±２％程度まで小さくされ、結果的に６００ＭＨｚ程度の高い発振周波数が実現される。
【００３０】
ここで、図１に示された多相ＲＣ発振回路は、一例として図４に示されるようにレイアウトすることができる。図４に示されるように、図１に示された差動増幅器Ａ０〜Ａ５は、図面上左から差動増幅器Ａ０，Ａ５，Ａ１，Ａ４，Ａ２，Ａ３の順に互いに隣接配置され、電源電圧Ｖｃｃを供給する電源配線ＰＬと接地電圧Ｇｎｄを供給する接地配線ＧＬ、及びバイアス配線Ｂ０，Ｂ１がそれぞれ共通配線される。
【００３１】
そして、差動増幅器Ａ０〜Ａ５は、ＰチャネルＭＯＳトランジスタ形成領域ＲＰとＮチャネルＭＯＳトランジスタ形成領域ＲＮとの間の配線領域ＲＬに形成された配線により相互に接続される。ここで、図４においては該配線が全て同一パターンでレイアウトされる例が示されると共に、伝送される信号が各配線に対応して記されている。
【００３２】
図５は図４に記された差動増幅器Ａ１のレイアウトを拡大した平面図であり、図２に示された回路図に対応するものである。図５に示されるように、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２のソースが共通の領域ＰＳに形成され、ゲートが形成される領域ＰＧを挟んで対向するドレイン領域ＰＤに各ドレインが形成される。また同様に、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４のゲートが領域ＮＧに、ソース及びドレインがそれぞれ領域ＮＳ，ＮＤに形成される。ここで例えば、信号Ｓ１が伝送される配線の一端はＰチャネルＭＯＳトランジスタＰＴ２のドレインに接続され、他端は差動増幅器Ａ２のＮチャネルＭＯＳトランジスタのゲートに接続される。
【００３３】
以上より、本発明の実施の形態に係る多相ＲＣ発振回路とそのレイアウト方法によれば、差動増幅器Ａ０〜Ａ５間の抵抗成分及び容量成分を均一化して低減すると共に多相出力波形間の位相ばらつきを低減できるため、レイアウト面積を増大させることなく発振周波数を高めることができる。
【００３４】
なお、上記においては、本発明を多相のＲＣ発振回路へ適用した場合について説明したが、単相のＲＣ発振回路へ同様に適用しても良く、さらには差動増幅器Ａ０〜Ａ５の代わりにインバータなどを用いた発振回路に適用することもできる。
【００３５】
【発明の効果】
本発明に係る発振回路とそのレイアウト方法によれば、複数個の増幅手段間の配線長をほぼ均等にして該配線長の最大値を抑制することができるため、レイアウト面積を増大させることなく発振周波数の高い発振回路を提供することができる。また、増幅手段を多相ＲＣ発振回路とすれば、位相ばらつきが低減された多相の出力信号を得ることができるため、周波数がより高い信号を生成し得る発振回路を提供することができる。
【００３６】
【図面の簡単な説明】
【図１】本発明の実施の形態に係る多相ＲＣ発振回路の構成を示す回路図である。
【図２】図１に示された差動増幅器の構成を示す回路図である。
【図３】図１に示された多相ＲＣ発振回路の動作を示す波形図である。
【図４】図１に示された多相ＲＣ発振回路のレイアウトを示す平面図である。
【図５】図４に示された差動増幅器のレイアウトを拡大した平面図である。
【図６】従来の発振回路における第一のレイアウト例を示す回路図である。
【図７】従来の発振回路における第二のレイアウト例を示す回路図である。
【符号の説明】
１  インバータ、Ｕ１〜Ｕ３，Ｄ１〜Ｄ３，Ａ０〜Ａ５  差動増幅器、ＮＴ１〜ＮＴ４  ＮチャネルＭＯＳトランジスタ、ＰＴ１〜ＰＴ２  ＰチャネルＭＯＳトランジスタ、ＰＬ  電源配線、ＧＬ  接地配線、Ｂ０，Ｂ１  バイアス配線、Ｃ０ａ〜Ｃ５ａ，Ｃ０ｂ〜Ｃ５ｂ  配線容量、Ｒ０ａ〜Ｒ５ａ，Ｒ０ｂ〜Ｒ５ｂ  配線抵抗、ＲＰ  ＰチャネルＭＯＳトランジスタ形成領域、ＲＬ  配線領域、ＲＮ  ＮチャネルＭＯＳトランジスタ形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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