(57)【特許請求の範囲】
【請求項１】
マトリックス形態で配列された複数のメモリセルの小ブロックをそれぞれ有する複数の大ブロックが行方向に並べられて配列されたセルアレイと、
大ブロックに対応させて複数の読出／書込回路とを備える半導体メモリ装置において、
第１の列アドレス信号を入力とし、これに応じて各大ブロック内の小ブロックを１つずつ同時に選択する第１デコーディング回路と、
第２の列アドレス信号を入力とし、これに応じて複数の読出／書込回路のうちの１つを選択する第２デコーディング回路と、を備え、
第２デコーディング回路による読出／書込回路の選択で、行方向に並べて配列された複数の大ブロックの中から１つの大ブロックを選択的にデータ入／出力経路と接続することで大ブロックの選択がなされるようにしたことを特徴とする半導体メモリ装置。
【請求項２】
第１アドレス信号及び第２アドレス信号が列アドレスであり、且つ第２アドレス信号が第１アドレス信号より上位ビットである請求項１記載の半導体メモリ装置。
【請求項３】
マトリックス形態で配列された複数のメモリセルの小ブロックをそれぞれ有する複数の大ブロックが行方向に並べられて配列されたセルアレイを有する半導体メモリ装置において、
小ブロック及び小ブロック内の列を選択する列デコーダと、
小ブロック選択のために、小ブロック選択アドレス信号をデコーディングして列デコーダに出力する小ブロックプリデコーダと、
選択に該当した小ブロック内の列選択のために、列選択アドレス信号をデコーディングして列デコーダに出力する列プリデコーダと、
大ブロック選択アドレス信号をデコーディングして大ブロックに対応させて設けた読出／書込回路に対して出力し、それにより読出／書込回路を選択的にエネーブルさせて大ブロックとデータ入／出力経路を選択的に接続可能とする大ブロックプリデコーダと、
を備えることを特徴とする半導体メモリ装置。
【請求項４】
マトリックス形態で配列された複数のメモリセルの小ブロックをそれぞれ有する複数の大ブロックが行方向に並べられて配列されたセルアレイと、
大ブロックに対応させて複数の読出／書込回路とを備える半導体メモリ装置のデコーディング方法において、
小ブロック及び列の選択に係る第１アドレス信号に応じて各大ブロック内の小ブロックを１つずつ同時に選択すると共に選択された小ブロック内の列を選択する第１デコーディング過程と、
大ブロックの選択に係る第２アドレス信号に応じて読出／書込回路のみを選択するようにして１つの大ブロックを選択的にデータ入／出力経路へ接続する第２デコーディング過程と、
を含んでメモリセル選択を行うことを特徴とするデコーディング方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特にメモリセルデータの読出及び書込のためのデコーディング回路及びその方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置ではその高集積化により低電圧化が要求され、そしてこの要求を満たすためにメモリセルアレイの構成を多数の小アレイブロックに分けるようになってきている。つまり、メモリセルの選択時に該当メモリセルを含む小アレイブロックのみをエネーブルさせることで電流消費を抑えるようにしている。このような小アレイブロック化の傾向は、半導体メモリ装置の高集積化に伴ってより一層加速されていくと思われる。
【０００３】
一方、半導体メモリ装置においてデータの読出あるいは書込を行うときにメモリセルを選択するためには、まずアドレスの全てのビットをデコーディングしなければならないが、このアドレスのデコーディングに要する時間は半導体メモリ装置の動作速度を左右することになる。したがって、半導体メモリ装置の動作速度を減少させないようなアドレスデコーディング回路を設けた半導体メモリ装置が求められている。
【０００４】
これらに関連して図６に、従来における一般的なデコーディング方法をもった半導体メモリ装置を概略的にブロック図で示す。メモリセルアレイ１０はｎ個の大ブロックＬＢ１〜ＬＢｎから構成され、さらに各大ブロックＬＢはマトリックス形態にメモリセルを配したｍ個の小ブロックＳＢ（１１〜１ｍ、２１〜２ｍ、……、ｎ１〜ｎｍ）をそれぞれ有している。尚、図中、２０は行アドレスバッファ、３０は行プリデコーダ、４０は行デコーダ、５０は列アドレスバッファ、６０は列プリデコーダ、７０は小ブロックプリデコーダ、８０は大ブロックプリデコーダ、９０は列デコーダ、そして１００は前記大ブロックＬＢ１〜ＬＢｎと同じ数となるｎ個の読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎをそれぞれ示す。
【０００５】
この図６に示す回路の動作タイミングを表す図７の波形図を参照して、そのデコーディング動作を説明する。まず、行プリデコーダ３０は、行アドレスバッファ２０を経て入力されるｉ個のアドレス信号Ａｘ１〜Ａｘｉをプリデコーディングしてｈ個のアドレス信号を行デコーダ４０に出力し、そして行デコーダ４０はｋ個の行アドレス信号の１つを出力してメモリセルアレイ１０に送る。
【０００６】
列アドレスバッファ５０は、入力されるｊ個のアドレス信号Ａｙ１〜Ａｙｊをバッファリングした後、列プリデコーダ６０、小ブロックプリデコーダ７０、及び大ブロックプリデコーダ８０にそれぞれｐ、ｑ、及びｒ個のアドレス信号を出力する。列プリデコーダ６０、小ブロックプリデコーダ７０、及び大ブロックプリデコーダ８０は、それぞれ入力されるｐ、ｑ、及びｒ個のアドレス信号をプリデコーディングし、それぞれｌ、ｍ、及びｎ個のアドレス信号を列デコーダ９０に出力する。そして列デコーダ９０はｂ個のアドレス信号の１つを出力してメモリセルアレイ１０に送る。
【０００７】
その結果、行デコーダ４０により所定のワード線に接続されているメモリセルが選択され、そして、列デコーダ９０から出力されるアドレス信号の上位ビットにより大ブロックＬＢが選択され、その次の上位ビットにより、選択された大ブロックＬＢ内の小ブロックＳＢが選択され、さらに当該小ブロックＳＢ内の列が下位ビットによって最終的に選択される。
【０００８】
このようなメモリ装置においては通常、読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎも大ブロックＬＢ１〜ＬＢｎと同様の単位で区分される（すなわち大ブロックＬＢ１〜ＬＢｎは読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎを分割する単位となる）ので、各大ブロックＬＢと読出／書込回路Ｒ／Ｗとの間でｄ個のデータビットがやりとりされる。
【０００９】
したがって、データ読出時に上記のような方法でメモリセルが選択されると、大ブロックプリデコーダ８０から出力されるアドレス信号によって大ブロックＬＢに対応する読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎも選択され、選択されたメモリセルのデータが読出されてデータ入／出力経路であるデータ入／出力線Ｉ／Ｏに送られる。その逆にデータを書込む場合のデータが書込まれるメモリセルも、上記のような方法で選択される。
【００１０】
図７に示すように、大ブロック選択アドレス信号３０１により読出／書込回路選択信号３１１及び大ブロック選択信号３１２がエネーブルされ、所定の読出／書込回路Ｒ／Ｗと大ブロックＬＢが選択される。そして、大ブロック選択信号３１２と小ブロック選択アドレス信号３０２により小ブロック選択信号３１３がエネーブルされ、選択された大ブロック内の小ブロックが選択される。その次に、小ブロック選択信号３１３と列選択アドレス信号３０３により列選択信号３１４がエネーブルされることで、最終的に希望の列が選択される。
【００１１】
以上のように、従来のデコーディング方法での最終的な列選択は、まずアドレス信号の上位ビットにより大ブロックを選択し、その次の上位ビットによって当該大ブロック内の小ブロックを選択してから、所定の列を選択するようになっており、このとき、読出／書込回路も大ブロックと同様の単位でデコーディングが行われる。このためには、上述のように、大ブロックをデコーディングするアドレスビットを読出／書込回路にも使用する必要がある。したがって、該当アドレスを全部入力可能なデコーディングパスを大ブロックと読出／書込回路の両方に対して構成する必要があるが、これは、少なくない論理ゲートを経なければならないことから遅延の発生要因となるし、また、それだけレイアウト（lay -out）面積を占めることになるため高集積化に影響するというような不都合がある。
【００１２】
【発明が解決しようとする課題】
したがって本発明の目的は、論理ゲートを多数備えることからくる遅延及びレイアウト面積の増加を解決できる半導体メモリ装置のデコーディング回路を提供することにある。また、列選択を遂行するための回路構成をよりコンパクトにできる半導体メモリ装置のデコーディング回路の提供を目的とする。また、多数の小ブロックを有してなる多数の大ブロックから構成されるセルアレイをもつ半導体メモリ装置について、大ブロック選択とは独立させて列アドレスの入力から多数の小ブロックのうちの特定の小ブロックを選択できる列デコーダを提供することで、デコーディング段階のより簡素化を可能とするデコーディング回路の提供を目的とする。またさらに、論理ゲートを多数備えることによる遅延及びレイアウト面積の増加を効果的に解決できるようなデコーディング方法の提供を目的とする。加えて、最小限のデコーディング段階を経て列選択を遂行できるようなデコーディング方法の提供を目的とする。さらに加えて、多数の小ブロックをもつ多数の大ブロックで構成されるセルアレイを有する半導体メモリ装置について、大ブロック選択とは独立させて列アドレスの入力から多数の小ブロックのうちの特定の小ブロックを選択できるような列デコーダを提供すると共に、デコーディング段階の簡略化を可能とするデコーディング方法の提供を目的とする。
【００１３】
【課題を解決するための手段】
このような目的を達成するために本発明は、それぞれ多数の小ブロックを有する複数の大ブロックから構成されるセルアレイと、各大ブロック内の小ブロック及び小ブロック内の列を選択する列デコーダと、大ブロックに対応させて設けられた読出／書込回路とを有する半導体メモリ装置に関し、そのデコーディング回路について、システムから供給される列アドレス信号を入力として内部用列アドレス信号に整形する列アドレスバッファと、列アドレスバッファの出力信号のうち小ブロックの選択に係る列アドレス信号をデコーディングする小ブロックプリデコーダと、列アドレスバッファの出力信号のうち列選択に係る列アドレス信号をデコーディングする列プリデコーダと、小ブロックプリデコーダ及び列プリデコーダの各出力信号を入力として小ブロック及び小ブロック内の列を選択する列デコーダと、列アドレスバッファの出力信号のうち大ブロックの選択に係る列アドレス信号をデコーディングして読出／書込回路を選択する大ブロックプリデコーダと、を備えるようにし、大ブロックプリデコーダにより読出／書込回路を選択して大ブロックを選択的にデータ入／出力線と接続することで大ブロックについての選択を行うようにすることを特徴とする。
【００１４】
また、そのデコーディング方法は、小ブロック及び列の選択に係る列アドレス信号に応じて各大ブロック内の小ブロックを１つずつ同時に選択すると共に選択された小ブロック内の列を選択する第１デコーディング過程と、大ブロックの選択に係る列アドレス信号に応じて読出／書込回路のみを選択するようにして１つの大ブロックを選択的に入／出力経路へ接続する第２デコーディング過程とを含んでメモリセル選択を行うことを特徴とするものである。
【００１５】
【実施例】
以下、添付の図面を参照して本発明の好適な実施例を詳細に説明する。尚、図中の同じ構成要素に対してはできるだけ同じ符号を使用している。
【００１６】
以下の説明において、列アドレス、小ブロックプリデコーダ回路、大ブロックプリデコーダなどについて特定の詳細が多く述べられるが、本発明はこれらに限られるものではなく、例えばこれら特定の詳細を適切に変形しても本発明を実施可能であることは、この技術分野における通常の知識を有する者であれば容易に理解できるであろう。
【００１７】
ここでいう“大ブロック”とは、アドレス信号の上位ビットの組合せによって選択可能なようにして、チップ内の行方向、列方向に分割的に多数配列されたセルアレイ構成を有するブロックを意味する。また“小ブロック”とは、大ブロック選択についてのアドレス信号の上位ビットより下位のビットの組合せによって選択可能なようにして、大ブロック内で分割的に多数配列されたセルアレイ構成を有するブロックを意味する。
【００１８】
図１は本発明の容易な理解のために示す半導体メモリ装置のブロック構成図である。同図に示す構成は上述の図６に示した構成に比べて、大ブロックプリデコーダ８０の出力信号が読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎのみに入力され、また、列デコーダ９０がｆ個のアドレス信号を各大ブロックＬＢ１〜ＬＢｎに対して出力するという違いがある。
【００１９】
すなわち、列デコーダ９０は大ブロックＬＢの選択に係るアドレス信号を入力としておらず、小ブロックＳＢ及びその列の選択に係るアドレス信号から、メモリセルアレイ１０の大ブロックＬＢ１〜ＬＢｎを構成する小ブロックＳＢ１１〜ＳＢｎｍの選択及びその列選択のみを担当するよになっている。これは、列デコーダ９０による大ブロックＬＢ１〜ＬＢｎの選択は行われないということを意味している。そして、大ブロックプリデコーダ８０は、大ブロックＬＢの選択に関連するアドレス信号のみを入力とし、さらに、その出力信号を読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎにのみ供給するようにされており、メモリセルアレイ１０の大ブロックＬＢ１〜ＬＢｎの選択については読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎによって行うようになっている。つまり、図１に示す構成上の特徴は、列デコーダ９０により、各大ブロックＬＢ１〜ＬＢｎの所定の小ブロックＳＢ１１〜ＳＢｎｍが独立的に選択され、選択された小ブロックＳＢの属する大ブロックＬＢの選択については、読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎによってなされる点にある。このような選択方式とする場合、列デコーダ９０によって同時にエネーブルされた複数の小ブロックＳＢから出力されたデータ、あるいはいずれかの小ブロックＳＢへ入力されるべきデータが該当する回路に接続されたデータ線にのることによるデータの衝突が予想されるが、これについては後述の説明からその可能性のないことが明らかになる。
【００２０】
図２は、本発明によるデコーディング回路及びその方法に関する詳細な説明のために示すセルアレイの構成図である。同図には、セルアレイが４つの大ブロックＬＢ１〜ＬＢ４で構成されると共に、１つの大ブロック内に４つの小ブロックが構成された例を示している。以下の回路構成の説明においてはこの図２に示す構成を基にすることとし、したがって、各回路について、１６個の小ブロックＳＢ１〜ＳＢ１６で構成されるセルアレイを仮定したものを代表的に説明する。
【００２１】
図３に示すのは、図２の構成に基づいて実施した小ブロックプリデコーダ７０の回路例で、図１における符号７０で示す小ブロックプリデコーダに相当する回路である。図２の構成に基づいて必要となる図３に示すような小ブロックプリデコーダ７０は全部で４個となるが、図３にはそのうちの１つを示している。また、これら４個の小ブロックプリデコーダ７０のそれぞれには、列アドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８が２つずつ組合わせて入力される。
【００２２】
この図３の小ブロックプリデコーダ７０は、列アドレスバッファ５０から出力されて小ブロックＳＢの選択に係る列アドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８のうちの２つを入力とするＮＡＮＤゲート１０２と、このＮＡＮＤゲート１０２の出力及びチップエネーブル信号のデコーディング信号バーＣＳＤＥＣを入力とし、小ブロック選択信号Ｉｉ（ｉ＝１〜４のいずれか）を出力するＮＯＲゲート１０４とから構成される。ＮＯＲゲート１０４に入力される信号バーＣＳＤＥＣは、システムから供給されるチップ選択信号バーＣＳを内部信号に整形しデコーディングした信号である。
【００２３】
このような構成をもった小ブロックプリデコーダ７０から出力される４つの小ブロック選択信号Ｉｉによってエネーブルされる小ブロックＳＢは、図２の構成でいえば、例えばＳＢ１、ＳＢ５、ＳＢ９、ＳＢ１３あるいはＳＢ２、ＳＢ６、ＳＢ１０、ＳＢ１４のように同時に４個が選択される。尚、この実施例では上記アドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８を列アドレスとしているが、これはチップの設計方針に従って変更可能なものである。
【００２４】
図４に示すのは、図２の構成に基づいて実施した大ブロックプリデコーダ８０の回路例で、図１における符号８０で示す大ブロックプリデコーダに相当する回路である。図２の構成に基づいて必要となる図４に示すような大ブロックプリデコーダ８０は全部で４個となるが、図４にはそのうち１つを示している。また、これら４個の大ブロックプリデコーダ８０のそれぞれには、列アドレス信号Ａ９、バーＡ９、Ａ１０、バーＡ１０が２つずつ組合わせて入力される。
【００２５】
この図４の大ブロックプリデコーダ８０は、列アドレスバッファ５０から出力されて大ブロックＬＢの選択に係る列アドレス信号Ａ９、バーＡ９、Ａ１０、バーＡ１０のうちの２つを入力とするＮＡＮＤゲート１１２と、このＮＡＮＤゲート１１２の出力及びチップエネーブル信号のデコーディング信号バーＣＳＤＥＣを入力とし、大ブロック選択信号Ｊｉ（ｉ＝１〜４のいずれか）を出力するＮＯＲゲート１１４とから構成される。
【００２６】
このような構成をもった大ブロックプリデコーダ８０から出力される４つの大ブロック選択信号Ｊｉに従ってエネーブルとされる大ブロックＬＢは、図２の構成でいえば、大ブロックＬＢ１〜ＬＢ４のうちの１つとなる（ただし大ブロックＬＢは直接的にエネーブルとされるものではない）。
【００２７】
つまり、図２に示すような構成のセルアレイにおける大ブロックＬＢの選択については、図４のような大ブロックプリデコーダ８０から出力されるアドレス信号が図１に示す読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎに入力されて選択が行われることで、対応する大ブロックＬＢ１〜４がデータ入／出力経路であるデータ入／出力線Ｉ／Ｏと選択的に接続され、それにより大ブロックＬＢ１〜４の選択が行われるようになっている。このとき、小ブロックＳＢが図３のような小ブロックプリデコーダ７０によって選択され、また、このようにして選択される大ブロックＬＢ及びそれに属する小ブロックＳＢ内における列が、列デコーダ９０により選択される。その結果、大ブロックＬＢ及び小ブロックＳＢのデコーディング過程が達成される。
【００２８】
このようなデコーディング過程について、図５のタイミング図を参照して更に説明する。
【００２９】
行デコーダ４０により小ブロックＳＢの所定のワード線が選択され、これに接続されているメモリセルが選択される。そして、アドレス信号の上位ビットにより列デコーダ９０が小ブロックＳＢの選択を行い、またその下位ビットによって当該小ブロック内の列が選択される。このとき、大ブロックＬＢに対するデコーディングを行っていないので、ｎ個の大ブロックＬＢにおいて列デコーダ９０から出力されるアドレス信号に対応して小ブロックＳＢが選択される。それにより、データ線の複数選択による入／出力経路でのデータ衝突が予想されるが、これは次のような理由から回避できる。
【００３０】
すなわち、データ読出動作において、各大ブロックＬＢごとに選択されたメモリセルのデータが該当する読出／書込回路Ｒ／Ｗにそれぞれ至るとになるが、ｎ個の読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎでは、大ブロックプリデコーダ８０の出力信号Ｊｉにより１つの読出／書込回路Ｒ／Ｗのみがエネーブルされているため、結局、デコーディングされる大ブロックＬＢを１つとできることになり、したがって選択に該当した１つの大ブロックＬＢ内のメモリセルデータが読出されて出力される。つまり、選択に該当していないデータが読出／書込回路Ｒ／Ｗを通過することはなく、選択に該当したデータのみが最終的にデータ入／出力経路まで伝送される。一方、データ書込動作時にも同様にして、選択に該当した読出／書込回路Ｒ／Ｗのみを入力データが通過できるので、該当する大ブロックＬＢ内のメモリセルにのみデータが書込まれる。
【００３１】
このようなデコーディング過程における各信号の状態については、図５に示すようになる。すなわち、大ブロック選択アドレス信号４０１により読出／書込回路選択信号４０２がエネーブルされ、所定の読出／書込回路Ｒ／Ｗが選択される。そして、小ブロック選択アドレス信号４０３により小ブロック選択信号４０４がエネーブルされ、全ての大ブロックＬＢ内の小ブロックＳＢが１つずつ選択される。さらに、小ブロック選択信号４０４と列選択アドレス信号４０５により列選択信号４０６がエネーブルされ、所定の列が選択される。
【００３２】
以上より分かるように、この実施例によるデコーディング回路及び方法では、大ブロックデコーディングを効率的に簡略化することができるので、アドレスデコーディング全体での遅延時間を減少させられ、さらに、大ブロック自体のデコーディングに係る論理ゲートを省略することができるので、デコーディング回路の占めるレイアウト面積を減少させることが可能となる。
【００３３】
図１乃至図４に示した回路構成などは、本発明の技術的思想に立脚して実施した最適の実施例であるが、これは、当該技術分野で通常の知識を有する者なら分かるように、本発明の思想を達成するために示した一例に過ぎず、本発明によるデコーディング方法は他の各種セルアレイ及び回路構成をもっても実施可能である。また、この実施例では特に示していないが、半導体メモリ装置の歩留りを向上させるためにチップ内に備えられる冗長セルアレイ及びそのデコーディング回路などを考慮して本発明によるデコーディング回路及び方法を実施することもでき、さらには、セルアレイとデータ入／出力バッファとの間に接続される伝送手段としての入／出力線や入／出力センスアンプなどが、各小ブロック単位あるいは大ブロック単位で組み込み可能とされる。
【００３４】
【発明の効果】
以上述べてきたように本発明は、大ブロックデコーディングと小ブロックデコーディングをそれぞれ独立的に遂行できるようにして、より簡略化されたデコーディング方法及び回路を提供できるので、アドレスデコーディング全体にかかる時間を短縮でき、また、デコーディング回路が占めるレイアウト面積を減少させられる。加えて、従来からの半導体メモリ装置におけるデコーディングにも容易に適用させられるという利点がある。
【図面の簡単な説明】
【図１】本発明によるデコーディング回路及び方法を採用した半導体メモリ装置を概略的に示すブロック図。
【図２】本発明に係るセルアレイの説明図。
【図３】図１に示す小ブロックプリデコーダの実施例を示す回路図。
【図４】図１に示す大ブロックプリデコーダの実施例を示す回路図。
【図５】図２〜図４に示す回路構成を有した図１に示す半導体メモリ装置における信号タイミング図。
【図６】従来のデコーディング回路及び方法を用いた半導体メモリ装置を概略的に示すブロック図。
【図７】図６に示す半導体メモリ装置における信号タイミング図。
【符号の説明】
１０  セルアレイ
５０  列アドレスバッファ
６０  列プリデコーダ
７０  小ブロックプリデコーダ
８０  大ブロックプリデコーダ
９０  列デコーダ
１００  読出／書込回路
ＬＢ１〜ｎ  大ブロック
ＳＢ１１〜ｎｍ  小ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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