(57)【特許請求の範囲】
【請求項１】
軟判定多値データに変換された受信符号のブランチメトリックを計算するブランチメトリック計算手段と、
前記ブランチメトリック計算手段が計算したブランチメトリック及び１時点前のパスメトリックから現時点のパスメトリックを計算するとともに生き残りパスを決定する加算比較選択手段と、
前記加算比較選択手段が決定した生き残りパスを記憶するパスメモリ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックを正規化する正規化手段と、
前記正規化手段が正規化したパスメトリックを前記１時点前のパスメトリックとして格納するパスメトリックレジスタ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックに基づき前記パスメモリ手段に記憶されている生き残りパスの中の１つを最尤パスとして決定する最尤パス決定手段と、
前記最尤パス決定手段が決定した最尤パスに従い情報を再生する復号手段と、
を含む軟判定ビタビ復号装置において、
前記軟判定多値データを構成するビット列を、前記受信符号の振幅に応じたビット数ｎ（ｎは正の整数）だけ下位側にシフトし、上位ｎビットを０に固定する変換手段を設け、該変換手段により変換された軟判定多値データからブランチメトリックを計算するようにし、
前記パスメトリックレジスタ手段は、前記加算比較選択手段が計算した複数のパスメトリックをそれぞれ格納している複数のレジスタの特定位置のビットが全て１になったか否かを判定する手段と、前記特定位置を前記ビット数ｎの値に応じて決定する手段とを備え、
前記正規化手段は、前記複数のレジスタの前記特定位置のビットが全て１になったと判定されたときに前記特定位置のビットを全て０に置換する
ことを特徴とする軟判定ビタビ復号装置。
【請求項２】
前記受信符号は０系及び１系の２つの符号で構成され、前記ブランチメトリック計算手段は、０系及び１系の軟判定データの１に対するメトリックをそれぞれ計算する第１及び第２の排他的論理和回路と、０系の軟判定データの０及び１に対するメトリックの二乗を計算する第１及び第２の二乗回路と、１系の軟判定データの０及び１に対するメトリックの二乗をそれぞれ計算する第３及び第４の二乗回路と、前記第１及び第３の二乗回路の出力の和、前記第１及び第４の二乗回路の出力の和、前記第２及び第３の二乗回路の出力の和、及び前記第２及び第４の二乗回路の出力の和をそれぞれ計算する第１から第４の加算回路とを有することを特徴とする請求項１に記載の軟判定ビタビ復号装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、通信路を介して受信した畳み込み符号系列を復号してもとの情報系列を再生する復号装置、具体的には受信した符号系列を多値データに軟判定し、ビタビアルゴリズムを用いて復号する軟判定ビタビ復号装置に関するものである。
【０００２】
【従来の技術】
畳み込み符号を復号するアルゴリズムのーつとしてビタビアルゴリズムがよく知られている(G.D.Forney, Jr., "The Viterbi Algorithm" proceedings of IEEE, vo1.61, pp268-278, Mar.1973 参照)。ビタビアルゴリズムは最尤復号を効率よく実行するアルゴリズムであり、受信した符号系列と送信側符号器で生成された可能性のあるすべての符号系列とを比較し、受信した符号系列に最も近い系列、即ちパスメトリックが最小のものを選択し、これを復号してもとの情報系列を再生するものである。
【０００３】
一般的なビタビ復号装置の構成を図５に示す。同図に示すようにこのビタビ復号装置は、ブランチメトリック計算回路１、ＡＣＳ回路（加算比較選択回路）２、パスメモリ３、最尤復号回路４、最尤状態検出器５、正規化回路６、パスメトリックレジスタ７を備える。ＡＣＳ回路２は加算器２１、比較器２２、選択器２３を含む。以下にこのビタビ復号装置の動作を説明する。
【０００４】
受信信号はその振幅を表すディジタルデータ（多値の軟判定データ）に変換される。ブランチメトリック計算回路１は、この軟判定データが入力されると、送信側の符号器が生成し得る全ての符号化データのそれぞれについて、その確からしさ（尤度）を表すブランチメトリックを計算する。ここではブランチメトリックは非負の値をとり、その最尤値（最小値）は０であるとする。
【０００５】
ＡＣＳ回路1２は、ブランチメトリック計算回路１で計算されたブランチメトリックに基づき以下のようにしてパスメトリックの計算を行う。ここでは畳込み符号の状態数（送信側の符号器が生成し得る全ての種類の符号化データの数）をNとする。
【０００６】
ＡＣＳS回路２は時刻k-1で計算したN個のパスメトリック｛GK-1(i):i=1,2,・・・,N｝に時刻kでのブランチメトリックを加算し、比較・選択を行なって、時刻kにおける正規化前の新たなパスメトリック｛GK(i);i=1,2,・・・,N｝を作る。
【０００７】
伝送路雑音によってパスメトリックが増加し、レジスタがオーバーフローすることを防止するために、正規化回路６は正規化前の全てのパスメトリックが予め設定した値を超える度に一定の減数を全てのパスメトリックから差し引く。これは例えば、正規化回路６内の減算回路の減数βKを、正規化前のすべてのパスメトリック｛GK(i)｝が予め設定された値を超えた場合には所定値に設定し、そうでない場合には０とすることにより実現される。これにより、各パスメトリックは式G'K(i)=GK(i)-βk;i=1,2,・・・,Nに従い正規化される。こうして作られた正規化後のパスメトリックG'k(i)はパスメトリックレジスタ７に蓄えられ、次の時刻に加算器２１に供給される。
【０００８】
また、ＡＣＳ回路２は、尤度の高いN種類のパスを比較・選択して時刻kにおける生き残りパスとしてパスメモリ３に供給する。最尤状態検出器５は減算前のパスメトリック｛GK(i)｝の最小値を検出すると同時に、この最小パスメトリックを有する状態(これを最尤状態と称する)を識別し、識別結果を最尤復号回路４に供給する。即ち、最小パスメトリックがGK(io)（=min(GK(i))）の場合、GK(io)の値を減数βKとすると同時に、ioを最尤状態信号として最尤復号回路４に供給する。最尤復号回路４は、所定の打ち切りパス長の長さだけそれぞれ蓄えられている複数の生き残りパスメトリックの中からioに対応するパスメトリックを選択し、その先頭データを復号して出力する。尚、ＡＣＳ回路２を複数具備し、処理を並列化することで処理の高速化を図ることも一般に行われている。
【０００９】
【発明が解決しようとする課題】
上記のような構成のビタビ復号装置を使用する伝送システムにおいて、伝送路上の雑音が大きい場合には受信側での誤り訂正能力を高める必要がある。一般に軟判定ビタビ復号において軟判定データのレベル数（量子化レベル数）を増やすと符号化利得すなわち誤り訂正能力が向上することが知られている。従って高い訂正能力を得たい場合には、軟判定データのビット幅（ビット数）を大きくすればよい。
【００１０】
しかし、軟判定データのビット幅が大きくなれば、ブランチメトリックのとり得る最大値が大きくなるため、ブランチチメトリック計算回路の規模も必然的に大きくなる。更に、ブランチメトリックが入力されるＡＣＳ回路内の加算器及び比較器のビット幅、ＡＣＳ演算結果を保持するパスメトリックレジスタのビット幅、ＡＣＳ演算結果を正規化する値（減数）は、ブランチメトリックの最大値によって決まるため、それらの回路規模も必然大きくなる。同様に、最尤状態検出器内のパスメトリックの最小値を求める比較器のビット幅もパスメトリックのとり得る最大値により決まるため、その回路規模も必然的に大きくなる。
【００１１】
ビタビ復号装置では、パスメトリックの値は徐々に増加していき、ー定の値に達する度に減算される動作が繰り返されるが、その間、ＡＣＳ回路内の加算器、比較器、及び最尤状態検出器内の比較器では、全てのビットが常時動作している（即ち、全てのビットが"0"と"1"との間で常時変化する）ため、ビット幅が大きくなるとそれに伴って消費電力が増大する。即ち、高い訂正能力を得るために軟判定データのビット幅（ビット数）を大きくすると、装置の消費電力が増大するという問題がある。
【００１２】
本発明は上記問題に鑑みなされたものであり、高い誤り訂正能力を有するビタビ復号装置の消費電力を低減することを目的とする。
【課題を解決するための手段】
上記目的を達成すべく、請求項１に記載の発明は、軟判定多値データに変換された受信符号のブランチメトリックを計算するブランチメトリック計算手段と、
前記ブランチメトリック計算が計算したブランチメトリック及び１時点前のパスメトリックから現時点のパスメトリックを計算するとともに生き残りパスを決定する加算比較選択手段と、
前記加算比較選択手段が決定した生き残りパスを記憶するパスメモリ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックを正規化する正規化手段と、
前記正規化手段が正規化したパスメトリックを前記１時点前のパスメトリックとして格納するパスメトリックレジスタ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックに基づき前記パスメモリ手段に記憶されている生き残りパスの中の１つを最尤パスとして決定する最尤パス決定手段と、
前記最尤パス決定手段が決定した最尤パスに従い情報を再生する復号手段と、
を含む軟判定ビタビ復号装置において、
前記軟判定多値データを構成するビット列を、前記受信符号の振幅に応じたビット数ｎ（ｎは正の整数）だけ下位側にシフトし、上位ｎビットを０に固定する変換手段を設け、該変換手段により変換された軟判定多値データからブランチメトリックを計算するようにし、
前記パスメトリックレジスタ手段は、前記加算比較選択手段が計算した複数のパスメトリックをそれぞれ格納している複数のレジスタの特定位置のビットが全て１になったか否かを判定する手段と、前記特定位置を前記ビット数ｎの値に応じて決定する手段とを備え、
前記正規化手段は、前記複数のレジスタの前記特定位置のビットが全て１になったと判定されたときに前記特定位置のビットを全て０に置換たことを特徴とする。
【００１４】
請求項２に記載の発明は請求項１に記載の発明において、前記受信符号は０系及び１系の２つの符号で構成され、前記ブランチメトリック計算手段は、０系及び１系の軟判定データの１に対するメトリックをそれぞれ計算する第１及び第２の排他的論理和回路と、０系の軟判定データの０及び１に対するメトリックの二乗を計算する第１及び第２の二乗回路と、１系の軟判定データの０及び１に対するメトリックの二乗をそれぞれ計算する第３及び第４の二乗回路と、前記第１及び第３の二乗回路の出力の和、前記第１及び第４の二乗回路の出力の和、前記第２及び第３の二乗回路の出力の和、及び前記第２及び第４の二乗回路の出力の和をそれぞれ計算する第１から第４の加算回路とを有することを特徴とする。
【００１５】
【発明の実施の形態】
図１に本発明のビタビ復号装置の一実施形態の構成を示す。図１において図４に示した要素と同じあるいは対応する要素には同じ符号を付している。即ち１はブランチメトリック計算回路、２はＡＣＳ回路（加算比較選択回路）、３はパスメモリ、４は最尤復号回路、５は最尤状態検出器、６は正規化回路、７はパスメトリックレジスタ７、２１は加算器、２２は比較器、２３は選択器２３である。本実施形態のビタビ復号装置は、ブランチメトリック計算回路１及びパスメトリックレジスタ７に後述の有効ビット数信号が供給され、また、パスメトリックレジスタ７から正規化回路６に後述の正規化指示信号が供給される点で図４の従来の復号装置と異なっている。
【００１６】
以下に、本実施形態のビタビ復号装置の動作を説明する。ここでは図６に示すようなフリップフロップからなるレジスタ５１，５２及び排他的論理和回路５３，５４から構成される畳み込み符号器から出力される０系の符号ＯＵＴ０及び１系の符号ＯＵＴ１からなる拘束長３、符号化率１／２の符号系列を受信し、これを軟判定して情報系列を再生するものとする。軟判定レベル数＝８、すなわち受信系列の量子化ビット数＝３とする。また、符号系列は符号なし２進データ（"0"または"1"）からなり、量子化後の受信系列値（軟判定データ）の"0"に対するメトリック及び"1"に対するメトリックは、下の表に示すように距離（振幅差）の二乗に従うものとする。
【００１７】
【表１】
0003847181.tif 000002
【００１８】
畳み込み符号化信号ＯＵＴ０及びＯＵＴ１を受信すると、不図示のＡ／Ｄ変換器によりそれらの振幅を複数ビット（この場合３ビット）で表現する多値（この場合８値）データに変換され、軟判定データとしてブランチメトリック計算回路１に入力される。
【００１９】
有効ビット数信号は、受信符号系列の強度（振幅）を定常的に監視する不図示の信号強度監視回路により生成される信号であり、受信状態が良好、即ち、受信符号系列の強度が大きいときには有効ビット数として小さい値を示し、受信状態不良、即ち、受信符号系列の強度が小さいときには有効ビット数として大きい値を示す。
【００２０】
図２にブランチメトリック計算回路１の内部構成を示す。同図に示すようにブランチメトリック計算回路１は、受信系列変換回路１１、メトリック計算回路１２ａ，１２ｂ、マルチプレクサ１３、二乗回路１４ａ，１４ｂ，１４ｃ，１４ｄ、加算回路１５ａ，１５ｂ，１５ｃ，１５ｄを含む。
【００２１】
受信系列変換回路１１は、０系、１系それぞれの受信系列を有効ビット数信号の示す値に応じて変換する回路である。例えば、有効ビット数信号の値が３であれば入力される０系及び１系受信系列をそのまま"0"に対する０系及び１系の受信系列のメトリック▲１▼及び▲３▼としてそれぞれ出力する。有効ビット数信号の値が２であれば受信系列の上位２ビットを下位２ビットにシフトし、最上位ビットに"0"を付加し、上記メトリック▲１▼及び▲３▼としてそれぞれ出力する。また、有効ビット数信号の値が１であれば受信系列の最上位ビットを最下位ビットとし、上位２ビットに"0"を付加し、上記メトリック▲１▼及び▲３▼としてそれぞれ出力する。
マルチプレクサ１３は、有効ビット数信号の値が３であれば"111"、有効ビット数信号の値が２であれば"011"、有効ビット数信号の値が１であれば"001"を選択して出力する回路である。
【００２２】
メトリック計算回路１２ａは、受信系列変換回路１１から出力されるメトリック▲１▼と有効ビット数信号の値に応じて"111","011","001"のいずれかを選択するマルチプレクサ１３の出力との間の差分、即ち変換後の０系の受信系列の"1"に対するメトリック▲２▼を求める回路である。また、メトリック計算回路１２ｂは、受信系列変換回路１１から出力されるメトリック▲３▼とマルチプレクサ１３の出力との間の差分、即ち変換後の１系の受信系列の"1"に対するメトリック▲４▼を求める回路である。
【００２３】
二乗回路１４ａはメトリック▲１▼を二乗して▲１▼２を出力する回路、二乗回路１４ｂはメトリック▲２▼を二乗して▲２▼２を出力する回路、二乗回路１４ｃはメトリック▲３▼を二乗して▲３▼２を出力する回路、二乗回路１４ｄはメトリック▲４▼を二乗して、▲４▼２を出力する回路である。
【００２４】
加算回路１５ａは▲１▼２と▲３▼２とを加算する回路、加算回路１５ｂは▲１▼２と▲４▼２とを加算する回路、加算回路１５ｃは▲２▼２と▲３▼２とを加算する回路、加算回路１５ｄは▲２▼２と▲４▼２とを加算する回路である。これにより、０系及び１系の受信系列の４種類の組み合わせ"00","01","10","11"に対する４種類のブランチメトリックが加算回路１５ａ〜１５ｄからＡＣＳ回路２に供給される。
【００２５】
次に図３を参照してパスメトリックレジスタ７から正規化回路６に供給される正規化指示信号について説明する。図３に示すように正規化回路６は、ＡＣＳ回路２が計算するパスメトリックから所定の値を減算して正規化する減算回路６１を含み、パスメトリックレジスタ７は、正規化後のパスメトリックを逐次保持するレジスタ７１と、特定ビット位置決定回路７２と、特定ビット位置決定回路７２の出力に従い正規化指示信号を出力するＮＡＮＤ回路７３とを含む。本実施の形態では、パスの総数は２拘束長−1＝２２＝４であるため、正規化回路６は減算回路６１を４つ備え、また、パスメトリックレジスタ７はレジスタ７１を４つ備える。
【００２６】
正規化回路６の減算回路６１は、入力されるパスメトリックからー定値を差し引く減算を、ＮＡＮＤ回路７３が供給する正規化指示信号が"0"のときにパスメトリックの特定位置のビットを"0"に置換することにより実現する。正規化指示信号が"1"を取るときには正規化は行われない。
【００２７】
特定ビット位置決定回路７２は、パスメトリックのどの位置のビット（以下、特定ビット位置という）を"0"に置換すべきかを指定する回路である。特定ビット位置は、式１から計算されるパスメトリックのとり得る値の最大値Pdiff(t)に応じて決定される。
Pdiff(t) = (K-1){BM(max)  BM(min)}  …  （式１）
K: 拘束長
BM(max): ブランチメトリックのとり得る値の最大値
BM(min): ブランチメトリックのとり得る値の最小値
例えば、K = 3, BM(max) = 49, BM(min) = 0  の場合、Pdiff(t) = 98 であり、これに応じた適切な特定ビット位置を決定する。
【００２８】
本実施形態では、有効入力ビット数信号の値１，２，３のそれぞれに応じた特定ビット位置を予め定めておき、特定ビット位置決定回路７２が出力する３つの特定ビット位置選択信号の中、入力される有効入力ビット数信号の値に対応するものを"1"とし、残りの２つを"0"とする。
【００２９】
また、有効入力ビット数信号の値１，２，３に対応してＮＡＮＤ回路７３を３つ設ける。各ＮＡＮＤ回路には、特定ビット位置決定回路７２の出力する３つの特定ビット位置選択信号の中の１つと正規化後の４つのパスメトリック（パスメトリックＰ１〜Ｐ４）の有効入力ビット数信号の値に対応した位置のビットの値とが入力され、その出力は各減算回路に供給される。
【００３０】
以上の構成により、有効入力ビット数信号の各値のそれぞれについて、正規化後の全てのパスメトリックがある値を超えると（即ち、各パスメトリックの所定の位置のビットが全て"1"になると）、対応のＮＡＮＤゲート７３の出力が"0"となり、各パスメトリックの所定の位置のビットが"0"に置換されることにより減算が行われる。
【００３１】
ＡＣＳ回路２、パスメモリ３、最尤状態検出回路５、最尤復号回路４は、本発明の本質部分ではなく、従来のものを使用できるので構成の説明は省略する。
【００３２】
次に、上記構成を有する本実施形態のビタビ復号装置の動作を説明する。最初にブランチメトリック計算回路１の動作を説明する。ここでは、ブランチメトリック計算回路１の出力ビット幅、すなわち加算回路１５ａ〜１５ｄのビット幅は７であるとする。有効入力ビット数信号の値が３の場合、０系及び１系の受信系列は、受信系列変換回路１１で変換されることなく、そのまま"0"に対するメトリック▲１▼及び▲３▼として出力される。従って、メトリック▲１▼及び▲３▼のとり得る値は０〜７の範囲であり、また、このときマルチプレクサは"111"を出力するので、メトリック計算回路１２ａ及び１２ｂが出力する変換後の受信系列の"1"に対するメトリック▲２▼及び▲４▼も０〜７の範囲である。ブランチメトリックは０〜７の二乗と０〜７の二乗との加算値であり、従って０〜９８(ビット列1100010)の範囲の値を取る。このとき加算回路１５ａ〜１５ｄはそれぞれ７ビットのすべてが動作状態（７つのビットが全て"0"と"1"との間で変化する状態）にある。
【００３３】
有効入力ビット数信号の値が２の場合、０系及び１系の受信系列は受信系列変換回路１１において1ビット下位にそれぞれシフトされる。例えば、７(ビット表記では111)は３(ビット表記では011)に変換される。従ってこの場合、メトリック▲１▼及び▲３▼のとり得る値は０〜３の範囲である。また、この場合マルチプレクサは"011"を出力するので、メトリック計算回路１２ａ及び１２ｂが出力する変換後の受信系列の"1"に対するメトリック▲２▼及び▲４▼も０〜３の範囲である。ブランチメトリックは０〜３の二乗と０〜３の二乗との加算値であり、従って０〜１８(ビット列0010010)の範囲の値を取る。このとき加算回路１５ａ〜１５ｄはそれぞれ上位２ビットが非動作状態（"00"に固定）であり、下位５ビットだけが動作状態にある。
【００３４】
有効入力ビット数信号の値が１の場合、０系及び１系の受信系列は受信系列変換回路１１において２ビット下位にそれぞれシフトされる。例えば、７(ビット表記では111)は１(ビット表記では001)に変換される。従ってこの場合メトリック▲１▼及び▲３▼のとり得る値は０または１である。また、この場合マルチプレクサは"001"を出力するので、メトリック計算回路１２ａ及び１２ｂが出力する変換後の受信系列の"1"に対するメトリック▲２▼及び▲４▼も０または１である。ブランチメトリックは０または１の二乗と０または１の二乗との加算値であり、従って０〜２(ビット列0000010)の範囲の値を取る。このとき加算回路１５ａ〜１５ｄはそれぞれ上位５ビットが非動作状態（"00000"に固定）であり、下位２ビットだけが動作状態にある。
【００３５】
次に、パスメトリックレジスタ７と正規化回路６の動作を説明する。ここで、図４に示すように1つのパスのパスメトリックレジスタのビット幅を９とし、正規化を行うための特定ビット位置の候補が、有効入力ビット数信号の値が３の場合には上位9ビット目(パスメトリックレジスタの最上位ビット)、２の場合には上位７ビット目、１の場合には上位４ビット目であるとする。
【００３６】
有効入力ビット数信号の値が３の場合、パスメトリックの正規化が行われるのは全てのパスのパスメトリック値が２５６(ビット列100000000)を超えたときであるため、９ビット幅のパスメトックレジスタは、９ビットの全てが動作状態にある。
【００３７】
有効入力ビット数信号の値が２の場合、パスメトリックの正規化が行われるのは全てのパスのパスメトリック値が６４(ビット列001000000)を超えたときであるため、９ビット幅のパスメトックレジスタの上位２ビットは"00"に固定で動作せず、下位７ビットが動作状態にある。
【００３８】
有効入力ビット数信号の値が１の場合、パスメトリックの正規化が行われるのは全てのパスのパスメトリック値が８(ビット列000001000)を超えたときであるため、９ビット幅のパスメトックレジスタの上位５ビットは"00000"に固定で動作せず、下位４ビットだけが動作状態にある。
【００３９】
本実施形態のビタビ復号装置では、有効ビット数信号の値が小さいときには各回路の動作率が減少し、それにより消費電力が低減される。従来のビタビ復号装置では、受信状態に関わらず軟判定データのレベル数（量子化レベル数）は一定（受信系列の有効ビット数を常時３とすることに相当）である。これに対し、本実施形態では受信状態に応じて軟判定データのレベル数を変更する。即ち、受信状態が良好であり高い誤り訂正能力が必要ないときは復号すべきデータの上位ビットを固定することにより消費電力の低減が可能となる。
【００４０】
【発明の効果】
本発明によれば、高い誤り訂正能力を有するビタビ復号装置の消費電力を低減することができる。
【図面の簡単な説明】
【図１】  本発明のビタビ復号装置の一実施形態の構成を示すブロック図である。
【図２】  図１のビタビ復号装置のブランチメトリック計算回路の内部構成を示す図である。
【図３】  図１のビタビ復号装置において、パスメトリックレジスタから正規化回路に供給される正規化指示信号を説明する図である。
【図４】  正規化回路内の減算器のビット構成の一例を示す図である。
【図５】  従来のビタビ復号装置の構成を示すブロック図である。
【図６】  畳込み符号器の構成図である。
【符号の説明】
１  ブランチメトリック計算回路、  ２  ＡＣＳ回路、  ３  パスメモリ、  ４  最尤復号回路、  ５  最尤状態検出器、  ６  減算器、  ７  パスメトリックレジスタ、  １１  受信系列変換回路、  １２ａ，１２ｂ  メトリック計算回路、  １４ａ〜１４ｄ  二乗回路、  １５ａ〜１５ｄ  加算回路。
【図１】
0003847181.tif 000003
【図２】
0003847181.tif 000004
【図３】
0003847181.tif 000005
【図４】
0003847181.tif 000006
【図５】
0003847181.tif 000007
【図６】
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