(57)【特許請求の範囲】
【請求項１】
複数本のワード線とこれと交差する折り返しビット線構造の複数本のビット線とが配設され、これらのビット線とワード線の交差部にメモリセルが配置されるメモリセルアレイを持つ半導体記憶装置において、
連続する第１乃至第３のビット線対に関して、ビット線を長手方向に第１の部分と第２の部分に分けたとき、
第２のビット線対の一方は、第１の部分が第１のビット線対の間に配置され、第２の部分が第１のビット線対と第３のビット線対の間に配置されるように、第１のビット線対のうちの第３のビット線対側のビット線と交差させ、
第２のビット線対の他方は、第１の部分が第１のビット線対と第３のビット線対の間に配置され、第２の部分が第３のビット線対の間に配置されるように、第３のビット線対のうちの第１のビット線側のビット線と交差させた、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の部分と第２の部分とは、前記ビット線の長手方向の中間位置で分けられている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２のビット線対は、前記第１及び第３のビット線対との交差のために、その長手方向の中間位置で同じ方向に同じ角度で折り曲げられる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記ビット線対を交差させる交差配線領域のビット線方向の幅が３Ｆ（Ｆ：最小加工寸法）である
ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記ビット線対とワード線とは斜めに交差して配設され、ビット線対はその長手方向の途中で折り曲げられる
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
ビット線対が折り曲げられた領域から離れた位置に、ビット線対を交差させる交差配線が設けられる
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
ビット線対が折り曲げられた領域に、ビット線対を交差させる交差配線が設けられる
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
ビット線対を交差させる交差配線は、前記ビット線より下層の配線として、前記ワード線と同じ材料を用いてワード線と同時にパターン形成される
ことを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
ビット線対を交差させる交差配線は、前記ビット線より上層のメタル層によりパターン形成される
ことを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にビット線間の干渉雑音低減技術に関する。
【０００２】
【従来の技術】
半導体記憶装置の高集積化によりビット線の間隔は微細になり、ビット線間結合容量の増大によるビット線間干渉ノイズがデータを正確に読み出す上で大きな問題になっている。例えばＤＲＡＭを例として、図１２及び図１３を参照してビット線間干渉ノイズの問題を具体的に説明する。図１２は、折り返しビット線構造のＤＲＡＭの隣接する２対のビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１とこれに接続されるセンスアンプＳＡ０，ＳＡ１の部分を示している。図１３は、その動作時の各部波形を示している。
【０００３】
ＤＲＡＭがアクティブ状態になり、ワード線ＷＬが選択されてビット線ＢＬ０，ＢＬ１に−Ｖｓの信号が読み出されたとする。このとき、センスアンプＳＡ０に参照電圧を供給するビット線／ＢＬ０は、結合容量Ｃinterを介して隣接するビット線ＢＬ１から−δ１なる干渉ノイズを受ける。この後、センスアンプ活性化のため活性化信号φｓが波線で示すように“Ｌ”レベルに遷移すると、次のような現象が生じる。
【０００４】
まず、時刻ｔ１で、センスアンプの中で最もゲート・ソース間電圧の大きいＭＯＳトランジスタＱ３が導通し、これによりビット線ＢＬ１の電位が徐々に低下する。このとき、ＭＯＳトランジスタＱ１は、前述した干渉ノイズ−δ１によりゲート電圧が低くなっているため、導通が遅れる。従ってビット線／ＢＬ０は高インピーダンス状態にあるため、結合容量Ｃinterを介して干渉ノイズ−δ２が発生し、ビット線／ＢＬ０の電位を更に引き下げる。この状態はセンスアンプ活性化信号φｓが十分低レベルになるまで続き、結果としてビット線／ＢＬ０には、−δ２なる干渉ノイズが読み出し時の干渉ノイズ−δ１に重畳されることになる。
【０００５】
ここまでは、隣接するビット線のうち異なるセンスアンプに接続されるビット線間の結合容量Ｃinterによる干渉ノイズの説明である。実際にはこれに加えて、同じセンスアンプに接続されるビット線対間の結合容量Ｃintraに起因する干渉ノイズがある。即ち、ワード線ＷＬが選択されてビット線ＢＬ０に−Ｖｓの信号が読み出されたとき、結合容量Ｃintraによって、ビット線ＢＬ０と対をなすビット線／ＢＬ０の電位は−δ３だけ電位低下する。従ってビット線対ＢＬ０，／ＢＬ０の電位差はδ３だけ小さくなるので、この干渉ノイズもセンス感度の低下をもたらす。
【０００６】
この様なビット線対間の干渉ノイズは、ビット線間隔が微細になるほど大きくなる。そのためセンスアンプによるデータ増幅に時間がかかるだけでなく、場合によっては信号電圧がノイズより小さくなり、誤ったデータが読み出されることにもなる。
以上のようなＤＲＡＭのビット線間干渉ノイズの低減を図る有効な技術として、ビット線を交差させる方式がこれまで種々提案されている。その代表的な例を図１４に示す。これは、第１のビット線対ＢＬ０，／ＢＬ０に対して半ピッチずれて配置される第２のビット線対ＢＬ１，／ＢＬ１について、長手方向の中間でツイストさせてビット線／ＢＬ０と交差させるようにしたものである。
【０００７】
なお以下では、隣接ビット線間の干渉ノイズをセルデータ読み出し時のノイズδ１とセンスアンプ活性化時のノイズδ２に分けて説明するが、ここで次の仮定をおく。
（１）ノイズは隣接ビット線のみから受ける。
（２）ビット線はＶｃｃ／２プリチャージ方式とし、ワード線が立ち上がるとセルデータはビット線対の一方に出力され、他方は隣接するビット線〜のノイズの他電位変化はないものとする。
（３）隣接ビット線間の結合容量Ｃinterは全てのビット線間で等しいものとする。
【０００８】
以上の仮定のもとで、図１４のビット線ツイスト方式を見ると、隣接ビット線間の結合容量Ｃinterによるノイズδ１，δ２は低減され、またビット線対間の結合もなくなるので、ノイズδ３が除去される。具体的に、読み出し時の干渉ノイズδ１について考えると、最悪条件となるのは、図１４のワード線ＷＬに沿ったメモリセルＭ１〜Ｍ４のデータが、Ｍ１＝Ｌ、Ｍ２＝Ｈ、Ｍ３＝Ｌ、Ｍ４＝Ｌの場合である。信号電圧Ｖｓが読み出されるときの各ビット線の電位は、次の数１のようになる。但し、ビット線の総容量Ｃtotalに対するビット線間結合容量Ｃinterの比（結合比）をＣinter／Ｃtotal＝Ｃｎとし、プリチャージ電圧をＶｃｃ／２＝Ｖｐとしている。
【０００９】
【数１】
ＶBL0＝Ｖｐ−Ｖｓ＋ＣｎＶｓ
Ｖ/BL0＝Ｖｐ＋ＣｎＶｓ
ＶBL1＝Ｖｐ−ＣｎＶｓ
Ｖ/BL1＝Ｖｐ＋Ｖｓ−２ＣｎＶｓ
ＶBL2＝Ｖｐ−Ｖｓ＋ＣｎＶｓ
Ｖ/BL2＝Ｖｐ−ＣｎＶｓ
ＶBL3＝Ｖｐ−ＣｎＶｓ
Ｖ/BL3＝Ｖｐ−Ｖｓ
【００１０】
各ビット線対間の電位差から、データ読み出し時のノイズを求めると、次の数２のようになる。
【００１１】
【数２】
δ１（SA0）＝０
δ１（SA1）＝ＣｎＶｓ
δ１（SA2）＝２ＣｎＶｓ
δ１（SA3）＝ＣｎＶｓ
【００１２】
【発明が解決しようとする課題】
数２から明らかなように、ビット線ツイスト方式を採用することにより、ノイズが低減される。しかしこの方式は、図１５に示すように、ビット線を交差させる部分に広い面積を必要とする。図１５は、最小加工寸法Ｆ（Feature Size）でビット線を配設し、且つ二つの交差配線１３１，１３２をも最小加工寸法Ｆで加工した場合を示している。これらの交差配線１３１，１３２をもし直接交差させようとすると、２層配線（ビット線を含めると３層配線）構造となり、配線構造は複雑になる。直接交差させないようにするには、図示のように迂回した配線パターンが必要になり、この場合交差に必要なビット線方向の幅は５Ｆになる。またこの様に迂回する交差配線１３１，１３２を形成した場合、迂回に伴って交差配線１３１，１３２がビット線とかなり大きな面積で対向することになる。これは、上で解析した干渉ノイズとは別の無用な干渉ノイズが生じることを意味する。
【００１３】
この発明は、上記事情を考慮してなされたもので、簡単な交差配線構造で且つ、交差配線による干渉ノイズ発生を効果的に防止したビット線ツイスト方式を採用した半導体記憶装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
この発明は、複数本のワード線とこれと交差する折り返しビット線構造の複数本のビット線とが配設され、これらのビット線とワード線の交差部にメモリセルが配置されるメモリセルアレイを持つ半導体記憶装置において、連続する第１乃至第３のビット線対に関して、ビット線を長手方向に第１の部分と第２の部分に分けたとき、第２のビット線対の一方は、第１の部分が第１のビット線対の間に配置され、第２の部分が第１のビット線対と第３のビット線対の間に配置されるように、第１のビット線対のうちの第３のビット線対側のビット線と交差させ、第２のビット線対の他方は、第１の部分が第１のビット線対と第３のビット線対の間に配置され、第２の部分が第３のビット線対の間に配置されるように、第３のビット線対のうちの第１のビット線側のビット線と交差させた、ことを特徴としている。
【００１５】
この発明によると、対をなすビット線同士は交差させず、ビット線対の各ビット線を隣接するビット線対と交差させることにより、ビット線の交差配線構造は簡単になる。また交差配線の領域の面積も小さくて済み、従って交差配線が新たな干渉ノイズの原因となることがなく、効果的な干渉ノイズ低減を図ることができる。
【００１６】
この発明において、具体的に、第１の部分と第２の部分とはビット線の中間位置で分けられる。またこの発明において、第２のビット線対は、第１及び第３のビット線対と交差させるために、その長手方向の中間位置で同じ方向に同じ角度で折り曲げられる。
またこの発明において、ビット線対とワード線は互いに直交して配設されてもよいが、例えばビット線対とワード線とを斜めに交差して配設した場合に、ビット線対はその長手方向の途中で折り曲げられるようにしてもよい。
【００１７】
この発明において、ビット線対とワード線が直交して配設される場合に、ビット線対を交差させる交差配線領域のビット線方向の幅は、最小加工寸法をＦとして、３Ｆとすることができる。
【００１８】
またこの発明において、ビット線対とワード線とを斜めに交差して配設し、ビット線対がその長手方向の途中で折り曲げられる場合に、ビット線対を交差させる交差配線は、そのビット線対が折り曲げられた領域から離れた位置に配置してもよいし、或いはビット線対が折り曲げられた領域に配置してもよい。
【００１９】
更にこの発明において、ビット線対の交差配線は、ビット線対より下層の配線として、ワード線と同じ材料を用いてワード線と同時にパターン形成してもよいし、或いはビット線対より上層のメタル層によりパターン形成してもよい。前者の場合には、交差配線のために格別のメタル層を必要としないという効果が得られるが、但し交差配線領域にワード線を配置することができない。後者の場合には交差配線領域にワード線を配置することが妨げられない。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、ＤＲＡＭを例として、この発明の実施の形態によるメモリセルアレイを示している。メモリセルアレイには複数対のビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，…）とワード線ＷＬが交差して配設され、それらの交差部のダイナミック型メモリセルＭ（Ｍ１，Ｍ２，…）が配置される。ビット線対ＢＬ，／ＢＬは折り返しビット線構造であり、その端部に交互にセンスアンプＳＡ（ＳＡ０，ＳＡ１，…）が設けられている。
【００２１】
ビット線対ＢＬ，／ＢＬのツイストの方式は、連続する３対ＢＬ０，／ＢＬ０〜ＢＬ２，／ＢＬ２の部分を取りあげて説明すれば、次のようになる。即ち、これらの３対のうち、第２のビット線対ＢＬ１，／ＢＬ１に注目すると、その一方ＢＬ１は、前半部が第１のビット線対ＢＬ０，／ＢＬ０の間に配置され、後半部が第１のビット線対ＢＬ０，／ＢＬ０と第３のビット線対ＢＬ２，／ＢＬ２の間に配置される。この様にするために、ビット線ＢＬ１は、長手方向の中間位置で折り曲げられ、第１のビット線対ＢＬ０，／ＢＬ０のうちの第３のビット線対ＢＬ２，／ＢＬ２側のビット線／ＢＬ０と交差されている。また第２のビット線対ＢＬ１，／ＢＬ１の他方／ＢＬ１は、前半部が第１のビット線対ＢＬ０，／ＢＬ０と第３のビット線対ＢＬ２，／ＢＬ２の間に配置され、後半部が第３のビット線対ＢＬ２，／ＢＬ２の間に配置される。この様にするために、ビット線／ＢＬ１は、長手方向の中間位置で折り曲げられ、第３のビット線対ＢＬ２，／ＢＬ２のうちの第１のビット線対ＢＬ０，／ＢＬ０側のビット線ＢＬ２と交差されている。
【００２２】
具体的に、第１のビット線対ＢＬ０，／ＢＬ０と第３のビット線対ＢＬ２，／ＢＬ２は直線パターンであり、第２のビット線対ＢＬ１，／ＢＬ１を折り曲げパターンとして第１及び第３のビット線対ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２と交差させている。第２のビット線対ＢＬ１，／ＢＬ１の中間位置での折り曲げ方向及び角度は同じである。
以下、同様の繰り返しによるビット線ツイストが行われる。
【００２３】
図３は、この実施の形態のビット線ツイスト方式の場合の各ビット線間の結合容量関係を示している。図３での容量Ｃは、隣接する２本のビット線が全長にわたって直接対向するときの結合容量である。
この実施の形態において、ビット線間干渉ノイズが最悪条件となるのは、図２に示すように、連続する３ビット線対ＢＬ０，／ＢＬ０〜ＢＬ２，／ＢＬ２の読み出しデータが全て“Ｌ”、その外側のビット線対の読み出しデータが“Ｈ”となるようなデータパターンの場合である。“Ｌ”レベル読み出しの信号電圧を−Ｖｓ、“Ｈ”レベル読み出し信号電圧を＋Ｖｓとして、各ビット線電位は、ビット線を交差させたことにより結合容量が半分になることを考慮して、次のようになる。但し、ビット線の総容量Ｃtotalに対するビット線間結合容量Ｃinterの比（結合比）をＣinter／Ｃtotal＝Ｃｎとし、プリチャージ電圧をＶｃｃ／２＝Ｖｐとしている。
【００２４】
【数３】
ＶBL0＝Ｖｐ
Ｖ/BL0＝Ｖｐ−Ｖｓ
ＶBL1＝Ｖｐ−Ｖｓ
Ｖ/BL1＝Ｖｐ−ＣｎＶｓ
ＶBL2＝Ｖｐ
Ｖ/BL2＝Ｖｐ−Ｖｓ＋２ＣｎＶｓ
ＶBL3＝Ｖｐ＋Ｖｓ−ＣｎＶｓ
Ｖ/BL3＝Ｖｐ−ＣｎＶｓ
【００２５】
数３の電位関係から、データ読み出し時のノイズを求めると、次のようになる。但し、ビット線対間の結合容量によるノイズは、ビット線対が隣接しないため存在しない。
【００２６】
【数４】
δ１（SA0）＝０
δ１（SA1）＝ＣｎＶｓ
δ１（SA2）＝２ＣｎＶｓ
δ１（SA3）＝ＣｎＶｓ
【００２７】
この数４は、数２に示した従来のビット線ツイスト方式の場合と同じである。即ち基本的な干渉ノイズ低減の効果に関しては、この実施の形態の方式と図１４に示した従来の方式とで違いはない。しかし、図１４のビット線ツイスト方式では、３本のビット線が一点で交差し、しかも対をなすビット線を逆方向に折り曲げることが必要であるのに対し、この実施の形態の場合には、ビット線交差は２本の間のみであり、且つ対をなす二つのビット線同志は交差させず、二つのビット線折り曲げ方向及び角度とも一定にできる。従って交差配線部の構造は、この実施の形態の方が簡単になる。
【００２８】
具体的にこの実施の形態のビット線ツイスト方式の場合のビット線レイアウトの例を図４に示す。図４は、ビット線対ＢＬ，／ＢＬ及び交差配線４１を最小加工寸法Ｆで加工した例を示しているが、図１５の従来方式と比較して明らかなように、交差配線４１同志の間は交差させる必要がなく、迂回も必要がない。従ってビット線ツイストに要する交差配線の領域Ｂ（以下ツイスト領域という）のビット線方向の幅は、３Ｆであり、図１５の従来方式に比べて面積が小さくて済む。
そして、図１５の交差配線１３１，１３２と比較して、図４の交差配線４１がビット線と対向する面積は小さく、従って交差配線に伴って生じる干渉ノイズは小さく抑えられる。即ち、干渉ノイズ低減の効果が従来例に比べて大きくなる。また、ビット線対ＢＬ，／ＢＬを同一方向に同じ材料で折り曲げることにより、ビット線対間に容量等のアンバランスが生じない。
【００２９】
なお、図４に示す交差配線４１は、具体的にはビット線対ＢＬ，／ＢＬより上層のメタル層をパターン形成して得られる。この場合、ツイスト領域Ｂはメモリセルアレイのメモリセル配置には影響がない。また交差配線４１をビット線対ＢＬ，／ＢＬより下層のワード線ＷＬと同じ材料膜によりパターン形成しても良い。この場合には、交差配線４１のために格別のメタル層が要らないという効果が得られる。
【００３０】
［実施の形態２］
図１の実施の形態では、ビット線ＢＬ，／ＢＬとワード線ＷＬは互いに直交して交差するものとしたが、図５は、ビット線ＢＬ，ＢＬとワード線ＷＬが斜めに交差して配設される実施の形態を示している。ビット線ツイストの方式は図１の実施の形態と同じである。
この場合のビット線レイアウトは、図６のようになる。ビット線ツイストのための配線６１は、この場合も最小加工寸法Ｆで加工され、且つビット線ＢＬ，／ＢＬと直交する部分と平行する部分を持つパターンをもって形成されている。そしてこの場合も、ビット線ツイストに要するビット線方向の幅は、実施の形態１と同様に３Ｆであり、従来方式に比べて小さい。
この実施の形態によっても先の実施の形態と同様の効果が得られる。
【００３１】
［実施の形態３］
実施の形態２のようにビット線ＢＬ，／ＢＬとワード線ＷＬを斜めに交差させる配置を採用した場合、ビット線ＢＬ，／ＢＬを途中で折り曲げないと、その両端のセンスアンプ列の間に大きな段差が生じ、周辺回路との接続に必要な面積が増大する。そこで好ましくは、ビット線対ＢＬ，／ＢＬを途中で折り曲げる。但し、ここでいうビット線ＢＬ，／ＢＬの“折り曲げ”は、ビット線同士を交差させるための折り曲げとは別である。
その様な実施の形態のメモリセルアレイのレイアウトを図７に示す。
【００３２】
図７は、ビット線対ＢＬ，／ＢＬとワード線ＷＬを最小加工寸法Ｆで交差させて配置している。細長い島状の領域１２が素子領域であり、その両端にメモリキャパシタ１３が形成される。素子領域１２の中央部にビット線コンタクト１１が配置される。図示のように、ビット線ＢＬ，／ＢＬの折り曲げ領域Ａにもセルのキャパシタ１３を作り込むためには、折り曲げ領域Ａで３Ｆのワード線間隔を必要とする。しかし、折り曲げ領域Ａにはワード線を配置することができない。従って、ビット線ＢＬ，／ＢＬの折り曲げにより、ワード線ピッチ方向に２Ｆだけ余分な面積が必要となる。
【００３３】
図７ではビット線ツイストを示していないが、例えば図８に示すように、ビット線折り曲げ領域Ａから離れた位置にビット線のツイスト領域Ｂを設ける。図８では、ビット線の交差配線８１は、ビット線ＢＬ，／ＢＬと平行する部分及び直交する部分のみで、且つ最小加工寸法Ｆでパターニングしている。具体的にこの配線８１は、ワード線ＷＬと同じ材料を用いてワード線ＷＬと同時にパターン形成されるものとする。
【００３４】
この場合、ビット線の交差配線８１として、ビット線より下層のワード線材料を用いることによる、ビット線ツイスト領域Ｂに必要なワード線ピッチ方向の幅は、図８に示すように、ワード線と直交する方向に対するビット線ＢＬ，／ＢＬの傾斜角度をθとして、２Ｆ＋Ｆｓｉｎθ＋３Ｆｃｏｓθとなる。通常のワード線間隔がＦであるので、ビット線ツイストのために必要な幅は、Ｆ＋Ｆｓｉｎθ＋３Ｆｃｏｓθとなる。
【００３５】
このビット線ツイスト領域Ｂにはメモリセルを作ることはできず、メモリセルアレイとしては無駄になる。ビット線の折り曲げ領域Ａでの無駄になる幅は前述のように２Ｆであるから、この実施の形態の場合、ツイスト領域Ｂを含めて、メモリセルアレイとしての有効領域幅は、３Ｆ＋Ｆｓｉｎθ＋３Ｆｃｏｓθだけ減少することになる。
但し、交差配線のために格別のメタル層が要らないという効果が得られ、また実施の形態１で説明したと同様の理由で、交差配線により無用の大きな干渉ノイズが発生することはない。また、ビット線対ＢＬ，／ＢＬを同一方向に同じ材料で折り曲げることにより、ビット線対間に容量等のアンバランスが生じない。
【００３６】
［実施の形態４］
上記実施の形態に対して、図９は、ビット線折り曲げ領域Ａとビット線ツイスト領域Ｂを重ねた場合の実施の形態である。ビット線の交差配線９１はこの実施の形態の場合もワード線ＷＬと同じ材料を用いて最小加工寸法Ｆでパターン形成している。
この実施の形態の場合、ビット線折り曲げ領域Ａ及びツイスト領域Ｂとして必要なワード線ピッチ方向の幅は、図７の場合の折り曲げ領域Ａの幅より大きくなり、図９に示したように、５Ｆとなる。従って、通常のワード線間隔Ｆに対してビット線ツイストに必要な領域の増分は４Ｆである。これは実施の形態３のようにビット線ツイスト領域Ｂとビット線折り曲げ領域Ａとを離して形成する場合に比べて、メモリセルアレイの有効領域幅を、Ｆｓｉｎθ＋３Ｆｃｏｓθ−Ｆだけ大きくすることができる。
【００３７】
［実施の形態５］
図１０は、図７及び図８で説明した実施の形態を変形した実施の形態における図８に対応するパターンを示している。図８と同様のパターンでビット線の交差配線１０１を形成している。但し、図８の実施の形態では配線８１としてワード線ＷＬと同じ材料を用いたのに対し、図１０では、配線１０１はビット線ＢＬ，／ＢＬより上に配設されたメタル層を用いている。従ってこの場合、ツイスト領域Ｂにも図７と同様のレイアウトでメモリセルを配置することが妨げられず、ワード線ＷＬも配置することができる。即ち、ツイスト領域Ｂとして必要なワード線ピッチ方向の幅は、３Ｆであるが、図８と異なり、このツイスト領域Ｂの幅はメモリセルアレイ領域として無駄にはならない。
【００３８】
［実施の形態６］
図１１は、図９の実施の形態を変形した実施の形態である。図９と同様のパターンでビット線折り曲げ領域Ａに重ねてツイスト領域Ｂを配置して、ビット線の交差配線１１１を形成している。但し、図８の実施の形態では配線８１としてワード線ＷＬと同じ材料を用いたのに対し、図１０では、配線１１１はビット線ＢＬ，／ＢＬ上に配設されたメタル層を用いている。従ってこの場合、ツイスト領域Ｂ及び折り曲げ領域Ａとして必要なワード線ピッチ方向の幅は、図７の折り曲げ領域Ａの幅と同じ３Ｆである。即ち、ツイスト領域Ｂのためにメモリセルアレイ領域が無駄になることはない。
【００３９】
［実施の形態７］
ここまでの実施の形態では、ビット線ツイストが１回のみの場合を示したが、複数回（但し、奇数回）のビット線ツイストを行ってもよく、これによっても同様のノイズ低減が可能である。例えば図１６は、図１の実施の形態に対して、ビット線長の１／４，１／２，３／４の３箇所でビット線ツイストを行った実施の形態を示している。
５回のビット線ツイストの場合であれば、ビット線長の１／６，１／３，１／２，２／３，５／６の箇所でツイストになる。ビット線配列が斜めビット線の場合についても同様に、一般に奇数回のビット線ツイストとすることが可能である。
【００４０】
【発明の効果】
以上述べたようにこの発明によれば、対をなすビット線同士は交差させず、ビット線対の各ビット線を隣接するビット線対と交差させることにより、簡単な交差配線構造でビット線ツイストに要する面積増大を抑えながら、ビット線間の干渉ノイズ低減を図った半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＲＡＭメモリセルアレイの等価回路図である。
【図２】同実施の形態の最悪条件のデータパターンを示す図である。
【図３】同実施の形態のビット線間の結合容量関係を示す図である。
【図４】同実施の形態のビット線レイアウトを示す図である。
【図５】この発明の実施の形態２によるＤＲＡＭメモリセルアレイの等価回路図である。
【図６】同実施の形態のビット線レイアウトを示す図である。
【図７】この発明の実施の形態３によるＤＲＡＭメモリセルアレイのレイアウトを示す図である。
【図８】同実施の形態のビット線ツイスト領域のレイアウトを示す図である。
【図９】この発明の実施の形態４によるＤＲＡＭメモリセルアレイのレイアウトを示す図である。
【図１０】この発明の実施の形態５によるＤＲＡＭメモリセルアレイのビット線ツイスト領域のレイアウトを示す図である。
【図１１】この発明の実施の形態６によるＤＲＡＭメモリセルアレイのレイアウトを示す図である。
【図１２】ＤＲＡＭのビット線間干渉ノイズを説明するための等価回路図である。
【図１３】同ビット線間干渉ノイズを説明するための動作波形図である。
【図１４】従来のビット線ツイスト方式を示す等価回路図である。
【図１５】同ビット線ツイスト方式でのビット線レイアウトを示す図である。
【図１６】この発明の実施の形態７によるＤＲＡＭセルアレイの等価回路である。
【符号の説明】
ＢＬ，／ＢＬ…ビット線対、ＷＬ…ワード線、Ｍ…メモリセル、ＳＡ…センスアンプ。
【図１】
0003859919.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003859919.tif 000008
【図８】
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【図９】
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【図１０】
0003859919.tif 000011
【図１１】
0003859919.tif 000012
【図１２】
0003859919.tif 000013
【図１３】
0003859919.tif 000014
【図１４】
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【図１５】
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【図１６】
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