(57)【特許請求の範囲】
【請求項１】
自己消弧形素子を使用した高速半導体遮断器の負荷側あるいは電源側に接続されるダイオードを使用した三相高圧整流回路と、この高圧整流回路の直流側に接続された非線形抵抗特性を有するサージアブソーバとサイリスタとの直列回路と、
このサージアブソーバとサイリスタにそれぞれ並列に接続されサージアブソーバとサイリスタの電圧分担を行う分担抵抗回路と、
前記サイリスタのアノード、ゲート間に直列接続されたゲート電流制限用抵抗，ブレークオーバダイオードからなるゲート制御回路と、
を有し、線間電圧に過電圧が発生した場合に、任意レベルでブレークオーバダイオードがブレークし、線間電圧の過電圧をサージアブソーバで抑制することを特徴とするサージ電圧抑制回路。
【請求項２】
請求項１において、
前記高圧整流回路はヒューズを介して半導体遮断器の負荷側または電源側に接続されることを特徴とするサージ電圧抑制回路。
【請求項３】
自己消弧形素子を使用した高速半導体遮断器の負荷側あるいは電源側の線間に接続される非線形抵抗特性を有するサージアブソーバとサイリスタの逆並列回路との直列回路と、
このサージアブソーバ及びサイリスタの逆並列回路にそれぞれ並列に接続され、サージアブソーバ及びサイリスタの電圧分担を行う分担抵抗回路と、
前記サイリスタの逆並列回路の各サイリスタのアノードとゲートとの間にそれぞれ直列に接続された、ゲート電流制限用抵抗，ブレークオーバダイオード，逆電圧阻止用ダイオードからなる各ゲート制御回路と、
を有し、線間電圧に過電圧が発生した場合に任意過電圧レベルでブレークオーバダイオードがブレークし、過電圧をサージアブソーバで抑制することを特徴とするサージ電圧抑制回路。
【請求項４】
請求項３において、
前記サージ電圧抑制回路はヒューズを介して半導体遮断器の負荷側または電源側に接続されることを特徴とするサージ電圧抑制回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体遮断器の電流遮断時に発生するサージ電圧を抑制する半導体遮断器のサージ電圧抑制回路に関するものである。
【０００２】
【従来の技術】
高圧配電系において、機械式の遮断器で電流を遮断する場合は、通過電流の瞬時値が大きいところでは遮断されず、瞬時値が数アンペア位に小さくなったところで急激に裁断される。サイリスタのような他励形素子を用いた半導体遮断器の場合は半導体素子通過電流の瞬時値が０になったところで遮断される。
【０００３】
一方、ＧＴＯ等の自己消弧形素子を使用した高速半導体遮断器の場合は、半導体素子通過電流を数十μ秒以内に遮断できる。
【０００４】
電流を遮断した場合、遮断時のサージエネルギーは、電源および負荷のインダクタンスと遮断電流の２乗の積で表される。
【０００５】
機械式遮断器および他励形素子を使用した半導体遮断器の場合は、電流を瞬時値の０近辺で遮断するため、サージエネルギーは小さいが、自己消弧形素子を使用した高速半導体遮断器の場合は遮断電流が大きいため、非常に大きなサージエネルギーが半導体スイッチに印加されることになる。
【０００６】
このエネルギーをスイッチ部で吸収しないとスイッチ両端や負荷側に過電圧が発生し、半導体素子および負荷機器を破損させることになる。
【０００７】
図４に従来のサージ吸収回路の一例を示す。このサージ吸収回路は半導体遮断器１の負荷側インダクタンスが電源側に比べ大きいため、負荷側にダイオードＤを用いた三相高圧整流回路ＤＢと、この整流出力により充電される直流コンデンサＣおよび充電電流制限抵抗ＲLおよび放電抵抗ＲDからなるサージ吸収回路３で構成されている。
【０００８】
なお、半導体遮断器１を構成しているＧＴＯスイッチ２1〜２3の極間には半導体素子保護用の酸化亜鉛素子を使用したサージ吸収回路が設置されている。
【０００９】
【発明が解決しようとする課題】
ところで、上記従来のサージ吸収回路３は、
（１）電圧を印加した場合に直流コンデンサＣに突入電流が流れる。このため整流ダイオードＤＢはこの突入電流に耐える容量が必要となる。現在、この突入電流に耐える高圧回路に使用可能な高耐圧ダイオードＤとして適切なものがなく、数十アンペア以上の比較的容量の大きいダイオードを多数直列接続して使用することになる。
【００１０】
（２）線間電圧の過電圧レベルを２０％以下に抑制しようとすると、直流コンデンサＣの容量を大きくする必要がある。６．６ｋＶ系統の場合、直流コンデンサは直流定格電圧が１０ｋＶのものを数百μＦ必要であり、複数個を並列接続することとなる。
【００１１】
したがって、この回路を用いたサージ吸収装置は寸法が大きくなり、コストも高くなるという問題があった。
【００１２】
この発明は、従来のこのような問題点に鑑みてなされたものであり、その目的とするところは、突入電流がなく、装置の小形化と低価格化が可能となる半導体遮断器のサージ電圧抑制回路を提供することにある。
【００１３】
【課題を解決するための手段】
この発明のサージ電圧抑制回路は、自己消弧形素子を使用した高速半導体遮断器の負荷側あるいは電源側に接続されるダイオードを使用した三相高圧整流回路と、この高圧整流回路の直流側に接続された非線形抵抗特性を有するサージアブソーバとサイリスタとの直列回路と、このサージアブソーバとサイリスタにそれぞれ並列に接続されサージアブソーバとサイリスタの電圧分担を行う分担抵抗回路と、前記サイリスタのアノード、ゲート間に直列接続されたゲート電流制限用抵抗，ブレークオーバダイオードからなるゲート制御回路とからなる。
【００１４】
または、自己消弧素子を使用した高速半導体遮断器の負荷側あるいは電源側の線間に接続される非線形抵抗特性を有するサージアブソーバとサイリスタの逆並列回路との直列回路と、このサージアブソーバ及びサイリスタの逆並列回路にそれぞれ並列に接続されサージアブソーバ及びサイリスタの電圧分担を行う分担抵抗回路と、前記サイリスタの逆並列回路の各サイリスタのアノードとゲートとの間にそれぞれ直列に接続された、ゲート電流制限用抵抗，ブレークオーバダイオード，逆電圧阻止用ダイオードからなる各ゲート制御回路とからなるものである。
【００１５】
【発明の実施の形態】
図１に実施の形態１にかかるサージ電圧抑制回路を示す。図中、１はＧＴＯスイッチ２1〜２3からなる高速半導体遮断器、３は自己消弧形素子を使用した半導体遮断器１の負荷側に接続されたサージ電圧抑制回路で、ヒューズＦ1〜Ｆ3と、このヒューズを介して入力する配電線電圧を整流するダイオードＤを用いた三相高圧整流器ＤＢと、この出力端子間に接続された、酸化亜鉛素子等の非線形抵抗で作られたサージアブソーバＡＬ１とサイリスタＴＨ１の直列回路と、このサージアブソーバＡＬ１及びサイリスタＴＨ１にはそれぞれ並列にサージアブソーバとサイリスタの電圧分担を行う分担抵抗Ｒ１１及びＲ１２が接続され、サイリスタＴＨ１のアノードとゲートとの間には、ゲート制御回路として制限抵抗Ｒ１３とブレークオーバダイオードＢＯＤ１が直列に接続されて構成されている。
【００１６】
上記サージ電圧抑制回路の動作について説明する。常時は、抵抗Ｒ１１及びＲ１２に生ずる電圧でサージアブソーバＡＬ１及びサイリスタＴＨ１の電圧を分担しており、サージアブソーバＡＬ１及びサイリスタＴＨ１はＯＦＦ状態にある。
【００１７】
半導体遮断器１が動作し電流遮断すると線間電圧が上昇し、これに比例してサージアブソーバＡＬ１及びサイリスタＴＨ１の分担電圧が上昇する。線間電圧（瞬時値）があるレベルに到達すると、ブレークオーバダイオードＢＯＤ１がブレークし、サージアブソーバＡＬ１の電圧が上昇する。
【００１８】
サージアブソーバＡＬ１は非線形抵抗であり、過電圧が印加されると電流が多く流れ、これによりサイリスタＴＨ１が点弧する。しかして、電流遮断時のサージエネルギーは、サージアブソーバＡＬ１に蓄積され、サージ電圧は抑制される。
【００１９】
制限抵抗Ｒ１３は、ブレークオーバダイオードＢＯＤ１がブレークしたときに過大なゲート電流がサイリスタやブレークオーバダイオードに流れるのを制限する。
【００２０】
この回路はサイリスタＴＨ１に直流が印加されるので、電流遮断後直流電圧が低下した場合に、サイリスタを流れる電流がサイリスタの保持電流以下になるように設計し、サイリスタをＯＦＦさせる必要がある。
【００２１】
この回路は、過電圧吸収にコンデンサを使用していないため突入電流が発生しないので、整流ダイオード，ヒューズを小形化できる。なお、将来この回路に適用可能な高耐圧ダイオード（１直列で適用可能な高耐圧品）ができた場合は最も構成部品を低減でき、小形化，低価格化が図れる。
【００２２】
実施の形態２
図２，図３に実施の形態２にかかるサージ電圧抑制回路を示す。図１において、１はＧＴＯスイッチ２1〜２3を用いた高速半導体遮断器、４1〜４3はヒューズＦ1〜Ｆ3を介して半導体遮断器１の負荷側の各線間に接続されたサージ電圧抑制回路である。
【００２３】
各サージ電圧抑制回路４（４1〜４3）はそれぞれ図３に示すように、端子ａ，ｂ間に非線形抵抗で作られたサージアブソーバＡＬ２とサイリスタＴＨ２１，ＴＨ２２のサイリスタ逆並列回路５が直列に接続され、このサージアブソーバＡＬ２とサイリスタＴＨ２１，ＴＨ２２の逆並列回路５にはそれぞれ並列にサージアブソーバＡＬ２とサイリスタＴＨ２１，ＴＨ２２の電圧分担を行う分担抵抗Ｒ２１とＲ２２が接続され、サイリスタＴＨ２１のアノードとゲートとの間には、ゲート回路として制限抵抗Ｒ２３，ブレークオーバダイオードＢＯＤ２１，逆電圧ブロック用ダイオードＤ２１が直列に接続され、同じく、サイリスタＴＨ２２のアノードとゲートとの間には、ゲート回路として制限抵抗Ｒ２４，ブロックダイオードＢＯＤ２２，逆電圧ブロック用ダイオードＤ２２が直列に接続されて構成されている。
【００２４】
上記サージ電圧抑制回路の動作について説明する。常時は抵抗Ｒ２１及びＲ２２に生ずる電圧でサージアブソーバＡＬ２及びサイリスタＴＨ２１，ＴＨ２２の電圧を分担する。半導体遮断器１が電流遮断すると線間電圧が上昇し、これに比例して、サージアブソーバＡＬ２及びサイリスタＴＨ２１，ＴＨ２２の分担電圧が上昇する。線間電圧（瞬時値）があるレベルに到達すると、ブレークオーバダイオードＢＯＤ２１又はＢＯＤ２２がＯＮし、サージアブソーバＡＬ２の電圧が上昇する。
【００２５】
サージアブソーバＡＬ２は非線形抵抗であり、過電圧が印加されると電流が多く流れ、これによりサイリスタＴＨ２１，ＴＨ２２が点弧する。しかして、電流遮断時のサージエネルギーはサージアブソーバＡＬ２に蓄積され、サージ電圧は抑制される。
【００２６】
この回路は端子ａ，ｂ間に交流が印加されるので、サイリスタを逆並列に接続する必要がある。
【００２７】
制限抵抗Ｒ２３，Ｒ２４はブレークオーバダイオードＢＯＤ２１，ＢＯＤ２２がブレークしたとき過大なゲート電流がサイリスタやブレークオーバーダイオードに流れるのを制限する。また、逆電圧ブロック用ダイオードＤ２１，Ｄ２２はブレークオーバダイオードが逆方向電圧をブロックできないので必要である。
【００２８】
上記図１の回路では、電流遮断後にサイリスタをオフするため、通常の直流状態でサイリスタ通過電流を保持電流以下にする必要があり、電流遮断時の線間電圧サージ電圧を＋２０％以下に抑制することが困難であるが、この回路（図２，図３）では＋１５％〜＋２０％に抑制することができる。
【００２９】
【発明の効果】
１．請求項１ないし２の発明は、
（１）コンデンサがないため、高圧回路を印加した場合に突入電流は発生しない。そのため、整流ダイオードないしヒューズの過電流責務が軽減され、ダイオード、ヒューズを小形化することができる。また、突入電流がないため、系統に悪影響を及ぼさない。
【００３０】
（２）直流回路部をサージアブソーバを１個ないし複数並列したものと、サイリスタ１個、ブレークオーバダイオード等のゲート回路１個で構成できるので、低価格化，小形化することができる。
【００３１】
２．請求項３ないし４の発明は、
（１）コンデンサがないため、高圧回路を印加した場合に突入電流は発生しない。そのためヒューズの過電流責務が軽減され、ヒューズを小形化することができる。また、突入電流がないため、系統に悪影響を及ぼさない。
【００３２】
（２）整流ダイオードを使用しないため、装置の小形化，低価格が図れる。
【００３３】
（３）電流遮断時の線間電圧サージを＋１５％〜＋２０％に抑制することができる。
【図面の簡単な説明】
【図１】実施の形態１にかかるサージ電圧抑制回路。
【図２】実施の形態２にかかる相間用サージ電圧抑制回路の接続を示すブロック図。
【図３】同、相間用サージ電圧抑制回路図。
【図４】従来例にかかるサージ電圧吸収回路図。
【符号の説明】
１…自己消弧形素子を用いた高速半導体遮断器
２1〜２3…高速半導体遮断器を構成するＧＴＯスイッチ
３…サージ電圧抑制回路
４，４1〜４3…線間用サージ電圧抑制回路
５…サイリスタ逆並列回路
ＤＢ…三相高圧整流回路
ＡＬ１，ＡＬ２…サージアブソーバ
ＴＨ１，ＴＨ２１，ＴＨ２２…サイリスタ
ＢＯＤ１，ＢＯＤ２１，ＢＯＤ２２…ブレークオーバダイオード。
【図１】
0003757030.tif 000002
【図２】
0003757030.tif 000003
【図３】
0003757030.tif 000004
【図４】
0003757030.tif 000005