(57)【特許請求の範囲】
【請求項１】
それぞれ１つの選択トランジスタ（Ｔ）および１つのメモリキャパシタ（Ｃｆｅｒｒｏ）によって構成された複数の抵抗性強誘電体メモリセルから成るメモリセルアレイにおいて、
前記メモリキャパシタの一方の電極（ＰＬ）は一定のセルプレート電圧（ＶＰＬＡＴＴＥ）におかれ、前記メモリキャパシタの他方の電極（ＳＮ）は、前記選択トランジスタにおける第１の導電型のゾーン（１）と接続されており、
前記選択トランジスタ（Ｔ）および前記メモリキャパシタ（Ｃｆｅｒｒｏ）は、第１の導電型とは逆の第２の導電型をもつ半導体基板上または半導体基板中に設けられており、
前記メモリキャパシタ（Ｃｆｅｒｒｏ）と接続された前記選択トランジスタ（Ｔ）の第１の導電型のゾーン（１）は、抵抗（Ｒ）を介してＭＯＳトランジスタのチャネルに接続されており、該ＭＯＳトランジスタのチャネルには、少なくとも２つのメモリセルの前記第１の導電型のゾーン（１）が接続されており、
該ＭＯＳトランジスタのドレインおよびソースに一定のセルプレート電圧（ＶＰＬＡＴＴＥ）が印加され、前記メモリキャパシタ（Ｃｆｅｒｒｏ）と接続された前記第１の導電型のゾーン（１）は、前記抵抗（Ｒ）および前記ＭＯＳトランジスタを介して、前記メモリキャパシタ（Ｃｆｅｒｒｏ）の一方の電極（ＰＬ）と電気的に接続されていることを特徴とする、
抵抗性強誘電体メモリセルから成るメモリセルアレイ。
【請求項２】
前記抵抗（Ｒ）の抵抗値は、半導体基板中に配置されたドーピング領域により定められており、前記ＭＯＳトランジスタのドレインとソースに加わる一定のセルプレート電圧（ＶＰＬＡＴＴＥ）が該ＭＯＳトランジスタのチャネルにわたって広がるよう、該ＭＯＳトランジスタのゲート電圧（ＶＺ）が設定される、請求項１記載のメモリアレイ。
【請求項３】
前記ＭＯＳトランジスタのドレインおよびソースに一定のセルプレート電圧（ＶＰＬＡＴＴＥ）が印加され、前記ＭＯＳトランジスタのゲートに電圧（ＶＳ）が印加され、該電圧（ＶＳ）は、各メモリセルに対する電流により半導体基板との寄生的ｐｎ接合部の漏れ電流が補償されるように作用する、請求項１記載のメモリアレイ。
【請求項４】
前記ＭＯＳトランジスタのチャネルは複数のメモリセルにわたり延在している、請求項１から３のいずれか１項記載のメモリセルアレイ。
【請求項５】
前記ＭＯＳトランジスタのチャネルは２０〜１００個のメモリセルにわたり延在している、請求項４記載のメモリセルアレイ。
【請求項６】
前記ＭＯＳトランジスタのドレインおよびソースは、前記選択トランジスタ（Ｔ）におけるドレイン（１）およびソース（２）と同じ導電型をもつ、請求項１から５のいずれか１項記載のメモリセルアレイ。
【請求項７】
前記選択トランジスタ（Ｔ）のドレイン（１）は、プラグ（４）を介して前記メモリキャパシタ（Ｃｆｅｒｒｏ）の他方の電極（ＳＮ）と接続されている、請求項１から６のいずれか１項記載のメモリセルアレイ。
【請求項８】
前記選択トランジスタ（Ｔ）のソース（２）は、プラグ（３）を介してビットライン（ＡＬ−ＢＬ）と接続されている、請求項１から７のいずれか１項記載のメモリセルアレイ。
【発明の詳細な説明】
【０００１】
本発明は、請求項１の上位概念に記載の複数の抵抗性強誘電体メモリセルから成るメモリセルアレイに関する。
【０００２】
セルのプレート電圧がメモリアレイの給電電圧の半分（Ｖｃｃ／２）に固定的におかれている強誘電体メモリアレイは、高速なメモリ動作の点で優れている。しかしこのようなメモリアレイにおいて発生する問題点は、メモリキャパシタに蓄積されたデータが損失する可能性のあることである。メモリキャパシタにおけるセルノードはフローティング状態にあることから、選択トランジスタが阻止されていて、それらのセルノードによって半導体基板に対し寄生的ｐｎ接合部が形成されているかぎり、このｐｎ接合部に必然的に生じる漏れ電流によりアース電圧Ｖｓｓに向かってセルノード電圧が減少してしまう。その際、強誘電体メモリキャパシタの別のノードは、一定のセルプレート電圧Ｖｃｃ／２におかれたままである。これによりプログラミングしなおされてしまい、強誘電体メモリキャパシタの内容が破壊されてしまう可能性がある。
【０００３】
このようなデータ損失を回避するため、ＤＲＡＭの場合と同様、内容が破壊される前にメモリセルのリフレッシュが行われる。このリフレッシュは次のようにして行われる。すなわち、メモリセルアレイのビットラインが給電電圧の半分の電圧Ｖｃｃ／２までプリチャージされ、ワードラインの活性化によりセルノードも給電電圧の半分の電圧Ｖｃｃ／２まで充電され、その結果、メモリキャパシタの降下は０Ｖとなる。
【０００４】
このようなリフレッシュは煩雑であるし余計な動作が必要とされ、それらはできるかぎり避けるべきである。
【０００５】
アメリカ合衆国特許 US 5 121 353 A には、スタティックに動作しリフレッシュを不要にした強誘電体メモリセルによるメモリセルアレイについて記載されている。しかしそのためには各メモリキャパシタに、それぞれ異なるワードラインに接続すべき２つの選択トランジスタを割り当てなければならず、そのことでこの公知のメモリアレイは複雑になってしまう。
【０００６】
したがって本発明の課題は、複数の抵抗性強誘電体メモリセルから成る簡単に構成されたメモリセルアレイにおいて、セルノードにおける漏れ電流によっても個々のメモリセルのプログラミング変更を引き起こす可能性がなく、メモリセルのリフレッシュを避けることができるようにすることにある。
【０００７】
本発明によればこの課題は、請求項１の上位概念に記載のメモリセルアレイにおいて、その特徴部分に記載の構成によって解決される。
【０００８】
本発明によるメモリアレイの場合、メモリキャパシタにおける両方の電極つまりいわゆるキャパシタノードは、抵抗ならびにＭＯＳトランジスタにより形成された接続導体を介して互いに接続されている。長いチャネル長をもつＭＯＳトランジスタから成る接続導体は、セルプレート電圧に保持される。
【０００９】
上記の抵抗は次のように選定されている。すなわちその抵抗値が、選択トランジスタにおいてそのドレインもしくはソースと半導体基板との間でｐｎ接合により形成される逆方向抵抗の抵抗値よりも実質的に小さくなるようにし、さらにその際、読み出し書き込みプロセスがこの抵抗によってもごく僅かにしか影響を受けないようにする。
【００１０】
そしてこのことにより以下のことが保証される。すなわち、この抵抗によっても読み出し書き込みプロセスがほとんど妨害されないとともに、半導体基板に対する寄生的ｐｎ接合部の漏れ電流もこの抵抗によって補償され、その結果、強誘電体メモリキャパシタの両方のキャパシタノードにほぼセルプレート電圧が加わるようになる。このためメモリキャパシタにおける不所望なプログラミング変更の生じる可能性がもはやなくなり、したがってリフレッシュを省くことができる。
【００１１】
このように本発明において基本的なことは、抵抗の端部もしくはノードが一定のセルプレート電圧におかれているメモリキャパシタの電極と接続されており、そのような端部もしくはノードがＭＯＳトランジスタを介してセルプレート電圧に保持され、ＭＯＳトランジスタのチャネル長は複数のメモリセルにわたり延在していることである。つまりたとえば２０〜１００個のメモリセルが、このＭＯＳトランジスタのドレイン領域およびソース領域においてコンタクトおよびたとえばアルミニウムから成る導体を介してセルプレート電圧におかれている。
【００１２】
次に、抵抗ならびにＭＯＳトランジスタから成る接続導体の実施形態について２つの実例を示す。
【００１３】
第１の実施形態によれば、厚い酸化物の下において選択トランジスタの隣りで適切なドーピングを行うことにより抵抗が実現される。その際、この抵抗の一方の端部は、長いチャネル長をもつＭＯＳトランジスタを介してセルプレート電圧に保持され、ＭＯＳトランジスタにはゲート電圧ＶＺが印加される一方、このＭＯＳトランジスタのドレインおよびソースにはセルプレート電圧が印加されている。その際、ゲート電圧ＶＺは、セルプレート電圧がＭＯＳトランジスタの共通のチャネルにわたって広がるように設定される。
【００１４】
第２の実施形態によれば、各メモリセルにおける抵抗もセルプレート電圧の供給も、長いチャネル長をもつＭＯＳトランジスタによって実現され、その際、第１の実施形態の場合のように、このＭＯＳトランジスタのドレインおよびソースにセルプレート電圧が印加される。ＭＯＳトランジスタのゲートには、何らかの値に一定に保持された電圧ＶＳが印加され、それによりｐｎ接合部における逆方向抵抗値ならびに読み出し書き込みプロセスに関する抵抗の既述の条件に合った電流が各セルに対し生じ、抵抗の対応する端部（抵抗ノード）がセルプレート電圧になるかまたは、抵抗に関するそのような条件に合った電流が各セルに対して生じ、さらにこれに加えて各読み出しプロセスおよび／または書き込みプロセス後ならびにメモリアレイのための給電電圧の印加時および遮断時、個々のメモリセルにおけるメモリキャパシタの個々の電極が迅速にセルプレート電圧になるよう、ゲート電圧が所定の値にされる。最後に挙げたやり方の利点は、メモリキャパシタの電極がただちにセルプレート電圧にされることである。その際、長いチャネルをもつすべてのＭＯＳトランジスタをそれぞれ接続してもよいが、個々のビットラインに属しビットラインデコーダにより選択された長いチャネルをもつＭＯＳトランジスタだけを接続してもよい。
【００１５】
本発明のメモリアレイによれば、基板に対する寄生的ｐｎ接合部の漏れ電流による不所望なプログラミング変更が排除され、その結果、リフレッシュが不要となる。この場合、通常のワードラインデコーダを使用することができる。ワードラインのキャパシタンスも大きくならない。さらに給電電圧遮断時、不所望なプログラミング変更がやはり排除される。抵抗におけるたとえばｎ＋  型の領域と、一定のセルプレート電圧におかれているメモリキャパシタとの間にプラグ（差込部）は必要とされず、そのことでメモリキャパシタ製造時の技術に対する要求が低減される。それというのも、そのプラグのために付加的なコンタクトホールが必要とされないからである。さらにこのことにより、半導体基板上のスペースも節約することができる。換言すれば本発明によるメモリセルアレイの場合、メモリセルの面積がスタンダードセルよりも大きくならない。結局、本発明によるメモリセルアレイを実現するために、付加的な技術やプロセスのステップも不要である。
【００１６】
次に、図面を参照しながら本発明について詳しく説明する。
【００１７】
図１は、本発明によるメモリアレイの回路図である。
【００１８】
図２は、本発明によるメモリアレイの第１の実施例の断面図である。
【００１９】
図３は、図２の実施例を上から見た平面図である。
【００２０】
図４は、本発明によるメモリアレイの第２の実施例の断面図である。
【００２１】
図５は、図４によるメモリアレイを上から見た図である。
【００２２】
図１には、折り返し形ビットラインアーキテクチャのメモリセルフィールドが示されている。ここでは殊に、メモリキャパシタの電極いわゆるキャパシタノードが適切な抵抗およびセルプレート電圧の加わる接続導体を介して接続されている様子が描かれており、ここで上記の接続導体は長いチャネルをもつＭＯＳトランジスタによって実現されている。当然ながらキャパシタノードのこのような接続を、場合によってはいわゆる開放形ビットラインアーキテクチャにおいても適用することができる。
【００２３】
詳しく説明すると図１には、選択トランジスタＴと強誘電体メモリキャパシタＣｆｅｒｒｏから成る１トランジスタ−１キャパシタ形（１Ｔ１Ｃ）メモリセルのためのワードラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３ならびにキャパシタCＢ を有するビットラインＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が描かれている。
【００２４】
メモリキャパシタＣｆｅｒｒｏの一方の電極には一定のセルプレート電圧が加わり、この電圧はソースもしくはドレイン領域ｎ＋ をもつＭＯＳトランジスタおよび抵抗Ｒを介して、メモリキャパシタの他方の電極へも供給されている。つまり両方のキャパシタノードは、ＭＯＳトランジスタから成る接続導体および抵抗Ｒを介して互いに接続されている。図１の場合、それらのＭＯＳトランジスタはそのソースもしくはドレイン領域ｎ＋ によって図式的に描かれており、その際、それらの領域ｎ＋ の間に大きいチャネル長をもつチャネルが案内されていて、それらの領域ｎ＋ の間で（図示されていない）ゲート電極にゲート電圧ＶＺ（第１の実施例）もしくはＶＳ（第２の実施例）が加えられる。したがって接続導体は、セルプレート電圧ＶＰＬＡＴＴＥに維持される。
【００２５】
抵抗Ｒは以下のように構成されている。すなわち、
ａ）その抵抗値は、半導体基板に対するｐｎ接合部の逆方向抵抗の抵抗値よりもかなり小さい。
【００２６】
ｂ）読み出しおよび書き込みプロセスは、抵抗Ｒによってもごく僅かにしか影響を受けない。
【００２７】
これにより、読み出し書き込みプロセスは抵抗Ｒによってもほとんど妨害されないままになり、寄生的なｐｎ接合部における漏れ電流が抵抗Ｒによって補償され、その結果、強誘電性メモリキャパシタＣｆｅｒｒｏの両側にほぼセルプレート電圧ＶＰＬＡＴＴＥが加わるようになる。メモリキャパシタＣｆｅｒｒｏにおける望ましくないプログラミング変更が生じるおそれはない。
【００２８】
したがって、セルプレート電圧ＶＰＬＡＴＴＥと接続すべき抵抗Ｒの端子もしくはノードは、長いチャネルをもつＭＯＳトランジスタ（領域ｎ＋ ）を介してセルプレート電圧ＶＰＬＡＴＴＥに保持されている。この長いチャネルは、複数のメモリセルたとえば２０〜１００個のメモリセルにわたり延在させることができる。たとえば２０〜１００おきのメモリセルであれば、ＭＯＳトランジスタのドレイン領域もしくはソース領域ｎ＋ は、１つのコンタクトおよびたとえばアルミニウムから成る導体を介してセルプレート電圧ＶＰＬＡＴＴＥにおかれる。
【００２９】
図２には本発明の第１の実施例の断面図が示されており、それを上から見た平面図が図３に描かれている。
【００３０】
図２によれば、たとえばｎ＋ にドーピングされたドレイン領域１と、たとえばやはりｎ＋ にドーピングされたソース領域２が、ｐ型半導体ボディの表面に設けられている。ソース領域２は、たとえば多結晶シリコンから成るコンタクトプラグ３によって、たとえばアルミニウムから成るビットラインＡＬ−ＢＬと接続されている。この場合、コンタクトプラグ３は、たとえばシリコン酸化物から成る詳しくは示されていないアイソレーション層を貫通している。
【００３１】
ドレイン領域とソース領域１または２の間におけるチャネルの上方で、ワードラインＷＬがアイソレーション層に埋め込まれている。ドレイン領域１は、たとえば多結晶シリコンから成るプラグ（差込部）４を介して、メモリキャパシタのメモリノードＳＮと接続されている。このメモリキャパシタは、メモリノードＳＮと強誘電体ｄｉｅｌｅｃｔｒｉｃと共通のメモリノードＰＬ（両方のメモリノードＰＬを結ぶ図２中の破線）から成り、そこにセルプレート電圧ＶＰＬＡＴＴＥが印加される。
【００３２】
抵抗Ｒは、厚い酸化物ＦＯＸの下で適切なドーピングにより実現され、この場合、抵抗Ｒの一方の端部もしくはノードはドレイン領域１に接続されており、抵抗Ｒの他方の端部は、長いチャネル長をもつＭＯＳトランジスタに導かれており、そのゲートにはゲート電圧ＶＺが印加されている。このＭＯＳトランジスタは図２中、そのゲート（”ＶＺ”）および「チャネル」ということばでシンボリックに表されている。そしてこのトランジスタは、抵抗Ｒにおいてドレイン領域１とは反対側の端部とメモリノードＰＬとの間に配置されている。ＭＯＳトランジスタのｎ＋ 領域（ドレインもしくはソース）には、セルプレート電圧ＶＰＬＡＴＴＥが印加されている（図３参照）。長いチャネル長をもつＭＯＳトランジスタのゲート電圧ＶＺは、セルプレート電圧ＶＰＬＡＴＴＥが共通のチャネルに及ぶように設定される。
【００３３】
図２および図３の実施例は開放形ビットラインアーキテクチャとしているが、当然ながら折り返し形ビットラインアーキテクチャにも本発明を適用できる。
【００３４】
図４および図５には本発明の第２の実施例が示されている。この場合、図４には断面図が、図５には平面図が描かれている。図４および図５において、互いに対応する構成部分には図２および図３と同じ参照符号が用いられている。
【００３５】
図４および図５の実施例の場合、各セルにおける抵抗およびセルプレート電圧ＶＰＬＡＴＴＥの供給は、長いチャネルをもつＭＯＳトランジスタ（ｎ＋ ）によって実現される。この場合、ＭＯＳトランジスタのドレイン領域もしくはソース領域（参照符号”ｎ＋ ”）には、セルプレート電圧ＶＰＬＡＴＴＥが印加される。ＭＯＳトランジスタのゲートには電圧ＶＳが印加され、この電圧は、
ａ）何らかの値に一定に保持され、その結果、抵抗Ｒに関する上述の条件に相応しい電流が各メモリセルに発生し、抵抗Ｒにおいてドレイン領域１とは反対側の端部はセルプレート電圧ＶＰＬＡＴＴＥに保持されるかまたは、
ｂ）何らかの値に一定に保持され、その結果、抵抗Ｒに関する上述の条件に相応しい電流が各メモリセルに発生し、それに加えて各読み出しプロセスおよび／または書き込みプロセス後ならびにメモリアレイへの給電電圧の印加時および遮断時にＭＯＳトランジスタのゲート電圧ＶＳが、メモリセルにおける個々のメモリノードがセルプレート電圧ＶＰＬＡＴＴＥに迅速に移行するような値にされる。
【００３６】
後者のやり方であれば殊に、メモリノードを迅速にセルプレート電圧ＶＰＬＡＴＴＥにすることができる。長いチャネルをもつすべてのＭＯＳトランジスタをそれぞれ接続してもよいし、あるいは個々のビットラインに属しビットラインデコーダにより選択された長いチャネルをもつＭＯＳトランジスタだけを接続してもよい。
【図面の簡単な説明】
【図１】  図１は、本発明によるメモリアレイの回路図である。
【図２】  本発明によるメモリアレイの第１の実施例の断面図である。
【図３】  図２の実施例を上から見た平面図である。
【図４】  本発明によるメモリアレイの第２の実施例の断面図である。
【図５】  図４によるメモリアレイを上から見た図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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