(57)【特許請求の範囲】
【請求項１】
分数分周方式を採用した周波数シンセサイザであって、
制御信号の入力レベルに応じた周波数で発振する発振手段と、
上記発振手段の出力信号を与えられた分周値をもって分周する分周手段と、
非活性状態のキャリ信号を入力した場合には分周値Ｎ、活性状態のキャリ信号を入力した場合には当該分周値Ｎに１を加えた値（Ｎ＋１）を分周値として上記分周手段に与える分周値切換手段と、
上記分周手段で分周された信号と基準信号との位相差を比較し、その結果を誤差信号として出力する位相比較手段と、
上記誤差信号に応じて上記発振手段への制御信号を出力する主回路と、
分母の値を活性状態のキャリ信号が生成される毎に任意の範囲で変更し、所定サイクル中で分子の値を増加させ、変更した分母の値と増加させた分子の値とを比較し、分子の値が分母の値以上の場合にのみ上記キャリ信号を活性状態で生成する第１の制御手段と、
上記キャリ信号が非活性状態の場合には増加された分子の値を選択し、活性状態の場合には当該分子の値から変更前の分母の値を減じた値を選択し、この選択したデータ値に基づいたパルス幅を有する上記発振手段の出力に現れるスプリアス成分を除去するためのパルス信号を生成し、上記主回路から出力される制御信号に加える第２の制御手段と
を有する周波数シンセサイザ。
【請求項２】
上記第２の制御手段は、選択したパルス幅決定用データ値にオフセット調整を行う手段
を有する請求項１または２記載の周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル通信装置等に用いられる周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
デジタル通信においては、ロックアップ時間の短いいわゆるＰＬＬ(Phase Locked Loop) 回路による周波数シンセサイザを必要とする。
【０００３】
ロックアップ時間を短くする方式としては、分数分周方式を使ったものが知られている。
この分数分周方式においては、周波数ステップの数倍の周波数の基準クロックを使い、周期的に分周値をＮとＮ＋１に変えることでＶＣＯ（Voltage Control Oscillator) 出力を基準周波数の整数倍にするというものである。
【０００４】
図４は、分数分周方式を採用した周波数シンセサイザの構成例を示すブロック図である。
周波数シンセサイザ１０は、図４に示すように、ＶＣＯ１１、（Ｎ，Ｎ＋１）カウンタ１２、位相比較回路（Ｐ／Ｃ）１３、主チャージポンプ回路（ＭＡＩＮＣ／Ｐ）１４、ローパスフィルタ（ＬＰＦ）１５、補助チャージポンプ回路１６、加算回路１７、および分数分周制御回路１８により構成されている。
【０００５】
この周波数シンセサイザ１０においては、外部から与えられる分周用定数Ｎと分数分周制御回路１８から与えられる分周値を決めるための信号Ｓ１８に基づいて加算回路１７でＮまたはＮ＋１が選択されてカウンタ１２に与えられる。
カウンタ１２では、たとえばＶＣＯ１１の出力Ｓ１１に対して、１／Ｎ分周が７回、１／（Ｎ＋１）分周が１回行われて、平均的な分周値が決定され、その各回の結果は位相比較回路１３に出力される。
【０００６】
位相比較回路１３では、カウンタ１２の出力信号Ｓ１２の位相と基準周波数ｆr （たとえば３０ｋＨｚ）に分周用分母ｎ１の値を乗じた周波数２４０ｋＨｚのの基準信号Ｓref の位相が比較される。
比較の結果、カウンタ１２の出力信号Ｓ１２の位相が基準信号Ｓref の位相に対して遅れているときには誤差信号（アップ信号）ＳＵＰがハイレベルで、進んでいるときには誤差信号（ダウン信号）ＳＤＮがハイレベルで主チャージポンプ回路１４に出力される。
【０００７】
主チャージポンプ回路１４では、誤差信号ＳＵＰまたはＳＤＮに応じてＶＣＯ１１の入力電位、すなわち発振周波数を制御するための信号Ｓ１４が生成される。
この分数分周方式の場合、分周値が周期的に変わるので、その周期に対応したスプリアス成分がＶＣＯ１１の出力に発生する。
このスプリアス成分を打ち消すために、分数分周制御回路１８の指示に従って補正チャージポンプ回路１６により信号Ｓ１６が生成され、主チャージポンプ回路１４の出力信号Ｓ１４に足し込まれ、この信号がローパスフィルタ１５を介してＶＣＯ１１にフィードバックされる。
そして、カウンタ１２の出力信号Ｓ１２と基準信号Ｓref の位相差が零になってとき、ロック状態となり上述したフィードバックループが安定する。
【０００８】
【発明が解決しようとする課題】
ところで、分数分周方式を採用した周波数シンセサイザでは、上述したように、分数分周制御回路１８に入力される分母ｎ１と分子ｎ２の値に応じて分周値が周期的に変わるので、その周期に対応したスプリアス成分がＶＣＯ出力に発生する。
そこで、このスプリアス成分を打ち消すために補正チャージポンプ１６を用意して、主チャージポンプ回路１４の出力に現れているリップル成分を分周値制御回路１８と補正チャージポンプ１６で消すように構成しているが、実際上、完全に取り除くことはできない。
以下に、この問題についてさらに詳細に説明する。
【０００９】
図６は、基準周波数（ｆr ）を３０ｋＨｚ、Ｎ＝４０００、ｎ1 ＝８、ｎ2 ＝１の時のＶＣＯ１１の出力スペクトルを示す図である。
この場合のＶＣＯ１１の出力周波数Ｆは、次式のようになる。
【００１０】
【数１】
0003746124.tif 000002
【００１１】
しかし、従来の周波数シンセサイザ１０においては、図６に示すように、中心より±３０ｋＨｚの所に大きなスプリアスピークが見えてしまう。
このことは、分周値の変化が３０ｋＨｚの周期性を持つことに起因している。すなわち、図５（ｂ）に示すように、ｎ１＝８，ｎ２＝１の場合、８回ごとに位相が元に戻り、結果的に２４０ｋＨｚ／８＝３０ｋＨｚのスプリアスを発生するためである。
【００１２】
この従来の周波数シンセサイザをたとえば携帯電話に搭載した場合、ピークは隣接チャンネルになるので、受信器の場合はチャンネル選択度に影響があり、送信器の場合はスプリアス出力となってしまう。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的、スプリアス出力を低減できる周波数シンセサイザを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、分数分周方式を採用した周波数シンセサイザであって、制御信号の入力レベルに応じた周波数で発振する発振手段と、上記発振手段の出力信号を与えられた分周値をもって分周する分周手段と、非活性状態のキャリ信号を入力した場合には分周値Ｎ、活性状態のキャリ信号を入力した場合には当該分周値Ｎに１を加えた値（Ｎ＋１）を分周値として上記分周手段に与える分周値切換手段と、上記分周手段で分周された信号と基準信号との位相差を比較し、その結果を誤差信号として出力する位相比較手段と、上記誤差信号に応じて上記発振手段への制御信号を出力する主回路と、分母の値を活性状態のキャリ信号が生成される毎に任意の範囲で変更し、所定サイクル中で分子の値を増加させ、変更した分母の値と増加させた分子の値とを比較し、分子の値が分母の値以上の場合にのみ上記キャリ信号を活性状態で生成する第１の制御手段と、上記キャリ信号が非活性状態の場合には増加された分子の値を選択し、活性状態の場合には当該分子の値から変更前の分母の値を減じた値を選択し、この選択したデータ値に基づいたパルス幅を有する上記発振手段の出力に現れるスプリアス成分を除去するためのパルス信号を生成し、上記主回路から出力される制御信号に加える第２の制御手段とを有する。
【００１５】
また、好適には、上記第２の制御手段は、選択したパルス幅決定用データにオフセット調整を行う手段を有する。
【００１６】
本発明の周波数シンセサイザによれば、第１の制御手段において、たとえば外部から与えられる分母の値がキャリ信号が活性状態になるたび毎に任意の範囲内で変更される。そして、所定サイクル中で分子の値が増加され、変更した分母の値と増加された分子の値とが比較されて、分子の値が分母の値以上の場合にのみキャリ信号が活性状態で生成され、分子の値が分母の値より小さい場合には非活性状態で生成される。
また、第２の制御手段では、キャリ信号が非活性状態の場合には増加された分子の値が選択され、活性状態の場合には当該分子の値から変更前の分母の値を減じた値が選択され、この選択されたとえばオフセット調整されたデータ値に基づいたパルス幅を有する発振手段の出力に現れるスプリアス成分を除去するためのパルス信号が生成される。
【００１７】
ここで、第１の制御手段においては、所定サイクルたつまでは分母の値の方が大きいことから、キャリ信号は非活性状態で出力される。その結果、分周値切換手段から分周手段に対して分周値Ｎが与えられ、分周手段において発振手段の出力対して１／Ｎ分周が行われる。これが数回行われる。
そして、この数回の１／Ｎ分周が経過すると分母と分子の値が同じ、またはそれ以上となることからキャリ信号が活性状態となる。その結果、分周値切換手段から分周手段に対して分周値Ｎ＋１が与えられ、分周手段において発振手段の出力対して１／（Ｎ＋１）分周が行われる。このＮ＋１分周は、１回のみ行われる。
分周手段の分周結果は位相比較手段に出力される。位相比較手段では、分周信号との位相と基準信号の位相が比較され、比較結果に応じた誤差信号が生成され、主回路に出力される。そして、主回路では、誤差信号に応じて発振手段への制御信号が出力される。
また、このとき、第２の制御手段では、オフセット調整されたデータ値に基づいたパルス幅を有する発振手段の出力に現れるスプリアス成分を除去するためのパルス信号が生成されおり、この補正用パルス信号が制御信号に加えられて、発振手段に帰還される。
そして、分周手段の出力信号と基準信号の位相差が零になってとき、ロック状態となり上述したフィードバックループが安定する。
【００１８】
【発明の実施の形態】
図１は、本発明に係る周波数シンセサイザの一実施形態を示すブロック図である。
この周波数シンセサイザ１０ａは、発振手段としてのＶＣＯ１１、分周手段としてのカウンタ１２、位相比較回路（Ｐ／Ｃ）１３、主チャージポンプ回路（ＭＡＩＮ  Ｃ／Ｐ）１４、ローパスフィルタ（ＬＰＦ）１５、補助チャージポンプ回路１６ａ、分周値切換手段としての加算回路１７、および分数分周制御回路２０により構成されている。
【００１９】
本実施形態に係る周波数シンセサイザ１０ａの分数分周制御回路２０は、外部から与えられる分周分周用の分母ｎ１と分子ｎ２のうち分母を所定サイクル、たとえば１２８サイクル毎に（０，＋１，０，−１，−１，０，＋１，…）のように変化させて、分周値の変化（位相の変化）に周期性を失わせるように分周値を制御する。
以下、この分数分周制御回路２０の具体的な構成例について説明する。
【００２０】
分数分周制御回路２０は、スプレッドデータ(SPREAD DATA) 発生回路２０１、演算回路２０２，２０３，２０４，２０５，２０８、セレクタ２０６、ラッチ回路２０７，２０９、およびパルス発生回路２１０により構成されている。
【００２１】
スプレッドデータ発生回路２０１は、外部から与えられる分母ｎ１を所定サイクル、たとえば１２８サイクル毎に変化させるためのスプレッドデータＤ201 （０，＋１，０，−１，−１，０，＋１，…）を発生して演算回路２０２に出力する。なお、スプレッドデータＤ201 の変更は演算回路２０４の出力信号Ｓ204 がハイレベルで入力される毎にあらかじめ設定された順序（上述のデータの順序）に従って行われる。このスプレッドデータＤ201 は、変化する分母の値が、たとえば平均８となるように設定される。
【００２２】
演算回路２０２は、外部から与えられた分母の値ｎ１とスプレッドデータ発生回路２０１で発生されたスプレッドデータＤ201 とを加算（ｎ１±Ｄ201 ）して、その加算結果を演算回路２０４に与える。
【００２３】
演算回路２０３は、外部から与えられた分子の値ｎ２とラッチ回路２０７にラッチされているデータの帰還データとを加算し、加算結果を演算回路２０４，２０５およびセクタ２０６に与える。
【００２４】
演算回路２０４は、演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）と演算回路２０３から出力される分子の値とを比較し、分子の値が分母の値以上の場合にキャリ信号Ｓ２０４をハイレベルでスプレッドデータ発生回路２０１およびセレクタ２０６、更には加算回路１７に出力する。また、このキャリ信号Ｓ２０４は、周波数シンセサイザ１０ａの分周値（Ｎ，Ｎ＋１）の変化のタイミングを決定する。
【００２５】
演算回路２０５は、演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１を減算し、その減算結果をセレクタ２０６に与える。
【００２６】
セレクタ２０６は、演算回路２０４によるキャリ信号Ｓ204 がローレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値より大きい場合は、演算回路２０３の出力データ（分子の値）を選択してラッチ回路２０７に出力する。一方、キャリ信号Ｓ204 がハイレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値以下の場合は、演算回路２０５の出力データ（演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１を減算した値）を選択してラッチ回路２０７に出力する。
【００２７】
ラッチ回路２０７は、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３の入力タイミングでセレクタ２０６の出力データをラッチし、そのラッチデータを演算回路２０３および２０８に出力する。
【００２８】
演算回路２０８は、ラッチ回路２０７の出力データに微調整用のオフセットデータを加算してラッチ回路２０９に出力する。
【００２９】
ラッチ回路２０９は、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３の入力タイミングで演算回路２０８の出力データをラッチし、パルス発生回路２１０に出力する。このラッチ回路２０９は、位相合わせのために設けられている。
【００３０】
パルス発生回路２１０は、ラッチ回路２０９のラッチデータを受けて、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３をトリガとして位相調整量に応じてパルス幅を調整した補正用のパルスを発生し、補正チャージポンプ回路１６に供給する。
パルス発生回路２１０によるパルスは、データを遷移させた場合にリップルが発生するタイミングでＶＣＯ１１の出力に現れたスプリアス成分を打ち消すための信号として補正チャージポンプ１６ａに供給される。
【００３１】
次に、上記構成による動作を、図２を参照しつつ説明する。
分数分周制御回路２０では、スプレッドデータ発生回路２０１より、外部から与えられる分母ｎ１をたとえば１２８サイクル毎に変化させるためのスプレッドデータＤ201 が発生され演算回路２０２に出力される。スプレッドデータＤ201 の変更は、演算回路２０４の出力信号Ｓ204 をハイレベルで入力する毎にあらかじめ設定された順序に従って行われる。
演算回路２０２では、外部から値ｎ１の分母が与えられ、与えられた分母の値ｎ１とスプレッドデータ発生回路２０１で発生されたスプレッドデータＤ201 とが加算（ｎ１±Ｄ201 ）され、その加算結果が演算回路２０４に出力される。
【００３２】
また、演算回路２０３では、外部から値ｎ２の分子が与えられ、与えられた分子の値ｎ２とラッチ回路２０７にラッチされているデータの帰還データとが加算され、この加算結果が演算回路２０４，２０５およびセレクタ２０６に出力される。この外部から入力される分子の値ｎ２が１の場合、演算回路２０３は数値ｎ２のインクリメント動作を行うことになる。
そして、演算回路２０４では、演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）と演算回路２０３から出力される分子の値とが比較され、分子の値が分母の値より小さい場合にはキャリ信号Ｓ２０４がローレベルで、分子の値が分母の値以上の場合にはキャリ信号Ｓ２０４がハイレベルで加算回路１７、並びに、スプレッドデータ発生回路２０１およびセレクタ２０６に出力される。
【００３３】
さらに、演算回路２０５では、演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１が減算され、その減算結果がセレクタ２０６に出力される。
セレクタ２０６では、演算回路２０４によるキャリ信号Ｓ204 がローレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値より大きい場合は、演算回路２０３の出力データ（分子の値）が選択されてラッチ回路２０７に出力される。一方、キャリ信号Ｓ204 がハイレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値以下の場合は、演算回路２０５の出力データ（演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１を減算した値）が選択されてラッチ回路２０７に出力される。
そして、ラッチ回路２０７にラッチされたデータが演算回路２０３および２０８に出力される。これにより、演算回路２０３では、分子の値にラッチ回路２０７の出力データが加算され、演算回路２０８ではオフセット調整が行われる。
【００３４】
ここで、演算回路２０４の比較結果は、所定サイクルたつまでは分母の値の方が大きいことから、キャリ信号Ｓ204 はローレベルで出力される。その結果、加算回路１７の出力はＮであるから、カウンタ１２においては、ＶＣＯ１１の出力対して１／Ｎ分周が行われる。これが図２に示すように、数回、たとえば８回行われる。尚、図２の例では、外部から入力される分母の値ｎ１を８とし、分子の値ｎ２を１としている。
そして、８サイクルたつと演算回路２０４の比較結果は、分母と分子の値が同じ、またはそれ以上となることからキャリ信号Ｓ204 がハイレベルで出力される。この場合、加算回路１７の出力がＮ＋１になることから、カウンタ１２では、ＶＣＯ１１の出力対してＮ＋１分周が行われる。
分数分周制御回路２０において、キャリ信号Ｓ204 がハイレベルになったことに伴い、セレクタ２０６で演算回路２０５の出力データが選択され、このデータがラッチ回路２０７を介して演算回路２０３に帰還されることから、演算回路２０４において分母の値の方が分子の値より大きくなり、キャリ信号Ｓ204 はローレベルに切り換えられる。
したがって、このＮ＋１分周は、１回のみ行われる。この動作は、図２（ｂ）〜（ｄ）に示す、図中右向きの矢印のように、元の位置に戻る動作に相当する。本実施例において、外部から入力される分母の値ｎ１を８とし、分子の値ｎ２を１とした場合、図２（ｂ）〜（ｅ）に示すように、位相の戻り位置は８、９、８、７と変化する。
【００３５】
カウンタ１２の分周結果は信号Ｓ１２として位相比較回路１３に出力される。位相比較回路１３では、カウンタ１２の出力信号Ｓ１２の位相と基準周波数ｆr （たとえば３０ｋＨｚ）に分周用分母ｎ１の値を乗じた周波数２４０ｋＨｚのの基準信号Ｓref の位相が比較される。
比較の結果、カウンタ１２の出力信号Ｓ１２の位相が基準信号Ｓref の位相に対して遅れているときには誤差信号（アップ信号）ＳＵＰがハイレベルで、進んでいるときには誤差信号（ダウン信号）ＳＤＮがハイレベルで主チャージポンプ回路１４に出力される。
また、位相比較回路１３においては、誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで信号Ｓ１３が発生され、分数分周制御回路２０のラッチ回路２０７，２０９およびパルス発生回路２１０に出力される。
【００３６】
主チャージポンプ回路１４では、誤差信号ＳＵＰまたはＳＤＮに応じてＶＣＯ１１の入力電位、すなわち発振周波数を制御するための信号Ｓ１４が生成される。
【００３７】
また、分数分周制御回路２０では、オフセット調整されたデータがラッチ回路２０９にラッチされ、パルス発生回路２１０に与えられる。
パルス発生回路２１０では、ラッチ回路２０９のラッチデータを受けて、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３をトリガとして位相調整量に応じてパルス幅を調整した補正用のパルスが発生され補正チャージポンプ回路１６に供給される。
これにより補正チャージポンプ回路１６から、ＶＣＯ１１の出力に現れたスプリアス成分を打ち消すためのパルスＳ１６ａが生成される。
そして、補正チャージポンプ回路１６によるパルス信号Ｓ１６ａが、主チャージポンプ回路１４の出力信号Ｓ１４に足し込まれ、この信号がローパスフィルタ１５を介してＶＣＯ１１にフィードバックされる。
そして、カウンタ１２の出力信号Ｓ１２と基準信号Ｓref の位相差が零になってとき、ロック状態となり上述したフィードバックループが安定する。
【００３８】
図３に、本実施例（ｎ１＝８，ｎ２＝１）における実験結果（出力スペクトル）を示す。
図３に示すように、本実施形態に係る周波数シンセサイザ１０ａは、図６に示すような従来回路のように２４０ｋＨｚ／８＝３０ｋＨｚのスプリアスが発生せず、良好な特性を有する。
【００３９】
以上説明したように、本実施形態によれば、ＶＣＯ１１と、ＶＣＯ１１の出力信号を分周値ＮまたはＮ＋１をもって分周するカウンタ１２と、非活性状態のキャリ信号を入力した場合には分周値Ｎ、活性状態のキャリ信号を入力した場合には当該分周値Ｎに１を加えた値（Ｎ＋１）を分周値としてカウンタ１２に与える加算回路１７と、カウンタ１２で分周された信号と基準信号との位相差を比較し、その結果を誤差信号ＳＵＰまたはＳＤＮとして出力する位相比較回路１３と、誤差信号に応じてＶＣＯ１１への制御信号Ｓ１４を出力する主チャージポンプ回路１４と、分母の値を活性状態のキャリ信号が生成される毎に任意の範囲で変更し、所定サイクル中で分子の値を増加させ、変更した分母の値と増加させた分子の値とを比較し、分子の値が分母の値以上の場合にのみキャリ信号を活性状態で生成し、かつ、キャリ信号が非活性状態の場合には増加された分子の値を選択し、活性状態の場合には当該分子の値から変更前の分母の値を減じた値を選択し、この選択したデータ値に基づいたパルス幅を有するＶＣＯ１１の出力に現れるスプリアス成分を除去するためのパルス信号を生成し制御信号に加える分数分周制御回路２０および補正チャージポンプ回路１６ａとを設けたので、高速ロックアップの方式である分数分周方式の一番欠点であるスプリアス出力を大幅に低減できる利点がある。
【００４０】
なお、スプレッドデータ発生回路２０１としては、あらかじめ決めた値を書き込んだＲＯＭを使ってもよいし、このような乱数を発生する回路を使ってもよい。
【００４１】
【発明の効果】
以上説明したように、本発明の周波数シンセサイザによれば、分母を変化（分散）させることで、高速ロックアップの方式である分数分周方式のスプリアス出力を大幅に低減できる。
【図面の簡単な説明】
【図１】本発明に係る分数分周方式周波数シンセサイザの一実施形態を示すブロック図である。
【図２】図１の回路の分周動作を説明するための図である。
【図３】本実施例（ｎ１＝８，ｎ２＝１）における実験結果（出力スペクトル）を示す図である。
【図４】従来の分数分周方式周波数シンセサイザの構成例を示すブロック図である。
【図５】図４の回路の分周動作を説明するための図である。
【図６】図４のＶＣＯ１１の出力スペクトルを示す図である。
【符号の説明】
１０ａ…分数分周方式周波数シンセサイザ
１１…ＶＣＯ
１２…Ｎカウンタ
１３…位相比較回路
１４…主チャージポンプ回路
１５…ローパスフィルタ
１６ａ…補助チャージポンプ回路
１７…加算回路
２０…分周値制御回路
２０１…スプレッドデータ発生回路
２０２，２０３，２０４，２０５，２０８…演算回路
２０６…セレクタ
２０７，２０９…ラッチ回路
２１０…パルス発生回路
【図１】
0003746124.tif 000003
【図２】
0003746124.tif 000004
【図３】
0003746124.tif 000005
【図４】
0003746124.tif 000006
【図５】
0003746124.tif 000007
【図６】
0003746124.tif 000008