(57)【特許請求の範囲】
【請求項１】
負荷抵抗に対して駆動電流を供給する駆動回路であって、
上記負荷抵抗に直列に接続された電流出力用ＭＯＳトランジスタと、
上記電流出力用ＭＯＳトランジスタのゲート端子に駆動信号を供給する駆動部と、
上記電流出力用ＭＯＳトランジスタのドレイン端子を所定の電位に保持するためのクランプ回路と
を有し、
上記クランプ回路が、
上記電流出力用ＭＯＳトランジスタのゲート端子とドレイン端子との間に接続された第１のＭＯＳトランジスタと、
ゲート端子とドレイン端子とが互いに接続され、当該ゲート端子が上記第１のＭＯＳトランジスタのゲート端子に接続された第２のＭＯＳトランジスタと、
上記電流出力用ＭＯＳトランジスタのゲート端子と上記第１のＭＯＳトランジスタとの間又は上記第１のＭＯＳトランジスタと上記電流出力用トランジスタのドレイン端子との間に接続された整流素子と、
上記第２のＭＯＳトランジスタのソース端子に接続され、当該ソース端子の電位を所定の電圧に保持する電圧保持手段と
を有し、
上記第１のＭＯＳトランジスタと上記整流素子とが、上記電流出力用ＭＯＳトランジスタのゲート端子から上記電流出力用ＭＯＳトランジスタのドレイン端子の向きに電流路が形成されるように直列に接続されている、
駆動回路。
【請求項２】
上記負荷抵抗が第１の電源電圧供給端子に電気的に接続されており、
上記駆動部及び上記クランプ回路が第２の電源電圧供給端子に電気的に接続されている、
請求項１に記載の駆動回路。
【請求項３】
上記クランプ回路が上記第２のＭＯＳトランジスタに電流を供給する第１の電流源を有し、
上記電流出力用ＭＯＳトランジスタと上記第１及び第２のＭＯＳトランジスタとがｎＭＯＳトランジスタであり、
上記電圧保持手段が上記第２のｎＭＯＳトランジスタのソース端子と基準電位との間に直列に接続された複数個のダイオードである、
請求項１又は２に記載の駆動回路。
【請求項４】
上記第１の電流源が、上記第２の電源電圧供給端子と上記第２のｎＭＯＳトランジスタのドレイン端子との間に接続された第１のｐＭＯＳトランジスタと、ゲート端子とドレイン端子とが互いに接続され、当該ゲート端子が上記第１のｐＭＯＳトランジスタのゲート端子に接続され、ソース端子が上記第２の電源電圧供給端子に接続された第２のｐＭＯＳトランジスタと、上記第２のｐＭＯＳトランジスタのドレイン端子と基準電位との間に接続された第１の抵抗素子とを有する、
請求項３に記載の駆動回路。
【請求項５】
上記整流素子が、上記電流出力用ｎＭＯＳトランジスタのゲート端子にアノードが接続され、上記第１のｎＭＯＳトランジスタのドレイン端子にカソードが接続されたダイオードである、
請求項３又は４に記載の駆動回路。
【請求項６】
上記整流素子が、上記電流出力用ｎＭＯＳトランジスタのドレイン端子と上記第１のｎＭＯＳトランジスタのソース端子との間に接続され、ゲート端子が上記第１のｎＭＯＳトランジスタのドレイン端子に接続された第３のｎＭＯＳトランジスタである、
請求項３又は４に記載の駆動回路。
【請求項７】
上記駆動部が、
上記電流出力用ＭＯＳトランジスタのゲート端子に接続され、上記電流供給用ＭＯＳトランジスタに駆動信号を供給する第４のＭＯＳトランジスタと、
上記第４のＭＯＳトランジスタに電流を供給する第２の電流源とを有する、
請求項１、２、３、４、５又は６に記載の駆動回路。
【請求項８】
上記駆動部が、ｎＭＯＳトランジスタである上記第４のＭＯＳトランジスタのソース端子と基準電位との間に接続された第３の電流源と、上記第２の電流源と基準電位との間に接続され、上記第４のｎＭＯＳトランジスタと相補的に動作する第５のｎＭＯＳトランジスタとを有し、
上記第２の電流源が、上記第２の電源電圧供給端子と上記第５のｎＭＯＳトランジスタとの間に接続され、ゲート端子とドレイン端子とが接続された第３のｐＭＯＳトランジスタと、上記第２の電源電圧供給端子と上記電流出力用ＭＯＳトランジスタのゲート端子と上記第４のｎＭＯＳトランジスタとの接続中点との間に接続され、ゲート端子が上記第３のｐＭＯＳトランジスタのゲート端子に接続された第４のｐＭＯＳトランジスタとを有する、
請求項７に記載の駆動回路。
【請求項９】
上記駆動部が、上記第３のｐＭＯＳトランジスタのドレイン端子と上記第５のｎＭＯＳトランジスタのドレイン端子との間に接続された第２の抵抗素子と、上記第２の電源電圧供給端子と上記第３のｐＭＯＳトランジスタのゲート端子との間に接続された第３の抵抗素子とを有する、
請求項８に記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クランプ回路を用いることで、負荷に供給される駆動電流を制御する駆動回路に関するものである。
【０００２】
【従来の技術】
電気エネルギーを熱エネルギーに変換するための駆動電流を供給する駆動回路において、アプリケーションによっては、入力される制御信号のパルス幅に対して、正確な出力パルス幅を持つ駆動電流が要求される。例えば、いわゆるインクジェットプリンタにおいて、インクをプリント用紙に吹き付けるために、瞬間的に高温に熱したインクをノズルによって噴射させる仕組みが採用されている。印字ドットの微細化に伴って、インクを噴射するタイミングの制御に高精度が要求される。このため、インクを加熱させる駆動回路では、入力されるパルス制御信号に対して、高精度なパルス信号の出力が要求される。
【０００３】
このような駆動回路は、従来のバイポーラトランジスタを用いた回路の他に、高耐圧ｎＭＯＳトランジスタを用いたドレイン出力型の駆動回路が提案されていた。
図５は、このような駆動回路の一例を示す回路図である。図示のように、この駆動回路はｐＭＯＳトランジスタＱＰ１，ＱＰ２、ｎＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３、及びインバータＩＮＶ１によって構成されている。
【０００４】
トランジスタＱＮ３は、高耐圧ｎＭＯＳトランジスタである。また、トランジスタＱＮ３のドレインに接続されている抵抗素子Ｒ１は、負荷抵抗である。動作時に、トランジスタＱＮ３のドレインから出力される駆動電流ＩL が負荷抵抗Ｒ１を流れることによって熱が発生する。この熱は、例えば、インクの加熱に利用される。
【０００５】
図５に示すように、ｐＭＯＳトランジスタＱＰ１とＱＰ２は、ソースが電源電圧ＶCC1 に接続され、ゲートが互いに相手のドレインに接続されている。ｎＭＯＳトランジスタＱＮ１とＱＮ２のドレインがそれぞれトランジスタＱＰ１とＱＰ２のドレインに接続され、ソースがともに接地されている。トランジスタＱＮ１のゲートに入力信号Ｓinが印加され、トランジスタＱＮ２のゲートに入力信号Ｓinの論理反転信号が印加される。
【０００６】
負荷抵抗Ｒ１は、電源電圧ＶCC2 とｎＭＯＳトランジスタＱＮ３のドレインとの間に接続されている。トランジスタＱＮ３のゲートがトランジスタＱＮ２のドレインに接続され、ソースが接地されている。
電源電圧ＶCC1 は、例えば、１５Ｖであり、電源電圧ＶCC2 は、例えば、２０〜３０Ｖである。入力信号Ｓinの論理レベルは、例えば、ハイレベルが５Ｖであり、ローレベルが０Ｖである。
【０００７】
入力信号Ｓinはパルス信号であり、このパルス信号に応じて、トランジスタＱＮ３は、負荷抵抗Ｒ１にパルス状の電流信号を供給する。以下、図５を参照しながら、この駆動回路の動作について説明する。
入力信号Ｓinがローレベルのとき、トランジスタＱＮ１が遮断し、トランジスタＱＮ２が導通する。このとき、トランジスタＱＮ２のドレインがほぼ接地電位に保持されるので、トランジスタＱＰ１が導通し、トランジスタＱＰ２が遮断する。このとき、ノードＮＤ１がほぼ接地電位ＧＮＤに保持される。
トランジスタＱＮ３のゲートにノードＮＤ１の電圧ＶO1が印加されるので、トランジスタＱＮ３が遮断し、負荷抵抗Ｒ１に電流が流れない。
【０００８】
次に、入力信号Ｓinがローレベルからハイレベルに切り替わると、トランジスタＱＮ１が導通し、トランジスタＱＮ２が遮断する。これに応じて、トランジスタＱＰ２が導通するので、トランジスタＱＰ１が遮断し、ノードＮＤ１がほぼ電源電圧ＶCC1 に保持される。このとき、トランジスタＱＮ３が導通し、負荷抵抗Ｒ１に駆動電流ＩL が流れる。この駆動電流によって負荷抵抗Ｒ１が熱を発生する。
【０００９】
上述したように、入力信号Ｓinがローレベルのとき、トランジスタＱＮ３が遮断し、負荷抵抗Ｒ１に駆動電流が供給されない。一方、入力信号Ｓinがハイレベルのとき、トランジスタＱＮ３が導通し、負荷抵抗Ｒ１に駆動電流ＩL が供給される。即ち、入力信号Ｓinに応じて、負荷抵抗Ｒ１に供給される駆動電流のタイミングが制御される。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来の駆動回路において、入力信号Ｓinの切り替えに伴って大きな貫通電流が流れるので、回路の消費電力が大きくなる。また、出力のバランスをよくするために、即ち、負荷抵抗に供給される駆動電流ＩL の立ち上がり時間ｔr と立ち下がり時間ｔf 及び立ち上がり遅延時間ｔPLH と立ち下がり遅延時間ｔPHL のバランスをよくするため、出力トランジスタＱＰ２とＱＮ２のサイズ及び電源電圧ＶCC1 の値を調整する必要があり、さらに、負荷条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ１の抵抗値などに応じて再調整を行う必要がある。また、調整を行ったとしても、製造バラツキを考慮する必要がある。
これらの問題点を改善するために、図６及び図７に示す駆動回路が提案されている。
【００１１】
図６に示すように、この駆動回路は、図５に示す駆動回路に対して、定電流源ＩＳ１，ＩＳ２が追加されている。図示のように、ｎＭＯＳトランジスタＱＰ３とＱＰ４のソース同士が接続され、その接続点が電流源ＩＳ１に接続されている。電流源ＩＳ１の供給電流Ｉ0 がトランジスタＱＰ３またはＱＰ４のソースに入力される。
一方、電流源ＩＳ２がトランジスタＱＮ５のソースと接地電位ＧＮＤとの間に接続されている。これによって、トランジスタＱＮ５が導通しているとき、そのソース電流が電流源ＩＳ２の供給電流Ｉ1 によって制限される。
【００１２】
図６に示す駆動回路は、上述した図５に示す駆動回路とほぼ同じ動作をする。即ち、入力信号Ｓinがローレベルのとき、トランジスタＱＮ６が遮断し、負荷抵抗Ｒ２に駆動電流が供給されない。一方、入力信号Ｓinがハイレベルのとき、トランジスタＱＮ６が導通し、負荷抵抗Ｒ２に駆動電流ＩL が供給される。このように、入力信号Ｓinに応じて、負荷抵抗Ｒ２に供給される駆動電流のタイミングが制御される。
【００１３】
図７は、駆動回路の他の改良例を示している。図示のように、この駆動回路において、トランジスタＱＰ５とＱＰ６がカレントミラー回路を構成している。このカレントミラー回路は、トランジスタＱＮ７とＱＮ８のダイナミック負荷回路として機能する。また、トランジスタＱＰ５のドレインとＱＮ７のドレインの間に、抵抗素子Ｒ３が接続され、トランジスタＱＰ６のドレインとＱＮ８のドレインの間に、抵抗素子Ｒ４が接続されている。
【００１４】
この駆動回路も図５に示す駆動回路とほぼ同じように動作する。即ち、入力信号Ｓinがローレベルのとき、トランジスタＱＮ９が遮断し、負荷抵抗Ｒ５に駆動電流が供給されない。一方、入力信号Ｓinがハイレベルのとき、トランジスタＱＮ９が導通し、負荷抵抗Ｒ５に駆動電流ＩL が供給される。このように、入力信号Ｓinに応じて、負荷抵抗Ｒ５の駆動電流のタイミングが制御される。
【００１５】
図６に示す駆動回路において、電流源ＩＳ１とＩＳ２によって、切り替え時の貫通電流が制限される。しかし、この駆動回路では、出力のバランスをよくするために、電源電圧ＶCC1 及び電流源ＩＳ１とＩＳ２の出力電流Ｉ0 とＩ1 を調整する必要があり、さらに、負荷条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ２の抵抗値などに応じて再調整を行う必要がある。
【００１６】
また、図７に示す駆動回路において、トランジスタＱＮ７とＱＮ８のドレインに接続されている抵抗素子Ｒ３とＲ４によって、切り替え時の貫通電流が制限される。しかし、図５及び図６に示す駆動回路と同じように、出力のバランスをよくするために、抵抗素子Ｒ３とＲ４及び電源電圧ＶCC1 の値などを調整する必要があり、さらに、負荷条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ５の抵抗値などに応じて再調整を行う必要がある。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路の調整を簡単にでき、出力される駆動電流のバランスを保持でき、負荷回路に高精度の駆動電流を供給できる駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明の負荷抵抗に対して駆動電流を供給する駆動回路は、上記負荷抵抗に直列に接続された電流出力用ＭＯＳトランジスタと、上記電流出力用ＭＯＳトランジスタのゲート端子に駆動信号を供給する駆動部と、上記電流出力用ＭＯＳトランジスタのドレイン端子を所定の電位に保持するためのクランプ回路とを有し、
上記クランプ回路が、上記電流出力用ＭＯＳトランジスタのゲート端子とドレイン端子との間に接続された第１のＭＯＳトランジスタと、ゲート端子とドレイン端子とが互いに接続され、当該ゲート端子が上記第１のＭＯＳトランジスタのゲート端子に接続された第２のＭＯＳトランジスタと、上記電流出力用ＭＯＳトランジスタのゲート端子と上記第１のＭＯＳトランジスタとの間又は上記第１のＭＯＳトランジスタと上記電流出力用トランジスタのドレイン端子との間に接続された整流素子と、上記第２のＭＯＳトランジスタのソース端子に接続され、当該ソース端子の電位を所定の電圧に保持する電圧保持手段とを有し、
上記第１のＭＯＳトランジスタと上記整流素子とが、上記電流出力用ＭＯＳトランジスタのゲート端子から上記電流出力用ＭＯＳトランジスタのドレイン端子の向きに電流路が形成されるように直列に接続されている。
【００２０】
また、本発明では、好適には、上記クランプ回路が上記第２のＭＯＳトランジスタに電流を供給する第１の電流源を有し、上記電流出力用ＭＯＳトランジスタと上記第１および第２のＭＯＳトランジスタとがｎＭＯＳトランジスタであり、上記電圧保持手段が上記第２のｎＭＯＳトランジスタのソース端子と基準電位との間に直列に接続された複数個のダイオードであることが好ましい。
更には、上記第１の電流源が、上記第２の電源電圧の供給端子と上記第２のｎＭＯＳトランジスタのドレイン端子との間に接続された第１のｐＭＯＳトランジスタと、ゲート端子とドレイン端子とが互いに接続され、当該ゲート端子が上記第１のｐＭＯＳトランジスタのゲート端子に接続され、ソース端子が上記第２の電源電圧の供給端子に接続された第２のｐＭＯＳトランジスタと、上記第２のｐＭＯＳトランジスタのドレイン端子と基準電位との間に接続された第１の抵抗素子とを有することが好ましい。
【００２１】
また、本発明では、好適には、上記整流素子が、上記電流出力用ｎＭＯＳトランジスタのゲート端子にアノードが接続され、上記第１のｎＭＯＳトランジスタのドレイン端子にカソードが接続されたダイオードである、または上記電流出力用ｎＭＯＳトランジスタのドレイン端子と上記第１のｎＭＯＳトランジスタのソース端子との間に接続され、ゲート端子が上記第１のｎＭＯＳトランジスタのドレイン端子に接続された第３のｎＭＯＳトランジスタであることが好ましい。
【００２２】
また、本発明では、好適には、上記駆動部が、上記電流出力用ＭＯＳトランジスタのゲート端子に接続され、上記電流供給用ＭＯＳトランジスタに駆動信号を供給する第４のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタに電流を供給する第２の電流源とを有することが好ましい。
【００２３】
また、本発明では、好適には、上記駆動部が、ｎＭＯＳトランジスタである上記第４のＭＯＳトランジスタのソース端子と基準電位との間に接続された第３の電流源と、上記第２の電流源と基準電位との間に接続され、上記第４のｎＭＯＳトランジスタと相補的に動作する第５のｎＭＯＳトランジスタとを有し、上記第２の電流源が、上記第２の電源電圧の供給端子と上記第５のｎＭＯＳトランジスタとの間に接続され、ゲート端子とドレイン端子とが接続された第３のｐＭＯＳトランジスタと、上記第２の電源電圧の供給端子と上記電流出力用ＭＯＳトランジスタのゲート端子と上記第４のｎＭＯＳトランジスタとの接続中点との間に接続され、ゲート端子が上記第３のｐＭＯＳトランジスタのゲート端子に接続された第４のｐＭＯＳトランジスタとを有することが好ましい。
更には、上記駆動部が、上記第３のｐＭＯＳトランジスタのドレイン端子と上記第５のｎＭＯＳトランジスタのドレイン端子との間に接続された第２の抵抗素子と、上記第２の電源電圧の供給端子と上記第３のｐＭＯＳトランジスタのゲート端子との間に接続された第３の抵抗素子とを有することが好ましい。
【００２４】
【発明の実施の形態】
第１実施形態
図１は本発明に係る駆動回路の第１の実施形態を示す概念図である。
図示のように、本実施形態の駆動回路は、電流源ＩＳ３，ＩＳ４，ＩＳ５、スイッチング素子ＳＷ１，ＳＷ２、ｎＭＯＳトランジスタＱＮ１２、ｎＭＯＳトランジスタＱＮ１３，ＱＮ１４、逆流防止用ダイオードＤ３、及びダイオードＤ０，Ｄ１，Ｄ２によって構成されている。
【００２５】
図示のように、電流源ＩＳ３は、スイッチング素子ＳＷ１によってノードＮＤ４に接続され、また、電流源ＩＳ４は、スイッチング素子ＳＷ２によってノードＮＤ４に接続されている。トランジスタＱＮ１２は、ゲートがノードＮＤ４に接続され、ドレインが負荷抵抗Ｒ６に接続され、ソースが接地されている。トランジスタＱＮ１２が電流出力用トランジスタである。即ち、トランジスタＱＮ１２のオン／オフによって、負荷抵抗Ｒ６に供給される駆動電流ＩL のタイミングが制御される。
なお、図示していないが、スイッチング素子ＳＷ１とＳＷ２は、外部から入力される制御信号によって制御される。
【００２６】
図１に示す駆動回路において、トランジスタＱＮ１３，ＱＮ１４、逆流防止用ダイオードＤ３、ダイオードＤ０，Ｄ１，Ｄ２及び電流源ＩＳ５によって、クランプ回路１０が構成されている。図示のように、トランジスタＱＮ１３のドレインがダイオードＤ３のカソードに接続され、ソースがトランジスタＱＮ１２のドレイン、即ちノードＮＤ５に接続されている。ダイオードＤ３のアノードはノードＮＤ４に接続されている。トランジスタＱＮ１３とＱＮ１４のゲート同士が接続され、その接続点がトランジスタＱＮ１４のドレインに接続されている。また、トランジスタＱＮ１４のドレイン側に電流源ＩＳ５が接続され、そのソース側に、ダイオードＤ２，Ｄ１，Ｄ０が直列接続されている。
【００２７】
上述した駆動回路において、定電流源ＩＳ３とＩＳ４の出力電流Ｉ1 とＩ0 が等しく設定されている。そして、クランプ回路１０の働きと合わせて、負荷条件、例えば、負荷抵抗に供給される電源電圧ＶCC2 及び負荷抵抗Ｒ６の抵抗値に左右されず、負荷電流ＩL のバランスを保つことができる。
【００２８】
以下、図１を参照しつつ、本実施形態の駆動回路の動作原理について説明する。
まず、制御信号に応じて、スイッチング素子ＳＷ１がオン、スイッチング素子ＳＷ２がオフ状態に制御されている場合、電流源ＩＳ３の供給電流Ｉ1 によって、トランジスタＱＮ１２のゲート寄生容量が充電されるので、トランジスタＱＮ１２のゲート電圧が上昇する。即ち、ノードＮＤ４の電圧ＶB が上昇する。ノードＮＤ４の電圧ＶB がトランジスタＱＮ１２のしきい値電圧ＶTHN を越えると、トランジスタＱＮ１２が導通し、負荷抵抗Ｒ６に駆動電流ＩL が供給される。このとき、トランジスタＱＮ１２のドレイン電圧、即ち、ノードＮＤ５の電圧ＶAがクランプ回路１０によってほぼ一定の値に保持される。
【００２９】
クランプ回路１０において、トランジスタＱＮ１３とＱＮ１４のサイズが等しく、かつ電流源ＩＳ５の供給電流Ｉ2 が電流源ＩＳ３の供給電流Ｉ1 に等しいと仮定する。ダイオードＤ２，Ｄ１とＤ０の順方向電圧降下がともにＶthとすると、動作時にトランジスタＱＮ１４のソース電圧ＶD が３Ｖthに保持される。トランジスタＱＮ１４のソース電圧ＶD によって、トランジスタＱＮ１３のソース電圧、即ち、ノードＮＤ５の電圧がクランプされる。以下、これについて具体的に説明する。
【００３０】
トランジスタＱＮ１２が導通するとき、ノードＮＤ５の電圧がトランジスタＱＮ１４のソース電圧ＶD 以下に低下すると、トランジスタＱＮ１３が導通し、ノードＮＤ５の電圧ＶA が引き上げられる。また、ノードＮＤ５の電圧がＶD より高くなると、逆流防止用ダイオードＤ３の働きによってトランジスタＱＮ１３が遮断し、ノードＮＤ５の電圧ＶA がトランジスタＱＮ１２によって引き下げられる。
このように、トランジスタＱＮ１３、ＱＮ１４、逆流防止用ダイオードＤ３及び直列接続のダイオードＤ２，Ｄ１，Ｄ０によって構成されたクランプ回路１０によって、トランジスタＱＮ１２が導通時に、ノードＮＤ５の電圧がほぼトランジスタＱＮ１４のソース電圧ＶD に保持される。図１に示す例では、トランジスタＱＮ１４のソース電圧ＶD が直列接続されている３段のダイオードの順方向電圧降下によって決まるが、ダイオードの段数は、必要に応じて適宜設定すればよい。
【００３１】
入力信号に応じて、スイッチング素子ＳＷ１がオフ、スイッチング素子ＳＷ２がオン状態に制御されている場合、ノードＮＤ４がほぼ接地電位に保持される。これに応じて、トランジスタＱＮ１２が遮断し、ノードＮＤ５がほぼ電源電圧ＶCC2 に保持される。このとき、負荷抵抗Ｒ６には駆動電流が流れない。
【００３２】
上述したように、図１に示す駆動回路において、入力信号に応じてスイッチング素子ＳＷ１とＳＷ２が交互にオン／オフし、これに応じてトランジスタＱＮ１２は導通または遮断する。トランジスタＱＮ１２がオン状態にあるとき、負荷抵抗Ｒ６に駆動電流ＩL が供給される。また、このとき、クランプ回路１０によって、トランジスタＱＮ１２のドレイン電圧ＶA がほぼトランジスタＱＮ１４のソース電圧ＶD に保持される。一方、トランジスタＱＮ１２がオフ状態にあるとき、負荷抵抗Ｒ６に電流が供給されない。また、このとき、トランジスタＱＮ１３もオフ状態に保持される。
【００３３】
本実施形態の駆動回路において、クランプ回路１０を用いることによって、駆動用トランジスタＱＮ１２の導通時のドレイン電圧を所定のレベルに保持することができ、トランジスタＱＮ１２が飽和状態になることを防止できる。また、電流源ＩＳ３とＩＳ４の供給電流Ｉ1 とＩ0 を等しく設定することによって、負荷抵抗Ｒ６に供給される駆動電流ＩL のパルス幅を入力される制御信号のパルス幅にほぼ等しくすることができ、出力のバランスを良くできる。また、駆動用トランジスタＱＮ１２の導通時に、ノードＮＤ４の電圧ＶB が電源電圧ＶCC1 とトランジスタＱＮ１４のソース電圧ＶD との中間のレベルに保持されるので、駆動用トランジスタＱＮ１２のゲート電圧の立ち上がり／立ち下がりの時間および遅延時間のバランスを取り易い。
【００３４】
図２は、本実施形態の駆動回路の一具体例を示す回路図である。図示のように、本例の駆動回路は、ｐＭＯＳトランジスタＱＰ７，ＱＰ８，ＱＰ９，ＱＰ１０、ｎＭＯＳトランジスタＱＮ１０，ＱＮ１１，ＱＮ１２，ＱＮ１３，ＱＮ１４、電流源ＩＳ４、インバータＩＮＶ１、抵抗素子Ｒ７，Ｒ８，Ｒ９，Ｒ１０、逆流防止用ダイオードＤ３、及びダイオードＤ２，Ｄ１，Ｄ０によって構成されている。
【００３５】
図２に示すように、トランジスタＱＰ７とＱＰ８のソースがともに電源電圧ＶCC1 に接続され、ゲート同士が接続され、その接続点がトランジスタＱＰ７のドレインに接続されている。また、トランジスタＱＰ７とＱＰ８のゲート同士の接続点と電源電圧ＶCC1 との間に、抵抗素子Ｒ９が接続されている。
【００３６】
トランジスタＱＮ１０のソースが接地され、ドレインが抵抗素子Ｒ７を介してトランジスタＱＰ７のドレインに接続されている。トランジスタＱＮ１１のソースが電流源ＩＳ４を介して接地され、ドレインがトランジスタＱＰ８のドレインに接続されている。トランジスタＱＮ１０のゲートに入力信号Ｓinが印加され、トランジスタＱＮ１１のゲートに入力信号Ｓinの論理反転信号が印加される。
【００３７】
電流出力用トランジスタＱＮ１２のソースが接地され、ドレインが負荷抵抗Ｒ８に接続されている。負荷抵抗Ｒ８の他方の端子が電源電圧ＶCC2 に接続されている。トランジスタＱＮ１２のゲートがトランジスタＱＮ１１のドレインに接続されている。
【００３８】
トランジスタＱＮ１３，ＱＮ１４、逆流防止用ダイオードＤ３、ダイオードＤ２，Ｄ１，Ｄ０、トランジスタＱＰ９，ＱＰ１０及び抵抗素子Ｒ１０によってクランプ回路１０が構成されている。図２に示すように、トランジスタＱＮ１３は、ソースがトランジスタＱＮ１２のドレイン、即ち、ノードＮＤ５に接続され、ドレインが逆流防止用ダイオードＤ３のカソードに接続されている。逆流防止用ダイオードＤ３のアノードは、トランジスタＱＮ１１のドレイン、即ち、ノードＮＤ４に接続されている。トランジスタＱＮ１４のソースが直列接続されているダイオードＤ２，Ｄ１，Ｄ０を介して接地され、ドレインがトランジスタＱＰ９のドレインに接続されている。トランジスタＱＮ１３とＱＮ１４のゲート同士が接続され、その接続点がトランジスタＱＮ１４のドレインに接続されている。
トランジスタＱＰ９とＱＰ１０のソースがともに電源電圧ＶCC1 に接続され、ゲート同士が接続され、その接続点がトランジスタＱＰ１０のドレインに接続されている。トランジスタＱＰ１０のドレインが抵抗素子Ｒ１０を介して接地されている。
【００３９】
上述したように構成されたクランプ回路１０において、トランジスタＱＰ９とＱＰ１０によってカレントミラー回路が構成されている。このため、トランジスタＱＰ９のドレイン電流Ｉ2 がトランジスタＱＰ１０のドレイン電流Ｉ’2 によって決まる。なお、トランジスタＱＰ１０のドレイン電流は、電源電圧ＶCC1 と抵抗素子Ｒ１０の値によって決まる。このため、このカレントミラー回路によって、トランジスタＱＮ１４のドレインに定電流Ｉ2 が供給される。
【００４０】
動作時に、トランジスタＱＮ１４のソース電圧ＶD がダイオードＤ２，Ｄ１，Ｄ０順方向電圧降下によって決定される。即ち、上述した図１と同じように、ダイオードＤ２，Ｄ１，Ｄ０順方向電圧降下をすべてＶthとすると、トランジスタＱＮ１４のソース電圧ＶD が３Ｖthとなる。
【００４１】
本実施形態の駆動回路において、クランプ回路１０の働きによって、トランジスタＱＮ１２が導通するとき、トランジスタＱＮ１２のドレイン電圧、即ち、トランジスタＱＮ１３のソース電圧ＶA がトランジスタＱＮ１４のソース電圧ＶDによってクランプされる。
以下、これについてさらに詳しく説明する。
【００４２】
入力信号Ｓinがハイレベルのとき、トランジスタＱＮ１０が導通し、トランジスタＱＮ１１が遮断する。このとき、トランジスタＱＮ１１のドレイン、即ち、ノードＮＤ４の電位が上昇してトランジスタＱＮ１２が導通し、負荷抵抗Ｒ８に駆動電流ＩL が供給される。このとき、ノードＮＤ４の電圧ＶB は、駆動電流ＩL の電流値に応じて、電源電圧ＶCC1 とトランジスタＱＮ１４のソース電圧ＶDにダイオードＤ３の順方向電圧降下ＶF(D3) を加えた電圧との中間の電圧（ＶCC1 ＞ＶB ＞ＶD＋ＶF(D3) ）に保持される。
このとき、例えば、トランジスタＱＮ１２のドレイン電圧、即ちノードＮＤ５の電圧ＶA がトランジスタＱＮ１４のソース電圧ＶD より低くなると、トランジスタＱＮ１３が導通し、トランジスタＱＮ１２のドレイン電圧ＶA が引き上げられる。逆に、トランジスタＱＮ１２のドレイン電圧ＶA がトランジスタＱＮ１４のソース電圧ＶD より高くなると、逆流防止用ダイオードＤ３の働きによってトランジスタＱＮ１３が遮断し、トランジスタＱＮ１２のドレイン電圧ＶA がトランジスタＱＮ１２によって引き下げられる。このため、トランジスタＱＮ１２が導通状態にあるとき、そのドレイン電圧、即ちノードＮＤ５の電圧ＶA は、常にクランプ回路１０のトランジスタＱＮ１４のソース電圧ＶD とほぼ同じレベルに保持される。
【００４３】
即ち、トランジスタＱＮ１３、ＱＮ１４、逆流防止用ダイオードＤ３及びダイオードＤ２，Ｄ１，Ｄ０などによって構成されたクランプ回路１０によって、トランジスタＱＮ１２が導通状態にあるとき、そのドレイン電圧ＶA がトランジスタＱＮ１４のソース電圧ＶD と同じレベルにクランプされる。これによって、導通時にトランジスタＱＮ１２が深い飽和状態に陥ること、つまり必要以上にトランジスタＱＮ１２のゲート電圧ＶB が上昇することを回避でき、トランジスタＱＮ１２のオン／オフ状態の切り替えが高速にでき、負荷抵抗Ｒ８に出力される駆動電流ＩL の立ち上がり、立ち下がりのバランスを保つことができる。また、入力信号Ｓinに対して、負荷抵抗Ｒ８に出力される駆動電流ＩL の立ち上がり、立ち下がりの遅延時間をほぼ等しく制御でき、駆動電流のタイミングを制御信号Ｓinによって高精度に制御できる。
【００４４】
図３は、図２に示す駆動回路の動作時の信号波形を示す波形図である。以下、図２及び図３を参照しつつ、本実施形態の駆動回路の動作について説明する。
なお、ここで、電源電圧ＶCC1 を１５〜３０Ｖ、電源電圧ＶCC2 を２０〜３０Ｖと仮定する。また、入力信号Ｓinを周期２．０μｓのパルス信号とする。なお、電源電圧ＶCC1 とＶCC2 とは、同じ電圧であっても、異なる電圧であっても構わない。
まず、入力信号Ｓinがローレベルのとき、トランジスタＱＮ１０が遮断し、トランジスタＱＮ１１が導通する。即ち、このとき、トランジスタＱＮ１２のゲートがほぼ接地電位に保持されるので、トランジスタＱＮ１２が遮断する。このとき、負荷抵抗Ｒ８に駆動電流が出力されない。
【００４５】
次に、図３に示すように、時間ｔ1 において、入力信号Ｓinがローレベルからハイレベルに切り替わる。これに応じて、トランジスタＱＮ１０が導通し、トランジスタＱＮ１１が遮断する。従って、トランジスタＱＮ１１のドレイン電圧ＶB がローレベルからハイレベルに切り替わり、これに従って、トランジスタＱＮ１２が導通状態に切り替わる。
【００４６】
このとき、トランジスタＱＮ１２のドレイン電圧、即ち、ノードＮＤ５の電圧ＶA がクランプ回路１０によって、トランジスタＱＮ１４のソース電圧ＶD とほぼ同じレベルに保持される。即ち、ＶA ＝３Ｖthとなる。また、負荷抵抗Ｒ８に駆動電流ＩL が供給される。
【００４７】
以上説明したように、本実施形態の駆動回路によれば、ドレイン出力型駆動回路にクランプ回路１０を設けて、電流出力用トランジスタのドレイン電圧を所定のレベルに保持する。駆動部分において、入力信号Ｓinに応じて、負荷抵抗Ｒ８に供給される駆動電流ＩL のタイミングが制御される。クランプ回路１０によって、電流出力用トランジスタＱＮ１２が導通状態にあるとき、そのドレイン電圧ＶA が一定の電圧レベルに保持される。このため、トランジスタＱＮ１２が飽和状態に陥ること、つまり必要以上にトランジスタＱＮ１２のゲート電圧ＶB が上昇することが回避され、オン／オフの切り替えが高速にでき、負荷抵抗Ｒ８に出力される駆動電流ＩL の立ち上がり、立ち下がりのバランスを保つことができる。また、入力信号Ｓinに対して、負荷抵抗Ｒ８に出力される駆動電流ＩL の立ち上がり、立ち下がりの遅延時間をほぼ等しく制御でき、駆動電流のタイミングを制御信号Ｓinによって高精度に制御できる。
【００４８】
また、図２に示すように、本実施形態の駆動回路の駆動部において、トランジスタＱＰ７とＱＰ８からなるカレントミラー回路によって、トランジスタＱＰ８のドレイン電流Ｉ1 が決まる。また、トランジスタＱＮ１１に流れる電流が電流源ＩＳ４の供給電流Ｉ0 によって決まる。このため、トランジスタＱＮ１１のオン／オフ状態が切り換えられるときの貫通電流が、カレントミラー回路の電流Ｉ1 及び電流源の電流Ｉ0 によって制限され、トランジスタの切り替えによる消費電力の増加、スイッチングノイズによる回路の誤動作などを防止できる。
【００４９】
さらに、本実施形態の駆動回路に設けられているクランプ回路１０の逆流防止用ダイオードＤ３とトランジスタＱＮ１３以外の回路は、複数の出力部分回路によって共有することができる。即ち、図２に示す駆動回路において、クランプ回路１０の逆流防止用ダイオードＤ３とトランジスタＱＮ１３と駆動回路を複数設けて出力アレイ回路を構成することができる。このアレイ回路にある複数の駆動部分が一つのクランプ回路を共有して制御特性を改善することができる。このため、クランプ回路を設けることによって回路構成が複雑になることがなく、例えば、インクジェット式プリンタに用いられるプリントヘッドの小型化及び印字ドットの微細化を実現できる。
【００５０】
第２実施形態
図４は本発明に係る駆動回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の駆動回路は、図２に示す本発明の第１の実施形態の駆動回路とほぼ同じ構成を有する。ただし、本実施形態において、クランプ回路２０の構成は、第１の実施形態の駆動回路におけるクランプ回路１０とは異なる。
【００５１】
図４に示すように、本実施形態の駆動回路において、ｎＭＯＳトランジスタＱＮ１０，ＱＮ１１，ＱＮ１２などによって構成されている駆動部は、図２に示す第１の実施形態の駆動回路の対応する部分とほぼ同じ構成を有する。
一方、クランプ回路２０は、ｎＭＯＳトランジスタＱＮ１３，ＱＮ１４，ＱＮ１５、ｐＭＯＳトランジスタＱＰ９，ＱＰ１０、ダイオードＤ２，Ｄ１，Ｄ０及び抵抗素子Ｒ１０によって構成されている。第１の実施形態の駆動回路のクランプ回路１０に較べて、逆流防止用ダイオードＤ３が削除され、ｎＭＯＳトランジスタＱＮ１５が追加されている。
【００５２】
本発明の駆動回路の第１の実施形態において、電流出力用トランジスタＱＮ１２が遮断状態にあるとき、そのドレイン電圧、即ち、ノードＮＤ５の電圧ＶA がほぼ電源電圧ＶCC2 に保持される。このとき、トランジスタＱＮ１３のゲート電圧がトランジスタＱＮ１４のゲート電圧と等しく、例えば、直列接続されているダイオードＤ２，Ｄ１，Ｄ０の順方向電圧降下及びトランジスタＱＮ１４のゲート−ソース間電圧の和となる。電源電圧ＶCC2 は、通常、例えば、２０〜３０Ｖの高電圧である。このため、トランジスタＱＮ１３のゲート−ソース間に高い逆バイアス電圧が印加されるので、トランジスタＱＮ１３は、ゲート−ソース間逆耐圧特性のよいトランジスタを用いなければならない。例えば、トランジスタＱＮ１３はソースとドレインにそれぞれ２重拡散を施した対称ＬＤＭＯＳを用いることで、このゲート−ソース間の逆バイアス電圧が耐えられるが、ドレインのみ２重拡散した非対称ＬＤＭＯＳの場合、ソース−基板間の耐圧が小さく、この逆バイアス電圧に耐えられない。このように、図２に示す本発明の第１の実施形態の駆動回路において、トランジスタＱＮ１３のソース−基板間（バックゲート）の逆耐圧特性を改善するための措置を取らなければならない。これによって、製造工程数が増え、製造コストが上がる不利益が生じる。
【００５３】
これに対して、本実施形態の駆動回路のクランプ回路において、トランジスタＱＮ１２のドレインとトランジスタＱＮ１３のソースとの間に、ｎＭＯＳトランジスタＱＮ１５が接続されている。図４に示すように、トランジスタＱＮ１５のドレインがトランジスタＱＮ１２のドレイン、即ち、ノードＮＤ５に接続され、そのソースがトランジスタＱＮ１３のソースに接続されている。トランジスタＱＮ１５のゲートがノードＮＤ４に接続されている。
【００５４】
このように構成されているクランプ回路において、入力信号Ｓinに従って、ノードＮＤ４がローレベルに保持され、トランジスタＱＮ１２が遮断状態にあるとき、トランジスタＱＮ１５も遮断状態にある。このとき、トランジスタＱＮ１５のドレインに印加される電源電圧ＶCC2 とトランジスタＱＮ１３の基板電圧との電圧差は、トランジスタＱＮ１５とトランジスタＱＮ１３によって分担する。即ち、この電圧差がトランジスタＱＮ１５のドレイン−ソース間及びトランジスタＱＮ１３のソース−基板間で分圧される。トランジスタＱＮ１５が遮断状態にあるので、そのドレイン−ソース間の抵抗が大きく、この電圧差のほとんどがトランジスタＱＮ１５のドレイン−ソース間にかかる。これによって、トランジスタＱＮ１３のソース−基板間に高い逆バイアス電圧がかかることなく、トランジスタＱＮ１３は通常の耐圧特性を有すればよい。また、ノードＮＤ４がローレベルに保持されることにより、トランジスタＱＮ１５のゲート電圧もローレベル（接地電位）になるので、トランジスタＱＮ１５は完全に遮断状態となる。従って、図２の実施例における逆流防止用ダイオードＤ３は不要となる。
通常、ドレインのみを二重拡散構造とした非対称ＬＤＭＯＳトランジスタのドレイン−ソース間の耐圧が大きく、特別な耐圧処理をせずにこの高電圧に十分耐えられる。これによって、製造工程数の増加を回避でき、製造コストを必要最小限に抑えられる。
【００５５】
本実施形態の駆動回路は、上述したように、クランプ回路２０において、逆流防止用ダイオードＤ３を削除し、トランジスタＱＮ１５を追加した点を除けば、図２に示す本発明の第１の実施形態の駆動回路とほぼ同じである。このため、本実施形態の駆動回路は、上述した第１の実施形態の駆動回路とほぼ同じように動作する。以下、図４を参照しつつ、本実施形態の駆動回路の動作について簡単に説明する。
【００５６】
入力信号Ｓinがローレベルのとき、トランジスタＱＮ１０が遮断し、トランジスタＱＮ１１が導通する。これに応じて、ノードＮＤ４がローレベルに保持され、トランジスタＱＮ１２が遮断する。このとき、ノードＮＤ５がほぼ電源電圧ＶCC2 に保持され、負荷抵抗Ｒ８に駆動電流が流れない。このとき、トランジスタＱＮ１５は遮断し、ノードＮＤ５とトランジスタＱＮ１３またはＱＮ１５の基板との間の高電圧は、ほとんどトランジスタＱＮ１５のドレイン−ソース間にかかり、トランジスタＱＮ１３またはＱＮ１５のソース−基板間の耐圧負担が低減される。
【００５７】
入力信号Ｓinがローレベルからハイレベルに切り替わると、これに従ってトランジスタＱＮ１０が導通し、トランジスタＱＮ１１が遮断する。このため、ノードＮＤ４がハイレベル、例えば、駆動電流ＩL に応じて電源電圧ＶCC1 とトランジスタＱＮ１４のソース電圧ＶD との中間のレベルに保持される。これに応じて、トランジスタＱＮ１２、ＱＮ１３及びＱＮ１５が導通する。このとき、ノードＮＤ５の電圧ＶA は、クランプ回路２０によって、ほぼトランジスタＱＮ１４のソース電圧ＶD と等しく保持される。例えば、トランジスタＱＮ１４のソースと接地電位との間に直列接続されているダイオードＤ２，Ｄ１，Ｄ０の順方向電圧降下をすべてＶthとすると、トランジスタＱＮ１４のソース電圧ＶD は３Ｖthとなる。これに応じて、ノードＮＤ５の電圧ＶA もほぼ３Ｖthに保持される。
トランジスタＱＮ１２が導通している間、負荷抵抗Ｒ８に駆動電流ＩL が流れる。
【００５８】
上述したように、本実施形態の駆動回路において、入力信号Ｓinに応じて、負荷抵抗Ｒ８に供給される駆動電流ＩL のタイミングが制御される。即ち、入力信号Ｓinがローレベルのとき、負荷抵抗Ｒ８に駆動電流が供給されず、入力信号Ｓinがハイレベルのとき、負荷抵抗Ｒ８に駆動電流ＩL が供給される。さらに、本実施形態の駆動回路において、クランプ回路２０が設けられ、電流出力用トランジスタＱＮ１２が導通するときそのドレイン電圧が所定のレベルに保持される。これによって、トランジスタＱＮ１２が深い飽和状態になること、つまりトランジスタＱＮ１２のゲート電圧が必要以上に上昇することが回避され、オン／オフ状態の切り替えが高速に行える。また、負荷抵抗に出力される駆動電流の立ち上がりと立ち下がりの対称性がよくなり、また、入力信号Ｓinに対して立ち上がりエッジと立ち下がりエッジの遅延時間をほぼ等しく保持できる。
【００５９】
また、上述した第１の実施形態の駆動回路と同様に、駆動部においてトランジスタＱＮ１１の状態が切り替わるときの貫通電流は、トランジスタＱＰ７とＱＰ８からなるカレントミラー回路の出力電流Ｉ1 及び電流源ＩＳ４の供給電流Ｉ0によって制限されるので、トランジスタの状態の切り替えによる消費電力の増加を抑制できる。また、トランジスタのスイッチングノイズによる回路の誤動作等を防止できる。
【００６０】
さらに、本実施形態の駆動回路によれば、上述した本発明の第１の実施形態と同様に、クランプ回路のトランジスタＱＮ１３とＱＮ１５以外の回路は複数の駆動部分によって共有することができるので、複数の駆動部分で構成された出力アレイ回路に一つのクランプ回路のみを設ければ、すべての駆動部分の出力特性を改善できる。これによって、例えば、プリンタヘッドの小型化及び印字ドットの精度の良い微細化を容易に実現可能である。
【００６１】
【発明の効果】
以上説明したように、本発明の駆動回路によれば、負荷抵抗に供給される駆動電流の立ち上がり及び立ち下がりのバランスを保つことができ、かつ入力信号に対して、負荷抵抗に出力される駆動電流の立ち上がり遅延時間と立ち下がり遅延時間をほぼ等しく保持でき、駆動電流の出力タイミングを高精度で制御できる利点がある。
また、本発明の駆動回路によれば、複数の駆動部分によって一つのクランプ回路を共有することができるので、複数の駆動部分からなる出力アレイ回路に一つのクランプ回路のみを設ければ、すべての駆動部分の出力特性を改善でき、クランプ回路を設けることによって回路構成が複雑になることがなく、プリントヘッドの小型化及び印字ドットの微細化を容易に実現できる。
さらに、本発明によれば、クランプ回路において、逆耐圧特性が要求されるトランジスタのソース側にＭＯＳトランジスタを接続することによって、通常の耐圧特性を有するＭＯＳトランジスタでも逆耐圧による破壊を防止でき、回路の製造工程数の増加を防止でき、製造コストの低減を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る駆動回路の第１の実施形態を示す概念図である。
【図２】本発明に係る駆動回路の第１の実施形態の一構成例を示す回路図である。
【図３】本発明に係る駆動回路の第１の実施形態の動作を示す波形図である。
【図４】本発明に係る駆動回路の第２の実施形態を示す回路図である。
【図５】従来の駆動回路の一構成例を示す回路図である。
【図６】従来の駆動回路の他の構成例を示す回路図である。
【図７】従来の駆動回路の他の構成例を示す回路図である。
【符号の説明】
１０、２０…クランプ回路、
ＶCC1 ，ＶCC2 …電源電圧、ＧＮＤ…接地電位。
【図１】
0003847620.tif 000002
【図２】
0003847620.tif 000003
【図３】
0003847620.tif 000004
【図４】
0003847620.tif 000005
【図５】
0003847620.tif 000006
【図６】
0003847620.tif 000007
【図７】
0003847620.tif 000008