(57)【特許請求の範囲】
【請求項１】
信号処理を行うプロセッサをオペコードとオペランドとを用いてテストするに際し、オペコードを蓄積したテーブルデータから順次フェッチし、乱数発生手段によってオペランドをランダムに発生させ、テーブルデータから得たオペコードと乱数発生したオペランドとの組合せによって、プロセッサの演算処理部における機能検査を実施し、テストモード時には、プロセッサが本来持つ回路を使用してオペコードのデコードやプログラム制御を行うとともに、演算時のソースデータやデスティネーションデータを格納する記憶資源に関する制御を停止して、テストモード専用レジスタにソースデータあるいはデスティネーションデータを格納し、かつ前記テストモード専用レジスタからオペコードやオペランドを供給してテストを実施するＬＳＩテスト方法。
【請求項２】
プロセッサが持つ全オペコードに対して予め命令実行順番による影響を考慮してテスト順番を決定したスケジュールを基にオペコードのテーブルデータを作成し、ＬＳＩの搭載メモリへ前記オペコードのテーブルデータを格納するとともに、テスト時に順次読み出してＬＳＩテストを実施し、オペコード中でソースデータの指定を行うコード部分におけるビットパターンの組み合わせをテスト項目から省く請求項１記載のＬＳＩテスト方法。
【請求項３】
乱数発生手段によってオペランドをランダムに発生させる代わりに、予め作成した乱数をＬＳＩ搭載メモリに格納しておいて、テスト時に前記乱数をメモリから読み出して使用する請求項１または２記載のＬＳＩテスト方法。
【請求項４】
予め作成した乱数を用いたときの期待値を事前に求めておいて、乱数をメモリに格納する際に前記期待値も格納し、テストモード時には前記期待値を比較手段に転送して比較判定する請求項３記載のＬＳＩテスト方法。
【請求項５】
演算結果をテスト専用デスティネーションレジスタに一次格納するとともに、前記レジスタ内のデータと期待値を比較して、比較結果が一致しなかった場合に、テストを停止し、かつ不一致時の演算出力および前記演算に用いたオペコードとオペランドとをＬＳＩ外部へ取り出す請求項１から４までのいずれか１項記載のＬＳＩテスト方法。
【請求項６】
テストを行うためのテスト専用回路の電源ラインを、ＬＳＩの通常電源系とは別系統として、ＬＳＩテスト実施時以外には前記テスト専用回路へは電源を供給しない請求項１から５までのいずれか１項記載のＬＳＩテスト方法。
【請求項７】
信号処理を行うプロセッサをオペコードとオペランドとを用いてテストするための回路構成であって、オペコードを蓄積したテーブルデータから順次フェッチする手段と、オペランドをランダムに発生させる乱数発生手段と、テーブルデータから得たオペコードと乱数発生したオペランドとの組合せによって、プロセッサの演算処理部における機能検査を実施する手段とを具備し、かつ、プロセッサが本来持つ回路がテストモード時にオペコードのデコードやプログラム制御のために使用されるように構成されるとともに、テストモード専用レジスタを備えて、テストモード時には、演算時のソースデータやデスティネーションデータを格納する記憶資源に関する制御を停止して、前記テストモード専用レジスタにソースデータあるいはデスティネーションデータを格納するとともに、このテストモード専用レジスタからオペコードやオペランドを供給してテストを実施するように構成されているＬＳＩテスト装置。
【請求項８】
プロセッサが持つ全オペコードに対して予め命令実行順番による影響を考慮してテスト順番を決定したスケジュールを基にオペコードのテーブルデータを作成する手段と、ＬＳＩの搭載メモリへ前記オペコードのテーブルデータを格納するとともに、テスト時に順次読み出してＬＳＩテストを実施する手段と、オペコード中でソースデータの指定を行うコード部分におけるビットパターンの組み合わせをテスト項目から省く手段とを具備した請求項７記載のＬＳＩテスト装置。
【請求項９】
オペランドをランダムに発生させる乱数発生手段の代わりに、予め作成した乱数を格納可能であるとともにテスト時に前記乱数を読み出して使用可能なＬＳＩ搭載メモリを具備した請求項７または８記載のＬＳＩテスト装置。
【請求項１０】
予め作成した乱数を用いたときの期待値であって事前に求められたものを格納可能であるとともに、テストモード時には前記期待値を比較判定のために比較手段に転送可能な格納手段を具備した請求項９記載のＬＳＩテスト装置。
【請求項１１】
演算処理部における機能検査結果をテスト専用デスティネーションレジスタに一次格納する手段と、前記レジスタ内のデータと期待値とを比較する比較手段と、比較結果が一致しなかった場合にテストを停止する手段と、不一致時の演算出力および前記演算に用いたオペコードとオペランドとをＬＳＩ外部へ取り出す手段とを具備する請求項７から１０までのいずれか１項記載のＬＳＩテスト装置。
【請求項１２】
テストを行うためのテスト専用回路の電源ラインを、ＬＳＩの通常電源系とは別系統であって、ＬＳＩテスト実施時以外には前記テスト専用回路へは電源を供給しない構成とする請求項７から１１までのいずれか１項記載のＬＳＩテスト装置。
【請求項１３】
請求項１から６までのいずれか１項記載のＬＳＩテスト方法を含んだ半導体製造方法。
【請求項１４】
請求項７から１２までのいずれか１項記載のＬＳＩテスト装置を具備したディジタル機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩテスト方法および装置に関し、特に高速動作チップを効率良く検査できる自己テスト回路技術にもとづくＬＳＩテスト方法および装置に関する。
【０００２】
【従来の技術】
従来、ＬＳＩテストの一般的な手法としては、下記のものが挙げられる。すなわち、まずコンピュータシミュレーションからテストデータ(以下「テストパターン」と呼ぶ)を予め作成する。このテストパターンは、ＬＳＩの外部から入力してＬＳＩを動作させるドライブ信号と、ＬＳＩの応答結果である期待値とから構成される。そして、このテストパターンをＬＳＩテスタから直接テスト対象となるＬＳＩチップに入力し、ＬＳＩチップで処理した出力結果をＬＳＩテスタで前記期待値と比較して、故障有無の検査を実施する方法が最も一般的である。
【０００３】
マイクロプロセッサやマイクロコントローラ、ディジタル・シグナル・プロセッサなどのプロセッサの高機能化、高速化が進むにつれて、より高速な検査を可能とする高速ＬＳＩテスタが必要になる。或いはＬＳＩの高集積化が進むにつれて、ＬＳＩテスタに対して信号を入出力する外部端子が増えることで、テスタチャネルの多いより高価なＬＳＩテスタが必要となる。
【０００４】
また、微細化が進むにつれＬＳＩの電源電圧が低下するため、ＬＳＩチップの入出力電圧も低下する。従って高速ＬＳＩの検査をＬＳＩの最大動作速度で直接検査する場合に、電圧降下やノイズによって、ＬＳＩテスタとＬＳＩチップとの間での高速信号伝搬が困難となる。
【０００５】
このため最近では、組込み型自己テスト回路（以下「ＢＩＳＴ」と呼ぶ）がＬＳＩに搭載されている。ＢＩＳＴを搭載した従来のＬＳＩの構成例を図５に示す。図５のＬＳＩ４００において、ＢＩＳＴは、一般的に、テストパターン生成部４０１と、期待値生成部４０５と、比較判定部４０３とから構成される。４０４はテスト制御部である。テストパターン生成部４０１は乱数生成回路を用いてランダムにテストパターンを生成し、テスト対象回路４０２に前記テストパターンを入力する。テスト対象回路４０２からの応答出力は、比較判定部４０３で期待値生成部４０５からの期待値と比較判定され、一致／不一致の判定信号がＬＳＩ４００の外部に出力される。
【０００６】
【発明が解決しようとする課題】
プロセッサにおいて、前記ＢＩＳＴを用いたＬＳＩ機能検査を実施する場合、従来技術では次の様な課題が発生する。即ち、プロセッサ、特に演算処理回路の検査では、命令(オペコード)の実行順序における前後関係に意味を持つ場合や、命令として割り付けられていないビット列（コード）が存在する場合などある。従って、乱数発生回路でオペコードのテストパターンを作成して検査対象回路に入力する方法でＢＩＳＴを構成した場合は、テスト効率が悪く、故障検出率も上がらない。更に、オペランドのテストパターン（演算処理回路の入力データ）は、演算命令によってはデータ依存性が高く、入力データのトポロジ毎に演算回路内の信号経路が大きく異なる場合があり、これに伴って同一のオペコードであっても、オペランドのトポロジによっては、プロセッサ内部の信号伝搬遅延に違いが発生する。即ち、オペランドのテストパターン依存性が重要となり、「オペコード」と「オペランド」の組合せを乱数発生回路で与えるＢＩＳＴの場合は、膨大な乱数出力が必要となり、テスト時間の増加が生じる。一方、テスト時間の削減を目的として、発生せさる乱数データを絞り込む場合は、故障検出率が不充分となる等、効率の良いＬＳＩ検査が望めない。
【０００７】
そこで本発明は、プロセッサの命令実行回路の機能テストを高速で且つ効率良く実行できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するため本発明は、信号処理を行うプロセッサをオペコードとオペランドとを用いてテストするに際し、オペコードを蓄積したテーブルデータから順次フェッチし、乱数発生手段によってオペランドをランダムに発生させ、テーブルデータから得たオペコードと乱数発生したオペランドとの組合せによって、プロセッサの演算処理部における機能検査を実施し、テストモード時には、プロセッサが本来持つ回路を使用してオペコードのデコードやプログラム制御を行うとともに、演算時のソースデータやデスティネーションデータを格納する記憶資源に関する制御を停止して、テストモード専用レジスタにソースデータあるいはデスティネーションデータを格納し、かつ前記テストモード専用レジスタからオペコードやオペランドを供給してテストを実施するものである。
【０００９】
このようにすると、無意味なテストパターンを無くした効率の良いＬＳＩ検査を行うことが可能となって、プロセッサの命令実行回路の機能テストを高速で且つ効率良く実行可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。図１は本発明の実施の形態におけるテスト実現手段を内蔵したハーバードアーキテクチャ型のプロセッサを示す。以下この図１或いは図２、図３、図４を用いて説明する。
【００１１】
図１のプロセッサは、オペコード用のＸメモリ１００と、オペランド用のＹメモリ１０１と、命令制御部１０４と、演算処理部１０６とから構成されるプロセッサ本体に、テスト専用レジスタ１０３、１０８、１１１と、乱数発生手段１０２と、期待値生成手段１０９と、比較手段１１０とから構成されるテスト回路を組込むことで自己テストを可能としたＬＳＩである。演算処理部１０６において、１０６ａはＡＬＵやＭＵＬなどの演算回路、１０６ｂは汎用レジスタである。
【００１２】
このようなプロセッサにおける命令は、異なった命令であっても、データ処理に使用する信号経路（演算パスなど）として部分的に同じ回路を使用する場合がある。このとき、最初の命令実行時に回路の一部が活性化された状態にある場合と、そうでない場合とで、次の演算命令の実行過程に影響を及ぼす事態が発生する。或いは、例えば命令Ａ、命令Ｂ、命令Ｃの関係が、Ａ命令実行直後にＢ命令は実行可能であるが、Ｃ命令は実行不可といった様に、プロセッサの回路仕様的な制約条件が設けられているケースがある。この様なプロセッサのＬＳＩテストをＢＩＳＴで実行する場合、従来のＢＩＳＴで最もよく利用される乱数発生回路でオペコード（命令）を作成したランダムデータのみを与えていては、そのプロセッサにとってオペコードとして意味の無いテストパターンまで実施する場合が生じ、テスト効率が低下するケースや、良品チップを不良品と誤って判定するケースがある。
【００１３】
そこで本発明では、プロセッサの設計仕様に従って本来テストすべきオペコードの組合せ（実行順序）を考慮した命令実行スケジュールを予め作成し、このスケジュールに従ってオペコードのテーブルデータを作成する。作成したテーブルデータはオペコードの発生頻度を極力抑え、且つテスト項目洩れの無い様スケジューリングされたものとしておく必要がある。そしてＬＳＩテスト時には外部からＬＳＩの命令格納機構、例えばプロセッサ搭載メモリすなわち図１におけるＸメモリ１００へ、オペコードを格納しておく。ＬＳＩテスト時には、前記プロセッサ搭載メモリであるＸメモリ１００に格納したオペコードをフェッチして、命令制御部１０４、命令デコード部へ転送する。
【００１４】
図３は、本発明にもとづくＬＳＩの命令コードの構造を示す。オペランドは図３において３００で示されるビット列でコードが構成されている。すなわちＭＳＢ側から乗算命令や加算命令あるいは転送命令といった命令の種類を表す“オペレーション部”３０１と、演算結果を格納する場所を表す“デスティネーションデータ格納先”３０４と、被演算データの格納場所を表す“ソースデータ１”３０２、“ソースデータ２”３０３とによって構成されている。具体例として、図３に「命令１」、「命令２」、「命令３」の３種類のコード列とニーモニックを記す。例えば、命令１は、ソースデータが３０２ａ、３０３ａのビット列で定義された格納場所にあるデータ（Ｓ１）、（Ｓ２）を用いて演算ｏｐ１を実行し、その結果Ｄ１をコード３０４ａで定義された格納場所に格納する。
【００１５】
また図３における「命令１」、「命令２」、「命令３」は、乗算命令、加算命令、論理積命令といった関係にあり、かつソース、デスティネーション先がそれぞれ異なったケースである。
【００１６】
通常動作時にプロセッサは命令制御部でオペコード３００を基にソースデータがメモリの何番地か或いはどのレジスタかを判断し、ソースデータ記憶資源へ制御信号を発信する。
【００１７】
本発明にもとづくＬＳＩは、検査を行う際、外部からテストモード信号１２０がテストモード制御部１０５に与えられ、この信号によってソース記憶資源の制御信号発信を停止する。そしてテスト時にテスト対象となる命令、即ちオペコード３００の“ソースデータ１”３０２、“ソースデータ２”３０３がメモリを指す場合、即ちメモリソース演算である場合は、そのメモリの代わりに乱数発生手段１０２でランダムに生成した乱数データパターンがデータバスへ供給され、テスト対象オペコードのオペランドとして演算処理される。演算処理結果はオペコード内の“デスティネーションデータ格納先”３０４に指定されたレジスタに格納されるが、次のクロックサイクルではレジスタ内のデータをテスト専用レジスタ１０８に転送する。そして、期待値生成手段１０９において予め用意されレジスタ１１１に転送されたた期待値と、テスト専用レジスタ１０８の内容とを比較器１１０で比較し、不一致の場合は判定信号１２１としてのＦＡＩＬ信号をＬＳＩ外部へ出力する。
【００１８】
乱数発生手段１０２は、ＬＦＳＲ（線形フィードバックシフトレジスタ）を用いて実現することができる。このＬＦＳＲによって発生された乱数発生手段出力信号は、バス１０７ａに転送されると同時に図２に示す“レジスタ１”２０２に格納される。通常動作では、Ｙメモリ１０１のデータは、バス１０７ａとバス１０７ｂとを経由して演算回路１０６ａに入力されるか或いはレジスタへ転送される。一方、テスト実施時には、このＹメモリ１０１に代わって乱数発生手段１０２がバスバス１０７ａ、１０７ｂへ信号を出力する。したがって、第ｎ番目の乱数発生手段出力信号がバス１０７ａを経由して演算回路１０６ａに入力される際に、第（ｎ＋１）番目の乱数発生手段出力信号が“レジスタ１”２０２とバス１０７ｂとを経由して演算回路１０６ａに入力される。
【００１９】
また、テスト時にテスト対象となる命令、即ちオペコード３００の“ソースデータ１”３０２、“ソースデータ２”３０３がレジスタを指す場合、即ちレジスタソース演算である場合は、テーブルデータにおいて前記レジスタ演算のオペコード直前に「転送命令」のオペコードを挿入しておく。これは実際のプロセッサ動作がメモリからレジスタ転送しておかないとレジスタ演算できない回路仕様である場合は、前記のようなテストを実施するほうがよりユーザ使用状態に近く好ましいためである。従って、転送命令実行時もメモリの代わりに乱数発生手段１０２からバスを経由してレジスタ転送される。但し、レジスタ演算を数百回実行してデータ依存を見る場合は、前記テストモード信号を第二の状態である簡易レジスタソース演算命令モードとして乱数発生手段１０２が生成するランダムデータを直接レジスタ出力バスへ転送する機構も設けておく。そして、このモードにおいては、オペコードが指し示すレジスタの代わりに乱数発生手段１０２でランダムに生成した乱数データパターンを用いてテスト対象命令の演算処理を実行する。図１において、１１２は、簡易レジスタソース演算／メモリソース演算選択信号である。
【００２０】
更に、従来のＢＩＳＴでは、オペランド、オペコードを夫々ランダムに発生した乱数で与えていたため、ひとつの命令（オペコード）に対するデータパターンの組合せを十分検査できない。もし従来のＢＩＳＴで十分な組合せを確保する場合は、乱数発生手段で膨大な回数の乱数を発生する必要がある。この場合はテスト時間が大幅に増加する。これに対し、本発明のプロセッサにおけるテスト回路は、１回のオペコードのフェッチ動作に対して、乱数発生手段１０２からのオペランド転送を数十回〜数百回繰り返すよう制御することで、１命令に関するデータパターン依存性を十分検査可能で、故障検出率を上げる効果がある。
【００２１】
本発明によると、テーブルデータ中のオペコードひとつに対して、すなわち１命令あたりに、オペランドは乱数発生手段１０２から繰り返しランダムなパターンとして供給することができる。このようにすると、命令毎のデータ依存性が高くなって効率良くテストすることが可能となる。これにより、短いテスト時間で故障検出率の高いＬＳＩテストを行うことが可能となる。
【００２２】
本発明にもとづくプロセッサにおいては、予め命令実行順序を考慮したオペコードのテーブルデータを作成する。このテーブルデータをテスト実施前に外部端子１２２からＬＳＩのＸメモリ１００へ転送し格納する。メモリソース演算の場合は、図３におけるオペコード３００の中でオペレーション指定部３０１とデスティネーションデータ格納場所３０４を示すビット列のみ有効で、ソースデータ格納場所３０２、３０３を表すビットは全てテストモード時に無視される。このためテーブルデータ中では“０”の場合のみ取り扱う。
【００２３】
テスト実施時は外部からテストモード信号１２０を入力する。このテストモード信号１２０の入力をトリガとして、演算処理部１０６のテストが実施される。すると、Ｘメモリ１００に格納されたオペコードは、レジスタ１０３にフェッチされ命令制御部１０４へ転送される。フェッチしたオペコードがメモリソース演算命令であった場合は、テストモード信号１２０の入力時に、テストモード制御部１０５は、命令制御部１０４内のポインタアドレス生成回路の動作を停止する。即ちソースデータを格納したメモリアドレスへのリード信号を発信しないようにする。そして、代わりに乱数発生手段１０２からのデータをバスへ転送し演算処理部１０６へ供給する。乱数発生手段１０２はテスト対象となる演算処理部１０６の最高速度でデータを供給し、且つ例えばひとつのオペコードフェッチ動作に対して乱数発生手段１０２からのデータ転送は数百回繰り返される。即ちひとつの演算命令（オペコード）を異なるデータの組みあわせで数百回繰り返し実行する。
【００２４】
そのときの演算処理結果は、図１のプロセッサの場合は、汎用レジスタ１０６ｂへ格納される。そして、この演算毎の演算結果を汎用レジスタ１０６ｂからテスト専用デスティネーションレジスタ１０８へ順次転送し、比較手段１１０を用いて、演算処理部１０６の応答結果と、期待値生成手段１０９からの期待値信号とを比較判定する。演算結果と期待値が不一致の場合は、ＦＡＩＬを意味する信号が、判定信号１２１としてＬＳＩ外部へ出力される。このとき、同時にテストモード制御回路１０５へテストモード停止信号１１３を転送してテスト動作を停止し、レジスタ１０８、１０３、１１１及び図２中のレジスタ２０３ａ、２０３ｂ内の情報を上書きしない様にする。これにより前記各レジスタに不一致発生時のオペコード、オペランド、期待値、演算処理部応答結果が格納された状態でテストが停止する。
【００２５】
その後、外部からフェイル情報読出し用クロック端子１１４に低速のクロック信号を入力すると、レジスタ１０８、１０３、１１１及び図２中のレジスタ２０３ａ、２０３ｂは、シフトレジスタとして動作し、同レジスタ内の情報をシリアル出力端子２０４ａ、２０４ｂからＬＳＩ外部へシリアル出力する。これにより、不一致発生時の情報を得ることが可能で、これをＦＡＩＬ原因解析のために利用可能である。
【００２６】
これによれば、テスト実行時はＬＳＩの動作最高速度で動作するが、オペコード（或いはオペランドや期待値）をＬＳＩテスタからＬＳＩ内蔵のオペコード格納手段（或いはオペランドや期待値格納手段）へ転送する機構と、前記テスト応答結果が期待値と不一致時に出力されるＦＡＩＬ信号や、前記不一致時に応答結果とオペコード、オペランドをＬＳＩ外部へリアル転送する機構を有し、これらＬＳＩチップとＬＳＩテスタ間のインタフェース部がＬＳＩの動作速度より低速で入出力する機構とすることで、高速チップを低速で安価なＬＳＩテスタ設備を用いてテスト可能となり、テストコストを抑制できる。
【００２７】
また、テスト専用レジスタ１０８、１０３、１１１、乱数発生手段１０２、期待値生成手段１０９、比較手段１１０及びその他テスト専用回路をＬＳＩレイアウト的に集中して配置し、前記回路の電源ラインと、ＬＳＩの通常電源ラインとを分離しておく。即ち、図４に示すように、、テスト部電源ライン５０１と通常電源ライン５０２とは、夫々異なるＬＳＩ外部端子を割り当てるか、或いはテスト部電源ライン５０１を通常電源ライン５０２から切り離す電源遮断機構を設ける。５０３はＧＮＤラインである。テスト実施時には、テスト部電源ライン５０１と通常電源ライン５０２とに同じ電源電圧を供給する。
【００２８】
テスト時以外のときには、テスト部電源ライン５０１を接地して、回路を使用できないようにする。或いはテスト部電源ライン５０１を通常電源ライン５０２から切り離して、テスト部電源ライン５０１に電源電圧を供給しない様にする。これにより、本発明にもとづくＬＳＩをデジタル機器などに搭載して使用する際に、テスト回路から発生するオフリークを無くすことができる。
【００２９】
尚、本発明にもとづくプロセッサにおいては、メモリＢＩＳＴ回路を別途搭載することで、Ｙメモリ１０１を演算処理部１０６と並列で検査し、演算処理部１０６とＹメモリ１０１との検査の終了後に、前記メモリ用ＢＩＳＴを用いてＸメモリ１００の検査を実施することができる。
【００３０】
或いは、図１に示した乱数発生手段１０２、期待値生成手段１０９、比較手段１１０をメモリテスト時にも再度利用できるように、テスト制御回路を若干変更することができる。その場合は、前記の方法に比べテスト時間の短縮効果はなくなるが、テスト回路の面積的なオーバヘッドは軽減される。
【００３１】
更に、オペランドをランダムに発生させる乱数発生手段１０２を設ける代わりに、予め作成した乱数をＬＳＩ搭載メモリに格納しておき、テスト時にメモリから順次読み出して使用することもできる。また同様に、期待値生成手段１０９を設ける代わりに、乱数を用いた時の期待値を事前に求めておき、乱数をメモリに格納する際に同時に前記期待値を格納し、テストモード時にはこの格納された期待値をメモリから比較器へ転送して比較判定することもできる。
【００３２】
【発明の効果】
以上のように本発明によると、信号処理を行うプロセッサをオペコードとオペランドとを用いてテストするに際し、オペコードを蓄積したテーブルデータから順次フェッチし、乱数発生手段によってオペランドをランダムに発生させ、テーブルデータから得たオペコードと乱数発生したオペランドとの組合せによって、プロセッサの演算処理部における機能検査を実施するため、換言すると、事前に用意したオペコードのテーブルデータをＬＳＩ内蔵のオペコード格納手段に格納しておき順次フェッチする一方、乱数発生手段によってランダムに発生させた乱数をオペランドとしてプロセッサに転送する回路を有し、前記オペコードとオペランドを組合せてテストを実施するため、無意味なテストパターンを無くした効率の良いＬＳＩテストを実現できて、テスト時間を短縮できるとともに良品チップの誤判定をなくすことができる。
【００３３】
また本発明によると、既存の命令制御部やデコーダを利用してフェッチデータを処理し、テストモード時はソースデータ格納資源への制御を停止して乱数発生手段からオペランドを供給することで、テスト制御回路とレジスタをわずかに追加するだけでプロセッサの組込み自己テスト回路を実現できるため、従来のプロセッサ用ＢＩＳＴより回路面積的なオーバヘッドを小さくすることが可能である。
【００３４】
また本発明によると、プロセッサのテスト応答結果と期待値を比較した結果が不一致の場合にＦＡＩＬ信号をＬＳＩ外部へ出力する機構と、不一致発生時にテストを中止する機構と、不一致時にテスト専用デスティネーションレジスタ内に格納されているテスト応答結果をＬＳＩ外部へ出力する機構と、不一致時のオペコード、オペランドを記憶しておきＬＳＩ外部へ出力できる機構を有することで比較的容易にＦＡＩＬ解析を実施することができる。
【００３５】
また本発明によると、テスト回路の電源ラインをＬＳＩの通常電源ラインと分離し、テスト時以外ではテスト回路へ電源を供給しない構成とすることで、ＬＳＩの実動作時にテスト回路から発生するオフリークをゼロにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にもとづくＬＳＩテスト装置の回路構成図
【図２】図１における乱数発生手段の構成を説明する図
【図３】テスト対象プロセッサにおけるオペコードの構成例を示す図
【図４】本発明にもとづく電源供給方法を示す図
【図５】従来のＢＩＳＴの構成図
【符号の説明】
１００    Ｘメモリ
１０２    乱数発生手段
１０３、１１１、１０８    レジスタ（テスト専用レジスタ）
１０６    演算処理部
１０９    期待値生成手段
１１０    比較手段
【図１】
0003761439.tif 000002
【図２】
0003761439.tif 000003
【図３】
0003761439.tif 000004
【図４】
0003761439.tif 000005
【図５】
0003761439.tif 000006