(57)【要約】正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第１配線と救済不能の複数の第２配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置する。
2002061839.tif 000002
【特許請求の範囲】
【請求項１】
正規回路と、上記正規回路に発生した不良の救済に用いられる冗長回路とを備え、
上記正規回路を構成する救済可能とされた複数の第１配線と、救済不能の複数の第２配線とが同一配線層で同一方向に配置されてなり、
上記複数の第２配線同士を互いに隣接して配置してなることを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記正規回路を構成する第１配線は、第１方向に延びる複数のメインワード線であり、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループが設けられ、
上記正規回路を構成する上記複数の第２配線は、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線であり、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項３】
請求の範囲第１項において、
上記正規回路を構成する複数の第１配線は、
第１方向に延びる第１及び第２メインワード線であり、
上記第１メインワード線には、上記第１方向に延びる第１及び第２サブワード線が設けられ、
上記第２メインワード線には、上記第１方向に延びる第３及び第４サブワード線が設けられ、
上記正規回路を構成する複数の第２配線は、
上記第１及び第３サブワード線に対応して設けられ、上記第１方向に延びる第１信号線と、上記第２及び第４サブワード線に対応して設けられ、上記第１方向に延びる第２信号線であり、
上記第１方向と交差する第２方向には、複数のビット線が設けられ、
上記第１、第２、第３及び第４サブワード線と上記複数のビット線との交差部には、メモリセルが設けられ、
上記第１及び第２メインワード線の信号と、上記第１及び第２信号線の信号とに基づいて上記第１、第２、第３及び第４サブワード線の一つを選択する回路が設けられ、
上記第１、第２、第３及び第４サブワード線は半導体基板上の第１の層に設けられ、
上記第１及び第２メインワード線と上記第１及び第２信号線とは、上記第１の層とは異なる第２の層に設けられ、
上記第１信号線と第２信号線とは隣り合って配置されることを特徴とする半導体集積回路装置。
【請求項４】
請求の範囲第３項において、
上記第１信号線と上記第１メインワード線とは隣り合って配置され、
上記第１信号線と上記第１メインワード線の間隔は上記第１信号線と第２信号線の間隔より広いことを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第３項において、
上記第１信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第３信号線と、
上記第２信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第４信号線とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項６】
請求の範囲第３項において、
上記第１信号線と第２信号線は、サブワード線の一つを選択する回路が設けられる領域においては、１ないし複数のメインワード線を挟むように分散して配置され、かかる領域と上記メモリセルが配置される領域との境界部において、上記メインワード線と交差させて上記第１信号線及び第２信号線とが隣り合うように配置されるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求の範囲第３項において、
上記冗長回路は、
欠陥救済用の冗長メインワード線と、
上記冗長メインワード線に対応して設けられた第１冗長サブワード線と第２冗長サブワード線とを備え、
上記冗長メインワード線の信号と上記第１及び第２信号線の信号とに基づいて、上記第１及び第２冗長サブワード線の一つを選択可能とするものであることを特徴とする半導体集積回路装置。
【請求項８】
請求の範囲第２項において、
半導体チップの上記第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリアレイ領域が設けられてなり、
上記メモリアレイ領域の各々は、
上記第２方向に沿って設けられた複数のビット線、上記第１方向に沿って設けられた複数のメインワード線及びサブワード線、上記複数のビット線と上記複数のサブワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第１方向及び第２方向のそれぞれに沿って配置された複数のメモリセルアレイ領域と、
上記第２方向に沿って配置された複数のメモリセルアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記第１方向に沿って配置された複数のメモリセルアレイ領域と交互に配置された複数のサブワードドライバ領域とを含み、
上記サブワードドライバは、上記メインワード線の信号と、上記第１信号線又は第２信号線の信号とを受けてサブワード線の選択信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項９】
請求の範囲第１項において、
上記複数の第１配線は、第１方向に延びる複数のメインワード線であり、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループが設けられ、
上記複数の第２配線は、所定の直流電圧を供給する電源配線であり、
半導体基板上において、上記複数のメインワード線と上記複数の電源線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の電源線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項１０】
請求の範囲第９項において、
上記正規回路を構成する第２配線は、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線と、所定の直流電圧を供給する電源配線からなり、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線と上記電源線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項１１】
請求の範囲第８項において、
上記複数の電源線は、同じ電圧を供給するものが共通にされ、上記共通化された複数の電源線に対応した配線幅により形成されることを特徴とする半導体集積回路装置。
【請求項１２】
第１層に形成され、第１方向に延びる第１及び第２配線と、
上記第１層に形成され、上記第１方向に延びる第３及び第４配線とを含み、
上記第１配線と上記第２配線はとなりあって配置され、
上記第２配線と上記第３配線はとなりあって配置され、
上記第３配線と上記第４配線はとなりおって配置され、
上記第１及び第２配線の救済は、上記第３及び第４配線の救済よりも行いやすく、
上記第１配線と上記第２配線との配線間隔は、上記第２配線と上記第３配線との配線間隔よりも短いことを特徴とする半導体集積回路装置。
【請求項１３】
請求の範囲第１２項において、
上記第１配線と上記第２配線との配線間隔は、上記第３配線と上記第４配線との配線間隔よりも短いことを特徴とする半導体集積回路装置。
【請求項１４】
請求の範囲第１２項において、
上記第２配線と上記第３配線との配線間隔は、上記第３配線と上記第４配線との配線間隔よりも長いことを特徴とする半導体集積回路装置。
【請求項１５】
請求の範囲第１２項において、
上記第１及び上記第２配線はワード線であり、上記第３及び第４配線はワード線を選択するための信号線であることを特徴とする半導体集積回路装置。
【請求項１６】
請求の範囲第１２項において、
上記複数の第１及び第２配線は救済可能であり、上記第３及び第４配線は救済不可能であることを特徴とする半導体集積回路装置。
【請求項１７】
請求の範囲第１２項において、
上記複数の第１及び第２配線を救済するための回路を含み、
上記第３及び第４配線を救済するための回路は含まないことを特徴とする半導体集積回路装置。
【請求項１８】
第１層に形成され、第１方向に延び、第１電圧が与えられる第１電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１電圧と異なる第２電圧が与えられる第２電圧配線とを含み、
上記第１電圧配線と上記第２電圧配線とは隣接して配置されることを特徴とする半導体集積回路装置。
【請求項１９】
請求の範囲第１８項において、
上記第１電圧配線及び上記第２電圧配線は、複数のメモリセルを有するメモリアレイ上に形成されることを特徴とする半導体集積回路装置。
【請求項２０】
第１層に形成され、第１方向に延び、第１電圧が与えられる第１電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１電圧と異なる第２電圧が与えられる第２電圧配線と、
上記第１層に形成され、上記第１方向に延びる第１配線とを含み、
第１の領域において、上記第１電圧配線と上記第２電圧配線とは隣接して配置され、
第２の領域において、上記第１電圧配線と上記第２電圧配線との間に上記第１配線が形成されることを特徴とする半導体集積回路装置。
【請求項２１】
第１層に形成され、第１方向に延び、第１断面積を有する第１電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１断面積よりも小さい第２断面積を有する第２電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１断面積よりも小さい第３断面積を有する第３電圧配線とを有し、
上記第１電圧配線、上記第２電圧配線及び上記第３電圧配線は接続されることを特徴とする半導体集積回路装置。
【請求項２２】
請求の範囲第２１項において、
上記第２電圧配線と上記第３電圧配線は平行に配置され、
上記第２電圧配線と上記第３電圧配線との間に形成される第１配線を更に含むことを特徴とする半導体集積回路装置。
【請求項２３】
請求の範囲第２１項において、
上記第２断面積と上記第３断面積は同じであることを特徴とする半導体集積回路装置。
【請求項２４】
請求の範囲第２１項において、
上記第１電圧配線は、複数のメモリセルを有するメモリアレイ上に配置され、
上記第２及び上記第３電圧配線は上記メモリアレイ以外の領域に配置されることを特徴とする半導体集積回路装置。
【請求項２５】
請求の範囲第２４項において、
上記メモリアレイは、上記メモリセルに接続された複数のワード線を含み、
上記半導体集積回路装置は、上記複数のワード線を駆動する駆動回路を含み、
上記第２及び上記第３電圧配線は上記駆動回路上に配置されることを特徴とする半導体集積回路装置。
【請求項２６】
第１方向に延びる複数のメインワード線と、
上記複数のメインワード線にそれぞれ対応して設けられた複数のサブワード線グループと、
上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線とを備え、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項２７】
第１方向に延びる第１及び第２メインワード線と、
上記第１メインワード線に対応して設けられ、上記第１方向に延びる第１及び第２サブワード線と、
上記第２メインワード線に対応して設けられ、上記第１方向に延びる第３及び第４サブワード線と、
上記第１及び第３サブワード線に対応して設けられ、上記第１方向に延びる第１信号線と、
上記第２及び第４サブワード線に対応して設けられ、上記第１方向に延びる第２信号線と、
上記第１方向と交差する第２方向に延びる複数のデータ線と、
上記第１、第２、第３及び第４サブワード線と上記複数のデータ線との交差部に設けられたメモリセルと、
上記第１及び第２メインワード線の信号と、上記第１及び第２信号線の信号とに基づいて上記第１、第２、第３及び第４サブワード線の一つを選択する回路とを備え、
上記第１、第２、第３及び第４サブワード線は半導体基板上の第１の層に設けられ、
上記第１及び第２メインワード線と上記第１及び第２信号線とは、上記第１の層とは異なる第２の層に設けられ、
上記第１信号線と第２信号線とは隣り合って配置されることを特徴とする半導体集積回路装置。
【請求項２８】
請求の範囲第２７項において、
上記第１信号線と上記第１メインワード線とは隣り合って配置され、
上記第１信号線と上記第１メインワード線の間隔は上記第１信号線と第２信号線の間隔より広いことを特徴とする半導体集積回路装置。
【請求項２９】
請求の範囲第２７項において、
上記第１信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第３信号線と、
上記第２信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第４信号線とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項３０】
請求の範囲第２７項において、
欠陥救済用の冗長メインワード線と、
上記冗長メインワード線に対応して設けられた第１冗長サブワード線と第２冗長サブワード線とを備え、
上記冗長メインワード線の信号と上記第１及び第２信号線の信号とに基づいて、上記第１及び第２冗長サブワード線の一つを選択可能なことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
技術分野
この発明は、半導体集積回路装置に関し、例えばワード線やビット線の不良を救済する冗長回路を備えた大記憶容量の半導体記憶回路を含むものに利用して有効な技術に関するものである。
背景技術
冗長技術（欠陥救済技術）は半導体メモリの歩留り向上・製造コスト低減の有力な手段として広く用いられている。すなわち、チップ上に少数の冗長ワード線、冗長ビット線を設けておき、これを不良ワード線、不良ビット線の代替として用いるという方法である。不良ワード線、不良ビット線のアドレスを記憶するために、チップ上にプログラム可能素子（普通ヒューズが用いられる）を設けておき、これに検査によって見つかった不良アドレスを登録する。メモリアクセス時には、要求アドレスと登録されている不良アドレスとを比較し、一致すれば予備ワード線あるいは予備ビット線を、一致しなければ正規のワード線あるいは正規のビット線を選択する。
ワード線をメインワード線とサブワード線により構成する階層ワード線方式では、メインワード線に対して複数のサブワード線が割り当てられる。上記１つのメインワード線に割り当てられた複数のサブワード線の中から１つのサブワード線を選択するためにサブワード線選択線が設けられる。このため、メモリアレイ上において、メインワード線の配線ピッチには余裕があり、上記メインワード線が形成される配線層を利用して、例えば上記サブワード線選択線や電源配線を配置することが考えられる。しかし、上記メインワード線、サブワード線選択線及び電源線の相互に短絡（ショート）不良が発生すると、上記メインワード線同士の短絡なら予備のメインワード線に置き換えらて救済することができる。これに対して、上記サブワード線選択線や電源線に上記短絡不良が発生すると、直流不良又はファンクション不良となり、その救済が不能であるために不良チップとなってしまう。
【０００１】
したがって、この発明は、簡単な構成で高集積化を図りつつ、不良発生率を低減させた半導体集積回路装置を提供すること目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、。正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第１配線と救済不能の複数の第２配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置する。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
この実施例のダイナミック型ＲＡＭは、特に制限されないが、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが例示的に示されている。メモリアレイは、長手方向（ワード線方向）対して左右に４分割、上下に２分割される。メモリアレイ（Ａｒｒａｙ）が８分割され、その長手方向における中央部分には複数からなるアドレスバッファ、制御回路やタイミング制御回路等のような間接周辺回路及びボンディングパッド列（Ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔ  ＆  Ｂｏｎｄｉｎｇ  Ｐａｄ）が設けられる。
上記８個のメモリアレイは、それぞれが約３２Ｍビットの記憶容量を持つようにされる。上記８個のメモリアレイのうちの一つのメモリアレイ（Ａｒｒａｙ）が拡大して示されているように、ワード線方向に１６分割され、ビット線方向に１６分割されたメモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）又はサブアレイ（Ｓｕｂ  Ａｒｒａｙ）ともいう▲１▼が設けられる。上記サブアレイ１のビット線方向の両側には、上記ビット線方向に対してセンスアンプ２（Ｓｅｎｃｅ  Ａｍｐｌｉｆｉｅｒ）が配置される。上記サブアレイ１のワード線方向の両側には、サブワードドライバ３（Ｓｕｂ−Ｗｏｒｄ  Ｄｒｉｖｅｒ）が配置される。
上記１つのメモリアレイには、全体で８１９２本のワード線と４０９６対の相補ビット線が設けられる。これにより、全体で約３２Ｍビットの記憶容量を持つようにされる。上記のように８１９２本のワード線が１６個のサブアレイ１に分割して配置されるので、１つのサブアレイ１には５１２本のワード線（サブワード線）が設けられる。また、上記のように４０９６対の相補ビット線が１６個のサブアレイ１に分割して配置されるので、１つのサブアレイ１には２５６対の相補ビット線が設けられる。
上記２つのメモリアレイの中央部には、メインロウデコーダ、アレイコントロール（Ａｒｒａｙ  ｃｏｎｔｒｏｌ）回路及びメインワードドライバ（Ｍａｉｎ  Ｗｏｒｄ  ｄｒｉｖｅｒ）が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが含まれる。上記メモリアレイには、上記１６分割されたサブアレイ１を貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記１６分割されたサブアレイ１を貫通するように延長される。上記メモリアレイの上部には、Ｙデコーダ（Ｙ−Ｄｅｃｏｄｅｒ）及びＹ選択線ドライバ（ＹＳｄｒｉｖｅｒ）が設けられる。
上記メモリセルアレイ（サブアレイ）１は、その拡大図に示すように、メモリセルアレイ１を挟んでセンスアンプ領域２、サブワードドライバ領域３に囲まれて形成されるものである。上記センスアンプ領域２と、上記サブワードドライバ領域３の交差部４は、交差領域（クロスエリア）とされる。上記センスアンプ領域２に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイ１の両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイ１の相補ビット線に選択的に接続される。
サブワードドライバ３は、メインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に８本からなるサブワード線を配置させる。このように相補ビット線方向に対して８本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される８本のサブワード選択線の中から１つを選択する選択信号を形成する。
上記１つのメモリセルアレイ１に着目すると、１本のメインワード線に割り当てられる１６個のメモリセルアレイのすべての中から、１本ずつのサブワード線を選択する。上記のようにメインワード線方向に４Ｋ（４０９６）のメモリセルが設けられるので、１つのサブワード線には、４０９６／１６＝２５６個のメモリセルが接続されることとなる。
上記のように１つのメモリレイは、前記のように相補ビット線方向に対して８Ｋ（８１９２）ビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して８Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても前記のように１６分割する。つまり、センスアンプ２により相補ビット線を１６分割し、１つの相補ビット線に接続されるメモリセルの数を５１２個のように少なくする。
第２図には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、第１図に示されたメモリアレイに設けられる１６×１６のサブアレイ（Ｓｕｂ  Ａｒｒａｙ）うち４つのサブアレイ（Ｓｕｂ  Ａｒｒａｙ）を含む部分が代表として示されている。第２図においては、１つのサブアレイ（Ｓｕｂ  Ａｒｒａｙ）に対して、それが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域（ＳＤＷ）、センスアンプ領域（ＳＡ）及びクロスエリアとの区別を明確にするものである。
サブアレイは、メインワード線が８本のサブワード線に対して１本が割り当てられるために、５１２÷８＝６４本が設けられる。それ故、メインワード線ＭＷＬＢ０ｍ〜ＭＷＬＢ６３からなる正規回路に対応したメインワード線と、１つの冗長メインワード線ＲＭＷＬＢｍが設けられる。上記冗長メインワード線ＲＭＷＬＢｍを含む６５本のメインワード線に対して、それぞれ設けられる８本のサブワード線の中の１本のサブワード線を選択するために、サブワード線選択線ＦＸＢ０ｍないしＦＸＢ７ｍが設けられる。
これらのサブワード線選択線ＦＸＢ０ｍないしＦＸＢ７ｍは、上記サブアレイに対応するアレイコントロール部に設けられるサブワード線選択線ドライバから、上記ワード線方向に並ぶ１６個のサブアレイ上を延長するように配置される。サブアレイは、前記のようにサブワード線ＷＬが５１２本配置され、相補ビット線対は２５６対から構成される。それ故、上記５１２本のサブワード線ＷＬに対応した５１２個のサブワードドライバＳＷＤは、かかるサブアレイの左右に２５６個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において１２８個ずつに分割して配置される。
サブアレイは、特に制限されないが、前記のように正規のサブワード線ＷＬが５１２本に加えて８本の予備（冗長）ワード線が設けられ、相補ビット線対は２５６対から構成される。それ故、上記５１２＋８本のサブワード線ＷＬに対応した５２０個のサブワードドライバＳＷＤは、かかるサブアレイの左右に２６２個ずつに分割して配置される。センスアンプは、上記同様に１２８個ずつが上下に配置される。すなわち、上記サブアレイに形成される２５６対のうちの１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。同図には省略されているが、上記サブアレイにおいて、ビット線選択単位に対応した複数対の冗長ビット線も設けられる。
メインワード線ＭＷＬは、６５本のうちその３つ（ＭＷＬＢ０ｍ，ＭＷＬＢ５５ｍ、ＭＷＬＢ５６ｍ、ＭＷＬＢ６３ｍ）が代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線ＹＳは、ＹＳｎ〜ＲＹＳ，ＹＳｎ＋６３が代表として例示されるように縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＷＬ（図示せず）が配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。
上記ワード線方向に並べられる１６個のサブアレイに対して、８本のサブワード選択線ＦＸＢ０ｍ〜ＦＸＢ７ｍが、メインワード線ＭＷＬと同様に１６個のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸＢ０ｍ〜ＦＸＢ３ｍからなる４本と、ＦＸＢ４ｍ〜ＦＸＢ７ｍからなる４本とがサブアレイ上を分けて延長させるようにする。
サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線ＷＬの８本分に１本の割り合いでメインワード線ＭＷＬが形成されるものであるために、メインワード線ＭＷＬの配線ピッチは緩やかになっている。したがって、メインワード線ＭＷＬと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは容易にできるものである。
この実施例のサブワードドライバＳＷＤは、第３図に例示的に示されているように、Ｎチャンネル型ＭＯＳＦＥＴＱ２０とＱ２１及びＰチャンネル型ＭＯＳＦＥＴＱ２２からなり、上記ＭＯＳＦＥＴＱ２０とＱ２２がＣＭＯＳインバータ回路を構成し、その入力であるＭＯＳＦＥＴＱ２０とＱ２２のゲートがメインワード線ＭＷＬＢ０に接続され、サブワード線ＷＬ１と回路の接地電位との間に設けられた上記ＭＯＳＦＥＴＱ２１のゲートに、上記サブワード選択線ＦＸＢ１が接続され、それをインバータ回路で反転させた選択信号ＦＸ１が上記ＭＯＳＦＥＴＱ２２のソースに動作電圧として与えられる。
サブワードドライバＳＷＤは、それを中心として左右に配置されるサブアレイのサブワード線ＷＬ１を同時に選択するような構成を採るものである。そして、サブアレイを挟む２つのサブワードドライバによって、５１２本のサブワード線（冗長ワード線ＲＷＬ０〜ＲＷＬ７）を含むが２本置きに交互に選択される。ただし、両端部のサブワード線ＷＬ０とＷＬ５１１は１本とされて、左右に振り分けられる。
第２図において、上記サブワード選択線ＦＸＢ１の信号を反転させた選択信号ＦＸ１等を形成するインバータ回路は、クロスエリアに設けられる。つまり、サブアレイの四隅に対応して配置されるクロスエリアに２個ずつ、合計８個のインバータ回路が設けられ、このインバータ回路を介して上記サブワードドライバに上記ＦＸ信号（動作電圧）を供給する。前記のように、１つのサブアレイには５１２個のサブワードドライバと８個の冗長ドライバが設けられ、それが８組に分けられる。それ故、１つのインバータ回路では、冗長回路を含めて６５個のサブワードドライバを受け持つものであり、かかる選択信号線ＦＸ０ｍないしＦＸ７ｍが、２組に分けられて上記サブワードドライバＳＷＤ上をビット線方向に延長するよう配置される。
同図において、サブアレイとその周辺回路が同じパターンの繰り返しで構成されるために、メモリアレイの上端のクロスエリアにも４つのインバータ回路が設けられるように示されているが、そのうちの２つはダミーであり、省略できるものである。このクロスエリアに並んで設けられるセンスアンプＳＡは、前記のようにシェアードセンスアンプとされるが、その上部はサブアレイが存在しないから、下側に設けられたビット線の増幅動作のみを行う。同様に、メモリアレイの端部に設けられたサブワードドライバでは、その右部にはサブアレイが存在しないから、左側だけのサブワード線ＷＬのみを駆動する。
この実施例のようにサブアレイ上のメインワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸＢを配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。そして、後述するように、サブワードドライバの動作やセンスアンプの動作に必要な電圧を供給する電源線をかかるメインワード線ＭＷＬのピッチの隙間に配置するようにすることもできる。
第３図に示すように、ダイナミック型メモリセルは、上記１つのサブアレイに設けられたサブワード線ＷＬと、相補ビット線ＢＬＴ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶キャパシタから構成される。アドレス選択ＭＯＳＦＥＴのゲートは、サブワード線ＷＬに接続され、このＭＯＳＦＥＴのドレインがビット線ＢＬＴに接続され、ソースに記憶キャパシタが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。特に制限されないが、上記アドレス選択ＭＯＳＦＥＴの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。上記サブワード線ＷＬの選択レベルは、上記ビット線ＢＬＴ又はＢＬＢのハイレベルに対して上記アドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
上記センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖｔｈ＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬＴとＢＬＢは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。
第４図に示すように、センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＮＣＳに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＰＣＳに接続される。図示しないけれども、上記共通ソース線ＮＣＳとＰＣＳには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＮＣＳには、上記クロスエリアに設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴ（図示せず）により接地電位に対応した動作電圧ＶＳＳが与えられる。
図示しないけれども、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＰＣＳには、特に制限されないが、上記クロスエリアに設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴと、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。上記オーバードライブ用の電圧には、例えば、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいはセンスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートに昇圧電圧ＶＰＰが印加され、ドレインが電源電圧ＶＤＤに接続され、ソースから上記電源電圧ＶＤＤに対してわずかに降圧された上記電圧を得るようにするものであってもよい。
上記オーバードライブ用のＭＯＳＦＥＴのゲートに供給される第１活性化信号は、上記動作電圧ＶＤＬを供給するＮチャンネル型ＭＯＳＦＥＴのゲートに供給される第２活性化信号と同相の信号とされ、第１活性化信号及び第２活性化信号は時系列的にハイレベルにされる。特に制限されないが、上記第１及び第２活性化信号のハイレベルが昇圧電圧ＶＰＰレベルの信号とされる。これにより、Ｎチャンネル型ＭＯＳＦＥＴでのしきい値電圧分の電圧ロスを考慮しても、上記オーバードライブ用電圧及びＶＤＬを出力させることができる。
上記センスアンプの単位回路の一対の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路（又はイコライズ回路）が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（イコライズ）信号ＢＬＥＱＢが供給される。このプリチャージ信号ＢＬＥＱＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けてその立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替える。
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して図左側のサブアレイの相補ビット線ＢＬＴ，ＢＬＢと接続され、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して同図右側のサブアレイの同様な相補ビット線ＢＬＴ，ＢＬＢに接続される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、上記選択信号ＹＳ２が選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の一対の入出力ノードとローカル入出力線ＬＩＯＴ１とＬＩＯＢ１とを接続させる。センスアンプ部には、同様なローカル入出力線ＬＩＯＴ０とＬＩＯＢ０が設けられる。上記選択信号ＹＳ２によって同様にスイッチ制御されるＭＯＳＦＥＴを介して、隣接するセンスアンプの入出力ノードと接続される。これにより、１つの選択線により、１つのセンスアンプ列において２ビットの読み出しが可能にされる。
上記シェアードスイッチ回路は、例えば左側のサブアレイのサブワード線ＷＬが選択されたときには、センスアンプの左側のシェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態のままにし、右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とをオフ状態にさせる。逆に、右側のサブアレイのサブワード線ＷＬが選択されたときには、センスアンプの右側のシェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態のままにし、左側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とをオフ状態にさせる。これにより、センスアンプでは、選択された側のサブアレイの相補ビット線ＢＬＴ，ＢＬＢの信号の増幅を行うものである。
センスアンプの入出力ノードは、例えば左側のサブアレイのサブワード線が選択されたなら、上記左側の相補ビット線ＢＬ，ＢＬＢとの接続が維持されて、選択されたサブワード線ＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯＴ１，ＬＩＯＢ１に伝える。上記ローカル入出力線ＬＩＯＴ０，ＬＩＯＢ０（ＬＩＯＴ１，ＬＩＯＢ１）は、クロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳスイッチ回路を介して、図示しないメインアンプ及びライトアンプに接続されるメイン入出力線ＭＩＯＴ０，ＭＩＯＢ０に接続される。同図では、省略されているが、ローカル入出力線ＬＩＯＴ１，ＬＩＯＢ１に対応しても、同様なスイッチ回路とメイン入出力線ＭＩＯＴ１，ＭＩＯＢ１が設けられる。
特に制限されないが、前記のように上記カラムスイッチ回路は、１つの選択信号ＹＳにより二対の相補ビット線ＢＬＴ，ＢＬＢを二対のローカル入出力線ＬＩＯＴ０，ＬＩＯＢ０とＬＩＯＴ１，ＬＩＯＢ１と接続させる。それ故、１つのメインワード線の選択動作により選択されたサブアレイにおいて、その両側に設けられる一対のセンスアンプに対応して設けられる上記二対のカラムスイッチ回路により合計４対の相補ビット線が選択されることになるので、１本のＹＳ選択により４ビットの同時読み出し／書き込みができる。
第１図の実施例のように、１６個のサブアレイに対して、センスアンプが１７列設けられる。両側のセンスアンプでは、１対のローカル入出力線しか設けられないから、メモリアレイからは最大で１６×４＝６４ビットの読み出しや書き込みが可能とされる。ただし、ＩＯ線との選択回路により、例えばそのうちの半分の３２ビットが読み出され、メインアンプにより増幅され、後述するＤＤＲ  ＳＤＲＡＭではクロックの立ち上がりの立ち下がりに同期して１６ビットずつ出力される。
第５図に示すように、メモリアレイに対応して設けられたメインワードドライバＭＷＤには、前記のようにビット線方向に１６分割されてなる各々のサブアレイに対応して、６４本のメインワード線ＭＷＬと、１つの冗長メインワード線ＲＭＷＬを選択する合計６５個のデコーダ及びドライバと、１つのメインワード線に割り当てられた８本のサブワード線の中の１本を選択するサブワード選択線ＦＸに対応して設けられた８個のドライバが設けられる。同図には、そのうち、１つのサブアレイに対応したメインワードドライバＭＷＤ及びＦＸドライバが例示的に示されている。
サブワード選択線ＦＸ用のドライバは、例えばＭＯＳＦＥＴＱ３０〜Ｑ３４等から構成されて、例えばＸ系のアドレス信号をうちの下位３ビットのアドレス信号Ａ０〜Ａ２を解読して形成された内部回路の対応した信号ＡＸ０ｎｉ等を受けて、昇圧電圧ＶＰＰレベルに変換するレベル変換回路と、かるる電圧により上記サブワード選択線ＦＸＢ０等を駆動するインバータ回路等から構成される。サブワード選択線ＦＸＢ０〜ＦＸＢ７のうち、選択されたものは回路の接地電位のようなロウレベルとなり、非選択のものは昇圧電圧ＶＰＰレベルとされる。
メインワードドライバＭＷＤは、ＭＯＳＦＥＴＱ４０〜Ｑ４６等から構成されて、例えばＸ系のプリデコード信号ＡＸ３ｎｉとＡＸ６ｎｉ等を受けて、昇圧電圧ＶＰＰレベルに変換するレベル変換回路と、かるる電圧により上記メインワード線ＭＷＬ等を駆動するインバータ回路等から構成される。メインワード線選択信号ＭＷＬＢ０〜ＭＷＬＢ６３のうち、選択されたものは回路の接地電位のようなロウレベルとなり、非選択のものは昇圧電圧ＶＰＰレベルとされる。冗長メインワードドライバは、冗長アドレスヒット信号ＲＲＥＮｉにより、ヒット時に冗長メインワード線選択信号ＲＭＷＬＢをロウレベルのような接地電位にする。ヒットしなければ、昇圧電圧ＶＰＰレベルのままである。
第６図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例の上層配線の配置図が示されている。前記説明したように、ワード線の選択方式に８ＦＸ方式の階層ワード線を採用し、サブアレイに対してワード線方向に対して６４本のメインワード線ＭＷＬと８ＦＸ線を有する。これらの配線は、例えば第２層目のメタル層Ｍ２により構成される。これらの配線は、回路素子が高密度に配置とされることによってレイアウトルールが厳しいサブワードドライバＳＷＤのレイアウトによって律束される。
本願発明に先立つ検討では、数本のメインワード線に対して１本の別信号、ないし電源線を通すような手法を考えた。このようなレイアウト手法により、メインワード線とそれ以外の配線を同様な繰り返しパターンに配列するとことができる。しかしながら、高密度化のために配線ピッチが狭くなると、配線間での短絡不良が無視できなることに気が付いた。例えば、前記のようにメインワード線ＭＷＬ同士の短絡は、冗長メインワード線への切り換えにより救済できるが、メインワード線ＭＷＬとサブワード選択線ＦＸとの短絡あるは、メインワード線ＭＷＬと電源線との短絡は、直流不良あるいはファンクション不良となり救済不能である。
１つのサブアレイにメインワード線ＭＷＬの他に、救済不能の電源線や信号線（ＦＸ）を配置した場合において、１個の異物が落ちて隣接線同士が短絡状態となる不良発生確率は、次の式（１）により表すことができる。
2002061839.tif 000003
上記式（１）より、メモリセルアレイ（サブアレイ）上の電源線や信号線を少なくすれば、不良発生率は低くすることができるが、回路方式や特性面及びチップサイズの縮小によりメモリセルアレイに設ける電源線や信号線を少なくすることは難しい。逆にいうならば、半導体記憶装置において、上記のように８本のサブワード線に対して１本のメインワード線を割り当てた場合に、かかるピッチの緩やかなメインワード線が配置される配線層を有効利用ことが、チップサイズの縮小化に欠かせないものとなっている。
第６図の実施例では、救済可能な配線と救済不可能な配線とを分けて配置することにより、不良発生率を低減させるようにするものである。つまり、救済不可能なサブワード選択線や電源線をできるだけ連続して隣り合うようにし、救済可能なメインワード線ＭＷＬと隣り合う救済不可能な配線を減らすようにするものである。
このため、この実施例では半導体基板上において、比較的配線ピッチが緩いメモリセルアレイ上にメインワード線ＭＷＬを構成する第２層目メタル配線Ｍ２の乗り換え（交差）チャネルを確保し、それ以外のメモリセルアレイ上ではメインワード線ＭＷＬ以外の配線ＦＸＢ等が連続するように配置するものである。
同図において、メモリセルアレイ部とサブワードドライバＳＷＤとの境で、サブワード選択線ＦＸＢ同士が交差するように表現しているが、実際には次に説明するようにメインワード線ＭＷＬとサブワード選択線ＦＸＢがその上部に設けられる第３層目メタル層Ｍ３を利用して交差して、メモリセルアレイ部ではサブワード選択線ＦＸＢが連続して配置される。
第７図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例の上層配線Ｍ２とＭ３の概略レイアウト図が示されている。同図において、ワード線の延長方法（横方向）に、第２層目メタル層Ｍ２が延長され、縦方向に第３層目メタル層Ｍ３が延長される。メモリセルアレイ部において、上記第２層目メタル層Ｍ２は、メインワード線ＭＷＬＢ、サブワード選択線ＦＸＢ０〜ＦＸＢ７と、電源線ＶＳＳＡ、ＶＤＬ、ＶＤＤＣＬＰとされる。メモリセルアレイ部において、上記第３層目メタル層Ｍ３は、カラム選択線ＹＳ、電源線ＶＤＬ、ＶＳＳＡ及びＶＤＤＣＬＰとされる。
上記電源線ＶＤＬ、ＶＳＳＡ及びＶＤＤＣＬＰは、上記第２層目メタル層Ｍ２と第３層目メタル層Ｍ３との交点でそれぞれ相互に接続されることにより、メモリセルアレイ上において網目状にされ、第３層目メタル層Ｍ３によってセンスアンプ部にまで延長され、動作電圧ＶＤＬ、ＶＳＳＡ及びオーバードライブ用電圧ＶＤＤＣＬＰとされる。
上記サブワード選択線ＦＸＢ０〜ＦＸＢ７のそれぞれは、メモリセルアレイを挟む２つのサブワードドライバＳＷＤ領域にそれぞれ形成される３２個（×２）のサブワードドライバが４個置きに配置され、それらのサブワードドライバとの接続を容易にすること等に対応して、上記サブワードドイバ領域上においては８本のサブワード選択線ＦＸＢを４本づつ２組に分けて、４つのメインワード線ＭＷＬ置きに１つのサブワード選択線ＦＸＢを配置するようにする。
上記メモリセルアレイ部では、不良発生率を低減させるために４本ずつのサブワード選択線がＦＸＢ０〜ＦＸＢ３及びＦＸＢ４〜ＦＸＢ７のように２組にされて、それぞれの組においてサブワード選択線同士が隣接して配置されるように纏められる。このようなサブワード線ＦＸＢとメインワード線ＭＷＬの配置替えを行うために、サブワードドライバ領域ＳＷＤに隣接するサブアレイＳｕｂ  Ａｒｒａｙ部において、第３層目メタル層Ｍ３を利用して配線乗り換えを行うようにするものである。
上記サブワードドライバ領域ＳＷＤにおいて、上記第３層メタル層Ｍ３で形成される配線は、第３図等に示されているように前記サブワード選択線ＦＸＢからの選択信号をリセット用のＭＯＳＦＥＴＱ２１のゲートとその反転信号を形成する前記インバータ回路に伝える信号線、及びかかるインバータ回路からサブワードドライバを構成するＭＯＳＦＥＴＱ２２のソースに伝える信号線や回路の接地線等を構成する。
メモリアレイ部における各配線の太さ各配線間の距離を例示すると以下の通りである。すなわち、メインワード線ＭＷＬＢ及びサブワード選択線ＦＸＢの配線の太さは０．８μｍ（以下単位μｍを略す）であり、電源線ＶＳＳＡ及びＶＤＤＣＬＰの配線の太さは２．４であり、電源線ＶＤＬの太さは１．６であり、メインワード線ＭＷＬＢとメインワード線ＭＷＬＢとの配線間隔は１．２であり、サブワード選択線ＦＸＢとサブワード選択線ＦＸＢとの配線間隔は１．９５であり、メインワード線ＭＷＬＢとサブワード選択線ＦＸＢとの配線間隔は４．７４であり、メインワード線ＭＷＬＢと電源線ＶＳＳＡとの配線間隔は５．２３であり、メインワード線ＭＷＬＢと電源線ＶＤＬとの配線間隔は５．１であり、メインワード線ＭＷＬＢと電源線ＶＤＤＣＬＰとの配線間隔は４．２である。
また、サブワードドライバＳＷＤにおける各配線間の距離は以下の通りである。すなわち、メインワード線ＭＷＬＢとサブワード選択線ＦＸＢとの配線間隔の最短部は３．２５であり、メインワード線ＭＷＬＢと電源線ＶＤＬとの配線間隔の最短部は２．１５である。このうち、特徴的なところを説明すると、メモリアレイ部において、メインワード線ＭＷＬＢとメインワード線ＭＷＬＢとの配線間隔よりもサブワード選択線ＦＸＢとサブワード線選択線ＦＸＢとの配線間隔の方が長く、サブワード選択線ＦＸＢとサブワード選択線ＦＸＢとの配線間隔よりもメインワード線ＭＷＬＢとサブワード選択線ＦＸＢとの配線間隔が長いことである。このように配線間隔を設定することにより、メインワード線ＭＷＬＢよりも救済がしにくいサブワード選択線ＦＸＢに製造工程において異物等が付着することによりサブワード選択線ＦＸＢ不良になる確率を低減することが可能となる。
第８図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例の上層配線Ｍ２とＭ３の概略レイアウト図が示されている。同図において、電源線が前記第７図のＶＳＳＡ、ＶＤＬ、ＶＤＤＣＬＰに換えて、昇圧電圧ＶＰＰが設けられる。この電源線ＶＰＰは、上記第２層目メタル層Ｍ２と第３層目メタル層Ｍ３との交点でそれぞれ相互に接続されることにより、メモリセルアレイ上において網目状にされ、Ｍ２又はＭ３によってクロスエリアに設けられた前記反転信号を形成するインバータ回路や、センスアンプ活性化信号を形成する回路の動作電圧とされる。
この実施例のように、メモリセルアレイ上にＶＰＰ電源線を配置する構成は、仮にそれと隣接するメインワード線ＭＷＬと電源線ＶＰＰとの間で短絡不良が発生しても、短絡不良のメインワード線ＭＷＬを冗長ワード線ＲＭＷＬに置き換えることにより救済可能となる。つまり、短絡不良のメインワード線ＭＷＬは、非選択レベルがＶＰＰレベルであり、メモリアクセス時にも上記冗長メインワード線ＲＦＭＷＬへの置き換えにより非選択レベルであるＶＰＰを維持する。それ故、昇圧電圧ＶＰＰを供給する電源線ＶＰＰと短絡があっても実際上は不良とはならないから、実質的な不良発生率を改善することができる。
第９図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部における一実施例の概略配線断面図が示されている。この実施例は、サブワードドライバ領域ＳＷＤに隣接するサブアレイＳｕｂ  Ａｒｒａｙ部において、第３層目メタル層Ｍ３を利用して第２層目メタル配線Ｍ２の配線乗り換え部が示されている。この実施例のように、第３層目メタル層Ｍ３を利用することにより，例えばメインワード線ＭＷＬＢを構成する２つの第２層目メタル配線Ｍ２を乗り越えて（交差）させて、サブワード選択線ＦＸＢ同士を隣接させるようにするものである。
第１０図には、この発明を説明するための配線配置図が示されている。同図（Ａ）のようにハッチングを施した配線は、前記サブワード選択線ＦＸＢや電源線のように救済不可能な配線であり、それをメインワード線ＭＷＬＢのように救済可能な配線の間に分散して配置した場合、▲１▼ないし▲８▼の合計８箇所のうちいずれか１つで短絡不良が生じた場合には、上記メインワード線ＭＷＬが救済可能であっても不良になってしまう。
これに対して、第１０図（Ｂ）のように、上記４つの救済不可能な配線同士を纏めて互いに隣接して配置させた場合には、▲１▼ないし▲５▼のように合計５箇所のうちいずれか１つで短絡不良が生じた場合に、上記メインワード線ＭＷＬＢが救済可能であっても不良になってしまう。つまり、救済不可能な短絡箇所が３箇所減少するために、配線配置を変更するだけで不良発生率を高くすることができる。したがって、前記実施例において、救済不可能なサブワード選択線ＦＸＢが８本ある場合には、８本まとめて配置することが望ましいが、実際にはサブワードドライバ、メインワードドライバ、サブワード選択線ドライバ等の配置の関係で、前記実施例では８本を４本ずつ２組に分けてメモリセルアレイ上では纏めて配置するものである。
第１１図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例の上層配線Ｍ２とＭ３の概略レイアウト図が示されている。同図において、前記第７図の実施例のように電源線がＶＳＳＡ、ＶＤＬ、ＶＤＤＣＬＰのように異種電源が複数ある場合に、不良発生率を低減させるためにそれら前記サブワード選択線ＦＸＢと同様に互いに隣接するように配置することにより、不良発生率を低くするものである。特に制限されないが、この実施例では、上記異種電源が配置される配線ピッチに比べて、両端の電源線と隣接するメインワード線との間の配線間隔を広くするようにすることにより、メインワード線と電源線との短絡不良の発生率を低くするよう工夫されている。
第１２図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例の上層配線Ｍ２とＭ３の概略レイアウト図が示されている。同図において、電源線が前記第９図ののように同種電源が複数ある場合に、不良発生率を低減させるためにそれらを前記サブワード選択線ＦＸＢと同様に互いに纏め、かつ複数分の配線幅にして配置する。この構成では、上記電源線と隣接するメインワード線との間の配線間隔がいっそう広くすることができ、メインワード線と電源線との短絡不良の発生率を低くするよう工夫されている。
つまり、前記のように昇圧電圧ＶＰＰとメインワード線ＭＷＬとが短絡した場合、冗長メインワード線ＲＭＷＬへの置き換えが必要になるので、上記のようにメインワード線ＭＷＬと電源電圧ＶＰＰとの短絡不良そのものの発生率を低くすることは、冗長メインワード線ＲＭＷＬを他のメインワード線の不良に使用できるから救済効率を高くすることができる。
第１３図には、この発明に係るダイナミック型ＲＡＭにおけるメモリアレイ部の他の一実施例の上層配線Ｍ２とＭ３の概略レイアウト図が示されている。同図において、サブアレイＳｕｂ  ＡｒｒａｙとサブワードドライバＳＷＤを同じ配列で救済可能な信号線、例えば前記メインワード線ＭＷＬＢ等が配置とされ、救済できない信号線、例えばサブワード選択線又は電源線が配置される。この構成では、サブワードドライバＳＷＤに隣接するメモリセルアレイ（サブアレイ）部において、前記配線乗り換えが不要となり、配線パターンが簡素化できるものとなる。
第１４図には、この発明に係るダイナミック型ＲＡＭのＹ系選択回路の一実施例の概略回路図が示されている。Ｙデコーダ（Ｙ−Ｄｅｃ）は、下位３ビットのＹアドレス信号により形成されたＹ系プリデコード信号ＡＹ００ｉないしＡＹ０７ｉを受け、残りのＹ系アドレス信号により形成せされプリデコード信号ＡＹ３ｉｉとＡＹ６ｉｉを受けるゲート回路の出力信号により動作状態にされるインバータ回路により、カラム選択信号が形成される。かかる選択信号は、インバータ回路からなるカラム選択ドライバを通してカラム選択線ＹＳ０ｉ〜ＹＳ７ｉ等に伝えられる。カラム選択線にも冗長カラム選択線ＲＹＳｉが設けられ、上記いずれかのカラム選択線又はそれによって選択されるビット線に不良があるとききには、上記冗長カラム選択線ＲＹＳｉに切り換えられる。
第１５図には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例の上層配線の配置図が示されている。前記第１４図のように、カラム選択線にも冗長カラム選択線ＲＹＳｉを配置することにより、救済可能な信号線が構成できる。これに対して、前記センスアンプの動作電圧のようにＶＳＳＡ、ＶＤＬ、ＶＤＤＣＬＰのような異種電源線が救済できない配線であるので、不良発生率を高くするためにサブアレイ上では上記異種電源線同士が隣接するように配置するものである。
センスアンプＳＡに隣接するサブアレイ部には示された配線のクロス部は、前記第１０図、第１１図と同様な配線の乗り換え部を示している。ただし、この配線の乗り換えには、第２層目のメタル層Ｍ２が利用される。つまり、前記第９図の実施例とは逆に、異種電源線をカラム選択線の下をＭ２を通すことにより交差して異種電源線同士が隣接するように配置するものである。この実施例でも、救済可能な配線と救済不可能な配線とを分けて配置することにより、不良発生率を低減させるようにすることができる。
第１６図には、この発明が適用されるダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に向けられている。この実施例のＤＤＲ  ＳＤＲＡＭは、特に制限されないが、前記実施例と同様に４つのメモリバンクに対応して４つのメモリセルアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリセルアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線（図示せず）に結合される。
上記メモリセルアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ（Ｒｏｗ  ＤＥＣ）２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリセルアレイ２００Ａの図示しない相補データ線はセンスアンプ（Ｓｅｎｓｅ  ＡＭＰ）２０２Ａ及びカラム選択回路（Ｃｏｌｕｍｎ  ＤＥＣ）２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補ビット線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補ビット線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
メモリセルアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記各メモリバンクの相補Ｉ／Ｏ線は、前記メイン入出力線ＭＩＯを構成するデータバス（Ｄａｔａ  Ｂｕｓ）を介して各メモリバンクが共通化されて、ライトバッファを持つデータ入力回路（Ｄｉｎ  Ｂｕｆｆｅｒ）２１０の出力端子及びデータ出力回路（Ｄｏｕｔ  Ｂｕｆｆｅｒ）２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（ＤＱＳ  Ｂｕｆｆｅｒ）２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）２０６に保持される。リフレッシュカウンタ（Ｒｅｆｒｅｓｈ  Ｃｏｕｎｔｅｒ）２０８は、オートマチックリフレッシュ（Ａｕｔｏｍａｔｉｃ  Ｒｅｆｒｅｓｈ）及びセルフリフレッシュ（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）時の行アドレスを発生する。
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｃｏｕｎｔｅｒ）２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
モードレジスタ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ）２１３は、各種動作モード情報を保持する。上記ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）２０１Ａないし２０１Ｄは、バンクセレクト（Ｂａｎｋ  Ｓｅｌｅｃｔ）回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ）２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
ＤＤＲ  ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ  ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
ＤＤＲ  ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ，／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅，保持される。指定されたバンクはアクティブ（Ａｃｔｉｖｅ）になる。
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
センスアンプ２０２から出力されたデータは、前記のようなＬＩＯ−ＭＩＯ及びメインアンプとデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、前記のようにＯＤＤとＥＶＥＮからなる２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
書き込み動作のときには、上記ＤＤＲ  ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
上記のようなＤＤＲ  ＳＤＲＡＭに本願発明を適用することによって、メモリチップの小型化を図りつつ、製品歩留りの向上を図った半導体メモリを構成することができるものとなる。
上記の実施例から得られる作用効果は、下記の通りである。
（１）  正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第１配線と救済不能の複数の第２配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置するという簡単な構成により、高集積化を図りつつ、救済可能な配線が救済不能の配線との短絡によって救済不能とされてしまう箇所を減少させられるから不良発生率を低減させることができるという効果が得られる。
（２）  上記に加えて、上記正規回路を構成する第１配線を第１方向に延びる複数のメインワード線とし、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループを設け、上記正規回路を構成する第２配線を、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線とし、半導体基板上において、上記複数のメインワード線と上記複数の信号線とを共に上記複数のサブワード線グループの上層に設けて、これら複数の信号線の２つ又はそれ以上が隣り合って上記第１方向に延びるように配置することにより、ワード線階層方式による高集積化を図りつつ、その不良発生率を低減させることができるという効果が得られる。
（３）  上記に加えて、上記正規回路を構成する第１配線を第１方向に延びる第１及び第２メインワード線とし、かかる第１メインワード線と第２のメインワード線のそれぞれに対して、上記第１方向に延びる第１及び第２サブワード線と第３及び第４サブワード線を設け、上記正規回路を構成する第２配線を上記第１及び第３サブワード線に対応して第１方向に延びる第１信号線と、上記第２及び第４サブワード線に対応して上記第１方向に延びる第２信号線とし、上記第１方向と交差する第２方向に複数のビット線を設け、上記第１、第２、第３及び第４サブワード線と上記複数のビット線との交差部にはそれぞれメモリセルを設け、上記第１及び第２メインワード線の信号と、上記第１及び第２信号線の信号とに基づいて上記第１、第２、第３及び第４サブワード線の一つを選択する回路を設け、上記第１、第２、第３及び第４サブワード線を半導体基板上の第１の層に設け、上記第１及び第２メインワード線と上記第１及び第２信号線とを上記第１の層とは異なる第２の層に設け、上記第１信号線と第２信号線とは隣り合って配置させることにより、ワード線階層方式による高集積化を図りつつ、その不良発生率を低減させることができるという効果が得られる。
（４）  上記に加えて、上記第１信号線と上記第１メインワード線とを隣り合って配置させ、上記第１信号線と上記第１メインワード線の間隔を上記第１信号線と第２信号線の間隔より広くすることにより、第１メインワード線と第１信号線で発生する救済不能とされる不良発生率を低減させることができるという効果が得られる。
（５）  上記に加えて、上記第１信号線の信号を上記回路に伝達するために上記第２方向に延びる第３信号線と、上記第２信号線の信号を上記回路に伝達するために上記第２方向に延びる第４信号線とを更に設けることにより、上記第１信号線及び第２信号線を複数のサブワード線の選択動作に共用させることができるから、回路の簡素化を図ることができるという効果が得られる。
（６）  上記に加えて、上記第１信号線と第２信号線をサブワード線の一つを選択する回路が設ける領域において、１ないし複数のメインワード線を挟むように分散して配置し、かかる領域と上記メモリセルが配置される領域との境界部において、上記メインワード線と交差させて上記第１信号線及び第２信号線とが隣り合うように配置させることにより、上記サブワード線の一つを選択する回路での配線レイアウトを容易にすることができるという効果が得られる。
（７）  上記に加えて、上記冗長回路を欠陥救済用の冗長メインワード線と、上記冗長メインワード線に対応して設けられた第１冗長サブワード線と第２冗長サブワード線とし、上記冗長メインワード線の信号と上記第１及び第２信号線の信号とに基づいて、上記第１及び第２冗長サブワード線の一つを選択可能とすることにより、簡単な構成でメインワード線に不良が発生した場合でも、サブワード線に不良が発生した場合でも救済が可能になるという効果が得られる。
（８）  上記に加えて、半導体チップの上記第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリアレイ領域を設け、かかるメモリアレイ領域の各々において、上記第２方向に沿って設けられた複数のビット線、上記第１方向に沿って設けられた複数のメインワード線及びサブワード線、上記複数のビット線と上記複数のサブワード線との交差部に対応して設けられた複数のメモリセルを含み、上記第１方向及び第２方向のそれぞれに沿って複数のメモリセルアレイ領域を配置し、上記第２方向に沿って配置された複数のメモリセルアレイ領域と交互に複数のセンスアンプ領域を配置し、上記第１方向に沿って配置された複数のメモリセルアレイ領域と交互に複数のサブワードドライバ領域を配置し、上記サブワードドライバを、上記メインワード線の信号と、上記第１信号線又は第２信号線の信号とを受けてサブワード線の選択信号を形成することにより、高集積化と動作の高速化及び動作マージンを確保したメモリ回路を実現することができるという効果が得られる。
（９）  上記に加えて、上記正規回路を構成する第１配線を第１方向に延びる複数のメインワード線とし、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループを設け、上記正規回路を構成する第２配線を、所定の直流電圧を供給する電源配線とし、半導体基板上において、上記複数のメインワード線と上記複数の電源線とを共に上記複数のサブワード線グループの上層に設け、上記複数の電源線の２つ又はそれ以上が隣り合って上記第１方向に延びるように配置することにより、電源線を網目状にして電源インピーダンスを低減しつつ、その不良発生率を低減させることができるという効果が得られる。
（１０）  上記に加えて、上記正規回路を構成する第２配線を上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線と、所定の直流電圧を供給する電源配線とし、半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設け、上記複数の信号線と上記電源線の２つ又はそれ以上が隣り合って上記第１方向に延びるようにすることにより、ワード線階層方式による高集積化及び電源線を網目状にして電源インピーダンスを低減しつつ、その不良発生率を低減させることができるという効果が得られる。
（１１）  上記に加えて、上記複数の電源線を同じ電圧を供給するものを共通にし、上記共通化された複数の電源線に対応した配線幅により形成することにより、不良発生率をいっそう低減させることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記正規回路を構成する第１配線と第２配線とは、階層ワード線方式のメインワード線とサブワード選択線や電源線との関係と同様に救済可能な複数の配線と救済不可能な複数の配線が同一配線層で同一方向に延長される場合に広く利用できる。メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。
産業上の利用可能性
この発明は、正規回路と冗長回路を備えて、正規回路において救済可能な第１配線と救済不可能な第２配線とが同一配線層で同一方向に延長される回路を含む半導体集積回路装置に広く適用できる。
【図面の簡単な説明】
第１図は、この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図であり、
第２図は、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図であり、
第３図は、この発明に係るダイナミック型ＲＡＭのサブアレイとサブワードドライバを中心とした一実施例を示す概略回路図であり、
第４図は、この発明に係るダイナミック型ＲＡＭのサブアレイとセンスアンプを中心とした一実施例を示す概略回路図であり、
第５図は、この発明に係るダイナミック型ＲＡＭのメインワードドライバとＦＸドライバを中心とした一実施例を示す概略回路図であり、
第６図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す上層配線の配置図であり、
第７図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す上層配線Ｍ２とＭ３の概略レイアウト図であり、
第８図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例を示す上層配線Ｍ２とＭ３の概略レイアウト図であり、
第９図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す概略配線断面図であり、
第１０図は、この発明を説明するための配線配置図であり、
第１１図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例を示す上層配線Ｍ２とＭ３の概略レイアウト図であり、
第１２図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例を示す上層配線Ｍ２とＭ３の概略レイアウト図であり、
第１３図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例を示す上層配線Ｍ２とＭ３の概略レイアウト図であり、
第１４図は、この発明に係るダイナミック型ＲＡＭのＹ系選択回路の一実施例を示す概略回路図であり、
第１５図は、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の他の一実施例を示す上層配線の配置図であり、
第１６図は、この発明が適用されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2002061839.tif 000016
【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成14年3月6日(2002.3.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
正規回路と、上記正規回路に発生した不良の救済に用いられる冗長回路とを備え、
上記正規回路を構成する救済可能とされた複数の第１配線と、救済不能の複数の第２配線とが同一配線層で同一方向に配置されてなり、
上記複数の第２配線同士を互いに隣接して配置してなることを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記正規回路を構成する第１配線は、第１方向に延びる複数のメインワード線であり、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループが設けられ、
上記正規回路を構成する上記複数の第２配線は、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線であり、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項３】
請求の範囲第１項において、
上記正規回路を構成する複数の第１配線は、
第１方向に延びる第１及び第２メインワード線であり、
上記第１メインワード線には、上記第１方向に延びる第１及び第２サブワード線が設けられ、
上記第２メインワード線には、上記第１方向に延びる第３及び第４サブワード線が設けられ、
上記正規回路を構成する複数の第２配線は、
上記第１及び第３サブワード線に対応して設けられ、上記第１方向に延びる第１信号線と、上記第２及び第４サブワード線に対応して設けられ、上記第１方向に延びる第２信号線であり、
上記第１方向と交差する第２方向には、複数のビット線が設けられ、
上記第１、第２、第３及び第４サブワード線と上記複数のビット線との交差部には、メモリセルが設けられ、
上記第１及び第２メインワード線の信号と、上記第１及び第２信号線の信号とに基づいて上記第１、第２、第３及び第４サブワード線の一つを選択する回路が設けられ、
上記第１、第２、第３及び第４サブワード線は半導体基板上の第１の層に設けられ、
上記第１及び第２メインワード線と上記第１及び第２信号線とは、上記第１の層とは異なる第２の層に設けられ、
上記第１信号線と第２信号線とは隣り合って配置されることを特徴とする半導体集積回路装置。
【請求項４】
請求の範囲第３項において、
上記第１信号線と上記第１メインワード線とは隣り合って配置され、
上記第１信号線と上記第１メインワード線の間隔は上記第１信号線と第２信号線の間隔より広いことを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第３項において、
上記第１信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第３信号線と、
上記第２信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第４信号線とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項６】
請求の範囲第３項において、
上記第１信号線と第２信号線は、サブワード線の一つを選択する回路が設けられる領域においては、１ないし複数のメインワード線を挟むように分散して配置され、かかる領域と上記メモリセルが配置される領域との境界部において、上記メインワード線と交差させて上記第１信号線及び第２信号線とが隣り合うように配置されるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求の範囲第３項において、
上記冗長回路は、
欠陥救済用の冗長メインワード線と、
上記冗長メインワード線に対応して設けられた第１冗長サブワード線と第２冗長サブワード線とを備え、
上記冗長メインワード線の信号と上記第１及び第２信号線の信号とに基づいて、上記第１及び第２冗長サブワード線の一つを選択可能とするものであることを特徴とする半導体集積回路装置。
【請求項８】
請求の範囲第２項において、
半導体チップの上記第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリアレイ領域が設けられてなり、
上記メモリアレイ領域の各々は、
上記第２方向に沿って設けられた複数のビット線、上記第１方向に沿って設けられた複数のメインワード線及びサブワード線、上記複数のビット線と上記複数のサブワード線との交差部に対応して設けられた復数のメモリセルを含んでなり、上記第１方向及び第２方向のそれぞれに沿って配置された複数のメモリセルアレイ領域と、
上記第２方向に沿って配置された複数のメモリセルアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記第１方向に沿って配置された複数のメモリセルアレイ領域と交互に配置された複数のサブワードドライバ領域とを含み、
上記サブワードドライバは、上記メインワード線の信号と、上記第１信号線又は第２信号線の信号とを受けてサブワード線の選択信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項９】
請求の範囲第１項において、
上記複数の第１配線は、第１方向に延びる複数のメインワード線であり、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループが設けられ、
上記複数の第２配線は、所定の直流電圧を供給する電源配線であり、
半導体基板上において、上記複数のメインワード線と上記複数の電源線は共に上記複数のサブワード線グループの上層に設けられ、
上記復数の電源線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項１０】
請求の範囲第９項において、
上記正規回路を構成する第２配線は、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線と、所定の直流電圧を供給する電源配線からなり、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線と上記電源線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項１１】
請求の範囲第８項において、
上記複数の電源線は、同じ電圧を供給するものが共通にされ、上記共通化された複数の電源線に対応した配線幅により形成されることを特徴とする半導体集積回路装置。
【請求項１２】
第１層に形成され、第１方向に延びる第１及び第２配線と、
上記第１層に形成され、上記第１方向に延びる第３及び第４配線とを含み、
上記第１配線と上記第２配線はとなりあって配置され、
上記第２配線と上記第３配線はとなりあって配置され、
上記第３配線と上記第４配線はとなりおって配置され、
上記第１及び第２配線の救済は、上記第３及び第４配線の救済よりも行いやすく、
上記第１配線と上記第２配線との配線間隔は、上記第２配線と上記第３配線との配線間隔よりも短いことを特徴とする半導体集積回路装置。
【請求項１３】
請求の範囲第１２項において、
上記第１配線と上記第２配線との配線間隔は、上記第３配線と上記第４配線との配線間隔よりも短いことを特徴とする半導体集積回路装置。
【請求項１４】
請求の範囲第１２項において、
上記第２配線と上記第３配線との配線間隔は、上記第３配線と上記第４配線との配線間隔よりも長いことを特徴とする半導体集積回路装置。
【請求項１５】
請求の範囲第１２項において、
上記第１及び上記第２配線はワード線であり、上記第３及び第４配線はワード線を選択するための信号線であることを特徴とする半導体集積回路装置。
【請求項１６】
請求の範囲第１２項において、
上記複数の第１及び第２配線は救済可能であり、上記第３及び第４配線は救済不可能であることを特徴とする半導体集積回路装置。
【請求項１７】
請求の範囲第１２項において、
上記複数の第１及び第２配線を救済するための回路を含み、
上記第３及び第４配線を救済するための回路は含まないことを特徴とする半導体集積回路装置。
【請求項１８】
第１層に形成され、第１方向に延び、第１電圧が与えられる第１電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１電圧と異なる第２電圧が与えられる第２電圧配線と、
複数のメモリセルを有するメモリアレイとを含み、
上記メモリアレイ上において上記第１電圧配線と上記第２電圧配線とが隣接して配置されることを特徴とする半導体集積回路装置。
【請求項１９】
削除
【請求項２０】
第１層に形成され、第１方向に延び、第１電圧が与えられる第１電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１電圧と異なる第２電圧が与えられる第２電圧配線と、
上記第１層に形成され、上記第１方向に延びる第１配線とを含み、
第１の領域において、上記第１電圧配線と上記第２電圧配線とは隣接して配置され、
第２の領域において、上記第１電圧配線と上記第２電圧配線との間に上記第１配線が形成されることを特徴とする半導体集積回路装置。
【請求項２１】
第１層に形成され、第１方向に延び、第１断面積を有する第１電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１断面積よりも小さい第２断面積を有する第２電圧配線と、
上記第１層に形成され、上記第１方向に延び、上記第１断面積よりも小さい第３断面積を有する第３電圧配線とを有し、
上記第１電圧配線、上記第２電圧配線及び上記第３電圧配線は接続されることを特徴とする半導体集積回路装置。
【請求項２２】
請求の範囲第２１項において、
上記第２電圧配線と上記第３電圧配線は平行に配置され、
上記第２電圧配線と上記第３電圧配線との間に形成される第１配線を更に含むことを特徴とする半導体集積回路装置。
【請求項２３】
請求の範囲第２１項において、
上記第２断面積と上記第３断面積は同じであることを特徴とする半導体集積回路装置。
【請求項２４】
請求の範囲第２１項において、
上記第１電圧配線は、複数のメモリセルを有するメモリアレイ上に配置され、上記第２及び上記第３電圧配線は上記メモリアレイ以外の領域に配置されることを特徴とする半導体集積回路装置。
【請求項２５】
請求の範囲第２４項において、
上記メモリアレイは、上記メモリセルに接続された複数のワード線を含み、
上記半導体集積回路装置は、上記複数のワード線を駆動する駆動回路を含み、上記第２及び上記第３電圧配線は上記駆動回路上に配置されることを特徴とする半導体集積回路装置。
【請求項２６】
第１方向に延びる複数のメインワード線と、
上記複数のメインワード線にそれぞれ対応して設けられた複数のサブワード線グループと、
上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線とを備え、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線の２つ又はそれ以上が隣り合って上記第１方向に延びることを特徴とする半導体集積回路装置。
【請求項２７】
第１方向に延びる第１及び第２メインワード線と、
上記第１メインワード線に対応して設けられ、上記第１方向に延びる第１及び第２サブワード線と、
上記第２メインワード線に対応して設けられ、上記第１方向に延びる第３及び第４サブワード線と、
上記第１及び第３サブワード線に対応して設けられ、上記第１方向に延びる第１信号線と、
上記第２及び第４サブワード線に対応して設けられ、上記第１方向に延びる第２信号線と、
上記第１方向と交差する第２方向に延びる複数のデータ線と、
上記第１、第２、第３及び第４サブワード線と上記複数のデータ線との交差部に設けられたメモリセルと、
上記第１及び第２メインワード線の信号と、上記第１及び第２信号線の信号とに基づいて上記第１、第２、第３及び第４サブワード線の一つを選択する回路とを備え、
上記第１、第２、第３及び第４サブワード線は半導体基板上の第１の層に設けられ、
上記第１及び第２メインワード線と上記第１及び第２信号線とは、上記第１の層とは異なる第２の層に設けられ、
上記第１信号線と第２信号線とは隣り合って配置されることを特徴とする半導体集積回路装置。
【請求項２８】
請求の範囲第２７項において、
上記第１信号線と上記第１メインワード線とは隣り合って配置され、
上記第１信号線と上記第１メインワード線の間隔は上記第１信号線と第２信号線の間隔より広いことを特徴とする半導体集積回路装置。
【請求項２９】
請求の範囲第２７項において、
上記第１信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第３信号線と、
上記第２信号線の信号を上記回路に伝達するために設けられ、上記第２方向に延びる第４信号線とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項３０】
請求の範囲第２７項において、
欠陥救済用の冗長メインワード線と、
上記冗長メインワード線に対応して設けられた第１冗長サブワード線と第２冗長サブワード線とを備え、
上記冗長メインワード線の信号と上記第１及び第２信号線の信号とに基づいて、上記第１及び第２冗長サブワード線の一つを選択可能なことを特徴とする半導体集積回路装置。
【国際調査報告】
2002061839.tif 000020
2002061839.tif 000021
2002061839.tif 000022
2002061839.tif 000023