(57)【要約】再配線の形成が完了した半導体ウエハを一旦保管しておき、品種が確定した後、品種毎に異なるパターンでバンプ・ランド（再配線の一端）上に半田バンプを形成することによって、品種に応じた機能または特性を選択し、その後、半導体ウエハを切断して複数個の半導体チップに個片化することにより、ウエハレベルＣＳＰを得る。
2002063681.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、前記主面に形成され、複数の機能または複数の特性を有する集積回路を構成する回路素子と、前記主面上に形成され、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第１の配線と、前記第１の配線上および前記回路素子上を覆い、かつ前記電極を露出するように形成された絶縁層と、前記絶縁層上に形成され、前記第１の配線とは異なる層からなる第２の配線と、前記絶縁層上に設けられ、前記第２の配線に電気的に接続された外部接続端子とを有し、
前記第２の配線と前記外部接続端子との接続状態によって、前記集積回路の複数の機能の一つまたは複数の特性の一つが選択されていることを特徴とする半導体集積回路装置。
【請求項２】
前記機能は、ビット構成または動作モードであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記特性は、出力インピーダンス、動作電圧またはスルーレートであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記電極に前記外部接続端子および前記第２の配線を通じて電源電圧が供給されるか、基準電圧が供給されるか、または前記第２の配線と前記外部接続端子とが非接続状態にされるかによって、前記複数の機能の一つまたは前記複数の特性の一つが選択されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第２の配線は、前記絶縁層上に薄膜技術で形成された金属膜からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記第２の配線は、銅膜または銅合金膜を主成分として構成されることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記第２の配線は、クロム、銅およびニッケルからなることを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記外部接続端子は、バンプ電極からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項９】
前記外部接続端子は、半田バンプからなることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
前記外部接続端子および前記電極は、それぞれ複数個設けられ、前記複数個の外部接続端子間の間隔は、前記複数個の電極間の間隔よりも大きいことを特徴とする請求項１記載の半導体集積回路装置。
【請求項１１】
前記外部接続端子の面積は、前記電極の面積よりも大きいことを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
前記絶縁層は、ポリイミド樹脂からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１３】
前記絶縁層は、エラストマ層を含むことを特徴とする請求項１記載の半導体集積回路装置。
【請求項１４】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体ウエハの主面の複数のチップ領域に、複数の機能または複数の特性を有する集積回路を構成する回路素子を形成する工程、
（ｂ）前記回路素子の上部に、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第１の配線を形成する工程、
（ｃ）前記第１の配線上および前記回路素子上を覆い、かつ前記電極を露出する絶縁層を形成する工程、
（ｄ）前記絶縁層上に、その一端が前記電極に電気的に接続される第２の配線を形成する工程、
（ｅ）前記第２の配線のうち、所定の配線に外部接続端子を接続することによって、前記複数の機能の一つまたは複数の特性の一つを選択する工程、
（ｆ）前記半導体ウエハを前記複数のチップ領域毎に分割して複数の半導体チップを形成する工程。
【請求項１５】
前記（ｄ）工程の後、前記半導体ウエハを保管し、品種が確定した後、前記第２の配線のうち、所定の配線に外部接続端子を接続することによって、前記品種に応じた機能または特性を選択することを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項１６】
前記機能は、ビット構成または動作モードであることを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項１７】
前記特性は、出力インピーダンス、動作電圧またはスルーレートであることを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項１８】
前記第２の配線をメッキ法で形成することを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項１９】
前記外部接続端子を半田バンプで構成することを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項２０】
前記絶縁層をポリイミド樹脂で構成することを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項２１】
前記絶縁層の一部をエラストマ層で構成することを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路装置およびその製造方法に関し、ウエハプロセスを応用して形成したＣＳＰ（ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）、すなわちウエハ状態でパッケージング工程を完了する方式である、いわゆるウエハレベルＣＳＰ（ＷＬ−ＣＳＰ）あるいはウエハプロセスパッケージ（Ｗａｆｅｒ  Ｐｒｏｃｅｓｓ  Ｐａｃｋａｇｅ）に適用して有効な技術に関する。
背景技術
アセンブリ工程であるパッケージングプロセスを主にフォトリソグラフィを用いるウエハプロセスと一体化し、ウエハ状態でパッケージング工程を完了する方式、いわゆるウエハレベル（Ｗａｆｅｒ  Ｌｅｖｅｌ）ＣＳＰと呼ばれる技術は、ウエハプロセスを応用してパッケージングプロセスを処理するため、ウエハから切断したチップ毎にパッケージングプロセスで処理する従来方法に比べて工程数を大幅に低減することができるという利点がある。ウエハレベルＣＳＰは、ウエハプロセス・パッケージ（Ｗａｆｅｒ  Ｐｒｏｃｅｓｓ  Ｐａｃｋａｇｅ；ＷＰＰ）とも呼ばれる。
また、上記ウエハレベルＣＳＰは、例えば絶縁テープ上に銅（Ｃｕ）配線を形成したテープ状配線を半導体チップの主面に貼り付けた構造のＣＳＰと比較した場合、ボンディングパッドのピッチを半田バンプのピッチに変換するインターポーザと呼ばれるＣＳＰ内部の配線層（テープ状配線）を、ウエハ上に形成した再配線層によって代用できるため、上記した工程数の低減と相俟って、ＣＳＰの製造コストを低減することができるものと期待されている。
ウエハレベルＣＳＰについては、例えば株式会社技術調査会発行（２０００年５月２８日発行）の「エレクトロニクス実装技術：２０００臨時増刊号」８１頁〜１１３頁や、国際公開公報ＷＯ／２３６９６号などに記載がある。
従来の、ウエハから切断したチップ毎にパッケージングプロセス（後工程）を処理する方法では顧客からの要求に速やかに対応するため、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリＬＳＩでは、ボンディングオプションによって、ワード構成やビット構成といった動作モードの変更（品種切替え）を行っていた。このような、個別チップに分割後電気特性の変更いわゆるボンディングオプションを行う技術としては、特開平１１−４０５６３号公報や特開平７−１６１７６１号公報に記載がある。
上記公報のうち、特開平１１−４０５６３号公報には、（１）ボンディングワイヤまたはテープリードあるいは外部接続ボールが接続されるボンディングパッド（半導体チップに設けられた半導体素子電極）に異なる電気特性を有する２本の配線を接続形成しておき、要求される電気特性に応じてどちらかの配線をレーザーにより切断する方法、（２）半導体チップに設けられた半導体素子電極（ボンディングパッド）と半導体パッケージの電極部との接続を行うボンディングワイヤの結線を変える方法、（３）ＣＳＰにおいて半導体チップの電極（ボンディングパッド）に接続される外部接続ボールの配置位置を変える方法などが開示されている。
また、特開平７−１６１７６１号公報には、半導体素子表面のボンディングパッドと複数のリードとをボンディングワイヤによって接続する半導体装置において、同一機能の複数のボンディングパッドが一列に並んだパッド群を機能毎に半導体素子中央部に複数列形成しておき、ボンディングワイヤが接続されるボンディングパッドを変えることにより品種に応じてリードとボンディングパッドとの接続関係を変更する方法が記載されている。
発明の開示
一方、ウエハレベルＣＳＰは、品種確定後にウエハプロセスに着手し、ウエハプロセスで外部接続端子（半田バンプ）の形成までを行うものであるため、従来のように、ウエハをチップに分割した後には動作モードの変更を行うことができない。従って、受注から納品までの開発期間が長期化してしまうという問題がある。また、開発期間を短縮するために、品種毎の受注量を見込んでウエハプロセスに着手した場合は、不要な在庫を抱えることによる製造コストの増大が不可避となる。
また、ＣＳＰなどのパッケージは、特定の機能を有する端子の配置をユーザーオプションによって変更しなければならないことがあるが、ウエハレベルＣＳＰの場合は、ウエハをチップに分割した後にピン配置の変更を行うことができない。
本発明の目的は、ウエハレベルＣＳＰの開発期間を短縮する技術を提供することにある。
本発明の他の目的は、ウエハレベルＣＳＰの製造コストを低減する技術を提供することにある。
本発明の他の目的は、見込み生産により抱える在庫を低減することのできる技術を提供することにある。
本発明の他の目的は、ウエハ単位で品種切替えのできる技術を提供することにある。
本発明の他の目的は、ウエハレベルＣＳＰの特性または機能を簡単に切り換えることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
本発明の半導体集積回路装置は、主面を有する半導体基板と、前記主面に形成され、複数の機能または複数の特性を有する集積回路を構成する回路素子と、前記主面上に形成され、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第１の配線と、前記第１の配線上および前記回路素子上を覆い、かつ前記電極を露出するように形成された絶縁層と、前記絶縁層上に形成され、前記第１の配線とは異なる層からなる第２の配線と、前記絶縁層上に設けられ、前記第２の配線に電気的に接続された外部接続端子とを有し、前記第２の配線と前記外部接続端子との接続状態によって、前記集積回路の複数の機能の一つまたは複数の特性の一つが選択されているものである。
本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
（ａ）半導体ウエハの主面の複数のチップ領域に、複数の機能または複数の特性を有する集積回路を構成する回路素子を形成する工程、
（ｂ）前記回路素子の上部に、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第１の配線を形成する工程、
（ｃ）前記第１の配線上および前記回路素子上を覆い、かつ前記電極を露出する絶縁層を形成する工程、
（ｄ）前記絶縁層上に、その一端が前記電極に電気的に接続される第２の配線を形成する工程、
（ｅ）前記第２の配線のうち、所定の配線に外部接続端子を接続することによって、前記複数の機能の一つまたは複数の特性の一つを選択する工程、
（ｆ）前記半導体ウエハを前記複数のチップ領域毎に分割して複数の半導体チップを形成する工程。
発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態１の半導体集積回路装置であるウエハプロセスを応用して形成したＣＳＰ、すなわちウエハ状態でパッケージング工程を完了する方式である、いわゆるウエハレベルＣＳＰ（以下、ＷＬ−ＣＳＰと呼ぶ）の完成状態を示す斜視図、図２は、ＷＬ−ＣＳＰの再配線（再配線層）およびボンディングパッドを示す斜視図、図３は、ＷＬ−ＣＳＰの要部拡大平面図、図４は、図３のＡ−Ａ線に沿った断面図である。
図１〜図４に示す本実施の形態１のＷＬ−ＣＳＰは、例えば長辺＝８．７ｍｍ、短辺＝５．７ｍｍ、厚さ７２５μｍ程度の外形寸法を有する単結晶シリコンからなる半導体チップ（以下、チップという）１Ｂの主面上に、複数の半田バンプ１４とこれら複数の半田バンプ１４間を絶縁する最上層保護膜１２とを有するものである。また、図示はしないが、チップ１Ｂの主面にはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が形成されている。
チップ１Ｂの主面の中央部には、最上層配線４の一部によって構成された複数のボンディングパッドＢＰが４列に配置されている。最上層配線４の上部は、ボンディングパッドＢＰの上部を除き、表面保護（パッシベーション）膜３で覆われている。また、表面保護膜３の上部には、有機パッシベーション膜である感光性ポリイミド樹脂膜５を介して再配線２が形成されている。さらに、再配線２の上部は、その一端部であるバンプ・ランド２Ａの上部を除き、最上層保護膜１２で覆われている。
再配線２の他端部は、前記感光性ポリイミド樹脂膜５に形成された開孔６を通じてボンディングパッドＢＰに電気的に接続されている。また、再配線２の一端部であるバンプ・ランド２Ａの上部には、ＷＬ−ＣＳＰの外部接続端子を構成する半田バンプ１４が形成されている。後述するように、これらの外部接続端子（半田バンプ１４）の一部は、品種毎に異なるレイアウトで配置されている。
次に、上記のように構成されたＷＬ−ＣＳＰの製造方法を図５〜図２４を用いて工程順に説明する。
図５に示す製造フロー図からも分かるように、本実施の形態１の製造方法は、再配線２の形成が完了した半導体ウエハを一旦保管（ストック）しておき、品種が確定した後、品種毎に異なるレイアウトでバンプ・ランド２Ａ上に半田バンプ１４を形成し、その後、半導体ウエハを切断して複数個のチップ１Ｂに個片化することにより、図１から図４に示されるＷＬ−ＣＳＰを形成する方法である。以下、この製造方法を図５の製造フローに沿って詳細に説明する。
まず、図６〜図８に示すような単結晶シリコンからなる半導体ウエハ（以下、ウエハという）１を用意する。ここで図６は、ウエハ１の全体平面図、図７は、ウエハ１のチップ一個分の領域（チップ領域１Ａ）を示す平面図、図８は、チップ領域１Ａの要部断面図である。
図６に示すように、ウエハ１の主面は、複数のチップ領域１Ａに区画されており、それぞれのチップ領域１Ａには、ＤＲＡＭが形成されている。図７に示すように、ＤＲＡＭは、複数のメモリセルアレイ（ＭＡＲＹ）とそれらの間に配置された周辺回路部ＰＣとで構成されている。チップ領域１Ａの中央部には、複数のボンディングパッドＢＰが４列に配置されている。
図示は省略するが、ＤＲＡＭのメモリセルアレイ（ＭＡＲＹ）には、互いに直交する方向に延在する複数本のワード線と複数本のビット線とが形成され、ワード線とビット線とのそれぞれの交点には、１個のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と１個のキャパシタ（容量素子）とからなるメモリセルが形成されている。また、メモリセルの上部には、２層の金属配線が形成されている。一方、周辺回路部ＰＣは、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴおよびそれらの上部に形成された３層の金属配線などによって構成されている。ＤＲＡＭを構成する上記ＭＩＳＦＥＴ、キャパシタおよび金属配線は、周知のウエハプロセスによって形成されている。
図８に示すように、上記チップ領域１Ａの中央部に配置されたボンディングパッドＢＰは、ウエハ１の表面を覆う表面保護（パッシベーション）膜３をエッチングして開孔し、最上層配線４の一部を露出させることによって形成されている。表面保護膜３は、例えば膜厚０．３μｍ程度の酸化シリコン膜と膜厚１．３μｍ程度の窒化シリコン膜とを積層した絶縁膜で構成されている。また、最上層配線４（およびボンディングパッドＢＰ）は、例えば膜厚０．８μｍ程度のＡｌ（アルミニウム）膜またはＡｌ合金膜で構成されている。ウエハ１の各チップ領域１ＡにボンディングパッドＢＰを形成するまでの工程は、周知のウエハプロセスによって行われる。
次に、ボンディングパッドＢＰにプローブを当てて各チップ領域１Ａの良、不良を判別する試験（ウエハ検査およびプローブ検査）を行った後、ウエハ１の各チップ領域１Ａに再配線２を形成する。再配線２を形成するには、まず図９および図１０に示すように、ウエハ１の表面を覆っている表面保護膜３の上部に回転塗布法で膜厚３５μｍ程度の感光性ポリイミド樹脂膜５を形成し、例えば９２℃、３００秒のプリベークを行った後、ボンディングパッドＢＰの上部の感光性ポリイミド樹脂膜５に開孔６を形成する。開孔６を形成するには、ボンディングパッドＢＰの上部を除いた領域の感光性ポリイミド樹脂膜５を露光、およびベーク（例えば１１２℃で６０秒）して半硬化させ、続いてボンディングパッドＢＰの上部の非露光（未硬化）部分を現像により除去する。この感光性ポリイミド樹脂膜５は、その下層の表面保護膜３と共に、最上層配線４と再配線２とを絶縁する層間絶縁膜として機能する。
次に、ウエハ１をベークすることによって、半硬化の感光性ポリイミド樹脂膜５を完全硬化させ、例えば膜厚１５μｍの膜とした後、図１１に示すように、開孔６の底部に露出したボンディングパッドＢＰの表面を含む感光性ポリイミド樹脂膜５の上部にメッキシード層７を形成する。メッキシード層７は、例えばスパッタリング法で堆積した膜厚５０ｎｍ〜１５０ｎｍ程度のＣｒ（クロム）膜および膜厚０．１μｍ〜０．７μｍ程度のＣｕ（銅）膜で構成する。
次に、図１２に示すように、メッキシード層７の上部に、再配線形成領域を開孔したフォトレジスト膜８を形成し、再配線形成領域のメッキシード層７の表面に電解メッキ法でメタル膜９を形成する。メタル膜９は、例えば膜厚３μｍ〜１５μｍ程度のＣｕ膜と膜厚２μｍ〜５μｍ程度のＮｉ（ニッケル）膜とで構成する。
次に、フォトレジスト膜８を除去した後、その下部のメッキシード層７をウェットエッチングで除去することにより、図１３および図１４に示すように、メタル膜９によって構成される再配線２を形成する。なお、フォトレジスト膜８の下部のメッキシード層７をウェットエッチングで除去する際には、メタル膜９の表面も同時にエッチングされるが、メタル膜９の膜厚はメッキシード層７の膜厚に比べて遙かに厚いので支障はない。
このように、本実施の形態１では電解メッキ法を使って再配線２を形成する。このような電解メッキ法で形成すれば、感光性ポリイミド樹脂膜５の上部にスパッタリング法で堆積したメタル膜をエッチングして再配線２を形成する場合に比べて再配線２の厚膜化および微細化が容易になる。
次に、図１５に示すように、再配線２の上部に最終硬化後の膜厚が５μｍ〜２５μｍ程度となるような感光性ポリイミド樹脂膜からなる最上層保護膜１２を形成し、続いて再配線２の一端（バンプ・ランド２Ａ）の上部の最上層保護膜１２を除去することによって、バンプ・ランド２Ａを露出させる。バンプ・ランド２Ａを露出させるには、再配線２の一端の上部を除いた領域の感光性ポリイミド樹脂膜を露光して半硬化させ、続いて再配線２の一端の上部の非露光（未硬化）部分を現像により除去する。最上層保護膜１２は、感光性ポリイミド樹脂に代えてソルダレジストなどを使用することもできる。
次に、バンプ・ランド２Ａの表面にアッシングなどの前処理を施して自然酸化膜や汚染物質を除去した後、図１６に示すように、バンプ・ランド２Ａの表面に無電解メッキ法を用いて膜厚２０ｎｍ〜１００ｎｍ程度のＡｕメッキ層１３を形成する。
バンプ・ランド２Ａの表面にＡｕメッキ層１３が形成された上記ウエハ１は、品種が確定する迄、一旦この状態で保管される。ここで品種とは、例えば×３２、×６４といったビット（またはワード）構成やＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）、シンクロナス（Ｓｙｎｃｈｒｏｎｏｕｓ）といった動作モードが異なる仕様を意味している。
本実施の形態１の製造方法は、バンプ・ランド２Ａの表面にＡｕメッキ層１３が形成された上記ウエハ１をロット単位（数十枚／ロット）で多数枚保管しておき、品種およびその数量が確定したときに必要なロットを抜き出し、抜き出したロットの各ウエハに、品種に応じたレイアウトの外部接続端子（半田バンプ１４）を形成する。また、少量多品種製造の場合や試作品製造の場合などは、ロット内から必要な枚数のウエハを取り出し、品種に応じたレイアウトの外部接続端子（半田バンプ１４）を形成する。
図１７は、バンプ・ランド２Ａ上に半田バンプ１４を接続した状態を示す図である。半田バンプ１４は、例えば９８．５％のＳｎ（錫）、１％のＡｇ（銀）および０．５％のＣｕからなるＰｂ（鉛）フリー半田（溶融温度＝２２０℃〜２３０℃）で構成され、その直径は、２００μｍ〜４５０μｍ程度である。なお、バンプ・ランド２Ａ上に半田バンプ１４を形成する工程に先立ってウエハ１の裏面を研削し、ウエハ１の厚さをさらに薄くしてもよい。
バンプ・ランド２Ａ上に半田バンプ１４を形成するには、例えば図１８に示すように、バンプ・ランド２Ａの配置に対応する開孔３０が形成された半田印刷マスク３１をウエハ１上に位置合わせして重ね、スキージ３２によってバンプ・ランド２Ａの表面に半田ペースト１４Ａを印刷する。
図１９に示すように、印刷直後の半田ペースト１４Ａは、バンプ・ランド２Ａよりも広い領域にほぼ平坦に印刷される。その後、ウエハ１を２４０℃程度の温度で加熱し、半田ペースト１４Ａをリフローさせることにより、前記図１７に示すような球状の半田バンプ１４となる。半田バンプ１４は、上記した印刷法に代えてメッキ法で形成することもできる。また、あらかじめ球状に成形した半田ボールをバンプ・ランド２Ａ上に供給し、その後、ウエハ１を加熱して半田ボールをリフローさせて外部接続端子としてもよい。
次に、図２０から図２２を用いて外部接続端子（半田バンプ１４）のレイアウト変更による品種の切り換え方法について説明する。
図２０（ａ）〜（ｄ）は、電源電圧（Ｖｄｄ）供給用の半田バンプ１４および基準電圧（Ｖｓｓ）供給用の半田バンプ１４とボンディングパッドＢＰ１、ＢＰ２との接続状態を示している。同図（ａ）および（ｂ）のケースでは、ボンディングパッドＢＰ１に電源電圧（Ｖｄｄ）供給用の半田バンプ１４が接続されており、同図（ｃ）および（ｄ）のケースでは、ＢＰ１に基準電圧（Ｖｓｓ）供給用の半田バンプ１４が接続されている。また、同図（ａ）および（ｃ）のケースでは、ボンディングパッドＢＰ２に電源電圧（Ｖｄｄ）供給用の半田バンプ１４が接続されており、同図（ｂ）および（ｄ）のケースでは、ボンディングパッドＢＰ２に基準電圧（Ｖｓｓ）供給用の半田バンプ１４が接続されている。
図２１に示すように、ボンディングパッドＢＰ１、ＢＰ２には、入力保護回路および初段入力回路２０、２１を介してボンディングオプション判定回路２２が接続されている。ボンディングオプション判定回路２２は、ボンディングパッドＢＰ１、ＢＰ２から供給される入力がハイレベル（Ｖｄｄ）かローレベル（Ｖｓｓ）かに応じて、後段回路（図示せず）に出力する内部信号をハイレベルまたはローレベルとする。この内部信号は、アドレスバッファ、プリデコーダ、メインアンプなどの制御に用いられ、これによってビット構成や動作モードが決定される。
ここで、例えばボンディングパッドＢＰ１に電源電圧（Ｖｄｄ）が供給された場合は、ビット構成が×３２になり、基準電圧（Ｖｓｓ）が供給された場合は、×６４になる。また、ボンディングパッドＢＰ２に電源電圧（Ｖｄｄ）が供給された場合は、動作モードがＤＤＲ（ダブルデータレート）になり、基準電圧（Ｖｓｓ）が供給された場合は、シンクロナスになる。従って、図２０（ａ）のケースでは、×３２ビット構成でＤＤＲモードのＤＲＡＭが実現され、（ｂ）のケースでは、×３２ビット構成でシンクロナスモードのＤＲＡＭが実現される。また、（ｃ）のケースでは、×６４ビット構成でＤＤＲモードのＤＲＡＭが実現され、（ｄ）のケースでは、×６４ビット構成でシンクロナスモードのＤＲＡＭが実現される。図２２は、これらの関係を示している。
外部接続端子（半田バンプ１４）のレイアウトを品種に応じて変更するには、例えば図２３（ａ）、（ｂ）に示すように、開孔３０のパターンを変えた半田印刷マスク３１を品種の数だけ用意し、前記図１８に示した方法でバンプ・ランド２Ａ上に半田ペースト１４Ａを印刷すればよい。
その後、ウエハ１をバーンイン検査に付してチップ領域１Ａの良否を判定した後、図２４に示すように、ダイシングブレード４０を使ってウエハ１の各チップ領域１Ａを個片のチップ１Ｂに切断、分離することにより、前記図１〜図４に示したようなＷＬ−ＣＳＰが完成する。このようにして得られたＷＬ−ＣＳＰは、さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。
図２５は、ＤＲＡＭが形成された本実施形態１のＷＬ−ＣＳＰと、例えばマイコンが形成された他のチップ（ＷＬ−ＣＳＰ２）とをパッケージ基板１５の主面上にフェイスダウン・ボンディングしたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）である。
パッケージ基板１５は、ガラスエポキシ樹脂、ＢＴ（Ｂｉｓ−ｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）樹脂などからなる基板にＣｕ配線を形成した汎用のプリント配線基板で構成されており、その裏面（下面）の電極パッド１６には、ＢＧＡの外部接続端子を構成する複数個の半田バンプ１７が接続されている。２個のチップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）は、それらの主面に形成された複数個の半田バンプ１４のそれぞれを、パッケージ基板１５の主面の対応する電極パッド１６に接続するフリップチップ方式によって実装されている。
チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）とパッケージ基板１５との隙間には、例えばシリコンフィラーを添加したエポキシ樹脂からなるアンダーフィル樹脂１８が充填されている。アンダーフィル樹脂１８は、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）とパッケージ基板１５との熱膨張係数差に起因して、両者の接続部である半田バンプ１４に加わる応力を緩和する機能と、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）の主面に水分などが浸入するのを防ぐ機能とを兼ねている。また、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）の裏面（上面）には、金属製の保護プレート１９が接着剤２３によって貼り付けられている。
本実施の形態１によれば、以下のような効果が得られる。
（１）半田バンプ１４のレイアウトを変更することにより、品種切替えをウエハ単位で容易に行うことができるので、ＷＬ−ＣＳＰの開発期間を短縮することができる。
（２）半田バンプ１４のレイアウトを変更することにより、ビット構成や動作モードの選択といった複数の機能選択をウエハ単位で容易に行うことができる。
（３）従って、顧客要求に対して迅速な対応ができる。
（４）見込み生産による在庫を低減できる。
（５）（１）〜（４）により、ＷＬ−ＣＳＰの製造コストを低減できる。
（６）品種切替えにあたり、チップ毎に処理する必要がないため、この点からも開発期間の短縮や、顧客要求に対する迅速な対応ができる。
（実施の形態２）
図２６は、本実施の形態２のＷＬ−ＣＳＰを製造するための製造工程のフロー図、図２７は図２６の製造フロー図に示す半導体ウエハ保管状態のウエハの要部断面図、図２８から図３４は品種確定後の有機パッシベーション層形成工程からバンプ形成工程までを示す要部断面図である。
図２６の製造フロー図からも分かるように、本実施の形態２の製造方法は、再配線２の形成が完了したウエハ１を一旦保管（ストック）しておき、品種が確定した後、品種毎に異なるレイアウトでバンプ・ランド２Ａ上に半田バンプ１４を形成し、その後、ウエハ１を切断して複数個のチップ１Ｂに個片化することにより、ＷＬ−ＣＳＰを形成するものであり、有機パッシベーション膜（感光性ポリイミド樹脂膜５）を形成するまでの工程は、前記実施の形態１と実質的に同じである。以下、この製造方法を図２６の製造フローに沿って詳細に説明する。
まず、図２７に示すように、ウエハ１の表面に、例えば回転塗布法で感光性ポリイミド樹脂膜５を形成した後、前記実施の形態１と同様の方法でボンディングパッドＢＰの上部の感光性ポリイミド樹脂膜５に開孔６Ａを形成する。ここまでの工程は、前記実施の形態１の製造方法と同じである。
次に、図２８に示すように、感光性ポリイミド樹脂膜５の上部に低弾性樹脂からなる膜厚７５μｍ程度のエラストマー層１５を印刷法で形成した後、ボンディングパッドＢＰの上部のエラストマー層１５に開孔６Ｂを形成する。この開孔６Ｂは、感光性ポリイミド樹脂膜５に形成された開孔６Ａよりも大きな径となるように形成する。
次に、図２９に示すように、開孔６Ｂの底部に露出したボンディングパッドＢＰの表面を含むエラストマー層１５の上部にメッキシード層７を形成し、続いて図３０に示すように、メッキシード層７の上部に、再配線形成領域を開孔したフォトレジスト膜８を形成した後、図３１に示すように、再配線形成領域のメッキシード層７の表面に電解メッキ法でメタル膜９を形成する。
次に、フォトレジスト膜８を除去した後、図３２に示すように、その下部のメッキシード層７をウェットエッチングで除去することにより、メタル膜９によって構成される再配線２を形成する。次に、再配線２の上部に感光性ポリイミド樹脂膜からなる最上層保護膜１２を形成し、続いて再配線２の一端（バンプ・ランド２Ａ）の上部の最上層保護膜１２を除去することによって、バンプ・ランド２Ａを露出させた後、バンプ・ランド２Ａの表面に無電解メッキ法を用いてＡｕメッキ層１３を形成する。
バンプ・ランド２Ａの表面にＡｕメッキ層１３が形成された上記ウエハ１は、品種が確定する迄、一旦この状態で保管される。そして、品種およびその数量が確定したときに必要な枚数のウエハ１を抜き出し、図３３に示すように、品種に応じたレイアウトの外部接続端子（半田バンプ１４）を形成する。これにより、本実施の形態２においても、同一のＤＲＡＭが形成されたウエハ１からビット構成や動作モードが異なる複数種類の品種のＷＬ−ＣＳＰを製造することが可能となる。
本実施の形態２のＷＬ−ＣＳＰは、最上層配線４と再配線２との間に低弾性樹脂からなるエラストマー層１５を形成しているので、ＷＬ−ＣＳＰをパッケージ基板などに実装する時の熱応力や、実装後の実使用時に発生する熱応力をエラストマー層１５によって有効に緩和することができる。これにより、ＷＬ−ＣＳＰとパッケージ基板との接続部（半田バンプ１４）に加わる応力がより一層緩和され、半田バンプ１４の接続寿命が向上する。
また、上記エラストマー層１５のような応力緩和層を持たない前記実施の形態１のＷＬ−ＣＳＰの場合は、応力緩和対策としてパッケージ基板との間に前記図２５に示したような封止樹脂（アンダーフィル樹脂１８）を充填する工程が必要となるが、本実施の形態２のＷＬ−ＣＳＰは、この封止樹脂の充填工程を省略することができる。これにより、ＷＬ−ＣＳＰをパッケージ基板に実装する工程が簡略化されると共に、パッケージ基板に実装されたＷＬ−ＣＳＰのリペアも容易に行える。
このような本実施の形態２における効果は、次の通りである。
（１）半田バンプ１４のレイアウトを変更することにより、品種切替えをウエハ単位で容易に行うことができるので、ＷＬ−ＣＳＰの開発期間を短縮することができる。
（２）半田バンプ１４のレイアウトを変更することにより、ビット構成や動作モードの選択といった複数の機能選択をウエハ単位で容易に行うことができる。
（３）従って、顧客要求に対して迅速な対応ができる。
（４）見込み生産による在庫を低減できる。
（５）（１）〜（４）により、ＷＬ−ＣＳＰの製造コストを低減できる。
（６）品種切替えにあたり、チップ毎に処理する必要がないため、この点からも開発期間の短縮や、顧客要求に対する迅速な対応ができる。
（７）ＷＬ−ＣＳＰを実装基板に実装する時の熱応力や実装後の実使用時に発生する熱応力をエラストマー層１５によって緩和することができる。
（８）実装時、アンダーフィル樹脂の充填工程を省略することができ、ＷＬ−ＣＳＰの実装工程を簡略化できる。
（実施の形態３）
図３４は、本実施の形態３のＷＬ−ＣＳＰを示す断面図である。このＷＬ−ＣＳＰは、半導体チップ４１の主面の周辺部に形成されたボンディングパッド４２と半田バンプ４７との間を再配線４４で接続するものである。この再配線４４は、Ｃｕ層４４Ａ、４４ＢとＣｕポスト（柱状体）４４Ｃとからなる。また、Ｃｕポスト４４Ｃと半田バンプ４７との間には、バリアメタル４６が形成される。バリアメタル４６は、例えばＣｕ膜とＮｉ膜とで構成する。
このような構造においても、再配線４４を形成した段階でウエハをストックしておき、品種確定後に品種に応じて異なるレイアウトで半田バンプ４７を形成することによって、一種類のＬＳＩが形成されたウエハから品種の異なる複数種類のＷＬ−ＣＳＰを製造することができる。
（実施の形態４）
図３５は、本実施の形態４のＷＬ−ＣＳＰを示す断面図である。このＷＬ−ＣＳＰは、チップ４１の主面に形成されたボンディングパッド（図示は省略）と半田バンプ４７との間をＡｌ／ＮｉＶ／Ｃｕからなる再配線４４で接続する構造である。このようなＷＬ−ＣＳＰの製造方法においても、再配線４４を形成した段階でウエハをストックしておき、品種確定後に品種に応じて異なるレイアウトで半田バンプ４７を形成することによって、一種類のＬＳＩが形成されたウエハから品種の異なる複数種類のＷＬ−ＣＳＰを製造することができる。
（実施の形態５）
図３６は、本実施の形態５のＷＬ−ＣＳＰを示す断面図である。このＷＬ−ＣＳＰは、チップ４１の主面に形成されたボンディングパッド４２と半田バンプ４７との間をＣｕやＡｌなどからなる再配線４４で接続する構造である。また、再配線４４と半田バンプ４７との間には、例えばＣｕ膜とＮｉ膜とで構成されるバリアメタル４６が形成される。
このような構造のＷＬ−ＣＳＰを製造する場合においても、再配線４４を形成した段階でウエハをストックしておき、品種確定後に品種に応じて異なるレイアウトで半田バンプ４７を形成することによって、一種類のＬＳＩが形成されたウエハから品種の異なる複数種類のＷＬ−ＣＳＰを製造することができる。
（実施の形態６）
図３７は、本実施の形態６のＷＬ−ＣＳＰを示す断面図である。このＷＬ−ＣＳＰは、外部接続端子として半田バンプに代えてマイクロスプリング５０を使用した構造である。この場合も品種確定後、品種に応じて異なるレイアウトでマイクロスプリング５０を形成することによって、一種類のＬＳＩが形成されたウエハから品種の異なる複数のＷＬ−ＣＳＰを製造することができる。
前記実施の形態１〜６では、外部接続端子（半田バンプ）のレイアウトを変更することによって、ビット構成や動作モードなどの機能を選択する方法について説明したが、以下の実施の形態７〜９では、外部接続端子（半田バンプ）のレイアウトを変更することによって、半導体集積回路装置の特性を選択する方法について説明する。
（実施の形態７）
本実施の形態７では、外部接続端子（半田バンプ）のレイアウトを変更することによって、半導体集積回路装置の特性の一つである出力バッファのドライバビリティ（駆動力）を切り換える方法について説明する。
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やマイコンのような汎用ＬＳＩは、異なる外部負荷を有する多様な電子機器に搭載される。その際、ＬＳＩに形成された出力バッファのドライバビリティが外部負荷に対して最適化されていないと、ノイズや消費電力の増加を引き起こすことがある。このようなノイズや消費電力の増加を防ぐためには、出力バッファのドライバビリティ、すなわち信号伝送線路の出力インピーダンス（Ｚ０）の大きさを外部負荷に応じて最適化することが有効である。
出力バッファのドライバビリティを切り換える方法としては、例えばドライバビリティの異なる幾つかのＩ／Ｏドライブ回路をチップ内に用意しておき、チップを搭載する電子機器の負荷に応じてチップ内のＡｌ配線パターンを変更することによって、最適なドライバビリティを持つＩ／Ｏドライブ回路を選択することが考えられる。しかし、この方法は、Ａｌ配線パターンの異なる何種類かのウエハを用意しなければならないため、ウエハプロセス（前工程）が煩雑になるという不具合がある。
最適なドライバビリティを持つＩ／Ｏドライブ回路を選択する他の方法として、複数のＩ／Ｏドライブ回路のそれぞれにボンディングパッドを接続し、ボンディングワイヤの切り換えによってＩ／Ｏドライブ回路を選択する方法も考えられる。しかし、この方法は、ボンディングパッド数が増加するために、チップ内のボンディングパッドエリア面積増加するという不具合がある。
また、チップを実装する基板側に抵抗値を可変にできる抵抗素子を設け、この抵抗素子に接続した専用のボンディングパッド（入力用ピン）から入力される抵抗値の大きさをチップ側で検出することによって、Ｉ／Ｏドライブ回路を選択する方法も考えられる。しかし、この方法は、チップ側に専用のボンディングパッド（入力用ピン）を設けたり、抵抗値の大きさを検出する回路を設けたりする必要があるという不具合や、基板側に抵抗素子を形成する必要があるので、実装基板の設計負担が増加するという不具合がある。
このような不具合が生じることなく、最適なドライバビリティを持つＩ／Ｏドライブ回路を選択する方法として、本実施の形態７では、再配線の一端部（バンプランド）上に外部接続端子（半田バンプ）を形成する際、そのレイアウトの一部を変更するという方法を用いる。以下、半田バンプのレイアウトの変更によって、Ｉ／Ｏドライブ回路の選択を行う方法の具体例を説明する。
図３８は、ＷＬ−ＣＳＰ（チップ５１Ｂ）の主面を示す斜視図である。チップ５１Ｂの主面上には、複数個の半田バンプ１４がマトリクス状に配置されている。特に限定はされないが、チップ５１Ｂの外形寸法は、縦×横＝８ｍｍ×９ｍｍ、半田バンプ１４の数は、１９６個である。また、半田バンプ１４の直径は２００μｍ程度、隣接する半田バンプ１４とのピッチは０．５４ｍｍである。半田バンプ１４は、例えば９８．５％のＳｎ（錫）、１％のＡｇ（銀）および０．５％のＣｕからなる、実質的にＰｂ（鉛）を含まないＰｂフリー半田（溶融温度＝２２０℃〜２３０℃）で構成されている。
チップ５１Ｂの主面には、例えば８メガビット（Ｍｂｉｔ）の記憶容量を有するＳＲＡＭが形成されている。このＳＲＡＭは、ワークステーションのキャッシュメモリなどに使用されるものであり、図３９に示すように、複数のメモリマットに分割された記憶部と、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および降圧電源回路などからなる周辺回路部とで構成されている。また、チップ５１Ｂの主面の中央部には、複数個のボンディングパッドＢＰが図の左右方向に沿って二列に配置されている。
図４０は、上記半田バンプ１４に接続された再配線２の一部を示す斜視図、図４１は、チップ５１Ｂの要部断面図である。
チップ５１Ｂの主面は、半田バンプ１４が形成された領域を除き、最上層保護膜１２で覆われている。最上層保護膜１２は、膜厚１５μｍ程度の感光性ポリイミド樹脂膜で構成されている。最上層保護膜１２の下層には、Ｃｕからなる再配線２およびその一端部を構成するバンプランド２Ａが形成されている。バンプランド１０Ａの上には、ＷＬ−ＣＳＰの外部接続端子を構成する半田バンプ１４が接続されている。再配線２およびバンプランド２Ａの下層には、膜厚５μｍ程度の感光性ポリイミド樹脂膜５が形成されている。再配線２の他端部は、感光性ポリイミド樹脂膜５に形成された開孔６を通じて前記ボンディングパッドＢＰと電気的に接続されている。ボンディングパッドＢＰ、再配線２およびバンプランド２Ａは、前記実施の形態１と同じ方法で形成することができる。
図４２は、上記チップ５１内に形成されたＩ／Ｏドライブ回路の一例を示している。このＩ／Ｏドライブ回路は、例えばドライバビリティの異なる３個の出力バッファを備えており、それらの出力（ｏｕｔ１、ｏｕｔ２、ｏｕｔ３）は、Ａｌ合金配線を介してボンディングパッドＢＰ（ＤＱ１）、ＢＰ（ＤＱ２）、ＢＰ（ＤＱ３）に接続されている。このＩ／Ｏドライブ回路から出力されるドライバビリティの大きさは、例えば出力（ｏｕｔ１）を１とした場合、出力（ｏｕｔ２）はその２倍、出力（ｏｕｔ３）は３倍である。
図４３は、上記ボンディングパッドＢＰ（ＤＱ１、ＤＱ２、ＤＱ３）および再配線２が形成されたＷＬ−ＣＳＰ（チップ５１Ｂ）の平面図、図４４は、図４３の一部を示す拡大図である。
図４４に示すように、ＷＬ−ＣＳＰのドライバビリティを切り換えるには、ＤＱピンを構成する半田バンプ１４（外部接続端子）を、ボンディングパッドＢＰ（ＤＱ１、ＤＱ２、ＤＱ３）に接続された３個のバンプランド２Ａのいずれかに接続すればよい。例えば図４４（ａ）のケースでは、ＤＱピンを構成する半田バンプ１４が再配線２を介してボンディングパッドＢＰ（ＤＱ１）に接続されている。この場合は、ＤＱピンを構成する半田バンプ１４がボンディングパッドＢＰ（ＤＱ１）を通じて出力（ｏｕｔ１）に接続されるため、ＷＬ−ＣＳＰのドライバビリティは最小となる。また、同図（ｂ）のケースでは、ＤＱピン（半田バンプ１４）が再配線２を介してボンディングパッドＢＰ（ＤＱ２）に接続されている。この場合は、ＤＱピン（半田バンプ１４）がボンディングパッドＢＰ（ＤＱ２）を通じて出力（ｏｕｔ２）に接続されるため、ＷＬ−ＣＳＰのドライバビリティは、同図（ａ）のケースの２倍となる。また、同図（ｃ）のケースでは、ＤＱピン（半田バンプ１４）が再配線２を介してボンディングパッドＢＰ（ＤＱ３）に接続されている。この場合は、ＤＱピン（半田バンプ１４）がボンディングパッドＢＰ（ＤＱ３）を通じて出力（ｏｕｔ３）に接続されるため、ＷＬ−ＣＳＰのドライバビリティは、同図（ａ）のケースの３倍となる。
図４５は、Ｉ／Ｏドライブ回路の他の例を示している。このＩ／Ｏドライブ回路は、例えばドライバビリティの等しい３個の出力バッファを並列に接続したもので、その出力（ｏｕｔ）にはＡｌ合金配線を介して１個のボンディングパッドＢＰ（ＤＱ）が接続されている。また、３個の出力バッファのうちの１個にはスイッチＡが、他の１個にはスイッチＢが接続されている。スイッチＡ、Ｂのそれぞれは、例えば１個のｎチャネル型ＭＯＳトランジスタで構成されている。そして、スイッチＡを構成するｎチャネル型ＭＯＳトランジスタのゲート電極には、Ａｌ合金配線を介してボンディングパッドＢＰ（Ａ）が接続され、スイッチＢを構成するｎチャネル型ＭＯＳトランジスタのゲート電極には、Ａｌ合金配線を介してボンディングパッドＢＰ（Ｂ）が接続されている。
ここで、ボンディングパッドＢＰ（Ａ）を通じてスイッチＡにハイレベル（Ｖｄｄ）を入力すると、ｎチャネル型ＭＯＳトランジスタがＯＮになり、ローレベル（Ｖｓｓ）を入力するとＯｆｆになる。同様に、ボンディングパッドＢＰ（Ｂ）を通じてスイッチＢにハイレベル（Ｖｄｄ）を入力すると、ｎチャネル型ＭＯＳトランジスタがＯＮになり、ローレベル（Ｖｓｓ）を入力するとＯｆｆになる。従って、スイッチＡ、ＢがいずれもＯｆｆの場合は、３個の出力バッファのうち、スイッチＡ、Ｂが接続されていない１個の出力バッファのみからボンディングパッドＢＰ（ＤＱ）に出力されるため、ＷＬ−ＣＳＰのドライバビリティは最小となる。また、スイッチＡ、Ｂのいずれか一方がＯＮで他方がＯｆｆの場合は、２個の出力バッファからボンディングパッドＢＰ（ＤＱ）に出力されるため、ＷＬ−ＣＳＰのドライバビリティは、スイッチＡ、ＢがいずれもＯｆｆの場合の２倍となる。また、スイッチＡ、ＢがいずれもＯＮの場合は、３個の出力バッファからボンディングパッドＢＰ（ＤＱ）に出力されるため、ＷＬ−ＣＳＰのドライバビリティは、スイッチＡ、ＢがいずれもＯｆｆの場合の３倍となる。
ＷＬ−ＣＳＰのドライバビリティを切り換えるには、スイッチＡに接続されたボンディングパッドＢＰ（Ａ）およびスイッチＢに接続されたボンディングパッドＢＰ（Ｂ）のそれぞれに半田バンプ１４を通じてハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ）のいずれかを入力する。例えばスイッチＡをＯＮにするには、図４６（ａ）に示すように、スイッチＡに接続されたボンディングパッドＢＰ（Ａ）に半田バンプ１４を通じてハイレベル（Ｖｄｄ）を入力する。また、スイッチＡをＯｆｆにするには、図４６（ｂ）に示すように、スイッチＡに接続されたボンディングパッドＢＰ（Ａ）に半田バンプ１４を通じてローレベル（Ｖｓｓ）を入力する。同様に、スイッチＢをＯＮにするには、図４６（ａ）に示すように、スイッチＢに接続されたボンディングパッドＢＰ（Ｂ）に半田バンプ１４を通じてハイレベル（Ｖｄｄ）を入力する。また、スイッチＢをＯｆｆにするには、図４６（ｂ）に示すように、スイッチＢに接続されたボンディングパッドＢＰ（Ｂ）に半田バンプ１４を通じてローレベル（Ｖｓｓ）を入力する。
上記の例では、出力バッファのドライバビリティを３段階に切り換えたが、ドライバビリティを４段階以上に切り換えることができることは勿論である。例えば、図４７に示すＩ／Ｏドライブ回路は、図４２に示したＩ／Ｏドライブ回路と図４５に示したＩ／Ｏドライブ回路とを組み合わせたものである。すなわち、このＩ／Ｏドライブ回路は、ドライバビリティの異なる３個の出力バッファにスイッチＡ、Ｂ、Ｃを接続している。そのため、半田バンプ１４のレイアウトを変えて３個のスイッチＡ、Ｂ、ＣのＯＮ／Ｏｆｆを切り換えることによって、出力バッファのドライバビリティを１倍から６倍の範囲で６段階に切り換えることができる。
例えば、図４８に示す例では、スイッチＡに接続されたボンディングパッドＢＰ（Ａ）に半田バンプ１４を通じてハイレベル（Ｖｄｄ）が入力され、スイッチＢに接続されたボンディングパッドＢＰ（Ｂ）およびスイッチＣに接続されたボンディングパッドＢＰ（Ｃ）に他の半田バンプ１４、１４を通じてそれぞれローレベル（Ｖｓｓ）が入力される。従って、この場合は、スイッチＡがＯＮ、スイッチＢ、ＣがＯｆｆとなるため、スイッチＡが接続された最小のドライバビリティを有する出力バッファのみからボンディングパッドＢＰ（ＤＱ）に出力され、ＷＬ−ＣＳＰのドライバビリティが最小となる。
上記の例では、１個のｎチャネル型ＭＯＳトランジスタでスイッチを構成したが、例えば１個のｐチャネル型ＭＯＳトランジスタやＣＭＯＳ回路など、ハイレベル／ローレベルの信号入力によってＯＮ／Ｏｆｆが切り換わる任意の素子や回路をスイッチとして使用することができる。
このように、本実施の形態７によれば、半田バンプ１４のレイアウトを変更するだけで出力バッファのドライバビリティを容易に切り換えることができる。
（実施の形態８）
前記実施の形態７では、半田バンプ１４のレイアウトを変更することによって、出力バッファのドライバビリティを切り換える方法について説明したが、本実施の形態８では、出力バッファの電圧（Ｉ／Ｏ電圧）を切り換える方法について説明する。
ＬＳＩから出力される信号の電圧が外部負荷に対して最適化されていないと、信号伝送線路に不要な電圧振幅が発生し、ノイズや消費電力の増加を引き起こすことがある。また、電圧振幅が大きいと、回路の高速動作を妨げる原因にもなる。このようなノイズや消費電力の増加を防いだり、高速動作を実現したりするためには、ＬＳＩの動作電圧、すなわちＩ／Ｏ電圧を外部負荷に応じて最適化することによって、出力信号の電圧振幅を小さくすることが有効である。
本実施の形態８では、最適なＩ／Ｏ電圧を選択する方法として、バンプランド２Ａ上に半田バンプ１４を接続する際、そのレイアウトの一部を変更するという方法を用いる。以下、半田バンプ１４のレイアウトの変更によって、動作電圧を切り換える方法の具体例を説明する。
図４９は、ＷＬ−ＣＳＰ内に形成されたＩ／Ｏ電圧振幅可変回路のブロック図である。このＩ／Ｏ電圧振幅可変回路は、Ｉ／Ｏドライブ回路とそれに接続された内部降圧回路とで構成されている。Ｉ／Ｏドライブ回路には、Ａｌ合金配線を介してボンディングパッドＢＰ（ＤＱ）が接続されており、内部降圧回路には、Ａｌ合金配線を介してボンディングパッドＢＰ１が接続されている。
図５０は、上記内部降圧回路の構成の一例を示すブロック図である。この内部降圧回路は、例えばＣＭＯＳゲートなどで構成された論理回路、ｎチャネル型ＭＯＳトランジスタで構成されたスイッチ（ａ、ｂ、ｃ）、および抵抗素子（Ｒ１、Ｒ２、Ｒ３）によって構成されている。論理回路には、ボンディングパッドＢＰ１を通じてハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ）の電圧が入力されるか、何も入力されない。そして、図５１の論理図に示すように、上記３つの状態に応じて論理回路の出力（Ａ、Ｂ、Ｃ）からハイレベルまたはローレベルの電圧が出力される。
一方、電源電圧（ｖｄｄｑ）と基準電圧（ｖｓｓ）との間には３つの抵抗素子（Ｒ１、Ｒ２、Ｒ３）が直列に接続され、これらの抵抗素子（Ｒ１、Ｒ２、Ｒ３）によって分圧された電圧がｖｄｄｑ、ｖｄｄｑ１およびｖｄｄｑ２として生成される。例えばｖｄｄｑ＝３．３Ｖ、Ｒ１＝１００ｋΩ、Ｒ２＝８７．５ｋΩ、Ｒ３＝２２５ｋΩとすると、ｖｄｄｑ１＝２．５Ｖ、ｖｄｄｑ２＝１．８Ｖという電圧が得られる。
また、これらの抵抗素子（Ｒ１、Ｒ２、Ｒ３）にはスイッチ（ａ、ｂ、ｃ）が接続されており、論理回路の出力（Ａ、Ｂ、Ｃ）の電圧レベル（ハイまたはロー）に応じてスイッチ（ａ、ｂ、ｃ）がＯＮ／Ｏｆｆされるようになっている。そして、これらのスイッチ（ａ、ｂ、ｃ）のＯＮ／Ｏｆｆの組み合わせによって、上記３種類の電圧（ｖｄｄｑ、ｖｄｄｑ１、ｖｄｄｑ２）のいずれかが最終的な電圧（ＶＣＬ−ｏｕｔ）として出力され、Ｉ／Ｏドライブ回路のＩ／Ｏ電圧が決定される。
ＷＬ−ＣＳＰのＩ／Ｏ電圧を切り換えるには、図５２に示すように、前記論理回路に接続されたボンディングパッドＢＰ１に半田バンプ１４を通じてハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ）のいずれかを入力するか、あるいは入力無しとする。例えば同図（ａ）に示すように、ボンディングパッドＢＰ１を入力無しにした場合は、図５１に示す論理図から、内部降圧回路の３個のスイッチ（ａ、ｂ、ｃ）のうち、スイッチａのみがＯＮとなり、ｖｄｄｑ＝３．３Ｖが出力電圧（ＶＣＬ−ｏｕｔ）となるため、Ｉ／Ｏドライブ回路のＩ／Ｏ電圧は最大の３．３Ｖとなる。また、図５２（ｂ）に示すように、ボンディングパッドＢＰ１に半田バンプ１４を通じてハイレベル（Ｖｄｄ）を入力した場合は、内部降圧回路のスイッチｂのみがＯＮとなり、ｖｄｄｑ１＝２．５Ｖが出力電圧（ＶＣＬ−ｏｕｔ）となるため、Ｉ／Ｏドライブ回路のＩ／Ｏ電圧はｖｄｄｑ２＝２．５Ｖとなる。また、同図（ｃ）に示すように、ボンディングパッドＢＰ１に半田バンプ１４を通じてローレベル（Ｖｓｓ）を入力した場合は、スイッチｃのみがＯＮとなり、ｖｄｄｑ１＝１．８Ｖが出力電圧（ＶＣＬ−ｏｕｔ）となるため、Ｉ／Ｏ電圧は１．８Ｖとなる。
このように、ボンディングパッドＢＰ１に接続される半田バンプ１４のレイアウトを変更することにより、ＷＬ−ＣＳＰから出力される信号の電圧を外部負荷に対して最適化することができる。これにより、信号伝送線路の電圧振幅を小さくすることができるので、ノイズや消費電力を低減したり、高速動作を実現したりすることが可能になる。なお、この例では、Ｉ／Ｏ電圧を３段階に切り換えたが、４段階以上に切り換えることができることは勿論である。また、スイッチとしては、ハイレベル／ローレベルの信号入力によってＯＮ／Ｏｆｆが切り換わる任意の素子や回路を使用することができる。
本実施の形態８によれば、半田バンプ１４のレイアウトを変更するだけで出力バッファの出力バッファのＩ／Ｏ電圧を容易に切り換えることができる。
（実施の形態９）
本実施の形態９では、半田バンプ１４のレイアウトを変更することによって、出力バッファのスルーレートを切り換える方法について説明する。
一般に、ＬＳＩから出力される信号のパルス波は、その電圧波形が滑らかになる程、すなわち電圧波形の傾きが大きくなる程、信号の遅延（ディレイ）が大きくなる反面、ノイズは低減される。従って、動作速度よりもノイズの低減を優先したい場合は、信号の電圧波形の傾き（スルーレート）を大きくすることが望ましく、他方、ノイズが無視できる場合は、スルーレートを小さくして動作速度を向上させることが望ましい。
本実施の形態９では、最適なスルーレートを選択する方法として、バンプランド２Ａ上に半田バンプ１４を接続する際、そのレイアウトの一部を変更するという方法を用いる。以下、半田バンプ１４のレイアウトの変更によって、スルーレートを切り換える方法の具体例を説明する。
図５３は、ＷＬ−ＣＳＰ内に形成されたスルーレート可変回路のブロック図である。このスルーレート可変回路は、スルーレートが異なる３個のＩ／Ｏドライブ回路（Ａ、Ｂ、Ｃ）によって構成されている。Ｉ／Ｏドライブ回路（Ａ、Ｂ、Ｃ）の出力（ｏｕｔ１、ｏｕｔ２、ｏｕｔ３）は、Ａｌ合金配線を介してボンディングパッドＢＰ（ＤＱ１）、ＢＰ（ＤＱ２）、ＢＰ（ＤＱ３）に接続されている。
図５４に示すように、３個のＩ／Ｏドライブ回路（Ａ、Ｂ、Ｃ）のそれぞれは、プリバッファ回路と最終段バッファ回路とによって構成されている。プリバッファ回路は、例えば図５５に示すような回路で構成され、最終段バッファ回路は、例えば図５６に示すような回路で構成されている。プリバッファ回路のＤ端子は信号入力端子、ＥＮは最終段バッファ回路の出力をＯＮ／Ｏｆｆするイネーブル端子である。
図５７は、Ｉ／Ｏドライブ回路（Ａ、Ｂ、Ｃ）に形成された上記ｎチャネル型ＭＯＳトランジスタ（ＭＮ１、ＭＮ２）およびｐチャネル型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のＷ／Ｌ比（Ｗ＝ゲート長、Ｌ＝ゲート幅）を示している。図示のように、Ｉ／Ｏドライブ回路ＢのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）は、Ｉ／Ｏドライブ回路ＡのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）に比べてＷ／Ｌ比が半分である。また、Ｉ／Ｏドライブ回路ＣのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）は、Ｉ／Ｏドライブ回路ＡのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）に比べてＷ／Ｌ比が３分の１である。ＭＯＳトランジスタのドライバビリティは、Ｗ／Ｌ比に比例するため、Ｉ／Ｏドライブ回路ＣのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）のドライバビリティを１とした場合、Ｉ／Ｏドライブ回路ＢのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）のドライバビリティはその２倍、Ｉ／Ｏドライブ回路ＡのＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）のドライバビリティは３倍である。従って、プリバッファ回路の３つの出力（Ｐ１、Ｐ２、Ｐ３）間のタイミングのずれは、Ｉ／Ｏドライブ回路Ａ、Ｂ、Ｃの順に大きくなる。同様に、プリバッファ回路の３つの出力（Ｎ１、Ｎ２、Ｎ３）間のタイミングのずれも、Ｉ／Ｏドライブ回路Ａ、Ｂ、Ｃの順に大きくなる。
前記図５６に示した最終段バッファ回路は、前段、中段および後段のＣＭＯＳトランジスタを並列に接続した回路で構成されており、これら３段のＣＭＯＳトランジスタをＯＮにするタイミングの差によって、出力される信号の電圧波形の傾き（スルーレート）が変化する。前述したように、プリバッファ回路の出力間のタイミングのずれは、Ｉ／Ｏドライブ回路Ａのそれを１とした場合、Ｉ／Ｏドライブ回路Ｂはその２倍、Ｉ／Ｏドライブ回路Ｃは３倍である。従って、Ｉ／Ｏドライブ回路Ａのスルーレートを１とした場合、Ｉ／Ｏドライブ回路Ｂのスルーレートはその２倍、Ｉ／Ｏドライブ回路Ｃのスルーレートは３倍となる。
ＷＬ−ＣＳＰから出力される信号の電圧波形の傾き（スルーレート）を切り換えるには、図５８に示すように、ＤＱピンを構成する半田バンプ１４（外部接続端子）を、ボンディングパッドＢＰ（ＤＱ１、ＤＱ２、ＤＱ３）に接続された３個のバンプランド２Ａのいずれかに接続すればよい。例えば同図（ａ）のケースでは、ＤＱピンを構成する半田バンプ１４が再配線２を介してボンディングパッドＢＰ（ＤＱ１）に接続されている。この場合は、ＤＱピンを構成する半田バンプ１４がボンディングパッドＢＰ（ＤＱ１）を通じてＩ／Ｏドライブ回路Ａの出力（ｏｕｔ１）に接続されるため、ＷＬ−ＣＳＰのスルーレートは最小となる。また、同図（ｂ）のケースでは、ＤＱピン（半田バンプ１４）が再配線２を介してボンディングパッドＢＰ（ＤＱ２）に接続されている。この場合は、ＤＱピン（半田バンプ１４）がボンディングパッドＢＰ（ＤＱ２）を通じてＩ／Ｏドライブ回路Ｂの出力（ｏｕｔ２）に接続されるため、ＷＬ−ＣＳＰのスルーレートは、同図（ａ）のケースの２倍となる。また、同図（ｃ）のケースでは、ＤＱピン（半田バンプ１４）が再配線２を介してボンディングパッドＢＰ（ＤＱ３）に接続されている。この場合は、ＤＱピン（半田バンプ１４）がボンディングパッドＢＰ（ＤＱ３）を通じてＩ／Ｏドライブ回路Ｃの出力（ｏｕｔ３）に接続されるため、ＷＬ−ＣＳＰのスルーレートは、同図（ａ）のケースの３倍となる。
図５９は、スルーレート可変回路の他の例を示している。このスルーレート可変回路は、１個の出力バッファとその入力側に接続されたスルーレートコントロールスイッチ回路とで構成されている。スルーレートコントロールスイッチ回路には、ボンディングパッドＢＰ１を通じてハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ）の電圧が入力されるか、何も入力されない。そして、上記３つの状態に応じてから出力バッファからスルーレートの異なる信号が出力される。
図６０（ａ）に示すように、上記スルーレートコントロールスイッチ回路は、論理回路と、ｎチャネル型ＭＯＳトランジスタで構成された３個のスイッチ（ａ、ｂ、ｃ）と、Ｗ／Ｌ比が等しい３個のｎチャネル型ＭＯＳトランジスタとで構成されている。論理回路には、ボンディングパッドＢＰ１を通じてハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ）の電圧が入力されるか、何も入力されない。そして、図６１の論理図に示すように、上記３つの状態に応じて論理回路の出力（Ａ、Ｂ、Ｃ）からハイレベルまたはローレベルの電圧が出力され、３個のスイッチ（ａ、ｂ、ｃ）のＯＮ／Ｏｆｆが切り換えられることによって、出力信号のスルーレートが１倍、２倍または３倍のいずれかとなる。
図６０（ｂ）に示すように、上記スルーレートコントロールスイッチ回路は、論理回路と、ｐチャネル型ＭＯＳトランジスタで構成されたスイッチ（ａ、ｂ、ｃ）と、Ｗ／Ｌ比が等しいｐチャネル型ＭＯＳトランジスタとで構成してもよい。また、図６０（ａ）に示した回路と同図（ｂ）に示した回路とを組み合わせてもよい。
ＷＬ−ＣＳＰのスルーレートを切り換えるには、図６２に示すように、前記論理回路に接続されたボンディングパッドＢＰ１に半田バンプ１４を通じてハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ）のいずれかを入力するか、あるいは入力無しとする。例えば同図（ａ）に示すように、ボンディングパッドＢＰ１を入力無しにした場合は、図６１に示す論理図から、スルーレートコントロールスイッチ回路の３個のスイッチ（ａ、ｂ、ｃ）のうち、スイッチａのみがＯＮとなるので、出力信号のスルーレートは最小（１倍）となる。また、図６２（ｂ）に示すように、ボンディングパッドＢＰ１に半田バンプ１４を通じてハイレベル（Ｖｄｄ）を入力した場合は、スルーレートコントロールスイッチ回路の３個のスイッチ（ａ、ｂ、ｃ）のうち、スイッチｂのみがＯＮとなるので、出力信号のスルーレートは２倍となる。また、同図（ｃ）に示すように、ボンディングパッドＢＰ１に半田バンプ１４を通じてローレベル（Ｖｓｓ）を入力した場合は、スルーレートコントロールスイッチ回路の３個のスイッチ（ａ、ｂ、ｃ）のうち、スイッチｃのみがＯＮとなるので、出力信号のスルーレートは最大（３倍）となる。
このように、ボンディングパッドＢＰ１に接続される再配線２のパターンを変更することにより、ＷＬ−ＣＳＰから出力される信号のスルーレートを変えることができるので、出力信号のノイズを低減することができる。なお、この例では、スルーレートを３段階に切り換えたが、４段階以上に切り換えることができることは勿論である。また、スイッチとしては、ハイレベル／ローレベルの信号入力によってＯＮ／Ｏｆｆが切り換わる任意の素子や回路を使用することができる。
本実施の形態９によれば、半田バンプ１４のレイアウトを変更するだけで出力バッファのスルーレートを容易に切り換えることができる。
図６３は、ＳＲＡＭが形成された本実施形態９のＷＬ−ＣＳＰをパッケージ基板１５の主面上にフェイスダウン・ボンディングしたＢＧＡである。パッケージ基板１５は、樹脂基板にＣｕ配線を形成した汎用のプリント配線基板で構成されており、その裏面（下面）の電極パッド１６には、ＢＧＡの外部接続端子を構成する複数個の半田バンプ１７が接続されている。ＷＬ−ＣＳＰは、チップ５１Ｂの主面に形成された複数個の半田バンプ１４のそれぞれを、パッケージ基板１５の主面の対応する電極パッド１６に接続するフリップチップ方式によって実装されている。ＷＬ−ＣＳＰ（チップ５１Ｂ）とパッケージ基板１５との隙間には、例えばシリコンフィラーを添加したエポキシ樹脂からなるアンダーフィル樹脂１８が充填されている。また、ＷＬ−ＣＳＰ（チップ５１Ｂ）の裏面（上面）には、金属製の保護プレート１９が接着剤２３によって貼り付けられている。
以上、本発明者によってなされた発明を実施の形態１〜実施の形態９に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、再配線は、メッキ法以外にも、スパッタリング法やＣＶＤ法などで形成することができる。再配線材料は、Ｃｕ、Ｎｉ以外の金属で構成することもできる。
また、ＤＲＡＭやＳＲＡＭ以外にも、不揮発性記憶素子を用いた各種メモリ、あるいはマイコンなどの各種論理ＬＳＩに適用することができる。
産業上の利用可能性
外部接続端子のレイアウトを変更することにより、半導体集積回路装置の特性選択または機能選択をウエハ単位で容易に行うことができる。特に、複数の機能の一つを選択したり、複数の特性の一つを選択したりすることが容易にできる。
【図面の簡単な説明】
図１は、本発明の一実施の形態である半導体集積回路装置の外観を示す斜視図である。
図２は、本発明の一実施の形態である半導体集積回路装置の再配線（再配線層）およびボンディングパッドを示す斜視図である。
図３は、図２の要部拡大平面図である。
図４は、図３のＡ−Ａ線に沿った断面図である。
図５は、本発明の一実施の形態である半導体集積回路装置の製造工程を示すフロー図である。
図６は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す平面図である。
図７は、図６の一部を拡大して示す平面図である。
図８は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図９は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１０は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
図１１は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１２は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１３は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１４は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
図１５は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１６は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１７は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１８は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す斜視図である。
図１９は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図２０（ａ）〜（ｄ）は、機能選択用バンプランドと外部接続端子との接続状態を示す平面図である。
図２１は、機能選択用ボンディングパッドに接続された入力回路を示すブロック図である。
図２２は、機能選択用ボンディングパッドに入力される電圧と機能との対応関係を説明する図である。
図２３（ａ）、（ｂ）は、本発明の一実施の形態である半導体集積回路装置の製造に用いる半田印刷マスクの要部平面図である。
図２４は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す斜視図である。
図２５は、本発明の一実施の形態である半導体集積回路装置を用いたＢＧＡの断面図である。
図２６は、本発明の他の実施の形態である半導体集積回路装置の製造工程を示すフロー図である。
図２７は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図２８は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図２９は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図３０は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図３１は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図３２は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図３３は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図３４は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。
図３５は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。
図３６は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。
図３７は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。
図３８は、本発明の他の実施の形態である半導体集積回路装置の外観を示す斜視図である。
図３９は、本発明の他の実施の形態である半導体集積回路装置のブロック図である。
図４０は、本発明の一実施の形態である半導体集積回路装置の再配線（再配線層）およびボンディングパッドを示す斜視図である。
図４１は、本発明の他の実施の形態である半導体集積回路装置の要部断面図である。
図４２は、本発明の他の実施の形態である半導体集積回路装置のＩ／Ｏドライブ回路を示すブロック図である。
図４３は、本発明の他の実施の形態である半導体集積回路装置の平面図である。
図４４（ａ）〜（ｃ）は、特性選択用バンプランドと外部接続端子との接続状態を示す平面図である。
図４５は、Ｉ／Ｏドライブ回路の他の例を示すブロック図である。
図４６（ａ）、（ｂ）は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。
図４７は、Ｉ／Ｏドライブ回路の他の例を示すブロック図である。
図４８は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。
図４９は、Ｉ／Ｏ電圧可変回路を示すブロック図である。
図５０は、内部降圧回路を示すブロック図である。
図５１は、ボンディングパッドに入力される電圧とスイッチのＯＮ／ＯＦＦとの対応関係を説明する図である。
図５２（ａ）〜（ｃ）は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。
図５３は、スルーレート可変回路を示すブロック図である。
図５４は、スルーレート可変回路内のＩ／Ｏドライブ回路を示すブロック図である。
図５５は、図５１に示すＩ／Ｏドライブ回路内のプリバッファ回路を示す回路図である。
図５６は、図５１に示すＩ／Ｏドライブ回路内の最終段バッファ回路を示す回路図である。
図５７は、スルーレートの大きさと波形の傾きとの関係を示す図である。
図５８（ａ）〜（ｃ）は、特性選択用バンプランドと外部接続端子との接続状態を示す平面図である。
図５９は、スルーレート可変回路の他の例を示すブロック図である。
図６０（ａ）、（ｂ）は、スルーレート可変回路内のスルーレートコントロールスイッチ回路の回路図である。
図６１は、ボンディングパッドに入力される電圧とスイッチのＯＮ／ＯＦＦとの対応関係を説明する図である。
図６２（ａ）〜（ｃ）は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。
図６３は、本発明の他の実施の形態である半導体集積回路装置を用いたＢＧＡの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【国際調査報告】
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2002063681.tif 000067
2002063681.tif 000068