(57)【特許請求の範囲】
【請求項１】
半導体基板のソース領域形成予定部分を含んだ前記半導体基板上の所定の範囲に付加容量をなす誘電体膜を直接積層する工程と、
前記誘電体膜形成範囲を除いた半導体基板上の所定の範囲にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の所定の範囲にフローティング・ゲートを形成する工程と、
イオン注入により、前記半導体基板の前記フローティング・ゲート形成範囲を挟んで一方の側に前記ソース領域を形成すると共に他方の側にはドレイン領域を形成する工程と、
前記フローティング・ゲート上に強誘電体ゲート絶縁膜及びコントロール・ゲートを順次積層形成する工程と、
前記誘電体膜上に前記フローティング・ゲートと電気的に結ばれる付加容量電極を形成する工程と
を備えてなることを特徴とするフローティング・ゲート型ＭＦＭＩＳトランジスタが含まれる強誘電体メモリの製造方法。
【請求項２】
前記誘電体膜は窒化Ｓｉ又はタンタルオキサイド膜であること
を特徴とする請求項１記載の強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜の一部に強誘電体を用いたフローティング・ゲート型のＭＦＭＩＳ（ｍｅｔａｌ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなる強誘電体メモリを製造する方法の改良に関する。
【０００２】
ＭＦＭＩＳトランジスタで構成したメモリは、一つのトランジスタで一つのメモリ・セルを構成することができる為、高集積化が容易であり、また、非破壊読み出しができる利点があり、有望な不揮発性メモリとされているが、現在、動作電圧が高い旨の欠点があるので、これを改善しなければならない。
【０００３】
【従来の技術】
図６は従来のフローティング・ゲート型ＭＦＭＩＳトランジスタのメモリ機能を説明する為の要部切断側面図であり、ここでは、ｎチャネル・トランジスタが示されている。
【０００４】
図に於いて、１はｐ−Ｓｉ半導体基板、２はＳｉＯ2 ゲート絶縁膜、３はフローティング・ゲート、４は強誘電体からなるゲート絶縁膜、５はコントロール・ゲート、６はｎ+ −ソース領域、７はｎ+ −ドレイン領域、８は反転層、（Ａ）はオン状態、（Ｂ）はオフ状態をそれぞれ示している。
【０００５】
このメモリでは、コントロール・ゲート５に強誘電体を分極反転させるのに充分なゲート電圧＋Ｖを印加してから０にすると、強誘電体からなるゲート絶縁膜４の残留分極に依って、ゲート直下の基板１の表面に反転層８が生成され、ゲート電圧が０であるにも拘わらず、トランジスタはオン状態を維持する。
【０００６】
逆に、コントロール・ゲート５にゲート電圧−Ｖを印加してから０にすると、強誘電体からなるゲート絶縁膜４は前記した場合と逆向きに分極反転し、残留分極に依って、基板１の表面にプラスの電荷が誘起され、反転層は生成されず、トランジスタはオフ状態となる。
【０００７】
このように、ゲート電圧が０の状態に於いて、トランジスタを選択的にオン状態、或いは、オフ状態にすることができるので、ソース・ドレイン間の電流を検出すれば、“１”、“０”を判別することが可能である。
【０００８】
【発明が解決しようとする課題】
ＭＦＭＩＳトランジスタからなるメモリでは、誘電率が低いＳｉＯ2 からなるゲート絶縁膜２及び誘電率が高い強誘電体からなるゲート絶縁膜４とが直列に接続された構成になっていて、コントロール・ゲート５に加えた電圧は、ＳｉＯ2 からなるゲート絶縁膜２に印加され易く、強誘電体からなるゲート絶縁膜４には印加され難くなっている。
【０００９】
従って、強誘電体からなるゲート絶縁膜４に分極反転を生成させる為には、コントロール・ゲート５に高い電圧を印加しないと目的を達成することができず、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の利点とされている低電圧動作が不可能になる。
【００１０】
本発明では、ＭＦＭＩＳトランジスタの構造に簡単な改変を加えることで、強誘電体からなるゲート絶縁膜に加わる電圧の割合を増加させ、強誘電体メモリの低電圧動作を可能にしようとする。
【００１１】
【課題を解決するための手段】
本発明の原理を理解し易くする為、前記説明した従来のＭＦＭＩＳトランジスタについて更に詳細に解析しておくことにする。
【００１２】
図７は図６について説明した従来のフローティング・ゲート型ＭＦＭＩＳトランジスタを表す等価回路図である。
【００１３】
図に於いて、Ｓはソース、Ｄはドレイン、Ｇはゲート、ＣoxはＳｉＯ2 で構成されたゲート絶縁膜に依る容量、Ｃf は強誘電体からなるゲート絶縁膜に依る容量をそれぞれ示している。
【００１４】
図示のトランジスタに於いては、
Ｖg ＝Ｖf ＋Ｖox    ・・・・（１）
Ｃf ・Ｖf ＝Ｃox・Ｖox  ・・・・（２）
Ｖf ＝（Ｃox／（Ｃox＋Ｃf ））・Ｖg   ・・・・（３）
Ｖg ：ゲート電圧
Ｖf ：強誘電体からなるゲート絶縁膜に加わる電圧
Ｖox：ＳｉＯ2 からなるゲート絶縁膜に加わる電圧
Ｃf ：強誘電体からなるゲート絶縁膜の容量
Ｃox：ＳｉＯ2 からなるゲート絶縁膜の容量
が成立する。
【００１５】
この場合、強誘電体からなるゲート絶縁膜の容量Ｃf とＳｉＯ2 からなるゲート絶縁膜の容量Ｃoxとのカップリング比である
Ｃox／（Ｃox＋Ｃf ）
が１に近いほど、ゲート電圧Ｖg が強誘電体からなるゲート絶縁膜に加わり、その結果、低電圧動作が可能になる。
【００１６】
然しながら、強誘電体ゲート絶縁膜の誘電率εf ≫ＳｉＯ2 ゲート絶縁膜の誘電率εoxであることから、Ｃox≪Ｃf となり、カップリング比≪１、となってしまうので、低電圧動作は難しい。
【００１７】
これに対し、本発明に於いては、フローティング・ゲート３と基板１との間に付加容量を設け、カップリング比を大きくすることが基本になっている。
【００１８】
図１は本発明の原理を説明する為のフローティング・ゲート型ＭＦＭＩＳトランジスタを表す等価回路図であり、図７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１９】
図に於いて、ＳｉＯ2 で構成されたゲート絶縁膜に依る容量Ｃoxと並列に挿入されている容量Ｃext は、図６に見られるフローティング・ゲート型ＭＦＭＩＳトランジスタで言えば、フローティング・ゲート３と基板１との間に挿入された付加容量である。
【００２０】
このようにすると、本発明のフローティング・ゲート型ＭＦＭＩＳトランジスタでは、
Ｖf ＝（（Ｃox＋Ｃext ）／（Ｃox＋Ｃext ＋Ｃf ））・Ｖg   ・・・・（４）
となり、カップリング比（Ｃox＋Ｃext ）／（Ｃox＋Ｃext ＋Ｃf ）は大きくなる。
【００２１】
付加容量Ｃext としては、ＳｉＯ2 に比較して誘電率が高い常誘電体、例えば窒化Ｓｉ膜やタンタルオキサイド膜を用いることで、付加容量Ｃext 形成に伴う占有面積の増加を抑止することができる。
【００２２】
ところで、本発明に於けるフローティング・ゲート型ＭＦＭＩＳトランジスタとは動作原理が全く異なるので、本発明に依って改良されるべき先行技術の範疇には入らないのであるが、フローティング・ゲート型ＭＯＳ電界効果トランジスタに於いて、ソースとフローティング・ゲートとの間の静電容量を大きくして、ドレインに印加する電圧が低くても、フローティング・ゲートにキャリヤを注入できるようにする為、ソース及びその近傍のシリコン基板とフローティング・ゲートとが対向する部分の全部もしくは一部のゲート絶縁膜を酸化膜より誘電率が高い材料、たとえば窒化シリコン膜、アルミナ膜で代替する旨の発明が知られている（要すれば、「特開昭５４−１４４８８４号公報」、参照）。
【００２３】
ここで、本発明と前記公知発明との相違点を明らかにすることは、両者に関連があるかの如き誤解を生じないようにする為、有益であると考えられるので、次に詳細に説明しておくことにする。
【００２４】
前記公知発明に於いて、酸化膜からなるゲート絶縁膜の一部を窒化膜やアルミナ膜で形成する構成にした場合、ゲート絶縁膜の一部であるとは言え、トランジスタのチャネル表面に窒化膜やアルミナ膜が接触していることになるが、そのような場合、Ｓｉ半導体基板とゲート絶縁膜との界面に多量の界面準位が生成されることとなり、その結果、トランジスタのしきい値の変動が大きくなり、相互コンダクタンスは大きく劣化し、トランジスタの性能全体が低下してしまうことは広く知られたところであり、従って、ゲート絶縁膜の全部を窒化膜やアルミナ膜で形成するなどは全く論外であることは自明である。
【００２５】
また、前記公知発明のフローティング・ゲート型ＭＯＳ電界効果トランジスタに於いては、フローティング・ゲートに電子を注入し、或いは、注入された電子を放出することでトランジスタのしきい値が低い状態、或いは、高い状態となることをもって２値に対応させて不揮発性メモリを構成している。
【００２６】
然しながら、ゲート絶縁膜の全部或いは一部に窒化Ｓｉ膜やアルミナ膜を用いた場合、前記したように、界面準位が多量に生成され、それに依るトランジスタのしきい値の変動が起こるから、前記公知発明のフローティング・ゲート型ＭＯＳ電界効果トランジスタに於いては、トランジスタのしきい値を制御する要因がフローティング・ゲートの電子の量、ゲート絶縁膜とＳｉ基板との界面準位の量の二つが存在することとなり、そして、界面準位の量を低く抑えること及び一定に制御することは極めて困難であるから、不揮発性メモリとして実際の用に供し得る動作は期待できない。
【００２７】
更にまた、酸化膜からなるゲート絶縁膜の一部を窒化膜やアルミナ膜で形成するとした場合、酸化膜を現用リソグラフィ技術の限界まで微細化し、また、窒化膜やアルミナ膜を同じく現用リソグラフィ技術の限界まで微細化し、その全体をゲート絶縁膜とした場合、単純には、ゲート長は二倍になってしまい、動作速度が低下するのは勿論のこと、メモリ・セル・サイズは大きくなり、従って、メモリの集積度は小さくなってしまう。
【００２８】
これに対し、本発明に於ける付加容量Ｃext は、後に、実施例について詳細に説明するが、フローティング・ゲート３を含むゲート全体の外側に在るソース領域６上に形成されている為、付加容量Ｃext を構成する誘電体層として窒化Ｓｉ膜を用いても、チャネルに対して界面準位の問題などは起こらず、また、ゲート絶縁膜ではないから、動作速度の低下、メモリ・セル・サイズの大型化などの問題についても全く無関係である。
【００２９】
前記したところから、本発明に依る強誘電体メモリの製造方法に於いては、
（１）
半導体基板のソース領域形成予定部分を含んだ前記半導体基板上の所定の範囲に付加容量をなす誘電体膜を直接積層する工程と、前記誘電体膜形成範囲を除いた半導体基板上の所定の範囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の所定の範囲にフローティング・ゲートを形成する工程と、イオン注入により、前記半導体基板の前記フローティング・ゲート形成範囲を挟んで一方の側に前記ソース領域を形成すると共に他方の側にはドレイン領域を形成する工程と、前記フローティング・ゲート上に強誘電体ゲート絶縁膜及びコントロール・ゲートを順次積層形成する工程と、前記誘電体膜上に前記フローティング・ゲートと電気的に結ばれる付加容量電極を形成する工程とを備えてなることを特徴とするか、或いは、
（２）
前記（１）に於いて、前記誘電体膜は窒化Ｓｉ又はタンタルオキサイド膜であること
を特徴とする。
【００３０】
前記手段を採ることに依り、強誘電体メモリを構成するＭＦＭＩＳトランジスタを低電圧動作をさせることが可能である。
【００３１】
【発明の実施の形態】
図２は本発明に於ける実施の形態１を説明する為のフローティング・ゲート型ＭＦＭＩＳトランジスタを表す要部切断側面図であり、ここでは、ｎチャネル・トランジスタが示され、図６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３２】
図に於いて、９は窒化Ｓｉ膜、１０は多結晶Ｓｉからなる付加容量電極をそれぞれ示している。
【００３３】
図示のＭＦＭＩＳトランジスタに於ける主要部分に関するデータを例示すると次の通りである。
【００３４】
（１）  強誘電体からなるゲート絶縁膜４について
材料：ＰＺＴ（チタン酸ジルコン酸鉛）
比誘電率：１０００
厚さ：２００〔ｎｍ〕
面積：２〔μｍ2 〕
容量：８８．５〔ｆＦ〕
【００３５】
（２）  ゲート絶縁膜２について
材料：ＳｉＯ2 
比誘電率：３．９
厚さ：１０〔ｎｍ〕
面積：２〔μｍ2 〕
容量：７．０〔ｆＦ〕
【００３６】
（３）  付加容量Ｃext をなす誘電体層（窒化Ｓｉ膜９）について
材料：窒化Ｓｉ
比誘電率：８
厚さ：１０〔ｎｍ〕
面積：２〔μｍ2 〕
容量：１４．２〔ｆＦ〕
【００３７】
ここで、付加容量Ｃext を設けた場合、式（４）から、
Ｖf ＝０．１９・Ｖg 
であり、また、ＰＺＴの抗電界は標準値で５０〔ｋＶ／ｃｍ〕であるから、ＰＺＴである強誘電体からなるゲート絶縁膜４の分極を反転させる為に必要なゲート電極Ｖg は５．３〔Ｖ〕である。
【００３８】
因みに、付加容量Ｃext がない場合、式（３）から、
Ｖf ＝０．０７３・Ｖg 
であり、前記同様、ＰＺＴの抗電界は標準値で５０〔ｋＶ／ｃｍ〕であるから、ＰＺＴである強誘電体からなるゲート絶縁膜４の分極を反転させる為に必要なゲート電極Ｖg としては１３．７〔Ｖ〕と高い電圧が必要になる。
【００３９】
図３乃至図５は図２について説明した実施の形態１を製造する工程を説明する為の工程要所に於けるフローティング・ゲート型ＭＦＭＩＳトランジスタを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１、図２、図６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４０】
図３（Ａ）参照
３−（１）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ｐ−Ｓｉ半導体基板１上に厚さが例えば１０〔ｎｍ〕の窒化Ｓｉ膜９を形成する。
【００４１】
図３（Ｂ）参照
３−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、付加容量Ｃext 形成予定部分（ｎ+ −ソース領域６の形成予定部分）を覆うレジスト膜１１を形成する。
【００４２】
３−（３）
エッチング・ガスをＣＦ4 ／Ａｒとするドライ・エッチング法を適用することに依り、レジスト膜１１をマスクとして窒化Ｓｉ膜９のエッチングを行なって、付加容量Ｃext の誘電体層とする。
【００４３】
図４（Ａ）参照
４−（１）
窒化Ｓｉ膜９をエッチングした際のマスクとして用いたレジスト膜１１を除去してから、熱酸化法を適用することに依り、ｐ−Ｓｉ半導体基板１の活性領域上に厚さが例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜２を形成する。尚、窒化Ｓｉ膜９上にはＳｉＯ2 が成長しないことは云うまでもない。
【００４４】
図４（Ｂ）参照
４−（２）
ＣＶＤ法を適用することに依って、全面に厚さが例えば１００〔ｎｍ〕の多結晶Ｓｉ膜を形成する。
【００４５】
４−（３）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ／Ａｒとするドライ・エッチング法を適用することに依って、工程４−（２）で形成した多結晶Ｓｉ膜のエッチングを行なってフローティング・ゲートの一部３Ａを形成する。
【００４６】
４−（４）
イオン注入法を適用し、ドーズ量を例えば１×１０15〔cm-2〕、また、イオン加速エネルギを例えば３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行なって、次いで、活性化熱処理を行なってｎ+ −ソース領域６及びｎ+ −ドレイン領域７を形成する。尚、この段階で、フローティング・ゲートの一部３Ａも導電性化されることは勿論であり、また、活性化熱処理は、後の加熱工程を利用することもできる。
【００４７】
図５（Ａ）参照
５−（１）
ＣＶＤ法を適用することに依り、厚さが例えば１００〔ｎｍ〕の不純物含有多結晶Ｓｉ膜、及び、厚さが例えば２００〔ｎｍ〕のＰＺＴ膜を形成する。
【００４８】
５−（２）
真空蒸着法を適用することに依り、厚さが例えば１５０〔ｎｍ〕のＰｔ膜を形成する。
【００４９】
図５（Ｂ）参照
５−（３）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ／Ａｒとするドライ・エッチング法を適用することに依って、工程５−（２）及び工程５−（１）で形成したＰｔ膜及びＰＺＴ膜をゲート・パターンにエッチングし、コントロール・ゲート５及び強誘電体からなるゲート絶縁膜４とする。
【００５０】
５−（４）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ／Ａｒとするドライ・エッチング法を適用することに依って、工程５−（１）で形成した不純物含有多結晶Ｓｉ膜及びゲート絶縁膜２のエッチングを行い、フローティング・ゲートの一部３Ｂ及び付加容量電極１０を形成すると共にｎ+ −ドレイン領域７の一部を表出させる。尚、フローティング・ゲートの一部３Ａと同じく一部３Ｂとでフローティング・ゲート３を構成している。
【００５１】
５−（５）
この後、通常の技法を適用し、保護膜や所要の電極・配線を形成してＭＦＭＩＳトランジスタを完成させる。
【００５２】
本発明に於ける実施の形態２として、付加容量Ｃext をなす誘電体膜の材料にタンタルオキサイドを用いた場合について説明すると、
材料：タンタルオキサイド
比誘電率：２２
厚さ：１０〔ｎｍ〕
面積：２〔μｍ2 〕
容量：３８．９〔ｆＦ〕
【００５３】
この場合、式（４）から、
Ｖf ＝０．３４・Ｖg 
であり、また、ＰＺＴの抗電界は標準値で５０〔ｋＶ／ｃｍ〕であるから、ＰＺＴである強誘電体からなるゲート絶縁膜４の分極を反転させる為に必要なゲート電極Ｖg は２．９〔Ｖ〕である。
【００５４】
本発明に依る強誘電体メモリの製造方法に於いては、半導体基板のソース領域形成予定部分を含んだ前記半導体基板上の所定の範囲に付加容量をなす誘電体膜を直接積層する工程と、前記誘電体膜形成範囲を除いた半導体基板上の所定の範囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の所定の範囲にフローティング・ゲートを形成する工程と、イオン注入により、前記半導体基板の前記フローティング・ゲート形成範囲を挟んで一方の側に前記ソース領域を形成すると共に他方の側にはドレイン領域を形成する工程と、前記フローティング・ゲート上に強誘電体ゲート絶縁膜及びコントロール・ゲートを順次積層形成する工程と、前記誘電体膜上に前記フローティング・ゲートと電気的に結ばれる付加容量電極を形成する工程を実施することで、半導体基板上に積層形成された酸化物からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティング・ゲートと、前記フローティング・ゲート上に形成された強誘電体ゲート絶縁膜と、前記強誘電体ゲート絶縁膜上に形成されたコントロール・ゲートと、ゲート外側の不純物拡散領域上に直接積層形成された窒化Ｓｉ膜又はタンタルオキサイド膜からなる誘電体膜と、前記誘電体膜上に積層形成されて前記フローティング・ゲートと電気的に結ばれた付加容量電極をもつフローティング・ゲート型ＭＦＭＩＳトランジスタが含まれてなることを特徴とする強誘電体メモリを実現した。
【００５５】
前記構成を採ることに依り、強誘電体メモリを構成するＭＦＭＩＳトランジスタを低電圧動作をさせることが可能である。
【図面の簡単な説明】
【図１】本発明の原理を説明する為のフローティング・ゲート型ＭＦＭＩＳトランジスタを表す等価回路図である。
【図２】本発明に於ける実施の形態１を説明する為のフローティング・ゲート型ＭＦＭＩＳトランジスタを表す要部切断側面図である。
【図３】図２について説明した実施の形態１を製造する工程を説明する為の工程要所に於けるフローティング・ゲート型ＭＦＭＩＳトランジスタを表す要部切断側面図である。
【図４】図２について説明した実施の形態１を製造する工程を説明する為の工程要所に於けるフローティング・ゲート型ＭＦＭＩＳトランジスタを表す要部切断側面図である。
【図５】図２について説明した実施の形態１を製造する工程を説明する為の工程要所に於けるフローティング・ゲート型ＭＦＭＩＳトランジスタを表す要部切断側面図である。
【図６】従来のフローティング・ゲート型ＭＦＭＩＳトランジスタのメモリ機能を説明する為の要部切断側面図である。
【図７】図６について説明した従来のフローティング・ゲート型ＭＦＭＩＳトランジスタを表す等価回路図である。
【符号の説明】
１  ｐ−Ｓｉ半導体基板
２  ＳｉＯ2 ゲート絶縁膜
３  フローティング・ゲート
４  強誘電体からなるゲート絶縁膜
５  コントロール・ゲート
６  ｎ+ −ソース領域
７  ｎ+ −ドレイン領域
８  反転層
９  窒化Ｓｉ膜
１０  多結晶Ｓｉからなる付加容量電極
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
Ｃox  ＳｉＯ2 ゲート絶縁膜に依る容量
Ｃf   強誘電体ゲート絶縁膜に依る容量
【図１】
0003849105.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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