(57)【特許請求の範囲】
【請求項１】
所定ビット数でかつ任意ビットパターンの第１の単位データ列を１又は複数有する第１のデータ列と、同期期間を示し、かつ所定ビットパターンを有する第２の単位データ列を複数有する同期検出用の第２のデータ列とを含み、前記第１のデータ列が前記同期期間に続いて入力されるシリアルデータを、該シリアルデータの元となるパラレルデータからの前記シリアルデータへの変換に用いられたクロックに基づいてサンプリングして、前記第１の単位データ列毎にパラレルデータに変換するデータ変換手段と、
前記シリアルデータ及び前記クロックに基づいて、前記第２のデータ列中の前記第２の単位データ列を検出して前記同期期間を指定する同期信号を生成する信号生成手段と、
を有し、
前記データ変換手段は、前記同期信号に基づいて前記第１のデータ列中の前記第１の単位データ列の先頭ビット位置を検出し、
前記信号生成手段は、
前記クロックと前記シリアルデータとが入力され、前記シリアルデータ中より前記第２のデータ列中の前記第２の単位データ列を検出する毎に、予備同期信号を出力するデータ列検出手段と、
前記データ列検出手段からの前記予備同期信号を複数検出すると、前記同期信号を出力する同期信号出力手段と、
前記予備同期信号が複数連続して出力される期間を第１の期間とし、前記第１の期間の始期から終期を含む期間を第２の期間としたとき、前記第２の期間中を所定の電位に規定する期間設定信号を生成する期間設定信号生成手段と、
を含み、
前記データ列検出手段は、前記期間設定信号生成手段にて設定された前記第２の期間内にて前記第２の単位データ列を検出することを特徴とするシリアルパラレル変換装置。
【請求項２】
請求項１において、
前記データ列検出手段は、
前記クロックに基づいて、前記シリアルデータを一時保持するデータ保持手段と、
前記第２の期間中に、保持された前記シリアルデータが前記所定のビットパターンになったときに前記予備同期信号を出力する予備同期信号出力手段と、
を含むことを特徴とするシリアルパラレル変換装置。
【請求項３】
請求項１において、
前記検出信号生成手段は、
前記予備同期信号と前記クロックに基づいて、前記第２の期間の始期を設定する第１の設定手段と、
前記予備同期信号と前記クロックとに基づいて、前記第２の期間の終期を設定する第２の設定手段と、
前記第１、第２の設定手段の設定に基づき、前記期間設定信号の電位を制御する手段と、
を含むことを特徴とするシリアルパラレル変換装置。
【請求項４】
請求項１〜請求項３のいずれかに記載のシリアルパラレル変換装置を半導体基板上に形成した半導体装置。
【請求項５】
請求項１〜請求項３のいずれかに記載のシリアルパラレル変換装置と、
前記シリアルパラレル変換装置にて変換された前記パラレルデータに基づいて、画像表示を行なう表示部と、
を含む電子機器。
【請求項６】
送信装置より受信装置にデータ転送するデータ転送システムにおいて、
前記送信装置は、
第１のクロックとパラレルデータとを出力する情報供給源と、
前記第１のクロックを逓倍した第２のクロックを生成する手段と、
前記パラレルデータを前記第２のクロックにてサンプリングし、所定ビット数でかつ任意ビットパターンの第１の単位データ列を１又は複数有する第１のデータ列と、同期期間を示し、かつ所定ビットパターンを有する第２の単位データ列を複数有する同期検出用の第２のデータ列とを含み、前記第１のデータ列が前記同期期間に続いて出力されるシリアルデータを出力し、かつ、前記第１のクロックに対応する期間毎に前記第１のデータ列または前記第２の単位データ列を出力するパラレルシリアル変換手段と、
を有し、
前記受信装置は、
前記パラレルシリアル変換手段からのシリアルデータと前記第２のクロックとを受信する手段と、
前記シリアルデータ及び前記クロックに基づいて、前記第２のデータ列中の前記第２の単位データ列を検出して、前記同期期間を指定する同期信号を生成する信号生成手段と、
前記同期信号に基づいて、前記シリアルデータ中の前記第１のデータ列に含まれる前記第１の単位データ列の先頭ビット位置を検出し、前記第２のクロックに基づいて前記シリアルデータをサンプリングして、前記第１の単位データ列毎にパラレルデータに変換するシリアルパラレル変換手段と、
を有し、
前記信号生成手段は、
前記クロックと前記シリアルデータとが入力され、前記シリアルデータ中より前記第２のデータ列中の前記第２の単位データ列を検出する毎に、予備同期信号を出力するデータ列検出手段と、
前記データ列検出手段からの前記予備同期信号を複数検出すると、前記同期信号を出力する同期信号出力手段と、
前記予備同期信号が複数連続して出力される期間を第１の期間とし、前記第１の期間の始期から終期を含む期間を第２の期間としたとき、前記第２の期間中を所定の電位に規定する期間設定信号を生成する期間設定信号生成手段と、
を含み、
前記データ列検出手段は、前記期間設定信号生成手段にて設定された前記第２の期間内にて前記第２の単位データ列を検出することを特徴とするシリアルパラレル変換装置。
【請求項７】
請求項６において、
前記送信装置は、前記シリアルデータの電気信号を、光信号に変換する電気−光信号変換手段を有し、
前記電気−光信号変換手段は、面発光レーザよりなることを特徴とするデータ伝送システム。
【請求項８】
請求項６において、
前記電気−光信号変換手段は、多波長面発光レーザよりなることを特徴とするデータ伝送システム。
【請求項９】
請求項６において、
前記第２のクロック及び前記シリアルデータを伝送する伝送媒体を、複数の光ファイバで構成し、
前記電気−光信号変換手段を、マルチビーム面発光レーザにて形成したことを特徴とするデータ伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システムに関し、特に、液晶ディスプレイ、大型高解像度のフラットパネルディスプレイ、液晶プロジェクタ、マルチディスプレイシステム等に、情報処理装置からデジタル画像情報を伝送する装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の映像情報を伝送するデータ伝送システムとして例えば図１６に示すようなシステムが公知である。このような表示装置へのデジタル画像情報の伝送手段としては、１対又は複数対の線を用いたＬＶＤＳ（Low  Voltage  Differncial  Signal） 技術が知られている。
【０００３】
同図のデータ伝送システムでは、ＬＶＤＳケーブル５６０を用いて一方の情報処理装置５００から他方の情報処理装置６００へ向けてデータ転送を行なっている。
【０００４】
この場合送信側では、ドットクロックＣＬ５１０をＰＬＬ５３０にて逓倍したクロックＣＬ５１１に基づいて、送信側の情報処理装置５００からの映像情報等のパラレルデータ５１３を、パラレルシリアル変換部５２０にてシリアルデータ５１４に変換する。
【０００５】
そして、ドットクロックＣＬ５１０同様のクロックＣＬ５１２・シリアルデータ５１４を、ドライバ５４０（５４０−１・５４０−２・・）・ケーブル５６０・レシーバ６３０（６３０−１・６３０−２・・）を介して伝送する。
【０００６】
次に、クロックＣＬ５１２同様のクロックＣＬ６０１をＰＬＬ６２０にて逓倍したクロックＣＬ６０２に基づいて、シリアルデータ６０４をシリアルパラレル変換部６１０にてパラレルデータ６０５に変換し、情報処理装置６００に供給している。
【０００７】
ここにおいて、ケーブルが１対又は複数対のタイプでは、ドットクロックＣＬ５１０（５１２・６０１・６０３）と、符号化したシリアルデータ５１４（６０４）とを伝送し、受信側ではドットクロックＣＬ６０１を逓倍したクロックＣＬ６０２を生成して、シリアル化されたデータをパラレルデータへと戻す。
【０００８】
シリアルデータをパラレルデータに変換するためには、シリアルデータの各データ列の切れ目（先頭位置）を判別する必要があるが、図１８に示すように、この判別のための情報を与えるのがクロックＣＬ６０１（ＣＬ５１０、ＣＬ５１２）である。つまり、クロックＣＬ６０１の一周期が単位データ列の長さに対応しているので、クロックＣＬ６０１の立ち上がり（又は立ち下がり）のタイミングと、シリアルデータ６０４の各データ列の先頭位置とは一定の時間間隔が保たれている。そのため、クロックＣＬ６０１の立ち上がり（又は立ち下がり）により、シリアルデータ６０４の各データ列の先頭位置を知ることができるため、ビットずれを起こすことなくパラレルデータへと変換することができる。
【０００９】
しかしながら、情報処理装置５００から出力されるドットクロックＣＬ５１０には大きなジッタを伴う場合が多く、受信側ではクロックを抽出したり、ドットクロックを逓倍する際にこのジッタの影響を受け、パラレルデータへの変換、データの再生が正常に行われないという問題点があった。
【００１０】
即ち、図１６及び図１８に示すように、パラレルシリアル変換部５２０では、パラレルデータ５１３の入力端子Ｔｘｉｎ０〜Ｔｘｉｎｋより各パラレルデータ（Ａ０）、・・、（Ａｋ）が入力され、各パラレルデータ（Ａ０）、・・、（Ａｋ）を、各々逓倍されたクロックＣＬ５１１で順次サンプリングしてシリアルデータ（Ａ０・・・Ａｋ）へと変換する。
【００１１】
そして、ドットクロックＣＬ５１０と共に、シリアルデータ（Ａ０・・・Ａｋ）は、ドライバ５４０によって、ＬＶＤＳケーブル５６０へと出力される。
【００１２】
シリアルパラレル変換部６１０においても、図１６及び図１８に示すように、シリアルデータ６０４の入力端子Ｒｘｉｎよりシリアルデータ（Ａ０・・・Ａｋ）を入力し、逓倍されたクロックＣＬ６０２のタイミングでシリアルデータ（Ａ０・・・Ａｋ）をサンプリングする。
【００１３】
既に述べたように、クロックＣＬ６０１の立ち上がり（又は立ち下がり）のタイミングにより、シリアルデータ（Ａ０・・・Ａｋ）の先頭位置を知ることができるため、Ａ０がＲｘｏｕｔ０に、Ａ１がＲｘｏｕｔ１に対応するように、パラレルデータ（Ａ０）、・・、（Ａｋ）を出力することができる。
【００１４】
ここで、図１９に示すように、クロックＣＬ５１０にジッタが生じると、送信側で逓倍されたクロックＣＬ５１１と、受信側で逓倍されたクロックＣＬ６０２と、との間に位相差が生じ、パラレルシリアル変換部５２０にて変換されたパラレルデータは、シリアルパラレル変換部６１０にて正確にデータ変換できない。尚、ジッタとは、一般には、図１９に示すようば波形の乱れを意味する。
【００１５】
そして、このようなジッタに伴い、例えばシリアルパラレル変換部６１０におけるシリアルデータ６０４、パラレルデータ６０５、ＣＬ６０２（逓倍された信号）との関係を示した図１７のタイミングチャートでは、クロックＣＬ６０１・６０２のタイミングと、シリアルデータのｎ番目のデータ列の先頭位置と、がずれ、シリアルデータの各データ列の切れ目（先頭位置）さえも誤ることもある。
【００１６】
この主たる問題点は、シリアルパラレル変換部６１０がＰＬＬ６２０にて逓倍されたクロックＣＬ６０２に基づいて、変換を行なっていることに起因している。
【００１７】
パラレルシリアル変換部５２０、シリアルパラレル変換部６１０ではそれぞれＰＬＬ５２０、ＰＬＬ６２０によってクロックを逓倍して、逓倍されたクロック５１１、６０２をそれぞれ得ている。そのため、クロック５１０にジッタがあると逓倍されたクロック５１１、６０２のタイミングが図１９に示すようにずれてしまう。このような状況下で、逓倍されたクロック５１１を基準としてシリアルデータ６０４を逓倍されたクロック６０２でサンプリングすると、誤ったパラレルデータを生成することになってしまう。
【００１８】
また、このジッタによる位相のずれにより本来Ｌレベルとなるべき箇所がＨレベルと判定されたりするために、データそのものの判別が困難となったり、データの内容が誤って読み込まれたりする恐れもある。即ち、同期の外れたクロックに基づいて、シリアルパラレル変換されるので、例えばパラレル変換後に、本来出力ピンよりＲ０、Ｇ０、Ｂ０となるべきデータの出力が、Ｇ０、Ｂ０、Ｒ１と出力されたりして、デジタルデータが間違ったデータで出力されるという問題があった。
【００１９】
さらに、ＰＬＬ中のＶＣＯ（電圧制御型発振器）を安定させて発振させるには、安定した電圧の電源を供給する必要があるが、一般的には、ロジック部などのノイズの影響を受けて、電圧に変動が生じて、ＰＬＬの発振を不安定化する。送受信側で２つのＰＬＬを使うことは、正しくデータが受信できるマージンを減らすことにもつながる。また、ＰＬＬを安定化させるために、電源電圧の安定化を装置全体規模で改善する必要があるため、装置のコストを引き上げる原因にもなってしまう。
【００２０】
本発明は、上記した技術の課題を解決するためになされたものであり、その目的とするところは、シリアルパラレル変換部での変換タイミングのずれを解消し、シリアルデータを正確にパラレルデータに変換し、もって受信側の表示画像を良好ならしめるシリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システムを提供することにある。
【００２１】
【課題を解決するための手段】
本発明の一態様に係るシリアルパラレル変換装置は、所定ビット数でかつ任意ビットパターンの第１の単位データ列を１又は複数有する第１のデータ列と、同期期間を示し、かつ所定ビットパターンを有する第２の単位データ列を複数有する同期検出用の第２のデータ列とを含み、前記第１のデータ列が前記同期期間に続いて入力されるシリアルデータを、該シリアルデータの元となるパラレルデータからの前記シリアルデータへの変換に用いられたクロックに基づいてサンプリングして、前記第１の単位データ列毎にパラレルデータに変換するデータ変換手段と、前記シリアルデータ及び前記クロックに基づいて、前記第２のデータ列中の前記第２の単位データ列を検出して前記同期期間を指定する同期信号を生成する信号生成手段と、を有し、前記データ変換手段は、前記同期信号に基づいて前記第１のデータ列中の前記第１の単位データ列の先頭ビット位置を検出し、前記信号生成手段は、前記クロックと前記シリアルデータとが入力され、前記シリアルデータ中より前記第２のデータ列中の前記第２の単位データ列を検出する毎に、予備同期信号を出力するデータ列検出手段と、前記データ列検出手段からの前記予備同期信号を複数検出すると、前記同期信号を出力する同期信号出力手段と、前記予備同期信号が複数連続して出力される期間を第１の期間とし、前記第１の期間の始期から終期を含む期間を第２の期間としたとき、前記第２の期間中を所定の電位に規定する期間設定信号を生成する期間設定信号生成手段と、
を含み、前記データ列検出手段は、前記期間設定信号生成手段にて設定された前記第２の期間内にて前記第２の単位データ列を検出することを特徴とする。
【００２２】
本発明の一態様によれば、シリアルデータは、データ変換手段において、パラレルデータに変換される。ここで、本発明の一態様によれば、シリアルデータをパラレルデータに変換する際のサンプリングクロックは、そのシリアルデータの元となるパラレルデータのサンプリングに用いたクロックと同じクロックを用いている。従って、パラレルシリアル変換時にサンプリングに用いたクロックにジッタ等が生じていても、それと同じクロックを用いるために、シリアルパラレル変換時にタイミングずれが生じることはない。また本発明の一態様では、そのサンプリングクロックの元となる基準クロック（ドットクロックなど）を用いる代わりに、信号生成手段により、シリアルデータの中の第２のデータ列の第２の単位データ列を検出することで同期信号を生成している。この同期信号により、第１のデータ列の先頭の単位データ列の先頭ビット位置を検出でき、このタイミングでパラレル出力の開始タイミングを決定できる。また、予備同期信号は必ず同期期間とほぼ対応する第２の期間内にて発生する。従って、第２のデータ列の第２の単位データ列のビットパターンがユニークパターンでなくても、同期信号が誤検出されることはない。
【００２６】
また、本発明の一態様によれば、シリアルデータの中から第２のデータ列中の第２の単位データ列を検出する度に予備同期信号を生成できる。この期間は周期的に発生するので、その度に予備同期信号を出力することができる。従って、誤って１発予備同期信号が生成されても、同期信号は第１のデータ列の先頭ビット位置を誤検出することがない。
【００２７】
本発明の一態様に係るシリアルパラレル変換装置において、前記データ列検出手段は、前記クロックに基づいて、前記シリアルデータを一時保持するデータ保持手段と、前記第２の期間中に、保持された前記シリアルデータが前記所定のビットパターンになったときに前記予備同期信号を出力する予備同期信号出力手段と、を含むことを特徴とする。
【００２８】
データ保持手段により一旦シリアルデータを保持し、この保持されたシリアルデータが予め予備同期信号出力手段にて設定された規定のパターンになると、予備同期信号が出力される。従って、第２のデータ列の第２の単位データ列を確実に検出できる。
【００３５】
本発明の一態様に係るシリアルパラレル変換装置において、前記検出信号生成手段は、前記予備同期信号と前記クロックに基づいて、前記第２の期間の始期を設定する第１の設定手段と、前記予備同期信号と前記クロックとに基づいて、前記第２の期間の終期を設定する第２の設定手段と、前記第１、第２の設定手段の設定に基づき、前記期間設定信号の電位を制御する手段と、を含むことを特徴とする。
【００３６】
例えば予備同期信号の出力後のクロックをカウントすることで、第２の期間の始期及び終期を第１，第２の設定手段が設定でき、それにより期間設定信号を発生できる。
【００３７】
本発明の一態様に係る半導体装置は、上述したシリアルパラレル変換装置を半導体基板上に形成している。
【００３８】
これにより、上述のシリアルパラレル変換装置のワンチップのＩＣとして形成し、種々の情報処理装置に搭載できる。
【００３９】
本発明の一態様に係る電子機器は、上述したシリアルパラレル変換装置と、前記シリアルパラレル変換装置にて変換された前記パラレルデータと前記クロックとに基づいて画像表示を行なう表示部と、を含む。
【００４０】
上述のシリアルパラレル変換装置を用いることで、データ伝送を行なうに際し、表示部上での画像劣化を低減した電子機器を提供できる。
【００４１】
本発明の他の態様に係るデータ転送システムは、送信装置より受信装置にデータ転送するデータ転送システムにおいて、前記送信装置は、第１のクロックとパラレルデータとを出力する情報供給源と、前記第１のクロックを逓倍した第２のクロックを生成する手段と、前記パラレルデータを前記第２のクロックにてサンプリングし、所定ビット数でかつ任意ビットパターンの第１の単位データ列を１又は複数有する第１のデータ列と、同期期間を示し、かつ所定ビットパターンを有する第２の単位データ列を複数有する同期検出用の第２のデータ列とを含み、前記第１のデータ列が前記同期期間に続いて出力されるシリアルデータを出力し、かつ、前記第１のクロックに対応する期間毎に前記第１のデータ列または前記第２の単位データ列を出力するパラレルシリアル変換手段と、を有し、前記受信装置は、前記パラレルシリアル変換手段からのシリアルデータと前記第２のクロックとを受信する手段と、前記シリアルデータ及び前記クロックに基づいて、前記第２のデータ列中の前記第２の単位データ列を検出して、前記同期期間を指定する同期信号を生成する信号生成手段と、前記同期信号に基づいて、前記シリアルデータ中の前記第１のデータ列に含まれる前記第１の単位データ列の先頭ビット位置を検出し、前記第２のクロックに基づいて前記シリアルデータをサンプリングして、前記第１の単位データ列毎にパラレルデータに変換するシリアルパラレル変換手段と、を有し、前記信号生成手段は、前記クロックと前記シリアルデータとが入力され、前記シリアルデータ中より前記第２のデータ列中の前記第２の単位データ列を検出する毎に、予備同期信号を出力するデータ列検出手段と、前記データ列検出手段からの前記予備同期信号を複数検出すると、前記同期信号を出力する同期信号出力手段と、前記予備同期信号が複数連続して出力される期間を第１の期間とし、前記第１の期間の始期から終期を含む期間を第２の期間としたとき、前記第２の期間中を所定の電位に規定する期間設定信号を生成する期間設定信号生成手段と、含み、前記データ列検出手段は、前記期間設定信号生成手段にて設定された前記第２の期間内にて前記第２の単位データ列を検出することを特徴とする。
【００４２】
本発明の他の態様によれば、本発明の一態様に係るシリアルパラレル変換装置を受信装置に配置したデータ伝送システムを定義している。従って、このデータ伝送システムにおいても、受信装置にて本発明の一態様に係る発明の効果を奏することができる。
【００４３】
本発明の他の態様において、前記送信装置は、前記シリアルデータの電気信号を、光信号に変換する電気−光信号変換手段を有し、前記電気−光信号変換手段は、面発光レーザよりなることを特徴とする。
【００４４】
従来、通信等に用いられる半導体レーザーとしては、端面発光型レーザー等が挙げられるが、この端面発光型レーザでは、しきい値が２０〜５０ｍＡの値で比較的大きいため、大きなバイアス電流を流す必要があった。また、しきい値の温度依存性が大きいため、光出力をモニタして光出力が一定になるように電流を制御するフィードバック制御（オートパワーコントロール）が必要になる。従って、端面発光型レーザを使うには専用のドライバが必要になり、システムが複雑化する。
【００４５】
これに対して上述の構成では、面発光レーザでは、しきい値が０．０５〜１０ｍＡと小さく、しきい値の温度依存性を殆どなくすことができるため、単純な変調回路のみ面発光レーザを駆動できる。従って、面発光レーザを接続するだけで、電気信号に対応した光信号を得ることができ、システム構成上もっとも単純で低コストなものができ、レーザドライバ等の低価格化が可能となる。
【００４６】
さらに、面発光レーザは縦シングルモードのため、単色性に優れ、波長の安定度が高く、光伝送手段との結合効率が高い。
【００４７】
さらに加えて、面発光レーザは基板面に対して垂直に光を発するので、ＣＭＯＳ回路等のＩＣチップ上に、チップボンディングしたハイブリッドＩＣとして実装が可能である。また、パッケージを一つにでき低コスト化できる。加えて、光信号で伝送することで伝送速度を高速化でき、処理を高めることができる。
【００４８】
本発明の他の態様において、前記電気−光信号変換手段は、多波長面発光レーザよりなることを特徴とする。
【００４９】
多波長面発光レーザでは、異なる波長の面発光レーザを、数十ミクロンの間隔で配置する事ができるので、径の比較的大きい光伝送手段には、これらの出射する異なる波長の光を少なくとも一本の光伝送手段に結合できる。従って、少なくとも１本の光伝送手段でシリアルデータとクロック、あるいは複数のシリアルデータとクロックを伝送することができる。
【００５０】
本発明の他の態様において、前記クロック及び前記シリアルデータを伝送する伝送媒体を、複数の光ファイバで構成し、前記電気−光信号変換手段を、マルチビーム面発光レーザにて形成したことを特徴とする。
【００５１】
マルチビーム面発光レーザーでは、一枚の半導体基板小片上に、一次元的、又は二次元的に複数の発光部を配列している。
【００５２】
従って、複数本の光ファイバと、この光ファイバの配列に対応させて発光部を配置したマルチビーム面発光レーザを結合させることで、当該複数の発光部と光ファイバーの入光部との位置決めが容易となる。また、低コストで複数本のファイバによる伝送が可能になる。
【００５３】
【発明の実施の形態】
以下、本発明のシリアルパラレル変換装置をデータ伝送システムに適用した実施の形態について、図面を参照して具体的に説明する。
【００５４】
［実施の形態１］
（システムの全体構成）
図１は、本発明のデータ伝送システムの全体構成をを示している。本例のデータ伝送システム１は、一方の情報処理装置１０と他方の情報処理装置１００との間で伝送手段６０を介してデータ伝送を行うものである。
【００５５】
本例においては、一方の情報処理装置１０をデータの送信を行う送信側として形成し、他方の情報処理装置１００を前記データの受信を行う受信側としている。ここで、一方の情報処理装置１０としては例えばＰＣ（パーソナルコンピュータ）等が挙げられ、他方の情報処理装置１００としては例えば液晶表示パネルを備えた表示装置、あるいは携帯機器等が挙げられる。
【００５６】
従って、情報処理装置１０には、図１に示すように、パラレルシリアル変換部２０、ＰＬＬ（フェイズロックドループ）３０、送信用ドライバ４０−１・４０−２、電気−光信号変換手段５０等を含む送信装置１２が接続されている。また、情報処理装置１００には、シリアルパラレル変換部１３０、信号生成手段１４０、受信用レシーバ１６０−１・１６０−２、光−電気信号変換手段１５０等を含む受信装置１０８が接続されている。なお、受信用レシーバ１６０−１・１６０−２、光−電気信号変換手段１５０で入力手段を構成している。
【００５７】
そして、一方の情報処理装置１０からはパラレルデータとこれに同期したドットクロックが出力され、他方の情報処理装置１００にこれらの信号を与えると画像が表示される。
【００５８】
この情報処理装置１０、１００間で伝送されるデータは、例えば映像同期信号（水平同期信号Ｈ−ｓｙｎｃ・垂直同期信号Ｖ−ｓｙｎｃ）、映像信号（Ｒ・Ｇ・Ｂ）、クロック等が挙げられるが、これらに限定されるものではない。なお、これら伝送されるデータの伝送時における配列等の詳細については後述する。
【００５９】
パラレルシリアル変換部２０は、情報処理装置１０から出力されるパラレルデータ（Ｒ・Ｇ・Ｂ・Ｈ−ｓｙｎｃ・Ｖ−ｓｙｎｃ）を１系列または複数系列のシリアルデータへと変換するものである。本例では、例えば１８ビットカラー映像データを送信するものとすると、入力側にＲ・Ｇ・Ｂ用に各６本、Ｈ−ｓｙｎｃ・Ｖ−ｓｙｎｃ用に各１本の計２０本、出力側に１本を有する端子構成としているがこれらに限定されず、出力側は、少なくとも入力側より少ない本数の端子であれば複数本形成されていても構わない。
【００６０】
この変換に必要なクロックＣＬ１はクロック逓倍部としてのＰＬＬ３０から得る。
【００６１】
ＰＬＬ３０は、情報処理装置１０から出力される基準クロックであるドットクロックＣＬ０（画像情報のレートに対応）をシリアルデータのレートに対応するクロックＣＬ１（逓倍されたクロック）へと逓倍する。このドットクロックＣＬ０の周波数を例えば２５ＭＨzとすると、上述の１８ビットカラー映像信号及び同期信号のためのクロックＣＬ１の周波数は５００ＭＨz となる。
【００６２】
この５００ＭＨｚの半分の周波数２５０ＭＨｚでも、デューティー比が５０％であれば、立ち上がり、立ち下がりの両エッジを利用して、回路を動作させることが可能である。このとき回路は複雑になるが、クロックの周波数が低いことから、回路素子、配線、伝送路に必要な帯域を低くできるため、より実用的であり好ましい。ただし、以下では、特に注釈がない限り、単純化のため５００ＭＨｚのクロックを使ったとして説明する。
【００６３】
送信部としてのドライバ４０−１・４０−２は、パラレルシリアル変換部２０から出力されたシリアルデータに対応した伝送信号、及びＰＬＬ３０から出力された逓倍されたクロックＣＬ１に対応した伝送信号を生成する。
【００６４】
そして、電気−光信号変換手段５０により、上記データ、クロックに各々対応する電気伝送信号は、光伝送信号へと変換され、伝送手段６０を介して伝送される。このように光伝送信号にすることで、ＥＭＩを回避し、長距離の伝送が可能となる。また、受信側で逓倍の必要がないので受信側でのジッタは発生しない。
【００６５】
この電気−光信号変換手段５０は、面発光レーザ、多波長面発光レーザ、マルチビーム面発光レーザ等により形成することが好ましい。また、シリアルデータを伝送する伝送媒体である伝送手段６０は、一又は複数本の光ファイバ（プラスチックファイバ、あるいはプラスチッククラッドファイバ）で構成し、その全長は例えば１００ｍ程度とすることが好ましい。尚、本例においては、この伝送手段６０として光ファイバーを１台の送信装置と１台の受信装置との間で少なくとも１本用いたが、これに限定されず、１台の送信装置と１台の受信装置との間で、複数本の光ファイバを接続して、複数対にしてデータ転送を行なう構成であっても良い。
【００６６】
受信側の光−電気信号変換手段１５０は、伝送されたシリアルデータ、クロックに各々対応する光伝送信号を電気伝送信号に変換するものであり、例えばＧａＡｓ−ＰＤ等にて形成されることが好ましい。また、ＧａＡｓフォトダイオードの他、Ｓｉ製ＰＩＮフォトダイオード、ＩｎＧａＡｓ製ＰＩＮフォトダイオード等を用いることが好ましい。
【００６７】
上記のようなデータ伝送システムの動作は、先ず、情報処理装置１０から出力される水平同期信号Ｈ−ｓｙｎｃ、垂直同期信号Ｖ−ｓｙｎｃ、Ｒ・Ｇ・Ｂの各データがパラレルシリアル変換部２０へ、情報処理装置１０からのクロックＣＬ０がＰＬＬ回路３０へと入力する。
【００６８】
ＰＬＬ回路３０にて逓倍されたクロックＣＬ１に基づいて、パラレルシリアル変換部２０では、複数例えば２０本の入力ラインより入力される上記パラレルデータ（Ａ０）、・・、（Ａｋ）を、クロックＣＬ１に基づいて順次サンプリングして、シリアルデータ（Ａ０・・・Ａｋ）に変換する。
【００６９】
このシリアルデータは、ドライバ４０−１を介して電気−光信号変換手段５０に入力される。一方、ＰＬＬ３０から出力される逓倍されたクロックＣＬ１もドライバ４０−２を介して電気−光信号変換手段５０へと入力される。
【００７０】
電気−光信号変換手段５０にて光信号へと変換されたシリアルデータ、クロックＣＬ１は、例えば２本の光ファイバーで構成された伝送手段６０を介して送信装置から受信装置へと伝送される。
【００７１】
このような伝送手段６０を介して伝送されたシリアルデータ、クロックの光信号は、受信装置側に配設された光−電気信号変換手段１５０にて再度電気信号へと変換される。
【００７２】
光−電気変換手段１５０より出力されたシリアルデータは、レシーバ１６０−１を介して、シリアルデータＤＡ１としてシリアルパラレル変換部１３０、信号生成手段１４０へそれぞれ入力される。
【００７３】
また、光−電気変換手段１５０より出力されたクロックＣＬ１は、レシーバ１６０−２介して、シリアルパラレル変換部１３０、信号生成手段１４０へそれぞれ入力される。
【００７４】
（シリアルパラレル変換装置について）
本発明の特徴であるシリアルパラレル変換装置１２０は、図１に示すように、シリアルパラレル変換部１３０、信号生成手段１４０、受信用レシーバ１６０−１・１６０−２を含む半導体基板上に形成された１チップＩＣよりなる。
【００７５】
データ変換手段としてのシリアルパラレル変換部１３０は、送信側にて逓倍されたクロックＣＬ１と、信号生成手段１４０からの第２の予備同期信号ＣＬ４とに基づいて、レシーバ１６０−１からのシリアルデータＤＡ１をパラレルデータ〔（映像同期信号（水平同期信号Ｈ−ｓｙｎｃ・垂直同期信号Ｖ−ｓｙｎｃ）、映像信号（Ｒ・Ｇ・Ｂ）〕に変換して、情報処理装置１００へと送る。
【００７６】
このシリアルパラレル変換部１３０の構成としては、種々のものが考えられるが、例えば図４または図５に示す構成とすることが好ましい。
【００７７】
具体的には、図４のシリアルパラレル変換部１３０では、シリアルデータ（ＲｘｉｎをクロックＣＬ１に基づいて保持するデータ保持手段としてのシフトレジスタ１３１と、第２の予備同期信号ＣＬ４とクロックＣＬ１に基づいて動作する計数手段としてのカウンタ１３３と、このカウンタ１３３の出力とシフトレジスタ１３１の出力に基づいてパラレルデータ（Ｒｘｏｕｔ０〜ＲｘｏｕｔＫ）を出力するラッチ回路１３２と、により構成されている。これにより、Ｒｘｉｎより順次入力されるシリアルデータを、カウンタ１３３の出力で与えられるタイミングで、パラレルデータとして変換して、Ｒｘｏｕｔ０〜Ｒｘｏｕｔｋよりパラレル出力する。第２の予備同期信号ＣＬ４はシリアルデータが正しいタイミングでパラレルデータに変換されるように、カウンタ１３３をリセットする。
【００７８】
また、図５のシリアルパラレル変換部１３０では、シリアルデータＤＡ１を入力してパラレルデータに変換するデータ変換手段としてのデマルチプレクサ１８２と、後述する第２の予備同期信号ＣＬ４とクロックＣＬ１に基づいて動作する計数手段としてのカウンタ１８８と、カウンタ１８８からの出力によりＲＥＳＥＴ状態とすることでデマルチプレクサ１８２の複数の各出力より各々出力されるデータの出力が各々制御される複数のＳＲフリップフロップ１８４（１８４−１〜１８４−Ｋ）と、これら各ＳＲフリップフロップ１８４（１８４−１〜１８４−Ｋ）からの各々の出力を、カウンタ１８８の出力に基づいてラッチして出力するラッチ回路１８６と、により構成している。この場合にも、Ｒｘｉｎより順次入力されるシリアルデータを、カウンタ１８８の出力で与えられるタイミングで、パラレルデータとして変換して、Ｒｘｏｕｔ０〜Ｒｘｏｕｔｋよりパラレル出力する。第２の予備同期信号ＣＬ４はシリアルデータが正しいタイミングでパラレルデータに変換されるように、カウンタ１８８をリセットする。
【００７９】
（シリアルデータについて）
本発明のシリアルデータとは、多数ビットをシリアルに有する単位データ列を、複数列連続して有するデータである。各単位データ列は例えば水平、垂直同期のための各１ビット（計２ビット）に加えて、映像信号の１画素のビット数を加えたビット数にて構成される。例えば上述した１８ビットカラー映像を表示する場合には、２ビット（垂直、水平同期）＋１８ビット（Ｒ，Ｇ，Ｂの階調値）＝２０ビットにて単位データ列が構成される。２０ビットの単位データ列は、例えば上位２ビットがそれぞれ垂直、水平同期のためのビットであり、残りの下位１８ビットがＲ，Ｇ，Ｂに各６ビットずつ割り当てられている。２４ビットカラー映像を表示する場合には、２＋２４＝２６ビットにて単位データ列が構成される。２６ビットの単位データ列は、例えば上位２ビットがそれぞれ水平、垂直同期のためのビットであり、残りがＲ，Ｇ，Ｂに各８ビットずつ割り当てられている。
【００８０】
このため、画面の画素数、ドットクロック、映像信号の転送レートは下記の表の通りとなる。
【００８１】
0003792408.tif 000002
すなわち、１８ビットカラー表示の場合には、ドットクロックを２０倍した値が転送レート（ｂｐｓ）となり、２４ビットカラー表示の場合には、ドットクロックを２６倍した値が転送レート（ｂｐｓ）となる。
【００８２】
また、ドットクロックＣＬ０と逓倍されたクロックＣＬ１の関係も、単位データ列が２０ビットであれば、例えば２５ＭＨｚのドットクロックを２０倍に逓倍した５００ＭＨｚが、クロックＣＬ１として用いられる。
【００８３】
なお、以下の説明では２０ビットのパラレル入力を、送信装置１０側にて１本の伝送ライン６０にてシリアル伝送する例について説明するが、複数の伝送ラインにてシリアル伝送しても良い。
【００８４】
以下、単位データ列が２０ビットの場合について説明すると、図６、図９の有効映像期間Ｔ８では、シリアルデータは「００ＸＸＸＸ・・・ＸＸＸＸ」であり、上位２ビットが共に“０”で、下位１８ビットの各値ＸはＲ，Ｇ，Ｂの各階調データに応じた値となる。この単位データ列は、図９の期間Ｔ８内に１または複数列設けられ、これを第１のデータ列と称する。一方、図６、図９に示す映像同期期間Ｔ７では、単位データ列の上位２ビットが“１”で下位１８ビットは“０”であり、「１１００００・・・００００」となっており、この単位データ列がシリアルデータをパラレルデータに変換する時の頭出し用の信号として検出される。この単位データ列も図９の期間Ｔ７内に１または複数列設けられ、これを第２のデータ列と称する。
【００８５】
ここで、この映像同期期間Ｔ７とは、垂直同期期間及び水平同期期間のいずれか一方または双方を意味する。そして、本発明では垂直同期期間及び水平同期期間の全てに上述した頭出し用信号を用いる必要はない。例えば、複数フレーム分連続して伝送される信号の最初の一つ又は複数の同期期間にのみ頭出し用の信号が形成されるいるだけでもよい。この場合、頭出しに用いられない映像同期期間Ｔ７には、通常の垂直同期期間または水平同期期間を示す単位データ列が配置される。例えば、垂直同期期間を意味する場合には、最上位ビットのみが“１”で他の１９ビットは全て“０”となる単位データ列が用いられる。一方、水平同期期間を意味する場合には、上位２ビット目のみが“１”で他の１９ビットは全て“０”となる単位データ列が用いられる。
【００８６】
（信号生成手段について）
次に、信号生成手段１４０の詳細な構成について、図２及び図３を用いて説明する。
【００８７】
信号生成手段１４０は、図２に示すように、第１の予備同期信号ＣＬ７を出力するデータ列検出手段１４１と、第１の予備同期信号ＣＬ７に基づいて第２の予備同期信号ＣＬ４を出力する同期信号出力手段であるフリップフロップＦＦ１と、データ列検出手段１４１に期間設定信号ＣＬ６を供給する期間設定信号生成手段１４４とを有する。
【００８８】
データ列検出手段１４１は、図３に示すように、クロックＣＬ１に基づいて、シリアルデータＤＡ１のうち単位データ列（Ｗビット例えば２０ビット）を一時保持するデータ保持手段としてのシフトレジスタ１４２を有する。
【００８９】
さらに、データ列検出手段１４１は、シフトレジスタ１４２の出力となるｋ本のラインより同時に出力されるデータであって、このシフトレジスタ１４２にて保持された前記単位データ列のうち、上位２ビットを除くＫ（＝Ｗ−２＝１８）ビットのデータ出力の電位を各々反転させる反転素子としての複数のインバータＩＮＶ１４２（１４２−１〜１４２−Ｋ）を有する。
【００９０】
また、データ列検出手段１４１は、シフトレジスタ１４２にて保持された前記単位データ列のうちの上位２ビットを出力する出力ラインＬ１、Ｌ２からの信号と、期間設定信号生成手段１４４からの期間設定信号ＣＬ６と、複数のインバータＩＮＶ１４２−１〜１４２−Ｋからの各々の出力とを入力するＡＮＤゲートＡＮＤ１を有する。
【００９１】
同期信号出力手段であるフリップフロップＦＦ１は、このＡＮＤゲートＡＮＤ１の出力である第１の予備同期信号ＣＬ７に基づいて第２の予備同期信号ＣＬ４を出力する。すなわち、シフトレジスタ１４２で保持された単位データ列が規定パターン（１１０００・・・０００）となり、かつ期間設定信号ＣＬ６が“１”のときにのみ、フリップフロップＦＦ１は第２の予備同期信号ＣＬ４を出力できる。なお、本例では、インバータＩＮＶ１４２−１〜１４２−Ｋ、ラインＬ１、Ｌ２、ＡＮＤゲートＡＮＤ１とで予備同期信号出力手段を形成している。
【００９２】
同期信号出力手段としてのフリップフロップＦＦ１は、シフトレジスタ１４２とＡＮＤゲートＡＮＤ１により生じるデータの変わり目のグリッチを除去するために設けられている。そして、第２の予備同期信号ＣＬ４は、第１の予備同期信号ＣＬ７同様に１発ずつ出力される。
【００９３】
尚、本例においては、フリップフロップＦＦ１により、第１の予備同期信号ＣＬ７に対応して第２の予備同期信号ＣＬ４を出力する構成とした。ここで、図３では、図示しないが、本実施の形態では、第２の予備同期信号ＣＬ４をカウントするカウンタを設けることが好ましい。このカウンタは、同期期間Ｔ７と対応する複数の第２の予備同期信号ＣＬ４をカウントアップして、映像信号の頭出し用の同期信号を出力する。
【００９４】
この場合、同期信号出力手段は、上記フリップフロップＦＦ１の構成に加えて、図示しない、第２の予備同期信号ＣＬ４をカウントするカウンタと、このカウンタ出力に基づいて第２の予備同期信号ＣＬ４が複数検出すると、映像信号の頭出し用の同期信号を１発出力する手段と、を有する。
【００９５】
こうすると、後述のように誤って例えば１発の第１の予備同期信号が検出されても、同期信号が出力されることがない。
【００９６】
また、期間設定信号生成手段１４４は、第１の予備同期信号ＣＬ７が複数連続して出力される期間を第１の期間（図７のＴ７）とし、第１の期間の始期から終期を含む期間を第２の期間（図７のＴ１）としたとき、第２の期間Ｔ１中に亘って所定の電位となる期間設定信号ＣＬ６を生成するものである。
【００９７】
そして、データ列検出手段１４１中のＡＮＤゲートＡＮＤ１は、期間設定信号ＣＬ６が“１”の場合に限って第１の予備同期信号ＣＬ７を出力することとなる。
【００９８】
このように、本例においては、上記規定パターンとなるという第１の条件に加えて、期間設定信号ＣＬ６がＨレベルの電位となる第２の条件が満たされた時に、第１の予備同期信号ＣＬ７が“１”となり、このときフリップフロップＦＦ１より第２の予備同期信号ＣＬ４が出力されるよう構成されている。この第１の期間Ｔ７は、第２の予備同期信号ＣＬ４を出力するためのゲートとして機能するため、本実施の形態を検出ゲート方式と称する。
【００９９】
期間設定信号生成手段１４４は、図３に示すように、クロックＣＬ１と、第１の予備同期信号ＣＬ７とに基づいて、図７に示すＳＲ−ＦＦの出力（映像同期検出信号）に示すように、出力を所定の期間（Ｔ１）に亘ってＨレベルとすることで、この期間Ｔ１中にのみ第２の予備同期信号ＣＬ４を出力するように制御するものである。
【０１００】
具体的には、期間設定信号生成手段１４４は、ＡＮＤゲートＡＮＤ１の出力ＣＬ７を入力とするインバータＩＮＶ１４４と、クロックＣＬ１に基づきカウントし、前記インバータＩＮＶ１４４の出力によりＣＬＲ（クリア）状態に設定される計数手段としてのカウンタ１４５と、前記クロックＣＬ１とカウンタ１４５のカウンタ値に基づいて、カウンタ値が予め設定された設定値Ｘ１（Ｘ１１・Ｘ１２・Ｘ１３・Ｘ１４）に到達すると出力信号１４７−１を出力する第１の設定手段としてのコンパレータ１と、前記クロックＣＬ１とカウンタ１４５のカウンタ値に基づいて、カウンタ値が予め設定された設定値Ｘ２（Ｘ２１・Ｘ２２・Ｘ２３・Ｘ２４）に到達すると出力信号１４７−２を出力する第２の設定手段としてのコンパレータ２と、前記クロックＣＬ１とカウンタ１４５のカウンタ値に基づいて、カウンタ値が予め設定された設定値Ｘ３（Ｘ３１・Ｘ３２・Ｘ３３・Ｘ３４＝カウンタ１４５の終点）に到達すると、出力信号１４７−３を出力してカウンタ１４５をイネーブル状態とする第３の設定手段としてのコンパレータ３と、コンパレータ１の出力信号１４７−１とコンパレータ３の出力信号１４７−３とインバータＩＮＶ１４４の出力とを入力とするＮＯＲゲートＮＯＲ１と、このＮＯＲゲートＮＯＲ１の出力によりＳＥＴ状態とし、コンパレータ２の出力信号１４７−２によりＲＥＳＥＴ状態として、期間設定信号ＣＬ６を出力するＳＲフリップフロップＦＦ２と、を含み構成される。
【０１０１】
即ち、コンパレータ１は、図７の期間Ｔ１の始期を設定する機能を有し、コンパレータ２は、図７の期間Ｔ１の終期を設定する機能を有する。従って、コンパレータ１の設定値Ｘ１は、図７の期間Ｔ２＋Ｔ３分のカウント値に設定することが好ましく、コンパレータ２の設定値Ｘ２は、図７の期間Ｔ３分のカウント値に設定することが好ましい。
【０１０２】
また、コンパレータ３は、カウンタ１４５でのカウント開始後、図７に示す期間Ｔ３＋Ｔ２＋Ｔ１３を越える期間（カウンタ１４５の終点）をカウント後に、出力電位を例えばＬレベルとするよう設定値Ｘ３が設定される。
【０１０３】
即ち、カウンタ１４５が設定値Ｘ３に達すると、コンパレータ３の出力信号１４７−３はＬレベルとなり、カウンタ１４５は、イネーブルＥＮ入力がＨレベルの時カウント動作をして、Ｌレベルの時カウントを止め、カウンタ１４５は現在の値をホールドする。すると、カウンタ１４５は、Ｘ３の値で停止したまま、出力信号１４７−３をＬレベルにし、期間設定信号ＣＬ６をＨレベルのままとする。
【０１０４】
ここで、シリアルデータ中に同期パターンを検出すると、インバータＩＮＶ４４によってカウンタがリセットされカウント動作が再開する。
【０１０５】
尚、より制御を精密にするために必要に応じて期間設定用の設定手段としてのコンパレータＮを、カウンタ１４５の出力線Ｘｎに複数段（Ｎ段）接続して形成する構成としても良い。
【０１０６】
（信号生成手段、データ列検出手段、同期信号出力手段の動作）
次に、上記のようなデータ処理システムに係るシリアルパラレル変換装置、信号生成手段の動作を、図１、図３、図７及び図８を用いて説明する。
【０１０７】
光−電気変換手段１５０より出力されたクロックＣＬ１は、レシーバ１６０−２を介してシリアルパラレル変換部１３０へと入力される。加えて、クロックＣＬ１は信号生成手段１４０へも入力される。
【０１０８】
シリアルパラレル変換部１３０では、信号生成手段１４０からのクロックＣＬ４と、クロックＣＬ１と、に基づいて、シリアルデータＤＡ１が、パラレルデータＲ、Ｇ、Ｂ、Ｈ−ｓｙｎｃ、Ｖ−ｓｙｎｃに変換されて出力される。
【０１０９】
これらの出力された各種データＲ、Ｇ、Ｂ、Ｈ−ｓｙｎｃ、Ｖ−ｓｙｎｃは、送信装置側に配設された他方の情報処理装置１００に入力される。また、信号生成手段１４０からのクロックＣＬ５も情報処理装置１００へ入力される。
【０１１０】
ここで、信号生成手段１４０の動作を説明する。信号生成手段１４０には、シリアルデータＤＡ１、クロックＣＬ１が各々入力される。そして、図３に示すように、シリアルデータＤＡ１は、先ず、信号生成手段１４０内に設けられたデータ列検出手段１４１のシフトレジスタ１４２に入力される。
【０１１１】
シフトレジスタ１４２では、シリアルデータの各単位データ列（例えば２０ビット）が保持され、シフトレジスタ１４２の各出力信号は、下位１８ビットがインバータＩＮＶ１４２−１、・・・、ＩＮＶ１４２−ｋを介して、上位２ビットがラインＬ１、Ｌ２を介してＡＮＤゲートＡＮＤ１の入力端子に入力される。
【０１１２】
従って、シフトレジスタ１４２の出力から、１１０００・・・０００（２０ビット）が出力され、かつ、期間設定信号ＣＬ６がＨレベルになった時のみ、ＡＮＤゲートＡＮＤ１の出力端子からＨレベルが出力される。
【０１１３】
この出力信号は、フリップフロップＦＦ１のＤ入力端子と、インバータＩＮＶ１４４へと各々入力される。
【０１１４】
そして、フリップフロップＦＦ１のＱ出力からは、第２の予備同期信号ＣＬ４が出力される。これにより、期間設定信号ＣＬ６がＨレベルであって、単位データ列が１１０００・・・０００（２０ビット）のときのみ第２の予備同期信号ＣＬ４がＨレベルとなって出力される。
【０１１５】
ここで、伝送される単位データ列には、図６に示すように、上位２ビットが映像同期信号（水平同期信号Ｈ−ｓｙｎｃ、垂直同期信号Ｖ−ｓｙｎｃ）がアクティブであるか否かを意味し、下位１８ビットは映像信号（Ｒ・Ｇ・Ｂ）の階調値を意味する。
【０１１６】
従って、上位２ビットがＨレベルとなるとき（映像同期信号がイネーブル）、下位１８ビットに意味を持たなくてよいため、図６の映像同期期間Ｔ７内の第２のデータ列を構成する単位データ列は、下位１８ビットすべてをＬレベルになるように設定して、頭出し用の規定ビットパターンとしている。ただし、映像同期信号がディスイネーブルとなる図６の期間Ｔ８内にも、２ビット“Ｈ”が続いた後に１８ビット“Ｌ”が続く場合もあり得る。
【０１１７】
そこで、図７に示すタイミングチャートのように、映像同期信号がイネーブル（Ｈレベル）となるＴ７期間を含む期間Ｔ１中にのみ期間設定信号Ｌ６を“Ｈ”とし、この期間Ｔ１中にのみ第２の予備同期信号ＣＬ４が信号生成手段１４０から出力されれるようにしている。
【０１１８】
即ち、映像同期信号がＨレベルとなる直前より、映像同期信号がＬレベルとなる直後までの期間（図７のＴ１期間）、ＳＲフリップフロップＦＦ２の出力である期間設定信号ＣＬ６の出力をＨレベルとする。これにより、期間設定信号ＣＬ６の出力がＨレベルとなる期間中にのみ、図３のＡＮＤゲートＡＮＤ１の出力は、Ｈレベルとなって、第２の予備同期信号ＣＬ４が出力される。
【０１１９】
尚、図６に示すように映像同期信号がＨレベルである期間Ｔ７中は、シリアルデータ中の単位データ列は、「１１０００・・・００」（２０ビット）を１周期（Ｔ１１期間）とするパターンが複数列（例えば図６では６列）繰り返えされる。この場合に、第２の予備同期信号ＣＬ４の出力は、例えば図３のフリップフロップＦＦ１等の構成に起因して、期間Ｔ７内の第２のデータ列中の最初の単位データ列「１１０００・・・００」（２０ビット）の先頭ビットの出力に対して、図６、図７に示す期間Ｔ１２（１クロック）だけ遅延されて出力される。
【０１２０】
従って、期間Ｔ７中の各単位データ列「１１０００・・・００」（２０ビット）に対応する第１の予備同期信号ＣＬ７は、期間Ｔ７の始期に対して期間Ｔ１２だけ遅延して出力されるが、各第１の予備同期信号の出力間隔は期間Ｔ１１で、各単位データ列「１１０００・・・００」（２０ビット）の間隔と等しく形成され、第２の予備同期信号ＣＬ４がＨレベルとなるタイミングは、映像信号の期間Ｔ８の先頭位置のタイミングを正確に反映していると言える。
【０１２１】
以上のようにして、シリアルデータの中から期間Ｔ７内の単位データ列「１１０００・・・００」（２０ビット）を検出し、この検出に基づいて第２の予備同期信号ＣＬ４を出力できる。これにより、シリアルパラレル変換部１３０にて複数の群の単位データ列よりなるシリアルデータをパラレルデータに変換する際には、前記第２の予備同期信号ＣＬ４の出力により、期間Ｔ８の映像信号の先頭ビットの位置を検出できるので、映像信号の先頭ビットを例えばＲｘｏｕｔ１端子より出力でき、正確なシリアルパラレル変換を行なうことができる。
【０１２２】
そして、期間Ｔ１１毎に第２の予備同期信号ＣＬ４が規定の数だけカウントされると、そのタイミングでシリアルパラレル変換を行なうことができる。
【０１２３】
なお、本例においては、頭出し用の単位データ列「１１０００・・・００」（２０ビット）の生成は、図１の送信装置１２側におけるパラレルシリアル変換部２０の入力に水平同期信号Ｈ−ｓｙｎｃ、垂直同期信号Ｖ−ｓｙｎｃの入力が形成されていることから、送信装置１２にて形成することができる。
【０１２４】
（期間設定信号の生成動作）
次に、期間設定信号ＣＬ６の生成動作について説明する。
【０１２５】
先ず、期間信号生成手段１４４には、上記ＡＮＤゲートＡＮＤ１の出力端子からの第１の予備同期信号ＣＬ７と、クロックＣＬ１とが入力される。
【０１２６】
第１の予備同期信号ＣＬ７はインバータＩＮＶ１４４に入力され、インバータＩＮＶ１４４からの出力信号は、カウンタ１４５の端子ＣＬＲに入力される。従って、第１の予備同期信号ＣＬ７がＨレベルの時にはカウンタ１４５はクリアされる。この様子を示したのが、図７のタイミングチャートである。図７において、第１の予備同期信号ＣＬ７がＨレベルとなる毎に、カウンター１４５はＣＬＲ（クリア）される。
【０１２７】
ここで、カウンター１４５がクリアにされた後、カウンター１４５がクロックＣＬ１をカウントし、図７に示すＴ１３期間経過後のカウント値に達すると、コンパレータ２（１４６−２）の出力は、Ｌレベルとなる。
【０１２８】
そして、ＳＲフリップフロップＦＦ２のＲＥＳＥＴ入力には、コンパレータ２（１４６−２）からの出力信号が入力され、図７に示すようにＳＲフリップフロップＦＦ２の出力である期間設定信号ＣＬ６はＬレベルになる。これにより、図７に示す第２の期間Ｔ７の終期が設定される。
【０１２９】
カウンター１４５は引き続きクロックＣＬ１をカウントし、図７の期間（Ｔ３＋Ｔ２）に相当するカウント値に達すると、コンパレータ１（１４６−１）の出力はＬレベルとなる。これにより、ＮＯＲゲートＮＯＲ１を介してＳＲフリップフロップＦＦ２はＳＥＴ状態となり、ＳＲフリップフロップＦＦ２の出力である期間設定信号号ＣＬ６は、Ｈレベルとなる。従って、図７に示す第２の期間Ｔ１の始期が設定される。
【０１３０】
以降は、これを繰り返すことで、図７に示すように、映像同期信号がイネーブルとなる第１の期間Ｔ７の始期から終期を含む第２の期間Ｔ１にて、ＳＲフリップフロップＦＦ２の出力である期間設定信号ＣＬ６をＨレベルとすることができる。
【０１３１】
このようにして、コンパレータ１（１４６−１）、コンパレータ２（１４６−２）により、期間設定信号ＣＬ６をＴ２期間に亘ってＨレベルとすることができる。
【０１３２】
次に、例えば図８に示すように、コンパレータ１の出力がＬレベルになった後に、映像信号の単位データ列が偶然に規定パターン１１０００・・・０００（２０ビット）となる場合がある。この場合、カウンタ１４５がリセット（クリア）され、その後Ｔ３期間経過後にコンパレータ２の出力がＬレベルとなる。こうすると、期間設定信号ＣＬ６が期間Ｔ７以外にＨレベルとなり、かつその期間Ｔ７以外に、規定パターン１１０００・・・０００（２０ビット）の単位データ列が検出されることになる。この場合、ＡＮＤゲートＡＮＤ１より第１の予備同期信号ＣＬ７が出力されるが、上述の単位データ列（１１０００・・・０００）が連続する可能性は極めて低いので、第１の予備同期信号ＣＬ７が２発以上連続することはほとんどない。この場合、カウンター１４５が期間Ｔ３に相当するカウント値に達するので、図８に示すようにコンパレータ２（１４６−２）の出力がＬレベルとなり、期間設定信号ＣＬ６（ＳＲフリップフロップＦＦ２の出力）はすぐにＬレベルとなる。
【０１３３】
そして、Ｔ３＋Ｔ２期間後にコンパレータ１（１４６−１）の出力がＬレベルとなる。
【０１３４】
その後、カウンター１４５がそのカウントアップ値（図８の期間Ｔ３＋Ｔ２＋Ｔ４）に達すると、コンパレータ３（１４６−３）の出力がＨレベル（信号線１４７−３はＬレベル）となる。これにより、コンパレータ３は、コンパレータ１に代わって、Ｎ０ＲゲートＮ０Ｒ１を介してＳＲフリップフロップＦＦ２をセットし、期間設定信号ＣＬ６をＨレベルに設定することができる。なお、カウンタ１４５の出力が設定値Ｘ３に達し、コンパレータ３の出力がＬレベルになると、カウンタ１４５のイネーブル入力ＥＮがＬレベルになるので、カウント動作は停止してカウンタ１４５のカウンタ値はＸ３に保持されたままとなる。従って、期間設定信号ＣＬ６をその後図８の期間Ｔ５に亘ってＨレベルに保持できる。期間Ｔ５経過後は、本来の頭出し用の単位データ列である１１０００・・・０００（２０ビット）が検出されるので、正常な頭出し動作に復帰することができる。
【０１３５】
（電気−光変換手段について）
次に、電気−光変換手段５０の詳細について説明する。図１において、送信側の電気−光信号変換手段５０には、例えば面発光レーザ、特に多波長面発光レーザ、マルチビーム面発光レーザ等を用いる。
【０１３６】
従来、このように通信等に用いられる半導体レーザーとしては、端面発光型レーザー等が挙げられるが、この端面発光型レーザでは、しきい値が２０〜５０ｍＡの値で比較的大きいため、大きなバイアス電流を流す必要があった。また、しきい値の温度依存性が大きいため、光出力をモニタして光出力が一定になるように電流を制御するフィードバック制御（オートパワーコントロール）が必要になる。従って、端面発光型レーザを使うには専用のドライバが必要になり、システムが複雑化する。
【０１３７】
これに対し本例に用いられる面発光レーザでは、しきい値が０．０５〜１０ｍＡと小さく、しかも、しきい値の温度依存性を殆どなくすことができるため、単純な変調回路で面発光レーザを駆動できる。従って、面発光レーザを用いることで、レーザドライバの低価格化が可能である。
【０１３８】
このため、例えば、パラレルシリアル変換部を構成するＣＭＯＳ回路の出力段を面発光レーザに接続するだけで、電気信号に対応した光信号を得ることができ、システム構成上もっとも単純で低コストなものができる。さらに、面発光レーザは縦シングルモードであるため、単色性に優れ、波長の安定度が高く、光ファイバとの結合効率が高い等の効果もある。
【０１３９】
さらに加えて、面発光レーザは、半導体基板面に対して垂直に光を発するので、ＣＭＯＳ回路等のＩＣチップ上に、チップボンディングしたハイブリッドＩＣとして実装が可能である。また、パッケージを一つにでき、低コスト化できる。
【０１４０】
多波長面発光レーザでは、異なる波長の面発光レーザを、数十ミクロンの間隔で配置する事ができる。このため、径の大きい（１００ミクロン以上）の光ファイバと多波長面発光レーザーとを結合することで、出射される異なる波長の光を一本の光ファイバにて伝送できる。従って、１本の光ファイバでシリアルデータと逓倍されたクロック、あるいは複数のシリアルデータと逓倍されたクロックを伝送できる。
【０１４１】
マルチビーム面発光レーザーでは、半導体の断面構造上、一枚の半導体基板で複数の発光点（光出射部）スポットを有しているために、当該複数の発光点と光ファイバーの入光部との位置決めが容易となるという、レイアウト上の効果もある。
【０１４２】
ここで、リボン状にした複数本の光ファイバ、あるいは、蜂の巣状に束ねた複数本の光ファイバを用いる場合に、マルチビーム面発光レーザーの発光点を、この光ファイバの配列に対応した位置に配置すればよい。これにより、位置決めの精度を向上させ、低コストで複数本のファイバによる伝送が可能になる。また、面発光レーザの作製が容易となる。
【０１４３】
以上のように本実施の形態１によれば、パターンを検出することでシリアルデータからパラレルデータへの変換時に、先頭ビットを認識できる。このため、クロック中に先頭ビットの情報を含ませることなく、シリアルパラレル変換が可能になり、ドットクロックＣＬ０ではなく逓倍されたクロックＣＬ１を伝送することが可能となる。
【０１４４】
ここで、ＣＲＴ等に画像情報を送る場合は、ＣＲＴのＲＧＢ画素とピクセル数が完全に一致する必要がないため、アナログ方式で伝送しても画像の劣化は少ない。しかし、液晶表示パネルでは、ＲＧＢ画素とピクセル数とが完全に一致する必要があり、これがずれると顕著な画像劣化が生じる。これに対して本例では、シリアルパラレル変換部による変換を正確に行なうことができるため、液晶表示パネル上の画像劣化を防止できる。また、受信装置にＰＬＬが必要ないのでコストダウンが図れる。
【０１４５】
また、逓倍されたクロックＣＬ１の周波数は比較的高いが、光信号により逓倍されたクロック信号、映像情報等を伝送することによって、従来のような電気信号の伝送による電磁波障害を防止して、ＥＭＩを著しく低減できる。
【０１４６】
さらに、従来のようなアナログ方式では伝送距離に限界があった。これに対して本例では、デジタル方式と光伝送とを組合せることにより、長距離の伝送が可能となる。但し、デジタル伝送の場合には、きわめて大きな伝送量が必要になる。また、高転送容量化、長距離化、ケーブルの細線化、低消費電力化が可能になる。
【０１４７】
多波長面発光レーザを用いることによって、ファイバの本数を増やさずに、帯域を下げることができ、同一帯域では大容量のデータを転送でき、高精細な大型ディスプレイを動作させることができる。さらに、マルチビーム面発光レーザを用いることによって、面発光レーザのコストを増大させずに、転送容量を増加させることができる。
【０１４８】
なお、上記実施の形態では、図１に示すように、本例のシリアルパラレル変換装置１２０は、シリアルパラレル変換部１３０、信号生成手段１４０、レシーバ６０−１・６０−２でワンチップに構成されるが、この場合には、ＰＩＮフォトダイオードのプリアンプ（トランスインピーダンスアンプ）等は光−電気変換手段１５０内に配置される。
【０１４９】
また、送信側では、パラレルシリアル変換部２０、ＰＬＬ３０、ドライバ４０−１・４０−２がワンチップに構成される。但し、ドライバ４０−１、４０−２を含んでワンチップ化できるのは、上記の通り面発光レーザを用いて、ドライバがＣＭＯＳ回路等で構成できる場合に限る。
【０１５０】
さらに、上記実施の形態では、図９のタイミングチャートにおいて、シリアルデータの映像同期信号のデータ列と映像信号のデータ列との間の間隔（期間Ｔ９）を形成する構成としたが、これに限定されず、期間Ｔ９を形成せずに、図１０に示すようなタイミングチャートを生成するように形成しても良い。ただし、切換タイミングに余裕を持たせる観点から間隔を要することが好ましい。
【０１５１】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図１１（Ａ）（Ｂ）には、上記した検出ゲート方式に変えて付加ビット方式と称される手法を用いたシリアルパラレル変換装置の一例を示すブロック図が示されている。尚、上記実施の形態１と同様の共通する構成については、その詳細な説明は省略する。
【０１５２】
本例のシリアルパラレル変換装置では、図１１（Ａ）に示すように、上述の信号生成手段として同期信号生成部２００のみの構成としている。この同期信号生成部２００が、上記実施の形態１の同期信号生成部と異なるのは、シリアルデータとして転送される単位データ列として、頭出し用の規定ビットパターンを、階調データには生じ得ない、ユニークパターンデータ列を検出したときにのみ同期信号ＣＬ４を出力する構成とした点にある。
【０１５３】
例えば、１８ビットカラー映像信号を例に挙げると、上述の実施の形態１では垂直、水平同期用の２ビットを加えた２０ビットにて単位データ列を構成したが、本例では付加ビットを例えば１ビット付加して２１ビットにて単位データ列を構成する。このとき、最上位ビットを垂直同期用（垂直同期期間でＨレベル）とし、上位２ビット目を付加ビット（常にＨレベル）ととし、上位３ビット目を水平同期用（水平同期期間でＨレベル）とし、それ以外の１８ビットをＲ，Ｇ，Ｂの階調用に６ビットずつ割り当てる。このとき、頭出しに用いるユニークパターンデータ列を１１１０００・・・０００（２１ビット）とする。映像表示期間の単位データ列は０１０ＸＸＸ・・・ＸＸＸ（２１ビット）となる。
【０１５４】
このとき同期信号生成部２００の回路構成は以下のようになる。
【０１５５】
すなわち、図１１（Ａ）に示すように、シフトレジスタ２０２の出力端子とＡＮＤゲートＡＮＤ２００の入力端子との間において、上位３ビットが出力されるラインをＬｎ＝３としてＬ１、Ｌ２、Ｌ３とし、残りの下位１８ビットが出力されるインバータＩＮＶ２０３−１〜２０３−ｋをｋ＝Ｗ−３＝２１−３＝１８個形成する。
【０１５６】
このようにすることで、同期信号生成部２００内に、インバータＩＮＶ２０３−１〜２０３−ｋ、ラインＬ１、Ｌ２、Ｌ３、ＡＮＤゲートＡＮＤ２００、シフトレジスタ２０２にてユニークパターンから成る単位データ列を検出するデータ列検出手段を構成することができる。尚、フリップフロップＦＦ２００は、上記実施の形態１におけるフリップフロップＦＦ１と同様の機能を有する。
【０１５７】
そして、上記のようなユニークパターンデータ列１１１０００・・・０００（２１ビット）を生成するには、図１１（Ｂ）に示すように、予め、送信装置側にてシリアルデータ中のユニークパターンデータ例を形成するデータ列生成手段としてのパラレルシリアル変換部２１０を形成すれば良い。
【０１５８】
このパラレルシリアル変換部２１０は、上述の実施の形態１のパラレルシリアル変換部とは異なり、上位２ビット目に対応する入力端子をＶＤＤ（Ｈレベル電位）に接続し、残りのビットに対応する入力端子Ｔｘｉｎ０〜Ｔｘｉｎｋを通常の入力端子としている。
【０１５９】
これにより、ユニークパターンデータ列１１１０００・・・０００（Ｗビット）を生成するには、上位２ビット目の「１」を生成するための入力端子１本をＶＤＤに接続する構成とし、残りｋ本（ｋ＝２１−１＝２０）の入力端子Ｔｘｉｎ０〜Ｔｘｉｎｋを通常の入力端子として構成すればよい。この場合は、最上位ビットに対応する入力端子Ｔｘｉｎ０には、垂直同期信号Ｈ−ｓｙｎｃが入力され、上位３ビット目に対応する入力端子Ｔｘｉｎ１には水平同期信号Ｖ−ｓｙｎｃが入力され、他のビットにはＲ，Ｇ，Ｂの階調値が入力される。
【０１６０】
このようにすることで、単位データ列の上位２ビット目には付加ビットとして常に「１」が付加され、計２１ビットの単位データ列がシリアル出力される。
【０１６１】
ここで、映像信号伝送中は、図１３の上段ようなパターンが伝送されるのに対し、映像同期信号イネーブル時には、図１３の下段ようなパターンにて伝送されるので、映像信号伝送中には、３ビット連続して「１」となり、引き続き１８ビットが「０」となる「１１１０００００００００００００００００」のパターンを決して見つける事はできない。換言すれば、映像信号の階調値として３ビット連続して「１」となっても、その後の１８ビット以内に必ず付加ビットの「１」が存在することとなる。従って、このユニークパターンは必ず図１２の映像同期信号がイネーブルのときにのみ検出されるので、フリップフロップＦＦ２００の出力ＣＬ４を映像信号の頭出し用の同期信号として使用できる。しかも、実施の形態１のように、カウンター、コンパレータ、フリップフロップを設けて図７の第２の期間Ｔ１をゲートとして検出する必要もないので、回路構成も簡易とできる。
【０１６２】
尚、このユニークパターンとしては、上記の例に限らず、映像信号にないパターンの単位データ列パターンであればよく、種々パターンが考えられる。例えば、上記例では付加ビットを１ビットとしたが、付加ビットは、Ｎ（Ｎ≧１）ビットであっても良い。
【０１６３】
［実施の形態３］
次に、上述の情報処理装置を用いた電子機器の実施の形態について図１４を用いて説明する。
【０１６４】
本例の電子機器は、上述のシリアルパラレル変換装置１２０と、このシリアルパラレル変換装置１２０に接続された情報処理装置１００とにより構成される。
【０１６５】
この情報処理装置１００の内部構成は、例えば図１４に示すものが挙げられる。情報処理装置１００は、シリアルパラレル変換装置１２０から映像信号Ｒ、Ｇ、Ｂと水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣとを入力し、書込アドレスＳＷＡ・書込データＤ１・ライトリード切換信号ＳＲＤ・を送出するフレームメモリ書込回路１０２と、映像信号であるデータＤ１を格納するフレームメモリ１０６と、フレームメモリ１０６から格納された映像信号を表示データＤ２として読み出すフレームメモリ読出及び液晶表示制御回路１０３と、映像表示を行なう液晶表示パネル１０４と、フレームメモリ１０６に接続されて映像データの補間や誤り訂正、伸張などを行なう映像処理回路１０１と、を有している。
【０１６６】
また、クロック制御信号ＣＬ５に基づき、書込アドレスを変換してフレームメモリ１０６に供給する書込アドレス変換回路１０５が設けられている。
【０１６７】
上述の装置ににおいて、フレームメモリ書込回路１０２は、伝送装置１２０からの水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣに基づき、書込アドレスＳＷＡを生成して書込アドレス変換回路１０５に供給する。
【０１６８】
また、フレームメモリ書込回路１０２は、映像信号Ｒ、Ｇ、Ｂを垂直同期信号ＶＳＹＮＣに同期させると共に、水平同期信号ＨＳＹＮＣに対応させた書込データＤ１とライトリード切換信号ＳＲＤをフレームメモリ１０６に送出する。ここで、書込アドレス変換回路１０５は、書込アドレスＳＷＡを任意のアドレスに変換してフレームメモリ１０６に送出する。フレームメモリ１０６は、信号ＳＲＤに同期して書込モードとなり、書込データＤ１を所定のアドレスに書き込む。
【０１６９】
フレームメモリ読出及び液晶表示制御回路１０３は、各信号ＨＳＹＮＣ、ＶＳＹＮＣを入力してフレームメモリ１０６に書込れた順序で読出し、液晶制御信号と共に、液晶表示パネル１０４に供給する。
【０１７０】
液晶表示パネル１０４は、液晶表示ドライバを有し、このドライバが液晶制御信号に基づき、１フレームにおける所定数の水平同期信号ＨＳＹＮＣに対応した映像を表示する。
【０１７１】
１フレーム中の映像同期信号Ｒ、Ｇ、Ｂは、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに対応してフレームメモリ１０６に取り込まれ、取り込まれた映像信号は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに基づき、フレームメモリ１０６から読み出されて、所定数の水平同期信号に対応して表示される。
【０１７２】
なお、液晶表示パネル１０４内には、駆動手段及び表示パネルがＬＣＤモジュールとして構成され、この駆動手段には、信号線ドライバ、走査線ドライバ、電源回路等を有する。
【０１７３】
また、上記電子機器に、表示情報出力源を設けても良い。この場合、表示情報出力源は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成される。また、液晶表示制御回路は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。
【０１７４】
このような構成の電子機器として、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子計算機、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１７５】
［実施の形態４］
次に、上述のデータ伝送システムを、一般のパーソナルコンピュータや液晶表示装置に適用した例を図１５に示す。
【０１７６】
同図では、一方の情報処理装置としてＰＣ３００が使用され、他方の情報処理装置として液晶表示装置４００が使用されている。また、シリアルパラレル変換部にはシリアライザ３２０が使用され、パラレルシリアル変換部としてはデシリアライザ４３０を形成している。そして、伝送手段として複数本の光ファイバ３５０を形成している。即ち、シリアルデータ伝送用の伝送経路を複数形成している。
【０１７７】
従って、シリアライザ３２０に複数の出力端子を形成し、デシリアライザ４３０に複数の入力端子を形成することにより、データ容量に応じて複数のシリアルデータをパラレルに転送できる。尚、クロックを伝送する伝送経路も必要に応じて複数にて形成する構成としても良い。
【０１７８】
尚、本発明に係る装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば本例では、ユニークパターンデータ列を１１１００００・・・０００としたが、これに限定されず、要は映像信号中にないユニークパターンデータ列であれば良く、例えば「００００１１１００００」「００００・・・００００１１１」「００００・・・０００１１１１」等であっても良い。このような場合の回路構成は、上述のユニークパターン生成部としての送信側のパラレルシリアル変換部の対応するビットの「１」となるピンの箇所を「Ｈ」レベルとなるように設定すると共に、信号生成手段に係る同期信号生成部のＡＮＤゲートＡＮＤ１の入力とシフトレジスタ１４２との間の配線構成を上記各ユニークパターンに対応して配設すれば良い。
【０１７９】
例えばユニークパターンデータ列が「００００・・・００００１１１」である場合には、パラレルシリアル変換部２０の入力端子の最下部より３つの端子にＶＣＣの電位を供給する構成とし、同期信号生成部では、左から３つをＬ１、Ｌ２、Ｌ３とし、残りをすべてインバータＩＮＶとする構成となる。
【０１８０】
また、液晶表示装置としてＬＣＤディスプレイを使用した場合について説明したが、本発明ではこれに限定されず、例えば薄型のブラウン管、あるいは液晶シャッター等を用いた小型テレビ、プラズマディスプレイ、エレクトロルミネッセンス、等の種々の表示装置を使用することができる。
【０１８１】
また、双方に液晶表示装置を用い、各々に上述のシリアルパラレル変換装置を含む受信装置及び送信装置を各々液晶表示装置に形成し、双方向通信を可能としたシステム構成であっても良い。
【０１８２】
【図面の簡単な説明】
【図１】本発明のデータ伝送システムの実施の形態の一例の全体を示す機能ブロック図である。
【図２】図１の信号生成手段の詳細を示すブロック図である。
【図３】図２の詳細を示す回路図である。
【図４】図１のシリアルパラレル変換部の一例を示すブロック図である。
【図５】図１のシリアルパラレル変換部の他例を示すブロック図である。
【図６】図２のブロック図の動作の一例を示すタイミングチャートである。
【図７】図３の回路の動作の一例を示すタイミングチャートである。
【図８】図３の回路の動作の一例を示すタイミングチャートである。
【図９】図２のブロック図の動作の一例を示すタイミングチャートである。
【図１０】図２のブロック図の動作の一例を示すタイミングチャートである。
【図１１】同図（Ａ）は、図１の信号生成手段の他の例の詳細を示す回路図であり、同図（Ｂ）は、図１のパラレルシリアル変換部の詳細を示すブロック図である。
【図１２】図１２の回路の動作を示すタイミングチャートである。
【図１３】図１２の回路にて伝送されるシリアルデータのデータ列の一例を示す説明図である。
【図１４】図１の液晶表示装置の詳細を示す機能ブロック図である。
【図１５】本発明に係る情報伝送システムの他の実施の形態の一例を示すブロック図である。
【図１６】従来のデータ伝送システムの全体構成を示すブロック図である。
【図１７】図１６の動作を示すタイミングチャートである。
【図１８】図１６の動作を示すタイミングチャートである。
【図１９】  図１６の動作を示すタイミングチャートである。
【符号の説明】
１    データ伝送システム
１０、５００、６００  情報処理装置
２０、２１０、５２０  パラレルシリアル変換手段
３０、５３０、６２０  ＰＬＬ
５０  電気−光信号変換手段
６０  伝送手段
１００  情報処理装置
１２０  シリアルパラレル変換装置
１３０、１８０、６１０  シリアルパラレル変換手段
１４０  信号生成手段
１４１  データ列検出手段
１４２、２０２  シフトレジスタ
１４３  予備同期信号出力手段
１４４  期間設定信号生成手段
１４５  カウンタ
１５０  光−電気信号変換手段
【図１】
0003792408.tif 000003
【図２】
0003792408.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003792408.tif 000018
【図１７】
0003792408.tif 000019
【図１８】
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【図１９】
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