(57)【特許請求の範囲】
【請求項１】
順次に増加する第１アドレスを発生するアップカウンタと、
前記第１アドレスを反転させて順次に減少する第２アドレスを発生させる反転器と、
制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択してテストしようとするメモリのアドレスとして出力する選択器とを具備することを特徴とするメモリ自己テスト回路のアドレス発生器。
【請求項２】
前記選択器は、前記制御信号が第１論理状態である時に前記第１アドレスを前記メモリのアドレスとして出力し、前記制御信号が第２論理状態である時は前記第２アドレスを前記メモリのアドレスとして出力することを特徴とする請求項１に記載のメモリ自己テスト回路のアドレス発生器。
【請求項３】
前記選択器はマルチプレクサであることを特徴とする請求項２に記載のメモリ自己テスト回路のアドレス発生器。
【請求項４】
前記メモリのアドレスの数は２の指数乗個であることを特徴とする請求項１に記載のメモリ自己テスト回路のアドレス発生器。
【請求項５】
テストしようとするメモリの最大アドレス値まで順次に増加する第１アドレスを発生するアップカウンタと、
前記最大アドレス値から前記第１アドレスを引いて順次に減少する第２アドレスを発生する引き算器と、
制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択して前記メモリのアドレスとして出力する選択器とを具備することを特徴とするメモリ自己テスト回路のアドレス発生器。
【請求項６】
前記選択器は、前記制御信号が第１論理状態である時に前記第１アドレスを前記メモリのアドレスとして出力し、前記制御信号が第２論理状態である時は前記第２アドレスを前記メモリのアドレスとして出力することを特徴とする請求項５に記載のメモリ自己テスト回路のアドレス発生器。
【請求項７】
前記選択器はマルチプレクサであることを特徴とする請求項６に記載のメモリ自己テスト回路のアドレス発生器。
【請求項８】
前記メモリのアドレスの数は２の指数乗個以外の数であることを特徴とする請求項５に記載のメモリ自己テスト回路のアドレス発生器。
【請求項９】
半導体装置に内蔵されているメモリをテストするためのメモリ自己テスト回路（メモリBIST回路）において、
BIST動作を制御するために具現されたテストアルゴリズムによって制御信号を発生するBIST制御器と、このBIST制御器により制御され前記メモリに書込むデータを発生し、かつ前記メモリから読出されたデータと比較するための比較データを発生するデータ発生器と、前記BIST制御器により制御され具現されたテストアルゴリズムによって前記メモリのアドレスを発生するアドレス発生器と、前記BIST制御器により制御され前記メモリから読出されたデータと前記比較データを比較する比較器と、前記BIST制御器により制御され進行する前記テストアルゴリズムの各段階をカウントする段階計数器とを具備し、
前記アドレス発生器は、
順次に増加する第１アドレスを発生するアップカウンタと、
前記第１アドレスを反転させて順次に減少する第２アドレスを発生させる反転器と、
前記BIST制御器から発生したアップダウン制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択して前記メモリのアドレスとして出力する選択器とを具備することを特徴とするメモリ自己テスト回路。
【請求項１０】
前記選択器は、前記アップダウン制御信号が第１論理状態である時に前記第１アドレスを前記メモリのアドレスとして出力し、前記アップダウン制御信号が第２論理状態である時は前記第２アドレスを前記メモリのアドレスとして出力することを特徴とする請求項９に記載のメモリ自己テスト回路。
【請求項１１】
前記選択器はマルチプレクサであることを特徴とする請求項１０に記載のメモリ自己テスト回路。
【請求項１２】
前記メモリのアドレスの数は２の指数乗個であることを特徴とする請求項９に記載のメモリ自己テスト回路。
【請求項１３】
半導体装置に内蔵されているメモリをテストするためのメモリ自己テスト回路（メモリBIST回路）において、
BIST動作を制御するために具現されたテストアルゴリズムによって制御信号を発生するBIST制御器と、このBIST制御器により制御され前記メモリに書込むデータを発生し、かつ前記メモリから読出されたデータと比較するための比較データを発生するデータ発生器と、前記BIST制御器により制御され具現されたテストアルゴリズムによって前記メモリのアドレスを発生するアドレス発生器と、前記BIST制御器により制御され前記メモリから読出されたデータと前記比較データを比較する比較器と、前記BIST制御器により制御され進行する前記テストアルゴリズムの各段階をカウントする段階計数器とを具備し、
前記アドレス発生器は、
前記メモリの最大アドレス値まで順次に増加する第１アドレスを発生するアップカウンタと、
前記最大アドレス値から前記第１アドレスを引いて順次に減少する第２アドレスを発生する引き算器と、
前記BIST制御器から発生したアップダウン制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択して前記メモリのアドレスとして出力する選択器とを具備することを特徴とするメモリ自己テスト回路。
【請求項１４】
前記選択器は、前記アップダウン制御信号が第１論理状態である時に前記第１アドレスを前記メモリのアドレスとして出力し、前記アップダウン制御信号が第２論理状態である時は前記第２アドレスを前記メモリのアドレスとして出力することを特徴とする請求項１３に記載のメモリ自己テスト回路。
【請求項１５】
前記選択器はマルチプレクサであることを特徴とする請求項１４に記載のメモリ自己テスト回路。
【請求項１６】
前記メモリのアドレスの数は２の指数乗個以外の数であることを特徴とする請求項１３に記載のメモリ自己テスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ自己テスト回路に係り、特にアドレス発生器及びアドレス発生方法とこれを利用したメモリ自己テスト回路に関する。
【０００２】
【従来の技術】
近年、半導体装置の集積度が増加し機能が複雑になるに従って半導体装置を効率よくテストするための多様な方法が研究されている。特に半導体装置に内蔵されているメモリを効率よくテストするためにメモリ自己テスト（メモリBIST(Built-in Self Test)）という方法が開発され、これはメモリテストアルゴリズムを具現した回路を利用し内蔵されたメモリをテストする方法である。特に、テストしようとするメモリがSRAMである場合、これをSRAM BIST という。
【０００３】
【発明が解決しようとする課題】
通常、SRAM BIST 回路は、BIST動作を制御するBIST制御器と、SRAMに書込むデータを発生するデータ発生器と、SRAMに対するアドレスを発生するアドレス発生器と、SRAMから読出されたデータを比較する比較器と、具現されたテストアルゴリズムの各段階をカウントする段階計数器を具備する。この構成要素中アドレス発生器は、通常、具現されたテストアルゴリズムによってアップカウンティング及びダウンカウンティングをすべて実行するが、このアドレス発生器をアップダウンカウンタを利用して設計した場合は、チップ面積を最適な大きさにすることがむずかしい。この点をより詳細に説明すれば、テストしようとするSRAMに対するアドレスの大きさが２の指数乗個である場合、アップダウンカウンタを利用してアドレス発生器を容易に実現できるが、アドレス発生器のチップ面積が大きくなる短所がある。また、テストしようとするSRAMに対するアドレスの大きさが２の指数乗個でない場合には、アップダウンカウンタを利用してアドレス発生器を実現すれば、前記アップダウンカウンタ以外の回路が多く追加される短所があり、一方アップカウンタとダウンカウンタの２つを利用してアドレス発生器を実現すれば、回路の実現は簡単になるが、アドレス発生器のチップ面積が大きくなる短所がある。
【０００４】
したがって、本発明の目的は、メモリBIST回路においてチップ面積が小さいアドレス発生器を提供することにある。
本発明の他の目的は、前記アドレス発生器を利用したメモリBIST回路を提供することにある。
本発明の更に他の目的は、メモリBIST回路において効率的なアドレス発生方法を提供することにある。
【０００５】
【課題を解決するための手段】
テストしようとするメモリのアドレスの数が２の指数乗個である場合に、前記課題を解決し前記目的を達成するための本発明に係るメモリ自己テスト回路のアドレス発生器は、順次に増加する第１アドレスを発生するアップカウンタと、前記第１アドレスを反転させて順次に減少する第２アドレスを発生させる反転器とを具備することを特徴とする。また、この本発明に係るメモリ自己テスト回路のアドレス発生器は、制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択し前記テストしようとするメモリのアドレスとして出力する選択器を更に具備することを特徴とする。
【０００６】
テストしようとするメモリのアドレスの数が２の指数乗個以外の数である場合には、前記課題を解決し前記目的を達成するための本発明に係るメモリ自己テスト回路のアドレス発生器は、前記テストしようとするメモリの最大アドレス値まで順次に増加する第１アドレスを発生するアップカウンタと、前記最大アドレス値から前記第１アドレスを引いて順次に減少する第２アドレスを発生する引き算器とを具備することを特徴とする。また、この本発明に係るメモリ自己テスト回路のアドレス発生器は、制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択して前記テストしようとするメモリのアドレスとして出力する選択器を更に具備することを特徴とする。
【０００７】
前記課題を解決し前記他の目的を達成するための本発明に係るメモリ自己テスト回路は、BIST制御器と、データ発生器と、アドレス発生器と、比較器と、段階計数器とを具備することを特徴とする。
前記BIST制御器は、BIST動作を制御するために具現されたテストアルゴリズムによって制御信号を発生する。前記データ発生器は、前記BIST制御器により制御され前記メモリに書込むデータを発生し、かつ前記メモリから読出されるデータと比較するための比較データを発生する。前記アドレス発生器は、前記BIST制御器により制御され具現されたテストアルゴリズムによって前記メモリのアドレスを発生する。前記比較器は、前記BIST制御器により制御され、前記メモリから読出されるデータと前記比較データを比較する。前記段階計数器は、前記BIST制御器により制御され進行する前記テストアルゴリズムの各段階をカウントする。
【０００８】
特にテストしようとするメモリのアドレスの数が２の指数乗個である場合には、前記アドレス発生器は、順次に増加する第１アドレスを発生するアップカウンタと、前記第１アドレスを反転させて順次に減少する第２アドレスを発生させる反転器と、前記BIST制御器から発生したアップダウン制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択して前記メモリのアドレスとして出力する選択器とを具備することを特徴とする。また、テストしようとするメモリのアドレスの数が２の指数乗個以外の数である場合には、前記アドレス発生器は、前記メモリの最大アドレス値まで順次に増加する第１アドレスを発生するアップカウンタと、前記最大アドレス値から前記第１アドレスを引いて順次に減少する第２アドレスを発生する引き算器と、前記 BIST 制御器から発生したアップダウン制御信号に応答して前記第１及び第２アドレス中いずれか一つを選択して前記メモリのアドレスとして出力する選択器とを具備することを特徴とする。
【０００９】
また、テストしようとするメモリのアドレスの数が２の指数乗個である場合に、前記課題を解決し前記更に他の目的を達成するための本発明に係るメモリ自己テスト回路でのアドレス発生方法は、順次に増加する第１アドレスを発生させる段階と、前記第１アドレスを反転させて順次に減少する第２アドレスを発生させる段階とを具備することを特徴とする。また、この本発明に係るメモリ自己テスト回路でのアドレス発生方法は、前記第１及び第２アドレス中いずれか一つを選択して前記テストしようとするメモリのアドレスとして出力させる段階を更に具備することを特徴とする。
【００１０】
テストしようとするメモリのアドレスの数が２の指数乗個以外の数である場合には、前記課題を解決し前記更に他の目的を達成するための本発明に係るメモリ自己テスト回路でのアドレス発生方法は、前記テストしようとするメモリの最大アドレス値まで順次に増加する第１アドレスを発生させる段階と、前記最大アドレス値から前記第１アドレスを引いて順次に減少する第２アドレスを発生させる段階とを具備することを特徴とする。また、この本発明に係るメモリ自己テスト回路でのアドレス発生方法は、前記第１及び第２アドレス中いずれか一つを選択して前記テストしようとするメモリのアドレスとして出力させる段階を更に具備することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態について詳細に説明する。
図１を参照すれば、一般的なSRAM BIST 回路100 は、BIST制御器101 と、データ発生器103 と、アドレス発生器105 と、比較器107 と、段階計数器109 とを具備する。
前記BIST制御器101 は、BIST動作を制御するために具現されたテストアルゴリズムによって制御信号を発生する。前記データ発生器103 は、前記BIST制御器101 により制御され、テストしようとするメモリブロック200 すなわちSRAMに書込むデータを発生し、かつ前記メモリブロック200 から読出されるデータと比較するための比較データを発生する。前記アドレス発生器105 は、前記BIST制御器101 により制御され、具現されたテストアルゴリズムによって前記メモリブロック200 のアドレスを発生する。前記比較器107 は、前記BIST制御器101 により制御され、前記メモリブロック200 から読出されるデータと前記比較データを比較する。前記段階計数器109 は、前記BIST制御器101 により制御され、進行する前記テストアルゴリズムの各段階をカウントする。
【００１２】
ところが、前記SRAM BIST 回路100 のアドレス発生器105 は、通常、具現されたテストアルゴリズムによってアップカウンティング及びダウンカウンティングをすべて遂行すべきであるが、このアドレス発生器105 を一つのアップダウンカウンタを利用して設計したり、またはアップカウンタとダウンカウンタの２つを利用して設計した場合は、チップ面積が大きくなる短所がある。したがって、本発明では、チップ面積が小さなアドレス発生器及びこれを利用したSRAM BIST 回路を提供する。
【００１３】
図２に示す本発明に係るアドレス発生器は、テストしようとするメモリすなわち図１に示したメモリブロック200 のアドレスの数が２の指数乗個である場合に採用できて、本発明に係るアドレス発生方法によって前記メモリブロック200 のアドレスを発生する。
【００１４】
図２を参照すれば、本発明に係るアドレス発生器は、一つのアップカウンタ201 と、反転器203 と、選択器205 とを具備する。
前記アップカウンタ201 は、順次に増加する第１アドレスADDR1 を発生する。前記反転器203 は、前記第１アドレスADDR1 を反転させて順次に減少する第２アドレスADDR2 を発生する。
前記選択器205 は、アップダウン制御信号UPDNに応答して、前記第１及び第２アドレスADDR1 、ADDR2 中いずれか一つを選択して図１に示したメモリブロック200 のアドレスADDRとして出力する。
前記選択器205 はマルチプレクサで構成されて、前記アップダウン制御信号UPDNが論理“ロー" である時は前記第１アドレスADDR1 を前記アドレスADDRとして出力し、前記アップダウン制御信号UPDNが論理“ハイ" である時は前記第２アドレスADDR2 を前記アドレスADDRとして出力する。前記アップダウン制御信号UPDNは図１に示したBIST制御器101 から発生され、段階計数器109 で生成される現在の段階値によりその状態が決定される。
【００１５】
下記の表１は図２に示した本発明に係るアドレス発生器から発生されるアドレスを示す。
【表１】
0003735748.tif 000002
【００１６】
図３に示す本発明に係る他のアドレス発生器は、テストしようとするメモリすなわち図１に示したメモリブロック200 のアドレスの数が２の指数乗個でない場合（換言すれば、２の指数乗個以外の数である場合）に採用できて、本発明に係る他のアドレス発生方法によって前記メモリブロック200 のアドレスを発生する。
【００１７】
図３を参照すれば、本発明に係るアドレス発生器は、一つのアップカウンタ301 と、引き算器303 と、選択器305 とを具備する。
前記アップカウンタ301 は、テストしようとするメモリすなわち前記メモリブロック200 の最大アドレス値まで順次に増加する第１アドレスADDR3 を発生する。前記引き算器303 は、前記最大アドレスと同一のフラグ値FLAGから前記第１アドレスADDR3 を引いて順次に減少する第２アドレスADDR4 を発生する。前記選択器305 は、アップダウン制御信号UPDNに応答して、前記第１及び第２アドレスADDR3 、ADDR4 中いずれか一つを選択して図１に示したメモリブロック200 のアドレスADDRとして出力する。
前記選択器305 はマルチプレクサで構成されて、前記アップダウン制御信号U PDN が論理“ロー" である時は前記第１アドレスADDR3 を前記アドレスADDRとして出力し、前記アップダウン制御信号UPDNが論理“ハイ" である時は前記第２アドレスADDR4 を前記アドレスADDRとして出力する。前記アップダウン制御信号UPDNは図１に示したBIST制御器101 から発生され、段階計数器109 から生成される現在の段階値によりその状態が決定される。
【００１８】
下記の表２は図３に示した本発明に係るアドレス発生器から発生されるアドレスを示す。
【表２】
0003735748.tif 000003
【００１９】
したがって、上述した本発明に係るSRAM BIST 回路のアドレス発生器及びアドレス発生方法は、一つのアップカウンタのみを使用して構成されるのでチップ面積が小さいし、効率的にアドレスを発生でき、しかも前記アドレス発生器を採用したSRAM BIST 回路もチップ面積が小さくなる長所がある。
【００２０】
以上本発明を好ましい実施の形態を挙げて具体的に説明したが、本発明はこれに限定されない。本発明は、本発明の思想の範囲内で当分野の通常の知識を持った者により各種変更が可能なことは自明である。また、本発明はSRAM以外にも応用できる。
【００２１】
【発明の効果】
以上詳細に説明したように本発明によれば、チップ面積を小さくでき、かつ効率的にアドレスを発生できる。
【図面の簡単な説明】
【図１】一般的なSRAM BIST 回路のブロック図。
【図２】本発明に係るアドレス発生器のブロック図。
【図３】本発明に係る他のアドレス発生器のブロック図。
【符号の説明】
２０１  アップカウンタ
２０３  反転器
２０５  選択器
ＡＤＤＲ１  第１アドレス
ＡＤＤＲ２  第２アドレス
ＡＤＤＲ  メモリブロックのアドレス
ＵＰＤＮ  アップダウン制御信号
【図１】
0003735748.tif 000004
【図２】
0003735748.tif 000005
【図３】
0003735748.tif 000006