(57)【要約】メモリ試験時に不良解析メモリＡＦＭに論理比較器から出力されるフェイルデータの全てのデータビットを記憶させ、救済処理時にフェイルデータ中の複数のビットを指定するビット指定データをビット指定メモリ２１Ｄから読み出し、そのビット指定データで、不良解析メモリＡＦＭから読み出した各フェイルデータ中の指定ビットをゲート２１Ｂ−０〜２１Ｂ−Ｎ−１から取出し、これら取出したビットデータの論理和を求め、この論理和の結果にもとづき、救済解析処理を行う。
2002037504.tif 000002
【特許請求の範囲】
【請求項１】
フェイルデータがビットごとに記憶された不良解析メモリからフェイルデータを読み出して不良救済解析処理を行う方法において、
不良解析メモリから読み出されたフェイルデータの複数ビットの論理和をとり、
その論理和した結果により救済解析処理を行うことを特徴とするメモリ不良救済解析処理方法。
【請求項２】
読み出したフェイルデータの複数ビットの論理和をとって救済解析処理を行うことを少くとも１回行い、
少くとも１回以上の救済解析処理により上記フェイルデータの全ビットについて救済解析処理を行うことを特徴とする請求の範囲第１項記載のメモリ不良救済解析処理方法。
【請求項３】
不良解析メモリの任意のアドレスを指定してフェイルデータを読み出し、その読み出したフェイルデータ中の任意の１ビットを指定してそれがフェイルデータであるか否かを判定する処理を含むことを特徴とする請求の範囲第１項又は第２項記載のメモリ不良救済解析処理方法。
【請求項４】
上記複数ビットの論理和結果の救済解析処理が救済不可能と判断されると、その複数ビットの各１ビットについて上記１ビットを指定してフェイルか否かを判定して救済解析処理を行うことを特徴とする請求の範囲第３項記載のメモリ不良救済解析処理方法。
【請求項５】
被試験メモリから読み出したデータと期待値データとをビットごとに論理比較した結果であるフェイルデータを記憶する不良解析メモリと、
不良解析メモリから読み出されたフェイルデータ中の複数のビットを指定するビット指定データを出力する解析データビット指定部と、
上記解析データビット指定部よりのビット指定データ及び上記フェイルデータが入力され、そのフェイルデータ中のビット指定されたビットの論理和を出力する論理回路と、
上記論理回路の出力及び上記フェイルデータを読み出したアドレスが入力され、救済解析処理を行う演算処理部と、
を具備するメモリ試験装置。
【請求項６】
上記解析データビット指定部は、上記フェイルデータと同一ビット幅を有し、フェイルデータ中の互いに異なるビット番号を指定し、かつ少くとも１つは複数のビット番号を指定している複数のビット指定データを記憶し、その１つのビット指定データが読み出されて上記論理回路へ出力するメモリで構成されていることを特徴とする請求の範囲第５項記載のメモリ試験装置。
【請求項７】
上記複数のビット指定データにより、フェイルデータの全ビットが指定されるように、これらビット指定データが構成されていることを特徴とする請求の範囲第６項記載のメモリ試験装置。
【請求項８】
フェイルデータ中の１ビットを指定するビット指定データを出力するビット指定レジスタと、ビット指定レジスタの出力ビット指定データと解析データビット指定部の出力ビット指定データとの一方を選択して上記論理回路へ出力するセレクタとを備える請求の範囲第５項乃至第７項の何れかに記載のメモリ試験装置。
【請求項９】
上記解析データビット指定部は、上記メモリであって、上記ビット指定レジスタは入力されたデータに応じて１ビットを指定するビット指定データを出力するデコーダであり、
計数データをアドレスとして上記解析データビット指定部へ供給すると共に上記ビット指定レジスタへ供給するカウンタを備えることを特徴とする請求の範囲第８項記載のメモリ試験装置。
【発明の詳細な説明】
技術分野
この発明は不良救済セル配列、いわゆるスペアラインを備えた半導体メモリを試験し、不良セルの救済が可能か否かを判定し、救済可能であれば救済処理を行う不良救済処理機能を装備しているメモリ試験装置に適用される、メモリ不良救済解析方法及びこの不良救済解析方法を適用した半導体メモリ試験装置に関する。
背景の技術
半導体メモリ試験装置を大きく分類すると、パッケージ前のウェハーの状態にある半導体メモリを試験するメモリ試験装置と、パッケージした後の半導体メモリを試験するメモリ試験装置とがある。パッケージ前の状態にある半導体メモリ（以下単にメモリと記す）を試験するメモリ試験装置は、不良セルの救済ができるか否かを決定し、できる場合は不良セルの救済をする機能を装備している点で、パッケージされたメモリを試験するメモリ試験装置とは大きく異なる。
不良救済処理機能を装備しているメモリ試験装置の機能構成の概略を図１に示す。メモリ試験装置１００は主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ１１６の群、アナログ比較器１１７の群、不良解析メモリ１１８、不良救済解析処理装置１１９、論理振幅基準電圧源１２１、比較基準電圧源１２２、ディバイス電源１２３等を備えている。主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、不良解析メモリ１１８等はテスタバス１２４に接続されている。
主制御器１１１は一般にコンピュータによって構成され、利用者が作成した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータ、つまりアドレスデータ、制御信号、期待値データを発生させ、この期待値データを除く試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて半導体ウェハーＷＨに形成されている被試験メモリ２００に印加し、被試験メモリ２００に試験データを記憶させる。
被試験メモリ２００から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値データと比較し、期待値データと不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、その時の読み出しアドレスと対応する不良解析メモリ１１８のアドレス位置に、論理比較器１１５が出力するフェイルデータを記憶し、試験終了時点で不良救済解析処理装置１１９で不良セルの救済が可能か否かを判定する。図１にはメモリ２００に対する書き込みデータ、読み出しデータが１ビットの場合を示したが、これらデータが複数ビットで構成されている場合は、そのビット数分だけドライバ１１６、アナログ比較器１１７が用いられる。
データビットの数Ｎが複数であり、かつスペアラインを備えた冗長メモリ２００の内部構造について、イメージ的に示した図２を用いて簡単に説明する。
メモリセルアレイ群、いわゆるメモリプレーン２０１−１、２０１−２…２０１−ＮにはそれぞれＮビットデータの０番目ビットデータｂｉｔ−０、１番目ビットデータｂｉｔ−１，…，Ｎ番目ビットデータｂｉｔ−Ｎが記憶される。各メモリセルアレイ群（メモリプレーン）２０１−０、２０１−１、２０１−２…の内部にはメモリセルアレイ２０２が複数形成され、その各メモリセルアレイ２０２の形成位置に近接して予備の救済セル列２０３が形成される。救済セル列２０３では一般にスペアラインと呼ばれ、メモリセルアレイ２０２内の各アドレスライン上のメモリセルの数と同じ数のメモリセルが配列されて形成され、カラムアドレス方向ＣＯＬとローアドレス方向ＲＯＷにそれぞれ例えば２本ずつ程度形成されている。
不良解析メモリ１１８は図３に示すように記憶部ＡＦＭと、この記憶部ＡＦＭのアドレス端子Ａｎにアドレス信号を選択して与えるマルチプレクサＭＵＸと、パターン発生器１１２（図１参照）から与えられる試験パターンデータ中のアドレス信号を、対応する不良解析メモリ１１８のアドレス信号に変換するアドレス変換器ＡＣＮとを備え、論理比較器１１５で不一致が検出される毎に、そのフェイル検出信号と同期して書き込み信号ＷＲＩＴＥが記憶部ＡＦＭの書き込み制御端子ＷＥに与えられる。また論理比較器１１５の出力であるフェールデータは記憶部ＡＦＭのデータ端子Ｄｎへ印加されている。
被試験メモリ２００のアドレスとＡＦＭ記憶部のアドレスとは１対１で対応しており、全く同一の場合はアドレス信号はアドレス変換器ＡＣＮをそのまま通過する。
不良救済解析処理装置１１９は図４に示すように制御部１０と、この制御部１０によって制御されて動作する救済解析ユニット２０とを備える。救済解析ユニット２０はビット指定部２１と、ラッチ回路２２と、演算処理部２３と、アドレス発生器２４とを備える。
メモリ２００に対する試験中は、、不良解析メモリ１１８において、マルチプレクサＭＵＸで、その入力端子Ｂに供給されるアドレス変換器ＡＣＮからのアドレス信号が選択されて記憶部ＡＦＭのアドレス入力端子Ａｎに入力され、論理比較器１１５で不一致が発生する毎にその不一致が発生した被試験メモリ２００のアドレスと対応した記憶部ＡＦＭのアドレスに、論理比較器１１５が出力するフェイルデータが記憶される。なお記憶部ＡＦＭの各セルは予め「０」論理に初期化されている。
尚、ここで言うフェイルデータとは被試験メモリ２００から読み出されたデータと期待値データとの比較結果に不一致が発生したビットが「１」論理とされ、不一致が検出されないビットは「０」論理とされたデータである。
不良救済解析処理中は、マルチプレクサＭＵＸでその入力端子Ａｎに供給される、不良救済解析処理装置１１９内のアドレス発生器２４（図４）からのアドレス信号が選択され、そのアドレス信号が記憶部ＡＦＭのアドレス端子Ａｎへ供給され、記憶部ＡＦＭ内のフェイルデータが順次読み出される。
記憶部ＡＦＭから読み出されたＮビットのフェイルデータは不良救済解析処理装置１１９に設けたビット指定部２１（図４）に送られる。ビット指定部２１では、フェイルデータ中のビット指定レジスタ２１Ａの出力で指定したビットのデータが論理和回路２１Ｃを通じてラッチ回路２２に取り出される。つまり、制御部１０内のカウンタ２１Ｆの対数値データがビット指定レジスタ２１Ａに供給され、ビット指定レジスタ２１Ａはその計数値データをデコードし、ビット指定レジスタ２１Ａの出力は、Ｎビットフェイルデータ中の各ビット対応に設けられたゲート２１Ｂ−Ｄ，…，２１Ｂ−Ｎ−１の何れか一つのゲートを開の状態に制御し、フェイルデータの中の対応する一つのビットのデータがラッチ回路２２に取り出される。
ラッチ回路２２に取り出された１ビットのデータは、アドレス発生器２４で発生するアドレス信号により、どのアドレスから読み出されたフェイルデータに属するかが認識され、更にビット指定レジスタ２１Ａの内容（ビット指定データ）により、そのアドレスで読み出されるフェイルデータ中の何れのビットが不良であるか、つまりメモリセルアレイ上のアドレスで指定されるセル列（アドレスラインと呼ぶ）上の位置が特定される。演算処理部２３はラッチ回路２２に「１」がラッチされるごとに、その時のアドレスとビット指定データとを取込み、フェールデータのそのアドレスとビット位置を特定し、そのビット位置（メモリプレイン）におけるアドレスライン別に不良セルの数を集計し、全アドレスについて読み出しが終了すると各メモリセルアレイに設けられているスペアライン２０３で救済が可能か否かを解析し、可能な場合はそのアドレスラインを対応するスペアラインと電気的に置きかえる。次にカウンタ２１Ｆを１歩進させ、記憶部ＡＦＭの全アドレスのフェイルデータを再び読み出して、フェイルデータの次のビット番号（次のメモリプレーン上）について、アドレスライン別の不良セルの数を集計してスペアライン２０３で救済できる場合は救済を行う。以下フェイルデータの各ビット番号ごとに同様に救済解析処理を行う。このような処理により不良品メモリを良品メモリとすることができる。
以上述べたように従来はビット指定部２１で指定したビットのフェイルデータを順次１ビットずつアドレスの順序に従って演算処理部２３に送り込んでいる。つまり、図２に示したメモリセルアレイ群２０１−０、２０１−１、２０１−２…を１群ずつビット指定レジスタ２１Ａで指定し、そのメモリセルアレイ群の全アドレスを順次読み出して救済解析処理を行うことを、各メモリセルアレイ群２０１−０、２０１−１、２０１−２…の１群ずつについて行っている。従って、救済解析に要する時間が長く掛かる欠点がある。
この発明の目的は従来よりも短時間で救済解析処理を行うことができるメモリ救済解析処理方法及びこの救済処理方法を用いたメモリ試験装置を提供しようとすることにある。
発明の概要
この発明の方法ではフェイルデータがビットごとに記憶された不良解析メモリから読み出されたフェイルデータの複数ビットの論理和をとり、その論理和の結果に基づき、その複数ビットに対する救済解析処理をまとめて行う。
この発明の装置では、被試験メモリから読み出されたデータと期待値データとをビットごとに論理比較した結果であるフェイルデータを記憶する不良解析メモリと、この不良解析メモリから読み出されたフェイルデータ中の複数のビットを指定するビット指定データを出力する解析データビット指定部と、
上記解析データビット指定部よりのビット指定データとフェイルデータが入力され、そのフェイルデータ中のビット指定されたビットの論理和を出力する論理回路と、その論理回路の出力と上記フェイルデータを読み出したアドレスが入力され、救済解析処理を実行する演算処理部とを具備する。
この発明による救済解析処理方法によれば、不良解析メモリから読み出されるフェイルデータの複数ビットを相互論理和する事で、その複数のビットデータが１ビットに圧縮されて救済解析処理が実行され、その複数のデータビットを同時に救済処理することができ、救済解析処理時間を短縮することができる。その１ビットに圧縮されたデータが不良を示す場合に、不良解析メモリの対応する複数ビットを読み出すことにより、何れのビットに不良セルが存在するかを簡単に求めることができる。
発明を実施するための最良の形態
図５にこの発明による救済解析処理方法を適用したメモリ試験装置の要部の実施例を示す。図５に示す部分は図４で説明したビット指定部２１の部分であり、図４と同様にビット指定レジスタ２１Ａと、このビット指定レジスタ２１Ａよりのビット指定データによりフェイルデータ中の指定ビットを抽出するゲート２１Ｂ−０，…，２１Ｂ−Ｎ−１及びこれらゲートの出力の論理和を求める論理和ゲート２１Ｃよりなる論理回路２１Ｆとを備える。
この実施例ではこの解析データビット指定部２１に解析データビット指定部２１Ｄと、この解析データビット指定部２１Ｄからビット指定データと、ビット指定レジスタ２１Ａからのビット指定データとを選択して取り出すセレクタ２１Ｅとが更に設けられる。解析データビット指定部２１Ｄはフェイルデータ中の複数のビットを指定するビット指定データを発生することができるものであり、この実施例では解析データビット指定メモリが用いられた場合である。
制御部１０のカウンタ２１Ｆの計数値データがアドレス信号として解析データビット指定メモリ２１Ｄのアドレス端子Ａｍへも供給される。
解析データビット指定メモリ２１にはゲート２１Ｂ−０，…，２１Ｂ−Ｎ−１中の複数のゲートを開の状態に設定するビット指定データが少くとも１つ記憶されている。この記憶は利用者が任意に書き込みを行って設定する。図６Ａにその一例を示す。この例ではフェイルデータのビット数が１６の場合で、解析データビット指定メモリ２１Ｄのアドレス０〜３にフェイルデータを４ビットずつ一度に救済解析を行うビット指定データを記憶した場合である。つまり、全てのセルが「０」論理に初期化されている解析データビット指定メモリ２１Ｄに対し、そのアドレス０にはフェイルデータのビットＮＯ．０、１、２、３に対応するセルに「１」論理を書き込み、アドレス１にはフェイルデータのビットＮＯ．４、５、６、７に対応するセルに「１」論理を書き込み、以下同様にアドレス２および３にそれぞれビットＮＯ．８、９、１０、１１およびビットＮＯ．１２、１３、１４、１５と対応するセルに「１」論理を書き込む。
このような解析データビット指定メモリ２１Ｄを用いて不良解析処理を行う手順の例を図７を参照して説明する。セレクタ２１Ｅは解析データビット指定メモリ２１Ｄが読み出されたビット指定データを選択するように主制御器１１１（図１）により制御されているものとする。
ステップＳ１でカウンタ２１Ｆを初期化し、ステップＳ２でこのカウンタ２１Ｆの計数値データをアドレスとして解析データビット指定メモリ２１Ｄを読み出す。よって図６Ａに示したメモリ２１Ｄのアドレス０のビット指定データ１１１１００…０が読み出されて、この各ビットデータが論理回路２１Ｆのゲート２１Ｂ−０，…，２１Ｂ−１５へ供給され、ゲート２１Ｂ−０，２１Ｂ−１，２１Ｂ−２，２１Ｂ−３が開状態とされる。
ステップＳ３で不良解析メモリのアドレス発生器２４（図４）を初期化する。ステップＳ４で記憶部ＡＦＭをアドレス発生器２４からのアドレス信号によりアドレス指定して読み出す。なお図３中のマルチプレクサＭＵＸは不良救済解析処理装置１１９からのアドレス信号を選択するように主制御器１１１（図１）により予め制御されてある。
ステップＳ５で記憶部ＡＦＭから読み出されたフェイルデータ中の指定したビットの論理和を求める。つまり、図５において読み出されたフェイルデータのその０番ビット〜１５番ビットの各データがゲート２１Ｂ−０〜２１Ｂ−１５へそれぞれ供給され、この例ではゲート２１Ｂ−０〜２１Ｂ−３のみが開らかれているため、読み出されたフェイルデータ中のビット指定データにより指定された０番ビット〜３番ビットのみが論理和ゲート２１Ｃへ供給され、これらの論理和がとられる。
ステップＳ６ではステップＳ５で求めた論理和の結果が「１」論理であるか否かを調べ、その論理「１」であればステップＳ７でアドレス発生器２４（図４）よりのアドレス信号と対応するアドレスラインに対する不良セルの数を＋１する。つまり読み出したフェイルデータのＮＯ．０〜Ｎ０．３の何れかのビットが「１」論理であれば該当するアドレスライン列の不良セル集計値が＋１される。この処理は演算処理部２３（図４）で行う。図２に示したようにセルをＲＯＷアドレスとＣＯＬアドレスとにより指定する場合は、これら両アドレスラインについて不良セルの数を＋１する。
ステップＳ８で記憶部ＡＦＭ内の全てのフェイルデータを読み出したかを調べ、読み出していなければステップＳ９でアドレス発生器２４より発生するアドレス信号を１歩進させてステップＳ４に戻る。ステップＳ６で「１」論理でないと判定されるとステップＳ８に移る。
このようにして全てのフェイルデータの読み出しが終了すると、ステップＳ１０で救済解析処理を行う。各アドレスラインの不良セル数を解析して、救済できるアドレスラインをスペアラインとの接続替えをビットＮＯ．０〜ＮＯ．３に対し同時に行う。従って、あるアドレスラインについては例えばビットＮＯ．１のみが不良であっても、ビットＮＯ．０、ＮＯ．２、ＮＯ．３もスペアラインに接続替えられる。この救済解析処理は演算処理部２３（図４）で従来の手法と同様に行えばよい。ただ指定した複数ビットに対応してスペアラインとの接続替えを同時に行う点が異なるだけである。
次にステップＳ１１でフェイルデータに対する所望のビット指定を全て終了したかを調べ、終了していない場合はステップＳ１２でカウンタ２１Ｆを１歩進させてステップＳ２に戻る。従ってこの例では解析データビット指定メモリ２１Ｄからそのアドレス２に記憶されているビット指定データ００００１１１１００…０が読み出され、これがゲート２１Ｂ−０〜２１Ｂ−１５へ供給され、ゲート２１Ｂ−４〜２１Ｂ−７のみが開とされる。この状態で前述と同様に全てのフェールデータが再び読み出され、その各指定されたビットＮＯ．４〜ＮＯ．７のデータの論理和がとられ、その論理和結果にもとづき、ビットＮＯ．４〜ＮＯ．７に対するアドレスラインについて救済解析処理が一括して行われる。
以下同様に処理され、フェールデータに対する所望のビット指定を全て終了すると、つまりこの例では解析データビット指定メモリ２１Ｄのアドレス３のビット指定データを読み出して救済解析処理を終了すると、全ての処理が終了する。
従来においてはフェイルデータの各１ビットについて救済解析処理を行っているため、記憶部ＡＦＭから全フェイルデータの読み出しを、フェイルデータのビット数Ｎ−１、図６Ａの例では１６回行う必要があったが、この実施例によれば４回で済み、かつ各アドレスライン別の不良セル集計値にもとづく、スペアラインと接続替えのため解析処理も従来は１６回であったが４回で済み不良解析処理時間が従来よりも短縮される。
図７におけるステップＳ１０の救済処理を、図７中に破線で示すように全てのビット指定が終了した後に行ってもよい。フェイルデータのビット指定は４ビットづつに限らず、また同数づつ指定しなくてもよい。例えば図６Ｂに示すようにビットＮＯ．０〜ＮＯ．５の６ビット指定と、ビットＮＯ．６〜ＮＯ．１１の６ビット指定と、ビットＮＯ．１２〜ＮＯ．１５の４ビット指定をするようにしてもよい。更にビット指定は必ずしも連続したビットＮＯ．を指定しなくてもよく、１ビットのみ指定してもよい、つまり例えば経験的に不良セルの発生がほとんどないと知られている複数のビットＮＯ．をなるべくまとめて指定し、逆に不良セルの発生が比較的あると知られているビットＮＯ．は１つのみ指定する。例えば図６Ｃに示すようなビット指定データを順次発生するようにしてもよい。場合によってはある特定の１乃至複数のビットＮＯ．については全く指定しなくてもよい、つまりビット指定データは全体として、フェイルデータ中でビット指定しないものがあってもよい。またフェイルデータの全ビットを一度に指定してもよい。
ビット指定データをメモリ２１Ｄから読み出すことなく、例えばフェイルデータのビット幅と同一段数のシフトレジスタの初段から複数段に「１」論理をセットしておき、このシフトレジスタの各段出力でビット指定データを構成し、記憶部ＡＦＭの全アドレスを読み出すごとに、シフトレジスタを「１」論理段数分シフトさせてもよい。或は演算により発生させ、その演算を、全フェイルデータの読み出しの終了ごとに、つまり図７中でステップＳ２で演算によりビット指定データを発生させてもよい。図５中の解析データビット指定メモリ２１Ｄをビット指定データを発生する解析データビット指定部とし、ビット指定データの発生が必要な状態になるとこの解析データビット指定部での演算を、制御部１０から指示し、必要に応じてその演算に必要なパラメータを与えるようにすればよい。このことから理解されるようにビット指定データをソフトウェアにより発生させてもよい。
図５に示した実施例では、セレクタ２１Ｅによりビット指定レジスタ２１Ａよりのビット指定データを選択して論理回路２１Ｆへ供給すれば、従来と同様の不良解析処理を行うことができる。またセレクタ２１Ｅをビット指定レジスタ２１Ａよりのビット指定データを選択する状態にしておいて、カウンタ２１Ｆ又はビット指定レジスタに所望のデータを設定することにより、例えば圧縮した複数のビットデータの何れのビットデータが真の不良セルであるかを調べることができる。このため例えば図６Ａに示したビット指定データを用いる場合にフェイルデータのビットＮＯ．４〜ＮＯ．７の４ビットデータが１ビットデータに圧縮されて救済解析処理が行われ、救済できないと判断された場合でも、フェイルデータのビットＮＯ．４〜ＮＯ．７の各ビットＮＯ．ごとに救済解析処理を行えば救済解が求まる可能性がある。つまり例えばフェイルデータのビットＮＯ．４〜ＮＯ．７のそれぞれの異なるアドレスに不良を示す「１」論理データがあった場合、フェイルデータのビットＮＯ．４〜ＮＯ．７を圧縮して救済解析処理を示すと、４つのアドレスラインに対する救済が必要となる。しかしフェイルデータのビットＮＯ．４〜ＮＯ．７の各ビットＮＯ．をそれぞれ指定して別個に救済解析処理を行えば、不良を示す「１」論理データは各ビットＮＯ．ごとに１個となり、各１つのアドレスラインに対して救済を行えばよく、救済が可能となる。
このような手順を行うには、例えば、図７中のステップＳ８で全データの読み出しが終了すると、図９に示すように、ステップＳ２１で不良セル救済ができるか否かを調べ、不可能であればステップＳ２２でセレクタ２１Ｅ（図５）でビット指定レジスタ２１Ａの出力を選択して、当該部分、つまりフェイルデータのビットＮＯ．４〜ＮＯ．７の部分の１ビットを指定するこの例ではカウンタ２１Ｆの計数値４がビット指定レジスタ２１Ａに与えられているから、ＮＯ．４を指定するビット指定データが、ビット指定レジスタ２１Ａから論理回路２１Ｆへ供給され、ステップＳ２３でフェイル記憶部ＡＦＭの全アドレスを読み出し、ステップＳ２４でその読み出されたデータについての論理回路２１Ｆの出力に対し救済解析処理を行い、ステップＳ２５で該当部分についての１ビット指定救済処理が終了したかを判断し終了していなければ、ステップＳ２６でカウンタ２１Ｆを１歩進させてステップＳ２２に移り、次のＮＯ．５のみを指定する不良解析処理を行う。このようにして図９中の太線枠内に示すようにビットＮＯ．４〜ＮＯ．７の各ビットを指定するビット指定データがビット指定レジスタ２１Ａから順次出力され、１ビットずつの不良救済解析処理が行われる。
ステップＳ２５で該当部分の１ビット指定不良救済解析処理が終了すると、この例はビットＮＯ．７に対する不良救済解析処理が終了すると、ステップＳ２７でカウンタ２１Ｆの内容を、１ビット指定不良救済解析処理に移る前の数値データ、この例では数４のデータにプリセットし、セレクタ２１Ｅをビット指定メモリ２１Ｄの出力の選択に切替えて図７中のステップＳ１１に移る。なお、ステップ２２において１ビット指定の不良救済解析処理に移る際にその時のカウンタ２１Ｆの計数値４を制御部１０内レジスタに保存しておき、この保存した値をステップＳ２７におけるカウンタ２１Ｆの復旧に用いる。ステップＳ２１で救済可能と判断されると、その救済処理を行って図７中のステップＳ１１に移る。
図５中でビット指定レジスタ２１Ａ及びセレクタ２１Ｅを省略して解析データビット指定部２１Ｄからのビット指定データを論理回路２１Ｆへ直接供給してもよい。フェイルデータのビット幅、つまり被試験メモリ２００に記憶するデータのビット幅は１６ビットに限られるものでない。
以上説明したように、この発明によれば試験中に不良解析メモリ１１８に論理比較器１１５から出力されるフェイルデータの全てのデータビットをそのまま記憶させ、救済解析処理時にフェイルデータ中の任意の複数ビットを圧縮して救済解析処理をするから、救済解析処理に要する時間を短縮することができる。また、圧縮したフェイルデータによる救済ができない場合は、その圧縮されたフェイルデータの圧縮前の各ビットＮＯ．について、不良解析メモリ１１８からフェイルデータを読み出して１ビットずつ解析処理すればよい。
【図面の簡単な説明】
図１はメモリ試験装置の概要を説明するためのブロック図である。
図２はスペアラインを備える複数ビットデータの被試験メモリの内部構造をイメージ的に示す図である。
図３は従来の不良解析メモリの機能構成を説明するためのブロック図である。
図４は従来の不良救済解析処理装置の機能構成を説明するためのブロック図である。
図５はこの発明による不良救済解析処理方法を適用したメモリ試験装置の実施例の要部を示すブロック図である。
図６Ａ、図６Ｂ及び図６Ｃはそれぞれ図５中の解析データビット指定メモリ２１Ｄの記憶内容の例を示す図である。
図７はこの発明の方法の実施例の処理手順を示す流れ図である。
図８は複数ビット指定による不良救済解析処理で救済ができない場合の１ビット指定救済解析処理の手順の例を示す流れ図である。
図９は図８に示した手順におけるビット指定レジスタ２１Ａより出力するビット指定データの例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2002037504.tif 000014
2002037504.tif 000015