(57)【特許請求の範囲】
【請求項１】
外部クロック信号に基づいて内部の論理回路に必要なマスタクロック信号を生成する位相固定ループを内蔵する半導体集積回路において、
モード信号が与えられる選択端子と、
前記外部クロック信号に対して所定の位相差を有するテストクロック信号が与えられるクロック端子と、
前記モード信号が第１の論理レベルのときには、外部から与えられる制御信号に従って前記マスタクロック信号のパルス数をカウントし、該モード信号が第２の論理レベルのときには、前記テストクロック信号の立ち上がりまたは立ち下がりのタイミングで該マスタクロック信号がロウまたはハイの状態である回数をカウントするカウンタと、
前記カウンタのカウント値を外部に出力するための出力端子とを、
設けたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路におけるマスタクロック信号のジッタを測定する半導体集積回路のジッタ測定方法であって、
前記外部クロック信号に対して所定の遅延時間を有するテストクロック信号を、前記クロック端子に所定のパルス数だけ与えるパルス印加処理と、
前記パルス印加処理の後、前記出力端子から前記カウンタのカウント値を読み出す結果読取処理と、
前記テストクロック信号の遅延時間を所定の範囲内で段階的に変更して前記パルス印加処理及び結果読取処理を繰り返す測定処理と、
前記測定処理の後、各結果読取処理で読み出された遅延時間毎のカウント値に基づいてジッタの大きさを判定する判定処理とを、
順次行うことを特徴とする半導体集積回路のジッタ測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop:位相固定ループ）を内蔵した半導体集積回路と、この半導体集積回路におけるＰＬＬ出力信号のジッタ測定方法に関するものである。
【０００２】
【従来の技術】
図２は、従来の半導体集積回路の概略の構成図である。
この半導体集積回路は、外部クロック信号ＥＣＫの周波数をＮ逓倍して、内部のマスタクロック信号ＭＣＫを生成するためのＰＬＬ１０を有している。ＰＬＬ１０は、外部クロック信号ＥＣＫが与えられるクロック端子１１、位相比較器（ＣＭＰ）１２、低域通過フィルタ（ＬＰＦ）１３、電圧制御発振器（ＶＣＯ）１４、及び分周器（１／Ｎ）１５で構成されている。
【０００３】
電圧制御発振器１４は、低域通過フィルタ１３から与えられる制御電圧に基づいて、外部クロック信号ＥＣＫのＮ倍の周波数のマスタクロック信号ＭＣＫを発振するものである。電圧制御発振器１４の出力信号は、分周器１５で１／Ｎに分周されて位相比較器１２に与えられるようになっている。位相比較器１２は、外部クロック信号ＥＣＫと、分周器１５で１／Ｎに分周されたマスタクロック信号ＭＣＫの位相を比較し、これらの位相差に応じた信号を出力するものである。位相比較器１２の出力信号は、低域通過フィルタ１３で高周波成分を除去され、電圧制御発振器１４に対する制御電圧として与えられるようになっている。
【０００４】
このようなフィードバック動作により、電圧制御発振器１４から出力されるマスタクロック信号ＭＣＫの周波数は、正確に外部クロック信号ＥＣＫのＮ倍となるように制御される。
【０００５】
電圧制御発振器１４から出力されるマスタクロック信号ＭＣＫは、バッファ１６を介して論理回路２０に与えられるようになっている。論理回路２０は、入力端子２１から与えられる信号を入力して、マスタクロック信号ＭＣＫに同期して所定の論理演算処理を行い、その処理結果の信号を出力端子２２に出力するものである。
【０００６】
更に、電圧制御発振器１４の出力側は、バッファ１７を介してテスト用の出力端子１８に接続されている。そして、クロック端子１１と出力端子１８にロジックアナラアイザ等の測定器を接続し、このクロック端子１１に所定周波数の外部クロック信号ＥＣＫを与え、この出力端子１８から出力されるマスタクロック信号ＭＣＫの周波数やジッタを測定し、内蔵されたＰＬＬ１０が所望の特性を有するか否かを試験することができるようになっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＰＬＬを内蔵した半導体集積回路では、次のような課題があった。
即ち、ＰＬＬ１０から出力されるマスタクロック信号ＭＣＫは、バッファ１７と出力端子１８を介して外部に出力され、ロジックテスタ等の測定器で試験される。このため、測定器へ接続するケーブルのインピーダンスによって出力波形が鈍化し、周波数やジッタを正確に測定することが困難であった。
【０００８】
本発明は、測定用回路を内蔵させることにより前記従来技術が持っていた課題を解決し、内蔵するＰＬＬの周波数やジッタを正確に測定できる半導体集積回路とそのジッタ測定方法を提供するものである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、外部クロック信号に基づいて内部の論理回路に必要なマスタクロック信号を生成するＰＬＬを内蔵する半導体集積回路において、モード信号が与えられる選択端子と、前記外部クロック信号に対して所定の位相差を有するテストクロック信号が与えられるクロック端子と、前記モード信号が第１の論理レベルのときには、外部から与えられる制御信号に従って前記マスタクロック信号のパルス数をカウントし、該モード信号が第２の論理レベルのときには、前記テストクロック信号の立ち上がりまたは立ち下がりのタイミングで該マスタクロック信号がロウまたはハイの状態である回数をカウントするカウンタと、前記カウンタのカウント値を外部に出力するための出力端子とを設けている。
【００１０】
第１の発明によれば、以上のように半導体集積回路を構成したので、次のような作用が行われる。
選択端子に与えられるモード信号が第１の論理レベルのとき、カウンタによって、外部から与えられる制御信号に従ってマスタクロック信号のパルス数がカウントされる。また、モード信号が第２の論理レベルのときには、カウンタによって、テストクロック信号の立ち上がりまたは立ち下がりのタイミングでマスタクロック信号がロウまたはハイの状態である回数がカウントされる。そして、カウンタのカウント値は、出力端子から外部に出力される。
【００１３】
第２の発明は、第１の発明の半導体集積回路におけるマスタクロック信号のジッタ測定方法を、次のようなパルス印加処理と、結果読取処理と、測定処理と、判定処理とで構成している。
【００１４】
パルス印加処理では、外部クロック信号に対して所定の遅延時間を有するテストクロック信号が、クロック端子に所定のパルス数だけ与えられる。結果読取処理では、出力端子からカウンタのカウント値が読み出される。測定処理では、テストクロック信号の遅延時間を所定の範囲内で段階的に変更して前記パルス印加処理及び結果読取処理が繰り返して行われる。判定処理において、各結果読取処理で読み出された遅延時間毎のカウント値に基づいてジッタの大きさが判定される。
【００１５】
【発明の実施の形態】
（第１の参考例）
図１は、本発明の第１の参考例を示す半導体集積回路の概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１６】
この半導体集積回路は、外部クロック信号ＥＣＫの周波数をＮ倍に逓倍して、内部のマスタクロック信号ＭＣＫを生成するためのＰＬＬ１０を有している。ＰＬＬ１０は、図２と同様に、外部クロック信号ＥＣＫが与えられるクロック端子１１、位相比較器１２、低域通過フィルタ１３、電圧制御発振器１４、及び１／Ｎの分周器１５で構成されている。
【００１７】
電圧制御発振器１４は、低域通過フィルタ１３から与えられる制御電圧に基づいて、外部クロック信号ＥＣＫのＮ倍の周波数を有するマスタクロック信号ＭＣＫを発振するものである。電圧制御発振器１４の出力信号は、分周器１５で１／Ｎに分周されて位相比較器１２に与えられるようになっている。位相比較器１２は、外部クロック信号ＥＣＫと、分周器１５で１／Ｎに分周されたマスタクロック信号ＭＣＫの位相を比較し、これらの位相差に対応した信号を出力するものである。位相比較器１２の出力信号は、低域通過フィルタ１３で高周波成分を除去され、電圧制御発振器１４に対する制御電圧として与えられるようになっている。
【００１８】
このようなフィードバック動作により、電圧制御発振器１４から出力されるマスタクロック信号ＭＣＫの周波数は、正確に外部クロック信号ＥＣＫのＮ倍となるように制御される。マスタクロック信号ＭＣＫは、バッファ１６を介して論理回路２０に与えられるようになっている。論理回路２０は、入力端子２１から与えられる信号を入力して、マスタクロック信号ＭＣＫに同期して所定の論理演算処理を行い、その処理結果の信号を出力端子２２に出力するものである。
【００１９】
更に、電圧制御発振器１４の出力側は、バッファ３１を介して２入力の論理積ゲート（以下、「ＡＮＤ」という）３２の第１の入力側に接続されている。ＡＮＤ３２の第２の入力側は、テスト用の制御端子３３に接続され、この制御端子３３からイネーブル信号ＥＮが与えられるようになっている。ＡＮＤ３２の出力側は、カウンタ（ＣＮＴ）３４のクロック端子Ｃに接続されている。カウンタ３４のリセット端子Ｒには、テスト用のリセット端子３５からリセット信号ＲＳＴが与えられるようになっている。
【００２０】
カウンタ３４は、例えばリセット端子Ｒにハイ（“Ｈ”）のリセット信号ＲＳＴが与えられた時にカウント値を０にリセットし、ロウ（“Ｌ”）のリセット信号ＲＳＴが与えられた時には、クロック端子Ｃに与えられる信号が立ち上がる毎に、カウント値を１づつカウントアップするものである。カウンタ３４のカウント値は、テスト用の出力端子３６から２進数で出力されるようになっている。
【００２１】
次に、この半導体集積回路におけるマスタクロック信号ＭＣＫの周波数測定について説明する。
まず、クロック端子１１、テスト用の制御端子３３、リセット端子３５、及び出力端子３６にロジックテスタ等の測定器を接続し、このクロック端子１１に所定周波数の外部クロック信号ＥＣＫを与え、ＰＬＬ１０の動作を開始させる。この時、制御端子３３に与えるイネーブル信号ＥＮは“Ｌ”、リセット端子３５に与えるリセット信号ＲＳＴは“Ｈ”とする。これにより、カウンタ３４のカウント値は０にリセットされると共に、クロック端子Ｃは“Ｌ”となってカウント動作は行われない。
【００２２】
次に、リセット信号ＲＳＴを“Ｌ”に切り替える。これにより、カウンタ３４のカウント動作が可能になる。その後、外部クロック信号ＥＣＫのＭ周期の間、この外部クロック信号ＥＣＫに同期してイネーブル信号ＥＮを“Ｈ”にする。これにより、ＰＬＬ１０から出力されるマスタクロック信号ＭＣＫがＡＮＤ３２を介してカウンタ３４のクロック端子Ｃに与えられる。
【００２３】
外部クロック信号ＥＣＫのＭ周期が経過し、イネーブル信号ＥＮが“Ｌ”になった時点で、出力端子３６に出力されるカウンタ３４のカウント値を読み取る。そして、カウント値がＮ×Ｍであれば、ＰＬＬ１０は正しく動作していると判定される。
【００２４】
以上のように、この第１の参考例の半導体集積回路は、マスタクロック信号ＭＣＫをカウントするカウンタ３４を備え、このカウンタ３４を外部から与えられるイネーブル信号ＥＮとリセット信号ＲＳＴで制御できるように構成している。これにより、マスタクロック信号ＭＣＫを外部に出力せずにその周波数を測定できるので、ＰＬＬ１０の発振周波数を正確に測定することができるという利点がある。
【００２５】
（第２の参考例）
図３は、本発明の第２の参考例を示す半導体集積回路の概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２６】
この半導体集積回路は、ＰＬＬ１０のジッタを測定するための回路を設けたもので、図１中のＡＮＤ３２と制御端子３３に代えて、テスト用のクロック端子３７、フリップフロップ（以下、「ＦＦ」という）３８、インバータ３９、及び２入力のＡＮＤ４０を備えている。
【００２７】
クロック端子３７は、ロジックテスタ等から、外部クロック信号ＥＣＫに対して正確な位相差を有するテストクロック信号ＴＣＫを入力するための端子であり、ＦＦ３８のクロック端子Ｃとインバータ３９の入力側に接続されている。ＦＦ３８のデータ端子Ｄには、バッファ３１を介してＰＬＬ１０から出力されるマスタクロック信号ＭＣＫが与えられるようになっている。
【００２８】
ＦＦ３８は、クロック端子Ｃに与えられるテストクロック信号ＴＣＫの立ち上がり時点で、データ端子Ｄの信号を保持して出力端子Ｑから出力するものである。ＦＦ３８の出力端子ＱはＡＮＤ４０の第１の入力側に接続され、このＡＮＤ４０の第２の入力側には、インバータ３９の出力側が接続されている。そして、ＡＮＤ４０の出力側は、カウンタ３４のクロック端子Ｃに接続されている。その他の構成は、図１と同様である。
【００２９】
図４（ａ），（ｂ）は、図３の半導体集積回路におけるＰＬＬ１０のジッタ測定方法の説明図であり、同図（ａ）は信号波形を、及び同図（ｂ）はジッタの判定方法を示す図である。なお、ここでは説明を簡潔にするため、外部クロック信号ＥＣＫとマスタクロック信号ＭＣＫの周波数を、それぞれ１ＭＨｚと４ＭＨｚ、即ち逓倍数Ｎ＝４としている。
【００３０】
図４（ａ）に示すように、１ＭＨｚの外部クロック信号ＥＣＫに対するＰＬＬ１０の理想的な出力信号は、各パルス幅が一定した４ＭＨｚのマスタクロック信号ＭＣＫｉである。しかし、実際には、電源電圧や周囲温度の変動、及び雑音等の影響により、立ち上がり及び立ち下がりのタイミングが各パルス毎に変動したマスタクロック信号ＭＣＫａとなる。なお、図中の斜線部分は、パルス毎の立ち上がり及び立ち下がりのタイミングが、この範囲内に分布していることを示している。
【００３１】
以下、これらの図４（ａ），（ｂ）を参照しつつ、図３の半導体集積回路におけるマスタクロック信号ＭＣＫのジッタ測定について説明する。
まず、クロック端子１１、テスト用のクロック端子３７、リセット端子３５、及び出力端子３６にロジックテスタ等の測定器を接続し、このクロック端子１１に所定周波数（１ＭＨｚ）の外部クロック信号ＥＣＫを与え、ＰＬＬ１０の動作を開始させる。この時、クロック端子３７に与えるテストクロック信号ＴＣＫは“Ｌ”、リセット端子３５に与えるリセット信号ＲＳＴは“Ｈ”とする。これにより、カウンタ３４のカウント値は０にリセットされる。
【００３２】
次に、リセット信号ＲＳＴを“Ｌ”に切り替える。これにより、カウンタ３４のカウント動作が可能になる。その後、外部クロック信号ＥＣＫに同期したテストクロック信号ＴＣＫｉ（但し、ｉ＝０〜ｎ、例えばｎ＝２４９）を、例えば１０００パルス連続して入力する。なお、テストクロック信号ＴＣＫｉは、外部クロック信号ＥＣＫに対してｉ（ｎｓ）だけ遅延させたクロック信号である。図中のテストクロック信号ＴＣＫｉは、マスタクロック信号ＭＣＫと同じ４ＭＨｚとなっているが、外部クロック信号ＥＣＫと同じ１ＭＨｚの信号でも良い。
【００３３】
テストクロック信号ＴＣＫｉが立ち上がると、その時点におけるマスタクロック信号ＭＣＫの“Ｈ”／“Ｌ”の状態がＦＦ３８に保持され、ＡＮＤ４０の第１の入力側に与えられる。この時、インバータ３９の出力信号は“Ｌ”であるので、ＡＮＤ４０の出力信号は“Ｌ”である。
【００３４】
テストクロック信号ＴＣＫｉが立ち下がると、インバータ３９の出力信号は“Ｈ”に変化する。従って、ＦＦ３８に保持されているマスタクロック信号ＭＣＫの状態が“Ｈ”であれば、ＡＮＤ４０の出力信号は“Ｈ”となり、カウンタ３４は１だけカウントアップされる。もしも、ＦＦ３８に保持されているマスタクロック信号ＭＣＫの状態が“Ｌ”であれば、ＡＮＤ４０の出力信号は“Ｌ”のままで、カウンタ３４のカウント値は変化しない。
【００３５】
テストクロック信号ＴＣＫｉを１０００パルス入力した後、カウンタ３４のカウント値を読み取って記録する。これにより、外部クロック信号ＥＣＫの立ち上がりからｉ（ｎｓ）後において、マスタクロック信号ＭＣＫの状態が“Ｈ”である割合が求められる。
【００３６】
このように、テストクロック信号ＴＣＫｉの遅延時間ｉ（ｎｓ）を０ｎｓから２４９ｎｓまで順次変更し、各テストクロック信号ＴＣＫｉに対するカウンタ３４のカウント値を読み取って記録する。図４（ｂ）は、横軸を遅延時間ｉ（ｎｓ）、縦軸をカウント値として、この遅延時間ｉに対応するテストクロック信号ＴＣＫｉで測定されたカウンタ３４のカウント値をグラフで示したものである。カウント値が０と１０００の中間値を示している範囲が、ジッタの範囲に相当する。この図において、実線Ｘはジッタが小さい場合、また一点鎖線Ｂはジッタが大きい場合の例を示している。
【００３７】
以上のように、この第２の参考例の半導体集積回路は、テストクロック信号ＴＣＫの立ち上がり時点において、マスタクロック信号ＭＣＫの状態が“Ｈ”である回数をカウントするカウンタ３４を備えている。これにより、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができるという利点がある。
【００３８】
（実施形態）
図５は、本発明の実施形態を示す半導体集積回路の概略の構成図であり、図１及び図３中の要素と共通の要素には共通の符号が付されている。
この半導体集積回路は、図１におけるＰＬＬ１０の周波数測定用の回路と、図３におけるＰＬＬ１０のジッタ測定用の回路を具備している。
【００３９】
即ち、ＰＬＬ１０から出力されるマスタクロック信号ＭＣＫは、バッファ３１を介して周波数測定用のＡＮＤ３２と、ジッタ測定用のＦＦ３８とに与えられるようになっている。そして、周波数測定用のＡＮＤ３２の出力側と、ジッタ測定用のＡＮＤ４０の出力側は、セレクタ（ＳＥＬ）４１の入力端子Ａ，Ｂにそれぞれ接続されている。セレクタ４１は、選択端子４２に与えられるモード信号ＭＯＤの論理レベルに従って、入力端子Ａ，Ｂの一方の信号を選択して出力するものである。セレクタ４１の出力側は、カウンタ３４のクロック端子３４に接続されている。その他の構成は、図１及び図３と同様である。
【００４０】
この半導体集積回路では、モード信号ＭＯＤによってセレクタの入力端子Ａが選択されると、図１と同様の周波数測定用の回路が構成される。また、モード信号ＭＯＤによってセレクタの入力端子Ｂが選択されると、図３と同様のジッタ測定用の回路が構成される。各回路構成による周波数測定とジッタ測定の方法は、前述したとおりである。
【００４１】
以上のように、本実施形態の半導体集積回路は、モード信号ＭＯＤによって、周波数測定とジッタ測定の両方の回路を構成するためのセレクタ４１を有している。これにより、カウンタ３４を共用することが可能になり、回路規模をほとんど増加させずに、正確な周波数とジッタを測定することができるという利点がある。
【００４２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＰＬＬ１０の構成は、図１に例示したものに限定されない。
【００４３】
（ｂ）  イネーブル信号ＥＮやリセット信号ＲＳＴ等の信号は、すべて正論理で説明したが、負論理の信号を用いても良い。
【００４４】
（ｃ）  外部クロック信号ＥＣＫの周波数やＰＬＬ１０の逓倍率Ｎは、例示した数値に限定されない。
【００４５】
（ｄ）  図５では、テストクロック信号ＴＣＫの立ち上がりのタイミングで、マスタクロック信号ＭＣＫが“Ｈ”である回数をカウントしているが、テストクロック信号ＴＣＫの立ち下がりのタイミングでカウントしても良い。また、マスタクロック信号ＭＣＫが“Ｌ”である回数をカウントしても良い。
【００４６】
（ｅ）  図４のジッタ測定方法におけるテストクロック信号ＴＣＫｉの遅延時間ｉの間隔や繰り返し回数等は、例示した数値に限定されない。
【００４７】
（ｆ）  図５では、測定用の入出力端子と論理回路２０の入出力端子を別々に設けているが、テスト時と通常動作時で、これらの入出力端子を切り替えて使用するようにしても良い。これにより、端子数の増加を抑えることができる。
【００４８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、モード信号の論理レベルに応じてＰＬＬの周波数とジッタの測定に切り替えて使用できるカウンタを有している。これにより、回路規模を増加させずに、ＰＬＬの周波数とジッタを正確に測定することができる。
【００５１】
第２の発明によれば、第１の発明の半導体集積回路のＰＬＬのジッタ測定を、外部クロック信号に対して所定の遅延時間を有するテストクロック信号を与え、この遅延時間を所定の範囲で順次変更することによって行うようにしている。従って、ロジックテスタ等の測定器を使用することにより、ＰＬＬのジッタを正確に測定することができる。
【図面の簡単な説明】
【図１】  本発明の第１の参考例を示す半導体集積回路の概略の構成図である。
【図２】  従来の半導体集積回路の概略の構成図である。
【図３】  本発明の第２の参考例を示す半導体集積回路の概略の構成図である。
【図４】  図３の半導体集積回路におけるＰＬＬ１０のジッタ測定方法の説明図である。
【図５】  本発明の実施形態を示す半導体集積回路の概略の構成図である。
【符号の説明】
１０    ＰＬＬ
２０    論理回路
３４    カウンタ
３８    ＦＦ（フリップフロップ）
４１    セレクタ
【図１】
0003847150.tif 000002
【図２】
0003847150.tif 000003
【図３】
0003847150.tif 000004
【図４】
0003847150.tif 000005
【図５】
0003847150.tif 000006