(57)【要約】層間絶縁膜として用いるシリコン酸化膜やシリケートガラス膜などを高密度プラズマＣＶＤ法により成膜する場合に、成膜温度を４００℃以上６８０℃以下、好適には４００℃以上６００℃以下、より好適には４５０℃以上５５０℃以下とすることにより、これらの膜にコンタクトホール形成後の埋め込み材料の埋め込みの前処理のフッ酸処理によるコンタクトホールの広がりを抑制しながら、これらの膜のプラズマダメージを抑制して信頼性の向上を図る。
2002033741.tif 000002
【特許請求の範囲】
【請求項１】
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜するようにした絶縁膜の成膜方法において、
上記絶縁膜の成膜温度を４００℃以上６８０℃以下にするようにした
ことを特徴とする絶縁膜の成膜方法。
【請求項２】
上記絶縁膜の成膜温度を４００℃以上６００℃以下にするようにした
ことを特徴とする請求の範囲１記載の絶縁膜の成膜方法。
【請求項３】
上記絶縁膜の成膜温度を４５０℃以上５５０℃以下にするようにした
ことを特徴とする請求の範囲１記載の絶縁膜の成膜方法。
【請求項４】
上記絶縁膜はシリコン酸化膜である
ことを特徴とする請求の範囲１記載の絶縁膜の成膜方法。
【請求項５】
上記絶縁膜はシリケートガラス膜である
ことを特徴とする請求の範囲１記載の絶縁膜の成膜方法。
【請求項６】
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜するようにした絶縁膜の成膜方法において、
上記絶縁膜の成膜温度を３００℃以上６８０℃以下にするようにした
ことを特徴とする絶縁膜の成膜方法。
【請求項７】
上記絶縁膜の成膜温度を３６０℃以上５５０℃以下にするようにした
ことを特徴とする請求の範囲６記載の絶縁膜の成膜方法。
【請求項８】
上記絶縁膜はシリコン酸化膜である
ことを特徴とする請求の範囲６記載の絶縁膜の成膜方法。
【請求項９】
上記絶縁膜はシリケートガラス膜である
ことを特徴とする請求の範囲６記載の絶縁膜の成膜方法。
【請求項１０】
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜する工程と、
上記絶縁膜にコンタクトホールを形成した後、上記コンタクトホールに対してウエットエッチングによる前処理を行う工程とを有する半導体装置の製造方法において、
上記絶縁膜の成膜温度を４００℃以上６８０℃以下にするようにした
ことを特徴とする半導体装置の製造方法。
【請求項１１】
上記絶縁膜の成膜温度を４００℃以上６００℃以下にするようにした
ことを特徴とする請求の範囲１０記載の半導体装置の製造方法。
【請求項１２】
上記絶縁膜の成膜温度を４５０℃以上５５０℃以下にするようにした
ことを特徴とする請求の範囲１０記載の半導体装置の製造方法。
【請求項１３】
上記コンタクトホールに対してウエットエッチングによる前処理を行った後、上記コンタクトホールに埋め込み材料を埋め込むようにした
ことを特徴とする請求の範囲１０記載の半導体装置の製造方法。
【請求項１４】
上記絶縁膜はシリコン酸化膜である
ことを特徴とする請求の範囲１０記載の半導体装置の製造方法。
【請求項１５】
上記絶縁膜はシリケートガラス膜である
ことを特徴とする請求の範囲１０記載の半導体装置の製造方法。
【請求項１６】
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜する工程と、
上記絶縁膜にコンタクトホールを形成する工程とを有する半導体装置の製造方法において、
上記絶縁膜の成膜温度を３００℃以上６８０℃以下にするようにした
ことを特徴とする半導体装置の製造方法。
【請求項１７】
上記絶縁膜の成膜温度を３６０℃以上５５０℃以下にするようにした
ことを特徴とする請求の範囲１６記載の半導体装置の製造方法。
【請求項１８】
上記コンタクトホールに埋め込み材料を埋め込むようにした
ことを特徴とする請求の範囲１６記載の半導体装置の製造方法。
【請求項１９】
上記絶縁膜はシリコン酸化膜である
ことを特徴とする請求の範囲１６記載の半導体装置の製造方法。
【請求項２０】
上記絶縁膜はシリケートガラス膜である
ことを特徴とする請求の範囲１６記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
この発明は、絶縁膜の成膜方法および半導体装置の製造方法に関し、特に、高密度プラズマ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ，ＨＤＰ）−ＣＶＤプロセスによって絶縁膜を成膜する工程を有する半導体装置の製造に適用して好適なものである。
背景技術
近年の半導体デバイスの高品質化に伴いプロセス温度の低温化が要求され、また、ＤＲＡＭの高集積化に伴いセル面積の低減が要求されている。これらのセル面積の低減およびプロセス温度の低温化に伴い、従来ＤＲＡＭの層間絶縁膜に適用されてきたホウ素リンシリケートガラス（ＢＰＳＧ）に高温リフローを行って埋め込み、平坦化を行うプロセスの採用が困難な状況になっている。一方、近年、ＨＤＰ−ＣＶＤプロセスと呼ばれる、成膜中にスパッタ成分を寄与させて埋め込み能力を向上させたプラズマＣＶＤプロセスが開発されており、現在主にＡｌ配線の層間絶縁膜として採用が進んでいる。
このＨＤＰ−ＣＶＤプロセスにより成膜するシリコン酸化膜をＤＲＡＭの多結晶シリコン用層間絶縁膜に適用する場合、この層間絶縁膜にコンタクトホールを形成した後、このコンタクトホールにプラグ埋め込み材料（通常はリンドープ多結晶シリコン）を埋め込む前にコンタクトホール底部の下地表面の自然酸化膜を除去するために行う前処理時のフッ酸処理によるコンタクトホールの広がりが懸念されるため、できるだけ高温（７００℃程度）で成膜することが要求された。これは、高温で成膜した場合の方がフッ酸に対して低いウエットエッチングレートが得られるためである。従来のＨＤＰ−ＣＶＤプロセスによるシリコン酸化膜の典型的な成膜条件を以下に記す。
トップＲＦパワー：１３００Ｗ
サイドＲＦパワー：３１００Ｗ
バイアスＲＦパワー：３５００Ｗ
ＳｉＨ４ガス流量：７０ｓｃｃｍ
Ｏ２ガス流量：１３０ｓｃｃｍ
Ａｒガス流量：１３０ｓｃｃｍ
圧力：０．６７Ｐａ（５ｍＴｏｒｒ）
ＤＲＡＭの多結晶シリコン用層間絶縁膜は高さ方向（基板に垂直な方向）で考えた場合、トランジスタに近い箇所の層間絶縁膜であるが、この層間絶縁膜の成膜へのプラズマプロセスの適用はトランジスタのプラズマダメージが懸念される。そこで、キャパシタＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）の酸化膜信頼性評価を行ったところ、次に説明するように極めて悪い評価結果が得られた。
従来のノンプラズマプロセスである、オゾン（Ｏ３）とテトラエチルオキシシラン（テトラエトキシシランとも呼ばれる）（ＴＥＯＳ）とを用いるＯ３−ＴＥＯＳＣＶＤ法により成膜したシリコン酸化膜および従来の成膜条件によるＨＤＰ−ＣＶＤ法によるシリコン酸化膜のＱｂｄ評価結果を比較したものを第１図に示す。第１図から明らかなように、７００℃で成膜を行う従来の成膜条件によるＨＤＰ−ＣＶＤ法によるシリコン酸化膜のＱｂｄ評価結果はＯ３−ＴＥＯＳＣＶＤ法により成膜したシリコン酸化膜に比べて著しく悪く、信頼性が著しく悪いことがわかる。また、この問題は、デバイスの特性上は、特にｐチャネルＭＯＳトランジスタのしきい値電圧のばらつきをもたらすため、重大な問題である。これらの理由により、従来の成膜条件によるＨＤＰ−ＣＶＤ法はそのままＤＲＡＭの多結晶シリコンの層間絶縁膜に適用することができない状況である。
一般的に上記のようなＰＩＤ（Ｐｌａｓｍａ　Ｉｎｄｕｃｅｄ　Ｄａｍａｇｅ）はバイアスＲＦパワーを低減させることで改善できるが、本発明者が行った実験では、ＨＤＰ−ＣＶＤプロセスによるバイアスＲＦパワーの低減についてＰＩＤの顕著な低減効果は確認されなかった。また、今回のダメージ発生源について、過剰なスパッタ成分によるサンプルへの物理的アタックについても断面ＳＥＭなどで観察し、そのような原因ではないことを確認している。
したがって、この発明が解決しようとする課題は、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜、より一般的にはシリコンと酸素とを主成分とする絶縁膜を成膜する場合に、その後のプロセスにおいて、この絶縁膜にコンタクトホール形成後の埋め込み材料の埋め込みの前処理時のフッ酸処理によるコンタクトホールの広がりを抑制しながら、絶縁膜のＰＩＤを抑制して信頼性の向上を図ることができる絶縁膜の成膜方法およびそのような絶縁膜の成膜工程を有する半導体装置の製造方法を提供することである。
一方、ＨＤＰ−ＣＶＤ法によりシリコンの酸化物を主成分とする絶縁膜を成膜する場合に、その後のプロセスにおいてこの絶縁膜にコンタクトホール形成後に前処理を行わずに埋め込み材料を埋め込むプロセスもある。このプロセスでは、コンタクトホール形成後の埋め込みの前処理時のフッ酸処理によるコンタクトホールの広がりの問題は存在しないが、このような場合でも、成膜時に膜中に取り込まれる（主として水素と考えられる）に起因するコンタクトホールの側壁からの脱ガスを抑え、この脱ガスに起因する不良が生じないようにする必要がある。
したがって、この発明が解決しようとする他の課題は、ＨＤＰ−ＣＶＤ法によりシリコンの酸化物を主成分とする絶縁膜を成膜する場合に、この絶縁膜にコンタクトホール形成後にその側壁からの脱ガスを抑制しながら、その後のプロセスにおいて絶縁膜のＰＩＤを抑制して信頼性の向上を図ることができる絶縁膜の成膜方法およびそのような絶縁膜の成膜工程を有する半導体装置の製造方法を提供することである。
発明の開示
本発明者は、従来技術が有する上記の課題を解決すべく、鋭意検討を行った。その概要について説明すると次のとおりである。
すなわち、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜を層間絶縁膜として成膜した後、コンタクトホールを形成し、このコンタクトホールに埋め込み材料を埋め込む場合、望ましい成膜温度は、ＰＩＤを抑制することに加えて、フッ酸を用いたウエットエッチングによる前処理の有無によっても異なる。具体的には、前処理を行う場合には、ＰＩＤを抑制しながら、前処理によるコンタクトホールの広がりを抑えるためには、成膜温度の上限はＰＩＤ抑制の観点から６８０℃、下限はウエットエッチングレートを低く抑えて前処理によるコンタクトホールの広がりを抑える観点から４００℃以上とする必要がある。これらの効果をより確実に得るためには、好適には成膜温度は４００℃以上６００℃以下とし、より好適には５００±５０℃、すなわち４５０℃以上５５０℃以下とするのがよい。
また、前処理を行わない場合には、ＰＩＤを抑制するとともに、コンタクトホールの側壁からの脱ガスを抑えるためには、成膜温度の上限はＰＩＤ抑制の観点から６８０℃、下限は成膜時に膜中に取り込まれるガスを少なくしてコンタクトホールの側壁からの脱ガスを抑える観点から３００℃以上とする必要がある。これらの効果をより確実に得るためには、好適には成膜温度は３６０℃以上５５０℃以下とするのがよい。
また、以上のことは、シリコン酸化膜に限られることではなく、シリケートガラス膜についても同様に成立し、より一般的には、シリコンの酸化物を主成分とする絶縁膜全般に成立することである。
この発明は、本発明者による以上の検討に基づいて案出されたものである。
すなわち、上記課題を解決するために、この発明の第１の発明は、
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜するようにした絶縁膜の成膜方法において、
絶縁膜の成膜温度を４００℃以上６８０℃以下にするようにした
ことを特徴とするものである。
この発明の第２の発明は、
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜するようにした絶縁膜の成膜方法において、
絶縁膜の成膜温度を３００℃以上６８０℃以下にするようにした
ことを特徴とするものである。
この発明の第３の発明は、
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜する工程と、
絶縁膜にコンタクトホールを形成した後、コンタクトホールに対してウエットエッチングによる前処理を行う工程とを有する半導体装置の製造方法において、
絶縁膜の成膜温度を４００℃以上６８０℃以下にするようにした
ことを特徴とするものである。
この発明の第４の発明は、
シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜する工程と、
絶縁膜にコンタクトホールを形成する工程とを有する半導体装置の製造方法において、
絶縁膜の成膜温度を３００℃以上６８０℃以下にするようにした
ことを特徴とするものである。
この発明の第１および第３の発明においては、成膜時に発生する絶縁膜のＰＩＤを抑制しながら、前処理によるコンタクトホールの広がりを抑える効果を十分に得るため、好適には成膜温度は４００℃以上６００℃以下とし、より好適には４５０℃以上５５０℃以下とし、さらに好適には４９０℃以上５１０℃以下とするのがよい。
この発明の第２および第４の発明においては、成膜時に発生する絶縁膜のＰＩＤを抑制するとともに、コンタクトホールの側壁からの脱ガスを抑える効果をより確実に得るためには、好適には成膜温度は３６０℃以上５５０℃以下とする。
この発明において、シリコンの酸化物を主成分とする絶縁膜は、典型的にはシリコン酸化膜またはシリケートガラス膜であり、シリケートガラス膜は、ノンドープシリケートガラス（ＮＳＧ）膜、リンシリケートガラス（ＰＳＧ）膜、フッ素シリケートガラス（ＦＳＧ）膜、ホウ素シリケートガラス（ＢＳＧ）膜、ホウ素リンシリケートガラス（ＢＰＳＧ）膜、ヒ素シリケートガラス（ＡｓＳＧ）膜などである。
この発明においては、典型的には、絶縁膜にコンタクトホールを形成し、このコンタクトホールに対してウエットエッチングによる前処理を行ってコンタクトホール底部の下地表面の自然酸化膜を除去した後、このコンタクトホールに埋め込み材料を埋め込む。
この発明において、成膜温度の設定は、他に支障がない限り、基本的にはどのような方法により行ってもよいが、典型的には、静電チャックにより基板を吸着し、基板の裏面に冷却したヘリウムガスを吹き付けることにより行うことができる。
高密度プラズマＣＶＤプロセスにおけるプラズマ発生方式としては、電子サイクロトロン共鳴（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ，ＥＣＲ）方式、誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ，ＩＣＰ）方式、ヘリコン波プラズマ方式などがある。ここで、高密度プラズマのプラズマ密度は、通常１×１０１１〜１×１０１３／ｃｍ３程度である。
上述のように構成されたこの発明の第１および第３の発明によれば、絶縁膜の成膜温度が６８０℃以下であることにより、成膜時にＰＩＤが発生するのを効果的に抑制することができるとともに、絶縁膜の成膜温度が４００℃以上であることにより、良好な膜質を得ることができ、ウエットエッチングレートを十分に低く抑えることができる。
上述のように構成されたこの発明の第２および第４の発明によれば、絶縁膜の成膜温度が６８０℃以下であることにより、成膜時にＰＩＤが発生するのを効果的に抑制することができるとともに、絶縁膜の成膜温度が３００℃以上であることにより、成膜時に膜中に取り込まれるガスを十分に少なくすることができ、その後のプロセスにおいて脱ガスを効果的に抑えることができる。
発明を実施するための最良の形態
以下、この発明の一実施形態について図面を参照しながら説明する。
第２図〜第５図はこの発明の一実施形態によるＤＲＡＭの製造方法を示す。このＤＲＡＭにおいては、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの双方を用いるが、第２図〜第５図においてはｐチャネルＭＯＳトランジスタ形成部についてのみ図示し、以下の説明もｐチャネルＭＯＳトランジスタ形成部についてのみ行う。
この一実施形態においては、第２図に示すように、まず、シリコン基板１に素子分離領域（図示せず）を形成した後、シリコン基板１に例えばイオン注入によりｎウエル（図示せず）を形成する。次に、このｎウエルの表面にシリコン酸化膜からなるゲート酸化膜２を成膜する。次に、例えば減圧ＣＶＤ法により基板全面に多結晶シリコン膜３を成膜し、さらにこの多結晶シリコン膜３に例えばイオン注入により不純物をドーピングして低抵抗化した後、例えばスパッタリング法によりこの多結晶シリコン膜３上に例えばタングステンシリサイド膜４を成膜する。次に、これらのタングステンシリサイド膜４および多結晶シリコン膜３を例えば反応性イオンエッチング（ＲＩＥ）法によりエッチングして所定形状にパターニングし、ポリサイド構造のゲート電極を形成する。次に、このゲート電極をマスクとしてｎウエルにｐ型不純物であるホウ素（Ｂ）をイオン注入することによりゲート電極に対して自己整合的に例えばｐ＋型のソース領域５およびドレイン領域６を形成する。これによって、ｐチャネルＭＯＳトランジスタが形成される。次に、例えばＣＶＤ法により基板全面に例えばシリコン窒化膜７を成膜する。
次に、ＨＤＰ−ＣＶＤ法により基板全面にシリコン酸化膜８を層間絶縁膜として成膜する。ここで、このＨＤＰ−ＣＶＤプロセスにおけるプラズマ発生方式としてはＩＣＰ方式を用いる。このときの成膜条件の例を挙げると下記のとおりである。
成膜温度：４００〜６８０℃
トップＲＦパワー：１３００Ｗ
サイドＲＦパワー：３１００Ｗ
バイアスＲＦパワー：３５００Ｗ
ＳｉＨ４ガス流量：７０ｓｃｃｍ
Ｏ２ガス流量：１３０ｓｃｃｍ
Ａｒガス流量：１３０ｓｃｃｍ
圧力：０．６７Ｐａ（５ｍＴｏｒｒ）
また、この成膜時には、第６図に示すように、ＨＤＰ−ＣＶＤ装置の反応室内に設けられた静電チャック５１によりシリコン基板１の裏面を吸着してチャッキングする。静電チャック５１には互いに直径が異なる二つの円周に沿って多数の通気孔５２が設けられている。そして、これらの通気孔５２を通してシリコン基板１の裏面に冷却用ヘリウム（Ｈｅ）を当てることにより冷却を行い、成膜温度（基板温度）を４００〜６８０℃の範囲内の所望の温度に設定する。Ｈｅ圧力は、例えば成膜温度を５００℃とする場合、内周部の通気孔５２に対しては例えば２．７Ｐａ（２Ｔｏｒｒ）、外周部の通気孔５２に対しては例えば６．７Ｐａ（５Ｔｏｒｒ）とする。なお、通気孔５２を内周部と外周部とに分割して設けているのは、基板温度、すなわち成膜温度の面内均一性を確保するためである。
次に、第３図に示すように、例えば化学機械研磨（ＣＭＰ）法によりシリコン酸化膜８を研磨して平坦化する。
次に、リソグラフィーによりコンタクトホール形成用のレジストパターン（図示せず）をシリコン酸化膜８上に形成した後、このレジストパターンをマスクとしてシリコン酸化膜８およびシリコン窒化膜７を例えばＲＩＥ法によりエッチングしてドレイン領域６上にコンタクトホール９を形成する。この後、アッシングを行ってレジストパターンやエッチング残渣を除去する。
次に、フッ酸を用いたウエットエッチングによる前処理を行い、コンタクトホール９の底部のドレイン領域６の表面の自然酸化膜（図示せず）を除去する。
次に、第５図に示すように、例えば減圧ＣＶＤ法により基板全面に多結晶シリコン膜１０を成膜してコンタクトホール９を埋め込んだ後、この多結晶シリコン膜１０に例えばリン（Ｐ）をイオン注入によりドーピングしてｎ＋型化する。
この後、金属配線の形成などの必要な工程を実行して、目的とするＤＲＡＭを製造する。
この発明の一実施形態による成膜条件（ただし、成膜温度は４００℃）によるＨＤＰ−ＣＶＤ法により成膜したシリコン酸化膜８、Ｏ３−ＴＥＯＳＣＶＤ法により成膜したシリコン酸化膜および従来の成膜条件によるＨＤＰ−ＣＶＤ法によるシリコン酸化膜のＱｂｄ評価結果を比較したものを第７図に示す。ただし、評価には第８図に示すような構造のキャパシタＴＥＧを用いた。このキャパシタＴＥＧではゲート電極の面積がゲート酸化膜の面積に対して１０００倍になっている。シリコン基板１に対する冷却用Ｈｅ圧力は、成膜温度が４００℃の場合、内周部の通気孔５２に対しては例えば５．３Ｐａ（４Ｔｏｒｒ）、外周部の通気孔５２に対しては例えば１０．７Ｐａ（８Ｔｏｒｒ）とした。その他の成膜条件はこの一実施形態によるシリコン酸化膜８の成膜条件と同じである。第７図から明らかなように、４００〜６８０℃で成膜を行うこの発明の一実施形態によるシリコン酸化膜８のＱｂｄ評価結果は、７００℃で成膜を行う従来の成膜条件によるＨＤＰ−ＣＶＤ法によるシリコン酸化膜に比べて著しく改善しており、Ｏ３−ＴＥＯＳＣＶＤ法により成膜したシリコン酸化膜と同等の結果が得られた。このことから、シリコン酸化膜８のＰＩＤは従来の成膜条件によるＨＤＰ−ＣＶＤ法によるシリコン酸化膜に比べて顕著に改善されており、信頼性は良好である。また、詳細については省略するが、成膜温度を５００℃としてＨＤＰ−ＣＶＤ法により成膜したシリコン酸化膜８についても同等な結果が得られることが確認されている。
以上のように、この一実施形態によれば、層間絶縁膜としてのシリコン酸化膜８をＨＤＰ−ＣＶＤ法により成膜するときの成膜温度を４００〜６８０℃としていることにより、成膜時にシリコン酸化膜８にＰＩＤが発生するのを効果的に抑制することができ、信頼性が良好なシリコン酸化膜８を得ることができる。そして、このようにＰＩＤが大幅に低減されたシリコン酸化膜８を得ることができることにより、ｐチャネルＭＯＳトランジスタのしきい値電圧のばらつきを大幅に低減することができ、デバイスの特性不良を大幅に低減することができ、ＤＲＡＭの製造歩留まりの向上を図ることができる。また、シリコン酸化膜８の膜質が良好であることにより、ウエットエッチングレートを十分に低く抑えることができ、このためコンタクトホール９に対するフッ酸による前処理時にコンタクトホール９の広がりを防止することができる。
このように、この一実施形態によれば、ＨＤＰ−ＣＶＤ法により成膜するシリコン酸化膜８にコンタクトホール９を形成した後の埋め込みの前処理時のフッ酸処理によるコンタクトホール９の広がりを抑制しながら、シリコン酸化膜８のＰＩＤを抑制して信頼性の向上を図ることができ、ｐチャネルＭＯＳトランジスタのしきい値電圧のばらつきを大幅に低減することができる。
以上、この発明の一実施形態につき具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の一実施形態において挙げた数値、材料、構造、形状、原料ガスなどはあくまでも例にすぎず、必要に応じてこれらと異なる数値、材料、構造、形状、原料ガスなどを用いてもよい。
また、上述の一実施形態においては、第６図に示すような静電チャックを用いてシリコン基板のチャッキングを行い、シリコン基板の裏面から冷却用Ｈｅを当てることにより冷却して成膜温度を所望の温度に設定しているが、成膜温度の設定は他の方法により行ってもよく、さらには、シリコン基板の保持も他の方法により行ってもよい。
さらに、上述の一実施形態においては、シリコン酸化膜８を成膜するときの酸素の原料ガスとしてＯ２を用いているが、酸素の原料ガスとしては例えばＮ２Ｏなどを用いてもよい。
以上説明したように、この発明によれば、シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜するときの成膜温度を４００℃以上６８０℃以下にするようにしていることにより、その後のプロセスにおいて、この絶縁膜にコンタクトホール形成後の埋め込み材料の埋め込みの前処理時のフッ酸処理によるコンタクトホールの広がりを抑制しながら、絶縁膜のＰＩＤを抑制して信頼性の向上を図ることができる。
また、この発明によれば、シリコンの酸化物を主成分とする絶縁膜を高密度プラズマＣＶＤ法により成膜するときの成膜温度を３００℃以上６８０℃以下にするようにしていることにより、その後のプロセスにおいてこの絶縁膜にコンタクトホール形成後にその側壁からの脱ガスを抑制しながら、絶縁膜のＰＩＤを抑制して信頼性の向上を図ることができる。
この発明は、ＭＯＳデバイスでいえばチャネル長が０．１３μｍ以下程度の微細化が進んだデバイスに適用する場合に特に効果を発揮する。これは、この程度以上に微細化が進んだデバイスにおいて高密度プラズマＣＶＤを行った場合に、ＰＩＤがデバイス特性に及ぼす悪影響が問題となってくるからである。
【図面の簡単な説明】
第１図は、従来の成膜条件によるＨＤＰ−ＣＶＤ法により成膜したシリコン酸化膜のＱｂｄ評価結果を示す略線図、第２図〜第５図は、この発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図、第６図は、この発明の一実施形態によるＤＲＡＭの製造方法においてＨＤＰ−ＣＶＤ法によりシリコン酸化膜を成膜するときにシリコン基板を静電チャックによりチャッキングする様子を示す平面図、第７図は、この発明の一実施形態による成膜条件によるＨＤＰ−ＣＶＤ法により成膜したシリコン酸化膜のＱｂｄ評価結果を示す略線図、第８図は、第７図に示すＱｂｄ評価に用いたキャパシタＴＥＧの構造を示す断面図である。
符号の説明
１　シリコン基板
２　ゲート酸化膜
３　多結晶シリコン膜
４　タングステンシリサイド膜
８　シリコン酸化膜
【図１】
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【図２】
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【図３】
2002033741.tif 000005
【図４】
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【図５】
2002033741.tif 000007
【図６】
2002033741.tif 000008
【図７】
2002033741.tif 000009
【図８】
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【国際調査報告】
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2002033741.tif 000012
2002033741.tif 000013