(57)【特許請求の範囲】
【請求項１】
ＣＡＤ（Computer Aided Design）を用いた半導体集積回路の設計手法であって、
回路シミュレータにネットリストと入力刺激を入力して、シミュレーション結果のファイルを得る第１のステップと、
ＬＶＳ（Layout Versus Schematic）プログラムを実行し、レイアウトパターンのデータをＬＶＳプログラムの実行結果から抽出して実際のパターンレイアウトに即したファイルを得る第２のステップと、
前記第１のステップ及び前記第２のステップそれぞれで得たファイルに基づいて評価結果のファイルを得る第３のステップとを備え、
前記第１のステップは、ＭＯＳＦＥＴのバイアス状態を含む回路図の電気的な情報のデータをネットリスターに入力し、前記ネットリスターでネットリストを生成するステップと、前記回路シミュレータで、前記ネットリストのデータと前記入力刺激を用いてシミュレーションを行い、カットオフ状態にあるトランジスタの情報を含むシミュレーション結果のファイルを生成するステップとを含み、
前記第２のステップは、レイアウトパターンのデータと前記回路図の電気的な情報のデータとが等価であるか検証し、検証結果のファイルを生成するステップと、前記検証結果ファイルから実際のパターンレイアウトに即したフィンガー情報のファイルを生成するステップとを含み、
前記第３のステップは、前記第１のステップで生成したシミュレーション結果のファイルと前記第２のステップで生成したフィンガー情報のファイルとを受け、実際のパターンレイアウトに即した回路シミュレーションを行うステップと、スタンドバイ時のＤＣリーク電流の評価を行って評価結果のファイルを生成するステップとを含む
ことを特徴とする半導体集積回路の評価方法。
【請求項２】
前記回路図の電気的な情報は、形成する半導体製品の回路図のデータであることを特徴とする請求項１に記載の半導体集積回路の評価方法。
【請求項３】
前記シミュレーション結果のファイルは、回路設計値情報であることを特徴とする請求項１または２に記載の半導体集積回路の評価方法。
【請求項４】
前記回路設計値情報は、各素子のバイアス状態を表す情報であることを特徴とする請求項３に記載の半導体集積回路の評価方法。
【請求項５】
前記回路シミュレータによるシミュレーションは、チャネル長、チャネル幅、デバイスモデル、形状パラメータ、寄生抵抗、寄生容量及び素子のバイアス状態を含む電気的な情報を用いて実行されることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体集積回路の評価方法。
【請求項６】
前記第３のステップは、ＭＯＳＦＥＴの最小の閾値電圧を判断するものであることを特徴とする請求項１に記載の半導体集積回路の評価方法。
【請求項７】
前記第３のステップは、マルチフィンガートランジスタにおける各フィンガーにつき閾値電圧の許容し得る最大の低下量を判断するものであることを特徴とする請求項１に記載の半導体集積回路の評価方法。
【請求項８】
前記レイアウトパターンのデータは、マルチフィンガートランジスタにおけるフィンガーの数またはエッジの数であることを特徴とする請求項１乃至７いずれか１つの項に記載の半導体集積回路の評価方法。
【請求項９】
前記チャネル長は、初期状態におけるトランジスタのカットオフ時のリーク電流と強制劣化させたトランジスタのカットオフ時のリーク電流とから、経年変化によるリーク電流の増大を算出して設定されることを特徴とする請求項５に記載の半導体集積回路の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＡＤ（Computer Aided Design）を用いた半導体集積回路の設計手法に係るもので、特にスタンドバイＤＣリーク電流を考慮した設計を行うための半導体集積回路の評価方法に関する。
【０００２】
【従来の技術】
ＣＡＤを用いた半導体集積回路の設計において、Ｎチャネル型ＦＥＴの閾値電圧の設定は、信頼性と回路性能（速度）とのトレードオフの関係を配慮しつつ行う必要がある。例えばＮチャネル型ＦＥＴの場合には、ホットキャリアの影響によって起こる閾値電圧の正方向へのシフトによってスタンドバイ電流が減少し、回路性能が低下する。また、Ｐチャネル型ＦＥＴの場合には、閾値電圧の絶対値が小さい値の方向にシフトすることになる。一方、サブスレッショルド電流を増大させることによってスタンドバイ電流を増大させると、速度性能を向上させることができる。
【０００３】
そこで、半導体集積回路の設計では、速度性能の低下を抑えつつ、ＩＣやＬＳＩ等の半導体集積回路の仕様として要求されているスタンドバイ電流値を満たすことができる最小の初期閾値電圧を見つける必要がある。
【０００４】
従来のＣＡＤでは、設計段階でＮチャネル型ＦＥＴの最小の閾値電圧を決定するために、半導体集積回路中のＦＥＴのチャネル幅の合計を１／４にした値を使用している。しかしながら、この値は、ＣＭＯＳインバータチェーン回路におけるＮチャネル型ＦＥＴの数に対応させて推定したものであり、近似値で表しているに過ぎない。このため、より正確な結果を得るためには、スタンドバイモードにおいてカットオフするトランジスタを検出し、このカットオフしているトランジスタのチャネル幅の合計を計算しなければならない。
【０００５】
ところで、最近のＣＭＯＳ技術においては、アクティブエリアと素子分離領域との境界上をＦＥＴのゲート電極が横断する部分に寄生トランジスタが形成され、この寄生トランジスタの電荷のトラップにより閾値電圧が低下する現象が知られている。集積密度が低い場合には上記寄生トランジスタによる影響は小さいためほとんど問題にならなかったが、高集積化が進みトランジスタが微細化されるにしたがって、上記寄生トランジスタによる影響が無視できなくなってきている。
【０００６】
また、設計された回路を実際のパターンにレイアウトする場合には、小さいスペースにチャネル幅の広い（電流駆動能力の大きい）トランジスタを形成するために、図５に示すようなマルチフィンガートランジスタが使用されることがある。図５は、上記マルチフィンガートランジスタ（ＦＥＴ）の概略構成を示すパターン平面図である。ソース，ドレイン領域としてのアクティブエリアＡＡ上には、ゲート絶縁膜を介在してゲートポリシリコン層（フィンガーＦ１〜Ｆ３）が形成されている。上記アクティブエリアＡＡと素子分離領域との境界における各フィンガーＦ１〜Ｆ３との交差位置にはそれぞれ、エッジＰ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂ，Ｐ３ａ，Ｐ３ｂが形成される。
【０００７】
図６に示すように、上記境界とフィンガーＦとの交差位置のエッジＰａ，Ｐｂには、寄生トランジスタＱＰａ，ＱＰｂが形成され、本体トランジスタＱと並列接続された構成となる。そして、スタンドバイ時に、本体トランジスタＱがカットオフしていても、寄生トランジスタＱＰａ，ＱＰｂを介してＤＣリーク電流が流れる。すなわち、マルチフィンガートランジスタを用いると、回路設計上は２つのエッジ（寄生トランジスタ）しか存在しないはずのトランジスタであっても、実際のパターンレイアウトでは４つ以上のエッジ（図５の場合には６つ）を有することになる。これまでは、このエッジ起因によるリーク電流のフルチップでの解析は、不可能であった。何故なら、レイアウト後の膨大なＭＯＳＦＥＴのエッジの数を計算する方法がなかった為である。
【０００８】
この結果、上述したような近似値や推定による従来の評価方法では、回路とパターンレイアウトと間に大きなズレが生じるため、正確な評価ができず、完成した半導体集積回路装置がスタンドバイＤＣリーク電流の仕様を満たせなくなる恐れがある。
【０００９】
【発明が解決しようとする課題】
上記のように従来の半導体集積回路の評価方法は、近似値や推定により評価するため精度や信頼性が低く、改善が望まれている。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、回路設計値と実際のパターンレイアウトデータを用いて評価することにより、実際のパターンレイアウトに即した、より正確で高精度な評価が行える信頼性の高い半導体集積回路の評価方法を提供することにある。
【００１２】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置の評価方法は、ＣＡＤ（Computer Aided Design）を用いた半導体集積回路の設計手法であって、回路シミュレータにネットリストと入力刺激を入力して、シミュレーション結果のファイルを得る第１のステップと、ＬＶＳ（Layout Versus Schematic）プログラムを実行し、レイアウトパターンのデータをＬＶＳプログラムの実行結果から抽出して実際のパターンレイアウトに即したファイルを得る第２のステップと、前記第１のステップ及び前記第２のステップそれぞれで得たファイルに基づいて評価結果のファイルを得る第３のステップとを備え、前記第１のステップは、ＭＯＳＦＥＴのバイアス状態を含む回路図の電気的な情報のデータをネットリスターに入力し、前記ネットリスターでネットリストを生成するステップと、回路シミュレータで、前記ネットリストのデータと前記入力刺激を用いてシミュレーションを行い、カットオフ状態にあるトランジスタの情報を含むシミュレーション結果のファイルを生成するステップとを含み、前記第２のステップは、レイアウトパターンのデータと前記回路図の電気的な情報のデータとが等価であるか検証し、検証結果のファイルを生成するステップと、前記検証結果ファイルから実際のパターンレイアウトに即したフィンガー情報のファイルを生成するステップとを含み、前記第３のステップは、前記第１のステップで生成したシミュレーション結果のファイルと前記第２のステップで生成したフィンガー情報のファイルとを受け、実際のパターンレイアウトに即した回路シミュレーションを行うステップと、スタンドバイ時のＤＣリーク電流の評価を行って評価結果のファイルを生成するステップとを含む。
【００１３】
上記のような方法によれば、回路設計値と実際のパターンデータを用いて評価するので、実際のパターンに即した、より正確で高精度な評価が行え、信頼性の高い半導体集積回路の評価方法が得られる。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体集積回路の評価方法について説明するためのもので、ＣＡＤのソフトウェア（プログラム）の概略を示すフローチャートである。この評価方法は大きく分けて３つのステップ（ブロックＡ，Ｂ，Ｃ）から成る。ブロックＡは、回路シミュレーション部である。このブロックＡは、回路設計値のシミュレーションを行うもので、回路シミュレータ及び入力ファイル（ネットリスト及び入力刺激）を使用してＭＯＳＦＥＴのバイアス状態を含むファイルを得る。まず、回路図の電気的な情報、すなわち、形成する半導体製品、例えばＩＣやＬＳＩの回路図（Schematic）のデータがネットリスター（Netlister）に入力され、このネットリスターでネットリスト（Netlist）を生成する。次に、回路シミュレータ（Circuit Sim.）で、上記ネットリストのデータと入力刺激（Input Stimulus）を用いてシミュレーションが行われ、シミュレーション結果（Circuit Sim. Result file）のファイル（回路設計値情報、例えば各素子のバイアス状態等）を生成する。上記回路シミュレータでは、チャネル長、チャネル幅、デバイスモデル、形状パラメータ、寄生抵抗、寄生容量及び上記バイアス状態等の電気的な情報を用いてシミュレーションが行われる。バイアス状態の情報を用いることにより、シミュレーション結果のファイルにはカットオフ状態にあるトランジスタの情報も含まれ、この情報を用いてより正確なスタンドバイ時のＤＣリーク電流の評価が行えるようになっている。
【００１５】
ブロックＢは、ＬＶＳ（Layout Versus Schematic）部である。このブロックＢは、物理的なレイアウト情報をＬＶＳプログラムの結果から抽出するものである。まず、レイアウトパターン（Layout）のデータと上記回路図（Schematic）のデータとが等価であるか検証し、検証結果のファイル（LVS result file）を生成する。上記物理的なレイアウト情報の例としては、フィンガーの数（またはエッジの数）を用いる。この検証結果ファイルから実際のパターンレイアウト（REAL(LVS part)）に即したフィンガー情報（finger-model table file）を生成する。
【００１６】
ブロックＣは、上記ブロックＡ及び上記ブロックＢそれぞれの出力ファイルをリンクすることによって、最終結果を得るものである。ブロックＡから出力される回路シミュレーション結果とブロックＢから出力されるフィンガー情報とを受け、実際のパターンレイアウトに即した回路シミュレーション（REAL Statistics part）を行い、評価を行って評価結果のファイル（Result file）を生成する。
【００１７】
なお、上記ブロックＡとブロックＢの処理は並列的に行っても良いし、どちらか一方の処理が終了してから他方の処理を行うようにしても良い。
【００１８】
次に、上記ブロックＣで行われる具体的な処理例について詳しく説明する。
【００１９】
第１の例は、ＭＯＳＦＥＴの最小の閾値電圧Ｖｔｈを判断する方法である。図２は、２５６ＭビットのＤＲＡＭを例にとっており、各ＭＯＳＦＥＴのチャネル幅を算出し、各実効チャネル長（Ｌｅｆｆ）０．１μｍ〜０．２μｍ，０．２μｍ〜０．３μｍ，０．３μｍ〜０．４μｍ，…毎に合計して分布を示したものである。ここでは、プリチャージスタンドバイ状態でカットオフしているＰチャネル型ＭＯＳＦＥＴのチャネル幅の合計値の分布を示している。図２から明らかなように、実効チャネル長が０．２μｍ〜０．３μｍの範囲に集中しており、チャネル幅の合計は約９５ｃｍであった。ここで用いている実行チャネル長Ｌｅｆｆは、設計上のチャネル長Ｌｄｅｓからソース／ドレイン領域への不純物の注入時における横方向の拡散長Ｌｄの２倍を引いた値、すなわち“Ｌｅｆｆ＝Ｌｄｅｓ−２×Ｌｄ”である。
【００２０】
なお、実効チャネル長が０．３μｍより大きいＭＯＳＦＥＴは、アナログ回路やＤＣ−ＤＣコンバータ等に用いられるものであるが、チャネル幅の合計値は０．２μｍ〜０．３μｍの範囲に比べると非常に少ない。
【００２１】
Ｐチャネル型ＭＯＳＦＥＴにおけるサブスレッショルド勾配のＳ−ファクタが１３０ｍＶ／１０個であると仮定すると、Ｐチャネル型ＭＯＳＦＥＴのための最小の閾値電圧Ｖｔｈは次のように計算される。
【００２２】
Ｉｏｆｆ＝１０μＡ／９５０，０００μｍ
＝１．０５×１０−１１Ａ／μｍ
＝１０．５ｐＡ／μｍ
Ｖｔｈｍｉｎ＝−Ｓ×ｌｏｇ［２０ｎＡ／Ｉｏｆｆ］
＝−１３０ｍＶ×ｌｏｇ［２０ｎＡ／１０．５ｐＡ］
＝−４２６ｍＶ
ここで、Ｐチャネル型ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、Ｉｄｓ＝２０ｎＡ×（チャネル幅／チャネル長）からゲート・ソース間電圧Ｖｇｓの値として定義されるので、カットオフしているトランジスタのリーク電流Ｉｏｆｆの限界は１０μＡである。
【００２３】
第２の例は、各フィンガーにつき最大の許容し得る閾値電圧の低下量を判断する方法である。図３は、やはり２５６ＭビットのＤＲＡＭを例にとっており、各ＭＯＳＦＥＴのフィンガー数を算出し、各実効チャネル長（Ｌｅｆｆ）０．１μｍ〜０．２μｍ，０．２μｍ〜０．３μｍ，０．３μｍ〜０．４μｍ，…毎に合計して分布を示したものである。ここでも、プリチャージスタンドバイ状態でカットオフしているＰチャネル型ＭＯＳＦＥＴのフィンガー数の合計値の分布を示している。実効チャネル長が０．２μｍ〜０．３μｍの範囲に集中しており、フィンガー数の合計は約１４０，０００であった。
【００２４】
Ｐチャネル型ＭＯＳＦＥＴのエッジに形成される寄生トランジスタに起因するリーク電流の限界値が１０μＡとする場合、各フィンガー（２つのエッジ）につき許容しうる電流Ｉｏｆｆは次のように計算される。
【００２５】
Ｉｏｆｆ＝１０μＡ／１４０，０００
＝７１．４ｐＡ／フィンガー
図４は、チャネル長の設計値Ｌｄｅｓｉｇｎに対して、バーンイン（Burn-In）により強制劣化させたトランジスタのカットオフ時のリーク電流Ｉｏｆｆａｌｌｏｗと初期状態におけるトランジスタのカットオフ時のリーク電流Ｉｏｆｆ０をプロットしたものである。また、この図４ではリーク電流の限界値をＩｏｆｆｌｉｍｉｔで表している。
【００２６】
周知のように、ＩＣやＬＳＩを長期間使用すると、経年変化によってトランジスタのリーク電流が増大する。そこで、初期状態におけるトランジスタのカットオフ時のリーク電流Ｉｏｆｆ０と強制劣化（Burn-In）させたトランジスタのカットオフ時のリーク電流Ｉｏｆｆａｌｌｏｗとから、経年変化によるリーク電流の増大を算出し、仕様を満たさなくなるのを防止できる設計を行うようにする。換言すれば、予め経年変化を考慮した最適なチャネル長Ｌｄｅｓｉｇｎを求めている。
【００２７】
この結果、最悪のケースを想定すると、最小のチャネル長Ｌｄｅｓｉｇｎは、０．３５μｍであった。
【００２８】
上記のような方法によれば、回路設計値と実際のパターンデータを用いて評価するので、実際のパターンに即した、より正確で高精度な評価が行え、信頼性の高い半導体集積回路の評価方法が得られる。
【００２９】
半導体集積回路に、この発明の評価方法（ソフトウェア）を適用することによって、近似値や推定ではなく、実際のパターンレイアウトデータで様々な回路パラメータの判定を行うので、実際のレイアウトパターンに即した、より正確で高精度な評価を行うことができる。この結果、半導体集積回路がスタンドバイＤＣリーク電流のスペックを満たせなくなる恐れもない。
【００３０】
また、この発明によって初めて、エッジ起因の寄生ＭＯＳＦＥＴの劣化を考慮した技術的な解決法（Solution）が提供できる。
【００３１】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００３２】
【発明の効果】
以上説明したように、この発明によれば、回路設計値と実際のパターンレイアウトデータを用いて評価することにより、実際のパターンレイアウトに即した、より正確で高精度な評価が行える信頼性の高い半導体集積回路の評価方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体集積回路の評価方法について説明するためのもので、ＣＡＤのソフトウェア（プログラム）の概略を示すフローチャート。
【図２】半導体集積回路装置中の各ＭＯＳＦＥＴのチャネル幅を算出し、各実効チャネル長毎に合計して分布を示す図。
【図３】半導体集積回路装置中の各ＭＯＳＦＥＴのフィンガー数を算出し、各実効チャネル長毎に合計して分布を示す図。
【図４】チャネル長の設計値に対して、バーンインにより強制劣化させたトランジスタのカットオフ時のリーク電流と初期状態におけるトランジスタのカットオフ時のリーク電流をプロットした図。
【図５】従来の半導体集積回路の評価方法について説明するためのもので、マルチフィンガートランジスタの概略的なパターンレイアウトを示す平面図。
【図６】寄生トランジスタの生成について説明するための図。
【符号の説明】
Ａ…ブロック
Ｂ…ブロック
Ｃ…ブロック
ＡＡ…アクティブエリア
Ｆ１〜Ｆ３，Ｆ…フィンガー、
Ｐ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂ，Ｐ３ａ，Ｐ３ｂ，ＱＰａ，ＱＰｂ…エッジ
Ｑ…本体トランジスタ
ＱＰａ，ＱＰｂ…寄生トランジスタ
【図１】
0003735560.tif 000002
【図２】
0003735560.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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