(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された集積回路の一部の配線であって、外部端子に接続されず複数の素子に共通に接続され、かつ接続される前記素子の別の端子が外部に導かれる端子に接続している共通線と、該共通線と電源線またはその他の放電専用線との間に電流を放電する素子とを有し、前記共通線に接続する複数の素子のゲートブレークダウン電圧より前記電流を放電する素子のゲートブレークダウン電圧の方が低いことを特徴とする半導体集積回路。
【請求項２】
前記複数の素子はＭＯＳＦＥＴ、前記共通線はバス線、前記電流を放電する素子はＧＧＮＭＯＳであることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電破壊を防止する保護素子を設けた半導体集積回路に関し、特に内部に大きな浮遊容量を有する配線が存在する場合に素子を保護することのできるものに関する。
【０００２】
【従来の技術】
半導体集積回路の微細化は止まることなく進歩を続け、集積するゲート数も膨大なものになりつつある。一方、静電気などによる破損対策は微細化すればするほど困難になってくる。従来のＭＭ法（マシンモデル）やＨＢＭ法（人体モデル）では自動製造ライン上やフィールドでの不良発生との相関が不十分なことから、ＣＤＭ（Charged Device Model）法に代表される、デバイスを帯電させてそれぞれのピンから放電して試験する方法が提唱されており、良い相関結果が報告されている。ＥＳＤ保護回路も保護素子も多くの改良が提案されており、普通の入力回路や出力回路においてはその対策はほぼ固まっているといえる。
【０００３】
図４はＣＤＭ法の説明図である。本図において１はＩＣ、２は金属電極、３はリード（放電端子）、４は印加電圧源、ＳＷは放電用のスイッチ、Ｚは放電経路にある物体の等価インピーダンスを示す。
【０００４】
まず、パッケージを印加電圧源４で数千から数万ボルトで帯電させ、次に、ある１つのリード３をスイッチＳＷを介して外部の接地電位にショートして放電する。帯電エネルギーつまり帯電電圧が徐々に高くなると、ついには破壊に至る。その帯電エネルギーの大小でＥＳＤ耐圧を計る。ＣＤＭ法では充電は集積回路基板に行われ、そこから放電されると想定するのが一般的である。
【０００５】
従来は内部バス線や、共通化信号線にはＥＳＤ保護素子は付加されていなかった。外部端子に接続されない配線は静電気が印加される可能性はないのでその必要もなかったからである。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＣＤＭ法においては内部配線が充電される構造が存在することが判ってきた。即ち、基板と間接的に接続される配線があると、そこからの放電もあり得る。従来、そのような構造であっても接続されている実回路内のＦＥＴ等の放電能力が大きければ問題は顕在化しなかった。ところが集積度を上げて端子数を増加させると必然的に素子寸法は微少化することになり、静電気の放電能力と耐圧は低下し、ＣＤＭ法で破壊するようになってくる。
【０００７】
同時に、集積度を上げて出力端子数を増大させると、その端子を共通に制御する配線も長大化しその配線の浮遊容量も配線の面積に比例して大きくなる。因みに幅１０ミクロン、長さ１０ミリの配線には約１０ｐＦの容量が付加される。これは集積回路内部の標準的な１０ミクロン幅のＦＥＴのゲート容量０．０１×１０-3ｐＦに比べて１００万倍の大きさであり、この一つのＦＥＴに放電した場合にはたやすく破壊されうる。
【０００８】
また、ＭＭ法やＨＢＭ法では２つの端子に静電気を加えてその端子間で放電するので一義的に放電経路が確定できるが、ＣＤＭ法では集積回路の一部でない外部の接地電位に放電する。そのため放電経路が複雑で特定出来ない場合がでてくる。放電経路が特定できないと、問題があったときに改善の対策が決められない。
【０００９】
ＣＤＭ法は、多くの報告で指摘されているように、現実の自動化製造ラインでの静電気問題を再現するのに相関性が優れている。一般的な入力構造や出力構造の場合には、ＣＤＭ法における放電経路は一義的に確定することが出来、従って破壊強度の改善対策は容易に検討することができる。つまり電源配線からの放電経路を考えれば良い。
【００１０】
ところが、内部に電源以外に大きな浮遊容量を持つ配線が有る場合には、放電経路が望ましくない経路になる場合が出てくる。つまり実回路内の素子を通じて放電する。その素子の放電能力と耐圧が十分であれば破壊を避けることが出来る。しかし、集積度の増加に伴って出力回路のＦＥＴサイズは最適化され、最小化されることは必然であり、そのような実回路のトランジスタが放電経路の中に含まれるということはＥＳＤ耐力を低下させることに繋がり、市場で脆弱さをさらすことになりかねない。
【００１１】
例えば、図２のような例がある。本図はＬＣＤドライバー出力を例にした従来例のひとつであり、ＣVD、ＣOFD、ＣOND、ＣPは寄生容量、ＤNS1、ＤND1、ＤND2、ＤNS2、ＤPS1、ＤPD1、ＤPD2、ＤPS2は寄生ダイオード、ＲP1は保護抵抗、Ｐ1は保護素子、ＭＮ１、ＭＮ２はＮ型ＭＯＳＦＥＴ、ＭＰ１、ＭＰ２はＰ型ＭＯＳＦＥＴ、ＰINは放電端子、ＳＷは放電用のスイッチを示す。
【００１２】
ＶONはＬＣＤのドットを点灯状態にするための信号であり、ＬＣＤパネルの大きさに応じて数１０から数１００のＭＯＳＦＥＴに同時に接続される。従って通常の信号線に比べて大きな浮遊容量が付加されてしまう。ＣＤＭ法や現実の自動化製造ラインではこのような大きな内部容量が充電された後、瞬間的に放電が行われる。
【００１３】
図２において、プラスの放電経路及びマイナスの放電経路はそれぞれ（１）及び（２）となり、いずれもＭＮ１を通して放電される。このときＭＮ１の電圧がゲートの破壊電圧を越えるとＭＮ１またはＭＰ１が破壊される。但し、保護素子Ｐ１は内部素子の保護を目的として従来から取り付けられているものであるが、ＨＢＭや他のＥＳＤ対策用の保護素子であり、ＭＮ１やＭＰ１を保護するものではない。
【００１４】
ＭＮ１とＭＰ１はＬＣＤを駆動するため高い耐圧を有するので、ゲート耐圧よりも低いゲートブレークダウン電圧（以下ブレークダウン電圧と略称する）にすることは困難である。ちなみに１５Ｖの高耐圧部のゲート長２ミクロンのＣＭＯＳではＭＮ１のブレークダウン電圧は３０Ｖ、ＭＰ１は３５Ｖ、ＭＮ１のゲート耐圧は２９Ｖ、ＭＰ１は２７Ｖであり、ＭＮ１のブレークダウンでＭＰ１のゲート破壊が起きる。
【００１５】
対策として、パッドとＶON間及びパッドとＶOFF間に保護素子を付加することも考えられるが、数１００ものパッドのすべてに保護素子を付加するのは、パッド面積を増大してチップ面積を非常に大きくするので現実的でない。
【００１６】
本発明は、上記のような問題を解消し、ＣＤＭ法によるＥＳＤ耐圧を改善することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体集積回路は、半導体基板上に形成された集積回路の一部の配線であって、外部端子に接続されず複数の素子に共通に接続され、かつ接続される前記素子の別の端子が外部に導かれる端子に接続している共通線と、該共通線と電源線またはその他の放電専用線との間に電流を放電する素子とを有し、前記共通線に接続する複数の素子のブレークダウン電圧より前記電流を放電する素子のブレークダウン電圧の方が低いことを特徴とする。
【００１８】
なお、前記複数の素子はＭＯＳＦＥＴ、前記共通線はバス線、前記電流を放電する素子はＧＧＮＭＯＳとして好適である。
【００１９】
このような構成から、実回路のトランジスタを通過しない放電経路が確定され、放電耐力が向上する。
【００２０】
【発明の実施の形態】
図１は本発明の実施の形態を示す図である。本図において、図２と同一または相当するものには同一の符号を付し、Ｐ２〜Ｐ５は保護素子を示す。本図に示すように、ＶON線とＶ5電源との間に保護素子Ｐ２を付加し、ＶONとＶｄｄ電源との間にはＰ４を付加している。
【００２１】
Ｐ２とＰ４は例えば低耐圧のＧＧＮＭＯＳ（Gate Grounded NMOS FET）で、ゲート長１．６ミクロン、ゲート膜厚２５０オングストロームとし、ブレークダウン電圧を１８Ｖ程度にする。
【００２２】
図３にＧＧＮＭＯＳの放電特性例を示す。Ｖｓｂはスナップバック電圧で、ソースドレイン間にブレークダウン状態が発生する。Ｖ１は一次ブレークダウンが安定している状態でＶｓｂよりもさらに低い電圧になる。このような現象を利用できるため、ＧＧＮＭＯＳは静電気放電やサージ電気の放電と保護に専ら採用されている。
【００２３】
本実施の形態における放電経路は、図１に示すように、プラスの放電は（１）の経路を辿り、ＶON線は１８Ｖ以上にはならない。一方、マイナスの放電は（２）の経路となり、Ｖｄｄ−ＶON間は１８Ｖでクランプされ、ゲート耐圧を越えるようなことは起こらない。
【００２４】
一方、Ｐ３、Ｐ５はＰ２とＰ４と等価な素子で、Ｐ２とＰ４がＶONラインからの放電経路をつくるのに対し、ＶOFFラインからの放電経路をつくる。即ち、ＶOFFラインに発生した浮遊容量をトランジスタＭＮ１、２、ＭＰ１、ＭＰ２を通らずに電源ラインＶｄｄに逃がす、図示一点鎖線の放電経路（３）、（４）を形成する。ＶOFFがプラスに帯電した場合が（３）の放電経路となり、マイナスに帯電した場合が（４）の放電経路となる。
【００２５】
以上、実施の形態について述べたが、本発明はこれに限らず発明の趣旨を逸脱しない範囲内で種々の変更が可能である。例えば、上記実施の形態では、電流を放電する素子としてＧＧＮＭＯＳを採用したが、特定の閾値で導通するものであれば良く、ツェナーダイオード等の他の保護素子を使用することもできる。但し、ＧＧＮＭＯＳの方が静電気放電やサージ電気の放電と保護に適している。
【００２６】
また、上記実施の形態では、１つのバス配線（共通線）につき１つの電流を放電する素子を付加したが、特に長い配線の場合、１つのみでなく、分散して複数の放電素子を付加しても良い。但し、チップ面積の増大に深刻な影響与えない程度に端子数よりも十分少ない個数とすることが肝要である。
【００２７】
また、上記実施の形態では、電流を放電流を放電する素子を共通線と電源線の間に付加したが、新たに放電用の配線（放電専用線）を設けて、これを電源線の代わりに用いても良い。
【００２８】
【発明の効果】
数多くあるすべての端子にＥＳＤ保護素子を追加すること無く、内部のバス配線等の共通線に一つもしくは二つ以上の放電素子を付加することでＥＳＤ耐圧を改善できる。長い配線の場合、分散して複数の放電素子を付加するとより一層の効果が現れる。
【図面の簡単な説明】
【図１】本発明の一実施例で、内部バス配線に放電素子を付加した場合の回路と放電経路を示す。
【図２】従来例で、回路と放電経路と破壊箇所を示す。
【図３】ＧＧｎｍｏｓのスナップバック特性を示す。
【図４】ＣＤＭ法の試験回路原理図である。
【符号の説明】
Ｖｄｄ：正電源、Ｖ5：負電源、ＶON：バス信号線、ＶOFF：別のバス信号線、Ｐ１：従来からある保護素子、Ｐ２〜Ｐ５：新たに設けられた保護素子、ＭＮ１，ＭＮ２：ＮＭＯＳＦＥＴ、ＭＰ１，ＭＰ２：ＰＭＯＳＦＥＴ、ＣVD、ＣOFD、ＣOND、ＣP：ＭＯＳＦＥＴの寄生容量、ＤNS1、ＤND1、ＤND2、ＤNS2、ＤPS1、ＤPD1、ＤPD2、ＤPS2：ＭＯＳＦＥＴの寄生ダイオード、ＲP1：保護抵抗、ＰIN：放電端子、ＳＷ：放電用のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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