(57)【特許請求の範囲】
【請求項１】
列アドレス信号をデコーディングし、そのデコーディングの結果により対応の列選択ゲートを駆動する列選択信号を発生させる半導体メモリ装置のコラムデコーダにおいて、
前記列アドレス信号をプリデコーディングして一つ以上の非同期プリデコーディング信号を発生させる第１プリデコーディング部および、クロック信号に応答して前記列アドレス信号をプリデコーディングして一つ以上の同期プリデコーディング信号とエネーブル信号を発生させる第２プリデコーディング部とを含むプリデコーダと、
前記一つ以上のエネーブル信号に応答して活性化され、前記一つ以上の同期および非同期プリデコーディング信号の組合わせに応答して非活性化される一つ以上の列選択信号を発生させるメインデコーディング部を含むメインデコーダとを具備することを特徴とする半導体メモリ装置のコラムデコーダ。
【請求項２】
請求項１記載の半導体メモリ装置のコラムデコーダにおいて、前記第２プリデコーディング部は、一つ以上のプリデコーディングパスを備え、各プリデコーディングパスは、
前記列アドレス信号をプリデコーディングするデコーディング手段と、
前記クロック信号に応答してプリデコーディングされた信号をラッチするラッチ手段と、
前記ラッチ手段にラッチされた信号を同期プリデコーディング信号として出力する出力手段と、
前記クロック信号に応答して前記ラッチされた信号の先端のエッジを検出し、その検出された信号を前記エネーブル信号として発生させる先端の検出手段とを具備することを特徴とする半導体メモリ装置のコラムデコーダ。
【請求項３】
請求項２記載の半導体メモリ装置のコラムデコーダにおいて、前記ラッチ手段は前記クロック信号の第１状態で信号をラッチし、第２状態で信号を出力することを特徴とする半導体メモリ装置のコラムデコーダ。
【請求項４】
請求項１記載の半導体メモリ装置のコラムデコーダにおいて、前記メインデコーディング部は、前記非同期プリデコーディング信号を組み合わせて第１組合わせ信号を発生させる第１組合わせ手段と一つ以上のメインデコーディングパスを備え、各メインデコーディングパスは、
前記第１組合わせ信号と前記同期プリデコーディング信号を組合わせてプリチャージ信号を発生させる第２組合わせ手段と、
前記プリチャージ信号に応答して第１ノードをプリチャージさせ、前記第１組合わせ信号および前記エネーブル信号に応答して前記第１ノードを活性化させる駆動手段と、
前記第１ノードの状態をラッチする出力ラッチ手段と、
前記出力ラッチ手段にラッチされた信号を列選択信号として出力する出力バッファ手段とを具備することを特徴とする半導体メモリ装置のコラムデコーダ。
【請求項５】
請求項４記載の半導体メモリ装置のコラムデコーダにおいて、前記駆動手段は、
電源電圧と前記第１ノードとの間に接続され前記プリチャージ信号に応答して前記第１ノードを前記電源電圧でプリチャージさせる第１トランジスタと、
前記第１ノードと接地電圧との間に接続され、前記第１組合わせ信号に応答してスイッチングされる第２トランジスタと、
前記第１ノードと前記第２トランジスタとの間に接続され、前記エネーブル信号に応答してスイッチングされる第３トランジスタとを具備することを特徴とする半導体メモリ装置のコラムデコーダ。
【請求項６】
請求項４記載の半導体メモリ装置のコラムデコーダにおいて、前記出力ラッチ手段は、
前記第１ノードの状態を反転させるインバータと、
前記第１ノードと接地電圧との間に接続され、前記インバータの出力に応答してスイッチングされる第４トランジスタとを具備することを特徴とする半導体メモリ装置のコラムデコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に列アドレス入力に応答してデータ伝送に関連する所定の列選択ゲートを指定するコラムデコーダに関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置において所定のメモリセルにデータを入出力するためには行アドレスと列アドレスを入力してデコーディングすることによって、前記所定のメモリセルを指定すべきである。読取り動作時に前記所定のメモリセルが指定されると、その指定されたメモリセルに貯蔵されたデータはビットラインを通して電荷の分配動作が行なわれ、センスアンプで増幅動作が行われ、このセンスアンプにより増幅されたデータは列選択ゲートを通して入出力ラインへ伝達される。入出力ラインに伝達されたデータは出力関連回路を経由してチップ外部へ出力される。このような過程を経て前記所定のメモリセルに貯蔵された一つのビットのデータを読取る動作が完決される。このとき、前記列選択ゲートのオン／オフを決めるものが、コラムデコーダである。コラムデコーダは前記列アドレスを入力し、デコーディングすることによって選択された前記列選択ゲートをオンさせる。
【０００３】
通常、コラムデコーダは、デコーディング動作による複雑性を緩めるために、デコーディングを遂行する以前の段階において前記列アドレスの一部を予めデコーディングする。これはプリデコーディング動作と呼ばれコラムプリデコーダで実行され、大部分のメモリ装置で採択され当該分野で広く知られている。結局、広範囲な意味においてコラムデコーダとは、前記コラムプリデコーダとコラムメインデコーダを含む意味として使われている。
【０００４】
図５及び図６は従来の技術によるコラムプリデコーダとコラムメインデコーダの一般的な回路図である。
まず、図５は列アドレスＣＡ０，ＣＡ１とその反転信号ＣＡ０Ｂ，ＣＡ１Ｂを入力してそれらがデコーディングされた４個の信号ＤＣＡ０Ｂ１Ｂ，ＤＣＡ０Ｂ１，ＤＣＡ０１Ｂ，ＤＣＡ０１を発生させるコラムプリデコーダを示している。このコラムプリデコーダはＮＡＮＤゲート１０，２０，３０，４０とインバータ１０ａ〜１０ｃ，２０ａ〜２０ｃ，３０ａ〜３０ｃ，４０ａ〜４０ｃで構成される。また、このコラムプリデコーダはＣＡ０１系列、ＣＡ２３系列、ＣＡ４５系列、ＣＡ６７系列のプリデコーディング信号を発生させる４個のプリデコーダのうちＣＡ０１系列のコラムプリデコーダを示している。
【０００５】
図６はコラムメインデコーダを示す。このコラムメインデコーダは、インバータ５０，６０，７０，８０とＮＯＲゲート５０ａ，６０ａ，７０ａ，８０ａ、インバータ５０ｂ，５０ｃ，６０ｂ，６０ｃ，７０ｂ，７０ｃ，８０ｂ，８０ｃ、ＮＡＮＤゲート９０で構成される。このコラムメインデコーダは、４個のプリデコーダから出力されたプリデコーディング信号を入力してその組合わせによる最終デコーディング信号ＣＳＬｉを発生させる。最終デコーディング信号ＣＳＬｉはデータ伝送制御信号である列選択信号で、ビットラインと入出力ラインを接続する列選択ゲートをターンオンさせてビットラインと入出力ラインとの間のデータ流通ができるようにする信号である。
【０００６】
図５および図６に基づいて従来の技術によるコラムデコーダの動作を説明する。
図５に示されているＣＡ０１系列のコラムプリデコーダでは列アドレスＣＡ０，ＣＡ１および反転信号ＣＡ０Ｂ，ＣＡ１Ｂを入力した後、ＮＡＮＤゲート１０，２０，３０，４０およびインバータ１０ａ〜１０ｃ，２０ａ〜２０ｃ，３０ａ〜３０ｃ，４０ａ〜４０ｃから構成された４個のパスを通じてそれぞれデコーディングして４個のプリデコーディング信号ＤＣＡ０Ｂ１Ｂ，ＤＣＡ０１Ｂ，ＤＣＡ０Ｂ１，ＤＣＡ０１を発生させる。このプリデコーディング信号は図６のメインデコーダ部に伝達され、列アドレスＣＡ２〜ＣＡ７によってプリデコーディングされたＣＡ２３系列、ＣＡ４５系列およびＣＡ６７系列のプリデコーディング信号ＤＣＡ２Ｂ３Ｂ，ＤＣＡ４Ｂ５Ｂ，ＤＣＡ６Ｂ７Ｂがすべてハイで入力されるとき、ＣＡ０１系列のプリデコーディング信号が印加されるメインデコーダ部が活性化される。すなわち、図６に示されたようなメインデコーダ部はプリデコーディング信号ＤＣＡ２Ｂ３Ｂ，ＤＣＡ４Ｂ５Ｂ，ＤＣＡ６Ｂ７Ｂがすべてハイであるときエネーブルされ、このときＣＡ０１系列のプリデコーディング信号ＤＣＡ０Ｂ１Ｂ，ＤＣＡ０１Ｂ，ＤＣＡ０Ｂ１，ＤＣＡ０１によりデコーディング信号ＣＳＬ０〜ＣＳＬ３の中からいずれか一つのデコーディング信号ＣＳＬがハイに活性化される。
【０００７】
図７は図５及び図６のコラムデコーダの動作タイミング図である。図７に示しているように、従来のコラムデコーダにおいては最終デコーディング信号（以下列選択信号という）ＣＳＬのエネーブル時点が、選択されたプリデコーディング信号ＤＣＡ０１，ＤＣＡ２〜７のいずれもがハイとなる時点になる。即ち、選択されたプリデコーディング信号ＤＣＡ０１とＤＣＡ２〜７の中で最終的にハイになるプリデコーディング信号を受けて前記列選択信号ＣＳＬがエネーブルされる。図７においてはプリデコーディング信号ＤＣＡ０Ｂ１Ｂとプリデコーディング信号ＤＣＡ０１ＢがＤＣＡ２〜７系列より相対的に後でハイにエネーブルされるので、列選択信号ＣＳＬ０，ＣＳＬ１は前記プリデコーディング信号ＤＣＡ０Ｂ１Ｂとプリデコーディング信号ＤＣＡ０１Ｂを受けてハイにエネーブルされる。したがって、従来の構造においては列選択信号ＣＳＬがすべてのアドレススキュー（ｓｋｅｗ）を眺めながらエネーブルされなければならない短所を有している。一方、前記列選択信号ＣＳＬがディスエーブルされる時点は、図面に示されているように、前記選択されたプリデコーディング信号ＤＣＡ０１と、ＤＣＡ２〜７の中で一番先にディスエーブルされる信号を受ける時点になる。図７においてはプリデコーディング信号ＤＣＡ２〜７が先にディスエーブルされるので、列選択信号はプリデコーディング信号ＤＣＡ２〜７を受けてディスエーブルされている。これらの結果、従来のコラムデコーダにおいては、列選択信号のエネーブルされる時間、即ち列選択信号ＣＳＬの幅が縮まることになる。そして、列選択信号ＣＳＬの幅が縮まると、書込み時にメモリセルにデータが充分に書込まれないとか、読取り時にデータを充分に読出せない場合が発生することがある。
【０００８】
【発明が解決しようとする課題】
このように従来の技術によるコラムデコーダは、列選択ゲートを制御する列選択信号ＣＳＬｉがすべての列アドレスに直接的に制御されるので、列選択ゲートのターンオン時間が限定される問題点を持っている。即ち、前記列選択信号ＣＳＬｉが活性化される時間が、列アドレスＣＡｉが活性化される時間に支配される。また、すべての列アドレスＣＡｉがハイになる時に一つの列選択信号ＣＳＬｉのみ選択されるようになっているので、前記列アドレスＣＡｉ間の微細なスキュー（ｓｋｅｗ）さえ前記列選択信号ＣＳＬｉの活性化される時間を限定し高速動作に制限要素として作用する。このような特性によって同期式メモリなどのように列アドレスがシステムクロックに同期して順次に迅速に変化されるメモリ装置においては、列選択ゲートがターンオンされる時間が前記システムクロックの周期に同期して短縮される。したがって、データを高速にアクセスするためにクロック周波数を高めた高周波動作用の半導体メモリ装置においては、上記のような問題点によって従来のコラムデコーダは適さない。
【０００９】
【課題を解決するための手段】
本発明は上述の課題を解決するために、列アドレス信号をデコーディングし、そのデコーディングの結果により対応の列選択ゲートを駆動する列選択信号を発生させる半導体メモリ装置のコラムデコーダにおいて、クロック信号に応答して前記列アドレス信号をプリデコーディングして一つ以上の同期プリデコーディング信号とエネーブル信号を発生させるプリデコーダと、前記エネーブル信号に応答して活性化され、前記同期プリデコーディング信号の組合わせに応答して非活性化される一つ以上の列選択信号を発生させるメインデコーダとを具備することを特徴とする半導体メモリ装置のコラムデコーダとする。
【００１０】
また、本発明は、列アドレス信号をデコーディングし、そのデコーディングの結果により対応の列選択ゲートを駆動する列選択信号を発生させる半導体メモリ装置のコラムデコーダにおいて、前記列アドレス信号をプリデコーディングして一つ以上の非同期プリデコーディング信号を発生させる第１プリデコーディング部およびクロック信号に応答して前記列アドレス信号をプリデコーディングして一つ以上の同期プリデコーディング信号とエネーブル信号を発生させる第２プリデコーディング部とを含むプリデコーダと、前記一つ以上のエネーブル信号に応答して活性化され、前記一つ以上の同期および非同期プリデコーディング信号の組合わせに応答して非活性化される一つ以上の列選択信号を発生させるメインデコーディング部を含むメインデコーダとを具備することを特徴とする半導体メモリ装置のコラムデコーダとする。
【００１１】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体メモリ装置のコラムデコーダの実施の形態を詳細に説明する。図１は実施の形態を示すブロック図である。この実施の形態のコラムデコーダは、コラムプリデコーダ４００とコラムメインデコーダ５００を有する。コラムプリデコーダ４００は、列アドレス信号の各ビット対に対応して第２プリデコーディング部４００Ａと第１プリデコーディング部４００Ｂ，４００Ｃ，４００Ｄとを有する。第２プリデコーディング部４００Ａからは、クロック信号ＣＫに応答して同期プリデコーディング信号ＤＣＡ０Ｂ１Ｂ，ＤＣＡ０Ｂ１，ＤＣＡ０１Ｂ，ＤＣＡ０１およびエネーブル信号ＤＣＡ０Ｂ１Ｂ＿Ｐ，ＤＣＡ０Ｂ１＿Ｐ，ＤＣＡ０１Ｂ＿Ｐ，ＤＣＡ０１＿Ｐを出力する。一方、第１プリデコーディング部４００Ｂ，４００Ｃ，４００Ｄは、クロック信号ＣＫを入力しなかった図５に示したような従来のプリデコーダの回路構成を有している。コラムメインデコーダ５００は第２メインデコーディング部５００Ａと第１メインデコーディング部５００Ｂ，５００Ｃ，５００Ｄとを備える。
【００１２】
図１に示しているように、本発明のコラムプリデコーダ４００は外部のシステムクロック（クロック信号ＣＫ）の制御によってデコーディングされた信号が出力され、また前記デコーディング信号の出力と共に所定の周期の自動パルス（エネーブル信号）が出力されるというのが、構成上における従来のコラムプリデコーダとの最も大きな差異点である。しかし、すべてのコラムプリデコーダが外部システムの制御を受けるようになると、クロックのローディングが増加することになって、全般的なクロックの遅延時間が延長されるばかりでなく制御も難しくなる。そこで、同図に示されているように、本発明のコラムプリデコーダ４００は、ＣＡ０１系列のみ前記システムクロックの制御を受けるように構成されている。すなわち、ＣＡ２３，ＣＡ４５，ＣＡ６７系列等のプリデコーダ（第１プリデコーディング部４００Ｂ，４００Ｃ，４００Ｄ）では前記システムクロックの制御を受けることはない。これによってクロックのローディングを１／４以下に減少させられる。
【００１３】
図２に示すように、本発明による第２プリデコーディング部４００Ａは４個のプリデコーディングパス４１０，４２０，４３０，４４０を有する。プリデコーディングパス４１０は、列アドレス信号ＣＡ０Ｂ，ＣＡ１ＢをプリデコーディングするためにＮＡＮＤゲート１１０で構成されたデコーディング手段４１２と、クロック信号ＣＫに応答してプリデコーディングされた信号をラッチするために入力伝送ゲート１１０ａ、ラッチ回路１１０ｂおよび出力伝送ゲート１１０ｃで構成されたラッチ手段４１４と、このラッチ手段４１４にラッチされた信号を同期プリデコーディング信号ＤＣＡ０Ｂ１Ｂとして出力するためにインバータ１１０ｄ，１１０ｅの直列接続で構成された出力手段４１６と、前記クロック信号ＣＫに応答して前記ラッチされた信号の先端のエッジを検出し、その検出された信号をエネーブル信号ＤＣＡ０Ｂ１Ｂ＿Ｐとして発生させるためにインバータ１１０ｆ〜１１０ｎおよびＮＡＮＤゲート１１０ｏ，１１０ｐで構成された先端の検出手段４１８からなる。他のプリデコーディングパス４２０，４３０，４４０も上述のプリデコーディングパス４１０の構成と同一であるので、その詳細な説明は省略する。なお、ラッチ手段４１４は、クロック信号ＣＫがハイのときプリデコーディング信号をラッチし、クロック信号ＣＫがローのときラッチした信号を出力する。
【００１４】
図３に示すように、本発明の第２メインデコーディング部５００Ａは、非同期プリデコーディング信号ＤＣＡ２Ｂ３Ｂ，ＤＣＡ４Ｂ５Ｂ，ＤＣＡ６Ｂ７Ｂを組合わせて第１組合わせ信号を発生するためにＮＡＮＤゲート１００とインバータ１０１で構成された第１組合わせ手段５５０と、４つのメインデコーディングパス５１０，５２０，５３０，５４０を有する。メインデコーディングパス５１０は、前記第１組合わせ信号と前記同期プリデコーディング信号を組合わせてプリチャージ信号を発生させるためにＮＡＮＤゲート１０８およびインバータ１０９で構成された第２組合わせ手段５１２と、前記プリチャージ信号に応答して第１ノードＮ１をプリチャージさせ、前記第１組合わせ信号および前記エネーブル信号ＤＣＡ０Ｂ１Ｂ＿Ｐに応答して前記第１ノードＮ１を活性化させる駆動手段５１４と、前記第１ノードＮ１の状態をラッチするための出力ラッチ手段５１６と、この出力ラッチ手段５１６にラッチされた信号を列選択信号ＣＳＬ０として出力するために２つのインバータ１５０ａ，１５０ｂで構成された出力バッファ手段５１８とを有する。前記駆動手段５１４は、電源電圧ＶＤＤと第１ノードＮ１との間に接続され、前記プリチャージ信号に応答して前記第１ノードＮ１を前記電源電圧ＶＤＤでプリチャージさせる第１トランジスタ１５１と、前記第１ノードＮ１と接地電圧ＶＳＳとの間に接続され、前記第１組合わせ信号に応答してイスッチングされる第２トランジスタ１５３と、前記第１ノードＮ１と前記第２トランジスタ１５３との間に接続され、前記エネーブル信号ＤＣＡ０Ｂ１Ｂ＿Ｐに応答してスイッチングされる第３トランジスタ１５２とを有する。また、前記出力ラッチ手段５１６は、前記第１ノードＮ１の状態を反転させるインバータ１５０と、前記第１ノードＮ１と接地電圧ＶＳＳとの間に接続され、前記インバータ１５０の出力に応答してスイッチングされるＮＭＯＳトランジスタ（第４トランジスタ）１５４からなる。この出力ラッチ手段５１６は、前記エネーブル信号が列選択信号ＣＳＬを出力してから、選択される列選択ゲートが変わる前まで前記の選択された列選択信号を維持する。他のプリデコーディングパス５２０，５３０，５４０も上述のプリデコーディングパス５１０の構成と同一であるので、その詳細な説明は省略する。
【００１５】
図４は、以上の本発明のコラムデコーダの動作タイミング図である。この図に示されているように、上記コラムデコーダでは列選択信号のエネーブル時点がＣＡ０１系列のプリデコーダから出力された自動パルス（エネーブル信号）がハイとなる時点になるので、従来のように全部のアドレスのスキューを考慮することが不要になる。即ち、前記列選択信号ＣＳＬのエネーブルはプリデコーディングされたアドレス信号とは関係ないし、只特定の系列のプリデコーダＤＣＡ０１から出力された自動パルス（エネーブル信号）だけによって決定されるので、前記列選択信号ＣＳＬがハイにエネーブルされる時点は殆ど同一である。
【００１６】
一方、同図に示されているように、列選択信号ＣＳＬのディスエーブルは従来のような方法によってプリデコーディングされたアドレス信号を受けてディスエーブルされる。即ち、プリデコーディングされたアドレス信号の中で一番先にディスエーブルされるアドレスを受けて列選択信号ＣＳＬがローにディスエーブルされる。しかし、本発明の上記コラムデコーダにおいては前述のように列選択信号ＣＳＬのエネーブルがアドレスとは関係なくエネーブル信号によって決定されるので、エネーブル時点においてはアドレスのスキューを考慮しなくてもよいし、ただ列選択信号ＣＳＬがディスエーブルされるときにのみ前記アドレススキューを調節したらすむので、列選択信号ＣＳＬの幅が縮まる前述の従来の問題点が容易に解決される。
【００１７】
より詳しく動作について説明すると、図４に示しているように、同期式メモリ半導体から読取り動作を行う場合、まず、１番目のクロックから読取りコマンドが与えられ、列アドレスが印加されると、これにより内部列アドレスＣＡｉが発生され、列アドレス信号ＣＡ０とＣＡ１によって図２に示しているラッチ回路１１０ｂに特定状態の論理レベルが貯蔵される。そして、もし、前記副アドレス信号ＣＡ０ＢとＣＡ１Ｂとが両方ともハイだとすると、同期プリデコーディング信号ＤＣＡ０Ｂ１Ｂおよびエネーブル信号ＤＣＡ０Ｂ１Ｂ＿Ｐがハイで出力される。ここで、他の系列のプリデコーダ、すなわち第１プリデコーディング部の動作を観察して見ると、第１プリデコーディング部はシステムクロックの制御を受けないので図５に示しているような従来のプリデコーダと同様であってもかまわない。したがって、第１プリデコーディング部はエネーブル信号を出力しないが、図４に示しているように前記１番目のクロックを受けて内部列アドレスＣＡｉが発生され、この列アドレスＣＡｉがプリデコーダの入力になって非同期プリデコーディング信号ＤＣＡijを発生させる。しかる後、選択されたＤＣＡ０１系列と選択された残りのＤＣＡ系列がインデコーダで会って一つの列選択信号ＣＳＬｉのみをハイにするようになる。
【００１８】
図７においてはＴ１区間におけるスピードロスおよびスキューを消去するための制御が相当難しくなっている。しかし、本発明の上記コラムデコーダではすべてのＤＣＡ系列のスキューを比較する必要がなく、単純にＤＣＡ０１系列から形成されたエネーブル信号によって列選択信号がエネーブルされ、ディスエーブル時にのみＤＣＡ系列がスキューを見るようになるので、従来技術の問題点が解消されることになる。また、図７においてはＴ２という区間が存在するが、これは活性化される列選択信号ＣＳＬの幅を全ＤＣＡ系列が制御するためである。これによって、従来の技術では充分な列選択信号の幅を有することができなくなっている。しかし、本発明の上記コラムデコーダではＤＣＡ０１系列から形成されたエネーブル信号が究極的に列選択信号のエネーブル時点を決定し、ディスエーブルされる時点のみすべてのＤＣＡ系列が関係するので、列選択信号の幅が縮まる問題点は解決される。このような本発明の長所は図４のタイミング図に明瞭に示されている。
【００１９】
【発明の効果】
このように本発明の半導体メモリ装置のコラムデコーダによれば、クロック信号に応答して列アドレス信号をプリデコーディングして同期プリデコーディング信号とエネーブル信号を発生させ、このエネーブル信号に応答して列選択信号を活性化させるようにしたので、列選択信号のエネーブル時間を充分に維持でき、データの高速アクセスが可能になる。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置のコラムデコーダの実施の形態を示すブロック図。
【図２】図１の第２プリデコーディング部を具体的に示す回路図。
【図３】図１の第２メインデコーディング部を具体的に示す回路図。
【図４】図１ないし図３のコラムデコーダの動作を説明するためのタイミング図。
【図５】従来の半導体メモリ装置のコラムプリデコーダの回路図。
【図６】従来の半導体メモリ装置のコラムメインデコーダの回路図。
【図７】従来のコラムデコーダの動作を説明するためのタイミング図。
【符号の説明】
４００    コラムプリデコーダ
４００Ａ    第２プリデコーディング部
４００Ｂ，４００Ｃ，４００Ｄ    第１プリデコーディング部
５００    コラムメインデコーダ
５００Ａ    第２メインデコーディング部
４１０，４２０，４３０，４４０    プリデコーディングパス
４１２    デコーディング手段
４１４    ラッチ手段
４１６    出力手段
４１８    先端の検出手段
５５０    第１組合わせ手段
５１０，５２０，５３０，５４０    メインデコーディングパス
５１２    第２組合わせ手段
５１４    駆動手段
５１６    出力ラッチ手段
５１８    出力バッファ手段
Ｎ１    第１ノード
１５１    第１トランジスタ
１５２    第３トランジスタ
１５３    第２トランジスタ
１５０    インバータ
１５４    ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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