(57)【特許請求の範囲】
【請求項１】
所定のパルス信号を周期的に繰り返し出力するパルス発生手段と、
前記パルス発生手段が出力するパルス数を計数して計数出力信号を出力するクリア制御端子付きのカウンタと、
前記カウンタの計数出力信号を入力する複数ビットのアドレス入力端子と複数ビットのデータ出力端子とを有するメモリと、
前記メモリの複数ビットのデータ出力端子のうち所定のビットのデータ出力端子の信号によって前記カウンタの前記クリア制御端子にクリア制御信号を出力して前記カウンタの計数動作を制御する計数制御手段と、
前記メモリの複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段とを有するシーケンス信号発生装置において、
前記計数制御手段に各シーケンス信号がオフからオンに変化するオンシーケンスモードと各シーケンス信号がオンからオフに変化するオフシーケンスモードとの切り替えを指示する制御信号の入力端子を設け、
前記計数制御手段は前記入力端子から入力する前記シーケンスモードの切り替えを指示する制御信号の変化時に前記メモリのデータ出力端子うち最初に状態が変化するビットのデータ出力端子の信号が所定の状態であった場合に前記カウンタの計数動作を開始させ、
前記計数制御手段は前記メモリの複数ビットのデータ出力端子のうち最後に状態が変化するビットのデータ出力端子の信号によって前記カウンタの計数動作を終了させるよう動作することを特徴とするシーケンス信号発生装置。
【請求項２】
所定のパルス信号を周期的に繰り返し出力するパルス発生手段と、
前記パルス発生手段が出力するパルス数を計数して計数出力信号を出力するクリア制御端子付きのカウンタと、
前記カウンタの計数出力信号を入力する複数ビットのアドレス入力端子と複数ビットのデータ出力端子とを有するメモリと、
前記メモリの複数ビットのデータ出力端子のうち所定のビットのデータ出力端子の信号によって前記カウンタの前記クリア制御端子にクリア制御信号を出力して前記カウンタの計数動作を制御する計数制御手段と、
前記メモリの複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段とを有するシーケンス信号発生装置において、
前記計数制御手段に各シーケンス信号がオフからオンに変化するオンシーケンスモードと各シーケンス信号がオンからオフに変化するオフシーケンスモードとの切り替えを指示する制御信号の入力端子を設け、
前記計数制御手段は前記制御信号と前記メモリの複数ビットのデータ出力端子との状態によって前記クリア制御信号を前記カウンタに出力することを特徴とするシーケンス信号発生装置。
【請求項３】
所定のパルス信号を周期的に繰り返し出力するパルス発生手段と、
前記パルス発生手段が出力するパルス数を計数して計数出力信号を出力するクリア制御端子付きのカウンタと、
前記カウンタの計数出力信号を入力する複数ビットのアドレス入力端子と複数ビットのデータ出力端子とを有するメモリと、
前記メモリの複数ビットのデータ出力端子のうち所定のビットのデータ出力端子の信号によって前記カウンタの前記クリア制御端子にクリア制御信号を出力して前記カウンタの計数動作を制御する計数制御手段と、
前記メモリの複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段とを有するシーケンス信号発生装置において、
前記メモリの複数ビットのアドレス入力端子のビット数を前記カウンタの複数ビットの計数出力信号のビット数よりも多くし、
前記メモリの複数ビットのアドレス入力端子のうち前記カウンタの複数ビットの計数出力信号が接続されないアドレス入力端子の少なくとも一部にスイッチ手段を接続し、
前記スイッチ手段によって異なるアドレスに記憶された複数パターンを選択するようにしたことを特徴とするシーケンス信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、様々なシーケンス制御に利用可能なシーケンス信号発生装置に関する。
【０００２】
【従来の技術】
様々な装置において、各種制御要素を予め定めた順序及びタイミングでオン／オフするようなシーケンス制御を行う場合には、各種制御要素にそれぞれ独立した制御信号を予め定めた順序及びタイミングで与える必要がある。このような多数の制御信号を生成するために、シーケンス信号発生装置が用いられる。
【０００３】
従来のシーケンス信号発生装置の代表的な構成例を図８及び図９に示す。図８に示すシーケンス信号発生装置は、アナログ回路で構成してある。すなわち、独立した複数のアナログ比較器を設けて、各々のアナログ比較器の一方の入力に変更可能な閾値レベルを印加し、各々のアナログ比較器の他方の入力にはレベルが時間経過に伴って変化する参照信号を印加するように構成してある。参照信号は、コンデンサと抵抗器とで構成される積分回路で生成される。
【０００４】
図８に示すシーケンス信号発生装置の各々のアナログ比較器の出力には、独立したパルス信号（２値信号）が現れる。各パルス信号のオン／オフのタイミングは、各々のアナログ比較器に入力される閾値レベルと前記参照信号の波形及び振幅に応じて定まる。従って、閾値レベルの調整により複数のアナログ比較器がそれぞれ出力するパルス信号のオン／オフのタイミング及び順序を必要に応じて変更できる。
【０００５】
図９に示すシーケンス信号発生装置は、マイクロコンピュータ（ＣＰＵ）を用いたディジタル回路で構成してある。マイクロコンピュータには、タイマ，メモリ（ＲＯＭ，ＲＡＭ）及びＩ／Ｏ（入力回路／出力回路）を接続してあり、Ｉ／Ｏには外部回路及び入力装置が接続してある。外部回路は、デコーダやバッファ回路を内蔵している。
【０００６】
図９に示すシーケンス信号発生装置においては、マイクロコンピュータがそのソフトウェア処理によって各種制御信号を生成する。また、各種制御信号のオン／オフの時間を管理するためにマイクロコンピュータはタイマを利用する。入力装置は、マイクロコンピュータに出力する信号によって、シーケンス制御の開始，終了の指示や各種制御信号のオン／オフタイミングの調整指示などをマイクロコンピュータに与えることができる。
【０００７】
【発明が解決しようとする課題】
図８のシーケンス信号発生装置においては、出力される各種制御信号の各々のオン／オフのタイミングが、使用する部品（抵抗器やコンデンサ）の特性及び精度に応じて定まる。従って、精度の低い安価な部品を使用すると、各種制御信号の各々のオン／オフのタイミングにばらつきが生じる可能性がある。また、周囲温度などの影響を受けてタイミングが変動する可能性もある。
【０００８】
このため、特に多数の独立した制御信号を必要とするシーケンス制御においては、制御の順序やタイミングが狂うのを防止するために、精度の高い高価な部品を用いる必要がある。精度の低い部品を使用すると、タイミングの調整が困難になる。
図９のシーケンス信号発生装置においては、出力される各種制御信号の各々のオン／オフのタイミングを高精度に定めることができ、タイミングの変更も容易である。しかしながら、図９のシーケンス信号発生装置は、回路構成が複雑であり高価になるのは避けられない。特に、マイクロコンピュータ及びその周辺回路は、ビット数の大きいアドレスバスやデータバスを使用するだけでなく、データの入出力，メモリへのデータ書き込み，メモリからのデータ読み出し，割り込みなどのために様々な制御信号を必要とするので回路構成が複雑になる。
【０００９】
本発明は、シーケンス制御のために出力される複数の制御信号のオン／オフのタイミングを高精度にするとともに、シーケンス信号発生装置を安価で提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１のシーケンス信号発生装置は、所定のパルス信号を周期的に繰り返し出力するパルス発生手段と、前記パルス発生手段が出力するパルス数を計数して計数出力信号を出力するクリア制御端子付きのカウンタと、前記カウンタの計数出力信号を入力する複数ビットのアドレス入力端子と複数ビットのデータ出力端子とを有するメモリと、前記メモリの複数ビットのデータ出力端子のうち所定のビットのデータ出力端子の信号によって前記カウンタの前記クリア制御端子にクリア制御信号を出力して前記カウンタの計数動作を制御する計数制御手段と、前記メモリの複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段とを有するシーケンス信号発生装置において、前記計数制御手段に各シーケンス信号がオフからオンに変化するオンシーケンスモードと各シーケンス信号がオンからオフに変化するオフシーケンスモードとの切り替えを指示する制御信号の入力端子を設け、前記計数制御手段は前記入力端子から入力する前記シーケンスモードの切り替えを指示する制御信号の変化時に前記メモリのデータ出力端子うち最初に状態が変化するビットのデータ出力端子の信号が所定の状態であった場合に前記カウンタの計数動作を開始させ、前記計数制御手段は前記メモリの複数ビットのデータ出力端子のうち最後に状態が変化するビットのデータ出力端子の信号によって前記カウンタの計数動作を終了させるよう動作することを特徴とする。
【００１１】
メモリとしては、予め所定のデータを記憶させた読み出し専用メモリ（ＲＯＭ）や所定のデータの書き込み及び読み出しが可能な読み書きメモリ（ＲＡＭ）が利用可能である。このメモリのアドレス入力端子には、カウンタの計数出力信号が印加される。このカウンタは、パルス発生手段が出力するパルス信号を計数するので、メモリのアドレス値は所定値から順次に増大あるいは減少する。
【００１２】
メモリのデータ出力端子には、それに記憶されているデータがアドレス値に対応して読み出される。すなわち、メモリから読み出される信号の時系列変化は、メモリのアドレス値の変化の順序と各アドレスに記憶されたデータの内容とに応じて定まる。
請求項１の発明ではメモリのアドレス値の変化の順序が一定なので、メモリから読み出される信号の時系列変化はメモリの各アドレスに記憶されたデータの内容によって決定される。
【００１３】
たとえば、アドレス値が０，１，２，３，４，５，・・・と順に増大する場合、メモリのアドレス値０，１，２，３，４，５，・・・のそれぞれの位置に０，０，０，０，１，１，・・・のデータを記憶しておくことにより、アドレス値が０〜３のタイミングではシーケンス信号として０が出力され、アドレス値が４になるタイミングでシーケンス信号が１に変化する。記憶するデータの内容を変えれば、シーケンス信号が１に変化するタイミングも変わる。
【００１４】
Ｎ（任意の整数）ビットのデータ出力端子を有するメモリを用いることにより、Ｎ個のシーケンス信号を同時にメモリから出力できる。複数のシーケンス信号に対応するデータは互いに共通のメモリアドレスに割り当てられるので、各シーケンス信号が０から１又は１から０に変化するタイミング及び複数のシーケンス信号の状態が変化する順番はアドレスによって共通に管理できる。
【００１５】
たとえば、２ビットのデータ出力端子を有するメモリを用い、メモリのアドレス値０，１，２，３，４，５，・・・のそれぞれの位置に１番目のビットには０，０，１，１，１，１，・・・のデータを記憶し、２番目のビットには０，０，０，０，１，１，・・・のデータを記憶しておく場合を想定する。
この場合、１番目のビットに対応するシーケンス信号についてはアドレス値が０〜１のタイミングでは０になり、アドレス値が２になるタイミングで１に変化する。また、２番目のビットに対応するシーケンス信号についてはアドレス値が０〜３のタイミングでは０になり、アドレス値が４になるタイミングで１に変化する。また、１番目のビットのシーケンス信号が１になってから２単位のタイミングを経過すると２番目のビットのシーケンス信号が１になる。
【００１６】
メモリのビット数を増やすことにより、順序及びタイミングの管理が重要な多数のシーケンス信号を同時に出力することができる。メモリに記憶するデータを変更することによって、ハードウェアを変更することなく、各シーケンス信号の変化のタイミングや順序を変えることができる。
【００１７】
もしも、カウンタが常に計数動作を行っていると、メモリは単純に指定された各アドレスに記憶されたデータを順番に繰り返し出力することになる。その場合、シーケンス制御を開始するタイミングにおけるメモリのアドレスが定まらないので、複数のシーケンス信号の状態の切り替わりの順序及びタイミングが変動する。従って、そのままではシーケンス制御に利用できない。また、シーケンス動作を１回で停止するためには、手作業などでシーケンス信号を停止する必要があり、操作が煩わしい。
【００１８】
さらに、カウンタの計数動作の開始及び終了は計数制御手段によって自動的に制御される。計数制御手段は、メモリのデータ出力端子に現れる信号の状態を監視して、計数動作の開始及び終了の条件を識別する。たとえば、カウンタの計数動作を計数値０から開始することにより、常にメモリのアドレスの０の位置から順番にデータを読み出すことができる。また、ある条件でカウンタの計数動作を停止することによって、シーケンス動作を１回だけで自動的に停止することができる。シーケンス動作を開始してから終了するまでの１周期の長さも、メモリに記憶するデータの内容に応じて決定される。
【００１９】
また、計数制御手段は、入力端子から入力するシーケンスモードの切り替えを指示する制御信号の変化時にメモリのデータ出力端子うち最初に状態が変化するビットのデータ出力端子の信号が所定の状態であった場合にカウンタの計数動作を開始させ、計数制御手段はメモリの複数ビットのデータ出力端子のうち最後に状態が変化するビットのデータ出力端子の信号によってカウンタの計数動作を終了させる。
【００２０】
シーケンス制御を行う場合、一般に、Ｎ個のシーケンス信号を予め定めた順番で０から１又は１から０に切り替える必要がある。最初に変化すべきシーケンス信号が変化する前に、他のシーケンス信号が変化すると問題が生じる可能性がある。また、最後に変化すべきシーケンス信号が変化した後で、他のシーケンス信号が変化すると問題が生じる可能性がある。
【００２１】
請求項１においては、シーケンスモードの切り替えを指示する制御信号の変化時にメモリのデータ出力端子うち最初に状態が変化するビット及び最後に状態が変化するビットの状態に応じてカウンタの計数動作を制御するので、上記の問題が発生するのを防止できる。また、最初に状態が変化するビット及び最後に状態が変化するビットの状態だけを制御に利用するので、シーケンス信号数の変更に伴って制御回路の構成を変更する必要がなく、汎用性の高いシーケンス信号発生装置を提供できる。
【００２２】
請求項２は、所定のパルス信号を周期的に繰り返し出力するパルス発生手段と、前記パルス発生手段が出力するパルス数を計数して計数出力信号を出力するクリア制御端子付きのカウンタと、前記カウンタの計数出力信号を入力する複数ビットのアドレス入力端子と複数ビットのデータ出力端子とを有するメモリと、前記メモリの複数ビットのデータ出力端子のうち所定のビットのデータ出力端子の信号によって前記カウンタの前記クリア制御端子にクリア制御信号を出力して前記カウンタの計数動作を制御する計数制御手段と、前記メモリの複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段とを有するシーケンス信号発生装置において、前記計数制御手段に各シーケンス信号がオフからオンに変化するオンシーケンスモードと各シーケンス信号がオンからオフに変化するオフシーケンスモードとの切り替えを指示する制御信号の入力端子を設け、前記計数制御手段は前記制御信号と前記メモリの複数ビットのデータ出力端子との状態によって前記クリア制御信号を前記カウンタに出力することを特徴とする。
【００２３】
シーケンス制御においては、一般に、各制御対象をオフ状態からオン状態に順次に切り替えるオンシーケンスと、各制御要素をオン状態からオフ状態に順次に切り替えるオフシーケンスとが必要になる。また、オンシーケンスにおいては１番目，２番目，３番目，・・・，Ｎ番目に割り当てられたシーケンス信号を順番にオフ状態からオン状態に切り替え、オフシーケンスにおいては、Ｎ番目，(Ｎ−１)番目，(Ｎ−２)番目，(Ｎ−３)番目，・・・，１番目に割り当てられたシーケンス信号を順番にオン状態からオフ状態に切り替える。つまり、各シーケンス信号の変化の順序はオンシーケンスとオフシーケンスとでは互いに逆になる。
【００２４】
請求項２においては、カウンタの計数動作の開始及び終了の条件として参照するシーケンス信号を前記シーケンスモード信号の状態に応じて選択するので、オンシーケンスとオフシーケンスとの切り替え順序の変化に対応できる。すなわち、メモリから出力される信号をオンシーケンスのシーケンス信号及びオフシーケンスのシーケンス信号の両方に共通に利用できる。
【００２５】
請求項３は、所定のパルス信号を周期的に繰り返し出力するパルス発生手段と、前記パルス発生手段が出力するパルス数を計数して計数出力信号を出力するクリア制御端子付きのカウンタと、前記カウンタの計数出力信号を入力する複数ビットのアドレス入力端子と複数ビットのデータ出力端子とを有するメモリと、前記メモリの複数ビットのデータ出力端子のうち所定のビットのデータ出力端子の信号によって前記カウンタの前記クリア制御端子にクリア制御信号を出力して前記カウンタの計数動作を制御する計数制御手段と、前記メモリの複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段とを有するシーケンス信号発生装置において、前記メモリの複数ビットのアドレス入力端子のビット数を前記カウンタの複数ビットの計数出力信号のビット数よりも多くし、前記メモリの複数ビットのアドレス入力端子のうち前記カウンタの複数ビットの計数出力信号が接続されないアドレス入力端子の少なくとも一部にスイッチ手段を接続し、前記スイッチ手段によって異なるアドレスに記憶された複数パターンを選択するようにしたことを特徴とする。
【００２６】
【発明の実施の形態】
本発明の１つの実施の形態について、図１〜図７を参照して説明する。この形態はすべての請求項に対応する。
図１はこの形態のシーケンス信号発生装置の構成を示すブロック図である。図２はオンシーケンスにおける各制御信号の状態を示すタイムチャートである。図３はオフシーケンスにおける各制御信号の状態を示すタイムチャートである。図４は各シーケンス信号の変化例を示すタイムチャートである。
【００２７】
図５は複数パターンのそれぞれにおける各シーケンス信号の状態変化を示すタイムチャートである。図６はオンシーケンスのデータの構成例を示すメモリマップである。図７はオフシーケンスのデータの構成例を示すメモリマップである。この形態では、各請求項におけるパルス発生手段及び信号出力手段はそれぞれ分周器１３及びバッファ２０に対応し、カウンタはカウンタ１４，１５に対応し、メモリはＲＯＭ１７，１８に対応する。また、計数制御手段は論理回路１９に対応し、請求項３のスイッチ手段はスイッチ１６に対応する。
【００２８】
図１に示すシーケンス信号発生装置は、発振器１１，ナンドゲート１２，分周器１３，カウンタ１４，１５，スイッチ１６，ＲＯＭ１７，１８，論理回路１９及びバッファ２０を備えている。なお、図１に示す様々な信号はすべて２値信号であり、各々の信号レベルは「１」（オンレベル）又は「０」（オフレベル）になる。
【００２９】
発振器１１は、周期が一定（６．２５ｍｓｅｃ）のクロック信号ＣＫ１を常時出力する。このクロック信号ＣＫ１は、ナンドゲート１２を通りクロック信号ＣＫ２として分周器１３に入力される。クロック信号ＣＫ２が現れるか否かは、論理回路１９が出力する制御信号Ｃ１０の状態によって決定される。
分周器１３の分周比が１６なので、分周器１３の出力するクロック信号ＣＬＫの周期は１００ｍｓｅｃになる。分周器１３には、分周動作をクリアするために論理回路１９からの制御信号Ｃ１１が入力される。
【００３０】
カウンタ１４，１５はいずれも４ビットのバイナリカウンタである。カウンタ１４のクロック入力端子ＣＫに、分周器１３からのクロック信号ＣＬＫが入力される。つまり、カウンタ１４はクロック信号ＣＬＫのパルス数を計数する。
また、カウンタ１５のクロック入力端子ＣＫはカウンタ１４のキャリー出力端子ＣＯと接続されている。従って、カウンタ１５はカウンタ１４の最上位ビットからの桁上げを計数する。すなわち、互いに接続された２つのカウンタ１４，１５は８ビットのバイナリカウンタを構成している。カウンタ１４，１５のクリア制御端子ＣＬＲには、論理回路１９からの制御信号Ｃ１２が印加される。
【００３１】
ＲＯＭ１７，１８はいずれも１５ビットのアドレス入力端子Ａ０〜Ａ１４と、８ビットのデータ出力端子Ｄ０〜Ｄ７を備えている。ＲＯＭ１７，１８の各アドレスには、後述するようなデータが予め記憶されている。
各々のＲＯＭ１７，１８の１５ビットのアドレス入力端子Ａ０〜Ａ１４のうち下位の８ビット（Ａ０〜Ａ７）に、カウンタ１４，１５の出力する８ビットの信号が入力される。つまり、ＲＯＭ１７，１８の下位８ビットのアドレスはカウンタ１４，１５の計数値によって指定される。
【００３２】
また、ＲＯＭ１７，１８の４ビットのアドレス入力端子Ａ８〜Ａ１１にスイッチ１６が接続されている。スイッチ１６は、たとえば４ビットのディップスイッチとプルアップ用の抵抗器とで構成される。
つまり、アドレス入力端子Ａ８〜Ａ１１の各ビットのレベルは、スイッチ１６を操作することにより必要に応じて「１」又は「０」にセットできる。この例では、スイッチ１６の操作でシーケンス信号の出現パターン（複数のシーケンス信号の相対的なタイミング）を切り替えることができる。
【００３３】
ＲＯＭ１７，１８のアドレス入力端子Ａ１２及びＡ１４には、それぞれ論理回路１９からの制御信号Ｃ２１及びＣ２２が入力される。制御信号Ｃ２１はシーケンスモードの切り替えに利用され、制御信号Ｃ２１が「０」のときにはオンシーケンスモードになり、制御信号Ｃ２１が「１」のときにはオフシーケンスモードになる。この例では、ＲＯＭ１７，１８のアドレス入力端子Ａ１３のレベルは固定されている。
【００３４】
オンシーケンスモードでは複数のシーケンス信号を順次にオフレベルからオンレベルに切り替え、オフシーケンスモードでは複数のシーケンス信号を順次にオンレベルからオフレベルに切り替える。
一方のＲＯＭ１７のデータ出力端子Ｄ０〜Ｄ７に現れる８ビットの信号は、それぞれバッファ２０を通り、シーケンス信号ＳＧ１〜ＳＧ８として出力される。また、他方のＲＯＭ１８のデータ出力端子Ｄ０〜Ｄ７に現れる８ビットの信号は、それぞれバッファ２０を通り、シーケンス信号ＳＧ９〜ＳＧ１６として出力される。つまり、１６個のシーケンス信号ＳＧ１〜ＳＧ１６がバッファ２０の出力に現れる。
【００３５】
この例では、シーケンス信号ＳＧ１〜ＳＧ１６は、それぞれシーケンス順序の１番目から１６番目に割り当てられている。つまり、オンシーケンスモードの場合には、シーケンス順序が１番目のシーケンス信号ＳＧ１が最初にオフレベルからオンレベルに切り替わり、続いてＳＧ２，ＳＧ３，ＳＧ４，ＳＧ５，・・・，ＳＧ１６が順次にオフレベルからオンレベルに切り替わる。
【００３６】
シーケンス順序が先頭のシーケンス信号ＳＧ１に対応するＲＯＭ１７のデータ出力端子Ｄ０に現れる信号は、制御信号ＬＯＢＩＴとして論理回路１９に入力される。また、シーケンス順序が最後のシーケンス信号ＳＧ１６に対応するＲＯＭ１８のデータ出力端子Ｄ７に現れる信号は、制御信号ＨＩＢＩＴとして論理回路１９に入力される。
【００３７】
論理回路１９の入力には、外部から２つの制御信号Ｃ０１，Ｃ０２が印加される。制御信号Ｃ０１は、オンシーケンスモードとオフシーケンスモードとのいずれかを選択するための信号である。制御信号Ｃ０２は、制御対象の装置が発生したアラームを示す信号である。
論理回路１９は、外部から入力される２つの制御信号Ｃ０１，Ｃ０２と内部で生成した制御信号ＬＯＢＩＴ，ＨＩＢＩＴとに従って、次に説明するように制御信号Ｃ１０，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２を制御する。
【００３８】
論理回路１９は、オンシーケンスモードの場合には図２に示すように動作し、オフシーケンスモードの場合には図３に示すように動作する。シーケンスモードの切り替えを指示する制御信号Ｃ０１が「０」から「１」に切り替わるときには、制御信号ＬＯＢＩＴを参照して制御信号Ｃ１０，Ｃ１１，Ｃ１２を制御する。具体的には、制御信号ＬＯＢＩＴが「０」、すなわちシーケンス信号ＳＧ１がオフレベルである場合には、図２に示すように制御信号Ｃ０１が「０」から「１」に切り替わるタイミングに同期して、制御信号Ｃ１１，Ｃ１２にそれぞれクリア用のパルスを出力する。また、制御信号Ｃ１１，Ｃ１２のパルスに同期して、制御信号Ｃ１０を「０」から「１」に切り替える。
【００３９】
もしも、制御信号ＬＯＢＩＴが「１」、すなわちシーケンス信号ＳＧ１がオンレベルである場合には、オンシーケンス動作の途中である可能性が高いので、制御信号Ｃ０１が「０」から「１」に切り替わっても制御信号Ｃ１１，Ｃ１２にはパルスを出力せず、制御信号Ｃ１０のレベルも切り替えない。
【００４０】
制御信号Ｃ１０が「１」になると、クロック信号ＣＫ１がクロック信号ＣＫ２として分周器１３に入力されるので、分周器１３の出力にクロック信号ＣＬＫが現れる。このクロック信号ＣＬＫによって、各シーケンス信号ＳＧ１〜ＳＧ１６が「０」（オフレベル）から「１」（オンレベル）に順次に切り替わる。
そして、シーケンス信号ＳＧ１６が「１」になると、制御信号ＨＩＢＩＴも「１」になる。制御信号ＨＩＢＩＴが「１」になると、論理回路１９は制御信号Ｃ１０を「１」から「０」に切り替える。制御信号Ｃ１０が「０」になると、ナンドゲート１２からのクロック信号ＣＫ２の出力が停止するので、クロック信号ＣＬＫも停止する。これによってオンシーケンスが終了する。
【００４１】
一方、シーケンスモードの切り替えを指示する制御信号Ｃ０１が「１」から「０」に切り替わるときには、制御信号ＨＩＢＩＴを参照して制御信号Ｃ１０，Ｃ１１，Ｃ１２を制御する。
具体的には、制御信号ＨＩＢＩＴが「１」、すなわちシーケンス信号ＳＧ１６がオンレベルである場合には、図３に示すように制御信号Ｃ０１が「１」から「０」に切り替わるタイミングに同期して、制御信号Ｃ１１，Ｃ１２にそれぞれクリア用のパルスを出力する。また、制御信号Ｃ１１，Ｃ１２のパルスに同期して、制御信号Ｃ１０を「０」から「１」に切り替える。
【００４２】
もしも、制御信号ＨＩＢＩＴが「０」、すなわちシーケンス信号ＳＧ１６がオフレベルである場合には、オフシーケンス動作の途中である可能性が高いので、制御信号Ｃ０１が「１」から「０」に切り替わっても制御信号Ｃ１１，Ｃ１２にはパルスを出力せず、制御信号Ｃ１０のレベルも切り替えない。
制御信号Ｃ１０が「１」になると、クロック信号ＣＫ１がクロック信号ＣＫ２として分周器１３に入力されるので、分周器１３の出力にクロック信号ＣＬＫが現れる。このクロック信号ＣＬＫによって、各シーケンス信号ＳＧ１６〜ＳＧ１が「１」（オンレベル）から「０」（オフレベル）に順次に切り替わる。
【００４３】
そして、シーケンス信号ＳＧ１が「０」になると、制御信号ＬＯＢＩＴも「０」になる。制御信号ＬＯＢＩＴが「０」になると、論理回路１９は制御信号Ｃ１０を「１」から「０」に切り替える。制御信号Ｃ１０が「０」になると、ナンドゲート１２からのクロック信号ＣＫ２の出力が停止するので、クロック信号ＣＬＫも停止する。これによってオフシーケンスが終了する。
【００４４】
バッファ２０から出力されるシーケンス信号ＳＧ１〜ＳＧ１６は、図４に示すように予め定めた順序に従って順次に変化する。すなわち、オンシーケンスの区間ではシーケンス信号ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４，・・・，ＳＧ１６の順に「０」から「１」に切り替わり、オフシーケンスの区間では逆にシーケンス信号ＳＧ１６，ＳＧ１５，ＳＧ１４，・・・，ＳＧ１の順に「１」から「０」に切り替わる。
【００４５】
シーケンス制御の場合には、図４に示すように各シーケンス信号ＳＧ１〜ＳＧ１６が予め定めた順序で順次に切り替わることが非常に重要である。図１に示すシーケンス信号発生装置においては、論理回路１９が制御信号ＬＯＢＩＴ，ＨＩＢＩＴに基づいて制御信号Ｃ１０，Ｃ１１，Ｃ１２を制御しているため、シーケンス制御の動作中には動作が再開されることはなく、シーケンス動作の開始前及びシーケンス動作の終了後にシーケンス信号が出力されることもない。
【００４６】
たとえば、オンシーケンスモードの場合には、最初に変化するシーケンス信号ＳＧ１に相当する制御信号ＬＯＢＩＴが「０」でない限り制御信号Ｃ１１，Ｃ１２を制御しないので、シーケンス動作中にはカウンタ１４，１５の計数値がクリアされることはない。また、シーケンス動作中以外は制御信号Ｃ１０が「０」になりクロック信号ＣＬＫの出力を停止するので、ＲＯＭ１７，１８のアドレスが変化せずシーケンス信号ＳＧ１〜ＳＧ１６も変化しない。
【００４７】
この例では、論理回路１９は最初に変化するシーケンス信号に対応する制御信号ＬＯＢＩＴ（又はＨＩＢＩＴ）と最後に変化するシーケンス信号に対応する制御信号ＨＩＢＩＴ（又はＬＯＢＩＴ）とに基づいて、制御信号Ｃ１０，Ｃ１１，Ｃ１２を制御している。
このため、シーケンス信号ＳＧ１〜ＳＧ１６の信号数を増減する場合でも制御回路の構成を変更する必要がない。たとえば、ＲＯＭ１７，１８と同様のＲＯＭをもう１つ追加し、追加したＲＯＭの出力信号をシーケンス信号ＳＧ１〜ＳＧ８とシーケンス信号ＳＧ９〜ＳＧ１６との間のシーケンス信号として割り当てる場合には、最初に変化するシーケンス信号ＳＧ１（又はＳＧ１６）及び最後に変化するシーケンス信号ＳＧ１６（又はＳＧ１）の順序が変化しないので、制御信号ＬＯＢＩＴ，ＨＩＢＩＴをそのまま用いて制御することができる。
【００４８】
制御信号Ｃ２１は、オンシーケンスモードのときに「０」になり、オフシーケンスモードのときに「１」になる。また、制御信号Ｃ２２の状態は制御信号Ｃ０２のアラームの有無に対応する。この例では、アラームが発生した場合にはＲＯＭ１７，１８のアドレス入力端子Ａ１４の状態を切り替えて、すべてのシーケンス信号ＳＧ１〜ＳＧ１６をオフ状態にする。
【００４９】
たとえば、図６に示すようなデータをＲＯＭ１７，１８に記憶しておくことにより、オンシーケンスのシーケンス信号ＳＧ１〜ＳＧ１６を生成することができる。図６においては、アドレス入力端子Ａ８〜Ａ１４は所定値に固定する場合を想定している。この例ではオンシーケンスなので、アドレス入力端子Ａ１２は「０」である。
【００５０】
図１に示すシーケンス信号発生装置においては、カウンタ１４，１５の出力値が順次に増大するので、ＲＯＭ１７，１８のアドレス入力端子Ａ７〜Ａ０に印加されるアドレス値も図６に示す時間カウントの増大（時間経過）に伴って「００００００００」から「０００００００１」，「００００００１０」，「００００００１１」，・・・と順次に増大する。
【００５１】
図６の例について説明する。初期状態（シーケンス動作停止中）では、ＲＯＭ１７は「００００００００」のデータを出力し、ＲＯＭ１８は「００００００００」のデータを出力する。このときには、すべてのシーケンス信号ＳＧ１〜ＳＧ１６が「０」すなわちオフレベルになる。シーケンス動作を開始したときの時間カウントを０とする。このときには、ＲＯＭ１７が「０００００００１」のデータを出力するので、シーケンス信号ＳＧ１〜ＳＧ１６のうちＳＧ１だけが「１」に変化する。
【００５２】
１００ｍｓｅｃの時間を経過して時間カウントが１００になっても、それが０のときと同じデータがＲＯＭ１７，１８から出力されるので、シーケンス信号ＳＧ１〜ＳＧ１６の状態は変化しない。時間カウントが２００になると、ＲＯＭ１７が「００００１１１１」のデータを出力するので、新たにシーケンス信号ＳＧ２，ＳＧ３，ＳＧ４が「１」に変化して、シーケンス信号ＳＧ１〜ＳＧ４が「１」になる。
【００５３】
上記と同様に、時間カウントの増大に伴って図６に示すようにＲＯＭ１７，１８から出力されるデータが変化するので、シーケンス信号ＳＧ１〜ＳＧ１６が順次に「０」から「１」に切り替わる。
また、図７に示すようなデータをＲＯＭ１７，１８に記憶しておくことにより、オフシーケンスのシーケンス信号ＳＧ１〜ＳＧ１６を生成することができる。図７においては、アドレス入力端子Ａ８〜Ａ１４は所定値に固定する場合を想定している。この例ではオフシーケンスなので、アドレス入力端子Ａ１２は「１」である。
【００５４】
図１に示すシーケンス信号発生装置においては、カウンタ１４，１５の出力値が順次に増大するので、ＲＯＭ１７，１８のアドレス入力端子Ａ７〜Ａ０に印加されるアドレス値も図７に示す時間カウントの増大（時間経過）に伴って「００００００００」から「０００００００１」，「００００００１０」，「００００００１１」，・・・と順次に増大する。
【００５５】
図７の例について説明する。初期状態（シーケンス動作停止中）では、ＲＯＭ１７は「１１１１１１１１」のデータを出力し、ＲＯＭ１８は「１１１１１１１１」のデータを出力する。このときには、すべてのシーケンス信号ＳＧ１〜ＳＧ１６が「１」すなわちオンレベルになる。シーケンス動作を開始したときの時間カウントを０とする。このときにも、ＲＯＭ１７，１８がともに「１１１１１１１１」のデータを出力するので、シーケンス信号ＳＧ１〜ＳＧ１６はすべて「１」になっている。
【００５６】
時間カウントが０〜６００の間では、それが０のときと同じデータがＲＯＭ１７，１８から出力されるので、シーケンス信号ＳＧ１〜ＳＧ１６の状態は変化しない。時間カウントが７００になると、ＲＯＭ１８が「００１１１１１１」のデータを出力するので、シーケンス信号ＳＧ１６，ＳＧ１５が「０」に変化し、他のシーケンス信号ＳＧ１４〜ＳＧ１は「１」の状態を維持する。
【００５７】
また、時間カウントが７００〜１３００の間では、それが７００のときと同じデータがＲＯＭ１７，１８から出力されるので、シーケンス信号ＳＧ１〜ＳＧ１６の状態は変化しない。時間カウントが１４００になると、ＲＯＭ１８が「０００１１１１１」のデータを出力するので、新たにシーケンス信号ＳＧ１４が「０」に変化して３つのシーケンス信号ＳＧ１６，ＳＧ１５，ＳＧ１４が「０」になる。この場合、他のシーケンス信号ＳＧ１３〜ＳＧ１は「１」の状態を維持する。
【００５８】
上記と同様に、時間カウントの増大に伴って図７に示すようにＲＯＭ１７，１８から出力されるデータが変化するので、シーケンス信号ＳＧ１〜ＳＧ１６が順次に「１」から「０」に切り替わる。
ところで、シーケンス制御を行う場合には、用途や状況の変化などに適応するように複数のシーケンス信号の出現パターンを変えたい場合がある。たとえば、図５に示すパターンの例（１）のように、複数のシーケンス信号ＳＧ２，ＳＧ３，ＳＧ４が切り替わるタイミングを同一にするのが望ましい場合もあるし、図５に示すパターンの例（２），（３，（４）のように複数のシーケンス信号ＳＧ２，ＳＧ３，ＳＧ４が切り替わるタイミングを相対的にずらすのが望ましい場合もある。
【００５９】
図１に示すシーケンス信号発生装置においては、利用者がスイッチ１６を操作することによって、ＲＯＭ１７，１８のアドレス入力端子Ａ８〜Ａ１１のアドレス値の指定を変更することができる。つまり、スイッチ１６を操作するとＲＯＭ１７，１８がデータを読み出すアドレスが変わる。
アドレス入力端子Ａ８〜Ａ１１のアドレス値の違いを、図５に示すパターンの例（１），（２），（３，（４）のようなシーケンス信号ＳＧ１〜ＳＧ１６の出現パターンの違いに対応づけることができる。
【００６０】
たとえば、アドレス入力端子Ａ８〜Ａ１１のアドレス値が「００００」の場合にアクセスされるＲＯＭ１７，１８のメモリ領域に図５に示すパターンの例（１）のようなデータを記憶し、アドレス入力端子Ａ８〜Ａ１１のアドレス値が「０００１」の場合にアクセスされるメモリ領域に図５に示すパターンの例（２）のようなデータを記憶し、アドレス入力端子Ａ８〜Ａ１１のアドレス値が「００１０」の場合にアクセスされるメモリ領域に図５に示すパターンの例（３）のようなデータを記憶し、アドレス入力端子Ａ８〜Ａ１１のアドレス値が「００１１」の場合にアクセスされるメモリ領域に図５に示すパターンの例（４）のようなデータを記憶しておけば、スイッチ１６の切り替えに応じて４種類のいずれかのパターンが選択される。
【００６１】
なお、シーケンス信号ＳＧ１〜ＳＧ１６を外部に出力するための端子をＲＯＭ１７，１８のデータ出力端子Ｄ０〜Ｄ７に直接接続することもできる。しかし、ＲＯＭ１７，１８が負荷の影響を受けないように、図１に示すようにバッファ２０を介してシーケンス信号ＳＧ１〜ＳＧ１６を外部に出力するのが望ましい。
また、図１に示したＲＯＭ１７，１８を読み書き可能なメモリ（ＲＡＭ）に置き換えてもよい。但し、ＲＡＭを用いる場合にはそれに所定のデータを書き込むための回路や、電源オフ時にＲＡＭの記憶データを保持するための回路を追加する必要がある。
【００６２】
また、図１のスイッチ１６については、各ビットのレベルを利用者の操作に従って変更できるものであれば、ディップスイッチのような機械的な接点を有するスイッチでなくても利用できる。
【００６３】
【発明の効果】
以上の通り、本発明によればメモリを用いてシーケンス信号を発生するので、高精度で各シーケンス信号のタイミングや制御順序を制御できる。また、メモリに保持するデータの変更により、シーケンス信号のタイミングや制御順序を変更することができる。また、コンピュータを用いる必要がないので構造が単純であり、安価なシーケンス信号発生装置を提供できる。
【図面の簡単な説明】
【図１】実施の形態のシーケンス信号発生装置の構成を示すブロック図である。
【図２】オンシーケンスにおける各制御信号の状態を示すタイムチャートである。
【図３】オフシーケンスにおける各制御信号の状態を示すタイムチャートである。
【図４】各シーケンス信号の変化例を示すタイムチャートである。
【図５】複数パターンのそれぞれにおける各シーケンス信号の状態変化を示すタイムチャートである。
【図６】オンシーケンスのデータの構成例を示すメモリマップである。
【図７】オフシーケンスのデータの構成例を示すメモリマップである。
【図８】従来例（１）のシーケンス信号発生装置の構成を示すブロック図である。
【図９】従来例（２）のシーケンス信号発生装置の構成を示すブロック図である。
【符号の説明】
１１  発振器
１２  ナンドゲート
１３  分周器
１４，１５  カウンタ
１６  スイッチ
１７，１８  ＲＯＭ
１９  論理回路
２０  バッファ
ＣＫ  クロック入力端子
ＣＬＫ，ＣＫ１，ＣＫ２  クロック信号
ＣＬＲ  クリア制御端子
ＣＯ  キャリー出力端子
Ａ０〜Ａ１４  アドレス入力端子
Ｄ０〜Ｄ７  データ出力端子
Ｃ０１，Ｃ０２，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２  制御信号
ＬＯＢＩＴ，ＨＩＢＩＴ  制御信号
ＳＧ１〜ＳＧ１６  シーケンス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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