(57)【特許請求の範囲】
【請求項１】
スペクトラム拡散されたアナログの受信信号をデジタル信号に変換するＡ／Ｄ変換手段と、
前記デジタル信号を少なくとも１シンボル以上のデータ単位で複数蓄積する記憶手段と、
前記記憶手段から１シンボル単位のデータを入力し、前記入力される速度の１０倍以上の速度で高速に出力するデータ速度変換手段と、
拡散符号を発生させ、前記拡散符号を前記データ速度変換手段からデータが出力される速度で高速に出力する符号発生手段と、
前記データ速度変換手段からのデータと前記符号発生手段からの拡散符号とを乗算し、当該乗算結果を一斉に加算する積和演算を前記データ速度変換手段からデータが出力される速度で高速にて処理して相関出力を出力する高速マッチドフィルタによる高速積和演算手段とを有し、
前記高速積和演算手段が同期捕捉を行う処理と、受信信号の復調処理とを行うことを特徴とするスペクトラム拡散通信用相関回路。
【請求項２】
スペクトラム拡散されたアナログの受信信号を特定のサンプリング速度でデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号を少なくとも１シンボル以上のデータ単位で複数蓄積するデータメモリ部と、
前記データメモリ部から１シンボル分のデータを前記サンプリング速度で入力し、前記サンプリング速度の１０倍以上の速度で１シンボル単位のデータを高速に出力する多タップＦ／Ｆと、
拡散符号を発生させ、前記拡散符号を前記多タップＦ／Ｆからデータが出力される速度で高速に出力する符号発生器と、
前記多タップＦ／Ｆから高速に入力されたデータと前記符号発生器から高速に入力された拡散符号とを乗算し、当該乗算結果を一斉に加算する積和演算を前記多タップＦ／Ｆからデータが出力される速度で高速に処理して相関出力を出力する高速マッチドフィルタと、
前記各部における動作タイミングを制御する制御部とを有し、
前記高速マッチドフィルタが同期捕捉を行う処理と、受信信号の復調処理とを行うことを特徴とするスペクトラム拡散通信用相関回路。
【請求項３】
奇数クロックで、多タップＦ／Ｆは、データメモリ部から１シンボル分のデータを順次読み出して高速マッチドフィルタに出力し、偶数クロックで、前記高速マッチドフィルタは、前記入力された１シンボル分のデータについて積和演算を行うよう制御部にて制御されることを特徴とする請求項２記載のスペクトラム拡散通信用相関回路。
【請求項４】
Ａ／Ｄ変換器では４ＭＨｚの動作クロックで受信信号を入力し、データメモリ部では１６ＭＨｚの動作クロックでデータの入出力を行い、多タップＦ／Ｆで１６０ＭＨｚの動作クロックでデータを出力し、高速マッチドフィルタでは１６０ＭＨｚの動作クロックで積和演算処理して出力を行うことを特徴とする請求項２記載のスペクトラム拡散通信用相関回路。
【請求項５】
多タップＦ／Ｆを複数列備えたことを特徴とする請求項２乃至４記載のスペクトラム拡散通信用相関回路。
【請求項６】
スペクトラム拡散されたアナログ高周波信号を各セクタをカバーする複数のアンテナで受信し、当該受信信号の検波を行い、ベースバンド信号に変換する復調処理を行う複数のＲＦ部と、
前記ＲＦ部から出力されるＩ，Ｑのベースバンドアナログ信号を特定のサンプリング速度でデジタル信号に変換する複数のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器からのデジタル信号を少なくとも１シンボル以上分のデータ単位に前記サンプリング速度で入力して記憶し、前記サンプリング速度の１０倍以上の速度で１シンボル単位のデータを高速に出力する複数のメモリ部と、
前記メモリ部から１シンボル分のデジタル信号を、前記メモリ部からデータが出力される速度で高速に受け取る高速ＭＦと、
拡散符号を発生させ、前記メモリ部からデータが出力される速度で前記拡散符号を出力する符号発生器と、
前記各部における動作タイミングを制御する制御部とを有し、
前記高速ＭＦが、前記符号発生器から入力される拡散符号と前記メモリ部から受け取ったデジタル信号とを乗算し、当該乗算結果を一斉に加算する積和演算処理を前記メモリ部からデータが出力される速度で高速にて処理して相関出力を出力し、同期捕捉を行う処理と、受信信号の復調処理とを行う高速ＭＦである、スペクトラム拡散通信用相関回路を備えることを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信システムの受信機側で用いられるスペクトラム拡散通信用相関回路に係り、特に、簡単且つ小規模な構成で、更に消費電力を低減できるスペクトラム拡散通信用相関回路及び復調回路及び受信装置に関する。
【０００２】
【従来の技術】
一般に移動体通信又は無線ＬＡＮ（Local Area Network）等に用いられるスペクトラム拡散（Spread Spectrum:ＳＳ）通信システムでは、送信側で送信データに対して狭帯域変調（１次変調）を行い、更に拡散変調（２次変調）を行う、２段階の変調を行ってデータを送信し、受信側では、受信データに対して逆拡散を行って１次変調に戻してから、通常の検波回路でベースバンド信号の再生を行うようになっている。
【０００３】
そして、従来、スぺクトラム拡散された受信信号の復調を行うための相関を出力するスペクトラム拡散通信用相関回路は、逆拡散回路、符号分割多重変調波の復調回路で構成され、具体的に、スペクトラム拡散通信用相関回路は、同期捕捉を行い、以降検出された同期位相で相関を取るために、論理回路で構成されたスライディングコリレータ（ＳＣ）が用いられている。
【０００４】
スライディングコリレータは、相関回路を用いて局発符号系列（拡散符号）を１ビットづつシフトさせ、毎回受信の符号系列との相関を求めるものであり、符号系列長だけのビット数について相関を求めれば、相関がピークとなる同期位相が求められ、同期捕捉が行われるものである。
【０００５】
ここで、従来の逆拡散回路の１つであるスライディングコリレータについて図４を用いて説明する。図４は、従来のスライディングコリレータの一部分の構成ブロック図である。
従来のスライディングコリレータにおける相関出力を取得する部分は、Ａ／Ｄ変換器３１と、乗算器３２と、ＰＮコードレジスタ３３と、加算器３４と、遅延回路３５とから構成されている。
【０００６】
上記従来のスライディングコリレータの各部を説明する。
Ａ／Ｄ変換器３１は、符号分割多重（Code Division Multiple Access：ＣＤＭＡ）変調されて送信され、アンテナ（図示せず）で受信されたアナログ信号を、デジタル信号に変換する高精度のアナログ／デジタル変換器である。
ＰＮコードレジスタ３３は、送信側でＣＤＭＡ変調に用いられたのと同じ拡散符号であるＰＮ（Pseudo Random Noise ）符号コードを出力するレジスタである。
【０００７】
乗算器３２は、Ａ／Ｄ変換器３１から出力されるデジタルの受信データに、ＰＮコードレジスタ３３から出力されるＰＮコードを乗算する乗算器である。
加算器３４と遅延回路３５は、乗算器３２から出力される乗算結果を、１シンボル期間累積加算してその積分値を相関出力として出力するものである。
【０００８】
従来のスライディングコリレータの動作は、アンテナで受信された受信データのアナログ信号が、Ａ／Ｄ変換器３１でデジタル信号に変換され、この変換されたデジタル信号とＰＮコードレジスタ３３から出力されるＰＮコードとが乗算器３２で乗算され、加算器３４と遅延回路３５で累積加算されて、１シンボル分の加算結果が相関出力として出力される。
そして、乗算器３２における乗算のタイミングを１チップずらして位相を変化させながら乗算、累積加算が繰り返され、相関出力がピークとなる同期位相が検出されるようになっている。
【０００９】
この逆拡散回路としてスライディングコリレータを用いる構成は、比較的簡易でゲート数も少なく、そのため消費電力も少ないが、同期捕捉を行うまでの時間は一般的には、１シンボル分の時間×１シンボル内のチップ数分だけかかるため、相関出力を出力するまでの時間がかかるという問題がある。
【００１０】
相関出力を出力するまでに時間がかかるという問題点を解決するために、スライディングコリレータの替わりに、マッチドフィルタ（整合フィルタ、若しくは Matched Filter ：ＭＦ）をスペクトラム拡散通信用相関回路に用いることが考えられている。
マッチドフィルタは、位相をずらした場合の相関を一斉に取ることにより、１シンボル時間内に同期捕捉を行うものである。
【００１１】
ここで、従来の逆拡散回路の別の例であるマッチドフィルタについて、図５を用いて説明する。図５は、従来のマッチドフィルタの構成例を示すブロック図である。
従来のマッチドフィルタは、Ａ／Ｄ変換器４１と、乗算器４２と、ＰＮコードレジスタ４３と、加算器４４と、サンプルホールド（Ｓ／Ｈ）回路４５とから構成されている。
【００１２】
上記従来のマッチドフィルタの各部を説明する。
Ａ／Ｄ変換器４１は、ＣＤＭＡ変調されているアナログの入力信号をデジタル信号に変換する変換器である。
サンプルホールド（Ｓ／Ｈ）回路４５は、複数個設けられており、Ａ／Ｄ変換器４１からのデジタル信号を順次取り込んで保持する回路である。
【００１３】
ＰＮコードレジスタ４３は、拡散符号であるＰＮ符号（コード）を出力するレジスタである。
乗算器４２は、各サンプルホールド回路４５で保持されたデジタル信号に対してＰＮコードレジスタ４３からのＰＮ符号を乗算する乗算器である。
加算器４４は、乗算器４２からの出力を一斉に加算する加算器である。
【００１４】
従来のマッチドフィルタの動作は、Ａ／Ｄ変換器４１でデジタル変換された入力信号が複数のＳ／Ｈ回路４５に順次保持され、そのＳ／Ｈ回路４５からの出力とＰＮコードレジスタ４３から出力されるＰＮ符号とが乗算器４２で乗算され、更に乗算器４２での乗算結果を加算器４４で一斉に加算して、加算結果が出力される。その加算結果から相関出力を出力するようになっている。
【００１５】
しかしながら、一般的なマッチドフィルタでは、一斉に位相をずらした場合の相関を取るため、例えば上記説明したスライディングコリレータに対して、１シンボル内のチップ数倍のゲート数が必要となり、ゲート規模が増大し、ＬＳＩ価格の増大と消費電力の増大を招き、移動端末の受信機に用いるには事実上因難となっている。
【００１６】
また、Ｗ−ＣＤＭＡ（広帯域CDMA）の基地局は、一般にセクタを有しており、周囲３６０度を６セクタに分割して送受信するようになっている。アダプテイブアンテナを使用しない場合には各セクタ毎に２つのアンテナが存在し、従って基地局として受信し、復調しなければならない信号の本数は、６セクタ、２アンテナ、複素信号Ｉ／Ｑ、更にキャリア周波数が複数（通常は４波）有るので、その倍数となり、合計６×２×２×４＝９６にもなる。
【００１７】
これらの同期を保持する為に、あるいは遅延波の検出の為に、更に復調の為に、それぞれマッチドフィルタ（ＭＦ）若しくはスライディングコリレータ（ＳＣ）を設けることはハード規模の増大を更に増すことになってしまう。
【００１８】
尚、従来のスライディングコリレータとマッチドフィルタに関連する記述は、平成９年（１９９７年）７月３１日公開の特開平９−２００１７９号公報「マルチユーザ復調方法および装置」（出願人：国際電気株式会社、株式会社鷹山、発明者：占部健三他）がある。
この技術は、干渉キャンセラを用いることなく、同期に関する問題を解消し得る方法及び装置となっている。
【００１９】
【発明が解決しようとする課題】
このように、従来のスライディングコリレータでは、相関出力が得られるまでの時間が掛かるという問題があり、また、従来のマッチドフィルタでは、ゲート数が多くなり、ＬＳＩ価格の増大と消費電力の増大をもたらすという問題点があった。
【００２０】
更に、基地局では処理すべき信号の本数が多く、それぞれにハードを用意したのでは規模が増大し、結果的にコストの上昇をもたらすという問題点があった。
尚、基地局として対応するユーザ数はその規模により異なるが、最も一般的な基地局は、１セクタ当たり３２ユーザ（正確には、搬送波当たり３２チャネルで、搬送波は全部で４波）であるので、１基地局の合計は１９２ユーザ（正確には、１９２チャネル）となる。但し、処理すべき信号は、搬送波毎に処理すれば良く、搬送波４波に亘って処理する必要は今のところ無いと考える。つまり、移動局が通信中搬送波を時間的に取り替えることは考えないものとする。この場合１９２ユーザを一括して処理する為の信号の本数は、前述したように６セクタ×２アンテナ×Ｉ／Ｑ２信号の合計２４本である。
【００２１】
本発明は上記実情に鑑みて為されたもので、構成素子数を小規模にし、しかも消費電力を低減できるスペクトラム拡散通信用相関回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、スペクトラム拡散されたアナログの受信信号をデジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号を少なくとも１シンボル以上のデータ単位で複数蓄積する記憶手段と、記憶手段から１シンボル単位のデータを入力し、入力される速度の１０倍以上の速度で高速にて出力するデータ速度変換手段と、拡散符号を発生させ、拡散符号をデータ速度変換手段からデータが出力される速度で高速に出力する符号発生手段と、データ速度変換手段からのデータと符号発生手段からの拡散符号とを乗算し、当該乗算結果を一斉に加算する積和演算をデータ速度変換手段からデータが出力される速度で高速にて処理して相関出力を出力する高速マッチドフィルタによる高速積和演算手段とを有し、高速積和演算手段が同期捕捉を行う処理と、受信信号の復調処理とを行うスペクトラム拡散通信用相関回路としており、積和演算を高速に処理する高速積和演算手段を用いることにより回路規模を小規模化し、消費電力を低減できるものである。
【００２４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００２５】
本発明の実施の形態について説明する前に、本発明の原理について説明する。
Ｗ−ＣＤＭＡ信号の基地局での受信装置における復調には、以下の機能を満たすことが必要である。
復調は、信号の位相（シンボル、無線スロット、フレームのいずれも、及び複数の遅延波についても）が予め判明している必要がある。これにより、シンボルの先頭位置から、ある程度正確に拡散符号との積和演算を実施し相関出力を出力することができる。この相関出力を出力するという機能だけを達成するには、受信信号の本数が少ない場合、スライディングコリレータ（ＳＣ）の構成で十分である。
【００２６】
次の機能としては、遅延波を含めた受信信号の位相を検出する機能である。
基地局の受信信号として、大きく分けて２種類存在し、１つ目はある程度その位相を予知可能なデータチャネル信号、２つ目はほとんどその位相を予知できないランダムアクセスチャネル信号である。
【００２７】
いずれにせよ、遅延波成分の検出は、その位相が予め予知できないことから、マッチドフィルタ（ＭＦ）を必要とする。つまり、スライディングコリレータ（ＳＣ）の構成では位相の検出に時間が掛かりすぎることになり、この時間短縮を図るためにスライディングコリレータ（ＳＣ）の数を増やすことになると、マッチドフィルタ（ＭＦ）の構成よりハード規模の増大を招いてしまうことになる。
【００２８】
本発明は１つの構成で上記２つの機能を、時分割では有るが、達成可能とするもので、上位概念的に説明すれば、本発明に係るスペクトラム拡散通信用相関回路は、スペクトラム拡散された受信信号を一旦デジタル信号に変換して少なくとも１シンボル以上のデータ単位で蓄積しておき、蓄積されたデータをシンボル単位で高速に読み出す速度変換を行い、高速に読み出されたデータを高速に取り込まれた拡散符号と乗算し、それを一斉に加算する積和演算処理を高速に行って相関出力を出力するものであり、回路規模を小規模化し、消費電力を低減できるものである。
【００２９】
また、機能実現手段で説明すれば、本発明に係るスペクトラム拡散通信用相関回路は、スペクトラム拡散されたアナログの受信信号をデジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号をシンボル毎に複数蓄積する記憶手段と、記憶手段から１シンボル分のデータを入力すると共に高速にて出力するデータ速度変換手段と、拡散符号を発生させ、高速に出力する符号発生手段と、データ速度変換手段からのデータと符号発生手段からの拡散符号とを乗算し、当該乗算結果を一斉に加算する積和演算を高速にて処理して相関出力を出力する高速積和演算手段とを有するものであり、積和演算を高速に処理する高速積和演算手段を用いることにより、回路規模を小規模化し、消費電力を低減できるものである。
【００３０】
上記発明において、Ａ／Ｄ変換手段は下記のＡ／Ｄ変換器１１と制御部１２が相当し、記憶手段は下記のデータメモリ部１４と制御部１２が相当し、データ速度変換手段は下記の多タップＦ／Ｆ１５と制御部１２が相当し、符号発生手段は下記の符号発生器１３と制御部１２が相当し、高速積和演算手段は下記の高速ＭＦ１６と制御部１２が相当している。
また、上記発明のスペクトラム拡散通信用相関回路を、復調回路及び受信装置に応用すれば、回路規模の小規模化を実現し、消費電力の低減を図ることができ、有効である。
【００３１】
次に、本発明の実施の形態に係るスペクトラム拡散通信用相関回路について図１を用いて説明する。図１は、本発明の実施の形態に係るスペクトラム拡散通信相関回路の構成ブロック図である。
本発明の実施の形態に係るスペクトラム拡散通信用相関回路（本回路）は、図１に示すように、拡散符号により変調されたスペクトラム拡散信号を入力し、そのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１１と、各部の動作タイミングを制御する制御部１２と、拡散符号を発生させる符号発生器１３と、デジタル信号に変換されたデータを複数単位で格納するデータメモリ部１４と、データメモリ部１４からデータを読み込んで保持する多タップＦ／Ｆ１５と、多タップＦ／Ｆ１５からの出力と符号発生器１３から出力される拡散符号とを高速に積和演算処理する高速ＭＦ１６とから構成されている。
尚、データメモリ部１４と多タップＦ／Ｆ１５は必ずしも必要ではなく、そのどちらか１つが存在し、同一の機能を保有していれば、回路構成上問題ではない。
【００３２】
次に、本発明の実施の形態に係るスペクトラム拡散通信用相関回路（本回路）の各部を具体的に説明する。
Ａ／Ｄ変換器１１は、スペクトラム拡散された受信信号を入力し、アナログ信号からデジタル信号に変換してデータメモリ部１４に出力するものである。尚、図１の例では、入力速度は４ＭＨｚのクロックの動作速度であり、４倍オーバサンプリングしているため出力速度は１６ＭＨｚのクロックの動作速度となっている。
制御部１２は、各部に対してデータの入出力タイミングを制御するものであり、特に多タップＦ／Ｆ１５からの高速出力及び符号発生器１３からの拡散符号高速出力及び高速ＭＦ１６での高速処理等のタイミングを制御するものである。
【００３３】
符号発生器１３は、時系列の拡散符号（ＰＮコード）を発生し、高速に高速ＭＦ１６に拡散符号を出力する発生器である。拡散符号の出力タイミングは、高速ＭＦ１６で積和演算処理が為される速度に応じたものとなっている。
尚、この符号発生器１３の替わりに予め複数の拡散符号を記憶する符号メモリ又は符号レジスタであってもよい。符号メモリの場合を「符号メモリ部」と称する。
【００３４】
データメモリ部１４は、Ａ／Ｄ変換されたデジタル信号をシンボル単位で蓄積するものであり、シンボル単位に複数のメモリから構成されるようになっている。例えば、図１では、入力速度及び出力速度は共に１６ＭＨｚのクロックの動作速度となっている。
多タップＦ／Ｆ（フリップ／フロップ）１５は、データメモリ部１４からデータを読み込み、速度変換（時間変換）を行って高速ＭＦ１６に出力するものである。例えば、データメモリ部１４からデータを１６ＭＨｚのクロックの動作速度で入力して一時保持し、１６０ＭＨｚのクロックの動作速度でデータを高速ＭＦ１６に出力している。
【００３５】
高速ＭＦ（マッチドフィルタ）１６は、多タップＦ／Ｆ１５からデータを高速に入力すると共に、符号発生器（又は符号メモリ部）１３から拡散符号を高速に入力し、データと拡散符号との乗算と、乗算結果の一斉加算とを行う積和演算処理を高速に行って、相関出力を出力するマッチドフィルタである。
例えば、図１では、多タップＦ／Ｆ１５からのデータを１６０ＭＨｚのクロックの動作速度で入力し、１６０ＭＨｚのクロックで積和演算処理を行って、１６０ＭＨｚのクロックで相関出力を出力するものである。
【００３６】
本回路における動作の概要を説明する。
受信部（図示せず）から送出されてくるスペクトラム拡散された信号はいわゆるチップ時間間隔で拡散符号で処理されているが、それを積和演算する時には高速ＭＦ１６を用いて高速で処理する。
その時間変換は、スペクトラム拡散された信号を少なくとも１シンボル分以上データメモリ部１４に蓄積し、それを結果的に高速で読み出すことにより実行するものである。
従って、データメモリ部１４が存在しなくても、Ａ／Ｄ変換器１１からのデータを直接多タップＦ／Ｆ１５に蓄積し、そこから高速に読み出し、高速ＭＦ１６即ち積和演算部に入力してもよい。また、直接データメモリ部１４から高速ＭＦ１６に高速にデータ転送してもよい。
【００３７】
現在、ＩＭＴ２０００にＡＲＩＢ（社団法人電波産業会）より提案されている、いわゆるＷ−ＣＤＭＡ（広帯域ＣＤＭＡ）のチップ速度は４Ｍｃｐｓである。これに対し、Ｗ−ＣＤＭＡが実用化される２００１年のＬＳＩ製造プロセス（ＣＭＯＳ  ０．１８μｍ）でのクロック周波数はこれよりはるかに高い５００ＭＨｚから２ＧＨｚが予想されている。すなわち、入力信号の周波数に比べはるかに高い処理が可能となる。チップ速度が４Ｍｃｐｓであるので、信号処理上からこの４倍程度のサンプリングで信号を刻み、拡散符号とのマッチングをより精密に観察する必要が有るが、それでもクロックは１６ＭＨｚで処理することになり、クロック速度として例えば現状のＣＭＯＳ  ０．３５μｍプロセス／デバイスでも十分可能な１６０ＭＨｚを使用すれば１０倍の処理が可能となる。
【００３８】
次に、本回路における具体的動作を図２を用いて説明する。図２は、本発明の実施の形態に係るスペクトラム拡散通信用相関回路における動作を示す説明図である。尚、ここでは、遅延波成分の位相分かっているものとする。
複数のメモリから成るデータメモリ部１４にそれぞれ１シンボル分のデータを蓄積する。この時遅延波成分も位相が分かっているので、その先頭から１シンボル分蓄積する。このようにしておいて、図２に示すように、先ずデータメモリ部１４内の１つのメモリ（メモリ１）から１シンボル分一括して１番目のクロック（クロック［１］）で高速ＭＦ１６に読み出しを行う。
【００３９】
次のクロック（クロック［２］）にて高速ＭＦ１６はデータと拡散符号の乗算及び加算を高速で行う。データのシンボル位相が分かっているのでパイプライン処理が可能となるため、当該拡散符号と積和演算を１クロック時間で行うことができ、結果的に数クロック後には）そのシンボルの相関出力、すなわち復調を行うことができるものである。
【００４０】
その次のクロック（クロック［３］）にて別のメモリ（メモリ２）から高速ＭＦ１６に１シンボル分一括してデータを読み出すと共に、必要であれば拡散符号についても一括して新たな符号を高速ＭＦ１６のレジスタに書き込みを行う。
【００４１】
更に、次のクロック（クロック［４］）にて、そのデータと拡散符号の積和演算を行う。これを次々に繰り返えせば、２クロック置きに次々と復調をすることができる。つまり、奇数クロックでデータの読み出しを行い、偶数クロックで積和演算を行うものである。
図２では、メモリ１〜メモリｎを用いて説明したが、メモリ１とメモリ２の２個のメモリを用い、これらを交互に使用するようにしても構わない。
メモリ１にＩ信号成分を、メモリ２にＱ信号成分を蓄積し、それらを交互に高速ＭＦ１６にて４回積和演算し、更に和と差を演算すれば複素ＭＦを構成できる。具体的には、拡散符号との積和演算（Ｉ×ｉ，Ｉ×ｑ，Ｑ×ｉ，Ｑ×ｑ）を行い、和Ｉｑ＋Ｑｉ、差Ｉｉ＋Ｑｑを演算するものである。これにより、通常は４つのＭＦが必要となるが、１つのＭＦ＋加減算器で複素型に対応でき、ハード規模（ゲート数）の低減が達成可能となる。
【００４２】
ここで、クロックの速度を１０倍にし、データの拡散率を１２８とすれば、１実シンボル時間（チップレートが４．０９６Ｍｃｐｓの場合３１．２５μｓ）内に１２８×４×１０／２＝２５６０シンボル分の復調を実行することが可能になる。このことは基地局が復調機能として２５６０ユーザを１つの高速ＭＦにて対処できることを意味している。勿論、この場合には高速ＭＦとしては複素ＭＦ構成になっていなければならない。またアンテナダイバーシテイを取る為には、ユーザ数として上記半分にしなければならないことは言うまでもない。いずれにせよ、標準的な１基地局のユーザ数である１９２ユーザを遅延波パス分必要最大数６パスを含め処理可能である。尚、データの拡散率が２５６の場合には更にこの２倍が可能になる。
【００４３】
クロック速度を更に向上できれば、例えば１００倍の１．６ＧＨｚであれば、更に１０倍の処理を１つの高速ＭＦで対処できることになる。
いずれにせよ、従来最適と考えられていたスライディングコリレータ（ＳＣ）をユーザ数分並べるよりは上記方式の方がハード規模を小規模にできるものである。具体的な数値を以下に記載する。
【００４４】
高速ＭＦを用いた場合の条件として、複素ＭＦ１個当たりのゲート数は６００ｋゲート、タップ数は１０２４タップ（拡散率２５６の４倍オーバサンプリング、入力６ビット、出力１２ビット、データレジスタ２本、拡散符号レジスタ２本）とする。
また、スライディングコリレータ（ＳＣ）を用いた場合の条件として、複素ＳＣの１個当たりのゲート数は６００ゲート、入力６ビット、出力１２ビットとする。
【００４５】
また、メモリとして使用するＦ／Ｆ１個当たりのゲート数は１０ゲート／ビットとする。但し、本発明のＬＳＩにおいてはＳＲＡＭ、ＤＲＡＭを使用することになるので、本計算ゲート数に比べＬＳＩ内の占有面積及び消費電力は大幅に減少可能となるものである。
【００４６】
次に、比較のために本発明に係る高速ＭＦと従来のＳＣとの構成について簡単に説明する。
高速ＭＦは、サーチャ用としてＭＦを２個、復調用としてＭＦを１個とする。サーチャとしての必要性については、後述する。
ゲート数を計算すると、６００ｋゲート×３＝１８００ｋゲート
また、メモリ部のゲート数を計算すると、一括処理するための信号の本数は、２４本（６セクタ×アンテナ２本×Ｉ／Ｑ２信号）であり、Ｆ／Ｆのゲート数は６０ゲート（１０ゲート／ビット×入力６ビット）であるので、
６０ゲート×１０２４タップ×２４本×２シンボル分＝２９４９ｋゲート
従って、高速ＭＦとメモリ部の合計ゲート数は、４７４９ｋゲートとなる。
【００４７】
次に、従来方式であるスライディングコリレータ（ＳＣ）とサーチャとを組み合わせた構成では、ＳＣ部が１基地局として１９２チャネル必要であるため、ＳＣ部のゲート数は、
６００ゲート×１９２本×６（遅延波分）＝６９０ｋゲートとなる。
また、サーチャ部は、６セクタ×２アンテナ×６００ｋゲート＝７２００ｋゲートとなる。この場合、サーチャの能力は１ユーザ／セクタとしている。
従って、従来方式では合計ゲート数は、７８９０ｋゲートとなる。
【００４８】
従って、メモリ部をＦ／Ｆにて構成したとしてゲート数を算定しても、従来の方式に比べ４０％回路規模を低減可能になる。
尚、上記ＭＦは、機能として、フルＭＦ（完全機能のＭＦ）としてゲート規模等見積もってあるが、必ずしもフルＭＦを用いる必要はない。例えば、ＭＦはデータを蓄積及び移動するいわゆるサンプル／ホールド部、符号レジスタ部、積和演算部に分けられるが、そのうち積和演算部のみあれば機能実現可能である。従って、メモリからのデータ（受信信号及び符号）を直接積和演算部に供給しても同じ動作が可能である。
また、その積和演算部のハード構成を、本出願人自ら出願している特願平１０−３４５７３８号「相関方法及びマッチドフィルタ及び携帯端末」のように構成することもでき、更にハード規模（ゲート数）の低減が可能である。
【００４９】
次に、受信信号の位相検出機能について、２つの方式を説明する。
基地局としてユーザからの信号の位相を先ず検出する必要がある。その後或いはそれと同時に、同一ユーザからの信号のマルチパスを検出しなければならない。このためにはマッチドフィルタと同一の機能が必要になる。
第１の方式は、マッチドフィルタと同一の機能をマルチパス検出に使用する場合、例えば通常行われているように１６ＭＨｚのクロック刻みでメモリに情報を蓄積し、それを例えば１６０ＭＨｚで読み出し、マッチドフィルタにて積和演算をすれば１０倍の速度であるので、１シンボルの相関（１シンボル内の遅延波（すなわちマルチパス）成分をすべて）を通常動作速度のマッチドフィルタの１０分の１の時間で取ることができる。
【００５０】
この場合、拡散コードは１シンボル分変化させないが、スペクトラム拡散された信号は最大で２シンボル分必要で、メモリとしては最低２シンボル分用意しておく必要がある。ここで、遅延波として１シンボル区間を報えない場合、通常は遅延波として、数分の１シンボル以内を検出すれば十分と考えられるので（より正確には数十チップ時間以内で十分と考えられる）、２シンボル分よりはるかに１シンボル分に近いデータになる。
【００５１】
この動作により１ユーザからの信号の位相とそのマルチパスの位相を１シンボル時間の１／１０の時間で取得できるものである。厳密には、アンテナ２本に対応するため１／２ユーザ分である。
従って、１シンボルの実時間内に５ユーザ分の位相情報を１つの高速ＭＦと複数のデータメモリ及び複数のユーザコードメモリにより取得できることになる。このサーチャとしての高速ＭＦを２個用意することにより、１０ユーザ分の位相検出を常時行うことができる。
【００５２】
１基地局として、上述したが、１９２ユーザであり、サーチャとしてはその約１／２０の能力を有している。位相検出は、そのユーザと通信を開始する時に必要であり、通信状態となれば必ずしも常時監視する必要はないので、１／２０の能力で十分と考えられる。従来方式においてもサーチャ機能は６ユーザ分としてある。これを時分割で使用する点は同じである。
第２の方式は、複数ユーザに対し、複数ユーザが同一アンテナ内に存在する場合、ユーザ毎の拡散コードを高速に取り替え、メモリからのデータとの積和演算を高速に実行することにより達成可能であり、複数のアンテナに対して行う場合には、複数のデータを高速に取り替えることを更に行えば（ユーザ毎の拡散コードも取り替えるものとする）、達成可能である。この場合、必ずしもデータを高速に変化させる必要はなくなる利点がある。
【００５３】
以上説明したように、本回路を用いることにより、高速処理の複数（３つ）の高速ＭＦと、複数のデータメモリ、複数の符号メモリにより、１基地局での復調機能を達成でき、ハード規模を低減することができる。メモリとしてＦ／Ｆ構成でゲート数を計算したが、ＳＲＡＭ、ＤＲＡＭ等のメモリを使用することが可能であるので、上記計算より大幅にハード規模（ＬＳＩの占有面積）を低減可能となる。
但し、上記ＳＲＡＭ、ＤＲＡＭ等のメモリをデータメモリに使用する場合には、書き込み速度、読み出し速度とも１６ＭＨｚで行うことができるようにデータメモリと高速ＭＦの間に時間変換用の多タップＦ／Ｆを用意する必要があるが、近い将来、メモリとしても１６０ＭＨｚでの読み出しが可能になると思われる。その場合には、多タップＦ／Ｆは不要となる。
また、上記にて説明したように、比較した従来方式に比べその能力は勝っているものである。
【００５４】
次に、本回路における具体的動作について説明する。
先ず比較的動作が単純な、シンボル同期、無線スロット同期、フレーム同期が確立した後の動作（通常通信時）について図１を用いて説明する。
時系列の拡散符号（ＰＮ符号）により変調されたスペクトラム拡散信号を入力し、その信号をデジタル信号にＡ／Ｄ変換器１１で変換する。そして、そのデジタル信号を複数のメモリから成るデータメモリ部１４で保持し、保持されたデータと拡散符号とを高速ＭＦ１６で高速に積和演算処理する。
【００５５】
データメモリ部１４は、制御部１２の指示により、信号の１シンボル分を先頭サンプルから順次取り込む。シンボル同期、無線スロット同期、フレーム同期が確立しているので、どの位相に特定のシンボルの先頭サンプルが存在するかは分かっている。
そして、１シンボル分を（例えば拡散率１２８の場合、４倍オーバーサンプリングであれば５１２サンプル）に取り込むと、制御部１２はデータメモリ部１４に対し、今までの取り込み速度の１０倍、すなわちサンプル速度の１０倍で一括読み出しを指示する。ここで、通常の４倍オーバーサンプリングであれば約１６ＭＨｚ（正確には４．０９６ＭＨｚの４倍）の１０倍の１６０ＭＨｚで一括読み出しを指示することになる。
【００５６】
但し、データメモリ部１４の読み出し速度が１０倍にならない場合には１０列の多タップＦ／Ｆ１５を用意し、そこで１０倍の時間変換を行うようにすればよい。すなわち、個々のメモリからの読み出しは１６ＭＨｚで行い、Ｆ／Ｆ列からの読み出しは順々に１０倍の１６０ＭＨｚで行うことにより達成できる。
【００５７】
その出力を受けて高速ＭＦ１６は１６０ＭＨｚのクロックで積和演算を行う。この時、符号発生器１３より拡散符号を受け取る。この拡散符号の読み出しも同じ制御部１２より指示される。この結果１シンボルの書き込みに要した時間の１／１０の１／５１２時間毎に１ユーザからの信号（１パス分）の積和演算を完了し、相関出力を出力することができる。従って、データメモリ部１４に別のシンボルを格納しておけば順次その相関も高速ＭＦ１６にて出力することができる。
【００５８】
基地局の場合、メモリの本数は、最大でセクタユーザ６、アンテナ２本／セクタ、Ｉ／Ｑ信号／アンテナの２４（６×２×２）本が必要になる。これにキャリア周波数の差も個別に対応することとすれば、更にこの４倍になる。
【００５９】
次に、同期捕捉時（信号の位相の取得）について説明する。
基地局では各ユーザからの信号の位相とそのマルチパス（遅延波成分の位相）の取得を行い、その位相情報を元にシンボル毎の復調を上述のように行う。
データメモリ部１４は、制御部１２の指示により、信号の２シンボル分を順次取り込む。２シンボル分を（例えば拡散率１２８の場合４倍オーバーサンプリングであれば５１２サンプル）取り込むと、制御部１２はデータメモリ部１４に対し、今までの取り込み速度の１０倍すなわちサンプル速度の１０倍で読み出しを指示する。通常の４倍オーバーサンプリングであれば約１６ＭＨｚ（正確には４．０９６ＭＨｚの４倍）の１０倍の１６０ＭＨｚで読み出しを指示する。
【００６０】
但し、メモリの読み出し速度が１０倍にならない場合には１０列の多タップＦ／Ｆ１５を用意し、そこで１０倍の時間変換を行うようにすればよい。すなわち、個々のメモリからの読み出しは１６ＭＨｚで行い、Ｆ／Ｆ列からの読み出しは順々に１０倍の１６０ＭＨｚで行うことにより達成できる。
【００６１】
そして、その出力を受けて高速ＭＦ１６は１６０ＭＨｚのクロックで積和演算を行う。高速ＭＦ１６のサンプルホールド（Ｓ／Ｈ）部には最初一括して１シンボル分のデータが読み込まれようにする。この時、符号発生部１３より拡散符号を受け取る。この符号の読み出しも同じ制御部１２より指示される。この結果１シンボルの書き込みに要した時間の１／１０の時間で１ユーザからの信号の１シンボル分の積和演算を完了し、相関出力を出力することができる。従ってデータメモリ部１４に別のシンボルを格納しておけば順次その相関も高速ＭＦ１６にて出力することができる。
【００６２】
１つの高速ＭＦ１６にて１０ユーザの対応が可能であり、１基地局当たり１９２ユーザが最大存在可能なので、時分割対応で２０分の１の能力を有するものである。データメモリ部１４におけるメモリとしては、基地局の場合、セクタ６、アンテナ２本／セクタ、Ｉ／Ｑ信号／アンテナの２４本のメモリが必要になる。これにキャリア周波数の差も個別に対応するものとすれば更にこの４倍になる。
【００６３】
【実施例】
本発明の実施の形態に係るスペクトラム拡散通信用相関回路の具体的構成について、図３を用いて説明する。図３は、本発明の実施の形態に係るスペクトラム拡散通信用相関回路の具体的構成ブロック図である。
具体的スペクトラム拡散通信用相関回路は、図３に示すように、アンテナ５１と、ＲＦ部５２と、Ａ／Ｄ変換器５３と、メモリ部５４と、第１の高速ＭＦ５５と、拡散符号発生器５６と、プロファイラ５７と、第２の高速ＭＦ５８と、ＲＡＫＥ合成部５９と、データ及び音声処理部６０と、制御部６１と、フィンガメモリ６２と、多タップＦ／Ｆ６３とから構成されている。
【００６４】
以下、上記回路の各部を具体的に説明する。
アンテナ５１は、セクタ当たり通常２本でダイバーシテイ受信を行う。セクタは基地局当たり通常６セクタ存在する。ダイバーシテイ受信とは、２本のアンテナで同一送信信号を受信し、復調した結果を合成し受信感度の向上を図るものである。
ＲＦ部５２は、アンテナに到来したアナログ信号の周波数変換、帯域制限、直交検波の無線処理を行う受信部を有し、直交検波されたＩ，Ｑのベース信号を復調する復調部とを含むものである。
【００６５】
Ａ／Ｄ変換器５３は、ＲＦ部５２からのＢＢアナログ信号をデジタル信号に変換する。変換ビット数は４〜６ビットは必要である。変換周波数は、４倍オーバーサンプリングであればＷ−ＣＤＭＡの場合には１６ＭＨｚとなる。
Ａ／Ｄ変換器５３は、Ｉ／Ｑ信号、アンテナ毎に対し、各１個必要になるが、高速処理が可能であれば、時分割処理にて１個でも構わない。
【００６６】
メモリ部５４は、図１のデータメモリ部１４に相当し、上記デジタル信号を少なくとも１シンボル分以上シンボル単位で記憶し、それを高速で読み出す。書き込み速度はチップ速度の１〜４倍程度、読み出し速度はその１０倍以上は必要である。この処理で、いわゆる時間変換を行う。少なくとも４８シンボル〜１００シンボル分のメモリ容量が必要である。上記ＭＦ方式の場合は、シンボル単位での一斉読み出しが要求される。
【００６７】
拡散符号発生器５６は、拡散符号を格納するレジスタでもよく、制御部６１からの指示により、指定された拡散符号を指定された位相で送出する。
プロファイラ５７は、第２の高速ＭＦ５８からの出力を取り込み演算を行い、パスの特定をする。これによりチップ同期、シンボル同期、無線スロット同期、フレーム同期を取ることができ、パスの検出を行うものである。
これらの情報は制御部６１に送られ、制御部６１から、拡散符号発生器５６に指示が為される。
【００６８】
高速ＭＦ５５，５８は、スペクトラム拡散された信号と拡散符号を取り込み、その積和演算を１シンボル単位で行う。従って、高速ＭＦ５５，５８は、チップレートに比べ高速動作が要求されるが、高速動作をすることにより複数のメモリからの情報を極めて高速に処理できるようになる。
【００６９】
フィンガメモリ６２は、高速ＭＦからの相関出力を複数受け、パイロットシンボルを用いた位相補正を実施し、ＲＡＫＥ合成部５９に出力するものである。
ＲＡＫＥ合成部５９は、フィンガメモリ６２からの入力に従って複数パスの合成を行うものである。
【００７０】
この他、受信信号と周波数を合わせる為のＡＦＣ、受信信号と雑音（他信号からの干渉を含む）の割合が現在どうなっているかを測定するＳＩＲ測定部などが含まれる。
【００７１】
データ及び音声処理部６０は、誤り訂正のため送信側で実施した各種信号処理の逆変換（復調）を行う。これにはデインタリーブ、ビタビ復号、ＣＲＣデコーダ、リードソロモン復号（又はターボ復号）、音声ＣＯＤＥＣなどがある。
【００７２】
本発明の実施の形態に係るスペクトラム拡散通信用相関回路によれば、スペクトラム拡散された受信信号をＡ／Ｄ変換してデータメモリ部１４にシンボル単位に蓄積し、多タップＦ／Ｆ１５で読み出し速度を高速化して高速積和演算処理する高速ＭＦ１６にデータを出力し、高速ＭＦ１６でそのデータと符号発生器１３からの拡散符号との積和演算を高速処理して相関出力を出力するようにしているので、従来の方式に比べて論理ゲート数を格段に減少させることができ、従って、消費電力も低減できる効果がある。
【００７３】
また、本発明の実施の形態に係るスペクトラム拡散通信用相関回路を用いれば、少ないゲート規模でＣＤＭＡの復調回路を構成でき、基地局用のＬＳＩとして小規模化及び省電力化を図ることができる効果がある。
【００７５】
【発明の効果】
本発明によれば、スペクトラム拡散されたアナログの受信信号をデジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号を少なくとも１シンボル以上のデータ単位で複数蓄積する記憶手段と、記憶手段から１シンボル単位のデータを入力し、入力される速度の１０倍以上の速度で高速にて出力するデータ速度変換手段と、拡散符号を発生させ、拡散符号をデータ速度変換手段からデータが出力される速度で高速に出力する符号発生手段と、データ速度変換手段からのデータと符号発生手段からの拡散符号とを乗算し、当該乗算結果を一斉に加算する積和演算をデータ速度変換手段からデータが出力される速度で高速にて処理して相関出力を出力する高速マッチドフィルタによる高速積和演算手段とを有し、高速積和演算手段が同期捕捉を行う処理と、受信信号の復調処理とを行うスペクトラム拡散通信用相関回路としているので、積和演算を高速に処理する高速積和演算手段を用いることにより回路規模を小規模化し、消費電力を低減できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るスペクトラム拡散通信相関回路の構成ブロック図である。
【図２】本発明の実施の形態に係るスペクトラム拡散通信用相関回路における動作を示す説明図である。
【図３】本発明の実施の形態に係るスペクトラム拡散通信用相関回路の具体的構成ブロック図である。
【図４】従来のスライディングコリレータの一部分の構成ブロック図である。
【図５】従来のマッチドフィルタの構成例を示すブロック図である。
【符号の説明】
１１…Ａ／Ｄ変換器、  １２…制御部、  １３…符号発生器、  １４…データメモリ部、  １５…多タップＦ／Ｆ、  １６…高速ＭＦ、  ５１…アンテナ、  ５２…ＲＦ部、  ５３…Ａ／Ｄ変換器、  ５４…メモリ部、  ５５…第１の高速ＭＦ、  ５６…拡散符号発生器、  ５７…プロファイラ、  ５８…第２の高速ＭＦ、  ５９…ＲＡＫＥ合成部、  ６０…データ及び音声処理部、  ６１…制御部、  ６２…フィンガメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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