(57)【特許請求の範囲】
【請求項１】
複数本の走査線と、
該各走査線と交差する複数本のデータ線と、
前記各走査線と前記各データ線との各交差位置に対応して設けられた複数のスイッチング手段と、
前記各スイッチング手段にそれぞれ接続された画素電極と、
蓄積容量と、
を備えてなる電気光学装置において、
左右の前記画素電極間には前記データ線が配置されると共に、該画素電極と該データ線の隙間を覆うように電気的に絶縁された不透明な遮光膜が配置され、
前記遮光膜はその両端が前記画素電極と重なり、前記データ線は前記遮光膜と重なり合った領域に各画素電極間の隙間よりも幅が狭くなった部分を有し、かつ、
前記遮光膜と前記データ線とが重なり合う面積が、前記遮光膜と前記画素電極とが重なり合う面積よりも大きく、
該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量は小さいことを特徴とする電気光学装置。
【請求項２】
複数本の走査線と、
該各走査線と交差する複数本のデータ線と、
前記各走査線と前記各データ線との各交差位置に対応して設けられた複数のスイッチング手段と、
前記各スイッチング手段にそれぞれ接続された画素電極と、
蓄積容量と、
を備えてなる電気光学装置において、
左右の前記画素電極間には前記データ線が配置されると共に、該画素電極と該データ線の隙間を覆うように電気的に絶縁された不透明な遮光膜が配置され、
前記遮光膜はその両端が前記画素電極と重なり、前記データ線は前記遮光膜と重なり合った領域に各画素電極間の隙間よりも幅が狭くなった部分を有し、かつ、
前記遮光膜と前記データ線との間の層間絶縁膜の比誘電率が、前記データ線と前記画素電極との間の層間絶縁膜の比誘電率よりも大きい材料を用い、
該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量は小さいことを特徴とする電気光学装置。
【請求項３】
複数本の走査線と、
該各走査線と交差する複数本のデータ線と、
前記各走査線と前記各データ線との各交差位置に対応して設けられた複数のスイッチング手段と、
前記各スイッチング手段にそれぞれ接続された画素電極と、
蓄積容量と、
を備えてなる電気光学装置において、
左右の前記画素電極間には前記データ線が配置されると共に、該画素電極と該データ線の隙間を覆うように電気的に絶縁された不透明な遮光膜が配置され、
前記遮光膜はその両端が前記画素電極と重なり、前記データ線は前記遮光膜と重なり合った領域に各画素電極間の隙間よりも幅が狭くなった部分を有し、かつ、
前記遮光膜と前記データ線との間の層間絶縁膜厚が、前記データ線と前記画素電極との間の層間絶縁膜厚よりも小さく、
該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量は小さいことを特徴とする電気光学装置。
【請求項４】
前記蓄積容量の電極となる容量線と前記遮光膜とは、同一材料により同一工程で形成されてなることを特徴とする請求項１、２、３のいずれかに記載の電気光学装置。
【請求項５】
前記容量線及び前記遮光膜は、Ｔａ、Ｃｒ、Ａｌ等の導電性膜のいずれかからなることを特徴とする請求項４に記載の電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス型の液晶表示パネル等の電気光学装置に関する。
【０００２】
【従来の技術】
電気光学装置の一例であるアクティブマトリックス型の液晶パネルは、ガラス板または石英板からなる素子基板および対向基板と、これらの基板の間に封入された電気光学物質としての液晶とから大略構成される。この場合、素子基板には、それぞれ平行でほぼ直交するように形成された複数本の走査線及び複数本のデータ線と、各走査線と各データ線に接続された複数のスイッチング手段と、前記各スイッチング手段にそれぞれ接続された画素電極と、を備えている。
【０００３】
また、各スイッチング手段は、例えば、ポリシリコンにより形成された薄膜トランジスタ（Thin-Film-Transistor（以下、ＴＦＴという））であり、該ＴＦＴは、そのゲート電極が走査線に接続され、ソース領域がデータ線に接続され、さらにドレイン領域が画素電極に接続されている。さらに、各ＴＦＴには、各走査線を介して走査信号が、各データ線を介して画像信号が、外部からそれぞれ入力される。
【０００４】
そして、液晶パネルでは、入力された走査信号及び画像信号に応じて画素電極と対向電極との間に電界を発生させ、各基板間に封入された液晶の偏光率を変えることによって、画像表示が行われる。
【０００５】
さて、以上説明した液晶パネルでは、素子基板におけるデータ線の寄生容量を低減させるため、画素電極とデータ線とが重なり合わないように両者の間に隙間を設けていた。しかし、この隙間から光が漏れてしまいコントラストを高めることができないという問題があった。
【０００６】
そこで、この問題を解決するために、例えば特開昭６１−２３５８２０号公報（以下、従来技術という）では、素子基板上に光の漏れを防止するための遮光膜を形成した電気光学装置を提案している。この技術に関し、図２６を参照して説明すると次の通りである。
【０００７】
図２６において、走査線１３０に沿って並んだ画素電極１００間の隙間にデータ線１１０が形成されている。そして、このデータ線１１０とその左側の画素電極１００との間に隙間があり、さらにデータ線１１０とその右側の画素電極１００との間に隙間がある。そこで、この図２６に示す構成では、これらの各隙間を覆うように遮光膜１２０Ａ，１２０Ｂを形成している。
【０００８】
この構成によれば、遮光膜１２０Ａ，１２０Ｂとデータ線１１０とが重なる部分、遮光膜１２０と画素電極１００とが重なる部分を少なくすることによってデータ線１１０に寄生する容量を低減し、遮光膜１２０Ａ，１２０Ｂを通して隣り合う画素電極１００同士の結合容量を低減することができる。
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の電気光学装置において光漏れを防ぐためには、図２６における遮光膜１２０Ａの左側端部を画素電極１００の右側端部に所定幅だけオーバラップさせるとともに、同遮光膜１２０Ｂの右側端部をデータ線１１０の左側端部に所定幅（例えば幅ｄ1とする）だけオーバラップさせる必要がある。データ線１１０の右側の遮光膜１２０Ｂについても同様である。また、製造技術上の制約により、遮光膜１２０Ａおよび１２０Ｂとの間は一定距離（例えば距離ｄ2とする）以上離間させる必要がある。このような制約があることから、図２６に示す構成を採用した場合には、画素電極１００間におけるデータ線１００の幅を２ｄ1＋ｄ2以上にしなければならないという問題が生じる。
【００１０】
また、従来の電気光学装置においてデータ線１１０と画素電極１００との間に介在する寄生容量の大きさは、データ線１１０と遮光膜１２０Ａまたは遮光膜１２０Ｂとのオーバラップ長ｄ1（幅ｄ1）、遮光膜１２０Ａまたは遮光膜１２０Ｂと画素電極１００とのオーバラップ長に依存するが、これらの各オーバラップ長は、電気光学装置の製造時にばらつくこととなる。このため、縦表示むらが発生する場合がある。
【００１１】
この発明は、以上説明した事情に鑑みてなされたものであり、その第１の目的は、データ線の幅に関する設計の自由度を犠牲にすることなく、遮光膜による光漏れ防止を行うことができる電気光学装置を提供することにある。また、この発明の第２の目的は、製造時のパターンのばらつきによるデータ線及び画素電極容量のばらつきがなく、縦むらを抑えた電気光学装置を提供することにある。
【００１２】
【課題を解決するための手段】
上述した課題を解決するため、本願発明は、複数本の走査線と、該各走査線と交差する複数本のデータ線と、前記各走査線と前記各データ線との各交差位置に対応して設けられた複数のスイッチング手段と、前記各スイッチング手段にそれぞれ接続された画素電極と、蓄積容量と、を備えてなる電気光学装置において、左右の前記画素電極間には前記データ線が配置されると共に、該画素電極と該データ線の隙間を覆うように電気的に絶縁された不透明な遮光膜が配置され、前記遮光膜はその両端が前記画素電極と重なり、前記データ線は前記遮光膜と重なり合った領域に各画素電極間の隙間よりも幅が狭くなった部分を有し、かつ、前記遮光膜と前記データ線とが重なり合う面積が、前記遮光膜と前記画素電極とが重なり合う面積よりも大きく、該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量は小さいことを特徴としている。
【００１３】
このような構成とすることにより、遮光膜は画素電極間の隙間を覆って隙間から漏れる光をなくして漏れた光によるコントラストの低下を防止し、画像のコントラストを高めることができる。
【００１４】
しかも、画素電極、データ線、遮光膜間における容量を考えると、遮光膜による寄生容量は、遮光膜とデータ線との間に形成される容量Ｃc1に前記遮光膜と前記画素電極との間に形成される容量Ｃc2を合わせたものとなり、データ線による寄生容量Ｃdは、データ線と画素電極との間に形成される容量Ｃd0に前記遮光膜の寄生容量Ｃcを合わせたものとなる。
【００１５】
ここで、容量Ｃc1，Ｃc2はコンデンサの直列接続したものと見なした上で、条件Ｃc1≫Ｃc2を適用すると、遮光膜による寄生容量Ｃc≒Ｃc2となるため、遮光膜による寄生容量Ｃcは、遮光膜とデータ線との間に形成される容量Ｃc1を無視することができる。
【００１６】
そして、データ線による寄生容量は、データ線と画素電極との間の容量Ｃd0に遮光膜と画素電極との間の容量Ｃc2を合わせたものとなり、遮光膜とデータ線との間の容量Ｃc1を無視することができる。これにより、上記条件を満足している場合、データ線による寄生容量がデータ線の幅の影響を受けなくなる。このため、データ線の幅についての設計の自由度を従来技術よりも高めることができる。
【００１９】
しかも、製造時のパターンのばらつきによるデータ線と画素電極間の寄生容量のばらつきがなく、縦むらの発生を抑えることができる。
【００２１】
また本願の他の発明は、複数本の走査線と、該各走査線と交差する複数本のデータ線と、前記各走査線と前記各データ線との各交差位置に対応して設けられた複数のスイッチング手段と、前記各スイッチング手段にそれぞれ接続された画素電極と、蓄積容量と、を備えてなる電気光学装置において、左右の前記画素電極間には前記データ線が配置されると共に、該画素電極と該データ線の隙間を覆うように電気的に絶縁された不透明な遮光膜が配置され、前記遮光膜はその両端が前記画素電極と重なり、前記データ線は前記遮光膜と重なり合った領域に各画素電極間の隙間よりも幅が狭くなった部分を有し、かつ、前記遮光膜と前記データ線との間の層間絶縁膜の比誘電率が、前記データ線と前記画素電極との間の層間絶縁膜の比誘電率よりも大きい材料を用い、該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量は小さいことを特徴とする。
【００２２】
さらに本願の他の発明は、複数本の走査線と、該各走査線と交差する複数本のデータ線と、前記各走査線と前記各データ線との各交差位置に対応して設けられた複数のスイッチング手段と、前記各スイッチング手段にそれぞれ接続された画素電極と、蓄積容量と、を備えてなる電気光学装置において、左右の前記画素電極間には前記データ線が配置されると共に、該画素電極と該データ線の隙間を覆うように電気的に絶縁された不透明な遮光膜が配置され、前記遮光膜はその両端が前記画素電極と重なり、前記データ線は前記遮光膜と重なり合った領域に各画素電極間の隙間よりも幅が狭くなった部分を有し、かつ、前記遮光膜と前記データ線との間の層間絶縁膜厚が、前記データ線と前記画素電極との間の層間絶縁膜厚よりも小さく、該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量は小さいことを特徴とする。
【００２３】
このような構成とすることにより、遮光膜とデータ線との間の容量よりも遮光膜と画素電極との間の容量を小さくすることができる。
【００２４】
また、前記蓄積容量の電極となる容量線と前記遮光膜とは、同一材料により同一工程で形成することが好ましい。
【００２５】
さらに、前記容量線及び前記遮光膜は、Ｔａ、Ｃｒ、Ａｌ等のいずれかからなることが好ましい。
【００２６】
【発明の実施の形態】
以下、この発明の一実施形態である電気光学装置として、アクティブマトリックス型液晶パネルを例に挙げて説明する。
【００２７】
［１］実施形態の構成
＜１・１＞素子基板の概略構成
図１は、本実施形態に係る液晶パネルの素子基板１に形成された回路の構成を示す等価回路図である。図１において、本実施形態による液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、マトリクス状に複数形成された画素電極５０と、画素電極５０を制御するためのＴＦＴ４０からなり、画像信号が供給されるデータ線３０が当該ＴＦＴ４０のソースに電気的に接続されている。データ線３０に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されても構わないし、相隣接する複数のデータ線３０同士に対して、グループ毎に供給するようにしてもよい。また、ＴＦＴ４０のゲート電極には走査線２０が電気的に接続されており、所定のタイミングで、走査線２０にパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍがこの順に線順次で印加するように構成されている。画素電極５０は、ＴＦＴ４０のドレインに電気的に接続されており、ＴＦＴ４０を所定期間だけそのスイッチを閉じることにより、データ線３０から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極５０を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持する。ここで、保持された画像信号がリークするのを防ぐために、画素電極５０と対向電極との間に形成される液晶容量と並列に蓄積容量Ｃｓを設ける。これにより、保持特性は改善され、コントラスト比の高い液晶装置が実現できる。
【００２８】
〈１・２〉  素子基板の具体的な構成
次に、図２ないし図４を参照しつつ、素子基板上の１個の画素の構成について説明する。なお、図２は素子基板１上の画素の平面図、図３は図２中の矢視III−III’（注：図面にIII'と修正をお願いします。）方向から見た変形断面図、図４は図２中の矢視IV−IV方向から見た断面図である。
【００２９】
図２において、データ線３０は、図２における左右方向に隣り合った各画素電極５０の間を通過するように、上下方向に配線されている。走査線２０は、各々左右方向に並んだ一行分の画素電極５０の下層に形成されている。
【００３０】
また、ＴＦＴ４０は、画素電極５０とともに、データ線３０と走査線２０との各交差位置に対応して設けられている。このＴＦＴ４０は、半導体層４１を有している。そして、この半導体層４１と、走査線２０から突出したゲート電極２１との交差領域が、ＴＦＴ４０のチャネル形成領域４１ｄとなっている。また、半導体層４１のうちゲート電極２１に対して、図中左側にある部分はＴＦＴ４０のソース領域４１ａである。ソース領域４１ａ上には、層間絶縁膜１３が形成されている。ソース領域４１ａは、層間絶縁膜１３に形成されたスルーホール１３ａを介してデータ線３０に接続されている。
【００３１】
一方、半導体層４１のうちゲート電極２１に対して、図中右側にある部分はＴＦＴ４０のドレイン領域４１ｂである。ドレイン領域４１ｂは、ソース領域４１ａと同様に、第１の層間絶縁膜１３に形成されたスルーホール１３ｂを介して、データ線３０と同一材料で同時に形成された接続導電層５２に接続されている。さらに、データ線３０及び接続導電層５２上には、第１の層間絶縁膜１４が形成されている。接続導電層５２は、第１の層間絶縁膜１４に形成されたスルーホール１４ａを介して、画素電極５０に接続されている。
【００３２】
容量線６０は、各走査線２０とほぼ並行に、走査線２０と同一材料で形成されている。容量線６０及び走査線２０は、例えば、Ｔａ、Ｃｒ、Ａｌ等の金属で形成されている。蓄積容量Ｃｓは、この容量線６０と、半導体層４１のドレイン領域４１ｂから延在する領域４１ｃとの間にゲート絶縁膜１２と同一膜からなる誘電体膜を有することにより構成されている。
【００３３】
また、図２に示されるように、本実施形態におけるデータ線３０は、その線幅が一定ではなく、幅の広い部分と幅の狭い部分とにより構成されている。さらに詳述すると、平面的に見て、データ線３０の左右両側には、２列の画素電極５０が上下方向に配置されているが、データ線３０のうち、各画素電極５０の側部の上端部近傍から下端部近傍までの所定の区間と対向している部分は、左右方向の画素電極５０の間隔よりも幅が狭くなっている。
【００３４】
なお、以下では便宜上、このデータ線３０における幅の狭くなった部分を狭幅部３１と呼ぶ。そして、データ線３０における狭幅部３１以外の区間の幅は広く、この区間におけるデータ線３０はその左右両側端部が画素電極５０の側端部とオーバラップしている。
【００３５】
遮光膜７０は、データ線３０の狭幅部３１とその左側の画素電極５０との間に生じた隙間および同狭幅部３１とその右側の画素電極５０との間に生じた隙間の両方を塞いで光漏れ防止を行う導電性の不透明膜であり、これらの２個の隙間を包含する連続した島状の形状を有している。
【００３６】
上述した従来の電気光学装置では、データ線の両側に生じた２つの隙間の各々を相互に分離された各遮光膜により塞いでいたのに対し、本実施形態では、データ線３０における狭幅部３１の両側に生じた２つの隙間を、そのデータ線３０の左側の画素電極５０の側端部から同データ線３０の右側の画素電極５０の側端部にまで至る１個の島状の遮光膜によって塞いでいる。
【００３７】
本実施形態において、遮光膜７０は走査線２０及び容量線６０とともに、同一材料で同一の工程により形成することができる。また、遮光膜７０は、他から独立した島状の不透明膜であり、容量線６０から電気的に絶縁されている。
【００３８】
次に、図３および図４に示す断面図を参照しつつ、素子基板１を構成する他の部材について説明する。
【００３９】
素子基板１の基台をなす基板１１は、ガラス（例えば、無アルカリ、石英等）の絶縁性材料によって形成されている。また、該基板１１の表面には、半導体層４１が形成されている。半導体層４１の表面にはゲート絶縁膜１２が被膜形成されている。
【００４０】
ゲート絶縁膜１２上には走査線２０、容量線６０および遮光膜７０が形成され、これらを覆うように第１の層間絶縁膜１３が形成されている。
【００４１】
第１の層間絶縁膜１３に形成されたスルーホール１３ａを介して、半導体層４１のソース領域４１ａに接続されるようにデータ線３０が形成されるとともに、ドレイン領域４１ｂに接続されるように接続導電層５２が形成されている。
【００４２】
データ線３０および接続導電層５２を覆うように第２の層間絶縁膜１４が形成されている。なお、第１の層間絶縁膜１３、第２の層間絶縁膜１４は、それぞれＮＳＧ膜（酸化シリコン膜）やＢＰＳＧ膜（ボロンおよびリンを含むシリケートガラス膜）等の絶縁材料によって形成されている。第２の層間絶縁膜１４に形成されたスルーホール１４ａを介して、接続導電層５２に接続されるように画素電極５０が形成されている。このように、画素電極５２は、接続導電層５２を介してドレイン領域４１ｂに接続されている。
【００４３】
ここで、遮光膜７０は、図４に示すように、画素電極５０のうち列方向に隣り合う画素電極５０間の隙間を覆うように走査線２０と同じ不透明な導電性材料によって形成されている。
【００４４】
また、ＴＦＴ４０の半導体層４１には、後述するイオン打込み処理によって、ソース・ドレイン・チャネル領域がそれぞれ形成されている。
【００４５】
ここで、遮光膜７０が形成されている部分について着目すると、図２に示すように、データ線３０は狭幅部３１となっているため、データ線３０と画素電極５０とは殆ど重ならず、遮光膜７０と画素電極５０とは重なることによって、走査線２０に沿って並ぶ画素電極５０の隙間を遮光膜７０によって覆っている。
【００４６】
〈１・３〉  素子基板の製造方法
次に、図５乃至図２２に基づいて、素子基板１の製造方法について説明する。図５乃至図１０、図１３乃至図１７、図１９、図２０は図２のIII−III断面図に相当する。
【００４７】
図５に示すように、基板１１の上面にポリシリコン層４２を、例えば減圧ＣＶＤ法等によって５０〜２００ｎｍの厚さで、好ましくは１００ｎｍ弱の厚さで堆積させる。または、アモルファスシリコンを形成した後に、熱処理あるいはレーザーアニール処理を行うことによって、ポリシリコン層を形成してもよい。
【００４８】
次に、図６に示すように、基板１１上のポリシリコン層４２をフォトエッチングによってパターンニングして、ＴＦＴ４０のソース・ドレイン・チャネルとなる半導体層４１を形成する。図７はパターニングされた半導体層４１を平面的に示す図であり、略Ｌ字状の半導体層４１を各画素に対応した部分に形成する。半導体層４１により、ソース・ドレイン・チャネルとなる領域と、蓄積容量Ｃｓの一方の電極となる領域４１ｃ（注：図示されていないので、図面に記載をお願いします。）が形成される。
【００４９】
次に、図８に示すように半導体層４１の表面にゲート絶縁膜１２を形成する。ゲート絶縁膜は、熱酸化処理によって形成してもよいし、プラズマＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）と酸素ガスとの混合ガスを原料ガスとして形成してもよい。ゲート絶縁膜１２は、２〜５０ｎｍ、ここでは２０ｎｍの膜厚の酸化シリコン膜である。次に、図示を省略するが、蓄積容量Ｃｓの一方の電極となる領域４１ｃにイオン注入法により不純物としてリンイオンを５×１０１４〜１０１６個／ｃｍ３のドーズ量で注入して低抵抗化することにより、一方の電極を形成する。
【００５０】
次に、図９に示すように、ゲート絶縁膜１２上に、走査線２０、容量線６０および遮光膜７０となる低抵抗なＭｏ、Ｔａ、Ｔｉ、Ｗ、Ｃｒ、Ａｌ等の金属、或いはこれらのメタルシリサイド、あるいはポリシリコン膜からなる導電膜２２を形成する。
【００５１】
次に、図１０に示すように、導電膜２２を、フォトエッチングによりパターンニングして、ゲート電極２１を含む走査線２０、容量線６０を形成する。ここで、図１１は、図１０に示す工程を終えた後の図２の矢視IV−IV’方向から見た断面図であり、図１２は、図２の平面図である。図１１及び図１２に示されるように、走査線２０及び容量線６０とともに、遮光膜７０が形成される。
【００５２】
図１２に示されるように、半導体層４１は、走査線２０のゲート電極２１と交差する部分がチャネル領域４１ｄとなる。また、容量線６０が半導体層４１と交差する領域部分で蓄積容量Ｃｓを形成する。
【００５３】
次に、図１３に示すように、ゲート電極２１をマスクとして不純物（例えばリン）のイオン１×１０１３〜２×１０１４個／ｃｍ３を打ち込むことにより半導体層４１のソース領域４１ａとドレイン領域４１ｂとを形成する。
【００５４】
なお、ソース領域４１ａ、ドレイン領域４１ｂは、不純物（リン）を１×１０１３〜３×１０１３［atoms/cm３］のドーズ量にてライトドープして低濃度領域を形成した後に、ゲート電極２１の幅よりも広いマスク層を走査線２０上に形成して、さらに不純物（リン）を１×１０１５〜３×１０１５［atms/cm３］のドーズ量で打込むことによって、マスクされた領域がＬＤＤ（Lightly Doped Drain)構造となるようにしてもよい。或いは、ＬＤＤ構造ではなく、ゲート電極２１の幅よりも広いマスクを使用してパターンを形成し、続いてイオンを打込んでソース領域・ドレイン領域を形成した後に、ゲート電極２１をオーバエッチングすることにより形成するオフセット構造としてもよい。
【００５５】
次に、図１４に示すように、ゲート電極２１及び容量線６０を覆うように第１の層間絶縁膜１３を、例えばＣＶＤ法等によって約８００℃の温度下で５００〜１５００ｎｍの厚さ寸法Ｄ1で堆積させる。
【００５６】
次に、図１５に示すように、第１の層間絶縁膜１３のうち半導体層４１のソース領域４１ａ，ドレイン領域４１ｂに対応した位置にスルーホール１３ａ，１３ｂを形成する。
【００５７】
次に、図１６に示すように、データ線３０、接続導電層５２となるアルミニウム等の低抵抗な導電層３３をスパッタ法により堆積する。
【００５８】
次に、図１７に示すように、導電層３３をフォトエッチングによりパターンニングし、データ線３０および接続導電層５２を形成する。データ線３０及び接続導電層５２は、それぞれ第１の層間絶縁膜１３のスルーホール１３ａ、１３ｂを介してソース領域４１ａ、ドレイン領域４１ｂに接続される。
【００５９】
ここで、図１８は、図１７に示す工程を終えた後の画素の平面図である。図１８に示すように、データ線３０は遮光膜７０が形成されている部分で幅寸法が狭くなった狭幅部３１となり、データ線３０はスルホール１３ａを介してソース領域４１ａに接続されている。また、接続導電層５２はスルホール１３ｂを介して能動層４１のドレイン領域４１ｂに接続されている。
【００６０】
次に、図１９に示すように、データ線３０および接続導電層５２を覆うように、第２の層間絶縁膜１４を、例えばＣＶＤ法等によって約５００℃の低温度下で５００〜１５００ｎｍの厚さ寸法Ｄ2（Ｄ2＞Ｄ1）で形成する。
【００６１】
次に、図２０に示すように、第２の層間絶縁膜１４のうち接続導電層５２に対応した位置にドライエッチングによってスルーホール１４ａを形成する。
【００６２】
さらに、図２１に示すように、画素電極５０となるＩＴＯ膜５４をスパッタ法で、例えば１５０ｎｍの厚さに形成する。このとき、スルーホール１４ａを介してＩＴＯ膜５４は接続導電層５２に接続される。
【００６３】
次に、図２２に示すように、ＩＴＯ膜５４をフォトエッチングによってパターニングを行うことにより、画素電極５０を形成する。そして、画素電極５０は、第２の層間絶縁膜１４のスルーホール１４ａを介して接続導電層５２に接続され、接続導電層５２は、第１の層間絶縁膜１３のスルーホール１３ｂを介してドレイン領域４１ｂに接続されている。
【００６４】
本実施形態による素子基板１は、以上述べた工程によって製造することができる。
【００６５】
［２］不透明膜（遮光膜）の構成
遮光膜７０は、図２に示すように、画素電極５０とデータ線３０の狭幅部３１との間の隙間を覆うように、導電性の不透明膜によって形成されている。従って、この遮光膜７０は、データ線と画素電極との隙間から光が漏れるのを防止する遮光膜として機能させることができる。これにより、液晶パネルのコントラストを高めることができる。
【００６６】
ここで、遮光膜７０の周辺部位の大きさを、図２３に示すように、便宜上規定する。なお、図２３は図２中の矢視IV−IV方向からみた断面図を簡略化して図示したものである。
【００６７】
即ち、列方向に隣り合う画素電極５０の隙間Ｗ0には、隙間Ｗ0よりも小さい幅寸法Ｗ1を有するデータ線３０が配置され、該データ線３０の下側には、該データ線３０の幅寸法Ｗ1よりも大きい幅寸法Ｗ2（Ｗ2＞Ｗ0）を有する遮光膜７０が配置され、該遮光膜７０とデータ線３０とが交わる面積をＳとする。
【００６８】
また、遮光膜７０とデータ線３０との間には厚さ寸法Ｄ1の第１の層間絶縁膜１３が介在し、データ線３０と画素電極５０との間には厚さＤ2（Ｄ2＞Ｄ1）の第２の層間絶縁膜１４が介在している。
【００６９】
そこで、遮光膜７０による寄生容量Ｃcについて考えると、遮光膜７０とデータ線３０との間に形成される容量をＣc1、遮光膜７０と画素電極５０との間に形成される容量をＣc2とした場合、前述した層間絶縁膜１３，１４の厚さ寸法の関係によって、下記の条件（１）を満足する。
【００７０】
Ｃc1≫Ｃc2  ・・・（１）
しかも、画素電極５０、データ線３０および遮光膜７０間における容量のうち、遮光膜７０の寄生容量Ｃcは、容量Ｃc1に容量Ｃc2を直列接続したものと考えられるから、下記の数式２のようになる。
【００７１】
0003823655.tif 000002
また、データ線３０の寄生容量Ｃdは、データ線３０と画素電極５０との間に形成される容量Ｃd0に遮光膜７０による寄生容量Ｃcを並列接続したものであると考えられるから、下記の数式３のようになる。
【００７２】
Ｃd＝Ｃd0＋Ｃc  ・・・（３）
ここで、容量Ｃc1，Ｃc2はコンデンサを直列接続したものと見なした上で、上記数式１の条件を適用すると、数式２による遮光膜７０の寄生容量Ｃc≒Ｃc2となる。このため、遮光膜７０の寄生容量Ｃcは、遮光膜７０とデータ線３０との間に形成される容量Ｃc1に影響されることがなく、この容量Ｃc1を無視することができる。
【００７３】
一方、数式３に示したように、データ線３０の寄生容量Ｃdは、データ線３０と画素電極５０との間の容量Ｃd0と、遮光膜７０の寄生容量Ｃcとを並列接続したものとなり、前述した如くＣc≒Ｃc2となっているから、データ線３０の寄生容量Ｃd＝Ｃd0＋Ｃc2と見なすことができる。これにより、データ線３０の寄生容量Ｃdは、遮光膜７０とデータ線３０との間に形成される容量Ｃc1に影響されることなく、この容量Ｃc1を無視することができる。
【００７４】
これにより、上記数式１の条件を満足させて遮光膜７０を形成した場合、データ線３０の幅寸法Ｗ1は、データ線３０の寄生容量Ｃdをほとんど増減させることなく規定することができる。この結果、データ線３０の幅寸法Ｗ1は、画素電極５０の隙間Ｗ0以下であれば、任意に設定することができ、従来技術に比べて幅寸法Ｗ1の自由度を大幅に高めることができる。
【００７５】
次に、縦クロストークについて考えるて見ると、一般に縦クロストークは画素電極５０間の電気的な影響に関与するため、縦クロストーク量Ｔは、下記の数式４によって表される。
Ｔ＝（Ｃd／Ｃg）×ΔＶ  ・・・（４）
但し、Ｃd ：データ線３０による寄生容量
Ｃg ：画素電極５０による寄生容量
ΔＶ：画像信号の振幅
しかも、画素電極５０の寄生容量Ｃgは数式５のように表される。
Ｃg＝Ｃs＋ＣLC＋Ｃc2  ・・・（５）
但し、Ｃs ：蓄積容量
ＣLC：液晶を挟んだ画素電極５０と対向電極との容量
ここで、数式５を数式４に代入した上で、数式１の条件を与えると、数式４の分子は、Ｃd0＋Ｃc2となり、Ｃd0≫Ｃc2となる場合には縦クロストーク量Ｔの増加分を殆ど無視することができる。
【００７６】
このように、クロストーク量Ｔにも容量Ｃc1の影響をなくすることができ、データ線３０による寄生容量Ｃcがデータ線３０の幅寸法Ｗ1の影響を受けることがなくなる。この結果、データ線３０の幅を任意に設定することができる。
【００７７】
さらに、本実施形態による遮光膜７０は、数式１の条件を満足させているから、該遮光膜７０を介して隣り合う画素電極５０同士の結合容量を低減させている。また、本実施形態では、クロストークが発生しない条件を次の数式６によって設定することができる。
（Ｖｍｉｎ／Ｖｍａｘ）＞（Ｃd＋Ｃc）／（Ｃc2＋ＣLC＋Ｃs）・・・（６）
但し、Ｖｍｉｎ：最小階調を刻む時の最小電圧
Ｖｍａｘ：画像信号Ｓの絶対振幅電圧
上記の数式を満足することにより、縦クロストークの発生を抑えることができる。
【００７８】
次に、上述した実施形態に係る電気光学装置（液晶パネル）の構造について、図２４および図２５を参照して説明する。ここで、図２４は、電気光学装置１０００の構成を示す平面図であり、図２５は、図２４におけるXXV−XXV’線の断面図である。
【００７９】
これらの図に示されるように、電気光学装置１０００は、画素電極１０１８などが形成された素子基板１００１と、対向電極１００８などが形成された対向基板１００２とが、互いにシール材１００４によって一定の間隙を保って貼り合わせられると共に、この間隙に電気光学材料としての液晶１００５が挟持された構造となっている。なお、実際には、シール材１００４には切欠部分があって、ここを介して液晶１００５が封入された後、封止材により封止されるが、各図においては省略されている。
【００８０】
ここで、素子基板１００１は、上述したように半導体基板であるため不透明である。このため、画素電極１０１８は、アルミニウムなどの反射性金属から形成されて、電気光学装置１０００は、反射型として用いられることになる。これに対して、対向基板１００２は、ガラスなどから構成されるので透明である。
【００８１】
さて、素子基板１００１において、シール材１００４の内側かつ表示領域１００１ａの外側領域には、遮光膜１００６が設けられている。この遮光膜１００６が形成される領域内のうち、領域１０３０ａには走査線駆動回路（図示せず）が形成され、また、領域１０４０ａにはデータ線駆動回路（図示せず）が形成されている。即ち、遮光膜１００６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１００６には、対向電極１００８と共に、交流化駆動信号が印加される構成となっている。このため、遮光膜１００６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極１０１８の電圧無印加状態と同じ表示状態となる。
【００８２】
また、素子基板１００１において、データ線駆動回路が形成される領域１０４０ａの外側であって、シール材１００４を隔てた領域１００７には、複数の接続端子（図示せず）が形成されて、外部からの制御信号や電源などを入力する構成となっている。
【００８３】
一方、対向基板１００２の対向電極１００８は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示せず）によって、素子基板１００１における遮光膜１００６および接続端子と電気的な導通が図られている。即ち、交流化駆動信号は、素子基板１００１に設けられた接続端子を介して、遮光膜１００６に、さらに、導通材を介して対向電極１００８に、それぞれ印加される構成となっている。
【００８４】
ほかに、対向基板１００２には、電気光学装置１０００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１０００に光を対向基板１００２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１００１および対向基板１００２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１００２側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１００５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００８５】
［４］  実施形態の効果
以上詳述した如く、本実施形態では、遮光膜７０を列方向に隣り合った画素電極５０間の隙間を覆うように形成することにより、該遮光膜７０が光漏れを低減することができ、液晶パネルのコントラストを高めることができる。
【００８６】
また、遮光膜７０とその周辺部材を、数式１のような関係（Ｃc1≫Ｃc2）を満足するように形成することにより、遮光膜７０による寄生容量Ｃcおよびデータ線３０による寄生容量Ｃdについて、データ線３０と遮光膜７０との間に発生する容量Ｃc1を無視することができる。この結果、データ線３０の幅寸法は、画素電極５０間の隙間Ｗ0以下であれば、任意に設定することができ、該データ線３０の幅寸法の自由度を高めることができる。
【００８７】
さらに、製造時のパターンのばらつきによるデータ線３０と画素電極５０間の寄生容量のばらつきがなく縦むらの発生を抑えた電気光学装置を提供することができる。
【００８８】
［５］  実施形態の変形例
〈５・１〉  第１の変形例
前記実施形態では、数式１の条件を満足させるために、第１の層間絶縁膜１３の厚さ寸法Ｄ1と第２の層間絶縁膜１４の厚さ寸法Ｄ2との関係を、Ｄ1＜Ｄ2としたが、本発明はこれに限らず、第１の層間絶縁膜１３の比誘電率をε1、第２の層間絶縁膜１４の比誘電率をε2とした場合、ε1＞ε2を満足するようにしてもよい。
【００８９】
一方、遮光膜７０とデータ線３０とが重なり合う面積をＳ1、遮光膜７０と画素電極５０とが重なり合う面積をＳ2とした場合、Ｓ1＞Ｓ2を満足するようにしてもよい。
【００９０】
〈５・２〉  第２の変形例
前記実施形態では、容量線６０を形成するために、画素電極５０を接続導電層５２を介してドレイン領域４１ｂに接続させるようにしたが、第１の層間絶縁膜１３、第２の層間絶縁膜１４に貫通する共通のスルーホールを形成し、このスルーホールを通して画素電極５０をドレイン領域４１ｂに直接接続するようにしてもよい。
【００９１】
さらに、部材間の離間寸法、挟持された部材の比誘電率、重なった面積のそれぞれを設定することにより、前記条件（Ｃc1≫Ｃc2）を満足するようにしてもよいことは勿論である。
【００９２】
〈５・３〉  第３の変形例
前記実施形態では、電気光学装置としてアクティブマトリックス型の液晶パネルを例示して説明したが、これに限らず、スイッチング素子としてＴＦＤ（Thin Film Diode：薄膜ダイオード）を用いたものに適用可能である。また、液晶表示装置に限らず、エレクトロルミネッサンス素子など、各種の電気光学効果を用いて表示を行う電気光学装置にも適用可能である。
【００９３】
【発明の効果】
上述したように本発明によれば、列方向に隣り合う画素電極間の隙間にはデータ線が配置されると共に、該隙間を覆うように不透明な遮光膜を設け、該遮光膜と前記データ線との間の容量よりも前記遮光膜と前記画素電極との間の容量を小さくしたから、遮光膜とデータ線との間の容量が遮光膜およびデータ線による寄生容量に影響を与えることがなくなり、データ線の幅寸法を任意に設定することができる。
【図面の簡単な説明】
【図１】  本実施形態による素子基板を示す等価回路図である。
【図２】  素子基板の１画素分のレイアウトを示す平面図である。
【図３】  図２中の矢視III−III’方向から見た変形断面図である。
【図４】  図２中の矢視IV−IV’方向から見た縦断面図である。
【図５】  素子基板の製造方向におけるポリシリコン膜形成工程を示す断面図である。
【図６】  能動膜を形成する工程を示す断面図である。
【図７】  前工程によって基板上に形成された能動膜を示す平面図である。
【図８】  ゲート絶縁膜を形成する工程を示す断面図である。
【図９】  導電膜を形成する工程を示す断面図である。
【図１０】  走査線を形成する工程を示す断面図である。
【図１１】  走査線を形成する工程によって形成された遮光膜を示す断面図である。
【図１２】  前形成工程によって基板上に形成された走査線、容量線、遮光膜を示す平面図である。
【図１３】  イオン打込み工程を示す断面図である。
【図１４】  層間絶縁膜を形成する工程を示す断面図である。
【図１５】  スルーホールを形成する工程を示す断面図である。
【図１６】  導電膜を形成する工程を示す断面図である。
【図１７】  データ線を形成する工程を示す断面図である。
【図１８】  前工程によって基板上に形成されたデータ線、画素電極接続部材を示す平面図である。
【図１９】  層間絶縁膜を形成する工程を示す断面図である。
【図２０】  スルーホールを形成する工程を示す断面図である。
【図２１】  ＩＴＯ膜を形成する工程を示す断面図である。
【図２２】  画素電極を形成する工程を示す断面図である。
【図２３】  画素電極、データ線、遮光膜周辺の寸法関係を示す概略図である。
【図２４】  電気光学装置の構成を示す平面図である。
【図２５】  同電気光学装置の構成を示す断面図である。
【図２６】  従来技術による素子基板のレイアウトを示す平面図である。
【符号の説明】
１・・・素子基板
２０・・・走査線
３０・・・データ線
４０・・・ＴＦＴ（スイッチング手段）
５０・・・画素電極
６０・・・容量線
７０・・・遮光膜
【図１】
0003823655.tif 000003
【図２】
0003823655.tif 000004
【図３】
0003823655.tif 000005
【図４】
0003823655.tif 000006
【図５】
0003823655.tif 000007
【図６】
0003823655.tif 000008
【図７】
0003823655.tif 000009
【図８】
0003823655.tif 000010
【図９】
0003823655.tif 000011
【図１０】
0003823655.tif 000012
【図１１】
0003823655.tif 000013
【図１２】
0003823655.tif 000014
【図１３】
0003823655.tif 000015
【図１４】
0003823655.tif 000016
【図１５】
0003823655.tif 000017
【図１６】
0003823655.tif 000018
【図１７】
0003823655.tif 000019
【図１８】
0003823655.tif 000020
【図１９】
0003823655.tif 000021
【図２０】
0003823655.tif 000022
【図２１】
0003823655.tif 000023
【図２２】
0003823655.tif 000024
【図２３】
0003823655.tif 000025
【図２４】
0003823655.tif 000026
【図２５】
0003823655.tif 000027
【図２６】
0003823655.tif 000028