(57)【特許請求の範囲】
【請求項１】
制御ゲート、ソース及びドレインを有し、情報を貯える少なくとも一つの不揮発性メモリセルと、
第１制御信号に応答して前記制御ゲートへ印加される第１高電圧と前記ドレインへ印加される第２高電圧とを発生する高電圧発生回路と、
前記第１及び第２高電圧が各々要求される電圧レベルに昇圧されたとき、これを感知してその感知結果でパルス信号を発生する電圧レベル感知回路と、
前記パルス信号に応答して前記第２高電圧が前記不揮発性メモリセルのドレインへ印加される時点を知らせる第２制御信号を発生するプログラムコントローラと、
前記第２制御信号に応答して前記不揮発性メモリセルに書き込まれる情報状態により前記不揮発性メモリセルのドレインを前記第２高電圧で駆動する書き込みドライバと
を具備し、
前記電圧レベル感知回路は、
前記第１制御信号に応答して前記第１高電圧が要求される電圧レベルまで高くなった時第１検出信号を発生する第１レベル検出器と、
前記第１制御信号に応答して前記第２高電圧が要求される電圧レベルまで高くなった時第２検出信号を発生する第２レベル検出器と、
前記第１及び第２検出信号及び前記第１制御信号が全て活性化された時前記パルス信号を発生するパルス発生器と
で構成されることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
外部から連続的に印加されるアドレス及びデータにより指定された命令コードによりプログラム活性化信号を発生する命令レジスタをさらに含み、前記プログラムコントローラは、前記プログラム活性化信号に応答して前記第１制御信号を発生することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第２高電圧は電源電圧より高いレベルを有し、前記第１高電圧は前記第２高電圧より高いレベルを有することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１及び第２レベル検出器の各々は、
対応する高電圧に連結された一端を有する第１抵抗と、
この第１抵抗の他端に連結された一端及び接地された他端を有する第２抵抗と、
前記第１抵抗の他端と前記第２抵抗の一端とに連結された反転端子とリファレンス電圧を受け入れる非反転端子及び出力端子とを有する差動増幅器と、
この差動増幅器の出力及びインバータを通じて印加される前記第１制御信号を各々受け入れる入力端子及び検出信号を出力する出力端子を有するＮＯＲゲートと
で構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１及び第２レベル検出器の各々は、前記第２抵抗の他端と接地との間に連結されて前記第１制御信号に応じてスイッチオン／オフされるトランジスタを付加的に含むことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記パルス発生器は、
前記第１及び第２検出信号及び前記第１制御信号を各々受け入れる入力端子と出力端子とを有するＮＡＮＤゲートと、
このＮＡＮＤゲートの出力が変化するとき、前記パルス信号を発生するショートパルス発生器と
で構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
複数のワードライン、複数のビットライン、そしてこれらワードラインとビットラインの交差領域に各々配列された複数のメモリセルを備え、各メモリセルは、制御ゲート、ソース及びドレインを有して不揮発性情報を貯えるメモリセルアレイと、
プログラム動作の間、行アドレス信号に対応する少なくとも一つのワードラインを選択する行選択回路と、
高電圧活性化信号に応答して前記行選択回路を通じて前記選択されたワードラインへ供給されるワードライン電圧とビットライン電圧とを各々発生する高電圧発生回路と、
前記ワードライン電圧と前記ビットライン電圧とが各々要求される電圧レベルに昇圧された時これを感知してその感知結果でパルス信号を発生する電圧レベル感知回路と、
列アドレス信号に対応する少なくとも一本のビットラインを選択する列選択回路と、
前記プログラム動作の開始を知らせるプログラム活性化信号に応答して前記高電圧活性化信号を発生し、かつ前記パルス信号に応答して前記ビットライン電圧が前記選択されたビットラインへ印加される時点を知らせる制御信号を発生するプログラムコントローラと、
前記制御信号に応答して前記選択されたワードライン及びビットラインに関連しメモリセルに書き込まれる情報状態により前記選択されたビットラインを前記ビットライン電圧で駆動する書き込みドライバ回路と
を具備し、
前記電圧レベル感知回路は、
前記高電圧活性化信号に応答して前記ワードライン電圧が要求される電圧レベルまで高くなったとき、第１検出信号を発生する第１レベル検出器と、
前記高電圧活性化信号に応答して前記ビットライン電圧が要求される電圧レベルまで高くなったとき、第２検出信号を発生する第２レベル検出器と、
前記第１及び第２検出信号及び前記高電圧活性化信号が全て活性化されたとき、前記パルス信号を発生するパルス発生器と
で構成されることを特徴とする不揮発性半導体メモリ装置。
【請求項８】
前記各メモリセルは、電気的に消去及びプログラム可能であり、対応するワードラインに連結された制御ゲート、対応するビットラインに連結されたドレイン、接地されたソース及び浮遊ゲートを有することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
外部から連続的に印加されるアドレス及びデータにより指定された命令コードに応じて前記プログラム活性化信号を発生する命令レジスタをさらに含むことを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものであり、詳しくは、プログラム時間を短縮させることができる不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
データを貯える半導体メモリ装置としては、一般的に揮発性半導体メモリ装置と不揮発性半導体メモリ装置とがある。揮発性半導体メモリ装置は、電源供給が中断された時貯えられたデータをなくす。これに対して、不揮発性半導体メモリ装置は電源供給が突然中断されてもデータが保持される。したがって、不揮発性半導体メモリ装置は電源供給が突然中断される可能性が存在する応用分野に広く使用される。
【０００３】
不揮発性半導体メモリ装置は、フラッシュＥＥＰＲＯＭセルと呼ばれる電気的に消去及びプログラム可能なＲＯＭセルを含む。一般的に、フラッシュＥＥＰＲＯＭセルは、図１に示されるように、第１導電型（例えばＰ型）の半導体基板（以下バルクと称する）２、このバルク２内に一定間隔離れて設けられた第２導電型（例えばＮ型）のソース及びドレイン領域３及び４、この一定間隔離れたソース及びドレイン領域３及び４間のバルク２表面に位置したチャンネル領域、プログラムされる時電荷を貯えるための浮遊ゲート６、この浮遊ゲート６上に置かれた制御ゲート８、ゲート６，８間およびゲート６下の酸化膜７，５を含む。フラッシュＥＥＰＲＯＭセル動作は一般的にプログラム、消去及び読み出し動作の３つのモードで分類される。
【０００４】
フラッシュＥＥＰＲＯＭセルのプログラム動作は、ドレイン領域４を正のバイアス電圧、例えば５Ｖ〜６Ｖでバイアスすると同時に、制御ゲート８を前記バイアス電圧より高いバイアス電圧、例えば１０Ｖでバイアスすることにより行われる。この際、ソース領域３とバルク２は接地される。浮遊ゲート６に貯えられた電荷がない場合、制御ゲート８のバイアス電圧はソース及びドレイン領域３及び４間のバルク２表面に電荷の反転層チャンネルを形成する。ドレイン／ソース電圧はチャンネルを通じてドレイン領域へ電荷を加速する。そのような電荷は相当に高い運動エネルギを得て一般的に“ホットエレクトロン”と呼ばれる。そのように発生されたホットエレクトロンがホットエレクトロンインジェクションと呼ばれるメカニズムにより浮遊ゲート６に蓄積される。
【０００５】
浮遊ゲート６に多量の電荷が蓄積されることによりソース領域３、ドレイン領域４、チャンネル領域及び制御ゲート８を有するセルトランジスタの実効スレッショルド電圧が増加する。実効スレッショルド電圧が約６Ｖ〜７Ｖの範囲で増加することにより、セルトランジスタは、所定の読み出し電圧Ｖｒｅａｄが読み出し動作中制御ゲート８に印加される時（即ち、Ｖｔｈ＞Ｖｒｅａｄ）、非導通状態即ち “オフ”状態になる。すなわち、プログラム状態で、ＥＥＰＲＯＭセルがロジック‘０’（又はロジック‘１’）を貯える。そして、このようにプログラムされると、ＥＥＰＲＯＭセルは電源が突然遮断されても、又は長い時間の間電源が供給されなくても、ＥＥＰＲＯＭセルの高いスレッショルド電圧を保つ。
【０００６】
フラッシュＥＥＰＲＯＭセルの消去動作は浮遊ゲート６から貯えられた電荷を除去することにより行われる。消去過程は、例えば、制御ゲート８に負の高電圧、例えば−１０Ｖを印加し、バルク２に正のバイアス電圧、例えば６Ｖを印加することにより行われる。この際、ソース及びドレイン領域３及び４は、高インピーダンスのフローティング状態に保たれる。即ち、このようなバイアス条件により、チャンネル領域と浮遊ゲート６とを分離する約１００Åの厚さを有するトンネルリング酸化膜５内に約６〜７ＭＶ／ｃｍの電界が形成され、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）と呼ばれるメカニズムにより浮遊ゲート６の負の電荷がトンネリング酸化膜５を通じてバルク２へ放出される。これはセルトランジスタの実効スレッショルド電圧Ｖｔｈを約１Ｖ〜３Ｖの範囲で減少させ、所定の読み出し電圧Ｖｒｅａｄが読み出し動作の間制御ゲート８に印加されるとき（即ちＶｔｈ＜Ｖｒｅａｄ）、セルトランジスタを導通状態即ち“オン”状態にする。したがって、消去状態でＥＥＰＲＯＭセルがロジック‘１’（又はロジック‘０’）を貯える。
【０００７】
ＥＥＰＲＯＭセルの読み出し動作は、同一のＥＥＰＲＯＭセル又はメモリセルの行を連結するワードラインを通じて制御ゲート８に読み出し電圧Ｖｒｅａｄ例えば４．５Ｖを印加するとともに、同一のＥＥＰＲＯＭセルの列を連結するビットラインを通じてドレイン領域４に正のバイアス電圧例えば１Ｖを印加することにより行われる。この際、ソース領域３は接地される。このような電圧下で、万一プログラムされていたら、ＥＥＰＲＯＭセルは、セル電流が流れず、それに連結されたビットラインは１Ｖのバイアス電圧に保たれる。一方、万一プログラムされていなければ（又は消去されていれば）、ＥＥＰＲＯＭセルはセル電流（例えば３００μＡ）が流れ、ビットラインはセルを通じて接地電圧に低くなる。そのため、ビットライン電圧（又は電流）を感知することにより、ＥＥＰＲＯＭセルのプログラムされた状態（即ち１又は０）を判断できる。
【０００８】
前述したように、プログラム動作は、電源電圧（例えば３Ｖ）に比べて高いレベルを有する高電圧を必要とする。そのような高電圧を発生するための高電圧発生回路（又は電圧ポンピング回路）が米国特許公報第５，２８０，４２０号に“ＣＨＡＲＧＥ  ＰＵＭＰ  ＷＨＩＣＨ  ＯＰＥＲＡＴＥＳ  ＯＮ  Ａ  ＬＯＷ  ＶＯＬＴＡＧＥ  ＰＯＷＥＲ  ＳＵＰＰＬＹ”という題目で、そして米国特許公報第５，０８１，３７１号に“ＩＮＴＥＧＲＡＴＥＤ  ＣＨＡＲＧＥ  ＰＵＭＰＣＩＲＣＵＩＴ  ＷＩＴＨ  ＢＡＣＫ  ＢＩＡＳ  ＶＯＬＴＡＧＥ  ＲＥＤＵＣＴＩＯＮ”という題目で各々掲載されている。そのような高電圧を発生するための高電圧発生回路（又は電圧ポンピング回路）を備えた従来の技術による不揮発性半導体メモリ装置の構成を示すブロック図が図２に示されている。そして、図３は、従来の技術によるプログラム動作を説明するためのタイミング図である。
【０００９】
図２で、メモリセルアレイ１１は、行と列とのマトリックス状でＮＯＲ構造の不揮発性メモリセル（フラッシュＥＥＰＲＯＭセル）、行に沿って各々伸びる複数のワードライン、そして列に沿って各々伸びる複数のビットラインで構成される。ＮＯＲ構造からなるメモリセルを備えたメモリセルアレイ１１は米国特許公報第５，６８０，３４９号に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  ＲＯＷ  ＤＥＣＯＤＥＲＳＵＰＰＬＹＩＮＧ  Ａ  ＮＥＧＡＴＩＶＥ  ＰＯＴＥＮＴＩＡＬ  ＴＯ  ＷＯＲＤ  ＬＩＮＥＳ  ＤＵＲＩＮＧ  ＥＲＡＳＥ  ＭＯＤＥ”という題目で、そして米国特許公報第５，５１１，０２６号に“ＢＯＯＳＴＥＤ  ＡＮＤ  ＲＥＧＵＬＡＴＥＤ  ＧＡＴＥ  ＰＯＷＥＲ  ＳＵＰＰＬＹ  ＷＩＴＨ  ＲＥＦＥＲＥＮＣＥ  ＴＲＡＣＫＩＮＧ  ＦＯＲ  ＭＵＬＴＩ−ＤＥＮＳＩＴＹ  ＡＮＤ  ＬＯＷ  ＶＯＬＴＡＧＥ  ＳＵＰＰＬＹ  ＭＥＭＯＲＩＥＳ”という題目で各々掲載されている。
【００１０】
図２に示されるように、アドレスバッファ回路１２、行デコーダ回路１３、列デコーダ回路１４、Ｙ−ゲーティング回路１５及び書き込みドライバ回路１６が不揮発性半導体メモリ装置１０内に設けられている。これらの構成要素はこの分野で知識を持つ者によく知られており、詳細な説明は省略する。不揮発性半導体メモリ装置１０は、命令レジスタ１７、プログラムコントローラ１８、第１及び第２高電圧発生器１９及び２０で構成された高電圧発生回路２１及びタイマ２２をさらに含む。これらに対する説明を以下詳細に行う。
【００１１】
メモリセルに対してプログラム動作が要求された時、メモリ装置がプログラムモードへ遷移するように外部から例えばマイクロプロセッサ（又はマイクロコントローラ）アドレス信号及びデータにより指定された命令コードが書き込み活性化信号ＷＥＢに同期して連続的に所定サイクルの間、命令レジスタ１７に書き込まれる。すると、命令レジスタ１７は、アドレス信号及びデータ即ち、命令コードを用いてプログラム動作を知らせるプログラム活性化信号ＰＧＭを内部的に生成し、プログラムコントローラ１８はそのように生成されたプログラム活性化信号ＰＧＭに応答して高電圧発生回路２１を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを発生する。その後、行デコーダ回路１３はアドレスバッファ回路１２を通じて印加される行アドレス信号に関連したワードラインを選択し、列デコーダ回路１４及びＹ−ゲーティング回路１５はそれを通じて印加される列アドレス信号に関連したビットラインを選択する。
【００１２】
図３に示されるように、プログラムコントローラ１８からの高電圧活性化信号ＶＰＰ ｅｎが高レベルで活性化される時、高電圧発生回路２１の第１及び第２高電圧発生器１９及び２０は電源電圧より高いレベルを有する高電圧ＶＰＰ１及びＶＰＰ２を発生し始める。高電圧ＶＰＰ１は、行デコーダ回路１３を通じて選択されたワードラインへ供給される約１０Ｖの電圧（以下ワードライン電圧と称する）であり、高電圧ＶＰＰ２は、Ｙ−ゲーティング回路１５及び書き込みドライバ回路１６を通じて選択されたビットラインへ供給される約５Ｖの電圧（以下、ビットライン電圧と称する）である。これと同時に、タイマ２２の出力Ｃは、高電圧活性化信号ＶＰＰ ｅｎが低レベルから高レベルへ変化するとき高レベルで活性化され、予め設定された時間（高電圧ＶＰＰ１及びＶＰＰ２が要求される電圧レベル例えば１０Ｖ及び５Ｖまで十分にポンピングされる時間）が経過した後自動的に低レベルで非活性化される。プログラムコントローラ１８は、図３に示されるように、タイマ２２の出力Ｃが非活性化される時書き込みドライバ回路１６を制御するための制御信号ＰＧＭＢＬを発生し、これは書き込みドライバ回路１６が選択されたビットラインを書き込む（プログラムする）データ状態により高電圧ＶＰＰ２で駆動する。所定時間が経過した後、即ち選択されたメモリセルに書き込みデータがプログラムされた後、制御信号ＰＧＭＢＬはプログラムコントローラ１８により高レベルから低レベルへ非活性化される。
【００１３】
【発明が解決しようとする課題】
前述したように、従来の技術による不揮発性半導体メモリ装置１０は、高電圧ＶＰＰ２が選択されたビットラインへ印加される時点を決定するために予め設定された時間中のみ活性化される信号Ｃを発生するように構成されたタイマ２２を備えている。従来の技術によると、タイマ２２の出力活性化時間は応用分野による電源電圧を考慮して高電圧発生回路２１が所望の高電圧を十分に発生する時点（即ち高電圧発生能力）を回路シミュレーションを通じて測定（計算）した結果により決定される。高電圧発生回路２１は、高い電源電圧を用いた高電圧発生回路の方が、低い電源電圧を用いた高電圧発生回路より早く高電圧を発生する。そのため、従来の技術による不揮発性半導体メモリ装置１０に備えられたタイマ２２の出力活性化時間は、低い電源電圧を用いた高電圧発生回路２１を基準として決定されるが、そのようにすると、高い電源電圧を用いる不揮発性半導体メモリ装置のプログラム時間が不要に延びる問題点を惹起する。即ち、たとえ高い電源電圧を用いて早くワードライン及びビットライン電圧を生成しても、タイマの出力イネーブル時間が低い電源電圧を用いた高電圧発生回路２１の能力で固定されているので、高い電源電圧を用いた不揮発性半導体メモリ装置のプログラム時間の損失が不可避である。
【００１４】
本発明の目的は、電源電圧に応じてプログラム時間が自動的に調整される不揮発性半導体メモリ装置を提供することにある。
本発明の他の目的は、プログラム速度を向上させることができる不揮発性半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体メモリ装置は、制御ゲート、ソース及びドレインを有し、情報を貯える少なくとも一つの不揮発性メモリセルと、第１制御信号に応答して前記制御ゲートへ印加される第１高電圧と前記ドレインへ印加される第２高電圧とを発生する高電圧発生回路と、前記第１及び第２高電圧が各々要求される電圧レベルに昇圧されたとき、これを感知してその感知結果でパルス信号を発生する電圧レベル感知回路と、前記パルス信号に応答して前記第２高電圧が前記不揮発性メモリセルのドレインへ印加される時点を知らせる第２制御信号を発生するプログラムコントローラと、前記第２制御信号に応答して前記不揮発性メモリセルに書き込まれる情報状態により前記不揮発性メモリセルのドレインを前記第２高電圧で駆動する書き込みドライバとを具備することを特徴とする。
【００１６】
上記のような不揮発性半導体メモリ装置によれば、プログラムモードにおいて、ワードライン電圧及びビットライン電圧が要求される電圧レベルに各々到達した時を電圧レベル感知回路で自動的に感知してプログラム動作が遂行される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を参照図面に基づき詳細に説明する。図４は本発明の実施の形態を示すブロック図である。この図４を参照すると、本発明の新たな不揮発性半導体メモリ装置１００には、プログラム動作が遂行される時ワードライン電圧ＶＰＰ１とビットライン電圧ＶＰＰ２の各電圧レベルを検出するための電圧レベル感知回路２５０が設けられる。この電圧レベル感知回路２５０はワードライン及びビットライン電圧ＶＰＰ１及びＶＰＰ２が各々要求される電圧レベルまでポンピングされた時パルス信号ＨＶ ＯＫを発生する。そのように生成されたパルス信号ＨＶ ＯＫを用いてプログラムコントローラ１８０は、選択されるビットラインへビットライン電圧ＶＰＰ２が供給される時点を知らせる制御信号ＰＧＭＢＬを発生する。このような制御スキムによると、メモリ装置１００が適用される応用分野で使用される電源電圧レベルに関係なしに不揮発性半導体メモリ装置１００に対する最適のプログラム時間を確保できる。
【００１８】
このような制御スキムはＮＡＮＤ構造からなる不揮発性半導体メモリ装置にも適用できる。
【００１９】
図４の実施の形態をより詳細に説明する。
図４に示されたメモリセルアレイ１１０には、行と列とのマトリックス状でＮＯＲ構造からなる不揮発性メモリセル（フラッシュＥＥＰＲＯＭセル）、行に沿って各々伸びる複数のワードライン、そして列に沿って各々伸びる複数のビットラインを有する。ＮＯＲ構造からなるメモリセルを備えたメモリセルアレイ１１０は、前述した米国特許公報第５，６８０，３４９号および米国特許公報第５，５１１，０２６号に掲載されている。
【００２０】
行デコーダ回路１３０は、アドレスバッファ回路１２０を通じて印加される行アドレス信号に対応するワードラインを選択し、高電圧発生回路２１０から供給される高電圧即ちワードライン電圧ＶＰＰ１を選択されたワードラインへ供給する。列デコーダ回路１４０及びＹ−ゲーティング回路１５０はアドレスバッファ回路１２０を通じて印加される列アドレス信号に応答してビットラインを選択する。書き込みドライバ回路１６０はプログラムコントローラ１８０から制御信号ＰＧＭＢＬが生成された時、選択されたワードライン及び選択されたビットラインに関連したメモリセル（又はフラッシュＥＥＰＲＯＭセル）に各々書き込まれるデータにより、約５Ｖのビットライン電圧ＶＰＰ２で、選択されたビットラインを駆動する。
【００２１】
ＮＯＲ構造からなるメモリセルに対してプログラム動作が要求された時、不揮発性半導体メモリ装置１００がプログラムモードへ遷移するように外部から例えばマイクロプロセッサ（又はマイクロコントローラ）アドレス信号及びデータにより指定された命令コードが書き込み活性化信号ＷＥＢに同期して連続的に所定サイクルの間、命令レジスタ１７０に書き込まれる。すると、命令レジスタ１７０は、アドレス信号及びデータ即ち、命令コードを用いてプログラム動作を知らせるプログラム活性化信号ＰＧＭを内部的に生成し、プログラムコントローラ１８０は、そのように生成されたプログラム活性化信号ＰＧＭに応答して高電圧発生回路２１０を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを発生する。
【００２２】
高電圧発生回路２１０の第１高電圧発生器１９０は、高電圧活性化信号ＶＰＰ ｅｎに応答して約１０Ｖのワードライン電圧ＶＰＰ１を生成し始め、これと同時にそのように生成されるワードライン電圧ＶＰＰ１は行デコーダ回路１３０を通じて選択されたワードラインへ供給される。第２高電圧発生器２００は高電圧活性化信号ＶＰＰ ｅｎに応答して約５Ｖのビットライン電圧ＶＰＰ２を生成し始め、そのように生成されたビットライン電圧ＶＰＰ２はワードライン電圧ＶＰＰ１とは違って、書き込みドライバ回路１６０を通じて選択されたビットラインへ供給される。
【００２３】
電圧レベル感知回路２５０は、第１レベル検出器２２０、第２レベル検出器２３０及びパルス発生器２４０で構成される。第１レベル検出器２２０は高電圧活性化信号ＶＰＰ ｅｎが生成されたとき、第１高電圧発生器１９０の出力電圧ＶＰＰ１レベルが要求される電圧レベル例えば１０Ｖまで昇圧されたかを感知する。万一第１高電圧発生器１９０の出力電圧、即ちワードライン電圧ＶＰＰ１が１０Ｖまで昇圧されると、第１レベル検出器２２０は第１検出信号ＶＰＰ１ ＯＫを発生する。
【００２４】
望ましい形態による電圧レベル感知回路２５０を具体的に示す図５を参照すると、第１レベル検出器２２０は２個の抵抗２２１及び２２２、一つのＮＭＯＳトランジスタ２２３、一つの差動増幅器２２４、インバータ２２５及びＮＯＲゲート２２６からなっている。抵抗２２１及び２２２は、高電圧活性化信号ＶＰＰ ｅｎに応じてスイッチオン／オフされるＮＭＯＳトランジスタ２２３を通じて第１高電圧発生器１９０の出力電圧ＶＰＰ１と接地との間に直列に連結される。差動増幅器２２４の一入力端子（−）は抵抗２２１及び抵抗２２２の接続点ＮＤに連結され、他の入力端子（＋）はリファレンス電圧ＶＲＥＦに連結される。ＮＯＲゲート２２６は、差動増幅器２２４の出力端子に連結された一入力端子、インバータ２２５を通じて高電圧活性化信号ＶＰＰ ｅｎを受け入れる他の入力端子及び第１検出信号ＶＰＰ１
ＯＫを出力するための出力端子を有する。第２レベル検出器２３０は第１レベル検出器２２０と同一な回路構成を有し、それの説明は省略される。
【００２５】
第１レベル検出器２２０の動作を説明すると次の通りである。
第１レベル検出器２２０は高電圧活性化信号ＶＰＰ ｅｎが高レベルで活性化される時レベル検出動作を遂行する。すなわち、差動増幅器２２４は電圧分配器として機能する抵抗２２１及び抵抗２２２により分配された接続点ＮＤ電圧がリファレンス電圧ＶＲＥＦより低いとき、即ちワードライン電圧ＶＰＰ１が要求される電圧レベルより低い時、差動増幅器２２４の出力は高レベルになる。これはＮＯＲゲート２２６が低レベルの第１検出信号ＶＰＰ１ ＯＫを出力する。一方、ワードライン電圧ＶＰＰ１が要求される電圧レベルに到達すると、差動増幅器２２４の出力は低レベルになり、これはＮＯＲゲート２２６が高レベルの第１検出信号ＶＰＰ１ ＯＫを出力する。
【００２６】
第２レベル検出器２３０も第１レベル検出器２２０と同一の方法で第２高電圧発生器２００の出力電圧即ちビットライン電圧ＶＰＰ２が要求される電圧レベルまでポンピングされる時点を感知してその感知結果で第２検出信号ＶＰＰ２ ＯＫとして発生する。
【００２７】
再び図４を参照すると、電圧レベル感知回路２５０のパルス発生器２４０は高電圧活性化信号ＶＰＰ ｅｎが活性化される間、第１及び第２レベル検出器２２０及び２３０からの第１及び第２検出信号ＶＰＰ１ ＯＫ及びＶＰＰ２ ＯＫを監視して、両信号が全て活性化された時パルス信号ＨＶ ＯＫを発生する。即ち、パルス発生器２４０は第１及び第２高電圧発生器１９０及び２００で対応する高電圧が要求される電圧レベルまで各々ポンピングされた時パルス信号ＨＶ ＯＫを発生する。図５に示されるように、パルス発生器２４０は一つのＮＡＮＤゲート２４１及び一つのショートパルス発生器２４２で構成され、ショートパルス発生器２４２はそれの入力が高レベルから低レベルへ変化するとき、パルス信号ＨＶ ＯＫを発生する。
【００２８】
図４の、プログラムコントローラ１８０は、高レベルのプログラム活性化信号ＰＧＭが命令レジスタ１７０から入力されるとき、高電圧活性化信号ＶＰＰ ｅｎを発生する。所定の時間が経過した後、即ち、高電圧発生回路２１０が要求される電圧レベルを有する電圧ＶＰＰ１及びＶＰＰ２を各々発生することに十分な時間が経過した後、プログラムコントローラ１８０はパルス信号ＨＶ ＯＫに応答して制御信号ＰＧＭＢＬを発生する。ここで、制御信号ＰＧＭＢＬはプログラム動作で要求される電圧レベルを有するビットライン電圧ＶＰＰ２が選択されたビットラインに伝達される時点を知らせる信号である。
【００２９】
この実施形態から分かるように、電圧レベル感知回路２５０は従来のタイマとは違って、電源電圧により可変される高電圧発生時点を自動的に感知し、その感知結果をプログラムコントローラ１８０に知らせる。このような制御スキムによる不揮発性半導体メモリ装置１００によれば、応用分野により電源電圧が可変されても電源電圧によるプログラム時間損失が電圧レベル感知回路２５０により防止される。
【００３０】
図６は、本発明によるプログラム動作を説明するためのタイミング図を示す。以下、この図を参照して本発明によるプログラム動作を詳細に説明する。
メモリセルに対してプログラム動作が要求された時、不揮発性半導体メモリ装置１００がプログラムモードへ遷移するように外部から例えばマイクロプロセッサ（又はマイクロコントローラ）アドレス信号及びデータ即ち命令コードが命令レジスタ１７０に連続的に書き込まれる。すると、命令レジスタ１７０は連続的に書き込まれたアドレス信号及びデータ即ち命令コードを用いてプログラム動作を知らせるプログラム活性化信号ＰＧＭを内部的に生成し、プログラムコントローラ１８０はそのように生成されたプログラム活性化信号ＰＧＭに応答して高電圧発生回路２１０を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを発生する。その後、行デコーダ回路１３はアドレスバッファ回路１２を通じて印加される行アドレス信号に関連したワードラインを選択し、列デコーダ回路１４及びＹ−ゲーティング回路１５はそれを通じて印加される列アドレス信号に関連したビットラインを選択する。
【００３１】
図６に示されるように、プログラムコントローラ１８０からの高電圧活性化信号ＶＰＰ ｅｎが高レベルで活性化された時、高電圧発生回路２１０の第１及び第２高電圧発生器１９０及び２００は、電源電圧を用いてポンピング動作を遂行し始める。第１高電圧発生器１９０から生成される高電圧、即ちワードライン電圧ＶＰＰ１は行デコーダ回路１３０を通じて選択されたワードラインへ供給される約１０Ｖの電圧であり、第２高電圧発生器２００から生成される高電圧即ちビットライン電圧ＶＰＰ２はＹ−ゲーティング回路１５０及び書き込みドライバ回路１６０を通じて選択されたビットラインへ供給される約５Ｖの電圧である。これと同時に、電圧レベル感知回路２５０はワードライン電圧ＶＰＰ１及びビットライン電圧ＶＰＰ２がプログラム動作で要求される電圧レベルに各々到達した時これを感知してパルス信号ＨＶ ＯＫを発生する。即ち、電圧レベル感知回路２５０は選択されたメモリセルに対するプログラム動作が遂行できるバイアス条件が達成されたことを意味するパルス信号ＨＶ ＯＫを発生する。
【００３２】
続いて、プログラムコントローラ１８０はパルス信号ＨＶ ＯＫに応答してビットライン電圧ＶＰＰ２が選択されたビットラインへ伝達される時点を知らせる制御信号ＰＧＭＢＬを発生する。その結果、書き込みドライバ回路１６０は、制御信号ＰＧＭＢＬに応答して書き込まれるデータ状態により選択されたビットラインをビットライン電圧ＶＰＰ２で駆動する。即ち、セルトランジスタの制御ゲートに約１０Ｖのワードライン電圧ＶＰＰ１を印加し、セルトランジスタのドレインに約５Ｖのビットライン電圧ＶＰＰ２を印加することにより選択されたメモリセルに対する実質的なプログラム動作が遂行される。図６に示されるように、所定時間が経過した後、即ち選択されたメモリセルに書き込みデータがプログラムされた後、制御信号ＰＧＭＢＬはプログラムコントローラ１８０により高レベルから低レベルへ非活性化される。即ち、プログラム動作が完了する。
【００３３】
前述したようにプログラム動作が遂行されるとき、約３０μＡの電流が一つのフラッシュＥＥＰＲＯＭセルを通じて流れるのでプログラム動作中多量の電流が消耗される。これを防止するための方法としては、例えば×８の入出力構造に対応する書き込みデータを所定のグループ、例えば、２ビットより成るグループに分類し、そのように分類されたグループに各々対応するように制御信号を活性化させる。即ち、先ず第１グループの２ビットに対応する制御信号を活性化させた後第１グループの２ビットに対するプログラム動作を遂行させる。その後、第１グループに対応する制御信号を非活性化させた後第２グループの２ビットに対応する制御信号を活性化させる。このような方法で残りのグループに対するプログラム動作が順次に遂行される。
【００３４】
上記の実施形態は、本発明による制御スキムがＮＯＲ構造からなる不揮発性半導体メモリ装置に適用された場合を説明したが、本発明による制御スキムはＮＡＮＤ構造からなる不揮発性半導体メモリ装置にも適用できる。
【００３５】
【発明の効果】
以上詳細に説明したように本発明の不揮発性半導体メモリ装置によれば、ワードライン電圧及びビットライン電圧が要求される高電圧レベルに各々到達した時を電圧レベル感知回路で自動的に感知してプログラム動作が遂行される。したがって、従来のように電源電圧を考慮して決定されたプログラム時間の損失を防止できる。即ち、電源電圧による最適のプログラム時間が保障されることによりプログラム速度が向上する。
【図面の簡単な説明】
【図１】不揮発性メモリセルの構造を示す断面図。
【図２】従来の技術による不揮発性半導体メモリ装置のブロック図。
【図３】従来の技術によるプログラム動作を説明するためのタイミング図。
【図４】本発明による不揮発性半導体メモリ装置の実施の形態を示すブロック図。
【図５】本発明の望ましい実施形態による電圧レベル感知回路の回路図。
【図６】本発明によるプログラム動作を説明するためのタイミング図。
【符号の説明】
１００    不揮発性半導体メモリ装置
１１０    メモリセルアレイ
１２０    アドレスバッファ回路
１３０    行デコーダ回路
１４０    列デコーダ回路
１５０    Ｙ−ゲーティング回路
１６０    書き込みドライバ回路
１７０    命令レジスタ
１８０    プログラムコントローラ
１９０    第１高電圧発生器
２００    第２高電圧発生器
２１０    高電圧発生回路
２２０    第１レベル検出器
２３０    第２レベル検出器
２４０    パルス発生器
２５０    電圧レベル感知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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