(57)【特許請求の範囲】
【請求項１】
検査対象である半導体装置の複数の電極パッドとプローブ構造体上に形成された複数のプローブを個々に直接接触させて、電気的に接続しながら半導体装置を検査する半導体装置検査用基板において、
前記プローブ構造体に梁あるいはダイアフラムと、プローブおよび配線が形成されたシリコンからなる基板を用い、かつ、前記プローブ構造体に少なくとも１個以上のパスコンデンサが形成されており、前記パスコンデンサは、前記シリコンからなる基板上に形成された絶縁層と、前記絶縁層上の同じ側に形成されたそれぞれ１個以上の電源電極とグランド電極とから形成され、前記電源電極と前記グランド電極はそれぞれ電源線とグランド線に接続されていることを特徴とする半導体装置検査用基板。
【請求項２】
請求項１に記載の半導体装置検査用基板において、前記パスコンデンサの電源電極とグランド電極の少なくともどちらか一方は、前記シリコンからなる基板に設けた貫通孔を介して、電源線またはグランド線に接続されていることを特徴とする半導体装置検査用基板。
【請求項３】
請求項１から２のいずれかに記載の半導体装置検査用基板において、前記パスコンデンサは、前記シリコンからなる基板上に形成された絶縁層と、絶縁層上に形成した導電層からなり、前記導電層は、それぞれ少なくとも１個以上の電源電極とグランド電極とから形成され、前記少なくとも１個以上の電源電極とグランド電極は、前記シリコン基板上に形成された配線と同一の工程で作成されていることを特徴とする半導体装置検査用基板。
【請求項４】
請求項１から２のいずれかに記載の半導体装置検査用基板において、前記パスコンデンサは、前記シリコンからなる基板上に直接形成された導電層、または、シリコンからなる基板上に形成された絶縁層上に形成された導電層と、前記導電層上に形成された別の絶縁層と、前記別の絶縁層上に形成された別の導電層からなり、前記導電層と前記別の導電層は、前記パスコンデンサを構成する電源電極またはグランド電極であることを特徴とする半導体装置検査用基板。
【請求項５】
請求項４に記載の半導体装置検査用基板において、前記パスコンデンサを構成する導電層と別の導電層のうち、少なくとも一方は、前記シリコンからなる基板上に形成された配線と同一の工程で作成されていることを特徴とする半導体装置検査用基板。
【請求項６】
請求項１から５のいずれかに記載の半導体装置検査用基板において、前記配線のうち電源線とグランド線の平均配線幅が、信号線の平均配線幅に比べて大きく形成されていることを特徴とする半導体装置検査用基板。
【請求項７】
請求項１から６のいずれかに記載の半導体装置検査用基板において、チップ状に切断された検査対象である半導体装置と前記半導体装置検査用基板をソケットに配置し、電気的に接続しながら半導体装置を検査する方法に用いることを特徴とする半導体装置検査用基板。
【請求項８】
ウエハに多数の素子を形成する素子形成工程と、前記多数の素子が形成されたウエハをプロービング検査するプロービング検査工程と、前記多数の素子が形成されたウエハをバーンイン検査するバーンイン検査工程とを有する半導体装置の製造方法であって、前記プロービング検査工程及び／または前記バーンイン検査工程に、請求項１から７に記載の前記半導体装置検査用基板を用いた検査工程が含まれることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に、バーンイン検査、最終検査など半導体製造工程における半導体装置の電気的特性の検査方法に関する。
【０００２】
【従来の技術】
ＩＣやＬＳＩなどの半導体装置の製造工程は、シリコンウエハ表面に集積回路を形成するまでのいわゆる前工程と、このシリコンウエハを個別のチップに切り離して樹脂やセラミック等で封止するまでのいわゆる後工程とに大別される。
【０００３】
これらの半導体装置では前工程中の所定の段階において、各回路の電気的特性検査が行われ、チップ単位で良品、不良品の判定が行われる。この電気的特性検査は各回路間の導通の良否を判別するプロービング検査と、１５０℃程度の高温中で熱的、電気的ストレスを回路に付与して不良を加速選別するバーンイン検査及び最終的に高周波で検査を行う最終検査とに大きく分別できる。
【０００４】
プロービング検査、バーンイン検査、最終検査共、被検ウエハと外部の検査システムとの基本的な接続手段は同様であり、被検ウエハ上に数十ないし百数十μｍピッチでパターニングされた、数十ないし百数十μｍ角、厚さ１μｍ程度の個々のアルミニウム合金もしくはその他の合金の電極パッドに対して、個々に導電性の微細なプローブを機械的に押圧する方法が採られる。
【０００５】
このような検査を行うために、１つに特開平１１−１６３０６４号公報に記載されているように、導電性の微細なプローブを用いるものがある。この他に、特開平１１−２７４２５１号公報に記載されているようにシリコン基板をパターニングしてプローブ、及び、配線を形成したものを用いる方法がある。
【０００６】
前記の電気特性検査を行う際には、半導体装置の電源、グランド間に過渡電流が生じるため、電源、グランドラインでノイズが発生する。このようなノイズが発生すると、半導体装置の電位基準である、電源、グランドの電位が変動するため、半導体装置が誤動作したり、検査結果に悪影響を及ぼす。一般に、この現象は高い動作周波数での検査になればなるほど顕著になる。そのため、電源用プローブとグランドプローブ間に、ノイズ成分に応じたコンデンサを取り付ける必要がある。特開平１１−１６３０６４号公報には、ノイズ除去を目的として、導電性の微細なプローブの支持体内部にパスコンデンサを備えている。
【０００７】
【発明が解決しようとする課題】
特開平１１−１６３０６４号公報では、前述のように、なるべく被検査体である半導体装置に近い部位である、導電性の微細なプローブの支持体内部にパスコンデンサを形成することにより、半導体装置が高速になればなるほど顕著になるノイズを低減するための技術が開示されている。しかしながら、パスコンデンサを支持体に形成するために構造が複雑になり、製造する工程が増えてしまい生産コストが高くなることが推測できる。また、プローブ自体が比較的長いため、プローブ自体のインダクタンスによるノイズの影響が無視できないという課題がある。また特開平１１−２７４２５１号公報には、ノイズの発生を抑制する技術については何等開示がない。
【０００８】
本発明の目的は、半導体装置製造工程の一工程である電気的特性検査において、高い動作周波数での検査でも、ノイズの発生を抑制し、安定して信頼性の高い検査が行なえる半導体装置検査用基板を安価に提供することである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、検査対象である半導体装置の複数の電極パッドとプローブ構造体上に形成された複数のプローブを個々に直接接触させて、電気的に接続しながら半導体装置を検査する半導体装置検査用基板において、前記プローブ構造体に梁あるいはダイアフラムと、プローブおよび配線が形成されたシリコンからなる基板を用い、かつ、前記プローブ構造体に少なくとも１個以上のパスコンデンサが形成されており、前記パスコンデンサは、前記シリコンからなる基板上に形成された絶縁層と、前記絶縁層の同じ側に形成されたそれぞれ１個以上の電源電極とグランド電極とから形成され、前記電源電極とグランド電極はそれぞれ前記配線のうちの電源線とグランド線に接続されている構造を用いる。また、前記少なくとも１個以上の電源電極とグランド電極は、前記シリコン基板上に形成された配線と同一の工程で作成してもよい。
【００１０】
また、少なくとも１個以上の前記パスコンデンサの電源電極とグランド電極は、それぞれと少なくとも１個以上の貫通孔を介して、前記配線のうちそれぞれ電源線とグランド線に接続する構造を用いるとよい。
【００１１】
また、前記パスコンデンサは、前記シリコンからなる基板上に直接形成された導電層、または、シリコンからなる基板上に形成された絶縁層上に形成された導電層と、前記導電層上に形成された別の絶縁層と、前記別の絶縁層上に形成された別の導電層からなり、前記導電層と前記別の導電層は、前記パスコンデンサを構成する電源電極またはグランド電極である構造を用いてもよい。また、前記パスコンデンサを構成する導電層と、別の導電層の内、少なくとも一方は、前記シリコンからなる基板上に形成された配線と同一の工程で形成してもよい。
【００１２】
また、前記配線のうち電源線とグランド線の平均配線幅が、信号線の平均配線幅に比べて大きく形成されている構造を用いてもよい。
【００１３】
また、チップ状に切断された検査対象である半導体装置と、前記半導体装置検査用基板をソケットに配置し、電気的に接続しながら半導体装置を検査する方法に用いるとよい。
【００１４】
前記半導体装置検査用基板を用いた検査工程が含まれることを特徴とした半導体装置の製造方法により、信頼性の高い半導体装置を安価に提供できる。
【００１５】
【発明の実施の形態】
本発明に係る実施例に関する説明を図を参照して説明する。
【００１６】
なお、本実施例の半導体装置の製造方法は少なくとも次の工程を有している。
【００１７】
・ウエハに多数の素子を形成する素子形成工程。
【００１８】
・複数の素子が形成されたウエハをプロービング検査(導通検査)するプロービング検査工程。
【００１９】
・複数の素子が形成されたウエハをバーンイン検査(熱負荷検査)するバーンイン検査工程。
【００２０】
以下、各工程毎にその詳細を説明する。
【００２１】
〔素子形成工程〕
素子形成は単結晶シリコンインゴットを薄くスライスして表面を鏡面研磨したウエハに対して、製造する素子の仕様毎に多数の単位工程を経て行われる。その詳細を述べることは省略するが、例えば一般的なＣ−ＭＯＳ(Complementary Metal  Oxide  Semiconductor)の場合、大きく分けて、ウエハ基板のＰ型、Ｎ型形成工程、素子分離工程、ゲート形成工程、ソース/ドレイン形成工程、配線工程、保護膜形成工程などを経て形成される。Ｐ型、Ｎ型形成工程はウエハ表面にＢやＰのイオン打ち込みを行い、後に拡散により表面上で引き延ばすものである。
【００２２】
素子分離工程は前記の表面にシリコン酸化膜を形成し、領域選択のための窒化膜パターニングを施し、パターニングされない部分の酸化膜を選択的に成長させることにより、個々を微細素子に分離するものである。
【００２３】
ゲート形成工程は前記の各素子間に厚さ数ｎｍのゲート酸化膜を形成し、その上部にポリシリコンをＣＶＤ(Chemical  Vapor  Deposition)法により堆積した後、所定寸法に加工し電極を形成するものである。
【００２４】
ソース/ドレイン形成工程は、ゲート電極形成後にＰやＢなどの不純物をイオン打ち込みし、活性化アニールによってソースドレイン拡散層を形成するものである。
【００２５】
配線工程は、Al配線や層間絶縁膜などを積み重ねることにより、前記で分離した各素子を電気的につなぎあわせる工程である。
【００２６】
保護膜形成工程は前記のようにして形成された微細素子への外部からの不純物や水分の進入を阻止したり、後に回路をパッケージングする際の機械的ストレスを緩和させるために行う工程であり、回路表面に保護膜を形成するものである。
【００２７】
一枚のウエハは厚さ数百μm、直径４インチないし８インチ程度の大きさであり、前記の工程を経てこの表面に例えばＤＲＡＭ（Dynamic  Random  Access  Memory）の場合で２００ないし４００個の回路が形成される。一つの回路の大きさは一辺数ないし十数mmであり、また一回路中には数十ないし数百の電極パッドが設けられる。各電極パッド表面は一辺数十μmの四辺形をなしている。
【００２８】
〔プロービング検査工程〕
素子形成工程で形成した各素子の電気信号の導通を検査する工程であり、通常、プローブ装置を用いて各プローブを回路中の電極パッドに一つずつ接触させることにより行う。
【００２９】
〔バーンイン検査工程〕
回路に熱的、電気的ストレスを付与して不良を加速選別する検査工程である。この工程もプロービング検査工程と同様の方法によって電極パッドに各プローブを接触させる。
【００３０】
さて、本発明に係るプロービング検査工程及びバーンイン検査工程で用いる、本発明の一実施例のプローブ構造体の構造について、図１、図２の平面図、図３、図４の断面図を用いて説明する。図１は電極側を表面とした時の平面図を図２は図１の裏面、図３は図１のＡ−Ａ’断面を示したもので、図４は図１のＢ−Ｂ’断面を示したものである。図５には
本発明の半導体装置検査用基板１は図４に示すように、中央部に個別に変形が容易な梁３が形成され、梁３には検査対象である半導体装置と電気的に導通を行うためのプローブ２が形成されている。プローブ２は検査対象である半導体装置の複数の電極パッド位置に合わせてマイクロマシニング技術により、高精度に加工されている。その位置精度は±１μｍ以下である。プローブ２の表面には電極配線５が施され、配線５は基板の貫通孔を介して、シリコン基板１９の反対側に設けた電極パッド４に接続されている。なお、前記梁には、図１に示すような両持ち梁、または図５に示すような片持ち梁のどちらの構造を用いても良い。また、両持ち梁構造と同スペースでプローブ荷重を増大させたい時は、図６のように梁の代わりにダイアフラムを用いてもよい。図１に示すように、プローブ２および梁３には金属配線からなる信号線５の他、グランド線または電源線６が形成されており、外部との電気的なやり取りを行うための２次電極パッド４に接続されている。
【００３１】
配線は、抵抗率が小さい銅が好適であり、配線の酸化を防止するためにニッケルが銅の上に形成されていても良い。プローブ先端には、パラジウムまたはロジウムをコーティングし、接触性を向上させるのが望ましい。また信号配線の配線幅は、１０μm〜３００μm程度が好ましい。配線幅を増やせば、断面積が増加するので、配線抵抗を下げられるが、静電容量が増加してしまう。逆に配線幅を減らせば、配線抵抗は上昇するが、静電容量は減少する。相互の影響を考えると、信号配線の配線幅を３０μm〜１００μmにするのが好適である。前記配線材料は１５０℃以上で溶解せず、電気的導通がある薄膜形成可能で、抵抗率が低い材料であれば他の材料を用いても良い。また、２次電極パッド表面には他の電気接続端子を導通しやすいように金がコーティングされていてもよい。
【００３２】
また、半導体装置検査用基板１のプローブ形成面には、少なくとも１個以上の電源電極１０aとグランド電極１０ｂを備え、絶縁層８とこの間のシリコン基板１を静電容量として利用し一種のパスコンデンサを形成している。なお、電源電極１０aとグランド電極１０ｂはグランド線または電源線６とそれぞれ接続されている。パスコンデンサの電極は、配線の形成工程とは別に形成してもよいし、図３で示すように、シリコン基板１９上に絶縁層８を形成し、さらにその上に導電層を形成することにより、配線および電源電極１０aとグランド電極１０ｂを同一工程で構成することもできる。
【００３３】
このように、配線およびパスコンデンサの電源電極１０a、グランド電極１０bとシリコン基板１９の間には絶縁層８を形成しているため、その間は接続されていない。そのため、配線およびパスコンデンサの電源電極１０a、グランド電極１０bを形成する導体と、シリコン基板１９の間に静電容量が存在する。このような電源電極１０aとシリコン基板１９、グランド電極１０bとシリコン基板１９の間に存在する静電容量が、シリコン基板１９を介して接続されているため、電源線とグランド線の間にこれらの直列に接続された静電容量が存在し、この静電容量がパスコンデンサとしての働きを持つこととなる。
【００３４】
この時、絶縁層８は０．５〜１０μm程度にするとよい。絶縁層８の厚さを小さくすると、パスコンデンサの静電容量を増やすことができ、形成するための時間も短縮できる。しかし、同時に信号線の静電容量が増加してしまう。動作速度が高くなればなるほど、信号線の静電容量は小さくする必要があり、絶縁層の厚さを薄くし過ぎると好ましくない。逆に絶縁層の厚さを厚くすると、パスコンデンサの静電容量が小さくなり、形成するための時間が長くなるが、信号線の静電容量は小さくできる。相互の影響を考えると、絶縁層の厚さを１〜３μmにするのが好適である。前記絶縁層は、基板にシリコンを用いる場合は、熱酸化させることで二酸化珪素を作り利用することができる。また、ポリイミド樹脂などの樹脂を用いてもよい。また、本実施例ではグランド電極と電源電極間に検査プローブが位置するため、プローブ自体に静電容量の影響を与える恐れがあるため、グランド電極及び電源電極を一方端側に形成することでプローブへの影響を取り除ける。
【００３５】
本実施例では、基板に用いているシリコンは、導電性であることが望ましい。これは、本実施例のパスコンデンサは、電源電極１０aとシリコン基板１９の間の静電容量と、シリコン基板１９とグランド電極１０bの間の静電容量を、シリコン基板１９により直列に接続することにより形成されており、パスコンデンサ中に直列に存在する抵抗は、小さいほど好適なためである。シリコン基板は、一般には、１Ωcm以下の抵抗率を持つものから、１０5Ωcm程度の抵抗率のものまで存在するが、本実施例においては１０Ωcm程度以下のものが好適である。また、前記信号線またはグランド線などの表面には保護膜(図示せず)としてポリイミド樹脂または二酸化珪素や窒化珪素などの材料が形成されている。
【００３６】
半導体装置検査用基板を本実施例のように構成することで、検査対象である半導体装置の電源、グランドと、パスコンデンサの電源、グランド間の距離が小さくできるので、この間のインダクタンスも小さくできる。従って、半導体装置の検査時に生じる電源、グランド間の過渡電流を、効率よくパスコンデンサから供給でき、より高い動作周波数でも、ノイズの発生や誤動作のない正確な検査が可能となる。また、パスコンデンサ１０を配線と同一工程で形成すると、パスコンデンサを形成するために余分な工程を増やす必要がなくなり、より低コスト化が図れる。
【００３７】
次に、図２を用いて他の実施例を説明する。本実施例では、半導体装置検査用基板１のプローブ形成面の反対面には図２に示すように、パスコンデンサ電極１０ｃ、１０ｄが形成され、このパスコンデンサ電極と、グランド線または電源線６が貫通孔７を介してグランド電極１０ｂや電源電極１０ａとそれぞれつながっている。このように裏面にパスコンデンサを形成すると、より広い面積のコンデンサ電極を形成でき、静電容量を大きくすることができるので、よりノイズの発生や誤動作が少なく、高い動作周波数での検査が可能になる。また、可能なら全ての電源、グランド配線毎に貫通穴を設けて、パスコンデンサに接続した方が、ノイズの発生をより抑制できるので望ましい。もし、電圧の異なる複数の電源、グランドが必要な場合や、電圧は同一でも内部回路とデータピンなど入出力用の回路とで、電源、グランドを分離する事が要求される場合には、図２の電極１０ｃ、１０ｄを分割し、それぞれ対応する電源、グランド配線と貫通孔で接続すればよい。
【００３８】
図２ではパスコンデンサの電極は、いずれもプローブ形成面の反対側に設けてあるが、図９、図１０に示すように、プローブ形成面に設けてもよい。この場合、チップ上の回路とパスコンデンサが短絡するのを防止するための絶縁層をパスコンデンサ上に設けるのが望ましい。
【００３９】
また、表面の電極と裏面電極間をコンデンサとして利用できることは言うまでもない。
【００４０】
本発明の他の実施例を図７、図８の断面図を用いて説明する。本実施例は、シリコンからなる基板１上に絶縁層８、１７と電極となる導体層１０ｅ、１０ｆを、図のように複数積層させてパスコンデンサを形成したものである。すなわち、電極１０ｅをグランド電極、とし、電極１０ｆを電源電極として、その間の絶縁層を容量して作用するように配置したものである。例えば、その際パスコンデンサの電極１０ｅ、あるいは１０ｆのうち、一方は配線と同じ工程で形成するのが好適である。本実施例によれば、第１の絶縁層８とは別の第２絶縁層１７の厚さと、電極面積に応じて静電容量を可変でき、所望のパスコンデンサを形成できる。従って、図１の実施例に比べ、より自由にパスコンデンサの静電容量を設計できる利点と、よりパスコンデンサの電極面積を小さくできる利点がある。
【００４１】
図７では、パスコンデンサの電極のうち、シリコン基板１９に近い側の電極１０ｅを配線と同じ工程で形成した。これに対して、図８に示すように、絶縁基板８上に電極１０ｅを形成した後、第２の絶縁基板１７を全体を覆うように形成し、絶縁基板１７上に電極と配線とを同時に形成してもよい。このような構成にすると、対向するシリコン基板との距離が増加するので、より信号線の静電容量を低減できる。
【００４２】
また図示しないが、プローブ形成面の裏側のパスコンデンサを、絶縁層と導体層を複数積層させて形成すると、静電容量が増加するので好適である。
【００４３】
また、さらに別の一実施例について示す。図１のように、電源線およびグランド線６の平均配線幅を信号線５の平均配線幅よりも大きく形成してもよい。本実施例によれば、電源線、グランド線の面積が増加するため、静電容量が増加し、それがパスコンデンサとしての働きを持つようになる。この構成により、グランド線と電源線の抵抗を下げることもでき、電源電圧の降下を少なくできるので、より安定した検査が行なえる。
【００４４】
前記のいくつかの実施例について、図１に示すように、それぞれ組み合わせて行うことで、よりパスコンデンサの効果を高めることができる。
【００４５】
次にバーンイン検査に本発明の半導体装置検査用基板を流用した実施例について述べる。
【００４６】
図１１は本発明の一実施例に関する斜視図を示したものである。開閉がワンタッチで行えるソケット１４の中にはプローブ２などが形成された半導体装置検査用基板１がソケットに挿入されている。検査対象である半導体装置１１は電極パッドがプローブと接触するような配置でソケット１４の中に導入され、押圧治具１３によって固定される。なお、ソケット１４aは前記に述べたワンタッチ開閉部である。より詳細な構造を図１２の断面図を用いて説明する。
【００４７】
ソケット１４の内部には半導体装置検査用基板１が補強板１５の上に配置されている。補強板１５は絶縁物で構成されるのが好ましいが、半導体装置検査用基板に形成されたパスコンデンサ１０の表面には前述したように絶縁性の保護膜が形成されているため、金属を用いてもかまわない。ソケット１４aによってソケットを閉めると押圧治具１３によって検査対象である半導体装置１１が押圧され、半導体装置検査用基板１の両持ち梁３が変形することにより一定の加圧力を検査対象である半導体装置１１の電極パッド１２に与える。電気的には検査対象である半導体装置１１の電極パッド１２とプローブ２がコンタクトし、信号線５、及び、電源線あるいはグランド線６と２次電極パッド４を介して電気接続ピン１６につながる。
【００４８】
以上のようにパッキングされたソケット１４を図１３に示すように、バーンインボード１８上に複数個配置し検査を行う。前記バーンインボード１８は内部に多層配線が形成されており、ソケット１４下面から露出している電気接続ピン１６と電気的に接続できる接続口が設けられている。
【００４９】
また、本発明の半導体装置検査用基板を用いた検査装置はバーンイン検査のみならず、最終検査にもそのまま用いることが可能である。そのため、検査用基板を交換する必要がないので、検査時間の短縮化によるコスト低減が図れる。
【００５０】
また、本発明はプローブの位置を変更するだけで、各種の半導体装置または半導体デバイスに適用することが可能であり、ＤＲＡＭ、マイコン、システムＬＳＩの検査に適用することができる。
【００５１】
【発明の効果】
本発明の半導体装置検査用基板によれば、半導体装置製造工程の一工程である電気的特性検査において、検査対象の半導体装置の電源、グランドの直近に、複雑な工程を経ることなく、パスコンデンサを配置できるので、高い動作周波数の検査でもノイズの発生を極力抑制して、正確で安定した検査を行なうことができ、それにより低コストで信頼性の高い半導体デバイスを提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例に関する平面図である。
【図２】図１の裏面図である。
【図３】図１の１断面図である。
【図４】図１の他の１断面図である。
【図５】本発明の他の実施例に関する平面図である。
【図６】本発明のさらに他の実施例に関する平面図である。
【図７】本発明のさらに他の実施例に関する断面図である。
【図８】本発明のさらに他の実施例に関する断面図である。
【図９】本発明のさらに他の実施例に関する平面図である。
【図１０】図９の1断面図である。
【図１１】本発明の一実施例に関する斜視図である。
【図１２】本発明の一実施例に関する装置断面図である。
【図１３】本発明の一実施例に関するバーンインボード図である。
【符号の説明】
１…半導体装置検査用基板、２…プローブ、３…梁、４…２次電極パッド、５…信号線、６…グランド線または電源線、７…貫通孔、８…絶縁層、10…パスコンデンサ、11…半導体装置、12…半導体装置の電極パッド、13…押圧治具、14…ソケット、15…補強板、16…電気接続ピン、17…第2絶縁層、18…バーンインボード、19…シリコン基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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