(57)【特許請求の範囲】
【請求項１】
外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置であって、
エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、
前記エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、
前記ゲート手段の出力によって活性化されたとき、前記内部信号を前記メモリ手段のデータ書き込み入力に結合するバッファ手段とを備え、
前記バッファ手段を介して前記内部信号を前記データ書き込み入力から前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれたデータを外部に読み出して該データの変化点を検出することによって、前記内部信号の周期の測定を行うことができるように構成されていることを特徴とするメモリ装置。
【請求項２】
外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置であって、
エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、
前記エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、
前記ゲート手段の出力によって活性化されたとき、前記複数の内部信号を前記メモリ手段のビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合する複数のバッファ手段とを備え、
前記各バッファ手段を介して、前記複数の内部信号を前記複数のデータ書き込み入力中の任意の入力からそれぞれ前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれた複数のデータを外部に読み出してそれぞれのデータの変化点を検出することによって、前記複数の内部信号のそれぞれの周期またはそれぞれの二つの内部信号間の位相差の測定を行うことができるように構成されていることを特徴とするメモリ装置。
【請求項３】
外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置において、
エントリ情報が入力されたとき、前記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生してバッファ手段を活性化することによって、該バッファ手段を介して前記内部信号を前記メモリ手段のデータ書き込み入力に結合して前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれたデータを外部に読み出して該データの変化点を検出することによって、前記内部信号に関する測定を行うことを特徴とするメモリ装置の試験方法。
【請求項４】
前記内部信号に関する測定が、該内部信号の周期であることを特徴とする請求項３記載のメモリ装置の試験方法。
【請求項５】
外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置において、
エントリ情報が入力されたとき、前記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生して前記各内部信号発生手段に対応するそれぞれのバッファ手段を活性化することによって、該各バッファ手段を介して前記複数の内部信号を前記メモリ手段のビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合して前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれた複数のデータを外部に読み出してそれぞれのデータの変化点を検出することによって、前記複数の内部信号に関する測定を行うことを特徴とするメモリ装置の試験方法。
【請求項６】
前記内部信号に関する測定が、前記メモリ装置が有する複数の内部信号発生手段からのそれぞれの内部信号の周期であることを特徴とする請求項５記載のメモリ装置の試験方法。
【請求項７】
前記内部信号の周期が、前記メモリ手段から書き込まれたデータを読み出して該データにおける隣接する二つの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴とする請求項４又は６記載のメモリ装置の試験方法。
【請求項８】
前記内部信号に関する測定が、前記メモリ装置が有する二つの内部信号発生手段からのそれぞれの内部信号間の位相差であることを特徴とする請求項５記載のメモリ装置の試験方法。
【請求項９】
前記二つの内部信号間の位相差が、前記メモリ手段から書き込まれた二つのデータを読み出して該両データの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴とする請求項８記載のメモリ装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デバイスの内部に、外部からの信号に非同期で一定周期の内部信号を発生する回路を備えた半導体記憶装置等のメモリ装置、及びこの種メモリ装置の試験方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）プロセスの揮発性メモリセルを使用したデバイスでは、セルホールド起因のデータ破壊を防止するために、リフレッシュ動作を必要とするが、製品によっては、外部からのリフレッシュ制御を必要とせずに、デバイス内部において自動的にリフレッシュ制御を行うものがある。
このようなメモリ装置においては、通常、デバイス内部に一定周期の信号（内部信号）を発生する回路を備えていて、この内部信号の周期をもとに、メモリセルのリフレッシュ動作を制御するようにしている。
このようなメモリ装置の内部信号の周期は、デバイスの諸特性及び回路マージン左右するクリティカルな信号として使用されている場合も多く、このような場合には、通常、内部信号の波形をテストモード等で外部に出力して、評価，解析等に使用している。
【０００３】
従来、このような、メモリ装置の内部信号の周期の測定を行う場合には、メモリ装置内のテスト回路部を用いて、メモリの外部測定用ピンに内部回路からの被測定信号を出力し、これにオシロスコープ等の波形測定器を接続して、周期の測定を行うようにしていた。
そして、この場合のメモリ装置内のテスト回路部は、メモリ装置の構成に対して追加した、エントリ回路部及びスイッチ（ＳＷ）回路によって構成されていた。
【０００４】
図１８は、従来のメモリ装置の構成例を示したものであって、説明を簡単にするために、リフレッシュのための回路部分を省略した、ＳＲＡＭ（Static Random Access Memory ）としての回路構成を例示している。
従来のメモリ装置は、図１８に示すように、ワード選択用アドレスピン群１と、ディジット選択用アドレスピン群２と、Ｉ／Ｏピン群３と、／ＣＳピン４と、／ＷＥピン５と、／ＯＥピン６と、エントリピン７と、測定ピン８と、アンド（ＡＮＤ）回路９と、アンド（ＡＮＤ）回路１０と、アンド（ＡＮＤ）回路１１と、ロウアドレスバッファ部１２と、ロウデコーダ部１３と、カラムアドレスバッファ部１４と、カラムデコーダ部１５と、メモリセルアレイ部１６と、データ入力（ＤＩＮ）バッファ１７と、入力コントロール部１８と、ライトアンプ回路部１９と、センスアンプ回路部２０と、出力コントロール部２１と、内部信号発生回路部２２と、エントリ回路部２３と、スイッチ（ＳＷ）回路２４とから概略構成されている。
これらのうち、エントリピン７，測定ピン８，内部信号発生回路部２２，エントリ回路部２３，スイッチ回路２４は、テスト回路部１００を形成している。
【０００５】
ワード選択用アドレスピン群１，ディジット選択用アドレスピン群２，Ｉ／Ｏピン群３，／ＣＳピン４，／ＷＥピン５，／ＣＥピン６は、ＳＲＡＭの外部入出力ピンを形成している。
ワード選択用アドレスピン群１は、複数ビットからなるワード線選択用ロウアドレスデータを入力する。ディジット選択用アドレスピン２は、複数ビットからなるディジット線選択用カラムアドレスデータを入力する。Ｉ／Ｏ（データ入出力）ピン群３は、メモリセルアレイ部１６に対する書き込みデータを入力し、メモリセルアレイ部１６からの読み出しデータを出力する。／ＣＳ（チップセレクト）ピン４は、メモリ装置の各部を動作状態にするためのチップセレクト信号を入力する。
／ＷＥ（ライトイネーブル）ピン５は、メモリセルアレイ部１６に対して、データの書き込み動作と読み出し動作とを選択するためのライトイネーブル信号を入力する。／ＯＥ（アウトプットイネーブル）ピン６は、読み出しデータを出力するための出力イネーブル信号を入力する。エントリピン７は、テスト回路を活性化するためのエントリ条件を入力する。測定ピン８は、測定のために、内部波形を出力する。
【０００６】
アンド回路９は、／ＣＳピン４の入力と／ＷＥピン５の入力とがともにロウ（ＬＯＷ）レベルのとき、ハイ（ＨＩＧＨ）レベルの出力を発生し、それ以外のとき、ロウレベルの出力を発生する。アンド回路１０は、／ＣＳピン４の入力がロウレベルで／ＷＥピン５の入力がハイレベルのとき、ハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。アンド回路１１は、／ＯＥピン６の入力がロウレベルで、アンド回路１０の出力がハイレベルのとき、ハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。
ロウアドレスバッファ部１２は、ワード選択用アドレスピン群１からのロウアドレスデータをバッファリングした出力を発生する。ロウデコーダ部１３は、複数ビットからなるロウアドレスデータをデコードしてワード線を選択する。カラムアドレスバッファ部１４は、ディジット選択用アドレスピン群２からのカラムアドレスデータをバッファリングした出力を発生する。カラムデコーダ部１５は、複数ビットからなるカラムアドレスデータをデコードしてディジット線を選択する。
【０００７】
メモリセルアレイ部１６は、ワード線とディジット線とに対応してマトリクス状に配列された複数のメモリセルを備え、選択されたワード線とディジット線の交点にあるメモリセルが、書き込み又は読み出し可能な状態になる。
データ入力バッファ１７は、アンド回路９の出力がハイレベルのとき、Ｉ／Ｏピン群３からの入力データをバッファリングした出力を発生する。入力コントロール部１８は、アンド回路９の出力がハイレベルのとき、データ入力バッファ１７からの入力データを出力する。
ライトアンプ回路部１９は、アンド回路９の出力がハイレベルのとき、入力コントロール部１８からの出力を増幅して、選択されたディジット線に出力する。センスアンプ回路部２０は、アンド回路１０の出力がハイレベルのとき、ディジット線からの入力を増幅して出力する。出力コントロール部２１は、アンド回路１１の出力がハイレベルのとき、センスアンプ回路部２０からの入力を、Ｉ／Ｏピン群３に出力する。
【０００８】
内部信号発生回路部２２は、外部からの信号に対して非同期で、一定周期の内部信号を発生する。ここで、外部からの信号とは、メモリ装置に対して電源以外に外部から入力される信号であって、例えば、Ｉ／Ｏピン群，アドレスピン群，／ＣＳピン，／ＯＥピン，エントリピンから入力される信号等がある。
エントリ回路部２３は、エントリピン７からの入力情報が、エントリ条件を満たしているか否かを判断して、条件を満たしているとき、ハイレベルの出力を発生する。スイッチ回路２４は、エントリ回路部２３の出力がハイレベルのとき、内部信号発生回路部２２からの内部信号を測定ピン８に出力する。
【０００９】
次に、図１８，図１９を参照して、従来のテスト回路を含むメモリ装置の構成と機能を説明する。
以下においては、従来のメモリ装置について、説明を簡単にするため、リフレッシュのための回路部分を省略した、ＳＲＡＭとしての回路構成と回路動作とを簡単に説明する。
通常、ＳＲＡＭは外部入出力ピンとして、アドレスピン群（ワード選択用アドレスピン群１，ディジット選択用アドレスピン群２）と、Ｉ／Ｏピン群３と、／ＣＳピン４と、／ＷＥピン５と、／ＯＥピン６とを備えている。
【００１０】
／ＣＳピン４の入力が、ハイレベルのときは、ＳＲＡＭは非選択状態であり、他のピンがいかなる状態であっても、メモリセルアレイ部１６におけるメモリセルへの書き込みと読み出しは、一切行われない。
逆に、／ＣＳピン４の入力が、ロウレベルのときは、ＳＲＡＭは選択状態であって、／ＷＥピン５の入力がハイレベルのときは、読み出し状態となり、このとき、アドレスピン群が選択しているアドレスに対応するメモリセルから、データの読み出しを行う。また、／ＷＥピン５の入力がロウレベルのときは、書き込み状態となり、このとき、アドレスピン群が選択しているアドレスに対応するメモリセルに対して、Ｉ／Ｏピン群３からのデータの書き込みを行う。
また、読み出し状態において、／ＯＥピン６の入力がロウレベルのときのみ、メモリセルからの読み出しデータが、Ｉ／Ｏピン群３から外部に出力され、／ＯＥピン６の入力がハイレベルのときは、Ｉ／Ｏピン群３から外部への出力は、ハイインピーダンス状態である。
【００１１】
通常、ＳＲＡＭ装置においては、上述のような動作を実現するために、以下のような回路構成をとっている。
まず、アドレスの選択に関する回路ブロックについて説明する。アドレスピン群は、ワード線の選択を行うためのピン群（ワード選択用アドレスピン群１）と、ディジット線の選択を行うためのピン群（ディジット選択用アドレスピン群２）とに分かれる。ワード選択用アドレスピン群１は、ロウアドレスバッファ部１２を介してロウデコーダ部１３に接続され、ロウデコーダ部１３はメモリセルアレイ部１６内のワード線の選択を行う。また、ディジット選択用アドレスピン群２は、カラムアドレスバッファ部１４を介してカラムデコーダ部１５に接続され、カラムデコーダ部１５はメモリセルアレイ部１６内のディジット線の選択を行う。
【００１２】
次に、書き込み動作に関連する回路ブロックについて説明する。Ｉ／Ｏピン群３は、データ入力バッファ１７の入力と接続され、データ入力バッファ１７の出力は、入力コントロール部１８の入力に接続され、さらに、入力コントロール部１８の出力は、ライトアンプ回路部１９の入力に接続されている。
Ｉ／Ｏピン群３から入力されたデータは、データ入力バッファ１７及び入力コントロール部１８を介して、ライトアンプ回路部１９へ伝達され、ライトアンプ回路部１９で増幅されたデータは、カラムアドレスに応じて選択されたディジット線上に出力される。これによって、メモリセルアレイ部１６内の選択されたディジット線上に接続されているメモリセルのうち、ワード線が選択されているメモリセルに対して、データの書き込みが行われる。
【００１３】
次に、読み出し動作に関連する回路ブロックについて説明する。センスアンプ回路部２０の出力は出力コントロール部２１の入力に接続され、出力コントロール部２１の出力はＩ／Ｏピン群３に接続されている。これによって、メモリセルアレイ部１６内の選択されたワード線上のメモリセルのデータはディジット線に出力され、さらに、選択されているディジット線上のデータは、センスアンプ回路部２０に伝達され、センスアンプ回路部２０で増幅されたデータは、出力コントロール部２１を介して、Ｉ／Ｏピン群３から外部へ出力される。
【００１４】
また、書き込み状態と読み出し状態とを判別するために、アンド回路９とアンド回路１０とを備えている。アンド回路９とアンド回路１０には、／ＣＳピン４と／ＷＥピン５からの信号が接続されていて、書き込み状態時には、アンド回路９の出力（ａ）がハイレベルになり、読み出し状態時には、アンド回路１０の出力（ｂ）がハイレベルになるとともに、それ以外の状態では、アンド回路９，アンド回路１０の出力がロウレベルになるように構成されている。
さらに、読み出しデータを外部に出力する状態（ＤＯＵＴ出力状態）か否かを判別するために、アンド回路１１を備えている。アンド回路１１の入力には、アドレス回路１０の出力（ｂ）と／ＯＥピン６からの信号とが接続されていて、アンド回路１１の出力は、ＤＯＵＴ出力状態時のみハイレベルとなり、それ以外の状態ではロウレベルになるように構成されている。
【００１５】
アンド回路９の出力（ａ）は、データ入力バッファ１７と入力コントロール部１８とライトアンプ回路部１９とに接続されていて、出力（ａ）がハイレベルのとき、すなわち、書き込み動作時には、データ入力バッファ１７と入力コントロール部１８とライトアンプ回路部１９とを活性化するとともに、選択されているディジット線とライトアンプ回路部１９とを接続状態にする。
一方、アンド回路１１の出力（ｃ）は、出力コントロール部２１に接続されていて、出力（ｃ）がハイレベルのとき、すなわち、ＤＯＵＴ出力状態では、出力コントロール部２１が活性化されるが、それ以外の状態では、出力コントロール部２１が非活性化されるように構成されている。また、アンド回路１０の出力（ｂ）は、センスアンプ回路部２０に接続されていて、読み出し動作時には、センスアンプ回路部２０を活性化するとともに、選択されているディジット線とセンスアンプ回路部２０とを接続状態にする。
また、／ＣＳピン４からの信号は、ロウアドレスバッファ部１２とカラムアドレスバッファ１４とに接続されていて、ＳＲＡＭが非選択状態時には、ロウアドレスバッファ部１２とカラムアドレスバッファ１４とは、非活性化されるので、ワード線とディジット線の選択は行われない。
【００１６】
テスト回路部１００は、テスト回路を活性化するための指示（エントリ情報）を、外部からエントリ回路部２３に入力するためのエントリピン７を備えている。エントリ回路部２３は、エントリピン７からの入力情報が、テスト回路を活性化するための条件（エントリ条件）を満たしているか否かを判断する回路部であって、エントリ回路部２３は、エントリピン７への入力が、エントリ条件を満たしたときのみハイレベルを出力し、それ以外の場合にはロウレベルを出力する。後段の回路は、エントリ回路部２３の出力がハイレベルのとき、テスト回路が活性化された状態（エントリ状態）になり、ロウレベルのときは、テスト回路が非活性化された状態（非エントリ状態）になることを想定して構成されている。
【００１７】
エントリ回路部２３の出力（ｄ）は、スイッチ回路２４に接続されていて、スイッチ回路２４の出力の制御を行う。スイッチ回路２４の入力は、内部信号発生回路部２２に接続されており、スイッチ回路２４の出力は、外部からの被測定信号を測定するための測定ピン８に接続されている。
エントリ回路部２３の出力（ｄ）がハイレベルのとき、すなわち、エントリ状態時には、スイッチ回路２４は、内部信号発生回路部２２の出力である被測定信号を、測定ピン８に出力する。一方、通常動作状態時、すなわち、エントリ回路部２３の出力（ｄ）がロウレベルのときは、スイッチ回路２４の出力は、ハイインピーダンス状態となる。
測定ピン８の出力は、オシロスコープ等の波形測定器に接続されて、被測定信号の周期の測定が行われる。
【００１８】
【発明が解決しようとする課題】
従来、内部信号発生回路部２２からの被測定信号の周期測定は、測定ピン８にオシロスコープ等の波形測定器を接続することによって行われていた。しかしながら、このようなオシロスコープ等による測定方法は、設計，試作段階における評価レベルでの判定には有効であるが、量産段階でのメモリ装置の試験，選別に使用することは、必ずしも現実的ではなく、実現困難である。
また、内部信号の周期には、製造プロセスに起因するばらつきがあるが、これによって、装置の設計目標から大きく外れた場合には、製品であるメモリ装置自体が不良品となることがあり得る。そのため、製品の内部信号の周期が設計目標から大きく外れた場合に発生するメモリ装置の不具合を予め想定して、このような状態を再現するような方法で試験を行う必要があり、試験が煩雑になるという問題がある。
【００１９】
また、メモリ装置において、外部からの信号に非同期で動作する内部信号の測定を、メモリ装置の試験を行うためのメモリテスタを使用して行うことは困難であるという問題があった。
図１９は、メモリテスタによる出力信号波形の変化時間の測定の例として、ＴＡＡ（アドレスの変化の発生から、セルデータの出力までの時間）の測定方法について説明するものである。
メモリ装置の読み書きの試験を行うファンクション試験を行う際に、読み出し状態におけるアドレスの変化発生時をスタート時刻（０Ｓ）として、順次、ストローブ設定時間（判定時間）を変化させてゆくと、セルからのデータがまだ出力されていないタイミングまでは、メモリテスタの判定結果はＦＡＩＬであり、セルからのデータが出力された後は、ＰＡＳＳとなる。
このように、メモリテスタの判定結果がＦＡＩＬからＰＡＳＳに変化する時間によって、ＴＡＡを測定することができる。
【００２０】
しかしながら、ファンクション試験によって測定可能な信号は、メモリテスタからメモリデバイスへ入力される信号の変化（ここではアドレスの変化）を基準として、一定時間内に出力される信号であって、外部からの信号に非同期の信号に対しては、メモリテスタ上での測定の基準となる時間（０Ｓ）の設定ができないため、試験を行うことができない。
さらに、ストローブ時間の変更を行うためには、前回の測定時と次回の測定時とで、測定開始時間を設定するためにメモリテスタからデバイスに入力されるアドレス変化のパターンを変える必要があるが、これによって、ストローブ時間の変更後には、変更前とは全く異なる時間軸によって測定を行うことになるため、単純に測定を行うことができない。
【００２１】
このように、メモリデバイスの内部に、外部からの信号に非同期で、一定周期の内部信号を発生する回路を備えたメモリ装置の場合、従来のメモリテスタによる試験では、メモリテスタ本来の機能及び測定方法によっては、上述のような信号の周期や位相差の測定を行うことは困難であるという問題があった。
【００２２】
この発明は上述の事情に鑑みてなされたものであって、メモリデバイスの内部に、外部からの信号に非同期で、一定周期の信号を発生する回路を備えたメモリ装置の場合であっても、被測定信号の周期の測定が可能な、メモリ装置及びメモリ装置の試験方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明はメモリ装置に係り、外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置であって、  エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、前記エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、前記ゲート手段の出力によって活性化されたとき、前記内部信号を前記メモリ手段のデータ書き込み入力に結合するバッファ手段とを備え、
前記バッファ手段を介して前記内部信号を前記データ書き込み入力から前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれたデータを外部に読み出して該データの変化点を検出することによって、前記内部信号の周期の測定を行うことができるように構成されていることを特徴としている。
【００２４】
また、請求項２記載の発明はメモリ装置に係り、外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置であって、
エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、前記エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、前記ゲート手段の出力によって活性化されたとき、前記複数の内部信号を前記メモリ手段のビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合する複数のバッファ手段とを備え、
前記各バッファ手段を介して、前記複数の内部信号を前記複数のデータ書き込み入力中の任意の入力からそれぞれ前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれた複数のデータを外部に読み出してそれぞれのデータの変化点を検出することによって、前記複数の内部信号のそれぞれの周期またはそれぞれの二つの内部信号間の位相差の測定を行うことができるように構成されていることを特徴としている。
【００２５】
また、請求項３記載の発明はメモリ装置の試験方法に係り、外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置において、
エントリ情報が入力されたとき、上記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ上記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生してバッファ手段を活性化することによって、該バッファ手段を介して上記内部信号を上記メモリ手段のデータ書き込み入力に結合して上記メモリ手段に書き込んだのち、該メモリ手段から書き込まれたデータを外部に読み出して該データの変化点を検出することによって、上記内部信号に関する測定を行うことを特徴としている。
【００２６】
また、請求項４記載の発明は、請求項３記載のメモリ装置の試験方法に係り、上記内部信号に関する測定が、該内部信号の周期であることを特徴としている。
【００２７】
また、請求項５記載の発明は、メモリ装置の試験方法に係り、外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置において、
エントリ情報が入力されたとき、上記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ上記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生して上記各内部信号発生手段に対応するそれぞれのバッファ手段を活性化することによって、該各バッファ手段を介して上記複数の内部信号を上記メモリ手段のビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合して上記メモリ手段に書き込んだのち、該メモリ手段から書き込まれた複数のデータを外部に読み出してそれぞれのデータの変化点を検出することによって、上記複数の内部信号に関する測定を行うことを特徴としている。
【００２８】
また、請求項６記載の発明は、請求項５記載のメモリ装置の試験方法に係り、上記内部信号に関する測定が、上記メモリ装置が有する複数の内部信号発生手段からのそれぞれの内部信号の周期であることを特徴としている。
【００２９】
また、請求項７記載の発明は、請求項４又は６記載のメモリ装置の試験方法に係り、上記内部信号の周期が、上記メモリ手段から書き込まれたデータを読み出して該データにおける隣接する二つの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴としている。
【００３０】
また、請求項８記載の発明は、請求項５記載のメモリ装置の試験方法に係り、上記内部信号に関する測定が、上記メモリ装置が有する二つの内部信号発生手段からのそれぞれの内部信号間の位相差であることを特徴としている。
【００３１】
また、請求項９記載の発明は、請求項８記載のメモリ装置の試験方法に係り、上記二つの内部信号間の位相差が、上記メモリ手段から書き込まれた二つのデータを読み出して該両データの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴としている。
【００３２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例であるメモリ装置の構成を示すブロック図、図２は、本実施例のメモリ装置における、書き込み時の各部信号のタイミングを示す図、図３は、本実施例のメモリ装置における、書き込み時のアドレスとデータを示す図、図４は、本実施例のメモリ装置における、読み出し時の各部信号のタイミングを示す図、図５は、本実施例のメモリ装置における、読み出し時のアドレスとデータを示す図、図６は、本実施例のメモリ装置における、データが変化したときの書き込み条件を示す図、図７は、本実施例のメモリ装置における、周期測定時の測定精度を示す図、図８は、本実施例のメモリ装置における、周期測定時の測定限界を示す図である。
【００３３】
この例のメモリ装置は、図１に示すように、ワード選択用アドレスピン群１と、ディジット選択用アドレスピン群２と、Ｉ／Ｏピン群３と、／ＣＳピン４と、／ＷＥピン５と、／ＯＥピン６と、エントリピン７と、アンド（ＡＮＤ）回路９と、アンド（ＡＮＤ）回路１０と、アンド（ＡＮＤ）回路１１と、ロウアドレスバッファ部１２と、ロウデコーダ部１３と、カラムアドレスバッファ部１４と、カラムデコーダ部１５と、メモリセルアレイ部１６と、データ入力（ＤＩＮ）バッファ１７と、入力コントロール部１８と、ライトアンプ回路部１９と、センスアンプ回路部２０と、出力コントロール部２１と、内部信号発生回路部２２と、エントリ回路部２３と、アンド（ＡＮＤ）回路２５と、アンド（ＡＮＤ）回路２６と、インバータ２７と、内部信号用バッファ２８とから概略構成されている。
【００３４】
これらのうち、ワード選択用アドレスピン群１，ディジット選択用アドレスピン群２，Ｉ／Ｏピン群３，／ＣＳピン４，／ＷＥピン５，／ＯＥピン６，エントリピン７，アンド（ＡＮＤ）回路９，アンド（ＡＮＤ）回路１０，アンド（ＡＮＤ）回路１１，ロウアドレスバッファ部１２，ロウデコーダ部１３，カラムアドレスバッファ部１４，カラムデコーダ部１５，メモリセルアレイ部１６，データ入力（ＤＩＮ）バッファ１７，入力コントロール部１８，ライトアンプ回路部１９，センスアンプ回路部２０，出力コントロール部２１，内部信号発生回路部２２及びエントリ回路部２３の構成と機能は、図１８に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
エントリピン７，内部信号発生回路部２２，エントリ回路部２３及び内部信号用バッファ２８は、この例におけるテスト回路部１００Ａを構成している。
【００３５】
アンド回路２５は、アンド回路９の出力とインバータ２７の出力がともにハイレベルのときハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。アンド回路２６は、アンド回路９の出力とエントリ回路部２３の出力がともにハイレベルのときハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。インバータ２７は、エントリ回路部２３の出力の極性を反転した出力を発生する。内部信号用バッファ２８は、内部信号発生回路部２２の出力をバッファリングした出力を発生する。
【００３６】
次に、図１を参照して、この例のメモリ装置の構成と機能を説明する。
最初に、この例のメモリ装置について、説明を簡単にするために、リフレッシュのための回路部分を省略した、ＳＲＡＭとしての回路構成と回路動作とを説明する。
この例のメモリ装置は、図１８に示された従来例のメモリ装置と比較すると、エントリ回路部２３の出力（ｄ）によって制御されるスイッチ回路２４と、スイッチ回路２４を介して内部信号発生回路部２２からの内部信号を外部に出力する測定ピン８とを欠くとともに、内部信号発生回路部２２からの内部信号を、アンド回路２６の出力に応じて入力コントロール部１８に供給するための内部信号用バッファ２８を有し、また、データ入力バッファ１７の動作を、アンド回路２５の出力に応じて制御するようになっている点において異なっている。
ここで、アンド回路２６は、エントリ回路部２３の出力（ｄ）と、アンド回路９の出力（ａ）がともにハイレベルのとき、ハイレベルの出力を発生して、内部信号用バッファ２８を活性化し、アンド回路２５は、エントリ回路部２３の出力（ｄ）を反転するインバータ２７の出力（ｅ）と、アンド回路９の出力（ａ）がともにハイレベルのとき、ハイレベルの出力を発生して、データ入力バッファ１７を活性化するものである。
【００３７】
図１において、アンド回路９の出力（ａ）は、入力コントロール部１８とライトアンプ回路部１９に接続されており、また、エントリ回路部２３の出力（ｄ）をインバータ２７を介して反転した出力（ｅ）とともに、アンド回路２５の入力に接続されている。
通常のＳＲＡＭの使用状態（テスト回路を非活性化した状態）では、インバータ２７の出力（ｅ）はハイレベルに固定されているので、アンド回路２５の出力（ｆ）は、アンド回路９の出力（ａ）に従って同相で変化する。
アンド回路９の出力（ａ）がハイレベルのとき、すなわち書き込み動作時には、入力コントロール部１８が活性化されるとともに、選択されているディジット線とライトアンプ回路部１９とが接続状態になり、さらに、エントリ回路部２３の出力（ｄ）がロウレベルとなる非エントリ状態で、アンド回路２５の出力（ｆ）によって、データ入力バッファ１７が活性化される。
【００３８】
一方、アンド回路１１の出力（ｃ）は、出力コントロール部２１に接続されていて、出力（ｃ）がハイレベルのとき、すなわちＤＯＵＴ出力状態時には、出力コントロール部２１が活性化され、それ以外のときは、出力コントロール部２１は非活性化されるように構成されている。
また、アンド回路１０の出力（ｂ）は、センスアンプ回路部２０にも接続されていて、読み出し状態時には、センスアンプ回路部２０を活性化するとともに、選択されているディジット線とセンスアンプ回路部２０とを接続状態にする。
また、／ＣＳピン５からの信号は、ロウアドレスバッファ部１２とカラムアドレスバッファ部１４とに接続されていて、ＳＲＡＭが非選択状態時には、ロウアドレスバッファ部１２とカラムアドレスバッファ部１４は非活性化されるので、ワード線及びディジット線の選択は行われない。
【００３９】
この例のメモリ装置において、テスト回路を使用して測定を行う内部信号発生回路部２２の出力である内部信号（被測定信号）は、各メモリ装置製品のさまざまな回路ブロックに接続されて、それぞれの内部回路の入力及び制御に使用されていて、実際には、内部信号発生回路部２２の出力の使用方法は、各メモリ装置製品ごとに異なっている。このような内部信号としては、例えばメモリセルのリフレッシュを行わせるための信号や、その他メモリ装置の内部制御のために必要な各種信号等があるが、本発明の説明においては、内部信号発生回路部２２の出力の使用方法は、特に意味を有しないため、内部信号発生回路部２２の出力の接続先，出力の使用方法に関しては、ここでは特に触れないものとする。
【００４０】
次に、図１を参照して、この例のメモリ装置における、テスト回路部の回路構成について説明する。
内部信号発生回路部２２からの被測定信号は、内部信号用バッファ２８の入力に接続されており、内部信号用バッファ２８の出力は、入力コントロール部１８の入力に接続されている。
テスト回路部１００Ａは、テスト回路を活性化するための条件（エントリ条件）を、外部からエントリ回路部２３に入力するためのエントリピン７を備えている。
エントリ回路部２３は、エントリピン７からの入力情報が、エントリ条件を満たしているか否かを判断する回路部であって、エントリ回路部２３は、エントリピン７への入力が、エントリ条件を満たしたときのみ、ハイレベルを出力し、それ以外の場合にはロウレベルを出力する。エントリ条件を満たしていることは、例えば、エントリピン入力電圧が、装置内部の所定電圧値を超えていることによって判定される。
後段の回路は、エントリ回路部２３の出力がハイレベルのときは、テスト回路が活性化された状態（エントリ状態）であり、ロウレベルのときは、テスト回路が非活性化された状態（非エントリ状態）であることを想定して構成されている。
【００４１】
エントリ回路部２３の出力（ｄ）と、書き込み状態の判定を行うためのアンド回路９の出力（ａ）とは、アンド回路２６の入力に接続されている。アンド回路２６の出力（ｇ）は、内部信号用バッファ２８に接続されていて、書き込み状態で、かつエントリ状態のときハイレベルとなって、内部信号用バッファ２８の出力を活性化する。
また、逆にこれ以外の状態のときは、アンド回路２６の出力（ｇ）はロウレベルとなって、内部信号用バッファ２８の出力をハイインピーダンス状態にする。入力コントロール部１８とライトアンプ回路部１９とは、アンド回路９の出力（ａ）がハイレベルのときは、常に活性化された状態となる。
【００４２】
また、エントリ回路部２３の出力（ｄ）から、インバータ２７を介して逆相となった信号（ｅ）は、アンド回路９の出力（ａ）とともに、アンド回路２５の入力に接続されているので、非エントリ状態で、かつ書き込み状態では、Ｉ／Ｏピン群３からの入力データは、データ入力バッファ１７を経て入力コントロール部１８へ伝達される。
また、逆に、エントリ状態では、インバータ２７の出力（ｅ）がロウレベルになるため、アンド回路９の出力（ａ）のレベルのいかんに関わらず、アンド回路２５の出力（ｆ）が常にロウレベルになるので、エントリ状態では、データ入力バッファ１７の出力は非活性化されている。
【００４３】
エントリ回路部２３の出力（ｄ）と、インバータ２７の出力（ｅ）とは、互いに逆相の関係にあるので、内部信号用バッファ２８の出力と、データ入力バッファ１７の出力とが同時に活性化されることはなく、書き込み状態でかつエントリ状態のときは、被測定信号がメモリセル内に書き込まれるとともに、書き込み状態でかつ非エントリ状態のときは、Ｉ／Ｏピン群３からのデータがメモリセル内に書き込まれることになる。
【００４４】
次に、図１〜図８を参照して、この例のメモリ装置における内部信号の測定方法について説明する。この例のメモリ装置における内部信号の測定は、内部信号をメモリセルに書き込んで、書き込まれたデータを読み出すことによって行われる。
【００４５】
図２においては、テストモードを使用した場合における、各部信号の変化を示している。
／ＣＳピン４にロウレベルを入力し、／ＯＥピン６にハイレベルを入力する。また、エントリピン７に、図中、(1) の期間、エントリ条件を入力することによって、エントリ回路部２３の出力（ｄ）はロウレベルからハイレベルに変化し、図中、(2) の時刻以降、エントリ状態を保持する。
【００４６】
図中、(3) の時刻から、ある一定の書き込みサイクル時間（ＴＣＹＣＬＥ）で、アドレスを０番地から最終番地まで、順次インクリメントする。また、そのとき、／ＷＥピン５の入力に、各サイクルごとにロウレベルのパルスを入力することによって、／ＷＥピン５の入力がロウレベルの期間に、そのときの内部信号のレベルがメモリセルに書き込まれる。
ＴＣＹＣＬＥの期間内に、内部信号がロウレベルのとき、メモリセルに '０’が書き込まれ、内部信号がハイレベルのとき、メモリセルに '１’が書き込まれる。
ここで、内部信号は、外部からの信号に非同期で発生する信号であり、エントリ後において始めにロウからハイに立ち上がる時刻は、図中、(4) であり、次に立ち上がる時刻は、図中、(5) であるため、被測定信号の周期は、(4) から(5) までとなる。
【００４７】
図３においては、図２に示された動作によって書き込まれた、各アドレスにおけるメモリセルのデータを示している。
ここで、前アドレス（Ｎ−１）番地に書き込まれたデータが '０’で、次に書き込まれたデータが '１’となるアドレスをＮ番地とし、さらにその次に、前アドレス（Ｍ−１）番地に書き込まれたデータが '０’で、次に書き込まれたデータが '１’となるアドレスをＭ番地とする。
【００４８】
図４においては、メモリテスタによる読み出し時のタイミングを示している。図４に示すように、／ＣＳピン４にロウレベルを入力し、／ＷＥピン５にハイレベルを入力して、(1) の時刻以降、メモリセルからのデータ読み出しを開始する。(2) の時刻から、アドレスを０番地から最終番地まで順次インクリメントするように与えることによって、読み出しデータは、各アドレスごとに、ある一定時間後にＩ／Ｏピン群３から出力される。なお、アドレスを与えてから、データが出力されるまでの時間は、各メモリ装置の製品ごとに定められている。
【００４９】
読み出し状態において、メモリテスタは、指定したアドレスの読み出しサイクルにおける被測定データに対して、テスタの出力判定レベルよりハイ側を '１’とし、ロウ側を '０’として判定することが可能であり、さらに、そのときの判定時間を変更できる機能を有しているので、このような読み出し試験時の判定時間を、Ｉ／Ｏピン群３から出力を発生する時刻以降に設定して、ＰＡＳＳと判定する期待値を '０’か '１’に固定するとともに、ＦＡＩＬと判定する期待値を '１’か '０’に固定して読み出すと、ＰＡＳＳかＦＡＩＬかの結果によって、アドレスごとの出力データの状態の確認を行うことができる。
【００５０】
図５においては、メモリテスタによる読み出し時のアドレスとデータとを示している。
被測定信号の周期は、図５においてデータが '０’から '１’に変化するアドレスＮと、次に '０’から '１’に変化するアドレスＭとを抽出して、この場合のアドレスの差（Ｍ−Ｎ）と、書き込みを行ったサイクル時間（ＴＣＹＣＬＥ）とを乗算することによって求められる。
【００５１】
図６においては、書き込みデータが変化した場合の書き込み条件を示している。
入力される書き込みデータが、／ＤからＤに切り替る時刻が変化すると、その時間の変化の中で、メモリセルへの書き込みデータが／ＤからＤに変化するポイントが存在する。ここで、アドレスチェンジの時刻を０Ｓとし、書き込みデータが／ＤからＤに切り替わるポイントの時刻をＴａとする。
この際、信号がＴａより早いタイミングでロウからハイに変化する場合の波形をａとし、信号がＴａより遅いタイミングでロウからハイに変化する場合の波形をｂとすると、波形ａの場合は、Ｔａより早いタイミングで変化するため、アドレスＡにはＤのデータである '１’を書き込み、波形ｂの場合は、Ｔａより遅いタイミングで変化するため、アドレスＡには／Ｄのデータである '０’を書き込む。
【００５２】
図７においては、図３に示された、書き込みデータが '０’から '１’に変化したアドレスＮ，Ｍと、実際の被測定信号の変化ポイントの関係を例として、周期測定時の測定精度を説明している。
図７において、被測定信号が立ち上がる時刻は、(6) から(8) の期間であり、次に立ち上がる時刻は、(9) 〜(11)の期間である。
ここで、被測定信号の周期の真値をＴｒｅｓｕｌｔとすると、本測定における最大周期Ｔc は、(6) から(11)の期間であり、その値は、Ｔｒｅｓｕｌｔ＋ＴＣＹＣＬＥである。また、最小周期Ｔb は、(8) から(9) の期間であり、その値は、Ｔｒｅｓｕｌｔ−ＴＣＹＣＬＥである。従って、測定誤差は、±ＴＣＹＣＬＥとなる。
【００５３】
図８においては、この例の測定方法によって測定可能な限界を説明している。
一例として、メモリテスタによって与えられる最小の書き込みサイクル時間（ＴＣＹＣＬＥ）を５ｎＳとし、１つのＩ／Ｏにつき１Ｍビットのアドレスを持つメモリ装置に対して、アドレス０番地から最終番地までインクリメントさせたときに、被測定信号の周期を測定する場合について説明する。
周期の測定は、被測定信号の '０’から '１’に変化するアドレスと、次に '０’から '１’に変化するアドレスとを取得することによって行うので、測定によって求められる周期Ｔｒｅｓｕｌｔは、全アドレスの１／２未満、すなわち、０．５Ｍ×５ｎＳ未満まで測定を行うことができる。
【００５４】
また、そのときの測定精度は、ＴＣＹＣＬＥに等しい５ｎＳであって、メモリテスタから与えられるサイクル周期によって異なる。これより長い周期を測定する場合には、ＴＣＹＣＬＥを１０ｎＳとすれば２倍の周期を測定することができ、またＴＣＹＣＬＥを５０ｎＳとすれば１０倍の周期を測定することができる。ただし、測定精度も悪化して１０ｎＳ又は５０ｎＳとなるので、測定精度の保証範囲内で使用することが必要となる。
被測定信号の周期＝（Ｍ−Ｎ）×（ＴＣＹＣＬＥ）              …（１）
測定精度＝±｝（ＴＣＹＣＬＥ）                              …（２）
【００５５】
このように、この例のメモリ装置によれば、内部信号の周期の評価，解析を簡易化できるとともに、内部信号周期をＦＵＳＥカットにより調整可能にする回路を備えて、内部信号周期をウェハ状態で測定して、所望の周期に合わせるようにすることによって、デバイスごとに内部信号周期のトリミングを行うことが容易になり、従ってメモリ装置製品の歩留りを改善するとともに、製品の信頼性を向上することができるようになる。
【００５６】
次に、第２実施例として、多ビットメモリ装置の場合に、異なる位相をもつ複数の内部信号に対して、信号間の位相差の測定が可能なメモリ装置及びメモリ装置の試験方法について説明する。
◇第２実施例
図９は、この発明の第２実施例であるメモリ装置の構成を示すブロック図、図１０は、本実施例のメモリ装置における、異なる信号の波形の書き込み時のタイミングを示す図、図１１は、本実施例のメモリ装置における、異なる位相の信号の書き込み時のアドレスとデータとを示す図、図１２は、本実施例のメモリ装置における、異なる位相の信号の読み出し時のタイミングを示す図、図１３は、本実施例のメモリ装置における、異なる位相の信号の読み出し時のアドレスとデータとを示す図である。
【００５７】
この例のメモリ装置は、図９に示すように、ワード選択用アドレスピン群１と、ディジット選択用アドレスピン群２と、Ｉ／Ｏピン３−１，３−２，…，３−ｎと、／ＣＳピン４と、／ＷＥピン５と、／ＯＥピン６と、エントリピン７と、アンド（ＡＮＤ）回路９と、アンド（ＡＮＤ）回路１０と、アンド（ＡＮＤ）回路１１と、ロウアドレスバッファ部１２と、ロウデコーダ部１３と、カラムアドレスバッファ部１４と、カラムデコーダ部１５と、メモリセルアレイ部１６と、データ入力（ＤＩＮ）バッファ１７−１，１７−２，…，１７−ｎと、入力コントロール部１８Ａと、ライトアンプ回路部１９と、センスアンプ回路部２０と、出力コントロール部２１Ａと、内部信号発生回路部２２−１，２２−２と、エントリ回路部２３と、アンド（ＡＮＤ）回路２５と、アンド（ＡＮＤ）回路２６と、インバータ２７と、内部信号用バッファ２８−１，２８−２とから概略構成されている。
【００５８】
これらのうち、ワード選択用アドレスピン群１，ディジット選択用アドレスピン群２，／ＣＳピン４，／ＷＥピン５，／ＯＥピン６，エントリピン７，アンド（ＡＮＤ）回路９，アンド（ＡＮＤ）回路１０，アンド（ＡＮＤ）回路１１，ロウアドレスバッファ部１２，ロウデコーダ部１３，カラムアドレスバッファ部１４，カラムデコーダ部１５，メモリセルアレイ部１６，ライトアンプ回路部１９，センスアンプ回路部２０，エントリ回路部２３，アンド（ＡＮＤ）回路２５，アンド（ＡＮＤ）回路２６及びインバータ２７の構成と機能は、図１に示された第１実施例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
【００５９】
この例においては、複数のＩ／Ｏピン３−１，３−２，…，３−ｎからの入力データを、対応する複数のデータ入力バッファ１７−１，１７−２，…，１７−ｎを介して、入力コントロール部１８Ａに入力するとともに、出力コントロール部２１Ａからの出力データを、複数のＩ／Ｏピン３−１，３−２，…，３−ｎを介して出力するように構成されている。
また、内部信号を発生するために、２つの内部信号発生回路部２２−１，２２−２を有するとともに、これに対応して２つの内部信号用バッファ２８−１，２８−２を有している。
エントリピン７，内部信号発生回路部２２−１，２２−２，エントリ回路部２３及び内部信号用バッファ２８−１，２８−２は、この例におけるテスト回路部１００Ｂを構成している。
【００６０】
データ入力バッファ１７−１，１７−２，…，１７−ｎは、アンド回路２５の出力（ｆ）がハイレベルのとき、Ｉ／Ｏピン３−１，３−２，…，３−ｎからの入力データをそれぞれバッファリングした出力を発生する。入力コントロール部１８Ａは、アンド回路９の出力がハイレベルのとき、データ入力バッファ１７−１，１７−２，…，１７−ｎからの入力データを出力する。内部信号発生回路部２２−１，２２−２は、それぞれ外部からの信号に対して非同期で一定周期の内部信号を発生する。内部信号用バッファ２８−１，２８−２は、それぞれ内部信号発生回路部２２−１，２２−２からの信号をバッファリングした出力を発生する。
【００６１】
次に、図９を参照して、この例のメモリ装置の構成と機能を説明する。なお、以下においては、図１に示された第１実施例の場合と異なる点のみを説明する。
入出力データが多ビット、例えばｎビットのメモリ装置においては、最大ｎ個の内部信号の位相の測定が可能であるが、この例においては、メモリ装置が２個の内部信号発生回路部２２−１，２２−２を有するとき、内部信号発生回路部２２−１，２２−２からの内部信号間の位相を測定する場合について説明する。
【００６２】
まず、書き込み時の動作に関連する回路ブロックについて説明する。Ｉ／Ｏピン３−１は、データ入力バッファ１７−１の入力に接続され、データ入力バッファ１７−１の出力は、入力コントロール部１８Ａの入力に接続され、さらに、入力コントロール部１８Ａの出力は、ライトアンプ回路部１９の入力に接続されている。Ｉ／Ｏピン３−１から入力されたデータは、データ入力バッファ１７−１及び入力コントロール部１８Ａを介してライトアンプ回路部１９へ伝達され、ライトアンプ回路部１９で増幅されたデータは、選択されたディジット線上に出力される。
これによって、メモリセルアレイ部１６内の選択されたディジット線上に接続されているメモリセルのうち、ワード線が選択されているメモリセルに対してデータの書き込みが行われる。
【００６３】
同様に、Ｉ／Ｏピン３−２，…，Ｉ／Ｏピン３−ｎは、データ入力バッファ１７−２，…，１７−ｎの入力に接続され、データ入力バッファ１７−２，…，１７−ｎの出力は、入力コントロール部１８Ａの入力に接続され、さらに、入力コントロール部１８Ａの出力は、ライトアンプ回路部１９の入力に接続されているので、Ｉ／Ｏピン３−２，…，Ｉ／Ｏピン３−ｎからのデータも、それぞれ別のデータ入力バッファを介して入力コントロール部１８Ａに接続されて、ライトアンプ回路部１９を経てメモリセルに対して書き込まれる。
この際、アンド回路２５の出力（ｆ）は、データ入力バッファ１７−１，１７−２，…，１７−ｎに接続されていて、アンド回路２５の出力（ｆ）がハイレベルのとき、データ入力バッファ１７−１，１７−２，…，１７−ｎの出力を同時に活性化する。
【００６４】
次に、テスト回路部１００Ｂについて説明する。内部信号発生回路部２２−１の出力は、内部信号用バッファ２８−１の入力に接続され、内部信号用バッファ２２−１の出力は、入力コントロール部１８Ａの入力側の、Ｉ／Ｏピン３−１からのデータ線に接続されている。同様に、内部信号発生回路部２２−２の出力は、内部信号用バッファ２８−２の入力に接続され、内部信号用バッファ２２−２の出力は、入力コントロール部１８Ａの入力側の、Ｉ／Ｏピン３−２からのデータ線に接続されている。
【００６５】
アンド回路２６の出力（ｇ）は、内部信号用バッファ２８−１，２８−２にそれぞれ接続されていて、書き込み状態でかつエントリ状態のときハイレベルを出力して、各内部信号用バッファ２８−１，２８−２の出力を活性化する。また、上記の状態以外の場合は、アンド回路２６の出力（ｇ）はロウレベルとなって、各内部信号用バッファ２８−１，２８−２の出力をハイインピーダンス状態にする。
【００６６】
図１０において、この例のメモリ装置における異なる位相の内部信号の書き込み時のタイミングを説明し、図１１において、この例のメモリ装置における異なる位相の内部信号の書き込み時のアドレスとデータとを説明する。
第１実施例の場合と同様の測定方法を用いて、ある一定のデータ書き込みを行うサイクル時間（ＴＣＹＣＬＥ）で、アドレスを０番地から最終番地まで、順次インクリメントしながら、被測定信号をメモリセルに書き込むと、被測定信号（Ｃ）と、被測定信号（Ｄ）の周期は、それぞれ(4) から(5) の期間と、(6) から(7) の期間であって、2 つの波形の位相差は、(4) から(6) となる。
【００６７】
図１１において、アドレスＮとは、２つの被測定信号のうち、先に、前のアドレスのデータが '０’で次のデータが '１’となったアドレスをＮ番地とし、その被測定信号において、次に、前のデータ '０’で次のデータが '１’となったアドレスをＭ番地とする。
また、データ１とは、被測定信号（Ｃ）が書き込まれた結果であり、データ２とは、被測定信号（Ｄ）が書き込まれた結果である。
【００６８】
次に、メモリテスタによって読み出す方法について、図１２において、異なる位相の信号の読み出し時のタイミングを説明し、図１３において、異なる位相の信号の読み出し時のアドレスとデータを説明する。
第１実施例の場合と同様の測定方法を用いることによって、図１２に示すように、各Ｉ／Ｏピンごとに、各アドレスごとのデータが出力される。このとき、メモリテスタでは、各Ｉ／Ｏピンごとに、ＰＡＳＳとＦＡＩＬの判定を行う機能を有していて、各Ｉ／Ｏごとの、ＰＡＳＳからＦＡＩＬへ変化するアドレスの抽出が可能である。
このような変化に対応するアドレスは、図１３に示すように、Ｉ／Ｏ３−１すなわち波形（Ｃ）ではアドレスＮとアドレスＭであり、Ｉ／Ｏ３−２すなわち波形（Ｄ）ではアドレス（Ｎ＋１）とアドレス（Ｍ＋１）である。
【００６９】
従って、図１３の例では、２つの信号の間の位相差は、
｛（Ｎ＋１）−Ｎ｝×（書き込みを行ったサイクル時間）
＝書き込みを行ったサイクル時間  …（３）
となり、測定誤差は、書き込みを行ったサイクル時間となる。
【００７０】
このように、この例のメモリ装置及びメモリ装置の試験方法によれば、２つの内部信号を有するメモリ装置の場合に、両内部信号間の位相差を簡易に測定することができる。
【００７１】
次に第３実施例として、多ビットメモリ装置の場合に、異なる周期をもつ複数の内部信号に対して、それぞれの周期の測定が可能なメモリ装置及びメモリ装置の試験方法について説明する。
◇第３実施例
図１４は、この発明の第３実施例のメモリ装置における、異なる周期の信号の書き込み時のタイミングを示す図、図１５は、本実施例のメモリ装置における、異なる周期の信号の書き込み時のアドレスとデータとを示す図、図１６は、本実施例のメモリ装置における、異なる周期の信号の読み出し時のタイミングを示す図、図１７は、本実施例のメモリ装置における、異なる周期の信号の読み出し時のアドレスとデータとを示す図である。
【００７２】
この例の回路構成は、第２実施例の場合と同様である。第２実施例の場合と同様の書き込みを行う場合について、図１４において、異なる周期の信号の書き込み時のタイミングを説明し、図１５において、異なる周期の信号の書き込み時のアドレスとデータとを説明する。
第２実施例と同様の測定方法を用いることによって、図１４に示すように、被測定信号（Ｅ）と被測定信号（Ｆ）の周期は、それぞれ(4) から(5) の期間、及び(6) から(7) の期間である。
図１５において、２つの被測定信号のうち、位相が進んだ被測定信号（Ｅ）について、先に前のアドレスのデータが '０’で次のデータが '１’となったアドレスをＮ番地とし、被測定信号（Ｅ）が、次に前のアドレスのデータが '０’で次のデータが '１’となったアドレスをＭ番地とする。
また、データ１とは、被測定信号（Ｅ）が書き込まれ結果であり、データ２とは、被測定信号（Ｆ）が書き込まれた結果である。
【００７３】
次に、メモリテスタによって読み出す方法について、図１６において、異なる周期の信号の読み出し時のタイミングを説明し、図１７において、異なる周期の信号の読み出し時のアドレスとデータとを説明する。
第２実施例と同様の測定方法を用いることによって、図１６に示すように、各Ｉ／Ｏピンごとに各アドレスごとのデータが出力される。このとき、メモリテスタには、各Ｉ／Ｏピンごとに、ＰＡＳＳ，ＦＡＩＬの判定を行う機能を有しているので、各Ｉ／ＯピンごとのＰＡＳＳからＦＡＩＬに変化するアドレスの抽出が可能になる。
【００７４】
図１７の例では、ＰＡＳＳからＦＡＩＬに変化するアドレスは、Ｉ／Ｏ３−１のデータ、すなわち波形（Ｅ）では、アドレスＮとアドレスＭであり、Ｉ／Ｏ３−２のデータ、すなわち波形（Ｆ）では、アドレス（Ｎ＋１）とアドレス（Ｍ＋２）である。
従って、被測定信号（Ｅ）の周期は、（Ｍ−Ｎ）×（書き込みを行ったサイクル時間）であり、被測定信号（Ｆ）の周期は、（Ｍ−Ｎ＋１）×（書き込みを行ったサイクル時間）となる。
なお、この場合、それぞれの信号の周期測定誤差は、書き込みを行ったサイクル時間となる。
【００７５】
このように、この例のメモリ装置及びメモリ装置の試験方法によれば、２つの内部信号を有するメモリ装置の場合に、両内部信号の周期を簡易に測定することができる。
【００７６】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、内部信号間の位相差の測定は、特定の２つの内部信号間の位相差に限らず、任意の複数の内部信号のうちの、任意の２つの内部信号間の位相差についても同様に行うことができる。また、２つの内部信号の周期の測定は、任意の複数の内部信号のうちの、任意の２つの内部信号について行うことができる。２つの内部信号の位相差または周期の測定は、Ｉ／Ｏピン３−１，３−２からの入力経路を利用して測定する場合に限らず、ｎ個のＩ／Ｏピンからの入力経路のうちの任意の２つの入力経路を利用して、これに内部信号用バッファを接続して、そのＩ／Ｏピンに対応するアドレスを抽出することによって行ってもよい。さらに、一または複数の内部信号の位相を、アドレスを基準として測定することもできる。
【００７７】
本発明のメモリ装置は、半導体記憶装置に限るものではなく、本発明は、外部信号に非同期で一定周期の内部信号を発生するいかなる種類の記憶装置にも適用できるものである。さらに、内部信号は必ずしも一定周期でない場合でも、適用可能である。また、本発明のメモリ装置の試験方法は、メモリ装置の場合に限定されるものではなく、メモリ回路を含む他の装置、例えばマイコン等のＬＳＩ（Large Scale Integrated Circuit）の場合にも適用できるものであることはいうまでもない。
【００７８】
【発明の効果】
以上説明したように、本発明のメモリ装置及びメモリ装置の試験方法によれば、外部からの信号に非同期で一定周期の、一又は複数の内部信号を発生する手段を備えたメモリ装置において、内部信号を一定サイクル時間で変化するアドレスによってメモリに読み込んだのち外部に読み出し、読み出しデータにおける変化点をアドレス値とサイクル時間とによって時間に換算することによって、内部信号の周期や位相差等を測定するようにしたので、オシロスコープ等の波形測定器を使用することなしに、内部信号の周期や位相差等を簡易に測定することが可能になり、従って、メモリ装置の量産時等に適用することによって、生産性の向上を図ることができるとともに、内部信号発生回路における内部信号周期の調整が容易になるので、製品の歩留り改善，信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の第１実施例であるメモリ装置の構成を示すブロック図である。
【図２】同実施例のメモリ装置における、書き込み時の各部信号のタイミングを示す図である。
【図３】同実施例のメモリ装置における、書き込み時のアドレスとデータを示す図である。
【図４】同実施例のメモリ装置における、読み出し時の各部信号のタイミングを示す図である。
【図５】同実施例のメモリ装置における、読み出し時のアドレスとデータを示す図である。
【図６】同実施例のメモリ装置における、データが変化したときの書き込み条件を示す図である。
【図７】同本実施例のメモリ装置における、測定時の測定精度を示す図である。
【図８】同実施例のメモリ装置における、測定時の測定限界を示す図である。
【図９】本発明の第２実施例であるメモリ装置の構成を示すブロック図である。
【図１０】同実施例のメモリ装置における、異なる位相の信号の書き込み時のタイミングを示す図である。
【図１１】同実施例のメモリ装置における、異なる位相の信号の書き込み時のアドレスとデータとを示す図である。
【図１２】同実施例のメモリ装置における、異なる位相の信号の読み出し時のタイミングを示す図である。
【図１３】同実施例のメモリ装置における、異なる位相の信号の読み出し時のアドレスとデータとを示す図である。
【図１４】本発明の第３実施例のメモリ装置における、異なる周期の信号の書き込み時のタイミングを示す図である。
【図１５】同実施例のメモリ装置における、異なる周期の信号の書き込み時のアドレスとデータとを示す図である。
【図１６】同実施例のメモリ装置における、異なる周期の信号の読み出し時のタイミングを示す図である。
【図１７】同実施例のメモリ装置における、異なる周期の信号の読み出し時のアドレスとデータとを示す図である。
【図１８】従来のメモリ装置の構成例を示す図である。
【図１９】従来のメモリ装置とテスト回路の構成と機能とを示す図である。
【符号の説明】
１      ワード選択用アドレスピン群
２      ディジット選択用アドレスピン群
３      Ｉ／Ｏピン群
３−１，３−２，…，３−ｎ      Ｉ／Ｏピン
４      ／ＣＳピン
５      ／ＷＥピン
６      ／ＯＥピン
７      エントリピン
９      アンド回路
１０      アンド回路
１１      アンド回路
１２      ロウアドレスバッファ部
１３      ロウデコーダ部
１４      カラムアドレスバッファ部
１５      カラムデコーダ部
１６      メモリセルアレイ部（メモリ手段）
１７，１７−１，１７−２，１７−ｎ      データ入力バッファ
１８，１８Ａ      入力コントロール部
１９      ライトアンプ回路部
２０      センスアンプ回路部
２１，２１Ａ      出力コントロール部
２２，２２−１，２２−２      内部信号発生回路部（内部信号発生手段）
２３      エントリ回路部（エントリ回路手段）
２５      アンド回路
２６      アンド回路（ゲート手段）
２７      インバータ
２８，２８−１，２８−２      内部信号用バッファ（バッファ手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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