(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置外部から入力されるデータを半導体集積回路装置内部で処理するための並列データに変換するとともに、半導体集積回路装置内部から出力される並列データを半導体集積回路装置外部に出力するためのデータに変換する入出力インターフェイスと、
該入出力インターフェイスから与えられる並列データをＩｒＤＡ方式のプロトコルに対応した信号に変換するとともに、外部から入力され復調されたＩｒＤＡ方式のプロトコルに対応した信号を並列データに変換して前記入出力インターフェィスに与えるプロトコル制御回路と、
該プロトコル制御回路から与えられる前記ＩｒＤＡ方式のプロトコルに対応した信号を変調する変調回路と、
外部から入力される信号を復調して前記プロトコル制御回路に与える復調回路と、
送受信相手からの信号がきていないかを確認するために半導体集積回路装置の一部動作を定期的に起動及び停止させるための第１タイマ回路と、
前記変調回路による送信動作が終了した後、前記復調回路による受信動作を一定時間ＯＦＦさせるための第２タイマ回路と、
を有し、
前記プロトコル制御回路が前記変調回路及び前記復調回路の動作の制御も行うことを特徴とする半導体集積回路装置。
【請求項２】
前記プロトコル制御回路と前記変調回路との間に接続するとともに、前記プロトコル制御回路より与えられるＩｒＤＡ方式のプロトコルに対応したデータを蓄積し、この蓄積したデータを最初に蓄積したデータから順に前記変調回路に送出する第１ＦＩＦＯ回路と、
前記プロトコル制御回路と前記復調回路との間に接続するとともに、前記復調回路より与えられる復調されたＩｒＤＡ方式のプロトコルに対応したデータを蓄積し、この蓄積されたデータを最初に蓄積したデータから順に前記プロトコル制御回路に送出する第２ＦＩＦＯ回路と、
が設けられることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１ＦＩＦＯ回路が、その蓄積されるデータがプロトコル制御回路より出力された信号であるとともに、該データが所定の量以下となったとき、前記データを蓄積可能であることを知らせるために前記制御回路に割り込みをかけるＦＩＦＯ回路であるとともに、
前記第２ＦＩＦＯ回路が、その蓄積されるデータが復調された信号であるとともに、該データが所定の量以上となったとき、前記データを最初に蓄積されたデータから順に処理するように前記制御回路に割り込みをかけるＦＩＦＯ回路であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１タイマ回路によって半導体集積回路装置の一部動作を起動させている間に、前記入出力インターフェイスから入力される信号又は前記復調回路に入力される信号が確認され、
前記入出力インターフェイスから入力される信号又は前記復調回路に入力される信号が確認されなかったときは、前記半導体集積回路装置の前記復調回路以外の部分を停止させ、
前記入出力インターフェイスに入力される信号を確認したときは、前記変調回路による送信動作を行い、
前記復調回路に入力される信号を確認したときは、前記復調回路による受信動作を行うことを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記入出力インターフェイスが、半導体集積回路装置外部から入力される直列データを並列データに変換するとともに、半導体集積回路装置内部から出力される並列データを直列データに変換する直列入出力インターフェイスであることを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の半導体集積回路装置と、
電子機器本体のシステム動作を制御する制御部と、
前記半導体集積回路装置と接続し、他のＩｒＤＡ通信機能を有する電子機器と赤外線信号を送受信するためのトランシーバと、
を有することを特徴とするＩｒＤＡ通信機能を有する電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩｒＤＡ（Infrared Data Association）方式で外部の電子機器と通信を行う携帯情報端末（ＰＤＡ：Personal Digital Assistants）、携帯型電話機、ＤＳＣ（Digital Still Camera）等の携帯型端末に使用する半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、ＩｒＤＡ方式を用いた赤外線通信は、パーソナルコンピュータ等の端末機とその外部接続器との間の通信手段として用いられ、前記端末機と前記外部接続器間のオフライン化を実現している。このようなＩｒＤＡ方式の赤外線通信用の装置及びその制御方法が、特開平９−３２６８００号公報によって提案されている。
【０００３】
特開平９−３２６８００号公報で提案されている赤外線通信用の装置の内部構造を示すブロック図を図５に引用する。図５に示す赤外線通信用の装置は、本装置全体を制御するＣＰＵ（Central Processing Unit）１０１と、ＣＰＵ１０１で実行されるプログラムが格納されるＲＯＭ（Read Only Memory）１０２と、ＣＰＵ１０１で使用されるデータが格納されるＲＡＭ（Random Access Memory）１０３と、ＣＰＵ１０１で使用されるファイルなどを格納する外部記憶装置１０４と、本装置の操作を行うための操作部１０５と、表示部１０６と、バス１１２に対して並列データを提供するＵＡＲＴ１０７と、ＵＡＲＴ１０７から出力される信号を変調する変調部１０８と、赤外線受信部１１１から受信された信号を復調してＵＡＲＴ１０７に送出する復調部１０９と、変調部１０８からの信号に応じて赤外線を送信する赤外線送信部１１０と、前記赤外線受信部１１１と、構成ブロック１０１〜１０７を接続する前記バス１１２とを有する。
【０００４】
【発明が解決しようとする課題】
ＩｒＤＡ方式の通信制御に対応していない既存の端末機をＩｒＤＡ方式の通信制御に対応させるためには、その内部構造において上記のような赤外線通信の装置を構成するような端末機に変更する必要がある。そのため、ＩｒＤＡ方式の通信制御を実現するためのソフトウェアを追加しなければならない。又、該ソフトウェアのプログラムの容量が大きいため、前記既存の端末機を改良して赤外線通信の装置として使用した場合、該ソフトウェアのプログラムを実行したときＣＰＵ１０１をより高速で動作させなければならないとともに、ＲＯＭ１０２とＲＡＭ１０３で使用する容量も増大する。そのため、前記既存の端末機のＣＰＵの能力を向上させるとともに、ＲＯＭ及びＲＡＭの容量を追加する必要があった。
【０００５】
又、上記のような赤外線通信の装置を使用したとき、より高速の動作を行うＣＰＵ１０１及び、容量が追加されたＲＯＭ１０２、ＲＡＭ１０３を使用しているため、ＩｒＤＡ方式の通信を行っている際の消費電力が大きくなる。
【０００６】
本発明は、既存の端末機にＩｒＤＡ方式の通信機能を付加したときに、該端末機に接続されることで該端末機内の構造をほとんど変更することなくＩｒＤＡ方式の通信を行うことを可能にするようなＩｒＤＡ方式の通信制御機能を有する半導体集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体集積回路装置は、半導体集積回路装置外部から入力されるデータを半導体集積回路装置内部で処理するための並列データに変換するとともに、半導体集積回路装置内部から出力される並列データを半導体集積回路装置外部に出力するためのデータに変換する入出力インターフェイスと、該入出力インターフェイスから与えられる並列データをＩｒＤＡ方式のプロトコルに対応した信号に変換するとともに、外部から入力され復調されたＩｒＤＡ方式のプロトコルに対応した信号を並列データに変換して前記入出力インターフェィスに与えるプロトコル制御回路と、該プロトコル制御回路から与えられる前記ＩｒＤＡ方式のプロトコルに対応した信号を変調する変調回路と、外部から入力される信号を復調して前記プロトコル制御回路に与える復調回路と、送受信相手からの信号がきていないかを確認するために半導体集積回路装置の一部動作を定期的に起動及び停止させるための第１タイマ回路と、前記変調回路による送信動作が終了した後、前記復調回路による受信動作を一定時間ＯＦＦさせるための第２タイマ回路と、を有し、前記プロトコル制御回路が前記変調回路及び前記復調回路の動作の制御も行うことを特徴とする。
【０００８】
このような半導体集積回路装置において、前記入出力インターフェイスを、半導体集積回路装置外部から入力される直列データを並列データに変換するとともに、半導体集積回路装置内部から出力される並列データを直列データに変換する直列入出力インターフェイスとしても構わない。
【０００９】
又、前記プロトコル制御回路と前記変調回路との間に接続するとともに、前記プロトコル制御回路より与えられるＩｒＤＡ方式のプロトコルに対応したデータを蓄積し、この蓄積したデータを最初に蓄積したデータから順に前記変調回路に送出する第１ＦＩＦＯ回路と、前記プロトコル制御回路と前記復調回路との間に接続するとともに、前記復調回路より与えられる復調されたＩｒＤＡ方式のプロトコルに対応したデータを蓄積し、この蓄積されたデータを最初に蓄積したデータから順に前記プロトコル制御回路に送出する第２ＦＩＦＯ回路と、が設けられるものとしても構わない。
【００１０】
このとき、前記第１ＦＩＦＯ回路が、その蓄積されるデータがプロトコル制御回路より出力された信号であるとともに、該データが所定の量以下となったとき、前記データを蓄積可能であることを知らせるために前記制御回路に割り込みをかけるＦＩＦＯ回路であるとともに、前記第２ＦＩＦＯ回路が、その蓄積されるデータが復調された信号であるとともに、該データが所定の量以上となったとき、前記データを最初に蓄積されたデータから順に処理するように前記制御回路に割り込みをかけるＦＩＦＯ回路である。
【００１２】
本発明の電子機器は、上述のいずれかの半導体集積回路装置と、電子機器本体のシステム動作を制御する制御部と、前記半導体集積回路装置と接続し、他のＩｒＤＡ通信機能を有する電子機器と赤外線信号を送受信するためのトランシーバと、を有することを特徴とする。
【００１３】
【発明の実施の形態】
本発明の第１の実施形態について、図面を参照にして説明する。図１は、本実施形態で使用するＩｒＤＡ通信制御機能を有する半導体集積回路装置の内部構造を示すブロック図である。図２は、本発明で使用する半導体集積回路装置を接続した端末機の制御を行うＭａｉｎＣＰＵと該半導体集積回路装置の関係を示したブロック図である。
【００１４】
図１に示す半導体集積回路装置１は、半導体集積回路装置１全体の制御を行うＣＰＵ２と、ＩｒＤＡ方式の通信制御を行うためのソフトウェアが記憶されるＲＯＭ３と、ＩｒＤＡ方式の通信制御を行う際のデータを記憶するとともに命令コードを一時待避させるためのＲＡＭ４と、送信動作を行った後一定時間受信動作をＯＦＦさせるためのタイマ回路５と、他の電子機器からの信号が送信されてきていないかを確認するために半導体集積回路装置１の所定部を起動させてコマンドを送受信することを定期的に行うためのタイマ回路６と、プリンタ等に設けられるセントロニクスで規格されたインターフェィスと接続されるＰＩＯ（Parallel Input/Output controller）７と、携帯端末機などに設けられるＲＳ２３２Ｃ等で規格されたインターフェィスに接続されるＵＡＲＴ（Universal Asynchronous Receiver Transmitter）８と、データの変調を行う変調回路９と、受信信号の復調を行う復調回路１０と、半導体集積回路装置１の設定を行うためのデータを入力するとともに半導体集積回路装置１の現設定を出力するためのＰＩＯ１１と、通信速度や送信時のパルス幅等の指示を変調回路９や復調回路１０に与えるコントロールレジスタ１２と、ＣＰＵ２に割り込みを与える割り込みコントローラ１３と、構成ブロック２〜１２のデータのやり取りを行うためのバス１４とを有する。
【００１５】
このような構成の半導体集積回路装置１を、パーソナルコンピュータや携帯電話等のＲＳ２３２Ｃ等で規格されたインターフェィスが設けられた既存の端末機に接続したとき、図２（ａ）のように、該端末機内のＭａｉｎＣＰＵ１５は、半導体集積回路装置１のＵＡＲＴ８を介して、ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、タイマ回路５，６、コントロールレジスタ１２、及び割り込みコントローラ１３から成るプロトコルコントローラ１６とデータの入出力を行う。
【００１６】
また、プリンタ等のＩＥＥＥ１２８４のようなセントロニクスで規格されたインターフェイスが設けられた既存の端末機に接続したとき、図２（ｂ）のように、該端末機内のＭａｉｎＣＰＵ１５’は、半導体集積回路装置１のＰＩＯ７を介して、前記プロトコルコントローラ１６とデータの入出力を行う。
【００１７】
更に、プロトコルコントローラ１６で処理されＩｒＤＡ方式のプロトコルに対応したデータに変換されると、該ＩｒＤＡ方式のプロトコルに対応したデータは変調回路９で変調されたのちＩｒＤＡトランシーバ１７より赤外線信号として送信され、逆に、ＩｒＤＡトランシーバ１７より受信された赤外線信号を復調回路１０で復調したＩｒＤＡ方式のプロトコルに対応したデータがプロトコルコントローラ１６に入力され処理される。
【００１８】
このような構成の半導体集積回路装置１において、該半導体集積回路装置１に接続されたＩｒＤＡトランシーバ１７が赤外線信号を受信したとき、復調回路１０より信号ＩＮＴ３が割り込みコントローラ１３に送出され、ＣＰＵ２がＲＯＭ３内のソフトウェアを使用してＩｒＤＡ方式の受信動作を行うための制御動作を実行するように、割り込みコントローラ１３がＣＰＵ２に割り込みをかける。
【００１９】
このとき、半導体集積回路装置１に接続された前記端末機との入出力を行うための規格に応じたデータに変更されるとともに、該データがＵＡＲＴ８、ＰＩＯ７を介して、それぞれＭａｉｎＣＰＵ１５，１５’に送出される。又、ＵＡＲＴ８、ＰＩＯ７内に保持されるＭａｉｎＣＰＵ１５，１５’に出力するデータがある一定の値以下になると、ＵＡＲＴ８、ＰＩＯ７からそれぞれ、信号ＩＮＴ６，６’が割り込みコントローラ１３に送出され、ＣＰＵ２がＵＡＲＴ８、ＰＩＯ７にプロトコルコントローラ１６で変換したデータを送出するような制御動作を行うように、割り込みコントローラ１３がＣＰＵ２に割り込みをかける。
【００２０】
又、半導体集積回路装置１に接続された前記端末機のＭａｉｎＣＰＵ１５，１５’より、それぞれＵＡＲＴ８、ＰＩＯ７にデータが送出されたとき、ＵＡＲＴ８又はＰＩＯ７より信号ＩＮＴ５，５’が割り込みコントローラ１３に送出され、ＣＰＵ２がＲＯＭ３内のソフトウェアを使用してＩｒＤＡ方式の送信動作を行うための制御動作を実行するように、割り込みコントローラ１３がＣＰＵ２に割り込みをかける。このとき、ＩｒＤＡ方式のプロトコルに対応したデータに変換されるとともに変調回路９に送出され、該変調回路９に変調された後、前記ＩｒＤＡトランシーバ１７より赤外線信号として送信される。
【００２１】
上記のような送受信動作は、常に行われることがなく、タイマ回路６にて、一定時間半導体集積回路装置１がＯＮの状態にあるときに、ＰＩＯ７又はＵＡＲＴ８にデータが入力されず且つ復調回路１０に信号が入力されない場合、該半導体集積回路装置１のうちタイマ回路６を動作させるための回路と、復調回路１０などの受信用の回路以外の部分はＯＦＦの状態にしている。このように、送受信する相手側との接続状況を判断するために略一定周期でコマンドの送受信動作を繰り返す動作は、タイマ回路６より割り込みコントローラ１３に信号ＩＮＴ２を送出してＣＰＵ２に割り込みをかけることによって実行される。
【００２２】
又、タイマ回路５は、ＩｒＤＡトランシーバ１７がその内部に備えた発光素子（不図示）を用いて送信動作を行った際、受信動作に用いる受光素子（不図示）が近接しているために送信動作を行った後も受信動作を不可能にし続ける期間（turn around time）があるので、その期間中に受信動作を制限するために使用される。このように所定の期間中（turn around time）に受信動作を制限するといった動作も、タイマ回路５より割り込みコントローラ１３に信号ＩＮＴ１を送出してＣＰＵ２に割り込みをかけることによって実行される。
【００２３】
本発明の第２の実施形態について、図面を参照にして説明する。図３は、本実施形態で使用するＩｒＤＡ通信制御機能を有する半導体集積回路装置の内部構造を示すブロック図である。図４は、本発明で使用する半導体集積回路装置を接続した端末機の制御を行うＭａｉｎＣＰＵと該半導体集積回路装置の関係を示したブロック図である。尚、図３又は図４において、図１又は図２と同一の部分については、それぞれ同一の記号を付して、その詳細な説明は省略する。
【００２４】
図３に示す半導体集積回路装置１’は、変調回路９と接続されるとともにバス１４を介して入力される送信用のデータを蓄積する（本実施形態では３１バイトのデータ）ことが可能なＦＩＦＯ回路１８と、復調回路１０と接続されるとともに復調回路１０から出力される復調されたデータを蓄積する（本実施形態では３１バイトのデータ）ことが可能なＦＩＦＯ回路１９とが設けられ、バス１４と変調回路９及び復調回路１０とは直接データのやり取りを行わず、バス１４はＦＩＦＯ回路１８，１９とデータのやり取りを行っている。変復調回路２０は、変調回路９、復調回路１０、及びＦＩＦＯ回路１８，１９によって構成される。
【００２５】
このような半導体集積回路装置１’は、図４（ａ）又は図４（ｂ）のように半導体集積回路装置１’に接続された端末機のＭａｉｎＣＰＵ１５，１５’より、それぞれＵＡＲＴ８、ＰＩＯ７にデータが送出されたとき、第１の実施形態と同様に、ＵＡＲＴ８又はＰＩＯ７からプロトコルコントローラ１６に送出されＩｒＤＡ方式のプロトコルに対応したデータに変換されるとともに、変復調回路２０に送出される。このように、変復調回路２０にプロトコルコントローラ１６よりデータが入力されると、ＦＩＦＯ回路１８を介して変調回路９に入力されるとともにデータの変調が行われ、このように変調されたデータがＩｒＤＡトランシーバ１７に送出された後、赤外線信号として送信される。
【００２６】
又、このとき、該ＦＩＦＯ回路１８は、蓄積されたデータが例えば１バイト以下になると、割り込みコントローラ１３に信号ＩＮＴ４’を送出し、ＣＰＵ２がＲＯＭ３のソフトウェアを使用して、ＰＩＯ７又はＵＡＲＴ８に送出されるデータをプロトコルコントローラ１６で処理を行いＦＩＦＯ回路１８にデータを送出するための制御動作を行うように、割り込みコントローラ１３がＣＰＵ２に割り込みをかける。
【００２７】
又、ＩｒＤＡトランシーバ１７が赤外線信号を受信して復調回路１０に信号が送出されるとともに、該復調回路１０にて該信号が復調されると、このように復調されたＩｒＤＡ方式のプロトコルに対応したデータがＦＩＦＯ回路１９に入力される。該ＦＩＦＯ回路１９は、蓄積されたデータが例えば８バイト以上になると、割り込みコントローラ１３に信号ＩＮＴ３’を送出し、ＣＰＵ２がＲＯＭ３内のソフトウェアを使用して、該ＦＩＦＯ回路１９内のデータをプロトコルコントローラ１６に入力するとともに第１の実施形態における受信動作時における処理と同様の処理をプロトコルコントローラ１６が行うようにするための制御動作を実行するように、割り込みコントローラ１３がＣＰＵ２に割り込みをかける。
【００２８】
このように、ＦＩＦＯ回路１８，１９を使用することによって、プロトコルコントローラ１６全体の制御と変復調回路２０の制御を常に同時に行うことがなくなるので、ＣＰＵ２の能力を大幅に向上させなくても、所定の制御動作を行うことができる。
【００２９】
尚、本発明で使用される半導体集積回路装置に、外部から該半導体集積回路装置を動作させるためのクロックが供給される端子を設けても良い。このようにすることで、該半導体集積回路装置を備えた電子機器が赤外線通信を行う必要のないときに、ＭａｉｎＣＰＵにより前記半導体集積回路装置へのクロックの供給を停止することができる。このようにして、該半導体集積回路装置の全動作を停止して消費電力を抑えるパワーダウン機能を用いれば、更に消費電力を低減することができる。
【００３０】
又、本発明で使用される半導体集積回路装置に、ＭａｉｎＣＰＵから、該半導体集積回路装置を動作させるクロックを停止させる命令が入力されるパワーダウン端子を設けても良い。このようにすることで、該半導体集積回路装置を備えた電子機器が赤外線通信を行う必要のないときに、ＭａｉｎＣＰＵから前記半導体集積回路装置のクロックの発生動作を停止する命令を送出する。このようにして、該半導体集積回路装置の全動作を停止して消費電力を抑えるパワーダウン機能を用いれば、更に消費電力を低減することができる。
【００３１】
【発明の効果】
本発明の半導体集積回路装置を用いることによって、既存の電子機器内に設けられるＣＰＵ、ＲＯＭ、及びＲＡＭ等及び前記ＲＯＭ内に記憶されるソフトウェアを大幅に変更することなく、簡単にＩｒＤＡ方式の通信機能を上記電子機器に付加することができる。又、ＩｒＤＡ方式の通信を行う際に、電子機器内のＣＰＵがこのＩｒＤＡ方式の通信制御を行わないので、該電子機器内のＣＰＵにかかる負荷を軽減することができるとともに、ＩｒＤＡ方式の通信を行う際に消費される消費電力を低減することができる。
【００３２】
本発明の半導体集積回路装置は、一時データを待避させる第１、第２ＦＩＦＯ回路を有しているので、送受信動作を行う際に、プロトコル制御部内のＣＰＵの能力に応じた制御動作を行うことができ、該ＣＰＵのオーバーワークを防ぐことができる。
【００３３】
本発明の半導体集積回路装置は、前記第１、第２ＦＩＦＯ回路がそれぞれ蓄積されたデータを出力するために蓄積されたデータを制限しているので、第１、第２ＦＩＦＯ回路がその蓄積するデータをオーバーフローする事がなくなる。
【００３４】
本発明の半導体集積回路装置は、ＩｒＤＡ方式の通信機能を使用しないときに該半導体集積回路装置の第１タイマ回路関連部を除いて動作を停止させることができるようになるので、ＩｒＤＡ方式の通信を行っていないときの消費電力を抑制することができる。又、ＩｒＤＡ方式の通信を行う際に、送信動作を行った後に一定時間受信動作を制限するような第２タイマ回路を有しているので、turn around timeでの受信動作における誤動作を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態で使用する半導体集積回路装置の内部構成を示すブロック図。
【図２】図１の半導体集積回路装置と接続される周辺機器との関係を閉めすブロック図。
【図３】本発明の第２の実施形態で使用する半導体集積回路装置の内部構成を示すブロック図。
【図４】図３の半導体集積回路装置と接続される周辺機器との関係を閉めすブロック図。
【図５】従来の赤外線通信の装置の内部構成を示すブロック図。
【符号の説明】
１，１’    半導体集積回路装置
２    ＣＰＵ
３    ＲＯＭ
４    ＲＡＭ
５，６    タイマ回路
７    ＰＩＯ
８    ＵＡＲＴ
９    変調回路
１０    復調回路
１１    ＰＩＯ
１２    コントロールレジスタ
１３    割り込みコントローラ
１４    バス
１５，１５’    ＭａｉｎＣＰＵ
１６    プロトコルコントローラ
１７    ＩｒＤＡトランシーバ
１８，１９    ＦＩＦＯ回路
２０    変復調回路
１０１    ＣＰＵ
１０２    ＲＯＭ
１０３    ＲＡＭ
１０４    外部記憶装置
１０５    操作部
１０６    表示部
１０７    ＵＡＲＴ
１０８    変調部
１０９    復調部
１１０    赤外線送信部
１１１    赤外線受信部
１１２    バス
【図１】
0003732030.tif 000002
【図２】
0003732030.tif 000003
【図３】
0003732030.tif 000004
【図４】
0003732030.tif 000005
【図５】
0003732030.tif 000006