(57)【要約】画像データを主データとしてシリアル伝送するシステムにおいて、伝送ケーブルの本数を増加させることなく、伝送品質を保ったまま、音声データを副データとして伝送する半導体集積回路。この半導体集積回路は、主データをシリアルデータに変換し、該シリアルデータをクロック信号に同期して少なくとも１つの伝送路を介して送信する主データ送信回路と、副データを用いて該クロック信号をパルス幅変調することにより、少なくとも３種類のパルス幅を所定の順序で有する変調クロック信号を生成し、該変調クロック信号をもう１つの伝送路を介して送信する副データ送信回路とを含む。
2002100058.tif 000002
【特許請求の範囲】
【請求項１】
主データをシリアルデータに変換し、該シリアルデータをクロック信号に同期して少なくとも１つの伝送路を介して送信する主データ送信回路と、
副データを用いて該クロック信号をパルス幅変調することにより、少なくとも３種類のパルス幅を所定の順序で有する変調クロック信号を生成し、該変調クロック信号をもう１つの伝送路を介して送信する副データ送信回路と、
を具備する半導体集積回路。
【請求項２】
前記副データ送信回路が、副データとして第１の値が入力された場合に、クロック信号の周期の５０％のパルス幅を有するパルスを生成し、副データとして第２の値が入力された場合に、クロック信号の周期の（５０−ａ）％のパルス幅を有するパルスと（５０＋ａ）％のパルス幅を有するパルスとを交互に生成し、ここで、０＜ａ＜５０である、請求項１記載の半導体集積回路。
【請求項３】
前記副データ送信回路が、
副データとして第２の値が入力された場合にクロック信号の周期で反転する１ビット信号を生成する１ビット信号生成回路と、
副データとして第１の値が入力された場合に、クロック信号の周期の５０％のパルス幅を有するパルスを生成し、副データとして第２の値が入力され、１ビット信号として第１の値が入力された場合に、クロック信号の周期の（５０−ａ）％のパルス幅を有するパルスを生成し、副データとして第２の値が入力され、１ビット信号として第２の値が入力された場合に、クロック信号の周期の（５０＋ａ）％のパルス幅を有するパルスを生成する変調回路と、
を含む、請求項２記載の半導体集積回路。
【請求項４】
前記１ビット信号生成回路が、
副データと帰還された１ビット信号とが入力されるＸＯＲ（エクスクルーシブＯＲ）回路と、
クロック信号に同期して前記ＸＯＲ回路の出力をラッチし、１ビット信号として出力するフリップフロップ回路と、
を含む、請求項３記載の半導体集積回路。
【請求項５】
前記副データ送信回路が、
副データとして第１の値が入力された場合に、クロック信号の周期の５０％のパルス幅を選択し、副データとして第２の値が入力された場合に、クロック信号の周期の（５０−ａ）％のパルス幅と（５０＋ａ）％のパルス幅とを交互に選択する選択手段と、
前記選択手段によって選択されたパルス幅に従ってクロック信号をパルス幅変調する変調手段と、
を含む、請求項２記載の半導体集積回路。
【請求項６】
前記主データ送信回路及び／又は前記副データ送信回路が、シリアルデータ及び／又はクロック信号として差動信号を送信する、請求項１記載の半導体集積回路。
【請求項７】
少なくとも１つの伝送路を介してシリアルデータを受信し、受信シリアルデータをパラレルデータに変換して主データを得る主データ受信回路と、
もう１つの伝送路を介してパルス幅変調されたクロック信号を受信し、受信クロック信号のパルス幅が所定の範囲内にあるか否かを検出することにより受信クロック信号を復調して副データを得る副データ受信回路と、
を具備する半導体集積回路。
【請求項８】
前記副データ受信回路が、
受信クロック信号に基づいて第１のサンプリングクロック信号及び第２のサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、
第１のサンプリングクロック信号に同期して受信クロック信号をサンプリングする第１のサンプリング回路と、
第２のサンプリングクロック信号に同期して受信クロック信号をサンプリングする第２のサンプリング回路と、
前記第１及び第２のサンプリング回路の出力信号に基づいて副データを得る論理回路と、
を含む、請求項７記載の半導体集積回路。
【請求項９】
前記サンプリングクロック信号生成回路が、クロック信号のエッジよりもクロック信号の周期の（５０−ｂ）％だけ遅れた第１のサンプリングクロック信号と、クロック信号のエッジよりもクロック信号の周期の（５０＋ｂ）％だけ遅れた第２のサンプリングクロック信号とを生成し、ここで、０＜ｂ＜５０である、請求項８記載の半導体集積回路。
【請求項１０】
前記サンプリングクロック信号生成回路が、ディレイロックループ回路とフェイズロックループ回路との内の一方によって構成されている、請求項８記載の半導体集積回路。
【請求項１１】
前記主データ受信回路及び／又は前記副データ受信回路が、シリアルデータ及び／又はクロック信号として差動信号を受信する、請求項７記載の半導体集積回路。
【請求項１２】
主データをシリアルデータに変換し、該シリアルデータをクロック信号に同期して少なくとも１つの伝送路を介して送信すると共に、副データを用いて該クロック信号をパルス幅変調することにより、少なくとも３種類のパルス幅を所定の順序で有する変調クロック信号を生成し、該変調クロック信号をもう１つの伝送路を介して送信する送信回路と、
前記少なくとも１つの伝送路を介してシリアルデータを受信し、受信シリアルデータをパラレルデータに変換して主データを得ると共に、前記もう１つの伝送路を介してパルス幅変調されたクロック信号を受信し、受信クロック信号のパルス幅が所定の範囲内にあるか否かを検出することにより受信クロック信号を復調して副データを得る受信回路と、
を具備するデータ伝送システム。
【請求項１３】
前記送信回路が、副データとして第１の値が入力された場合に、クロック信号の周期の５０％のパルス幅を有するパルスを生成し、副データとして第２の値が入力された場合に、クロック信号の周期の（５０−ａ）％のパルス幅を有するパルスと（５０＋ａ）％のパルス幅を有するパルスとを交互に生成し、ここで、０＜ａ＜５０である、請求項１２記載のデータ伝送システム。
【請求項１４】
前記送信回路及び前記受信回路が、シリアルデータ及び／又はクロック信号として差動信号を送受信する、請求項１２記載のデータ伝送システム。
【発明の詳細な説明】
技術分野
本発明は、一般的に半導体集積回路に関し、特に、画像データを主データとしてシリアル伝送すると共に、音声データを副データとして伝送するために用いる半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路を用いたデータ伝送システムに関する。
背景技術
画像データを主データとしてシリアル伝送するシステムにおいて、音声データを副データとして伝送するために、伝送ケーブルの本数を増加させず、かつ、従来のフォーマットと整合性の高いフォーマットが要求されている。
国際特許出願の国際公開ＷＯ００／１６５２５には、主データの伝送に用いるクロック信号をパルス幅変調することにより、クロック信号のパルス幅に対応させて副データを伝送する方法が開示されている。この方法によれば、伝送ケーブルの本数を増加させることなく、副データを伝送することができる。
図１に、このような方法を用いた従来のデータ伝送システムの構成を示す。図１に示すように、このデータ伝送システムは、主・副データ及びクロック信号を入力してシリアルデータ及び伝送クロック信号を送信する送信回路１０と、送信されたシリアルデータ及び伝送クロック信号を受信して主・副データ及びクロック信号を出力する受信回路２０と、シリアルデータの伝送に用いられるデータ伝送ケーブル３０と、伝送クロック信号の伝送に用いられるクロック信号伝送ケーブル３１とを含んでいる。
送信回路１０は、主データ送信回路１１と、２値パルス幅変調回路１２とによって構成される。例えば、送信回路１０には、入力主データとしてＲＧＢの３系統の８ビット画像データ、即ち、８ビット×３＝２４ビットの画像データと、入力クロック信号と、入力副データとして１ビットの音声データとが供給される。入力主データは、主データ送信回路１１において、入力クロック信号を用いてシリアルデータに変換され、３系統のシリアルデータとして送信される。さらに、入力クロック信号は、２値パルス幅変調回路１２において、入力副データを用いて２値パルス幅変調され、伝送クロック信号として送信される。
受信回路２０は、主データ受信回路２１と、２値パルス幅復調回路２２とによって構成される。伝送クロック信号は、２値パルス幅復調回路２２において復調され、出力副データ及び出力クロック信号が得られる。３系統のシリアルデータは、主データ受信回路２１において、出力クロック信号を用いてパラレルデータに変換され、出力主データが得られる。
図２に、図１に示す２値パルス幅変調回路の動作を示す。入力副データが“１”である場合には、入力クロック信号のパルス幅を（５０＋ａ）％とし、入力副データが“０”である場合には、入力クロック信号のパルス幅を（５０−ａ）％とすることにより、伝送クロック信号を生成する。
しかしながら、図２に示すように、入力副データの値が“１”又は“０”に偏った場合には、クロック信号の平均パルス幅が５０％からずれて、クロック信号のＤＣバランスが偏ってしまう。そのため、クロック信号のジッタが増大し、システム全体の伝送品質が劣化するという問題がある。特に、光伝送を用いる場合には、ＤＣ成分を伝送できないので、ＤＣバランスの偏りによる影響が大きい。
発明の開示
そこで、上記の点に鑑み、本発明は、画像データを主データとしてシリアル伝送するシステムにおいて、伝送ケーブルの本数を増加させることなく、伝送品質を保ったまま、音声データを副データとして伝送することを目的とする。
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、主データをシリアルデータに変換し、該シリアルデータをクロック信号に同期して少なくとも１つの伝送路を介して送信する主データ送信回路と、副データを用いて該クロック信号をパルス幅変調することにより、少なくとも３種類のパルス幅を所定の順序で有する変調クロック信号を生成し、該変調クロック信号をもう１つの伝送路を介して送信する副データ送信回路とを具備する。
また、本発明の第２の観点に係る半導体集積回路は、少なくとも１つの伝送路を介してシリアルデータを受信し、受信シリアルデータをパラレルデータに変換して主データを得る主データ受信回路と、もう１つの伝送路を介してパルス幅変調されたクロック信号を受信し、受信クロック信号のパルス幅が所定の範囲内にあるか否かを検出することにより受信クロック信号を復調して副データを得る副データ受信回路とを具備する。
さらに、本発明に係るデータ伝送システムは、主データをシリアルデータに変換し、該シリアルデータをクロック信号に同期して少なくとも１つの伝送路を介して送信すると共に、副データを用いて該クロック信号をパルス幅変調することにより、少なくとも３種類のパルス幅を所定の順序で有する変調クロック信号を生成し、該変調クロック信号をもう１つの伝送路を介して送信する送信回路と、少なくとも１つの伝送路を介してシリアルデータを受信し、受信シリアルデータをパラレルデータに変換して主データを得ると共に、もう１つの伝送路を介してパルス幅変調されたクロック信号を受信し、受信クロック信号のパルス幅が所定の範囲内にあるか否かを検出することにより受信クロック信号を復調して副データを得る受信回路とを具備する。
本発明によれば、副データの値により少なくとも３種類のパルス幅を選択してクロック信号をパルス幅変調することにより、伝送ケーブルの本数を増加させることなく副データを伝送でき、かつ、副データの各値についてパルス幅の期待値を等しくすることにより、変調クロック信号のＤＣバランスを保ち、システムの伝送品質を保つことができる。
発明を実施するための最良の形態
図３に、本発明の第１の実施形態に係るデータ伝送システムの構成を示す。図３に示すように、このデータ伝送システムは、主・副データ及びクロック信号を入力してシリアルデータ及び伝送クロック信号を送信する送信回路４０と、送信されたシリアルデータ及び伝送クロック信号を受信して主・副データ及びクロック信号を出力する受信回路５０と、シリアルデータの伝送に用いられるデータ伝送ケーブル６０と、伝送クロック信号の伝送に用いられるクロック信号伝送ケーブル６１とを含んでいる。
送信回路４０は、主データ送信回路４１と、副データ送信回路４２とを含む半導体集積回路によって構成される。例えば、送信回路４０には、入力主データとしてＲＧＢの３系統の８ビット画像データ、即ち、８ビット×３＝２４ビットの画像データと、入力クロック信号と、入力副データとして１ビットの音声データとが供給される。入力主データは、主データ送信回路４１において、入力クロック信号を用いてシリアルデータに変換され、３系統のシリアルデータとして送信される。さらに、入力クロック信号は、副データ送信回路４２において、入力副データを用いて３値パルス幅変調され、伝送クロック信号として送信される。
受信回路５０は、主データ受信回路５１と、副データ受信回路５２とを含む半導体集積回路によって構成される。伝送クロック信号は、副データ受信回路５２において復調され、出力副データ及び出力クロック信号が得られる。３系統のシリアルデータは、主データ受信回路５１において、出力クロック信号を用いてパラレルデータに変換され、出力主データが得られる。
ここで、主データ送信回路４１においては、入力クロック信号の立ち上がりのタイミングに同期してシリアルデータを伝送しており、副データ送信回路４２においては、入力クロック信号の立ち下がりのタイミングのみを変えることで、パルス幅変調を行っている。このデータ伝送システムにおいて、３系統のシリアルデータと伝送クロック信号との一部又は全てを差動信号とすることにより、ノイズ耐性が上がって、伝送品質をより向上することができる。その場合には、送信回路４０の出力の一部又は全てを差動出力とし、受信回路５０の入力の一部又は全てを差動入力とする。
図４に、図３に示す副データ送信回路の構成を示す。図４に示すように、副データ送信回路４２は、入力クロック信号及び入力副データに基づいて１ビット信号（ビットストリーム）を出力する１ビット信号生成回路４３と、入力クロック信号、入力副データ、及び、１ビット信号に基づいて伝送クロック信号を出力する３値パルス幅変調回路４４とによって構成される。
１ビット信号生成回路４３は、入力クロック信号に同期して、入力副データが“１”である場合に１ビット信号の値を反転して出力し、入力副データが“０”である場合に同じ値を出力し続ける。
また、３値パルス幅変調回路４４は、入力クロック信号、入力副データ、及び、１ビット信号に基づいて、入力クロック信号のパルス幅を入力クロック信号の周期の（５０−ａ）％、５０％、（５０＋ａ）％の３値に変調することにより、伝送クロック信号を出力する。ここで、０＜ａ＜５０であり、好ましくは１０≦ａ≦３０、さらに好ましくはａ≒２０とする。
図５に、図４に示す１ビット信号生成回路の構成を示す。図５に示すように、１ビット信号生成回路４３は、入力副データの値が“１”のときに１ビット信号の値を反転して出力信号を生成するＸＯＲ（エクスクルーシブＯＲ）回路４５と、入力クロック信号に同期してＸＯＲ回路４５の出力信号をラッチするフリップフロップ回路４６とによって構成される。フリップフロップ回路４６の出力を帰還してＸＯＲ回路４５に入力することにより、入力副データの値が“１”のときに、入力クロック信号に同期して１ビット信号の値が反転される。
図６に、図４に示す３値パルス幅変調回路の構成を示す。図６に示すように、３値パルス幅変調回路４４は、入力クロック信号に基づいて複数のサブクロック信号を生成するサブクロック信号生成回路７１と、インバータ７２〜７５と、ＮＡＮＤ回路７６〜８１と、バッファ回路８２と、ＲＳラッチ回路９０とによって構成される。ＲＳラッチ回路９０は、ＮＡＮＤ回路９１及び９２によって構成される。
図７に、図６に示す３値パルス幅変調回路の動作を示す。サブクロック信号生成回路７１は、入力クロック信号に基づいて、サブクロック信号ＳＣＬＫ（０）と、サブクロック信号ＳＣＬＫ（０）よりも位相が（５０−ａ）％だけ遅れたサブクロック信号ＳＣＬＫ（１）と、サブクロック信号ＳＣＬＫ（０）よりも位相が５０％だけ遅れたサブクロック信号ＳＣＬＫ（２）と、サブクロック信号ＳＣＬＫ（０）よりも位相が（５０＋ａ）％だけ遅れたサブクロック信号ＳＣＬＫ（３）とを生成する。但し、サブクロック信号ＳＣＬＫ（０）〜ＳＣＬＫ（３）においては、ローレベルのパルス幅が１周期の（５０−ａ）％よりも短いものとする。
再び図６を参照すると、ＮＡＮＤ回路８０は、１ビット信号と入力副データとに基づいてセレクト信号ＳＥＬ（１）を出力し、インバータ７５は、入力副データを反転してセレクト信号ＳＥＬ（２）を出力し、ＮＡＮＤ回路８１は、インバータ７４によって反転された１ビット信号と入力副データとに基づいてセレクト信号ＳＥＬ（３）を出力する。
さらに、サブクロック信号ＳＣＬＫ（０）は、２つのインバータ７２及び７３によって遅延され、ＲＳラッチ回路９０のセット端子に入力される。サブクロック信号ＳＣＬＫ（１）とセレクト信号ＳＥＬ（１）とはＮＡＮＤ回路７６に入力され、サブクロック信号ＳＣＬＫ（２）とセレクト信号ＳＥＬ（２）とはＮＡＮＤ回路７７に入力され、サブクロック信号ＳＣＬＫ（３）とセレクト信号ＳＥＬ（３）とはＮＡＮＤ回路７８に入力される。これらのＮＡＮＤ回路７６〜７８の出力信号は、ＮＡＮＤ回路７９に入力され、ＮＡＮＤ回路７９の出力信号は、ＲＳラッチ回路９０のリセット端子に入力される。
ＲＳラッチ回路９０の出力信号は、バッファ回路８２でバッファされ、伝送クロック信号として出力される。この構成によれば、入力副データと１ビット信号とに基づいて、入力クロック信号のパルス幅を、入力クロック信号の周期の（５０−ａ）％、５０％、（５０＋ａ）％に変調することができる。
図７に示すように、入力副データが“１”である場合には、１ビット信号が順次反転する。サブクロック信号ＳＣＬＫ（０）がローレベルとなることによりＲＳラッチ回路９０がセットされ、伝送クロック信号が立ち上がる。ＲＳラッチ回路９０がリセットされるタイミングは、入力副データ及び１ビット信号によって選択される。入力副データが“０”である場合には、サブクロック信号ＳＣＬＫ（２）が選択され、伝送クロック信号のパルス幅は５０％になる。入力副データが“１”で、１ビット信号が“０”である場合には、サブクロック信号ＳＣＬＫ（１）が選択され、伝送クロック信号のパルス幅は（５０−ａ）％となる。入力副データが“１”で、１ビット信号も“１”である場合には、サブクロック信号ＳＣＬＫ（３）が選択され、伝送クロック信号のパルス幅は（５０＋ａ）％となる。即ち、伝送クロック信号のパルス幅は、入力副データが“０”である場合には５０％になり、入力副データが“１”である場合には、交互に（５０−ａ）％と（５０＋ａ）％になる。
以上の動作によれば、入力クロック信号と同じ伝送レートで入力副データを伝送できるため、副データの伝送効率を１００％とすることが可能である。また、入力副データが“０”である確率をＰ０、入力副データが“１”である確率をＰ１とすると、伝送クロック信号の平均デューティＤＡＶＥは、次式に示すように５０％となる。
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従って、伝送クロック信号のＤＣバランスを保つことができる。
図８に、図３に示す副データ受信回路の構成を示す。図８に示すように、副データ受信回路５２は、伝送クロック信号の立ち上がりエッジを基準としてサンプリングクロック信号ＳａｍｐＣＬＫ（１）及びＳａｍｐＣＬＫ（２）と出力クロック信号とを生成するサンプリングクロック信号生成回路１０１と、サンプリングクロック信号ＳａｍｐＣＬＫ（１）に同期して伝送クロック信号をサンプリングしてサンプルデータＳａｍｐＤＡＴＡ（１）を出力するサンプリング回路１０２と、サンプリングクロック信号ＳａｍｐＣＬＫ（２）に同期して伝送クロック信号をサンプリングしてサンプルデータＳａｍｐＤＡＴＡ（２）を出力するサンプリング回路１０３とを含んでいる。さらに、副データ受信回路５２は、サンプルデータＳａｍｐＤＡＴＡ（２）を反転するインバータ１０４と、サンプルデータＳａｍｐＤＡＴＡ（１）と反転されたサンプルデータＳａｍｐＤＡＴＡ（２）とが入力されるＮＡＮＤ回路１０５と、出力クロック信号に同期してＮＡＮＤ回路１０５の出力データをラッチして出力副データとして出力するフリップフロップ回路１０６とを含んでいる。
サンプリングクロック信号ＳａｍｐＣＬＫ（１）は、伝送クロック信号の立ち上がりエッジよりも伝送クロック信号の周期の（５０−ｂ）％だけ遅れたタイミングで立ち上がる。また、サンプリングクロック信号ＳａｍｐＣＬＫ（２）は、伝送クロック信号の立ち上がりエッジよりも伝送クロック信号の周期の（５０＋ｂ）％だけ遅れたタイミングで立ち上がる。
これにより、伝送クロック信号のパルス幅が１周期の（５０−ｂ）％〜（５０＋ｂ）％の範囲内であるか否かを判定し、パルス幅変調されている伝送クロック信号を復調して副データを得ることができる。ここで、サンプリングクロック信号生成回路をＤＬＬ（ディレイロックループ）又はＰＬＬ（フェイズロックループ）で構成することにより、ジッタの少ないサンプリングクロックを生成することができ、より正確な判定を行うことができる。
図９に、図８に示す副データ受信回路の動作を示す。図９に示すように、伝送クロック信号のパルス幅が１周期の５０％である場合には、サンプルデータＳａｍｐＤＡＴＡ（１）は“１”、サンプルデータＳａｍｐＤＡＴＡ（２）は“０”となるため、出力副データは“０”となる。一方、伝送クロック信号のパルス幅が１周期の（５０＋ａ）％である場合には、サンプルデータＳａｍｐＤＡＴＡ（１）及びＳａｍｐＤＡＴＡ（２）は、ともに“１”となるため、出力副データは“１”となる。また、伝送クロック信号のパルス幅が１周期の（５０−ａ）％である場合には、サンプルデータＳａｍｐＤＡＴＡ（１）及びＳａｍｐＤＡＴＡ（２）は、ともに“０”となるため、出力副データは“１”となる。このようにして、パルス幅変調された伝送クロック信号を復調することができる。
次に、本発明の第２の実施形態について説明する。
図１０に、本発明の第２の実施形態に係るデータ伝送システムにおける３値パルス幅変調回路の構成を示す。それ以外の構成については、第１の実施形態と同じである。
図１０に示すように、本実施形態における３値パルス幅変調回路は、インバータ１１１及び１１２と、ＮＡＮＤ回路１１３及び１１４と、１０対１のシリアライザ１１５とによって構成されており、入力クロック信号のパルス幅を４０％、５０％、又は、６０％に変調する。シリアライザ１１５は、入力クロック信号に同期して同時に入力される１０個のデータをシリアライズし、複数のタイミングで出力する。
シリアライザ１１５の第１の入力信号ＳＥＲ（１）から第４の入力信号ＳＥＲ（４）は電源電位ＶＤＤとなっており、これらに対応するタイミングにおいては、シリアライザ１１５から“１”が出力される。シリアライザ１１５の第７の入力信号ＳＥＲ（７）から第１０の入力信号ＳＥＲ（１０）は電源電位ＶＳＳ（本実施形態においては接地電位）となっており、これらに対応するタイミングにおいては、シリアライザ１１５から“０”が出力される。入力副データ及びインバータ１１１によって反転された１ビット信号は、ＮＡＮＤ回路１１３に入力され、ＮＡＮＤ回路１１３の出力データは、シリアライザ１１５の第５の入力信号ＳＥＲ（５）となる。また、入力副データ及び１ビット信号は、ＮＡＮＤ回路１１４に入力され、ＮＡＮＤ回路１１４の出力データは、インバータ１１２によって反転されて、シリアライザ１１５の第６の入力信号ＳＥＲ（６）となる。シリアライザ１１５は、これらの入力信号をシリアライズし、シリアライズされた信号を伝送クロック信号として出力する。
図１１に、図１０に示す３値パルス幅変調回路の動作を示す。図１１に示すように、入力副データが“１”で、１ビット信号も“１”である場合には、シリアライザの第５の入力信号ＳＥＲ（５）も第６の入力信号ＳＥＲ（６）も“１”となるため、パルス幅６０％の伝送クロック信号が出力される。また、入力副データが“１”で、１ビット信号が“０”である場合には、シリアライザの第５の入力信号ＳＥＲ（５）も第６の入力信号ＳＥＲ（６）も“０”となるため、パルス幅４０％の伝送クロック信号が出力される。一方、入力副データが“０”である場合には、シリアライザ１１５の第１の入力信号ＳＥＲ（１）から第５の入力信号ＳＥＲ（５）は“１”となり、シリアライザ１１５の第６の入力信号ＳＥＲ（６）から第１０の入力信号ＳＥＲ（１０）は“０”となるため、パルス幅５０％の伝送クロック信号が出力される。
上記の動作によれば、入力クロック信号と同じ伝送レートで入力副データを伝送できるため、副データの伝送効率を１００％とすることが可能である。また、伝送クロック信号の平均パルス幅が１周期の５０％となるため、伝送クロック信号のＤＣバランスを保つことができる。
以上、本発明は、実施形態に基づいて説明されたが、本発明は上述の実施形態に限定されることなく、請求の範囲に記載される範囲内で自由に変形・変更可能である。
産業上の利用可能性
本発明は、画像データ及び音声データを伝送する画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図１は、従来のデータ伝送システムの構成を示すブロック図である。
図２は、図１に示す２値パルス幅変調回路の動作を示すタイミングチャートである。
図３は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
図４は、図３に示す副データ送信回路の構成を示すブロック図である。
図５は、図４に示す１ビット信号生成回路の構成を示すブロック図である。
図６は、図４に示す３値パルス幅変調回路の構成を示すブロック図である。
図７は、図６に示す３値パルス幅変調回路の動作を示すタイミングチャートである。
図８は、図３に示す副データ受信回路の構成を示すブロック図である。
図９は、図８に示す副データ受信回路の動作を示すタイミングチャートである。
図１０は、本発明の第２の実施形態に係るデータ伝送システムにおける３値パルス幅変調回路の構成を示すブロック図である。
図１１は、図１０に示す３値パルス幅変調回路の動作を示すタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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