(57)【特許請求の範囲】
【請求項１】
積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正装置において、
内符号によるエラー訂正を行う内符号デコーダと、
上記内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う外符号デコーダと、
第１の領域および第２の領域とからなり、上記内符号デコーダによるエラー訂正が行われたデータおよび上記外符号デコーダによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリと
を有し、
上記メモリに対するデータの上記格納は、同一の上記内符号の系列のデータが上記外符号の系列の順番に基づき上記所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、上記外符号の系列に基づき上記第１の領域と上記第２の領域とに交互に配置することを特徴とするエラー訂正装置。
【請求項２】
請求項１に記載のエラー訂正装置において、
上記メモリに対する上記内符号方向へのデータの書き込みあるいは読み出しは、上記メモリのカラムアドレスに対するランダムアクセスによって連続的に行うことを特徴とするエラー訂正装置。
【請求項３】
請求項１に記載のエラー訂正装置において、
上記メモリに対する上記外符号方向へのデータの書き込みあるいは読み出しは、上記所定数毎に、上記第１の領域と上記第２の領域とを交互に選択し、連続的に行うことを特徴とするエラー訂正装置。
【請求項４】
請求項１に記載のエラー訂正装置において、
上記メモリでは、上記メモリに対する書き込みならびに読み出しの指令と共に指令される所定のコマンドにより、自動的にプリチャージが行われることを特徴とするエラー訂正装置。
【請求項５】
積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正方法において、
内符号によるエラー訂正を行う第１のステップと、
上記内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う第２のステップと、
第１の領域および第２の領域とからなり、上記第１のステップによるエラー訂正が行われたデータおよび上記第２のステップによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリと
を有し、
上記メモリに対するデータの上記格納は、同一の上記内符号の系列のデータが上記外符号の系列の順番に基づき上記所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、上記外符号の系列に基づき上記第１の領域と上記第２の領域とに交互に配置することを特徴とするエラー訂正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、積符号を用いてエラー訂正符号化されたディジタルデータを復号化するために用いられるエラー訂正装置に関する。
【０００２】
【従来の技術】
現在、ＤＶＣＲ（ディジタルビデオカセットレコーダ）などの、Ａ／Ｖ（オーディオ／ビデオ）信号をディジタル的に磁気テープなどの記録媒体に対して記録／再生する装置においては、エラー訂正のために積符号による符号化が多く用いられている。
【０００３】
この積符号による符号化においては、１シンボル（例えば１バイト）単位でマトリクス状に配列されたデータに対して、その列方向に対して例えばリードソロモン符号によってそれぞれ符号化がなされ、外符号パリティが生成される。そして、データおよび外符号パリティに対して、行方向に対して符号化がなされ、内符号パリティが生成される。このように、列方向に対して外符号パリティが生成され、行方向に対して内符号パリティが生成されることによって、積符号によるエラー訂正符号化が行われる。このとき、データの時系列の順序は、例えば行方向に一致している。
【０００４】
図１２は、この積符号による符号化を用いた、従来技術によるディジタル記録／再生装置の構成の一例を示す。例えばディジタルビデオデータが記録データとしてインターフェイス１００を介してＢＲＲ(Bit Rate Reduction)エンコーダ１０１に供給される。このＢＲＲエンコーダ１０１では、供給された記録データに対してデータ圧縮が施される。圧縮された記録データは、上述した積符号によるエラー訂正符号化を行うエラー訂正エンコーダ１０２に供給される。
【０００５】
このエラー訂正エンコーダ１０２は、ＲＡＭ（図示しない）と接続されており、供給された記録データは、このＲＡＭに書き込まれる。そして、供給されＲＡＭメモリに書き込まれたたこの記録データに対して、上述のように、外符号パリティおよび内符号パリティが生成され、積符号のエラー訂正符号化がなされる。符号化されたこの記録データは、上述の行方向に従ってＲＡＭから読み出され、記録のためのアンプなどを含む記録駆動部１０３に供給され、磁気ヘッド１０４によって磁気テープ１０５に記録される。
【０００６】
このときの記録は、例えば、磁気ヘッド１０４が回転ドラム上に設けられ、この磁気ヘッド１０４によって磁気テープ１０５に対して斜めにトラックを形成するような、ヘリカルスキャン方式で以て行われる。
【０００７】
磁気テープ１０５に記録されたデータが磁気ヘッド１０６によって読み出され、再生データとされる。この再生データは、イコライザ１０７を介して内符号デコーダ１０８に供給され、内符号によるエラー訂正が行われる。すなわち、データの各行に対して配された内符号パリティに基づき、各行毎にエラー訂正が行われる。そして、エラー訂正結果として、エラーフラグが各行のシンボルに対して付される。これは、例えば、エラー数が符号の持つエラー訂正能力を上回り、エラーが訂正されずに残っている場合、エラーが存在することを示すために、その行の全シンボルに対してエラーフラグが付される。
【０００８】
内符号のエラー訂正がなされたこの再生データは、ＲＡＭ１０９に書き込まれる。この内符号デコーダ１０８は、ＲＡＭ１０９に対するアドレス制御を行うことができるもので、このＲＡＭ１０９に書き込まれる再生データは、内符号デコーダ１０８によってアドレス制御され、ＲＡＭ１０９におけるアドレス空間内に配置される。
【０００９】
このようにして、内符号デコーダ１０８において内符号によるエラー訂正が行われると、このエラー訂正された再生データがＲＡＭ１０９から読み出される。このとき、デコーダ１０８によるアドレス制御によって、再生データは、ＲＡＭ１０９の積符号の列方向に向かって読み出される。したがって、このＲＡＭ１０９において、外符号の方向にデータの順序が読み替えられる。
【００１０】
こうして外符号方向に読み替えられた再生データは、外符号デコーダ１１０に供給され、外符号デコーダ１１０によって外符号によるエラー訂正が行われる。すなわち、データの各列に対して配された外符号パリティに基づき、各列毎にエラー訂正が行われる。この外符号によるエラー訂正の際には、外符号と共に、内符号デコーダ１０８における復号化の際に各シンボルに対して付されたエラーフラグも用いられる。
【００１１】
外符号デコーダ１１０においてエラー訂正されたこの再生データは、ＲＡＭ１１１に書き込まれる。この外符号デコーダ１１０は、ＲＡＭ１１１に対するアドレス制御を行うことができるもので、このＲＡＭ１１１に書き込まれる再生データは、外符号デコーダ１１０によってアドレス制御され、ＲＡＭ１０９におけるアドレス空間内に配置される。
【００１２】
そして、エラー訂正結果として、エラーフラグが各シンボルに対して付される。これは、例えば、エラー数が符号の持つエラー訂正能力を上回り、エラー訂正が行われなかった場合、エラーが存在することを示すために付される。
【００１３】
外符号デコーダ１１０において外符号によるエラー訂正が行われると、このエラー訂正された再生データがＲＡＭ１１１から読み出される。このとき、デコーダ１１０によるアドレス制御によって、再生データは、ＲＡＭ１１１のアドレス空間における行方向に向かって読み出される。したがって、このＲＡＭ１１１において、ＲＡＭ１０９からの読み出しの際に読み替えられた読み出し方向が再び読み替えられ、最初の読み出し方向、すなわち、本来のデータ順に戻される。
【００１４】
このようにして、内符号および外符号によるエラー訂正が行われたこの再生データは、ＢＲＲデコーダ１１２に供給される。このＢＲＲデコーダ１１２において、記録時にデータに施されたデータ圧縮が解かれる。圧縮を解かれたこの再生データは、インターフェイス１１３を介してディジタルビデオデータとして外部に出力される。
【００１５】
なお、外符号デコーダ１１０においてエラー訂正しきれずに、エラーフラグが付されたデータに関しては、この後、例えば補間などの手法を用いてエラー修整がなされる。
【００１６】
上述のようなディジタル記録／再生装置において、実際的には、記録側のＢＲＲエンコーダ１０１およびエラー訂正エンコーダ１０２は、それぞれ１つの集積回路で構成される。また、再生側において、内符号デコーダ１０８，外符号デコーダ１１０，およびＢＲＲデコーダ１１２がそれぞれ１つの集積回路で構成される。
【００１７】
【発明が解決しようとする課題】
上述のように、積符号によって符号化されたディジタルデータは、先ず内符号によるエラー訂正が行われ、その結果に基づいて外符号によるエラー訂正が行われることによって、復号化されると共に、内符号および外符号によるそれぞれのエラー訂正の際には、データの読み替えが行われる。そのため、上述したように、積符号の列方向にに読み替えを行うためのＲＡＭ１０８および行方向に読み替えを行うためのＲＡＭ１１０がそれぞれ必要とされていた。
【００１８】
そのため、これらＲＡＭ１０９，１１１と内符号デコーダ１０８，外符号デコーダ１１０とをそれぞれ結線しなければいけないために、内符号デコーダ１０８および外符号デコーダ１１０それぞれの集積回路においてピン数が多くなってしまい、またそれに伴い消費電力も大きくなってしまうという問題点があった。
【００１９】
さらに、独立した外付けＲＡＭがＲＡＭ１０９，１１１のように２つ必要となるために、コスト的にも不利になってしまうという問題点があった。
【００２０】
したがって、この発明の目的は、積符号の列方向および行方向に読み替えを行うために２つのＲＡＭが用いられていたことによる、無駄な電力消費、ピン数の増加、およびコストアップなどの問題が解消されたエラー訂正装置を提供することにある。
【００２１】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正装置において、内符号によるエラー訂正を行う内符号デコーダと、内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う外符号デコーダと、第１の領域および第２の領域とからなり、内符号デコーダによるエラー訂正が行われたデータおよび外符号デコーダによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリとを有し、メモリに対するデータの格納は、同一の内符号の系列のデータが外符号の系列の順番に基づき所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、外符号の系列に基づき第１の領域と第２の領域とに交互に配置することを特徴とするエラー訂正装置である。
【００２２】
また、この発明は、上述した課題を解決するために、積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正方法において、内符号によるエラー訂正を行う第１のステップと、内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う第２のステップと、第１の領域および第２の領域とからなり、第１のステップによるエラー訂正が行われたデータおよび第２のステップによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリとを有し、メモリに対するデータの格納は、同一の内符号の系列のデータが外符号の系列の順番に基づき所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、外符号の系列に基づき第１の領域と第２の領域とに交互に配置することを特徴とするエラー訂正方法である。上述したように、この発明は、内符号によるエラー訂正がなされたデータならびに外符号によるエラー訂正がなされたデータが共通のメモリに格納され、この格納の際に、同一の内符号の系列のデータが外符号の系列の順番に基づき所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、外符号の系列に基づき、メモリの第１の領域と第２の領域とに交互に配置するようになされているため、内符号方向と外符号方向のそれぞれに対して、連続的にデータの書き込みならびに読み出しを行うことができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の一形態を、図面を参照しながら説明する。図１は、この発明によるエラー訂正装置が適用されたディジタルビデオ記録／再生装置の構成の一例を概略的に示す。この発明においては、積符号によって符号化されたデータの復号化の際の、内符号によるエラー訂正を行う内符号デコーダ、および、外符号によるエラー訂正を行う外符号デコーダとを、１つの集積回路内に構成するものである。また、従来内符号デコーダおよび外符号デコーダに対してそれぞれ必要だったデータ読み替え用のＲＡＭを、ＲＡＭに対するアクセスを時分割制御することで１つに共用化する。さらに、このＲＡＭに対するデータのアドレス制御を工夫することで、より速く、データの書き込みおよび読み出しができるようにする。
【００２４】
図１において、例えばビデオデータおよび４チャンネルのオーディオデータが含まれる記録データがインターフェイス１を介してＢＲＲエンコーダ２に供給される。このＢＲＲエンコーダ２では、供給された記録データに対してデータ圧縮が施される。この圧縮は、例えば、ＢＲＲエンコーダ２に供給されたデータがブロック化されＤＣＴ変換され、量子化され、可変長符号化されることによって行われる。このようにして圧縮された記録データは、エラー訂正エンコーダ３に供給される。
【００２５】
このエラー訂正エンコーダ３は、ＲＡＭ（図示しない）と接続されており、供給された記録データは、このＲＡＭに書き込まれる。そして、供給されＲＡＭメモリに書き込まれたこの記録データに対して、上述の従来技術において説明したように、外符号パリティおよび内符号パリティが生成され、積符号のエラー訂正符号化される。この、内符号および外符号の積符号が完結するデータの大きさを、エラー訂正ブロックと称する。
【００２６】
エラー訂正エンコーダからの符号化データは、上述の行方向に従ってＲＡＭから読み出され、記録のためのアンプなどを含む記録駆動部４に供給され、磁気ヘッド５によって磁気テープ６に記録される。この記録は、回転ドラム上に設けられた磁気ヘッド５によって磁気テープ６に対して斜めにトラックが形成される、ヘリカルスキャン方式で以て行われ、さらに、互いに異なる角度を有する１組の磁気ヘッドによって、隣接するトラックにおいてアジマスが異ならされ記録される、アジマス方式が用いられる。
【００２７】
この記録方式の一例として、回転ドラム上に４個の磁気ヘッド５が設けられ、各ヘッドに対応するチャンネルをＡ，Ｂ，Ｃ，Ｄとした場合、これら４個の磁気ヘッド４によってＡ，Ｂ，Ｃ，Ｄの順でトラックが形成される。また、これらのうち、ＡおよびＣ，ＢおよびＤがそれぞれアジマスが一致するトラックである。このとき、互いにアジマスの異なる、隣接した２トラック（ＡおよびＢチャンネル、並びにＣおよびＤチャンネル）を１組としてセグメントが構成される。また、４チャンネルあるオーディオデータは、例えば、トラックに対して中央部に、ビデオデータに挟まれるように配される。
【００２８】
磁気テープ６に記録されたデータが磁気ヘッド７によって、上述した、記録データが記録された順序に従って読み出され、再生データとされる。この読み出された再生データは、イコライザ８を介してエラー訂正デコーダ９に供給される。このエラー訂正デコーダ９は、内符号デコーダおよび外符号デコーダが１つの集積回路として構成されたもので、接続されたＲＡＭ１０に対するアドレス制御を行うことができる。
【００２９】
エラー訂正デコーダ９に供給された再生データは、内符号によるエラー訂正を施され、アドレス制御されＲＡＭ１０に書き込まれる。こうして、１エラー訂正ブロック分のデータがＲＡＭ１０にたまると、外符号によるエラー訂正を行うために、外符号方向にデータが読み出され、エラー訂正デコーダ９に供給される。供給されたこのデータは、外符号によるエラー訂正を施され、再びＲＡＭ１０に書き込まれる。このようにして１エラー訂正ブロック分のエラー訂正が終了すると、エラー訂正デコーダ９の制御によってＲＡＭ１０からデータが内符号方向（元のデータの順序）に読み出され、出力される。このとき、エラーが符号の持つエラー訂正能力を超えて存在したときには、データに対して所定の位置にエラーフラグが付され出力される。
【００３０】
このＲＡＭ１０におけるこれら内符号および外符号によるエラー訂正時のデータ入出力の際には、Ａ／Ｖデータにおけるビデオデータおよびオーディオデータのそれぞれにおける処理単位の違いがあり、また、１つのＲＡＭで外符号によるエラー訂正のためおよびエラー訂正後の出力のためのデータの読み替えが生じるため、ＲＡＭ１０に対するデータの書き込みおよび読み出しのタイミングが交錯する。そのため、このＲＡＭ１０に対するデータの書き込みおよび読み出しのタイミングの制御は、エラー訂正デコーダ９の制御により時分割で行われる。この制御の詳細については、後述する。
【００３１】
このエラー訂正デコーダ９から出力された再生データは、ＢＲＲデコーダ１１に供給される。このＢＲＲデコーダ１１において、記録時にデータに施されたデータ圧縮が解かれる。例えば、ＢＲＲデコーダ１１に供給されたデータが可変長復号化され逆量子化され、逆ＤＣＴ変換され逆ブロック変換されることによって圧縮が解かれる。このようにして圧縮を解かれたこの再生データは、インターフェイス１２を介してディジタルビデオデータとして外部に出力される。
【００３２】
なお、エラー訂正デコーダ９においてエラー訂正しきれずに、エラーフラグが付されたデータに関しては、この後、例えば補間などの手法を用いてエラー修整がなされる。
【００３３】
図２および図３は、上述のエラー訂正ブロックの構成の一例を概略的に示す。この例では、１フレームのデータが磁気テープ上に形成された１２トラックによって構成される。また、上述したように、互いにアジマスの異なる、隣接した２トラックを１組としてセグメントが構成されており、１フレームは、１２トラック＝６セグメントから成る。これらセグメントには、０〜５までセグメント番号が付けられる。
【００３４】
図２に示されるビデオデータの例においては、図２Ａの如くこの１２フレーム中の１トラックが図２Ｂに示される１エラー訂正ブロックを形成する。例えば２１７バイト×２２６バイトのデータ配列から成るビデオデータに対して、矢印ｂの方向に、各列のデータが例えば（２５０，２２６）リードソロモン符号によって符号化され、２４バイトの外符号パリティが生成される。さらに、これらビデオデータおよび外符号パリティに対して、矢印ａの方向に、各行のデータが例えば（２２９，２１７）リードソロモン符号によって符号化され、１２バイトの内符号パリティが生成される。また、各々のデータ行の先頭には、それぞれ２バイトの大きさを有するシンクデータおよびＩＤが配される。
【００３５】
図３は、オーディオデータにおけるエラー訂正ブロックの構成の一例を示す。図３Ａに示されるように、オーディオデータは、１フレーム分の１２トラックのうち６トラックで１エラー訂正ブロックを形成する。例えば２１７バイト×１２バイトのデータ配列から成るオーディオデータに対して、矢印ｂの方向に、例えば（２４，１２）リードソロモン符号によって符号化され、１２バイトの外符号パリティが生成される。さらに、これらビデオデータおよび外符号パリティに対して、矢印ａの方向に、例えば（２２９，２１７）リードソロモン符号によって符号化され、１２バイトの内符号パリティが生成される。また、それぞれのデータ行の先頭には、シンクデータおよびＩＤが配される。
【００３６】
図４は、これらエラー訂正ブロックにおける１シンクブロックの構成を、ビデオデータを例にとって概略的に示す。先頭の２バイトはシンクデータである。続く２バイトはＩＤであって、この１シンクブロックの１トラック内での番号（セグメント番号）やシンクブロック番号などが記される。このＩＤに２１７バイトのビデオデータ（または外符号パリティ）および内符号パリティが続く。磁気テープに対する記録データは、このシンクブロックが連続したものである。
【００３７】
図５は、上述のエラー訂正デコーダ９の構成の一例を示す。このエラー訂正デコーダ９は、１つの集積回路として構成される。このエラー訂正デコーダ９は、磁気ヘッドの２つのアジマスのうちの片アジマスに対応している。すなわち、１つのエラー訂正デコーダ９には、例えばＡおよびＣチャンネルのデータが供給される。そのため、上述のディジタルビデオ記録／再生装置においては、ＢおよびＤチャンネルのデータの処理のためのエラー訂正デコーダが設けられる。この他方のエラー訂正デコーダは、図５に示すエラー訂正デコーダ９と同一の構成であるので、その説明を省略する。
【００３８】
オーディオデータおよびビデオデータから成る再生データがイコライザ８からシリアル／パラレル変換回路（以降、Ｓ／Ｐと称する）２０に供給される。イコライザ８から例えば９４ＭＨｚのビットレートのビットシリアルデータとして出力された再生データは、このＳ／Ｐ２０において、例えば１１．７ＭＨｚの８ビットパラレルデータとされる。このパラレルデータがシンク検出回路２１に供給されシンクデータを検出され、レートコンバータ２２に供給される。
【００３９】
このレートコンバータ２２は、内部にメモリを有しており、供給されたデータをためてクロックの乗せ替えを行うことによりデータのレートを変換する。この例では、再生データのデータレート１１．７ＭＨｚがより高いレート、例えば４６．４ＭＨｚに変換される。このように高いレートに変換するのは、後述のメモリコントローラでデータの書き込みおよび読み出しを時分割処理で以て行うためである。
【００４０】
レートコンバータ２２でレートを上げられた再生データは、内符号デコーダ２３に供給される。そして、この内符号デコーダ２３において、１シンクブロック毎に内符号によるエラー訂正が行われる。このとき、符号の持つエラー訂正能力を超えたエラーがデータに含まれるときには、エラー訂正は行われず、エラーがあることを示すフラグがデータに付される。
【００４１】
また、このときのエラー訂正情報がエラーカウンタ２４に供給される。そして、このエラーカウンタ２４において内符号エラー訂正デコーダ２３におけるエラー数がカウントされ、カウント結果がバス２５を介してインターフェイス２６に供給される。一方、内符号エラー訂正デコーダ２３でエラー訂正された再生データは、ＩＤ補間回路２７に供給される。
【００４２】
ＩＤ補間回路２７に供給された再生データは、内部処理のためのＩＤの付け替えなどが行われ、デスクランブル回路２８は、エンコーダ側のスクランブル回路によるスクランブルと逆の処理を行うもので、例えば‘１１１１’や‘００００’といったような同レベルの信号の連続が起きないようにされる。このデスクランブル回路２８の出力は、メモリコントローラ２９に供給される。
【００４３】
このメモリコントローラ２９には、ＳＤＲＡＭ３０が接続される。このＳＤＲＡＭ３０に対するアドレス制御やデータの書き込み，読み出しの制御がこのメモリコントローラ２９によって行われる。なお、ＳＤＲＡＭ３０は、クロック同期式のＲＡＭであり、例えば１６Ｍｂｉｔの容量のものが用いられる。なお、このメモリコントローラ２９によるＳＤＲＡＭ３０の制御の詳細については、後述する。
【００４４】
また、このメモリコントローラ２９において、供給された再生データをＳＤＲＡＭ３０に書き込むか、ビデオ外符号デコーダ３１に供給するか、また、そのまま出力するかなどの判断もなされる。この判断は、例えば、再生データに対してこのエラー訂正デコーダ内部で付加された情報に基づいて行ってもよい。また、外部からインターフェイス２６を介して供給された情報に基づいて行うこともできる。
【００４５】
再生データに対して外符号によるエラー訂正が必要な場合には、このメモリコントローラ２９の制御によって、供給されたこのデータがＳＤＲＡＭ３０に書き込まれ、外符号方向に読み替えられビデオ外符号デコーダ３１に供給される。供給されたこのデータは、ビデオ外符号デコーダ３１により外符号によるエラー訂正がなされ、エラー訂正結果として外符号エラーフラグが付される。そして、エラー訂正されたこの再生データがメモリコントローラ２９を介してＳＤＲＡＭ３０に書き込まれる。そして、ＳＤＲＡＭ３０から時系列方向にデータが読み出され、メモリコントローラ２９を介して外部に出力される。
【００４６】
また、再生データに対してエラー訂正が必要無い場合には、このデータは、メモリコントローラ２９からビデオ外符号デコーダ３１に送られること無く外部に出力される。この場合、データがＳＤＲＡＭ３０から読み出されて出力される場合と、メモリコントローラ２９からそのまま出力される場合とがある。このデータのエラー訂正の制御については、後述する。
【００４７】
読み出されたオーディオデータは、オーディオ外符号エラー訂正デコーダ３２に供給される。そして、このデコーダ３２で外符号によるエラー訂正が行われる。このとき、この１つのエラー訂正デコーダ９には例えばＡおよびＣチャンネルといった、片アジマスのデータしか供給されない。上述のビデオデータと異なり、６トラックで１エラー訂正ブロックが形成されるオーディオデータについては、片アジマスのデータだけではエラー訂正ブロックが形成されず、エラー訂正を行うことができない。そのため、他方のエラー訂正デコーダ（図示しない）からこのエラー訂正デコーダ９のオーディオ外符号デコーダ３２に対して、例えばＢおよびＤチャンネルのデータが供給される。一方、ＡおよびＣチャンネルの再生オーディオデータが他方のエラー訂正デコーダのオーディオ外符号デコーダに対して供給される。
【００４８】
なお、このオーディオデータに対する外符号によるエラー訂正の際にも、データに符号が持つエラー訂正能力を超えてエラーが存在した場合には、エラーフラグがオーディオ再生データに対して付される。
【００４９】
このようにして、エラー訂正された再生オーディオデータは、レートコンバータ３３に供給され、例えば２５６ｆｓ（１２．３ＭＨｚ）であるオーディオ信号のクロックに乗せ替えられる。レートコンバータ３３からのオーディオデータがデシャッフリング回路３４において時間軸方向に正しく並べ替えられコンシール回路３５に供給される。このコンシール回路３５では、データに付されたエラーフラグに基づいてデータ修整が行われる。そして、この修整された再生オーディオデータが外部に出力される。
【００５０】
なお、メモリコントローラ２９に供給されたビデオデータから、ビデオＶＡＵＸ回路３６によってＶＡＵＸデータが抜き出される。また、オーディオＡＵＸ回路３７によってオーディオ外符号デコーダ３２の出力からＡＡＵＸデータが抜き出される。抜き出されたこのＶＡＵＸデータおよびＡＡＵＸデータがバス２５およびインターフェイス２６とを介して、外部の機器などに送られる。ここで、ＶＡＵＸデータおよびＡＡＵＸデータは、それぞれビデオデータおよびオーディオデータに関連する補助的なデータである。
【００５１】
なお、エラー訂正デコーダ９において用いられる、各種タイミング信号は、タイミング信号発生回路３８によって生成される。また、エラーカウンタ２４には、上述したように、内符号エラー訂正デコーダ２３およびビデオ外符号デコーダ３１における、デコード時のエラー数が供給されている。供給されたこれらの信号に基づいてこのエラーカウンタ２４でカウントされたエラー数は、バス２５およびインターフェイス２６を介して外部に送られる。これにより、エラーレートの計測などを行うことができる。
【００５２】
図６は、ＳＤＲＡＭ３０におけるデータの書き込みおよび読み出しの時分割処理の一例を示す。ＳＤＲＡＭ３０では、内符号によるエラー訂正後のビデオデータ書き込み，外符号によるエラー訂正処理のための読み出しおよび書き込み，ビデオデータの出力のための読み出し，およびオーディオデータの書き込みならびに読み出しという、複数の処理が並行して行われる。３０フレーム／１秒である場合、１フレームは、４６．４ＭＨｚのクロックで１，５４６，８７２クロックに相当する。このクロックに対して、１００８クロック単位で時分割処理を行うことによって、上述の複数の処理を並行して行うことができる。
【００５３】
この１００８クロックに対して、各々の処理に必要なクロックが予め割り当てられることによって時分割処理が行われる。例えば、図１５Ｂに示されるように、１５４クロックが内符号および外符号によるエラー訂正処理後のビデオデータ出力に対して割り当てられる。１６クロックがオーディオ外符号デコーダ３２によるエラー訂正のためのオーディオデータ読み出しに対して割り当てられる。２５６クロックがビデオ外符号デコーダ３１によるエラー訂正のためのビデオデータの書き込みおよび読み出しに割り当てられる。また、５８２クロックが内符号によるエラー訂正後のＳＤＲＡＭ３０に対するＡ／Ｖデータの書き込みに割り当てられる。
【００５４】
このようなクロック割り当てに対して、先ず、内符号および外符号によるエラー訂正処理後のビデオデータ出力およびオーディオ外符号デコーダ３２によるエラー訂正のためのオーディオデータ読み出しがそれぞれ１５４クロックおよび１６クロックのうちに行われる。そして、続く２５６クロックでビデオ外符号デコーダ３１によるエラー訂正のためのビデオデータの書き込みおよび読み出しが行われ、最後に、内符号によるエラー訂正後のＳＤＲＡＭ３０に対するＡ／Ｖデータの書き込みが行われる。この書き込まれたデータは、次の周期で読み出され、同様の処理が行われる。
【００５５】
次に、この発明の主題を成す、ＳＤＲＡＭ３０に対する制御について説明する。上述したように、ＳＤＲＡＭ３０は、メモリコントローラ２９によってアドレス制御や書き込み，読み出しの制御がなされる。なお、以下の説明は、ビデオデータに対する処理を中心に行う。
【００５６】
理解を容易とするために、図７に、上述の図２に示したビデオデータのエラー訂正ブロックにおけるデータ配列の一例について詳細に示す。データは、８ビットからなる１シンボルを単位として構成される。この図７において、Ｓｘ−Ｄｙは、それぞれ１シンボルのデータを表す。互いに同じｘが同一の系列の内符号方向のデータであることを示し、互いに同じｙが同一の系列の外符号方向のデータであることを示す。すなわち、Ｓｘ−Ｄ０，Ｓｘ−Ｄ１，ＳｘＤ２，・・・，Ｓｘ−Ｄ２１６が同一の系列の内符号方向のデータである。同様に、Ｓ０−Ｄｙ，Ｓ１−Ｄｙ，Ｓ２−Ｄｙ，・・・，Ｓ２４９−Ｄｙが同一の系列の外符号方向のデータである。
【００５７】
なお、以下では、「同一の系列の内符号方向のデータ」を「内符号系列のデータ」と称し、「同一の系列の外符号方向のデータ」を「外符号系列のデータ」と称する。
【００５８】
ＳＤＲＡＭ３０でのアドレス割り当ては、カラム（行）アドレスおよびロー（列）アドレスとでマトリクス状になされる。図８は、これらカラムアドレスおよびローアドレスとから成るＳＤＲＡＭ３０のアドレス空間に対する、上述の図７に示されるエラー訂正ブロックのデータ配置の一例を概略的に示す。
【００５９】
図８Ａに概略的に示されるように、ＳＤＲＡＭ３０は、メモリ領域として、切り替えて使用されるバンクＡおよびバンクＢの２つの領域を有する。これらバンクＡおよびバンクＢのそれぞれにおいて、ビット’０’〜’５’で表される６ビットからなるローアドレスが設けられる。このＳＤＲＡＭ３０は、１６ビットのデータ幅を有し、この１６ビットを１ワードとして、ローアドレスのそれぞれに対して、２５６ワードからなるカラムアドレスが配される。
【００６０】
このＳＤＲＡＭ３０は、１度の指定で複数のカラムアドレスに対して連続的にアクセスして、書き込みあるいは読み出しを連続的に行う、所謂バーストライト／バーストリードを行うことができる。書き込みまたは読み出しで連続して出力または入力されるワード数をバースト長と称する。このバースト長は、例えば’１’，’２’，’４’，’８’，フルページといったように、各種設定可能である。この例では、バースト長は、’４’に設定される。
【００６１】
この発明では、同一の内符号系列のデータがバースト長に対応する数毎に外符号系列の順番にそれぞれまとめられ、同一のローアドレスに対して配置される。それと共に、内符号系列のデータは、前半と後半とに分けられ、それぞれがローアドレス毎にバンクＡとバンクＢとに対して交互に配置される。したがって、内符号方向でのデータの書き込み／読み出しの際には、カラムに対してランダムにアクセスが行われる。また、外符号方向でのデータの書き込み／読み出しを行う際には、バースト長単位でバンクＡとＢとがインターリーブされアクセスがなされる。
【００６２】
１つのローアドレスに対して、内符号方向のデータが４系列分、バースト長に対応する数毎にまとめられて割り当てられる。すなわち、アドレス’０’から開始されるローアドレスにおいて、ローアドレス’０’に対してＳ０−Ｄｙ，Ｓ１−Ｄｙ，Ｓ２−Ｄｙ，およびＳ３−Ｄｙの４系列のデータが割り当てられる。ローアドレス’１’には、Ｓ４−Ｄｙ，Ｓ５−Ｄｙ，Ｓ６−Ｄｙ，およびＳ７−Ｄｙの４系列のデータが割り当てられる。同様に、ローアドレス’２’には、Ｓ８−Ｄｙ，Ｓ９−Ｄｙ，Ｓ１０−Ｄｙ，およびＳ１１−Ｄｙの４系列のデータが割り当てられる。以下同様にして、ローアドレス’６１’まで、４系列ずつデータが割り当てられる。
【００６３】
なお、内符号データは、上述の図２Ｂに示されるように、２５０シンクブロックからなり、内符号方向のデータ系列が系列Ｓ０〜系列Ｓ２４９まで２５０ある。そのため、このように１ローアドレスに対して、内符号方向のデータを４系列ずつ割り当てると、最後の２系列（Ｓ２４８−ＤｙおよびＳ２４９−Ｄｙ）が余る。そこで、ローアドレス’６２’には、これらＳ２４８−ＤｙおよびＳ２４９−Ｄｙが割り当てられると共に、余った２系列分がダミーデータで埋められる。
【００６４】
一方、カラムアドレスについては、内符号方向のデータが前半と後半（すなわち、前半のＳｘ−Ｄ０〜Ｓｘ−Ｄ１０９と、後半のＳｘ−Ｄ１１０〜Ｓｘ−２１６）とに分けられ、１ローアドレス毎に、これら前半と後半とがバンクＡおよびバンクＢとで入れ替えられ配置される。すなわち、ローアドレス’０’については、バンクＡでは内符号方向のデータ系列Ｓ０〜Ｓ３の前半が配置され、バンクＢでは後半が配置される。次のローアドレス’１’では、バンクＡとバンクＢとで配置が入れ替えられ、バンクＡにデータ系列Ｓ４〜Ｓ７の後半が配置され、バンクＢに前半が配置される。
【００６５】
図８Ｂは、それぞれのローアドレスに対するデータの配置の一例を詳細に示す。ここでは、ローアドレス’０’〜’２’について示されている。１ワードすなわち１６ビットを有する１カラムアドレスで示される領域に対して、データの１データが８ビットからなるため、２シンボルが１組とされて配置される。便宜上、図８Ｂにおける１カラムアドレスで示される領域の上側の８ビットを上カラム、下側の８ビットを下カラムとそれぞれ称する。外符号方向の系列Ｄｙにおいて、ｙが奇数であるデータが上カラムに配置され、ｙが偶数であるデータが下カラムに配置される。
【００６６】
内符号方向のデータ系列の前半が配置されるバンクの最初の４カラムアドレス（カラムアドレス’０’〜’３’）には、同一のローアドレスに配置されるデータの識別を行うためのＩＤが配置される。このＩＤに続けて、カラムアドレス’４’からデータが格納される。
【００６７】
上述したように、シンボルがバースト長単位でまとめられて配置される。このとき、外符号方向の系列（Ｄｙ）が同一で、内符号方向の系列（Ｓｘ）が連続するようにまとめられる。この例では、バースト長が４とされているため、上カラムおよび下カラムのそれぞれにおいて、４データがまとめられる。
【００６８】
ＩＤに続く４カラムアドレス（カラムアドレス’４’〜’７’）には、下カラムにはｘが０〜３でｙが０であるデータ、すなわち、データＳ０−Ｄ０，Ｓ１−Ｄ０，Ｓ２−Ｄ０，およびＳ３−Ｄ０が順に配置される。同カラムアドレスの上カラムにはｘが下カラムと同一の０〜３でｙが１であるデータ、すなわち、Ｓ０−Ｄ１，Ｓ１−Ｄ１，Ｓ２−Ｄ１，およびＳ３−Ｄ１が順に配置される。以下同様にして、４カラムアドレス毎に同一の外符号方向のデータ系列がまとめられ、メモリ空間内にデータが配置される。なお、バンクＡおよびＢのそれぞれの、カラムアドレス’２２４’以降には、ダミーデータが配置される。
【００６９】
ところで、ＳＤＲＡＭ３０の制御は、コマンドによってなされる。例えば、ＳＤＲＡＭ３０の所定のコマンド入力端子と、パラレルに１２ビットの入力端を有するアドレス入力端子とに対して供給された信号の組み合わせによって、ＳＤＲＡＭ３０に対する所定のコマンド入力がなされる。このコマンドは、メモリコントローラ２９によって生成され出力され、ＳＤＲＡＭ３０に対して供給される。
【００７０】
ＳＤＲＡＭ３０を制御する際には、コマンド入力の際に、この同期式メモリであるＳＤＲＡＭ３０が有する非同期特性に基づく幾つかの制約事項が存在する。ＳＤＲＡＭ３０に対する書き込みや、ＳＤＲＡＭ３０からの読み出しを効率良く制御する際には、この制約事項を十分考慮に入れる必要がある。以下に、このＳＤＲＡＭ３０の制御ならびに制約事項について、概略的な説明を行う。
【００７１】
ＳＤＲＡＭ３０を使用するに当たって、先ず、モードレジスタが設定される。このモードレジスタを設定することで、ＳＤＲＡＭ３０の動作モードが設定される。モードレジスタは、モードレジスタ設定コマンドによって設定される。モードレジスタによって、ＣＡＳレーテンシ，ラップタイプ，およびバースト長が設定される。このモードレジスタの設定後は、２０ｎｓ以上経過するまで次のコマンドの入力ができない。
【００７２】
ＣＡＳレーテンシは、これらのパラメータの中でも最も重要なもので、コマンド入力からデータリードまでのレーテンシ（クロック数）を設定する。すなわち、コマンドが入力されてから、このＣＡＳレーテンシだけ待ってデータリードが開始される。ＣＡＳレーテンシは、例えば’１’，’２’，または’３’から何れかの値が選択され設定される。この例では、ＣＡＳレーテンシを’２’に設定する。
【００７３】
ラップタイプは、バーストライト／バーストリードを行う際の、バーストデータのアドレスがインクリメントされる順序を指定する。シーケンシャルまたはインターリーブのうち何れかが選択できる。また、バースト長は、’１’，’２’，’４’，’８’，またはフルページのうち何れかが選択され設定される。この例では、バースト長を’４’に設定する。
【００７４】
ＳＤＲＡＭ３０において、アクティブコマンドにより、対象バンクの所定のローアドレスがアクティブとされ、書き込み／読み出しが可能な状態とされる。そして、このアクティブとされたバンクのローアドレスに対するデータライト／データリードコマンドが入力されると共に、データが入力され、対象バンクの対象ローアドレスに対するデータの書き込み／読み出しが行われる。データの書き込み／読み出し後には、プリチャージを行う必要がある。オートプリチャージ付きライト／リードコマンドを実行することによって、データの書き込み／読み出しがなされた後の所定期間後に、自動的にプリチャージを行うことができる。
【００７５】
ライトコマンド同士の間隔は、１クロック分である。すなわち、ライトコマンドは、１クロック毎に制限無しに入力することができる。同様に、リードコマンド同士の間隔は、１クロック分であって、リードコマンドも１クロック毎に制限無しに入力することができる。但し、読み出しの際には、ＣＡＳレーテンシが存在するため、リードコマンドが入力されてから実際にデータが出力されるまでには、ＣＡＳレーテンシ分だけ遅延が生ずる。ＣＡＳレーテンシが’２’と指定されたこの例では、リードコマンドが入力された２クロック分後に、データの出力がなされる。
【００７６】
また、これらライトコマンドおよびリードコマンドは、それぞれ別のライトコマンドあるいはリードコマンドでインタラプトが可能である。これにより、ライトあるいはリードを行うカラムアドレスを１クロック単位で指定することができる。
【００７７】
ＳＤＲＡＭ３０では、非同期特性に基づく制約事項として、これら各コマンド入力ならびに動作の間には、それぞれ所定の間隔が必要とされる。この制限事項の違反は、ＳＤＲＡＭ３０の誤動作を引き起こす。図９は、この制約条件の一例を一覧して示す。最上段に示される数値は、ＳＤＲＡＭ３０の動作の最小間隔とされるサイクルである。ここでは、サイクルが１３ｎｓであるＳＤＲＡＭを２０ｎｓのクロックで動作させる例について説明する。
【００７８】
リフレッシュコマンドから次のリフレッシュコマンドあるいはアクティブコマンドまでの間隔は、間隔ｔRCと称され、最小で、７クロック分に相当する１３０ｎｓが必要である。アクティブコマンドからプリチャージコマンドまでの間隔は、間隔ｔRAS と称され、最小で９１ｎｓが必要である。これは、５クロック分に相当する。逆に、プリチャージコマンドとアクティブコマンドまでの間隔は、間隔ｔRPと称され、３９ｎｓが必要とされる。これは、２クロック分に相当する。アクティブコマンドとデータリード／データライトコマンドまでの間隔は、間隔ｔRCD と称され、２クロック分に相当する３９ｎｓが必要とされる。一方のバンクをアクティブにした後に他方のバンクをアクティブにする際の各アクティブコマンド間の間隔は、間隔ｔRRD と称され、３９ｎｓ必要とされる。これは、２クロック分に相当する。
【００７９】
データ入力とプリチャージコマンドとの間隔は、間隔ｔDPL と称される。データの書き込みをオートプリチャージ付きライトコマンドで以て行い、オートプリチャージを指定した場合の、最後のデータ入力と次のアクティブコマンドとの間隔は、間隔ｔDAL と称される。これら間隔ｔDPL および間隔ｔDAL は、ＣＡＳレーテンシによって左右される。間隔ｔDPL において、ＣＡＳレーテンシが３の場合、１クロック＋１３ｎｓが必要とされる。これは、２クロック分に相当する。ＣＡＳレーテンシが１または２では、共に、１クロック分に相当する１９．５ｎｓが必要とされる。また、間隔ｔDAL において、ＣＡＳレーテンシが３の場合、２クロック＋３９ｎｓが必要とされる。これは、４クロック分に相当する。ＣＡＳレーテンシが１または２では、１クロック＋３９ｎｓが必要とされる。これは、３クロック分に相当する。
【００８０】
次に、このような制約事項を考慮した上での、ＳＤＲＡＭ３０に対するデータの書き込み／読み出し制御について、図１０および図１１、さらに上述の図８を用いて説明する。
【００８１】
先ず、内符号系列ついて説明する。この内符号系列の書き込み／読み出しでは、バンクＡから開始される系列とバンクＢから開始される系列とが存在する。これは、内符号方向の前半と後半とがバンクＡおよびバンクＢに対して、ローアドレス毎に交互に配置されているためである。図１０ＡがバンクＡから開始される内符号系列の書き込みを示し、図１０ＢがバンクＡから開始される読み出しを示す。同様に、図１０ＣがバンクＢから開始される内符号系列の書き込みを示し、図１０ＤがバンクＢから開始される読み出しを示す。また、図１０および後述する図１１の各図に共通して、上段がコントロールコマンドを示し、下段がデータを示す。
【００８２】
図１０Ａにおいて、バンクＡの所定のローアドレスｘをアクティブにするために、アクティブコマンドＲＡｘが供給される。このコマンドＲＡｘによって、ｘ行目のローアドレスがアクティブとされる。上述の図８に示されるように、最初のデータ（Ｓ０−Ｄ０）は、ローアドレス’０’，カラムアドレス’１’にで表されるアドレスに書き込まれる。そこで、ここでは、ｘを’０’として、ローアドレス’０’がアクティブにされる。このアクティブコマンドＲＡｘから間隔ｔRCD （すなわち２クロック分）経過後に、ライトコマンドが実行され、データの書き込みを行うためのカラムアドレスが指定される。
【００８３】
上述したように、このＳＤＲＡＭ３０では、ライトコマンドの入力が１クロック毎に制限無く行える。これを利用し、カラムアドレスの指定を行う際にライトコマンドを１クロック毎に次々にインタラプトする。これにより、カラムアドレスがＣＡ０，ＣＡ１，ＣＡ２，・・・，ＣＡ５５というように、ワード単位で連続的に指定される。なお、アドレスＣＡ５５に続けて、空き領域であるカラムアドレスＣＡｄｕｍへの書き込みが指定され、ダミーデータが４ワード分書き込まれる。このダミーデータの書き込みは、バンクＡに続けてバンクＢへの書き込みがなされる際に、プリチャージが実行されるために指定される。
【００８４】
バンクＡの最後のアドレスであるこのＣＡｄｕｍの指定の際に、オートプリチャージ付きライトコマンドで以てカラムアドレスＣＡｄｕｍの指定がなされる。ＣＡＳレーテンシが’２’とされたこの例では、コマンドＣＡｄｕｍが入力された１クロック後にプリチャージが自動的に開始される。
【００８５】
各々のカラムアドレスは、同じ内符号系列同士が連続して、外符号系列がデータの順序に従い書き込まれるように指定される。すなわち、上述の図８Ｂを参照し、ローアドレスに対してデータがバースト長単位で、外符号方向の系列（Ｄｙ）が同一で、内符号方向の系列（Ｓｘ）が連続するようにまとめられ配置されている。そこで、最初に指定されたカラムアドレスに対して、カラムアドレスをバースト長単位でインクリメントして順次指定する。例えばカラムアドレスＣＡ０の指定の際にカラムアドレス’４’を指定し、アドレスＣＡ１ではカラムアドレス’８’を指定する。
【００８６】
このようにカラムアドレスの指定を行うことによって、Ｓｘ−Ｄ０，Ｓｘ−Ｄ１，Ｓｘ−Ｄ２，・・・，Ｓｘ−Ｄ１０８，Ｓｘ−Ｄ１０９というように、ローアドレスＲＡｘに対して連続的にデータを書き込むことができる。
【００８７】
カラムアドレスＣＡｄｕｍの指定がなされたら、２クロック分の間隔を置いて、同一のローアドレスで以て、バンクＢをアクティブにするアクティブコマンドＲＢｘが入力される。以下、バンクＡへの書き込みと同様の制御によってアドレス指定がなされ、データの書き込みがなされる。このローアドレスに対応する最終データの次には、カラムアドレスＣＢｄｕｍによって空き領域が指定され、ダミーデータが連続的に４ワード分書き込まれる。
【００８８】
バンクＢまで書き込み終わったら、再びバンクＡから、開始のカラムアドレスが１つ隣に移され、同様の制御が行われる。例えば、上述ではカラムアドレス’４’を最初のアドレスとしたので、ここでは、隣のカラムアドレス’５’が最初のアドレスとされる。この制御は、バースト長分、すなわち４回繰り返される。これにより、例えば上述の図８に示される、ローアドレス’０’へのデータの書き込みがすべて終了したことになる。
【００８９】
バンクＡから開始される内符号系列の書き込みが終了すると、ローアドレスが１つインクリメントされ、図１０Ｃに示されるように、バンクＢから開始される内符号系列の書き込みがなされる。なお、このバンクＢから開始される内符号系列の書き込みは、アドレス指定がバンクＡとバンクＢとで入れ替わっているだけで、図１０ＡのバンクＡから開始される書き込みと同一の処理なので、説明を省略する。
【００９０】
こうして、順次ローアドレスをインクリメントしながら、図１０Ａおよび図１０Ｃに示される制御を交互に行う。このような制御を行うことによって、内符号系列の順序に従い、データが上述の図８Ａおよび図８Ｂに示されるような配置に書き込まれる。ローアドレス’６２’への書き込みが終了した時点で、全てのデータの書き込みが終了される。
【００９１】
内符号系列の読み出しも、書き込みと略同様な制御によって行われる。すなわち、図１０Ｂに示されるように、バンクＡの所定のローアドレスがアクティブコマンドＲＡｘによってアクティブにされ、間隔ｔRCD 経過後にリードコマンドが入力され、カラムアドレスが指定される。バースト長単位でデータの読み出しが行われ、バンクＡの読み出しが終了すると共に、プリチャージが実行される。そして、間隔ｔRP後にバンクＢがアクティブにされ、バンクＢからの読み出しが行われる。これをバースト長分繰り返した後、ローアドレスがインクリメントされ、図１０Ｄに示される、バンクＢからの内符号系列の読み出しが開始される。こうして、順次ローアドレスをインクリメントしながら図１０Ｂおよび図１０Ｄに示される制御を交互に行う。
【００９２】
なお、読み出しの場合には、ＣＡＳレーテンシの存在によって、アクティブコマンドの入力に対してＣＡＳレーテンシ分遅延してデータが読み出される。図１０Ｂに示される例では、バンクＡの所定のローアドレスｘをアクティブにするためのアクティブコマンドＲＡｘが入力され、間隔ｔRCD すなわち２クロック後にリードコマンドが入力され、カラムアドレスＣＡ０が指定される。このカラムアドレスＣＡ０からのデータの読み出しは、ＣＡＳレーテンシ分、すなわち、ＣＡＳレーテンシが’２’に設定されているこの例では、リードコマンドによるカラムアドレスＣＡ０の指定よりも２クロック後に、データが読み出される。
【００９３】
また、読み出しの際にも、バンクを切り替える際のプリチャージに対応してダミーの読み出しアドレスが指定される。読み出しの際には、書き込みと異なりダミーデータへのアクセスによってデータの破壊などが起きないため、バースト長より短い３カラムアドレス分のダミーデータが読み出される。
【００９４】
読み出しの際の制御をこのように行うことで、図８のように書き込まれたデータを、内符号方向に順次読み出すことができる。
【００９５】
上述のように、この実施の一形態によれば、内符号系列について、データの書き込み時にはダミーデータの書き込みに要した８クロック分、また、読み出し時には同じくダミーデータの読み出しに要した６クロック分しかクロックに無駄が生じず効率的である。
【００９６】
次に、外符号系列について、図１１を参照しながら説明する。外符号系列の書き込み／読み出しについても、バンクＡから開始される系列とバンクＢから開始される系列とが存在する。バンクＡから開始される系列は、内符号系列の前半に対するもので、バンクＢから開始される系列は、後半に対するものである。図１１ＡがバンクＡから開始される内符号系列の書き込みを示し、図１１ＢがバンクＡから開始される読み出しを示す。同様に、図１１ＣがバンクＢから開始される内符号系列の書き込みを示し、図１１ＤがバンクＢから開始される読み出しを示す。
【００９７】
上述の内符号方向では、図８に示されるアドレス空間に対して横方向、すなわち、カラム方向にデータの書き込み／読み出しが行われていた。これに対して、この外符号系列では、アドレス空間に対して縦方向、すなわち、ロー方向にデータの書き込み／読み出しがなされる。ローアドレスをインクリメントすると共に、バンクＡとバンクＢとを交互に切り替えインターリーブしながらアドレスの指定を行うことで、同一の外符号系列毎に、内符号系列が連続されるようにデータの書き込み／読み出しを行うことができる。
【００９８】
先ず、書き込みについて説明する。上述の図８に示されるように、最初に書き込むデータ（Ｓ０−Ｄ０）は、バンクＡのローアドレス’０’，カラムアドレス’１’に配置される。そこで、図１１Ａに示されるように、書き込みはバンクＡから開始され、バンクＡのローアドレス’０’をアクティブにするために、アクティブコマンドＲＡ０が入力される。次に、カラムアドレスが指定される。このアクティブコマンドＲＡ０から間隔ｔRCD （すなわち２クロック分）経過後に、オートプリチャージ付きライトコマンドが入力され、データの書き込みを行うためのカラムアドレスＣＡｙが指定される。このライトコマンドによって、バースト長単位でデータの書き込みがなされる。また、このＳＤＲＡＭ３０では、１ワードが１６ビットとされているため、８ビットからなるシンボルが２シンボルずつ書き込まれる。
【００９９】
例えばｙ＝１とされ、カラムアドレス’１’から’４’まで、同一カラムアドレスに書き込まれるデータの組、すなわち、データＳ０−Ｄ０とＳ０−Ｄ１，Ｓ１−Ｄ０とＳ１−Ｄ１，Ｓ２−Ｄ０とＳ２−Ｄ１，およびＳ３−Ｄ０とＳ３−Ｄ１とが連続的に書き込まれる。この書き込みが終了されると、自動的にプリチャージが開始される。
【０１００】
次のデータが書き込まれるべきアドレスは、図８に示されるように、バンクＢにおける１つ上のローアドレスである。そこで、バンクがバンクＡからバンクＢへと切り替えられる。バンクＡに対する書き込みが行われている間に、バンクＢのローアドレス’１’をアクティブにするためのアクティブコマンドＲＢ１が入力される。このアクティブコマンドＲＢ１は、上述の、カラムアドレスＣＡｙを指定するオートプリチャージ付きライトコマンドが入力されてから、２クロックの後に入力される。
【０１０１】
アクティブコマンドＲＢ１が入力されてから間隔ｔRCD （２クロック分）経過後に、オートプリチャージ付きライトコマンドが入力され、データの書き込みを行うためのカラムアドレスＣＢｙが指定される。ここでは、カラムアドレス’０’が指定される。そして、上述のバンクＡの場合と同様に、バースト長単位で内符号方向に連続して４データ×２（Ｓ４−Ｄ０とＳ４−Ｄ１，Ｓ５−Ｄ０とＳ５−Ｄ１，Ｓ６−Ｄ０とＳ６−Ｄ１，Ｓ７−Ｄ０とＳ７−Ｄ１）が書き込まれ、書き込まれた後に、プリチャージが自動的に実行される。
【０１０２】
また、このバンクＢに対して書き込みが行われている間に、バンクＡのアクティブコマンドＲＡ２が入力され、バンクＡの次のローアドレス’２’がアクティブにされる。このアクティブコマンドＲＡ２は、先にバンクＡに対してなされたデータ入力から（上述の例では、Ｓ３−Ｄ０の入力があったクロックから）間隔ｔDAL 、すなわち３クロック分の経過を待って入力される。そして、このアクティブコマンドＲＡ２から２クロック後に、オートプリチャージ付きライトコマンドが入力され、バンクＡのカラムアドレスＣＡｙが指定される。この例では、カラムアドレス’０’が指定される。
【０１０３】
以下、このように、ローアドレスをインクリメントすると共に、バンクＡとバンクＢとを交互に切り替えながらアドレスの指定が行われる。ローアドレス’６２’への書き込みまで、カラムアドレスは、固定的に指定される。なお、バースト長が４であるのに対して外符号方向のデータ数が２５０個であるため、最後尾の書き込み時に２データ分余りが生じる。ここには、ダミーデータが２データ分書き込まれる。
【０１０４】
ローアドレス’６２’への書き込みが終了したら、ローアドレスがアドレス’０’に戻され、カラムアドレスＣＡｙがインクリメントされ、次のカラムアドレスへの書き込みが開始される。これが繰り返され、ローアドレス’６２’およびカラムアドレス’２２３’とで指定されるアドレスに対して書き込みがなされると、内符号系列の前半の書き込みが全て終了する。すると、次に、内符号系列の後半の書き込みが開始される。この内符号系列の後半の書き込みは、バンクＢから開始される。
【０１０５】
このバンクＢから開始される書き込みも、上述のバンクＡから開始される書き込みと同様にして行われる。図１１Ｃに示されるように、バンクＢをアクティブにするためのアクティブコマンドＲＢ０が入力される。そして、このアクティブコマンドＲＢ０から間隔ｔRCD だけ待って、オートプリチャージ付きライトコマンドが入力され、カラムアドレスＣＢｙが指定される。バンクＢから開始される書き込みは、カラムアドレス’０’から開始されるので、ｙ＝０とされカラムアドレス’０’が指定される。そして、ローアドレスをインクリメントすると共に、バンクＢとバンクＡとを交互に切り替えながら、これらバンクＡおよびＢに対して、カラムアドレスが固定的にされてアドレスの指定が行われ、同一内符号系列のデータが外符号系列に連続して、バースト長単位で書き込まれる。
【０１０６】
外符号系列の読み出しは、書き込みと略同様な制御によって行われる。すなわち、バンクＡから開始される読み出しについては、図１１Ｂに示されるように、バンクＡのローアドレス’０’がアクティブコマンドＲＡ０によってアクティブとされ、間隔ｔRCD 経過後にオートプリチャージ付きリードコマンドが入力され、カラムアドレスＣＡｙが指定され、指定されたカラムアドレスＣＡｙからバースト長単位でデータが読み出される。また、このリードコマンドの２クロック後にアクティブコマンドＲＢ１が入力され、バンクＢがアクティブとされ、ローアドレスがインクリメントされる。このアクティブコマンドＲＢ１から間隔ｔRCD 経過後にオートプリチャージ付きリードコマンドが入力され、カラムアドレスＣＢｙが指定され、指定されたカラムアドレスＣＢｙからバースト長単位でデータが読み出される。
【０１０７】
このように、読み出しの際にも、ローアドレスをインクリメントすると共に、バンクＡとバンクＢとを交互に切り替えながら、これらバンクＡおよびＢとに対して、それぞれ対応するカラムアドレスが固定的に指定されてアドレスの指定が行われ、同一内符号系列のデータが外符号方向に連続して、バースト長単位で読み出される。そして、ローアドレス’６２’までの読み出しが終了されると、カラムアドレスがインクリメントされ、ローアドレス’０’から同様に読み出しが開始される。こうして、バンクＡから開始される読み出しが全て終了されると、次に、図１１Ｄに示される、バンクＢからの読み出しが開始される。バンクＢからの読み出しは、バンクＡから開始される読み出しと略同様な制御で以てなされる。
【０１０８】
なお、読み出しの際には、ＣＡＳレーテンシの制限を受け、リードコマンドが入力されてからＣＡＳレーテンシで指定されたクロックが経過してから読み出しが開始される。したがって、この例では、リードコマンドによってカラムアドレスＣＡｙが指定されてから２クロック後に、データの読み出しが開始される。
【０１０９】
また、オートプリチャージ付きライトコマンドによるオートプリチャージは、ＣＡＳレーテンシが２の場合、最後に出力されるバーストデータよりも１クロック前に開始される。例えば、図１１Ａの最初のオートプリチャージ付きライトコマンド（ＣＡｙ）によるオートプリチャージは、Ｓ２のデータ出力のタイミングで開始される。同一のバンクにおいて、プリジャージが開始されてからアクティブコマンドが入力されるまでは、間隔ｔRP（２クロック分）必要とされる。この２クロックの経過後に、次のアクティブコマンドＲＡ１が入力される。
【０１１０】
このように、この実施の一形態によれば、外符号系列について、データの書き込み時にはダミーデータの書き込みに要した２クロック分、また、読み出し時にも同じくダミーデータの読み出しに要した２クロック分しかクロックに無駄が生じず効率的である。
【０１１１】
なお、上述の説明では、ＳＤＲＡＭ３０において、バースト長が４、ＣＡＳレーテンシが２としたが、これはこの例に限定されるものではない。この発明は、他のバースト長、他のＣＡＳレーテンシの条件の下でも適用させることが可能である。例えば、ＣＡＳレーテンシを３に設定した場合には、アクティブコマンドとライト／リードコマンドとの間隔をレーテンシに対応して適切（例えば３クロック）に設定すれば、上述の説明と同様に、間断無く効率的にＳＤＲＡＭ３０に対するアクセスを行うことができる。
【０１１２】
また、ＳＤＲＡＭ３０の容量の効率化を図るために、バースト長を４以外の値（例えば、バースト長を８にした場合）にした場合でも、ＳＤＲＡＭ３０におけるデータの配置を変更することで対応することが可能である。すなわち、同一の内符号系列のデータを、バースト長に対応する数毎に順番にまとめ、同一のローアドレスに配置すると共に、バンクＡおよびバンクＢとで交互に書き込み／読み出しができるように配置する。このようにすることで、上述の説明と同様に、間断無く効率のよいアクセスを実現することができる。
【０１１３】
【発明の効果】
以上説明したように、この発明によれば、積符号によるエラー訂正ブロックを構成する各データにおいて、同一の内符号系列のデータがバースト長に対応する数毎に順番にまとめられ、同一のローアドレスに配置されると共に、バンクＡおよびバンクＢとで交互に書き込み／読み出しができるように配置されている。そのため、内符号系列では、カラムに対してランダムアクセスを行い、外符号系列では、バースト長単位でバンクＡとＢとでインターリーブすることで、データの書き込み／読み出しが間断無く効率的に、且つ高速に行える効果がある。
【０１１４】
また、このようなデータ配置とされているために、内符号系列および外符号系列とで同じアドレス配置とすることができる効果がある。
【０１１５】
またそのため、外符号デコーダで用いられるメモリと、内符号デコーダで用いられるメモリとを共通化でき、積符号によるエラー訂正を、１つのメモリで以て行うことができる効果がある。
【図面の簡単な説明】
【図１】この発明によるエラー訂正装置が適用されたディジタルビデオ記録／再生装置の構成の一例を概略的に示すブロック図である。
【図２】エラー訂正ブロックの構成の一例を概略的に示す略線図である。
【図３】エラー訂正ブロックの構成の一例を概略的に示す略線図である。
【図４】１シンクブロックの構成を概略的に示す略線図である。
【図５】エラー訂正デコーダの構成の一例を示すブロック図である。
【図６】データの書き込みおよび読み出しの時分割処理の一例を示す略線図である。
【図７】ビデオデータのエラー訂正ブロックにおけるデータ配列の一例を示す略線図である。
【図８】ＳＤＲＡＭのアドレス空間に対するエラー訂正ブロックのデータ配置の一例を概略的に示す略線図である。
【図９】ＳＤＲＡＭの非同期特性に基づく制約事項の一例を一覧で示す図である。
【図１０】内符号系列の書き込み／読み出しを説明するためのタイミングチャートである。
【図１１】外符号系列の書き込み／読み出しを説明するためのタイミングチャートである。
【図１２】符号による符号化を用いた、従来技術によるディジタル記録／再生装置の構成の一例を示すブロック図である。
【符号の説明】
９・・・エラー訂正デコーダ、２３・・・内符号デコーダ、２９・・・メモリコントローラ、３０・・・ＳＤＲＡＭ、３１・・・ビデオ外符号デコーダ、３２・・・オーディオ外符号デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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