(57)【特許請求の範囲】
【請求項１】
少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記複数の機能ブロック間の接続経路を変更することのできる１ないし複数のトランスファゲートと、を備える半導体集積回路装置において、前記トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ(ＴＦＴ)により構成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記複数の機能ブロックの中の少なくとも一つは、その機能ブロック内にその論理を変更することのできる１ないし複数のトランスファゲートを備え、該トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ(ＴＦＴ)により構成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
基本セルが、機能ブロックと、複数の機能ブロック間の接続経路を変更することのできるトランスファゲートを有するトランスファゲートブロックと、を有して構成されており、前記基本セルが複数個マトリックス状に配置されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記トランスファゲートブロック内の前記トランスファゲートが、配線間の配線接続スイッチ、および／または、基本セルへの入出力の接続スイッチを構成していることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記基本セルが、ニューロンを構成しており、当該基本セルに含まれるトランスファゲートがシナプス結合部を構成していることを特徴とする請求項３記載の半導体集積回路装置。
【請求項６】
機能ブロック間を接続する配線内にリピータが挿入されていることを特徴とする請求項１〜５の何れかに記載の半導体集積回路装置。
【請求項７】
前記リピータには、配線を選択するトランスファゲートが付設されていることを特徴とする請求項６記載の半導体集積回路装置。
【請求項８】
前記リピータは、リピータの本体を構成するバッファアンプを機能ブロックとして半導体基板上に有し、その上層に前記トランスファゲートを有して基本セルとして構成されていることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記半導体基板と前記トランスファゲートとの間に下層配線層が形成され、前記トランスファゲート上に上層配線層が形成されていることを特徴とする請求項１〜８の何れかに記載の半導体集積回路装置。
【請求項１０】
前記下層配線層が第１層および第２層配線により構成され、前記下層配線層が第３層および第４層配線により構成されていることを特徴とする請求項９記載の半導体集積回路装置。
【請求項１１】
前記トランスファゲートの導通・非導通を制御する素子が、半導体集積回路装置内に内蔵された、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭまたはＥＥＰＲＯＭの内の何れかのメモリセルであることを特徴とする請求項１〜１０の何れかに記載の半導体集積回路装置。
【請求項１２】
前記トランスファゲートの導通・非導通を制御する素子がＳＲＡＭまたはＤＲＡＭの内の何れかであって、当該半導体集積回路装置内には前記ＳＲＡＭまたはＤＲＡＭの電源投入時の初期状態を規制するＲＯＭ、ＥＰＲＯＭまたはＥＥＰＲＯＭの内の何れかが更に内蔵されていることを特徴とする請求項１〜１０の何れかに記載の半導体集積回路装置。
【請求項１３】
前記トランスファゲートの導通・非導通を制御するＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭまたはＥＥＰＲＯＭは、制御の対象であるトランスファゲート毎にその下層に分散配置されていることを特徴とする請求項１１または１２記載の半導体集積回路装置。
【請求項１４】
論理演算を行い少なくともその一部が半導体基板の表面部分に形成された複数の論理回路と、前記論理回路間にあって配線を接・断することができかつ前記論理回路が論理演算実行中であるときには導通・非導通が切り替わることのないトランスファゲートと、を含む半導体集積回路装置において、前記トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ(ＴＦＴ)により構成されていることを特徴とする半導体集積回路装置。
【請求項１５】
前記薄膜トランジスタの全部または一部は、チャネル電流が垂直方向に流れる縦型薄膜トランジスタによって構成されていることを特徴とする請求項１〜１４の何れかに記載の半導体集積回路装置。
【請求項１６】
前記薄膜トランジスタは、ｎチャネルエンハンスメント型トランジスタ、ｎチャネルデプレション型トランジスタ、ｐチャネルエンハンスメント型トランジスタまたはｐチャネルデプレション型トランジスタの中の何れか１種で構成されていることを特徴とする請求項１〜１５の何れかに記載の半導体集積回路装置。
【請求項１７】
前記薄膜トランジスタのチャネル領域には不純物が故意には添加されていないことを特徴とする請求項１〜１６の何れかに記載の半導体集積回路装置。
【請求項１８】
少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記半導体基板上に絶縁膜を介して形成された、前記複数の機能ブロック間の接続を変更することのできる１ないし複数のトランスファゲートと、を備える半導体集積回路装置の駆動方法であって、前記トランスファゲートの制御ゲートに、半導体基板の表面部分に形成された素子を駆動するために供給される電源電圧の電位と接地電位との電位差より大きい電位差を有する２つの電圧の内の何れかを印加して該トランスファゲートの導通・非導通を制御することを特徴とする半導体集積回路装置の駆動方法。
【請求項１９】
前記電源電圧の電位と接地電位との電位差より大きい電位差を有する２つの電圧の一方が電源電圧より大電圧の昇圧電圧であって他方が接地電圧であることを特徴とする請求項１８記載の半導体集積回路装置の駆動方法。
【請求項２０】
前記電源電圧の電位と接地電位との電位差より大きい電位差を有する２つの電圧の一方が電源電圧であり他方が電源電圧とは極性の異なる符号反転電圧であることを特徴とする請求項１８記載の半導体集積回路装置の駆動方法。
【請求項２１】
前記昇圧電圧または前記符号反転電圧が当該半導体集積回路装置内において形成される電圧であることを特徴とする請求項１９または２０記載の半導体集積回路装置の駆動方法。
【請求項２２】
前記トランスファゲートが、薄膜トランジスタであることを特徴とする請求項１８〜２１の何れかに記載の半導体集積回路装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置とその駆動方法に関し、特に、スイッチング素子としてトランスファゲートを多く含む論理半導体集積回路装置とその駆動方法に関するものである。
【０００２】
【従来の技術】
トランスファゲートを多用する論理半導体集積回路装置としてはＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）がよく知られている。ＦＰＧＡとは、ユーザサイドにおいて自由に論理の変更を実行することができるように構成されたゲートアレイ型半導体集積回路装置のことである。
図２３は、特開平９−１４８４４０号公報にて提案されたＦＰＧＡの概略の構成を示すブロック図である。この従来例においては、チップＳＵＢの中央部に、論理機能を変更可能な可変論理ブロックＰＬＢと、配線間接続状態を変更可能とするスイッチマトリックスＳＭＸとが、縦方向および横方向に交互に配置されている。そして、可変論理ブロックＰＬＢとスイッチマトリックスＳＭＸとのアレイの２辺に沿って、可変論理ブロックＰＬＢおよびスイッチマトリックスＳＭＸ内に設けられているメモリセルを選択してデータを書き込むためのＸデコーダ回路Ｘ−ＤＥＣとＹデコーダ＆書き込み回路Ｙ−ＤＥＣ＆ＷＤＲが設けられ、さらにこれらの回路を囲むようにチップ周辺に沿って入出力バッファセルＩＯＢが配置されている。
可変論理ブロックＰＬＢには、論理を変更するトランスファゲートとメモリセルとトランスファゲートに入力する信号を制御するインバータ等が形成されている。また、スイッチマトリックスＳＭＸには、トランスファゲートとトランスファゲートのオン／オフを制御するメモリセルが形成されている。トランスファゲートはｎチャネルＭＯＳトランジスタにより構成され、可変論理ブロックＰＬＢおよびスイッチマトリックスＳＭＸにおいて、全体のトランジスタの約１／６程度をトランスファゲートが占める。
【０００３】
図２４は、図２３に示したＦＰＧＡの要部を示す断面図である。図２４に示されるように、ＳＭＸ形成領域においては、シリコン基板１０１上にｐ型ウェル１０２が形成され、またＰＬＢ形成領域には、ｐ型ウェル１０３が形成されている。そして、ＳＭＸ形成領域においては、ゲート電極Ｇ１およびソース・ドレイン領域１０５を有するＭＯＳＦＥＴＱｎ１が形成され、またＰＬＢ形成領域には、ゲート電極Ｇ２およびソース・ドレイン領域１０６を有するＭＯＳＦＥＴＱｎ２が形成されている。基板上には、層間絶縁膜１１１〜１１５が形成され、層間絶縁膜間には、各ＭＯＳＦＥＴ間を接続する第１層メタル配線Ｍ１、第２層メタル配線Ｍ２、第３層メタル配線Ｍ３、第４層メタル配線Ｍ４が形成されている。
ＰＬＢ形成領域の出力信号はＭＯＳＦＥＴＱｎ２のドレイン領域より得られ、メタル配線Ｍ１、Ｍ２、Ｍ３を介してＳＭＸ形成領域に伝達される。そして、スイッチトランジスタであるＭＯＳＦＥＴＱｎ１を介して、第４層メタル配線Ｍ４に伝達され、他の可変論理ブロックＰＬＢ上を通過して他のスイッチマトリックスＳＭＸ（いずれも図示なし）に伝達される。ＭＯＳＦＥＴＱｎ１のオン／オフはＳＲＡＭなどのメモリ素子によって制御される。
【０００４】
【発明が解決しようとする課題】
この種のプログラマブル論理集積回路では、配線に多数のトランスファゲートが接続されるが、上述した特開平９−１４８４４０号公報に記載された従来例においては、トランスファゲートがシリコン基板上に形成されたＭＯＳトランジスタによって構成されていたため、トランジスタの接合容量が配線に寄生することにより配線に大きな寄生容量が付くことになる。さらに、配線中にトランスファゲートが挿入される都度配線が３層目、４層目から基板表面にまで引き下げられた後再び上層にまで引き上げなければならないため、配線長が長くなって寄生容量が一層増大するとともに寄生抵抗の増大を招いていた。
また、上述した従来例では、トランスファゲートを含む全てのトランジスタが同一平面上に形成されていたため、スイッチマトリックスＳＭＸや可変論理ブロックＰＬＢの面積が大きくなってしまう。そのために、ＦＰＧＡの１チップあたりの搭載可能ゲート数を少なくし、延いては応用できるシステムが限定されることになっていた。このような問題はＦＰＧＡに特有の問題ではなく、ＦＰＧＡとは呼ばれていなくても、スイッチが多用されそれをトランスファゲートにより構成しているプログラマブルデバイスに共通する問題である。また、プログラマブルデバイスではないが、デジタルニューロＬＳＩのような、学習機能を持ったチップも多くのトランスファゲートが用いられ、同様の問題を抱えている。
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、第１に、ＦＰＧＡなどの集積回路装置の配線に寄生する容量および抵抗を減少してトランスファゲートを多用する集積回路装置の動作高速化を可能ならしめることであり、第２に、この種の集積回路装置の高密度化、高集積化を実現し、トランスファゲートを多用するデバイスに搭載可能なゲート数を増加させることである。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記複数の機能ブロック間の接続経路を変更することのできる１ないし複数のトランスファゲートと、を備える半導体集積回路装置において、前記トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ(ＴＦＴ)により構成されていることを特徴とする半導体集積回路装置、が提供される。
【０００６】
また、上記の目的を達成するため、本発明によれば、少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記半導体基板上に絶縁膜を介して形成された、前記複数の機能ブロック間の接続を変更することのできる１ないし複数のトランスファゲートと、を備える半導体集積回路装置の駆動方法であって、前記トランスファゲートの制御ゲートに、半導体基板の表面部分に形成された素子を駆動するために供給される電源電圧の電位と接地電位との電位差より大きい電位差を有する２つの電圧の内の何れかを印加して該トランスファゲートの導通・非導通を制御することを特徴とする半導体集積回路装置の駆動方法、が提供される。
【０００７】
［作用］
本発明においては、配線間の接続経路を変更することのできるトランスファゲートが半導体基板上に絶縁膜を介して形成される。このように絶縁膜上に形成されるＴＦＴなどの接合容量はバルク型トランジスタのそれに比較して極めて小さい。また、本発明によれば、トランスファゲートを配線層間に配置することが可能になるため、配線の途中にトランスファゲートを挿入したことによる配線長の長大化が抑制されることとなり、配線の寄生容量が一層低減される外寄生抵抗も低減することができる。従って、配線に多数の配線切り換え用のトランスファゲートが接続されるＦＰＧＡなどの論理型集積回路においては、トランスファゲートをＴＦＴによって構成することにより、回路動作の高速化を実現することができる。
また、本発明によれば、配線間の接続経路を変更することのできるトランスファゲートが半導体基板上に絶縁膜を介して形成されるため、半導体基板上にバルク素子として搭載される素子数が減少することにより、チップ面積を縮小することが可能になる。あるいは、チップ面積が同一であれば素子数を増やして搭載するゲート数を増加させることが可能になる。
【０００８】
集積回路装置を３次元化すれば高集積化が可能なことはよく知られたことである。しかし、ＦＰＧＡなどの論理集積回路においては、一部の素子をＴＦＴによって構成することは従来行われてこなかった。それは、ＴＦＴが、▲１▼動作が遅い、▲２▼リークが大きい、▲３▼放熱性に劣る、など様々な欠点があり、この素子を用いる場合には高機能・高性能の論理集積回路を実現することはできないと考えられてきたからである。
一方で、ＦＰＧＡなどの論理集積回路において配線経路を変更するためのトランスファゲートは以下の特徴を有する。▲１▼トランスファゲートの全体の素子数に対する比率は１／４〜１／１０程度である。▲２▼動作が行われるのは（すなわち、オンまたはオフに転じるのは）のは、電源投入時などの初期化が行われるときだけである。▲３▼ごく限られたトランスファゲートのみが導通状態に維持され、大多数のトランスファゲートはオフ状態に保持される。このような特徴を有する配線経路切り換え用トランスファゲートをＴＦＴにより実現する場合には、上述したＴＦＴに備わる特有の短所は以下のように克服される。
【０００９】
配線切り換え用のトランスファゲートは上述したように、オンないしオフに転じるのは電源投入時などの初期化の行われる時のみであって、集積回路装置の論理動作には無関係であるので、その動作の遅・速は全く問題にならない。また、ＴＦＴのオフ時のリーク電流についてはゲート長を長くすることにより抑制することができる。トランジスタサイズを大きくすることができるのは、ＴＦＴ化されるのは全素子の内の一部のみであって多くはバルク型素子のままにとどまるので、バルク型素子の上層に形成されるＴＦＴには面積に余裕があり、大型化しても集積度が低下することはないからである。ゲート長を長く設定した場合には動作速度が低下することになるが、上述したように本発明の用途に用いられるＴＦＴについては動作速度を問題とする必要はない。
また、本発明の用途に用いられるＴＦＴにおいては、オン状態に保持されるのは少数にとどまり、大多数のＴＦＴはオフ状態に維持されるので、放熱性に劣るＴＦＴであっても、発熱問題を引き起こすことはない。
よって、本発明によれば、論理型集積回路の動作速度を向上させることができるとともに、高集積化、高密度化を実現して搭載可能なゲート数を増大させることが可能になる。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態について実施例に即して図面を参照して詳細に説明する。
［第１の実施例］
図１は、本発明の第１の実施例としてのＦＰＧＡのレイアウト図である。図１に示されるように、チップ１の周辺部には入出力パッド２が配置され、またその中央部には基本セル３がマトリックス状に配置される。図２は、本実施例のＦＰＧＡの基本セルのブロック図である。同図に示されるように、基本セル３は、論理ゲート部４と配線選択部７により構成される。論理ゲート部４は、プログラマブル論理ゲート６と、プログラマブル論理ゲートをプログラムするＳＲＡＭ５を有する。また、配線選択部７には、基本セル間信号バス１０の配線間の接続を切り換える配線間スイッチ８とバス１０の配線とプログラマブル論理ゲート６の入出力端子間の接続を切り換える入出力スイッチ９とが配置される。配線選択部７の各スイッチのオン／オフはＳＲＡＭ５に記憶されているデータによって制御される。なお、ＳＲＡＭ５への記憶データの書き込みは、別に設けられたＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどを用いて電源投入時に行うことができる。
【００１１】
図３は、配線選択部７の部分を回路図にて示した、本実施例の基本セル３のブロック図であり、図４は、本実施例の論理ゲート部４を、一部を回路図にて示すブロック図である。
図３に示されるように、Ｙ方向信号バス１０1 は、配線Ａ０、…、Ａｎにより構成され、Ｘ方向信号バス１０2 は、配線Ｂ０、…、Ｂｎにより構成されている。Ｙ方向信号バス１０1 とＸ方向信号バス１０2 間の配線接続の変更は、配線間スイッチ８に属するトランスファゲートであるｎチャネルエンハンスメント型のＴＦＴＱｅより実現され、Ｘ方向信号バス１０2 とプログラマブル論理ゲート６の入力端子Ｘ、Ｙ、出力端子ＯＵＴとの間の配線接続変更は、入出力スイッチ９に属するトランスファゲートであるｎチャネルエンハンスメント型のＴＦＴＱｅより実現される。
ＴＦＴのゲートに接続されるＳＲＡＭセル５ａは、通常の論理回路の電源電圧ＶＣＣより高い電圧ＶＢＯＯＴにより駆動されている。このＶＢＯＯＴはチップ内部に設置された昇圧回路により形成されている。ＳＲＡＭからの出力振幅、従ってＴＦＴのゲートに印加される電圧の振幅が、ＶＢＯＯＴ−ＧＮＤ（接地電位）となされており、これによりバスの信号振幅がＶＣＣ−ＧＮＤになされている。このようにすることで、バスに付く寄生容量を格段に低く抑えつつトランスファゲートをＣＭＯＳで構成した場合と同じように信号振幅をＶＣＣ−ＧＮＤとすることができる。而して、ＳＲＡＭの出力振幅をＶＢＯＯＴ−ＧＮＤとして大きくしても、非動作時のＳＲＡＭの消費電流は低くそしてＳＲＡＭが動作するのはプログラム時に１回のみであるので、発熱の問題は起こらない。
【００１２】
図４に示されるように、本実施例のプログラマブル論理ゲート６は、入力端子Ｘ、Ｙ、出力端子ＯＵＴを有する２入力１出力の論理ゲートであって、スイッチ部１１と、スイッチ部１１のトランスファゲートのゲートの入力電圧を形成するレベル変換器１２およびインバータ１３と、スイッチ部１１の出力が入力される出力バッファ１４とにより構成される。スイッチ部１１のトランスファゲートも本実施例においてはｎチャネルエンハンスメント型のＴＦＴＱｅにより構成されている。そのため、レベル変換器１２とインバータ１３は昇圧電圧ＶＢＯＯＴによって駆動され、それらの出力信号振幅であるＶＢＯＯＴ／ＧＮＤがＴＦＴＱｅのゲートに印加される。
スイッチ部１１のＴＦＴは、入力端子Ｘ、Ｙに入力される信号に従って何れか２つが導通し、これにより４つのＳＲＡＭセル５ｂのうちの何れかの記憶データが出力バッファ１４に伝達されされるように構成されている。
本実施例においては、論理ゲート部のトランスファゲートをもＴＦＴにより構成したことにより、論理ゲート部自体も３次元化されその分基本セルの面積を縮小することができるが、プログラマブル論理ゲート６のトランスファゲートは、配線選択部のトランスファゲートと異なり、論理集積回路の動作時にオン／オフ動作が繰り返される素子であり、かつ、ＴＦＴを駆動するレベル変換器１２やインバータ１３はＳＲＡＭセルと異なって消費電流の大きい回路であるため、論理ゲート部のスイッチ部をＴＦＴにより構成することができるのは、ＴＦＴの発熱が特に問題とはならず、かつ、昇圧電圧ＶＢＯＯＴを外部より供給できる場合に限られる。
【００１３】
図５は、本実施例の基本セルの、トランスファゲートが第３層配線と第４層配線との間に挿入された部分を示す断面図である。同図に示されるように、ｐ型シリコン基板２１の表面領域にはｎ型ウェル２２と素子分離酸化膜２３が形成されており、ｐ型シリコン基板２１の表面部分にはゲート電極２４とｎ型拡散層２６を有するｎチャネルＭＯＳトランジスタが形成され、またｎ型ウェル２２の表面部分にはゲート電極２５とｐ型拡散層２７を有するｐチャネルＭＯＳトランジスタが形成されている。基板上は層間絶縁膜２８によって覆われており、層間絶縁膜２８内には、第１層、第２層および第３層配線３０、３２、３８が形成され、層間絶縁膜２８上には第４層配線４０が形成されている。そして、第２層配線３２と第３層配線３８との間には、ゲート電極３５と、チャネル領域となるｐ型ポリシリコン膜３４と、ソース・ドレイン領域となるｎ型ポリシリコン膜３６を有するｎチャネルエンハンスメント型のＴＦＴが形成されている。さらに、拡散層と配線層間および配線層と配線層との間にはこれらを接続する第１、第２、第４、第５導電性プラグ２９、３１、３７、３９が形成さている。
【００１４】
次に、本発明の半導体集積回路装置の製造方法について説明する。図６、図７は、本発明の第１の実施例の、トランスファゲートが第２層配線と第３層配線との間に接続された部分での工程順の断面図である。
まず、図６（ａ）に示されるように、ｐ型シリコン基板２１上にｎチャネルおよびｐチャネルＭＯＳトランジスタを形成し、第１導電性プラグ２９を介して第１層配線３０を形成し、さらに層間絶縁膜を介して第２層配線３２を形成する。第１、第２層配線は、その後の高温熱処理に耐えられるように、タングステン（Ｗ）などの高融点金属を用いて形成される。
次に、図６（ｂ）に示されるように、第２層配線３２上に層間絶縁膜を形成し、この層間絶縁膜にビアホールを形成した後、Ｗとその表面を被覆するＴｉＮからなる第３導電性プラグ３３を形成する。表面をＴｉＮで被覆するのはＷがシリサイド化するのを防止するためである。そして、層間絶縁膜上全面にｐ型ポリシリコン膜３４を堆積する。このｐ型ポリシリコン膜は、膜堆積時にボロンがドープされるようにしてもよく、またノンドープポリシリコンを堆積した後ボロンをイオン注入法などによりドープするようにしてもよい。そして、７００℃程度の熱処理を実施してポリシリコンの結晶性を向上させる。
次に、図６（ｃ）に示されるように、ｐ型ポリシリコン膜３４をこれがＴＦＴ形成領域上に島状に残るようにパターニングする。
【００１５】
次に、図７（ｄ）に示されるように、ｐ型ポリシリコン膜３４の表面を酸化してゲート絶縁膜となるシリコン酸化膜を形成した後その上にポリシリコンを堆積しこれをパターニングしてゲート電極３５を形成する。次に、これをマスクとしてリン（Ｐ）をイオン注入し、６００℃の熱処理を行って注入イオンの活性化を実施してｎ型ポリシリコン膜３６を形成する。ゲート絶縁膜は、ＣＶＤ法にて形成されたシリコン酸化膜またはシリコン窒化膜であってもよい。その後、全面に層間絶縁膜２８を堆積する。
【００１６】
次に、図７（ｅ）に示されるように、層間絶縁膜にｎ型拡散層３４に到達するビアホールを開口して第４導電性プラグ３７を形成した後、その上にＡｌからなる第３層配線３８を形成する。この状態でのレイアウト図を図８に示す。
その後、図７（ｆ）に示されるように、さらに層間絶縁膜を堆積し、その上にＡｌなどからなる第４層配線を形成して、本実施例の製造工程が完了する。
【００１７】
図９、図１０は、本発明の第１の実施例の他の製造方法を示す工程順の断面図である。
まず、図９（ａ）に示されるように、ｐ型シリコン基板２１上に通常のプロセスにてＣＭＯＳデバイスと２層配線までを形成する。
次に、図９（ｂ）に示されるように、ＣＶＤ法により層間絶縁膜とｐ型ポリシリコン膜３４を形成し、７００℃程度の熱処理を行ってポリシリコン膜の結晶性を向上させる。続いて、図９（ｃ）に示されるように、ｐ型ポリシリコン膜をＴＦＴ形成領域に島状に残るようにパターニングする。
【００１８】
次に、図１０（ｄ）に示されるように、ｐ型ポリシリコン膜３４上にゲート電極３５を形成し、これをマスクとしてリン（Ｐ）をイオン注入し、６００℃の熱処理を行って注入イオンの活性化を実施してｎ型ポリシリコン膜３６を形成する。その後、全面に層間絶縁膜２８を堆積する。
【００１９】
次に、図１０（ｅ）に示されるように、層間絶縁膜に第２層配線３２およびｎ型ポリシリコン膜３６に到達するビアホールを開口して第４導電性プラグ３７を形成した後、層間絶縁膜２８上にＡｌなどからなる第３層配線３８を形成する。この状態でのレイアウト図を図１１に示す。
その後、図１０（ｆ）に示されるように、さらに層間絶縁膜を堆積し、その上にＡｌなどからなる第４層配線４０を形成して、本実施例の製造工程が完了する。
【００２０】
［第２の実施例］
次に、図１２を参照して本発明の第２の実施例について説明する。本実施例における基本的な回路構成は、図１〜図４に示した第１の実施例と同様である。
本実施例においては、トランスファゲートを構成するＭＯＳトランジスタとして、チャネルが垂直方向に形成される縦型薄膜トランジスタが用いられる。図１２は、本実施例の基本セルの、トランスファゲートが第２層配線と第４層配線との間に挿入された部分を示す断面図とトランスファゲート付近のレイアウト図である。同図において、図５に示した第１の実施例の部分と対応する部分には同一の参照番号が付せられているので、重複する説明は省略する。
本実施例においては、ソース・ドレイン領域を構成するｎ型ポリシリコン膜３６とこれに挟まれたチャネル領域を構成するｐ型ポリシリコン膜３４との積層体が、第２層配線３２と第４層配線４０との間に第５導電性プラグ３９を介して挿入されている。そして、ｐ型ポリシリコン膜３４の外周部にはゲート絶縁膜を介してｎ型ポリシリコン膜からなるゲート電極３５が形成されている。ゲート電極３５にはゲート配線となる第３層配線３８が接続されている。
【００２１】
次に、本実施例に係る半導体集積回路装置の製造方法について説明する。図１３、図１４は、本発明の第２の実施例の一製造方法を示す工程順の断面図である。
まず、図１３（ａ）に示されるように、ｐ型シリコン基板２１上にｎチャネルおよびｐチャネルＭＯＳトランジスタを形成し、第１導電性プラグ２９を介して第１層配線３０を形成し、さらに第２導電性プラグ３１を介して第２層配線３２を形成する。第１、第２層配線は、その後の高温熱処理に耐えられるように、タングステン（Ｗ）などの高融点金属を用いて形成される。
次に、図１３（ｂ）に示されるように、第２層配線３２上に、ＴｉＮ膜をバリアメタル層４１として形成し、その上に減圧ＣＶＤ法にてｎ型ポリシリコン膜３６、ｐ型ポリシリコン膜３４、ｎ型ポリシリコン膜３６を順次堆積する。ポリシリコン膜への不純物ドーピングは、in situ にて行うことが望ましいが、イオン注入法を用いて行ってもよい。
次に、図１３（ｃ）に示すように、フォトリソグラフィ法によりポリシリコン膜をパターニングした後、ＣＶＤ法にてゲート絶縁膜となるシリコン酸化膜４２を堆積する。シリコン酸化膜４２は熱酸化法により形成してもよい。次いで、図１３（ｄ）に示すように、ｎ型ポリシリコンの堆積とそのエッチバックにより環状のゲート電極３５を形成する。
【００２２】
次に、図１４（ｅ）に示すように、ＣＶＤ法により層間絶縁膜２８を堆積し、ＣＭＰ（chemical mechanical polishing ）により、表面を平坦化する。次に、ゲート電極３５の側面を露出させる配線溝を形成し、金属膜の堆積とＣＭＰにより、図１４（ｆ）に示すように、配線溝内にゲート配線となる第３層配線３８を形成する。その後、さらに層間絶縁膜を堆積し、ドレイン領域となるｎ型ポリシリコン膜３６の表面を露出させるコンタクトホールを開孔し第５導電性プラグ３９を埋め込む。その後、図１４（ｇ）に示すように、金属膜の堆積とそのパターニングにより、第４層配線４０を形成する。
【００２３】
図１５、図１６は、本発明の第２の実施例の他の製造方法を示す工程順の断面図である。
まず、図１５（ａ）に示されるように、ｐ型シリコン基板２１上にｎチャネルおよびｐチャネルＭＯＳトランジスタを形成し、第１導電性プラグ２９を介して第１層配線３０を形成し、さらに第２導電性プラグ３１を介して第２層配線３２を形成する。
次に、図１５（ｂ）に示されるように、第２層配線３２上に、ポリシリコン膜との反応を防止するＴｉＮ膜をバリアメタル層４１として形成し、その上に減圧ＣＶＤ法にてポリシリコンを堆積しイオン注入法にてｎ型不純物を高濃度にドーピングしてｎ型ポリシリコン膜３６を形成する。次に、図１５（ｃ）に示すように、ｎ型ポリシリコン膜３６をパターニングした後、層間絶縁膜を堆積しＣＭＰにより表面の平坦化を行うとともにｎ型ポリシリコン膜３６の表面を露出させる。次に、図１５（ｄ）に示すように、ｐ型ポリシリコン膜とノンドープポリシリコン膜の堆積とを連続して行い、ｎ型不純物を高濃度にイオン注入してｐ型ポリシリコン膜３４とｎ型ポリシリコン膜３６の積層膜を形成し、フォトリソグラフィ法によりこの積層膜をパターニングする。
【００２４】
次に、図１６（ｅ）に示すように、熱酸化によりポリシリコン膜３４、３６の表面にゲート絶縁膜となるシリコン酸化膜４２を形成した後、ｎ型ポリシリコンの堆積とそのエッチバックにより、チャネル領域となるｐ型ポリシリコン膜３４の側面に環状のゲート電極３５を形成する。次に、ＣＶＤ法により層間絶縁膜２８を堆積し、ＣＭＰにより表面を平坦化した後、ゲート電極３５の側面を露出させる配線溝を形成し、金属膜の堆積とＣＭＰを行って、図１６（ｆ）に示すように、配線溝内にゲート配線となる第３層配線３８を形成する。その後、さらに層間絶縁膜を堆積し、ドレイン領域となるｎ型ポリシリコン膜３６の表面を露出させるコンタクトホールを開孔し第５導電性プラグ３９を埋め込む。その後、図１６（ｇ）に示すように、金属膜の堆積とそのパターニングにより、第４層配線４０を形成する。
なお、第２の実施例では、第２層配線−第４層配線間に薄膜トランジスタを挿入する例を示したが、第２層配線−第３層配線間など他の配線層間に形成するようにしてもよい。この場合に、ゲート電極を引き出すゲート配線は第１〜第４層配線の何れを用いて形成してもよい。あるいは第１〜第４層配線を使用することなく、独自の配線層によりゲート配線を形成してもよい。
【００２５】
［第３の実施例］
図１７は、本発明の第３の実施例における基本セルの、配線選択部７を回路図にて示すブロック図である。本実施例においては、配線選択部７と論理ゲート部のスイッチ部（図示なし）のトランスファゲートがｎチャネルデプレション型ＴＦＴＱｄにより構成されている。この場合、ＴＦＴの閾値電圧は、負の値となるため、トランジスタをオフさせるために、ＳＲＡＭセル５ｃからの信号の論理振幅をＶＣＣ−ＶＮＥＧとする。このＶＮＥＧは、トランジスタを十分オフさせる電位であり、ＶＢＯＯＴと同様に内部で作っても良いし、外部から入力してもよい。
【００２６】
図１８は、本実施例において用いられるＴＦＴの断面図である。このトランジスタでは、ｎ型ポリシリコンゲート３５ａ下のチャネル領域はノンドープポリシリコン膜３４ａにより構成されている。図３に示される第１の実施例で用いられていたｎチャネルエンハンスメント型ＴＦＴの場合には、チャネル領域をｐ型にするか、ゲート電極をｐ型とする必要があり、プロセス工程が複雑になったりキャリア移動度が犠牲になったりする。本実施例のトランジスタではチャネル領域がノンドープポリシリコンとなるため、キャリア移動度が大きくなりトランジスタの駆動能力が上がるとともに、トランジスタをソース・ドレイン領域をｎ型ポリシリコン膜３６とし、ゲート電極をｎ型ポリシリコン膜とすることで作成できるので、プロセス工程を単純化できる。
なお、図１２に示した縦型薄膜トランジスタをデプレション型に形成することもできる。
【００２７】
［第４の実施例］
図１９（ａ）は、本発明の第４の実施例における基本セルの構成を示すブロック図である。本実施例においては、基本セル３内の論理ゲートが固定論理ゲート６ａになされ、かつ論理ゲートの出力は入出力スイッチを介することなく基本セル間信号バス１０の配線を直接駆動するようになされている。ＴＦＴは、第３の実施例の場合のようにチャネル領域をノンドープポリシリコンにより形成しても、ポリシリコン膜厚みによる閾値ばらつきの問題があり、負荷が大きい場合には閾値のばらつきが信号遅延のばらつきとして現れる。そこで、本実施例においては、配線選択部７に入出力スイッチに代えて入力スイッチ９ａを設け、論理ゲートへのプログラミングは入力信号についてのみ行い、出力信号は、基板上に形成された固定論理ゲート６ａの出力バッファにより直接信号バスに出力するようにする。
図１９（ｂ）は、第４の実施例の変更例を示すブロック図であって、固定論理ゲート６ａに代えてプログラマブル論理ゲート６が用いられている。この場合にプログラマブル論理ゲート６のトランスファゲートはバルク型ＭＯＳトランジスタによって構成してもまたＴＦＴによって構成してもよい。
【００２８】
［第５の実施例］
図２０は、本発明の第５の実施例を示す要部のブロック図である。本実施例においては、上述した第４の実施例の場合よりも論理ゲートの出力がさらに重い負荷を駆動しなければならない状態が想定されている。このような場合には、第４の実施例と同様に論理ゲートの出力バッファを信号バスと直結するとともに信号バスの途中にリピータを設けるのがよい。本実施例においては、リピータには複数バス内から１つのバスを選択する機能が付加されている。すなわち、図２０に示されるように、図１９（ａ）の構成を有する基本セル３1 の固定論理ゲートの出力バッファは、論理ゲートグループ共通信号バス１０ａを直接駆動する。この共通信号バス１０ａには、近距離の基本セル３2 、３3 、…の入力回路が接続されている。そして、この論理ゲートグループ共通信号バス１０ａは、他の同種の共通信号バスとともにバス選択回路＆リピータ１５に入力され、ＳＲＡＭセル５ａによって選択された共通信号バスの信号が遠距離に存在する基本セル…、３Nに入力される。この場合、共通信号バスの選択は図示されたようにリピータの入力側で選択するようにするのがよい。
本実施例においては、論理ゲートを固定とし入力スイッチのみで所望の論理を得るようにしている。このような入力スイッチだけでプログラムする構成は、スイッチが多くなり面積的に不利なことや、１本の信号バスに付くスイッチが増えるので、従来行われてこななかった。しかし、本発明の構成では、３次元化されていることにより面積は大きくならないことと、スイッチがバスに付くことによる信号線の寄生容量の増加がＴＦＴの採用で抑えられていることのため、面積増大や配線負荷増大の問題は生じない。
【００２９】
図２１に第５の実施例のレイアウト図を示す。本実施例においては、基本セルの一種であるバス選択回路＆リピータ１５が、他の基本セル３のグループ間に配置される。このセルでは、リピータ本体とＳＲＡＭセルとが半導体基板表面に形成されその上層にトランスファゲートであるＴＦＴが形成される。本実施例においては、基本セル３間にバス選択回路＆リピータ１５が挿入されたことによりその分は面積が犠牲となるが、信号の遅延ばらつきがなくなることにより、高速なプログラマブルデバイスを作ることが可能になる。また、この実施例では、基本セル３においてはＳＲＡＭからの信号を配線選択部のみに入力するようにしているので、ＳＲＡＭからの配線の引き回しが容易となり、またＳＲＡＭ配置の自由度も増している。このため、ＳＲＡＭを基本セル間で共有することも可能になっている。
【００３０】
［第６の実施例］
図２２は、本発明の第６の実施例の基本セルたるニューロンの構成を示すブロック図である。上述した各実施例では、本発明をプログラマブル素子に適応した例について説明したが、本発明はディジタルニューロデバイスについても適応することができる。本実施例のニューロン１９は、図２２に示すように、重みメモリ１６、積和演算器１７、判定器１８、ＳＲＡＭ５および入力スイッチ９ａにより構成される。ここで、重みメモリ１６、積和演算器１７、判定器１８が論理ゲート部を構成し、シナプス結合部に当たる部分が入力スイッチ部となる。
ニューロン間共通信号バス１０ｂより入力スイッチ９ａを介して積和演算器１７に入力された信号は、重みメモリ１６の記憶内容に基づいて重み付けがなされた後、積算される。判定器１８は、積和演算器１７の演算結果と入力スイッチ９ａを介して取り込まれた閾値とを比較して判定信号を出力する。その判定信号は共通信号バス１０ｂに出力される外、重みメモリ１６にフィードバックされて重みメモリの記憶データの変更に利用される。
【００３１】
デジタルニューロデバイスは、全結合型にした方が、すなわち、ニューロン間を全て配線にて接続する方が、自由度が増し、プログラミングが楽になるが、配線を全結合するのは配線が輻輳しチップ面積が大きくなる問題がある。しかし、本発明においてはスイッチが配線層間に配置されていることにより配線の輻輳を緩和してシナプスのための配線層を形成することができた。この際に、全結合のシナプスの重みをすべて重みメモリで記憶するのは事実上不可能なので、スイッチ部は、重みを記憶するシナプスの選択に使用される。
このように本発明はプログラマブル素子だけでなく、スイッチを多用するＬＳＩであれば、どのようなものにも適用できる。さらには、現在はトランスファゲートを多用しないＬＳＩを多用するように論理を組み替えて適用することも可能である。
【００３２】
以上好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を変更しない範囲内において適宜の変更が可能なものである。例えば、トランスファゲートをＴＦＴによって構成するのに代えシリコン基板上にＳＯＩ構造を形成しここにトランスファゲートを形成するようにしてもよい。また、ＴＦＴを２つ乃至それ以上の層に分けて形成するようにしてもよい。また、実施例ではＳＲＡＭセルを分散配置していたがこの方式に代え集中配置するようにしてもよい。さらに、ＳＲＡＭをＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ（フラッシュメモリを含む）に置き換えることもできる。また、ＴＦＴの活性層となるポリシリコン膜の結晶性を向上させるための熱処理は、レーザ光を照射することにより行うこともできる。そのようにする場合にはＴＦＴの下層の配線層はＡｌ系材料を用いて形成してもよい。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、信号間のスイッチとなっているトランスファゲートを選択的に３次元化することにより、配線に付く寄生容量を格段に小さくすることが可能になり、プログラマブルデバイスやニューロデバイスの動作高速化を実現することができる。さらに、トランスファゲートを選択的に３次元化したことにより、リーク電流を増大させたり発熱問題を引き起こしたりすることなくチップ面積を縮小することが可能になり、チップ当たりに搭載可能な基本セルやニューロンを増やすことができ、プログラマブル素子やニューロデバイスの適用範囲を広げることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例の概略レイアウト図。
【図２】  本発明の第１の実施例のブロック図。
【図３】  本発明の第１の実施例の部分回路図。
【図４】  本発明の第１の実施例の部分回路図。
【図５】  本発明の第１の実施例の断面図。
【図６】  本発明の第１の実施例の一製造方法を示す工程順の断面図（その１）。
【図７】  本発明の第１の実施例の一製造方法を示す工程順の断面図（その２）。
【図８】  本発明の第１の実施例の一製造方法の一製造工程段階における部分平面図。
【図９】  本発明の第１の実施例の他の製造方法を示す工程順の断面図（その１）。
【図１０】  本発明の第１の実施例の他の製造方法を示す工程順の断面図（その１）。
【図１１】  本発明の第１の実施例の一製造工程段階における部分平面図。
【図１２】  本発明の第２の実施例の断面図とレイアウト図。
【図１３】  本発明の第２の実施例の一製造方法を示す工程順の断面図（その１）。
【図１４】  本発明の第２の実施例の一製造方法を示す工程順の断面図（その２）。
【図１５】  本発明の第２の実施例の他の製造方法を示す工程順の断面図（その１）。
【図１６】  本発明の第２の実施例の他の製造方法を示す工程順の断面図（その２）。
【図１７】  本発明の第３の実施例の部分回路図。
【図１８】  本発明の第３の実施例において用いられるＴＦＴの断面図。
【図１９】  本発明の第４の実施例における基本セルのブロック図。
【図２０】  本発明の第５の実施例の要部回路図。
【図２１】  本発明の第５の実施例のレイアウト図。
【図２２】  本発明の第６の実施例の基本セルのブロック図。
【図２３】  従来例のレイアウト図。
【図２４】  従来例の断面図。
【符号の説明】
１  チップ
２  入出力パッド
３、３1 、３2 、３3 、…、３N   基本セル
４  論理ゲート部
５  ＳＲＡＭ
５ａ、５ｂ、５ｃ  ＳＲＡＭセル
６  プログラマブル論理ゲート
６ａ  固定論理ゲート
７  配線選択部
８  配線間スイッチ
９  入出力スイッチ
９ａ  入力スイッチ
１０  基本セル間信号バス
１０1   Ｙ方向信号バス
１０2   Ｘ方向信号バス
１０ａ  論理ゲートグループ共通信号バス
１０ｂ  ニューロン間共通信号バス
１１  スイッチ部
１２  レベル変換器
１３  インバータ
１４  出力バッファ
１５  バス選択回路＆リピータ
１６  重みメモリ
１７  積和演算器
１８  判定器
１９  ニューロン
２１  ｐ型シリコン基板
２２  ｎ型ウェル
２３  素子分離酸化膜
２４、２５  ゲート電極
２６  ｎ型拡散層
２７  ｐ型拡散層
２８  層間絶縁膜
２９  第１導電性プラグ
３０  第１層配線
３１  第２導電性プラグ
３２  第２層配線
３３  第３導電性プラグ
３４  ｐ型ポリシリコン膜
３４ａ  ノンドープポリシリコン膜
３５  ゲート電極
３５ａ  ｎ型ポリシリコンゲート
３６  ｎ型ポリシリコン膜
３７  第４導電性プラグ
３８  第３層配線
３９  第５導電性プラグ
４０  第４層配線
４１  バリアメタル層
４２  シリコン酸化膜
１０１  シリコン基板
１０２、１０３  ｐ型ウェル
１１１〜１１５  層間絶縁膜
Ｑｅ  ｎチャネルエンハンスメント型ＴＦＴ
Ｑｄ  ｎチャネルデプレション型ＴＦＴ
【図１】
0003735855.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003735855.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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