(57)【特許請求の範囲】
【請求項１】
信号入力端子と、
エミッタに所定のバイアス電圧が供給される第１のＰＮＰトランジスタと、
エミッタが前記信号入力端子に接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタが前記第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、
ベース・コレクタ同士が接続され、エミッタが前記第１のＰＮＰトランジスタのコレクタに接続された第３のＰＮＰトランジスタと、
エミッタが前記第２のＰＮＰトランジスタのコレクタに接続され、ベースが前記第３のＰＮＰトランジスタのベースに接続された第４のＰＮＰトランジスタと、
前記第４のＰＮＰトランジスタのコレクタと基準電位点間に接続された第１の抵抗と、
コレクタが前記信号入力端子に接続され、ベースが前記第４のＰＮＰトランジスタのコレクタに接続され、エミッタが基準電位点に接続されたＮＰＮトランジスタと、
前記第３のＰＮＰトランジスタのコレクタと基準電位点間に設けられた電流源と、を具備して成るクランプ回路。
【請求項２】
第１の回路から第２の回路へ信号を供給するための入力インターフェース回路であって、
前記第１の回路からの信号が供給される入力端子と、
前記入力端子に供給される信号のローレベル側を第１の電位にクランプするための第１のクランプ回路と、
前記入力端子に供給される信号のハイレベル側を前記第１の電位よりも高い第２の電位にクランプするための第２のクランプ回路と、
前記入力端子に接続されたフィルタ手段と、
前記フィルタ手段の出力端と前記第２の回路の入力端との間に設けられ前記第２の回路に所定電圧を超える信号が入力するのを抑制する保護回路とを有し、
前記第２のクランプ回路は、エミッタに所定のバイアス電圧が供給される第１のＰＮＰトランジスタと、エミッタが前記入力端子に接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタが前記第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、ベース・コレクタ同士が接続され、エミッタが前記第１のＰＮＰトランジスタのコレクタに接続された第３のＰＮＰトランジスタと、エミッタが前記第２のＰＮＰトランジスタのコレクタに接続され、ベースが前記第３のＰＮＰトランジスタのベースに接続された第４のＰＮＰトランジスタと、前記第４のＰＮＰトランジスタのコレクタと基準電位点間に接続された第１の抵抗と、コレクタが前記入力端子に接続され、ベースが前記第４のＰＮＰトランジスタのコレクタに接続され、エミッタが基準電位点に接続されたＮＰＮトランジスタと、前記第３のＰＮＰトランジスタのコレクタと基準電位点間に設けられた電流源と、から成ることを特徴とする入力インターフェース回路。
【請求項３】
前記保護回路は、ソースが基準電位点に接続され、ゲート・ソース同士が接続され、ドレインが前記フィルタ手段の出力端に接続されたＮチャンネルＭＯＳ ＦＥＴと、ソースに所定のバイアス電圧が供給され、ゲート・ソース同士が接続され、ドレインが前記フィルタ手段の出力端に接続されたＰチャンネルＭＯＳ ＦＥＴと、から成ることを特徴とする請求項２記載の入力インターフェース回路。
【請求項４】
前記保護回路は、前記フィルタ手段の出力端と基準電位点にコレクタ・エミッタ路が接続されたＮＰＮ型の保護用トランジスタと、この保護用トランジスタのベースと前記フィルタ手段の出力端との間に接続され、前記フィルタ手段の出力端の電圧が所定値を超えたときに導通するツェナーダイオードと、前記保護用トランジスタのベースと前記基準電圧の間に設けられた第２の抵抗と、から成ることを特徴とする請求項２記載の入力インターフェース回路。
【請求項５】
第１の回路から第２の回路へ信号を供給するための入力インターフェース回路であって、
前記第１の回路からの信号が供給される入力端子と、
前記入力端子に供給される信号のローレベル側を第１の電位にクランプするための第１のクランプ回路と、
前記入力端子に供給される信号のハイレベル側を前記第１の電位よりも高い第２の電位にクランプするための第２のクランプ回路と、
前記入力端子に接続されたフィルタ手段と、
前記フィルタ手段の出力端と前記第２の回路の入力端との間に設けられ前記第２の回路に所定電圧を超える信号が入力するのを抑制する保護回路とを有し、
前記第１のクランプ回路は、第１のＮＰＮトランジスタと、エミッタが前記入力端子に接続され、ベースが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが前記第１のＮＰＮトランジスタのベースに接続された第２のＮＰＮトランジスタと、ベース・コレクタ同士が接続され、エミッタが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが電流源に接続された第３のＮＰＮトランジスタと、エミッタが前記第２のＮＰＮトランジスタのコレクタに接続され、ベースが前記第３のＮＰＮトランジスタのベースに接続され、コレクタに所定のバイアス電圧が供給された第４のＮＰＮトランジスタと、前記第１のＮＰＮトランジスタのエミッタと基準電位点間に設けられた第３の抵抗又は電圧源を含み前記第１のＮＰＮトランジスタのエミッタに前記第１の電位に相当する電圧を発生する電圧発生手段と、を備え、
前記保護回路は、前記フィルタ手段の出力端と基準電位点にコレクタ・エミッタ路が接続されたＮＰＮ型の保護用トランジスタと、この保護用トランジスタのベースと前記フィルタ手段の出力端との間に接続され、前記フィルタ手段の出力端の電圧が所定値を超えたときに導通するツェナーダイオードと、前記保護用トランジスタのベースと前記基準電圧の間に設けられた第２の抵抗と、を備えて成ることを特徴とする入力インターフェース回路。
【請求項６】
第１の回路から第２の回路へ信号を供給するための入力インターフェース回路であって、
前記第１の回路からの信号が供給される入力端子と、
前記入力端子に供給される信号のローレベル側を第１の電位にクランプするための第１のクランプ回路と、
前記入力端子に供給される信号のハイレベル側を前記第１の電位よりも高い第２の電位にクランプするための第２のクランプ回路と、
前記入力端子に接続されたフィルタ手段と、
前記フィルタ手段の出力端と前記第２の回路の入力端との間に設けられ前記第２の回路に所定電圧を超える信号が入力するのを抑制する保護回路とを有し、
前記第１のクランプ回路は、第１のＮＰＮトランジスタと、ベースが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが前記第１のＮＰＮトランジスタのベースに接続された第２のＮＰＮトランジスタと、ベース・コレクタ同士が接続され、コレクタが電流源に接続された第３のＮＰＮトランジスタと、ベースが前記第３のＮＰＮトランジスタのベースに接続され、コレクタに所定のバイアス電圧が供給された第４のＮＰＮトランジスタと、エミッタが基準電位点に接続され、コレクタ及びベースが前記第１のＮＰＮトランジスタのエミッタに接続された第５のＮＰＮトランジスタと、エミッタが前記入力端子に接続され、ベースが前記第２のＮＰＮトランジスタのエミッタに接続され、コレクタが前記第２のＮＰＮトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、エミッタが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタ及びベースが前記第３のＮＰＮトランジスタのエミッタに接続された第７のＮＰＮトランジスタと、エミッタが前記第２のＮＰＮトランジスタのコレクタに接続され、ベースが前記第４のＮＰＮトランジスタのエミッタに接続され、コレクタが前記第４のＮＰＮトランジスタのコレクタに接続された第８のＮＰＮトランジスタと、を備えて成り、
前記保護回路は、前記フィルタ手段の出力端と基準電位点にコレクタ・エミッタ路が接続されたＮＰＮ型の保護用トランジスタと、この保護用トランジスタのベースと前記フィルタ手段の出力端との間に接続され、前記フィルタ手段の出力端の電圧が所定値を超えたときに導通するツェナーダイオードと、前記保護用トランジスタのベースと前記基準電圧の間に設けられた第２の抵抗と、を備えて成ることを特徴とする入力インターフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる電圧系の信号間のレベル変換回路、例えば車載用半導体集積回路装置で電圧制限のために用いられるクランプ回路および入力インターフェース回路に関する
【０００２】
【従来の技術】
車載用半導体集積回路装置ではバッテリー電源、例えば１２Ｖから直接入力信号を作っている。そのため、５Ｖ系のロジック回路への信号としては電圧が高すぎ、低耐圧のロジック回路を破壊する恐れがあるため、直接ロジック回路へ入力できない。
【０００３】
このため図１１のようなレベル変換回路を用いる。図１１は、入力抵抗Ｒｉｎと、ハイ側を５Ｖ、ロー側を０Ｖ（ＧＮＤ電圧）に制限する図１２と図１３で示す２つのクランプ回路１０７、１０９で１２Ｖ系信号を０Ｖ〜５Ｖの範囲に制限し、５Ｖ系のロジック回路に使えるようにしたものである。なお１０５は、入力端子である。
【０００４】
ここで用いられるロー側クランプ回路１０７は、一般に図１２のようなものが用いられる。
【０００５】
図１２のクランプ回路１０７は、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の４個の各ベース・エミッタ順方向電圧がほぼ等しいことを利用している。バイアスの値は、トランジスタＱ３とＱ４を飽和させない値であればよい。
【０００６】
このクランプ回路１０７は、比較的に簡単な回路構成となっている。そしてクランプ回路１０７のクランプ端子１０１では、理想的にはＧＮＤ電圧となる。
【０００７】
しかし、車載の場合バッテリーの電圧変動は比較的大きく、更にバッテリーが外れた場合インダクタの逆起電力により非常に大きな正または負の電圧（例えば−４０Ｖ〜＋４０Ｖ）が、入力端子１０５を介して、クランプ端子１０１に印加される。
【０００８】
したがって、クランプ回路１０７のトランジスタＱ３とＱ４に流れる電流変化範囲が大きいため、トランジスタＱ３とＱ４の順方向電圧変化も大きくなる。
【０００９】
具体的にはトランジスタＱ１，Ｑ２のベース・エミッタ電圧はほぼ一定だが、Ｑ３，Ｑ４のベース・エミッタ電圧は大きく変化する。
【００１０】
このため、本来クランプされるべき電圧からずれた電圧にクランプするという欠点があった。特に、クランプ端子１０１の電圧が、ＧＮＤ電圧を大きく下回る場合には、寄生素子が動作し後述するロジック回路が誤動作してしまう。また最悪の場合、後述するロジック回路等の素子が破壊される恐れがあった。
【００１１】
図１３に、従来のハイ側クランプ回路１０９の構成を示す。ＰＮＰトランジスタＱ５とＱ６のベース・エミッタ順方向電圧を利用する。ＰＮＰトランジスタＱ５とＱ６としては、通常ラテラルＰＮＰトランジスタが用いられるが、一般にニー（Ｋｎｅｅ）電流が低いため大きな電流が流せない。
【００１２】
このため、トランジスタＱ６のコレクタに負荷抵抗Ｒｃを接続し、負荷抵抗Ｒｃに発生する電圧でＮＰＮトランジスタＱ７のベース・エミッタ電圧を制御し、トランジスタＱ７のコレクタをトランジスタＱ６のエミッタと接続することで、複合ＰＮＰトランジスタ（Ｑ６とＱ７）構成として大電流が流せるようにしている。
【００１３】
クランプ回路１０９のクランプ端子１０３では、理想的には５Ｖとなる。しかし、クランプ回路１０９の特にトランジスタＱ６に流れる電流変化範囲が大きいため、トランジスタＱ５とＱ６のベース・エミッタ順方向電圧が異なり、本来クランプされるべき電圧からずれた電圧にクランプするという欠点があった。
【００１４】
また、クランプ回路１０７、１０９をレベル変換回路に利用し、５Ｖ系のロジック回路へ信号を入力する入力インターフェース回路の従来構成は、図１４の様になる。
【００１５】
図１４は、図１１にコンパレータ回路１１１を追加し、その出力をロジック回路、例えばインバータ回路１１３に入力する。
【００１６】
図１４の構成によれば、クランプ回路１０７および／または１０９の動作速度の遅れなどからクランプ波形に大きなヒゲ状のパルス信号を生じた場合でも、コンパレータ回路１１１により波形整形されるので、後段のインバータ回路１１３へ異常電圧がかかることもなく動作異常を生じないというメリットがある。
【００１７】
しかし、当然ながらコンパレータ回路１１１の動作電流が増加する。例えば、図１５に示す具体的な回路図では、バイアス電流源Ｉ３と出力負荷電流源Ｉ４の電流が必要であり、車載用半導体集積回路装置では、通常複数の入力インターフェース回路が用いられることから、これらの電流増加は低消費電流化を図る上で非常に不利になる。
【００１８】
【発明が解決しようとする課題】
従来のロー側クランプ回路とハイ側クランプ回路では、本来クランプされるべき電圧からずれた電圧にクランプするという欠点があった。またロー側クランプ回路のクランプ端子の電圧が、ＧＮＤ電圧を大きく下回る場合には、寄生素子が動作しロジック回路が誤動作してしまう。更に最悪の場合、ロジック回路等の素子が破壊される恐れがあった。
【００１９】
また従来のクランプ回路を用いた入力インターフェース回路では、新たに複数の電流源が必要であり、これらは、低消費電流化を図る上で非常に不利であった。
【００２０】
本発明は、ほぼ正確なクランプ動作が可能なクランプ回路を提供することを目的とする。また本発明は、クランプ回路の応答性に関わらず異なる電圧系の信号を所定の電圧範囲に抑制可能で、かつ低消費電流化が可能なクランプ回路を用いた入力インターフェース回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明のクランプ回路は、信号入力端子と、エミッタに所定のバイアス電圧が供給される第１のＰＮＰトランジスタと、エミッタが前記信号入力端子に接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタが前記第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、ベース・コレクタ同士が接続され、エミッタが前記第１のＰＮＰトランジスタのコレクタに接続された第３のＰＮＰトランジスタと、エミッタが前記第２のＰＮＰトランジスタのコレクタに接続され、ベースが前記第３のＰＮＰトランジスタのベースに接続された第４のＰＮＰトランジスタと、前記第４のＰＮＰトランジスタのコレクタと基準電位点間に接続された第１の抵抗と、コレクタが前記信号入力端子に接続され、ベースが前記第４のＰＮＰトランジスタのコレクタに接続され、エミッタが基準電位点に接続されたＮＰＮトランジスタと、前記第３のＰＮＰトランジスタのコレクタと基準電位点間に設けられた電流源と、を具備したことを特徴とする。
【００２２】
本発明は、第１の回路から第２の回路へ信号を供給するための入力インターフェース回路であって、前記第１の回路からの信号が供給される入力端子と、前記入力端子に供給される信号のローレベル側を第１の電位にクランプするための第１のクランプ回路と、前記入力端子に供給される信号のハイレベル側を前記第１の電位よりも高い第２の電位にクランプするための第２のクランプ回路と、前記入力端子に接続されたフィルタ手段と、前記フィルタ手段の出力端と前記第２の回路の入力端との間に設けられ前記第２の回路に所定電圧を超える信号が入力するのを抑制する保護回路とを有し、
前記第２のクランプ回路は、エミッタに所定のバイアス電圧が供給される第１のＰＮＰトランジスタと、エミッタが前記入力端子に接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタが前記第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、ベース・コレクタ同士が接続され、エミッタが前記第１のＰＮＰトランジスタのコレクタに接続された第３のＰＮＰトランジスタと、エミッタが前記第２のＰＮＰトランジスタのコレクタに接続され、ベースが前記第３のＰＮＰトランジスタのベースに接続された第４のＰＮＰトランジスタと、前記第４のＰＮＰトランジスタのコレクタと基準電位点間に接続された第１の抵抗と、コレクタが前記入力端子に接続され、ベースが前記第４のＰＮＰトランジスタのコレクタに接続され、エミッタが基準電位点に接続されたＮＰＮトランジスタと、前記第３のＰＮＰトランジスタのコレクタと基準電位点間に設けられた電流源と、から成ることを特徴とする。
【００２３】
また、本発明は、第１の回路から第２の回路へ信号を供給するための入力インターフェース回路であって、前記第１の回路からの信号が供給される入力端子と、前記入力端子に供給される信号のローレベル側を第１の電位にクランプするための第１のクランプ回路と、前記入力端子に供給される信号のハイレベル側を前記第１の電位よりも高い第２の電位にクランプするための第２のクランプ回路と、前記入力端子に接続されたフィルタ手段と、前記フィルタ手段の出力端と前記第２の回路の入力端との間に設けられ前記第２の回路に所定電圧を超える信号が入力するのを抑制する保護回路とを有し、
前記第１のクランプ回路は、第１のＮＰＮトランジスタと、エミッタが前記入力端子に接続され、ベースが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが前記第１のＮＰＮトランジスタのベースに接続された第２のＮＰＮトランジスタと、ベース・コレクタ同士が接続され、エミッタが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが電流源に接続された第３のＮＰＮトランジスタと、エミッタが前記第２のＮＰＮトランジスタのコレクタに接続され、ベースが前記第３のＮＰＮトランジスタのベースに接続され、コレクタに所定のバイアス電圧が供給された第４のＮＰＮトランジスタと、前記第１のＮＰＮトランジスタのエミッタと基準電位点間に設けられた第３の抵抗又は電圧源を含み前記第１のＮＰＮトランジスタのエミッタに前記第１の電位に相当する電圧を発生する電圧発生手段と、を備え、
前記保護回路は、前記フィルタ手段の出力端と基準電位点にコレクタ・エミッタ路が接続されたＮＰＮ型の保護用トランジスタと、この保護用トランジスタのベースと前記フィルタ手段の出力端との間に接続され、前記フィルタ手段の出力端の電圧が所定値を超えたときに導通するツェナーダイオードと、前記保護用トランジスタのベースと前記基準電圧の間に設けられた第２の抵抗と、を備えて成ることを特徴とする。
【００２４】
【発明の実施の形態】
(第１のクランプ回路（ロー側）)１３
図１に、本発明の第１のクランプ回路（ロー側）１３の構成を示す。これから説明するＮＰＮトランジスタＱ２１〜Ｑ２４は、単にトランジスタという。以下に、トランジスタＱ２１〜Ｑ２４の接続関係を説明する。
【００２５】
トランジスタＱ２１のエミッタは、基準電圧（この例では、ＧＮＤ電圧）に接続されている。トランジスタＱ２４のエミッタは、第１のクランプ端子１に接続され、これのベースは、トランジスタＱ２１のコレクタに接続され、これのコレクタは、トランジスタＱ２１のベースに接続されている。
【００２６】
トランジスタＱ２２のエミッタは、トランジスタＱ２１のコレクタに接続され、
これのベースは、自己のコレクタに接続されている。トランジスタＱ２３のエミッタは、トランジスタＱ２４のコレクタに接続され、これのベースは、トランジスタＱ２２のベースに接続され、これのコレクタに、バイアスが供給されている。バイアスの値は、トランジスタＱ２３を飽和させない値であればよい。
【００２７】
電流源Ｉ２０の一端は、トランジスタＱ２２のコレクタに接続されている。
【００２８】
第１のクランプ端子１に、トランジスタＱ２４とＱ２３を通じて電流が流れる。このためトランジスタＱ２１とＱ２３のベース・エミッタ順方向電圧の和と、トランジスタＱ２４とＱ２２のベース・エミッタ順方向電圧の和は、略等しくなる。そして両和は、打ち消されて、第１のクランプ端子１は、ほぼ正確にＧＮＤ電圧となる。
【００２９】
第１のクランプ端子１に流れる電流が変化した場合でも、トランジスタＱ２１とＱ２３のベース・エミッタ順方向電圧の和と、トランジスタＱ２４とＱ２２のベース・エミッタ順方向電圧の和は、略等しくなる。そして両和は、打ち消されて、第１のクランプ端子１は、ほぼ正確にＧＮＤ電圧となる。
【００３０】
（第２のクランプ回路（ロー側））１３
図２に、本発明の第２のクランプ回路（ロー側）１３の構成を示す。図１のクランプ回路との違いは、トランジスタＱ２１のエミッタと基準電圧（この例では、ＧＮＤ電圧）の間に、電圧源Ｖｏｓが設けられている点である。
【００３１】
トランジスタＱ２１〜Ｑ２４の動作は、図１のクランプ回路（ロー側）のトランジスタＱ２１〜Ｑ２４の動作と同じである。異なるのは、第１のクランプ端子１の電圧が、ほぼ正確に電圧源Ｖｏｓの電圧となる点である。
【００３２】
（第３のクランプ回路（ロー側））１３
図３に、本発明の第３のクランプ回路（ロー側）１３の構成を示す。図１のクランプ回路との違いは、トランジスタＱ２１のエミッタと基準電圧（この例では、ＧＮＤ電圧）の間に、抵抗Ｒｏｓが設けられている点である。
【００３３】
トランジスタＱ２１〜Ｑ２４の動作は、図１のクランプ回路（ロー側）１３のトランジスタＱ２１〜Ｑ２４の動作と同じである。異なるのは、第１のクランプ端子１の電圧が、ほぼ正確にＲｏｓ×Ｉ２０の電圧となる点である。なおＲｏｓは、抵抗Ｒｏｓの抵抗値である。Ｉ２０は、電流源Ｉ２０の電流値である。
【００３４】
（第４のクランプ回路（ロー側））１３
図４に、本発明の第４のクランプ回路（ロー側）１３の構成を示す。ＮＰＮトランジスタＱ３１〜Ｑ３８は、単にトランジスタという。以下に、トランジスタＱ３１〜Ｑ３８の接続関係を説明する。
【００３５】
トランジスタＱ３１のエミッタは、基準電圧（この例では、ＧＮＤ電圧）に接続され、これのベースは、自己のコレクタに接続されている。トランジスタＱ３２のエミッタは、トランジスタＱ３１のコレクタに接続されている。
【００３６】
トランジスタＱ３４のエミッタは、第１のクランプ端子１に接続されている。トランジスタＱ３３のエミッタは、トランジスタＱ３４のベースに接続され、これのベースは、トランジスタＱ３２のコレクタに接続され、これのコレクタは、トランジスタＱ３２のベースとトランジスタＱ３４のコレクタに接続されている。
【００３７】
トランジスタＱ３５のエミッタは、トランジスタＱ３２のコレクタに接続され、これのベースは、自己のコレクタに接続されている。トランジスタＱ３６のエミッタは、トランジスタＱ３５のコレクタに接続され、これのベースは、自己のコレクタに接続されている。
【００３８】
トランジスタＱ３８のエミッタは、トランジスタＱ３３のコレクタに接続され、コレクタに、バイアスが供給されている。トランジスタＱ３７のエミッタは、トランジスタＱ３８のベースに接続され、これのベースは、トランジスタＱ３６のベースに接続され、これのコレクタは、トランジスタＱ３８のコレクタに接続されている。
【００３９】
バイアスの値は、トランジスタＱ３８とＱ３７を飽和させない値であればよい。
【００４０】
電流源Ｉ２０の一端は、トランジスタＱ３６のコレクタに接続されている。
【００４１】
第１のクランプ端子１に、トランジスタＱ３４とＱ３３とＱ３８とＱ３７を通じて電流が流れる。このためトランジスタＱ３１とＱ３２とＱ３８とＱ３７のベース・エミッタ順方向電圧の総和と、トランジスタＱ３４とＱ３３とＱ３５とＱ３６のベース・エミッタ順方向電圧の総和は、略等しくなる。そして両総和は、打ち消されて、第１のクランプ端子１は、ほぼ正確にＧＮＤ電圧となる。
【００４２】
第１のクランプ端子１に流れる電流が変化した場合でも、トランジスタＱ３１とＱ３２とＱ３８とＱ３７のベース・エミッタ順方向電圧の総和と、トランジスタＱ３４とＱ３３とＱ３５とＱ３６のベース・エミッタ順方向電圧の総和は、略等しくなる。そして両総和は、打ち消されて、第１のクランプ端子１は、ほぼ正確にＧＮＤ電圧となる。
【００４３】
またトランジスタＱ３４とＱ３３の存在により、電流源Ｉ２０の電流値を小さくすることができる。
【００４４】
（第５のクランプ回路（ハイ側））１５
図５に、本発明の第５のクランプ回路（ハイ側）１５の構成を示す。ＰＮＰトランジスタＱ４１〜Ｑ４４は、単にトランジスタという。ＮＰＮトランジスタＱ４５は、単にトランジスタという。以下、トランジスタＱ４１〜Ｑ４５の接続関係を説明する。
【００４５】
トランジスタＱ４１のエミッタに、５Ｖの電圧が供給されている。トランジスタＱ４４のエミッタは、第２のクランプ端子３に接続され、これのベースは、トランジスタＱ４１のコレクタに接続され、これのコレクタは、トランジスタＱ４１のベースに接続されている。
【００４６】
トランジスタＱ４２のエミッタは、トランジスタＱ４１のコレクタに接続され、これのベースは、自己のコレクタに接続されている。トランジスタＱ４３のエミッタは、トランジスタＱ４４のコレクタに接続され、これのベースは、トランジスタＱ４２のベースに接続されている。
【００４７】
抵抗Ｒｃが、基準電圧（この例では、ＧＮＤ電圧）とトランジスタＱ４３のコレクタの間に設けられている。
【００４８】
トランジスタＱ４５のコレクタは、トランジスタＱ４４のエミッタに接続され、これのベースは、トランジスタＱ４３のコレクタに接続され、これのエミッタは、基準電圧（この例では、ＧＮＤ電圧）に接続されている。
【００４９】
電流源Ｉ２１が、トランジスタＱ４２のコレクタと基準電圧（この例では、ＧＮＤ電圧）の間に設けられている。
【００５０】
第２のクランプ端子３に、主にトランジスタＱ４４とＱ４３を通じて電流が流れる。このためトランジスタＱ４１とＱ４３のベース・エミッタ順方向電圧の和と、トランジスタＱ４４とＱ４２のベース・エミッタ順方向電圧の和は、略等しくなる。そして両和は、打ち消されて、第２のクランプ端子３は、ほぼ正確に５Ｖとなる。
【００５１】
第２のクランプ端子３に流れる電流が変化した場合でも、トランジスタＱ４１とＱ４３のベース・エミッタ順方向電圧の和と、トランジスタＱ４４とＱ４２のベース・エミッタ順方向電圧の和は、略等しくなる。そして両和は、打ち消されて、第２のクランプ端子３は、ほぼ正確に５Ｖとなる。
【００５２】
（入力インターフェース回路の第１の実施例）
図６に、本発明の入力インターフェース回路の第１の実施例の構成を示す。
【００５３】
１２Ｖ系の信号が、入力抵抗Ｒｉｎを介して、入力端子１１に供給される。入力端子１１には、ロー側クランプ回路１３の第１のクランプ端子１とハイ側クランプ回路１５の第２のクランプ端子３が接続されている。これにより、ロー側クランプ回路１３とハイ側クランプ回路１５が、入力インターフェース回路に接続される。
【００５４】
また入力端子１１には、フィルタ１７が接続されている。フィルタ１７の出力が、ロジック回路、例えばインバータ回路１９に供給されている。
【００５５】
図７に、図６のクランプ回路を用いた入力インターフェース回路の具体的な回路構成を示す。
【００５６】
ロー側クランプ回路１３は、図１で示した第１のクランプ回路１３を採用している。ハイ側クランプ回路１５は、図５に示した第５のクランプ回路１５を採用している。ロー側クランプ回路１３としては、図１のクランプ回路の代わりに、図２乃至図４で示す第２乃至第４のクランプ回路１３の内の１つを採用してもよい。
【００５７】
フィルタ１７は、抵抗Ｒ１とコンデンサＣ１からなる。抵抗Ｒ１の一端は、入力端子１１に接続され、これの他端は、ロジック回路、例えばインバータ回路１９に接続されている。コンデンサＣ１は、抵抗Ｒ１の他端と基準電圧（この例では、ＧＮＤ電圧）の間に設けられている。
【００５８】
インバータ回路１９は、ＮチャンネルＭＯＳ  ＦＥＴ（以下、単にＦＥＴという）Ｍ１と、ＰチャンネルＭＯＳ  ＦＥＴ（以下、単にＦＥＴという）Ｍ２からなる。
【００５９】
ＦＥＴＭ１のソースは、基準電圧（この例では、ＧＮＤ電圧）に接続され、これのゲートは、フィルタ１７の抵抗Ｒ１の他端に接続され、これのドレインは、出力となる。ＦＥＴＭ２のソースに、５Ｖが供給され、これのゲートは、フィルタ１７の抵抗Ｒ１の他端に接続され、これのドレインは、ＦＥＴＭ１のドレインに接続されている。
【００６０】
入力端子１１に供給された信号は、ロー側クランプ回路１３とハイ側クランプ回路１５により、ＧＮＤ電圧〜５Ｖの間の信号にレベル変換される。
【００６１】
フィルタ１７は、ロー側およびハイ側クランプ回路１３と１５で除去できない信号成分をカットする。またフィルタ１７は、次段のロジック回路が、入力端子１１に印加されるサージ（静電気放電）電圧で破壊されるのを防止する。更にフィルタ１７は、電流源を必要としないので、低消費電流化が図られる。
【００６２】
（入力インターフェース回路の第２の実施例）
図８に、本発明の入力インターフェース回路の第２の実施例の構成例を示す。図６の第１の実施例との違いは、フィルタ１７とインバータ回路１９の間に、保護回路２１を設けた点である。
【００６３】
保護回路２１は、ＮチャンネルＭＯＳ  ＦＥＴ（以下、単にＦＥＴという）Ｍ３と、ＰチャンネルＭＯＳ  ＦＥＴ（以下、単にＦＥＴという）Ｍ４からなる。
【００６４】
ＦＥＴＭ３のソースは、基準電圧（この例では、ＧＮＤ電圧）に接続され、これのゲートは、自己のソースに接続され、これのドレインは、フィルタ１７の出力端に接続されている。ＦＥＴＭ４のソースに、５Ｖが供給されており、これのゲートは、自己のソースに接続され、これのドレインは、ＦＥＴＭ３のドレインに接続されている。
【００６５】
フィルタ１７の出力が５Ｖを超えたときＦＥＴＭ４が導通して、次段のインバータ回路１９に５Ｖを超えた信号を供給しない。
【００６６】
フィルタ１７の出力が、ＧＮＤ電圧未満のときＦＥＴＭ３が導通して、次段のインバータ回路１９にＧＮＤ電圧未満の信号を供給しない。
【００６７】
（入力インターフェース回路の第３の実施例）
図９に、本発明の入力インターフェース回路の第３の実施例の構成を示す。図６の第１の実施例との違いは、フィルタ１７とインバータ回路１９の間に、保護回路２３を設けた点である。
【００６８】
保護回路２３は、ツェナーダイオードＺ１からなる。ツェナーダイオードＺ１のアノードは、基準電圧（この例では、ＧＮＤ電圧）に接続され、これのカソードは、フィルタ１７の出力端に接続されている。
【００６９】
フィルタ１７の出力が、ツェナー電圧を超えたときツェナーダイオードＺ１が導通して、次段のインバータ回路１９に、ツェナー電圧を超える信号を供給しない。
【００７０】
（入力インターフェース回路の第４の実施例）
図１０に、本発明の入力インターフェース回路の第４の実施例の構成を示す。図６の第１の実施例との違いは、フィルタ１７とインバータ回路１９の間に、保護回路２５を設けた点である。
【００７１】
保護回路２５は、ＮＰＮトランジスタ（以下、単にトランジスタという）Ｑ５１と、ツェナーダイオードＺ１と、抵抗Ｒ５１からなる。
【００７２】
トランジスタＱ５１のコレクタは、フィルタ１７の出力端に接続され、これのエミッタは、基準電圧（この例では、ＧＮＤ電圧）に接続されている。ツェナーダイオードＺ１のアノードは、トランジスタＱ５１のベースに接続され、これのカソードは、トランジスタＱ５１のコレクタに接続されている。抵抗Ｒ５１の一端は、トランジスタＱ５１のベースに接続され、これの他端は、基準電圧（この例では、ＧＮＤ電圧）に接続されている。
【００７３】
フィルタ１７の出力が、ツェナー電圧およびトランジスタＱ５１のベース・エミッタ順方向電圧の和を超えたときツェナーダイオードＺ１とトランジスタＱ５１が導通して、次段のインバータ回路１９に、ツェナー電圧およびトランジスタＱ５１のベース・エミッタ順方向電圧の和を超える信号を供給しない。
【００７４】
なお、これまでに述べたクランプ回路を用いた入力インターフェース回路のロー側クランプ回路１３として、図１２の従来のクランプ回路１０７を、およびハイ側クランプ回路１５として、図１３の従来のクランプ回路１０９を用いてもよい。この場合、図１２のクランプ端子１０１と、図１３のクランプ端子１０３を、入力端子１１に接続する。
【００７５】
この場合、クランプ回路１０７と１０９でクランプ電圧がずれても、フィルタ１７で緩和し、次段のインバータ回路１９に対する影響を小さくできる。
【００７６】
ロジック回路として、インバータ回路１９を説明したが、インバータ回路に限定されない。
【００７７】
クランプされる電圧は、ＧＮＤ電圧、５Ｖに限定されない。
なお、本発明の入力インターフェース回路の第１の変形例として、図６において、ロー側クランプ回路１３の代わりに保護ダイオードを使用してもよい。そして、ハイ側クランプ回路１５の代わりに保護ダイオードを使用してもよい。
本発明の入力インターフェース回路の第２の変形例として、図９において、ロー側クランプ回路１３またはハイ側クランプ回路１５を使用しない場合、フィルタ１７に抵抗を含んでいれば入力抵抗Ｒｉｎを使用しなくてもよい。そしてロー側クランプ回路１３またはハイ側クランプ回路１５の代わりに、保護ダイオードを使用してもよい。
【００７８】
【発明の効果】
以上本発明のクランプ回路によれば、ほぼ正確なクランプ動作が可能である。また本発明のクランプ回路を用いた入力インターフェース回路によれば、クランプ回路の応答性に関わらず異なる電圧系の信号を所定の電圧範囲に抑制でき、かつ低消費電流化が可能である。
【図面の簡単な説明】
【図１】本発明の第１のクランプ回路（ロー側）１３の構成を示す回路図である。
【図２】本発明の第２のクランプ回路（ロー側）１３の構成を示す回路図である。
【図３】本発明の第３のクランプ回路（ロー側）１３の構成を示す回路図である。
【図４】本発明の第４のクランプ回路（ロー側）１３の構成を示す回路図である。
【図５】本発明の第５のクランプ回路（ハイ側）１５の構成を示す回路図である。
【図６】本発明のクランプ回路を用いた入力インターフェース回路の第１の実施例の構成を示すブロック図である。
【図７】図６のクランプ回路を用いた入力インターフェース回路の具体的な回路構成図である。
【図８】本発明のクランプ回路を用いた入力インターフェース回路の第２の実施例の構成を示す図である。
【図９】本発明のクランプ回路を用いた入力インターフェース回路の第３の実施例の構成を示す図である。
【図１０】本発明のクランプ回路を用いた入力インターフェース回路の第４の実施例の構成を示す図である。
【図１１】従来のレベル変換回路の構成を示すブロック図である。
【図１２】従来のクランプ回路（ロー側）１０７の構成を示す回路図である。
【図１３】従来のクランプ回路（ハイ側）１０９の構成を示す回路図である。
【図１４】従来のクランプ回路を用いた入力インターフェース回路の構成を示すブロック図である。
【図１５】図１４の具体的な回路図である。
【符号の説明】
１・・第１のクランプ端子、Ｑ２１〜Ｑ２４・・ＮＰＮトランジスタ、Ｉ２０・・電流源、Ｖｏｓ・・電圧源、Ｒｏｓ・・抵抗、Ｑ３１〜Ｑ３８・・ＮＰＮトランジスタ、３・・第２のクランプ端子、Ｑ４１〜Ｑ４４・・ＰＮＰトランジスタ、Ｑ４５・・ＮＰＮトランジスタ、Ｉ２１・・電流源、Ｒｃ・・抵抗、Ｒｉｎ・・入力抵抗、１１・・入力端子、１３・・ロー側クランプ回路、１５・・ハイ側クランプ回路、１７・・フィルタ、１９・・インバータ回路、２１，２３，２５・・保護回路、Ｍ３・・ＮチャンネルＭＯＳ  ＦＥＴ、Ｍ４・・ＰチャンネルＭＯＳ  ＦＥＴ、Ｚ１・・ツェナーダイオード、Ｑ５１・・ＮＰＮトランジスタ、Ｒ５１・・抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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