(57)【特許請求の範囲】
【請求項１】
動作モードを制御するモードレジスタと、
前記モードレジスタに従い動作してクロック周波数のレイトンシーを制御するレイトンシー制御器と、
前記モードレジスタに従い動作してカラムアドレスを発生する内部カラムアドレス発生器と、
前記カラムアドレスをデコーディングしてメモリアレイのカラム選択を行うカラムアドレスデコーダと、
前記レイトンシー制御器に従い動作してメモリアレイのデータ入出力を制御する入出力制御ユニットと、
前記データ入出力制御ユニットと外部とのデータ入出力のためのデータ出力バッファ及びデータ入力バッファと、を有する半導体メモリ装置のテスト回路において、
外部から提供される外部クロックを整数倍して制御クロックを発生し、前記レイトンシー制御器、前記カラムアドレス発生器、前記カラムアドレスデコーダ、及び前記入出力制御ユニットを同期させる逓倍数が可変の周波数逓倍器と、
前記モードレジスタに従い前記周波数逓倍器の倍数を決定するテスト制御ユニットと、
を備え、
前記内部カラムアドレス発生器は前記制御クロックにしたがってカラムアドレスを発生し、前記外部クロックの１周期の期間において、前記内部カラムアドレス発生器が発生する複数のカラムアドレスの内の１つのカラムアドレスがエネーブルされ他のカラムアドレスがディスエーブルされ、
前記外部クロックよりも高い周波数で動作することが可能となっていることを特徴とするテスト回路。
【請求項２】
データを並列に入出力が可能な半導体メモリ装置のテスト方法において、
前記半導体メモリ装置に対して外部から入力される外部クロックを前記半導体メモリ装置内で逓倍して制御クロックを発生し、
前記外部クロックに従って前記半導体メモリ装置に外部から入力される並列データを前記半導体メモリ装置内で前記制御クロックに同期した書き込み用の直列データに変換し、書き込みを行う、
ことを特徴とするテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の信頼性試験のためのテスト回路に関する。
【０００２】
【従来の技術】
図１に、一般的な同期式メモリのテスト回路をブロック図で示す。即ち、メモリの動作モードを制御するモードレジスタ１０と、外部クロックＣＬＫ及びモードレジスタ１０の出力に従い動作してレイトンシー(Latency) ＣＬを発生するレイトンシー制御器２０と、外部クロックＣＬＫ及びモードレジスタ１０の出力に従い動作し、アドレスＡi からカラムアドレスＣＡｉを発生する内部カラムアドレス発生器３０と、外部クロックＣＬＫに従い動作し、カラムアドレスＣＡi をデコーディングしてカラム選択信号ＣＳＬをメモリアレイ５０へ提供するカラムアドレスデコーダ４０と、外部クロックＣＬＫ及びレイトンシーＣＬに従い動作してメモリアレイ５０のデータ入出力を制御する入出力制御ユニット６０と、レイトンシーＣＬに従い動作し、入出力制御ユニット６０からの出力データをデータ入出力端子ＤＱへ伝送するデータ出力バッファ７０及びデータ入出力端子ＤＱから入力される入力データを入出力制御ユニット６０へ伝送するデータ入力バッファ８０と、が備えられている。
【０００３】
【発明が解決しようとする課題】
現在、固体メモリ(Solid State Memory)は二つの方向に発展している。その一つはメモリ密度の増加、もう一つは帯域幅の増加つまり動作速度の高速化である。この二つは、テスト時間の長期化と適切なテスト設備を要するので、テスト費用の増加を招き、生産性の低下につながる。
【０００４】
図１に示す構成の従来のテスト回路では、メモリの高密度化に対しては効果的な対処方が各種提案されている。このため、若干の変更で既存テスト設備をそのまま用いて高密度メモリに対応したテストが可能である。しかしながら、高速メモリの場合は、効果的な対応策が未だほとんど提案されていなのが実情で、既存設備がもつ帯域幅の問題を解決できず、高周波対応の設備を新たに設けなければならないという課題がある。
【０００５】
そこで本発明の目的は、低帯域幅のテスト設備で高帯域幅のメモリをテストすることも可能にするようなテスト回路を提供することにある。
【０００６】
【課題を解決するための手段】
この目的のために本発明は、動作モードを制御するモードレジスタと、このモードレジスタに従い動作してクロック周波数のレイトンシーを制御するレイトンシー制御器と、前記モードレジスタに従い動作してカラムアドレスを発生する内部カラムアドレス発生器と、前記カラムアドレスをデコーディングしてメモリアレイのカラム選択を行うカラムアドレスデコーダと、前記レイトンシー制御器に従い動作してメモリアレイのデータ入出力を制御する入出力制御ユニットと、このデータ入出力制御ユニットと外部とのデータ入出力のためのデータ出力バッファ及びデータ入力バッファと、を有する半導体メモリ装置のテスト回路において、外部から提供される外部クロックを整数倍して制御クロックを発生し、前記レイトンシー制御器、前記カラムアドレス発生器、前記カラムアドレスデコーダ、及び前記入出力制御ユニットを同期させる周波数逓倍器と、前記モードレジスタに従い前記周波数逓倍器の倍数（逓倍ファクタ）を決定するテスト制御ユニットと、を備え、前記外部クロックよりも高い周波数で動作することが可能となっていることを特徴とするテスト回路を提供する。
【０００７】
またこれに伴い本発明では、マルチデータ入出力が可能な半導体メモリ装置のテスト方法において、外部クロックに従い並列入力されるデータをメモリチップ内で前記外部クロック周波数を増加させたクロック周波数に同期させて多数の直列データにして書込むことを特徴とするテスト方法を提供する。
【０００８】
本発明は、高周波(High frequency)動作のメモリを低周波(Low frequency) でもテストできるようにする技術である。即ち、高速動作を行うメモリを既存の低帯域幅のテスト設備でテスト可能にし、テスト費用を減少させ、高帯域幅メモリの生産性を向上させるものである。
【０００９】
【発明の実施の形態】
以下、本発明に従う好適な実施例を添付図面を参照して詳細に説明する。
【００１０】
ここでは、高帯域幅動作の同期式ＤＲＡＭ（Synchronous Dynamic Random Access Memory：ＳＤＲＡＭ）を低帯域幅のテスト設備にてテストする方法を例にあげる。この同期式ＤＲＡＭの特徴は次のようなものである。
【００１１】
〔１〕：外部クロック（システムクロック）に同期してコマンドとデータ入出力が制御される。〔２〕：読出動作に際して、読出コマンドが入力された後にそのコマンド入力のあったクロックから何番目のクロックでデータの読出を行うかがカラムアドレスストローブ（ＣＡＳ）レイトンシー＝ＣＬとされ、そのＣＬ値に従ってメモリ周波数が定められる。例えば、ＣＬ１＝３３ＭＨｚ，ＣＬ２＝６６ＭＨｚ，ＣＬ３＝１００ＭＨz 。〔３〕：バースト読出(Burst read)、バースト書込(Burst write) 機能と決められたバースト長に従って、その分の連続データを入出力できる。可能なバースト長は、１，２，４，８のプルページ(pull page) である。連続（シーケンシャル）データは、クロックに同期してチェンジする。〔４〕：ＣＡＳレイトンシー及びバースト長は、特定のタイミングでアドレス端子から入力したキー信号を内部レジスタ（モードレジスタ）に貯蔵し、これを組合せて決定する。この値は、プログラマブルタイミングによりアップデート(update)される、或いはパワーオフにならない限り保持される。即ち、１つのメモリが多様なモードで動作できる。これら特徴の外にも、他のダイナミック製品に比べて多くの特徴がある。
【００１２】
本実施形態のテスト回路では、低帯域幅のテスト装備の低周波クロックを受け入れて回路内で高周波クロック（入力クロック周波数の整数倍）を発生し、これに従って高帯域幅動作を遂行する。図２に、そのテスト回路のブロック図を示す。即ち、図１に示した従来構成に、位相同期ループＰＬＬや遅延同期ループＤＬＬを利用して実施した周波数逓倍器１００とその倍数を制御するテスト制御ユニット２００が加えられてなっている。
【００１３】
図３Ａ〜図３Ｃは、テスト時のクロックの組合を示した波形図である。
【００１４】
図３Ａに示すのはＣＡＳレイトンシーがＣＬ１である場合で、このときの最大周波数は３３ＭＨｚである。従って、３３ＭＨｚまでのテストが実行されるのであればよいが、ＣＬ３になると１００ＭＨｚが最大周波数になるので、テストのためには、このような周波数帯を検証できる帯域幅を有するテスト設備が必要となる。そこで、周波数逓倍器１００を使用して外部クロックＣＬＫを整数倍することで制御クロックφＣＬＫを発生して対応する。即ち、図３Ｂ及び図３Ｃに示すように、周波数逓倍器１００により制御クロックφＣＬＫの周波数を、ＣＬ２である場合のテストでは２倍、ＣＬ３である場合のテストでは３倍にあげる。
【００１５】
これにより、チップ内部の動作はそれぞれ６６ＭＨｚ、１００ＭＨｚの場合と同一にし、３３ＭＨｚのテスト設備のクロックＣＬＫをもってその上昇エッジ(Rising Edge) でデータ出力を検査すれば、低帯域幅の既存設備でもテストが可能である。但しこの場合、出力データＤＱが６６ＭＨｚ、１００ＭＨｚで出力されるので、図３Ｂ及び図３Ｃ中に斜線で示すように検査せず無視されるデータが出てくる。これに対しては、適切なアドレススクランブル(Address Scramble)により全セルの出力データＤＱを検査することができる。その一例を次に示す。
【００１６】
図４は、テストモードでのカラム選択ラインＣＳＬの制御タイミングを示している。同図において、外部クロックＣＬＫの３３ＭＨｚの毎クロックごとに読出や書込命令を行って１アドレスずつ入力すれば、チップ内部は１００ＭＨｚで動作して３３ＭＨｚの１サイクルＴ１（３０ｎｓ）の間に内部的に更に２つのカラムアドレスが発生する。しかし、そこで図示のように、外部クロックＣＬＫのクロック▲１▼，▲２▼，▲３▼ごとに〔０〕→〔１〕→〔２〕の順にアドレスを順次入力していけば、カラムアドレスは〔０−１−２〕→〔１−２−３〕→〔２−３−４〕…のようにして増加することになる。
【００１７】
読出動作の場合、チップからは、１００ＭＨｚの動作条件のため１サイクルＴ１の間に前記３ずつのカラムアドレスのそれぞれに該当するデータ出力ＤＱが図３Ｃのように出力されることになり、図３Ｃ中斜線の２つの出力データＤＱは検査されないことになる。しかしながら、例えばアドレス〔０〕に応答して出力される３出力データＤＱのうち検査されない出力データＤＱはアドレス〔１〕，〔２〕に該当するデータであり、これは、後続のサイクルのクロック▲２▼，▲３▼で入力されるアドレスであるから、このときに検査することができる。従って、外部クロックＣＬＫに対し制御クロックφＣＬＫが高周波数であってもテスト可能である。これは、図３Ｂの場合でも同様である。
【００１８】
このように読出の場合は通常通りテスト設備のクロックＣＬＫに従ってアドレスを順次入力していけば問題なくテスト可能であるが、一方、書込動作の場合は、１サイクルＴ１の間に入力データＤＩＮ（ＤＱ）の有効データａ，ｂ，ｃ以外に斜線部分のような無効データがあり、これが内部的追加カラムアドレスに従って書込まれるとやっかいである。そこで、ＷｒｉｔｅＣＳＬの波形に示すＡ部分のように、各サイクルで最初にエネーブルされるカラム選択ラインＣＳＬに続く２本のカラム選択ラインＣＳＬ（６６ＭＨｚのテストでは後続の１本）はディスエーブルさせる。これにより、有効データのみを書込むことができる。
【００１９】
図５及び図６は、マルチデータ出力型のメモリでのデータスクランブルの方法を示すタイミングチャートと回路のブロック図である。即ち、データ幅の多いマルチデータタイプである場合、内部的に増加させた周波数に合わせて書込動作が行われるようにするために、データを並列に受け取って直列に書込む方法が可能である。図６に示すように、並列入力されるデータＤＱ０〜１を受けるデータ入力バッファ８０１〜８０３のうち、データ入力バッファ８０２，８０３に対して遅延回路８０４，８０５を設け、遅延回路８０４は１サイクルＴ１中の制御クロックφＣＬＫの２番目クロック、遅延回路８０５は１サイクルＴ１中の制御クロックφＣＬＫの３番目クロックでデータを遅延出力するように構成し、そして、データ入力マルチプレクサを介してＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２を発生する。これにより、外部クロックＣＬＫに従ってＤＱ０にはデータＡ０、ＤＱ１にはデータＢ０、ＤＱ２にはデータＣ０を与えたとすると、１サイクルＴ１中にチップ内部では、ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２が制御クロックφＣＬＫに従ってそれぞれＡ０→Ｂ０→Ｃ０の直列データとなる。
【００２０】
図７及び図８は、ＤＬＬを利用した周波数逓倍器１００の回路図である。図示のように６分周のクロックＣＣＬＫ１〜５を発生することにより、外部クロックＣＬＫの周波数を整数倍することができる。図７の回路で発生されたクロックＣＣＬＫ１〜５は図８の構成の逓倍ファクタ(Multiplication factor) 制御器３００へ入力され、テスト制御ユニット２００から入力される逓倍ファクタｍ（この場合ｍ１〜ｍ３）に従い組み合わせられることで、パルス発生器４００から制御クロックφＣＬＫが発生される。通常動作時は、逓倍ファクタｍ１に従いＣＣＬＫ５を利用して制御クロックφＣＬＫを発生させ、２倍にするときは逓倍ファクタｍ２に従いＣＣＬＫ２，ＣＣＬＫ５を利用し、そして３倍にするときは逓倍ファクタｍ３に従いＣＣＬＫ１，ＣＣＬＫ３，ＣＣＬＫ５を利用して制御クロックφＣＬＫを発生させる。逓倍ファクタｍはモードレジスタ１０に従いテスト制御ユニット２００で決定され、また、これに応じてレイトンシー制御器２０及び内部カラムアドレス発生器３０が制御される。
【００２１】
テストモードに進入する場合には、従来からあるＷＣＢＲテストモードのアドレスＡ７の論理“ハイ”を利用し、このときに、外部制御信号としてアドレスＡ１，Ａ２，Ａ３を使ってテスト制御ユニット２００の逓倍ファクタの値を定める。テストモードでなければｍ１を常に設定するようにしておく。このような方法にて、チップに加えられる周波数が低くてもチップ内部で高周波のクロックを発生させ（２倍及び３倍）、高周波特性テストすることができる。
【００２２】
【発明の効果】
本発明によれば、低帯域幅を有するテスト設備をもって高帯域幅のメモリをテストすることが可能になる。従って、周波数が上がる度にテスト設備を更新せずともすむこととなり、生産性が向上する。
【図面の簡単な説明】
【図１】従来のテスト回路を示すブロック図。
【図２】本発明によるテスト回路を示すブロック図。
【図３】外部クロックとテスト回路で発生した制御クロック及び出力データとの関係を示した信号波形図。
【図４】テストモードでのカラム選択ラインの制御タイミングを示す信号波形図。
【図５】マルチデータタイプでのデータスクランブル方法を説明する信号波形図。
【図６】図５のタイミング用のデータ入力回路のブロック図。
【図７】ＤＬＬを利用した周波数逓倍器の回路図。
【図８】図７中の逓倍ファクタ制御器の回路図。
【符号の説明】
１０  モードレジスタ
２０  レイトンシー制御器
３０  内部カラムアドレス発生器
４０  カラムアドレスデコーダ
５０  メモリアレイ
６０  入出力制御ユニット
７０  データ出力バッファ
８０  データ入力バッファ
１００  周波数逓倍器
２００  テスト制御ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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