(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に、金属膜からなる端子部と、該端子部上に配置されて、且つコンタクトホールが設けられた絶縁層と、該絶縁層の上部に接続端部が配置され、該絶縁層のエッチングの際にマスクとして作用する金属膜からなる配線とを有し、上記端子部と上記配線の接続端部とが、上記コンタクトホールを介して接続導電膜により接続されている基板を備えた液晶表示装置において、
上記絶縁層と上記配線の接続端部との間に、該絶縁層よりもエッチング速度が遅い材料からなり、上記配線の接続端部よりも上記コンタクトホール内側に引き出された形状のアイランド状膜が設けられており、
上記配線は、上記コンタクトホールの外周からコンタクトホール内に０．５〜１０μｍ延在しているとともに、上記アイランド状膜は、上記配線端部から上記コンタクトホール内に０．５〜１０μｍ延在していることを特徴とする液晶表示装置。
【請求項２】
上記絶縁層のエッチング除去条件において、上記アイランド状膜は、そのエッチング速度が上記絶縁層のエッチング速度の１／２０よりも早く、且つ１／２よりも遅い材料からなることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
上記配線の接続端部が、上記コンタクトホール内側に引き出されていることを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
上記絶縁層のコンタクトホールが、上記配線形成後に形成されることを特徴とする請求項１ないし３の何れか一つに記載の液晶表示装置。
【請求項５】
上記絶縁層のエッチング除去条件において、上記端子部および配線は、そのエッチング速度が上記絶縁層のエッチング速度の１／５よりも遅い材料からなることを特徴とする請求項１ないし４の何れか一つに記載の液晶表示装置。
【請求項６】
上記アイランド状膜は、上記コンタクトホールの外周部分を覆い、該コンタクトホールの外周形状に沿う形状となるように設けられていることを特徴とする請求項１ないし５の何れか一つに記載の液晶表示装置。
【請求項７】
絶縁性基板上に、金属膜からなる端子部およびゲート電極を形成する第１工程と、
上記端子部およびゲート電極を被覆する絶縁層を形成する第２工程と、
上記端子部の接続端部上および上記ゲート電極上に半導体膜およびオーミックコンタクト膜を形成し、該半導体膜およびオーミックコンタクト膜により上記端子部上に、上記絶縁膜よりエッチング速度が遅い材料からなるアイランド状膜を、且つ上記ゲート電極上に薄膜トランジスタの半導体動作層をパターン形成する第３工程と、
配線を、該配線の接続端部が上記アイランド状膜上に配置されるように形成する第４工程と、
上記配線をマスクとし、上記絶縁層をエッチング除去してコンタクトホールを形成する第５工程と、
上記配線と上記端子部とを、上記コンタクトホールを介して接続導電膜により接続する第６工程とを含み、
さらに、上記第３工程において、上記アイランド状膜は、配線端部からコンタクトホール内に０．５〜１０μｍ延在するように設けられることを特徴とする液晶表示装置の製造方法。
【請求項８】
上記第４工程と上記第５工程との間に、上記絶縁層および配線を被覆する保護膜を形成する工程を有し、
さらに、上記第５工程において、絶縁層のコンタクトホール形成と同時に、上記保護膜にコンタクトホールを形成することを特徴とする請求項７に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴ（Thin Film Transistor）と称する）が形成されたアクティブマトリクス基板を用いて液晶を駆動させる液晶表示装置、およびその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来の、ＴＦＴをスイッチング素子として用いた液晶表示装置の構成を示す断面図である。
【０００３】
上記従来の液晶表示装置においては、まず、ガラス基板１０１上に、同一工程で形成されたゲート電極１０２、該ゲート電極に接続されたゲート配線（図示せず）、およびソース側外部入力端子１０３が設けられる。
【０００４】
さらに、ソース側外部入力端子１０３上に形成された端子部コンタクトホール１０４を除いて、ゲート絶縁膜１０５がガラス基板１０１上全面に形成される。ゲート電極１０２上には、ゲート絶縁膜１０５を介して、非晶質シリコン半導体層（以下、ａ−Ｓｉ層と称する）１０６と、非晶質シリコン半導体層（以下、ｎ+ ａ−Ｓｉ層と称する）１０７とが配置される。ｎ+ ａ−Ｓｉ層１０７は、不純物が添加された非晶質シリコン半導体層であるが、これは、ａ−Ｓｉ層１０６と後述するソース電極およびドレイン電極とをオーミック接続するために設けられたオーミックコンタクト層である。
【０００５】
上記ａ−Ｓｉ層１０６およびｎ+ ａ−Ｓｉ層１０７上にソース電極１０８およびドレイン電極１０９が設けられ、さらに、ソース電極１０８と一体的にソース配線１１０も同工程によって形成される。
【０００６】
以上のように配置されたゲート電極１０２、ａ−Ｓｉ層１０６、ｎ+ ａ−Ｓｉ層１０７、ソース電極１０８、およびドレイン電極１０９等により、ＴＦＴ１１１が構成される。
【０００７】
さらに、端子部コンタクトホール１０４部分と、ドレイン電極１０９上に設けられた表示部コンタクトホール１１２部分とを除いて、ソース配線１１０およびＴＦＴ１１１の一部を保護するための保護膜１１３と樹脂層１１４とが設けられている。
【０００８】
さらに、接続電極１１５がソース側外部入力端子１０３部分に被着されることにより、端子部コンタクトホール１０４を介してソース配線１１０とソース側外部入力端子１０３とが接続される。また、表示部コンタクトホール１１２を介して表示電極層１１６とドレイン電極１０９とが接続される。
【０００９】
上記従来の液晶表示装置は、以下に示す▲１▼〜▲８▼の工程により製造される。
【００１０】
▲１▼  まず、洗浄したガラス基板１０１上に、チタン（Ｔｉ）、アルミニウム（Ａｌ）、またはクロム（Ｃｒ）等からなる金属薄膜をスパッタリング法などで成膜する。そして、この金属薄膜上にフォトレジストを塗布し、露光、現像によりマスクを作製してエッチングを行うフォトリソグラフィー技術を用いて、ゲート電極１０２、該ゲート電極１０２に接続されたゲート配線、およびソース側外部入力端子１０３を同時に形成する。
【００１１】
▲２▼  Ｐ−ＣＶＤ法でＳｉＨ4 ／ＮＨ3 ／Ｎ2 ガスを使用してゲート絶縁膜１０５となるＳｉＮx を成膜する。
【００１２】
▲３▼  ゲート絶縁膜１０５上に、Ｐ−ＣＶＤ法でＳｉＨ4 ／Ｈ2 を使用してａ−Ｓｉ膜を成膜する。さらに、同じくＰ−ＣＶＤ法で、ＰＨ3 が混在しているＳｉＨ4 ／Ｈ2 を使用してｎ+ ａ−Ｓｉ膜を成膜する。その後、フォトリソグラフィー技術等の方法により、ａ−Ｓｉ層１０６およびｎ+ ａ−Ｓｉ層１０７をパターン形成する。
【００１３】
▲４▼  さらに、Ａｌ／Ｔｉ等の多層構造金属薄膜を成膜し、この金属薄膜をフォトリソグラフィー法等の方法でパターン形成することにより、ソース電極１０８、ドレイン電極１０９、およびソース配線１１０が形成される。
【００１４】
▲５▼  次に、Ｐ−ＣＶＤ法でＳｉＨ4 ／ＮＨ3 ／Ｎ2 ガスを使用して保護膜１１３となるＳｉＮx を成膜する。
【００１５】
▲６▼  保護膜１１３上に、フォトリソグラフィー法等を用いて、第２の保護膜として作用する樹脂層１１４をパターン形成し、加熱処理等を施して樹脂を硬化させる。この段階で、樹脂層１１４に端子部コンタクトホール１０４および表示部コンタクトホール１１２が形成される。
【００１６】
▲７▼  次に、ソース配線１１０および樹脂層１１４をマスクとして、ゲート絶縁膜１０５および保護膜１１３を同時にエッチング除去し、端子部コンタクトホール１０４が形成される。また、▲６▼の工程時に形成された表示部コンタクトホール１１２においては、ドレイン電極１０９がエッチストッパーとなるため、その下のゲート絶縁膜１０５は残存する。
【００１７】
▲８▼  接続電極１１５および表示電極１１６を形成する。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の液晶表示装置では、上記した▲７▼の工程において、ゲート絶縁膜１０５と保護膜１１３を同時にエッチングする際、マスクとして作用するソース配線１１０が全くエッチングされないため、ソース配線１１０の下に配置されたゲート絶縁膜１０５が、選択的に急速にエッチングされてしまうことになる。そのため、ゲート絶縁膜１０５がソース配線１１０の下に入り込む（逆テーパ形状）状態となり、▲８▼の工程で接続電極１１５を形成する際に、図６に示すような接続電極１１５の段切れ部１１７が発生してしまう。このような段切れ部１１７により、ソース側外部入力端子１０３とソース配線１１０との接続不良が生じるという問題が発生する。
【００１９】
本発明は上記の問題点に鑑みてなされたもので、配線の下に配置された絶縁膜を該配線をマスクとしてエッチング除去してパターン形成する際に、該パターン端部が逆テーパ形状となることを防ぎ、その上に設けられる接続電極の段切れを抑制して良好な接続を得ることを課題とする。
【００２０】
【課題を解決するための手段】
上記の課題を解決するために、本発明の液晶表示装置は、絶縁性基板上に、金属膜からなる端子部と、該端子部上に配置されて、且つコンタクトホールが設けられた絶縁層と、該絶縁層の上部に接続端部が配置され、該絶縁層のエッチングの際にマスクとして作用する金属膜からなる配線とを有し、上記端子部と上記配線の接続端部とが、上記コンタクトホールを介して接続導電膜により接続されている基板を備えた液晶表示装置において、上記絶縁層と上記配線の接続端部との間に、該絶縁層よりもエッチング速度が遅い材料からなり、上記配線の接続端部よりも上記コンタクトホール内側に引き出された形状のアイランド状膜が設けられており、上記配線は、上記コンタクトホールの外周からコンタクトホール内に０．５〜１０μｍ延在しているとともに、上記アイランド状膜は、上記配線端部から上記コンタクトホール内に０．５〜１０μｍ延在していることを特徴としている。
【００２１】
絶縁層にコンタクトホールを形成する際に、例えば上記配線をマスクとして用いて、コンタクトホール形成位置の絶縁層をエッチング除去する場合を考える。配線は、絶縁層のエッチングの際に使用されるガス等によりエッチングされない材料から形成されるのが一般的である。この場合、もし上記アイランド状膜が設けられていなければ、コンタクトホール形成工程時のエッチングにより、配線の下部に位置する絶縁層が急激に選択エッチングされてしまう。このため、絶縁層のパターン端部が逆テーパ形状となる。
【００２２】
これに対して、本発明の構成によれば、上記絶縁層と上記配線の接続端部との間に、該絶縁層よりもエッチング速度が遅い材料からなるアイランド状膜が、上記配線の接続端部よりも上記コンタクトホール内側に引き出されて設けられている。従って、配線をマスクとするエッチング処理工程において、上記絶縁層のみがエッチングされるのではなく、速度は遅いが上記アイランド状膜もエッチングされる。そのため、上記絶縁層が急激に選択エッチングされることがない。それゆえ、絶縁層のパターン端部を順テーパ形状に形成することができる。
【００２３】
これにより、上記端子部と上記配線の接続端部とを上記コンタクトホールを介して接続導電膜にて接続する際に、該接続導電膜が絶縁層のパターン端部で段切れすることがなく、接続の信頼性が向上する。
【００２４】
さらに、本発明の液晶表示装置は、上記の課題を解決するために、上記絶縁層のエッチング除去条件において、上記アイランド状膜は、そのエッチング速度が上記絶縁層のエッチング速度の１／２０よりも早く、且つ１／２よりも遅い材料からなることが好ましい。
【００２５】
上記の構成によれば、絶縁層をエッチング除去する場合の条件、例えば使用されるガス等において、上記絶縁層のエッチング速度の１／２０よりも早く、且つ１／２よりも遅い材料を用いてアイランド状膜を形成することにより、より確実に絶縁層のパターン端部を順テーパ形状に形成することができる。
【００２６】
これにより、上記端子部と上記配線の接続端部とを上記コンタクトホールを介して接続導電膜にて接続する際に、該接続導電膜が絶縁層のパターン端部で段切れすることを確実に防ぐことができ、接続の信頼性がより向上する。
【００２７】
さらに、本発明の液晶表示装置は、上記の課題を解決するために、上記配線の接続端部が、上記コンタクトホール内側に引き出されていることが好ましい。
【００２８】
上記の構成により、上記端子部と上記配線の接続端部とを上記コンタクトホールを介して接続導電膜にて接続する際に、配線の接続端部が上記コンタクトホール内側に引き出されているので、上記配線の接続端部と接続導電膜との接続を確実に行うことができる。
【００２９】
これにより、接続導電膜を介した上記端子部と上記配線の接続端部との良好な導通を確実に得ることができる。
【００３０】
さらに、本発明の液晶表示装置は、上記の課題を解決するために、上記絶縁層のコンタクトホールが、上記配線形成後に形成されることが好ましい。
【００３１】
上記の構成によれば、絶縁層のコンタクトホールを例えばエッチングによりパターン形成する場合に、配線をマスクとして使用することができるので、フォトレジストを形成する工程やフォトレジストを剥離除去する工程を別途設ける必要がなくなる。
【００３２】
これにより、工程数を削減することができる。
【００３３】
さらに、本発明の液晶表示装置は、上記の課題を解決するために、上記絶縁層のエッチング除去条件において、上記端子部および配線は、そのエッチング速度が上記絶縁層のエッチング速度の１／５よりも遅い材料からなることが好ましい。
【００３４】
上記の構成によれば、上記端子部および配線は、上記絶縁層をエッチング除去する際にエッチングされることがほとんどないので、端子部および配線に影響を及ぼすことなく絶縁層のコンタクトホールを形成することができる。
【００３５】
これにより、接続導電膜にて端子部および配線を確実に接続させることができる。
【００３６】
さらに、本発明の液晶表示装置は、上記の課題を解決するために、上記アイランド状膜は、上記コンタクトホールの外周部分を覆い、該コンタクトホールの外周形状に沿う形状となるように設けられていることが好ましい。
【００３７】
上記の構成によれば、アイランド状膜がコンタクトホールの外周形状に沿うように、かつ外周部分を覆うように形成されており、例えばアイランド状膜がコンタクトホールの外周部分を覆うようなドーナツ型形状である場合、入力信号が上記端子部から接続導電膜に伝わる際の接続幅は、つまりはドーナツ型形状のアイランド状膜の内周の長さとなる。従って、アイランド状膜をこのような形状とすることで、入力信号が接続導電膜に伝わる接続幅を広くすることが可能となり、接続抵抗が低減されることになる。これにより、端子部と配線との導通を、さらに良好とすることができる。
【００３８】
尚、コンタクトホールの外周形状に沿うように、かつ外周部分を覆うようなアイランド状膜の形状としては、上述したドーナツ型形状の他に、例えばＵ字型形状のようなものもあり得る。この場合も同様の作用効果を得ることができる。
【００３９】
また、本発明の液晶表示装置の製造方法は、上記の課題を解決するために、絶縁性基板上に、金属膜からなる端子部およびゲート電極を形成する第１工程と、上記端子部およびゲート電極を被覆する絶縁層を形成する第２工程と、上記端子部の接続端部上および上記ゲート電極上に半導体膜およびオーミックコンタクト膜を形成し、該半導体膜およびオーミックコンタクト膜により上記端子部上に、上記絶縁膜よりエッチング速度が遅い材料からなるアイランド状膜を、且つ上記ゲート電極上に薄膜トランジスタの半導体動作層をパターン形成する第３工程と、配線を、該配線の接続端部が上記アイランド状膜上に配置されるように形成する第４工程と、上記配線をマスクとし、上記絶縁層をエッチング除去してコンタクトホールを形成する第５工程と、上記配線と上記端子部とを、上記コンタクトホールを介して接続導電膜により接続する第６工程とを含み、さらに、上記第３工程において、上記アイランド状膜は、配線端部からコンタクトホール内に０．５〜１０μｍ延在するように設けられることを特徴としている。
【００４０】
上記の方法によれば、薄膜トランジスタの半導体動作層を形成する工程時に、端子部の接続端部上に、ゲート絶縁膜を介してアイランド状膜を形成することができる。すなわち、アイランド状膜を薄膜トランジスタの半導体動作層と同一工程で形成することができるので、アイランド状膜形成のために工程数を増加する必要がなくなる。なお、アイランド状膜の作用効果については、上述したとおりである。
【００４１】
これにより、工程数を増加させることなく、容易に、上記端子部と上記配線の接続端部とを接続導電膜を用いて確実に接続させて、接続の信頼性を向上させることができる。
【００４２】
さらに、本発明の液晶表示装置の製造方法は、上記の課題を解決するために、上記第４工程と上記第５工程との間に、上記絶縁層および配線を被覆する保護膜を形成する工程を有し、さらに、上記第５工程において、絶縁層のコンタクトホール形成と同時に、上記保護膜にコンタクトホールを形成することが好ましい。
【００４３】
上記の方法により、配線上に形成される保護膜に、上記配線と上記端子部とを接続するためのコンタクトホールを形成する場合、上記絶縁層のコンタクトホールと同時に形成することが可能となる。
【００４４】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図５に基づいて説明すれば、以下のとおりである。
【００４５】
図１（ａ）は、本実施の形態に係る液晶表示装置のＴＦＴ（Thin Film Transistor）アレイ基板（基板）の構成を示す平面図であり、同図（ｂ）は、上記ＴＦＴアレイ基板の構成を示す断面図である。
【００４６】
図１（ａ）、（ｂ）に示すように、上記液晶表示装置は、ガラス基板（絶縁性基板）１上に形成されたゲート配線２、該ゲート配線２と直交するソース配線（配線）３、ゲート配線２に外部からの信号を供給するためのゲート側外部入力端子４、ソース配線３に外部駆動回路からの信号を供給するためのソース側外部入力端子部５、マトリクス状に各画素毎に設けられたスイッチング素子としてのＴＦＴ６、および該ＴＦＴ６にそれぞれ接続されたＩＴＯ（Indium Tin Oxide）からなる表示電極７（図中二点鎖線で示されている）等により構成されたＴＦＴアレイ基板を備えている。
【００４７】
ゲート配線２には、該ゲート配線２と一直線上に設けられたゲート電極８が画素毎に設けられ、ＴＦＴ６とそれぞれ接続されている。また、ゲート配線２はそれぞれゲート側外部入力端子４と接続されており、ゲート側駆動回路（図示せず）からの信号がゲート配線２に供給される。ゲート配線２およびゲート電極８は、Ｔｉ、Ａｌ、Ｃｒ等の導電体からなる単層あるいは多層の金属薄膜により形成されている。
【００４８】
ソース配線３には、各画素毎に該ソース配線３から分岐してソース電極９が設けられ、ＴＦＴ６とそれぞれ接続されている。また、ソース配線３はソース側外部入力端子部５と接続されており、ソース側駆動回路（図示せず）からの信号がソース配線３に供給される。ソース配線３およびソース電極９は、Ｔｉ、Ａｌ、Ｃｒ等の導電体からなる単層あるいは多層の金属薄膜により形成されている。
【００４９】
ソース側外部入力端子部５の具体的な構成について説明する。まず、ゲート配線２およびゲート電極８と同一材料からなるソース側外部入力端子（端子部）１０が、ガラス基板１上に配置されている。該ソース側外部入力端子１０とソース配線３とが互いに重なる部分（接続部分）の、該ソース側外部入力端子１０とソース配線３との間には、アイランド半導体層（アイランド状膜）１１が設けられている。このアイランド半導体層１１は下層１１ａおよび上層１１ｂにより構成されている。下層１１ａは、ＴＦＴ６を構成している後述するａ−Ｓｉ層と同じ材料からなり、上層１１ｂは、ＴＦＴ６を構成している後述するｎ+ ａ−Ｓｉ層と同じ材料からなる。さらに、ソース側外部入力端子部５は後述する保護膜で覆われているが、この保護膜には、接続部分のソース配線３とソース側外部入力端子１０とを表示電極７と同じ材料からなる接続電極（接続導電膜）１３（図中二点鎖線で示されている）で接続するために、端子部コンタクトホール（コンタクトホール）１２が設けられている。
【００５０】
表示電極７は、ＴＦＴ６に接続されたドレイン電極１４上の保護膜１９に設けられている表示部コンタクトホール１５を介して、ドレイン電極１４と接続されている。
【００５１】
尚、図１（ａ）においては、本実施の形態に係る液晶表示装置の構成を分かりやすく示すために、保護膜１９が省略されている。
【００５２】
次に、ＴＦＴ６およびソース側外部入力端子部５のより詳細な構成について、図１（ｂ）に基づき説明する。
【００５３】
まず、ＴＦＴ６について説明する。ガラス基板１上に設けられたゲート電極８上に、ＳｉＮX からなるゲート絶縁膜（絶縁層）１６を介して、非晶質シリコン半導体層（以下、ａ−Ｓｉ層と称する）１７と、非晶質シリコン半導体層（以下、ｎ+ ａ−Ｓｉ層と称する）１８とが配置されている。ｎ+ ａ−Ｓｉ層１８は、不純物が添加された非晶質シリコン半導体層で、本実施の形態ではリン（Ｐ）がドーピングされており、ａ−Ｓｉ層１７と、ソース電極９およびドレイン電極１４とをオーミック接続するために設けられたオーミックコンタクト層である。
【００５４】
上記ｎ+ ａ−Ｓｉ層１８上に、ソース電極９およびドレイン電極１４がそれぞれ設けられている。該ドレイン電極１４は、ソース電極９と同様にＴｉ、Ａｌ、Ｃｒ等の金属薄膜からなる。
【００５５】
さらに、ソース電極９およびドレイン電極１４上には、ＳｉＮX からなる保護膜１９が設けられている。
【００５６】
一方、ソース側外部入力端子部５においては、ガラス基板１上に配置されたソース側外部入力端子１０の接続端部１０ａ上にゲート絶縁膜１６が設けられ、さらに該ゲート絶縁膜１６上には、ａ−Ｓｉ層１７と同じ材料からなるアイランド半導体層１１の下層１１ａと、ｎ+ ａ−Ｓｉ層１８と同じ材料からなるアイランド半導体層１１の上層１１ｂとが配置されている。該アイランド半導体層１１は、上述したように、ソース側外部入力端子１０との接続に用いられるソース配線３の接続端部の下部に配置されている。
【００５７】
ソース側外部入力端子部５上は、保護膜１９にて覆われている。但し、図１（ｂ）は端子部コンタクトホール１２部分の断面図であるので、ソース配線３上は保護膜１９ではなく、該端子部コンタクトホール１２を介してソース側外部入力端子１０と接続された接続電極１３が配置されている。この接続電極１３により、ソース側外部入力端子１０とソース配線３とが接続される。
【００５８】
また、ソース配線３は、端子部コンタクトホール１２の外周から該端子部コンタクトホール１２内に０．５〜１０μｍ延在されており、上記アイランド半導体層１１は、該ソース配線３からさらに端子部コンタクトホール１２内に０．５〜１０μｍ延在された部分まで配置されるようなサイズに形成することが望ましい。
【００５９】
次に、本実施の形態に係る液晶表示装置の製造方法について、図２（ａ）ないし（ｄ）に基づいて説明する。
【００６０】
▲１▼  まず、洗浄したガラス基板１上に、Ｔｉ、Ａｌ、Ｃｒ等の導電体からなる金属薄膜（単層膜あるいは多層膜）を、スパッタリング法などで成膜する。そして、この金属薄膜上にフォトレジストを塗布し、露光、現像によりマスクを作製してエッチングを行うフォトリソグラフィー技術を用いて、ゲート電極８、該ゲート電極８に接続されたゲート配線２、該ゲート配線２に接続されたゲート側外部入力端子４、および後の工程でソース配線３と接続されるソース側外部入力端子１０を同時に形成する。
【００６１】
尚、ゲート配線２等を形成する金属薄膜最上層には、例えば後述するゲート絶縁膜１６の端子部コンタクトホール１２および表示部コンタクトホール１５の形成時において、表面のエッチングダメージに対する強度の点から、例えばＴｉＮ、Ｔｉ、ＣｒなどのＣＦ4 ／Ｏ2 混合ガスに対する耐エッチング性の優れた金属が用いられることが望ましい。
【００６２】
▲２▼  Ｐ−ＣＶＤ法でＳｉＨ4 ／ＮＨ3 ／Ｎ2 ガスを使用してゲート絶縁膜１６となるＳｉＮx を成膜する。
【００６３】
▲３▼  ゲート絶縁膜１６上に、Ｐ−ＣＶＤ法でＳｉＨ4 ／Ｈ2 を使用してａ−Ｓｉ膜（半導体膜）を成膜する。さらに、同じくＰ−ＣＶＤ法で、例えばＰＨ3 が０．５％混在しているＳｉＨ4 ／Ｈ2 を使用して、オーミックコンタクト膜であるｎ+ ａ−Ｓｉ膜を成膜する。その後、フォトリソグラフィー法等を用いて、表示エリア内に所定の形状（アイランド状またはライン状）にａ−Ｓｉ層１７およびｎ+ ａ−Ｓｉ層１８をパターン形成する。
【００６４】
さらに、工程▲１▼においてアイランド状に形成されたソース側外部入力端子１０の接続端部１０ａ上部に、ソース配線３よりも端子部コンタクトホール１２内側に０．５〜１０μｍ延在するように、アイランド半導体層１１が上記ａ−Ｓｉ膜およびｎ+ ａ−Ｓｉ膜によりパターン形成される。この段階では、ゲート絶縁膜１６は全面に形成されたままで、ソース側外部入力端子１０上にも残存している（図２（ａ）参照）。
【００６５】
▲４▼  さらに、Ｔｉ、Ａｌ、Ｃｒ等の導電体からなる金属薄膜（単層膜あるいは多層膜）をスパッタリング法等で成膜し、この金属薄膜をフォトリソグラフィー法等でパターン形成することにより、ソース電極９、ドレイン電極１４、およびソース配線３が形成される。
【００６６】
▲５▼  次に、Ｐ−ＣＶＤ法でＳｉＨ4 ／ＮＨ3 ／Ｎ2 ガスを使用して保護膜１９となるＳｉＮx を成膜する（図２（ｂ）参照）。
【００６７】
▲６▼  保護膜１９上に、フォトリソグラフィー法等の方法で、第２の保護膜として作用する樹脂層２０をパターン形成し、加熱処理等を施して樹脂を硬化させる。この段階で、樹脂層２０に端子部コンタクトホール１２および表示部コンタクトホール１５が形成される（図２（ｃ）参照）。
【００６８】
▲７▼  次に、例えばＲＩＥモードのドライエッチャーでＣＦ4 ／Ｏ2 混合ガスを使用し、ソース配線３および樹脂層２０をマスクとして、ゲート絶縁膜１６および保護膜１９を同時にエッチング除去する。この時、図２（ｄ）に示すように、▲６▼の工程時に樹脂層２０に形成された表示部コンタクトホール１５においては、ドレイン電極１４がエッチストッパーとなるので、その下のゲート絶縁膜１６は残存する。一方、同じく▲６▼の工程時に樹脂層２０に形成された端子部コンタクトホール１２においては、該端子部コンタクトホール１２からさらに内部に０．５〜１０μｍ延在させたソース配線３（マスクとして作用する）が配置されていない部分のゲート絶縁膜１６が、エッチングにより除去される。
【００６９】
▲８▼  次に、ＩＴＯ膜をスパッタリング法等の方法を用いて成膜し、このＩＴＯ膜をフォトリソグラフィー法等の方法でパターン形成することにより、表示電極７および接続電極１３を形成する。
【００７０】
本実施の形態に係る液晶表示装置では、以上のように、ソース側外部入力端子部５において、ゲート絶縁膜１６上に、該ゲート絶縁膜１６よりもエッチングされにくい（エッチング速度比がゲート絶縁膜１６の１／２〜１／２０）のアイランド半導体層１１を、ソース配線３端部からさらに端子部コンタクトホール１２内に０．５〜１０μｍ延在するように設けたことにより、ソース配線３下のゲート絶縁膜１６を順テーパ形状に形成することができる。これにより、接続電極１３が段切れ状態になることがないので、ソース配線３と入力端子１０とを確実に接続することができる。
【００７１】
ここで、例えば、接続電極１３をＩＴＯで形成した場合、ＩＴＯは抵抗が大きいので、もし、アイランド半導体層１１の延在された部分のサイズが上記したものよりも大きければ、接続電極１３でソース配線３とソース側外部入力端子１０との導通を取る際に、余分な抵抗が付加されることになる。つまり、入力された信号は、ソース側外部入力端子１０から接続電極１３を介してソース配線３へという経路で伝わるのだが、接続電極１３を伝わる距離とは、ソース配線３端部から延在した部分のアイランド半導体層１１のサイズとなるので、この延在した部分の距離が長すぎるとその分抵抗が付加されることになる。
【００７２】
一方、逆にアイランド半導体層１１の延在された部分のサイズが上記したものよりも小さいと、アイランド半導体層１１がソース配線３によりマスクされてエッチングされなくなるので、その下部に配置されているゲート絶縁膜１６が急速に選択エッチングされてしまい、逆テーパ形状状態になってしまう。そのため、接続電極１３が段切れ状態となり導通不良が生じる。
【００７３】
以上のような理由から、アイランド半導体層１１のサイズは、ソース配線３端部からさらに端子部コンタクトホール１２内に０．５〜１０μｍ延在するものであることが望ましい。
【００７４】
尚、上記では、アイランド半導体層が簡単な形状（図１に示されている形状）の場合について説明している。しかし、アイランド半導体層の形状は、図１に示すものに限らず、図３に示すような、端子部コンタクトホール１２の外周全体を覆う（巡らせる）形状（ドーナツ型形状）とすることがより好ましい。この場合、ドーナツ型のアイランド半導体層２１上のソース配線２２も、該ドーナツ型のアイランド半導体層２１と同様の形状に形成される。
【００７５】
外部より入力される信号は、ソース側外部入力端子１０、接続電極１３、ソース配線２２の経路で伝わる。上記のようなドーナツ型のアイランド半導体層２１では、入力信号が接続電極１３を伝わる接続幅（ドーナツ型のアイランド半導体層２１の内周２３の長さに相当する）が広くなるので、接続抵抗を低下させることができる。つまり、アイランド半導体層２１をドーナツ型形状とすることにより、接続抵抗を低くして、ソース配線２２とソース側外部入力端子１０との良好な導通を実現することができる。尚、アイランド半導体層２１の形状を上記のようにドーナツ型とする場合も、図１に示すアイランド半導体層１１の形状の場合と同様に、接続電極１３が段切れ状態になることを防ぐことができるという効果を奏する。また、アイランド半導体層２１は、アイランド半導体層１１の形状のみを変化させたものであるので、用いられる材料等はアイランド半導体層１１と同じである。
【００７６】
また、入力信号が接続電極１３を伝わる際に抵抗を低くするためのアイランド半導体層としては、上記のようなドーナツ型のものに限らず、図４に示すような、端子部コンタクトホール１２の外周に沿ったＵ字型のアイランド半導体層２４でも構わない。このようなＵ字型形状のアイランド半導体層２４の場合も、ドーナツ型形状の場合と同様の作用効果を実現することができる。尚、Ｕ字型の場合も、ソース配線２５はアイランド半導体層２４と同様の形状（この場合Ｕ字型形状）となるように形成される。また、この他、入力信号が接続電極１３を伝わる接続幅を広くした四角型形状のアイランド半導体層を用いても、同様の作用効果を得ることができる。
【００７７】
アイランド半導体層２１が、上記のような端子部コンタクトホール１２の外周全体に配置されるドーナツ型形状の場合に、同面積の端子部コンタクトホール１２を想定した時、アイランド半導体層２１における端子部コンタクトホール１２内への延在部分が長すぎると、アイランド半導体層２１のフォトリソ欠陥により端子部コンタクトホール１２内部のほとんどが該アイランド半導体層２１で覆われてしまうという問題が生じる。
【００７８】
さらに詳しく説明すると、ＴＦＴパネルでは大きさの制限を受けることが多々あり、出来る限り小さい面積でパターンを形成する必要がある場合も多い。この場合、端子部コンタクトホール１２を余り大きい面積とすることができない。同面積の端子部コンタクトホール１２を考えた場合、アイランド半導体層２１の延在部分が適当な長さであれば、図５（ｂ）に示すように十分なアイランド半導体層２１の開口部を形成することができるが、アイランド半導体層２１の延在部分が長すぎると、図５（ａ）に示すように十分なアイランド半導体層２１の開口部を確保することができず、フォトパターンの欠陥が起こり易くなる。
【００７９】
以上のような理由から、アイランド半導体層２１の延在部分が長いと、端子部コンタクトホール１２形成時のエッチングの際に、ゲート絶縁膜１６が端子部コンタクトホール１２の内部に残存してしまうため、ソース配線２２とソース側外部入力端子１０との導通が取れなくなる。
【００８０】
さらに、アイランド半導体層２１の形状をドーナツ型にする目的は、上述したように、入力信号が接続電極１３を伝わる際の接続幅を広くすることである。従ってドーナツ型形状のアイランド半導体層２１の内周２３の長さが長い程、つまりアイランド半導体層２１における端子部コンタクトホール１２内部への延在部分が短い程、高い効果が得られることとなる。
【００８１】
従って、アイランド半導体層２１がドーナツ型形状の場合も、該アイランド半導体層２１のサイズは、ソース配線３端部からさらに端子部コンタクトホール１２内に０．５〜１０μｍ延在するものであることが望ましい。
【００８２】
尚、本実施の形態においては、アイランド半導体層１１、２１、２４として、ＴＦＴ６の半導体動作層（ａ−Ｓｉ層１７およびｎ+ ａ−Ｓｉ層１８）と同一工程で同時に作製した膜を用いたが、エッチング速度比がゲート絶縁膜１６の１／２〜１／２０であれば、他の材料からなる膜から形成することも可能である。
【００８３】
尚、本実施の形態では、▲７▼の工程でゲート絶縁膜１６および保護膜１９をエッチング除去する際に樹脂層２０をマスクとしているが、この樹脂層２０を使用せずに、後の工程で剥離除去するフォトレジスト等を使用しても、同様の効果を得ることができる。
【００８４】
また、本実施の形態においては、ソース側外部入力端子部５に、アイランド半導体層１１を設ける構成を採用したが、例えば補助容量配線の入力端子部においても同様の構成を採用することにより、同様に接続の信頼性が向上するという効果を得ることができる。
【００８５】
また、本実施の形態においては、ソース配線３、２２、２５やソース側外部入力端子１０に対し、エッチングが全くなされない材料を用いたが、エッチング速度がゲート絶縁膜１６や保護膜１９のエッチング速度の１／５より遅い材料であれば、使用可能である。
【００８６】
【発明の効果】
以上のように、本発明に係る液晶表示装置は、絶縁層と配線の接続端部との間に、該絶縁層よりもエッチング速度が遅い材料からなり、上記配線の接続端部よりもコンタクトホール内側に引き出された形状のアイランド状膜が設けられており、上記配線は、上記コンタクトホールの外周からコンタクトホール内に０．５〜１０μｍ延在しているとともに、上記アイランド状膜は、上記配線端部から上記コンタクトホール内に０．５〜１０μｍ延在している構成である。
【００８７】
それゆえ、配線をマスクとするエッチング処理工程において、上記絶縁層のみがエッチングされるのではなく、速度は遅いが上記アイランド状膜もエッチングされるので、上記絶縁層が急激に選択エッチングされることがない。よって、絶縁層のパターン端部を順テーパ形状に形成することができる。これにより、上記端子部と上記配線の接続端部とを上記コンタクトホールを介して接続導電膜にて接続する際に、該接続導電膜が絶縁層のパターン端部で段切れすることがなく、接続の信頼性が向上するという効果を奏する。
【００８８】
さらに、本発明に係る液晶表示装置は、上記絶縁層のエッチング除去条件において、上記アイランド状膜は、そのエッチング速度が上記絶縁層のエッチング速度の１／２０よりも早く、且つ１／２よりも遅い材料からなる構成とすることが好ましい。
【００８９】
それゆえ、より確実に絶縁層のパターン端部を順テーパ形状に形成することができる。これにより、上記端子部と上記配線の接続端部とを上記コンタクトホールを介して接続導電膜にて接続する際に、該接続導電膜が絶縁層のパターン端部で段切れすることを確実に防ぐことができ、接続の信頼性がより向上するという効果を奏する。
【００９０】
さらに、本発明に係る液晶表示装置は、上記配線の接続端部が、上記コンタクトホール内側に引き出されている構成とすることが好ましい。
【００９１】
それゆえ、上記端子部と上記配線の接続端部とを上記コンタクトホールを介して接続導電膜にて接続する際に、上記配線の接続端部と接続導電膜との接続を確実に行うことができる。これにより、接続導電膜を介した上記端子部と上記配線の接続端部との良好な導通を確実に得ることができるという効果を奏する。
【００９２】
さらに、本発明に係る液晶表示装置は、上記絶縁層のコンタクトホールが、上記配線形成後に形成される構成とすることが好ましい。
【００９３】
それゆえ、絶縁層のコンタクトホールを例えばエッチングによりパターン形成する場合に、配線をマスクとして使用することができるので、フォトレジストを形成する工程やフォトレジストを剥離除去する工程を別途設ける必要がなくなる。これにより、工程数を削減することができるという効果を奏する。
【００９４】
さらに、本発明に係る液晶表示装置は、上記絶縁層のエッチング除去条件において、上記端子部および配線は、そのエッチング速度が上記絶縁層のエッチング速度の１／５よりも遅い材料からなる構成とすることが好ましい。
【００９５】
それゆえ、上記端子部および配線は、上記絶縁層をエッチング除去する際にエッチングされることがほとんどないので、端子部および配線に影響を及ぼすことなく絶縁層のコンタクトホールを形成することができる。これにより、接続導電膜にて、端子部および配線を確実に接続させることができるという効果を奏する。
【００９６】
さらに、本発明に係る液晶表示装置は、上記アイランド状膜は、上記コンタクトホールの外周部分を覆い、該コンタクトホールの外周形状に沿う形状となるように設けられていることが好ましい。
【００９７】
それゆえ、例えばアイランド状膜がコンタクトホールの外周部分を覆うようなドーナツ型形状である場合、入力信号が上記端子部から接続導電膜に伝わる際の接続幅は、つまりはドーナツ型形状のアイランド状膜の内周の長さとなる。従って、アイランド状膜をこのような形状とすることで、入力信号が接続導電膜に伝わる接続幅を広くすることが可能となり、接続抵抗が低減されることになる。これにより、端子部と配線との導通を、さらに良好とすることができる。
【００９８】
また、本発明に係る液晶表示装置の製造方法は、絶縁性基板上に、金属膜からなる端子部およびゲート電極を形成する第１工程と、上記端子部およびゲート電極を被覆する絶縁層を形成する第２工程と、上記端子部の接続端部上および上記ゲート電極上に半導体膜およびオーミックコンタクト膜を形成し、該半導体膜およびオーミックコンタクト膜により上記端子部上に、上記絶縁膜よりエッチング速度が遅い材料からなるアイランド状膜を、且つ上記ゲート電極上に薄膜トランジスタの半導体動作層をパターン形成する第３工程と、配線を、該配線の接続端部が上記アイランド状膜上に配置されるように形成する第４工程と、上記配線をマスクとし、上記絶縁層をエッチング除去してコンタクトホールを形成する第５工程と、上記配線と上記端子部とを、上記コンタクトホールを介して接続導電膜により接続する第６工程とを含み、さらに、上記第３工程において、上記アイランド状膜は、配線端部からコンタクトホール内に０．５〜１０μｍ延在するように設けられる方法である。
【００９９】
それゆえ、薄膜トランジスタの半導体動作層を形成する工程時に、端子部の接続端部上に、ゲート絶縁膜を介してアイランド状膜を形成することができる。すなわち、アイランド状膜を薄膜トランジスタの半導体動作層と同一工程で形成することができるので、アイランド状膜形成のために工程数を増加する必要がなくなる。これにより、工程数を増加させることなく、容易に、上記端子部と上記配線の接続端部とを接続導電膜を用いて確実に接続させて、接続の信頼性を向上させることができるという効果を奏する。
【０１００】
なお、アイランド状膜の作用効果については、上述したとおりである。
【０１０１】
さらに、本発明に係る液晶表示装置の製造方法は、上記第４工程と上記第５工程との間に、上記絶縁層および配線を被覆する保護膜を形成する工程を有し、さらに、上記第５工程において、絶縁層のコンタクトホール形成と同時に、上記保護膜にコンタクトホールを形成する方法とすることが好ましい。
【０１０２】
それゆえ、配線上に形成される保護膜に、上記配線と上記端子部とを接続するためのコンタクトホールを形成する場合、上記絶縁層のコンタクトホールと同時に形成することが可能となる。これにより、工程数を削減することができるという効果を奏する。
【図面の簡単な説明】
【図１】（ａ）は、本発明の一実施形態における液晶表示装置のＴＦＴアレイ基板の構成を示す平面図であり、（ｂ）は、上記ＴＦＴアレイ基板の構成を示す断面図である。
【図２】（ａ）ないし（ｄ）は、上記ＴＦＴアレイ基板の製造工程の概略を示す工程図である。
【図３】上記液晶表示装置において、アイランド半導体層の形状がドーナツ型の場合のＴＦＴアレイ基板の構成を示す平面図である。
【図４】上記アイランド半導体層の形状がＵ字型である場合の、ソース側外部入力端子部の平面図である。
【図５】（ａ）は、アイランド半導体層における端子部コンタクトホール内への延在部分の面積が大きい場合を示す説明図であり、（ｂ）は、アイランド半導体層における端子部コンタクトホール内への延在部分の面積が小さい場合を示す説明図である。
【図６】従来の液晶表示装置のＴＦＴアレイ基板の構成を示す断面図である。
【符号の説明】
１    ガラス基板（絶縁性基板）
３    ソース配線（配線）
６    ＴＦＴ（薄膜トランジスタ）
１０    ソース側外部入力端子（端子部）
１１    アイランド半導体層（アイランド状膜）
１１ａ  下層
１１ｂ  上層
１２    端子部コンタクトホール（コンタクトホール）
１３    接続電極（接続導電膜）
１６    ゲート絶縁膜（絶縁層）
１７    ａ−Ｓｉ層（半導体動作層）
１８    ｎ+ ａ−Ｓｉ層（半導体動作層）
１９    保護膜
２１    アイランド半導体層（アイランド状膜）
２２    ソース配線（配線）
２４    アイランド半導体層（アイランド状膜）
２５    ソース配線（配線）
【図１】
0003761756.tif 000002
【図２】
0003761756.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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