(57)【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルを備えたメモリ回路と、
該メモリ回路の出力をアドレス入力に帰還して該メモリ回路を発振させる帰還回路と、 外部からの書込み許可信号に基づいて複数種類のパルス幅のサンプル信号を生成し、テストモード信号及びパルス選択信号に応答して前記複数種類のパルス幅のサンプル信号のうちいずれか１つを書込み許可信号として前記メモリ回路に出力する書込みパルス発生回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記帰還回路は、前記テストモード信号と前記メモリ回路の出力信号から生成した帰還信号を出力する第１の論理回路と、
前記第１の論理回路の帰還信号と外部アドレスから生成した内部アドレスを前記メモリ回路に出力する第２の論理回路とを有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
メモリ回路と、該メモリ回路の出力をアドレス入力に帰還して該メモリ回路を発振させる機能を備えた半導体集積回路の試験方法において、
予め、複数種類のパルス幅のサンプル信号を生成し、
該複数種類のパルス幅のサンプル信号のうちいずれか１つを書込み許可信号として前記メモリ回路に入力すると共に、該メモリ回路にアドレスを入力して該メモリ回路をデータ書込み状態にし、
前記メモリ回路が発振しないときは他のパルス幅のサンプル信号を該メモリ回路に入力してデータ書込み状態にし、
前記メモリ回路が発振したときの当該サンプル信号のパルス幅から書込み許可信号のパルス幅を求めることを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路及びその試験方法に関するものであり、特に、データが随時書込み読出し可能なメモリを備えた半導体回路装置及びそのメモリ回路の試験方法に関するものである。
【０００２】
【従来の技術】
近年、情報処理装置のデータ処理速度の高速化に伴いメモリ回路のデータ読出し速度の高速化が要求されている。また、半導体集積回路（以下ＬＳＩという）装置は、ユーザの要求から益々多機能化・高密度化している。そして、多機能ＬＳＩは、１つの基板に複雑な論理回路やメモリ回路が組み込まれる傾向にある。このようなＬＳＩのメモリ回路を試験する場合、複雑なテストパターンと高性能の試験装置が必要になる。一般に、メモリ回路を性能評価するためには、アクセスタイム（データ読出し速度）と書込みパルス幅を測定する必要がある。アクセスタイムは、アドレスをメモリ回路に指定してからデータが読み出されるまでの時間であり、書込みパルス幅はライトイネーブル信号のパルス幅である。ライトイネーブル信号は、データの書込み又は読出し動作を設定する制御信号である。いずれの信号もメモリ回路の主要パラメータである。
【０００３】
図10（Ａ）〜（Ｃ）は従来例に係るメモリ回路の試験方法の説明図を示している。図10（Ａ）において、１はデータが随時書込み読出し可能なメモリ回路（ＲＡＭマクロ）であり、複数のメモリセルを備えている。２はメモリ回路の性能評価のための試験をするメモリテスタである。メモリテスタ２は、メモリ回路１にテストパターンを入力したり、アドレスを指定した時点からデータが出力されるまでをサーチするストローブ信号（ＳＴＲＢ）を発生したり、同様に、アドレスを指定した時点からデータが出力されるまでのライトイネーブル信号のパルス幅を広げる機能を有している。
【０００４】
また、アドレスＡＤX 、アドレスＡＤY 、データＤIN、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ及び電源ＶCCは、メモリテスタ２からメモリ回路１へ供給し、出力データＤOUT はメモリ回路１からメモリテスタ２へ出力する。メモリテスタ２とメモリ回路１は接地線ＧNDで接続する。
次に、メモリ回路１のアクセスタイム（ＴＡＡ）を測定する場合について説明をする。まず、メモリテスタ２はチップセレクト信号ＣＳ及びライトイネーブル信号ＷＥをいずれも「Ｌ」（ロー）レベルにし、その後、アドレスＡＤX ＝０、ＡＤY ＝０を指定してデータＤIN＝１をメモリセルに書き込む。また、メモリテスタ２はアドレスＡＤX ＝１、ＡＤY ＝１を指定してデータＤIN＝０をメモリセルに書き込む。
【０００５】
その後、メモリテスタ２はライトイネーブル信号ＷＥを「Ｈ」（ハイ）レベルにしてデータ読出し状態にし、アドレスＡＤX ＝０、ＡＤY ＝０を指定してデータＤOUT ＝１の出力を期待する。この際に、メモリテスタ２内では図10（Ｂ）に示すようにアドレスＡＤX ＝０、ＡＤY ＝０を指定した時刻が記憶される。また、アドレスＡＤX ＝０、ＡＤY ＝０を指定した時点に、ストローブ信号（ＳＴＲＢ）がデータＤOUT ＝１の出力を検出（サーチ）し始める。このサーチは、データＤOUT ＝１がメモリ回路１の出力端子に到達するまで続けられている。このサーチは、テストパターンを繰り返し発生することにより実行される。データＤOUT ＝１が得らると、データが得られた時刻が記憶される。
【０００６】
そして、メモリテスタ２ではデータＤOUT ＝１が得られた時刻からアドレスＡＤX ＝０、ＡＤY ＝０を指定した時刻を引算することにより、アクセスタイムが算出できる。
次に、メモリ回路１へのライトイネーブル信号のパルス幅（ＴＷＷ）を測定する場合について説明をする。まず、メモリテスタ２はチップセレクト信号ＣＳ及びライトイネーブル信号ＷＥをいずれも「Ｌ」（ロー）レベルにする。そして、メモリ回路１を初期設定するために、アドレスＡＤX ＝０、ＡＤY ＝０を指定してデータＤIN＝０をメモリセルに書き込む。また、メモリテスタ２はアドレスＡＤX ＝１、ＡＤY ＝１を指定してデータＤIN＝１をメモリセルに書き込む。
【０００７】
その後、メモリテスタ２はアドレスＡＤX ＝０、ＡＤY ＝０を指定してメモリセルのデータＤIN＝０を１に書き換え、データＤOUT ＝１の出力を期待する。この際に、メモリテスタ２はライトイネーブル信号ＷＥを「Ｌ」レベルから「Ｈ」レベルにしてデータ読出し状態にする。そして、メモリテスタ２内では図10（Ｃ）に示すようにアドレスＡＤX ＝０、ＡＤY ＝０を指定した時点からデータＤOUT ＝１が出力されるまで、ライトイネーブル信号ＷＥのパルス幅が徐々に広げられている。
【０００８】
このパルス幅の拡張はテストパターンを繰り返し発生することにより実行されている。データＤOUT ＝１を得たときのパルス幅がライトイネーブル信号のパルス幅として求められる。
【０００９】
【発明が解決しようとする課題】
しかしながら、メモリ回路のデータ読出しスピードが高くなると、ストローブ信号によってアクセスタイムをサーチする方法では、サンプルタイミングを短くするために、ストローブ信号の動作速度をデータ読出しスピードよりも数倍高くする必要がある。そして、アドレスを指定した時点からデータが得られるまでのサーチ精度を高くしなければならない。この結果、メモリ回路のデータ読出しスピードが高くなればなるほど高級なテスタが必要になる。
【００１０】
また、ライトイネーブル信号ＷＥのパルス幅を測定する場合に、メモリテスタ２は、ライトイネーブル信号ＷＥのパルス幅を徐々に広げるためのテストパターンをメモリ回路１の各アドレス毎に発生しなくてはならない。このパルス幅の拡張は、アドレスを指定した時点からデータが出力されるまで続けなくてはならないため、複雑なテストパターンが必要となる。このため、パルス幅の精度が高くなるほど、高級なテスタが必要になる。
【００１１】
このようにメモリ回路のデータ読出し速度の高速化に伴い、高い精度の試験装置や複雑なテストパターンを使用しなくてはならないので、データ読出し速度及び書込みパルス幅の測定が益々困難になったり、試験コストが増大するという問題があった。
本発明は、かかる従来例の問題点に鑑み創作されたものであり、メモリ回路のデータ読出し速度が高くなった場合であっても、複雑なテストパターンや高い精度の試験装置に依存することなく、メモリ回路の性能評価に必要なパラメータの一つである書込みパルス幅を簡易に測定することができる半導体集積回路及びその試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の従来技術の課題を解決するため、本発明の一形態に係る半導体集積回路は、その実施形態として図５、図６に示すように、データを記憶する複数のメモリセルを備えたメモリ回路（２０）と、該メモリ回路の出力をアドレス入力に帰還して該メモリ回路を発振させる帰還回路（１１）と、外部からの書込み許可信号（ＷＥ）に基づいて複数種類のパルス幅のサンプル信号（ＷＥａ，ＷＥｂ，ＷＥｃ，ＷＥｄ）を生成し、テストモード信号（ＴＭｗ）及びパルス選択信号（Ｓ１，Ｓ２）に応答して前記複数種類のパルス幅のサンプル信号のうちいずれか１つを書込み許可信号（ＷＥｘ）として前記メモリ回路に出力する書込みパルス発生回路（２９）とを備えたことを特徴とする。
【００１３】
本発明の半導体集積回路において、前記帰還回路は、テストモード信号と前記メモリ回路の出力信号から生成した帰還信号を出力する第１の論理回路と、前記第１の論理回路の帰還信号と外部アドレスから生成した内部アドレスを前記メモリ回路に出力する第２の論理回路から成ることを特徴とする。
【００１５】
また、本発明の他の形態によれば、上記の形態に係る半導体集積回路の試験方法が提供される。この試験方法は、メモリ回路と、該メモリ回路の出力をアドレス入力に帰還して該メモリ回路を発振させる機能を備えた半導体集積回路の試験方法であって、予め、複数種類のパルス幅のサンプル信号を生成し、該複数種類のパルス幅のサンプル信号のうちいずれか１つを書込み許可信号として前記メモリ回路に入力すると共に、該メモリ回路にアドレスを入力して該メモリ回路をデータ書込み状態にし、前記メモリ回路が発振しないときは他のパルス幅のサンプル信号を該メモリ回路に入力してデータ書込み状態にし、前記メモリ回路が発振したときの当該サンプル信号のパルス幅から書込み許可信号のパルス幅を求めることを特徴とする。
【００１８】
本発明に係る半導体集積回路及びその試験方法によれば、テストモード信号及びパルス選択信号を入力すると、書込みパルス発生回路において生成された複数種類のパルス幅のサンプル信号のうちいずれか１つが書込み許可信号としてメモリ回路に出力されるので、メモリ回路の発振状態を確認することによって、メモリ回路の主要パラメータである書込み許可信号のパルス幅を当該サンプル信号のパルス幅から求めることができる。
【００１９】
すなわち、テストモード信号及びパルス選択信号が書込みパルス発生回路に入力されると、パルス選択信号に応じた任意のパルス幅のサンプル信号の１つが選択され、この選択されたサンプル信号は書込み許可信号としてメモリ回路に入力される。そして、このメモリ回路にアドレスを指定すると、メモリ回路がデータ書込み状態になる。そして、メモリ回路の発振を確認する。メモリ回路が発振すれば、データがメモリセルに書き込まれたものと判断できる。
【００２０】
また、メモリ回路が発振しなければ、データがメモリセルに書き込まれていないので、他のパルス幅のサンプル信号（書込み許可信号）をメモリ回路に入力してデータ書込み状態にする。この結果、メモリ回路が発振すれば、このときのサンプル信号のパルス幅を検出することにより、書込み許可信号のパルス幅を簡単に求めることができる。
【００２１】
【発明の実施の形態】
次に、図を参照しながら本発明の実施の形態について説明をする。図１〜９は、本発明の実施の形態に係る半導体集積回路及びその試験方法の説明図である。
（１）第１の実施の形態
図１は、本発明の第１の実施の形態に係る半導体集積回路の構成図を示している。図１において、１０はデータを記憶するメモリセル群１４を備えたＲＡＭマクロ（以下単にＲＡＭという）であり、メモリ回路の一例である。ＲＡＭ１０はデータが随時書込み読出し可能なメモリである。ＲＡＭ１０はアドレスバッファ１２と、Ｘデコーダ１３と、メモリセル群１４と、Ｙデコーダ１５と、センスアンプ１６と、Ｉ／Ｏバッファ１７と、タイミング発生回路１８から成る。
【００２２】
アドレスバッファ１２はタイミング制御信号に基づいてアドレスＡＤo 〜ＡＤn を入力する。Ｘデコーダ１３はタイミング制御信号に基づいて列アドレスＡＤｘをデコードする。列アドレスＡＤｘをデコードしたワード線選択信号はＸデコーダ１３からメモリセル群１４へ出力される。メモリセル群１４はワード線選択信号及びビット線選択信号に基づいてデータを記憶したり、データを出力する。
【００２３】
Ｙデコーダ１５はタイミング制御信号に基づいて行アドレスＡＤY をデコードする。行アドレスＡＤY のデコード結果となるビット線選択信号はＹデコーダ１５からセンスアンプ１６へ出力される。センスアンプ１６はタイミング制御信号及びビット線選択信号に基づいてビット線を選択する。Ｉ／Ｏバッファ１７はライトイネーブル信号ＷＥに基づいてデータを書込み状態にしたり、データを読出し状態にする。タイミング発生回路１８はチップセレクト信号ＣＳ及びライトイネーブル信号ＷＥに基づいて各種タイミング制御信号を生成する。
【００２４】
１１はＲＡＭ１０の出力をアドレス入力に帰還してＲＡＭ１０を発振させる帰還回路である。図２（Ａ）はＲＡＭ１０に接続した帰還回路の構成図を示している。図２（Ａ）において、101 は、帰還信号Ｓｆを二入力ＯＲ回路102 及び103 に帰還する二入力ＡＮＤ回路であり、第１の論理回路の一例である。帰還信号Ｓｆはテストモード信号ＴＭR とＲＡＭ１０のデータ（出力信号）ＤOUT との論理積を採ったものである。
【００２５】
３はテストモード信号ＴＭR を外部から設定する端子である。端子３はＲＡＭ１０の周辺に設けている。本発明の実施の形態ではアクセスタイムを測定するときには、テストモード信号ＴＭR を「Ｈ」レベルにして、帰還回路１１を動作（オン）させるようにする。なお、信号ＴＭR を「Ｌ」レベルにすると、帰還回路１１が非動作（オフ）状態になるようにしている。
【００２６】
102 は、内部アドレスＡＸをＲＡＭ１０の列アドレスとして入力する二入力ＯＲ回路であり、第２の論理回路を構成する。内部アドレスＡＸは帰還信号Ｓｆと外部からの列アドレスＡＤｘとの論理和を採ったものである。
103 は、内部アドレスＡＹをＲＡＭ１０の行アドレスとして入力する二入力ＯＲ回路であり、第２の論理回路を構成する。内部アドレスＡＹは帰還信号Ｓｆと外部からの行アドレスＡＤY との論理和を採ったものである。
【００２７】
このように二入力ＡＮＤ回路101 がテストモード信号ＴＭR とＲＡＭ１０の出力データＤOUT から帰還信号Ｓｆを生成すると、この帰還信号Ｓｆは、二入力ＡＮＤ回路101 から二入力ＯＲ回路102 及び103 へ出力される。そして、二入力ＯＲ回路102 及び103 は帰還信号Ｓｆと外部アドレスＡＤｘ，ＡＤY から内部アドレスＡＸ，ＡＹを生成する。この内部アドレスＡＸ，ＡＹは二入力ＯＲ回路102 からＲＡＭ１０に出力されるので、帰還回路１１はＲＡＭ１０の出力データＤOUT を内部アドレスＡＸ，ＡＹとしてフィードバックすることができる。
【００２８】
また、図２（Ａ）において、ＲＡＭ１０内の14Ａ〜14Ｄは４つのメモリセルを示している。本発明の実施の形態では、メモリセル14Ａにはデータ「１」が書き込まれている。このデータ「１」はアドレスＡＸ，ＡＹに「０，０」を指定することにより書き込むようにする。メモリセル14Ｄにはデータ「０」が書き込まれている。このデータ「０」はアドレスＡＸ，ＡＹに「１，１」を指定することにより書き込まれるようにする。なお、本発明の実施の形態ではメモリセル14Ｂ，14Ｃにはデータが書き込まれない。従って、アドレスＡＸ，ＡＹに「１，０」を指定したり、「０，１」を指定しない。図２（Ａ）において、200 は周波数カウンタであり、ＲＡＭ１０が発振した時の発振周波数を測定するものである。
【００２９】
図２（Ｂ）はＲＡＭ１０が発振した時の出力データの波形図を示している。本発明の実施の形態ではＲＡＭ１０が発振すると、データ「１」と「０」とが交互に出力されるようになる。従って、データ「１」と「０」とを繰り返し読出す周期からアクセスタイムが測定できる。ここで、Ｔをデータ「１」と「０」とを繰り返し読出す周期とすると、アクセスタイム（ＴＡＡ）はＴ／２となる。
【００３０】
次に、ＲＡＭ１０を有する半導体集積回路の試験方法について、図３，４を参照しながら、アクセスタイムを測定する方法を説明する。予め、図４に示すように、テストモード信号ＴＭR を「Ｌ」レベルにして、帰還回路１１を非動作（オフ）状態にする。そして、ＲＡＭ１０のアドレス入力に「０，０」を指定してメモリセル14Ａにデータ「１」を書き込む。また、ＲＡＭ１０のアドレス入力に「１，１」を指定してメモリセル14Ｄにデータ「０」を書き込む。このときのライトイネーブル信号ＷＥのパルス幅はＴＷＷである。これについては第２の実施の形態で説明する。
【００３１】
その後、外部アドレスＡＤｘ及びＡＤY を０に固定したまま、テストモード信号ＴＭR を図４に示すように「Ｈ」レベルにして、帰還回路１１を動作（オン）させる。すると、図３（Ａ）において、二入力ＯＲ回路102 の出力，すなわち、内部アドレスＡＸは「０」となり、二入力ＯＲ回路103 の出力，すなわち、内部アドレスＡＹは「０」となる。従って、アドレスＡＸ，ＡＹが「０，０」を指定するので、データ「１」が読み出される。このデータ「１」は二入力ＡＮＤ回路101 に出力されるので、ＡＮＤ回路101 の出力，すなわち、帰還信号は「１」に反転する。
【００３２】
この結果、図３（Ｂ）において、二入力ＯＲ回路102 の出力，すなわち、内部アドレスＡＸは「１」となり、二入力ＯＲ回路103 の出力，すなわち、内部アドレスＡＹは「１」となる。従って、アドレスＡＸ，ＡＹが「１，１」を指定するので、データ「０」が読み出される。このデータ「０」は二入力ＡＮＤ回路101 に出力されるので、ＡＮＤ回路101 の出力，すなわち、帰還信号は「０」に反転する。
【００３３】
従って、メモリセル14Ａのデータ「１」及びメモリセル14Ｄのデータ「０」が交互に読み出され、このデータ「１」又は「０」がＲＡＭ１０のアドレス入力に交互に帰還する。これにより、該ＲＡＭ１０が発振するので、ＲＡＭ１０の発振周波数を周波数カウンタ200 で測定すれば、発振周波数からアクセスタイム（データ読出し速度）が算出できる（図２（Ｂ）又は図４参照のこと）。
【００３４】
このようにして本発明の第１の実施の形態に係る半導体集積回路では、ＲＡＭ１０のメモリセル14Ａのデータ「１」及びメモリセル14Ｄのデータ「０」が交互に読み出されると、帰還回路１１によってメモリセル14Ａのデータ「１」及びメモリセル14Ｄのデータ「０」がＲＡＭ１０のアドレス入力に帰還されるので、ＲＡＭ１０が発振する。
【００３５】
したがって、ＲＡＭ１０の発振周波数を周波数カウンタ200 で測定することにより、データ「１」と「０」とを繰り返し読出す周期ＴからアクセスタイムがＴ／２によって簡易に測定できる。
このようにアクセスタイムが簡易に測定できるので、メモリ回路のデータ読出し速度が高くなった場合であっても、複雑なテストパターンや高い精度の試験装置に依存しなくなる。また、一次試験（ウエハ状態での試験）の段階で、メモリ回路の主要パラメータが測定できるので、１つの基板に複雑な論理回路やメモリ回路を組み込んだ多機能ＬＳＩの完成時の動作予測及び早期に良・不良品の振り分けを行うことができる。この結果、１次試験以降の工程スケジュールが立て易くなり、ウエハプロセス工程及び設計へのフィードバック等も容易になる。
【００３６】
更に、最終試験（パッケージに組んだ状態での試験）の段階でも、メモリ回路のアクセスタイムが簡易に測定できるので、高性能のテスタや複雑なテストパターンに依存しない。これにより、大幅な試験コストが低減できる。
（２）第２の実施の形態
図５は、本発明の第２の実施の形態に係る半導体集積回路の構成図を示している。第２の実施の形態では第１の実施の形態と異なり、ライトイネーブル信号（書込み許可信号）ＷＥｘをＲＡＭ２０のＩ／Ｏバッファ１７に出力する可変型−パルス信号発生器（以下単にＷＰＧ回路という）を設けているものである。
【００３７】
すなわち、本発明の第２の実施の形態に係る半導体集積回路は、図５に示すように、帰還回路１１及びＲＡＭ２０から成る。ＲＡＭ２０は図５において、アドレスバッファ１２と、Ｘデコーダ１３と、メモリセル群１４と、Ｙデコーダ１５と、センスアンプ１６と、Ｉ／Ｏバッファ１７と、タイミング発生回路２８及びＷＰＧ回路２９から成る。
【００３８】
ＷＰＧ回路２９はライトイネーブル信号ＷＥｘをＩ／Ｏバッファ１７に出力する回路であり、書込みパルス発生回路の一例である。ライトイネーブル信号ＷＥｘは、テストモード信号ＴＭｗ及びパルス選択信号Ｓ１，Ｓ２を入力したＷＰＧ回路２９によって生成される。ＷＰＧ回路２９は、後述するように内部で生成した４種類のパルス幅のサンプル信号（図６の例では、ＷＥａ，ＷＥｂ，ＷＥｃ，ＷＥｄで示される信号）のうちいずれか１つをライトイネーブル信号ＷＥｘとしてＩ／Ｏバッファ１７に出力する。このＷＰＧ回路２９の内部構成図については、図６において詳述する。
【００３９】
また、アドレスバッファ１２と、Ｘデコーダ１３と、メモリセル群１４と、Ｙデコーダ１５と、センスアンプ１６と、Ｉ／Ｏバッファ１７と、タイミング発生回路２８の機能については第１の実施の形態と同様であるので、その説明を省略する。
図６はＷＰＧ回路２９の内部構成図を示している。図６において、４は、テストモード信号ＴＭW を外部から設定する端子である。端子４はＲＡＭ２０の周辺に設けている。本発明の実施の形態では書込みパルス幅を測定するときに、テストモード信号ＴＭW を「Ｈ」レベルにしてＷＰＧ回路２９を動作（オン）させるようにしている。また、信号ＴＭW を「Ｌ」レベルにすると、ＷＰＧ回路２９が非動作（オフ）状態にするようにしている。
【００４０】
５、６はパルス選択信号Ｓ１，Ｓ２を外部から設定する２つの端子である。端子５、６はＲＡＭ２０の周辺に設けている。信号Ｓ１，Ｓ２は書込みパルス幅を測定するときに、４種類のパルス幅のサンプル信号ＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４の１つを選択する信号となる。信号Ｓ１，Ｓ２は２ビットのデータ「０」，「１」を組み合わせて端子に入力する。
【００４１】
３０はテストモード信号ＴＭW を反転するインバータである。３１はパルス選択信号Ｓ１を反転するインバータである。３２はパルス選択信号Ｓ２を反転するインバータである。３３は反転テストモード信号ＴＭW 、ライトイネーブル信号ＷＥ、パルス選択信号Ｓ１及びＳ２の否定論理和を採ったサンプル信号ＷＥａを出力する４入力ＮＯＲ回路である。ここで、サンプル信号ＷＥａのパルス幅はａである。
【００４２】
３４は反転テストモード信号ＴＭW 、ライトイネーブル信号ＷＥ、パルス選択信号Ｓ１及び反転パルス選択信号Ｓ２の論理和を採った信号を出力する４入力ＯＲ回路である。３５は反転テストモード信号ＴＭW 、ライトイネーブル信号ＷＥ、反転パルス選択信号Ｓ１及びパルス選択信号Ｓ２の論理和を採った信号を出力する４入力ＯＲ回路である。３６は反転テストモード信号ＴＭW 、ライトイネーブル信号ＷＥ、反転パルス選択信号Ｓ１及びＳ２の論理和を採った信号を出力する４入力ＯＲ回路である。
【００４３】
３７は４入力ＯＲ回路３４の出力信号を遅延してサンプル信号ＷＥｂを出力するインバータである。サンプル信号ＷＥｂのパルス幅はｂである。３８，３９は４入力ＯＲ回路３５の出力信号を遅延してサンプル信号ＷＥｃを出力するインバータを各々示している。サンプル信号ＷＥｃのパルス幅はｃである。
４０，４１，４２は４入力ＯＲ回路３６の出力信号を遅延してサンプル信号ＷＥｄを出力するインバータを各々示している。サンプル信号ＷＥｄのパルス幅はｄである。４つのサンプル信号ＷＥａ〜ＷＥｄのパルス幅の大小関係はａ＜ｂ＜ｃ＜ｄに設定している。
【００４４】
４３はライトイネーブル信号ＷＥ、サンプル信号ＷＥａ、ＷＥｂ、ＷＥｃ、ＷＥｄの論理和を採って、４つの中の１つのサンプル信号ＷＥｘを出力する５入力ＯＲ回路である。５入力ＯＲ回路４３の出力はＩ／Ｏバッファ１７にライトイネーブル信号の候補として入力される。
次に、ＷＰＧ回路の機能を説明する。ＲＡＭ２０の書込みパルス幅を測定しない通常動作時には、図７に示すように、テストモード信号ＴＭW が「Ｌ」レベルになる。従って、ＷＰＧ回路２９はオフする。この結果、パルス選択信号Ｓ１及びＳ２の論理に係わらず、外部から入力されたパルス幅のライトイネーブル信号ＷＥがそのままＲＡＭ２０のＩ／Ｏバッファ１７に出力される。
【００４５】
また、ＲＡＭ２０の書込みパルス幅を測定する試験動作時には、図８に示すようにテストモード信号ＴＭW が「Ｈ」レベルになる。従って、ＷＰＧ回路２９はオンする。この結果、パルス選択信号Ｓ１及びＳ２が「０，０」のときには、５入力ＯＲ回路４３からＩ／Ｏバッファ１７へライトイネーブル信号の候補としてパルス幅ａのサンプル信号ＷＥａが出力される。
【００４６】
更に、パルス選択信号Ｓ１及びＳ２が「０，１」のときには、５入力ＯＲ回路４３からＩ／Ｏバッファ１７へライトイネーブル信号の候補としてパルス幅ｂのサンプル信号ＷＥｂが出力される。更に、パルス選択信号Ｓ１及びＳ２が「１，０」のときには、５入力ＯＲ回路４３からＩ／Ｏバッファ１７へライトイネーブル信号の候補としてパルス幅ｃのサンプル信号ＷＥｃが出力される。同様に、パルス選択信号Ｓ１及びＳ２が「１，１」のときには、５入力ＯＲ回路４３からＩ／Ｏバッファ１７へライトイネーブル信号の候補としてパルス幅ｄのサンプル信号ＷＥｄが出力される。
【００４７】
次に、ＲＡＭ２０を有する半導体集積回路の試験方法について、図９を参照しながら、ライトイネーブル信号のパルス幅を測定する方法を説明する。予め、図６に示したようなＷＰＧ回路２９によって、図８に示したような４種類のパルス幅ａ〜ｄのサンプル信号ＷＥａ〜ＷＥｄが出力できるようにする。
また、図９に示すように、テストモード信号ＴＭR は「Ｌ」レベルにしたままで、テストモード信号ＴＭW を「Ｈ」レベルにし、チップセレクト信号ＣＳを「Ｌ」レベルにする。そして、ＲＡＭ２０をデータを書き込むために、アドレスＡＤX ＝０、ＡＤY ＝０を指定する。この際に、パルス選択信号Ｓ１及びＳ２に「０，０」を入力して、ＷＰＧ回路２９からＩ／Ｏバッファ１７にパルス幅ａのサンプル信号ＷＥａを入力する。本発明の実施の形態では、狭いパルス幅のサンプル信号から徐々に広いパルス幅のサンプル信号へ設定するようにしている。
【００４８】
これにより、ライトイネーブル信号ＷＥｘによってデータＤIN＝１がメモリセルに書き込まれるようになるが、選択した信号ＷＥａのパルス幅ａが狭いとデータＤINがメモリセルに書き込むことができない。なお、データＤIN＝１がメモリセルに書き込まれ否かは、第１の実施の形態で説明したように、テストモード信号ＴＭR を「Ｈ」レベルにして、出力データをアドレス入力に帰還し、ＲＡＭ２０が発振するか否により確認する。
【００４９】
したがって、サンプル信号ＷＥａで発振しないときには、テストモード信号ＴＭR を「Ｌ」レベルに戻す。そして、ａよりパルス幅の広いサンプル信号ＷＥｂを選択するために、パルス選択信号Ｓ１及びＳ２に「０，１」を入力する。また、アドレスＡＤX ＝１、ＡＤY ＝１を指定してデータＤIN＝０をメモリセルに書き込むようにする。
【００５０】
すると、ＷＰＧ回路２９からＩ／Ｏバッファ１７にパルス幅ｂのサンプル信号ＷＥｂが入力される。その後、テストモード信号ＴＭR を「Ｈ」レベルにして、ＲＡＭ２０が発振するか否により確認する。これにより、ＲＡＭ２０が発振する場合には、パルス幅ｂのサンプル信号ＷＥｂによってデータＤINが書き込めたことになる。このサンプル信号ＷＥｂのパルス幅ｂ以下ではデータ書込みができないことがわかり、ＲＡＭ２０の主要パラメータである書込みパルス幅を把握することができる。
【００５１】
このようにして、本発明の第２の実施の形態に係る半導体集積回路では、テストモード信号ＴＭW 及びパルス選択信号Ｓ１，Ｓ２を入力すると、４種類のパルス幅ａ〜ｄのサンプル信号ＷＥａ〜ＷＥｄの１つがライトイネーブル信号ＷＥｘとしてＷＰＧ回路２９からＲＡＭ２０のＩ／Ｏバッファ１７に出力されるので、ＲＡＭ２０の発振状態を確認することによって、メモリの主要パラメータであるライトイネーブル信号ＷＥのパルス幅をサンプル信号ＷＥｘのパルス幅から求めることができる。
【００５２】
なお、ＲＡＭ２０が発振しなければ、データＤINがメモリセルに書き込まれていないので、パルス選択信号Ｓ１，Ｓ２を入力し直して他のパルス幅のサンプル信号を選択し、残りのパルス幅のサンプル信号の１つをライトイネーブル信号ＷＥとしてＷＰＧ回路２９からＲＡＭ２０のＩ／Ｏバッファ１７に出力する。そして、ＲＡＭ２０を書込み状態にする。この結果、ＲＡＭ２０が発振すれば、このサンプル信号のパルス幅を検出することにより、ライトイネーブル信号ＷＥのパルス幅を求めることができる。
【００５３】
このようにすると、従来例のような、アドレスを指定した時点からデータが出力されるまで、ライトイネーブル信号ＷＥのパルス幅を徐々に広げるためのテストパターンが要らないし、各アドレス毎に複雑なテストパターンを発生しなくても済み、メモリテスタの負担が軽減できる。
これにより、ＲＡＭ２０のデータ読出し速度が高くなった場合であっても、複雑なテストパターンや高い精度の試験装置に依存することなく、ＲＡＭ２０の書込みパルス幅が簡易に測定できる。
【００５４】
【発明の効果】
以上説明したように、本発明の半導体集積回路では、帰還回路がメモリ回路の出力をアドレス入力に帰還するので、メモリ回路が発振する。このため、読出しデータの発振周波数を測定することにより、この発振周波数の２分の１周期によってアクセスタイムが測定できる。
【００５５】
本発明の他の半導体集積回路では、テストモード信号及びパルス選択信号を入力すると、何種類かのパルス幅のサンプル信号の１つが書込み許可信号として信号出力回路からメモリ回路に出力されるので、メモリ回路の発振状態を確認することによって、書込み許可信号のパルス幅をサンプル信号のパルス幅から求めることができる。
【００５６】
これにより、簡易試験が可能なメモリ内蔵型の半導体集積回路の提供に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の構成図である。
【図２】本発明の各実施の形態に係る帰還回路の説明図及び出力データの波形図である。
【図３】本発明の第１の実施の形態に係るメモリマクロの動作補足図である。
【図４】本発明の第１の実施の形態に係るメモリ試験時の動作波形図である。
【図５】本発明の第２の実施の形態に係る半導体集積回路の構成図である。
【図６】本発明の第２の実施の形態に係るパルス発生回路の構成図である。
【図７】本発明の第２の実施の形態に係るパルス発生回路の動作波形図（その１）である。
【図８】本発明の第２の実施の形態に係るパルス発生回路の動作波形図（その２）である。
【図９】本発明の第２の実施の形態に係るメモリ試験時の動作波形図である。
【図１０】従来例に係るメモリ回路の試験方法の説明図である。
【符号の説明】
１…メモリ回路、２…メモリテスタ、１１…帰還回路、１２…アドレスバッファ、１３…Ｘデコーダ、１４…メモリセル群、１５…Ｙデコーダ、１６…センスアンプ、１７…Ｉ／Ｏバッファ、１８，２８…タイミング発生回路、101 …二入力ＡＮＤ回路、102,  103 …二入力ＯＲ回路、14Ａ〜14Ｄ…メモリセル、200 …周波数測定器、２９…パルス発生器、３０〜３２，３７〜４２…インバータ、３３…４入力ＮＯＲ回路、３４〜３６…４入力ＯＲ回路、４３…５入力ＯＲ回路、５１〜５４…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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