(57)【特許請求の範囲】
【請求項１】
一定周波数の第１のクロックを発生する手段と、
第２のクロックを発生するクロック発生手段と、
入力されたビデオ信号の位相変動量を検出する検出手段と、
前記第２のクロックを用いて前記入力されたビデオ信号を処理する信号処理手段と、
前記第１のクロックと前記検出手段の出力とを選択的に用いて前記クロック発生手段の発生動作を制御する制御手段とを備える信号処理装置。
【請求項２】
前記入力されたビデオ信号はサブキャリアにより変調されたクロマ信号を含み、前記信号処理手段は前記第２のクロックに従って前記変調されたクロマ信号を復調する復調手段を含むことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記信号処理手段は前記第２のクロックに従ってサブキャリアにより色差信号を変調し、クロマ信号を生成する変調手段を含むことを特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記制御手段は前記信号処理手段が前記復調手段により前記クロマ信号を復調する場合には前記検出手段の出力を用いて前記クロック発生手段を制御し、前記信号処理手段が前記変調手段により前記色差信号を変調する場合には前記第１のクロックを用いて前記クロック発生手段を制御することを特徴とする請求項３に記載の信号処理装置。
【請求項５】
前記検出手段は前記復調手段の復調結果に基づいて前記位相変動量を検出することを特徴とする請求項２に記載の信号処理装置。
【請求項６】
前記第１のクロックを用いて第３のクロックを発生する手段と、前記第３のクロックを用いて入力された輝度信号を処理する処理回路を備えたことを特徴とする請求項２に記載の信号処理装置。
【請求項７】
前記第１のクロックを用いて、入力されたデジタルビデオ信号を処理するデジタルインターフェイス回路を備えたことを特徴とする請求項１に記載の信号処理装置。
【請求項８】
前記制御手段は前記第１のクロックと前記検出手段の出力とを選択的に用いてＰＷＭ信号を生成するＰＷＭ信号生成手段を有し、前記ＰＷＭ信号を用いて前記クロック発生手段を制御することを特徴とする請求項１に記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は信号処理装置及びクロック発生装置に関し、特には、信号を処理するためのクロックの生成に関する。
【０００２】
【従来の技術】
この種の装置として、従来より外部より供給されるビデオ信号をデジタル化して磁気テープに対して記録し、また、再生されたデジタルビデオ信号を外部に出力するデジタルＶＴＲが知られている。
【０００３】
このようなデジタルＶＴＲにおいては、いままでのアナログＶＴＲと同様、外部から供給されるアナログビデオ信号を記録再生することはもちろんのこと、デジタルビデオ信号も記録再生できることが望ましい。
【０００４】
そして、外部より供給される様々なビデオ信号を記録再生するため、ビデオ信号の入出力回路や信号処理回路においては、互いに周波数の異なる複数のクロックが必要となる。
【０００５】
例えば、デジタルビデオ信号を入出力する回路においては、入力デジタルビデオ信号に同期したクロックが必要となる。また、アナログビデオ信号を入出力する回路では、入力ビデオ信号中の水平同期信号に同期したクロックや、サブキャリア周波数の整数倍の周波数のクロックが用いられることが多い。
【０００６】
更に、デジタルビデオ信号を圧縮・符号化する回路においてもこれらのクロックとは異なるクロックが用いられる。
【０００７】
【発明が解決しようとする課題】
このように、互いに動作クロックが異なる複数の回路ブロックが混在した場合、各ブロック間での信号の受け渡しのために各々ＦＩＦＯ等の付加回路が必要となる上、信号相互のタイミング制御など、システム設計が困難になる。
【０００８】
また、クロックの共通化を図ろうとすると、デジタル信号処理系のクロックに合わせるとカラー信号の変復調に多くの回路が必要となり、また、アナログ信号処理系に合わせるとデジタル入出力ができないなどの問題がある。
【０００９】
更に、１種類のかなり高い周波数のクロックを用いてどのブロックにも適した周波数を選ぶ方法も考えられるが、比較的低周波数でよいブロックにはオーバースペックとなり、消費電力や回路規模が増大するという問題がある。
【００１０】
本発明は前述の如き問題点を解決することを目的とする。
【００１１】
本発明の他の目的は、複数種のビデオ信号を処理する際、各信号を処理するブロックに対し効率的にクロックを供給する処にある。
【００１２】
【課題を解決するための手段】
前記課題を解決し、目的を達成するため、本発明は、一定周波数の第１のクロックを発生する手段と、第２のクロックを発生するクロック発生手段と、入力されたビデオ信号の位相変動量を検出する検出手段と、前記第２のクロックを用いて前記入力されたビデオ信号を処理する信号処理手段と、前記第１のクロックと前記検出手段の出力とを選択的に用いて前記クロック発生手段の発生動作を制御する制御手段とを備える。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００１４】
図１は本発明を適用したデジタルＶＴＲの構成を示すブロック図である。
【００１５】
図において、１、２、３、４で示した破線で囲まれたブロックはそれぞれ、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３及びＣＬＫ４にしたがって動作するブロックである。
【００１６】
まず、記録時の動作について説明する。
【００１７】
１０１は標準デジタルビデオ信号を処理するデジタルＩ／Ｆである。ここで、標準デジタルビデオ信号とは、ＣＣＩＲ６５６あるいはＳＭＰＴＥ１２５Ｍに準拠した信号であり、輝度信号と色差信号とが時分割多重されて伝送され、更に、同期信号もデータパターンとして多重された形で同時に伝送されるフォーマットである（４：２：２フォーマットとも呼ぶ）。
【００１８】
本形態では、ブロック１には２７ＭＨｚのクロックＣＬＫ１を供給し、デジタルＩ／Ｆでは入力された標準デジタルビデオ信号を輝度信号と色差信号とに分離すると共に、同期信号の検出処理が行われる。この結果、輝度信号と色差信号とはそれぞれ１３．５ＭＨｚのレートでベースバンド処理回路１０７に出力される。また、検出されたデジタル同期信号はクロック発生回路１１０に出力される。
【００１９】
また、アナログ輝度信号は同期処理回路１０２に供給される。このアナログビデオ信号は放送局からの時間軸の正確な信号の他に、ＶＴＲやテレビゲーム機といった装置から出力される時間軸の不安定な信号も含まれる。
【００２０】
同期処理回路は入力されたアナログ輝度信号中の水平同期信号を検出し、アナログ同期信号をクロック発生回路１１０に出力すると共に、同期信号が取り除かれたアナログ輝度信号をＡ／Ｄ，Ｄ／Ａ１０３に出力する。
【００２１】
Ａ／Ｄ，Ｄ／Ａ１０３を含むブロック２は、本形態では、他の信号との接続を考えて入力アナログ輝度信号のジッタに追従した１３．５ＭＨｚのクロックＣＬＫ２に従って動作し、Ａ／Ｄ，Ｄ／Ａ１０３はこのクロックＣＬＫ２に従ってアナログ輝度信号をデジタル信号に変換してベースバンド処理回路１０７に出力する。ベースバンド処理回路１０７は水平方向、垂直方向のフィルタリング処理等のラスタ形式のままで行える処理を施す。
【００２２】
更に、アナログクロマ信号はＡ／Ｄ，Ｄ／Ａ１０４でデジタル信号に変換される。ブロック３に入力されるアナログクロマ信号は色差信号をサブキャリアで変調した信号であり、カラーエンコーダ／デコーダ１０５にてサブキャリアを再生してクロマ信号に乗算することにより色差信号に変換する。
【００２３】
本形態では、これらＡ／Ｄ，Ｄ／Ａ１０４、カラーエンコーダ／デコーダ１０５を含むブロック３はサブキャリア周波数ｆscの４倍の周波数のクロックＣＬＫ３に従って動作する。また、カラーエンコーダ／デコーダ１０５は入力ビデオ信号中のカラーバースト信号の位相誤差を検出し、位相誤差信号としてクロック発生回路１１０に出力する。
【００２４】
本形態では、デコーダ／エンコーダ１０５はカラー信号のデコード結果に基づいて位相誤差量を検出する。即ち、色差信号Ｂ−Ｙとバースト信号とは周波数が同じで位相が１８０度異なっており、また、他の成分は含まないため、バースト信号の位相が正しい場合にはバースト信号部分をデコードした結果Ｒ−Ｙの成分が出てこないことになる。反対に、バースト信号の位相が合っていない場合にはデコードした結果Ｒ−Ｙ成分が出てきてしまう。本形態では、バースト信号期間のデコード結果中のＲ−Ｙ成分の量を位相誤差信号として制御回路２０４に出力している。
【００２５】
デコードされた色差信号はレート変換器１０６においてＣＬＫ３（４ｆsc）のレートからＣＬＫ２（１３．５ＭＨｚ）のレートに変換されてベースバンド処理回路１０７に出力される。ＣＬＫ２とＣＬＫ３は近い周波数なので一般的にレート変換を行うのは困難であるが、カラー信号の場合はクロック周波数に比べて信号の帯域が十分に低いため、折り返し等の影響を受けず、且つ、簡単な回路でレート変換を行うことができる。
【００２６】
以上の処理でベースバンド処理回路１０７にはＣＬＫ３のレートですべての入力ビデオ信号が供給されたことになる。
【００２７】
ベースバンド処理回路１０７はこれら入力ビデオ信号に対して前述の如くフィルタリング処理等を施して信号処理回路１０８に出力する。
【００２８】
信号処理回路１０８を含むブロック４は、本形態では後述の如くより高速なクロックＣＬＫ４に従って動作する。信号処理回路１０８はベースバンド処理回路１０７より出力されたビデオ信号に対して周知のＤＣＴ、可変長符号化等の処理を施してその情報量を圧縮し、記録再生処理回路１０９に出力する。記録再生処理回路１０９は圧縮されたビデオ信号をテープに記録する。
【００２９】
次に、再生時の動作について説明する。
【００３０】
記録再生回路１０９はテープからデジタルビデオ信号を再生し、信号処理回路１０８に出力する。信号処理回路１０８は再生されたデジタルビデオ信号に対して記録時と逆の処理を施して情報量を伸長し、ベースバンド処理回路１０７に出力する。
【００３１】
ベースバンド処理回路１０７は信号処理回路１０８より供給されたビデオ信号に対して補間処理等を施して出力する。
【００３２】
デジタルＩ／Ｆ１０１はベースバンド処理回路１０７より供給されたビデオ信号を標準デジタルビデオ信号のフォーマットに変換して出力する。
【００３３】
また、Ａ／Ｄ，Ｄ／Ａ１０３はベースバンド処理回路１０７より出力されたデジタル輝度信号をＣＬＫ２に従ってアナログ信号に変換して同期処理回路１０２に出力する。同期処理回路１０２はＡ／Ｄ，Ｄ／Ａ１０３より供給されたアナログ輝度信号に対して同期信号を付加して出力する。
【００３４】
更に、レート変換器１０６はベースバンド処理回路１０７より供給された色差信号のレートを今度はＣＬＫ２からＣＬＫ３に変換し、カラーエンコーダ／デコーダ１０５に出力する。カラーエンコーダ／デコーダ１０５はサブキャリアを用いて、再生時に後述の如く高精度に周波数調整されたクロックＣＬＫ３に従って色差信号を変調してデジタルクロマ信号を得、Ａ／Ｄ，Ｄ／Ａ１０４に出力する。Ａ／Ｄ，Ｄ／Ａ１０４はデジタルクロマ信号をアナログ信号に変換して出力する。
【００３５】
クロック発生回路１１０は前述の如き各ブロックで用いられるクロックを発生する回路である。以下、クロック発生回路１１０について詳細に説明する。
【００３６】
図２はクロック発生回路１１０の構成を示す図である。
【００３７】
図において、発振器２０２はクリスタルを用いて、安定で、且つ、可変でないクロックを発生する。この２７ＭＨｚの安定なクロックはそのままＣＬＫ１としてブロック１に供給され、標準デジタルビデオ信号の入出力処理用のクロックとして用いられる。
【００３８】
また、発振器２０２からの安定なクロックはＮ／２倍逓倍器２０５に供給され、ここで１３．５ＭＨｚのＮ倍（Ｎは整数）の周波数のクロックＣＬＫ４が生成される。ＣＬＫ４は図１に示した装置で用いられるクロックの中で最も高速のクロックであり、信号処理回路１０８を含むブロック４に供給される。
【００３９】
Ｎ／２逓倍器２０５からのクロックは、デジタルＰＬＬ回路２０８に供給される。また、スイッチ２０１は前述の如くデジタルＩ／Ｆ１０１で検出された同期信号及び同期処理回路１０２で検出された水平同期信号を選択的にデジタルＰＬＬ回路２０８に出力する。デジタルＰＬＬ２０８は、スイッチ２０１より供給された、入力ビデオ信号の水平同期信号に応じて、Ｎ／２逓倍器からのＣＬＫ４からＣＬＫ２を生成する。
【００４０】
即ち、デジタルＰＬＬ２０８は、スイッチ２０１より供給される同期信号の変動に応じて、そのＰＬＬ内の分周器の分周比を１／（Ｎ＋１），１／Ｎ，１／（１−Ｎ）の間で変更することにより、入力ビデオ信号のジッタに追従した１３．５ＭＨｚのクロックＣＬＫ２を生成する。また、ＣＬＫ２はＣＬＫ４を分周しているため、ＣＬＫ２の立ち上がりエッジは常にＣＬＫ４の立ち上がりエッジに揃っている。
【００４１】
また、アナログビデオ信号の記録時には、スイッチ２０７はｂ側に接続し、カラーエンコーダ／デコーダ１０５より供給されたカラーバースト信号の位相誤差信号を制御回路２０４に供給する。制御回路２０４はスイッチ２０７より供給された位相誤差信号に基づいて、ＶＣＸＯよりなる４ｆSC発振器２０３を制御するための制御信号を出力する。この結果、４ｆSC発振器２０３は入力信号のサブキャリアに位相同期した周波数４ｆSCのクロックＣＬＫ３を生成する。
【００４２】
このカラー信号入力時のＣＬＫ３生成動作を図３及び図４を用いて説明する。
【００４３】
図３は制御回路２０４の構成を示すブロック図であり、また、図４は図３の回路の動作を説明するためのタイミングチャートである。
【００４４】
図４の（ａ）は入力アナログビデオ信号の様子を示しており、カラーエンコーダ／デコーダ１０５からは（ｂ）に示す位相誤差信号が得られる。図３において、制御回路ゲート信号生成回路３０３はカラーエンコーダ／デコーダ１０５から位相誤差信号が出力されている期間だけ図４（ｃ）に示したゲート信号をＰＷＭ生成回路３０１に出力する。即ち、カラーエンコーダ／デコーダ１０５では入力されたバースト信号のデコード結果に基づいて位相誤差を検出するため、ゲート信号の期間はバースト信号の入力タイミングよりもデコード及び判別に要する時間だけ遅れる。ＰＷＭ生成回路３０１はこのゲート信号によって指定されている期間中に入力される位相誤差信号に基づき、４ｆＳＣ発振器２０３を制御するための制御信号をＰＷＭ信号の形態でＬＰＦ３０２に出力する。この様子を図４（ｄ）に示す。
【００４５】
ＬＰＦ３０２はＰＷＭ生成回路３０１より出力された制御信号をフィルタリングし、低周波数成分の信号として４ｆSC発振器２０３にフィードバックする。４ｆSC発振器２０３はＬＰＦ３０２より供給された制御信号に基づいて内部のコンデンサの容量が変更され、その発振周波数が変化する。
【００４６】
最後に、アナログカラー信号の出力時においては、前述の如くカラー信号を変調するために用いる４ｆSCのクロックＣＬＫ３は非常に高い周波数精度が要求される。
【００４７】
クロックＣＬＫ３発生用に用いた４ｆSC発振器２０３のＶＣＸＯは入力カラー信号のジッタに追従させるため、ある程度周波数レンジに幅を持っている。そのため、カラー信号の出力時においてＶＣＸＯを自走周波数で発振させてＣＬＫ３を得ようとした場合、周波数精度が不足して別途周波数調整用の回路が必要になってしまう。
【００４８】
一方、発振器２０２は前述の通り安定かつ高精度に調整された２７ＭＨｚのクロックを発生している。そこで、本形態では、この発振器２０２からの２７ＭＨｚのクロックを分周器２０６により分周した信号を用いて制御回路２０４により発振器２０３を制御し、発振器２０３を精度よく発振させている。なお、分周器２０６の分周比は、発振器２０３がもともと水平周期毎に制御されるＰＬＬであるので、分周出力が１水平周期またはその整数倍になるように選んでいる。
【００４９】
このカラー信号出力時のＣＬＫ３の生成動作を図４のタイミングチャートを用いて説明する。
【００５０】
図４の（ｅ）は発振器２０２からの２７ＭＨｚのクロックを分周器２０６にて分周した出力である。図３におけるゲート信号生成回路３０３は、アナログカラー信号の入力時と同じタイミング、即ち図４（ｃ）に示したタイミングでゲート信号を生成し、ＰＷＭ生成回路３０１に出力する。このゲート信号は水平同期信号からのタイミングをカウントすることにより生成可能である。また、分周器２０６の分周比は図４（ｃ）に示したゲート信号の期間内に１回だけ立ち上がりエッジが発生する信号が得られるような値である。
【００５１】
ＰＷＭ生成回路３０１は、ゲート信号期間中に分周器２０６よりスイッチ２０７を介して入力された分周信号の立ち上がりエッジを利用して図４（ｆ）の如くＰＷＭ信号を生成し、ＬＰＦ３０２に出力する。このように、本形態ではゲート期間中に入力される分周信号の立ち上がりエッジを利用してＰＷＭ信号を生成しているため、分周信号の位相変動に応じてＰＷＭ信号のデューティ比を変えることができる。
【００５２】
ＰＷＭ生成回路３０１より出力されたＰＷＭ信号はアナログカラー信号の記録時と同様にフィルタ処理されて低周波数成分となり、４ｆSC発振器２０３にフィードバックされる。４ｆSC発振器２０３はＬＰＦ３０２からの制御信号に従って前述の如くその発振周波数を変更する。
【００５３】
本形態では、このように、制御回路２０４において４ｆSC発振器２０３の制御信号を生成する際、Ｄ／Ａ変換器ではなくＰＷＭ信号とＬＰＦとを使っているため、ＰＷＭ信号を出力する端子は１ビットシリアル端子であればよい。
【００５４】
以上説明したように、クロック発生回路１１０により各クロックが得られた。
【００５５】
ここで、各クロック相互の関係を整理すると、ＣＬＫ１は周波数が固定された安定なクロックであり、ＣＬＫ４はＣＬＫ１と整数比の関係にあるためやはり安定なクロックである。ＣＬＫ２はマクロ的には入力アナログ輝度信号に追従しているもののミクロ的にはＣＬＫ４を分周したものであり、ジッタ等を含まない。ＣＬＫ３は入力アナログクロマ信号のサブキャリアにロックしたクロックなので、ＣＬＫ３を除いたクロックは周波数は異なるものの全て同期しており、ジッタ等を含まない安定したクロックであることがわかる。
【００５６】
従って、クロックが異なるブロック間での相互の信号の受け渡しのために、ＦＩＦＯ等の付加回路を必要とせず、直接受け渡すことが可能になる。
【００５７】
さらに、デジタルビデオ信号、アナログ輝度信号及びアナログクロマ信号に対するフィルタリング等の処理をベースバンド処理回路１０７において共通化することが可能となる。
【００５８】
また、カラー信号の出力時には、精度よく調整された発振器２０２からのクロックを用いて４ｆSC発振器の発振周波数を制御しているため、クロック調整用の付加回路を設けることなく変調に必要な高精度なクロックを得ることができる。
【００５９】
なお、前述の実施形態では、標準デジタルビデオ信号から分離した同期信号に従ってデジタルＰＬＬ回路２０８の分周器分周比を変更していたが、標準デジタルビデオ信号を入力する場合には、分周比を１／Ｎに固定してもよい。
【００６０】
また、前述の実施形態では、ＰＷＭ信号を用いて４ｆSC発振器を制御したが、Ｄ／Ａ変換器を用いて制御信号を生成してもよい。
【００６１】
【発明の効果】
以上説明したように、本発明では、一定周波数のクロックを発生する発振k手段と、入力ビデオ信号の位相変動検出結果とを選択的に用いて第２のクロックの発生動作を制御しているので、比較的小規模な回路でありながら、高精度なクロックを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態としてのデジタルＶＴＲの構成を示す図である。
【図２】図１の装置におけるクロック発生回路の構成を示す図である。
【図３】図２の回路における制御回路の構成を示す図である。
【図４】図３の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０５  カラーエンコーダ／デコーダ
１１０  クロック発生回路
【図１】
0003847908.tif 000002
【図２】
0003847908.tif 000003
【図３】
0003847908.tif 000004
【図４】
0003847908.tif 000005