(57)【特許請求の範囲】
【請求項１】
ＭＲＡＭのエージングを促進する回路レイアウトであって、該回路レイアウトは、
軟磁性層（ＷＭ）と硬磁性層（ＨＭ）とを有するメモリセルであって、第１の制御線（ＷＬ）と第２の制御線（ＢＬ）との交点に配置されているメモリセルと、
該第１の制御線（ＷＬ）と電源（ＰＯＳ、ＧＮＤ）との間に結合された第１の制御ユニット（１、２）であって、該メモリセルに第１の電流を供給する第１の制御ユニットと（１、２）、
該第１の制御線（ＷＬ）と該電源（ＰＯＳ、ＧＮＤ）との間に結合された第２の制御ユニット（Ｔ５、Ｔ６）であって、該メモリセルに第２の電流を供給する第２の制御ユニット（Ｔ５、Ｔ６）と
を備え、
通常の読み／書き動作のモードでは、該第２の制御線を介して第３の電流が該メモリセルに供給されるとともに、該第１の制御ユニットは、該メモリセルに該第１の電流を供給し、
該ＭＲＡＭのエージングを促進するモードでは、該第２の制御線を介して電流が該メモリセルに供給されないとともに、該第２の制御ユニットは、該メモリセルに該第１の電流より大きい該第２の電流を供給する、回路レイアウト。
【請求項２】
前記第１の制御線は、前記硬磁性層（ＨＭ）より前記軟磁性層（ＷＭ）に近く、前記第２の制御線は、該軟磁性層（ＷＭ）より該硬磁性層（ＨＭ）に近いことを特徴とする、請求項１に記載の回路レイアウト。
【請求項３】
前記第２の制御ユニットは駆動トランジスタ（Ｔ５、Ｔ６）を含むことを特徴とする、請求項１または２に記載の回路レイアウト。
【請求項４】
前記第１の制御ユニットは２つの駆動トランジスタ（Ｔ１、Ｔ２；Ｔ３、Ｔ４）の直列接続からなることを特徴とする、請求項１〜３のいずれか１つに記載の回路レイアウト。
【請求項５】
前記第２の制御ユニットの駆動トランジスタ（Ｔ５、Ｔ６）は前記第１の制御ユニットの駆動トランジスタ（それぞれＴ１とＴ４）に並列であることを特徴とする、請求項３または４に記載の回路レイアウト。
【請求項６】
互いに並列である前記駆動トランジスタ（Ｔ１およびＴ５；Ｔ４およびＴ６）のそれぞれは、同じタイプのチャネル導電性を有することを特徴とする、請求項５に記載の回路レイアウト。
【請求項７】
回路レイアウトにおいてＭＲＡＭのエージングを促進する方法であって、
該回路レイアウトは、
軟磁性層（ＷＭ）と硬磁性層（ＨＭ）とを有するメモリセルであって、第１の制御線（ＷＬ）と第２の制御線（ＢＬ）との交点に配置されているメモリセルと、
該第１の制御線（ＷＬ）と電源（ＰＯＳ、ＧＮＤ）との間に結合された第１の制御ユニット（１、２）であって、該メモリセルに第１の電流を供給する第１の制御ユニット（１、２）と、
該第１の制御線（ＷＬ）と該電源（ＰＯＳ、ＧＮＤ）との間に結合された第２の制御ユニット（Ｔ５、Ｔ６）であって、該メモリセルに第２の電流を供給する第２の制御ユニット（Ｔ５、Ｔ６）と
を備え、
該方法は、
通常の読み／書き動作のモードでは、該第２の制御線を介して第３の電流が該メモリセルに供給されるとともに、該第１の制御ユニットが該メモリセルに該第１の電流を供給するステップと、
該ＭＲＡＭのエージングを促進するモードでは、該第２の制御線を介して電流が該メモリセルに供給されないとともに、該第２の制御ユニットが該メモリセルに該第１の電流より大きい該第２の電流を供給するステップと
を包含する、方法。
【請求項８】
前記第１の制御線は、前記硬磁性層（ＨＭ）より前記軟磁性層（ＷＭ）に近く、前記第２の制御線は、前記軟磁性層（ＷＭ）より前記硬磁性層（ＨＭ）に近いことを特徴とする、請求項７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイ（Ｓｐｅｉｃｈｅｒ―ｚｅｌｌｅｎｆｅｌｄ）を含むＭＲＡＭ（ＭＲＡＭは磁気抵抗メモリ）におけるエージングを促進するための回路レイアウトおよび方法に関する。このアレイにおいて、それぞれ、２つの制御線の交点において軟磁性層と硬磁性層とを有する複数のメモリセルが配置され、この制御線には、制御信号は第１の制御ユニットのそれぞれを介して供給され得る。
【０００２】
【従来の技術】
一般に公知であるように、ＭＲＡＭセルは、軟磁性層と、トンネルバリア層と硬磁性層とからなり、それらは、２つの交差する制御線（すなわち、ワード線およびビット線）の間の交点で積層される。通常動作でそのようなＭＲＡＭセルに書き込みを行なうために、磁場を重ね合わせて使用する。これは、制御線を流れる電流によって生成される。それにより、硬磁性層は磁化の方向を保持し、一方、軟磁性層の磁化の方向は制御線を流れる電流の方向によって調整され、場合に応じて反転される。硬磁性層と軟磁性層の磁化の方向がお互いに平行である場合、ＭＲＡＭセルの抵抗は小さく、一方、これらの層の磁化の方向が逆平行である場合、抵抗はより大きくなる。このより小さいおよびより大きい電気抵抗は、それぞれ、情報単位「０」、「１」として評価され得る。または、逆もあり得る。
【０００３】
ＭＲＡＭセルはエージングプロセスを受けることが今や示された。ＭＲＡＭセルは、例えば１０年という期間、または、例えば、一つかつ同じＭＲＡＭセルへの１０12のオーダのくり返しアクセスでエージングされる。この結果、軟磁性層の磁化の方向または分極は、もはや、硬磁性層の磁化の方向または分極と正確に平行または逆平行にならなくなり得る。しかし、この軟磁性層と硬磁性層の磁化の方向の平行性または逆平行性がもう示されない場合、読み出し信号は必然的に減少する。なぜなら、平行磁化と逆平行磁化との２つの状態間に確実な差が生じないからである。これは、最終的にＭＲＡＭの故障につながり得る。
【０００４】
メモリセルは別々にエージングされ得るので、このエージングプロセスの過程に関する知識はＭＲＡＭに関してとても重要である。そのようなエージングプロセスの検査はとても高価である。なぜなら、エージングのために約１０年間という期間を考慮すると容認不可能など極めて長い時間待たねばならないか、または、１０12という大きい数のために時間および装置のかなりの犠牲を意味するくり返しアクセスを行なうべきであるかのいずれかであるからである。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の課題は、エージングに費用をかけずに、エージングを促進するための回路レイアウトおよび方法を提供することである。
【０００６】
【課題を解決するための手段】
上記のタイプの回路レイアウトにおいて本発明によってこの課題は解決される。第２の回路ユニットは第１の制御ユニットに並列に設けられ、第２の回路ユニットにより、第１の制御ユニットを介するより、より大きな電流を、対応する制御線に供給することができる。
【０００７】
本発明による方法は、通常の読み／書きと比較してより大きな電流を、軟磁性層により近い制御線に供給し、硬磁性層により近い他の制御線のスイッチを切ることを特徴とする。
【０００８】
本発明によれば、第２のトランジスタを、第１の制御ユニットを構成する駆動トランジスタに並列な第２の制御ユニットとして挿入し、この駆動トランジスタは、軟磁性層により近い制御線を介する電流を供給する。上記第２のトランジスタはこの制御線を介してより大きな電流を駆動することができ、テストモードによって活性化され得る。このより大きな電流は軟磁性層を激しく切り換え、すなわち、軟磁性層は、磁場を他の制御線の電流で重ねあわせることなく、その分極は変化する。したがって、電力を減らす目的で、硬磁性層により近い制御線の制御ユニットを構成する駆動トランジスタのスイッチを切ることができる。また、第２の制御ユニットを介するより大きな電流によってテストモードにおける激しい切り換えは硬磁性層を劣化させ、読み出し信号を減少させ、すなわち、メモリセルはエージングする。
【０００９】
したがって、本発明は、テストモードを導入した場合の激しい切り換えを可能にし、それによって、メモリセルのエージングの促進を得ることできる。
【００１０】
このエージングによりメモリセルはダメージをうけるので、本発明は、モニターセル、上記モニターセルによって形成される特定のメモリセルアレイの用途に特に適する。
【００１１】
本発明の回路レイアウトは、メモリセルアレイを含むＭＲＡＭにおけるエージングを促進する回路レイアウトであって、該メモリセルアレイにおいて、それぞれ、２つの制御線（ＷＬ、ＢＬ）の交点において、軟磁性層（ＷＭ）と硬磁性層（ＨＭ）とを有する複数のメモリセル（Ｚ）が配置され、該制御線に、制御信号は第１の制御ユニット（１、２）のそれぞれを介して供給され得、
さらに、第２の制御ユニット（Ｔ５、Ｔ６）は該第１の制御ユニット（１、２）に並列に設けられ、該第２の制御ユニットを介すると、該第１の制御ユニット（１、２）を介するより大きな電流が、対応する制御線（ＷＬ）に供給され得ることを特徴とする。
【００１２】
前記第２の制御ユニット（Ｔ５、Ｔ６）は、前記軟磁性層（ＷＭ）により近い制御線（ＷＬ）に接続されることを特徴としてもよい。
【００１３】
前記第２の制御ユニットは駆動トランジスタ（Ｔ５、Ｔ６）を含むことを特徴としてもよい。
【００１４】
前記第１の制御ユニットは２つの駆動トランジスタ（Ｔ１、Ｔ２；Ｔ３、Ｔ４）の直列接続からなることを特徴としてもよい。
【００１５】
前記第２の制御ユニットの駆動トランジスタ（Ｔ５、Ｔ６）は前記第１の制御ユニットの駆動トランジスタ（それぞれＴ１とＴ４）に並列であることを特徴としてもよい。
【００１６】
それぞれお互いに並列である前記駆動トランジスタ（Ｔ１およびＴ５；Ｔ４およびＴ６）は、それぞれは同じタイプのチャネル導電性を有することを特徴としてもよい。
【００１７】
本発明の、メモリセルアレイを有するＭＲＡＭにおいてエージングを促進する方法は、該メモリセルアレイにおいて、それぞれ、２つの制御線（ＷＬ、ＢＬ）の交点において軟磁性層（ＷＭ）と硬磁性層（ＨＭ）とを有する、複数のメモリセル（Ｚ）が配置され、該制御線に制御信号は第１の制御ユニット（１、２）のそれぞれを介して供給され得、通常の読み／書きにおける電流より、より大きな電流が、軟磁性層（ＷＭ）により近い制御線（ＢＬ）に供給されることを特徴とする。
【００１８】
前記硬磁性層（ＨＭ）により近い他の制御線（ＢＬ）のスイッチを切ることを特徴としてもよい。
【００１９】
【発明の実施の形態】
本発明による回路レイアウトの実施形態を示す図を用いて、本発明を以下にさらに説明する。
【００２０】
メモリセルＺの軟磁性層ＷＭ、トンネルバリア層ＴＢおよび硬磁性層ＨＭはワード線ＷＬとビット線ＢＬとの間の交点に配置される。ワード線ＷＬは制御ユニット１および制御ユニット２のそれぞれの端部に接続される。制御ユニット１は駆動トランジスタＴ１と駆動トランジスタＴ２からなり、制御ユニット２は駆動トランジスタＴ３と駆動トランジスタＴ４とを備える。駆動トランジスタＴ１と駆動トランジスタＴ２は、低電位（グランド）と高電圧（供給電位）との間に直列に接続され、これは駆動トランジスタＴ３と駆動トランジスタＴ４も同様である。駆動トランジスタＴ１からＴ４は、それぞれのゲートで制御信号Ａ、Ｂ、Ｂ／（以下、／はオーバラインを示す）、Ａ／によって駆動される。
【００２１】
駆動トランジスタＴ１および駆動トランジスタＴ３は、ｐチャネルＭＯＳトランジスタであり、駆動トランジスタＴ２および駆動トランジスタＴ４は、ｎチャネルＭＯＳトランジスタである。
【００２２】
駆動トランジスタのゲートでの信号ＡとＢ、またはＡ／とＢ／によって、ノードＫ１およびＫ２は、それぞれ、低電位および／または高電位に荷電される。例えば、トランジスタＴ１およびトランジスタＴ４がブロックされ、トランジスタＴ２およびトランジスタＴ３が導電性である場合（Ａ、Ｂともに「ハイ」）、ノードＫ２は高電位であり、ノードＫ１は低電位である。その結果、電流は、ノードＫ２からワード線ＷＬを介してノードＫ１に流れる。しかし、トランジスタＴ２およびトランジスタＴ３がブロックされ、トランジスタＴ１およびトランジスタＴ４が導電性である場合（Ａ、Ｂともに「ロー」）、ノードＫ１は高電位であり、ノードＫ２は低電位である。したがって、電流は、ノードＫ１からワード線ＷＬを介してノードＫ２に流れる。
【００２３】
ビット線ＢＬは制御ユニット１、２と同様な制御ユニットが提供される。
【００２４】
ワード線ＢＬおよびビット線ＢＬを通って流れる電流の方向によって、軟磁性層ＷＭの磁化の方向は硬磁性層ＨＭの磁化の方向に平行または逆平行に調整され、それにより、メモリセルＺは２つの分極状態（すなわち、層ＷＭと層ＨＭとの平行分極および層ＷＭと層ＨＭとの逆平行磁化）に対する低いまたは高い抵抗値を示す。
【００２５】
本発明によれば、駆動トランジスタＴ５および駆動トランジスタＴ６の第２の制御ユニットのそれぞれは、制御ユニット１および制御ユニット２に並列であるか、または、駆動トランジスタＴ１および駆動トランジスタＴ４のそれぞれに並列である。これらの駆動トランジスタＴ５および駆動トランジスタＴ６は、切り換え信号ＴＭＨＳとＴＭＨＳ／によってそれぞれ駆動される。
【００２６】
駆動トランジスタＴ５は、駆動トランジスタＴ１と同様にｐチャネルＭＯＳトランジスタであり、他方、駆動トランジスタＴ６は、駆動トランジスタＴ４と同様にｎチャネルＭＯＳトランジスタである。
【００２７】
ここで、駆動トランジスタＴ１はチャネル幅ＷＬおよび長さＬを有すると仮定する。そのとき、駆動トランジスタＴ５にはチャネル幅ｎＷ１およびチャネル長Ｌが設けられる。
【００２８】
同様に、駆動トランジスタＴ４はチャネル幅Ｗ２および長さＬを有すると仮定する。そのとき、駆動トランジスタＴ６はチャネル幅ｎＷ２およびチャネル長Ｌを有する。
【００２９】
ｎに１より大きな値が仮定される場合、駆動トランジスタＴ５および駆動トランジスタＴ６は、駆動トランジスタＴ１および駆動トランジスタＴ４より大きなチャネル幅を有する。そのとき、同じチャネル長Ｌにおいて、駆動トランジスタＴ５および駆動トランジスタＴ６は、ワード線ＷＬを通って、駆動トランジスタＴ１および駆動トランジスタＴ４を用いて可能なものより高い電流を駆動し得る。このより大きな電流は軟磁性層ＷＭを激しく切り換え、それにより、たとえ磁場がビット線ＢＬを介して印加されなくても、この層の分極は変化する。これは、電力を減少させるためにビット線ＢＬで制御ユニットを切り換えることができることを意味する。
【００３０】
軟磁性層ＷＭの切り換え信号ＴＭＨＳとＴＭＨＳ／のそれぞれによって制御されるトランジスタＴ５およびトランジスタＴ６を介する、より大きな電流によってなされる激しい切り換えは、硬磁性層ＨＭを劣化し、それにより、メモリセルＺでのエージングの促進が生じる。信号ＴＭＨＳとＴＭＨＳ／のそれぞれは信号ＡおよびＡ／のそれぞれと同期し得、これは一緒に印加されてもよく、独立に印加されてもよい。信号ＴＭＨＳとＴＭＨＳ／が印加される間、ビット線ＢＬの制御ユニットのスイッチは切られ得る。なぜならば、トランジスタＴ５およびトランジスタＴ６のより大きなチャネル幅に起因して、十分な電流がワード線ＷＬを介して流れ、これは、軟磁性層ＷＭを磁化するのに十分であるからである。
【００３１】
本発明は、ＭＲＡＭのエージングを促進するための回路レイアウトおよび方法に関する。追加手段（Ｔ５、Ｔ６）は、軟磁性層（ＷＭ）により近いメモリセル（Ｚ）の制御線（ＷＬ）により大きな電流を供給するために設けられる。
【００３２】
【発明の効果】
したがって、本発明の回路レイアウトおよび方法によって、エージングに費用をかけずに、エージングを促進することができる。
【図面の簡単な説明】
【図１】本発明による回路レイアウトの実施形態を示す図である。
【符号の説明】
Ａ、Ｂ、Ａ／、Ｂ／  トランジスタＴ１からＴ４の切り換え信号
Ｔ１からＴ６      駆動トランジスタ
Ｋ１、Ｋ２          切り換えノード
Ｚ                  メモリセル
ＨＭ                硬磁性層
ＷＭ                軟磁性層
ＴＢ                トンネルバリア層
Ｗ１、Ｗ２          チャネル幅
Ｌ                  チャネル長
ＷＬ                ワード線
ＢＬ                ビット線
１、２              第１の制御ユニット
【図１】
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