(57)【特許請求の範囲】
【請求項１】
基板上に形成され、ローとカラムとを定義するメモリセルのアレイを有し、
前記各メモリセルは少なくとも４つの可能な状態に各々対応するスレショルド電圧中の１つを持ち、前記セルアレイは主データを貯蔵するための主フィールドアレイと、前記主フィールドアレイの欠陥セルとそれらのアドレスマッピングと関連するデバイスデータとを貯蔵するための冗長フィールドアレイとを具備し、
前記各ローに従って伸張する複数のワードラインと、
前記各カラムに従って伸張する複数のビットラインと、
各々が前記主フィールドアレイ上の少なくとも２つのビットラインに対応し、書込動作の間に少なくとも２つのビットライン中の選択された１つと関連するセルに少なくとも４つの可能な状態を表示させる主データを書込し、読出動作の間に選択されたビットラインに関連するセルから前記主データを読出する複数の第１ページバッファと、
各々が前記冗長フィールドアレイ上の少なくとも２つのビットラインに対応し、書込動作の間に少なくとも２つのビットライン中の選択された１つに関連するセルに少なくとも４つの可能な状態中の２つを表示させるデバイスデータを書込み、読出動作の間に選択されたビットラインに関連するセルから前記デバイスデータを読出する複数の第２ページバッファとを含み、
前記第２ページバッファは前記第１ページバッファによる主フィールドアレイへの書込・読出動作の間に前記冗長フィールドアレイへの書込・読出動作を行うことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第２ページバッファは前記第１ページバッファの動作タイミングに同期して動作することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記メモリセルのアレイの読出動作の間に選択されたワードラインに階段波形の電圧を印加することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記階段波形の電圧は最大レベルから最小レベルまで所定の間隔で順次変化し、少なくとも３つのレベルを持つことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第２ページバッファは前記選択されたワードラインに前記最小レベルの電圧が印加される時、選択されたビットライン上のデータを受け入れることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第２ページバッファは前記選択されたワードラインに０〜１Ｖの範囲を持つ所定の電圧が印加される時、選択されたビットライン上のデータを受け入れることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
前記メモリセルのアレイの書込動作は、所定の時間間隔をおいて進行され、選択されたセルのスレショルド電圧を変化させる少なくとも３つの書込サイクル及び、前記各書込サイクルが完了した時点で、少なくとも３つの所定の基準電圧中の対応する１つと前記選択されたセルのスレショルド電圧とを比較し、前記書込動作が完了する時まで、前記各書込サイクルを反復的に遂行させる少なくとも３つの書込検証サイクルを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第２ページバッファは書込サイクル中の１つとそれに対応する書込検証サイクルの間、前記冗長フィールドアレイの書込動作を遂行することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記対応する書込検証サイクルの間、選択されたワードラインに０．３Ｖ〜２．３Ｖの範囲を持つ所定の電圧を印加することを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第２ページバッファ各々は１ビットデータの貯蔵能力を持つラッチを具備することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記第２ページバッファは書込サイクル中の２番目サイクルとそれに対応する書込検証サイクルとの間だけに、前記冗長アレイの書込動作を遂行することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記対応する書込検証サイクルの間に選択されたワードラインに０．７〜１．３Ｖの範囲を持つ所定の電圧を印加することを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第２ページバッファ各々は対応する少なくとも２つのビットライン中、選択された１つに関連する書込サイクル中の１つとそれに対応する書込検証サイクルの間に遂行し、前記対応するビットライン中の残りの少なくとも１つに関連する書込動作を前記書込サイクル中の他の１つとそれに対応する書込検証サイクルの間に遂行することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記第２ページバッファ各々は対応する少なくとも２つのビットライン中、選択された１つに関連する書込動作を前記書込サイクル中の３番目サイクルとそれに対応する書込検証サイクルの間に遂行し、前記対応するビットライン中の残りの少なくとも１つに関連する書込動作を前記書込サイクル中の２番目サイクルとそれに対応する書込検証サイクルの間に遂行することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記２番目の書込検証サイクルの間に選択されたワードラインに０．７〜１．３Ｖの範囲を持つ所定の電圧を印加し、前記３番目の書込サイクルの間に選択されたワードラインに１．７〜２．３Ｖの範囲を持つ所定の電圧を印加することを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記第２ページバッファ各々は１ビットデータの貯蔵能力を持つ２つのラッチを具備し、各ラッチは各ビットラインに対応することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記メモリセルアレイはＮＡＮＤフラッシュＥＥＰＲＯＭセルアレイであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１８】
１つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルのアレイを有し、
前記各メモリセルは少なくとも４つの可能な状態に各々対応するスレショルド電圧中の１つを持ち、前記セルアレイは主データを貯蔵するための主フィールドアレイと、前記主フィールドアレイの欠陥セルと、それらのアドレスマッピングと、関連するデバイスデータとを貯蔵するための冗長フィールドアレイとを具備し、
前記主フィールドアレイに対する書込及び読出動作を遂行する第１手段と、
前記冗長フィールドアレイに対する書込及び読出動作を遂行する第２手段と、
セル当り少なくとも４つの可能な状態を表示するデータを書込し、読出するように前記第１手段を制御し、セル当り少なくとも４つの可能な状態中の２つを表示するデータを書込し、読出するように前記第２手段を制御する第３手段とを含み、
前記第３手段は、前記第１手段が前記主フィールドアレイに対する書込・読出動作を遂行中に前記第２手段が前記冗長フィールドアレイに対する書込・読出動作を遂行するよう制御することを特徴とする不揮発性半導体メモリ装置。
【請求項１９】
前記第３手段の動作タイミングは前記第１手段の動作タイミングと同一であることを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記メモリセルアレイはＮＡＮＤフラッシュＥＥＰＲＯＭセルアレイであることを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２１】
１つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルを具備する不揮発性半導体メモリ装置において、
主データを貯蔵するための第１貯蔵手段と、
前記第１貯蔵手段の結合セルとそれらのアドレスマッピングと関連されたデバイス情報とを貯蔵するための第２貯蔵手段と、
前記第１貯蔵手段への前記主データの貯蔵動作中に前記第２貯蔵手段への前記デバイス情報の貯蔵動作を行うよう制御する制御手段とを含み、
前記各セルは少なくとも４つの可能な状態に各々対応するスレショルド電圧中の１つを持ち、前記第１貯蔵手段はセル当り少なくとも２ビットデータの貯蔵能力を持ち、前記第２貯蔵手段はセル当り１ビットデータの貯蔵能力を持つことを特徴とする不揮発性半導体メモリ装置。
【請求項２２】
前記第１手段と前記第２手段とはＮＡＮＤフラッシュＥＥＰＲＯＭセルアレイを具備することを特徴とする請求項２０に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に係り、より具体的には、１つの基板上のセルアレイに貯蔵される情報の特性に従って、１つのメモリセルに１ビットのデータを貯蔵する単一ビットセル動作と１つのメモリセルに複数のビットのデータを貯蔵する多重ビットセル動作とを遂行することができるフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
コンピュータシステム、ディジタルハンディターミナル等で不揮発性半導体メモリ装置は重要な構成要素になっている。高密度不揮発性メモリ装置、特にそれらの中でも、フラッシュＥＥＰＲＯＭ装置は高いプログラミング速度と低い電力消費等の長所を持つので、ディジタルカメラ、個人用コンピュータ（ＰＣ）用集積回路カード（ＩＣ  カード）等で大量貯蔵用媒体として、また、ハードディスクの代替品として使用されている。
【０００３】
フラッシュメモリセルは制御ゲート、フローティングゲート、ソース及びドレインを具備する１つの電界効果トランジスタ（ＦＥＴ）から構成される。フローティングゲート上の電荷量を変化させ、フラッシュセルのスレショルド電圧を変化させてフラッシュセルに情報を貯蔵させる。ワードラインを通じて制御ゲートに選択電圧を印加することによりフラッシュセルの読出動作が遂行される。選択電圧が印加される時、フラッシュセルを通じて流れる電流の量はフラッシュセルのスレショルド電圧により決定される。
【０００４】
典型的なフラッシュセル、すなわち、セル当り１ビットのデータを貯蔵するセルは２つの状態、すなわち、消去された状態とプログラムされた状態とを持ち、各状態はスレショルド電圧の範囲に対応する。２つの可能な状態を区分するため、状態の間のスレショルド電圧の範囲、すなわち、分離範囲により２つの状態は分離される。フラッシュセルの読出動作が遂行される時、フラッシュセルのスレショルド電圧は基準電圧、すなわち、基準フラッシュセルのスレショルド電圧（この電圧は分離範囲内の任意の電圧である）と比較される。
【０００５】
選択されたフラッシュセルがプログラムされると、フローティングゲート上に電子がトラップされ、セルのスレショルド電圧が増加するようになる。これで、選択されたセルのソース・ドレインを通じて流れる電流は基準セルを通じて流れる電流より小さくなる。このように、セルがプログラムされた状態を通常’論理０’で表示する。選択されたフラッシュセルが消去されると、フローティングゲート上にほとんど電子が存在しないようになり、セルのスレショルド電圧が減少するようになるので、選択されたセルを通じて流れる電流が基準セルを通じて流れる電流より多くなる。このように、セルが消去された状態を通常’論理１’で表示する。
【０００６】
フラッシュＥＥＰＲＯＭ装置は、メモリセル構造の観点で、一般的にＮＡＮＤ構造になった装置とＮＯＲ構造になった装置とに区分される。ＮＯＲ構造メモリはセル各々が独立的にビットラインとワードラインとに連結される構造を持つので、あるセルの書込動作や読出動作の間に該当セルが他のセルによりあまり干渉を受けない長所を持つ。しかし、このＮＯＲ構造メモリは各セルとそれに対応するビットラインとにそれらを相互連結するためのコンタクトを必要とするので、集積度の観点で、複数のセルが直列に連結された１つのユニットすなわち、ストリング当り１つのコンタクトだけを必要とするＮＡＮＤ構造メモリと比較する時不利となる。従って、高集積フラッシュメモリ装置は主にＮＡＮＤ構造を採用している。
【０００７】
大量貯蔵用装置の重要な必須要件はビット当りの値段を低くしなければならないことである。フラッシュメモリ装置の集積度向上のために１つのメモリセルに複数のビットのデータを貯蔵する技術として、多重ビットフラッシュＥＥＰＲＯＭ技術に関する研究が活発に行なわれている。多重ビットＥＥＰＲＯＭは多重レベル、あるいは多重状態ＥＥＰＲＯＭと呼ばれることもある。
【０００８】
フラッシュＥＥＰＲＯＭ装置のビット当りの値段を画期的に減らすことができる技術が文献「１９９５年２月、ＩＥＥＥ、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．１３２−１３３」に、Ｍ．Ｂａｕｅｒ等により、“Ａ  ＭｕｌｔｉｌｅｖｅｌーＣｅｌｌ  ３２Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”というタイトルで掲載されたことがある。文献に開示されたフラッシュメモリ装置はＮＯＲ構造のセルアレイを持つ装置であり、セルのサイズが減少するとともに、セル当り２ビット、あるいは４つの状態の貯蔵能力を持つ構造が開示されている。
【０００９】
文献に開示されたフラッシュメモリ装置において、２ビット当り４状態に該当するデータを２進法で示すと、“００”、“０１”、“１０”、“１１”になり、各データには特定なスレショルド電圧レベル、例えば、データ“００”に対しては２．５Ｖ、“０１”に対しては１．５Ｖ、“１０”に対しては０．５Ｖ、そして、“１１”に対してはー３Ｖのスレショルド電圧レベルが各々与えられる。各メモリセルが４レベルのスレショルド電圧中、特定な１つのスレショルド電圧レベルを持つことにより、００，０１，１０，１１の２進データ中、特定スレショルド電圧に該当する１つの２進データが各メモリセルに貯蔵される。このように、多重状態フラッシュメモリ装置は通常２つ以上のスレショルド電圧分布と各々のスレショルド電圧（Ｖｔ）に対応する状態とを持つ。
【００１０】
文献に開示された多重状態（あるいは、多重ビット）フラッシュメモリ装置は１６メガビット（Ｍｂ）の物理的なセルアレイを持つが、多重ビットセル動作モードでは３２Ｍｂの仮想的なセルアレイを持つ。すなわち、多重状態フラッシュメモリ装置はモード選択信号によりセルアレイ全体が選択的に単一あるいは多重ビットセル動作モードになり、１６Ｍｂあるいは３２Ｍｂの容量を持つ。
【００１１】
以上のような多重ビットフラッシュメモリ装置では、１つのセルに貯蔵することができるデータの数が従来の単一ビットメモリ装置に比べて２倍、３倍に増加することにより、その作製費用は１／２、１／３に線形的な比率で減少するようになる。
【００１２】
一般的に、フラッシュメモリ装置のセルアレイは、周知のように、多くは３つの領域、すなわち、主アレイと、冗長アレイ及び冗長フィールドアレイに区分される。主アレイは通常のデータを貯蔵する領域であり、冗長アレイは主アレイと関連して配置され、主アレイ内の欠陥セルの代替として機能する領域である。図１に示すように、主アレイと冗長アレイとは主データのアレイとして構成され、主データの貯蔵のための複数のメモリセクター、すなわち、主フィールドアレイ１０に該当する。冗長フィールドアレイは各メモリセクタに対する情報、例えば、ベッドセクタに対する情報、該当メモリ装置のデータフォーマットのためのアドレスマッピング情報等のようなディバイスデータを貯蔵する領域１２として、通常的にワードライン当り１６バイトが提供される。
【００１３】
【発明が解決しようとする課題】
隣接する多重状態セル間のウィンドウは一般セル（すなわち、単一ビットセル）のウィンドウに比べてその幅が狭く、（例えば、４状態セルの場合には、約０．６Ｖ程度）、そして、読出動作の間に選択されたワードラインに印加される電圧とスレショルド分布の縁との間のマージンはウィンドウの半分（例えば、約０．３Ｖ程度）になる。従って、多重ビット（あるいは、多重状態）セルアレイは工程変化や選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知や選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知の可能性が単一ビットセルアレイよりもっと高い。従って、多重ビットフラッシュメモリ装置は音声情報、画像情報等のように、大量の連続的な情報中、１つのビットあるいは幾つかのビット情報の貯蔵失敗が発生したとしても、大きな問題がない情報の貯蔵のための大容量の装置として使用するのには適するが、バイオス（ｂａｓｉｃ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｓｙｓｔｅｍ；ＢＩＯＳ）情報、フォント（ｆｏｎｔ）情報等のように、優秀な保存特性が要求される情報の貯蔵のための装置として使用するには不適当である。
【００１４】
このように、多重ビットセルアレイの特性上、そこに貯蔵されるデータが不安定になる可能性が高いので、多重ビットメモリ装置で、デバイス情報は単一ビットセルアレイに貯蔵することが必要である。なぜならば、冗長フィールドアレイで欠陥セルが発生し、データの無効感知が発生すると、該当セクタの全体データが無効データとなってしまうからである。
【００１５】
これを解決するために、１つの多重ビットメモリ装置に多重ビット動作のための制御回路と単一ビット動作のための制御回路とを備えるようにすることが考えられる。しかし、これは集積化の観点で深刻な制限要素として作用するだけでなく、その制御と作製工程が非常に複雑になるという問題が発生する。
【００１６】
本発明の目的は、１つのメモリセルアレイ内で局部的に単一ビットセル動作と多重ビットセル動作とを遂行することのできる不揮発性メモリ装置を提供することである。
【００１７】
本発明の他の目的は、主データの貯蔵のための主アレイに対しては多重ビットセル動作が遂行され、メモリセルと関連するデバイス情報の貯蔵のための冗長フィールドアレイに対しては単一ビットセル動作を遂行させるフラッシュメモリ装置を提供することである。
【００１８】
本発明の他の目的は、メモリセル当り２つ以上の貯蔵状態を持つ不揮発性半導体メモリ装置で、セル当り２つの状態に対応するデータの書込及び読出動作とセル当り２つ以上の状態に対応するデータの書込及び読出動作全てを遂行することができる感知回路を提供することである。
【００１９】
【課題を解決するための手段】
上記の目的を達成するための本発明の一つの特徴によると、１つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルを具備する不揮発性半導体メモリ装置は、主データを貯蔵するための第１貯蔵手段と、第１貯蔵手段の欠陥セルとそれらのアドレスマッピングと関連されたデバイス情報とを貯蔵するための第２貯蔵手段を含み、各セルは少なくとも４つの可能な状態に各々対応するスレショルド電圧中の１つを持ち、第１貯蔵手段はセル当り少なくとも２ビットデータの貯蔵能力を持ち、第２貯蔵手段はセル当り１ビットデータの貯蔵能力を持つ。
【００２０】
本発明による新規な不揮発性半導体メモリ装置は主フィールドアレイと関連して多重ビットセル動作を遂行させ、安定された動作特性が要求される冗長フィールドアレイと関連しては単一ビットセル動作を遂行する。
【００２１】
本発明の他の特徴によると、不揮発性半導体メモリ装置は一つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルのアレイを有し、各メモリセルは少なくとも４つの可能な状態に各々対応するスレショルド電圧中の１つを持ち、セルアレイは主データを貯蔵するための主アレイと、主アレイの欠陥セルとそれらのアドレスマッピングと関連されたデバイスデータとを貯蔵するためのリダンダントアレイとを具備し、主アレイに対する書込及び読出動作を遂行する第１手段と、冗長アレイに対する書込及び読出動作を遂行する第２手段と、セル当り少なくとも４つの可能な状態を表示するデータを書込、読出するように第１手段を制御し、セル当り少なくとも４つの可能な状態中の２つを表示するデータを書込し、読出するように第２手段を制御する第３手段とを含む。第３手段の動作タイミングは第１手段の動作タイミングと同一である。
【００２２】
本発明の他の特徴によると、不揮発性半導体メモリ装置は、基板上に形成されたローとカラムとを定義するメモリセルのアレイを有し、各メモリセルは少なくとも４つの可能な状態に各々対応するスレショルド電圧中の１つを持ち、セルアレイは主データを貯蔵するための主アレイと、主アレイの欠陥セルとそれらのアドレスマッピングと関連するデバイスデータとを貯蔵するためのリダンダントアレイとを具備し、各ローに従って伸張する複数のワードラインと、各カラムに従って伸張する複数のビットラインと、各々が主アレイ上の少なくとも２つのビットラインに対応し、書込動作の間に少なくとも２つのビットライン中の選択された１つと関連するセルに少なくとも４つの可能な状態を表示する主データを書込し、読出動作の間に選択されたビットラインに関連するセルから主データを読出する複数の第１ページバッファと、各々が冗長アレイ上の少なくとも２つのビットラインに対応し、書込動作の間に少なくとも２つのビットライン中の選択された１つと関連するセルに、少なくとも４つの可能な状態中の２つを表示させるデバイスデータを書込み、読出動作の間に選択されたビットラインに関連するセルからデバイスデータを読出する複数の第２ページバッファを含む。
【００２３】
本発明の他の目的、特徴、そして、長所は添付された図面と以下の詳細な説明から自明となるであろう。
【００２４】
【発明の実施の形態】
ここでは、各々が２つ以上の可能な状態を持つ複数のメモリセルを具備する不揮発性半導体メモリ装置を開示する。図２は本発明による不揮発性半導体メモリのセルアレイ及びその周辺回路を概略的に示すブロック図である。図２で、参照番号１００はセルアレイを示す。セルアレイ１００の周辺には周知のようにローデコーダ２００とページバッファ３００及びカラムデコーダ４００が配置される。セルアレイ１００はそこに貯蔵されるデータの特性により、２つの領域、すなわち、主フィールドアレイ１０２と冗長フィールドアレイ１０４とに区分される。主フィールドアレイ１０２は主データ（あるいは一般的なデータ）を貯蔵するための主アレイと、主アレイの欠陥セルを救済するための冗長アレイとで構成される。冗長フィールドアレイ１０４には主フィールドのベッドセクタに対する情報、アドレスマッピング情報等のようなデバイスデータが貯蔵される。
【００２５】
次に、本発明の実施例について詳細に説明する。ここでは、説明の便宜上、セル当り２ビットすなわち、４つの可能な状態を持つＮＡＮＤ構造フラッシュＥＥＰＲＯＭ装置を実施例として開示するが、本発明はそれに限定されるものではないことに注意しなければならない。本明細書で、便宜上“プログラミング及びプログラミング検証動作”という用語を使用しているが、これは“書込及び書込検証動作”と同一な意味を持つ。また、添付図面において、同一又は類似な構成要素は同一又は類似な参照番号及び符号を用いて表示されている。
【００２６】
第１実施例
図３は本発明の一実施例に係る多重ビットフラッシュＥＥＰＲＯＭ装置の冗長フィールドアレイ及びその周辺回路の構成を示している。図３に示された各メモリセルは、一般的なデータを貯蔵するための主アレイ（図示されていない）のそれと同一で２つ以上の可能な状態を持つ。図面には示されていないが、主アレイ及びそれに対応するページバッファ回路はこの技術分野ですでによく知られている多重ビットセル動作を可能にする構造になっている。
【００２７】
図３を参照すると、ローとカラムとを定義する基板上には、ローに従って伸張する複数のワードラインＷＬ１〜ＷＬｍと、カラムに従って伸張する複数のビットラインＢＬ１〜ＢＬｎと、複数のメモリセルのアレイ１０４とが形成されている。メモリセルアレイ１０４はＮＡＮＤ構造になっており、対応するメモリブロックあるいはセクタと関連するデバイスデータを貯蔵するための冗長フィールドアレイを有する。このアレイ１０４の構造は主アレイのそれと同一である。
【００２８】
図３に示すように、冗長フィールドアレイ１０４は、主アレイ（図示されない）と同じように複数のビットラインＢＬ１〜ＢＬｎに各々対応する複数のセルストリング１１０を具備している。アレイ１０４のローに従っては、ストリング選択ラインＳＳＬと共通ソースライン及び複数のワードラインＷＬ１〜ＷＬｍが伸張し、それらのカラムに従ってはメモリストリングに各々対応するように複数のビットラインＢＬ１〜ＢＬｎが伸張する。各ストリング１１０はＮー型金属酸化物電界効果半導体トランジスタ（Ｎ−ＭＯＳＦＥＴ）からなる２つの選択トランジスタＳＴ１及びＳＴ２と、この選択トランジスタＳＴ１及びＳＴ２の間に各々のソース・ドレインチャンネルすなわち、電流通路が直列に連結されると共に、各々はフローティングゲートとコントロールゲートとを持つ複数のセルトランジスタＭ１〜Ｍｍとから構成される。各ストリング１１０のストリング選択トランジスタＳＴ１の電流通路は対応するビットラインとセルトランジスタＭ１の電流通路と連結され、接地選択トランジスタＳＴ２の電流通路は仮想接地ラインである共通ソースラインＣＳＬとセルトランジスタＭｍの電流通路との間に連結される。各ストリング１１０のストリング選択トランジスタＳＴ１のゲート、メモリセルトランジスタＭ１〜Ｍｍのコントローラゲート及び接地選択トランジスタＳＴ２のゲートは各々ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳＬに連結される。
【００２９】
ここに、開示されるメモリセルストリングの構造は一例に過ぎないので、この技術分野の通常の知識を持つ者はストリングは多様な構造を持つことができることをよく理解しなければならない。
【００３０】
再び、図３を参照すると、セルアレイ１０４の左側には、ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳＬと連結されるよく知られたローデコーダー  回路２００が配置されている。又、メモリセルアレイ１０４の下部には、複数のビットラインＢＬ１〜ＢＬｎに連結される選択されたセルに対する書込動作及び読出動作を遂行するページバッファ回路３００ａが配置されている。
【００３１】
ページバッファ回路３００ａは外部から与えられたデータをラッチした後、プログラミング動作の間に対応するビットラインＢＬ１あるいはＢＬ２にラッチした情報に該当する電圧を供給するページバッファとして、プログラミング検証動作の間にプログラミングが正しく行なわれたかを判断するための検証回路として、読出動作の間には対応するビットライン上の情報を感知し、増幅する感知回路として各々動作する。図示の便宜上、図３には一対のビットラインＢＬ１及びＢＬ２に対応する１つのページバッファだけを図示した。
【００３２】
図３に示されたように、ページバッファは交差するように接続された２つのインバータで構成されるラッチ回路３２０を具備している。ページバッファ３００ａには、一対のビットラインＢＬ１及びＢＬ２と関連して、２つの空乏型（ＭＯＳＦＥＴ）３０４及び３０４ａと２つのＮーＭＯＳＦＥＴ３１０及び３１０ａが提供される。空乏型トランジスタ３０４の電流通路とトランジスタ３１０の電流通路とはビットラインＢＬ１とノード３０８との間に直列接続され、空乏型トランジスタ３０４ａの電流通路とトランジスタ３１０ａの電流通路とはビットラインＢＬ２とノード３０８ａとの間に直列接続される。
【００３３】
トランジスタ３０４と３０４ａとのゲートには制御信号ＢＬＳＨＦが印加され、トランジスタ３１０及び３１０ａのゲートにはアドレス信号Ａi ／バー及びＡｉが各々印加される。このトランジスタ３０４，３０４ａ，３１０及び３１０ａは一対のビットライン中、ある１つを選択する機能をする。
【００３４】
トランジスタ３０４と３１０との接続ノード３０２と電源電圧との間にはＮ−ＭＯＳＦＥＴ３０６の電流通路が接続され、トランジスタ３０４ａと３１０ａとの接続ノード３０２ａと電源電圧との間にはＮ−ＭＯＳＦＥＴ３０６ａの電流通路が接続される。トランジスタ３０６と３０６ａとのゲートには制御信号Ｉｎｈｉｂｉｔ１及びＩｎｈｉｂｉｔ２が印加される。このトランジスタ３０６及び３０６ａはプログラミング動作の間に非選択されたビットラインに所定のプログラミング防止電圧を供給する機能を有する。
【００３５】
ノード３０８には読出動作の間、選択されたビットラインにロード電流を供給するための電流源３１２が接続される。ノード３０８とラッチ回路３２０の１つの入出力ノード３１４及び対応する入出力ライン１０の間にはＮ−ＭＯＳＦＥＴ３１６の電流通路が接続される。トランジスタ３１６のゲートには読出動作の初期にラッチ回路３２０をリセットさせ、プログラミング動作の間、ラッチ回路３２０のデータを選択されたビットラインに伝達させる制御信号ＰＧＭが印加される。
【００３６】
又、ページバッファ回路３００ａには、ノード３０８と接地との間に接続された電流通路を持つＮ−ＭＯＳＦＥＴ３３８が提供される。このトランジスタ３３８は読出動作の間に制御信号ＤＣＢに応答してトランジスタ３１６とともに、ラッチ回路３２０を初期化させる機能をする。
【００３７】
ラッチ回路３２０の他の入出力ノード３１８と接地電圧との間にはＮ−ＭＯＳＦＥＴ３２６及び３２８の電流通路が直列に接続される。トランジスタ３２６のゲートにはタイミング制御回路３３０の出力信号ＬＡＴＣＨが印加され、トランジスタ３２８のゲートはノード３０８あるいは電流源３１２と接続される。ＬＡＴＣＨ信号は読出、消去検証、そして、プログラミング検証動作の間、ラッチ回路３２０が選択されたビットライン上のデータをラッチするように動作する。
【００３８】
タイミング制御回路３３０はＮＯＲゲート３３２及び３３６インバータ３３４で構成される。ＮＯＲゲート３３２の入力端子には制御信号ＲＤ３，ＥＶＦ及びＰＧＶＦ２が各々印加され、インバータ３３４の入力端子には制御信号ＬＲＤＶＦが印加される。ここで、ＲＤ３信号は周知の多重ビットＮＡＮＤフラッシュメモリ装置の３段階読出動作中で、３番目読出区間を定義する信号である。ＥＶＦ信号は消去検証のための読出区間（例えば、図５の区間ＥＶ１及びＥＶ２）を定義する信号である。ＰＧＶＦ２信号は多重ビットフラッシュメモリ装置の２つ番目プログラミングサイクル（図６のＢ参照）のプログラミング検証区間を定義する信号である。ＬＲＤＶＦ信号は、読出動作や、消去検証及びプログラミング検証動作の各読出サイクルで感知が完了する時点で発生するパルス信号である。上記信号の波形は図面に示されている。これらに対しては後に、詳細に説明する。
【００３９】
ＮＯＲゲート３３２の出力とインバータ３３４の出力とはＮＯＲゲート３３６の入力端子に各々印加される。ＮＯＲゲート３３６からはＬＡＴＣＨ信号が出力される。
【００４０】
次に添付された図３ないし図１０を参照して本実施例によるフラッシュメモリ装置の動作、特に、冗長フィールドアレイ１０４に関連する動作について詳細に説明する。
【００４１】
図４及び図５は本実施例によるフラッシュメモリ装置の消去及び消去検証動作のタイミングを各々示している。本発明による冗長フィールドアレイ１０４と関連する消去及び消去検証動作は多重ビットモードの主アレイ１０２のそれと同一のタイミングで遂行される。
【００４２】
消去動作はメモリセクタを単位として遂行される。消去動作の間には、図４に示すように、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが各々フローティングされ、選択されたセクタのワードラインＷＬ１〜ＷＬｍには接地電圧、すなわち、０Ｖが印加される。選択された複数のワードラインＷＬ１〜ＷＬｍに連結されたメモリセルＭ１〜Ｍｍは同時に消去される。この時、メモリセルが形成されている基板には消去電圧（Ｖｅｒｓ）（通常的に１８Ｖ〜２４Ｖ）が印加される。これで、各セルのフローティングゲートと基板との間には高電界が形成される。従って、フローティングゲートに貯蔵されていた電子は高電界によるＦ−Ｎトンネリング（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）によりフローティングゲートから基板に流出される。これにより、各々の選択されたメモリセルのスレショルド電圧は負の値に移動する。
【００４３】
このような消去動作は消去検証動作と共に反復的に遂行され、各々の選択されたメモリセルが所望のスレショルド電圧に到達すると、消去動作は終了する。
【００４４】
再び、図４を参照すると、消去動作の間、基板に高い消去電圧Ｖｅｒｓが印加され、ストリング選択トランジスタＳＴ１のソースＰーＮ接合が順方向バイアスされ該当ビットラインの電圧レベルも消去電圧（Ｖｅｒｓ）くらいに上昇する。この消去動作の間、ビットライン選択信号であるアドレス信号Ａｉ、Ａｉ／バーは接地電圧レベルに、そして、空乏型トランジスタ３０４及び３０４ａの制御信号ＢＬＳＨＦは所定のバイアスレベル（例えば、６Ｖ）に各々維持される。
【００４５】
図５を参照すると、消去検証動作の初期にはＰＧＭ及びＤＣＢ信号によりラッチ回路３２０が初期化される。この時、ラッチ回路３２０はローレベルの出力Ｑとハイレベルの出力Ｑ／バーを持つ。多重ビット消去動作は選択されたセクタ内の全てのビットラインＢＬ１〜ＢＬｎに対して同時に遂行される。従って、奇数番目ビットラインに対する消去検証と偶数番目ビットラインに対する消去検証とが全て遂行されなければならない。その結果、図５に示されたように、各ビットライン対に対する消去検証のために、２回の読出動作が遂行される。これに対して具体的に説明すると次のようである。
【００４６】
本実施例では、消去検証動作の間、奇数番目ビットラインに関連するセルに対して消去検証がまず遂行され、次に偶数番目ビットラインに関連するセルに対して消去検証が遂行される。勿論、これとは反対に遂行することもできる。
【００４７】
１番目の消去検証区間ＥＶ１では、選択信号Ａｉ／バーによりビットラインＢＬ１が選択され、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには６Ｖの電圧が印加され、選択されたセクタの全てのワードラインＷＬ１〜ＷＬｍには接地電圧が印加される。
【００４８】
以後、選択されたビットラインＢＬ１と関連するセルに対する感知動作、すなわち、読出動作が始まる。万一、ビットラインＢＬ１に連結されたストリング内の全てのセルＭ１〜Ｍｍが消去された状態（すなわち、“論理１”）であると、各ワードラインの電圧が０Ｖである時、ストリング内の全てのセルＭ１〜Ｍｍはタンーオンされる。従って、ノード３０２はローレベルになる。このような状態は一般的に消去パス状態と呼ばれる。一方、ストリング内にある１つのセルでもても完全に消去されなかったら、すなわち、“論理０”であると、ノード３０２はハイレベルになる。この時、制御信号（ＬＡＴＣＨ）がイネーブルされた時、ラッチ回路３２０の出力Ｑがハイレベルに変わり、消去失敗状態が表示される。
【００４９】
以上のような消去動作はハイレベルのアドレス信号ＡｉによりビットラインＢＬ２が選択された場合にも同一に遂行される。
【００５０】
次にメモリセルのプログラミング（あるいは書込）及びプログラミング検証（あるいは書込検証）動作について説明する。図６はビットラインＢＬ１に関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図であり、図７はビットラインＢＬ２と関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図である。
【００５１】
図６及び図７を参照すると、各プログラミングサイクルは選択されたメモリセルのフローティングゲート上に電子を捕獲するプログラミング区間と、プログラムされたメモリセルが所望の適正スレショルド電圧に到達したか否かを検証するプログラミング検証区間とからなる。プログラミングとプログラミング検証動作とは選択された全てのメモリセル各々が所望のスレショルド電圧に到達する時まで反復的に遂行され、プログラミング及びその検証動作はあらかじめ定められたプログラミング反復回数の範囲内で遂行される。
【００５２】
Ｆ−Ｎトンネリングを利用して選択されたメモリセルをプログラミングするためには、該当セルのゲートに所定のプログラム電圧Ｖｐｇｍ（例えば、１４Ｖ〜１９Ｖ）を各々印加し、該当セルのチャンネルに接地電圧を各々印加する。従って、プログラムされるセルのフローティングゲートとチャンネルとの間には高い電界が印加される。このような電界によりチャンネルの電子がフローティングゲートとチャンネルとの間の酸化膜を通過するトンネリングが発生し、該当セルのフローティングゲートに電子が蓄積され、このようなフローティングゲートの電子の蓄積によりプログラムされるセルのスレショルド電圧が上昇する。
【００５３】
複数のメモリセルからなるフラッシュメモリ装置で、プログラミング動作により各メモリセルがプログラミングされる程度には差がある。従って、選択された各メモリセルに対する１回のプログラミング動作が遂行された後、各セルが所望の状態に到達したか否かの可否を検証し、すでに所望の状態に到達したセルには影響を与えないようにしながら、所望の状態に到達しない残りのセルに対して再びプログラミング動作を遂行させなければならない。このようなプログラミング及びプログラミング検証動作は選択された全てのメモリセルが所望のスレショルド電圧に到達するまで、反復的に遂行される。
【００５４】
本実施例のフラッシュメモリ装置は、選択されたワードラインに連結されたセル中の半分だけがプログラムされる構造を持つ。すなわち、選択信号Ａｉ、Ａｉ／バーにより一対のビットラインＢＬ１，及びＢＬ２中１つのビットライン、例えば、ＢＬ１が選択される場合、選択されていない他のビットラインＢＬ２には、対応するプログラミング防止信号（Ｉｎｈｉｂｉｔ２）により供給される電源電圧が印加され、非選択されたビットラインＢＬ２の選択されたワードラインに連結されたセルがプログラミングされることが防止される。これの反対の場合にも同一でる。
【００５５】
一方、プログラミング動作の間、外部から与えられるプログラミングデータは毎２つのビットラインと連結されるラッチ回路３２０に提供される。図３に示された本実施例のフラッシュメモリ装置には、プログラムされているあるセルのスレショルド電圧Ｖｔのレベルが所定の基準電圧レベル（例えば、１．３Ｖ）より少し高くなると、ラッチ回路３２０の出力Ｑがハイレベルに変わる。これにより、プログラミングが完了されたメモリセルが連結されたビットラインはページバッファ３００ａからプログラム防止電圧によりチャージされることにより、まだ十分にプログラムされていないセルのためのプログラミング動作が継続的に進行されるとしても、すでにプログラミングが完了された各セルのスレショルド電圧は影響を受けない。
【００５６】
図６及び図７に示すように、本実施例による冗長フィールドアレイ１０４のプログラミング及びプログラミング検証動作はマルチビットセル動作のタイミングをそのまま利用するので、主アレイ１０のプログラミング及びプログラミング検証動作と同じように、３つのフェーズあるいはサイクルからなる。各サイクルはプログラミング区間とプログラミング検証区間とからなる。各サイクルはパスされるまで、該当メモリ装置の設計時、定められた回数（例えば、１６回）くらい反復され、各プログラミングサイクルで次のプログラミングサイクルに進行しながら、プログラミング電圧は設計時、定められた電圧（例えば、０．２Ｖ）くらいずつ増加する。
【００５７】
次に、図６を参照して、ビットラインＢＬ１に関連するセルのプログラミング及びその検証動作を説明する。
【００５８】
図６に示すように、サイクルＡの間に選択信号Ａｉ／バーがハイレベルに遷移されビットラインＢＬ１が選択されるが、ＰＧＭ信号がローレベルに維持されるので、プログラミングは遂行されない。また、このサイクルの間には、タイミング制御回路３３０からＬＡＴＣＨ信号が発生されないので、プログラミング検証も遂行されない。
【００５９】
サイクルＢの間には、ＰＧＭ信号がハイレベルに維持されるので、ラッチ回路３２０の出力Ｑによりセルがプログラムされ、ＬＡＴＣＨ信号が発生されるので、プログラミング検証が遂行される。この時、ＰＧＭ信号のタイミングは多重ビット動作を遂行する主アレイ１０２のプログラミング検証動作の２番目サイクルで選択されたビットラインと対応するラッチ回路を電気的に連結するための制御信号のタイミングと同一である。
【００６０】
ここで、本実施例に対する理解のため、主アレイ１０２と関連するページバッファについて簡略に説明すると次のようである。セルに対して多重ビット動作を遂行する主アレイ１０２のページバッファは一対のビットラインに対応する２つのラッチ回路を具備している。３つの所定の制御信号ＰＧＶＦ１，ＰＧＶＦ２及びＰＧＶＦ３により選択されたビットラインとそれに対応するラッチ回路とは相互間電気的に連結され、対応するラッチセルにプログラムされる。制御信号ＰＧＶＦ１はサイクルＡのプログラミング区間の間にハイレベルになり、プログラミングを遂行し、ＰＧＶＦ２信号はサイクルＢのプログラミング区間の間、そして、ＰＧＶＦ３信号はサイクルＣのプログラミング区間の間に各々ハイレベルになり、プログラミングを遂行する。
【００６１】
再び図６を参照して、サイクルＢでは、プログラミングパスが検証されるまで所定回数プログラミングが反復的に遂行される。
【００６２】
サイクルＣの間には、サイクルＡと同じように、ＰＧＭ信号がローレベルに維持され、ＬＡＴＣＨ信号が発生しないので、プログラミング及びプログラミング検証は遂行されない。
【００６３】
以上のように、本実施例による冗長フィールドアレイ１０４のプログラミング及びプログラミング検証は多重ビットセル動作が遂行される主アレイ１０２と関連するプログラミング及びプログラム検証タイミングの２番目プログラミングサイクルＢで有効に遂行される。従って、プログラムされたセルは１．３Ｖより少し高いスレショルド電圧をもつようになる。
【００６４】
図１０（Ａ）には本実施例によるプログラミング検証動作のための選択されたワードライン電圧レベルが図示されている。マルチビットセル動作で、選択されたワードラインには０．３Ｖ、１．３Ｖ、そして、２．３Ｖが順次に印加される。選択されたワードラインに１．３Ｖの電圧が印加される時、本実施例による単一ビットセルプログラミング検証動作が遂行される。この時、選択されたワードライン及び選択されたビットラインＢＬ１に連結されたセルが’論理０’のデータを持って、ビットラインＢＬ１がハイレベルになると、プログラミングはパスになる。
【００６５】
図７を参照すると、ビットラインＢＬ２と関連するメモリセルのプログラミング及びプログラミング検証動作も、ビットラインＢＬ１と関連するメモリセルのプログラミング及びプログラミング検証動作と同じように、多重ビットセル動作が遂行される主アレイ１０２の２番目プログラミングサイクルＢで有効に遂行に遂行されることがわかる。
【００６６】
上述のような冗長フィールドアレイ１０４のプログラミング及びプログラミング検証動作で、万一、プログラムされるセルのスレショルド電圧分布をより広くさせようとすれば、図３のタイミング制御回路３３０にＰＧＶＦ２信号の代わりにＰＧＶＦ３信号を印加するようにし、ＰＧＭ信号がサイクルＣでハイレベルにすれば良い。
【００６７】
次に、図８を参照して、ビットラインＢＬ１と関連するメモリセルの読出動作を説明する。この読出動作もマルチビットセル動作タイミングをそのまま利用する。本実施例による単一ビットセル読出動作はマルチビットセル読出動作の３番目の読出サイクル５で遂行される。図８に示したように、区間１で、制御信号ＤＣＢ及びＰＧＭに各々応答してターン・オンされるトランジスタ３１６及び３３８によりラッチ回路３２０はリセットされる。以後、選択ラインＳＳＬ及びＧＳＬ、非選択されたワードラインには６Ｖが各々印加され、選択されたワードラインには２Ｖが印加される時点２で感知動作が始まる。
【００６８】
選択されたワードラインに接続されたセルが消去されたセル（あるいは、’オンーセル（ｏｎ−ｃｅｌｌ）’である時、選択されたセルは負のスレショルド電圧（例えば、ー２．７Ｖ）を持つので、ビットラインＢＬ１は３つの読出サイクル３，４，５の間０Ｖに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル（あるいは、’オフーセル（ｏｆｆーｃｅｌｌ）’）である時、選択されたセルは約１．３Ｖのスレショルド電圧を持つので、ビットラインＢＬ１は２番目の読出サイクル４で空乏型トランジスタ３０４のシャット・オフ電圧まで昇圧される。
【００６９】
ＬＲＤＶＦ及びＲＤ３信号が活性化される３番目の読出サイクル５で、読出動作が遂行され、ビットラインＢＬ１と接続されたセルからのデータがラッチ回路３２０に伝達される。この時、選択されたセルがオンーセルであると、ラッチ回路３２０はリセット状態に維持され、選択されたセルがオフーセルであると、ラッチ回路３２０はハイレベルのデータＱとローレベルのデータＱ／バーとを持つ。
【００７０】
図１０（Ｂ）には本実施例によるワードラインＢＬ１と関連する読出動作のための選択されたワードライン電圧レベルが図示されている。選択されたワードラインには２Ｖ、１Ｖ、そして、０Ｖが順次印加される。選択されたワードラインの電圧が０Ｖである時、ビットラインＢＬ１上の電圧が感知される。この時、ビットラインＢＬ１がローレベルであると、’論理１’のセルデータが読出され、ビットラインＢＬ１がハイレベルであると、’論路０’のセルデータが読出される。
【００７１】
図９はビットラインＢＬ２と関連するメモリセルの単一ビットセル読出動作を示すタイミング図である。この単一ビットセル読出動作もマルチビットセル動作タイミングをそのまま利用して、マルチビットセル読出動作の３番目の読出サイクル５で遂行される。図９に示すように、選択されたワードラインに接続されたセルが消去されたセル（あるいは、’オンーセル’）である時、選択されたセルは負のスレショルド電圧を持つので、ビットラインＢＬ２が３つの読出サイクル３，４，５の間０Ｖに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル（あるいは、’オフーセル’）である時、選択されたセルは約１．３Ｖのスレショルド電圧を持つので、ビットラインＢＬ２は２番目の読出サイクル４で空乏型トランジスタ３０４ａのシャット・オフ電圧まで昇圧される。
【００７２】
ＬＲＤＶＦ及びＲＤ３信号が活性化される３番目の読出サイクル５で読出動作が遂行される。図９に示されたように、選択されたワードラインに接続されたセルが消去されたセル（あるいは、’オンーセル’）である時、選択されたセルは負のスレショルド電圧を持つので、ビットラインＢＬ２が３つの読出サイクル３，４，５の間０Ｖに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル（あるいは、’オフーセル’）である時、選択されたセルは約１．３Ｖのスレショルド電圧を持つので、ビットラインＢＬ２は２番目の読出サイクル４で空乏型トランジスタ３０４ａのシャット・オフ電圧まで昇圧される。
【００７３】
ＬＲＤＶＦ及びＲＤ３信号が活性化される３番目の読出サイクル５で、読出動作が遂行され、ビットラインＢＬ２と接続されたセルからのデータがラッチ回路３２０に伝達される。
【００７４】
図１０（Ｃ）には本実施例によるビットラインＢＬ２と関連する読出動作のための選択されたワードライン電圧レベルが図示されている。選択されたワードラインには２Ｖ、１Ｖそして、０Ｖが順次印加される。選択されたワードラインの電圧が０Ｖである時、ビットラインＢＬ２上の電圧が感知される。この時、ビットラインＢＬ２がローレベルであると、’論理１’のデータが読出され、ビットラインＢＬ２がハイレベルであると、’論理０’のデータが読出される。
【００７５】
以上のような読出動作で、選択されたセルから読出されたデータは３番目の読出サイクル５だけでラッチ回路３２０に伝達されるので、１．３Ｖの読出マージンを確保することができるようになる。０．３Ｖの読出マージンを持つ多重ビットセル読出動作と比較すると、本実施例による単一ビットセル読出動作は非常に大きな読出マージンを持つ。
【００７６】
この実施例では、２つのビットラインに１つのページバッファが対応しているが、セル当り２ビット以上の貯蔵能力を持つメモリ装置の場合、１つのページバッファを２つ以上のビットラインと対応されられることをこの技術分野の通常的な知識を持った者はよく理解することができる。
【００７７】
第２実施例
図１１は本実施例による多重ビットフラッシュＥＥＰＲＯＭ装置の冗長フィールドアレイ及びその周辺回路の構成を示している。図１１に示された各メモリセルは第１の実施例と同様に２つ以上の可能な状態を持つ。図１１には図示されていないが、フラッシュメモリ装置の主アレイ及びそれに対応するページバッファ回路は多重ビットセル動作を可能にさせる構造になっている。
【００７８】
図１１を参照すると、ローとカラムとを定義する基板上には、ローに従って伸張する複数のワードラインＷＬ１〜ＷＬｍと、カラムに従って伸張する複数のビットラインＢＬ１〜ＢＬｎと、複数のメモリセルのアレイ１０４が形成されている。メモリセルアレイ１０４はＮＡＮＤ構造になっており、対応するメモリブロックあるいはセクタと関連するデバイスデータを貯蔵するための冗長フィールドアレイを有する。このアレイ１０４の構造は第１の実施例のそれと同一である。従って、説明の重複を避けるため、ここではアレイ１０４の構成に関する説明は省略する。
【００７９】
セルアレイ１０４の左側には、ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳＬと連結される周知のローデコーダ２００が配置されている。又、メモリセルアレイ１０４の下部には、複数のビットラインＢＬ１〜ＢＬｎに連結された選択されたセルに対する書込動作及び読出動作を遂行するページバッファ回路３００ｂが配置されている。
【００８０】
ページバッファ回路３００ｂは外部から与えられたデータをラッチした後、プログラミング動作の間に対応するビットラインＢＬ１（あるいはＢＬ２）にラッチした情報に該当する電圧を供給するページバッファとして、読出動作の間には対応するビットライン上の情報を感知し、増幅する感知回路として各々動作する。図示の便宜上、図１１には一対のビットラインＢＬ１及びＢＬ２に対応する１つのページバッファだけを図示した。
【００８１】
図１１に示したように、ページバッファ３００ｂは２つのラッチ回路３５４及び３７６を具備している。ページバッファ３００ｂには、一対のビットラインＢＬ１及びＢＬ２と関連して、２つの空乏型Ｎ−ＭＯＳＦＥＴ３０４及び３０４ａと２つのＮ−ＭＯＳＦＥＴ３４２及び３６４が提供される。空乏型トランジスタ３０４の電流通路とトランジスタ３４２の電流通路とはビットラインＢＬ１とノード３４０との間に直列に接続され、空乏型トランジスタ３０４ａの電流通路とトランジスタ３６４の電流通路とはビットラインＢＬ２とノード３６２との間に直列に接続される。
【００８２】
トランジスタ３０４と３０４ａのゲートには制御信号（ＢＬＳＨＦ）が印加され、トランジスタ３４２及び３６４のゲートにはアドレス信号Ａｉ／バー及びＡｉが各々印加される。このトランジスタ３０４，３０４ａ，３４２及び３６４は一対のビットライン中のある１つを選択する機能を有する。トランジスタ３０４及び３４２の接続ノード３０２と電源電圧との間にはＮ−ＭＯＳＦＥＴ３０６の電流通路が接続され、トランジスタ３０４ａ及び３６４の接続ノード３０２ａと電源電圧との間にはＮ−ＭＯＳＦＥＴ３０６ａの電流通路が接続される。トランジスタ３０６と３０６ａのゲートには制御信号Ｉｎｈｉｂｉｔ１及びＩｎｈｉｂｉｔ２が各々印加される。このトランジスタ３０６及び３０６ａはプログラミング動作の間に非選択されたビットラインに所定のプログラム防止電圧を供給する機能をする。
【００８３】
ノード３４０には電流源３４４が接続され、ノード３６２には電流源３６６が接続される。又、ノード３４０と接地電圧との間にはＮ−ＭＯＳＦＥＴ３５０の電流通路が接続され、ノード３６２と接地電圧との間にはＮ−ＭＯＳＦＥＴ３７２の電流通路が接続される。トランジスタ３５０及び３７２のゲートには制御信号ＤＣＢが印加される。ノード３４０とラッチ３５４の一つの入出力ノード３４６との間にはＮ−ＭＯＳＦＥＴ３４８の電流通路が接続され、ノード３６２とラッチ回路３７６の一つの入出力ノード３６８との間にはＮ−ＭＯＳＦＥＴ３７０の電流通路が接続される。トランジスタ３４８及び３７０のゲートには制御信号ＰＧＭ１及びＰＧＭ２が各々印加される。制御信号ＰＧＭ１及びＰＧＭ２は各々読出動作の初期に対応するラッチ回路をリセットさせ、プログラミング動作の間に対応するラッチ回路のデータを対応するビットラインに伝達させる。ノード３４６には入出力ラインＩ０２が連結され、ノード３６８には入出力ラインＩ０２が接続される。
【００８４】
ラッチ回路３５４の他の１つの入出力ノード３５２と接地電圧との間にはＮ−ＭＯＳＦＥＴ３５６，３５８及び３６０の電流通路が順次直列に接続され、ラッチ回路３７６の他の１つの入出力ノード３７４と接地電圧との間にはＮ−ＭＯＳＦＥＴ３７８，３８０及び３８２の電流通路が順次直列に接続される。トランジスタ３５６及び３７８のゲートには選択信号Ａｉ及びＡｉ／バーが各々印加される。トランジスタ３５８及び３８０のゲートは電流源３４４及び３６６に各々接続される。トランジスタ３６０及び３８２のゲートにはタイミング制御回路３８４の出力信号ＬＡＴＣＨが印加される。ＬＡＴＣＨ信号は読出、消去検証、そして、プログラミング検証動作の間にラッチ回路３５４及び３７６中の選択されたビットラインに対応する一つが選択されたビットライン上のデータをラッチさせる。
【００８５】
タイミング制御回路３８４はＮＯＲゲート３８６及び３９０とインバータ３８８とで構成される。ＮＯＲゲート３８６の入力端子には制御信号ＲＤ３，ＥＶＦ、ＰＧＶＦ２及びＰＧＶＦ３が各々印加され、インバータ３８８の入力端子には制御信号ＬＲＤＶＦが印加される。ここで、ＲＤ３信号は周知の多重ビットＮＡＮＤフラッシュメモリ装置の３段階読出動作中で３番目読出区間を定義する信号である。ＥＶＦ信号はセルの消去後、消去検証のための読出区間を定義する信号である。ＥＶＦ信号はセルの消去後、消去検証のための読出区間、例えば、図５の区間ＥＶ１及びＥＶ２を定義する信号である。ＰＧＶＦ２及びＰＧＶＦ３信号は多重ビットビットフラッシュメモリ装置の３段階プログラミング動作中の２番目及び３番目プログラミングサイクル（図１４のＢ及びＣ参照）のプログラミング検証区間を各々定義する信号である。ＬＲＤＶＦ信号は、読出動作や消去検証及びプログラミング検証動作の各読出サイクルで感知が完了される時点で発生されるパルス信号である。上記の信号の波形は添付された図面に図示されている。これに対しては後に詳細に説明する。
【００８６】
ＮＯＲゲート３８６の出力とインバータ３８８の出力とはＮＯＲゲート３９０の入力端子に各々印加される。ＮＯＲゲート３９０からはＬＡＴＣＨ信号が出力される。
【００８７】
次に添付された図１１ないし図１８を参照して本実施例によるフラッシュメモリ装置の冗長フィールドアレイ１０４と関連する動作について詳細に説明する。本実施例によるメモリ装置の主フィールドアレイ１０２と関連する動作のタイミングは、前述の第１の実施例と同様で、周知のマルチビットセル動作のタイミングと同一である。
【００８８】
図１２及び図１３は本実施例によるフラッシュメモリ装置の単一ビット消去及び消去検証動作のタイミングを示している。本発明による冗長フィールドアレイ１０４と関連する消去及び消去検証動作は多重ビットモードの主アレイ１０２のそれと同一のタイミングで遂行される。
【００８９】
図１２を参照すると、消去動作の間に、基板に高い消去電圧Ｖｅｒｓが印加されると、ストリング選択トランジスタＳＴ１のソースのＰ−Ｎ接合が順方向バイアスされ、該当ビットラインの電圧レベルも消去電圧Ｖｅｒｓくらいに上昇する。この消去動作の間に、ビットライン選択信号であるアドレス信号Ａｉ、Ａｉ／バーは接地電圧レベルに、そして、空乏型トランジスタ３０４及び３０４ａの制御信号ＢＬＳＨＦは所定のバイアスレベル（例えば、６Ｖ）に各々維持される。
【００９０】
図１３を参照すると、消去検証動作の初期にはＰＧＭ１，ＰＧＭ２及びＤＣＢ信号によりラッチ回路３５４及び３７６が各々初期化される。この時、ラッチ回路３５４はローレベルの出力Ｑ１とハイレベルの出力Ｑ１／バーとを持ち、ラッチ回路３７６はローレベルの出力Ｑ２とハイレベルの出力Ｑ２／バーとを持つ。多重ビット消去動作は選択されたセクタ内の全てのビットラインＢＬ１〜ＢＬｎに対して同時に遂行される。従って、奇数番目ビットラインに対する消去検証と偶数番目ビットラインに対する消去検証が全て遂行されなければならない。その結果、図１３に示されたように、各ビットライン対に対する消去検証のため、２回の読出動作が遂行される。これに対して具体的に説明すると次のようである。
【００９１】
本実施例でも、前の実施例と同じように、消去検証動作の間に、奇数番目ビットラインに関連するセルに対する消去検証がまず遂行され、次に偶数番目ビットラインに関連するセルに対する消去検証が遂行される。勿論、これとは反対に遂行することもできる。
【００９２】
１番目の消去検証区間ＥＶ１では、選択信号Ａｉ／バーによりビットラインＢＬ１が選択され、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには６Ｖの電圧が印加され、選択されたセクタの全てのワードラインＷＬ１〜ＷＬｍには接地電圧が印加される。
【００９３】
以後、選択されたビットラインＢＬ１と関連するセルに対する動作、すなわち、読出動作が始まる。万一、ビットラインＢＬ１に連結されたストリング内の全てのセルＭ１〜Ｍｍが消去された状態（すなわち、“論理１”）であると、各ワードラインの電圧が０Ｖである時、ストリング内の全てのセルＭ１〜Ｍｍはタン−オンされる。従って、ノード３０２はローレベルになり、消去パスが検証される。一方、ストリング内にある一つのセルでも完全に消去されなければ、すなわち、“論理０”であると、ノード３０２はハイレベルになる。従って、この時には、制御信号ＬＡＴＣＨがイネーブルされた時、ラッチ回路３５４の出力Ｑ１がハイレベルに変わって消去失敗が検証される。
【００９４】
以上のような消去検証動作はハイレベルのアドレス信号ＡｉによりビットラインＢＬ２が選択された場合にも同様に遂行される。
【００９５】
次には本実施例に従う単一ビットセルプログラミング及びプログラミング検証動作について説明する。図１４はビットラインＢＬ１に関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図であり、図１５はビットラインＢＬ２に関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図である。
【００９６】
フラッシュメモリ装置で、プログラミング動作により各メモリセルがプログラムされる程度には差がある。従って、選択された各メモリセルに対する一回のプログラミング動作が遂行された後、各セルが所望の状態に到達したかの可否を検証してすでに所望の状態に到達したセルには影響を与えないようにしながら所望の状態に到達しない残りのセルに対してプログラミング動作が遂行されるようにする。このようなプログラミング検証動作は選択された全てのメモリセルが所望のスレショルド電圧に到達するまで、反復的に遂行される。
【００９７】
本実施例のフラッシュメモリ装置は、選択されたワードラインに連結されたセル中の半分だけがプログラムされる構造を持つ。すなわち、選択信号Ａｉ、Ａｉ／バーにより一対のビットラインＢＬ１及びＢＬ２中一つのビットライン、例えば、ＢＬ１が選択される場合、選択されない他のビットラインＢＬ２には、対応するプログラミング防止信号（Ｉｎｈｉｂｉｔ２）により供給される電源電圧が印加され、非選択されたビットラインＢＬ２の選択されたワードラインに連結されたセルがプログラミングされることを防止する。この反対の場合にも同様である。
【００９８】
一方、プログラミング動作の間、外部から与えられるプログラミングデータは各ビットラインと連結されるラッチ回路に提供される。本実施例のフラッシュメモリ装置は、プログラムされているあるセルのスレショルド電圧Ｖｔのレベルが所定の基準電圧レベル（例えば、２．４Ｖ）より少し高くなると、該当ラッチ回路の出力ノード３４６あるいは３６８がハイレベルに変わる。これにより、プログラミングが完了されたメモリセルが連結されたビットラインはページバッファ３００ｂからプログラム防止電圧によりチャージされ、まだ十分にプログラムされないセルのためのプログラミング動作が継続的に進行するとしても、すでにプログラミングが完了した各セルのスレショルド電圧は影響を受けない。
【００９９】
図１４及び図１５に示すように、本実施例に従う冗長フィールドアレイ１０４のプログラミング及びプログラミング検証動作はマルチビットセル動作のタイミングをそのまま利用するので、主アレイ１０２のプログラミング及びプログラミング検証動作と同じように、３つのサイクルからなる。各サイクルはプログラミング区間とプログラミング検証区間とからなる。各サイクルはパスされる時まで該当メモリ装置の設計する時に定められた回数（例えば、１６回）くらい反復され、各プログラミングサイクルから次のプログラミングサイクルに進行しながらプログラミング電圧は設計する時、予め定められた電圧くらいずつ増加する。
【０１００】
次に、図１４を参照しながら、ビットラインＢＬ１に関連するセルのプログラミング及びその検証動作を説明する。
【０１０１】
サイクルＡの間に、選択信号Ａｉ／バーがハイレベルに遷移することにより、ビットラインＢＬ１が選択され、図１４に示すように、ＰＧＭ１信号がハイレベルに遷移する。従って、この時、ラッチ回路３５４の出力Ｑ１によりセルがプログラムされる。その結果、ビットラインＢＬ１に接続されたセルのスレショルド電圧が上昇するようになる。この時、ＰＧＭ１信号のタイミングは多重ビット動作を遂行する主アレイ１０２のプログラミング及びプログラミング検証動作の１番目サイクルで、選択されたビットラインに対応するラッチ回路を電気的に連結するための制御信号のタイミングと同一である。
【０１０２】
しかし、このサイクルの間には、タイミング制御回路３８４からＬＡＴＣＨ信号が発生されないので、プログラミング検証は遂行されない。
【０１０３】
次にサイクルＢの間には、ＰＧＭ１信号がローレベルに維持されるので、プログラミングは遂行されない。一方、この時には、ＬＡＴＣＨ信号が発生されないので、プログラミング検証を遂行することはできない。しかし、プログラミングが遂行されないので、プログラミング検証は実質的に無意味である。後に説明するが、この時、発生されるＬＡＴＣＨ信号はビットラインＢＬ２のプログラミング検証のためのものである。
【０１０４】
最後にサイクルＣの間には、サイクルＡからと同じように、ＰＧＭ１信号が再びハイレベルに維持されると共に、ＬＡＴＣＨ信号も発生されるので、プログラミング及びプログラミング検証が遂行される。このように、本実施例による冗長フィールドアレイ１０４のプログラミング及びプログラミング検証は多重ビットセル動作が遂行される主アレイ１０２の３番目のプログラミングサイクルＣで有効に遂行される。従って、ビットラインＢＬ１に関連するプログラムされたセルは２．３Ｖより少し高いスレショルド電圧を持つようになる。
【０１０５】
図１８（Ａ）には本実施例によるプログラミング検証動作のための選択されたワードライン電圧レベルが図示されている。マルチビットセル動作で、選択されたワードラインに０．３Ｖ、１．３Ｖ、そして、２．３Ｖが順次印加される。選択されたワードラインに２．３Ｖの電圧が印加される時、ビットラインＢＬ１に関連する単一ビットセルプログラミング検証動作が遂行される。この時、選択されたワードライン及び選択されたビットラインＢＬ１に連結されたセルは‘論理０’のデータを持って、ビットラインＢＬ１がハイレベルになると、プログラミングはパスされる。
【０１０６】
上述したように、本実施例では、一対のビットライン中のある一つと関連するプログラムされたセルのスレショルド電圧分布が他の一つと関連するプログラムされたセルのスレショルド電圧分布と非対称的である。即ち、奇数番目ビットラインＢＬ１に関連するプログラムされたセルは２．３Ｖより少し高いスレショルド電圧を持ち、偶数番目ビットラインＢＬ２に関連するプログラムされたセルは１．３Ｖより少し高いスレショルド電圧を持つ。
【０１０７】
次に図１５を参照して、ビットラインＢＬ２に関連するセルの単一ビットプログラミング及びその検証動作を説明する。
【０１０８】
サイクルＡの間に、選択信号Ａｉがハイレベルに遷移することによりビットラインＢＬ２が選択されるが、図１５に示すように、ＰＧＭ２信号がローレベルに維持されるので、プログラミングは遂行されない。又、このサイクルの間には、タイミング制御回路３８４からＬＡＴＣＨ信号が発生されないので、プログラミング検証も遂行されない。
【０１０９】
サイクルＢの間には、ＰＧＭ２信号がハイレベルに維持されるので、ラッチ回路３７６の出力Ｑ２によりセルがプログラムされ、ＬＡＴＣＨ信号が発生するので、プログラミング検証が遂行される。この時、ＰＧＭ２信号のタイミングは多重ビット動作を遂行する主アレイ１０２のプログラミング及びプログラミング検証動作の２番目のサイクルで選択されたビットラインに対応するラッチ回路を電気的に連結するための制御信号のタイミングと同一である。
【０１１０】
このサイクルＢで、プログラミングパスが検証されるまで、所定回数プログラミングは反復的に遂行される。
【０１１１】
最後にサイクルＣの間には、サイクルＡと同じように、ＰＧＭ２信号がローレベルに維持されるので、プログラミングは遂行されない。一方、この時ＬＡＴＣＨ信号が発生しても、プログラミング検証は無意味となる。言い換えれば、このサイクルからのプログラミング検証結果はサイクルＢのそれと同一な結果をもたらす。
【０１１２】
以上説明したように、本実施例では、冗長フィールドアレイ１０４の奇数番目ビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の３番目のサイクルで有効に遂行され、偶数番目ビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の２番目のサイクルで有効に遂行される。
【０１１３】
再び、図１０（Ａ）を参照して、マルチビットセル動作に従って、選択されたワードライン０．３Ｖ、１．３Ｖ、そして、２．３Ｖが順次に印加される。選択されたワードラインに１．３Ｖの電圧が印加される時、ビットラインＢＬ２に関連する単一ビットセルプログラミング検証動作が遂行される。この時、選択されたワードライン及び選択されたビットラインＢＬ２に連結されたセルが‘論理０’のデータを持って、ビットラインＢＬ２がハイレベルになると、プログラミングはパスされる。
【０１１４】
勿論、上とは反対に、奇数番目ビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の２番目のサイクルで有効に遂行し、偶数番目のビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の３番目サイクルで有効に遂行するようにできることは言うまでもない。
【０１１５】
次に図１６を参照して、ビットラインＢＬ１に関連するメモリセルの読出動作を説明する。この読出動作もマルチビットセル動作タイミングをそのまま利用する。本実施例による単一ビットセル読出動作はマルチビットセル読出動作の３番目の読出サイクル５で遂行される。図１６に示されたように、区間１で、制御信号ＰＧＭ１，ＰＧＭ２及びＤＣＢに各々応答してタン−オンされるトランジスタ３４８，３７０，３５０及び３７２によりラッチ回路３５４及び３７６はリセットされ、選択信号Ａｉ／バーによりビットラインＢＬ１が選択される。以後、選択ラインＳＳＬ及びＧＳＬ、非選択されたワードラインには６Ｖが各々印加され、そして、選択されたワードラインに２Ｖが印加される時点２で感知動作が始まる。
【０１１６】
選択されたワードラインに接続されたセルが消去されたセル（あるいは、オン−セル）である時、選択されたセルは負のスレショルド電圧（例えば、−２．７Ｖ）を持つので、ビットラインＢＬ１は３つの読出サイクル３，４，５の間０Ｖに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル（あるいは、‘オフ−セル（ｏｆｆ−ｃｅｌｌ）’）である時、選択されたセルは約２．３Ｖのスレショルド電圧を持つので、ビットラインＢＬ１は１番目の読出サイクル３で空乏型トランジスタ３０４のシャット・オフ電圧まで昇圧される。
【０１１７】
ＬＲＤＶＦ及びＲＤ３信号が活性化される３番目の読出サイクル５で、読出動作が遂行され、ビットラインＢＬ１に接続されたセルからデータがラッチ回路３５４に伝達される。この時、選択されたセルがオン−セルであると、ラッチ回路３５４はリセット状態に維持され、選択されたセルがオフ−セルであると、ラッチ回路３５４はハイレベルのデータＱ１とローレベルのデータＱ１／バーとを持つ。
【０１１８】
図１８（Ｂ）には本実施例によるビットラインＢＬ１に関連する読出動作のための選択されたワードライン電圧レベルが図示されている。選択されたワードラインには２Ｖ、１Ｖ、そして、０Ｖが順次印加される。選択されたワードラインの電圧が０Ｖである時、ビットラインＢＬ１上の電圧が感知される。この時、ビットラインＢＬ１がローレベルであると、‘論理１’のセルデータが読出され、ビットラインＢＬ１に関連する読出動作のための選択された印加ライン電圧レベルが図示されている。選択されたワードラインには、２Ｖ、１Ｖ、そして、０Ｖが順次印加される。選択されたワードラインの電圧が０Ｖである時、ビットラインＢＬ１上の電圧が感知される。この時、ビットラインＢＬ１がローレベルであると、‘論理１’のセルデータが読出され、ビットラインＢＬ１がハイレベルであると、‘論理０’のデータが読出される。
【０１１９】
図１７はビットラインＢＬ２に関連するメモリセルの単一ビットセル読出動作を示すタイミング図である。単一ビットセル読出動作もマルチビットセル動作タイミングをそのまま利用し、マルチビットセル読出動作の３番目の読出サイクル５で遂行される。図１７に示すように、選択されたワードラインに接続されたセルが消去されたセル（あるいは、‘オン−セル’）である時、選択されたセルは負のスレショルド電圧を持つので、ビットラインＢＬ２が３つの読出サイクル３，４，５の間０Ｖに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル（あるいは、‘オフ−セル’）である時、選択されたセルは約１．３Ｖのスレショルド電圧を持つので、ビットラインＢＬ２は２番目読出サイクル４で空乏型トランジスタ３０４ａのシャット・オフ電圧まで昇圧される。
【０１２０】
ＬＲＤＶＦ及びＲＤ３信号が活性化される３番目の読出サイクル５で、読出動作は遂行され、ビットラインＢＬ２と接続されたセルからのデータがラッチ回路３７６に伝達される。
【０１２１】
図１８（Ｃ）には本実施例によるビットラインＢＬ２に関連する読出動作のための選択されたワードライン電圧レベルに図示されている。選択されたワードラインには、２Ｖ、１Ｖそして、０Ｖが順次印加される。選択されたワードラインの電圧が０Ｖである時、ビットラインＢＬ２上の電圧が感知される。この時、ビットラインＢＬ２がローレベルであると、‘論理１’のデータが読出され、ビットラインＢＬ２がハイレベルであると、‘論理０’のデータが読出される。
【０１２２】
以上のような読出動作で、読出されたデータは３番目読出サイクル５だけで、ラッチ回路３２０に伝達されるので、１．３Ｖの読出マージンを確保することができるようになる。０．３Ｖの読出マージンだけを持つ多重ビットセル読出動作と比較すると、本実施例による単一ビットセル読出動作は非常に大きな読出マージンを持つことがわかる。
【０１２３】
又、第１の実施例のフラッシュメモリ装置が選択されたワードラインに連結されたセルの数の半分に対応するデータを同時に読出することができる構造を持つのに比べて、本実施例のメモリ装置は選択されたワードラインに連結されたセルの数の半分に対応するデータを同時に読出することができる構造を持つ。
【０１２４】
この実施例では、２つのビットラインに１つのページバッファが対応するが、セル当り２ビット以上の貯蔵能力を持つメモリ装置の場合、１つのページバッファを２つ以上のビットラインに対応させることができることはこの技術分野の通常の知識を持つ者はよく理解できる。
【０１２５】
【発明の効果】
本発明によると、制御回路の構成及び作製工程の複雑さがなく、単一基板上にセル当り１ビットの貯蔵能力を持つセルアレイとセル当り複数のビットのデータを貯蔵するセルアレイとを具備する不揮発性半導体メモリ装置を得ることができる。このような構造の不揮発性メモリ装置は大量貯蔵容量と優秀な保存特性とを合わせ持つようになるので、その適用範囲はより拡大される。
【図面の簡単な説明】
【図１】不揮発性半導体メモリ装置のセルアレイの概略図。
【図２】不揮発性半導体メモリ装置の概略的ブロック図。
【図３】本発明による不揮発性半導体メモリ装置の第１実施例の回路図。
【図４】第１実施例によるメモリ装置の消去動作のタイミング図。
【図５】第１実施例によるメモリ装置の消去検証動作のタイミング図。
【図６】第１実施例によるメモリ装置の奇数番目のビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図７】第１実施例によるメモリ装置の偶数番目ビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図８】第１実施例によるメモリ装置の奇数番目ビットラインに関連するメモリセルの読出動作のタイミング図。
【図９】第１実施例によるメモリ装置の偶数番目ビットラインに関連するたメモリセルの読出動作のタイミング図。
【図１０】（Ａ）は第１実施例によるメモリ装置でプログラミング検証する時の選択されたワードラインの電圧レベルを示す図、（Ｂ）は第１実施例によるメモリ装置で奇数番目ビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図、（Ｃ）は第１実施例によるメモリ装置で偶数番目のビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図。
【図１１】本発明による不揮発性半導体メモリ装置の第２実施例の回路図。
【図１２】第２実施例によるメモリ装置の消去動作のタイミング図。
【図１３】第２実施例によるメモリ装置の消去検証動作のタイミング図。
【図１４】第２実施例によるメモリ装置の奇数番目ビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図１５】第２実施例によるメモリ装置の偶数番目ビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図１６】第２実施例によるメモリ装置の奇数番目ビットラインに関連するメモリセルの読出動作のタイミング図。
【図１７】第２実施例によるメモリ装置の偶数番目ビットラインに関連するメモリセルの読出動作のタイミング図。
【図１８】（Ａ）は  第２実施例によるメモリ装置でプログラミング検証する時の選択されたワードラインの電圧レベルを示す図、（Ｂ）は第２実施例によるメモリ装置で奇数番目ビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図、（Ｃ）は第２実施例によるメモリ装置で偶数番目ビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図。
【符号の説明】
１００    セルアレイ
１０２    主フィールドアレイ
１０４    冗長フィールドアレイ
２００    ローデコーダ
３００    ページバッファ
４００    カラムデコーダ
【図１】
0003784163.tif 000002
【図２】
0003784163.tif 000003
【図３】
0003784163.tif 000004
【図４】
0003784163.tif 000005
【図５】
0003784163.tif 000006
【図６】
0003784163.tif 000007
【図７】
0003784163.tif 000008
【図８】
0003784163.tif 000009
【図９】
0003784163.tif 000010
【図１０】
0003784163.tif 000011
【図１１】
0003784163.tif 000012
【図１２】
0003784163.tif 000013
【図１３】
0003784163.tif 000014
【図１４】
0003784163.tif 000015
【図１５】
0003784163.tif 000016
【図１６】
0003784163.tif 000017
【図１７】
0003784163.tif 000018
【図１８】
0003784163.tif 000019