(57)【特許請求の範囲】
【請求項１】
下部電極（４）と上部電極（５）とその間にある誘電体層（６）とを備えた少なくとも１つのメモリコンデンサにして下部電極（４）がその下のバリアー層（７）とさらにその下のプラグ（２）とを介してシリコン基板（０）と導通している前記少なくとも１つのメモリコンデンサを配置したシリコン基板（０）を備える半導体記憶素子の製造方法であって、
バリアー層（７）をシリコン基板（０）上に形成されたプラグ（２）の上面を含む面上に被着させる第１のステップと、
上記第１のステップの後、上記メモリコンデンサを形成する前に、バリアー層（７）を、ハードマスク（８）で覆った部分を残し他の部分は除去するように構造化する第２のステップと、
を含む前記製造方法において、
上記第２のステップによって構造化されたバリアー層（７）と、構造化の後にその上方に残っているハードマスク（８）とを包埋層（９）に包埋する第３のステップと、
上記第３のステップの後、バリアー層（７）の上方に残っているハードマスク（８）とその上方にある包埋層（９）とを、バリアー層（７）の上面が露出するように化学的機械的研磨ステップにより除去する第４のステップと、
を含んでいることを特徴とする製造方法。
【請求項２】
化学的機械的研磨ステップをバリアー層（７）の表面で停止させることを特徴とする、請求項１に記載の製造方法。
【請求項３】
半導体記憶素子をＤＲＡＭまたはＦｅＲＡＭに使用することを特徴とする、請求項１または２に記載の製造方法。
【請求項４】
誘電体層（６）に対し強誘電材を使用することを特徴とする、請求項１、２、または３に記載の製造方法。
【請求項５】
バリアー層（７）を、
雰囲気からプラグ（２）への酸素の拡散を阻止する拡散バリアーとして構成する、
または、
接着層と組み合わせて接着層／拡散バリアー／接着層の積層構造をなす拡散バリアーサンドイッチとして構成することを特徴とする、請求項１ないし４のいずれか一つに記載の製造方法。
【請求項６】
接着層をＩｒ, ＩｒＯ2 ，またはＩｒＯから製造することを特徴とする、請求項５に記載の製造方法。
【請求項７】
ハードマスク（８）をＳｉＯ2 ，ＳｉＮ，またはＳｉＯＮから製造することを特徴とする、請求項１ないし６のいずれか一つに記載の製造方法。
【請求項８】
包埋層（９）を化学気相成長法によりＳｉＯ2 から製造することを特徴とする、請求項１ないし７のいずれか一つに記載の製造方法。
【請求項９】
シリコン基板（０）上に、絶縁層（１）を設け、絶縁層（１）をシリコン基板（０）上面から絶縁層（１）の上面まで貫通するように延びるプラグ（２）を形成し、絶縁層（１）の上面上およびプラグ（２）の上面上にバリアー層（７）を拡散バリアーとして設けることを特徴とする、請求項１ないし８のいずれか一つに記載の製造方法。
【発明の詳細な説明】
本発明は、米国特許第５４６４７８６号公報、米国特許第５５０６１６６号公報、および米国特許第５５８１４３６号公報から知られているような、請求項１の上位概念に記載の、半導体記憶素子の製造方法に関するものである。
【０００１】
さらに、ＷＯ９９／２７５８１からは、基板上に、接触プラグを内包させた絶縁層を設けることが知られている。次に、凹部を備えた誘電体を形成させ、この構造物の上にバリアー層を拡散バリアーとして設ける。その後、メモリコンデンサ用の下部電極層と、誘電体層と、上部電極層とを析出させる。これに引き続き、バッファ層を析出させる。バッファ層は前記構造物を覆い、残っている凹部を充填するものである。最後に、化学的機械的平面化ステップにおいてバッファ層をバリアー層に至るまで切除し、その後表面に露出しているバリアー層を除去する。
【０００２】
当該半導体記憶素子は、記憶媒体を備えた少なくとも１つのメモリコンデンサを有し、記憶媒体は強誘電性薄層または誘電率が高い薄層からなっている。この種の記憶媒体を使用する場合には焼きなましプロセスが必要で、すなわち高温で、化学的には８００℃のオーダーで、特にプロセスガスとしての酸素を含んだ酸素雰囲気で焼きなましを行なう必要がある。この場合、シリコン基板に対する接触部として用いるポリシリコン栓（いわゆるポリシリコンプラグ）の酸化という、雰囲気からプラグへの酸素の拡散による材料拡散プロセスは回避せねばならない。というのは、材料拡散プロセスは半導体記憶素子を損傷させ、或いは故障させることがあるからである。
【０００３】
材料拡散プロセスを阻止するため、拡散バリアーまたはこの種のバリアーのサンドイッチが接着層と組み合わせて使用される。接着層はたとえばＩｒ, ＩｒＯ2 ，ＩｒＯからなっている。以下ではこの構造物全体をバリアーまたはバリアー層と記すことにする。このバリアーは、メモリコンデンサとシリコン基板との間に配置される。すなわちバリアー層の上に、メモリコンデンサの下部電極と、典型的にはＰｔ, Ｒｕ, ＲｕＯ2 から成るいわゆるボトム電極とを被着させる。バリアー上での下部電極の最適な接着を保証するためには、バリアー層は可能な限り大きな平らな接触面を有していなければならない。さらに、接触抵抗はできるだけ小さい必要があるが、シリコン基板上での電極薄層の接着性は悪いのが通常である。
【０００４】
バリアー層は、プラズマで構造化するのは、構造転写に使用する化学的プロセスにおいて不十分なまたは不揮発性の化合物を形成するので、適切でない。このため従来では、特に層を物理的にスパッタリング切除することにより構造化を行なっていた。それ故、構造転写の際のマスク材に対する選択性が少なくなる。また、バリアー層がＩｒＯ2 から成っている場合には、この場合自由になる酸素が付加的に塗料を剥離させる。さらに、構造転写はＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）を著しく変化させ、および／または、レジストを側方へ後退させることにより、或いは除去が困難な再堆積物もしくはほとんど除去が不可能な再堆積物が、生成された構造物の側壁に堆積することにより、或いは両者の組み合わせにより、プロファイル傾斜部が生じる。
【０００５】
さらに、シリコン基板上へのメモリコンデンサの被着と関連して、誘電性の硬質マスクまたはハードマスクを使用することが知られている。この誘電性の硬質マスクまたはハードマスクはたとえばＳｉＯ2 ，ＳｉＮ，またはＳｉＯＮから成っている。このマスク層は基本的に侵食性が小さいので、このマスク層を用いてプロセスコントロールを行なうと、より高い選択性を実現できる。しかしながら、プラズマ構造化プロセスにおいて有利には物理的なスパッタリング切除の際にマスクが研磨されるため、マスク層の厚さを、選択性だけで厚さを設定する場合よりも肉厚に選定して、構造化される層への研磨部の転写を避けるようにしなければならない。構造転写を行なった後に残っているマスクをプラズマエッチングプロセスで除去すると、除去されるべきマスク層の厚さに相当する厚さを少なくとも持っているのが望ましい輪郭を、付加的に拡大させることになる。
【０００６】
この種の構造化プロセスは、たとえば米国特許第５４６４７８６号公報、米国特許第５５０６１６６号公報、および米国特許第５５８１４３６号公報から知られている。マスク層を切除するための湿式プロセスは、これに関連して構造物の付加的な等方性アンダーカットが生じるので、基本的に問題外である。
【０００７】
本発明の課題は、冒頭で述べた種類の方法において、メモリコンデンサの下部電極に対して最適に大きな表面または接着面を保証するような前記方法を提供することである。
【０００８】
この課題は、請求項１に記載の方法によって解決される。
【０００９】
本発明の有利な構成は従属項に記載されている。
【００１０】
換言すれば、本発明は、構造化されたバリアー層を、その上に残っているマスク層ともどもＣＶＤ（化学気相成長法）によりＳｉＯ2 のなかに完全に包埋し、つぎにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセスを行ない、有利にはバリアー層の接触表面上での研磨をストップさせて行なうことを提案するものである。これらのプロセスステップは、表面変化または接触面変化（ＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）とも呼ばれる）が最小であるようなバリアー層を保証し、より厳密には、構造転写用のハードマスクを使用することにより、垂直な側壁を生じさせる。これにより得られる広面積の平らな接触面（その上に被着される下部電極用の接触面）は、本発明に従ってＣＶＤ−ＳｉＯ2 とＳｉＯ2 −ＣＭＰとを組み合わせることにより、付加的な輪郭を生成させることなく形成され、低接触抵抗でのメモリコンデンサの最適な接着を保証する。
【００１１】
本発明による方法の他の利点は、バリアー層がその表面または接触面を除き、露出した接触面によって、これを取り囲むＳｉＯ2 層に包埋されていることである。この種のバリアー層埋設型構造は、本発明に従ってＣＶＤ−ＳｉＯ2 とＳｉＯ２−ＣＭＰとを用いて方法を実施することにより得られるものである。
【００１２】
次に、本発明の実施形態を図面を用いてより詳細に説明する。
【００１３】
図１は、半導体記憶素子の、メモリコンデンサの領域における概略横断面図である。
【００１４】
図２は、図１のバリアー層を製造するための従来の製造プロセスを概略的に示したもので、上半分は塗料被着後の方法を示すもの、下半分は構造転写を行なった後の方法を示すものである。
【００１５】
図３Ａおよび図３Ｂは、ハードマスク（硬質マスク）を使用した方法を説明する図である。
【００１６】
図３Ｃおよび図３Ｄは、ＣＶＤ−ＳｉＯ2 （図３Ｃ）とＳｉＯ2 −ＣＭＰ（図３Ｄ）とを用いた本発明による方法を説明する図である。
【００１７】
図１に概略的に示したように、たとえばＳｉＯ2 で被覆した基板０の上にして、そこに従来の態様で形成されたプラグ２の領域に、メモリコンデンサ３が配置されている。プラグ２はＰｏｌｙ−Ｓｉ, Ｗ等からなり、ＳｉＯ2 層１の表面まで延びている。メモリコンデンサ３は下部電極４、いわゆるボトム電極と、上部電極５、いわゆるトップ電極と、これらの間に配置され、強誘電性薄層または誘電率の高い薄層からなる誘電体６または記憶媒体とを有している。冒頭で述べた材料拡散の問題を解消するため、ＳｉＯ2 で被覆した基板の下部電極４と表面との間にバリアー層７が配置されている。
【００１８】
バリアー層７を生成させるための従来のプロセス工程を図２に概略的に示した。なお、基板は図示していない。これによれば、バリアー層７の表面に公知の態様で塗料マスク８が被着される。塗料マスク８は、そのマスク構造のために、一定の面拡がり（ＣＤ＝Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎで示した）を持っている。この配置構成は図２の上部に図示されている。図２の下部部分には、塗料マスク８を残したままバリアー層７を構造化した後の配置構成が図示され、これからわかるように、塗料マスク８の表面或いはＣＤはかなり変化しており、再堆積部８’により塗料マスクのエッジが斜めに落ちることが多い。同様に、塗料マスクの下にあるバリアー層７も、エッジが斜めに落ちて減少した平らな表面を示している。
【００１９】
この従来の方法によるバリアー層７の不都合なプロファイル傾斜は、図３Ａおよび図３Ｂに概略的に示したように、同様に８を付した硬質のマスク、いわゆるハードマスクによって回避される。なお図３Ａはエッチング前の配置状態を示したものであり、図３Ｂはエッチング後の配置状態を示したものである。図３Ｂによって明らかにしたプロセス過程に湿式プロセスを適用して、硬質のマスク８を除去すると、構造部の付加的な等方性アンダーカットが予想される。
【００２０】
この欠点は、本発明によれば、図３Ｃおよび図３Ｄに図示したようなプロセスコントロールによって回避される。図３Ｃによれば、構造化されたバリアー層７は、その上に残っているマスク層８とともにＣＶＤプロセスによってＳｉＯ2 のなかに包埋される。図中９がＳｉＯ2 包埋層である。その後、図３Ｄに示したように、研磨をストップさせてバリアー層７の表面でＣＭＰプロセスを行ない、このＣＭＰプロセスによりバリアー層７からハードマスク９が完全に切除され、広面積の平らな表面または接触面が残り、この平らな表面または接触面上に、次に被着されるべき、メモリコンデンサ３の電極層４を、付加的な輪郭を生成させることなく、優れた接着性で被着させることができる。
【図面の簡単な説明】
【図１】  半導体記憶素子の、メモリコンデンサの領域における概略横断面図である。
【図２】  図１のバリアー層を製造するための従来の製造プロセスを概略的に示したもので、上半分は塗料被着後の方法を示すもの、下半分は構造転写を行なった後の方法を示すものである。
【図３】  ＡおよびＢは、ハードマスク（硬質マスク）を使用した方法を説明する図であり、ＣおよびＤは、ＣＶＤ−ＳｉＯ2 （図３Ｃ）とＳｉＯ2 −ＣＭＰ（図３Ｄ）とを用いた本発明による方法を説明する図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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