(57)【特許請求の範囲】
【請求項１】
通常動作モードとテストモードとを有する半導体記憶装置であって、
複数のメモリと、
前記複数のメモリに対応する複数の制御信号を生成して前記複数のメモリにそれぞれ供給するとともに、前記メモリのいずれかを選択し、その選択されたメモリからデータを読出すように前記メモリを制御する制御手段と、
前記選択されたメモリからデータが読出されている最中に、前記テストモードでは前記メモリのうち少なくとも前記制御手段によって選択されていないメモリに供給される制御信号を外部に出力する出力手段とを備える半導体記憶装置。
【請求項２】
前記出力手段は、前記テストモードにおいてさらに、前記選択されたメモリに供給される制御信号をも外部に出力する、請求項１に記載の半導体記憶装置。
【請求項３】
複数の出力端子と、
前記テストモードにおいては、前記選択されたメモリから同時に読出された複数個のデータに基づき、そのデータの個数よりも少なく、かつ、前記出力端子の個数よりも少ない個数のデータを生成し、その生成したデータを前記複数の出力端子のうち対応する出力端子に供給するデータ縮退手段とをさらに備え、
前記出力手段は前記テストモードにおいて前記選択されていないメモリに供給される制御信号を前記対応する出力端子以外の出力端子に供給する、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
通常動作モードとテストモードとを有する半導体記憶装置であって、
メモリと、
前記メモリを制御する制御手段と、
前記通常動作モードにおいては前記メモリからのデータを外部に出力する複数の出力端子と、
前記通常動作モードにおいて前記メモリからのデータをそのまま前記複数の出力端子から外部に出力する一方、前記テストモードにおいては前記メモリから同時に読出された複数個のデータに基づきそのデータの個数よりも少なく、かつ、前記出力端子の個数よりも少ない個数のデータを生成し、その生成されたデータとともに、前記制御手段から前記メモリに供給される制御信号をも前記複数の出力端子から外部に出力する出力手段とを備える半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、さらに詳しくは、通常動作モードおよびテストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、汎用ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という。）の動作速度を高速化するため、ＤＲＡＭと高速スタティックランダムアクセスメモリ（以下「ＳＲＡＭ」という。）を１チップに集積させた図１１に示されるキャッシュＤＲＡＭ（以下「ＣＤＲＡＭ」という。）や、複数バンク構成にしてチップ内部をインタリーブ方式で動作させるようにした図１２に示されるシンクロナスＤＲＡＭ（以下「ＳＤＲＡＭ」という。）が開発されるに至った。しかし、それらのＣＤＲＡＭやＳＤＲＡＭがデータ入出力中において、それぞれ、ＤＲＡＭとＳＲＡＭ間のデータの受渡しや、データ入出力をしていないバンクの動作（以下、これらのデータ受渡しやバンクの動作を「バックグラウンド動作」という。）を正常に行なっているか否かの確認は、従来、チップに針をあてて、対応する制御信号をモニタする必要があった。
【０００３】
【発明が解決しようとする課題】
しかし、アセンブリ後のチップでは、針をあてることができないため、バックグラウンド動作を制御する制御信号をモニタすることができず、アセンブリ後のチップにおいてバックグラウンド動作が正常に行なわれているか否かをテストし、あるいはバックグラウンド動作の不良解析をすることは困難であるという問題点を有していた。
【０００４】
この発明は上記のような問題点を解消するためになされたもので、その目的は、アセンブリ後のチップにおいてもバックグラウンド動作のテストや不良解析が可能な半導体記憶装置を提供することである。
【０００５】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、通常動作モードとテストモードとを有し、複数のメモリと、制御手段、出力手段を備える。制御手段は、複数のメモリに対応する複数の制御信号を生成して複数のメモリにそれぞれ供給するとともに、メモリのいずれかを選択し、その選択されたメモリからデータを読出すようにメモリを制御する。出力手段は、選択されたメモリからデータが読出されている最中に、テストモードではメモリのうち少なくとも制御手段によって選択されていないメモリに供給される制御信号を外部に出力する。
【０００６】
請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置であって、その出力手段がテストモードにおいてさらに、選択されたメモリに供給される制御信号をも外部に出力するものである。
【０００７】
請求項３に係る半導体記憶装置は、請求項１または２に記載の半導体記憶装置であって、複数の出力端子とデータ縮退手段とをさらに備える。出力手段はテストモードにおいて、選択されていないメモリに供給される制御信号を出力端子に供給するものである。また、データ縮退手段は、選択されたメモリから同時に読出された複数個のデータに基づき、そのデータの個数よりも少なく、かつ、出力端子の個数よりも少ない個数のデータを生成し、その生成したデータを複数の出力端子のうち対応する出力端子に供給する。
【０００８】
請求項４に係る半導体記憶装置は通常動作モードとテストモードとを有し、メモリと、メモリを制御する制御手段、複数の出力端子および出力手段を備える。ここで、出力端子は、通常動作モードにおいてはメモリからのデータを外部に出力する。また、出力手段は、通常動作モードにおいてメモリからのデータをそのまま複数の出力端子から外部に出力する一方、テストモードにおいてはメモリから同時に読出された複数個のデータに基づきそのデータの個数よりも少なく、かつ、出力端子の個数よりも少ない個数のデータを生成し、その生成されたデータとともに、制御手段からメモリに供給される制御信号をも複数の出力端子から外部に出力する。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１によるＣＤＲＡＭの全体構成を示すブロック図である。図１のように、このＣＤＲＡＭは、図１１に示される従来のＣＤＲＡＭの構成と同様に、ＤＲＡＭ２と、ＳＲＡＭ４と、ＤＲＡＭ２を制御するＤＲＡＭ制御回路８と、ＳＲＡＭ４を制御するＳＲＡＭ制御回路６と、ＳＲＡＭ４とＤＲＡＭ２との間でデータを転送するデータ転送バッファＤＴＢＷ，ＤＴＢＲと、入力信号が有効である場合にはデータバスを繋げるスイッチ回路１２，１６，１８，２２と、入出力端子１１と、入出力端子１１に接続された入出力バッファ１０とを備える。ＣＤＲＡＭはさらに、通常動作モード時にはリードデータ転送バッファＤＴＢＲまたはＳＲＡＭ４から読出されたデータをそのまま入出力バッファ１０を介して入出力端子１１に出力する一方、テストモード時には縮退させたデータと制御信号とを同時に入出力バッファ１０を介して入出力端子１１に出力する出力回路２４を備える。
【００１７】
ここで、出力回路２４の具体的構成の一例が図３に示される。図３の出力回路２４は、信号選択回路３２と論理積回路３３と排他的論理和回路３４からなる。この信号選択回路３２は、１個のＰチャネルＭＯＳトランジスタ３５と１個のＮチャネルＭＯＳトランジスタ３６から構成される。ここで、この出力回路２４の動作を説明する。まず通常動作モード時には、信号φｔｍとして“Ｌ”が出力回路２４へ入力されるが、これにより信号選択回路３２の中のＰチャネルＭＯＳトランジスタ３５のみがオンとなって、読出データバスと入出力バッファ１０が接続され、データがそのまま入出力バッファ１０へ出力される。また、このとき論理積回路３３の出力は、常に０となるので排他的論理和回路３４は、結果として読出データバスｒｂ０からのデータをそのままデータＤＱ０として入出力バッファ１０へ出力することになる。一方、テストモード時には、信号φｔｍとして“Ｈ”が出力回路２４へ入力され、これにより信号選択回路３２の中のＮチャネルＭＯＳトランジスタ３６のみがオンとなり制御信号が入出力バッファ１０へ出力される。また、このとき、論理積回路３３は、読出されたデータをそのまま出力することになるので、排他的論理和回路３４は各読出データバスｒｂ０〜ｒｂ１５を通して入力された１６ビットのデータがすべて一致すれば１ビットの０の信号を、一致しなければ同じく１ビットの１の信号を出力することになる。ここで、１６ビットのデータを１ビットに縮退することは、伝達する情報量を減少させることになるが、たとえば書込んだ１６ビットの０のデータが誤りなく０と出力されるか否かなど、少なくともデータ入出力が正常に行なわれているかどうかを確認できる点で意義がある。
【００１８】
一方、図１において、ライトデータ転送バッファＤＴＢＷは、ＳＲＡＭ４または入出力バッファ１０からのデータをＤＲＡＭへ転送し、リードデータ転送バッファＤＴＢＲはＤＲＡＭ２からのデータをＳＲＡＭ４または入出力バッファ１０へ転送する。また、ＳＲＡＭ制御回路６は、ＳＲＡＭ４からデータを入出力バッファ１０へ転送させるためのＳＲＡＭリード制御信号ＳＲ、または入出力バッファ１０からライトデータをＳＲＡＭ４へ転送させるためのＳＲＡＭライト制御信号ＳＷをＳＲＡＭ４へ供給する。さらにＳＲＡＭ制御回路６は、ＳＲＡＭ４からライトデータ転送バッファＤＴＢＷへデータを転送させるためのバッファライト転送制御信号ＢＷＴをスイッチ回路１２へ、リードデータ転送バッファＤＴＢＲからＳＲＡＭ４および入出力バッファ１０へデータを転送させるためのバッファリード転送＆リード制御信号ＢＲＴＲをリードデータ転送バッファＤＴＢＲおよびスイッチ回路２２へ、リードデータ転送バッファＤＴＢＲからＳＲＡＭ４へデータを転送させるためのバッファリード転送制御信号ＢＲＴをスイッチ回路２２へ、それぞれ供給する。
【００１９】
さらに、ＤＲＡＭ制御回路８は、ＤＲＡＭ２を活性化させるＤＲＡＭアクティブ制御信号ＡＣＴまたはＤＲＡＭ２をプリチャージさせるためのプリチャージ開始信号ＰＣＧをＤＲＡＭ２へ、ライトデータ転送バッファＤＴＢＷからＤＲＡＭ２へデータを転送させるためのＤＲＡＭライト転送制御信号ＤＷＴをスイッチ回路１６へ、ＤＲＡＭ２からリードデータ転送バッファＤＴＢＲへデータを転送させるためのＤＲＡＭリード転送制御信号ＤＲＴをスイッチ回路１８へ、それぞれ供給する。
【００２０】
次に、この発明の実施の形態１によるＣＤＲＡＭの動作を説明する。まず、通常動作モードの場合を図２のタイミング図において説明すると、図２のｔ１で図２（ｂ）に示されるアドレスステータス信号ＡＤＳ♯がアサートすることによりＣＤＲＡＭは外部アドレスを取込み、アクセスサイクルは開始する。図２（ｃ）に示される入力信号ＢＬＡＳＴ♯はデータ入出力の終わりを示す信号であり、図２（ｄ）に示される出力信号ＢＲＤＹ♯はデータを入出力する準備が完了したことを示す。ｔ１の１クロックの間でＣＤＲＡＭは入力アドレスがＳＲＡＭ４に対してキャッシュミスかヒットかまたはＤＲＡＭ２に対してページヒットかミスかであるかを判断する。図２ではキャッシュミスおよびページミスの場合であり、ｔ２でＤＲＡＭ制御回路８からＤＲＡＭ２へプリチャージ開始信号ＰＣＧが発生しＤＲＡＭ２のプリチャージが開始される。同時にＳＲＡＭ制御回路６からのバッファライト転送制御信号ＢＷＴがアクティブになり、ＳＲＡＭ４からライトデータ転送バッファＤＴＢＷにデータが転送され、ＳＲＡＭ４からＤＲＡＭ２へデータを転送するコピーバック動作が開始される。ｔ４でＤＲＡＭ制御回路８からのＤＲＡＭアクティブ制御信号ＡＣＴが出力され、ＤＲＡＭ２がアクティブ状態になる。ｔ５でＤＲＡＭ２のコラム系が動きだし、ＤＲＡＭリード転送制御信号ＤＲＴがスイッチ回路１８に供給されるとＤＲＡＭ２からリードデータ転送バッファＤＴＢＲへデータが転送される。リードデータ転送バッファＤＴＢＲへのデータ転送が完了したｔ７でＳＲＡＭ制御回路６からバッファリード転送＆リード制御信号ＢＲＴＲが発生されリードデータ転送バッファＤＴＢＲからＳＲＡＭ４へのデータ転送および、データの出力が行なわれる。同時にｔ７ではコピーバックのためにＤＲＡＭ２がプリチャージを開始する。さらにｔ８，ｔ９，ｔ１０でＳＲＡＭ制御回路６のＳＲＡＭリード制御信号ＳＲによりＳＲＡＭ４からデータを出力している間に、ＤＲＡＭ２はＤＲＡＭ制御回路８の制御信号によりｔ９でアクティブ状態になりｔ１０でライトデータ転送バッファＤＴＢＷのデータ（ＳＲＡＭからのデータ）をＤＲＡＭ２へ転送する。つまり、データ出力の間にＤＲＡＭ２へのコピーバックが完了する。このようにＣＤＲＡＭは通常動作においてＳＲＡＭリードのオペレーションのバックグラウンドでデータの転送やＤＲＡＭ２の読出しあるいは書込動作を行なっている。
【００２１】
一方、出力回路２４に“Ｈ”の信号φｔｍが入力されることによって生ずるテストモードにおいて、出力回路２４は、ＳＲＡＭ４またはＤＲＡＭ２から読出される１６ビットのデータを１ビットに縮退し、それを入出力バッファ１０を介して入出力端子１１にデータＤＱ０として出力する。そして同時に、出力端子１１へデータＤＱ１−１５として制御信号を外部に出力する。
【００２２】
以上のようにこの実施の形態１によれば、テストモード時に制御信号を出力端子から出力させることにより、データ入出力時にバックグラウンド動作可能な半導体記憶装置がアセンブリされた後においても、チップ内部のバックグラウンド動作をモニタすることが可能である。したがって、アセンブリ後のテストにおいて不良原因解析の効率が上がる。
【００２３】
なお、マイクロプロセッサの内部処理性能を外部から測定する技術は、「特開平４−２８０３２７」に開示されている。上記技術はマイクロプロセッサの命令解析手段の制御信号を外部データバス外の性能測定信号測定用外部回路に出力させるものである。すなわち、性能測定信号測定用の外部出力端子が必要になる。これに対し本発明は、半導体記憶装置に関し、半導体記憶装置の制御信号を出力することにより内部の各回路の動作をモニタするものである。さらに本発明はデータを縮退させて出力させることによって出力端子を余らせ、そこに制御信号を出力させるものであるため、余分の出力端子を設ける必要がないという効果を奏する。
【００２４】
［実施の形態２］
図４は、この発明の実施の形態２によるＳＤＲＡＭの全体構成を示すブロック図である。図４のようにこのＳＤＲＡＭは、図１２に示される２バンクを有する従来のＳＤＲＡＭの構成すなわち、バンクＢ０とバンクＢ１の２つのバンクと、バンクＢ０を制御するバンク制御回路４６と、バンクＢ１を制御するバンク制御回路４８と、入出力端子１１と、入出力バッファ１０とを備える。ＳＤＲＡＭはさらに、通常動作モード時には、バンクＢ０，Ｂ１からのそのままのデータを入出力バッファ１０に出力し、テストモード時には縮退させたデータと制御信号とを入出力バッファ１０に出力する出力回路２４を備える。ここで、出力回路２４の具体的構成としては、上記実施の形態１におけるものと同様な図３の構成が考えられる。
【００２５】
また、バンク制御回路４６，４８の各々は、バンクＢ０，Ｂ１から入出力バッファ１０へデータを転送させるリード信号ＲＥＡＤ、バンクを活性化させるバンクアクティブ信号ＡＣＴ、ロウアドレスストローブ信号／ＲＡＳなどを対応するバンクＢ０，Ｂ１へ供給するものである。
【００２６】
次に、この発明の実施の形態２によるＳＤＲＡＭの動作を説明する。ここでまず、通常動作モードの場合を図５のタイミング図において説明する。図５はバースト長が８の書込動作のタイミング図を示すものであるが、システムクロック信号ＣＬＫの立上がりエッジで外部からの制御信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号、データなど）が取込まれる。アドレス信号は行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多重化されて与えられる。書込動作時において、ロウアドレスストローブ信号／ＲＡＳがクロック信号ＣＬＫの立上がりエッジにおいて活性状態の“Ｌ”にあればそのときのアドレス信号が行アドレス信号Ｘとして取込まれる。さらにクロック信号ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル／ＷＥがともに活性状態の“Ｌ”であれば、列アドレス信号Ｙが取込まれるとともに、そのときに与えられていたデータＤＱ０が最初の書込データとして取込まれる。プリチャージ動作は、クロック信号の立上がりエッジにおいて（／ＲＡＳ，／ＣＡＳ，／ＷＥ）＝（“Ｌ”，“Ｈ”，“Ｌ”）であってかつ、バンクアドレスＢＡによりバンクを選択して開始される。図５では、バンクＢ０がデータを書込動作中（ｔ４〜ｔ１１）にバンクＢ１が活性化し（ｔ９）、バンクＢ１がデータを書込動作中（ｔ１２〜ｔ１９）にバンクＢ０がプリチャージを開始（ｔ１３）している。一方、内部信号ｉｎｔ／ＲＡＳ０，ｉｎｔ／ＲＡＳ１はそれぞれバンクＢ０とバンクＢ１のロウ系の制御信号でありバンクが活性状態（／ＲＡＳ＝“Ｌ”，／ＣＡＳ＝／ＷＥ＝“Ｈ”）になったときに内部信号ｉｎｔ／ＲＡＳが“Ｌ”にセットされ、プリチャージコマンド（／ＲＡＳ＝／ＷＥ＝“Ｌ”，／ＣＡＳ＝“Ｈ”）が入力したときに“Ｈ”にリセットされる。このように、ＳＤＲＡＭではあるバンクがデータを入出力中に、他のバンクは活性化やプリチャージなどの動作を行なう。
【００２７】
ここで、信号φｔｍとして“Ｌ”が出力回路２４に入力されたとき（通常動作モード時）にはデータＤＱ０−１５にはそれぞれに対応したリードバスのデータが出力される。
【００２８】
一方、テストモードにおいては、信号φｔｍとして出力回路２４に“Ｈ”が入力されることにより出力回路２４は実施の形態１の場合と同様に１６ビットのデータを１ビットに縮退してデータＤＱ０として出力し、制御信号をデータＤＱ１−１５として出力する。
【００２９】
なお、以上の説明は、２バンク構成のＳＤＲＡＭの例であるが、３バンク以上のＳＤＲＡＭでも本発明を適用することができる。
【００３０】
以上のようにこの実施の形態２によれば、テストモード時にそれぞれのバンクの制御信号を外部に出力することにより、データ入出力中においてデータ入出力をしていない他のバンクのバックグラウンド動作をモニタすることができる。したがって、この場合においてもアセンブリ後のテストにおいて不良原因解析の効率を上げることができる。
【００３１】
［実施の形態３］
図６は、この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。図６に示されるように、このＳＤＲＡＭはメモリ部５２とメモリ部５２内のビット線対を選択するコラムデコーダ５４とメモリ部５２内のワード線を選択するロウデコーダ５６とを備える。
【００３２】
このＳＤＲＡＭはまた、入力端子５９から入力された外部アドレス信号に応答してロウデコーダ５６にロウアドレス信号、コラムデコーダ５４にコラムアドレス信号、バーストアドレスカウンタ６６にバースト開始アドレス信号、内部アドレスカウンタデコーダ７２に内部アドレス信号をそれぞれ供給するアドレスバッファ５８と、バースト開始アドレス信号を受取って連続するデータのアドレスをコラムデコーダ５４などに出力するバーストアドレスカウンタ６６と、リフレッシュ信号ＲＥＦＥを受けてリフレッシュ用アドレス信号をロウデコーダ５６などに出力するリフレッシュカウンタ６８とを備える。
【００３３】
なお、バーストアドレスカウンタが受取るバースト開始アドレスと開始アドレス以降において内部でインクリメントされるバーストアドレスの関係についていくつかの例を示すと表１のようになる。
【００３４】
【表１】
0003746319.tif 000002
【００３５】
一方、リフレッシュカウンタ６８は、リフレッシュサイクル時には外部から与えられるアドレスは無視し、リフレッシュカウンタ６８のアドレス信号をロウデコーダ５６に出力する。そして１行のリフレッシュが終了すると、リフレッシュカウンタ６８は次のアドレスに備えてカウントアップされる。
【００３６】
さらに、このＳＤＲＡＭは、アドレスバッファ５８からカウンタを指定するアドレス信号を受取り、対応するカウンタに付随するスイッチ回路７６を介してカウンタ値データバス７８へ内部アドレス信号を転送せしめる内部アドレスカウンタデコーダ７２と、メモリ部５２からのデータを出力バッファ６２へ出力する一方、コマンド入力端子７１に内部アドレス信号を出力端子６３から出力させるコマンドが入力された場合には、カウンタ値データバス７８から内部アドレス信号を出力端子６３に出力させる内部カウンタ出力制御回路７４と、クロック信号ＣＬＫをトリガにしてデータなどを出力させるクロックバッファ６４とを備える。ただし、上記内部カウンタ出力制御回路７４は、内部アドレス信号を出力端子６３から出力させるコマンドが入力されたとき、メモリ部５２からのデータを出力バッファ６２が出力中であれば、そのデータの出力完了後にカウンタ値データバス７８から内部アドレス信号を出力バッファ６２へ出力する。
【００３７】
図７はＳＤＲＡＭのリードオペレーションおよびオートリフレッシュのタイミング図である。この実施の形態では内部アドレスカウンタ値を出力するコマンドは（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）＝（“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”）および、バーストアドレスカウンタかリフレッシュカウンタを指定するアドレスである。図７において、リードサイクル中のｔ９にバーストアドレスカウンタ値を出力させるコマンドを入力することによって、ｔ１２にバーストアドレスカウンタ値Ｂａを出力している。さらにｔ１４で開始するリフレッシュサイクルにおいて、ｔ１６でリフレッシュカウンタ値を出力させるコマンドを入力することにより、ｔ１８でリフレッシュカウンタ値Ｒａを出力端子６３から出力している。
【００３８】
なお、以上においては内部アドレスカウンタが２個の場合を説明したが、本発明は内部アドレスカウンタが３個以上の半導体記憶装置にも当てはまり、上記３個以上の内部アドレス信号を各々出力することができる。
【００３９】
以上のように、この実施の形態３によれば、内部アドレス信号を出力させるコマンドおよび特定アドレスを入力することにより、内部アドレス信号を選択的に外部に出力でき、内部アドレスカウンタが正常に動作しているかをテストすることができる。また、さらに、この実施の形態３によれば、入出力を外部クロック６５に同期させていることから内部アドレス信号はクロック信号ＣＬＫをトリガにして出力され、かつその外部クロック６５からの次のクロック信号ＣＬＫをトリガとして出力を切ることができるため、内部アドレス信号を出力後に、改めてその出力を切るコマンドを入力する必要がない。
【００４０】
［実施の形態４］
図８は、この発明の実施の形態４によるＤＲＡＭの全体構成を示すブロック図である。図８のように、このＤＲＡＭは、メモリ部５２とメモリ部５２内のビット線対を選択するコラムデコーダ５４とメモリ部５２内のワード線を選択するロウデコーダ５６とを備える。
【００４１】
このＤＲＡＭは、またリフレッシュ信号を受けて内部アドレス信号を出力回路９４およびアドレスバッファ９２に供給するアドレスカウンタ９９と、外部アドレスまたは内部アドレス信号を受けてコラムデコーダ５４およびロウデコーダ５６へ内部アドレス信号を供給するアドレスバッファ９２と、出力端子６３と、出力バッファ６２と、通常動作モードにおいてはメモリ部５２から読出されたデータをそのまま出力バッファ６２へ出力する一方、テストモードにおいてはアドレスカウンタ９９から供給される内部アドレス信号が上記出力端子６３の個数より多い場合にはその出力端子６３の個数以下の個数ずつの信号に分割して、その分割した信号を順次出力バッファ６２を介して出力端子６３に出力する出力回路９４とを備える。
【００４２】
ここで、出力回路９４の具体的構成は図９に示される。図９のように出力回路９４は４つの分割出力回路９５から構成され、それぞれの分割出力回路９５は１つのＰチャネルＭＯＳトランジスタと２つのＮチャネルＭＯＳトランジスタからなる。ここで信号φｃｍとして“Ｌ”の信号が入力されるとＰチャネルＭＯＳトランジスタがオンになり、通常動作モードとして読出データバスと出力バッファ６２が接続されてメモリ部５２からデータがそのまま出力端子６３へ出力される。一方、信号φｃｍとして“Ｈ”の信号が入力されると、テストモードとなり、読出データバスと出力バッファ６２の接続がＰチャネルＭＯＳトランジスタがオフとなることによって閉ざされる。そしてこのとき信号φ１，φ２として“Ｈ”が順次入力されることによって、ＮチャネルＭＯＳトランジスタが順にオンとなり分割された内部信号が順次出力バッファ６２へ出力される。
【００４３】
以上の構成を有する本発明について、図８においては、４個の出力端子６３から８ビットの内部アドレス信号を出力させる例を示している。
【００４４】
次に、この具体的な例における本発明の動作を図１０のタイミング図を使って説明する。信号φｃｍ，φ１，φ２はそれぞれ図１０（ａ）に示されるクロック信号ＣＬＫによって制御されるが、図１０（ｂ）のように信号φｃｍが“Ｈ”となると、上記のようにテストモードとなる。そして図１０（ｃ）に示されるようにその後信号φ１が“Ｈ”となるとＮチャネルＭＯＳトランジスタ９７がオンになり、図１０（ｄ），（ｇ）のように内部信号ｉｎｔＡ０−３が出力バッファ６２へ出力される。そして図１０（ｅ）に示されるように信号φ１が“Ｈ”となった後信号φ２が“Ｈ”となることによって、ＮチャネルＭＯＳトランジスタ９８がオンとなり、図１０（ｆ），（ｇ）のように内部信号ｉｎｔＡ４−７が出力バッファ６２へ出力される。
【００４５】
以上のように、この実施の形態４によれば出力端子の個数以上の内部アドレス信号を外部に出力させることができる。なお、上記の例では制御信号を２分割した場合であるが、３分割以上をすることにより、多数からなる制御信号を外部に出力させることができる。
【００４６】
また、上記内部アドレス信号を次の内部アドレス信号がメモリ部５２に供給されるまでに、出力端子６３から出力することとすれば、メモリ部５２へ供給されている内部アドレス信号を同時に外部モニタできる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＣＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１に示されたＣＤＲＡＭの通常動作モードにおける動作を示すタイミング図である。
【図３】  図１中の出力回路の具体的な構成を示す回路図である。
【図４】  この発明の実施の形態２によるＳＤＲＡＭの全体構成を示すブロック図である。
【図５】  図４に示されたＳＤＲＡＭの通常動作モードにおける動作を示すタイミング図である。
【図６】  この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。
【図７】  図６に示されたＳＤＲＡＭの動作を示すタイミング図である。
【図８】  この発明の実施の形態４によるＤＲＡＭの全体構成を示すブロック図である。
【図９】  図８中の出力回路の具体的な構成を示す回路図である。
【図１０】  図８に示されたＤＲＡＭのテストモードにおける動作を示すタイミング図である。
【図１１】  従来のＣＤＲＡＭの全体構成を示すブロック図である。
【図１２】  ２バンクを有する従来のＳＤＲＡＭの全体構成を示すブロック図である。
【符号の説明】
２  ＤＲＡＭ、４  ＳＲＡＭ、６  ＳＲＡＭ制御回路、８  ＤＲＡＭ制御回路、１０  入出力バッファ、１１  入出力端子、１２，１６，１８，２２，７６スイッチ回路、ＤＴＢＷ  ライトデータ転送バッファ、ＤＴＢＲ  リードデータ転送バッファ、２４，９４  出力回路、３２  信号選択回路、３３  論理積回路、３４  排他的論理和回路、３５，９６  ＰチャネルＭＯＳトランジスタ、３６，９７，９８  ＮチャネルＭＯＳトランジスタ、Ｂ０，Ｂ１  バンク、４６，４８  バンク制御回路、５２  メモリ部、５４  コラムデコーダ、５６  ロウデコーダ、５８  アドレスバッファ、５９  入力端子、６０  出力データアンプ、６２  出力バッファ、６３  出力端子、６４  クロックバッファ、６６  バーストアドレスカウンタ、６８  リフレッシュカウンタ、７０  コマンド入力バッファ、７１  コマンド入力端子、７２  内部アドレスカウンタデコーダ、７４  内部カウンタ出力制御回路、７８  カウンタ値データバス、９２  アドレスバッファ、９５  分割出力回路、９９  アドレスカウンタ。
【図１】
0003746319.tif 000003
【図２】
0003746319.tif 000004
【図３】
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【図４】
0003746319.tif 000006
【図５】
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【図６】
0003746319.tif 000008
【図７】
0003746319.tif 000009
【図８】
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【図９】
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【図１０】
0003746319.tif 000012
【図１１】
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【図１２】
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