(57)【特許請求の範囲】
【請求項１】
外部から供給される入力信号と当該入力信号を入力する装置とを同期させるために用いられる同期検出回路であって、
上記入力信号に所定の周期で含まれる信号パターンを検出して当該検出信号パターンに基づいてパルス信号を生成するパルス信号生成手段と、
制御信号に同期して動作して上記入力信号に含まれる信号パターンに対応する周期を有する第1の内部同期信号を出力する第1の内部同期信号生成手段と、
上記パルス信号に同期して動作して上記入力信号に含まれる信号パターンに対応する周期を有する第2の内部同期信号を出力する第2の内部同期信号生成手段と、
上記パルス信号と上記第1の内部同期信号とを入力して上記パルス信号が上記第1の内部同期信号と同期して供給されているか否かを示す第1の位相差信号を出力する第1の位相比較手段と、
上記パルス信号と上記第2の内部同期信号とを入力して上記パルス信号が上記第2の内部同期信号と同期して供給されているか否かを示す第2の位相差信号を出力する第2の位相比較手段と、
上記第1の内部同期信号を計数して当該計数値が第1の値に達すると第1の非同期検出信号を出力する第1の計数手段と、
上記パルス信号と上記第2の内部同期信号との同期を示す上記第2の位相差信号を計数して当該計数値が上記第1の値よりも小さい第2の値に達すると第2の非同期検出信号を出力する第2の計数手段と、
上記第1の非同期検出信号又は上記第2の非同期検出信号に応答して上記制御信号を生成して上記パルス信号に同期して上記第1の内部同期パルス信号生成手段に供給する制御信号供給手段と、
を有し、
上記第1の計数手段の計数値が、上記パルス信号と上記第1の内部同期信号との同期を示す上記第1の位相差信号によりクリアされ、
上記第2の計数手段の計数動作が、上記第1の計数手段の計数値が上記第1の値よりも小さい第3の値に達すると開始され、
上記制御信号に応答して上記パルス信号生成手段により検出された上記信号パターンに上記第1の内部同期信号を同期させる同期検出回路。
【請求項２】
上記第1の内部同期信号を上記入力信号を入力する装置の内部同期信号として供給する請求項1に記載の同期検出回路。
【請求項３】
上記第1の内部同期信号生成手段が、上記制御信号によりリセットされて供給されるクロック信号を分周して上記第1の内部同期信号を生成する第1の分周回路を有し、
上記第2の内部同期信号生成回路が、上記パルス信号によりリセットされて供給されるクロック信号を分周して上記第2の内部同期信号を生成する第2の分周回路を有する、
請求項1乃至3の何れかに記載の同期検出回路。
【請求項４】
上記第3の値を可変とするための第1のしきい値設定手段を有する請求項1乃至3の何れかに記載の同期検出回路。
【請求項５】
上記第2の値を可変とするための第2のしきい値設定手段を有する請求項1乃至4の何れかに記載の同期検出回路。
【請求項６】
上記第1の値が整数8であり、第2の値が整数2である請求項1乃至3の何れかに記載の同期検出回路。
【請求項７】
上記第1及び第2の計数手段がそれぞれカウンタ回路を含む請求項1乃至6の何れかに記載の同期検出回路。
【請求項８】
上記入力信号が映像信号であり、上記パルス信号が上記映像信号のフレームパルスである請求項1乃至7の何れかに記載の同期検出回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えばＭＵＳＥ方式の映像信号のフレーム同期を検出する同期検出回路に関する。
【０００２】
【従来の技術】
現在、衛星放送等において、高品位テレビジョン（ＨＤＴＶ）方式が実用化されている。ＨＤＴＶ方式の映像信号を放送する場合、ＨＤＴＶ方式の映像信号をＭＵＳＥ方式により帯域圧縮し、伝送する。
ＭＵＳＥ方式により帯域圧縮され、伝送された映像信号（ＭＵＳＥ信号）を受信して帯域伸長するＭＵＳＥデコーダにおいては、ＭＵＳＥデコーダ内部の帯域伸長回路等と、伝送されてきたＭＵＳＥ信号とのフレーム同期をとる必要がある。
【０００３】
ＭＵＳＥデコーダ（帯域伸長回路等）とＭＵＳＥ信号とのフレーム同期をとるためには、ＭＵＳＥデコーダの内部のフレーム同期信号と、ＭＵＳＥ信号のフレームパルスとの同期の確立および同期外れを検出する必要がある。このような用途に用いられるフレーム同期検出回路としては、例えば「ＭＵＳＥ受信機用クロック同期回路（萬他、１９８５年テレビジョン学会全国大会予稿集１３−１６、頁３７７〜頁３７８）」（文献１）に開示されたものが知られている。
【０００４】
文献１に開示されたフレーム同期検出回路は、ＭＵＳＥデコーダで生成された同期信号と、ＭＵＳＥ信号に含まれるフレームパルスとが連続してＭＵＳＥ信号８フレーム以上、一定の値、例えば±１クロックより小さい場合にフレーム同期の同期確立を検出する。また、文献１に開示されたフレーム同期検出回路は、同期確立を検出した後には、連続して８フレーム以上、同期信号とフレームパルスの位相差が一定の値よりも大きい場合にフレーム同期の同期外れを検出する。
【０００５】
【発明が解決しようとする課題】
しかしながら、文献１に開示された従来のフレーム同期検出回路を用いたＭＵＳＥデコーダにおいては、一度フレーム同期外れを検出するまで、いかなる場合も新たに入力されたＭＵＳＥ信号に同期しないという問題がある。
例えば、従来のフレーム同期検出回路を用いてフレーム同期の確立を検出してＭＵＳＥ信号を帯域伸長する場合において、受信する放送のチャネル切り換が発生して入力映像信号（ＭＵＳＥ信号）が切り替わっても、元のＭＵＳＥ信号との同期外れを検出するまで、最低、ＭＵＳＥ信号８フレーム分の時間が必要となる。したがって、ＭＵＳＥ信号が切り替わった後、最低８フレーム分のＭＵＳＥ信号を帯域伸長できず、その間に得られる映像に乱れが生じてしまうという問題がある。
【０００６】
フレーム同期の確立を速く検出するためには、同期外れの検出および再同期の検出までのフレーム数を少なくすればよい。しかしながら、このフレーム数を少なくすると、受信したＭＵＳＥ信号にランダムノイズが乗っている場合等に、同期外れの検出が頻発してしまうという問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされたものであり、チャネル切り換え等が発生して入力信号の入り替えがあった場合に、新たな入力信号との再同期の検出を速やかに行うことができる可能な同期検出回路を提供することを目的とする。
また、本発明は、再同期の速やかな検出が可能にもかかわらず、入力信号にランダムノイズ等が乗っている場合であっても、不必要な同期外れの検出を頻発することがない同期検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の同期検出回路は、外部から供給される入力信号と当該入力信号を入力する装置とを同期させるために用いられる同期検出回路であって、上記入力信号に所定の周期で含まれる信号パターンを検出して当該検出信号パターンに基づいてパルス信号を生成するパルス信号生成手段と、制御信号に同期して動作して上記入力信号に含まれる信号パターンに対応する周期を有する第1の内部同期信号を出力する第1の内部同期信号生成手段と、上記パルス信号に同期して動作して上記入力信号に含まれる信号パターンに対応する周期を有する第2の内部同期信号を出力する第2の内部同期信号生成手段と、上記パルス信号と上記第1の内部同期信号とを入力して上記パルス信号が上記第1の内部同期信号と同期して供給されているか否かを示す第1の位相差信号を出力する第1の位相比較手段と、上記パルス信号と上記第2の内部同期信号とを入力して上記パルス信号が上記第2の内部同期信号と同期して供給されているか否かを示す第2の位相差信号を出力する第2の位相比較手段と、上記第1の内部同期信号を計数して当該計数値が第1の値に達すると第1の非同期検出信号を出力する第1の計数手段と、上記パルス信号と上記第2の内部同期信号との同期を示す上記第2の位相差信号を計数して当該計数値が上記第1の値よりも小さい第2の値に達すると第2の非同期検出信号を出力する第2の計数手段と、上記第1の非同期検出信号又は上記第2の非同期検出信号に応答して上記制御信号を生成して上記パルス信号に同期して上記第1の内部同期パルス信号生成手段に供給する制御信号供給手段とを有し、上記第1の計数手段の計数値が、上記パルス信号と上記第1の内部同期信号との同期を示す上記第1の位相差信号によりクリアされ、上記第2の計数手段の計数動作が、上記第1の計数手段の計数値が上記第1の値よりも小さい第3の値に達すると開始され、上記制御信号に応答して上記パルス信号生成手段により検出された上記信号パターンに上記第1の内部同期信号を同期させる。
【０００９】
【作用】
同期パルス信号生成手段は、例えばMUSE方式の映像信号(MUSE信号)のフレームパルスを検出して生成する。第1及び第2の内部同期信号生成手段は、それぞれ独立に、例えばMUSE方式の映像信号(MUSE信号)のフレームパルスと同じ周期の第1及び第2の内部同期信号(第2の実施例におけるフレーム同期検出回路3のフレーム同期信号(IFP1, IFP2))を生成する。第1及び第2の位相比較手段は、それぞれ、MUSE信号のフレームパルスが、第1及び第2の内部同期信号に同期して供給されているか否かを検出する。
【００１０】
第1の計数手段は、パルス信号と第1の内部同期信号との非同期状態のフレーム数を計数し、第2の計数手段は、パルス信号と第1の内部同期信号とが同期していないときのパルス信号と第2の内部同期信号との同期状態のフレーム数、即ち、パルス信号と第2の内部同期信号とが同期しているときのパルス信号と第1の内部同期信号との非同期状態のフレーム数を計数する。制御信号供給手段は、パルス信号と第1の内部同期信号との非同期のフレーム数が第1の値、例えば8に達するか、又は、パルス信号と第2の内部同期信号とが同期しているときのパルス信号と第1の内部同期信号との非同期フレーム数が第2の値、例えば2に達すると、第1の内部同期信号生成手段をリセットして第1の内部同期信号の位相をリセットする。
【００１１】
【実施例１】
以下、図１〜図７を参照して本発明の第１の実施例を説明する。
まず、図４〜図７を参照して後述する本発明のフレーム同期検出回路９の動作説明の前提として、図１〜図３を参照して、本発明のフレーム同期検出回路９が用いられるＭＵＳＥデコーダ１の構成、および、ＭＵＳＥ信号のフレームパルスを説明する。
【００１２】
図１は、本発明のフレーム同期検出回路９が用いられるＭＵＳＥデコーダ１の構成を示す図である。
ＭＵＳＥデコーダ１は、放送衛星（ＢＳ）等から、高品位テレビジョン（ＨＤＴＶ）の映像信号がＭＵＳＥ方式により帯域圧縮されて放送波として伝送されてきた映像信号（以下、単に「ＭＵＳＥ信号」と記す）を受信し、音声信号の復調および映像信号の帯域伸長を行って音声出力ＡＳおよび映像出力ＶＳを出力する装置である。
図１に示すように、ＭＵＳＥデコーダ１は、受信回路（ＲＸ）１０、ローパスフィルタ（ＬＦＰ）１２、アナログ／ディジタル変換回路（Ａ／Ｄ変換回路）１４、信号分離回路１６、音声処理回路１８および映像処理回路２０から構成される。
【００１３】
受信回路１０は、放送波を受信処理し、ＭＵＳＥ信号を取り出してローパスフィルタ１２に対して出力する。
ローパスフィルタ１２は、受信回路１０から入力されたＭＵＳＥ信号の８．１ＭＨｚ以下の信号成分のみを通過させてＡ／Ｄ変換回路１４に対して出力する。
Ａ／Ｄ変換回路１４は、ローパスフィルタ１２から入力されたＭＵＳＥ信号を１６．２ＭＨｚでサンプリングして、８ビットのディジタル形式のＭＵＳＥ信号に変換して信号分離回路１６および映像処理回路２０に対してディジタルＭＵＳＥ信号ＡＤＳとして出力する。
【００１４】
信号分離回路１６は、Ａ／Ｄ変換回路１４から入力されたディジタルＭＵＳＥ信号ＡＤＳから、１６．２ＭＨｚのクロック信号ＣＫ等を再生してＭＵＳＥデコーダ１の各回路に供給し、図２および図３を参照して後述するフレームパルスを検出してディジタルＭＵＳＥ信号ＡＤＳとＭＵＳＥデコーダ１のフレーム同期をとるとともに、ディジタルＭＵＳＥ信号ＡＤＳから音声信号と動きベクトルとを分離して、それぞれを音声処理回路１８と映像処理回路２０とに対して出力する。
【００１５】
音声処理回路１８は、信号分離回路１６から入力された音声信号を処理して音声出力ＡＳを出力する。
映像処理回路２０は、静止画像生成装置および動画像生成装置を有しており、ディジタルＭＵＳＥ信号ＡＤＳと信号分離回路１６から入力された動きベクトルとから、ＭＵＳＥ信号を帯域伸長して静止画像および動画像を生成し、これらのいずれかを映像出力ＶＳとして出力する。
本発明のフレーム同期検出回路９は、信号分離回路１６において、フレーム同期信号ＩＦＰを生成するとともに、フレーム同期信号ＩＦＰとディジタルＭＵＳＥ信号ＡＤＳのフレームパルスとの同期の確立、および、同期外れを検出するために用いられる。
【００１６】
以下、図２および図３を参照してＭＵＳＥ信号のフレームパルスのフレーム構成における位置、および、その検出方法を説明する。
図２は、ＭＵＳＥ信号のフレーム構成を示す図である。
図３は、ＭＵＳＥ信号のフレームパルスの波形を示す図であって、（Ａ）は図２に示したフレームパルス＃１の波形を示し、（Ｂ）は図２に示したフレームパルス＃２の波形を示す。
ＭＵＳＥ信号のフレーム構成は、例えば「ＭＵＳＥ−ハイビジョン伝送方式（二宮佑一著、平成２年１２月１日、電子情報通信学会刊、４５頁）」（文献２）に開示されている通り、図２に示すような構成になっている。
【００１７】
ディジタルＭＵＳＥ信号ＡＤＳのフレームパルスは、図２に示す第１ラインの第３１７サンプル〜第４８０サンプルにおけるフレームパルス＃１、および、第２ラインの第３１７サンプル〜第４８０サンプルにおけるフレームパルス＃２としてＭＵＳＥデコーダ１の信号分離回路１６に入力される。
【００１８】
図２に示したフレームパルス＃１，＃２は、図３（Ａ），（Ｂ）に示すように、ディジタルＭＵＳＥ信号ＡＤＳにあっては波形のハイレベルが１９２／２５６（＝３／４）、波形のローレベルが６４／２５６（＝１／４）となる信号パターンであって、第１ラインと第２ラインで対応する位置の波形のレベルが逆転している。
ディジタルＭＵＳＥ信号ＡＤＳを、例えば１２８／２５６（＝２／４）をしきい値として、しきい値以上である場合を論理値１、しきい値未満の場合を論理値０に識別し、１ライン前の識別結果の論理値との排他的論理和をとると、フレームパルスに対応する部分は、１６４サンプル分（１６．２ＭＨｚのクロック信号ＣＫで１６４周期分）の間、論理値１となる。
【００１９】
このように、ディジタルＭＵＳＥ信号ＡＤＳを２値に識別し、その識別結果の論理値と、その１ライン前の識別結果の論理値の排他的論理和の演算結果が、例えば１６４サンプル分だけ論理値１となる部分を検出することにより、ＭＵＳＥ信号のフレームパルスを容易に検出することができ、検出したフレームパルスに同期したフレーム同期信号ＩＦＰを生成することができる。
【００２０】
以下、図４および図５を参照して本発明のフレーム同期検出回路９の構成を説明する。
図４に示すように、フレーム同期検出回路９は、パターン検出回路９０２、積分回路９０４、スライサ回路９０６、位相比較回路（ＰＣ）９０８、判定回路９１０、ゲート回路９１２および分周回路９１４とから構成される。
また、図５に示すように、位相比較回路９０８は、分周回路９１４から入力されたフレーム同期信号ＩＦＰと、スライサ回路９０６から入力されるフレームパルスＳＳとの反転論理積を算出する論理回路から構成される。
【００２１】
判定回路９１０は、カウンタ回路９２０および論理回路９２２から構成される。
カウンタ回路９２０は、論理回路９２２から入力端子Ｅに入力される信号が論理値１であり、位相比較回路９０８から入力端子ＣＬＲに入力される信号ＰＣＳが論理値１である場合に、入力端子ＣＬＫに入力されるフレーム同期信号ＩＦＰの立ち上がり点を２進数の形式に計数して計数値ＱＡ〜ＱＤとして出力し、位相比較回路９０８から入力端子ＣＬＲに入力される出力信号ＰＣＳが論理値０である場合には計数値を初期化する（計数値を０に（クリア）する）。
【００２２】
論理回路９２２は、カウンタ回路９２０の計数値ＱＤの論理値を反転してカウンタ回路９２０の入力端子Ｅに対して出力する。
なお、計数値ＱＡ，ＱＢ，ＱＣ，ＱＤは、それぞれ数値１，２，４，８に対応する。
ゲート回路９１２は、カウンタ回路９２０の計数値ＱＤと、スライサ回路９０６から入力されたフレームパルスＳＳとの反転論理積を算出する。
【００２３】
以下、さらに図６および図７を参照してフレーム同期検出回路９の動作を説明する。
図６は、フレームパルスとフレーム同期信号ＩＦＰとの同期の確立が検出されている場合のフレーム同期検出回路９の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰの波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）はカウンタ回路９２０の計数値ＱＡの値を示し、（Ｄ）は出力信号ＤＦＰの波形を示し、（Ｅ）は計数値ＱＤの論理値を示す。
【００２４】
図７は、フレームパルスとフレーム同期信号ＩＦＰとの同期の外れが検出される場合のフレーム同期検出回路９の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰの波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）はカウンタ回路９２０の計数値ＱＡ〜ＱＤの値を示し、（Ｄ）は出力信号ＤＦＰの波形を示し、（Ｅ）は計数値ＱＤの論理値を示す。
なお、図６および図７における各信号は、図４および図５に同一の名称を付して示した各信号に同じである。
【００２５】
フレーム同期検出回路９は、例えば、ＭＵＳＥデコーダ１の各回路で用いられるフレーム同期信号ＦＰと、ディジタルＭＵＳＥ信号ＡＤＳに含まれるフレームパルスとが連続してＭＵＳＥ信号８フレーム以上、一定の値、例えば±１サンプル（クロック信号ＣＫで±１クロック）以下になっている場合にフレーム同期の同期確立を検出する。フレーム同期検出回路９は、同期確立を検出した後には、連続して８フレーム以上、同期信号とフレームパルスの位相差が一定の値よりも大きい場合にフレーム同期の同期外れを検出する。
【００２６】
ＭＵＳＥ信号は、図１に示したＭＵＳＥデコーダ１のＡ／Ｄ変換回路１４でディジタル信号に変換され、ディジタルＭＵＳＥ信号ＡＤＳとしてフレーム同期検出回路９のパターン検出回路９０２に入力される。
パターン検出回路９０２は、例えば上述のようにディジタルＭＵＳＥ信号ＡＤＳを２値に識別し、この識別結果と１ライン前の識別値との排他的論理和を算出して積分回路９０４に対して出力する。
【００２７】
積分回路９０４は、例えばクロック信号ＣＫをカウントアップする（クロック信号ＣＫが立ち上がるたびに計数値を１ずつ増やす）カウンタであって、パターン検出回路９０２から入力された信号が論理値０である場合にはクリアされており、パターン検出回路９０２から入力された信号が論理値１である場合には、クロック信号ＣＫを計数して計数値をスライサ回路９０６に対して出力する。
【００２８】
スライサ回路９０６は、積分回路９０４から入力された計数値と数値１６４（Ａ４ｈ、ｈは１６進数を示す）とを比較し、計数値が１６４になった場合に図２に示したフレームパルスを検出し、図６（Ｂ）および図７（Ｂ）に示すフレームパルスを検出した時点から時間幅で１サンプル（クロック信号ＣＫで１周期）分、論理値１となるフレームパルスＳＳを生成して位相比較回路９０８およびゲート回路９１２に対して出力する。
【００２９】
分周回路９１４は、ゲート回路９１２から入力される出力信号ＤＦＰが論理値０である場合に初期化され、出力信号ＤＦＰが論理値１である場合にクロック信号ＣＫを１／４８０×１１２５に分周して、例えば図６（Ａ）および図７（Ａ）に示す３サンプル（クロック信号ＣＫで３周期）分、論理値１となるフレーム同期信号ＩＦＰを生成して位相比較回路９０８および判定回路９１０に対して出力する。
分周回路９１４で生成されたフレーム同期信号ＩＦＰは、図１に示したＭＵＳＥデコーダ１の各回路においてフレーム同期信号として用いられる。
【００３０】
以下、図５および図６を参照して、フレームパルスＳＳとフレーム同期信号ＩＦＰとの同期の確立が検出されている場合のフレーム同期検出回路９の位相比較回路９０８、判定回路９１０およびゲート回路９１２の動作を説明する。
上述のように生成されたフレームパルスＳＳは位相比較回路９０８とゲート回路９１２に、フレーム同期信号ＩＦＰは位相比較回路９０８と判定回路９１０とに入力される。
【００３１】
図６（Ａ），（Ｂ）に示すように、フレーム同期信号ＩＦＰが論理値１である範囲内でフレームパルスＳＳが論理値１となる場合、つまり、フレーム同期信号ＩＦＰとフレームパルスＳＳの位相差が±１サンプル（クロック信号ＣＫで±１周期）分以下である場合、位相比較回路９０８の出力信号ＰＣＳは論理値０となる。したがって、フレームパルスＳＳとフレーム同期信号ＩＦＰとの同期がとれている限り、フレーム同期信号ＩＦＰの１周期ごとにカウンタ回路９２０はクリアされる。
【００３２】
カウンタ回路９２０の計数値は、図６（Ｃ）に示すように、計数値ＱＡがフレーム同期信号ＩＦＰの立ち上がり点からフレームパルスＳＳの立ち上がり点までの間、論理値１となるだけで、図６（Ｄ）に示すように計数値ＱＤは常に論理値０となり、図６（Ｅ）に示すゲート回路９１２から出力される出力信号ＤＦＰは論理値１となる。
【００３３】
以下、図５および図７を参照して、フレームパルスＳＳとフレーム同期信号ＩＦＰとの同期が外れる場合のフレーム同期検出回路９の位相比較回路９０８、判定回路９１０およびゲート回路９１２の動作を説明する。
図７（Ｂ）のタイミングａ，ｂに示すように、フレーム同期信号ＩＦＰが論理値１である範囲内でフレームパルスＳＳが論理値１となならない場合、つまり、フレーム同期信号ＩＦＰとフレームパルスＳＳの位相差が±１サンプル分より大きい場合、位相比較回路９０８の出力信号ＰＣＳは常に論理値１となる。したがって、図７（Ｃ）に示すように、カウンタ回路９２０の計数値ＱＡ〜ＱＤは、フレーム同期信号ＩＦＰの立ち上がり点が入力されるたびにカウントアップする。
【００３４】
カウンタ回路９２０の計数値ＱＡ〜ＱＤが数値８、つまり、計数値ＱＤのみが論理値１で、他は論理値０となった場合には、計数値ＱＤの論理値が論理回路９２２により論理値が反転され、論理値０がカウンタ回路９２０の入力端子Ｅに対して出力される。カウンタ回路９２０の入力端子Ｅに論理値０が入力されるとカウンタ回路９２０は計数値を保持したまま、次にフレーム同期信号ＩＦＰとフレームパルスＳＳとの位相差が±１サンプル以下になって、位相比較回路９０８の出力信号ＰＣＳが論理値０になるまで計数を止める。
【００３５】
図７（Ｂ）に示すタイミングｃでフレームパルスＳＳが論理値１となると、ゲート回路９１２から出力される出力信号ＤＦＰは論理値０となり、分周回路９１４が初期化されてフレームパルスＳＳに同期したフレーム同期信号ＩＦＰが生成される。
なお、計数値ＱＤは、論理値０である場合には、ディジタルＭＵＳＥ信号ＡＤＳのフレームパルスとフレーム同期信号ＩＦＰとの同期が確立していることを示し、論理値１である場合には同期が外れていることを示す。計数値ＱＤは、ＭＵＳＥデコーダ１の各回路において、同期検出信号としてフレーム同期信号ＩＦＰとともに用いられる。
【００３６】
【実施例２】
以下、図８〜図１１を参照して本発明の第２の実施例を説明する。
第１の実施例に示したフレーム同期検出回路９は、従来の技術として示したフレーム同期検出回路と同様な動作を行うので、例えば入力されるＭＵＳＥ信号が切り替わっても、フレーム同期検出回路９が一度フレーム同期外れを検出するまで、いかなる場合も新たなＭＵＳＥ信号のフレームパルスＳＳとフレーム同期信号ＩＦＰとの同期を検出しないという問題がある。
以下に説明する本発明のフレーム同期検出回路３は、第１の実施例に示したフレーム同期検出回路９を改良し、その問題点を解決した回路であって、図１に示したＭＵＳＥデコーダ１において、フレーム同期検出回路９に置換されるものである。
【００３７】
フレーム同期検出回路３は、フレームパルスＳＳとフレーム同期信号ＩＦＰ１との位相差が所定の値より大きいことを８フレーム連続して検出した場合に同期外れを検出し、フレームパルス信号ＳＳとフレーム同期信号ＩＦＰ２との位相差が所定の値以下であることを２フレーム連続して検出した場合に同期確立を検出してフレーム同期信号ＩＦＰ１をフレームパルスＳＳに同期させるように構成されている。
【００３８】
まず、図８および図９を参照してフレーム同期検出回路３の構成を説明する。図８は、第２の実施例における本発明のフレーム同期検出回路３の構成を示す図である。
図９は、図８に示した位相比較回路３６、判定回路３８およびゲート回路４０の構成を示す図である。
図８に示すように、フレーム同期検出回路３は、パターン検出回路３０、積分回路３２、スライサ回路３４、位相比較回路（ＰＣ）３６、判定回路３８、ゲート回路４０、第１の分周回路４２および第２の分周回路４４とから構成されている。
なお、位相比較回路３６、判定回路３８およびゲート回路４０の構成は図９を参照して後述する。また、フレーム同期検出回路３の各部分の内、パターン検出回路３０、積分回路３２およびスライサ回路３４はそれぞれ、第１の実施例に示したフレーム同期検出回路９のパターン検出回路９０２、積分回路９０４およびスライサ回路９０６と同一の機能を有し、同一の動作を行うので、第２の実施例においては説明を省略する。
【００３９】
以下、図９を参照して位相比較回路３６、判定回路３８およびゲート回路４０の構成を説明する。
位相比較回路３６は、入力されたフレーム同期信号ＩＦＰ１とスライサ回路３４から入力されたフレームパルスＳＳとの反転論理積を算出する論理回路３６０、および、入力されたフレーム同期信号ＩＦＰ２とフレームパルスＳＳとの論理積を算出する論理回路３６２から構成される。
位相比較回路３６の論理回路３６０の出力信号ＰＣＳ１はカウンタ回路３８０の入力端子ＣＬＲに対して出力され、論理回路３６２の出力信号ＰＣＳ２はカウンタ回路３８６の入力端子ＣＬＫに対して出力される。
【００４０】
判定回路３８は、第１の実施例に示したフレーム同期検出回路９のカウンタ回路９２０と同じ機能を有するカウンタ回路３８０，３８６、カウンタ回路３８０の計数値ＱＤの論理値を反転してカウンタ回路３８０の入力端子Ｅに対して出力する論理回路３８２、カウンタ回路３８０の計数値ＱＡ〜ＱＣの論理和を算出してカウンタ回路３８６の入力端子ＣＬＲに対して出力する論理回路３８４、カウンタ回路３８６の計数値ＱＢの論理値を反転してカウンタ回路３８６の入力端子Ｅに対して出力する論理回路３８８、および、カウンタ回路３８０の計数値ＱＤとカウンタ回路３８６の計数値ＱＢとの論理和を算出して出力信号ＨＳとしてゲート回路４０に対して出力する論理回路３９０から構成される。
ゲート回路４０は、論理回路３９０から入力された出力信号ＨＳとカウンタ回路３８６の計数値ＱＢとの反転論理積を算出して出力信号ＤＦＰとして分周回路４２に対して出力する。
【００４１】
以上に示したフレーム同期検出回路３の各構成要素の内、パターン検出回路３０と積分回路３２とスライサ回路３４とが本発明に係わる同期パターン生成手段に相当し、分周回路４２，４４が、それぞれ本発明に係る第１および第２の同期信号生成手段に相当し、位相比較回路３６の論理回路３６０，３６２がそれぞれ第１および第２の位相差検出手段に相当し、判定回路３８のカウンタ回路３８０，３８６および論理回路３８２，３８４，３８８，３９０が本発明に係わる同期外れ判定手段に相当し、ゲート回路４０が本発明に係わる初期化手段に相当する。
【００４２】
以下、さらに図１０および図１１を参照してフレーム同期検出回路３の動作を説明する。
図１０は、フレームパルスとフレーム同期信号ＩＦＰ１との同期の確立が検出されている場合のフレーム同期検出回路３の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰ１の波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）は論理回路３８４の出力信号ＯＲＳの波形を示し、（Ｄ）はカウンタ回路３８６の計数値ＱＢの論理値を示し、（Ｅ）は出力信号ＤＦＰの波形を示す。
【００４３】
図１１は、フレームパルスとフレーム同期信号ＩＦＰ１との同期の外れが検出される場合のフレーム同期検出回路３の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰ１の波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）はカウンタ回路３８０の計数値ＱＡ〜ＱＤの値Ａを示し、（Ｄ）は出力信号ＯＲＳの波形を示し、（Ｅ）はフレーム同期信号ＩＦＰ２の波形を示し、（Ｅ）はカウンタ回路３８６の計数値ＱＡ〜ＱＤの値Ｂを示し、（Ｄ）はカウンタ回路３８６の計数値ＱＢの論理値を示し、（Ｈ）は論理回路３９０から出力される出力信号ＨＳの波形を示し、（Ｉ）は出力信号ＤＦＰの波形を示す。
なお、図１０および図１１における各信号は、図８および図９に同一の名称を付して示した各信号に同じである。
【００４４】
フレーム同期検出回路３のパターン検出回路３０、積分回路３２およびスライサ回路３４は、第１の実施例に示したフレーム同期検出回路９のパターン検出回路９０２、積分回路９０４およびスライサ回路９０６と同じ動作を行って、フレームパルスＳＳを生成し、位相比較回路３６、ゲート回路４０および分周回路４４に対して出力する。
分周回路４２は、ゲート回路４０から入力される出力信号ＤＦＰが論理値０である場合に初期化され、出力信号ＤＦＰが論理値１である場合にクロック信号ＣＫを１／４８０×１１２５に分周して、例えば図１０（Ａ）および図１１（Ａ）に示す３サンプル（クロック信号ＣＫで３周期）分、論理値１となるフレーム同期信号ＩＦＰ１を生成して位相比較回路３６および判定回路３８に対して出力する。分周回路４２で生成されたフレーム同期信号ＩＦＰ１は、第１の実施例に示したフレーム同期検出回路９の分周回路９１４により生成されるフレーム同期信号ＩＦＰと同様に、ＭＵＳＥデコーダ１の各回路においてフレーム同期信号として用いられる。
【００４５】
分周回路４４は、スライサ回路３４から入力されるフレームパルスＳＳが論理値１である場合に初期化され、フレームパルスＳＳが論理値０である場合にクロック信号ＣＫを１／４８０×１１２５に分周して、例えば図１１（Ｅ）に示す３サンプル（クロック信号ＣＫで３周期）分、論理値１となるフレーム同期信号ＩＦＰ２を生成して位相比較回路３６に対して出力する。
【００４６】
以下、図９および図１０を参照して、フレームパルスＳＳとフレーム同期信号ＩＦＰとの同期の確立が検出されている場合のフレーム同期検出回路３の位相比較回路３６、判定回路３８およびゲート回路４０の動作を説明する。
上述のように生成されたフレームパルスＳＳは位相比較回路３６、ゲート回路４０および分周回路４４に、フレーム同期信号ＩＦＰ１は位相比較回路３６と判定回路３８に、フレーム同期信号ＩＦＰ２は位相比較回路３６に入力される。
【００４７】
図６（Ａ），（Ｂ）に示すように、フレーム同期信号ＩＦＰが論理値１である範囲内でフレームパルスＳＳが論理値１となる場合、つまり、フレーム同期信号ＩＦＰ１とフレームパルスＳＳの位相差が±１サンプル分以下である場合、位相比較回路３６の論理回路３６０の出力信号ＰＣＳ１は論理値０となる。したがって、フレームパルスＳＳとフレーム同期信号ＩＦＰ１との同期がとれている限り、フレーム同期信号ＩＦＰ１の１周期ごとにカウンタ回路３６０はクリアされる。したがって、論理回路３６０の計数値ＱＤは常に論理値０となる。
【００４８】
論理回路３８４の出力信号は、図６（Ｃ）に示すようにフレーム同期信号ＩＦＰの立ち上がり点からフレームパルスＳＳの立ち上がり点まで論理値１となるだけであり、図６（Ｅ）に示すようにカウンタ回路３８６の計数値ＱＤは常に論理値０となる。よって、論理回路３９０から出力される出力信号ＨＳは常に論理値０となり、図６（Ｄ）に示すように、ゲート回路４０から出力される出力信号ＤＦＰは常に論理値１となる。
以上の動作により、フレームパルスＳＳとフレーム同期信号ＩＦＰ１との同期の確立が検出されている場合には、分周回路４４は初期化されず、そのままのタイミングでフレーム同期信号ＩＦＰ１を生成する。
【００４９】
以下、図９および図１１を参照して、フレームパルスＳＳとフレーム同期信号ＩＦＰ１との同期が外れる場合のフレーム同期検出回路３の位相比較回路３６、判定回路３８およびゲート回路４０の動作を説明する。
図１１（Ｂ）のタイミングａ，ｂ，ｃに示すように、フレーム同期信号ＩＦＰ１が論理値１である範囲内でフレームパルスＳＳが論理値１となならない場合、つまり、フレーム同期信号ＩＦＰ１とフレームパルスＳＳの位相差が±１サンプル分より大きい場合、位相比較回路３６の論理回路３６０の出力信号ＰＣＳ１は常に論理値１となる。したがって、図１１（Ｃ）に示すように、カウンタ回路３８０の計数値ＱＡ〜ＱＤは、フレーム同期信号ＩＦＰ１の立ち上がり点が入力されるたびにカウントアップする。
【００５０】
カウンタ回路３８０の計数値ＱＡ〜ＱＣが数値１〜数値７である場合には、計数値ＱＡ〜ＱＣのいずれかが論理値１となるので、図１１（Ｄ）に示すように、論理回路３８４の出力信号ＯＲＳは常に論理値１となる。したがって、カウンタ回路３８６の入力端子ＣＬＲには論理値１が入力され、カウンタ回路３８６は初期化されない。よって、カウンタ回路３８６の計数値は、図１１（Ｆ）に示すようにフレーム同期信号ＩＦＰ２の立ち上がり点が入力されるたびにカウントアップする。
一方、分周回路４４はフレームパルスＳＳが論理値１になるたびに初期化されるので、図１１（Ｅ）に示すように、分周回路４４が生成するフレーム同期信号ＩＦＰ２は常にフレームパルスＳＳに同期している。
【００５１】
カウンタ回路３８６の計数値が数値２となった場合、つまり、カウンタ回路３８６の計数値ＱＢのみが論理値１となった場合、論理回路３８８により論理値が反転された計数値ＱＢはカウンタ回路３８６の入力端子Ｅに入力され、カウンタ回路３８６は計数値を保持したまま計数を止める。したがって、図１１（Ｇ）に示すようにカウンタ回路３８６の計数値ＱＢは論理値１のままとなり、図１１（Ｈ）に示すように出力信号ＨＳも論理値１のままとなる。
出力信号ＨＳが論理値１の場合には、図１１（Ｉ）に示すように、ゲート回路４０の出力信号ＤＦＰは、図１１（Ｂ）のタイミングｃにおいてフレームパルスＳＳが論理値１になった場合に論理値０となり、論理値０のフレームパルスＳＳが入力された分周回路４２は初期化し、次のフレームからフレームパルスＳＳに同期したフレーム同期信号ＩＦＰ１を生成する。
【００５２】
ディジタルＭＵＳＥ信号ＡＤＳが有意なフレームパルスを含まず、フレームパルスＳＳが連続して８フレームの間、論理値１にならない場合には、第１の実施例に示したフレーム同期検出回路９のカウンタ回路９２０と同様に、カウンタ回路３８０の計数値ＱＤが論理値１となり、カウンタ回路３８０は、次にフレーム同期信号ＩＦＰ１とフレームパルスＳＳとが同時に論理値１になるまで計数値を保持したまま計数を止める。
一方、カウンタ回路３８０が、このような状況において計数を止めている場合においては、カウンタ回路３８０の計数値ＱＡ〜ＱＣは全て論理値０となるので、出力信号ＯＲＳは論理値０となり、カウンタ回路３８６は初期化された状態で計数を止める。
【００５３】
以上述べたように、第２の実施例に示したフレーム同期検出回路３においては、正確なフレームパルスＳＳを検出できず、不正確なフレームパルスＳＳとフレーム同期信号ＩＦＰ１との位相差が所定の値を、８フレームの間連続して超えなければ同期外れを検出しない。したがって、ＭＵＳＥ信号にランダムノイズが乗っているような場合であってもフレームエラーが頻発するといった不具合が発生しにくい。また、フレームパルスが８フレーム連続して検出されない場合にも同期外れを検出する。
一方、ＭＵＳＥ信号が切り替わった場合において、フレーム同期検出回路３はフレーム同期検出回路９とは異なり、新たなＭＵＳＥ信号が入力され始めてから２フレーム後には、新たなＭＵＳＥ信号と同期したフレーム同期信号ＩＦＰ１を生成することができる。
したがって、チャネル切り換え等によりＭＵＳＥ信号が切り換わった場合においても、不必要に画面の映像が乱れることがない。
【００５４】
第２の実施例に示した、カウンタ回路３８０において同期外れを検出する時間（８フレーム）、カウンタ回路３８６において同期確立を検出する時間（２フレーム）、および、フレームパルスＳＳとフレーム同期信号ＩＦＰ１の位相差の基準値（±１サンプル）等の各値は例示であり、ＭＵＳＥデコーダ１の使用条件等によって変更することができる。
また、フレーム同期検出回路３の回路構成は例示であり、その信号波形および論理値等は例示である。また、フレーム同期検出回路３の各回路を、同等の機能および性能を有する他の回路、あるいは、ソフトウェアによる処理に置換することが可能である。
また、位相差が「所定の値以下」であるか、あるいは、「所定の値より大きい」かといった表現は、位相差により同期と同期外れとの２つの状態を識別することのみを意味しており、例えば位相差が所定の値と等しい場合をいずれの状態と識別するかは任意である。
また、フレーム同期検出回路３は、パターン検出回路３０、積分回路３２およびスライサ回路３４を適切に変形することにより、ＭＵＳＥ信号に限らず、他の種類の信号の同期検出および同期信号の生成にも用いることができる。
以上述べた第２の実施例に示した他、例えばここに示した変形例のように、本発明の同期検出回路は種々の構成をとることができる。
【００５５】
【実施例３】
以下、図１２を参照して本発明の第３の実施例を説明する。
第３の実施例に示す判定回路４８は、第２の実施例に示したフレーム同期検出回路３の判定回路３８を改良して、同期確立のための動作を開始するタイミング、および、同期確立を検出する時間を可変としたものであり、ＭＵＳＥデコーダ１において、判定回路３８に置換される回路である。
【００５６】
図１２を参照して判定回路４８の構成および動作を説明する。
図１２は、第３の実施例における判定回路４８の構成を示す図である。
図１２に示すように、判定回路４８は、カウンタ回路４８０，４８６、比較回路４８４，４９０、および、論理回路４８２，４８８，４９２から構成されている。
【００５７】
カウンタ回路４８０，４８６は、第１の実施例に示したフレーム同期検出回路９のカウンタ回路９２０、および、第２の実施例に示したフレーム同期検出回路３のカウンタ回路３８０，３８６と同じ機能を有しており、それぞれフレーム同期検出回路３のカウンタ回路３８０，３８６に対応する。
比較回路４８４は、第１の実施例のフレーム同期検出回路３の論理回路３８４に対応する回路であって、設定値Ｔｈ１とカウンタ回路４８０の計数値とを比較し、後者が前者よりも大きい場合に論理値１を出力する。
比較回路４９０は、設定値Ｔｈ２とカウンタ回路４８６の計数値とを比較し、後者が前者よりも大きい場合に論理値１を出力する。
論理回路４８２，４８８，４９２は、それぞれ第２の実施例に示したフレーム同期検出回路３の論理回路３８２，３８８，３９０に対応する動作を行う。
【００５８】
なお、比較回路４８４に設定される設定値Ｔｈ１は、フレームパルスＳＳとフレーム同期信号ＩＦＰ１との位相差が所定の値より大きい場合に、カウンタ回路４８６の計数を開始させる時間を設定する値であって、例えばＭＵＳＥデコーダ１の利用者が、例えばディップスイッチ（図示せず）等を用いて設定する。
また、比較回路４９０に設定される設定値Ｔｈ２は、フレームパルスＳＳとフレーム同期信号ＩＦＰ２との位相差が所定の値以下となった場合に、これらの信号の同期の確立を検出する時間を設定する値であって、設定値Ｔｈ１と同様に、例えばＭＵＳＥデコーダ１の利用者が、例えばディップスイッチ（図示せず）等を用いて設定する。
【００５９】
比較回路４８４，４９０に設定値Ｔｈ１，Ｔｈ２が任意に設定可能になった他は、判定回路４８の動作は第２の実施例に示したフレーム同期検出回路３の動作に同じである。
判定回路４８を以上説明したように構成し、フレーム同期検出回路３の判定回路３８と置換することにより、フレーム同期検出回路３の動作に、より柔軟性を与えることができ、しかも、フレーム同期検出回路３の用途が広くなる。
【００６０】
【発明の効果】
以上述べたように、本発明の同期検出回路によれば、チャネル切り換え等が発生して入力信号の切り換えがあった場合に、新たな入力信号との再同期の検出を速やかに行うことができる。
また、本発明によれば、再同期の速やかな検出が可能にもかかわらず、入力信号にランダムノイズ等が乗っている場合であっても、不必要な同期外れの検出が頻発することがない。
【図面の簡単な説明】
【図１】本発明のフレーム同期検出回路が用いられるＭＵＳＥデコーダの構成を示す図である。
【図２】ＭＵＳＥ信号のフレーム構成を示す図である。
【図３】ＭＵＳＥ信号のフレームパルスの波形を示す図であって、（Ａ）は図２に示したフレームパルス＃１の波形を示し、（Ｂ）は図２に示したフレームパルス＃２の波形を示す。
【図４】第１の実施例における本発明のフレーム同期検出回路の構成を示す図である。
【図５】図４に示したフレーム同期検出回路の位相比較回路、判定回路およびゲート回路の構成を示す図である。
【図６】フレームパルスとフレーム同期信号ＩＦＰとの同期の確立が検出されている場合のフレーム同期検出回路の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰの波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）はカウンタ回路の計数値ＱＡの値を示し、（Ｄ）は出力信号ＤＦＰの波形を示し、（Ｅ）は計数値ＱＤの論理値を示す。
【図７】フレームパルスとフレーム同期信号ＩＦＰとの同期の外れが検出される場合のフレーム同期検出回路の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰの波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）はカウンタ回路の計数値ＱＡ〜ＱＤの値を示し、（Ｄ）は出力信号ＤＦＰの波形を示し、（Ｅ）は計数値ＱＤの論理値を示す。
【図８】第２の実施例における本発明のフレーム同期検出回路の構成を示す図である。
【図９】図８に示した位相比較回路、判定回路およびゲート回路の構成を示す図である。
【図１０】フレームパルスとフレーム同期信号ＩＦＰ１との同期の確立が検出されている場合のフレーム同期検出回路の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰ１の波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）は論理回路の出力信号ＯＲＳの波形を示し、（Ｄ）はカウンタ回路の計数値ＱＢの論理値を示し、（Ｅ）は出力信号ＤＦＰの波形を示す。
【図１１】フレームパルスとフレーム同期信号ＩＦＰ１との同期の外れが検出される場合のフレーム同期検出回路の動作を示すタイムチャート図であって、（Ａ）はフレーム同期信号ＩＦＰ１の波形を示し、（Ｂ）はフレームパルスＳＳの波形を示し、（Ｃ）はカウンタ回路３８０の計数値ＱＡ〜ＱＤの値Ａを示し、（Ｄ）は出力信号ＯＲＳの波形を示し、（Ｅ）はフレーム同期信号ＩＦＰ２の波形を示し、（Ｆ）はカウンタ回路３８０の計数値ＱＡ〜ＱＤの値Ｂを示し、（Ｇ）はカウンタ回路３８６の計数値ＱＢの論理値を示し、（Ｈ）は出力信号ＨＳの波形を示し、（Ｉ）は出力信号ＤＦＰの波形を示す。
【図１２】第３の実施例における判定回路の構成を示す図である。
【符号の説明】
１…ＭＵＳＥデコーダ、３，９…フレーム同期検出回路、９０２，３０…パターン検出回路、９０４，３２…積分回路、９０６，３４…スライサ回路、９０８，３６…位相比較回路、９１０，３８…判定回路、９１２，４０…ゲート回路、９１４，４２，４４…分周回路、９２０，３８０，３８６，４８０，４８６…カウンタ回路、４８４，４９０…比較回路、９２２，３８２，３８４，３９０，３８８，４８２，４８８，４９２…論理回路
【図１】
0003847353.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003847353.tif 000011
【図１１】
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【図１２】
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