(57)【特許請求の範囲】
【請求項１】
電気的に消去及びプログラムできるフラッシュメモリ装置において、
少なくとも１つのストリングと、
前記ストリングは、直列接続された複数のメモリセルを含み、前記メモリセル各々は、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有して前記浮遊ゲートに電荷を蓄積したり、前記蓄積された電荷を放出することによって、電気的に消去及びプログラムできるトランジスターを備えており、
前記ストリングに接続されたビットラインと、
前記ビットラインに対応するデータラインと、
前記データラインを通して外部データを入力されて前記データに対応するメモリセルのプログラムが完了される時まで前記データを維持する第１ラッチ手段と、
プログラム動作による前記選択されたメモリセルの状態を検証するための検証動作の結果に該当するデータを、前記データラインにラッチさせるための第２ラッチ手段を含み、
前記第２ラッチ手段は、前記プログラム検証動作の結果によって、前記ビットラインに対応するデータラインがプログラム禁止状態で設定された後、続いてプログラム動作で前記ビットラインが前記プログラム禁止状態に該当するプログラム状態で再設定される時、前記第１ラッチ手段によってラッチされた前記データの状態を入力されて前記選択されたメモリセルが充分にプログラムされる時まで、前記データラインのレベルを前記プログラム状態に対応するレベルでラッチさせることを特徴とするフラッシュメモリ装置。
【請求項２】
前記メモリセルアレーは、ナンド構造からなる前記メモリセルを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記プログラム禁止状態に該当する電圧レベルは、電源電圧のレベルであることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記プログラム状態に該当する電圧レベルは、グラウンド電位のレベルであることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記第１ラッチ手段は、
第１制御信号ＳＰＢに応じてオン／オフされる第１スイッチと、
前記第１スイッチを通して伝達された前記データをラッチする第３ラッチ手段と、
前記第３ラッチ手段を初期化させるための第２制御信号ＰＢｓｅｔに応じて前記ラッチ手段を前記グラウンド電位に連結させる第２スイッチを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記第１及び第２スイッチは、ＭＯＳトランジスターで構成されることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記第２ラッチ手段は、
前記データラインのレベルと前記第１ラッチ手段のデータのレベルを入力され、第３制御信号ＣＴＬ１に応じて前記データラインのレベルが反転された信号を出力する第１反転手段と、
１対の第４制御信号Ｏｓａｃ、ｎＯｓａｃ（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に応じて、前記第１反転手段の前記反転信号の位相を反転させて前記データラインで出力する第２反転手段を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
前記第３制御信号は、前記１対の第４制御信号が少なくとも活性化される以前に活性化されることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記第１反転手段は、
前記電源電圧のための第１端子と、
前記グラウンド電位のための第２端子と、
前記データラインに接続されたゲートと前記第１端子に接続されたソースを有する第１ＰＭＯＳトランジスターと、
前記第１ＰＭＯＳトランジスターのドレーンに接続されたソースと、前記第１ラッチ手段に接続されたゲートを有する第２ＰＭＯＳトランジスターと、
前記第３制御信号ＣＴＬ１が印加されるゲートと、前記第２ＰＭＯＳトランジスターのドレーンに接続されたドレーンを有する第１ＮＭＯＳトランジスターと、
前記データラインに接続されたゲートと、前記第１ＮＭＯＳトランジスターのソースに接続されたドレーン及び、前記第２端子に接続されたソースを有する第２ＮＭＯＳトランジスター及び、前記第１ラッチ手段に接続されたゲートと、前記第１ＮＭＯＳトランジスターのソースに接続されたドレーン及び前記第２端子に接続されたソースを有する第３ＮＭＯＳトランジスターを含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１０】
前記第２反転手段は、
前記第２ＰＭＯＳトランジスターのドレーンに接続された入力端子と、前記１対の第４制御信号が各々印加される制御端子及び、前記データラインに接続された出力端子を有するインバータを含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１１】
プログラム動作と前記プログラム動作の結果を検証する検証動作を反復的に行うためのプログラムアルゴリズムを有するフラッシュメモリ装置において、
ワードライン、ビットライン、そして複数のストリングを含むメモリセルアレーと、
前記各ストリングは、前記ワードラインに各々対応する複数のメモリセルを備えており、前記メモリセル各々は、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有し、前記浮遊ゲートに電荷を蓄積したり、前記蓄積された電荷を放出することによって、電気的に消去及びプログラムできるトランジスターを含み、
前記ビットラインに各々対応するデータラインと、
外部からデータを入力されて前記記入されるデータに対応するメモリセルのプログラムが完了される時まで、前記データを貯蔵する第１貯蔵手段及び、
検証動作の結果に対応する前記選択されたメモリセルに関連されたビットラインの第１レベルと前記第１貯蔵手段に貯蔵されたデータに対応する第２レベルが一致しない場合、前記データラインをプログラム禁止状態のレベルで維持させ、前記第１レベルと前記２レベルが一致する場合、データラインのレべルを前記第２レベルで維持させる第２貯蔵手段を含み、
前記第２貯蔵手段は、前記検証動作の間に前記ビットラインがプログラム禁止状態のレベルで維持された後、続いてプログラム動作の間に前記ビットライン上のレベルが可変される時、前記変化されたビットライン上のレベルと、前記第２レベルが一致される場合、前記ビットライン上のレベルを前記第２レベルで維持させることを特徴とするフラッシュメモリ装置。
【請求項１２】
前記プログラム禁止状態のレベルは、電源電圧のレベルであることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記第２レベルは、グラウンド電位のレベルであることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、電気的に消去及びプログラムできるＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）セルを備えているナンドフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
最近データを電気的に記入しながらも消去できるだけではなく、リフレッシュ機能の要らない半導体メモリ素子に対する需要が増加している。そして、大容量のデータが置換及び貯蔵できる大容量メモリ素子開発のため、メモリセルの高集積化技術開発が進行されている。このような目的を達成するため、多数のセルが直列に連結されて１つのストリングを構成し、２つのストリングが１つのコンタクト（ｃｏｎｔａｃｔ）を共有するナンドフラッシュメモリ装置（ＮＡＮＤ  ｔｙｐｅ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）が提案された。
【０００３】
図１は、従来技術によるナンドフラッシュメモリ装置のアレー及びページバッファに対する回路を示す回路図である。
【０００４】
図１を参照すると、ナンドフラッシュメモリ装置は、セルアレー（ｃｅｌｌ  ａｒｒａｙ）１０、行デコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）２０、ページバッファグループ（ｐａｇｅ  ｂｕｆｆｅｒ  ｇｒｏｕｐ）３０、そして列パスゲート回路（Ｙ−ｐａｓｓｇａｔｅ  ｃｉｒｃｕｉｔ）４０を含む。セルアレー１０は、列方向に伸張する複数のストリング（ｓｔｒｉｎｇｓ）１２で構成される。各ストリング１２は、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎｌｉｎｅ：ＳＳＬ）に制御されるストリング選択トランジスター（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）ＳＳＴｍ（ｍ＝０，１，２，…，ｉ）、グラウンド選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＧＳＴに制御されるグラウンド選択トランジスター（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）ＧＳＴｍ、そしてトランジスターＳＳＴｉ、ＧＳＴｉとの間に直列に接続され、対応するワードラインＷＬｎ（ｎ＝０，１，２，…，ｊ）（ｊ＝０〜１５）に各々制御されるメモリセルＭＣｊで構成される。グラウンド選択トランジスターＧＳＴｍのソースは、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ：ＣＳＬ）に共通に接続され、ストリング選択トランジスターＳＳＴｍのドレーンは対応するビットラインＢＬｍに各々接続される。
【０００５】
行デコーダ２０は、選択ラインＳＳＬ及びＧＳＬとワードラインＷＬ０〜ＷＬ１５に接続され、ワードラインＷＬｊのうち、１つを選択して活性化させる。ページバッファグループ３０は、ビットラインＢＬｉに各々対応するページバッファ３０−ｍで構成される。各ページバッファ３０−ｍは、読出動作時、選択されたセルのデータを判読して列パスゲート回路４０を通して外部に出力し、記入動作時、列パスゲート回路４０を通して外部から印加されたデータを貯蔵してプログラムを行うようになる。
【０００６】
便宜上、１つのビットラインＢＬ０に対応する１つのページバッファ３０−０に対する回路が以下説明されるが、残りのビットラインＢＬ１〜ＢＬｉに対応するページバッファ３０−ｌ〜３０−ｉもなお同一の回路で構成される。
【０００７】
ページバッファ３０−０は、１つのＰＭＯＳトランジスターＭ２、６つのＮＭＯＳトランジスターＭ１、Ｍ３〜Ｍ７、相互ラッチされた２つのインバータＩＶ１及びＩＶ２で構成されたラッチ部５０、そして３ステートインバータＩＶ３を含む。ＮＭＯＳトランジスターＭ１は、ビットラインＢＬ０の遷移レベルを制御したりビットラインＢＬ０に高電圧が印加される時、高電圧が対応するページバッファ３０−０で印加されることを防止するためのものとして、ＮＭＯＳトランジスターＭ１のソースは、ビットラインＢＬ０に接続され、そのもののドレーンは、ノードＮ１に連結され、そのもののゲートは、信号ＢＬＳＨＦによって制御される。そして、トランジスターＭ１のドレーン、即ちノードＮ１にドレーンが接続されたＰＭＯＳトランジスターＭ２は、電源電圧Ｖｃｃが印加されるソース及び信号ＣＵＩＭＩＲが印加されるゲートを有する。トランジスターＭ２は、信号ＣＵＲＭＩＲの電圧レベルによってビットラインＢＬ０に一定電流を供給するためのものである。
【０００８】
ノードＮ１とグラウンド電位Ｖｓｓとの間にチャンネルが形成されるＮＭＯＳトランジスターＭ３は、そのもののソースが接地され、信号ＤＣＢに制御されることによってビットラインＢＬ０を放電させたり、ページバッファ３０−０の状態をグラウンド電位に設定する。信号ＳＢＬに制御されるＮＭＯＳトランジスターＭ４は、ラッチ部５０の１つのノードＮ２とノードＮ１との間に電流通路が形成される。付け加えて、トランジスターＭ４のドレーンは、信号Ｏｓａｃ及びｎＯｓａｃ（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に制御される３ステートインバータ（ｔｒｉ−ｓｔａｔｅ  ｉｎｖｅｒｔｅｒ）を通して入出力ゲート回路４０に接続される。そしてプログラムされるデータは、信号ＳＰＢに制御されるＮＭＯＳトランジスターＭ７を通してラッチ部５０の１つのノードＮ２に伝達される。ラッチ部５０の他ノードＮ３は、ノードＮ１にゲートが接続されたＮＭＯＳトランジスターＭ５と信号０ｌａｔｃｈに制御されるＮＭＯＳトランジスターＭ６のチャンネルを通して接地させる。トランジスターＭ５及びＭ６は、ビットラインＢＬ０が遷移された結果によってラッチ部５０のデータを反転させるためのものである。
【０００９】
図２は、一般的なナンドフラッシュメモリ装置のプログラム動作のための流れ図である。図２を参照すると、ナンドセルのためのプログラム動作は、データローディング段階Ｓ１０、プログラム動作遂行段階Ｓ２０、検証段階Ｓ３０、そして判別段階Ｓ４０を含む。図２の流れ図に基づいて一般的なフラッシュメモリのプログラム及び検証動作が以下説明される。
【００１０】
まず、プログラムに進入する以前にプログラムしようとするデータは、データローディング段階Ｓ１０でページバッファ（例えば、３０−０）のラッチ部５０にローディングされる。従ってプログラムしようとするメモリセルに対応するページバッファ３０−０のラッチ部５０は、グラウンド電位（ｇｒｏｕｎｄ  ｐｏｔｅｎｔｉａｌ）０Ｖで設定され、反面プログラムが禁止されたセルに対応するページバッファ（例えば３０−１）のラッチ部５０は、電源電圧Ｖｃｃで設定される。段階Ｓ１０によってページバッファのラッチ部５０が設定されると、よく知られたように、選択されたワードラインでプログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）Ｖｐｇｍを印加し、非選択されたワードラインには、パス電圧（ｐａｓｓ  ｖｏｌｔａｇｅ）Ｖｐａｓｓを印加する。その結果、グラウンド電位に対応するデータで設定されたラッチ部５０に関連されたメモリセルは、Ｆ−Ｎトンネルリングによってフローティングゲートに電子が注入され、メモリセルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）Ｖｔｈが高まる。即ち選択されたメモリセルは、プログラムされる。
【００１１】
反面、電源電圧Ｖｃｃに対応するデータが設定されたラッチ部５０に関連されたメモリセルは、トンネルリングが発生される条件が形成されないため、非選択されたメモリセルのスレショルド電圧Ｖｔｈは、変わらない。このような一連の過程は、段階Ｓ２０で行われる。続いて、プログラム段階Ｓ２０で選択されたメモリセルが要求されるスレショルド電圧Ｖｔｈでプログラムされたか否かを判断するためのプログラム検証段階Ｓ３０が行われる。段階Ｓ３０を行うことによって要求されるレベルでプログラムが行われたメモリセルに対応するラッチ部５０は、グラウンド電位Ｖｓｓから電源電圧Ｖｃｃに変わる。
【００１２】
従って、プログラム終了、又は次のプログラムループを行うかの可否は、ラッチ部５０にラッチされた状態によって判別される。即ちページバッファ３０−ｉの各ラッチ部５０にラッチされたデータに対応するレベルが全部電源電圧Ｖｃｃのレベルであると、プログラムが終了される。これと反対に、ラッチ部５０のうち、少なくとも１つにグラウンド電位に対応するデータが存在する場合、それに対応するメモリセルが充分にプログラムされる時までプログラムループを反復的に進行する。
【００１３】
図３は、従来技術によるプログラム検証動作時、図３のページバッファを制御するための信号のタイミング図であり、図４は、従来のプログラム検証動作によるセルトランジスターのスレショルド電圧分布を示す図面である。なお、図４において、縦軸はセルの数を表し、横軸はセルのスレショルド電圧を表す。
【００１４】
従来技術によるプログラム検証動作が以下参照図面、図１乃至図４に基づいて説明される。まず、ワードラインＷＬ１が選択され、ビットラインＢＬ０及びＢＬ１に各々対応するページバッファ３０−０及び３０−１の各ラッチ部５０にプログラムされるデータである論理的に０がローディングされ、ビットラインＢＬ０及びワードラインＷＬ１に関連されたメモリセルＭＣ１がプログラム動作段階Ｓ２０を通して、そのもののスレショルド電圧Ｖｔｈが約０．７でプログラムされ、そしてビットラインＢＬ１及びワードラインＷＬ１に関連されたメモリセルＭＣ１のスレショルド電圧Ｖｔｈは、０．３Ｖでプログラムされたと仮定する。このような仮定下で、プログラム検証段階Ｓ３０が行われると、図３に図示されたように、ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、そして非選択されたワードラインＷＬ０、ＷＬ２〜ＷＬ１５は、電源電圧Ｖｃｃに、又はそれより高いレベル電圧に遷移され、選択されたワードラインＷＬ１及び共通ソースラインＣＳＬは、０Ｖで維持される。
【００１５】
続いて、信号ＢＬＳＨＦの電圧レベルは所定の電圧（例えば、２．２Ｖ）に、信号ＳＢＬ及びＤＣＢの電圧レベルは０Ｖに、そして信号ＣＵＲＭＩＲの電圧レベルは電源電圧Ｖｃｃから所定の電圧１８Ｖに遷移される。上のバイアス条件によって、ビットラインＢＬ０は、約１Ｖのスレショルド電圧Ｖｔｈを有するＮＭＯＳトランジスターＭ１によって約１．５Ｖのレベルでチャージ−アップされるが、ビットラインＢＬ１は、セルがプログラムされなかったため、即ちセルがオフ状態に存在しないため、０Ｖで放電される。従ってページバッファ３０−０のノードＮ１とページバッファ３０−１のノードＮ１’は、各々電源電圧Ｖｃｃとグラウンド電位Ｖｓｓのレベルに遷移される。
【００１６】
次に、トランジスターＭ６及びＭ１４のゲートで印加される信号０ｌａｔｃｈが０Ｖから電源電圧Ｖｃｃに遷移されると、ビットラインＢＬ０に対応するページバッファ３０−０内のラッチ部５０の出力ｓｅｔ１は、トランジスターＭ５及びＭ６を通してグラウンド電位Ｖｓｓから電源電圧Ｖｃｃに変わるようになる。反面、グラウンド電位ＶｓｓのノードＮ１’にゲートが接続されたトランジスターＭ１３がターン−オフされているため、ビットラインＢＬ１に対応するページバッファ３０−１内のラッチ部５０の出力ｓｅｔ２は、続いて、グラウンド電位Ｖｓｓで維持される。それ故に次のプログラムサイクルでページバッファ３０−０に対応するビットラインＢＬ０のレベルがプログラム禁止条件の形成される電源電圧Ｖｃｃのレベルで維持されるため、ビットラインＢＬ０に対応する選択されたメモリセルＭＣ１は、以後続いてプログラムループでそのもののスレショルド電圧Ｖｔｈが増加しないで、１Ｖのレベルで維持される。これと反対に、ビットラインＢＬ１に対応するメモリセルＭＣ１は、そのもののスレショルド電圧Ｖｔｈが０．７Ｖ以上になる時まで反復的なプログラムループによってプログラムされる。このように、ビット−バイ−ビット（ｂｉｔ−ｂｙ−ｂｉｔ）で検証段階Ｓ３０を行うことによってメモリセルがオーバプログラム（ｏｖｅｒ−ｐｒｏｇｒａｍ）されることが防止できる。
【００１７】
しかし、ナンドフラッシュメモリ装置は、１つのワードラインに共通に連結されたメモリセルを同時にプログラムするため、最初のプログラムサイクルで選択されたメモリセルに対するプログラムが殆ど完了されない。従って、プログラム検証動作の間に選択されたメモリセルを通して流れる電流［以下、セル電流（ｃｅｌｌｃｕｒｒｅｎｔ）と称する］が増加して共通ソースラインＣＳＬのレベルが高まるようになる。以下、上述のようのＣＳＬレベルが増加することをＣＳＬノイズ（ｎｏｉｓｅ）と称する。ＣＳＬノイズは、プログラム検証段階Ｓ３０で実際メモリセルのスレショルド電圧Ｖｔｈが低いにも関わらず、そのもののスレショルド電圧Ｖｔｈを高いものとして判断させるため、不充分にプログラムされたメモリセルは、プログラム検証段階Ｓ３０でプログラムが完了されたもので判別される。
【００１８】
例えば、上述のように、セル電流（ｃｅｌｌ  ｃｕｒｒｅｎｔ）によってＣＳＬレベルが約０．７Ｖ増加したと仮定すると、メモリセル（例えば、ＭＣ０）が約０．３Ｖのスレショルド電圧Ｖｔｈでプログラムされた場合、ＣＳＬレベルの増加のためメモリセルのスレショルド電圧がまるで０．７Ｖであるかのように、検証段階Ｓ３０で判断される。このため、ビットラインＢＬ１に対応するメモリセルＭ０に関連されたラッチ部の出力がグラウンド電位Ｖｓｓから電源電圧Ｖｃｃに変わるようになる。結局、プログラムが完了された場合、約０．３Ｖのスレショルド電圧Ｖｔｈを有するメモリセルＭＣ０は、充分にプログラムされない（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）状態に存在するため、読出動作時、オン−セル（ｏｎ−ｃｅｌｌ）で判断されて、デバイス失敗（ｄｅｖｉｃｅ  ｆａｉｌ）を誘発するようになる。
【００１９】
図４に図示されたように、ビットラインＢＬ１に対応するメモリセルＭＣ２１のスレショルド電圧Ｖｔｈがオフ−セル（ｏｆｆ  ｃｅｌｌ）の判断基準になるスレショルド電圧Ｖｔｈ＝０．７Ｖより低い領域で分布されることが分かる。このような現象は、図１に図示されたように、従来ページバッファ３０−ｉ内部の各ラッチ部５０の出力ｓｅｔ１が１回電源電圧Ｖｃｃに遷移されると、信号ＤＣＢに制御されるＮＭＯＳトランジスターＭ３を通してグラウンド電位に遷移される以前に対応するビットライン上のレベルに関係なしに続いて電源電圧Ｖｃｃで維持される単向性（ｕｎｉｄｉｒｅｃｔｉｏｎａｌ）ラッチ構造を有するページバッファ３０−ｉであるためのものである。
【００２０】
【発明が解決しようとする課題】
従って、本発明の目的は、両方向性（ｂｉｄｉｒｅｃｔｉｏｎａｌ）ラッチ構造のページバッファを有するナンドフラッシュメモリ装置を提供することである。
【００２１】
本発明の他の目的は、アンダープログラム（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）を防止するナンドフラッシュメモリ装置を提供することである。
【００２２】
本発明の他の目的は、プログラム動作時要求されるレベルより低くも高くもないようにメモリセルのスレショルド電圧が自動的に調整されるナンドフラッシュメモリ装置を提供することである。
【００２３】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１つの特徴によると、電気的に消去及びプログラムできるフラッシュメモリ装置において、少なくとも１つのストリングと、ストリングは直列接続された複数のメモリセルを含み、メモリセル各々は、浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）と制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を有して浮遊ゲートに電荷を蓄積したり、蓄積された電荷を放出することによって、電気的に消去及びプログラムできるトランジスターを備えており、ストリングに接続されたビットラインと、ビットラインに対応するデータラインと、データラインを通して外部データを入力されてデータに対応するメモリセルのプログラムが完了される時までデータを維持する第１ラッチ手段と、プログラム動作による選択されたメモリセルの状態を検証するための検証動作の結果に該当するデータをデータラインにラッチさせるための第２ラッチ手段を含み、第２ラッチ手段はプログラム検証動作の結果によって、ビットラインに対応するデータラインがプログラム禁止状態で設定された後、続いてプログラム動作でビットラインがプログラム禁止状態に該当するプログラム状態で再設定される時、第１ラッチ手段によってラッチされたデータの状態を入力されて選択されたメモリセルが充分にプログラムされる時まで、データラインのレベルをプログラム状態に対応するレベルでラッチさせることを特徴とする。
【００２４】
この望ましい実施形態において、メモリセルアレーは、ナンド構造からなるメモリセルを含むことを特徴とする。
【００２５】
この望ましい実施形態において、プログラム禁止状態に該当する電圧レベルは、電源電圧のレベルであることを特徴とする。
【００２６】
この望ましい実施形態において、プログラム状態に該当する電圧レベルは、グラウンド電位のレベルであることを特徴とする。
【００２７】
この望ましい実施形態において、第１ラッチ手段は、第１制御信号ＳＰＢに応じてオン／オフされる第１スイッチと、第１スイッチを通して伝達されたデータをラッチする第３ラッチ手段と、第３ラッチ手段を初期化させるための第２制御信号ＰＢｓｅｔに応じてラッチ手段をグラウンド電位に連結させる第２スイッチを含むことを特徴とする。
【００２８】
この望ましい実施形態において、第１及び第２スイッチは、ＭＯＳトランジスターで構成されることを特徴とする。
【００２９】
この望ましい実施形態において、第２ラッチ手段は、データラインのレベルと第１ラッチ手段のデータのレベルを入力されて第３制御信号ＣＴＬ１に応じてデータラインのレベルが反転された信号を出力する第１反転手段と、１対の第４制御信号Ｏｓａｃ、ｎＯｓａｃ（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に応じて、第１反転手段の反転信号の位相を反転させてデータラインで出力する第２反転手段を含むことを特徴とする。
【００３０】
この望ましい実施形態において、第３制御信号は、１対の第４制御信号が少なくとも活性化される以前に活性化されることを特徴とする。
【００３１】
この望ましい実施形態において、第２反転手段は、電源電圧のための第１端子と、グラウンド電位のための第２端子と、データラインに接続されたゲートと第１端子に接続されたソースを有する第１ＰＭＯＳトランジスターと、第１ＰＭＯＳトランジスターのドレーンに接続されたソースと、第１ラッチ手段に接続されたゲートを有する第２ＰＭＯＳトランジスターと、第３制御信号ＣＴＬ１が印加されるゲートと、第２ＰＭＯＳトランジスターのドレーンに接続されたドレーンを有する第１ＮＭＯＳトランジスターと、データラインに接続されたゲートと第１ＮＭＯＳトランジスターのソースに接続されたドレーン及び、第２端子に接続されたソースを有する第２ＮＭＯＳトランジスター及び第１ラッチ手段に接続されたソースを有する第３ＮＭＯＳトランジスターを含むことを特徴とする。
【００３２】
この望ましい実施形態において、第２反転手段は、第２ＰＭＯＳトランジスターのドレーンに接続された入力端子と、１対の第４制御信号が各々印加される制御端子及び、データラインに接続された出力端子を有するインバータを含むことを特徴とする。
【００３３】
本発明の他の特徴によると、プログラム動作とプログラム動作の結果を検証する検証動作を反復的に行うためのプログラムアルゴリズムを有するフラッシュメモリ装置において、ワードライン、ビットライン、そして複数のストリングを含んだメモリセルアレーと、各ストリングはワードラインに各々対応する複数のメモリセルを備えており、メモリセル各々は浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）と制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を有して浮遊ゲートに電荷を蓄積したり、蓄積された電荷を放出することによって、電気的に消去及びプログラムできるトランジスターを含み、ビットラインに各々対応するデータラインと、外部からデータを入力されて記入されるデータに対応するメモリセルのプログラムが完了される時までデータを貯蔵する第１貯蔵手段及び検証動作の結果に対応する選択されたメモリセルに関連されたビットラインの第１レベルと第１貯蔵手段に貯蔵されたデータに対応する第２レベルが一致しない場合、データラインをプログラム禁止状態のレベルで維持させ、第１レベルと第２レベルが一致する場合、データラインのレベルを第２レベルで維持させる第２貯蔵手段を含み、第２貯蔵手段は検証動作の間にビットラインがプログラム禁止状態のレベルで維持された後、続いてプログラム動作の間にビットライン上のレベルが可変される時、変化されたビットライン上のレベルと第２レベルが一致される場合、ビットライン上のレベルが第２レベルで維持されることを特徴とする。
【００３４】
この望ましい実施形態において、プログラム禁止状態のレベルは、グラウンド電位に該当するレベルであることを特徴とする。
【００３５】
この望ましい実施形態において、第２レベルは、電源電圧のレベルであることを特徴とする。
【００３６】
このような装置によって、両方向性構造からなる第１及び第２ラッチを通してＣＳＬノイズのためのアンダープログラムされたセルが続いてプログラム動作で再プログラムされるようにできる。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図５乃至図８に基づいて詳細に説明する。
【００３８】
図５を参照すると、本発明の新規のナンドプラッシュメモリ装置は、外部から印加される記入データを入力されてプログラム動作が完了される時までデータを貯蔵するための第１ラッチ部１１０とメモリセルの状態（即ち、オンセル、又はオフセル）を判読してその結果を貯蔵し、貯蔵された結果に対応するデータＶｃｃ又は０Ｖをデータラインに伝達する第２ラッチ部１２０を有する両方向性ラッチ構造のページバッファ１００を提供する。
【００３９】
このような構成を有するページバッファ１００によって、プログラム検証動作時、セル電流のためのＣＳＬノイズによって、ＣＳＬレベルが増加して不充分にプログラムされたセルがオフセルで判読されても、以後反復されるプログラムサイクルで不充分にプログラムされたメモリセルが要求されるスレショルド電圧レベルで安定にプログラムされる。即ち、プログラム動作時プログラムされるメモリセルのスレショルド電圧を要求されるスレショルド電圧レベルより低くても、高くてもないように第１及び第２ラッチ部１１０及び１２０を通して自動的に調整させることによって、不充分にプログラムされたセルのためのデバイスエラーとメモリセルのオーバプログラム（ｏｖｅｒ−ｐｒｏｇｒａｍ）及びアンダープログラム（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）が防止できる。
【００４０】
図５は、本発明の望ましい実施形態によるフラッシュメモリ装置のアレー及びページバッファ回路を示す回路図である。
【００４１】
図５を参照すると、本発明によるナンドフラッシュメモリ装置は、メモリセルアレー１０、行デコーダ２０、ページバッファグループ３０、そして列パスゲート回路４０を含む。アレー１０、行デコーダ２０、そして列パスゲート回路４０は、図１のそのものと同一の回路構成を有するため、そのものに対する説明はここで省略される。そして、図１の構成要素と同一の機能を有する図５の構成要素に対して同一の参照番号を併記する。
【００４２】
ページバッファグループ３０は、アレー１０のビットラインＢＬｉに各々対応するページバッファ１００で構成され、各ページ１００は、２つのＮＭＯＳトランジスターＭ１７及びＭ２７と１つのＰＭＯＳトランジスターＭ１８と第１及び第２ラッチ部１１０及び１２０を含む。ＰＭＯＳトランジスターＭ１８とＮＭＯＳトランジスターＭ１７及びＭ２７は、図１のＭＯＳトランジスターＭ１、Ｍ２、そしてＭ３と同一の機能と接続関係を有する。従って、トランジスターＭ１７、Ｍ１８、そしてＭ２７に対する説明はここで省略される。
【００４３】
第１ラッチ部１１０は、列パスゲート回路４０を通して外部から印加されるデータを入力されてプログラム動作が完了される時までデータを貯蔵する。第１ラッチ部１１０は、２つのＮＭＯＳトランジスターＭ２４及びＭ２５と２つのインバータＩＶ８及びＩＶ９からなるラッチ回路１１２を含む。トランジスターＭ２４は、信号ＳＰＢに応じてプログラム動作時、列パスゲート回路４０を通してプログラムされるデータをラッチ回路１１２に伝達するためのものとして、ＮＭＯＳトランジスターＭ２４のチャンネルは、列パスゲート回路４０とラッチ回路１１２の１つのノードＮ５の間に形成される。信号ＰＢｓｅｔに制御されるＮＭＯＳトランジスターＭ２５のチャンネルは、ラッチ回路１１２の他ノードＮ６と接地との間に形成される。そしてトランジスターＭ２５は、信号ＰＢｓｅｔに応じてラッチ回路１１２の１つのノードＮ５を電源電圧Ｖｃｃでチャージさせるためのものである。そしてインバータＩＶ８の入力段とインバータＩＶ９の出力段は、ＮＭＯＳトランジスターＭ２５のドレーン、ノードＮ６に共通接続され、インバータＩＶ８の出力段とインバータＩＶ９の入力段は、トランジスターＭ２４のソース、即ちノードＮ５に共通接続される。
【００４４】
第２ラッチ部１２０は、反転部１２２及び３ステートインバータＩＶ７で構成されている。反転部１２２は、２つのＰＭＯＳトランジスターＭ１９及びＭ２０と３つのＮＭＯＳトランジスターＭ２１、Ｍ２２及び、Ｍ２３で構成されている。ＰＭＯＳトランジスターＭ１９のゲートは、信号ＢＬＳＨＦに制御されるトランジスターＭ１７を通して対応するビットラインＢＬｉに接続され、電源電圧Ｖｃｃが印加されるソースを有する。ラッチ回路１１２の１つのノードＮ５に接続されたゲートを有するＰＭＯＳトランジスターＭ２２のソースは、トランジスターＭ１９のドレーンに接続され、そのもののドレーンは、信号Ｏｓａｃ及びｎＯｓａｃに制御される３ステートインバータＩＶ７を通してトランジスターＭ１７のドレーン、即ちＮＭＯＳトランジスターＭ１７を通してビットラインＢＬｉに連結されたノードＮ４に接続される。信号ＣＴＬ１に制御されるトランジスターＭ２１のドレーンは、３ステートインバータＩＶ７の入力段とノードＮ５に接続されたＰＭＯＳトランジスターＭ２０のドレーンが共通接続されたノードＮ７に連結される。そしてトランジスターＭ１７を通して対応するビットラインＢＬｉにゲートが接続されたトランジスターＭ２２とラッチ回路１１２の１つのノードＮ５にゲートが接続されたトランジスターＭ２３のチャンネルは、トランジスターＭ２１のドレーンと接地との間に並列に形成される。
【００４５】
図２のローディング段階Ｓ１０で第２ラッチ部１１０にデータ‘０’がラッチされた場合、プログラム動作段階Ｓ２０で第１ラッチ部１１０に対応するメモリセル（例えば、ＭＣ０）は、プログラムされる。この時、セル電流のため、ＣＳＬレベルが０．７Ｖ程度上昇され、メモリセルＭＣ０が不充分にプログラムされてそのもののスレショルド電圧Ｖｔｈが約０．３Ｖの条件下で、メモリセルＭＣ０は、検証及び判別段階Ｓ３０及びＳ４０を通してプログラムされた状態（即ちオフセル）で判別される。この場合、セルＭＣ０に対応するビットラインＢＬ０のレベルは、約１．５Ｖでチャージ−アップされ、その結果ノードＮ４のレベルが電源電圧Ｖｃｃになる。その結果、第２ラッチ部１２０のトランジスターＭ２２がターン−オンされ、第１ラッチ部１１０に貯蔵されたデータ‘０’によってＰＭＯＳトランジスターＭ２０がターン−オンされる。以後、信号ＣＴＬ１が電源電圧Ｖｃｃで印加されることによって、ノードＮ４は、トランジスターＭ２１及びＭ２２とインバータＩ７を通して電源電圧Ｖｃｃで維持される。
【００４６】
以後、続いてプログラムサイクルでプログラムセルが増加することによってＣＳＬノイズは減少されるため、メモリセルＭＣ０は、オフ−セルからオン−セルに判別され、そしてビットラインＢＬ０は、グラウンド電位Ｖｓｓに放電される。従ってノードＮ４の電圧は、電源電圧Ｖｃｃからグラウンド電位に遷移され、第１ラッチ部１１０に貯蔵されたデータ‘０’とノードＮ４の電圧に応じて第２ラッチ部１２０は、ノードＮ４をグラウンド電位にラッチさせるようになる。というわけで、続いてプログラムサイクルで不充分にプログラムされたメモリセルＭＣ０は要求されるスレショルド電圧Ｖｔｈ＝約１Ｖを有するように充分にプログラムされる。
【００４７】
このように、第１ラッチ部１１０は、外部から印加されたデータをプログラム動作が完了される時まで貯蔵し、第２ラッチ部１２０は、選択されたメモリセルのデータを判別して貯蔵するように具現された。従ってプログラム動作のうち、セル電流のため、ＣＳＬレベルが高まることによって選択されたメモリセルのうち、アンダープログラムされたセルが存在しても、ＣＳＬレベルが再び低める時、アンダープログラムされたセルを第１ラッチ部１１０に貯蔵されたデータによって動作される第２ラッチ部１２０によって再プログラムすることによって、アンダープログラムされたセルのスレショルド電圧を要求されるレベルでプログラムするようになる。また、メモリセルがオーバプログラムされることが防止できる。
【００４８】
図６は、本発明の望ましい実施形態によるプログラム検証動作時、図６のページバッファを制御するためのタイミング図である。図７は、本発明の望ましい実施形態によるプログラム検証動作のラッチ部の状態を比較するための図面である。そして図８は、本発明のプログラム検証動作によるセルトランジスターのスレショルド電圧分布を示す図面である。なお、図８において、縦軸はセルの数を表し、横軸はセルのスレショルド電圧を表す。本発明によるプログラム検証動作は、参照図面、図５乃至図８に基づいて以下詳細に説明される。
【００４９】
図７を参照すると、プログラム動作を行う以前に選択されたメモリセルに貯蔵されるデータが段階Ｓ１００で選択されたメモリセルに対応するページバッファ１００の第１ラッチ部１１０にローディングされる。次に段階Ｓ１００’は、段階Ｓ１００でローディングされたデータが貯蔵されたページバッファ１００のデータ状態、即ち論理的に‘１’、又は論理的に‘０’を示している。従ってデータが論理的に‘０’であるページバッファに対応するメモリセルはプログラムされるが、データが論理的に‘１’であるページバッファに対応するメモリセルは、プログラム区間のうち、プログラム禁止状態（ｐｒｏｇｒａｍ  ｉｎｈｉｂｉｔ  ｓｔａｔｅ）、即ちメモリセルに対応するビットラインを電源電圧Ｖｃｃのレベルで維持することによって、メモリセルはプログラムされない。
【００５０】
プログラム段階Ｓ１１０で段階Ｓ１００’のデータ状態によって選択されたメモリセルに対するプログラム動作が行われる。プログラム動作は、上述のような方法で行われるため以下省略される。続いて、段階Ｓ１１０が行われた後、検証段階Ｓ１２０が行われることによって、段階Ｓ１２０’のようなページバッファの状態になったと仮定する。この時、プログラム動作によって要求されるスレショルド電圧Ｖｔｈで充分にプログラムされたセル（ＳＰ：ｓｕｆｆｉｃｉｅｎｔｐｒｏｇｒａｍ）と、まだ不充分にプログラムされたセル（ＩＰ：ｉｎｓｕｆｆｉｃｉｅｎｔ  ｐｒｏｇｒａｍ）として、ＣＳＬノイズのためプログラムされたもので判断されたメモリセルに対応する各ページバッファは、論理的に‘０’から‘１’に状態が変更され、まだプログラムされていないメモリセルは、段階Ｓ１００でローディングされた状態（論理的に‘０’）で維持され、段階Ｓ１００で論理的に‘１’である状態のページバッファは、そのまま以前の状態で維持される。
【００５１】
検証段階Ｓ１２０の動作は、以下図６を参照して説明される。まずプログラムされていない多くのセルを通して流れる電流、即ちセル電流によってＣＳＬレベルが０．７Ｖ程度上昇され、不充分にプログラムされたメモリセルＩＰのスレショルド電圧Ｖｔｈが０．３Ｖと仮定する。段階Ｓ１２０が行われるための信号のレベルは、図６に図示されたようである。即ちストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、そして非選択されたワードライン（例えば、ＷＬ０、ＷＬ２〜ＷＬ１５）は、電源電圧Ｖｃｃ又はそれより高い電圧で印加され、選択されたワードライン（例えばＷＬ１）は０Ｖで印加される。これと同時に信号ＢＬＳＨＦの電圧レベルは所定電圧（例えば２．２Ｖ）に、信号ＣＴＬ１、ＳＰＢ、そしてＤＣＢの電圧レベルは０Ｖに、そして信号ＣＵＲＭＩＲの電圧レベルは、電源電圧Ｖｃｃから所定の電圧に印加される。というわけで、ＣＳＬレベルの上昇のため選択されたメモリセルＭＣ１がオフセルであることで判断されるため、選択されたメモリセル（例えば、ＭＣ１）に関連されたビットラインＢＬ０、ページバッファ１００のＮＭＯＳトランジスターＭ１８及びＭ１７を通して約１．５Ｖでチャージ−アップされ、その結果ノードＮ４は、電源電圧Ｖｃｃのレベルでチャージされる。上述のような検証動作のための感知動作（ｓｅｎｓｉｎｇ  ｏｐｅｒａｔｉｏｎ）が完了されると、信号ＣＴＬ１と信号Ｏｓａｃ及びｎＯｓａｃは、順次的に０Ｖから電源電圧Ｖｃｃに、又は電源電圧Ｖｃｃから０Ｖに活性化される。即ち信号ＣＴＬ１が活性化された後、信号Ｏｓａｃ及びｎＯｓａｃが活性化されるようにすべきである。従って第１ラッチ部１１０に接続されたＰＭＯＳトランジスターＭ２０とノードＮ４に接続されたＮＭＯＳトランジスターＭ２２と信号ＣＴＬ１に制御されるＮＭＯＳトランジスターＭ２１がターン−オンされ、信号Ｏｓａｃ及びｎＯｓａｃに制御される３ステートインバータＩＶ７を通してノードＮ４は、電源電圧Ｖｃｃのレベルでラッチされる。従って不充分にプログラムされたメモリセルＩＰは、続いてプログラムサイクルでプログラム禁止条件が形成されてそれ以上プログラムされない。
【００５２】
以後、二番目のプログラムサイクルのプログラム段階Ｓ１４０が行われることによってプログラムされたメモリセルが増加し、その結果ＣＳＬノイズが減少される。従って二番目のプログラムサイクルの検証段階Ｓ１５０で不充分にプログラムされたメモリセルＩＰは、再びオフ−セルからオン−セルに判定される。即ちメモリセルＩＰに対応するビットラインＢＬ０上の電圧は、メモリセルＩＰを通してグラウンド電位で放電される。そしてノードＮ４もなおグラウンド電位で放電されることによって第２ラッチ部１２０を通してノードＮ４は、電源電圧Ｖｃｃからグラウンド電位でラッチされる。段階Ｓ１５０の結果によるページバッファの状態が段階Ｓ１５０’と同じである。続いて、３番目のプログラム及び検証サイクルを行うようになると、図７に図示されたように、全てのメモリセルの各スレショルド電圧、即ちデータが要求されるレベル（例えば、１Ｖ）に対応する状態、即ち論理的に‘１’にプログラムされる。結果的に、図８に図示されたように、プログラムされたメモリセルは、シャープなスレショルド電圧分布を有するようになる。
【００５３】
【発明の効果】
上述のように、外部データを貯蔵する第１ラッチ回路と選択されたセルの状態を判別したデータを貯蔵し、貯蔵されたデータをデータラインで出力する第２ラッチ回路を有する両方向性ラッチ構造のページバッファによってオーバープログラム、アンダープログラム、そしてデバイス失敗等が防止でき、安定されたプログラム動作を行うことができるようになった。
【図面の簡単な説明】
【図１】  従来技術によるナンドフラッシュメモリ装置のアレー及びページバッファの回路を示す回路図である。
【図２】  一般的なナンドフラッシュメモリ装置のプログラム動作のための流れ図である。
【図３】  従来技術によるプログラム検証動作時、図１のページバッファを制御するための信号のタイミング図である。
【図４】  従来のプログラム検証動作によるセルトランジスターのスレショルド電圧分布を示す図面である。
【図５】  本発明の望ましい実施形態によるナンドフラッシュメモリ装置のアレー及びページバッファの回路を示す回路図である。
【図６】  本発明の望ましい実施形態によるプログラム検証動作時、図５のページバッファを制御するための信号のタイミング図である。
【図７】  本発明の望ましい実施形態による毎プログラムサイクルでプログラム検証動作の結果を比較するための図面である。
【図８】  本発明のプログラム検証動作によるセルトランジスターのスレショルド電圧分布を示す図面である。
【符号の説明】
１０：メモリセルアレー
２０：行デコーダ
３０：ページバッファグループ
４０：列パスゲート回路
１１０：第１ラッチ回路
１２０：第２ラッチ回路
【図１】
0003761333.tif 000002
【図２】
0003761333.tif 000003
【図３】
0003761333.tif 000004
【図４】
0003761333.tif 000005
【図５】
0003761333.tif 000006
【図６】
0003761333.tif 000007
【図７】
0003761333.tif 000008
【図８】
0003761333.tif 000009