(57)【特許請求の範囲】
【請求項１】
トレンチ型コンデンサを有するＤＲＡＭメモリセルの製造方法であって、第一の導電型の第一のゾーン（６）に第一の溝部（７）を形成し、第一の絶縁層（８）でその第一の溝部（７）の表面を被覆し、第二の導電型の導電材料（９）でその第一の溝部（７）を充填し、第一のゾーン（６）と第一の溝部（７）の導電材料（９）をドープし、
第一の溝部（７）を覆うように、第一のゾーンの上に、第一の導電型の第二のゾーン（１０）を配置し、
第一の溝部（７）の導電材料（９）からのドーピング元素を拡散することにより、第二のゾーン（１０）に第二の導電型の部分（１２）を形成し、
第二のゾーン（１０）の表面からちょうど第一のゾーン（６）に達するまで半導体材料が除去されるように、第一の溝部（７）の隣接部分をエッチングし、
隣接する溝部との間に絶縁部分が形成されるように、絶縁材料（１３）で前記隣接部分を充填し、
第二の導電型の導電材料（２１）によるビット線（１）と選択トランジスタのドレイン領域（１８）を形成し、
第一のゾーン（６）にある第一の溝部（７）の上の第二のゾーン（１０）にある第二の溝部（１４）に選択トランジスタ（３）を形成し、
第二のゾーン（１０）の何も被覆されていない表面の上に導電材料（２２）によるワード線（２）を形成する上記の製造方法。
【請求項２】
第一のゾーン（６）の上に第二のゾーン（１０）を配置するのに、第一のゾーン（６）の上に第二のゾーン（１０）を直接ウエハー接着法で形成し、第二のゾーン（１０）を所定の厚さに薄くすることを特徴とする請求項１記載の製造方法。
【請求項３】
前記第一の絶縁層（８）で被覆する処理が半導体材料を酸化することにより達成される請求項１あるいは請求項２に記載の製造方法。
【請求項４】
第一の溝部（７）の前記隣接部分が酸化物で充填された請求項１〜３のうちいずれか１項に記載の製造方法。
【請求項５】
前記絶縁材料（１３）が複数の層からなることを特徴とする請求項１〜４のうちいずれか１項に記載の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、トレンチ型コンデンサーを有するＤＲＡＭセルの製造方法に関する。
【０００２】
ＵＳ−Ａ−５，１８１，０８９には、半導体メモリデバイスと対応する製造方法、基板に形成されるトレンチ型コンデンサおよび前記コンデンサの上に配置されたゾーンに形成される対応する選択トランジスタについて公表されている。
ＪＰ  ０２  １４６７６６  Ａには、トレンチ型コンデンサを有し、半導体の多層構造により、ＭＯＳ型選択トランジスタが、その上に配置されたメモリセルについて公表されている。
ＤＲＡＭメモリはＳＲＡＭメモリのパルス動作に拠るものである。常にメモリセルに存在している電気容量、例えばゲート容量は、ある時間その状態を保持するために使われる。この原理はメモリセルを著しく簡略にするのを可能にし、そのため、必要な消費電力と面積が減少し、メモリの実装密度が増大する。さらに実装密度をより増大させるため、ＤＲＡＭセルの必要面積をさらに縮小するための努力がされている。この場合、貯蔵電気容量の大きさを保ちながら、ビットおよびワード配線の漂遊容量を可能な限り小さくすることが目標となる。同時にＤＲＡＭチップの製造方法をできるだけ単純にしなければならない。
【０００３】
米国特許ＵＳ−Ａ−４，７９７，３７３には、ＤＲＡＭメモリセルとトレンチ技術を用いたＤＲＡＭメモリセルの製造方法について記述されている。この従来技術によるＤＲＡＭセルにおいては、そのセルは電界効果トランジスタと記憶コンデンサからなり、そのトランジスタとコンデンサは両方とも基板上の溝部に形成されている。そのトランジスタのソースとチャンネルとドレインおよび一つのコンデンサ部が基板主体部の側面に基本的に縦方向に配置され、ゲートと他のコンデンサはその溝部に挿入された材料と絶縁層によって主体部から絶縁された材料の二つの部分に配置されている。言い換えると、その記憶コンデンサと選択トランジスタが、ビットとワードの配線の交差する部分で一つは上にもう一つは下に事実上配置されている。
【０００４】
上記の従来技術による記憶コンデンサと選択トランジスターを有するＤＲＡＭセルの製造方法は基本的に以下の工程からなる：
第一の導電型の基板に溝部をエッチングする。
第一の薄膜絶縁層でその溝部の側面部をコーティングする。
第二の導電型の導電材料で所要の高さまで線状の溝部を充填する。
その導電材料と基板の間の絶縁層の端部を含む覆われていない絶縁層を除去する。
その端部に導電材料を被覆する。
その溝部の周囲の基板に、その端部をとおし、導電材料からドーピング元素を拡散させて、選択トランジスタのソースとして働くように第二の導電型の弱くドープされた部分を、その基板の端部と同じ高さの面に形成する。
その溝部の上部の基板の隣接部にドレイン領域を形成する。
その溝部の上部にゲート絶縁層を形成する。
ゲートとして働く導電性の材料で溝部の残った部分を充填する。
【０００５】
このとき、基板は、強くドープされた下のゾーンとそれよりは弱くドープされた上のゾーンと、さらに弱くドープされた上のゾーンに形成された選択トランジスタのソースを有する。
【０００６】
このとき、六つの基本的な工程は、記憶コンデンサと選択トランジスタの製造に関係し、残りの三つの工程は選択トランジスタのみに関係する。この方法の工程は、制御する手段に関し、所定の端部にエッチングを実施することについて非常な困難さを伴い、そのため所定の端部の寸法が再製作できるようにしている。
【０００７】
本発明の目的は、簡単に実施でき、高い良品率で、ＤＲＡＭセルの高密度実装が可能で、接続間容量を減少させるＤＲＡＭセルの製造方法を提供することである。
【０００８】
請求項１のよるＤＲＡＭセルの製造方法によって、この目的は達成される。ほかの請求項は、この発明の好ましい展開に係わるものである。
【０００９】
本発明は、単結晶シリコン層を支持体に配置する方法名称であるＳＯＩ方法の工程に似た方法による、ＤＲＡＭセルの製造方法の考え方を基にしている。このＳＯＩ方法において、支持体が絶縁物（ＳＯＩ：絶縁物上のシリコン）であるように、本発明による“準ＳＯＩ”方法においては、第一のゾーンを構成する離れたシリコン層上に第二のゾーンとして単結晶シリコン層が形成される。ＤＲＡＭセルの記憶コンデンサはこの第一のゾーンに形成され、選択トランジスタは上のゾーンである第二のゾーンのシリコン柱に形成される。
【００１０】
このように、本発明のＤＲＡＭメモリの製造方法は次の工程による：
第一の導電型の第一のゾーンに第一の溝部を形成し、第一の絶縁層でその第一の溝部の表面を被覆し、第二の導電型の導電材料を第一の溝部に充填し、第一のゾーンと第一の溝部の導電材料を強くドープする。
第一の溝部が覆われるように、第一のゾーン上に第一の導電型の第二のゾーンを形成する。
第一の溝部の導電材料からのドーピング元素を拡散することで、第二のゾーンの第二の導電型の部分を形成する。
表面からちょうど第二のゾーンまで半導体材料を除去するように、第一の溝部の隣接部分をエッチングする。
絶縁物が隣接する溝部同士の間に形成されるように、絶縁物で隣接部分を充填する。
第二の導電型の導電材料でビット配線を形成し、選択トランジスタのドレイン領域を形成する。
第一のゾーンにある第一の溝部の上の第二のゾーンにある第二の溝部に選択トランジスタを形成する。
第二のゾーンの覆われていない表面上にワードの配線を形成する。
【００１１】
第一のゾーン上に第二のゾーンを形成するのに、第一のゾーン上に第二のゾーンを直接ウエハー接着し、所定の厚さにその第二ゾーンを薄くする方法も効果がある。この方法によると、簡単な工程で、一つの上に二つの異なったドーピング領域を形成することが可能となる。薄くする加工法としては、エッチングあるいは研磨、ポリシングが有効である。
【００１２】
さらにこの方法の好ましい展開として、絶縁層で第一の溝部を被覆する工程で、いずれの場合においても、酸化は効果がある。
【００１３】
特に、半導体材料が除去された第一の溝部の隣接部分を厚い酸化物で充填可能となる。これにより、簡単な工程が可能となる。
【００１４】
本発明の一つの利点として、製造中に求められるマスクが少ないことである、すなわち、従来の技術と比較すると六つのマスクに対し、この実施例では五つのマスクだけである。さらに利点として、ＤＲＡＭメモリセルの寄生容量が従来技術による方法よりも、本発明による方法では小さくなることである。
【００１５】
さらに、本発明の特徴と利点を図示された実用例の説明で明らかにしていく。
【００１６】
本発明の方法により製造されたＤＲＡＭセルの一つの実施例を図１の断面図に示す。
ＤＲＡＭセルに必要とされる回路的な要求を説明するために、はじめに、図２の電気的等価回路図を参照し、ＤＲＡＭセルの基本的な関係を示す。
【００１７】
ＤＲＡＭセルはビット線１とワード線２の交差する点に配置される。ビット線は一般的にゲートを介し、ワード線２で作動される選択トランジスタ３のドレインに接続される。そのトランジスタがワード線２を介し選択される時、それはＯＮ状態に変化し、書き込みあるいは読み出しのために、ビット線１に記憶コンデンサ４を接続する。
【００１８】
避けることのできない寄生容量５は、ビット線１とワード線２に沿って形成される。しかし、それらはＤＲＡＭセルのスイッチング動作に不利に影響するので、できるだけ小さくなるように努力がされている。その大きさは、とりわけ、そのＤＲＡＭセルの製造方法による。
【００１９】
すでに上記に示したように、それぞれのＤＲＡＭセルの必要面積をできるかぎり小さくすることに努力がされている。その理由のため、今日のＤＲＡＭセルは記憶電気容量として、スタック型コンデンサあるいはトレンチ型コンデンサが具体化されている。本発明はトレンチ型コンデンサを有するＤＲＡＭセルに関するものである。本発明のトレンチ型コンデンサを有するＤＲＡＭセルの製造方法を、図１を参照し、説明する。
【００２０】
従来技術によるＤＲＡＭセルの製造は、半導体の基板にひとつの溝部を形成することが必要となり、その溝部に、はじめに記憶コンデンサの電極、次に選択トランジスタのゲートを一つずつ形成していくのに対し、本発明の方法によると、記憶コンデンサと選択トランジスタが、お互いに独立して製造される。このため、従来技術では、同じ溝部のコンデンサとゲートを絶縁するために実施していた工程が省略できる。
【００２１】
本発明によるトレンチ型コンデンサを有するＤＲＡＭメモリセルの製造方法は“準ＳＯＩ”方法（ＳＯＩ：絶縁物上のシリコン）である。この準ＳＯＩ方法においては、単結晶シリコンを、絶縁物の代わりに、半導体の上に成長させる。この技術は、従来技術による方法よりも、きわめて簡単に実現できることが認知されている。
【００２２】
この方法で、第一の工程では、記憶コンデンサ４の第一の電極を溝部の電極として形成する。このトレンチ型コンデンサ４は、説明のため図解的に図１に表されている。このトレンチ型コンデンサ４を形成するため、この技術分野に精通している人に一般に知られているように、第一の溝部７を第一のゾーン６に形成する。第一のゾーン６は第一の導電型である、すなわち、示されたこの実施例では、ｐ型である。その後、第一の溝部７の表面を第一の絶縁層８で被覆する。この絶縁層８は、半導体を取り囲んでいる酸化層などでいい。最終的に、第一の溝部７は第二の導電型すなわち、示されたこの実施例では、ｎ型の導電材料９で充填される。この実施例では、この導電材料９はポリシリコンである。この導電材料９および第一の溝部７にある第一のゾーン６は強くドープされている、すなわち、ｐ＋およびｎ＋ドープである。この記憶電気容量はこのようにｐ＋型とｎ＋ドープの導電材料で形成される。コンデンサの製造は以下の工程ａ）を参照。
【００２３】
工程ａ）にて、コンデンサを第一のゾーン６に形成すると、工程ｂ）にて、第一のゾーン６の上に第二のゾーン１０を配置し、それによって、第一のゾーン６にある第一の溝部７が被覆される。第一のゾーン６の上に第二のゾーン１０を配置することは、“直接ウエハー接着法”あるいは“スマート・カット法”のように、この技術分野で一般によく知られている技術によって、達成される。第一のゾーン６と第二のゾーン１０間の急な範囲に限定された接続部１１は“直接ウエハー接着法”あるいは“スマート・カット法”によって、簡単な方法で形成できる。
【００２４】
選択トランジスタの縦方向の長さに適した厚さに第二のゾーン１０をするために、第一のゾーンの上に配置した後、第二のゾーン１０を、後に所要の厚さになるように、残存層を除いて、除去する。
【００２５】
第一のゾーンと同様に、第二のゾーン１０は第一の導電型であるが、第一のゾーン６よりも、以下のさらに明確な理由のため、もっと弱くドープされている。
【００２６】
工程ｃ）において、“バブル”部分１２は第二のゾーン１０に形成される。第一の溝部７の導電材料９から接続部１１をとおり第二のゾーン１０にドーピング元素が拡散するように、最後まで、周囲温度は上昇させる。このようにして、そのバブル部分１２は、第一のゾーン６にある溝部７の上に直接形成する。そのバブル部分１２の導電性は、溝部７の導電材料９と同じ、すなわち、ｎあるいはｎ＋である。
【００２７】
ＤＲＡＭセルの下部すなわち記憶コンデンサが前工程ａ）からｃ）にて完成した後、続く工程で、セルは隣接するセル（図示されない）と絶縁され、選択トランジスタが形成される。工程ｄ）において、第一の溝部７の隣接する部分をエッチングする。このエッチング工程の間に、表面からぴったり第一のゾーン６まで、すなわち、接続部１１を超えて、半導体材料は除去される。この第一の溝部に隣接する部分は、図１に示されるように、第一のゾーン６にある溝部の上部とつながる部分の側面に位置する部分を意味する。工程ｅ）において、自然に掘られた隣接部分は再び、絶縁物１３にて充填され、それにより、原理的なプレナー面が形成される。その絶縁物１３は隣接する溝部の間に絶縁部分を形成する。第一の溝部７の隣接部分は厚い酸化物あるいは他の絶縁物で充填される。この場合、絶縁物の厚さは１ミクロン以上が好ましい。ビット線の容量は結果的に非常に小さい。隣接部分が充填された後、ＤＲＡＭセルの表面、すなわち、（埋められた）溝部７を覆う残余半導体と絶縁物１３の表面がプレナー化される。
【００２８】
工程ｆ）において、ビット線１はプレナー化された表面上に形成される。そのビット線１は、ポリシリコンやアルミニウムあるいはタングステンのような導電材料で形成され、第二の導電型となる。ビット線１が隣接するので、ビット線１に導電材料２１からのドーピング元素を拡散させて、選択トランジスタ３のドレイン領域１８が形成される。その選択トランジスタ自身は、工程ｇ）において、Ｓｉ柱状物に製造される。第二の溝部１４は、第一のゾーン６にある第一の溝部７の上の第二のゾーン１０に形成される。第二の溝部１４は、第一の溝部７と同じような方法で製造され、ゲート絶縁層１５とゲート材料１６を充填され、それにより選択トランジスタのゲート１７を形成する。ゲート材料１６は、第一の溝部７の導電材料９のようにポリシリコン、本実施例に示されたｎあるいはｎ＋にドープされたポリシリコンが好ましい。選択トランジスタ３は、説明のために、図１に図解的に示されている。
【００２９】
工程ｇ）において、選択トランジスタが完成され、そのドレイン１８はビット線１の導電材料２１に隣接しており、そのソース１９は、拡散によって形成されたｎ＋ドープされたバブル部分１２であり、そして、ゲート１７は選択トランジスタのチャンネル２０をとおし、電荷担体の移動を制御する。選択トランジスタの機能に誤動作のないようにするため、ソース１９にあるｎｐ接続の容量が、第一の溝部７の導電材料９と第一のゾーン６によって形成される記憶コンデンサの容量よりも小さくなることが保証されなければならない。これは、第一のゾーン６と第二のゾーン１０に異なるドーピングによって達成される。記憶コンデンサと選択トランジスタを互いに分離された方法で形成し、ウエハー接着によって互いに接続するこの方法は、第一のゾーン６と第二のゾーン１０の間のドーピングの形に非常に急激な変化を簡単に実現できるという、さらなる利点を与える。
【００３０】
ワード線２のための導電材料２２を第二のゾーン１０の何も被覆されていない表面に配置する、工程ｈ）において、ＤＲＡＭセルが完成する。ビット線の場合のように、この材料は同様にポリシリコンやアルミニウムあるいはタングステンが好ましい。
【００３１】
上記の方法の工程において、絶縁層８あるいは１５の被覆処理は半導体材料の酸化によるのが効果的である。このようにして、この方法はさらに簡単になる。
【００３２】
要約すると、実施例に示す本発明のよる方法の原理的な特徴は、記憶コンデンサをゲート酸化物とｎ＋型のポリシリコンのトレンチ型コンデンサとしてｐ＋型ゾーンに実現したこと。選択トランジスタをシリコン柱体に形成したこと。この柱体は部分的にｐ＋およびｐドープされていること。そのｐとｐ＋型のゾーンが、絶縁されたポリシリコンを充填された記憶コンデンサの溝部を形成した後、直接ウエハー接着法あるいはスマート・カット法によって、いっしょに接合されていること。ｎ＋型バブル部分が、拡散によってｎ＋型ポリシリコンから形成されていること。そのシリコン柱体がｐ＋型ゾーンに深くエッチングされ、その間隙部が絶縁物で充填され、その基板が通常の方法でプレナー化されていること。ｎ＋型ポリシリコンで作られたビット線が形成され、選択トランジスタのｎ＋ドープされたドレイン領域が用意された後、縦方向チャンネルを持つ選択トランジスタのために、溝部のエッチング、酸化、充填の処理が成される。その絶縁されたゲートの充填（たとえば、金属表面を有するｎ＋型ポリシリコン）は同時にワード線として機能する。
【００３３】
本発明による方法で製造されたＤＲＡＭセルの全面積はビットおよびワード線の交差する面積より、ほとんど大きくなることはない。さらに、上記の方法によるセルの製造には、ほんの５枚のマスクしか必要としない。
【００３４】
本発明を、好ましい実施例を用いて、上記のように説明してきたが、これに限定するものではなく、異なる手段にても可能である。
【００３５】
特に、二つの溝部は、片方の上に正確に縦に方向付けられる必要はなく、上の溝部のゲート絶縁層にバブル部分が届くまで、むしろ互いに関して、ずれていてもよい。
【図面の簡単な説明】
【図１】  本発明の方法により製造されたＤＲＡＭセルの断面図である。
【図２】  図１によるＤＲＡＭの電気的等価回路図である。
【図１】
0003798942.tif 000002
【図２】
0003798942.tif 000003