(57)【特許請求の範囲】
【請求項１】
集積化された倍精度浮動小数点型掛け算回路を含む装置であって、前記掛け算回路は、
複数の入力信号端子と、
複数の出力信号端子と、
２分木加算器アレイとを備え、
前記２分木加算器アレイは、複数の乗数データ及び複数の被乗数データを前記複数の入力信号端子を介して入力するとともに、それらに対応する積データを前記複数の出力信号端子を介して出力するために前記入力端子及び出力端子に接続され、
前記２分木加算器アレイは、介在配列された複数行の加算器を含み、複数の枝を備えた規則的な構造物の中に集積化されるとともに、前記複数の枝のうちの第１の枝に沿って位置調整され、前記複数の入力信号端子及び出力信号端子は前記複数の枝のうちの第２の枝に沿って配置され、前記複数行の加算器のうちの選択された一つと他の一つとがほぼ等しい数の加算器を含むように、前記複数行の加算器のうちの選択された一つは、前記複数行の加算器のうちの他の一つに関連する１以上の加算器を含む、装置。
【請求項２】
前記複数行の加算器は、該複数行の加算器の各隣接する加算器間の複数の相互連結部を備え、前記複数の相互連結部のうちの各対応する相互連結部は、前記複数行の加算器の間においてほぼ等しい長さを有する請求項１に記載の装置。
【請求項３】
前記２分木加算器アレイは折り重ね型３ステージ・パイプライン構造である請求項１に記載の装置。
【請求項４】
前記２分木加算器アレイは、
符号化ステージと、
加算器アレイ・ステージと、
出力加算器ステージとを備え、
前記符号化ステージは、前記複数の乗数データ及び前記複数の被乗数データを入力し、それらに対応する複数の部分積データを出力するために、前記複数の入力信号端子に接続され、前記加算器アレイ・ステージは、前記複数の部分積データを入力するとともにそれらのデータの和を計算し、それらに対応する複数の和データを出力するために、前記符号化ステージに接続され、
前記出力加算器ステージは、前記複数の和データを入力するとともにそれらのデータの和を計算し、それらに対応する複数の積データを出力するために、前記加算器アレイ・ステージに接続される請求項１に記載の装置。
【請求項５】
前記加算器アレイ・ステージは複数の４対２圧縮器を備える請求項４に記載の装置。
【請求項６】
前記出力加算器ステージは条件付き和加算器を備える請求項４に記載の装置。
【請求項７】
前記掛け算器が集積化される集積回路を更に備える請求項１に記載の装置。
【請求項８】
前記掛け算器が内蔵されるコンピュータを備える請求項１に記載の装置。
【請求項９】
集積化された倍精度浮動小数点型掛け算回路を備える装置を提供する方法であって、
複数の入力信号端子を提供する工程と、
複数の出力信号端子を提供する工程と、
２分木加算器アレイを提供する工程とを備え、
前記２分木加算器アレイは、複数の乗数データ及び複数の被乗数データを前記複数の入力端子を介して入力するとともに、それらに対応する積データを前記複数の出力信号端子を介して出力するために、前記入力端子及び出力端子に接続され、
前記２分木加算器は、介在配列された複数行の加算器を含み、複数の枝を備えた規則的な構造物の中に集積化されるとともに、前記複数の枝のうちの第１の枝に沿って位置調整され、前記複数の入力信号端子及び出力信号端子は前記複数の枝のうちの第２の枝に沿って配置され、前記複数行の加算器のうちの選択された一つと他の一つとがほぼ等しい数の加算器を含むように、前記複数行の加算器のうちの選択された一つは、前記複数行の加算器のうちの他の一つに関連する１以上の加算器を含む、装置を提供する方法。
【請求項１０】
前記複数行の加算器を含む前記２分木加算器アレイを提供する工程は、複数行の加算器のうちの各隣接する加算器の間の複数の相互連結部を有する前記複数行の加算器を備えた２分木加算器アレイを提供する工程を含み、
前記複数の相互連結部のうちの各対応する相互連結部は、前記複数行の加算器の間においてほぼ等しい長さを有する請求項９に記載の装置を提供する方法。
【請求項１１】
前記２分木加算器アレイを提供する工程は、折り重ね型３ステージ・パイプライン構造を有する２分木加算器アレイを提供する工程を備える請求項９に記載の装置を提供する方法。
【請求項１２】
前記２分木加算器アレイを提供する工程は、
符号化ステージを提供する工程と、
加算器アレイ・ステージを提供する工程と、
出力加算器ステージを提供する工程とを備え、
前記符号化ステージは、前記複数の乗数データ及び前記複数の被乗数データを入力し、それらに対応する複数の部分積データを出力するために、前記複数の入力信号端子に接続され、
前記加算器アレイ・ステージは、前記複数の部分積データを入力するとともにそれらのデータの和を計算し、それらに対応する複数の和データを出力するために、前記符号化ステージに接続され、
前記出力加算器ステージは、前記複数の和データを入力するとともに、それらのデータの和を計算し、それらに対応する複数の積データを出力するために、前記加算器アレイ・ステージに接続される請求項９に記載の装置を提供する方法。
【請求項１３】
前記加算器アレイ・ステージを提供する工程は複数の４対２圧縮器を提供する工程を備える請求項１２に記載の装置を提供する方法。
【請求項１４】
出力加算器ステージを提供する工程は条件付き和加算器を備える請求項１２に記載の装置を提供する方法。
【請求項１５】
前記掛け算器が集積化される集積回路を提供する工程を更に備える請求項９に記載の装置を提供する方法。
【請求項１６】
前記掛け算器が内蔵されるコンピュータを提供する工程を更に備える請求項９に記載の装置を提供する方法。
【請求項１７】
集積化された構造物内において倍精度浮動小数点の乗算を実行する方法であって、
複数の乗数データ及び複数の被乗数データを複数の入力端子を介して入力する工程と、
複数の乗数データ及び被乗数データに対応する２分木加算器アレイを備えた複数の積データを複数の出力信号端子を介して出力する工程とを備え、
前記２分木加算器アレイは、介在配列された複数行の加算器を含み、複数の枝を備えた規則的な構造物の中に集積化されるとともに、前記複数の枝のうちの第１の枝に沿って位置調整され、前記複数の入力信号端子及び出力信号端子は前記複数の枝のうちの第２の枝に沿って配置され、前記複数行の加算器のうちの選択された一つと他の一つとがほぼ等しい数の加算器を含むように、前記複数行の加算器のうちの選択された一つは、前記複数行の加算器のうちの他の一つに関連する１以上の加算器を含む、乗算を実行する方法。
【請求項１８】
複数の乗数データ及び被乗数データに対応する前記複数行の加算器を含む前記２分木加算器アレイを備えた複数の積データを複数の出力信号端子を介して出力する工程は、複数行の加算器のうちの各隣接する加算器の間の複数の相互連結部を有する前記２分木加算器アレイを備えた複数の積データを出力する工程を備え、前記複数の相互連結部のうち各対応する相互連結部は、前記複数行の加算器の間においてほぼ等しい長さを有する請求項１７に記載の乗算を実行する方法。
【請求項１９】
複数の乗数データ及び被乗数データに対応する前記２分木加算器アレイを備えた複数の積データを複数の出力信号端子を介して出力する工程は、複数の積データを出力する工程を備え、前記積データは折り重ね型３ステージ・パイプライン構造を有する２分木加算器アレイを備える請求項１７に記載の乗算を実行する方法。
【請求項２０】
複数の乗数データ及び被乗数データに対応する２分木加算器アレイを備えた複数の積データを複数の出力信号端子を介して出力する工程は、
符号化ステージにより前記乗数データ及び前記複数の被乗数データを入力する工程と、それらに対応する複数の部分積データを出力する工程と、
加算器アレイ・ステージにより前記複数の部分積データを入力する工程及びそれらのデータの和を計算する工程と、それらに対応する複数の和データを出力する工程と、
出力加算器ステージにより前記複数の和データを入力する工程及びそれらのデータの和を計算する工程と、それらに対応する複数の積データを出力する工程とを備える請求項１７に記載の乗算を実行する方法。
【請求項２１】
加算器アレイ・ステージにより前記複数の部分積データを入力する工程及びそれらのデータの和を計算する工程と、それらに対応する複数の和データを出力する工程はと、複数の４対２圧縮器により前記複数の部分積データを入力する工程及びそれらのデータの和を計算する工程と、それらに対応する和データを出力する工程とを備える請求項２０に記載の乗算を実行する方法。
【請求項２２】
出力加算器ステージにより前記複数の和データを入力する工程及びそれらのデータの和を計算する工程と、それらに対応する複数の積データを出力する工程とは、条件付き和加算器により前記複数の和データを入力する工程及びそれらのデータの和を計算する工程と、それらに対応する複数の積データを出力する工程とを備える請求項２０に記載の乗算を実行する方法。
【請求項２３】
集積回路内にて前記工程を行う請求項１７に記載の乗算を実行する方法。
【請求項２４】
コンピュータ内にて前記工程を行う請求項１７に記載の乗算を実行する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、浮動小数点型の掛け算器に係り、詳しくは、クリティカル・パス遅延を減少させた浮動小数点型の掛け算器に関する。
【０００２】
【従来の技術】
一般に、掛け算器ユニットはデジタル信号プロセッサ内にて用いられ、最近ではＲＩＳＣ型プロセッサ内にて用いられている。倍精度の浮動小数点演算は、積を生成すべく５３個の部分積の和をとるという本質的に低速の演算を含む。ＩＥＥＥ７５４標準に準拠した乗算においても、積の正確な丸め、指数の調節及び正確な例外フラグの生成が含まれる。最近のＲＩＳＣ型プロセッサに内蔵された掛け算器ユニットもパイプライン化、小型化及び高速化される必要がある。上記全ての要求を満たすためには、賢明な機能的及び物理的分割が要求される。
【０００３】
【発明が解決しようとする課題】
この発明は前述した事情に鑑みてなされたものであって、その目的は、掛け算器間の相互連結部を減少させることにより、演算速度を向上することが可能な浮動小数点型掛け算器及びその演算方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明に基づく浮動小数点型掛け算器は、遅延を整合するとともに、２分木加算器中の相互連結距離を減少させることにより、クリティカル・パス遅延を減少させている。
【０００５】
本発明の一実施形態に基づく浮動小数点型掛け算器は、入力信号端子、出力信号端子及び２分木加算器アレイからなる。２分木加算器アレイは、入力信号端子を介して乗数データ及び被乗数データを入力し、出力信号端子を介してそれらのデータに対応する積データを出力すべく、入力信号端子及び出力信号端子に接続されている。２分木加算器アレイは複数の枝を備えた規則的な構造体中に集積化され、２分木加算器アレイは上記枝のうちの１つに沿って位置調整される。入力信号端子及び出力信号端子は別の１つの枝に沿って配置される。好ましい実施形態において、２分木加算器アレイは折り重ねられた３ステージ・パイプライン構造を有する。この構造は加算器の介在配列された行と、加算器の隣接した行の間の相互連結部とを備える。加算器の各行はほぼ同数の加算器を含み、対応する相互連結部は加算器の行間とほぼ等しい距離を有する。
【０００６】
【発明の実施の形態】
図１に示すように、掛け算器は３ステージにわたって演算する。（図２−図９は図１をより詳細に示す図である。）第１のステージ（符号化ステージ）において、乗数オペランド及び被乗数オペランドは、それぞれ基数４の改変ブース符号化（radix-4 modified Booth encoding）と乗算木（multiply tree）を通過する。部分積（partial product）の中間和及び木の結果は桁上げ保留フォーマットである。第２のステージ（加算器アレイ・ステージ）において、条件付き和加算器（conditional-sum adder）は桁上げ保留フォーマットから２値形態へ結果を変換し、積を決定するために使用される。第３のステージ（出力加算器ステージ）において、丸め及びフラグの生成が行われる。掛け算器は、１サイクルのスループット及び３サイクルの待ち時間を有する。
【０００７】
仮数の５３×５３ビットの乗算である第１のステージは、４対２圧縮器（4:2 compressor）、即ち５対３のカウンター（5:3 counter）からなる基数４の改変ブース符号化２分木により実行される。符号化手法は２７個の部分積を出力する。それら部分積は図１のブロック０，１，３，４，７，８，にて生成される。４対２圧縮器が使用されていることから、３個の部分積を生成するブロック１０を除く各ブロックは４個の部分積を生成する。
【０００８】
図１０に示すように、入力の流れが木の上部及び側部から始まり木の底部へ向かう従来のインプリメンテーションとは異なり、このインプリメンテーションは木の同一の側に配置された乗数と、ステージ化された結果とを有する。即ち、パイプライン・レジスタは木の中に組み込まれ、被乗数と同一の側へ流れが定められる。この方法の利点は、相互連結部距離を減少させるとともに、相互連結部遅延（interconnect delay）を次のステージへプッシュすることである。
【０００９】
２分木の複雑さは、直送式レイアウト（straight-forward layout）に役立たない。相互連結部に起因する木の通過による遅延を最小とすべく、部分積生成器（partial product generator）及び加算器からなる行の配置は、ワイヤの長さが行の間で平衡（balance）するように行われる。木が「左に位置調整」されるとともに、いくらかの場合にはその調整が大幅であるために生じる垂直距離及び水平距離の双方が考慮される。
【００１０】
表１は、異なる行におけるセル間の垂直行距離及び水平ビット距離を示す。アレイを通過するクリティカル・パスは、大きな水平シフトを伴う行、例えば行０，２，６，１２を含む。このパスを減少させるために、これらの行は互いに近づけて配置される。図１０は使用される配置を示す。アレイは介在配列されている。
【００１１】
【表１】
0003761977.tif 000002
不規則な木の構造により生じる別の問題は、各行におけるビット数が異なることであり、その数は６１ビットから７６ビットまで変化する。木のその領域を減少させるために、大きな行の中にあるいくつかの加算器は、より少ないセルを備えた行へ「折り重ねられる」（folded）。その折り重ねは、タイミングに影響しないように行われる。更に多くの折り重ねが行われてもよいが、これにより木を通るクリティカル・パスに影響を与えることがある。
【００１２】
図１１に示すように、４対２圧縮器は表２に基づき設計され、５つの入力信号｛ｘ３，ｘ２，ｘ１，ｘ０，cin｝を入力し、３つの出力信号｛carry ，cout，sum ｝を出力する。全ての入力及び出力sumは１の重みを有し、２つの出力carry ，coutは２の重みを有する。それは式（１）で示される。
【００１３】
20・(x3+x2+x1+x0+cin)=21 ・(carry+cout)+20・ sum             (1)
【００１４】
【表２】
0003761977.tif 000003
図１２に示すように、信号coutは入力cinからは独立しており、入力ｘのみに対して依存することから、図示するように共に接続される加算器からなる行はcinからcoutへの桁上げの任意のリプリングを禁止しない。ｘｉからsum又はcarryへの遅延が、隣接する加算器のｘｉからcoutへの遅延とcinからsumへの遅延とを結合した遅延とほぼ等しくなるように更に加算器は設計される。
【００１５】
図１３に示すように、加算器の最終的な加算段階は、５２ビットの条件付き和加算器を使用する。その加算器は最小遅延のために分割される再帰的構造を備えている。図示するように、Ｎビットの条件付き加算器はより小さな２つの条件付き加算器から構成され、２つのうちの一方はｊビットの幅を有し、他方は（Ｎ−ｊ）ビットの幅を有する。２つの２対１マルチプレクサ（2:1 multiplexor）は上位の和及び桁上げの結果を出力するために使用される。これらの出力は下位ｊビットの加算器からの桁上げにより選択される。一般的に、大きな論理出力に起因する容量性負荷（capacitive loading）を扱うために、マルチプレクサに対する選択は全て一時記憶（buffer up）される。これらのより小さな加算器も、順に更に小さな条件付き和加算器から構成される。
【００１６】
この加算器の通過による遅延は、加算器がどのように分割されるかによって影響される。位置ｊにおいて分割されたＮビットの加算器に対する遅延は、Ｔ（Ｎ，ｊ）として式（２）のように定義される。
【００１７】
T(N,j)=max[Topt (j)+T buf (N-j)+T sel T opt (N-j)+T mux ]    (2)
式（２）において、Ｔopt （ｉ）はｉビットの加算器に対する最適な遅延である。Ｔbuf はバッファの遅延であり、図１３左側の加算器上のビット数、即ち（Ｎ−ｊ）の関数である。Ｔsel はマルチプレクサが選択してから出力するまでの遅延である。Ｔmux はマルチプレクサがデータを出力するまでの遅延である。Ｎビット加算器に対する最適な遅延Ｔopt （Ｎ）は簡単に式（３）により示される。ここで、ｊは１から（Ｎ−１）まで変化する。
【００１８】
T opt (N)=min[T(N,J)]                         (3)
Ｔopt （Ｎ）を計算する際の問題は、再帰的な最小−最大の問題（min-max problem）であり、このインプリメンテーションのために内部に形成された有効な動的プログラミング解法に大いに役に立つ。
【００１９】
正確な丸めを行うために必要なスティッキー・ビットは、第２のステージにおいて生成される。一般的に、桁上げ保留フォーマットにおける下位５１ビットは、全て合計されるとともに、論理和が計算される。しかしながら、本発明に基づき、予め和を演算するために、任意の５１ビットの加算器を必要することなく、スティッキー・ビットは桁上げ保留フォーマットにおける木の出力から直接的に生成される。その結果、大幅な時間及び領域が節約される。ここで、ｓ１，ｃ１はそれぞれ木からの出力sum,carryである。
【００２０】
【数１】
0003761977.tif 000004
また、スティッキー・ビットは「１」検出器を使用することにより直接的に計算される。
【００２１】
スティッキー=t0+t1+ …+t50                   (7)
両sum,（sum+1）を生成すべく、条件付き和加算器を使用することにより、丸め演算を行うために増分器（incrementer）は要求されない。丸め後の正確な結果を選択するために、マルチプレキシングのみが必要となる。
【００２２】
倍精度型の乗算において、１０６ビットの積（桁上げ保留フォーマット）がアレイにより生成された後、ビット１０４とビット１０３との間に小数点が生じ、上位５３ビットのみが仮数の結果として使用される。下位５３ビットは正確な丸めを行うためのみに使用される。丸めが行われた後、ビット１０５、即ちＭＳＢ（最上位ビット）の値に応じて、ビット１０５〜５３又はビット１０４〜５２の何れかが使用される。別の方法で、ＭＳＢが設定されない場合、ビット１０４〜５２が使用され、指数はインクリメントされない。丸め自身は、ＭＳＢを設定するために伝搬する。これは丸め後にオーバーフローとなる場合の方法である。図１４は、丸め後にビット１０５に基づきアレイの結果から仮数がどのように選択されるかを示す。同図において、Ｌ，Ｇ，Ｒ，ＳはそれぞれＬＳＢ（最下位ビット）、ガードビット、丸めビット及びスティッキー・ビットを表す。
【００２３】
図１５に示すように、最終的な加算演算及び丸めは、鎖線で示すパイプライン・レジスタを用いて別のステージにて行われる。アレイからの下位５０ビットは、２つの信号ｃ５１，Ｓを生成するために使用される。信号ｃ５１はビット５１への桁上げである。信号ｃ５１に沿うビット５３〜５１は、Ｌビット、Ｇビット及びＲビットを生成するために加算され、その他のビット１０５：５４（ビット１０５〜ビット５４）は２つの結果、sum0［１０５：５４］（ビット１０５〜ビット５４の和）及びsum1［１０５：５４］を形成すべく、条件付き和加算器を用いて加算される。
【００２４】
信号ｃ５１とビット５３又はビット５２にて生じ得る丸めとに起因して、２つの桁上げをビット位置５４へ導入する可能性がある。１つの桁上げのみがビット５４へ伝搬されることを確実にするため、ビット１０５〜ビット５１にて半加算器の行が使用される。
【００２５】
丸め後にオーバーフローする場合に対して正確に対処すべく、最終的な選択ロジックにより要求される信号ｃ５４ｖ，ｃ５４ｎをそれぞれ生成するために、２つの加算器、ｏｖｆ及びｎｏｖｆが使用される。信号ｃ５４ｖ，ｃ５４ｎはビット位置５４への桁上げであり、それぞれオーバーフロー及び非オーバーフロー（non-overfow）を示す。Ｌ，Ｇ，Ｒ，Ｓビット及び丸め手法ビットは、２つの丸め値を生成するために丸めロジックにより使用される。ある値が仮数のオーバーフローを表すと仮定し、その他の値が仮数の非オーバーフローを表すと仮定する。オーバーフロー（manv）及び非オーバーフロー（mann）に対する最終的な仮数の下位１及び２ビットを形成するために、これらの丸めビットはそれぞれＬビット及び｛Ｌ，Ｇ｝ビットに加算される。
【００２６】
最終的な選択ロジックは、最終的な仮数を形成するために、manv又はmannの何れかを備えた条件付き和加算器からの適切なsum0及びsum1を結合する。表３は選択ロジックのための真理値表である。式８に示すように、その表の鍵はオーバーフロー信号のための式である。桁上げの結果としてＭＳＢが設定され、５１ビットの加算において、ビット５４への桁上げがない場合に、第１の項が参照される。非オーバーフローにおいてビット５４へのいくらかの桁上げに起因してＭＳＢが設定される場合に、第２の項が参照される。この桁上げは丸め自身、即ち丸め後にオーバーフローする場合に起因する。
【００２７】
overflow=sum[0]+(c54＿n ・ sum1[105])                (8)
【００２８】
【表３】
0003761977.tif 000005
乗算に対する丸めは、除算及び平方根演算に対して要求されるものと同様である。領域の節約に関し、乗算、除算及び平方根演算は全て丸めハードウエアを共有する。乗算、除算又は平方根演算の結果の間の付加的なマルチプレキシングのみが、図１５に示すブロックへの信号の入力前に要求される。
【００２９】
しかしながら、乗算、除算又は平方根演算の間の一つの違いは、仮数のオーバーフローの取り扱いである。乗算では、オーバーフローが生じる場合、増分された指数が使用される。これに対して、除算及び平方根演算では、小数点はＭＳＢのすぐ右側に用いられる。従って、仮数の、ＭＳＢがゼロである場合、減分された指数が選択される。表４は指数が乗算、除算及び平方根演算に対してどのように選択されるのかを示す。
【００３０】
【表４】
0003761977.tif 000006
前述したように、本発明に基づく高速の浮動小数点型掛け算器は、乗数の木及び最終的な加算ステージにおいて遅延整合技術を提供するとともに、除算及び平方根演算ユニットと共有する丸めハードウエアを提供する。この結果、本発明の浮動小数点型掛け算器その演算方法は、掛け算器間の相互連結部を減少させることにより、演算速度を向上することができる。
【００３１】
この発明の構造及び動作方法において、この発明の趣旨を逸脱しない範囲内で様々な他の改良や置き換えを行ってもよい。本発明においては、特定の望ましい実施形態に関して述べたが、特許請求の範囲に記載の発明はそのような特定の実施形態に限定されるものではない。特許請求の範囲は本発明の範囲を定義するものであり、それにより特許請求の範囲内の構造及び方法、並びにそれらと均等のものが含まれる。
【００３２】
【発明の効果】
以上詳述したように、本発明の浮動小数点型掛け算器その演算方法は、掛け算器間の相互連結部を減少させることにより、演算速度を向上することができるという効果を発揮する。
【図面の簡単な説明】
【図１】本発明の一実施形態に基づく２分木加算器を示すブロック図。
【図２】図１のブロック図の詳細を示す図。
【図３】図１のブロック図の詳細を示す図。
【図４】図１のブロック図の詳細を示す図。
【図５】図１のブロック図の詳細を示す図。
【図６】図１のブロック図の詳細を示す図。
【図７】図１のブロック図の詳細を示す図。
【図８】図１のブロック図の詳細を示す図。
【図９】図１のブロック図の詳細を示す図。
【図１０】図１の２分木を示す図であり、相互連結部遅延を平衡させるために使用される行の順序を表す図。
【図１１】図１の４対２圧縮器を示す概略図。
【図１２】水平リップル桁上げに相互連結されない図１の４対２圧縮器を示すブロック図。
【図１３】図１の条件付き和加算器を示すブロック図。
【図１４】図１の２分木に対するオーバーフロー及び非オーバーフローのための仮数の選択を示す図。
【図１５】図１の２分木の丸めデータパス及びロジックを示すブロック図。
【符号の説明】
ｘ３，ｘ２，ｘ１，ｘ０，cin…入力信号、carry，cout，sum…出力信号。
【図１】
0003761977.tif 000007
【図２】
0003761977.tif 000008
【図３】
0003761977.tif 000009
【図４】
0003761977.tif 000010
【図５】
0003761977.tif 000011
【図６】
0003761977.tif 000012
【図７】
0003761977.tif 000013
【図８】
0003761977.tif 000014
【図９】
0003761977.tif 000015
【図１０】
0003761977.tif 000016
【図１１】
0003761977.tif 000017
【図１２】
0003761977.tif 000018
【図１３】
0003761977.tif 000019
【図１４】
0003761977.tif 000020
【図１５】
0003761977.tif 000021