(57)【特許請求の範囲】
【請求項１】
関数回路の性能パラメータを提供する性能指定回路であって、該関数回路は、該関数回路に印加されるクロック信号に同期して動作するように構成されており、該性能指定回路および該関数回路は共通の集積回路内に製造されており、該性能指定回路は、
該関数回路の速度性能能力を指定するようにプログラム可能な速度グレードレジスタと、
該関数回路の動作中に該関数回路に印加される該クロック信号の周波数を指定するようにプログラム可能なクロック速度レジスタと、
該関数回路の複数の組の性能パラメータを有する性能データレジスタ回路と
を備え、
各組における該性能パラメータは、複数の速度性能能力のうちの１つと複数のクロック信号周波数のうちの１つとの各組み合わせについて指定され、
該性能データレジスタ回路は、該速度グレードレジスタと該クロック速度レジスタとに接続されており、該性能データレジスタ回路は、該速度グレードレジスタのプログラミングと該クロック速度レジスタのプログラミングとの関数として、該複数の組の性能パラメータのうちの１つの組を選択し、提供するように動作可能である、性能指定回路。
【請求項２】
前記速度グレードレジスタは、前記集積回路の製造時にプログラムされた各導電状態を有する複数のプログラム可能素子を備え、該複数のプログラム可能素子は、前記関数回路の複数の速度グレードのうちの１つに対応するパターンでプログラムされている、請求項１に記載の性能指定回路。
【請求項３】
前記複数のプログラム可能素子のそれぞれに接続されたデコーダをさらに備え、該デコーダは、該複数のプログラム可能素子のプログラムされた前記パターンをデコードして、これに対応する出力信号を生成するように動作可能である、請求項２に記載の性能指定回路。
【請求項４】
前記複数のプログラム可能素子はそれぞれアンチヒューズを備えている、請求項２に記載の性能指定回路。
【請求項５】
前記クロック速度レジスタは、前記集積回路の製造後に外部からプログラムされた各導電状態を有する複数のプログラム可能素子を備え、該複数のプログラム可能素子は、前記関数回路の動作中に該関数回路に印加され得る前記クロック信号の複数の周波数のうちの１つに対応するパターンでプログラムされている、請求項１に記載の性能指定回路。
【請求項６】
前記複数のプログラム可能素子のそれぞれに接続されたデコーダをさらに備え、該デコーダは、該複数のプログラム可能素子のプログラムされた前記パターンをデコードして、これに対応する出力を生成するように動作可能である、請求項５に記載の性能指定回路。
【請求項７】
前記複数のプログラム可能素子はそれぞれアンチヒューズを備えている、請求項５に記載の性能指定回路。
【請求項８】
外部からアクセス可能な複数の入力端子を有するパラメータ読出しモードデコーダをさらに備え、該読出しモードデコーダは、該複数の入力端子に印加される所定の１組のそれぞれの信号に応答して、前記性能指定回路をアクティベートすることにより前記複数の組の性能パラメータのうちの１つの組を選択するように動作可能である、請求項１に記載の性能指定回路。
【請求項９】
前記性能データレジスタ回路は、複数の性能データレジスタを備えており、該複数の性能データレジスタのそれぞれは、前記複数の組の性能パラメータのうちのそれぞれ１つの組を含み、前記性能データレジスタ回路は、前記速度グレードレジスタのプログラミングと前記クロック速度レジスタのプログラミングとの関数として、該複数の性能データレジスタのうちの１つをイネーブルするように動作可能である、請求項１に記載の性能指定回路。
【請求項１０】
前記性能データレジスタ回路は、複数の組の性能データレジスタを備えており、各組の性能データレジスタは、前記クロック信号の複数の周波数にて、各速度グレードで、前記関数回路の前記性能パラメータを有し、前記速度グレードレジスタのプログラミングの関数として前記性能データレジスタ回路によって該複数の組の性能データレジスタのうちの１つの組が選択され、前記クロック速度レジスタのプログラミングの関数として該性能データレジスタ回路によって該選択された組の中の該複数の性能データレジスタのうちの１つがイネーブルされる、請求項１に記載の性能指定回路。
【請求項１１】
前記関数回路はメモリ素子を含む、請求項１に記載の性能指定回路。
【請求項１２】
関数回路の性能パラメータを提供する性能指定回路であって、該関数回路は、該関数回路に印加されるクロック信号に同期して動作するように構成されており、該性能指定回路および該関数回路は共通の集積回路内に製造されており、該性能指定回路は、
該関数回路の速度性能能力を指定するようにプログラム可能な速度グレードレジスタと、
該関数回路の複数の組の性能パラメータを有する性能データレジスタ回路と
を備え、
各組における該性能パラメータは、複数の速度性能能力のうちのそれぞれ１つについて指定され、
各組における該性能パラメータは、複数のクロック速度について指定され、
該性能データレジスタ回路は、該速度グレードレジスタに接続されており、該性能データレジスタ回路は、該速度グレードレジスタのプログラミングの関数として、複数の組の性能パラメータのうちの１つの組を選択し、提供するように動作可能である、性能指定回路。
【請求項１３】
前記速度グレードレジスタは、前記集積回路の製造時にプログラムされた各導電状態を有する複数のプログラム可能素子を備え、該複数のプログラム可能素子は、前記関数回路の複数の速度グレードのうちの１つに対応するパターンでプログラムされている、請求項１２に記載の性能指定回路。
【請求項１４】
前記複数のプログラム可能素子のそれぞれに接続されたデコーダをさらに備え、該デコーダは、該複数のプログラム可能素子のプログラムされた前記パターンをデコードして、これに対応する出力信号を生成するように動作可能である、請求項１３に記載の性能指定回路。
【請求項１５】
前記複数のプログラム可能素子はそれぞれアンチヒューズを備えている、請求項１３に記載の性能指定回路。
【請求項１６】
外部からアクセス可能な複数の入力端子を有するパラメータ読出しモードデコーダをさらに備え、該読出しモードデコーダは、該複数の入力端子に印加される所定の１組のそれぞれの信号に応答して、前記性能指定回路をアクティベートすることにより前記複数の組の性能パラメータのうちの１つの組を選択するように動作可能である、請求項１２に記載の性能指定回路。
【請求項１７】
前記性能データレジスタ回路は、複数の性能データレジスタを備えており、該複数の性能データレジスタのそれぞれは、前記複数の組の性能パラメータのうちのそれぞれ１つの組を含み、前記性能データレジスタ回路は、前記速度グレードレジスタのプログラミングの関数として、該複数の性能データレジスタのうちの１つをイネーブルするように動作可能である、請求項１２に記載の性能指定回路。
【請求項１８】
前記関数回路はメモリ素子を含む、請求項１２に記載の性能指定回路。
【請求項１９】
クロック信号を生成するクロック回路と、
該クロック信号を受け取るように該クロック回路に接続される、プロセッサバスを有するプロセッサと、
該コンピュータシステムにデータが入力されることを可能にするように構成された該プロセッサバスを通して該プロセッサに接続された入力装置と、
該コンピュータシステムからデータが出力されることを可能にするように構成された該プロセッサバスを通して該プロセッサに接続された出力装置と、
該クロック信号を受け取るように該クロック回路に接続された集積回路であって、該集積回路は、該クロック信号に同期して動作するように構成されたメモリ素子と、該メモリ素子の性能パラメータを提供する性能指定回路とを含んでおり、該メモリ素子は、該プロセッサによって該メモリ素子からデータが読み出されることを可能にするとともに該プロセッサによって該メモリ素子にデータが書き込まれることを可能にするように該プロセッサバスに接続されている集積回路と
を備えたコンピュータシステムであって、
該性能指定回路は、
該メモリ素子の速度性能能力を指定するようにプログラム可能な速度グレードレジスタと、
該クロック信号の周波数を指定するようにプログラム可能なクロック速度レジスタと、
該関数回路の複数の組の性能パラメータを有する性能データレジスタ回路と
を含み、
各組における該性能パラメータは、複数の速度性能能力のうちの１つと複数の該クロック信号の周波数のうちの１つとの各組み合わせについて指定され、
該性能データレジスタ回路は、該速度グレードレジスタと該クロック速度レジスタとに接続されており、該性能データレジスタ回路は、該速度グレードレジスタのプログラミングと該クロック速度レジスタのプログラミングとの関数として、複数の組の性能パラメータのうちの１つの組を選択し、提供するように動作可能である、コンピュータシステム。
【請求項２０】
前記速度グレードレジスタは、前記集積回路の製造時にプログラムされた各導電状態を有する複数のプログラム可能素子を備え、該複数のプログラム可能素子は、前記メモリ素子の複数の速度グレードのうちの１つに対応するパターンでプログラムされている、請求項１９に記載のコンピュータシステム。
【請求項２１】
前記複数のプログラム可能素子のそれぞれに接続されたデコーダをさらに備え、該デコーダは、該複数のプログラム可能素子のプログラムされた前記パターンをデコードして、これに対応する出力信号を生成するように動作可能である、請求項２０に記載のコンピュータシステム。
【請求項２２】
前記複数のプログラム可能素子はそれぞれアンチヒューズを備えている、請求項２０に記載のコンピュータシステム。
【請求項２３】
前記クロック速度レジスタは、前記集積回路の製造後に外部からプログラムされた各導電状態を有する複数のプログラム可能素子を備え、該複数のプログラム可能素子は、前記関数回路の動作中に該関数回路に印加され得る前記クロック信号の複数の代替周波数のうちの１つに対応するパターンでプログラムされている、請求項１９に記載のコンピュータシステム。
【請求項２４】
前記複数のプログラム可能素子のそれぞれに接続されたデコーダをさらに備え、該デコーダは、該複数のプログラム可能素子のプログラムされた前記パターンをデコードして、これに対応する出力を生成するように動作可能である、請求項２３に記載のコンピュータシステム。
【請求項２５】
前記複数のプログラム可能素子はそれぞれアンチヒューズを備えている、請求項２３に記載のコンピュータシステム。
【請求項２６】
外部からアクセス可能な複数の入力端子を有するパラメータ読出しモードデコーダをさらに備え、該読出しモードデコーダは、該複数の入力端子に印加される所定の１組のそれぞれの信号に応答して、前記性能指定回路をアクティベートすることにより前記複数の組の性能パラメータのうちの１つの組を選択するように動作可能である、請求項１９に記載のコンピュータシステム。
【請求項２７】
前記性能データレジスタ回路は、複数の性能データレジスタを備えており、該複数の性能データレジスタのそれぞれは、前記複数の組の性能パラメータのうちのそれぞれ１つの組を含み、前記性能データレジスタ回路は、前記速度グレードレジスタのプログラミングと前記クロック速度レジスタのプログラミングとの関数として、該複数の性能データレジスタのうちの１つをイネーブルするように動作可能である、請求項１９に記載のコンピュータシステム。
【請求項２８】
前記性能データレジスタ回路は複数の組の性能データレジスタを備えており、各組の性能データレジスタは、前記クロック信号の複数の周波数にて、各速度グレードで、前記メモリ素子の前記性能パラメータを有し、前記速度グレードレジスタのプログラミングの関数として前記性能データレジスタ回路によって該複数の組の性能データレジスタのうちの１つの組が選択され、前記クロック速度レジスタのプログラミングの関数として該性能データレジスタ回路によって該選択された組の中の複数の性能データレジスタのうちの１つがイネーブルされる、請求項１９に記載のコンピュータシステム。
【請求項２９】
複数のクロック周波数のうちの１つを有し得るクロック信号に従って動作するように構成された集積回路の性能パラメータを提供する方法であって、
該集積回路をテストして該集積回路の少なくとも１つの速度パラメータを測定する工程と、
該測定された速度パラメータに対応する速度グレード値を該集積回路に記録する工程と、
該クロック信号の周波数を決定する工程と、
該クロック信号の該決定された周波数に対応するクロック速度値を該集積回路に記録する工程と、
該集積回路の複数の組の性能パラメータを該集積回路に格納する工程であって、各組における該性能パラメータは、複数の速度性能能力のうちの１つと複数のクロック信号周波数のうちの１つとの各組み合わせについて指定される、工程と、
該記録された速度グレード値と該記録されたクロック速度値との関数として、該複数の組の性能パラメータのうちの１つの組を選択する工程と、
該選択された組の性能パラメータを提供する工程と
を包含する、方法。
【請求項３０】
前記集積回路をテストして少なくとも１つの速度パラメータを測定する前記工程は、該集積回路の製造時に該集積回路をテストする工程を包含する、請求項２９に記載の方法。
【請求項３１】
速度グレード値を前記集積回路に記録する前記工程は、該集積回路の製造時に速度グレード値を該集積回路に記録する工程を包含する、請求項３０に記載の方法。
【請求項３２】
クロック速度値を前記集積回路に記録する前記工程は、該集積回路の製造後にクロック速度値を該集積回路に記録する工程を包含する、請求項２９に記載の方法。
【請求項３３】
前記集積回路の複数の組の性能パラメータを該集積回路に格納する前記工程は、該集積回路の製造時に複数の組の性能パラメータを格納する工程を包含する、請求項２９に記載の方法。
【請求項３４】
集積回路の性能パラメータを提供する方法であって、
該集積回路をテストして該集積回路の少なくとも１つの速度パラメータを測定する工程と、
該測定された速度パラメータに対応する速度グレード値を該集積回路に記録する工程と、
該集積回路の複数の組の性能パラメータを該集積回路に格納する工程であって、各組における該性能パラメータは、複数の速度性能能力のうちのそれぞれ１つについて指定される、工程と、
該記録された速度グレード値の関数として、該複数の組の性能パラメータのうちの１つの組を選択する工程と、
該選択された組の性能パラメータを提供する工程と
を包含する、方法。
【請求項３５】
前記集積回路をテストして少なくとも１つの速度パラメータを測定する前記工程は、該集積回路の製造時に該集積回路をテストする工程を包含する、請求項３４に記載の方法。
【請求項３６】
速度グレード値を前記集積回路に記録する前記工程は、該集積回路の製造時に速度グレード値を該集積回路に記録する工程を包含する、請求項３５に記載の方法。
【請求項３７】
前記集積回路の複数の組の性能パラメータを該集積回路に格納する前記工程は、該集積回路の製造時に複数の組の性能パラメータを格納する工程を包含する、請求項３４に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、集積回路に関し、より詳細には、集積回路の性能パラメータの各組を記録するための回路および方法に関する。
【０００２】
（発明の背景）
集積回路は一般的に、多様な分野において用いられる。例えば、集積回路ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）は一般的に、コンピュータシステムおよびその他のデバイスにおいて用いられる。ＤＲＡＭのような、他の構成要素とのインターフェースを有する集積回路は、集積回路を最大性能で動作させようとする場合は特に、複雑なタスクとなり得る。集積回路の製造業者は、集積回路を用いた電子的システムの設計において助力となるように、集積回路の性能パラメータを指定するデータブックまたはデータシートを公表している。例えば、ＤＲＡＭについてのデータシートは、アクセス時間、すなわち、アドレスがデバイスに与えられた後、有効データがデータバスに現れるまでに必要な時間と、アドレス保持時間、すなわち、アドレスストローブ信号の後、アドレスがアドレスバス上に現れなければならない時間と、他の多くのタイミングパラメータとを指定し得る。タイミングパラメータは概して、例えばマイクロ秒またはナノ秒などの時間または時間の範囲として指定されるが、クロックサイクルの数でも指定され得る。例えば、メモリ素子の読み取り待ち時間は、メモリ素子をアドレッシングすることと、データバス上のアドレッシングされた場所からのデータのアベイラビリティとの間のクロックサイクル数として指定され得る。
【０００３】
タイミングおよび他の性能パラメータを指定するとき、製造業者は通常、保守的なアプローチを用いる。より具体的には、集積回路の実際の性能能力は概して、プロセス変化などの様々な理由のため、有意な範囲に亘って異なる。集積回路についての性能パラメータは一般的に、所定の性能能力の範囲に収まるように、実質的に全ての集積回路にとって充分に保守的な値で指定される。しかし、殆どの集積回路は実際には、有意により高いレベルで働くことができる。その結果、多くの集積回路は、たとえ実際には有意により高いレベルで働き、有意により高い価格で販売され得るとしても、比較的低い性能のデバイスとして比較的低価格で販売されている。
【０００４】
集積回路の性能パラメータを、より有利な様態で指定するアプローチの１つは、製造後に集積回路を「速度グレード分け（ｓｐｅｅｄ  ｇｒａｄｅ）」することである。速度グレード分けにおいて、比較的広い範囲の性能値を有する集積回路は、テストされ、その後、テスト時のそれらの性能に従ってグループ分けされる。より速い速度で動作することが分かった集積回路は、より厳しい時間パラメータで指定され、より遅い速度でのみ動作する能力がある集積回路は、より厳しくないパラメータで指定される。この速度グレード分けのアプローチを用いることによって、同じ処理で製造された同じ集積回路が、異なる性能仕様を有することになる。しかし、全ての集積回路がその実際の性能にふさわしい価格で販売され得る。
【０００５】
速度グレード分けは、集積回路がその最も高い潜在能力で用いられることを可能にするが、それにも関わらず、このアプローチを用いることによって起こる問題点がある。第一に、ユーザまたはシステム設計者にとって、任意の特定の集積回路と関連付けられた性能パラメータを決定することが困難になり得る。概して、様々な速度グレードについての性能パラメータは、速度グレード分けされてない集積回路について性能パラメータが指定される様態と同じ様態で、データブックにおいて指定される。集積回路の外部表面上のマーキングは、その速度グレードを識別する。集積回路の性能パラメータは、その後、集積回路上にマークされた速度グレードに対応するデータブックで性能パラメータを調べることによって決定される。あいにく、ユーザは、常に、最新版の利用可能なデータブックを有するわけではない。また、集積回路上の速度グレードマーキングは、削除され得る。このような環境においては、集積回路の性能パラメータを決定できないかもしれない。
【０００６】
集積回路の速度グレード分けにおける他の問題は、集積回路の動作を同期させるために用いられるクロック信号の周波数に依存して性能パラメータが変化する環境において、性能パラメータを指定することが困難であることから起こる。所定の周波数のクロック信号と同期して動作する集積回路の性能パラメータを決定するために、性能パラメータの異なる組が、それぞれのクロック周波数について指定される。しかし、やはり、ユーザが、選択されたクロック周波数で動作する集積回路の性能パラメータを決定するためには、データブック内の性能パラメータの適切な組を見いだすことが必要である。
【０００７】
従って、特に集積回路のユーザによって選択され得るクロック周波数での最適な性能で集積回路が動作する場合、集積回路の性能データを決定する改良された技術が必要である。
【０００８】
（発明の要旨）
本発明の１つの局面において、ある集積回路のための性能パラメータは、その集積回路自体に記録され、その後、集積回路の動作中に読み出されるか、もしくは用いられ得る。この集積回路は、メモリ素子等の各種の関数回路の内のいずれかを含み得る。この集積回路は、速度グレードレジスタを含み得るが、この速度グレードレジスタは、集積回路の速度性能特性を指定するために集積回路をテストした後に、その集積回路の製造業者によってプログラム可能である。この速度グレードレジスタに加えて、またはこれの変わりに、集積回路はクロック速度レジスタを含み得る。このクロック速度レジスタは、使用中に集積回路に印加されるクロック信号の周波数を指定するために集積回路のユーザによりプログラム可能である。集積回路のための性能パラメータの複数組が、集積回路内の性能データ記録回路に記録される。性能パラメータの１つの組が、複数の速度グレードのそれぞれ、および／またはクロック信号の複数の周波数のそれぞれに対して示される。性能データ選出回路は、記録された性能パラメータ組の内の１つを速度グレードレジスタのプログラミングおよび／またはクロック速度レジスタのプログラミングの関数として選択する。速度グレードレジスタおよびクロック速度レジスタはそれぞれ、アンチヒューズ（ａｎｔｉ−ｆｕｓｅ）等の個々に導電状態を有する複数のプログラム可能な素子を備え得る。性能データ記録回路は、性能パラメータ組の内の対応する１つをそれぞれが記録するような複数の性能データレジスタを望ましくは含む。このような場合、性能データ選出回路は、性能データレジスタの内の１つを、速度グレードレジスタのプログラミングおよび／またはクロック速度レジスタのプログラミングの関数としてイネーブルする。
【０００９】
（発明の詳細な説明）
性能パラメータを特定するための方法および回路に基づく、集積回路１０の一実施形態を図１に示す。集積回路１０は関数回路（ｆｕｎｃｔｉｏｎａｌ  ｃｉｒｃｕｉｔ）１２を含み、この関数回路１２は、集積回路として従来通りに製造された多種多様な回路のいずれかであり得る。例えば、関数回路１２は、ＤＲＡＭ、シンクロナスＤＲＡＭ、パケット型ＤＲＡＭ、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）等のメモリ素子であり得る。関数回路は、複数の外部からアクセス可能な入力端子１４と、複数の外部からアクセス可能な出力端子１６とを含む。しかし、関数回路１２は、入力端子１４のみ、出力端子１６のみ、入力端子および出力端子のいずれとしても用いられる端子、またはそれらの組み合わせを有し得る。関数回路１２についての性能パラメータは、通常、データシートまたはデータブック内に特定される。
【００１０】
本発明の１つの実施形態において、集積回路１０はまた、関数回路１２の性能パラメータを指定するための回路２０を含む。このパラメータ指定回路２０は、速度グレードレジスタ２２を含み、この速度グレードレジスタ２２は通常、関数回路１２の速度グレードを指定するために製造中に製造業者によりプログラムされる。より詳細には、集積回路１０の製造中に、集積回路１０がまだウエハの部分であるときに、この関数回路１２はテストされる。このテストに基づいて、関数回路１２の速度特性が決定される。製造業者は次に、レジスタ２２に関数回路１２の速度グレードを示すデータをプログラムする。速度グレードレジスタ２２は、製造業者によりプログラムされるプログラム可能な読み出し専用メモリ、または速度グレードに応じてとばされるヒューズもしくはアンチヒューズ等の各種の従来のレジスタの一種であり得る。また、速度グレードレジスタ２２は、望ましくは製造中にプログラムされるが、製造後に従来の手段によってプログラムされてもよい。最後に、関数回路１２のテストも、望ましくは製造中に行われるが、製造後に行ってもよく、この場合には、速度グレードレジスタ２２が製造後にプログラムされなければならない。
【００１１】
性能指定回路２０はまた、クロック速度レジスタ２４を含み、このクロック速度レジスタ２４は、集積回路１０を購入したユーザによりプログラムされるように適合される。クロック速度レジスタ２４は入力端子１４を介して、関数回路１２の動作を同期させるために用いられるクロック信号の周波数の指標をプログラムされる。例えば、クロック速度レジスタ２４は、クロック速度が２００メガビット／秒（「ＭＢＰＳ」）、４００ＭＢＰＳ、６００ＭＢＰＳ、または８００ＭＢＰＳに対応するかどうかの指標を提供する２ビットレジスタであり得る。このクロック速度レジスタ２４は、不揮発性方式でデータを記憶することができる幅広い種類のデバイスの内のいずれでもあり得る。例えば、クロック速度レジスタ２４は、プログラム可能な読み出し専用メモリ（「ＰＲＯＭ」）、フラッシュＲＯＭ、またはヒューズもしくはアンチヒューズ等のプログラム可能な素子であり得る。
【００１２】
速度グレードレジスタ２２およびクロック速度レジスタ２４は、パラメータアクセス検出回路２６からの出力によりイネーブルされる。パラメータアクセス検出回路２６は、集積回路１０の入力端子１４に結合される複数の入力を含む。入力端子１４に印加され、且つパラメータアクセス検出器２６によりデコードされる信号の所定の組合せに応答して、パラメータアクセス検出器２６は、速度グレードレジスタ２２およびクロック速度レジスタ２４をイネーブルする。パラメータアクセス検出器２６によるデコードのために選ばれる信号の組合せは、通常動作中には集積回路１０に通常印加されない信号の組合せであることが望ましい。パラメータアクセス検出器２６に用いられ得る回路は、集積回路のテストモード等の特別な動作モードを選択するために従来的に用いられる。
【００１３】
パラメータ記録システム２０はまた、複数組の性能パラメータを記録する複数の性能データレジスタ３０を含み、各組は、集積回路１０の速度グレードおよび集積回路１０に適用されるクロック信号の周波数に対応する。このように、例えば、性能データレジスタ３０は、２００ＭＢＰＳのクロック速度で動作する３０ナノ秒の速度グレードを有する集積回路１０に対して一組の性能パラメータ、４００ＭＢＰＳのクロック速度で３０ナノ秒の速度グレードを有する集積回路のための一組の性能パラメータ、などを記録する。性能パラメータの各組はまた、例えば、各クロック速度が２００ＭＢＰＳ〜８００ＭＢＰＳであり４５ナノ秒の速度を有する集積回路に対して記録される。製造者によって速度グレードレジスタ２２にプログラムされた速度グレードおよびユーザによってクロック速度レジスタ２４にプログラムされたクロック速度に基づいて、性能データレジスタ３０は、その速度グレードおよびクロック速度での性能パラメータに対応するデータを出力端子１６に印加する。次にユーザは、出力端子１６を介して性能パラメータを読み出して、最適な方法で関数回路１２とインターフェースをとる回路を設計する。
【００１４】
速度グレードレジスタ２２およびクロック速度レジスタ２４の１つの実施形態を、パラメータアクセス検出器２６とともに、図２に示す。レジスタ２２および２４はそれぞれ、パラメータアクセス検出器２６の出力に結合された一方のプレートおよびレジスタ４４および４６を介して接地された他方のプレートを有する一対のアンチヒューズ（ａｎｔｉｆｕｓｅ）４０および４２を含む。当該分野において周知のように、アンチヒューズ４０および４２は、十分な電流をアンチヒューズ４０および４２を介して流してアンチヒューズの一方のプレートを他方に結合させることによってプログラムされる。このように、プログラムされたアンチヒューズ４０および４２は導電性であり、他方プログラムされないアンチヒューズは、、非導電性である。このプログラミング関数を行うために使用される回路は、従来のものであるので、簡潔さおよび明確さのために記載しなかった。速度グレードレジスタ２２が関数回路１２の速度グレードを記録する方法は、図３Ａのテーブルにおいて例示される。アンチヒューズ４０および４２がいずれも短絡によってプログラムされなかった場合、２進数のＡ０およびＡ１ビットの両方が「０」であるため、関数回路１２が３０ナノ秒の速度グレードを有することを示す。アンチヒューズ４２だけがプログラムされた場合、速度グレードレジスタ２２は、関数回路が３５ナノ秒の速度グレードを有することを示す。アンチヒューズ４０および４２の両方がプログラムされる場合、速度グレードレジスタ２２から出力される２進数「１１」は、４５ナノ秒の速度グレードを示す。上記のように、速度グレードレジスタ２２およびクロック速度レジスタ２４は、図２において例示されるアンチヒューズ４０および４２に加えて、種々の不揮発性データ記録デバイスを使用して実施され得る。
【００１５】
各アンチヒューズ４０、４２およびそのレジスタ４４、４６の間の結合点は、各デコーダ、すなわち速度グレードデコーダ５０およびクロック速度デコーダ５２に結合される。デコーダ５０、５２はアンチヒューズ４０、４２からそれぞれ２進数Ａ０、Ａ１、Ａ２およびＡ３をデコードし、自身の４つの出力のうちの対応する１つをアクティブにする。従って、例えば、２進数が「００」であれば、デコーダ５０または５２はその最初の端子上にハイを出力する。２進数が「１１」であれば、デコーダ５０または５２はその最後の端子上にハイを出力する。
【００１６】
クロック速度レジスタ２４内のアンチヒューズ４０、４２は、速度グレードレジスタ２２と実質的に同様に動作する。２００ＭＢＰＳクロックが用いられる場合はユーザはアンチヒューズ４０、４２のいずれもプログラミングせず、４００ＭＢＰＳクロック速度が用いられる場合はアンチヒューズ４２のみがプログラミングされるといった具合である。
【００１７】
速度グレードデコーダ５０およびクロック速度デコーダ５２の実施形態例を図４に示す。上述のように、デコーダ５０、５２は、その入力に印加された２値信号をデコードし、自身の出力のうちその２進数に対応する１つ上にアクティブハイを生成する。デコーダ５０、５２の各々は４つのＮＯＲゲート６０〜６６および１対のインバータ７０、７２を有している。２値入力Ａ０およびＡ１あるいはＡ２およびＡ３は、ＮＯＲゲート６０〜６６に直接またはインバータ７０、７２を介して印加されることにより、最初のＮＯＲゲート６０は２値入力を受け取って「００」をデコードし、ＮＯＲゲート６２は反転されたＡ０またはＡ２ビットを受け取って「０１」をデコードし、ＮＯＲゲート６４は反転されたＡ１またはＡ３ビットを受け取って「１０」をデコードし、ＮＯＲゲート６６は反転されたＡ０およびＡ１の両方またはＡ２およびＡ３の両方を受け取って「１１」をデコードする。
【００１８】
性能データレジスタ３０の一実施形態を図５に示す。性能データレジスタは、それぞれ４つのレジスタ９０〜９６を有する、４つのレジスタ組８０〜８６を有する。各レジスタ組８０〜８６は、各速度グレードについて性能パラメータを記録する。従って、例えばレジスタ組８２は３５ナノ秒速度グレードについて性能パラメータを記録する。レジスタ９０、９６の各々は、速度グレード内の各クロック速度について性能パラメータを記録する。従って、レジスタ組８０内において、レジスタ９０はクロック速度２００ＭＢＰＳにおける３０ナノ秒速度グレードについての性能パラメータを記録し、レジスタ９２はクロック速度４００ＭＢＰＳにおける３０ナノ秒速度グレードについての性能パラメータを記録し、レジスタ９４はクロック速度６００ＭＢＰＳにおける３０ナノ秒速度グレードについての性能パラメータを記録し、レジスタ９６はクロック速度８００ＭＢＰＳにおける３０ナノ秒速度グレードについての性能パラメータを記録する。レジスタ９０、９６の各々は、互いに対して結合されたデータ出力および、各イネーブル入力を有する。
【００１９】
各レジスタ組８０〜８６のレジスタ９０〜９６に対するイネーブル入力は、それぞれのセレクタ回路１００〜１０６に結合される。セレクタ回路１００〜１０６は、速度グレードデコーダ５０およびクロック速度デコーダ５２の出力と結合される。（速度グレードデコーダ５０の出力は、参照符号１〜４で示され、クロック速度デコーダ５２の出力は参照符号Ａ〜Ｄで示される）。各デコーダ回路１００〜１０６は、４つのＮＡＮＤゲート１１０〜１１６を含む。各セレクタ回路９０のすべてのＮＡＮＤゲート１１０〜１１６は、速度グレードデコーダ５０の出力の１つからのアクティブハイにより同時にイネーブルされる。従って、セレクタ回路１００のＮＡＮＤゲート１１０〜１１６は、３０ナノ秒の速度グレードを示す速度グレードデコーダ５０のアクティブハイの「１」出力によりイネーブルされる。同様に、セレクタ回路１０６のＮＡＮＤゲート１１０〜１１６のすべては、４５ナノ秒の速度グレードを示す速度グレードデコーダ５０の「４」出力のアクティブハイによりイネーブルされる。各セレクタ回路１００〜１０６内の個々のＮＡＮＤゲート１１０〜１１６は、クロック速度デコーダ５２からのそれぞれの出力によりイネーブルされる。従って、例えばＮＡＮＤゲート１１０は、２００ＭＢＰＳのクロック速度を示すクロック速度デコーダ５２からのアクティブハイの「Ａ」出力によりイネーブルされる。その結果、速度グレードデコーダ５０が、３５ナノ秒の速度グレードを示す出力「２」上にアクティブハイの信号を出力し、クロック速度デコーダ５２が、６００ＭＢＰＳのクロック速度を示す出力「Ｃ」上にアクティブハイの信号を出力するとき、選択回路１０２内のＮＡＮＤゲート１１４はローを出力する。ＮＡＮＤゲート１１４の出力でのローは、レジスタ組８２内のレジスタ９４をイネーブルし、レジスタ９４は次に３５ナノ秒の速度グレードおよび６００ＭＢＰＳのクロック速度での性能パラメータを示すデータを出力する。次に、動作パラメータが上述のようにユーザにより読み出される。
【００２０】
図６は、関数回路１２がメモリ素子である、図１の集積回路１０を含むコンピュータシステム２００のブロック図である。コンピュータシステム２００は、特定の計算またはタスクを実行する特定のソフトウェアを実行するなど、様々な演算関数を実行するための、プロセッサなどのコンピュータ回路２０２を含む。コンピュータ回路２０２には、関数回路１２としてのメモリ素子を含む集積回路１０が含まれる。さらに、コンピュータシステム２００は、キーボードまたはマウスなど、コンピュータ回路２０２に結合された１つ以上の入力装置２０４を含み、これによりオペレータはコンピュータシステム２００とインターフェイスを取ることができる。典型的には、コンピュータシステム２００は、コンピュータ回路２０２に結合された１つ以上の出力装置も含む。そのような出力装置は、典型的には、プリンタまたはビデオ端子である。コンピュータ回路２０２には、外部格納媒体（図示せず）にデータを格納し、外部格納媒体（図示せず）からデータを検索するための１つ以上のデータ格納装置２１２も典型的に結合される。典型的な格納装置２１２の例には、ハードおよびフロッピーディスク、テープカセット、ならびにコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）が含まれる。コンピュータ回路２０２は、典型的には、制御バス、データバス、およびアドレスバスを介してメモリ素子１２に結合され、メモリ素子１２へのデータの書き込みおよびメモリ素子１２からのデータの読み出しを提供する。
【００２１】
本発明を図示目的で例示的な実施形態により説明してきたが、本発明の精神および範囲から逸脱することなく様々な改変を施し得る。従って、本発明は、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】  図１は、関数回路と関数回路の性能パラメータを記録する回路の好適な実施形態とを含む集積回路のブロック図である。
【図２】  図２は、図１の性能パラメータ記録回路において使用される、速度グレードレジスタおよびクロック速度レジスタの一実施形態を示す模式図である。
【図３Ａ】  図３Ａは、図２の速度グレードレジスタによって指定され得る４つの異なる速度グレード値を示す表である。
【図３Ｂ】  図３Ｂは、図２のクロック速度レジスタによって指定され得る４つの異なるクロック速度値を示す表である。
【図４】  図４は、図２の速度グレードレジスタおよびクロック速度レジスタにおいて使用される、速度グレードデコーダおよびクロック速度デコーダの一実施形態の論理図である。
【図５】  図５は、図１の性能パラメータ記録回路において使用される性能パラメータデータレジスタおよびデータレジスタ選択回路の一実施形態の論理図である。
【図６】  図１の集積回路を用いるコンピュータシステムの一実施形態のブロック図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図６】
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【図５】
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