(57)【特許請求の範囲】
【請求項１】
クロック信号を発振する分周器と、
前記クロック信号に従って動作し、電源電圧を降圧して出力する内部負荷用電源回路と、
前記電源電圧または前記内部負荷用電源回路の出力電圧の何れか一方を選択し、前記分周器に供給する電源選択回路と、
前記クロック信号の発振停止を検出したときに発振停止信号を発信する発振停止検出回路と、
前記電源選択回路が前記内部負荷用電源回路の出力電圧を選択している場合に、前記発振停止信号に応答してリセット信号を発信し、前記電源選択回路が前記電源電圧を選択している場合には、前記発振停止検出回路から前記発振停止信号が発信されても、リセット信号を発信しないリセット信号発信回路と、
を備えるマイクロコンピュータ。
【請求項２】
前記リセット信号発信回路はＮＡＮＤ回路であることを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
前記発振停止検出回路は、
前記分周器からの前記クロック信号と、前記分周器からの前記クロック信号を所定時間だけ遅延させ且つ反転させた信号とを入力とするＡＮＤ回路と、
インバータと、
前記ＡＮＤ回路からの出力信号を受信するゲートと、接地されているドレインと、前記インバータに接続されているソースとを有するＮチャネル型の第一トランジスタと、
ソースが電源電圧に接続され、ドレインが前記インバータ及び前記第一トランジスタの前記ソースに接続され、ゲートがソースに接続されているＰチャネル型の第二トランジスタと、
からなるものであることを特徴とする請求項１または２に記載のマイクロコンピュータ。
【請求項４】
前記リセット信号発信回路から前記リセット信号を受信したときに、前記マイクロコンピュータをリセットし、所定時間経過後に、そのリセットを解除する発振安定時間確保回路を更に備えることを特徴とする請求項１乃至３の何れか一項に記載のマイクロコンピュータ。
【請求項５】
前記発振安定時間確保回路は、
前記分周器の発振が停止したときに、所定時間の計測を開始し、前記所定時間が経過したときに、リセットされるカウンタと、
前記分周器の発振が停止したときに、マイクロコンピュータをリセットする信号を発信し、前記所定時間が経過したときに、前記マイクロコンピュータのリセットを解除するリセット回路と、
からなることを特徴とする請求項４に記載のマイクロコンピュータ。
【請求項６】
前記発振安定時間確保回路は、前記マイクロコンピュータをリセットする信号を前記マイクロコンピュータの外部にも出力し、前記マイクロコンピュータの周辺回路に前記マイクロコンピュータがリセットされたことを報知するものであることを特徴とする請求項４または５に記載のマイクロコンピュータ。
【請求項７】
分周器から発振されるクロック信号に従って動作し、電源電圧を降圧して出力する内部負荷用電源回路を有するマイクロコンピュータを制御する方法であって、
前記マイクロコンピュータ内の電源選択回路により、前記電源電圧または前記内部負荷用電源回路の出力電圧の何れか一方を選択して前記分周器に供給する第一の過程と、
前記マイクロコンピュータ内の発振停止検出回路により、前記クロック信号が発振されているか否かを検出する第二の過程と、
前記マイクロコンピュータ内の電源選択信号生成回路により、前記電源電圧または前記内部負荷用電源回路の出力電圧の何れが前記分周器に供給されているかを検出する第三の過程と、
前記クロック信号の発振停止を検出し、かつ、前記内部負荷用電源回路の出力電圧が前記分周器に供給されていることを検出した場合に、前記マイクロコンピュータ内の発振安定時間確保回路により、前記マイクロコンピュータをリセットする第四の過程と、
を備え、
前記電源電圧が前記分周器に供給されていることを検出した場合には、前記クロック信号の発振停止を検出しても、前記マイクロコンピュータをリセットしないことを特徴とするマイクロコンピュータの制御方法。
【請求項８】
前記発振安定時間確保回路により、前記マイクロコンピュータをリセットする信号を外部にも出力して、前記マイクロコンピュータの周辺回路に前記マイクロコンピュータがリセットされたことを報知する過程をさらに備えることを特徴とする請求項７に記載のマイクロコンピュータの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータ及びその制御方法に関する。
【０００２】
【従来の技術】
従来のマイクロコンピュータの一例を図１３及び図１４に示す。図１３は従来のマイクロコンピュータの回路図、図１４は通常動作時のタイミングチャートである。
【０００３】
図１３に示す従来のマイクロコンピュータは、クロック信号１３０ａを出力する水晶発振器１３１と、クロック信号１３０ａに従って作動するとともに、クロック信号１３０ｂを出力する分周器１３２と、クロック信号１３０ｂに従って作動する中央処理装置（ＣＰＵ）１３３と、高位側電圧ＶＤＤをＶＤＤ／２に降圧するハーバー（Ｖ／Ｈ）回路１３４と、ハーバー回路１３４と高位側電圧ＶＤＤの双方に接続され、高位側電圧ＶＤＤまたはハーバー回路１３４により降圧された電圧ＶＤＤ／２の何れか一方を選択する電源セレクト信号１３５ａを発信する電源セレクト信号生成回路１３５と、電源セレクト信号１３５ａに従って高位側電圧ＶＤＤまたはハーバー回路１３４により降圧された電圧ＶＤＤ／２の何れか一方を選択し、選択した何れかの電圧を水晶発振器１３１、分周器１３２及びＣＰＵ１３３に供給する電源セレクト回路１３６と、からなっている。
【０００４】
ハーバー回路１３４は、マイクロコンピュータの電力消費量を低減させるために設けられている回路である。ハーバー回路１３４は分周器１３２から出力されるクロック信号１３０ｂにより動作する。
【０００５】
電源セレクト信号生成回路１３５は、リセット期間中とリセット解除後の一定期間中においては、電源を高位側電圧ＶＤＤに選択する電源セレクト信号１３５ａを出力し、リセット解除後の一定期間を経過した後においては、電源をハーバー回路１３４の出力であるＶＤＤ／２（以下「ハーバー出力」と呼ぶ）に選択する電源セレクト信号１３５ａを出力する。
【０００６】
電源セレクト回路１３６は、水晶発振器１３１、分周器１３２及びＣＰＵ１３３に対して、リセット期間中とリセット解除後の一定期間中においては、高位側電圧ＶＤＤを供給し、リセット解除後の一定期間を経過した後においては、ハーバー出力を供給する。
【０００７】
このマイクロコンピュータにおいては、動作時の低電力消費を実現するために、水晶発振器１３１の入出力バッファ部分のトランジスタも極力小さなディメンジョンのものを用いている。
【０００８】
以下、図１４を参照して、図１３に示すマイクロコンピュータの動作を説明する。
【０００９】
先ず、マイクロコンピュータのＲＥＳＥＴＢ端子（図１４参照）を「ロー（ＬＯＷ）」にすることにより、マイクロコンピュータにリセットをかける。この時、ハーバー回路１３４の出力電圧は、クロック信号１３０ｂが供給されていないために、Ｈｉ−Ｚの状態になっている。
【００１０】
また、電源セレクト信号１３５ａは高位側電圧ＶＤＤを選択する信号として出力されており、水晶発振器１３１、分周器１３２及びＣＰＵ１３３の電源は高位側電圧ＶＤＤとなっている。
【００１１】
次に、水晶が発振成長しうるために必要十分な時間の経過後にＲＥＳＥＴＢ端子を「ハイ（ＨＩ）」にすると、ハーバー回路１３４にクロック信号１３０ｂが入力され、徐々にＶＤＤ／２の電圧がハーバー回路１３４から出力される。
【００１２】
このハーバー回路１３４の出力電圧がＶＤＤ／２に安定されるまでは、電源セレクト信号１３５ａは高位側電圧ＶＤＤを選択する信号として出力されており、ハーバー回路１３４の出力電圧が安定した後に、ハーバー出力を選択する信号として出力され、水晶発振器１３１、分周器１３２及びＣＰＵ１３３の電源を外部高位側電圧ＶＤＤからハーバー回路１３４の出力電圧ＶＤＤ／２に切り換える。
【００１３】
【発明が解決しようとする課題】
図１３に示した従来のマイクロコンピュータは次のような問題点を有していた。
【００１４】
上述したように、水晶発振器１３１の入出力バッファ部分のトランジスタ能力は小さく設定されている。このため、水晶発振器１３１の入出力端子が結露することにより、水晶発振器１３１の発振が止まってしまう可能性が高くなってしまっていた。
【００１５】
仮に、水晶発振器１３１の発振が止まり、再び発振が復帰しても、図１３に示した従来のマイクロコンピュータでは、ＣＰＵ１３３の電源が消失してしまい、ハングアップの状態に陥ってしまうという問題点があった。
【００１６】
以下、発振停止時のタイミングチャートである図１５を参照して、この問題点を説明する。
【００１７】
図１５において、期間Ａにおいては、マイクロコンピュータは正常に動作していたものとする。図１３に示したマイクロコンピュータにおいては、ハーバー回路１３４を動作させるクロック信号として、分周器１３２が出力するクロック信号１３０ｂを用いている。ここで、時刻Ｔ１において、水晶発振器１３１の出力が停止したとすると、分周器１３２からのクロック信号１３０ｂも消失し、時刻Ｔ１以後の期間Ｂにおいては、そのクロック信号１３０ｂで動作しているハーバー回路１３４が動作を停止することになる。このため、発振器１３１、分周器１３２及びＣＰＵ１３３の電源が消失してしまう。
【００１８】
仮に、時刻Ｔ２において、水晶発振器１３１の発振が復帰したとしても、時刻Ｔ２以後の期間Ｃにおいては、ハーバー回路１３４の出力電圧を電源とする分周器１３２の電源が存在しないため、ＣＰＵ１３３にクロック信号１３０ｂが供給されない。このため、マイクロコンピュータは永久に動作できなくなってしまうこととなる。
【００１９】
従来は、このような問題を回避するために、マイクロコンピュータの外側にハーバー回路１３４のレベル消失を検出するための検出器を設けていた。
【００２０】
しかしながら、この検出器はマイクロコンピュータの異常を知らせるだけのものであり、マイクロコンピュータを自動的にリセットするものではなかった。このため、人手によりマイクロコンピュータをリセットしなければならなかった。
【００２１】
また、例えば、特開平４−４３４３６号公報は、クロック信号の停止時にマイクロプロセッサを初期化する装置を提案している。
【００２２】
しかしながら、この装置も、マイクロプロセッサを自動的にリセットするものではなく、人手によりマイクロプロセッサをリセットしなければならないという問題点を有していた。
【００２３】
本発明はこのような問題点に鑑みてなされたものであり、クロック信号の発振停止時にリセットされるマイクロコンピュータにおいて、クロック信号の発振復帰時において自動的に正常動作へ移行することができるマイクロコンピュータ及びその制御方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
この目的を達成するため、請求項１は、クロック信号を発振する分周器と、前記クロック信号に従って動作し、電源電圧を降圧して出力する内部負荷用電源回路と、前記電源電圧または前記内部負荷用電源回路の出力電圧の何れか一方を選択し、前記分周器に供給する電源選択回路と、前記クロック信号の発振停止を検出したときに発振停止信号を発信する発振停止検出回路と、前記電源選択回路が前記内部負荷用電源回路の出力電圧を選択している場合に、前記発振停止信号に応答してリセット信号を発信し、前記電源選択回路が前記電源電圧を選択している場合には、前記発振停止検出回路から前記発振停止信号が発信されても、リセット信号を発信しないリセット信号発信回路と、を備えるマイクロコンピュータを提供する。
【００２８】
前記リセット信号発信回路は、例えば、ＮＡＮＤ回路として構成することができる。
【００２９】
また、前記発振停止検出回路は、例えば、前記分周器からの前記クロック信号と、前記分周器からの前記クロック信号を所定時間だけ遅延させ且つ反転させた信号とを入力とするＡＮＤ回路と、インバータと、前記ＡＮＤ回路からの出力信号を受信するゲートと、接地されているドレインと、前記インバータに接続されているソースとを有するＮチャネル型の第一トランジスタと、ソースが電源電圧に接続され、ドレインが前記インバータ及び前記第一トランジスタの前記ソースに接続され、ゲートがソースに接続されているＰチャネル型の第二トランジスタと、からなるものとして構成することができる。
【００３０】
前記マイクロコンピュータは、前記リセット信号発信回路から前記リセット信号を受信したときに、前記マイクロコンピュータをリセットし、所定時間経過後に、そのリセットを解除する発振安定時間確保回路を更に備えることが好ましい。前記発振安定時間確保回路は、例えば、前記分周器の発振が停止したときに、所定時間の計測を開始し、前記所定時間が経過したときに、リセットされるカウンタと、前記分周器の発振が停止したときに、マイクロコンピュータをリセットする信号を発信し、前記所定時間が経過したときに、前記マイクロコンピュータのリセットを解除するリセット回路と、からなるものとして構成することができる。
【００３１】
前記発振安定時間確保回路は、前記マイクロコンピュータをリセットする信号を前記マイクロコンピュータの外部にも出力し、前記マイクロコンピュータの周辺回路に前記マイクロコンピュータがリセットされたことを報知するものであることが好ましい。
【００３７】
請求項７は、分周器から発振されるクロック信号に従って動作し、電源電圧を降圧して出力する内部負荷用電源回路を有するマイクロコンピュータを制御する方法であって、前記マイクロコンピュータ内の電源選択回路により、前記電源電圧または前記内部負荷用電源回路の出力電圧の何れか一方を選択して前記分周器に供給する第一の過程と、前記マイクロコンピュータ内の発振停止検出回路により、前記クロック信号が発振されているか否かを検出する第二の過程と、前記マイクロコンピュータ内の電源選択信号生成回路により、前記電源電圧または前記内部負荷用電源回路の出力電圧の何れが前記分周器に供給されているかを検出する第三の過程と、前記クロック信号の発振停止を検出し、かつ、前記内部負荷用電源回路の出力電圧が前記分周器に供給されていることを検出した場合に、前記マイクロコンピュータ内の発振安定時間確保回路により、前記マイクロコンピュータをリセットする第四の過程と、を備え、前記電源電圧が前記分周器に供給されていることを検出した場合には、前記クロック信号の発振停止を検出しても、前記マイクロコンピュータをリセットしないことを特徴とするコンピュータの制御方法を提供する。
【００３８】
本方法は、前記発振安定時間確保回路により、前記マイクロコンピュータをリセットする信号を外部にも出力して、前記マイクロコンピュータの周辺回路に前記マイクロコンピュータがリセットされたことを報知する過程をさらに備えることが好ましい。
【００４０】
【発明の実施の形態】
図１は、本発明の第一の実施形態に係るマイクロコンピュータのブロック図である。
【００４１】
本実施形態に係るマイクロコンピュータは、クロック信号１０ａを出力する水晶発振器１１と、クロック信号１０ａに従って作動するとともに、クロック信号１０ｂを出力する分周器１２と、クロック信号１０ｂに従って作動する中央処理装置（ＣＰＵ）１３と、高位側電圧ＶＤＤをＶＤＤ／２に降圧するハーバー（Ｖ／Ｈ）回路１４と、ハーバー回路１４と高位側電圧ＶＤＤの双方に接続され、高位側電圧ＶＤＤまたはハーバー回路１４により降圧された電圧ＶＤＤ／２の何れか一方を選択する電源セレクト信号１５ａを発信する電源セレクト信号生成回路１５と、電源セレクト信号１５ａに従って高位側電圧ＶＤＤまたはハーバー回路１４により降圧された電圧ＶＤＤ／２の何れか一方を選択し、選択した何れかの電圧を水晶発振器１１、分周器１２及びＣＰＵ１３に供給する電源セレクト回路１６と、分周器１２のクロック信号が発振されているか否かを検出する発振停止検出回路１７と、発振停止検出回路１７から出力される発振停止検出信号と、電源セレクト信号１５ａと、高位側電圧ＶＤＤとが入力されるＮＡＮＤ回路１８と、マイクロコンピュータにリセットをかけ、一定時間後にそのリセットを解除する発振安定時間確保回路１９と、からなっている。
【００４２】
高位側電圧ＶＤＤを１／２に降圧にして出力することができるハーバー回路１４は分周器１２が出力するクロック信号１０ｂにより動作しており、ハーバー回路１４の出力電圧は電源セレクト回路１６に供給される。
【００４３】
電源セレクト回路１６は、水晶発振器１１、分周器１２及びＣＰＵ１３の電源をハーバー回路１４の出力電圧（ＶＤＤ／２）及び高位側電圧ＶＤＤの何れかにを選択する機能を有しており、電源セレクト回路が選択したその出力電圧は、水晶発振器１１、分周器１２及びＣＰＵ１３の電源となっている。
【００４４】
電源セレクト信号生成回路１５は、水晶発振器１１、分周器１２及びＣＰＵ１３の電源をハーバー回路１４の出力電圧（ＶＤＤ／２）及び高位側電圧ＶＤＤの何れかにを選択する信号を生成する機能を有しており、高位側電圧ＶＤＤを選択した場合には「ロー」、ハーバー回路１４の出力電圧（ＶＤＤ／２）を選択した場合には「ハイ」の電源セレクト信号１５ａを出力する。
【００４５】
分周器１２は水晶発振器１１が出力するクロック信号１０ａで動作しており、ＣＰＵ１３０は分周器１２が出力するクロック信号１０ｂで動作している。分周器１２は更にクロック信号１０ｂを発振停止検出回路１７に発信している。
【００４６】
発振停止検出回路１７は、分周器１２がクロック信号１０ｂの発振を停止していない場合には「ロー」信号を、分周器１２からのクロック信号１０ｂの発振の停止を検出した場合には「ハイ」信号をＮＡＮＤ回路１８に出力する。
【００４７】
ＮＡＮＤ回路１８には電源セレクト信号１５ａも入力されており、発振停止検出回路１７からの出力が「ハイ」信号であり、かつ、電源セレクト信号１５ａが「ロー」信号である場合のみ、「ロー」信号を発振停止検出信号線１８ａに出力し、それ以外の場合は、「ハイ」信号を発振停止検出信号線１８ａに出力する。
【００４８】
発振停止検出信号線１８ａには発振安定時間確保回路１９が接続されており、発振安定時間確保回路１９は、発振停止検出信号線１８ａに出力されたＮＡＮＤ回路１８からの信号が「ロー」信号である場合に、マイクロコンピュータにリセットをかけ、一定時間経過後に、そのリセットを解除する。
【００４９】
次いで、以下に、発振停止検出回路１７及び発振安定時間確保回路１９の構成及び作用を説明する。
【００５０】
発振停止検出回路１７の一例のブロック図を図２に示す。図３は、図２に示した発振停止検出回路１７のタイミングチャートである。
【００５１】
図２に示すＡ点には分周器１２からのクロック信号１０ｂ(周波数は約１ＫＨｚ)が入力されており、Ｂ点には分周器１２からのクロック信号１０ｂがディレイ２１及びインバータ２２を介して入力されている。この時点におけるＡ点、Ｂ点及びＡ点とＢ点とが接続されているＡＮＤ回路２３の出力であるＣ点でのタイミングは図３に示す通りである。
【００５２】
このＣ点における信号はＮチャネルトランジスタ２４のゲートに入力される。これにより、Ｐチャネルトランジスタ２５のドレインからインバータ２６へ流れ込む１０ｐＡほどの電流をＮチャネルトランジスタ２４のドレイン側より定期的に抜くことができ、インバータ２６の入力をローレベル、インバータ２７の出力がローレベルに保持される。
【００５３】
しかしながら、時刻Ｔ（図３参照）において、水晶発振器１１の発振が停止すると、分周器１２からのクロック信号１０ｂが供給されず、Ｎチャネルトランジスタ２４のゲートを定期的にオンさせる信号が来なくなる。このため、インバータ２６の入力レベルが徐々に「ハイ」に近づいていき、インバータ２６の入力レベルが「ハイ」になった時に、インバータ２７が「ハイ」をＮＡＮＤ回路１８の入力側に出力する。
【００５４】
発振停止検出回路１７は、以上のようにして、分周器１２の発振停止を検出することができる。
【００５５】
次に、発振安定時間確保回路１９の動作について図４を用いて説明する。
【００５６】
マイクロコンピュータ端子のＲＥＳＥＴＢよりリセット信号が入力された場合、ＡＮＤ回路３１から内部をリセットする信号が出されると同時に、Ｄ−フリップフロップ３２には初期値「ハイ」がセットされ、Ｄ−フリップフロップ３２とＡＮＤ回路３１とを接続する検出リセット信号線３２ａに「ハイ」が出力される。この検出リセット信号線３２ａに出力された「ハイ」により、安定時間確保カウンタ３３はリセットされ、非動作となる。
【００５７】
この時、オーバーフロー信号線３２ｂには「ロー」が出力されている。その後、マイクロコンピュータ端子のＲＥＳＥＴＢよりリセット解除信号が入力され、正常動作に移行する。この時点においても、安定時間確保カウンタ３３は非動作のままである。
【００５８】
次に、分周器１２の発振停止を知らせる発振停止検出信号が入力された場合、検出リセット信号線３２ａに「ロー」が出力され、ＡＮＤ回路３１から内部をリセットする信号が出力されると同時に、安定時間確保カウンタ３３がカウントアップ動作を開始する（時刻Ｔ１、図５参照）。
【００５９】
カウントアップが終了すると（時刻Ｔ２、図５参照）、オーバーフロー信号線３２ｂに「ハイ」が出力され、検出リセット信号線３２ａに「ハイ」が出力される。これによって、安定時間確保カウンタ３３はリセットとなり、内部のリセットを解除する信号がＡＮＤ回路３１から出力され、マイクロコンピュータは通常動作へ移行する。
【００６０】
図５は、本実施形態に係るマイクロコンピュータのタイミングチャートである。以下、図５を参照して、本実施形態に係るマイクロコンピュータの動作を説明する。
【００６１】
先ず、マイクロコンピュータをリセットさせる信号をＲＥＳＥＴＢ端子（図５参照）に入力し、マイクロコンピュータをリセット状態にする。
【００６２】
この時、電源セレクト信号１５ａとして、高位側電圧ＶＤＤを選択したことを表わす「ロー」信号が出力される。この電源セレクト信号１５ａを受けた電源セレクト回路１６は、水晶発振器１１、分周器１２及びＣＰＵ１３に高位側電圧ＶＤＤを供給する。
【００６３】
高位側電圧ＶＤＤが供給されることにより、水晶発振器１１においては、水晶の発振成長が開始されるが、水晶の発振成長の間においては、分周器１２に対してクロック信号１０ａは供給されない。
【００６４】
水晶が発振成長しきった後、ＲＥＳＥＴＢ端子にリセット解除信号を入力すると、分周器１２に水晶発振器１１からクロック信号１０ａが供給され、さらに、分周器１２からハーバー回路にもクロック信号１０ｂが供給される。これにより、ハーバー回路１４の出力電圧がＨｉ−Ｚの状態から徐々にＶＤＤ／２の電圧に上がっていく。ハーバー回路１４の出力電圧がＶＤＤ／２に到達するまでの間は、水晶発振器１１、分周器１２及びＣＰＵ１３には高位側電圧ＶＤＤが供給される。
【００６５】
ハーバー回路１４の出力電圧がＶＤＤ／２に到達した後、電源セレクト信号１５ａとして、ハーバー回路１４の出力電圧の選択を表す「ハイ」信号が出力される。この電源セレクト信号１５ａを受けた電源セレクト回路１６は、水晶発振器１１、分周器１２及びＣＰＵ１３にハーバー回路１４の出力電圧（ＶＤＤ／２）を供給する。
【００６６】
ここまでの期間Ａにおいては、ＮＡＮＤ回路１８は「ハイ」のままであり、発振時間確保回路１９からマイクロコンピュータのリセットをかける信号は出力されない。
【００６７】
次に、ある時刻Ｔに水晶発振器１１が停止してしまうと、水晶発振器１１からクロック信号１０ａを受信している分周器１２もその動作を停止する。ハーバー回路１４は分周器１２を通してクロック信号１０ｂを供給されているために、ハーバー回路１４の出力電圧はＶＤＤ／２ではなくなり、再び、Ｈｉ−Ｚを出力することとなる。この時、発振停止検出回路１７が分周器１２のクロック信号１０ｂの発振停止を検出し、ＮＡＮＤ回路１８に「ハイ」信号を出力する。
【００６８】
ＮＡＮＤ回路１８は、もう一方の入力端子おいて、ハーバー回路１４の出力電圧の選択を表す「ハイ」信号が入力されたままになっている。このため、発振停止検出回路１７から「ハイ」信号を入力すると、ＮＡＮＤ回路１８の出力である発振停止検出信号が「ハイ」から「ロー」に変化する。
【００６９】
この発振停止検出信号が「ロ−」になったことを受けて、発振安定時間確保回路１９からリセット信号が出力されると同時に、安定時間確保カウンタ３３が動作を開始する。この安定時間確保カウンタ３３は水晶発振の成長期間を確保するためのものであり、カウントアップ後にオーバーフロー信号を内部リセットの解除信号として出力する。この解除信号を受けて、マイクロコンピュータは正常動作に自動的に復帰する。
【００７０】
安定時間確保カウンタ３３は、消費電流の増大を防ぐために、内部リセットの解除信号の出力後は非動作となる。
【００７１】
以上のように、本実施形態に係るマイクロコンピュータによれば、水晶発振器１１の一時的な発振停止から発振復帰した場合の分周器１２の電源消失に起因するマイクロコンピュータの異常状態に対して、人手を介さずに自動的にリセットをかけ、正常動作へ復帰させることができる。
【００７２】
さらに、マイクロコンピュータの外側に取り付ける検出器その他の部品が不必要になるため、部品にかかるコストを削減することができる。
【００７３】
図６は、本発明の第二の実施形態に係るマイクロコンピュータのブロック図である。
【００７４】
上記の第一の実施形態に係るマイクロコンピュータにおいては、発振安定時間確保回路１９からの信号は内部ＲＥＳＥＴＢ端子に出力されているが、本実施形態に係るマイクロコンピュータにおいては、発振安定時間確保回路１９から出力される信号はマイクロコンピュータの外部の周辺回路に出力されている。
【００７５】
これによって、他の周辺回路またはマイクロコンピュータの使用者に、マイクロコンピュータにリセットがかかったことを知らせることができる。
【００７６】
図７は、本発明の第三の実施形態に係るマイクロコンピュータのブロック図である。
【００７７】
本実施形態に係るマイクロコンピュータは、第一の実施形態に係るマイクロコンピュータの構成に加えて、高位側電圧ＶＤＤと水晶発振器１１との間に接続されているレギュレータ回路４０を備えている。
【００７８】
上記の第一の実施形態に係るマイクロコンピュータにおいては、通常動作時の水晶発振器１１の電源としてハーバー回路１４の出力電圧を使用しているが、本実施形態のように、外部高位側電圧ＶＤＤを降圧して一定電圧を出力するレギュレータ回路４０の出力を通常動作時の水晶発振器１１の電源として使用することも可能である。
【００７９】
図８は、本発明の第四の実施形態に係るマイクロコンピュータのブロック図である。
【００８０】
上記の第一の実施形態に係るマイクロコンピュータにおいては、水晶発振器１１、分周器１２及びＣＰＵ１３の電源として、高位側電圧ＶＤＤをＶＤＤ／２に降圧するハーバー回路１４を使用しているが、本実施形態に係るマイクロコンピュータにおいては、ハーバー回路１４に代えて、一般的な降圧回路４１が配置されている。このように、分周器１２のクロック信号１０ｂで動作する電源回路であれば、どのような電源回路でも用いることができる。
【００８１】
図９は、本発明の第五の実施形態に係るマイクロコンピュータのブロック図である。
【００８２】
本実施形態に係るマイクロコンピュータにおいては、第一の実施形態に係るマイクロコンピュータにおける発振停止検出回路１７に代えて、ハーバー回路１４の出力電圧が消失しているか否かを検出するハーバー出力レベル消失検出回路４２が用いられている。
【００８３】
すなわち、上記の第一の実施形態は、分周器１２からのクロック信号１０ｂの発振停止を検出したときにマイクロコンピュータにリセットをかける構成になっているが、本実施形態のように、ハーバー回路１４の出力の消失を検出したときにマイクロコンピュータにリセットをかけるようにすることも可能である。
【００８４】
図１０は、ハーバー出力レベル消失検出回路４２の一例のブロック図である。
【００８５】
図１０に示すように、ハーバー出力レベル消失検出回路４２は、例えば、ハーバー回路１４からの出力電圧が入力され、それを反転して出力するインバータ４３と、ハーバー回路１４からの出力電圧が入力されるソース、接地されているドレイン、及び、インバータ４３の出力側に接続されているゲートを有するＮチャネルトランジスタ４４と、Ｎチャネルトランジスタ４４のソースに接続されている抵抗４５と、から構成することができる。ハーバー回路１４からの出力電圧は抵抗４５を介してＮチャネルトランジスタ４４のソースに入力される。
【００８６】
図１１は、本発明の第六の実施形態に係るマイクロコンピュータのブロック図である。
【００８７】
第一の実施形態に係るマイクロコンピュータは水晶発振器１１を使用しているが、水晶発振器１１に代えて、本実施形態のように、ＣＲ発振器、ＲＩＮＧオシレータまたはＬＲ発振器４６などを使用することもできる。
【００８８】
図１２は、本発明の第七の実施形態に係るマイクロコンピュータのブロック図である。
【００８９】
第一の実施形態に係るマイクロコンピュータにおいては、内部負荷として分周器１２及びＣＰＵ１３しか示していないが、本実施形態のように、内部負荷として、それら以外の周辺回路４７を含めることも可能である。
【００９８】
【発明の効果】
以上のように、本発明に係るマイクロコンピュータによれば、水晶発振器が一時的に発振を停止した後、発振を再開した場合の分周器の電源消失に起因するマイクロコンピュータの異常状態に対して、人手を介さずに、自動的にリセットをかけ、正常動作へ復帰させることができる。
【００９９】
さらに、マイクロコンピュータの外側に取り付ける検出器その他の部品が不必要になるため、部品にかかるコストを削減することができる。
【図面の簡単な説明】
【図１】  本発明の第一の実施形態に係るマイクロコンピュータのブロック図である。
【図２】  発振停止検出回路の回路図である。
【図３】  図２に示した発振停止検出回路のタイミングチャートである。
【図４】  発振安定時間確保回路の回路図である。
【図５】  図４に示した発振安定時間確保回路のタイミングチャートである。
【図６】  本発明の第二の実施形態に係るマイクロコンピュータのブロック図である。
【図７】  本発明の第二の実施形態に係るマイクロコンピュータのブロック図である。
【図８】  本発明の第三の実施形態に係るマイクロコンピュータのブロック図である。
【図９】  本発明の第四の実施形態に係るマイクロコンピュータのブロック図である。
【図１０】  第四の実施形態におけるハーバー出力レベル消失検出回路の一例の回路図である。
【図１１】  本発明の第五の実施形態に係るマイクロコンピュータのブロック図である。
【図１２】  本発明の第六の実施形態に係るマイクロコンピュータのブロック図である。
【図１３】  従来のマイクロコンピュータのブロック図である。
【図１４】  図１３に示したマイクロコンピュータのタイミングチャートである。
【図１５】  図１３に示したマイクロコンピュータの発振停止時及び発振復帰時のタイミングチャートである。
【符号の説明】
１１  水晶発振器
１２  分周器
１３  ＣＰＵ
１４  ハーバー回路
１５  電源セレクト信号生成回路
１６  電源セレクト回路
１７  発振停止検出回路
１８  ＮＡＮＤ回路
１９  発振安定時間確保回路
２１  ディレイ
２２  インバータ
２３  ＡＮＤ回路
２４  Ｎチャネルトランジスタ
２５  Ｐチャネルトランジスタ
２６  インバータ
２７  インバータ
３１  ＡＮＤ回路
３２  Ｄ−フリップフロップ回路
３３  安定時間確保カウンター
４０  レギュレータ回路
４１  降圧回路
４２  Ｖ／Ｈ出力レベル消失検出回路
４３  インバータ
４４  Ｎチャネルトランジスタ
４５  抵抗
４６  ＣＲ発振器
４７  周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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