(57)【特許請求の範囲】
【請求項１】
画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、走査信号線またはデータ信号線への出力段に、相互に直列に接続された２段のレベルシフト回路を備え、
上記２段のレベルシフト回路は、上記走査信号線駆動回路またはデータ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトするレベルシフト回路であり、
上記走査信号線への出力段とは、走査信号を出力する段であり、上記データ信号線への出力段とは、データ信号をサンプリングするアナログスイッチに制御信号を出力する段であることを特徴とするマトリクス型画像表示装置。
【請求項２】
画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路は、相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定することを特徴とするマトリクス型画像表示装置。
【請求項３】
画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路は、走査信号線への出力段に２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側および低電位側の一方の電圧レベルを固定し、
上記走査信号線への出力段とは、走査信号を出力する段であることを特徴とするマトリクス型画像表示装置。
【請求項４】
上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、かつ上記走査信号線駆動回路とデータ信号線駆動回路との入力信号レベルは相互に等しいことを特徴とする請求項１〜３の何れか１項に記載のマトリクス型画像表示装置。
【請求項５】
上記画素は、スイッチング素子と、液晶容量および補助容量からなる画素容量とを含んで構成され、走査信号によって該画素が選択されると、上記スイッチング素子は画像データを取り込んで液晶容量および補助容量の一方の電極に与え、これによって、上記液晶容量の一方の電極と他方の電極である対向電極との間に介在される表示媒体に電圧が印加されて該表示媒体が駆動されて画像表示が実現され、上記補助容量の他方の電極は隣接する走査信号線に接続され、
上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、
上記走査信号線駆動回路は、上記２段のレベルシフト回路を備え、いずれかのレベルシフト回路の電圧シフト量が上記周期毎に変化する請求項１〜３の何れか１項に記載のマトリクス型画像表示装置。
【請求項６】
上記レベルシフト回路を備える信号線駆動回路において、その出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であることを特徴とする請求項１〜５の何れか１項に記載のマトリクス型画像表示装置。
【請求項７】
上記素子構造の相違は、チャネル長の違いであることを特徴とする請求項６に記載のマトリクス型画像表示装置。
【請求項８】
該レベルシフト回路を構成するトランジスタのチャネル長は、その前段側の回路を構成するトランジスタのチャネル長の１．５〜３倍の長さであることを特徴とする請求項７に記載のマトリクス型画像表示装置。
【請求項９】
上記素子構造の相違は、ゲート絶縁膜の膜厚の違いであることを特徴とする請求項６に記載のマトリクス型画像表示装置。
【請求項１０】
該レベルシフト回路を構成するトランジスタのゲート絶縁膜の膜厚は、その前段側の回路を構成するトランジスタのゲート絶縁膜の膜厚の１．２５〜２．５倍の厚さであることを特徴とする請求項９に記載のマトリクス型画像表示装置。
【請求項１１】
該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であることを特徴とする請求項６に記載のマトリクス型画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に画素がマトリクス状に配列されるマトリクス型画像表示装置に関し、特に各画素を表示駆動するための駆動回路部分の改良に関する。
【０００２】
【従来の技術】
従来から、液晶素子、ＥＬ（エレクトロルミネッセンス）素子およびＬＥＤ（発光ダイオード）素子等を、マトリクス状に配列して形成される画像表示装置が用いられている。このようなマトリクス型の画像表示装置として、液晶表示装置を例として以下に説明する。図１１は、一般的な液晶表示装置１の概略的構成を示す正面図である。この液晶表示装置１は、大略的に、多数の画素ＰＩＸが形成される画素アレイＡＲＹと、上記画素ＰＩＸを表示駆動するための走査信号線駆動回路ｇｄおよびデータ信号線駆動回路ｓｄと、これらの信号線駆動回路ｇｄ，ｓｄを駆動制御するための制御回路２とを含んで構成されている。
【０００３】
上記画素アレイＡＲＹ上には、相互に直交する多数の走査信号線ＧＬj （ｊ＝１，２，…，ｎ）およびデータ信号線ＳＬi （ｉ＝１，２，…，ｍ）が形成されており、隣接する２本の走査信号線ＧＬj ，ＧＬj+1 とデータ信号線ＳＬi ，ＳＬi+1 とで包囲された領域に上記画素ＰＩＸが形成されることになり、こうして該画素ＰＩＸは、マトリクス状に配列されている。
【０００４】
上記データ信号線駆動回路ｓｄは、上記制御回路２からのクロック信号ＣＫＳ等のタイミング信号に同期して、入力された画像信号ＤＡＴをサンプリングし、かつ必要に応じて増幅して上記各データ信号線ＳＬi に出力する。また、走査信号線駆動回路ｇｄは、上記制御回路２からのクロック信号ＣＫＧ，ＧＰＳ等のタイミング信号に同期して、走査信号線ＧＬj を順次選択し、画素ＰＩＸ内に設けられている後述するスイッチング素子の開閉を制御する。こうして、データ信号線ＳＬi に出力された画像信号（データ）ＤＡＴが各画素ＰＩＸに書込まれ、次の走査タイミングまでその画像データＤＡＴが保持されて、表示出力が行われる。
【０００５】
上記データ信号線駆動回路ｓｄには、画像データＤＡＴを各データ信号線ＳＬi に出力してゆくにあたって、走査信号線ＧＬj によって選択されたラインの画素に順次的に画像データＤＡＴを出力してゆく点順次駆動方式と、上記ラインの画素に一斉に画像データＤＡＴを出力する線順次駆動方式とが知られており、一例として、回路構成の簡単な点順次駆動方式のデータ信号線駆動回路について、図１２を参照して説明する。
【０００６】
図１２は、典型的な従来技術のデータ信号線駆動回路ｓｄの電気的構成を示すブロック図である。上記各データ信号線ＳＬi には、アナログスイッチａｓｗi が介在されており、このアナログスイッチａｓｗi が導通すると、上記画像データＤＡＴがサンプリングされて各データ信号線ＳＬi に出力される。これらのアナログスイッチａｓｗi を制御するために、該各アナログスイッチａｓｗi に個別的に対応する走査回路ｓｒｓi （ｉ＝上記１，２，…，ｍ）と、バッファｂｕｆｓi とが設けられている。
【０００７】
上記走査回路ｓｒｓi は、相互に縦続接続されており、各走査回路ｓｒｓi には共通にクロック信号ＣＫＳが入力されている。また、始端の走査回路ｓｒｓ1には、水平同期信号などに基づいて作成されたスタートパルスＳＰＳが与えられる。したがって、各走査回路ｓｒｓi からは、上記始端側の走査回路ｓｒｓ1から順次的にサンプリングパルスが出力されてゆき、このサンプリングパルスは、バッファｂｕｆｓiにおいて保持・増幅されるとともに、必要に応じて反転されて、上記各アナログスイッチａｓｗiに与えられる。
【０００８】
また、走査信号線駆動回路ｇｄは、たとえば図１３で示すように、上記走査回路ｓｒｓiと同様の走査回路ｓｒｇk（ｋ＝１，２，…，ｎ＋１）と、各走査信号線ＧＬjにそれぞれ対応している２種類の論理積回路ａｎｄ１j，ａｎｄ２jおよびバッファｂｕｆｇj とを備えて構成されている。各走査回路ｓｒｇkは、上記走査回路ｓｒｓiと同様に相互に縦続接続されており、垂直同期信号などに基づいて作成されたスタートパルスＳＰＧが始端の走査回路ｓｒｇ1に入力され、このスタートパルスＳＰＧが水平同期信号などに基づいて作成されるクロック信号ＣＫＧに応答して、順次、後段側の走査回路ｓｒｇ2，ｓｒｇ3，…へ出力されてゆく。
【０００９】
相互に隣接する各走査回路ｓｒｇj，ｓｒｇj+1からの出力は、論理積回路ａｎｄ１jにおいて演算された後、さらに論理積回路ａｎｄ２jにおいてクロック信号ＧＰＳと演算されてバッファｂｕｆｇjにそれぞれ入力される。上記各走査回路ｓｒｇkは、上記クロック信号ＣＫＧに応答して上記スタートパルスＳＰＧを半周期ずつ遅れて出力する。すなわち走査回路ｓｒｇjから出力されるパルスは、クロック信号ＣＫＧの立上りタイミングで立上り、次の立上りタイミングまでの１周期に亘って保持され、これに対して次段の走査回路ｓｒｇj+1は、上記クロック信号ＣＫＧの立下りタイミングから１周期間に亘ってパルスを出力する。すなわち、隣接する走査回路ｓｒｇj，ｓｒｇj+1間で半周期だけずれたパルスが論理積回路ａｎｄ１jに入力されることになり、該論理積回路ａｎｄ１jからはクロック信号ＣＫＧの半周期の長さのパルスが、論理積回路ａｎｄ２jへ出力される。
【００１０】
上記クロック信号ＧＰＳは、たとえば上記クロック信号ＣＫＧの２倍の速さとされており、したがって論理積回路ａｎｄ２jから出力されるパルスは、上記クロック信号ＣＫＧの１／２の周期よりも短くなり、隣接する論理積回路ａｎｄ２j，ａｎｄ２j+1間で、このパルスが相互に重複する期間を生じることはない。上記論理積回路ａｎｄ２jからの出力は、バッファｂｕｆｇjにおいて、増幅されるとともに、必要に応じて反転されて、上記各走査信号線ＧＬj へそれぞれ出力される。
【００１１】
ここで、各信号線駆動回路ｇｄ，ｓｄの駆動電圧について考える。データ信号線駆動回路ｓｄにおいては、走査回路ｓｒｓiを所望とする周波数、たとえば走査信号線駆動回路ｇｄの並列化や同時サンプリングを行わない場合で、ＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃａｌ  Ａｒｒａｙ）表示の場合には、約２５．２ＭＨｚで駆動可能であること、およびアナログスイッチａｓｗiで正負両極性の画像データＤＡＴをデータ信号線ＳＬiに出力可能であることなどの要求から決定され、一般には走査回路ｓｒｓiからの要求よりもアナログスイッチａｓｗiからの要求で決定される。たとえば、液晶駆動電圧が±５Ｖ、対向電極の電圧が０Ｖであるとき、データ信号線ＳＬiでの画像信号のレベルは−５〜＋５Ｖとなり、該データ信号線駆動回路ｓｄの駆動電圧も−５〜＋５Ｖ程度となる。
【００１２】
これに対して、走査信号線駆動回路ｇｄにおいては、上記画素ＰＩＸ内のスイッチング素子が、正極性の画像データを画素容量に書込むことができるように正極性側の駆動電圧が決定され、また負極性の画像データを１フレーム期間保持することができるように負極性側の駆動電圧が決定される。たとえば、これらの条件を満足させるためには、スイッチング素子の閾値電圧が＋３Ｖであるとき、走査信号線駆動回路ｇｄの駆動信号レベルは、正極性側で、上記＋３Ｖに、上記画像信号のレベル＋５Ｖと、マージン＋２Ｖとを加算した１０Ｖ程度となり、負極性側では、上記＋３Ｖに、上記画像データＤＡＴのレベルである−５Ｖと、マージン−６Ｖとを加算した−８Ｖ程度となる。ここで、駆動信号レベルとは、各信号線駆動回路ｇｄ・ｓｄにおける出力信号のレベルのことであり、これら信号線駆動回路ｇｄ・ｓｄの駆動電圧と同一となりうる。
【００１３】
なお、上述した各駆動電圧および駆動信号レベルは一例であり、駆動方法、駆動回路の構成、トランジスタの特性および液晶の種類などによって、その最適値は変動する。
【００１４】
【発明が解決しようとする課題】
以上のように、液晶表示装置では、上述のように液晶を表示駆動するために、正負それぞれ５Ｖ前後の電圧を印加する必要があること、およびデータ信号線駆動回路ｓｄのアナログスイッチａｓｗi は正負両極性の画像データＤＡＴを取扱うためにＣＭＯＳ構成であるのに対して、走査信号線駆動回路ｇｄが制御する画素ＰＩＸ内のスイッチング素子はＮＭＯＳなどの片チャネル構成であることに起因して、一般に、データ信号線駆動回路ｓｄおよび走査信号線駆動回路ｇｄの駆動電圧は、一般的な集積回路で用いられている電圧、たとえば３．３Ｖまたは５Ｖよりも大きく、かつ相互に異なる電圧レベルであることが多い。
【００１５】
このため、各信号線駆動回路ｓｄ，ｇｄに入力されるべき上記クロック信号ＣＫＳ；ＣＫＧ，ＧＰＳおよびスタートパルスＳＰＳ，ＳＰＧ等の振幅を大きくし、かつ所望とするレベルとする必要がある。したがって、これらの信号線駆動回路ｓｄ，ｇｄを制御するための上記制御回路２や画像信号処理回路等の外部回路の出力を所望電圧レベルに変換するインタフェイス回路等が必要となり、コストの増大や消費電力の増加を招くという問題がある。
【００１６】
このような不具合を解決するための他の従来技術は、特開平６−９５０７３号公報に示されている。この従来技術では、データ信号線駆動回路および走査信号線駆動回路への入力振幅を５Ｖ（０Ｖ−５Ｖ）に揃え、それぞれの駆動回路の内部に設けたレベルシフト回路によって、所望とする出力振幅レベルである１５Ｖ（０Ｖ−１５Ｖ）まで昇圧している。これによって、入力信号の振幅が小さくなり、上記外部インタフェイス回路の負荷を小さくしている。
【００１７】
しかしながらこの従来技術は、入力信号の一方の電圧レベル、この例では高電位側のみをレベルシフトさせて、データ信号線駆動回路と走査信号線駆動回路との両方の入力信号レベルを同一の駆動信号レベルに昇圧するものである。したがって、データ信号線駆動回路と走査信号線駆動回路との駆動信号レベルの最適値が前述のように相互に異なるような場合には、適用することができないという問題がある。
【００１８】
本発明の目的は、データ信号線駆動回路および走査信号線駆動回路の駆動信号レベルをそれぞれ最適化した場合にも、各データ信号線駆動回路および走査信号線駆動回路での入力信号レベルを同一に、かつ低くして、構成を簡略化することができるとともに、低消費電力化を図ることができるマトリクス型画像表示装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明のマトリクス型画像表示装置は、上記課題を解決するために、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、走査信号線またはデータ信号線への出力段に、相互に直列に接続された２段のレベルシフト回路を備え、上記２段のレベルシフト回路は、上記走査信号線駆動回路またはデータ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトするレベルシフト回路であり、上記走査信号線への出力段とは、走査信号を出力する段であり、上記データ信号線への出力段とは、データ信号をサンプリングするアナログスイッチに制御信号を出力する段であることを特徴とする。
【００２０】
上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
【００２１】
したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
【００２２】
本発明のマトリクス型画像表示装置は、上記の課題を解決するために、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定することを特徴とする。
【００２３】
上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
【００２４】
したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
【００２５】
さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
【００２６】
この場合、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とする方が、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
【００２７】
本発明のマトリクス型画像表示装置は、上記課題を解決するために、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、走査信号線への出力段に２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側および低電位側の一方の電圧レベルを固定し、上記走査信号線への出力段とは、走査信号を出力する段であることを特徴とする。
【００２８】
上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
【００２９】
したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
【００３０】
さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
【００３１】
この場合、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とする方が、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
【００３２】
また、上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、かつ上記走査信号線駆動回路とデータ信号線駆動回路との入力信号レベルは相互に等しいことがより好ましい。
【００３３】
各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。
【００３４】
したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
【００３５】
また、上記画素は、スイッチング素子と、液晶容量および補助容量からなる画素容量とを含んで構成され、走査信号によって該画素が選択されると、上記スイッチング素子は画像データを取り込んで液晶容量および補助容量の一方の電極に与え、これによって、上記液晶容量の一方の電極と他方の電極である対向電極との間に介在される表示媒体に電圧が印加されて該表示媒体が駆動されて画像表示が実現され、上記補助容量の他方の電極は隣接する走査信号線に接続され、上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、上記走査信号線駆動回路は、上記２段のレベルシフト回路を備え、いずれかのレベルシフト回路の電圧シフト量が上記周期毎に変化することがより好ましい。
【００３６】
これにより、画素容量を構成する補助容量の他方の電極を隣接する走査信号線に接続するようにした、いわゆるＣＳオンゲート構造の画素構成とし、液晶などの表示媒体の交流駆動の周期で、走査信号線駆動回路の駆動電圧のいずれか一方の電圧レベルを変動させる。
【００３７】
したがって、上記ＣＳオンゲート構造では、走査信号線のオフ電圧レベルを、液晶容量などの対向電極である共通電極の交流駆動と同期して、同振幅で変動させる必要があるのに対して、上記オフレベルである上記一方の電圧レベルを変動させることによって、走査信号線のレベルを所望とする波形として駆動することができる。
【００３８】
さらにまた、上記レベルシフト回路を備える信号線駆動回路において、その出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であることがより好ましい。
【００３９】
これにより、レベルシフト回路を構成するトランジスタと、その前段側の回路を構成するトランジスタとで、素子に要求される耐圧に対応して素子構造を変化する。たとえば、オフセット構造を採用する。また、チャネル長を変化させて対応するときには、高い耐圧が要求されるレベルシフト回路のトランジスタでは、チャネル長を長くすることがより好ましい。この場合、このトランジスタのチャネル長は、その前段側の回路を構成するトランジスタのチャネル長の１．５〜３倍の長さであることがより好ましい。
【００４０】
また、ゲート絶縁膜の膜厚で対応するときには、レベルシフト回路のトランジスタの膜厚を厚くすることがより好ましい。この場合、このトランジスタのゲート絶縁膜の膜厚は、その前段側の回路を構成するトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であることがより好ましい。
【００４１】
また、高い耐圧が要求されるレベルシフト回路を構成するトランジスタを、チャネル領域とソース領域およびドレイン領域との間に不純物濃度の低い領域を有する、いわゆるＬＤＤ構造としてもよい。
【００４２】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図７に基づいて説明すれば以下のとおりである。
【００４３】
図１は本発明の実施の一形態の走査信号線駆動回路ＧＤの電気的構成を示すブロック図であり、図２はその走査信号線駆動回路ＧＤの動作を説明するための波形図であり、図３は本発明の実施の一形態のデータ信号線駆動回路ＳＤの電気的構成を示すブロック図である。これらの信号線駆動回路ＧＤ，ＳＤは、前述の一般的な液晶表示装置１における従来技術の信号線駆動回路ｇｄ，ｓｄにそれぞれ代えて、使用することができる。
【００４４】
走査信号線駆動回路ＧＤは、上記各走査信号線ＧＬjに個別的に対応する走査回路ＳＲＧj（上記ｊ＝１，２，…，ｎ）、論理回路ＬＯＧj、レベルシフタＬＳ１j、レベルシフタＬＳ２jおよびバッファＢＵＦjを備えて構成されている。
【００４５】
走査回路ＳＲＧjは、シフトレジスタなどで実現され、相互に縦続接続されている。これらの走査回路ＳＲＧjには、共通に、上記制御回路２から、水平同期信号などに基づいて作成され、図２（ａ）で示すようなクロック信号ＣＫＧが入力されている。また、始端の走査回路ＳＲＧ1には、上記制御回路２から、垂直同期信号などに基づいて作成され、図２（ｂ）で示すようなスタートパルスＳＰＧが入力されており、残余の走査回路ＳＲＧ2〜ＳＲＧnには、それぞれ前段側の走査回路ＳＲＧ1〜ＳＲＧn-1からの出力が与えられる。したがって、上記スタートパルスＳＰＧは、上記クロック信号ＣＫＧに応答して、順次、後段側の走査回路へと伝送されてゆく。
【００４６】
上記各走査回路ＳＲＧjからの出力はまた、対応する論理回路ＬＯＧjにそれぞれ入力されている。これらの論理回路ＬＯＧjにはまた、図２（ｃ）で示すような、たとえば上記クロック信号ＣＫＧの２倍の周波数のクロック信号ＧＰＳが、上記制御回路２から入力されている。論理回路ＬＯＧjは、図２（ｄ）で示すように、走査回路ＳＲＧjからの出力およびクロック信号ＧＰＳが共にハイレベルである期間のみ、ハイレベルの出力を導出する。したがって、この論理回路ＬＯＧjからの出力は、ほぼ上記クロック信号ＣＫＧの１／４の周期だけハイレベルとなり、隣接する論理回路ＬＯＧj-1，ＬＯＧj+1との間で、ハイレベルとなる期間が相互に重複することはない。
【００４７】
上記走査回路ＳＲＧjおよび論理回路ＬＯＧjは、上記制御回路２や、図示しない画像信号処理回路と同様に、駆動電圧が５Ｖとなっており、したがって論理回路ＬＯＧjからの出力電圧レベルは０Ｖ／５Ｖとなる。この論理回路ＬＯＧjからの出力は、第１のレベルシフタＬＳ１jにおいて、図２（ｅ）で示すように、その電圧レベルが０Ｖ／１０Ｖに変換され、さらに第２のレベルシフタＬＳ２jにおいて、図２（ｆ）で示すように、−８Ｖ／１０Ｖに変換される。レベルシフタＬＳ２jからの出力は、バッファＢＵＦjにおいて増幅されるとともに、必要に応じて反転されて、上記各走査信号線ＧＬjへ出力される。走査信号線ＧＬjの電圧レベルは、図２（ｇ）で示すようになる。
【００４８】
また、データ信号線駆動回路ＳＤは、各データ信号線ＳＬi毎に個別的に設けられる走査回路ＳＲＳi（上記ｉ＝１，２，…，ｍ）、論理回路ＬＯＳi、レベルシフタＬＳ３iおよびサンプリング回路ＳＭＰiを備えて構成されている。走査回路ＳＲＳiは、上記走査回路ＳＲＧjと同様に相互に縦続接続されており、これらの走査回路ＳＲＳi には、共通に、上記制御回路２からクロック信号ＣＫＳが入力され、かつ始端の走査回路ＳＲＳ1には、水平同期信号などに基づいて作成されたスタートパルスＳＰＳが入力され、残余の走査回路ＳＲＳ2〜ＳＲＳmには、前段側の走査回路ＳＲＳ1〜ＳＲＳm-1からの出力がそれぞれ入力されている。
【００４９】
各走査回路ＳＲＳiからの出力は、ラッチ回路などで実現される論理回路ＬＯＳiを介して、レベルシフタＬＳ３iに入力される。レベルシフタＬＳ３iは、上記論理回路ＬＯＳiからの０Ｖ／５Ｖの信号の低電位側をレベルシフトして、−５Ｖ／５Ｖに変換して、サンプリング回路ＳＭＰiへ出力する。これによって、制御回路２からの画像データＤＡＴがサンプリングされて、各データ信号線ＳＬiにそれぞれ出力される。
【００５０】
図４は、上記レベルシフタＬＳ１j，ＬＳ２jの具体的構成を示す電気回路図である。論理回路ＬＯＧjの出力段は、トランジスタＱ０１，Ｑ０２から成るＣＭＯＳインバータで構成されており、この出力段からは、２本のラインＬ０１，Ｌ０２のそれぞれに、相互に逆相の０Ｖ／５Ｖの信号が出力される。
【００５１】
上記ラインＬ０１，Ｌ０２から入力される０Ｖ／５Ｖの入力信号は、レベルシフタＬＳ１jのトランジスタＱ１１，Ｑ１２のゲートにそれぞれ入力される。トランジスタＱ１１，Ｑ１２は、ＮＭＯＳから成り、ソースは低電位である０Ｖの電源ラインＰＬ１に共通に接続されている。トランジスタＱ１１のドレインは、トランジスタＱ１３のドレインおよびトランジスタＱ１４のゲートに接続されている。また、トランジスタＱ１２のドレインは、トランジスタＱ１４のドレインおよびトランジスタＱ１３のゲートに接続されている。トランジスタＱ１３，Ｑ１４は、ＰＭＯＳから成り、ソースは共通に高電位である１０Ｖの電源ラインＰＬ２に接続されている。上記トランジスタＱ１１，Ｑ１２のドレインからはまた、それぞれラインＬ１１，Ｌ１２に出力が導出される。
【００５２】
したがって、上記ラインＬ０１が５Ｖであり、ラインＬ０２が０Ｖであるときには、トランジスタＱ１１，Ｑ１４が導通し、トランジスタＱ１２，Ｑ１３が遮断して、ラインＬ１１が０Ｖとなり、ラインＬ１２が１０Ｖとなる。これに対して、ラインＬ０１が０Ｖであり、ラインＬ０２が５Ｖであるときには、トランジスタＱ１１，Ｑ１４が遮断し、トランジスタＱ１２，Ｑ１３が導通して、ラインＬ１１が１０Ｖとなり、ラインＬ１２が０Ｖとなる。こうして、論理回路ＬＯＧj からの入力信号レベル０Ｖ／５Ｖの高電位側の電圧レベルが、このレベルシフタＬＳ１jによって１０Ｖにシフトされる。
【００５３】
上記ラインＬ１１，Ｌ１２は、それぞれレベルシフタＬＳ２jのトランジスタＱ２１，Ｑ２２のゲートに接続されている。トランジスタＱ２１，Ｑ２２は、ＰＭＯＳから成り、ソースは共通に上記１０Ｖの電源ラインＰＬ２に接続されている。トランジスタＱ２１のドレインは、トランジスタＱ２３のドレインおよびトランジスタＱ２４のゲートに接続されており、トランジスタＱ２２のドレインは、トランジスタＱ２４のドレインおよびトランジスタＱ２３のゲートに接続されている。トランジスタＱ２３，Ｑ２４は、ＮＭＯＳから成り、ソースは共通に低電位である−８Ｖの電源ラインＰＬ３に接続されている。トランジスタＱ２１，Ｑ２３のドレインには、バッファＢＵＦj への出力ラインＬ２が接続されている。
【００５４】
したがって、ラインＬ１１が１０Ｖであり、ラインＬ１２が０Ｖであるときには、トランジスタＱ２２，Ｑ２３が導通し、トランジスタＱ２１，Ｑ２４が遮断して、出力ラインＬ２は−８Ｖとなる。これに対して、ラインＬ１１が０Ｖであり、ラインＬ１２が１０Ｖであるときには、トランジスタＱ２１，Ｑ２４が導通し、トランジスタＱ２２，Ｑ２３が遮断して、出力ラインＬ２は１０Ｖとなる。
【００５５】
こうして、レベルシフタＬＳ２j によって、低電位側の電圧レベルも０Ｖから−８Ｖにシフトされて出力される。
【００５６】
上記データ信号線駆動回路ＳＤにおけるレベルシフタＬＳ３i は、論理回路ＬＯＳi からの入力信号レベル０Ｖ／５Ｖの低電位側の電圧レベルを−５Ｖにシフトしており、したがってこの走査信号線駆動回路ＧＤにおけるレベルシフタＬＳ２jと同様に構成されている。
【００５７】
上述のように構成される信号線駆動回路ＧＤ，ＳＤを構成するトランジスタの素子構造は、たとえば図５で示される。図５は、上記信号線駆動回路ＧＤ，ＳＤを構成するトランジスタの素子構造を模式的に示す断面図である。この図５において、参照符ＴＧ，ＴＳ，ＴＤは、それぞれゲート電極、ソース領域、ドレイン領域であり、参照符ＣＮＬはチャネル領域であり、参照符ＲＡＹはゲート絶縁膜を表す。
【００５８】
図５（ａ）は、走査回路ＳＲＧj，ＳＲＳiおよび論理回路ＬＯＧj，ＬＯＳiなどを構成するトランジスタであり、シングルドレイン構造と称される最も単純な構造を有するトランジスタである。このトランジスタでは、ゲート電極ＴＧをマスクとしたイオンドープで、自己整合的にソース領域ＴＳおよびドレイン領域ＴＤが形成される。
【００５９】
これに対して、レベルシフタＬＳ１j，ＬＳ２j；ＬＳ３iならびにバッファＢＵＦjおよびサンプリング回路ＳＭＰiで使用されるトランジスタは、高耐圧のトランジスタである。このトランジスタは、図５（ｂ）〜図５（ｆ）で示されるような構造とされる。
【００６０】
図５（ｂ）に示すトランジスタは、参照符ＣＮＬａで示すように、図５（ａ）に示すトランジスタよりチャネル長が長く形成されている。
【００６１】
一般に、チャネル長が長くなると、ソース／ドレイン間の電界が緩和されて、素子耐圧（ソース／ドレイン間耐圧，長時間の動作においてトランジスタが劣化しない印加電圧）が向上することが知られている。また、チャネル長が長くなるほど、トランジスタの性能（駆動能力）は低下する。チャネル長の長すぎるトランジスタを使用すると、結果的に信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図５（ｂ）に示したトランジスタのチャネル長における上限が決められる。
【００６２】
この図５（ｂ）に示すトランジスタの活性層は、非晶質シリコン薄膜を多結晶化して製造することができる。この非晶質シリコン薄膜の多結晶化には複数の方法があるが、大別して、熱処理により多結晶化する方法、レーザー照射により多結晶化する方法、およびこれら２つの方法を組み合わせる方法がある。さらに、これらの方法と、金属触媒を用いて結晶化を促進する方法とを組み合わせる方法もある。上記の方法による活性層の形成においては、熱処理の温度や時間、レーザーの出力等の条件により、形成されるトランジスタのチャネル長と素子耐圧との相関関係は異なる。
【００６３】
例えば、ある方法・条件下における非晶質シリコン薄膜の多結晶化によって製造された、チャネル長３μｍで５〜７Ｖの素子耐圧を得ることのできる多結晶シリコン薄膜トランジスタにおいて、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は４．５μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は６μｍ以上必要である。また、このトランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なわない程度のチャネル長の長さは、好ましくは１０μｍ以下、さらに好ましくは８μｍ以下である。
【００６４】
また、上記の非晶質シリコン薄膜の多結晶化の方法・条件を変えて製造された、チャネル長２μｍで素子耐圧５〜７Ｖを得ることのできるトランジスタでは、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は３μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は４．５μｍ以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは８μｍであり、さらに好ましくは６μｍである。
【００６５】
また、上記の非晶質シリコン薄膜の多結晶化の方法・条件をさらに変えて製造された、チャネル長４μｍで素子耐圧５〜７Ｖを得るトランジスタでは、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は６μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は８μｍ以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは１２μｍであり、さらに好ましくは１０μｍである。
【００６６】
例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧj及び論理回路ＬＯＧjに用いるトランジスタとして、チャネル長が３μｍの、図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１j・ＬＳ２jおよびバッファＢＵＦjに用いるトランジスタとして、チャネル長が７μｍの図５（ｂ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
【００６７】
上記のように、チャネル長と素子耐圧の向上との相関関係は、上記したトランジスタ（特に活性層）の製造方法や、トランジスタの構造（大きさ等）によって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、図５（ｂ）に示したトランジスタにおけるチャネル長が、図５（ａ）に示したトランジスタのチャネル長の１．５倍から３倍であれば、トランジスタの活性層を形成するための非晶質シリコン薄膜の多結晶化の方法・条件や、トランジスタの構造（大きさ等）によらず、好ましい素子耐圧を得ることができる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフタＬＳ１j，ＬＳ２jおよびＬＳ３iに用いるトランジスタと、その前段側の回路に用いるトランジスタとのチャネル長の比がこの範囲であれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作する。
【００６８】
また図５（ｃ）で示すトランジスタは、参照符ＲＡＹａで示すように、図５（ａ）に示したトランジスタよりゲート絶縁膜の膜厚が厚く形成されている。
【００６９】
一般に、ゲート絶縁膜の膜厚が厚くなると、この厚さに比例して素子耐圧が向上する。ただし、成膜方法によっては、欠陥などのために、ある膜厚以下では急速に耐圧が低下することも知られている。また、ゲート絶縁膜が厚くなるほど、トランジスタの性能（駆動能力）は低下する。ゲート絶縁膜が厚すぎるトランジスタを使用すると、結果的に、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図５（ｃ）に示したトランジスタのゲート絶縁膜の膜厚における上限が決められる。
【００７０】
この図５（ｃ）に示すようなトランジスタのゲート絶縁膜は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）という方法で作成することができる。このＣＶＤ法には、熱ＣＶＤ法やプラズマＣＶＤ法等の方法があり、また、用いるガス種や反応温度等の条件により、作成されるゲート絶縁膜の膜質が異なる。従って、それぞれの条件によって、形成されるトランジスタのゲート絶縁膜の膜厚と素子耐圧との相関関係は異なる。
【００７１】
例えば、ある方法・条件下におけるＣＶＤ法によってゲート絶縁膜が作成された、ゲート絶縁膜の膜厚が８０ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１００ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１２０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なわない程度のゲート絶縁膜の膜厚は、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下である。
【００７２】
また、上記のＣＶＤ法の方法・条件を変えて、ゲート絶縁膜の膜厚が９０ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１１０ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１３０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは２２０ｎｍ、さらに好ましくは１８０ｎｍである。
【００７３】
また、上記のＣＶＤ法の方法・条件をさらに変えて、ゲート絶縁膜の膜厚が１００ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１２５ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１５０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは２５０ｎｍ、さらに好ましくは２２０ｎｍである。
【００７４】
例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧj及び論理回路ＬＯＧjに用いるトランジスタとして、ゲート絶縁膜の膜厚が８０ｎｍの図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１j・ＬＳ２jおよびバッファＢＵＦjに用いるトランジスタとして、ゲート絶縁膜の膜厚が１２０ｎｍの図５（ｃ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
【００７５】
上記のように、膜厚の程度と素子耐圧の向上との相関関係は、ゲート絶縁膜の成膜方法、熱処理条件およびトランジスタの構造（大きさ等）等によって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、図５（ｃ）に示したトランジスタにおけるゲート絶縁膜が、図５（ａ）に示したトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であれば、ゲート絶縁膜を形成するためのＣＶＤ法の条件やトランジスタの構造（大きさ等）によらず、好ましい素子耐圧を得ることができる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフタＬＳ１j，ＬＳ２jおよびＬＳ３iに用いるトランジスタと、その前段側の回路に用いるトランジスタとのゲート絶縁膜の膜厚の比がこの範囲であれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作する。
【００７６】
一方、図５（ｄ）で示すトランジスタは、ＬＤＤ構造と称されるトランジスタである。このトランスジスタには、チャネル領域ＣＮＬと、ソース領域ＴＳおよびドレイン領域ＴＤとの間に、参照符ＬＤＤで示す不純物濃度の低い領域、すなわち、面積あたりの不純物ドーピング量が比較的低い領域、（ＬＤＤ領域，Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ領域）が形成されている。
【００７７】
トランジスタの特性に影響を与えるのは、実際には、体積あたりの不純物濃度であるが、ここでは、製造プロセスの条件として、面積あたりの不純物ドーピング量をＬＤＤ領域の特徴としている。トランジスタの通常の製造プロセスでは、注入された不純物のほとんどが活性層に入るように設定されているので、面積あたりの不純物ドーピング量を活性層の膜厚で除した値が体積あたりの不純物濃度となる。ソース領域ＴＳおよびドレイン領域ＴＤにおける面積あたりの不純物ドーピング量は、１×１０15〜５×１０15／ｃｍ2 であるのに対し、この領域ＬＤＤにおける面積あたりの不純物ドーピング量は、好ましくは１×１０12〜１×１０14／ｃｍ2であり、さらに好ましくは５×１０12〜５×１０13／ｃｍ2である。
【００７８】
前述のように、ソース／ドレイン間の電界を緩和することにより、素子耐圧を向上できることが知られている。この電界の緩和を実現する方法の１つとして、ＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ構造）がある。これは、トランジスタの接合領域（ソース／ドレイン間のｐｎ接合領域）を、面積あたりの不純物ドーピング量の低いＬＤＤ領域とし、この領域における空乏層幅を拡げることによって、上記の電界を緩和する構造である。
【００７９】
図５（ｄ）に示したトランジスタの接合領域は、セルフアライン注入によって作成することができる。このトランジスタにおける接合領域の面積あたりの不純物ドーピング量とソース／ドレイン間の電界の緩和との相関関係は、トランジスタの作成方法（特に接合領域）によって異なるが、上記のセルフアライン注入によって作成された接合領域を有するトランジスタの場合、チャネル長５μｍのＬＤＤ構造でないトランジスタでは、素子耐圧は５〜７Ｖ前後である。これに対し、２×１０13／ｃｍ2程度、すなわち、面積あたりの不純物ドーピング量が５×１０12〜５×１０13／ｃｍ2 であるＬＤＤ領域をもつトランジスタでは、チャネル長５μｍで、１５Ｖ以上の素子耐圧を確保することができる。
【００８０】
このトランジスタにおけるＬＤＤ領域の面積あたりの不純物ドーピング量は、この領域の抵抗がチャネルのオン抵抗と同程度となるように決定される。この領域の面積あたりの不純物ドーピング量が１×１０14／ｃｍ2より大きいと、この領域の抵抗値が小さくなり過ぎて、印加電圧のほとんどがトランジスタのチャネル領域にかかる。従って、ソース／ドレイン間の電界を緩和できなくなる。また、この領域の面積あたりの不純物ドーピング量が１×１０12／ｃｍ2以下であると、トランジスタの信頼性は向上するが、この領域の抵抗値が大きくなり過ぎて、トランジスタの駆動能力を大きく低下させることになる。従って、図５（ｄ）に示したトランジスタにおける領域ＬＤＤの面積あたりの不純物ドーピング量は、信号線駆動回路ＧＤ・ＳＤに用いる場合には、好ましくは１×１０12〜１×１０14／ｃｍ2であり、さらに好ましくは５×１０12〜５×１０13／ｃｍ2である。
【００８１】
上記のセルフアライン注入によるトランジスタのＬＤＤ領域の形成においては、活性層の膜質、ゲート絶縁膜と活性層との界面状態、ＬＤＤ領域の幅、注入不純物の種類、注入エネルギーおよび注入不純物の活性化条件等により、ＬＤＤ領域の面積あたりの不純物ドーピング量と素子耐圧との相関関係は異なるが、面積あたりの不純物ドーピング量が上記の範囲であれば、好ましい素子耐圧が得られる。
【００８２】
例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧj及び論理回路ＬＯＧjに用いるトランジスタとして、シングルドレイン構造（ＬＤＤ領域を有さない構造）の図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１j・ＬＳ２jおよびバッファＢＵＦjに用いるトランジスタとして、面積あたりの不純物ドーピング量が２×１０13／ｃｍ2のＬＤＤ領域を有する図５（ｄ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
【００８３】
また、図５（ｅ）で示すトランジスタは、オフセット構造と称されるトランジスタであり、上記チャネル領域ＣＮＬとソース領域ＴＳおよびドレイン領域ＴＤとの間に、参照符ＯＦＦで示す不純物がドーピングされていない領域（オフセット領域）を有している。さらにまた、図５（ｆ）で示すトランジスタは、マルチゲート構造と称されるトランジスタであり、参照符ＣＮＬ１，ＣＮＬ２で示すように複数のチャネルが直列に接続されて構成されている。
【００８４】
このような図５（ｄ）〜図５（ｆ）で示すような構造のトランジスタは、いずれも同一チャネル長、かつ同一ゲート膜厚では、上記図５（ａ）の構造を有するトランジスタよりもソース−ドレイン間の耐圧を大きくすることができる。したがって、このような構造に形成することによってもまた、トランジスタの耐圧を高くすることができる。また、上記図５（ｂ）およびこれら図５（ｄ）〜図５（ｆ）で示す構造は、特に、図５（ａ）で示す構造と同一工程で形成することができるので、非常に有効である。さらに、これら図５（ｄ）〜図５（ｆ）で示す構造のトランジスタに、図５（ｂ）または図５（ｃ）で示す構造の少なくともいずれか一方を適用することによって、さらに耐圧を高めることができる。こうして、信号線駆動回路ＧＤ，ＳＤ内の各トランジスタには、所望とする耐圧を得ることができ、信頼性を向上することができる。
【００８５】
なお、上記走査回路ＳＲＧj，ＳＲＳiは、たとえば図６で示すような構成で実現されている。各走査回路ＳＲＧj，ＳＲＳiは、ＣＭＯＳ構造の２つのクロックトインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ３とを備えて構成されている。インバータＩＮＶ１の入力端には、上記スタートパルスＳＰＧ，ＳＰＳまたは前段の走査回路の出力が入力される。この図６において、参照符ＣＫで示すクロック入力端子には、上記クロック信号ＣＫＧ，ＣＫＳが入力され、参照符／ＣＫで示すクロック入力端子には、上記クロック信号ＣＫＧ，ＣＫＳを反転して得られたクロック信号が入力される。
【００８６】
インバータＩＮＶ１の出力は、インバータＩＮＶ３で反転されて、論理回路ＬＯＧj，ＬＯＳiへ出力されるとともに、次段の走査回路へ出力される。また、この出力は、インバータＩＮＶ２によって上記インバータＩＮＶ３の入力側に帰還されている。こうして、各走査回路ＳＲＧj，ＳＲＳiは、クロック信号ＣＫＧ，ＣＫＳに応答して、順次的に上記スタートパルスＳＰＧ，ＳＰＳを、該クロック信号ＣＫＧ，ＣＫＳの１周期の期間だけ保持してゆくことができる。
【００８７】
また、上述のように構成される信号線駆動回路ＧＤ，ＳＤによって駆動される画素ＰＩＸは、たとえば図７で示すように構成されている。図７は、各画素ＰＩＸにおける電気的構成を模式的に示す電気回路図である。各画素ＰＩＸは、大略的に、上記スイッチング素子であり、走査信号線ＧＬjがハイレベルとなったときに選択されて上記データ信号線ＳＬiの信号レベルを取込む電界効果トランジスタＳＷと、この電界効果トランジスタＳＷで取込まれた信号レベルが一方の電極に印加される画素容量とを備えて構成されている。上記画素容量は、液晶容量ＣＬと、必要によって付加される補助容量ＣＳとによって構成されている。
【００８８】
上記走査信号線ＧＬj がハイレベルとなると、電界効果トランジスタＳＷのドレイン−ソース間が導通して、データ信号線ＳＬiと液晶容量ＣＬおよび補助容量ＣＳの一方の電極とが接続される。液晶容量ＣＬの他方の電極は、全画素に共通の対向電極ＶＰに接続されている。また、補助容量ＣＳの他方の電極は、この図７で示す、いわゆるＣＳオンコモン構造の場合には、上記液晶容量ＣＬと同様に、対向電極ＶＰに接続される。こうして、上記データ信号線ＳＬiから取込まれ、液晶容量ＣＬに印加される電圧によって、液晶の透過率または反射率が変調され、画像表示を行うことができる。
【００８９】
この図７で示すＣＳオンコモン構造は、走査信号線ＧＬjの容量を小さくでき、走査信号線駆動回路ＧＤの負担が軽くなり、比較的大面積の画素アレイに好適に実施される。
【００９０】
以上のように、本発明に従う走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤは、クロック信号ＣＫＧ，ＣＫＳ等を発生する制御回路２や画像信号処理回路などの外部回路からの入力信号レベルが、該信号線駆動回路ＧＤ，ＳＤの正常に動作する範囲であれば、如何なる電圧レベルであっても、各画素ＰＩＸへは、それらの電界効果トランジスタＳＷの素子構造および画像信号レベルに対応した最適な駆動信号レベルとなるように、レベルシフタＬＳ１j，ＬＳ２j；ＬＳ３iで変換して与える。したがって、上記外部回路にさらにインタフェイス回路等を付加する必要がなくなり、構成の簡略化および低消費電力化を図ることができるとともに、画素ＰＩＸを最適な駆動信号レベルで駆動して、高い表示品位を得ることができる。
【００９１】
また、レベルシフタＬＳ１j，ＬＳ２j；ＬＳ３iならびにその後段のバッファＢＵＦjおよびサンプリング回路ＳＭＰiと、該レベルシフタＬＳ１j，ＬＳ２j；ＬＳ３iよりも前段の走査回路ＳＲＧj，ＳＲＳiおよび論理回路ＬＯＧj，ＬＯＳiとの素子構造を相互に異なるように構成するので、使用する電圧に対応した耐圧を得ることができ、高い信頼性を得ることができる。
【００９２】
さらにまた、一般に、データ信号線駆動回路ＳＤの出力段（図３の例ではサンプリング回路ＳＭＰi）はＣＭＯＳ構成であるのに対して、画素ＰＩＸの電界効果トランジスタＳＷは片チャネル（図７の例ではＮチャネル）構成である。したがって、高電位レベルの出力時に要求される高電位側電圧は、データ信号線駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が高くなる。また、電界効果トランジスタＳＷの方が上記出力段よりも画像データＤＡＴを保持すべき期間が長い（電界効果トランジスタＳＷは１フィールド、データ信号線駆動回路ＳＤの出力段は１水平走査周期）ために、低電圧レベルの保持時に要求される低電位側電圧は、データ信号線駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が低くなる。
【００９３】
したがって、本発明のようにデータ信号線駆動回路ＳＤの一方の駆動電圧（図３の例では５Ｖ）を固定して、該データ信号線駆動回路ＳＤの他方の駆動電圧（０Ｖ）および走査信号線駆動回路ＧＤの駆動電圧をシフトさせる方が、走査信号線駆動回路ＧＤの一方の駆動電圧を固定して他の３つの駆動電圧をシフトさせるよりも、レベルシフタＬＳ１j，ＬＳ２j；ＬＳ３iにおける最大シフト量を小さくすることができる。
【００９４】
たとえば、図１および図４で示す走査信号線駆動回路ＧＤの場合には、レベルシフタＬＳ２jにおけるシフト量は−８Ｖであるのに対して、該走査信号線駆動回路ＧＤの一方の駆動電圧、たとえば高電位側の５Ｖを固定した場合には、上記レベルシフタＬＳ２jのシフト量は、−１３Ｖとする必要がある。このようにレベルシフタＬＳ１j，ＬＳ２j；ＬＳ３iでのシフト量が大きくなると、動作が不安定になったり、信号遅延が増大する恐れがあるのに対して、本発明の走査信号線駆動回路ＧＤ，ＳＤのように、データ信号線駆動回路ＳＤの一方の電位を固定することによって、そのような不具合も解消することができる。
【００９５】
本発明の実施の他の形態について、図８〜図１０に基づいて説明すれば以下のとおりである。
【００９６】
図８は、本発明の実施の他の形態の液晶表示装置１１の概略的構成を示す正面図である。この液晶表示装置１１では、上記信号線駆動回路ＧＤ，ＳＤは、画素アレイＡＲＹとともに共通の基板１２上に一体で形成されている。上記図１１で示す液晶表示装置１では、上記画素ＰＩＸの電界効果トランジスタＳＷは非晶質シリコンから成り、信号線駆動回路ＧＤ，ＳＤは、画素アレイＡＲＹに外付けの集積回路で構成されている。
【００９７】
これに対して、近年の大画面化に伴う上記電界効果トランジスタＳＷの駆動力向上や、該信号線駆動回路ＧＤ，ＳＤの実装コストの低減、さらには実装に対する信頼性等の要求から、石英基板上に多結晶シリコン薄膜を用いて、モノリシックに上記画素アレイＡＲＹと信号線駆動回路ＧＤ，ＳＤとを形成する技術が報告されている。さらに、より大画面化および低コスト化を目指して、ガラス基板を用い、そのガラスの歪点である約６００℃以下のプロセス温度で、電界効果トランジスタＳＷを多結晶シリコン薄膜で形成することも試みられている。したがって、この液晶表示装置１１は、このようにガラスから成る基板１２上に画素アレイＡＲＹと信号線駆動回路ＧＤ，ＳＤとを一体で形成し、この基板１２に上記制御回路２および電源電圧発生回路１３を接続している。
【００９８】
上記電源電圧発生回路１３は、上記データ信号線駆動回路ＳＤへは、端子ＶＳＨからハイレベルの電圧５Ｖを出力し、端子ＶＳＬからローレベルの電圧−５Ｖを出力する。基板１２には、端子ＣＯＭからの０Ｖの共通電圧が与えられるとともに、端子ＶＰから、上記対向電極ＶＰの電圧０Ｖ／５Ｖが与えられる。
【００９９】
これに対して、走査信号線駆動回路ＧＤへは、端子ＶＧＨからハイレベルの電圧１０Ｖを出力し、また端子ＶＧＬからはローレベルの電圧、上記−８Ｖまたは−３Ｖを出力する。これは、対向電極ＶＰの電圧レベルを上記０Ｖ／５Ｖと変化させて交流駆動を行うことに対応するためであり、走査信号線ＧＬjの高電位側の電圧レベルは１０Ｖのままであるけれども、低電位側の電圧レベルを、上記対向電極ＶＰの電圧レベルが０Ｖであるときには−８Ｖとし、対向電極ＶＰの電圧レベルが５Ｖのときには−３Ｖとするためである。もちろん、この他に、走査回路ＳＲＧj，ＳＲＳiおよび論理回路ＬＯＧj，ＬＯＳiなどを駆動するための電源（０Ｖ／５Ｖ）が、信号線駆動回路ＧＤ，ＳＤに供給される。
【０１００】
この液晶表示装置１１における画素ＰＩＸの構成は、たとえば図９で示されている。各画素ＰＩＸは、大略的に、電界効果トランジスタＳＷと、液晶容量ＣＬおよび補助容量ＣＳから成る画素容量とから構成されている。電界効果トランジスタＳＷのゲートは上記走査信号線ＧＬjに接続され、ドレインはデータ信号線ＳＬiに接続され、ソースは上記液晶容量ＣＬおよび補助容量ＣＳの一方の電極に接続されている。液晶容量ＣＬの他方の電極である対向電極ＶＰには、上記電源電圧発生回路１３から、駆動電圧５Ｖ／０Ｖが印加される。また、補助容量ＣＳの他方の電極は、隣接する走査信号線ＧＬj-1に接続されている。
【０１０１】
このように構成される、いわゆるＣＳオンゲート構造の画素ＰＩＸでは、対向電極ＶＰの交流駆動に併せて、補助容量ＣＳの他方の電極である走査信号線ＧＬjも、同周期、かつ同振幅で交流駆動する必要がある。このため、走査信号線駆動回路ＧＤのオフレベルに相当する電圧、この図９の例では電界効果トランジスタＳＷがＮＭＯＳ構成であるので、低電位側の駆動電圧を、上記周期で変動させる必要がある。
【０１０２】
たとえば、交流周期が２フィールド期間であるときには、奇数フィールドは偶数フィールドよりも低電位側の駆動信号レベルが低くされ、また交流周期が２水平走査期間の場合には、奇数ラインは偶数ラインよりも低電位側の駆動信号レベルが低くされる。このように、低電位側の駆動信号レベルを変化させるためには、上述のように電源電圧発生回路１３からレベルシフタＬＳ２jに入力される電源電圧を変化させることによって、該レベルシフタＬＳ２jでのシフト量を変化するようにしてもよい。
【０１０３】
このように対向電極ＶＰを交流駆動することによって、データ信号線ＳＬi に出力すべき画像データＤＡＴの振幅を小さくし、データ信号線駆動回路ＳＤの消費電力を低減することもできる。
【０１０４】
図１０は、上述のような液晶表示装置１１の動作を説明するための波形図である。この液晶表示装置１１の電源電圧発生回路１３は、たとえば奇数フィールドと偶数フィールドとで、端子ＶＧＬから電源ラインＰＬ３への出力電圧を、前述のように−８Ｖと−３Ｖとに切換えを行う。したがって、−８Ｖとする奇数フィールドでは前述の図２と同様の動作となり、これに対して−３Ｖとする偶数フィールドでは、この図１０で示すようになる。図１０（ａ）〜図１０（ｇ）は、それぞれ前述の図２（ａ）〜図２（ｇ）に対応している。偶数フィールドでは、対向電極の電圧ＶＰが５Ｖとなるのに対応して、レベルシフタＬＳ２jからの出力電圧の低電位側は−３Ｖとなり、これによって走査信号線ＧＬjの駆動電圧は、−３Ｖ／１０Ｖとなる。
【０１０５】
このようにして、図９で示すように補助容量ＣＳの他方の端子を隣接する走査信号線ＧＬj-1に接続することによって共通電極の引回しを少なくし、開口率を高くすることができるＣＳオンゲート構造の画素ＰＩＸを交流駆動するにあたって、電界効果トランジスタＳＷのオフ時のレベルを適応させることができ、高い品位の表示を行うことができる。
【０１０６】
なお、本発明は、液晶表示装置１，１１に限らず、走査信号線ＧＬjとデータ信号線ＳＬiとで区分されたマトリクス配列された領域に画素ＰＩＸが形成され、かつその画素ＰＩＸ内にスイッチング素子を備えて構成されるマトリクス型の表示装置に好適に実施することができる。また、上述の駆動電圧および駆動信号レベルは、一例であり、素子構造および画像データＤＡＴの振幅レベルに対応して、適切な値に選ばれることは言うまでもない。
【０１０７】
また、上記実施の形態１および２では、走査信号線駆動回路ＧＤが第１および第２のレベルシフタである、レベルシフタＬＳ１j・ＬＳ２jを備え、データ信号線駆動回路ＳＤが第３のレベルシフタであるＬＳ３iを備えている構成となっているが、これに限るものではない。本発明は、データ信号線駆動回路ＳＤが、レベルシフタＬＳ１・ＬＳ２を備え、走査信号線駆動回路ＧＤがレベルシフタＬＳ３を備える構成でもよい。すなわち、データ信号線駆動回路ＳＤが、ＬＳ３iに代えてレベルシフタＬＳ１i・ＬＳ２iを備え、走査信号線駆動回路ＧＤが、ＬＳ１j・ＬＳ２jに代えてＬＳ３jを備えている構成でもよい。また、データ信号線駆動回路ＳＤが、ＬＳ３iに代えてレベルシフタＬＳ１i・ＬＳ２iを備え、これら信号線駆動回路ＧＤ・ＳＤのそれぞれがレベルシフタＬＳ１・ＬＳ２を備えている構成でもよい。ただし、これらのように、データ信号線駆動回路ＳＤがレベルシフタＬＳ１i・ＬＳ２iを備える構成とする場合には、データ信号線駆動回路ＳＤと走査信号線駆動回路ＧＤとの駆動信号レベルの違いを考慮しなければならない。すなわち、データ信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタＬＳ１i・ＬＳ２iによる信号レベルのシフトの量を調整することが必要である。同様に、走査信号線駆動回路ＧＤがレベルシフタＬＳ３jを備える構成とする場合にも、走査信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタＬＳ３jによる信号レベルのシフトの量を調整することが必要である。
【０１０８】
また、本発明のマトリクス型画像表示装置は、走査信号線駆動回路ＧＤは、上記２段のレベルシフタＬＳ１j・ＬＳ２jを備えて入力信号レベルの高電位側および低電位側の両方の電圧レベルをシフトし、データ信号線駆動回路ＳＤは、入力信号レベルの高電位側または低電位側のいずれか一方の電圧レベルをシフトするレベルシフタＬＳ３iを有する構成でもよい。この構成においても、上記した液晶表示装置１，１１に好適に応用することができる。
【０１０９】
また、本発明のマトリクス型画像表示装置は、画素ＰＩＸは、走査信号によって選択されると、スイッチング素子ＳＷが画像データを取り込んで画素容量の一方の電極に与え、この画素容量を構成する補助容量ＣＳの他方の電極は隣接する走査信号線ＧＬjに接続され、この画素容量の一方の電極と他方の対向電極との間に電圧を印加することによって表示媒体を駆動して画像表示を行い、上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、走査信号線駆動回路ＧＤは、２段のレベルシフタＬＳ１j・ＬＳ２jを備え、いずれかのレベルシフタの電圧シフト量が上記周期毎に変化する構成としてもよい。
【０１１０】
また、本発明のマトリクス型画像表示装置は、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、走査信号線の出力段に相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側のいずれか一方の電圧レベルを固定するレベルシフト回路を有する構成であってもよい。
【０１１１】
また、本発明のマトリクス型画像表示装置は、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、走査信号線への出力段に相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定する構成であってもよい。
【０１１２】
これら何れの構成によっても、上述した本発明により得られる効果と同様の効果を得ることができる。
【０１１３】
【発明の効果】
本発明のマトリクス型画像表示装置は、以上のように、走査信号線駆動回路またはデータ信号線駆動回路の少なくとも一方は、その出力段に、相互に直列に接続された２段のレベルシフト回路を備え、上記２段のレベルシフト回路は、上記走査信号線駆動回路または上記データ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトしており、制御回路や画像信号処理回路などの外部回路からの低電圧をそのまま入力しても、上記レベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトする。
【０１１４】
それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができるという効果を奏する。
【０１１５】
本発明のマトリクス型画像表示装置は、以上のように、走査信号線駆動回路は、相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定する。
【０１１６】
それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができる。
【０１１７】
さらに、データ信号線駆動回路におけるシフトさせない他方の入力信号レベルを基準として、走査信号線駆動回路のいずれか一方の入力信号レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができるという効果を奏する。
【０１１８】
本発明のマトリクス型画像表示装置は、以上のように、走査信号線駆動回路は、走査信号線への出力段に２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定する。
【０１１９】
それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができる。
【０１２０】
さらに、データ信号線駆動回路におけるシフトさせない他方の入力信号レベルを基準として、走査信号線駆動回路のいずれか一方の入力信号レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができるという効果を奏する。
【０１２１】
また、上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルはそれぞれ最適化されて相互に異なり、これに対して、クロック信号やスタートパルスなどのこれらのデータ信号線駆動回路および走査信号線駆動回路への入力信号は相互にそのレベルが揃えられていることがより好ましい。
【０１２２】
それゆえ、上記外部回路の出力電圧ならびに走査信号線駆動回路およびデータ信号線駆動回路の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができるという効果を奏する。
【０１２３】
また、画素容量を構成する補助容量の他方の電極を隣接する走査信号線に接続するようにした、いわゆるＣＳオンゲート構造の画素構成とし、表示媒体の交流駆動の周期で、走査信号線駆動回路の駆動電圧のいずれか一方の電圧レベルを変動させることがより好ましい。
【０１２４】
それゆえ、上記ＣＳオンゲート構造では、走査信号線のオフ電圧レベルを対向電極の交流駆動と同期して、同振幅で変動させる必要があるのに対して、上記オフレベルである上記一方の電圧レベルを変動させることによって、走査信号線のレベルを所望とする波形として駆動することができるという効果を奏する。
【０１２５】
さらにまた、上記レベルシフト回路を備える信号線駆動回路において、その出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造を変えることによって、耐圧が高くなっている構成であることがより好ましい。
【０１２６】
それゆえ、この素子構造の相違は、例えばレベルシフト回路のトランジスタをオフセット構造とすることで実現できるという効果を奏する。もしくは、チャネル長を長くすることによっても、このトランジスタの耐圧を高くすることができる。この場合、このトランジスタのチャネル長は、その前段側の回路を構成するトランジスタのチャネル長の１．５〜３倍の長さであることが好ましい。
【０１２７】
また、レベルシフト回路のトランジスタにおけるゲート絶縁膜の膜厚を厚くすることによって、このトランジスタの耐圧を高くすることができる。この場合、このトランジスタのゲート絶縁膜の膜厚は、その前段側の回路を構成するトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であることが好ましい。
【０１２８】
また、レベルシフト回路を構成するトランジスタを、チャネル領域とソース領域およびドレイン領域との間に不純物濃度の低い領域を有する、いわゆるＬＤＤ構造としても、このトランジスタの耐圧を高くすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態の走査信号線駆動回路の電気的構成を示すブロック図である。
【図２】図１で示す走査信号線駆動回路の動作を説明するための波形図である。
【図３】本発明の実施の一形態のデータ信号線駆動回路の電気的構成を示すブロック図である。
【図４】図１で示す走査信号線駆動回路におけるレベルシフタの具体的構成を示す電気回路図である。
【図５】図４で示すようなレベルシフタを実現するための素子構造を、模式化して示す断面図である。
【図６】図１で示す走査信号線駆動回路および図３で示すデータ信号線駆動回路における走査回路の一構成例を示す電気回路図である。
【図７】本発明の実施の一形態の液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。
【図８】本発明の実施の他の形態の液晶表示装置の概略的構成を示す正面図である。
【図９】図８で示す液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。
【図１０】図８で示す液晶表示装置における走査信号線駆動回路の動作を説明するための波形図である。
【図１１】一般的な液晶表示装置の概略的構成を示す正面図である。
【図１２】典型的な従来技術の液晶表示装置におけるデータ信号線駆動回路の電気的構成を示すブロック図である。
【図１３】典型的な従来技術の液晶表示装置における走査信号線駆動回路の電気的構成を示すブロック図である。
【符号の説明】
１      液晶表示装置（マトリクス型画像表示装置）
２      制御回路
１１      液晶表示装置（マトリクス型画像表示装置）
１２      基板
１３      電源電圧発生回路
ＡＲＹ    画素アレイ
ＢＵＦj   バッファ
ＣＬ      液晶容量
ＣＳ      補助容量
ＧＤ      走査信号線駆動回路
ＧＬj     走査信号線
ＬＳ１j   レベルシフタ（レベルシフト回路）
ＬＳ２j   レベルシフタ（レベルシフト回路）
ＬＳ３i   レベルシフタ（レベルシフト回路）
ＳＤ      データ信号線駆動回路
ＳＬi     データ信号線
ＳＭＰi   サンプリング回路
ＳＲＧj   走査回路
ＳＲＳi   走査回路
ＳＷ      電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003792597.tif 000011
【図１１】
0003792597.tif 000012
【図１２】
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【図１３】
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