(57)【特許請求の範囲】
【請求項１】
基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器と、この位相比較器から出力する信号に応じた制御電圧を出力するループフィルタと、このループフィルタから出力する制御電圧に応じた周波数のクロックを出力する電圧制御発振器と、この電圧制御発振器から出力するクロックの周波数を１／Ｎ（Ｎは整数）に分周し比較信号として前記位相比較器へフィードバックするループカウンタとを具備してなる位相同期ループ回路において、前記基準信号の発生位置を予測する予測窓信号を出力する予測窓回路と、前記予測窓信号出力時における前記基準信号の欠落を検出し、この欠落を補正するための第１補正信号を出力するとともに、前記比較信号と前記第１補正信号の位相差を相殺するための第２補正信号を出力する欠落補償回路とを設け、前記位相比較器は、前記比較信号と前記第１補正信号の位相差に応じた信号を出力するとともに、前記第１補正信号と前記第２補正信号の位相差に応じた信号を出力してなる位相同期ループ回路。
【請求項２】
欠落補償回路は、予想窓信号と比較信号に基づいて基準信号の欠落期間を計測する欠落期間計測部と、前記予想窓信号と前記基準信号と前記欠落期間計測部の計測値とに基づいて第１、第２補正信号を出力する補正信号発生部とを主体として構成され、位相比較器は、前記基準信号をクロック端子入力としＬレベル電圧をデータ端子入力とする第１Ｄフリップフロップと、前記比較信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第２Ｄフリップフロップと、前記第１ＤフリップフロップのＱ出力を入力として第１位相差信号を出力する第１スリーステートバッファと、前記第２ＤフリップフロップのＱ信号を入力として第２位相差信号を出力する第２スリーステートバッファと、前記第１ＤフリップフロップのＱ出力の反転信号に基づいて前記第１、第２スリーステートバッファを活性状態に制御するとともに、前記第１ＤフリップフロップのＱ出力の反転信号と前記第２ＤフリップフロップのＱ出力の論理積信号の反転信号に基づいて、前記第１、第２スリーステートバッファを不活性状態に制御する制御回路とで構成され、前記第１Ｄフリップフロップは前記第１補正信号でリセットされ、前記第２Ｄフリップフロップは前記第２補正信号でセットされてなる請求項１記載の位相同期ループ回路。
【請求項３】
欠落期間計測部は、クロック発生回路から出力するクロックを計数するとともに、比較信号に基づいてアップカウントし予測窓信号に基づいてダウンカウントするアップダウンカウンタを具備してなる請求項２記載の位相同期ループ回路。
【請求項４】
補正信号発生部は、アップダウンカウンタの計数値が設定値になったことをデコードするデコーダと、このデコーダの出力信号を前記クロック発生回路から出力するクロックの１クロック分遅延させて出力する１クロック遅延器と、予測窓信号の出力毎に前記デコーダの出力信号と前記１クロック遅延器の出力信号を交互に選択して出力するセレクタとを具備し、このセレクタの出力信号と前記予想窓信号と基準信号とに基づいて第２補正信号を出力してなる請求項３記載の位相同期ループ回路。
【請求項５】
ループカウンタは、第１設定値をデ−タ入力端子への入力とし、電圧制御発振器から出力するクロックを計数して出力し、リップルキャリー端子からの出力を１クロック分遅延させた信号を比較信号として出力するとともにロード端子への入力信号とするカウンタと、このカウンタの計数値が第２設定値と一致したときに一致信号を出力する一致回路と、この一致回路の出力を１クロック分遅延させた信号をゲートコントロール信号とする遅延回路とからなり、位相比較器は、前記ゲートコントロール信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第３Ｄフリップフロップを具備し、制御回路は、第１ＤフリップフロップのＱ出力の反転信号と前記第３ＤフリップフロップのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御してなる請求項２、３又は４記載の位相同期ループ回路。
【請求項６】
制御回路は、第１ＤフリップフロップのＱ出力を反転するインバータと、このインバータの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート信号とする第４Ｄフリップフロップと、前記インバータの出力信号と第２ＤフリップフロップのＱ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Ｔｄ１遅延させて前記第４Ｄフリップフロップのリセット端子側へ出力する第１遅延器とで構成されてなる請求項２、３又は４記載の位相同期ループ回路。
【請求項７】
制御回路は、第１ＤフリップフロップのＱ出力を反転するインバータと、このインバータの出力信号と第３ＤフリップフロップのＱ出力との論理和信号を出力するオアゲートと、このオアゲートの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート信号とする第４Ｄフリップフロップと、前記インバータの出力信号と第２ＤフリップフロップのＱ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Ｔｄ１遅延させて前記第４Ｄフリップフロップのリセット端子側へ出力する第１遅延器とで構成されてなる請求項５記載の位相同期ループ回路。
【請求項８】
制御回路は、第１遅延器の出力信号を設定時間Ｔｄ２遅延させて第１Ｄフリップフロップのセット端子へ出力するとともに、アンドゲートを介して第２Ｄフリップフロップのリセット端子へ出力する第２遅延器を具備してなり、前記アンドゲートの他方の入力側に第１補正信号を入力してなる請求項６記載の位相同期ループ回路。
【請求項９】
制御回路は、第１遅延器の出力信号を設定時間Ｔｄ２遅延させて第１Ｄフリップフロップのセット端子及び第３Ｄフリップフロップのリセット端子へ出力するとともに、アンドゲートを介して第２Ｄフリップフロップのリセット端子へ出力する第２遅延器を具備してなり、前記アンドゲートの他方の入力側に第１補正信号を入力してなる請求項７記載の位相同期ループ回路。
【請求項１０】
ループフィルタは、第１位相差信号及び第２位相差信号を一方の入力信号、Ｈレベル基準電圧とＬレベル基準電圧の分圧電圧を他方の入力信号とし、出力側から電圧制御発振器への制御電圧を出力する演算増幅器を具備した完全積分ループフィルタとしてなり、前記第１位相差信号と前記第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第１位相差信号と前記第２位相差信号の一方がＨレベル他方がＬレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項２、３、４、７、８又は９記載の位相同期ループ回路。
【請求項１１】
ループフィルタは、第１位相差信号及び第２位相差信号を一方の入力信号、Ｈレベル基準電圧とＬレベル基準電圧の分圧電圧を他方の入力信号とし、出力側から電圧制御発振器への制御電圧を出力する演算増幅器を具備した完全積分ループフィルタとしてなり、前記第１位相差信号と前記第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第１位相差信号と前記第２位相差信号の一方がＨレベル他方がＬレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項５記載の位相同期ループ回路。
【請求項１２】
ループフィルタは、第１位相差信号及び第２位相差信号を一方の入力信号、Ｈレベル基準電圧とＬレベル基準電圧の分圧電圧を他方の入力信号とし、出力側から電圧制御発振器への制御電圧を出力する演算増幅器を具備した完全積分ループフィルタとしてなり、前記第１位相差信号と前記第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第１位相差信号と前記第２位相差信号の一方がＨレベル他方がＬレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項６記載の位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＶ信号（テレビジョン放送局からの映像信号）やＶＴＲ信号（ビデオテープレコーダからの映像信号）などの信号をディジタル処理するために使用されるクロック（例えばシステムクロック）を生成する位相同期ループ回路（以下、単にＰＬＬ回路と記述する）に関するものである。
【０００２】
【従来の技術】
薄型、軽量のディスプレイ装置として、ＰＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶ディスプレイ）パネルを用いた表示装置が注目されている。このような表示装置はディジタル信号による直接駆動方式であるため、アナログの合成映像信号を入力とする場合、Ａ／Ｄ（アナログ／ディジタル）変換等のディジタル処理用のシステムクロックを生成するＰＬＬ回路が必要となる。このようなＰＬＬ回路は、より安定で正確なものが望まれるとともに、ロックレンジの広いものが必要とされている。
【０００３】
従来のＰＬＬ回路は、図１１に示すように、入力端子１０に入力した基準信号ＲＥＦ（例えば水平同期信号ＨＤＸを反転した信号）と比較信号ＶＡＲを比較し、位相差に応じた３レベルの位相差信号Ｐｈを出力する位相比較器１１と、この位相比較器１１から出力する信号Ｐｈを制御電圧に変換するＬＰＦ（ローパスフィルタ）１２と、このＬＰＦ１２から出力する制御電圧で周波数制御されたクロックを出力端子１３に出力するＶＣＯ（電圧制御発振器）１４と、このＶＣＯ１４から出力するクロックの周波数を１／Ｎ（Ｎは整数）に分周し比較信号ＶＡＲとして位相比較器１１へフィードバックするループカウンタ１５とで構成されている。
【０００４】
そして、基準信号ＲＥＦと比較信号ＶＡＲの位相差に相当した位相差信号ＰｈがＬレベル（位相進み）のときには、このＬレベルの期間に応じた制御電圧でＶＣＯ１４から出力するクロックの周波数を減少させ、位相差信号ＰｈがＨレベル（位相遅れ）のときには、このＨレベルの期間に応じた制御電圧でＶＣＯ１４から出力するクロックの周波数を増加させ、もって基準信号ＲＥＦと比較信号ＶＡＲの位相を同期させるようにしていた。
また、何らかの原因によって基準信号ＲＥＦが欠落したときには、図示を省略した回路によって基準信号ＲＥＦの欠落を検出して欠落補正信号を発生させ、この欠落補正信号を入力端子１０を介して位相比較器１１に入力することによって、位相比較器１１に入力する基準信号ＲＥＦと比較信号ＶＡＲの間に大きな位相差が発生しないようにしていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１１に示した従来例では、基準信号ＲＥＦの欠落時に欠落補正信号を入力端子１０から位相比較器１１に入力して基準信号ＲＥＦの欠落を補償していたので、基準信号ＲＥＦの欠落が発生してから欠落補正信号が付加されるまでの位相差に相当した制御電圧がＶＣＯ１４に供給されることになる。このため、非常に広範囲の周波数可変域をもつＶＣＯ１４を使用した場合に、安定したクロックを供給するのが難しいという問題点があった。
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、基準信号（例えば水平同期信号を反転した信号）の欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつＶＣＯを使用した場合でも安定したクロックを供給できるＰＬＬ回路を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
請求項１の発明は、基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器と、この位相比較器から出力する信号に応じた制御電圧を出力するループフィルタと、このループフィルタから出力する制御電圧に応じた周波数のクロックを出力する電圧制御発振器と、この電圧制御発振器から出力するクロックの周波数を１／Ｎ（Ｎは整数）に分周し比較信号として位相比較器へフィードバックするループカウンタとを具備してなる位相同期ループ回路において、基準信号の発生位置を予測する予測窓信号を出力する予測窓回路と、予測窓信号出力時における基準信号の欠落を検出し、この欠落を補正するための第１補正信号を出力するとともに、比較信号と第１補正信号の位相差を相殺するための第２補正信号を出力する欠落補償回路とを設け、位相比較器は、比較信号と第１補正信号の位相差に応じた信号を出力するとともに、第１補正信号と第２補正信号の位相差に応じた信号を出力することを特徴とする。
【０００８】
基準信号の欠落時には、欠落補償回路が予測窓信号出力時における基準信号の欠落を検出して欠落補正用の第１補正信号と、比較信号と第１補正信号の位相差相殺用の第２補正信号とを出力し、位相比較器が比較信号と第１補正信号の位相差に応じた信号と、第１補正信号と第２補正信号の位相差に応じた信号とを出力するので、基準信号の欠落に起因してＶＣＯへ供給される制御電圧の乱れが、第１補正信号と第２補正信号の位相差信号に基づいてＶＣＯへ供給される制御電圧で相殺される。このため、基準信号の欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつＶＣＯを使用した場合でも安定したクロックを供給できる。
【０００９】
請求項２の発明は、請求項１の発明において、欠落補償回路及び位相比較器の構成を簡単にするために、欠落補償回路を、予想窓信号と比較信号に基づいて基準信号の欠落期間を計測する欠落期間計測部と、予想窓信号と基準信号と欠落期間計測部の計測値とに基づいて第１、第２補正信号を出力する補正信号発生部とを主体として構成し、位相比較器を、基準信号をクロック端子入力としＬレベル電圧をデータ端子入力とする第１Ｄフリップフロップと、比較信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第２Ｄフリップフロップと、第１ＤフリップフロップのＱ出力を入力として第１位相差信号を出力する第１スリーステートバッファと、第２ＤフリップフロップのＱ信号を入力として第２位相差信号を出力する第２スリーステートバッファと、第１ＤフリップフロップのＱ出力の反転信号に基づいて第１、第２スリーステートバッファを活性状態に制御するとともに、第１ＤフリップフロップのＱ出力の反転信号と第２ＤフリップフロップのＱ出力の論理積信号の反転信号に基づいて、第１、第２スリーステートバッファを不活性状態に制御する制御回路とで構成し、第１Ｄフリップフロップを第１補正信号でリセットし、第２Ｄフリップフロップを第２補正信号でセットする。
【００１０】
請求項３の発明は、請求項２の発明において、基準信号が欠落したときの補正誤差を少なくするために、欠落期間計測部に、クロック発生回路から出力するクロックを計数するとともに、比較信号に基づいてアップカウントし予測窓信号に基づいてダウンカウントするアップダウンカウンタを設ける。
【００１１】
請求項４の発明は、請求項３の発明において、基準信号が連続欠落したときに補正誤差が累積するのを防止するために、補正信号発生部に、アップダウンカウンタの計数値が設定値になったことをデコードするデコーダと、このデコーダの出力信号をクロック発生回路から出力するクロックの１クロック分遅延させて出力する１クロック遅延器と、予測窓信号の出力毎にデコーダの出力信号と１クロック遅延器の出力信号を交互に選択して出力するセレクタとを設け、このセレクタの出力信号と予想窓信号と基準信号とに基づいて第２補正信号を出力する。
【００１２】
請求項５の発明は、請求項２、３又は４の発明において、スリーステートバッファに供給される位相情報の前縁の欠けを防止するために、ループカウンタは、第１設定値をデ−タ入力端子への入力とし、電圧制御発振器から出力するクロックを計数して出力し、リップルキャリー端子からの出力を１クロック分遅延させた信号を比較信号として出力するとともにロード端子への入力信号とするカウンタと、このカウンタの計数値が第２設定値と一致したときに一致信号を出力する一致回路と、この一致回路の出力を１クロック分遅延させた信号をゲートコントロール信号とする遅延回路とからなり、位相比較器は、ゲートコントロール信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第３Ｄフリップフロップを具備し、制御回路は、第１ＤフリップフロップのＱ出力の反転信号と第３ＤフリップフロップのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御する。
【００１３】
請求項６の発明は、請求項２、３又は４の発明において、スリーステートバッファに供給される位相情報の後縁のつぶれを防止するために、制御回路を、第１ＤフリップフロップのＱ出力を反転するインバータと、このインバータの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート信号とする第４Ｄフリップフロップと、インバータの出力信号と第２ＤフリップフロップのＱ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Ｔｄ１遅延させて第４Ｄフリップフロップのリセット端子側へ出力する第１遅延器とで構成する。
【００１４】
請求項７の発明は、請求項５の発明において、スリーステートバッファに供給される位相情報の後縁のつぶれを防止するために、制御回路を、第１ＤフリップフロップのＱ出力を反転するインバータと、このインバータの出力信号と第３ＤフリップフロップのＱ出力との論理和信号を出力するオアゲートと、このオアゲートの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート信号とする第４Ｄフリップフロップと、インバータの出力信号と第２ＤフリップフロップのＱ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Ｔｄ１遅延させて第４Ｄフリップフロップのリセット端子側へ出力する第１遅延器とで構成する。
【００１５】
請求項８の発明は、請求項６の発明において、第１、第２スリーステートバッファの誤動作を防止するために、制御回路に、第１遅延器の出力信号を設定時間Ｔｄ２遅延させて第１Ｄフリップフロップのセット端子へ出力するとともに、アンドゲートを介して第２Ｄフリップフロップのリセット端子へ出力する第２遅延器を設け、アンドゲートの他方の入力側に第１補正信号を入力する。
【００１６】
請求項９の発明は、請求項７の発明において、第１、第２スリーステートバッファの誤動作を防止するために、制御回路に、アンドゲートの出力信号を設定時間Ｔｄ２遅延させて第１Ｄフリップフロップのセット端子及び第３Ｄフリップフロップのリセット端子へ出力するとともに、第２アンドゲートを介して第２Ｄフリップフロップのリセット端子へ出力する第２遅延器を設け、第２アンドゲートの他方の入力側に第１補正信号を入力する。
【００１７】
請求項１０、１１、１２の発明は、請求項２、３、４、５、６、７、８又は９の発明において、ループフィルタから出力する制御電圧のレベルをループフィルタに与える中間電圧と完全にバランスさせるために、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第１位相差信号及び第２位相差信号を入力し、他方の入力側にＨレベル基準電圧とＬレベル基準電圧の分圧電圧を入力し、出力側からＶＣＯへ制御電圧を出力する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態例を図面により説明する。
図１は本発明によるＰＬＬ回路の一実施形態例を示すもので、図１１と同一部分は同一符号とする。
図１において、２０は位相比較器、２１は完全積分ループフィルタ、２２はループカウンタ、２３は予想窓回路、２４は欠落補償回路、２５はクロック発生回路、２６はインバータである。
前記クロック発生回路２５は、水晶発振器などで構成され、固定周波数（例えば２８．６３６ＭＨｚ）のクロックＦＣＬＫ（以下、単にＦＣＬＫと記述する）を出力する。
前記インバータ２６は、入力端子１０ａに入力した水平同期信号ＨＤＸ（以下、単にＨＤＸと記述する）を反転した基準信号ＲＥＦ（以下、単にＲＥＦと記述する）を前記位相比較器２０に出力する。
【００１９】
前記完全積分ループフィルタ２１は、図２に示すように、演算増幅器３０と抵抗Ｒ１〜Ｒ５及びコンデンサＣ１〜Ｃ３からなり、前記位相比較器２０から出力する第１位相差信号Ｐｈ１（以下、単にＰｈ１と記述する）、第２位相差信号Ｐｈ２（以下、単にＰｈ２と記述する）を抵抗Ｒ１、Ｒ２を介して前記演算増幅器３０の−側に入力し、前記位相比較器２０から出力する基準電圧Ｈｒ、Ｌｒを抵抗Ｒ３、Ｒ４で分圧しコンデンサＣ３で平滑化した分圧電圧を前記演算増幅器３０の＋側に入力し、前記演算増幅器３０の出力を抵抗Ｒ５及びコンデンサＣ１、Ｃ２で−側入力にフィードバックし、出力側からＶＣＯ１４へ制御電圧Ｅｃを出力する。すなわち、Ｐｈ１とＰｈ２がともにＨレベル又はＬレベルのときにはクロックの発振周波数を減少又は増加させるための制御電圧ＥｃをＶＣＯ１４に出力し、Ｐｈ１とＰｈ２の一方がＨレベルで他方がＬレベル、又はともにハイインピーダンスＨｉ-Ｚ（以下、単にＨｉ-Ｚと記述する）のときには発振周波数を維持させるための制御電圧ＥｃをＶＣＯ１４に出力する。
【００２０】
前記ループカウンタ２２は、図３に示すように、設定値Ｎから「２」を減算し反転した値（第１設定値）をＤ端子への入力とし、前記ＶＣＯ１４から出力するクロックＣＬＫ（以下、単にＣＬＫと記述する）を計数するカウンタ３１と、このカウンタ３１の計数値ＨＣＮＴ（以下、単にＨＣＮＴと記述する）が設定値「ＦＦＥｈ」（第２設定値）と一致したときに一致信号を出力する一致回路３２と、この一致回路３２の一致出力を１ＣＬＫ分遅延させゲートコントロール信号ＶＡＲＢ（後述する比較信号ＶＡＲの位相を１ＣＬＫ分進めた信号に相当する、以下、単にＶＡＲＢと記述する）を出力するＤフリップフロップ（以下、単にＤ-ＦＦと記述する）３３と、前記カウンタ３１のリップルキャリー端子ＲＣからの出力を１ＣＬＫ分遅延させた信号を、比較信号ＶＡＲ（以下、単にＶＡＲと記述する）として出力するとともに前記カウンタ３１のロード端子ＬＯへ出力するＤ-ＦＦ３４とで構成されている。
【００２１】
前記予想窓回路２３は、図４に示すように、加算器３５、３６、一致回路３７、Ｄフリップフロップ（以下、単にＤ-ＦＦと記述する）３８、３９及びカウンタ４０を主体として構成されている。
一方の加算器３５は、設定された検出窓幅ＤＷ（例えば、１６進数表示で０８ｈ）を２倍して反転した値（例えばＥＦｈ）と、設定値ＦＥｈと、キャリーインＣＩの値との加算値Ｓ（例えばＥＥｈ）を前記カウンタ４０のデータ端子Ｄに出力する。他方の加算器３６は、検出窓幅ＤＷを反転した値（例えばＦＦ７ｈ）と、設定値ＦＦＣｈと、キャリーインＣＩの値との加算値Ｓ（例えばＦＦ４ｈ）を前記一致回路３７の一方の入力側に出力する。
前記一致回路３７は、前記ループカウンタ２２のＨＣＮＴが加算器３６の加算値Ｓ（例えばＦＦ４ｈ）と一致したときに一致信号ＥＱを出力し、前記Ｄ-ＦＦ３８は、ＣＬＫの立上りで一致信号ＥＱをラッチしてＱ出力とする。
前記カウンタ４０は、前記Ｄ-ＦＦ３８のＱ出力を反転した信号をロード端子ＬＤの入力とし、このロード端子ＬＤへの入力レベルがＬレベルとなったときのＣＬＫの立上りでデータ（端子Ｄへの入力データ）を取り込み、計数値がＦＦｈとなったときにリップルキャリー端子ＲＣからＨレベル信号を出力する。このキャリー端子ＲＣからＨレベルの信号が出力すると、ナンドゲート４１を介してＬレベル信号が前記カウンタ４０のイネーブル端子ＥＮＰに入力し、前記カウンタ４０を不作動状態とする。
前記Ｄ-ＦＦ３９は、ＣＬＫの立上りで前記カウンタ４０のキャリー端子ＲＣから出力する信号をラッチし予想窓信号ＨＷＩＮ（以下、単にＨＷＩＮと記述する）として出力する。
【００２２】
前記欠落補償回路２４は、図５に示すように、欠落期間計測部５０と補正信号発生部５１と位相比較期間信号発生部５２とで構成されている。
前記欠落期間計測部５０は、Ｄ-ＦＦ５３、５４及びアップダウンカウンタ５５を主体に構成されている。
【００２３】
前記Ｄ-ＦＦ５３は、クロック端子に入力したＶＡＲのアップエッジでデータ端子に入力しているＨレベル電圧（例えばプルアップ抵抗を介してＶｃｃ電源から供給される電圧）を取り込みＱ出力として記憶し、前記Ｄ-ＦＦ５４は、前記クロック発生回路２５から出力するＦＣＬＫのアップエッジで前記Ｄ-ＦＦ５３のＱ出力を取り込みＱ出力として記憶する。前記Ｄ-ＦＦ５３、５４は後述する信号▲１▼がＬレベルのときにリセットされる。
前記アップダウンカウンタ５５は、前記Ｄ-ＦＦ５４のＱ出力がＨ／ＬレベルのときにＵ／Ｄ（アップ／ダウン）カウンタとして作動してＦＣＬＫの計数値Ｑｃを出力する。そして、アップカウントでの計数値ＱｃがＦＦＦｈになるとキャリー端子ＴＣＮから出力する信号がＬレベルに変化し、この信号をインバータ５６を介してイネーブル端子ＥＮＰへフィードバックして自己停止する。また、ダウンカウントでの計数値Ｑｃが０００ｈになるとキャリー端子ＴＣＮから出力する信号がＬレベルに変化し、この信号をインバータ５６を介してイネーブル端子ＥＮＰへフィードバックして自己停止する。
【００２４】
前記補正信号発生部５１は、図５の構成から前記欠落期間計測部５０及び位相比較期間信号発生部５２を除いた構成部分から成り、Ｄ-ＦＦ６１〜７０と、デコーダ７１と、セレクタ７２と、ナンドゲート７３、７４とを主体に構成されている。
前記Ｄ-ＦＦ６１はＦＣＬＫのアップエッジでＨＷＩＮを取り込みＱ出力として記憶し、前記Ｄ-ＦＦ６２は前記Ｄ-ＦＦ６１のＱ出力を反転した信号をＦＣＬＫのアップエッジで取り込みＱ出力（図中信号▲１▼）として記憶する。
前記Ｄ-ＦＦ６３はＨＤＸを反転した信号でＨレベル電圧を取り込みＱ出力として記憶し、前記Ｄ-ＦＦ６４は前記Ｄ-ＦＦ６３のＱ出力でＨレベル電圧を取り込みＱ出力（図中信号▲２▼）として記憶する。前記Ｄ-ＦＦ６３は信号▲１▼がＬレベルのときにリセットされ、前記Ｄ-ＦＦ６４は、前記Ｄ-ＦＦ６１のＱ出力がＬレベルで、信号▲１▼がＬレベルのときにリセットされる。
前記デコーダ７１は、前記アップダウンカウンタ５５の計数値Ｑｃが００１ｈ（以下、単に０１ｈと記述する）になったときにデコード信号（図中信号▲３▼）を出力する。
前記Ｄ-ＦＦ６５は、１クロック遅延器の一例で、ＦＣＬＫのアップエッジで前記デコーダ７１のデコード信号を取り込みＱ出力（図中信号▲４▼）として記憶し、前記Ｄ-ＦＦ６６は信号▲１▼のアップエッジ毎にＨ、Ｌレベルに反転するＱ出力（図中のセレクト信号▲５▼）を記憶する。
前記セレクタ７２はセレクト信号▲５▼のＨ、Ｌレベルに応じて信号▲４▼、▲３▼を選択しＹ信号として出力する。
前記ナンドゲート７３は、Ｙ信号と信号▲１▼の反転信号と信号▲２▼の反転信号との論理積信号を反転した信号を出力し、前記ナンドゲート７４は、前記Ｄ-ＦＦ６１のＱ出力と信号▲１▼と信号▲２▼の反転信号との論理積信号を反転した信号を出力する。
前記Ｄ-ＦＦ６７はＦＣＬＫのアップエッジで前記ナンドゲート７３の出力信号を取り込みＱ出力として記憶し、このＱ出力は第２補正信号ｄｕｍｍｙ  ＶＡＲＸ（以下、単にｄ.ＶＡＲＸと記述する）となる。
前記Ｄ-ＦＦ６８は、ＦＣＬＫのアップエッジで前記Ｄ-ＦＦ６７のＱ出力を取り込み、自らのＱ出力を前記Ｄ-ＦＦ６９のリセット端子へ出力する。前記Ｄ-ＦＦ６９は信号▲１▼の反転信号のアップエッジで信号▲２▼の反転信号を取り込みＱ出力として記憶し、このＱ出力は第３補正信号ｄｕｍｍｙ  ＧＥＮＢ（以下、単にｄ.ＧＥＮＢ）となる。
前記Ｄ-ＦＦ７０はＦＣＬＫのアップエッジで前記ナンドゲート７４の出力信号を取り込みＱ出力として記憶し、このＱ出力は第１補正信号ｄｕｍｍｙ  ＲＥＦＸ（以下、単にｄ.ＲＥＦＸと記述する）となる。
【００２５】
前記位相比較期間信号発生部５２はオアゲートからなり、前記Ｄ-ＦＦ６９のＱ出力（第３補正信号ｄ.ＧＥＮＢ）と信号▲１▼の論理和信号を位相比較期間信号ＧＥＮＢ（以下、単にＧＥＮＢと記述する）として出力する。
【００２６】
前記位相比較器２０は、図６に示すように、第１、第２、第３Ｄ-ＦＦ８１、８２、８３と、制御回路８４と、第１、第２、第３、第４スリーステートバッファ８５、８６、８７、８８と、アンドゲート８９で構成されている。
【００２７】
前記第１Ｄ-ＦＦ８１は、クロック端子に入力したＲＥＦのアップエッジでデータ端子に入力しているＬレベル電圧（例えば接地電圧）を取り込み、Ｑ１出力として記憶する。前記第２Ｄ-ＦＦ８２は、クロック端子に入力したＶＡＲのアップエッジでデータ端子に入力しているＨレベル電圧を取り込み、Ｑ２出力として記憶する。前記第３Ｄ-ＦＦ８３は、クロック端子に入力したＶＡＲＢのアップエッジでデータ端子に入力しているＨレベル電圧を取り込み、Ｑ３出力として記憶する。
【００２８】
前記制御回路８４は、前記第１Ｄ-ＦＦ８１のＱ１出力を反転して出力するインバータ９０と、このインバータ９０の出力とＱ３出力の論理和信号Ｏｒを出力するオアゲート９１と、インバータ９０の出力とＱ２出力の論理積信号を反転した信号Ｎａを出力するナンドゲート９２と、信号Ｎａを時間Ｔｄ１だけ遅延させて出力する第１遅延器９３と、この第１遅延器９３の出力信号とｄ.ＧＥＮＢの論理和信号を出力するオアゲート９４と、このオアゲート９４の出力信号とＧＥＮＢの論理積信号を出力するアンドゲート９５と、このアンドゲート９５の出力信号を時間Ｔｄ２だけ遅延させて出力する第２遅延器９６と、前記オアゲート９１から出力する信号Ｏｒのアップエッジでデータ端子に入力しているＨレベル電圧を取り込み、Ｑ４出力として記憶する第４Ｄ-ＦＦ９７とで構成されている。前記第２遅延器９６の出力側は、前記第１Ｄ-ＦＦ８１のセット端子及び第３Ｄ-ＦＦ８３のリセット端子に結合されるとともに、前記アンドゲート８９を介して前記第２Ｄ-ＦＦ８２のリセット端子に結合され、前記アンドゲート８９の他方の入力側にはｄ.ＲＥＦＸが入力している。前記第１Ｄ-ＦＦ８１の他方のリセット端子にはｄ.ＲＥＦＸが入力し、前記第２Ｄ-ＦＦ８２のセット端子にはｄ.ＶＡＲＸが入力している。
【００２９】
前記第１、第２スリーステートバッファ８５、８６は、前記第１、第２Ｄ-ＦＦ８１、８２のＱ１、Ｑ２出力を入力信号とし、前記第４Ｄ-ＦＦ９７のＱ４出力をゲート制御信号とし、Ｈ、ＬレベルとＨｉ-Ｚの３状態の第１、第２位相差信号Ｐｈ１、Ｐｈ２を出力する。すなわち、ゲート信号がＨレベルのときにはＰｈ１、Ｐｈ２が入力信号のＨ、Ｌレベルに応じたＨ、Ｌレベルとなり、ゲート信号がＬレベルのときにはＰｈ１、Ｐｈ２がＨｉ-Ｚとなる。
前記第３スリーステートバッファ８７の入力側にはＨレベル電圧が供給され、前記第４スリーステートバッファ８８の入力側は接地され、前記第３、第４スリーステートバッファ８７、８８のゲートにはＨレベル電圧が供給され、前記第３、第４スリーステートバッファ８７、８８の出力側からＨレベル基準電圧Ｈｒ、Ｌレベル基準電圧Ｌｒが前記完全積分ループフィルタ２１へ出力する。
【００３０】
つぎに前記実施形態例の作用を図７〜図１０を併用して説明する。
Ａ：まず、図４及び図７を併用して予想窓回路２３がＨＷＩＮを出力する作用を説明する。このＨＷＩＮはＲＥＦの発生位置を予測する信号である。
（イ）説明の便宜上、検出窓幅ＤＷが０８ｈ、ループカウンタ２２の分周数Ｎが８００に設定され、ＶＣＯ１４から出力するＣＬＫ、ループカウンタ２２のＨＣＮＴ、ループカウンタ２２から出力するＶＡＲを図７（ａ）（ｂ）（ｃ）であるとすると、一致回路３７は、同図（ｄ）に示すように、ＨＣＮＴが加算器３６の加算値Ｓ＝ＦＦ４ｈ（１０進数表示の４０８４で、Ｎ−１２に相当する。）と一致したときに一致信号ＥＱを出力する。
【００３１】
（ロ）一致回路３７から一致信号ＥＱが出力すると、一致回路３７の後段に１ＣＬＫ分遅延させるＤ-ＦＦ３８があるので、ＨＣＮＴがＦＦ６ｈ（Ｎ−１０に相当する。）となるタイミングでカウンタ４０が作動状態になってキャリー端子ＲＣの出力がＬレベルに変化するとともに、ロード端子ＬＤがＬレベルとなって加算器３５の加算値Ｓ（例えばＥＥｈ）を取り込む。そして、カウンタ４０の計数が進み、計数値がＦＦｈとなったときにキャリー端子ＲＣの出力がＨレベルに変化してカウンタ４０を不作動状態にする。このため、カウンタ４０の計数値が図７（ｅ）に示すようになり、カウンタ４０のキャリー端子ＲＣから出力する信号は、同図（ｆ）に示すようになる。
【００３２】
（ハ）Ｄ-ＦＦ３９は、ＣＬＫのアップエッジでカウンタ４０のキャリー端子ＲＣから出力する信号を取り込み、Ｑ出力（ＨＷＩＮ）として記憶するので、予測窓回路２３から出力するＨＷＩＮは、図７（ｇ）に示すように、ＶＡＲの前９ＣＬＫ分（クロック分）と後７ＣＬＫ分の合計１７ＣＬＫ分を予測窓とした信号となる。
【００３３】
Ｂ：つぎに、水平同期信号ＨＤＸが欠落していない正常な場合の作用を図５、図６及び図８を併用して説明する。
（イ）説明の便宜上、図８（ｃ）（ｄ）に示すように、ＨＤＸを反転したＲＥＦとＶＡＲの位相が同期し、ＨＷＩＮが同図（ａ）に示すような信号であるとすると、Ｄ-ＦＦ６２のＱ端子から出力する信号▲１▼は、同図（ｂ）に示すように、ＨＷＩＮを反転し２ＦＣＬＫ分遅延させた信号となる。ＲＥＦとＶＡＲの位相が同期しているときは、信号▲１▼がｔ１時にＨレベルに変化したものとすると、１７ＦＣＬＫ経過後のｔ３時にＬレベルに変化する。
【００３４】
（ロ）図５の欠落補償回路２４において、Ｄ-ＦＦ６３はＲＥＦでＨレベル電圧を取り込みＱ出力として記憶し、Ｄ-ＦＦ６４はＤ-ＦＦ６１のＱ出力でリセットされるとともにＤ-ＦＦ６３のＱ出力でＨレベル電圧を取り込みＱ出力として記憶するので、Ｄ-ＦＦ６４のＱ端子から出力する信号▲２▼は図８（ｆ）に示すようになる。すなわち、信号▲２▼はｔ１時より１ＦＣＬＫ前のタイミングでＬレベルに変化し、ｔ２時にＨレベルに変化する。
【００３５】
（ハ）アップダウンカウンタ５５は、アップカウントで計数値ＱｃがＦＦＦｈになると、又はダウンカウントで計数値Ｑｃが０００ｈになるとキャリー端子ＴＣＮから出力する信号がＬレベルに変化しイネーブル端子ＥＮＰへフィードバックして自己停止し、それ以外のときにはキャリー端子ＴＣＮから出力する信号がＨレベルでイネーブル状態となってデータ端子の入力を取り込んでいるので、初期状態での計数値Ｑｃは０００ｈ（図８（ｇ）では０で表示、以下同様。）である。Ｄ-ＦＦ５３はＶＡＲでＨレベル電圧を取り込みＱ出力として記憶し、Ｄ-ＦＦ５４は、ＦＣＬＫの立上りでＤ-ＦＦ５３のＱ出力を取り込み、Ｑ出力をアップダウンカウンタ５５のＵ／Ｄ端子へ出力するので、アップダウンカウンタ５５は、図８（ｇ）に示すように、ＶＡＲが立上るｔ２時直後のＦＣＬＫのタイミングでイネーブル状態となり、つぎのＦＣＬＫから計数を開始し信号▲１▼がＬレベルに変化するまでアップカウントする。
【００３６】
（ニ）ｔ３時に信号▲１▼がＬレベルに変化すると（アップダウンカウンタ５５の計数値Ｑｃが７から８へ変化するタイミングに相当する）、Ｄ-ＦＦ５３、５４がリセットされてＤ-ＦＦ５４のＱ出力がＬレベルに変化し、アップダウンカウンタ５５をダウンカウントモードとする。このため、計数値Ｑｃが図８（ｇ）に示すように変化し、計数値Ｑｃが０００ｈになるとキャリー端子ＴＣＮから出力する信号がＬレベルに変化して自己停止する。
【００３７】
（ホ）デコーダ７１はアップダウンカウンタ５５の計数値Ｑｃの０１ｈ（図８（ｇ）では「１」と表示）をデコードして図８（ｈ）示すような信号▲３▼を出力し、Ｄ-ＦＦ６５は同図（ｉ）に示すような信号▲３▼を１ＦＣＬＫ分遅延させた信号▲４▼を出力する。
Ｄ-ＦＦ６６は信号▲１▼のアップエッジ毎に反転するＱ出力をセレクト信号▲５▼としてセレクタ７２へ出力するので、図８（ｊ）に実線で示すように信号▲５▼がＬレベルのときには、セレクタ７２は信号▲３▼を選択しＹ信号として出力し、同図（ｊ）に２点鎖線で示すように信号▲５▼がＨレベルのときには、セレクタ７２は信号▲４▼を選択しＹ信号として出力する。
【００３８】
（ヘ）Ｙ信号がＨレベル（信号▲４▼の出力時）、信号▲１▼及び▲２▼の反転信号がＨレベルのときのみナンドゲート７３の出力側がＬレベルとなり、それ以外のときにはＨレベルとなるので、ｄ.ＶＡＲＸは図８（ｌ）に示すようにＨレベルを継続する。
また、ＨＷＩＮを１ＦＣＬＫ分遅延させた信号がＨレベル、信号▲１▼がＨレベル及び信号▲２▼の反転信号がＨレベルのときのみナンドゲート７４の出力側がＬレベルとなり、それ以外のときにはＨレベルとなるので、ｄ.ＲＥＦＸは図８（ｋ）に示すようにＨレベルを継続する。
また、Ｄ-ＦＦ６９は信号▲１▼の反転信号のアップエッジで信号▲２▼を取り込みＱ出力として記憶するとともに、Ｄ-ＦＦ６８のＱ出力がＬレベルとなったときにリセットされるので、ｄ.ＧＥＮＢは図８（ｍ）に示すようにＬレベルを継続する。
また、位相比較期間信号発生回路５２は、ｄ.ＧＥＮＢと信号▲１▼の論理和信号をＧＥＮＢとして出力する。
【００３９】
（ト）図６の位相比較器２０において、第１、第２、第３Ｄ-ＦＦ８１、８２、８３は、ＲＥＦ、ＶＡＲ、ＶＡＲＢのアップエッジでデータ端子のレベルを取り込んでＱ１、Ｑ２、Ｑ３出力として記憶し、Ｑ１出力がＬレベルで且つＱ２出力がＨレベルとなった時から第１、第２遅延器９３、９６の遅延時間（Ｔｄ１＋Ｔｄ２）経過後にリセットされて初期状態に戻る。
また、第４Ｄ-ＦＦ９７は、オアゲート９１を介したＱ３出力のアップエッジでデータ端子のＨレベル電圧を取り込みＱ４出力として記憶するとともに、Ｑ１出力がＬレベル、且つＱ２出力がＨレベルとなったｔ２時から遅延時間Ｔｄ１経過後にリセットされて初期状態に戻る。
第１、第２スリーステートバッファ８５、８６は、第４Ｄ-ＦＦ９７のＱ４出力がＨレベルの間は活性状態、Ｌレベルの間は不活性状態となり、活性状態では入力したＱ１、Ｑ２出力のＨ、Ｌレベルに応じて出力がＨ、Ｌレベルとなり、不活性状態では出力がＨｉ-Ｚとなるので、第１、第２スリーステートバッファ８５、８６から出力するＰｈ１、Ｐｈ２は図８（ｏ）（ｐ）に示すようになる。すなわち、ゲート制御信号（Ｑ４出力）がＨレベルとなる開始時期を従来例のｔ２時より約１ＣＬＫ分早めて前縁の欠けを防止するとともに、終了時期を遅延時間Ｔｄ1だけ遅らせて後縁のつぶれを防止できる。このため、第１、第２スリーステートバッファ８５、８６の誤動作を防止できる。
【００４０】
（チ）完全積分ループフィルタ２１は、位相比較器２０から出力するＰｈ１、Ｐｈ２に基づき、ＲＥＦとＶＡＲの位相差に応じた制御電圧を出力する。すなわち、図８（ｃ）（ｄ）に示すように位相差がないときには、同図の（ｏ）（ｐ）に示すようにＰｈ１、Ｐｈ２がともにＨレベル又はＬレベルとなることがないので、同図（ｑ）に示すように、発振周波数を維持するための制御電圧ＥｃｏをＶＣＯ１４へ出力し続ける（ホールド状態）。
このとき、ループフィルタを完全積分ループフィルタ２１で構成し、この完全積分ループフィルタ２１が、Ｐｈ１及びＰｈ２を一方の入力信号、Ｈレベル基準電圧ＨｒとＬレベル基準電圧Ｌｒの分圧電圧を他方の入力信号とし、出力側からＶＣＯ１４への制御電圧を出力する演算増幅器３０を具備し、Ｐｈ１とＰｈ２がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧をＶＣＯ１４へ出力し、Ｐｈ１とＰｈ２の一方がＨレベル、他方がＬレベル、又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧をＶＣＯ１４へ出力するので、演算増幅器３０での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにすることができる。
【００４１】
Ｃ：つぎに、水平同期信号ＨＤＸが欠落した場合（すなわちＲＥＦが欠落した場合）の作用を図５、図６及び図９を併用して説明する。
（イ）説明の便宜上、ＨＤＸの欠落によりＶＡＲに位相同期していたＲＥＦが図９（ｃ）に２点鎖線で示すように欠落しているものとする。また、Ｄ-ＦＦ６２のＱ端子から出力する信号▲１▼は、同図（ｂ）に示すように、ＨＷＩＮを反転し２ＦＣＬＫ分遅延させた信号なので、ｔ１時にＨレベルに変化したものとすると、１７ＦＣＬＫ後のｔ３時にＬレベルに変化する。
【００４２】
（ロ）図５の欠落補償回路２４において、Ｄ-ＦＦ６４がＤ-ＦＦ６１のＱ出力でリセットされ、ＲＥＦの欠落でＤ-ＦＦ６３のクロック端子がＨレベルとならないので、Ｄ-ＦＦ６４のＱ端子から出力する信号▲２▼は、ｔ１時より１ＦＣＬＫ前のタイミングでＬレベルに変化し、以後これを継続する。
【００４３】
（ハ）Ｄ-ＦＦ５３はＶＡＲの立上りでＨレベル電圧を取り込みＱ出力として記憶し、Ｄ-ＦＦ５４は、ＦＣＬＫの立上りでＤ-ＦＦ５３のＱ出力を取り込み、Ｑ出力をアップダウンカウンタ５５のＵ／Ｄ端子へ出力するので、アップダウンカウンタ５５は、図９（ｇ）に示すように、ＶＡＲが立上るｔ２時直後に現われるＦＣＬＫのタイミングでイネーブル状態となり、つぎのＦＣＬＫから計数を開始し信号▲１▼がＬレベルに変化するまでアップカウントする。
【００４４】
（ニ）ｔ３時に信号▲１▼がＬレベルに変化すると、前記Ｂの（ニ）と同様にしてアップダウンカウンタ５５がダウンカウントモードとなって計数値Ｑｃが図９（ｇ）に示すように変化し、計数値Ｑｃが０００ｈ（図中の「０」）になるとキャリー端子ＴＣＮから出力する信号がＬレベルに変化して自己停止する。
【００４５】
（ホ）前記Ｂの（ホ）と同様にして、デコーダ７１は図９（ｈ）示すような信号▲３▼を出力し、Ｄ-ＦＦ６５は同図（ｉ）に示すような信号▲４▼を出力する。
また、セレクタ７２は、セレクト信号▲５▼のＨ、Ｌレベルに応じて信号▲４▼、▲３▼を選択しＹ信号として出力する。
【００４６】
（ヘ）ＨＷＩＮを１ＦＣＬＫ分遅延させた信号がＨレベル、信号▲１▼がＨレベル及び信号▲２▼の反転信号がＨレベルのときのみナンドゲート７４の出力側がＬレベルとなり、それ以外のときにはＨレベルとなるので、ｄ.ＲＥＦＸは図９（ｋ）に示すようにｔ３時に現われる。このｄ.ＲＥＦＸは、ｔ３時にＬレベルに変化し、ｔ３時から１ＦＣＬＫ経過後にＨレベルに戻る。
また、Ｙ信号がＨレベル（信号▲４▼の出力時）、信号▲１▼及び▲２▼の反転信号がＨレベルのときのみナンドゲート７３の出力側がＬレベルとなり、それ以外のときにはＨレベルとなるので、ｄ.ＶＡＲＸは図９（ｌ）に示すようにｔ４時に現われる。このｄ.ＶＡＲＸは、信号▲１▼のＬレベル時における信号▲４▼の出現時から１ＦＣＬＫ経過したｔ４時にＬレベルに変化し、ｔ４時から１ＦＣＬＫ経過後にＨレベルに戻る。
また、Ｄ-ＦＦ６９は信号▲１▼の反転信号のアップエッジで信号▲２▼の反転信号を取り込みＱ出力として記憶するとともに、Ｄ-ＦＦ６８のＱ出力がＬレベルとなったときにリセットされるので、ｄ.ＧＥＮＢは図９（ｍ）に示すようにｔ３時にＨレベルに変化し、ｔ４時から１ＦＣＬＫ経過したｔ５時にＬレベルに戻る。すなわち、出力許可期間がｔ３時からｔ５時までの期間、欠落のないＢの場合（図８の場合）より延びる。
【００４７】
（ト）図６の位相比較器２０において、第１、第２Ｄ-ＦＦ８１、８２はｄ.ＲＥＦＸ、ｄ.ＶＡＲＸの出現（Ｌレベルとなったとき）によりリセット、セットされて初期状態に戻る。
また、第４Ｄ-ＦＦ９７は、オアゲート９１を介したＱ３出力のアップエッジでデータ端子のＨレベル電圧を取り込みＱ４出力として記憶するとともに、ｔ５時にリセットされて初期状態に戻る。すなわち、第４Ｄ-ＦＦ９７は、第１Ｄ-ＦＦ８１のＱ１出力がＬレベルであって、且つｄ.ＶＡＲＸの出現で第２Ｄ-ＦＦ８２のＱ２出力がＨレベルに変化したｔ４時から遅延時間Ｔｄ１経過後のｔ５時にリセットされて初期状態に戻る。
前記Ｂの（ト）と同様にして、第１、第２スリーステートバッファ８５、８６から出力するＰｈ１、Ｐｈ２は図９（ｏ）（ｐ）に示すように変化する。すなわち、ｔ２時からｔ３時までの期間Ｔａでは、Ｐｈ１、Ｐｈ２がともにＨレベルとなり、ｔ３時からｔ４時までの期間Ｔｂでは、Ｐｈ１、Ｐｈ２がともにＬレベルとなる。
また、ゲート制御信号（Ｑ４出力）がＨレベルとなる開始時期を従来例のｔ２時より約１クロックＣＬＫ分早めるとともに、終了時期を遅延時間Ｔｄ１だけ遅らせて誤動作を防止できるのも、前記Ｂの場合と同様である。
【００４８】
（チ）完全積分ループフィルタ２１は位相比較器２０から出力するＰｈ１、Ｐｈ２に基づきＲＥＦとＶＡＲの位相差に応じた制御電圧を出力する。すなわち、図９（ｏ）（ｐ）に示すようにＰｈ１、Ｐｈ２がともにＨレベルの期間Ｔａでは発振周波数を減少させるための制御電圧ＥｃをＶＣＯ１４へ出力し、Ｐｈ１、Ｐｈ２がともにＬレベルの期間Ｔｂでは発振周波数を増加させるための制御電圧ＥｃをＶＣＯ１４へ出力する。
期間Ｔａ、Ｔｂはアップダウンカウンタ５５の計数値Ｑｃに依存し、このアップダウンカウンタ５５は欠落時の不安定な状態にあるＶＣＯ１４からのＣＬＫでなく、クロック発生回路２５から出力する安定したＦＣＬＫを計数するので、期間Ｔａと期間Ｔｂはほぼ同一期間とすることができる。このため、ＨＤＸの欠落を補正するためのｄ.ＲＥＦＸによって付加された制御電圧Ｅｃの減少分が、ｄ.ＶＡＲＸによって付加された制御電圧Ｅｃの増加分によって相殺され、ＨＤＸの欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつＶＣＯ１４を使用した場合でも、ＶＣＯ１４の出力側から安定したＣＬＫを供給できる。
また、完全積分ループフィルタ２１において、演算増幅器３０での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにすることができるのも、前記Ｂの場合と同様である。
【００４９】
Ｄ：つぎに、水平同期信号ＨＤＸの欠落が連続した場合（すなわちＲＥＦの欠落が連続した場合）の作用を図５、図６、図９及び図１０を併用して説明する。
一般にＶＡＲ（ＣＬＫに位相同期している）とＦＣＬＫの位相が一致しないので、説明の便宜上、ＶＡＲとＦＣＬＫの位相差が図１０（ｃ）に示すようにα（１ＦＣＬＫ以下の時間）であるとする。
前記Ｃの（チ）では、図９（ｏ）（ｐ）に示すように、Ｐｈ１、Ｐｈ２がともにＨレベルの期間Ｔａと、ともにＬレベルの期間Ｔｂとがほぼ等しいと説明したが、ＶＡＲとＦＣＬＫの位相が一致しない場合、Ｔａ≠Ｔｂとなる。すなわち、欠落補償回路２４においてセレクタ７２がなくて信号▲４▼がナンドゲート７３に入力するようにした場合には、期間Ｔｂは図９（ｇ）（ｍ）に示すように９ＦＣＬＫ分の期間（以下、単にＴｂ（９）と記述する）となり、信号▲３▼がナンドゲート７３に入力するようにした場合には、期間Ｔｂは８ＦＣＬＫ分の期間（以下、単にＴｂ（８）と記述する）となる。一方、期間Ｔａは図９（ｇ）（ｍ）に示すように８ＦＣＬＫ分の期間にαを加えた期間となるので、Ｔｂ（８）＜Ｔａ＜Ｔｂ（９）となる。
【００５０】
（イ）説明の便宜上、ＨＤＸがｎ（例えばｎ＝４）回連続して欠落し、この連続したｎ回の欠落時のＨＷＩＮに対応した信号▲１▼のＨレベル期間が、図１０（ｂ）に示すように、ｔ１時〜ｔ４時、ｔ６時〜ｔ９時、ｔ１１時〜ｔ１４時、…であるとし、図５の欠落補償回路２４におけるＤ-ＦＦ６６のＱ出力である信号▲５▼が図１０（ｇ）に示すようにｔ１時にＨレベルであるとすると、この信号▲５▼はｔ６時にＬレベル、ｔ１１時にＨレベル、…と変化する（すなわち、信号▲１▼の立上り時毎にレベルが変化する）。
【００５１】
（ロ）セレクタ７２は、信号▲５▼のＨ、Ｌレベルに応じて信号▲４▼、▲３▼を選択して出力するので、セレクタ７２のＹ出力は、図１０（ｈ）に示すように、最初の欠落期間では信号▲４▼となり、次ぎの欠落期間では信号▲３▼となり、その次ぎの欠落期間では信号▲４▼となる（図示省略）。
【００５２】
（ハ）前記Ｃの（ヘ）と同様にして、ｄ.ＲＥＦＸは信号▲１▼の立下がるｔ４時、ｔ９時、…に現われ、ｄ.ＶＡＲＸはＹ出力の立下がり時に現われるので、最初の欠落期間ではＴａ＜Ｔｂ（９）となり、次ぎの欠落期間ではＴａ＞Ｔｂ（８）となり、連続した欠落期間毎にＴａとＴｂの大小が入れ替わる。このため、ＨＤＸが連続して欠落した場合でも、Ｔａの累積期間とＴｂの累積期間の差を小さく（例えばＦＣＬＫの半周期以内）に抑えることができる。
【００５３】
（ニ）一方、前記Ｃの（ト）で説明したように、期間ＴａはＶＡＲとｄ.ＲＥＦＸの位相差（進み位相差）に相当し、第１、第２スリーステートバッファ８５、８６から出力するＰｈ１、Ｐｈ２がともにＨレベルとなる期間であり、期間Ｔｂはｄ.ＲＥＦＸとｄ.ＶＡＲＸの位相差（遅れ位相差）に相当し、第１、第２スリーステートバッファ８５、８６から出力するＰｈ１、Ｐｈ２がともにＬレベルとなる期間である。
したがって、完全積分ループフィルタ２１からＶＣＯ１４へ出力する制御電圧Ｅｃは、期間Ｔａでは発振周波数を減少させるための制御電圧となり、期間Ｔｂでは発振周波数を増加させるための制御電圧となり、Ｔａの累積期間とＴｂの累積期間はほぼ等しいので、ＨＤＸの欠落が連続した場合でも、ＨＤＸの欠落を補正するためのｄ.ＲＥＦＸによって付加された制御電圧Ｅｃの減少分が、ｄ.ＶＡＲＸによって付加された制御電圧Ｅｃの増加分によって相殺される。このため、ＨＤＸが連続して欠落した時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつＶＣＯ１４を使用した場合でも、ＶＣＯ１４の出力側から安定したＣＬＫを供給できる。したがって、映像ディジタル処理において処理性能を向上させることができる。
【００５４】
前記実施形態例では、ＨＤＸの欠落が連続したときに補正誤差が累積するのを防止するために、欠落期間計測部にクロック発生回路から出力するクロックを計数するアップダウンカウンタを設け、補正信号発生部にデコーダ、１クロック遅延器及びセレクタを設けた場合について説明したが、本発明はこれに限るものでなく、連続欠落数にリミットを設け、このリミットを越えた場合に位相比較を完全に停止させるようにしたものについても利用することができる。
【００５５】
前記実施形態例では、基準信号と比較信号の位相差が０付近でも位相差と制御電圧の間に良好な直線性が得られるようにするために、ループカウンタがゲートコントロール信号（ＶＡＲＢ）も出力するように構成したが、本発明はこれに限るものでなく、ループカウンタを従来例と同様にＶＣＯから出力するクロックの周波数を１／Ｎに分周し比較信号として位相比較器へフィードバックする構成とし、ゲートコントロール信号の出力を省略した構成のものについても利用することができる。
【００５６】
前記実施形態例では、演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにするために、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成したが、本発明はこれに限るものでなく、位相比較器から出力した信号に応じた制御電圧をＶＣＯへ出力するものに利用することができる。
【００５７】
前記実施形態例では、第１、第２スリーステートバッファの誤動作を防止するために、位相比較器の制御回路に、第１遅延器の出力信号を設定時間Ｔｄ２遅延させて第１、第２及び第３Ｄ-ＦＦのリセット端子へ出力する第２遅延器を設けたが、本発明はこれに限るものでなく、この第２遅延器を省略し、第１遅延器の出力信号を直接第１、第２及び第３Ｄ-ＦＦのリセット端子側へ出力するようにしたものについても利用することができる。
【００５８】
前記実施形態例では、スリーステートバッファに供給される位相情報の後縁のつぶれを防止して特性を向上させるために、制御回路をインバータ、オアゲート、アンドゲート、ナンドゲート、第４Ｄ-ＦＦ及び遅延器で構成した場合について説明したが、本発明はこれに限るものでなく、制御回路を、第１Ｄ-ＦＦのＱ出力の反転信号と第３Ｄ-ＦＦのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御するとともに、第１Ｄ-ＦＦのＱ出力と第２Ｄ-ＦＦのＱ出力の論理積信号に基づいて、第１、第２スリーステートバッファを不活性状態に制御する構成としたものにも利用することができる。
【００５９】
前記実施形態例では、欠落補償回路及び位相比較器の構成を簡単にするために、欠落補償回路を欠落期間計測部と補正信号発生部を主体として構成し、位相比較器を第１、第２、第３Ｄ-ＦＦ、第１、第２スリーステートバッファ及び制御回路で構成した場合について説明したが、本発明はこれに限るものでなく、欠落補償回路が、基準信号の欠落を検出して欠落補正用の第１補正信号と、比較信号と第１補正信号の位相差を相殺するための第２補正信号を出力し、位相比較器が、基準信号と比較信号を比較し位相差に応じた信号と、比較信号と第１補正信号の位相差に応じた信号と、第１補正信号と第２補正信号の位相差に応じた信号とを出力するものについて利用することができる。
【００６０】
【発明の効果】
請求項１の発明は、位相比較器、ループフィルタ、ＶＣＯ及びループカウンタを具備したＰＬＬ回路において、予測窓回路及び欠落補償回路を具備し、予測窓回路が予測窓信号を出力しているときに欠落補償回路が基準信号の欠落を検出すると、欠落補正用の第１補正信号と、比較信号と第１補正信号の位相差相殺用の第２補正信号とを出力し、位相比較器が比較信号と第１補正信号の位相差に応じた信号と、第１補正信号と第２補正信号の位相差に応じた信号とを出力するように構成したので、基準信号の欠落に起因してＶＣＯへ供給される制御電圧の乱れが、第１補正信号と第２補正信号の位相差信号に基づいてＶＣＯへ供給される制御電圧で相殺される。このため、基準信号の欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつＶＣＯを使用した場合でも安定したクロックを供給できる。したがって、映像ディジタル処理において処理性能を向上させることができる。
【００６１】
請求項２の発明は、請求項１の発明において、欠落補償回路を欠落期間計測部と補正信号発生部を主体として構成し、位相比較器を、第１、第２Ｄフリップフロップ、第１、第２スリーステートバッファ及び制御回路で構成したので、欠落補償回路及び位相比較器の構成を簡単にすることができる。
【００６２】
請求項３の発明は、請求項２の発明において、欠落期間計測部にアップダウンカウンタを設け、このアップダウンカウンタが、基準信号の欠落時に不安定になるＶＣＯからのクロックでなくクロック発生回路から出力する安定したクロックを計数するようにしたので、比較信号と第１補正信号の位相差に相当した期間（Ｔａ）と第１補正信号と第２補正信号の位相差に相当した期間（Ｔｂ）とをほぼ等しくして、基準信号が欠落したときの補正誤差を少なくすることができる。
【００６３】
請求項４の発明は、請求項３の発明において、補正信号発生部に、アップダウンカウンタの計数値が設定値になったことをデコードするデコーダと、このデコーダの出力信号をクロック発生回路から出力するクロックの１クロック分遅延させて出力する１クロック遅延器と、予測窓信号の出力毎にデコーダの出力信号と１クロック遅延器の出力信号を交互に選択して出力するセレクタとを設け、このセレクタの出力信号と予想窓信号と基準信号とに基づいて第２補正信号を出力するようにしたので、基準信号の欠落が連続したときに補正誤差が累積するのを防止することができる。
【００６４】
請求項５の発明は、請求項２、３又は４の発明において、ループカウンタを、ＶＣＯから出力するクロックを計数するカウンタと、このカウンタの計数値が設定値Ｎと一致したときにクロックの周波数を１／Ｎに分周した比較信号を出力するとともに、この比較信号をカウンタのリセット端子に出力する第１一致回路と、カウンタの計数値が設定値（Ｎ−１）と一致したときにクロックの周波数を１／Ｎに分周したゲートコントロール信号を出力する第２一致回路とで構成し、位相比較器に、ゲートコントロール信号をクロック端子入力としＨレベル電圧をデータ端子入力とする第３Ｄフリップフロップを設け、制御回路によって、第１ＤフリップフロップのＱ出力の反転信号と第３ＤフリップフロップのＱ出力との論理和信号に基づいて第１、第２スリーステートバッファを活性状態に制御するようにしたので、スリーステートバッファに供給される位相情報の前縁の欠けを防止して、基準信号と比較信号の位相差が０付近の場合でも位相差と制御電圧の間に良好な直線性を保持することができる。
【００６５】
請求項６の発明は、請求項２、３又は４の発明において、制御回路を、第１ＤフリップフロップのＱ出力を反転するインバータと、このインバータの出力信号をクロック端子入力としＨレベル電圧をデータ端子入力とし、Ｑ出力を第１、第２スリーステートバッファのゲート信号とする第４Ｄフリップフロップと、インバータの出力信号と第２ＤフリップフロップのＱ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Ｔｄ１遅延させて第４Ｄフリップフロップのリセット端子側へ出力する第１遅延器とで構成したので、スリーステートバッファに供給される位相情報の後縁のつぶれを防止して性能の向上を図ることができる。
【００６６】
請求項７の発明は、請求項５の発明において、制御回路を、インバータ、オアゲート、第４Ｄフリップフロップ、ナンドゲート及び第１遅延器で構成したので、スリーステートバッファに供給される位相情報の後縁のつぶれを防止して性能の向上を図ることができる。
【００６７】
請求項８の発明は、請求項６の発明において、制御回路に、第１遅延器の出力信号を設定時間Ｔｄ２遅延させて第１Ｄフリップフロップのリセット端子へ出力するとともに、アンドゲートを介して第２Ｄフリップフロップのリセット端子へ出力する第２遅延器を設け、アンドゲートの他方の入力側に第１補正信号を入力するようにしたので、第１、第２スリーステートバッファの誤動作を防止することができる。
【００６８】
請求項９の発明は、請求項７の発明において、制御回路に、第１遅延器の出力信号を設定時間Ｔｄ２遅延させて第１及び第３Ｄフリップフロップのリセット端子へ出力するとともに、アンドゲートを介して第２Ｄフリップフロップのリセット端子へ出力する第２遅延器を設け、アンドゲートの他方の入力側に第１補正信号を入力するようにしたので、第１、第２スリーステートバッファの誤動作を防止することができる。
【００６９】
請求項１０、１１及び１２の発明は、請求項２、３、４、５、６、７、８又は９の発明において、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第１位相差信号及び第２位相差信号を入力し、他方の入力側にＨレベル基準電圧とＬレベル基準電圧の分圧電圧を入力し、第１位相差信号と第２位相差信号がともにＨレベル又はＬレベルのときには発振周波数を減少又は増加させるための制御電圧をＶＣＯへ出力し、第１位相差信号と第２位相差信号の一方がＨレベル、他方がＬレベル、又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧をＶＣＯへ出力するようにしたので、演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにすることができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ回路の一実施形態例を示すブロック図である。
【図２】図１中の完全積分ループフィルタの回路図である。
【図３】図１中のループカウンタの説明図で、（Ａ）はブロック図、（Ｂ）は（Ａ）の作用を説明するタイミングチャートである。
【図４】図１中の予想窓回路のブロック図である。
【図５】図１中の欠落補償回路のブロック図である。
【図６】図１中の位相比較器を示すブロック図である。
【図７】図４の予想窓回路の作用を説明するタイミングチャートである。
【図８】基準信号（ＲＥＦ）が欠落していない場合（すなわち、ＨＤＸが欠落していない場合）における本発明の作用を説明するタイミングチャートである。
【図９】基準信号（ＲＥＦ）が欠落した場合（すなわち、ＨＤＸが欠落した場合）における本発明の作用を説明するタイミングチャートである。
【図１０】基準信号（ＲＥＦ）の欠落が連続した場合（すなわち、ＨＤＸの欠落が連続した場合）における本発明の作用を説明するタイミングチャートである。
【図１１】従来例のＰＬＬ回路を示すブロック図である。
【符号の説明】
１０ａ…入力端子、  １３…出力端子、  １４…ＶＣＯ（電圧制御発振器）、２０…位相比較器、  ２１…完全積分ループフィルタ、  ２２…ループカウンタ、  ２３…予想窓回路、  ２４…欠落補償回路、  ２５…クロック発生回路、２６、５６、９０…インバータ、  ３０…演算増幅器、  ３１…カウンタ、  ３２…第１一致回路、  ３３…第２一致回路、  ３５、３６…加算器、  ３７…一致回路、  ３８、３９、５３、５４、６１〜７０…Ｄ-ＦＦ（Ｄフリップフロップ）、  ４０…カウンタ、  ４１、７３、７４、９２…ナンドゲート、  ５０…欠落期間計測部、  ５１…補正信号発生部、  ５２…位相比較期間信号発生部、  ５５…アップダウンカウンタ、  ７１…デコーダ、  ７２…セレクタ、  ８１…第１Ｄ-ＦＦ、  ８２…第２Ｄ-ＦＦ、  ８３…第３Ｄ-ＦＦ、  ８４…制御回路、  ８５…第１スリーステートバッファ、  ８６…第２スリーステートバッファ、  ８７…第３スリーステートバッファ、  ８８…第４スリーステートバッファ、  ８９、９５…アンドゲート、  ９１…オアゲート、  ９３…第１遅延器、  ９６…第２遅延器、  ９７…第４Ｄ-ＦＦ、  Ｃ１〜Ｃ３…コンデンサ、  ＣＬＫ…ＶＣＯ１４から出力するクロック、  ＤＷ…検出窓幅、  ｄ.ＧＥＮＢ…第３補正信号、  ｄ.ＲＥＦＸ…第１補正信号、  ｄ.ＶＡＲＸ…第２補正信号、  ＦＣＬＫ…クロック発生回路２５から出力するクロック、  ＧＥＮＢ…位相比較期間信号、  ＨＤＸ…水平同期信号、  ＨＣＮＴ…ループカウンタ２２の計数値、  Ｈｒ…Ｈレベル基準電圧、  ＨＷＩＮ…予想窓信号、  Ｌｒ…Ｌレベル基準電圧、  Ｐｈ１…位相比較器２０から出力する第１位相差信号、  Ｐｈ２…位相比較器２０から出力する第２の位相差信号、  Ｑ１〜Ｑ４…第１〜第４のＤ-ＦＦのＱ出力、  Ｑｃ…アップダウンカウンタ５５の計数値、  Ｒ１〜Ｒ５…抵抗、  ＲＥＦ…基準信号（ＨＤＸを反転した信号）、  Ｔａ…比較信号と第１補正信号の位相差に相当した期間（Ｐｈ１、Ｐｈ２がともにＨレベルとなる期間）、  Ｔｂ、Ｔｂ（８）、Ｔｂ（９）…第１補正信号と第２補正信号の位相差に相当した期間（Ｐｈ１、Ｐｈ２がともにＬレベルとなる期間）、  Ｔｄ１、Ｔｄ２…遅延時間、  ＶＡＲ…比較信号、  ＶＡＲＢ…ゲートコントロール信号、  Ｈｉ-Ｚ…ハイインピーダンス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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