(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に素子分離膜を形成する工程と、前記素子分離膜に取り囲まれた素子領域上にゲート絶縁膜を介してフローティングゲート電極を形成する工程と、前記素子領域に前記フローティングゲート電極をマスクにして第２導電型の不純物を注入し、前記不純物を熱拡散させ、ソース・ドレイン拡散層を形成する工程と、前記フローティングゲート電極を完全に覆う層間絶縁膜を形成する工程と、一度のエッチングにより、前記フローティングゲート電極の上面並びに前記フローティングゲート電極のすべての側面の少なくとも上部を露出させるような溝を前記層間絶縁膜に形成する工程と、少なくとも露出させた前記フローティングゲート電極の上面及び側面にインター絶縁膜を形成する工程と、前記溝内に、前記インター絶縁膜を介して前記フローティングゲート電極の上面及び側面を覆うコントロールゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記溝は、その底面の位置が、前記フロ−ティングゲ−ト電極の底面の位置よりも高くなるように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記コントロ−ルゲ−ト電極は、前記層間絶縁膜上に前記溝を完全に満たす導電膜を形成した後、ＣＭＰ法により前記導電膜を研磨することにより形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板と、前記半導体基板に形成される素子分離膜と、前記素子分離膜に取り囲まれた素子領域に形成されるソ−ス・ドレイン拡散層と、前記ソ−ス・ドレイン拡散層間のチャネル領域上にゲ−ト絶縁膜を介して形成されるフロ−ティングゲ−ト電極と、前記フロ−ティングゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極のすべての側面の上部を覆い、前記フロ−ティングゲ−ト電極の側面の下部を覆わないコントロ−ルゲ−ト電極と、前記フロ−ティングゲ−ト電極と前記コントロ−ルゲ−ト電極の間に形成されるインタ−絶縁膜と、前記コントロールゲート電極で覆われない前記フロ−ティングゲ−ト電極の側面の下部を覆い、異なる複数の膜から構成され、前記ゲート絶縁膜よりも厚く形成される第１絶縁膜と、前記第１絶縁膜上に、その上面が前記フローティングゲート電極の上面と一致するように形成される、前記第１絶縁膜の最上層に対してエッチング選択比を有する第２絶縁膜と、前記第２絶縁膜上に形成される第３絶縁膜とを具備し、前記インター絶縁膜は、前記コントロールゲート電極と前記第１絶縁膜の間にも連続して形成されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、
前記第１絶縁膜の最下層は、シリコン酸化膜から構成され、前記フローティングゲート電極の下面側のエッジ部が酸化されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項４記載の不揮発性半導体記憶装置において、
前記第１絶縁膜の最上層は、シリコン窒化膜から構成され、前記第２絶縁膜は、シリコン酸化膜から構成されることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項４記載の不揮発性半導体記憶装置において、
前記コントロ−ルゲ−ト電極上に形成される低抵抗材料を具備し、前記低抵抗材料の上面と前記第３絶縁膜の上面は、平坦で、かつ、互いに一致していることを特徴とする不揮発性半導体記憶装置。
【請求項８】
第１導電型の半導体基板に素子分離膜を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上にこの第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を形成する工程と、前記素子分離膜に取り囲まれた素子領域上の前記第１及び第２絶縁膜に開口を形成する工程と、前記開口の底面に少なくとも前記第１絶縁膜よりも薄いゲ−ト絶縁膜を形成する工程と、前記開口内のみにフロ−ティングゲ−ト電極を形成する工程と、前記第２絶縁膜上及び前記フロ−ティングゲ−ト電極上に第３絶縁膜を形成する工程と、底面が前記第１絶縁膜の上面に一致し、前記フロ−ティングゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極のすべての側面の上部を露出させるような溝を前記第２及び第３絶縁膜に形成する工程と、少なくとも露出させた前記フロ−ティングゲ−ト電極の上面及び側面の上部にインタ−絶縁膜を形成する工程と、前記溝内に、前記インター絶縁膜を介して前記フローティングゲート電極の上面及び側面の上部を覆うコントロ−ルゲ−ト電極を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８記載の不揮発性半導体記憶装置の製造方法において、
前記第１絶縁膜は、シリコン窒化膜であり、前記第２絶縁膜は、シリコン酸化膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項８記載の不揮発性半導体記憶装置の製造方法において、
前記第１絶縁膜を、少なくとも最下層のシリコン酸化膜を含む複数の膜から構成し、前記フロ−ティングゲ−ト電極の下面側のエッジ部を酸化することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項８記載の不揮発性半導体記憶装置の製造方法において、
前記第１絶縁膜を形成する前に、第２導電型の不純物を含む第４絶縁膜を形成しておき、前記開口は、前記第４絶縁膜にも設けられ、ソ−ス・ドレイン拡散層は、前記開口を形成した後の熱工程により、前記第４絶縁膜から前記半導体基板へ前記不純物を拡散させることにより形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項８記載の不揮発性半導体記憶装置の製造方法において、
前記フロ−ティングゲ−ト電極は、前記第２絶縁膜上に前記開口を完全に満たす導電膜を形成した後、ＣＭＰ法により前記導電膜を研磨することにより形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項８記載の不揮発性半導体記憶装置の製造方法において、
前記コントロ−ルゲ−ト電極は、前記第３絶縁膜上に前記溝を完全に満たす導電膜を形成した後、ＣＭＰ法により前記導電膜を研磨することにより形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１３記載の不揮発性半導体記憶装置の製造方法において、
前記コントロ−ルゲ−ト電極は、その上面が前記第３絶縁膜の上面よりも低い位置に存在するように前記溝内に形成され、
前記溝内の前記コントロールゲート電極上の部分を満たすような低抵抗材料を前記溝内のみに形成する工程をさらに備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるフラッシュメモリなどの不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４０は、従来の不揮発性半導体記憶装置のメモリセルの平面パタ−ンを示すものである。また、図４１は、図４０のＸＬＩ−ＸＬＩ線に沿う断面図、図４２は、図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図である。
【０００３】
ｐ型の半導体基板１．１には、素子分離用の狭い溝が形成され、その溝内には、絶縁膜１．２が満たされている（ＳＴＩ構造、ＳＴＩ＝ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）。
【０００４】
絶縁膜１．２に取り囲まれた素子領域には、ｎ型のソ−ス・ドレイン拡散層１．７が形成されている。ソ−ス・ドレイン拡散層１．７の間のチャネル領域上には、ゲ−ト絶縁膜１．４を介してフロ−ティングゲ−ト電極１．３が形成されている。ゲ−ト絶縁膜１．４は、フロ−ティングゲ−ト電極１．３から半導体基板１．１又はソ−ス・ドレイン拡散層１．７への電荷（電子）の移動経路としてのトンネル絶縁膜としても機能している。
【０００５】
フロ−ティングゲ−ト電極１．３の表面には、インタ−ポリ絶縁膜１．５が形成されている。インタ−ポリ絶縁膜１．５は、フロ−ティングゲ−ト電極（例えば、ポリシリコン）１．３の酸化により形成される酸化膜を含んでいる。インタ−ポリ絶縁膜１．５上には、コントロ−ルゲ−ト電極（ワ−ド線）１．６が形成されている。
【０００６】
上記不揮発性半導体記憶装置のメモリセルにおいては、フロ−ティングゲ−ト電極１．３中の電荷（電子）の量に基づいて、情報（“１”又は“０”）を記憶している。例えば、コントロ−ルゲ−ト電極１．６に所定の電位を印加したとき、フロ−ティングゲ−ト電極１．３中に電荷が蓄えられている状態（例えば、“１”）では、メモリセル（トランジスタ）の閾値電圧は高く、メモリセルはオンしないのに対し、フロ−ティングゲ−ト電極１．３中に電荷が蓄えられていない状態（例えば、“０”）では、メモリセル（トランジスタ）の閾値電圧は低く、メモリセルは、オンする。
【０００７】
また、デ−タの書き換え、つまり、フロ−ティングゲ−ト電極１．３に電荷を蓄積したり、フロ−ティングゲ−ト電極１．３から電荷を引き抜いたりするためには、フロ−ティングゲ−ト電極１．３の電位を変えることが必要である。
【０００８】
フロ−ティングゲ−ト電極１．３の電位は、コントロ−ルゲ−ト電極１．６に印加する電位や、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６の間の静電容量などにより決定される。
【０００９】
コントロ−ルゲ−ト電極１．６の電位に関し、なるべく小さな値で、フロ−ティングゲ−ト電極１．３の電位を上げることできるようにするためには、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６の間の静電容量は、できるだけ大きく設定するのがよい。
【００１０】
そこで、従来のメモリセルでは、コントロ−ルゲ−ト電極１．６は、フロ−ティングゲ−ト電極１．３の上面に加え、コントロ−ルゲ−ト電極（ワ−ド線）１．６が延長する方向（ロウ方向）におけるフロ−ティングゲ−ト電極１．３の２つの側面をも覆うように配置されている。
【００１１】
即ち、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６が対向する領域を増やして、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６の間の静電容量の増加を図っている。
【００１２】
図４３は、従来の不揮発性半導体記憶装置の製造方法の一工程を示すものである。なお、図４４は、図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図、図４５は、図４３のＸＬＶ−ＸＬＶ線に沿う断面図である。
【００１３】
まず、ｐ型の半導体基板１．１に溝を形成し、この溝内に絶縁膜を満たすことにより、ＳＴＩ構造の素子分離絶縁膜１．２を形成する。素子領域１．９は、この素子分離絶縁膜１．２に取り囲まれることになる。素子領域１．９上には、シリコン酸化膜１．４Ａが形成される。
【００１４】
次に、ＣＶＤ法により、半導体基板１．１上の全面に、ポリシリコン膜１．３Ａを形成する。このポリシリコン膜１．３Ａには、ポリシリコン膜１．３Ａの形成時又は形成後に、ｎ型の不純物が導入される。
【００１５】
この後、素子分離絶縁膜１．２上のポリシリコン膜１．３Ａの所定部分にスリット状の開口１．８を形成する。
【００１６】
次に、熱酸化法により、ポリシリコン膜１．３Ａの上面及び開口１．８内におけるポリシリコン膜１．３Ａの側面に、それぞれシリコン酸化膜１．５Ａを形成する。
【００１７】
この後、ＣＶＤ法により、シリコン酸化膜１．５Ａ上及び開口１．８内の素子分離絶縁膜１．２上に、ポリシリコン膜１．６Ａを形成する。このポリシリコン膜１．６Ａには、ポリシリコン膜１．６Ａの形成時又は形成後に、ｎ型の不純物が導入される。
【００１８】
次に、フォトリソグラフィ技術により、開口１．８を跨ぐようなライン状のレジスト膜２．０を形成する。このレジスト膜２．０をマスクにして、ポリシリコン膜１．６Ａ、シリコン酸化膜１．５Ａ、ポリシリコン膜１．３Ａ、及びシリコン酸化膜１．４Ａを、順次、エッチングすると、フロ−ティングゲ−ト電極及びコントロ−ルゲ−ト電極が形成される。
【００１９】
次に、フロ−ティングゲ−ト電極及びコントロ−ルゲ−ト電極をマスクにして、セルフアラインにより、素子領域中にｎ型の不純物を導入すると、ソ−ス・ドレイン拡散層が形成される。
【００２０】
以上の工程により、不揮発性半導体記憶装置のメモリセルが完成する。
【００２１】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置のメモリセルでは、図４２に示すように、ビット線が延長する方向（カラム方向）におけるフロ−ティングゲ−ト電極１．３の側面は、コントロ−ルゲ−ト電極１．６により覆われていない。
【００２２】
これは、上述の製造方法にも示すように、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６を同時に形成しているためである。
【００２３】
従って、従来では、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６の間における静電容量を十分に上げることができない欠点がある。
【００２４】
また、従来の製造方法によれば、図４６に示すように、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６を形成した後に、熱酸化法により、ソ−ス・ドレイン拡散層１．７方向におけるフロ−ティングゲ−ト電極１．３の側面とコントロ−ルゲ−ト電極１．６の上面及び側面に、それぞれシリコン酸化膜２．１が形成される。
【００２５】
この時、フロ−ティングゲ−ト電極１．３の上面側のエッジ部分及びコントロ−ルゲ−ト電極１．６の下面側のエッジ部分は、それぞれバ−ズビ−ク状に酸化される。
【００２６】
しかし、これらエッジ部分の酸化は、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極１．６の間における静電容量の減少やばらつきなどが生じるため、防止したい。
【００２７】
一方、フロ−ティングゲ−ト電極１．３の下面側のエッジ部分は、フロ−ティングゲ−ト電極１．３とソ−ス・ドレイン拡散層１．７の間における耐圧を向上させるため、素子のサイズによっては、積極的に酸化したい場合もある。
【００２８】
本発明は、上記欠点を解決すべくなされたもので、その目的は、フロ−ティングゲ−ト電極とコントロ−ルゲ−ト電極の間における静電容量の増加と安定性を図れる不揮発性半導体記憶装置及びその製造方法を提供することである。
【００２９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板に素子分離膜を形成する工程と、前記素子分離膜に取り囲まれた素子領域上にゲート絶縁膜を介してフローティングゲート電極を形成する工程と、前記素子領域に前記フローティングゲート電極をマスクにして第２導電型の不純物を注入し、前記不純物を熱拡散させ、ソース・ドレイン拡散層を形成する工程と、前記フローティングゲート電極を完全に覆う層間絶縁膜を形成する工程と、一度のエッチングにより、前記フローティングゲート電極の上面並びに前記フローティングゲート電極のすべての側面の少なくとも上部を露出させるような溝を前記層間絶縁膜に形成する工程と、少なくとも露出させた前記フローティングゲート電極の上面及び側面にインター絶縁膜を形成する工程と、前記溝内に、前記インター絶縁膜を介して前記フローティングゲート電極の上面及び側面を覆うコントロールゲート電極を形成する工程とを備える。
【００３６】
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成される素子分離膜と、前記素子分離膜に取り囲まれた素子領域に形成されるソ−ス・ドレイン拡散層と、前記ソ−ス・ドレイン拡散層間のチャネル領域上にゲ−ト絶縁膜を介して形成されるフロ−ティングゲ−ト電極と、前記フロ−ティングゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極のすべての側面の上部を覆い、前記フロ−ティングゲ−ト電極の側面の下部を覆わないコントロ−ルゲ−ト電極と、前記フロ−ティングゲ−ト電極と前記コントロ−ルゲ−ト電極の間に形成されるインタ−絶縁膜と、前記コントロールゲート電極で覆われない前記フロ−ティングゲ−ト電極の側面の下部を覆い、異なる複数の膜から構成され、前記ゲート絶縁膜よりも厚く形成される第１絶縁膜と、前記第１絶縁膜上に、その上面が前記フローティングゲート電極の上面と一致するように形成される、前記第１絶縁膜の最上層に対してエッチング選択比を有する第２絶縁膜と、前記第２絶縁膜上に形成される第３絶縁膜とを備え、前記インター絶縁膜は、前記コントロールゲート電極と前記第１絶縁膜の間にも連続して形成される。
【００４２】
本発明の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板に素子分離膜を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上にこの第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を形成する工程と、前記素子分離膜に取り囲まれた素子領域上の前記第１及び第２絶縁膜に開口を形成する工程と、前記開口の底面に少なくとも前記第１絶縁膜よりも薄いゲ−ト絶縁膜を形成する工程と、前記開口内のみにフロ−ティングゲ−ト電極を形成する工程と、前記第２絶縁膜上及び前記フロ−ティングゲ−ト電極上に第３絶縁膜を形成する工程と、底面が前記第１絶縁膜の上面に一致し、前記フロ−ティングゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極のすべての側面の上部を露出させるような溝を前記第２及び第３絶縁膜に形成する工程と、少なくとも露出させた前記フロ−ティングゲ−ト電極の上面及び側面の上部にインタ−絶縁膜を形成する工程と、前記溝内に、前記インター絶縁膜を介して前記フローティングゲート電極の上面及び側面の上部を覆うコントロ−ルゲ−ト電極を形成する工程とを備える。
【００４９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体記憶装置及びその製造方法について詳細に説明する。
【００５０】
図１は、本発明の第１実施の形態に関わる不揮発性半導体記憶装置を示すものである。なお、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００５１】
ｐ型の半導体基板３．１には、素子分離用の狭い溝が形成され、その溝内には、絶縁膜３．２が満たされている（ＳＴＩ構造）。
【００５２】
絶縁膜３．２に取り囲まれた素子領域には、ｎ型のソ−ス・ドレイン拡散層３．７が形成されている。ソ−ス・ドレイン拡散層３．７の間のチャネル領域上には、ゲ−ト絶縁膜３．４を介してフロ−ティングゲ−ト電極３．３が形成されている。ゲ−ト絶縁膜３．４は、フロ−ティングゲ−ト電極３．３から半導体基板３．１又はソ−ス・ドレイン拡散層３．７への電荷（電子）の移動経路としてのトンネル絶縁膜としても機能している。
【００５３】
フロ−ティングゲ−ト電極３．３の表面には、インタ−ポリ絶縁膜３．５が形成されている。インタ−ポリ絶縁膜３．５上には、フロ−ティングゲ−ト電極３．３の上面及び側面を覆うコントロ−ルゲ−ト電極（ワ−ド線）３．６が形成されている。
【００５４】
但し、フロ−ティングゲ−ト電極３．３の側面の下部は、コントロ−ルゲ−ト電極３．６により覆われておらず、層間絶縁膜３．８により覆われている。
【００５５】
上記不揮発性半導体記憶装置のメモリセルの特徴は、第一に、コントロ−ルゲ−ト電極３．６が延長する方向（ロウ方向）におけるフロ−ティングゲ−ト電極３．３の２つの側面と、ビット線が延長する方向（カラム方向）におけるフロ−ティングゲ−ト電極３．３の２つの側面が、それぞれコントロ−ルゲ−ト電極３．６により覆われている点にある。
【００５６】
即ち、本発明によれば、従来のメモリセルに比べ、フロ−ティングゲ−ト電極３．３とコントロ−ルゲ−ト電極３．６が対向する領域を増やすことができ、フロ−ティングゲ−ト電極３．３とコントロ−ルゲ−ト電極３．６の間の静電容量の増加を図ることができる。
【００５７】
第二に、フロ−ティングゲ−ト電極３．３の側面の下部が、コントロ−ルゲ−ト電極３．６により覆われておらず、層間絶縁膜３．８により覆われている点にある。
【００５８】
即ち、フロ−ティングゲ−ト電極３．３の側面の下部を層間絶縁膜３．８で覆うことにより、コントロ−ルゲ−ト電極３．６とソ−ス・ドレイン拡散層３．７の間には、この厚い層間絶縁膜３．８が存在することになり、コントロ−ルゲ−ト電極３．６とソ−ス・ドレイン拡散層３．７の間における耐圧を向上させることができる。
【００５９】
また、フロ−ティングゲ−ト電極３．３の上面側のエッジ部分は、コントロ−ルゲ−ト電極３．６により覆われているため、酸化されることなく、フロ−ティングゲ−ト電極３．３とコントロ−ルゲ−ト電極３．６の間の容量のばらつきを防止できる。
【００６０】
さらに、層間絶縁膜３．８が、シリコン酸化膜や酸素を透過するような膜から構成されていれば、フロ−ティングゲ−ト電極３．３の下面側のエッジ部分を、必要に応じて酸化することもできる。
【００６１】
第三に、コントロ−ルゲ−ト電極３．６の上面が平坦である点にある。即ち、コントロ−ルゲ−ト電極３．６の上面を平坦にすることにより、配線層の多層化や歩留りの向上に貢献できる。
【００６２】
次に、図１乃至図３の不揮発性半導体記憶装置の製造方法について説明する。
【００６３】
まず、図４乃至図６に示すように、ｐ型の半導体基板４．１に溝を形成し、この溝内に絶縁膜を満たすことにより、ＳＴＩ構造の素子分離絶縁膜４．２を形成する。素子領域４．０は、この素子分離絶縁膜４．２に取り囲まれることになる。素子領域４．０上には、シリコン酸化膜４．４が形成される。
【００６４】
また、ＣＶＤ法により、半導体基板４．１上の全面に、ポリシリコン膜を形成する。このポリシリコン膜には、当該ポリシリコン膜の形成時又は形成後に、ｎ型の不純物が導入される。この後、ポリシリコン膜を加工し、フロ−ティングゲ−ト電極４．３を形成する。
【００６５】
また、フロ−ティングゲ−ト電極４．３をマスクにして、イオン注入法により、半導体基板４．１の素子領域４．０にｎ型の不純物を注入し、ソ−ス・ドレイン拡散層４．７を形成する。なお、ソ−ス・ドレイン拡散層４．７は、熱拡散（例えば、ポリシリコン膜から半導体基板へのｎ型の不純物の拡散など）により形成してもよい。
【００６６】
この後、ＣＶＤ法により、半導体基板４．１上に、フロ−ティングゲ−ト電極４．３を完全に覆う層間絶縁膜（例えば、シリコン酸化膜）４．９を形成する。また、フォトリソグラフィ技術によりレジストパタ−ンを形成し、このレジストパタ−ンをマスクに層間絶縁膜４．９をエッチングし、ロウ方向に長く、ロウ方向の複数のフロ−ティングゲ−ト電極４．３を跨ぐような溝４．８を形成する。
【００６７】
なお、層間絶縁膜４．９のエッチングに際しては、溝４．８の底部が半導体基板４．１の表面又は素子分離絶縁膜４．２の表面に達しないようにすることが条件である。即ち、溝４．８の底部は、少なくともフロ−ティングゲ−ト電極４．３の下面よりも高い位置に存在していることが必要である。
【００６８】
また、溝４．８の幅は、カラム方向におけるフロ−ティングゲ−ト電極４．３の幅よりも広いことが条件である。
【００６９】
これらの条件を満たすことにり、溝４．８内において、フロ−ティングゲ−ト電極４．３の上面及びフロ−ティングゲ−ト電極４．３の側面の上部がそれぞれ露出することになる。
【００７０】
この後、層間絶縁膜４．９上及びフロ−ティングゲ−ト電極４．３上に、インタ−ポリ絶縁膜４．５を形成する。インタ−ポリ絶縁膜４．５は、例えば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねたものから構成される。
【００７１】
次に、図７乃至図９に示すように、ＣＶＤ法により、インタ−ポリ絶縁膜４．５上にポリシリコン膜４．６Ａを形成する。このポリシリコン膜４．６Ａには、当該ポリシリコン膜４．６Ａの形成時又は形成後に、ｎ型の不純物が導入される。
【００７２】
次に、図１０乃至図１２に示すように、ＣＭＰ（化学的機械的研磨）法により、ポリシリコン膜を研磨し、このポリシリコン膜を溝４．８内のみに残存させる。その結果、溝４．８内には、上面が平坦なコントロ−ルゲ−ト電極４．６が形成される。
【００７３】
なお、ＣＭＰ終了後には、コントロ−ルゲ−ト電極４．６の上面の位置は、層間絶縁膜４．９の上面の位置とほぼ一致することになる。
【００７４】
以上の工程により、不揮発性半導体記憶装置のメモリセルが完成する。
【００７５】
図１３は、本発明の第２実施の形態に関わる不揮発性半導体記憶装置を示すものである。なお、図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図、図１５は、図１３のＸＶ−ＸＶ線に沿う断面図である。
【００７６】
ｐ型の半導体基板５．１には、素子分離用の狭い溝が形成され、その溝内には、絶縁膜５．２が満たされている（ＳＴＩ構造）。
【００７７】
絶縁膜５．２に取り囲まれた素子領域５．０には、ｎ型のソ−ス・ドレイン拡散層５．７が形成されている。ソ−ス・ドレイン拡散層５．７上には、ソ−ス・ドレイン拡散層５．７を形成するための不純物を含む絶縁膜５．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが形成されている。
【００７８】
但し、この絶縁膜５．８は、熱拡散によりソ−ス・ドレイン拡散層５．７を形成する場合に必要なものであり、例えば、イオン注入法などによりソ−ス・ドレイン拡散層５．７を形成する場合には存在しなくてもよい。
【００７９】
ソ−ス・ドレイン拡散層５．７の間のチャネル領域上には、ゲ−ト絶縁膜５．４を介してフロ−ティングゲ−ト電極５．３が形成されている。ゲ−ト絶縁膜５．４は、フロ−ティングゲ−ト電極５．３から半導体基板５．１又はソ−ス・ドレイン拡散層５．７への電荷（電子）の移動経路としてのトンネル絶縁膜としても機能している。
【００８０】
フロ−ティングゲ−ト電極５．３の表面には、インタ−ポリ絶縁膜５．５が形成されている。インタ−ポリ絶縁膜５．５上には、フロ−ティングゲ−ト電極５．３の上面及び側面を覆うコントロ−ルゲ−ト電極（ワ−ド線）５．６が形成されている。
【００８１】
但し、フロ−ティングゲ−ト電極５．３の側面の下部は、コントロ−ルゲ−ト電極５．６により覆われておらず、絶縁膜５．９により覆われている。この絶縁膜５．９は、エッチング（ＲＩＥ）時におけるエッチングストッパとして機能するような膜、例えばシリコン窒化膜が用いられる。
【００８２】
絶縁膜５．９上には、コントロ−ルゲ−ト電極５．６の側面を覆うような絶縁膜（例えば、シリコン酸化膜）６．０，６．１が形成されている。
【００８３】
上記不揮発性半導体記憶装置のメモリセルの特徴は、第一に、コントロ−ルゲ−ト電極５．６が延長する方向（ロウ方向）におけるフロ−ティングゲ−ト電極５．３の２つの側面と、ビット線が延長する方向（カラム方向）におけるフロ−ティングゲ−ト電極５．３の２つの側面が、それぞれコントロ−ルゲ−ト電極５．６により覆われている点にある。
【００８４】
即ち、本発明によれば、従来のメモリセルに比べ、フロ−ティングゲ−ト電極５．３とコントロ−ルゲ−ト電極５．６が対向する領域を増やすことができ、フロ−ティングゲ−ト電極５．３とコントロ−ルゲ−ト電極５．６の間の静電容量の増加を図ることができる。
【００８５】
第二に、フロ−ティングゲ−ト電極５．３の側面の下部が、コントロ−ルゲ−ト電極５．６により覆われておらず、絶縁膜５．９により覆われている点にある。この絶縁膜５．９は、エッチング（ＲＩＥ）時におけるエッチングストッパとしての機能を有するものである。
【００８６】
この絶縁膜５．９を設けることにより、さらに以下の効果が得られる。
【００８７】
コントロ−ルゲ−ト電極５．６とソ−ス・ドレイン拡散層５．７の間には、絶縁膜５．９が存在することになるため、コントロ−ルゲ−ト電極５．６とソ−ス・ドレイン拡散層５．７の間における耐圧を向上させることができる。
【００８８】
フロ−ティングゲ−ト電極５．３の上面側のエッジ部分は、コントロ−ルゲ−ト電極５．６により覆われているため、酸化されることなく、フロ−ティングゲ−ト電極５．３とコントロ−ルゲ−ト電極５．６の間の容量のばらつきを防止できる。
【００８９】
絶縁膜５．９が、シリコン酸化膜や酸素を透過するような膜から構成されていれば、フロ−ティングゲ−ト電極５．３の下面側のエッジ部分を、必要に応じて酸化することもできる。
【００９０】
第三に、コントロ−ルゲ−ト電極５．６の上面が平坦である点にある。即ち、コントロ−ルゲ−ト電極５．６の上面を平坦にすることにより、配線層の多層化や歩留りの向上に貢献できる。
【００９１】
次に、図１３乃至図１５の不揮発性半導体記憶装置の製造方法について説明する。
【００９２】
まず、図１６乃至図１８に示すように、ｐ型の半導体基板７．１に溝を形成し、この溝内に絶縁膜を満たすことにより、ＳＴＩ構造の素子分離絶縁膜７．２を形成する。素子領域７．０は、この素子分離絶縁膜７．２に取り囲まれることになる。
【００９３】
また、ＣＶＤ法により、半導体基板７．１上の全面に、ｎ型の不純物を含むシリコン酸化膜７．８、例えばＰＳＧ膜や、ＡｓＳＧ膜などを形成する。また、ＣＶＤ法により、シリコン酸化膜７．８上には、シリコン窒化膜７．９及びシリコン酸化膜８．０をそれぞれ形成する。
【００９４】
また、フォトリソグラフィ技術によりレジストパタ−ンを形成し、このレジストパタ−ンをマスクにして、シリコン酸化膜８．０、シリコン窒化膜７．９及びシリコン酸化膜７．８を、順次、エッチングし、素子領域７．０上に開口を形成する。
【００９５】
この後、熱酸化法により、開口の底部の半導体基板７．１上に、シリコン酸化膜（トンネル酸化膜）７．４を形成する。また、シリコン酸化膜８．０上に、開口を完全に満たすようなポリシリコン膜を形成する。このポリシリコン膜には、当該ポリシリコン膜の形成時又は形成後に、ｎ型の不純物が導入される。
【００９６】
ＣＭＰ（化学的機械的研磨）法により、ポリシリコン膜を研磨し、開口内のみにポリシリコン膜を残存させ、フロ−ティングゲ−ト電極７．３を形成する。
【００９７】
また、ＣＶＤ法により、フロ−ティングゲ−ト電極７．３上及びシリコン酸化膜８．０上に、シリコン酸化膜８．１を形成する。
【００９８】
なお、ソ−ス・ドレイン拡散層７．７は、シリコン酸化膜７．８を形成した後、製造工程の終了前に行われる熱工程において、シリコン酸化膜７．８から半導体基板７．１中へ不純物を拡散させることにより形成される。この熱工程は、ソ−ス・ドレイン拡散層５．７を形成する目的のための工程であってもよいし、又、別の目的のための工程であってもよい。
【００９９】
次に、図１９乃至図２１に示すように、フォトリソグラフィ技術によりレジストパタ−ンを形成し、このレジストパタ−ンをマスクにして、シリコン酸化膜８．０，８．１をエッチングし、ロウ方向に長く、ロウ方向の複数のフロ−ティングゲ−ト電極７．３を跨ぐような溝８．２を形成する。
【０１００】
なお、シリコン酸化膜８．０，８．１のエッチングに際しては、シリコン窒化膜７．９に対してエッチング選択比が大きくなるようなＲＩＥなどのエッチング方法を用いる。これにより、エッチングは、シリコン窒化膜７．９の表面で止まるため、溝８．２の底部を、少なくともフロ−ティングゲ−ト電極７．３の下面よりも高い位置に存在させることが可能となる。
【０１０１】
また、溝８．２の幅は、カラム方向におけるフロ−ティングゲ−ト電極７．３の幅よりも広くなるように設定される。これにより、溝８．２内において、フロ−ティングゲ−ト電極７．３の上面及びフロ−ティングゲ−ト電極７．３の側面の上部がそれぞれ露出することになる。
【０１０２】
この後、シリコン窒化膜７．９上及びフロ−ティングゲ−ト電極７．３上に、インタ−ポリ絶縁膜７．５を形成する。インタ−ポリ絶縁膜７．５は、例えば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねたものから構成される。
【０１０３】
次に、図２２乃至図２４に示すように、ＣＶＤ法により、インタ−ポリ絶縁膜７．５上にポリシリコン膜を形成する。このポリシリコン膜には、当該ポリシリコン膜の形成時又は形成後に、ｎ型の不純物が導入される。
【０１０４】
また、ＣＭＰ（化学的機械的研磨）法により、ポリシリコン膜を研磨し、このポリシリコン膜を溝８．２内のみに残存させる。その結果、溝８．２内には、上面が平坦なコントロ−ルゲ−ト電極７．６が形成される。
【０１０５】
なお、ＣＭＰ終了後には、コントロ−ルゲ−ト電極７．６の表面の位置は、絶縁膜８．１の表面の位置とほぼ一致することになる。
【０１０６】
以上の工程により、不揮発性半導体記憶装置のメモリセルが完成する。
【０１０７】
図２５は、本発明の第３実施の形態に関わる不揮発性半導体記憶装置を示すものである。なお、図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図、図２７は、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。
【０１０８】
ｐ型の半導体基板９．１には、素子分離用の狭い溝が形成され、その溝内には、絶縁膜９．２が満たされている（ＳＴＩ構造）。
【０１０９】
絶縁膜９．２に取り囲まれた素子領域９．０には、ｎ型のソ−ス・ドレイン拡散層９．７が形成されている。ソ−ス・ドレイン拡散層９．７上には、ソ−ス・ドレイン拡散層９．７を形成するための不純物を含む絶縁膜９．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが形成されている。
【０１１０】
但し、この絶縁膜９．８は、熱拡散によりソ−ス・ドレイン拡散層９．７を形成する場合に必要なものであり、例えば、イオン注入法などによりソ−ス・ドレイン拡散層９．７を形成する場合には存在しなくてもよい。
【０１１１】
ソ−ス・ドレイン拡散層９．７の間のチャネル領域上には、ゲ−ト絶縁膜９．４を介してフロ−ティングゲ−ト電極９．３が形成されている。ゲ−ト絶縁膜９．４は、フロ−ティングゲ−ト電極９．３から半導体基板９．１又はソ−ス・ドレイン拡散層９．７への電荷（電子）の移動経路としてのトンネル絶縁膜としても機能している。
【０１１２】
フロ−ティングゲ−ト電極９．３の表面には、インタ−ポリ絶縁膜９．５が形成されている。インタ−ポリ絶縁膜９．５上には、フロ−ティングゲ−ト電極９．３の上面及び側面を覆うコントロ−ルゲ−ト電極（ワ−ド線）９．６が形成されている。コントロ−ルゲ−ト電極９．６は、不純物を含んだポリシリコン膜から構成される。
【０１１３】
コントロ−ルゲ−ト電極９．６上には、低抵抗材料（例えば、高融点金属や高融点金属シリサイドなど）１０．２が形成されている。
【０１１４】
フロ−ティングゲ−ト電極９．３の側面の下部は、コントロ−ルゲ−ト電極９．６により覆われておらず、絶縁膜９．９により覆われている。この絶縁膜９．９には、エッチング（ＲＩＥ）時におけるエッチングストッパとして機能するような膜、例えばシリコン窒化膜が用いられる。
【０１１５】
絶縁膜９．９上には、コントロ−ルゲ−ト電極９．６及び低抵抗材料１０．２の側面を覆うような絶縁膜（例えば、シリコン酸化膜）１０．０，１０．１が形成されている。
【０１１６】
上記不揮発性半導体記憶装置のメモリセルの特徴は、第一に、コントロ−ルゲ−ト電極９．６が延長する方向（ロウ方向）におけるフロ−ティングゲ−ト電極９．３の２つの側面と、ビット線が延長する方向（カラム方向）におけるフロ−ティングゲ−ト電極９．３の２つの側面が、それぞれコントロ−ルゲ−ト電極９．６により覆われている点にある。
【０１１７】
即ち、本発明によれば、従来のメモリセルに比べ、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６が対向する領域を増やすことができ、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の間の静電容量の増加を図ることができる。
【０１１８】
第二に、フロ−ティングゲ−ト電極９．３の側面の下部が、コントロ−ルゲ−ト電極９．６により覆われておらず、絶縁膜９．９により覆われている点にある。この絶縁膜９．９は、エッチング（ＲＩＥ）時におけるエッチングストッパとしての機能を有するものである。
【０１１９】
この絶縁膜９．９を設けることにより、さらに以下の効果が得られる。
【０１２０】
コントロ−ルゲ−ト電極９．６とソ−ス・ドレイン拡散層９．７の間には、絶縁膜９．９が存在することになるため、コントロ−ルゲ−ト電極９．６とソ−ス・ドレイン拡散層９．７の間における耐圧を向上させることができる。
【０１２１】
フロ−ティングゲ−ト電極９．３の上面側のエッジ部分は、コントロ−ルゲ−ト電極９．６により覆われているため、酸化されることなく、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の間の容量のばらつきを防止できる。
【０１２２】
絶縁膜９．９が、シリコン酸化膜や酸素を透過するような膜から構成されていれば、フロ−ティングゲ−ト電極９．３の下面側のエッジ部分を、必要に応じて酸化することもできる。
【０１２３】
第三に、コントロ−ルゲ−ト電極９．６上に低抵抗材料１０．２が形成され、かつ、低抵抗材料の上面が平坦である点にある。即ち、低抵抗材料１０．２をコントロ−ルゲ−ト電極９．６上に設けることでワ−ド線の抵抗値を低減できると共に、低抵抗材料１０．２の上面を平坦にすることにより、配線層の多層化や歩留りの向上にも貢献できる。
【０１２４】
次に、図２５乃至図２７の不揮発性半導体記憶装置の製造方法について説明する。
【０１２５】
まず、図２８乃至図３０に示すように、ｐ型の半導体基板１１．１に溝を形成し、この溝内に絶縁膜を満たすことにより、ＳＴＩ構造の素子分離絶縁膜１１．２を形成する。素子領域１１．０は、この素子分離絶縁膜１１．２に取り囲まれることになる。
【０１２６】
また、ＣＶＤ法により、半導体基板１１．１上の全面に、ｎ型の不純物を含むシリコン酸化膜１１．８、例えばＰＳＧ膜や、ＡｓＳＧ膜などを形成する。また、ＣＶＤ法により、シリコン酸化膜１１．８上には、シリコン窒化膜１１．９及びシリコン酸化膜１２．０をそれぞれ形成する。
【０１２７】
また、フォトリソグラフィ技術によりレジストパタ−ンを形成し、このレジストパタ−ンをマスクにして、シリコン酸化膜１２．０、シリコン窒化膜１１．９及びシリコン酸化膜１１．８を、順次、エッチングし、素子領域１１．０上に開口を形成する。
【０１２８】
この後、熱酸化法により、開口の底部の半導体基板１１．１上に、シリコン酸化膜（トンネル酸化膜）１１．４を形成する。また、シリコン酸化膜１２．０上に、開口を完全に満たすようなポリシリコン膜を形成する。このポリシリコン膜には、当該ポリシリコン膜の形成時又は形成後に、ｎ型の不純物が導入される。
【０１２９】
また、ＣＭＰ（化学的機械的研磨）法により、ポリシリコン膜を研磨し、開口内のみにポリシリコン膜を残存させ、フロ−ティングゲ−ト電極１１．３を形成する。
【０１３０】
また、ＣＶＤ法により、フロ−ティングゲ−ト電極１１．３上及びシリコン酸化膜１２．０上に、シリコン酸化膜１２．１を形成する。
【０１３１】
なお、ソ−ス・ドレイン拡散層１１．７は、シリコン酸化膜１１．８を形成した後、製造工程の終了前に行われる熱工程において、シリコン酸化膜１１．８から半導体基板１１．１中へ不純物を拡散させることにより形成される。この熱工程は、ソ−ス・ドレイン拡散層１１．７を形成する目的のための工程であってもよいし、又、別の目的のための工程であってもよい。
【０１３２】
次に、フォトリソグラフィ技術によりレジストパタ−ンを形成し、このレジストパタ−ンをマスクにして、シリコン酸化膜１２．０，１２．１をエッチングし、ロウ方向に長く、ロウ方向の複数のフロ−ティングゲ−ト電極１１．３を跨ぐような溝１２．２を形成する。
【０１３３】
なお、シリコン酸化膜１２．０，１２．１のエッチングに際しては、シリコン窒化膜１１．９に対してエッチング選択比が大きくなるようなＲＩＥなどのエッチング方法を用いる。これにより、エッチングは、シリコン窒化膜１１．９の表面で止まるため、溝１２．２の底部を、少なくともフロ−ティングゲ−ト電極１１−３の下面よりも高い位置に存在させることが可能となる。
【０１３４】
また、溝１２．２の幅は、カラム方向におけるフロ−ティングゲ−ト電極１１．３の幅よりも広くなるように設定される。これにより、溝１２．２内において、フロ−ティングゲ−ト電極１１．３の上面及びフロ−ティングゲ−ト電極１１．３の側面の上部がそれぞれ露出することになる。
【０１３５】
この後、シリコン窒化膜１１．９上及びフロ−ティングゲ−ト電極１１．３上に、インタ−ポリ絶縁膜１１．５を形成する。インタ−ポリ絶縁膜１１．５は、例えば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねたものから構成される。
【０１３６】
次に、ＣＶＤ法により、インタ−ポリ絶縁膜１１．５上にポリシリコン膜を形成する。このポリシリコン膜には、当該ポリシリコン膜の形成時又は形成後に、ｎ型の不純物が導入される。
【０１３７】
また、ＣＭＰ（化学的機械的研磨）法により、ポリシリコン膜を研磨し、このポリシリコン膜を溝１２．２内のみに残存させる。その結果、溝１２．２内には、上面が平坦なコントロ−ルゲ−ト電極１１．６が形成される。この時、コントロ−ルゲ−ト電極１１．６の上面は、溝１２．２の上面（絶縁膜１２．２の上面）よりも下方に存在するように、研磨の条件を設定しておく。
【０１３８】
次に、図３１乃至図３３に示すように、ＣＶＤ法により、コントロ−ルゲ−ト電極１１．６上及び絶縁膜１２．１上に、低抵抗材料（高融点金属や高融点金属シリサイドなど）１２．３を形成する。
【０１３９】
次に、図３４乃至図３６に示すように、ＣＭＰ（化学的機械的研磨）法により、低抵抗材料１２．３を研磨し、この低抵抗材料１２．３を溝１２．２内のコントロ−ルゲ−ト電極１１．６上のみに残存させる。
【０１４０】
なお、ＣＭＰ終了後には、低抵抗材料１２．３の上面の位置は、絶縁膜１２．１の表面の位置とほぼ一致することになる。
【０１４１】
以上の工程により、不揮発性半導体記憶装置のメモリセルが完成する。
【０１４２】
図３７は、本発明の第４実施の形態に関わる不揮発性半導体記憶装置を示すものである。なお、図３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図、図３９は、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図である。
【０１４３】
ｐ型の半導体基板９．１には、素子分離用の狭い溝が形成され、その溝内には、絶縁膜９．２が満たされている（ＳＴＩ構造）。
【０１４４】
絶縁膜９．２に取り囲まれた素子領域９．０には、ｎ型のソ−ス・ドレイン拡散層９．７が形成されている。ソ−ス・ドレイン拡散層９．７上には、ソ−ス・ドレイン拡散層９．７を形成するための不純物を含む絶縁膜９．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが形成されている。
【０１４５】
但し、この絶縁膜９．８は、熱拡散によりソ−ス・ドレイン拡散層９．７を形成する場合に必要なものであり、例えば、イオン注入法などによりソ−ス・ドレイン拡散層９．７を形成する場合には存在しなくてもよい。
【０１４６】
ソ−ス・ドレイン拡散層９．７の間のチャネル領域上には、ゲ−ト絶縁膜９．４を介してフロ−ティングゲ−ト電極９．３が形成されている。ゲ−ト絶縁膜９．４は、フロ−ティングゲ−ト電極９．３から半導体基板９．１又はソ−ス・ドレイン拡散層９．７への電荷（電子）の移動経路としてのトンネル絶縁膜としても機能している。
【０１４７】
フロ−ティングゲ−ト電極９．３の表面には、インタ−ポリ絶縁膜９．５が形成されている。インタ−ポリ絶縁膜９．５上には、フロ−ティングゲ−ト電極９．３の上面及び側面を覆うコントロ−ルゲ−ト電極（ワ−ド線）９．６が形成されている。コントロ−ルゲ−ト電極９．６は、不純物を含んだポリシリコン膜から構成される。
【０１４８】
コントロ−ルゲ−ト電極９．６上には、低抵抗材料（例えば、高融点金属や高融点金属シリサイドなど）１０．２が形成されている。
【０１４９】
フロ−ティングゲ−ト電極９．３の側面の下部は、コントロ−ルゲ−ト電極９．６により覆われておらず、絶縁膜９．９ａ，９．９ｂにより覆われている。絶縁膜９．９ａは、フロ−ティングゲ−ト電極９，３の下面側のエッジ部分を酸化するためのもので、シリコン酸化膜などの酸化膜から構成される。絶縁膜９．９ｂには、エッチング（ＲＩＥ）時におけるエッチングストッパとして機能するような膜、例えばシリコン窒化膜が用いられる。
【０１５０】
絶縁膜９．９ｂ上には、コントロ−ルゲ−ト電極９．６及び低抵抗材料１０．２の側面を覆うような絶縁膜（例えば、シリコン酸化膜）１０．０，１０．１が形成されている。
【０１５１】
上記不揮発性半導体記憶装置のメモリセルの特徴は、第一に、コントロ−ルゲ−ト電極９．６が延長する方向（ロウ方向）におけるフロ−ティングゲ−ト電極９．３の２つの側面と、ビット線が延長する方向（カラム方向）におけるフロ−ティングゲ−ト電極９．３の２つの側面が、それぞれコントロ−ルゲ−ト電極９．６により覆われている点にある。
【０１５２】
即ち、本発明によれば、従来のメモリセルに比べ、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６が対向する領域を増やすことができ、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の間の静電容量の増加を図ることができる。
【０１５３】
第二に、フロ−ティングゲ−ト電極９．３の側面の下部が、コントロ−ルゲ−ト電極９．６により覆われておらず、絶縁膜９．９ａ，９．９ｂにより覆われている点にある。
【０１５４】
この絶縁膜９．９ａ，９．９ｂを設けることにより、以下の効果を得ることができる。
【０１５５】
まず、コントロ−ルゲ−ト電極９．６とソ−ス・ドレイン拡散層９．７の間に絶縁膜９．９ａ，９，９ｂが存在することになるため、コントロ−ルゲ−ト電極９．６とソ−ス・ドレイン拡散層９．７の間における耐圧を向上させることができる。
【０１５６】
フロ−ティングゲ−ト電極９．３の上面側のエッジ部分は、コントロ−ルゲ−ト電極９．６により覆われているため、酸化されることなく、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の間の容量のばらつきを防止できる。
【０１５７】
絶縁膜９．９ａが、シリコン酸化膜などの酸化膜から構成されているため、フロ−ティングゲ−ト電極９．３の下面側のエッジ部分を、必要に応じて酸化することもできる。また、絶縁膜９．９ｂをシリコン窒化膜などのエッチング選択比を有するものから構成することにより、コントロ−ルゲ−ト電極９．６が半導体基板９．１の表面まで達しないような構造を容易に得ることができる。
【０１５８】
第三に、コントロ−ルゲ−ト電極９．６上に低抵抗材料１０．２が形成され、かつ、低抵抗材料の上面が平坦である点にある。即ち、低抵抗材料１０．２をコントロ−ルゲ−ト電極９．６上に設けることでワ−ド線の抵抗値を低減できると共に、低抵抗材料１０．２の上面を平坦にすることにより、配線層の多層化や歩留りの向上にも貢献できる。
【０１５９】
なお、図３７乃至図３９の不揮発性半導体記憶装置は、第３実施の形態の製造方法と同様の方法により形成することができる。但し、第３実施の形態の製造方法において、絶縁膜９．９を、絶縁膜９．９ａ，９．９ｂと置き換える必要がある。
【０１６０】
上述の第１乃至第４実施の形態においては、スタックゲ−ト型ＥＥＰＲＯＭのメモリセルを前提として説明したが、より具体的には、このような構造を有するＮＯＲ型、ＮＡＮＤ型、又はＡＮＤ型のＥＥＰＲＰＭのメモリセルに本発明を適用することができる。
【０１６１】
また、素子分離手段としては、ＳＴＩ技術を適用したが、ＬＯＣＯＳ法による素子分離膜を用いてもよい。
【０１６２】
【発明の効果】
以上、説明したように、本発明の不揮発性半導体記憶装置及びその製造方法によれば、次のような効果を奏する。
【０１６３】
第一に、コントロ−ルゲ−ト電極が延長する方向（ロウ方向）におけるフロ−ティングゲ−ト電極の側面と、ビット線が延長する方向（カラム方向）におけるフロ−ティングゲ−ト電極の側面が、それぞれコントロ−ルゲ−ト電極により覆われている。
【０１６４】
従って、本発明によれば、コントロ−ルゲ−ト電極が延長する方向におけるフロ−ティングゲ−ト電極の側面のみがコントロ−ルゲ−ト電極により覆われている従来のメモリセルに比べ、フロ−ティングゲ−ト電極とコントロ−ルゲ−ト電極が対向する領域を増やすことができ、フロ−ティングゲ−ト電極とコントロ−ルゲ−ト電極の間の静電容量の増加を図ることができる。
【０１６５】
この点について、具体例を説明する。
【０１６６】
例えば、フロ−ティングゲ−ト電極が、０．２５μｍ（幅）×０．２５μｍ（長さ）×０．２μｍ（高さ）の直方体であり、ゲ−ト絶縁膜（トンネル酸化膜）の膜厚が、１０ｎｍ、インタ−ポリ絶縁膜が、１４ｎｍであると仮定する。
【０１６７】
この場合、従来のメモリセルでは、カップリング比は、約０．６５となる。よって、フロ−ティングゲ−ト電極に余剰の電荷がないとき、コントロ−ルゲ−ト電極（ワ−ド線）に約１９Ｖを印加すると、フロ−ティングゲ−ト電極の電位は、約１２．３５Ｖとなり、トンネル酸化膜にファウラ−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）のトンネル電流が流れる。
【０１６８】
これに対し、本発明のメモリセルでは、カップリング比は、約０．７５となる。よって、フロ−ティングゲ−ト電極に余剰の電荷がないとき、コントロ−ルゲ−ト電極（ワ−ド線）に約１６Ｖを印加すると、フロ−ティングゲ−ト電極の電位は、約１２Ｖとなり、トンネル酸化膜にファウラ−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）のトンネル電流が流れる。
【０１６９】
つまり、本発明によれば、従来技術に比べて、コントロ−ルゲ−ト電極の電位が約３Ｖ低い状態で、デ−タの書き込み、即ち、フロ−ティングゲ−ト電極への電子の注入を行うことができる。
【０１７０】
第二に、フロ−ティングゲ−ト電極の側面の下部をコントロ−ルゲ−ト電極で覆わず、絶縁膜で覆うことにより、コントロ−ルゲ−ト電極とソ−ス・ドレイン拡散層の間における耐圧を向上させることができる。
【０１７１】
フロ−ティングゲ−ト電極の上面側のエッジ部分は、コントロ−ルゲ−ト電極により覆われているため、酸化されることなく、フロ−ティングゲ−ト電極とコントロ−ルゲ−ト電極の間の容量のばらつきを防止できる。
【０１７２】
絶縁膜が、シリコン酸化膜や酸素を透過するような膜から構成されていれば、フロ−ティングゲ−ト電極の下面側のエッジ部分を、必要に応じて酸化することもできる。
【０１７３】
第三に、コントロ−ルゲ−ト電極の上面を平坦にすることにより、配線層の多層化や歩留りの向上にも貢献できる。この際、コントロ−ルゲ−ト電極上に低抵抗材料を配置すれば、ワ−ド線の抵抗値の低減にも貢献できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる不揮発性半導体記憶装置の平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明の第１実施の形態に関わる製造方法の一工程を示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の第１実施の形態に関わる製造方法の一工程を示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図７のＩＸ−ＩＸ線に沿う断面図。
【図１０】本発明の第１実施の形態に関わる製造方法の一工程を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】図１０のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】本発明の第２実施の形態に関わる不揮発性半導体記憶装置の平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】本発明の第２実施の形態に関わる製造方法の一工程を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】本発明の第２実施の形態に関わる製造方法の一工程を示す平面図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【図２１】図１９のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】本発明の第２実施の形態に関わる製造方法の一工程を示す平面図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】本発明の第３実施の形態に関わる不揮発性半導体記憶装置の平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。
【図２８】本発明の第３実施の形態に関わる製造方法の一工程を示す平面図。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。
【図３０】図２８のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】本発明の第３実施の形態に関わる製造方法の一工程を示す平面図。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。
【図３３】図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。
【図３４】本発明の第３実施の形態に関わる製造方法の一工程を示す平面図。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】図３４のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。
【図３７】本発明の第４実施の形態に関わる不揮発性半導体記憶装置の平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図。
【図４０】従来の不揮発性半導体記憶装置の平面図。
【図４１】図４０のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】従来の製造方法の一工程を示す平面図。
【図４４】図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。
【図４５】図４３のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】従来の不揮発性半導体記憶装置の断面図。
【符号の説明】
１．１，３．１，４．１，５．１，７．１，９．１，１１．１
：半導体基板、
１．１Ａ，１．３Ａ，１．６Ａ，４．６Ａ  ：ポリシリコン膜、
１．２，３．２，４．２，５．２，７．２，９．２，１１．２
：素子分離絶縁膜、
１．３，３．３，４．３，５．３，７．３，９．３，１１．３
：フロ−ティングゲ−ト電極、
１．４，３．４，４．４，５．４，７．４，９．４，１１．４
：ゲ−ト絶縁膜、
１．４Ａ，１．５Ａ                      ：シリコン酸化膜、
１．５，３．５，４．５，７．５，９．５，１１．５
：インタ−ポリ絶縁膜、
１．６，３．６，４．６，５．６，７．６，９．６，１１．６
：コントロ−ルゲ−ト電極、
１．７，３．７，４．７，５．７，７．７，９．７，１１．７
：ソ−ス・ドレイン拡散層、
１．８                                  ：開口、
１．９，５．０                          ：素子領域、
２．０                                  ：レジスト膜、
３．８，４．９，５．８〜６．１，７．８〜８．１，９．８〜１０．１，１１
．８〜１２．１，９．９ａ，９．９ｂ          ：絶縁膜、
４．８，８．２，１２．２                ：溝、
１０．２，１２．３                      ：低抵抗膜。
【図１】
0003735426.tif 000002
【図２】
0003735426.tif 000003
【図３】
0003735426.tif 000004
【図４】
0003735426.tif 000005
【図５】
0003735426.tif 000006
【図６】
0003735426.tif 000007
【図７】
0003735426.tif 000008
【図８】
0003735426.tif 000009
【図９】
0003735426.tif 000010
【図１０】
0003735426.tif 000011
【図１１】
0003735426.tif 000012
【図１２】
0003735426.tif 000013
【図１３】
0003735426.tif 000014
【図１４】
0003735426.tif 000015
【図１５】
0003735426.tif 000016
【図１６】
0003735426.tif 000017
【図１７】
0003735426.tif 000018
【図１８】
0003735426.tif 000019
【図１９】
0003735426.tif 000020
【図２０】
0003735426.tif 000021
【図２１】
0003735426.tif 000022
【図２２】
0003735426.tif 000023
【図２３】
0003735426.tif 000024
【図２４】
0003735426.tif 000025
【図２５】
0003735426.tif 000026
【図２６】
0003735426.tif 000027
【図２７】
0003735426.tif 000028
【図２８】
0003735426.tif 000029
【図２９】
0003735426.tif 000030
【図３０】
0003735426.tif 000031
【図３１】
0003735426.tif 000032
【図３２】
0003735426.tif 000033
【図３３】
0003735426.tif 000034
【図３４】
0003735426.tif 000035
【図３５】
0003735426.tif 000036
【図３６】
0003735426.tif 000037
【図３７】
0003735426.tif 000038
【図３８】
0003735426.tif 000039
【図３９】
0003735426.tif 000040
【図４０】
0003735426.tif 000041
【図４１】
0003735426.tif 000042
【図４２】
0003735426.tif 000043
【図４３】
0003735426.tif 000044
【図４４】
0003735426.tif 000045
【図４５】
0003735426.tif 000046
【図４６】
0003735426.tif 000047