(57)【特許請求の範囲】
【請求項１】
実装基板と、
前記実装基板の一方面に実装されたメインチップと、
前記実装基板の他方面に実装されたサブチップと、
前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、
前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記実装基板を通して前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、
前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、
前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第１の配線領域と
を有することを特徴とする半導体装置。
【請求項２】
前記サブチップコネクト用端子が設けられていない前記メインチップ周辺部の前記実装基板の両面に設けられ、前記メインチップと外部を接続するメインチップコネクト用端子と、
前記実装基板の外周部に設けられ、前記メインチップと外部とを接続するＭＣＰチップ端子と、
前記ＭＣＰチップ端子とメインチップコネクト用端子を接続するための第２の配線領域と
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記インターフェース回路は、前記メインチップ内の周辺の複数辺の中央部に設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＭＣＰチップ端子は、前記実装基板の他方面に設けられている
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
実装基板と、
前記実装基板の一方面に実装されたメインチップと、
前記実装基板の他方面に実装されたサブチップと、
前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、
前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、
前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、
前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第１の配線領域と
を有することを特徴とする両面ＭＣＰチップ。
【請求項６】
前記サブチップコネクト用端子が設けられていない前記メインチップ周辺部の前記実装基板の両面に設けられ、前記実装基板を通して前記メインチップと外部を接続するメインチップコネクト用端子と、
前記実装基板の外周部に設けられ、前記メインチップと外部とを接続するＭＣＰチップ端子と、
前記ＭＣＰチップ端子とメインチップコネクト用端子を接続するための第２の配線領域と
を有することを特徴とする請求項５記載の両面ＭＣＰチップ。
【請求項７】
前記インターフェース回路は、前記メインチップ内の周辺の複数辺の中央部に設けられている
ことを特徴とする請求項５記載の両面ＭＣＰチップ。
【請求項８】
前記ＭＣＰチップ端子は、前記実装基板の他方面に設けられている
ことを特徴とする請求項６記載の両面ＭＣＰチップ。
【請求項９】
前記インターフェース回路は、前記メインチップ内の周辺の３辺に１つずつ設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記インターフェース回路は、前記メインチップ内の周辺の２辺に１つずつ設けられている
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、実装基板の両面に機能が異なるチップを搭載した半導体装置及び両面ＭＣＰチップに関する。
【０００２】
【従来の技術】
図３に従来の両面ＭＣＰチップの表面の構成を示し、図４に同チップの裏面の構成を示す。図３及び図４において、両面ＭＣＰチップの表面の実装基板５１にはメインチップ５２が実装され、ＭＣＰチップの裏面の実装基板５１にはＩＰ（インターラクチャル・プロパティー）チップ５３が実装され、メインチップ５２内の一周辺には、メインチップ５２とＩＰチップ５３をインターフェースするインターフェース回路５４が設けられている。メインチップ５２の周辺部の実装基板５１の両面には、実装基板５１を通してメインチップ５２と実装基板５１の裏面を接続するメインチップコネクト用端子５５が設けられ、実装基板５１の表面側のメインチップコネクト用端子５５とメインチップ５２が接続されている。メインチップコネクト用端子５５の内、インターフェース回路５４が設けられた箇所の周辺のメインチップコネクト用端子５５ａはインターフェース回路５４の専用の端子として用いられている。
【０００３】
ＩＰチップ５３の周辺の実装基板５１には、ＩＰチップボンディング用端子５６が設けられ、このＩＰチップボンディング端子５６とＩＰチップ５３がボンディングワイヤを介して接続され、ＩＰチップボンディング端子５６とメインチップコネクト用端子５２との間の配線領域５７に形成された配線を介してＩＰチップボンディング用端子５６はインターフェース回路５４専用のメインチップコネクト用端子５２ａと接続されている。実装基板５１の裏面の最外周には、両面ＭＣＰチップと外部とを接続するＭＣＰチップ端子５８が設けられ、ＭＣＰチップ端子５８とメインチップコネクト用端子５５との間の配線領域５９に形成された配線を介してインターフェース回路専用のメインチップコネクト用端子５５ａを除くメインチップコネクト用端子５５とＭＣＰチップ端子５８とが接続されている。
【０００４】
このような構成においては、メインチップ５２内に設けられたインターフェース回路５４が、メインチップ５２の周辺の一辺に集中して配置されているため、インターフェース回路５４に接続されるメインチップコネクト端子５５ａがメインチップ５２の周辺実装基板５１の一辺に集中していた。このため、配線領域５７におけるＩＰチップボンディング用端子５６とメインチップコネクト端子５５ａとを接続する配線の配線距離の長短差が顕著となり、配線容量や配線抵抗のバランスが悪化し、配線容量、配線抵抗の最適化が複雑化して基板設計が難しくなっていた。また、特に実装基板５１裏面のメインチップコネクト用端子５５ａの中央付近の配線領域５７では配線が混雑するためこの付近の配線領域５７の面積は増大することになり、実装基板サイズの増大につながっていた。
【０００５】
また、同様にインターフェース回路５４に接続されるメインチップコネクト端子５５ａがメインチップ５２の周辺実装基板５１の一辺に集中しているため、実装基板５１の裏面においてＭＣＰチップ端子５８と接続できるメインチップコネクト用端子５５がＩＰチップ５３の周辺の３辺となるため、配線領域５９においてメインチップコネクト用端子５５とＭＣＰチップ端子５８とを接続する配線の配線距離の長短差が顕著となり、またメインチップコネクト用端子５５ａ付近の配線領域５９の配線が混雑するため、上記と同様の問題を招いていた。
【０００６】
【発明が解決しようとする課題】
以上説明したように、メインチップにインターフェース回路を備えた従来の両面ＭＣＰチップでは、インターフェース回路がメインチップの周辺の一辺に配置されていたため、メインチップコネクト用端子とＩＰチップボンディング端子との接続配線、ならびにメインチップコネクト用端子とＭＣＰチップ端子との接続配線のそれぞれにおいて配線距離にばらつきが生じ、それぞれの配線長の最適化が複雑となり基板設計が困難となっていた。また、配線の集中により配線が混雑し、これを回避するために配線領域が増大し、実装基板の大型化を招いていた。
【０００７】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、チップと端子間の配線設計の容易化を図るとともに、配線特性の向上を達成した半導体装置及び両面ＭＣＰチップを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、実装基板と、前記実装基板の一方面に実装されたメインチップと、前記実装基板の他方面に実装されたサブチップと、前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記実装基板を通して前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第１の配線領域とを有することを特徴とする半導体装置。
第２の手段は、実装基板と、前記実装基板の一方面に実装されたメインチップと、前記実装基板の他方面に実装されたサブチップと、前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第１の配線領域とを有することを特徴とする両面ＭＣＰチップ。
【０００９】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【００１０】
図１及び図２はこの発明の一実施形態に係る両面ＭＣＰチップの半導体装置の構成を示す図であり、図１は実装基板の表面の構成を示す図であり、図２は実装基板の裏面の構成を示す図である。
【００１１】
図１及び図２において、両面ＭＣＰチップの表面の実装基板１にはメインチップ２が実装され、両面ＭＣＰチップの裏面の実装基板１にはサブチップ、例えばＩＰ（インターラクチャル・プロパティー）チップ３が実装され、メインチップ２内の周辺各４辺の中央部には、メインチップ２とＩＰチップ３をインターフェースするインターフェース回路４がそれぞれ設けられている。メインチップ２周辺部におけるインターフェース回路４が設けられた箇所に対向した実装基板１の表面ならびに対応する裏面の両面に、実装基板１を通してインターフェース回路４とＩＰチップ３を接続するためのＩＰチップコネクト用端子５が設けられている。また、ＩＰチップコネクト用端子５が設けられていないメインチップ２の周辺部の表面ならびに対応する裏面の両面には、実装基板１を通してメインチップ２と外部とを接続するためのメインチップコネクト用端子６が設けられている。
【００１２】
ＩＰチップ３の周辺の実装基板１には、ＩＰチップボンディング用端子７が設けられ、このＩＰチップボンディング用端子７とＩＰチップ３がボンディングワイヤを介して接続され、ＩＰチップボンディング用端子７とＩＰチップコネクト用端子５ならびにメインチップコネクト用端子６との間の配線領域８に形成された配線を介してＩＰチップボンディング用端子７とＩＰチップコネクト用端子５が接続されている。実装基板１の裏面の最外周には、両面ＭＣＰチップと外部とを接続するＭＣＰチップ端子９が設けられ、ＭＣＰチップ端子９とメインチップコネクト用端子６との間の配線領域１０に形成された配線を介してＭＣＰチップ端子９とメインチップコネクト用端子６とが接続されいる。
【００１３】
このような構成においては、メインチップ２内のインターフェース回路４をメインチップ２内の周辺各４辺の中央部にそれぞれ分散して配置するようにしているので、ＩＰチップコネクト用端子５もそれそれのインターフェース回路４に対応してメインチップ２の外周辺各４辺の中央部に分散して配置され、実装基板１の裏面でのＩＰチップボンディング用端子７とＩＰチップコネクト用端子５との配線領域８もＩＰチップ３の各周辺に分散される。また、メインチップコネクト用端子６とＭＣＰチップ端子９との配線関係が、距離的に短くなるとともに配線しやすくなる。これにより、従来に比べて配線距離のばらつきが抑制され、また配線長が短縮され、さらに配線の混雑も緩和されて配線領域の面積が縮小される。これにより、配線長の最適化が容易となり基板配線設計を容易に行うことが可能となる。また、配線領域の縮小により実装基板の大型化を抑制することができる。さらに、配線長の短縮により従来に比べて配線容量、配線抵抗が小さくなり、回路の動作スピードの向上に寄与することができる。
【００１４】
【発明の効果】
以上説明したように、この発明によれば、メインチップ内のインターフェース回路をメインチップ内の周辺各４辺の中央部に配置するようにしたので、ＩＰチップとＩＰチップコネクト用端子との接続配線、ならびにメインチップコネクト用端子とＭＣＰチップ端子との接続配線の設計を容易に行うことが可能となる。また、それぞれの配線長が短縮されて配線容量及び配線抵抗を低減することができ、回路の動作スピードの向上に貢献することができる。さらに、配線領域の面積が低減され、実装基板の大型化を抑制することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る両面ＭＣＰチップの表面の構成を示す図である。
【図２】この発明の一実施形態に係る両面ＭＣＰチップの裏面の構成を示す図である。
【図３】従来の両面ＭＣＰチップの表面の構成を示す図である。
【図４】従来の両面ＭＣＰチップの裏面の構成を示す図である。
【符号の説明】
１  実装基板
２  メインチップ
３  ＩＰチップ
４  インターフェース回路
５  ＩＰチップコネクト用端子
６  メインチップコネクト用端子
７  ＩＰチップボンディング用端子
８，１０  配線領域
９  ＭＣＰチップ端子
【図１】
0003847997.tif 000002
【図２】
0003847997.tif 000003
【図３】
0003847997.tif 000004
【図４】
0003847997.tif 000005