(57)【要約】ゲート電極（７）（ワード線ＷＬ）の側壁に酸化シリコン膜によって構成される側壁絶縁膜（１１）を形成し、ビット線容量の主要な成分である対ワード線容量成分を小さくする。また、コンタクトホール（１２）の上部の酸化シリコン膜（３１）をドライエッチングしてゲート電極（７）（ワード線ＷＬ）のスペースの上部にビット線接続用の開孔を形成する際、酸化シリコン膜（３１）の下層にエッチングストッパとなる窒化シリコン膜（１９）を設け、開孔の底部がキャップ絶縁膜（９）の上面よりも下方に後退する量を低減する。
2002075812.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板上に第１導体層を形成した後、前記第１導体層を所定の形状に加工することにより、前記半導体基板の第１領域に第１導体片を形成する工程、
（ｂ）前記第１導体片および前記半導体基板の上部に第１絶縁膜を形成する工程、
（ｃ）前記第１導体片の間に位置するように、前記第１絶縁膜に第１開孔を形成する工程、
（ｄ）前記第１開孔の側壁に酸化シリコン膜からなる第１側壁絶縁膜を形成する工程、
（ｅ）前記第１側壁絶縁膜が形成された前記第１開孔の内部を第２導体層で埋め込むことにより、前記第１開孔の内部に第２導体片を形成する工程、
（ｆ）前記第１および第２導体片の上部に窒化シリコン膜からなる第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜の上部に酸化シリコン膜からなる第３絶縁膜を形成する工程、
（ｈ）前記第１開孔の上部の前記第３絶縁膜および前記第２絶縁膜に第２開孔を形成することにより、前記第２開孔の底部に前記第２導体片を露出させる工程、
（ｉ）前記第２開孔の内部を第３導体層で埋め込むことにより、前記第２開孔の内部に、前記第２導体片に電気的に接続された第３導体片を形成する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、
（ｊ）前記第１導体片および前記半導体基板の上部に窒化シリコン膜からなる第４絶縁膜を形成する工程、
をさらに有し、前記工程（ｃ）における前記第１開孔の形成は、前記第４絶縁膜に対する前記第１絶縁膜のエッチング選択比を大きくしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記工程（ｄ）は、
（ｄ−１）前記第１絶縁膜の上部および前記開孔の内部に前記酸化シリコン膜を形成する工程、
（ｄ−２）前記酸化シリコン膜を異方的にエッチングすることにより、前記第１開孔の側壁に前記酸化シリコン膜からなる前記第１側壁絶縁膜を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３記載の半導体集積回路装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、
（ｋ）前記第１側壁絶縁膜で覆われていない部分の前記第４絶縁膜を除去することにより、前記半導体基板の一部を露出させる工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ａ）は、
（ａ−１）前記半導体基板上に前記第１導体層を形成した後、前記第１導体層の上部に窒化シリコン膜からなる第５絶縁膜を形成する工程、
（ａ−２）前記第５絶縁膜および前記第１導体層を所定の形状に加工することにより、前記半導体基板の第１領域に、その上部が前記第５絶縁膜で覆われた前記第１導体片を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ｉ）の後に、
（ｌ）前記第３絶縁膜の上部に、前記第３導体片に電気的に接続された第４導体層を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法において、前記工程（ｌ）の後に、
（ｍ）前記第４導体層の上部に誘電体膜を形成し、前記誘電体膜の上部に第５導体層を形成することにより、前記第４導体層、前記誘電体膜および前記第５導体層からなる容量素子を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ａ）は、
（ａ−３）前記半導体基板上に前記第１導体層を形成した後、前記第１導体層を所定の形状に加工することにより、前記半導体基板の第２領域に第３導体片を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、第６絶縁膜とその上部に形成された第７絶縁膜とを含み、前記工程（ｂ）は、
（ｂ−１）前記第１導体片、前記第３導体片および前記半導体基板の上部に前記第６絶縁膜を形成する工程、
（ｂ−２）前記第６絶縁膜を異方的にエッチングすることにより、前記第３導体片の側壁に前記第６絶縁膜からなる前記第２側壁絶縁膜を形成する工程、
（ｂ−３）前記第６絶縁膜の上部に前記第７絶縁膜を形成した後、前記第７絶縁膜の上面を平坦化する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、前記第６絶縁膜の膜厚は、前記第１導体片同士のスペースの２分の１より大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板上に、互いに並行して延在する複数の第１導体層を形成する工程、
（ｂ）前記複数の第１導体層および前記半導体基板の上部に酸化シリコン膜からなる第１絶縁膜を形成する工程、
（ｃ）前記複数の第１導体層のそれぞれの間に位置するように、前記第１絶縁膜に複数の第１開孔を形成する工程、
（ｄ）前記複数の第１開孔のそれぞれの側壁に第１側壁絶縁膜を形成する工程、（ｅ）前記第１側壁絶縁膜が形成された前記複数の第１開孔の内部を第２導体層で埋め込む工程、
（ｆ）前記複数の第１および第２導体層の上部に窒化シリコン膜からなる第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜の上部に酸化シリコン膜からなる第３絶縁膜を形成する工程、
（ｈ）前記複数の第１開孔のそれぞれの上部に位置するように、前記第３絶縁膜および前記第２絶縁膜に複数の第２開孔を形成することにより、前記複数の第２開孔の底部に前記第２導体層を露出させる工程、
（ｉ）前記複数の第２開孔の内部に第３導体層を形成する工程。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、
（ｊ）前記複数の第１導体層および前記半導体基板の上部に窒化シリコン膜からなる第４絶縁膜を形成する工程、
をさらに有し、前記工程（ｃ）における前記第１開孔の形成は、前記第４絶縁膜に対する前記第１絶縁膜のエッチング選択比を大きくしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記第１側壁絶縁膜は、酸化シリコン膜からなり、前記工程（ｄ）は、
（ｄ−１）前記第１絶縁膜の上部および前記開孔の内部に前記酸化シリコン膜を形成する工程、
（ｄ−２）前記酸化シリコン膜を異方的にエッチングすることにより、前記第１開孔の側壁に前記酸化シリコン膜からなる前記第１側壁絶縁膜を形成する工程、
（ｄ−３）前記第１側壁絶縁膜で覆われていない部分の前記第４絶縁膜を除去することにより、前記半導体基板の一部を露出させる工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１１記載の半導体集積回路装置の製造方法において、前記工程（ａ）は、
（ａ−１）前記半導体基板上に第１導体膜を形成した後、前記第１導体膜の上部に窒化シリコン膜からなる第５絶縁膜を形成する工程、
（ａ−２）前記第５絶縁膜および前記第１導体膜を所定の形状に加工することにより、前記半導体基板上に、それぞれの上部が前記第５絶縁膜で覆われた前記複数の第１導体層を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１１記載の半導体集積回路装置の製造方法において、前記工程（ｉ）の後に、
（ｋ）前記第３絶縁膜の上部に、前記第２導体層に電気的に接続された第４導体層を形成する工程、
（ｌ）前記第４導体層の上部に誘電体膜を形成し、前記誘電体膜の上部に第５導体層を形成することにより、前記第４導体層、前記誘電体膜および前記第５導体層からなる容量素子を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板上に第１導電体膜を形成した後、前記第１導電体膜の上部に窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜からなる第１絶縁膜を形成する工程、
（ｂ）前記第１導電体膜および前記第１絶縁膜をエッチングすることにより、前記半導体基板の第１領域に第１ゲート電極を形成し、第２領域に第２ゲート電極を形成する工程、
（ｃ）前記半導体基板の第１領域に前記第１ゲート電極を有する第１ＭＩＳＦＥＴを形成する工程、
（ｄ）前記第１、第２ゲート電極および前記半導体基板の上部に窒化シリコン膜からなる第２絶縁膜を形成し、前記第２絶縁膜の上部に酸化シリコン膜からなる第３絶縁膜を形成する工程、
（ｅ）前記第２ゲート電極の側壁に前記第２、第３絶縁膜からなる第１側壁絶縁膜を形成した後、前記半導体基板の第２領域に前記第２ゲート電極を有する第２ＭＩＳＦＥＴを形成する工程、
（ｆ）前記第３絶縁膜の上部に酸化シリコン膜からなる第４絶縁膜を形成した後、前記第４絶縁膜の上面を平坦化する工程、
（ｇ）前記半導体基板の第１領域の前記第４、第３および第２絶縁膜をエッチングすることにより、前記第１ＭＩＳＦＥＴのソース、ドレインの上部に第１開孔を形成する工程、
（ｈ）前記第１開孔の側壁に酸化シリコン膜からなる第２側壁絶縁膜を形成した後、前記第１開孔の内部を第２導体層で埋め込む工程、
（ｉ）前記第１および第２ＭＩＳＦＥＴの上部に窒化シリコン膜からなる第５絶縁膜を形成し、前記第５絶縁膜の上部に酸化シリコン膜からなる第６絶縁膜を形成する工程、
（ｊ）前記第１ＭＩＳＦＥＴのソース、ドレインの一方の上部に位置するように、前記第６および第５絶縁膜に第２開孔を形成することにより、前記第２開孔の底部に前記第２導体層を露出させる工程、
（ｋ）前記第２開孔の内部を第３導体層で埋め込むことにより、前記第２開孔の内部に、前記第２導体層に電気的に接続された第３導体層を形成する工程。
【請求項１７】
請求項１６記載の半導体集積回路装置の製造方法において、前記工程（ｊ）で前記第２開孔を形成する際、前記第２ＭＩＳＦＥＴのソース、ドレインの上部に第３開孔を形成し、前記工程（ｋ）で前記第２開孔の内部を第３導体層で埋め込む際、前記第３開孔の内部を第４導体層で埋め込むことを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、前記工程（ｋ）の後に、
（ｌ）前記第６絶縁膜の上部に、前記第２開孔の内部の前記第３導体層に電気的に接続される第１配線、および前記第３開孔の内部の前記第４導体層に電気的に接続される第２配線を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１８記載の半導体集積回路装置の製造方法において、前記工程（ｌ）の後に、
（ｍ）前記第６絶縁膜の上部に第７絶縁膜を形成した後、前記第１ＭＩＳＦＥＴのソース、ドレインの他方の上部に位置するように、前記第７、第６および第５絶縁膜に第４開孔を形成することにより、前記第４開孔の底部に前記第２導体層を露出させる工程、
（ｎ）前記第４開孔の内部を第５導体層で埋め込む工程、
（ｏ）前記第７絶縁膜の上部に第８絶縁膜を形成した後、前記第４開孔の上部の前記第８絶縁膜に第５開孔を形成することにより、前記第５開孔の底部に前記第４導体層を露出させる工程、
（ｐ）前記第５開孔の内部に、前記４導体層に電気的に接続される第１電極を形成し、前記第１電極の上部に誘電体膜および第２電極を順次形成することにより、前記第１電極、前記誘電体膜および前記第２電極からなる容量素子を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１６記載の半導体集積回路装置の製造方法において、前記第１開孔は、前記第１ＭＩＳＦＥＴの上部を跨ぐように形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１６記載の半導体集積回路装置の製造方法において、前記窒化シリコン膜からなる第２絶縁膜の膜厚は、前記酸化シリコン膜からなる第２側壁絶縁膜の膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
半導体基板上に、互いに並行して延在するように形成された複数の第１導体片と、
前記複数の第１導体片のそれぞれの側壁に形成された酸化シリコン膜からなる第１側壁絶縁膜と、
前記第１側壁絶縁膜が形成された前記複数の第１導体片のそれぞれの間に形成された第２導体片と、
前記複数の第１および第２導体片の上部に形成された窒化シリコン膜からなる第１絶縁膜と、
前記第１絶縁膜の上部に形成された酸化シリコン膜からなる第２絶縁膜と、
前記複数の第２導体片のそれぞれの上部の前記第１および第２絶縁膜に形成された第１開孔と、
前記複数の第１開孔の内部に形成され、前記第２導体片に電気的に接続された第３導体片とを有することを特徴とする半導体集積回路装置。
【請求項２３】
請求項２２記載の半導体集積回路装置において、前記複数の第１導体片のそれぞれの側壁と前記第１側壁絶縁膜との間には、前記第１側壁絶縁膜よりも膜厚が薄い窒化シリコン膜が介在していることを特徴とする半導体集積回路装置。
【請求項２４】
請求項２２記載の半導体集積回路装置において、前記複数の第１導体片のそれぞれの上面は、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜からなる第３絶縁膜で覆われていることを特徴とする半導体集積回路装置。
【請求項２５】
請求項２２記載の半導体集積回路装置において、前記第２絶縁膜の上部には、前記第３導体片に電気的に接続された第４導体層からなる第１電極と、前記第４導体層の上部に形成された誘電体膜と、前記誘電体膜の上部に形成された第５導体層からなる第２電極とによって構成される容量素子が形成されていることを特徴とする半導体集積回路装置。
【請求項２６】
請求項２４記載の半導体集積回路装置において、前記第１側壁絶縁膜の上端部は、前記第１導体片の上面よりも高く、かつ前記第３絶縁膜の上面よりも低いことを特徴とする半導体集積回路装置。
【請求項２７】
半導体基板上に、互いに並行して延在するように形成された複数の第１導体層と、
前記複数の第１導体層のそれぞれの間に、所定の間隔で配置された第２導体層と、
前記複数の第２導体層のそれぞれの間に形成された酸化シリコン膜からなる第１絶縁膜と、
前記第１導体層と前記第２導体層との間、および前記第１導体層と前記第１絶縁膜との間にそれぞれ形成された側壁絶縁膜と、
前記第２導体層および前記第１絶縁膜の上部に形成された窒化シリコン膜からなる第２絶縁膜と、
前記第２絶縁膜の上部に形成された酸化シリコン膜からなる第３絶縁膜と、
前記第３絶縁膜と前記第２絶縁膜とに形成された開孔内に形成され、前記第２導体層に接触する第３導体層とを有することを特徴とする半導体集積回路装置。
【請求項２８】
請求項２７記載の半導体集積回路装置において、前記側壁絶縁膜は、酸化シリコン膜からなることを特徴とする半導体集積回路装置。
【請求項２９】
請求項２８記載の半導体集積回路装置において、前記第１導体層の側壁と前記側壁絶縁膜との間には、窒化シリコン膜からなる第２の側壁絶縁膜が形成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体集積回路装置およびその製造に適用して有効な技術に関する。
背景技術
半導体集積回路装置の製造プロセスでは、半導体基板上に堆積した酸化シリコン膜をエッチングして開孔を形成する際、開孔の底部に露出する下層の酸化シリコン膜が過剰にエッチングされるのを防ぐため、上層の酸化シリコン膜と下層の酸化シリコン膜との間に窒化シリコン膜を設け、これをエッチングのストッパとして利用することが行われている（例えば特開平１１−２６５７４号公報など）。
また、近年の大容量ＤＲＡＭなどの製造プロセスでは、微細化されたワード線のスペースにビット線および容量素子と半導体基板とを接続するための開孔を形成する際、ワード線の上部を覆う絶縁膜（キャップ絶縁膜）と側壁を覆う絶縁膜（側壁絶縁膜）とを窒化シリコン膜で構成し、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用することによって、上記開孔をワード線のスペースに対して自己整合的に形成するセルフアライン・コンタクト（Ｓｅｌｆ  Ａｌｉｇｎ・Ｃｏｎｔａｃｔ；ＳＡＣ）技術が採用されている。（例えば特開平９−２５２０９８号公報など）。
また、特開２０００−７７６２２号公報は、ワード線のキャップ絶縁膜と側壁絶縁膜とを酸化シリコン膜で構成したＤＲＡＭに関するものであるが、ワード線の上部の層間絶縁膜をエッチングして開孔を形成する際に酸化シリコン膜からなる側壁絶縁膜がエッチングされるのを防ぐため、上記層間絶縁膜を窒化シリコン膜とその上部に形成した酸化シリコン膜とで構成し、下層の窒化シリコン膜をエッチングのストッパとして利用する技術を開示している。
発明の開示
本発明者は、２５６メガビット（Ｍｂｉｔ）ＤＲＡＭおよび１ギガビット（Ｇｂｉｔ）ＤＲＡＭの開発を進めるなかで、リフレッシュ時間間隔を長くするための一対策として、ビット線容量の低減を図ることを検討している。
ビット線容量の成分は、対隣接ビット線、対基板、対蓄積電極、対ワード線および対プレート電極に分けられるが、ビット線の上方に情報蓄積用容量素子を配置する、いわゆるキャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ；ＣＯＢ）構造のメモリセルの場合は、ビット線とワード線との距離が近くなるために、対ワード線容量成分が最大の成分となる。従って、ビット線容量を低減するためには、対ワード線容量を低減することが最優先課題となる。
前述したように、セルフアライン・コンタクト（ＳＡＣ）技術を採用する従来の製造プロセスでは、ワード線の上部と側壁とを酸化シリコン膜に対するエッチング選択比が大きい窒化シリコン膜で覆っている。しかし、窒化シリコン膜の比誘電率は、酸化シリコン膜のそれよりも約２倍程度大きいため、ワード線の上部と側壁とを窒化シリコン膜で覆うと、ビット線の対ワード線容量が大きくなってしまう。
一方、ビット線の対ワード線容量を低減するために、ワード線の側壁絶縁膜あるいはキャップ絶縁膜を酸化シリコン膜で構成した場合は、ワード線のスペースにビット線と基板とを接続する開孔（コンタクトホール）を形成する際に側壁絶縁膜あるいはキャップ絶縁膜が深く削られ、開孔の底部がワード線に近接してしまうため、この場合も、ビット線の対ワード線容量が大きくなってしまう。
本発明の目的は、メモリセルサイズが微細化されたＤＲＡＭのビット線容量を低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、半導体基板上に、互いに並行して延在するように形成された複数の第１導体片と、前記第１導体片の側壁に形成された酸化シリコン膜からなる第１側壁絶縁膜と、前記第１導体片の間に形成された第２導体片と、前記複数の第１および第２導体片の上部に形成された窒化シリコン膜からなる第１絶縁膜と、前記第１絶縁膜の上部に形成された酸化シリコン膜からなる第２絶縁膜とを有し、前記複数の第２導体片のそれぞれの上部の前記第１および第２絶縁膜には第１開孔が形成され、前記第１開孔の内部には、前記第２導体片に電気的に接続された第３導体片が形成されているものである。
本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
半導体基板上に第１導体片を形成し、第１導体片および半導体基板の上部に第１絶縁膜を形成する工程と、前記第１導体片の間に位置するように、前記第１絶縁膜に第１開孔を形成した後、前記第１開孔の側壁に酸化シリコン膜からなる第１側壁絶縁膜を形成する工程と、前記第１開孔の内部に第２導体片を形成する工程と、前記第１および第２導体片の上部に窒化シリコン膜からなる第２絶縁膜を形成し、前記第２絶縁膜の上部に酸化シリコン膜からなる第３絶縁膜を形成する工程と、前記第１開孔の上部の前記第３絶縁膜および前記第２絶縁膜に第２開孔を形成し、前記第２開孔の底部に前記第２導体片を露出させた後、前記第２開孔の内部に、前記第２導体片に電気的に接続された第３導体片を形成する工程。
発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施形態のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が形成された半導体チップ１Ａの全体平面図である。
長方形の半導体チップ１Ａの主面には、例えば２５６Ｍｂｉｔ（メガビット）の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、複数のメモリアレイ（ＭＡＲＹ）からなる記憶部とそれらの周囲に配置された周辺回路部ＰＣとを有している。また、半導体チップ１Ａの中央部には、ワイヤやバンプ電極などが接続される複数のボンディングパッドＢＰが１列に配置されている。
図２は、メモリアレイ（ＭＡＲＹ）の一端部を示す半導体基板（以下、基板という）の断面図である。
例えばｐ型の単結晶シリコンからなる基板１の主面にはｐ型ウエル２が形成されており、ｐ型ウエル２には素子分離溝４が形成されている。この素子分離溝４によって周囲を規定されたｐ型ウエル２のアクティブ領域には、複数のメモリセルが形成されている。メモリセルのそれぞれは、ｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）によって構成された一個のメモリセル選択用ＭＩＳＦＥＴＱｔとその上部に形成された一個の情報蓄積用容量素子Ｃとによって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｔは、主としてゲート絶縁膜６、アクティブ領域以外の領域においてワード線ＷＬを構成するゲート電極７および一対のｎ型半導体領域（ソース、ドレイン領域）８によって構成されている。ゲート電極７（ワード線ＷＬ）は、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜を積層した３層の導電体膜によって構成されている。
図３は、周辺回路部（ＰＣ）の一部を示す基板１の断面図である。周辺回路部（ＰＣ）の基板１にはｐ型ウエル２およびｎ型ウエル３が形成されている。ｐ型ウエルのアクティブ領域にはｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル３のアクティブ領域にはｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート絶縁膜６、ゲート電極７および一対のｎ＋型半導体領域（ソース、ドレイン領域）１７によって構成され、ｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート絶縁膜６、ゲート電極７および一対のｐ＋型半導体領域（ソース、ドレイン領域）１８によって構成されている。すなわち、周辺回路部（ＰＣ）は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとを組み合わせた相補型ＭＩＳＦＥＴによって構成されている。
図２に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７（ワード線ＷＬ）の側壁には、２層の側壁絶縁膜１０、１１が形成されている。外側の側壁絶縁膜１１は、例えば３０ｎｍ程度の膜厚を有する酸化シリコン膜によって構成され、内側の側壁絶縁膜１０は、第１の側壁絶縁膜１１よりも薄い膜厚（例えば１０ｎｍ〜１５ｎｍ程度）の窒化シリコン膜によって構成されている。酸化シリコン膜によって構成された側壁絶縁膜１１の高さは、ゲート電極７（ワード線ＷＬ）の上面よりも高く、かつゲート電極７（ワード線ＷＬ）の上部を覆っているキャップ絶縁膜９の上端部よりも低くなっている。
ゲート電極７、７のスペースには、上記２層の側壁絶縁膜１０、１１によって周囲を囲まれたコンタクトホール（開孔）１２、１３が形成されており、コンタクトホール１２、１３の内部には、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜によって構成されたプラグ（導体層）１４が埋め込まれている。
メモリセル選択用ＭＩＳＦＥＴＱｔの上部には２層の絶縁膜（下層から順に窒化シリコン膜１９および酸化シリコン膜３１）が形成されており、酸化シリコン膜３１の上部にはメモリセルに対してデータの書き込みおよび読み出しを行うビット線ＢＬが形成されている。ビット線ＢＬは、例えばＷ（タングステン）のようなメタル膜によって構成されている。ビット線ＢＬは、酸化シリコン膜３１および窒化シリコン膜１９に形成されたスルーホール３２とその下部の前記コンタクトホール１２とを通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン）８の一方と電気的に接続されている。スルーホール３２の内部には、例えばＴｉＮ膜の上部にＷ膜を積層したメタル膜によって構成されるプラグ３３が埋め込まれている。
ビット線ＢＬの上部には酸化シリコン膜３４および窒化シリコン膜３５が形成されており、窒化シリコン膜３５の上部には情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、窒化シリコン膜３５の上部の厚い膜厚の酸化シリコン膜３９をエッチングして形成した深い溝４０の内部に形成された下部電極４１と、下部電極４１の上部に形成された容量絶縁膜４２および上部電極４３とによって構成されている。
情報蓄積用容量素子Ｃの下部電極４１は、例えばＲｕ（ルテニウム）膜によって構成され、スルーホール３６およびその下部のコンタクトホール１３を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン）８の他方と電気的に接続されている。容量絶縁膜４２は、例えばＢＳＴ（ＢａＸＳｒ１−ＸＴｉＯ３；Ｂａｒｉｕｍ  Ｓｔｒｏｎｔｉｕｍ  Ｔｉｔａｎａｔｅ）膜によって構成され、上部電極４３は例えばＲｕ膜によって構成されている。この情報蓄積用容量素子Ｃの上部には、酸化シリコン膜５１を介してＡｌ合金配線５２が形成されている。
図３に示すように、周辺回路部（ＰＣ）のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれの側壁には、２層の側壁絶縁膜１０、２１が形成されている。外側の側壁絶縁膜２１は、例えば７０ｎｍ程度の膜厚を有する酸化シリコン膜によって構成され、内側の側壁絶縁膜１０は、前述したメモリセル選択用ＭＩＳＦＥＴＱｔの側壁絶縁膜１０と同じ窒化シリコン膜によって構成されている。
ｎチャネル型ＭＩＳＦＥＴＱｎの上部には第１層配線４４、４５が形成され、ｐチャネル型ＭＩＳＦＥＴＱｐの上部には第１層配線４６、４７が形成されている。これらの第１層配線４４〜４７は、前述したビット線ＢＬと同じメタル膜によって構成され、ビット線ＢＬを形成する工程で同時に形成される。
第１層配線４４、４５は、その下部の絶縁膜（酸化シリコン膜３１、窒化シリコン膜１９および酸化シリコン膜２２）に形成されたコンタクトホール４８を通じてｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域（ソース、ドレイン領域）１７と電気的に接続されている。また、第１層配線４６、４７は、その下部の絶縁膜（酸化シリコン膜３１、窒化シリコン膜１９および酸化シリコン膜２２）に形成されたコンタクトホール４９を通じてｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域（ソース、ドレイン領域）１８と電気的に接続されている。コンタクトホール４８、４９の内部には、例えばＴｉＮ膜の上部にＷ膜を積層したメタル膜によって構成されるプラグ３３が埋め込まれている。
第１層配線４４〜４７の上部には、下層から順に酸化シリコン膜３４、窒化シリコン膜３５、厚い膜厚の酸化シリコン膜３９および酸化シリコン膜５１が形成され、酸化シリコン膜５１の上部には第２層配線であるＡｌ合金配線５３、５４が形成されている。Ａｌ合金配線５３は、その下部の絶縁膜（酸化シリコン膜５１、酸化シリコン膜３９、窒化シリコン膜３５および酸化シリコン膜３４）に形成されたスルーホール５５を通じて第１層配線４４と電気的に接続されている。スルーホール５５の内部には、例えばＴｉＮ膜の上部にＷ膜を積層したメタル膜によって構成されるプラグ５６が埋め込まれている。
次に、上記のように構成された本実施形態のＤＲＡＭの製造方法を図４〜図５８を用いて工程順に説明する。
まず、図４（メモリアレイの一端部を示す平面図）、図５（図４のＡ−Ａ線に沿った断面図）および図６（周辺回路部の一部を示す断面図）に示すように、基板１の主面の素子分離領域に素子分離溝４を形成する。素子分離溝４は、基板１の主面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で膜厚６００ｎｍ程度酸化シリコン膜５を堆積した後、溝の外部の不要な酸化シリコン膜５を化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で研磨、除去することによって形成する。図４に示すように、素子分離溝４を形成することにより、メモリアレイには、周囲が素子分離溝４で囲まれた細長い島状のパターンを有する多数のアクティブ領域Ｌが形成される。
次に、図７（メモリアレイの一端部を示す断面図）および図８（周辺回路部の一部を示す断面図）に示すように、基板１の一部にＢ（ホウ素）をイオン注入し、他の一部にＰ（リン）をイオン注入した後、基板１を熱処理してこれらの不純物を基板１内に拡散させることにより、ｐ型ウエル２およびｎ型ウエル３を形成する。
次に、図９、図１０および図１１に示すように、基板１を熱酸化してｐ型ウエル２およびｎ型ウエル３のそれぞれの表面に膜厚６ｎｍ〜７ｎｍ程度の酸化シリコンからなるゲート絶縁膜６を形成し、続いてゲート絶縁膜６の上部にメモリセル選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極７を形成する。ゲート電極７を形成するには、例えばＰ（リン）をドープした膜厚７０ｎｍ程度のｎ型多結晶シリコン膜をゲート絶縁膜６上にＣＶＤ法で堆積し、続いてその上部に膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜および膜厚６０ｎｍ程度のＷ（タングステン）膜をスパッタリング法で堆積し、さらにその上部に膜厚２００ｎｍ程度のキャップ絶縁膜９を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。キャップ絶縁膜９は、窒化シリコン膜（または酸化シリコン膜と窒化シリコン膜との積層膜）で構成する。ゲート電極７は、ポリサイド膜（多結晶シリコン膜と高融点金属シリサイド膜との積層膜）で構成してもよい。
図９に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７は、アクティブ領域Ｌ以外の領域でワード線ＷＬを構成し、アクティブ領域Ｌの長辺と斜めに交差する方向に延在する。メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７のゲート長は、例えば０．１３□ｍ〜１．４□ｍ程度、隣接するゲート電極７（ワード線ＷＬ）とのスペースは、例えば０．１２□ｍ程度である。
次に、図１２および図１３に示すように、ｐ型ウエル２にＡｓ（ヒ素）をイオン注入することによって、メモリアレイのｐ型ウエル２にｎ型半導体領域（ソース、ドレイン領域）８を形成し、周辺回路部のｐ型ウエル２にｎ−型半導体領域１５を形成する。また、周辺回路部のｎ型ウエル３にＢ（ホウ素）をイオン注入することによって、ｐ−型半導体領域１６を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｔが略完成する。
次に、図１４および図１５に示すように、基板１上にＣＶＤ法で膜厚１０ｎｍ〜１５ｎｍ程度の薄い窒化シリコン膜１０Ａを堆積した後、その上部にＣＶＤ法で膜厚７０ｎｍ程度の酸化シリコン膜２１Ａを堆積することにより、ゲート電極７（ワード線ＷＬ）のスペースを酸化シリコン膜２１Ａで埋め込む。酸化シリコン膜２１Ａは、ゲート電極７（ワード線ＷＬ）のスペースの２分の１より大きい膜厚で堆積し、このスペースに空隙ができないようにする。窒化シリコン膜１０Ａは、後の工程でゲート電極７のスペースにコンタクトホール（開孔）を形成するためのドライエッチングを行う際、素子分離溝４の内部の酸化シリコン膜５が削られるのを防ぐエッチングストッパとして使用される。従って、酸化シリコン膜５の削れ量が問題とならないような場合は、窒化シリコン膜１０Ａを省略してもよい。
次に、図１６に示すように、周辺回路部の酸化シリコン膜２１Ａおよび窒化シリコン膜１０Ａを異方的にエッチングしてゲート電極７の側壁に２層の側壁絶縁膜２１、１０を形成する。次に、図１７に示すように、周辺回路部のｐ型ウエル２にＰ（リン）をイオン注入することによって、ｎ＋型半導体領域（ソース、ドレイン領域）１７を形成し、ｎ型ウエル３にＢ（ホウ素）をイオン注入することによって、ｐ＋型半導体領域（ソース、ドレイン領域）１８を形成する。ここまでの工程により、周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが略完成する。
次に、図１８および図１９に示すように、基板１上にＣＶＤ法で膜厚６００ｎｍ程度の厚い酸化シリコン膜２２を堆積した後、この酸化シリコン膜２２を化学機械研磨法で研磨、平坦化することにより、酸化シリコン膜２２の表面の高さをメモリアレイと周辺回路部とで均一にする。このとき、キャップ絶縁膜９の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜２２の表面の高さをキャップ絶縁膜９の上面まで後退させてもよい。
次に、図２０および図２１（図９のＢ−Ｂ線に沿った断面図）に示すように、酸化シリコン膜２２の上部にＣＶＤ法で膜厚１０ｎｍ程度の薄い酸化シリコン膜２３を堆積し、続いて酸化シリコン膜２３の上部にＣＶＤ法で膜厚７０ｎｍ程度の多結晶シリコン膜２４Ａを堆積した後、多結晶シリコン膜２４Ａの上部に膜厚６０ｎｍ程度の反射防止膜２５および膜厚４００ｎｍ程度のフォトレジスト膜２６をスピン塗布する。酸化シリコン膜２３は、化学機械研磨法で研磨されたときに生じた下層の酸化シリコン膜２２の表面の微細な傷を補修するために堆積する。
次に、図２２および図２３に示すように、フォトレジスト膜２６をマスクにして反射防止膜２５および多結晶シリコン膜２４Ａのそれぞれの一部をドライエッチングすることにより、耐エッチングマスク２４を形成する。図２４は、多結晶シリコン膜２４Ａによって構成された上記耐エッチングマスク２４のパターン（グレイの着色を施した部分）を示す平面図である。図示のように、耐エッチングマスク２４は、メモリアレイを横切ってアクティブ領域Ｌの長辺方向に延在する細長いスリット状または溝状の開孔２７を有している。ゲート電極７のスペースにコンタクトホール（開孔）１２、１３を形成するための耐エッチングマスク２４にこのようなスリット状（溝状）の開孔部２７を設けた理由については後述する。
次に、フォトレジスト膜２６および反射防止膜２５を除去した後、図２５および図２６に示すように、耐エッチングマスク２４をマスクにして開孔２７内の酸化シリコン膜２３、２２、２１Ａをドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン領域）８の上部、すなわちゲート電極７のスペースにコンタクトホール（開孔）１２、１３を形成する。コンタクトホール１２、１３の一方（コンタクトホール１２）は、ｎ型半導体領域（ソース、ドレイン領域）８の一方とビット線ＢＬとを接続するために使用され、他方（コンタクトホール１３）は、ｎ型半導体領域（ソース、ドレイン領域）８の他方と情報蓄積用容量素子Ｃの下部電極４１とを接続するために使用される。
上記酸化シリコン膜２３、２２、２１Ａのドライエッチングは、キャップ絶縁膜９の一部を構成する窒化シリコン膜および窒化シリコン膜１０Ａをエッチングストッパにして行う。これにより、酸化シリコン膜２１Ａ、２２、２３をドライエッチングする際に素子分離溝４の内部の酸化シリコン膜５が削られる不具合を防止することができると共に、キャップ絶縁膜９が削られてゲート電極７（ワード線ＷＬ）の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成される側壁絶縁膜１０が形成される。
次に、図２７および図２８に示すように、基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン膜１１Ａを堆積した後、図２９に示すように、酸化シリコン膜１１Ａを異方的にエッチングすることにより、ゲート電極７（ワード線ＷＬ）の側壁に酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１を形成する。このとき、図３０に示すように、スリット状（溝状）の開孔２７の延在方向に沿った酸化シリコン膜２２、２１Ａの側壁にも、酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１が形成される。
上記酸化シリコン膜１１Ａの異方性エッチングは、窒化シリコンからなる側壁絶縁膜１０およびキャップ絶縁膜９の一部である窒化シリコン膜をエッチングストッパにして行う。これにより、ゲート電極７（ワード線ＷＬ）の側壁に形成される側壁絶縁膜１１の高さがキャップ絶縁膜９の上面よりも低くなる（図２９）。また、側壁絶縁膜１１に対して施される異方性エッチングのエッチング量は、後にキャップ絶縁膜９の窒化シリコン膜をストッパにして行われる化学機械研磨によるキャップ絶縁膜９の膜減りを考慮しても、酸化シリコンからなる側壁絶縁膜１１の上端がキャップ絶縁膜９の上面よりも確実に低くなるように、側壁絶縁膜１１の上端とキャップ絶縁膜９の上面との高さの差を確保しておくことが望ましい。一方、酸化シリコン膜２２、２１Ａの側壁に形成される側壁絶縁膜１１は、ゲート電極７（ワード線ＷＬ）の側壁に形成される側壁絶縁膜１１よりも上端部の位置が高くなる（図３０）。
ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７（ワード線ＷＬ）の側壁には、薄い膜厚の窒化シリコン膜（１０Ａ）とそれよりも厚い膜厚の酸化シリコン膜（１１Ａ）とによって構成される２層の側壁絶縁膜１０、１１が形成される。また、酸化シリコン膜（１１Ａ）によって構成される側壁絶縁膜１１は、ゲート電極７（ワード線ＷＬ）の側壁における高さがキャップ絶縁膜９の上面よりも低いため、ゲート電極７（ワード線ＷＬ）のスペースに形成されたコンタクトホール１２、１３のゲート長方向に沿った断面は、図２９に示すように、上部の径（ａ）が底部の径（ｂ）よりも大きくなる（ａ＞ｂ）。
次に、図３１および図３２に示すように、コンタクトホール１２、１３の底部に残った薄い膜厚の窒化シリコン膜１０Ａをドライエッチングで除去してｎ型半導体領域（ソース、ドレイン領域）８の表面を露出させる。続いて、このドライエッチングでダメージを受けたｎ型半導体領域（ソース、ドレイン領域）８の表面を薄くドライエッチングしてダメージを除去した後、この表面をフッ酸で洗浄する。
次に、図３３および図３４に示すように、例えばＰ（リン）をドープした膜厚１００ｎｍ程度のｎ型多結晶シリコン膜１４ＡをＣＶＤ法で堆積することにより、コンタクトホール１２、１３の内部をｎ型多結晶シリコン膜１４Ａで埋め込む。なお、周辺回路部にコンタクトホール１２、１３よりも径の大きいコンタクトホールがある場合は、コンタクトホール内部のｎ型多結晶シリコン膜１４Ａの膜厚が不足し、次の工程でｎ型多結晶シリコン膜１４Ａを研磨したときにコンタクトホールの底部の基板１が削れる虞れがあるので、ｎ型多結晶シリコン膜１４Ａの上部に、例えばＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜をさらに堆積しておいてもよい。
次に、図３５および図３６に示すように、ｎ型多結晶シリコン膜１４Ａ、多結晶シリコンからなる耐エッチングマスク２４およびその下層の酸化シリコン膜２１Ａ、２２、２３を化学機械研磨法で研磨することにより、コンタクトホール１２、１３の外部のｎ型多結晶シリコン膜１４Ａを除去し、コンタクトホール１２、１３の内部にｎ型多結晶シリコン膜１４Ａによって構成されるプラグ１４を形成する。この化学機械研磨は、キャップ絶縁膜９の一部を構成する窒化シリコン膜をストッパにして行う。
このように、本実施形態では、まずアクティブ領域Ｌの長辺方向に延在するスリット状（溝状）の開孔２７を有する耐エッチングマスク２４を使って酸化シリコン膜２１Ａ、２２、２３をドライエッチングすることにより、ゲート電極７のスペースにコンタクトホール（開孔部）１２、１３を形成する。次に、コンタクトホール１２、１３の壁面を構成するゲート電極７の側壁および酸化シリコン膜２２、２１Ａの側壁に酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１を形成した後、コンタクトホール１２、１３の内部にプラグ１４を形成する。
また、本実施形態では、キャップ絶縁膜９の一部を窒化シリコン膜で構成する積層構造とすることにより、前記ｎ型多結晶シリコン膜１４Ａに化学機械研磨を施す際に前記窒化シリコン膜をストッパとして使用することができるので、キャップ絶縁膜９の膜厚の制御が容易になる。
さらに、本実施形態のキャップ絶縁膜９は、前記化学機械研磨の際にストッパとして使用される窒化シリコン膜の下層に酸化シリコン膜を設けた積層構造となっているので、前記ゲート電極７の加工の際に対レジスト選択比や対タングステン選択比の観点からは好ましくない窒化シリコン膜の膜厚を抑えつつ、化学機械研磨終了時点でのキャップ絶縁膜９の膜厚を確保することができる。
図３７（ａ）は、上記したスリット状（溝状）の開孔２７を有する耐エッチングマスク２４を使って形成したコンタクトホール１２の概略平面図である。このコンタクトホール１２の側壁には酸化シリコン膜によって構成される側壁絶縁膜１１が形成されるので、この側壁絶縁膜１１の内側の領域（グレイの着色を施した領域）がコンタクトホール１２の底部に露出したｎ型半導体領域８とプラグ１４とが接触する領域になる。
一方、図３７（ｂ）は、コンタクトホール開孔領域に穴状の開孔３０を有する耐エッチングマスクを使って形成したコンタクトホール１２の概略平面図である。この場合もコンタクトホール１２の側壁に側壁絶縁膜１１が形成されるので、この側壁絶縁膜１１の内側の領域（グレイの着色を施した領域））がコンタクトホール１２の底部に露出したｎ型半導体領域８とプラグ１４とが接触する領域になる。ところが、このような穴状の開孔３０を有する耐エッチングマスクを使って形成したコンタクトホール１２は、フォトマスクの合わせずれによって開孔３０の位置がアクティブ領域Ｌの長辺方向にずれた場合、図３７（ｃ）に示すように、ｎ型半導体領域８とプラグ１４とが接触する領域が小さくなる。これに対し、アクティブ領域Ｌの長辺方向に延在するスリット状（溝状）の開孔部２７を有する耐エッチングマスクを使って形成したコンタクトホール１２の場合は、フォトマスクの合わせずれによって開孔２７の位置がアクティブ領域Ｌの長辺方向にずれた場合でも、ｎ型半導体領域８とプラグ１４とが接触する領域が小さくなることはない。すなわち、スリット状（溝状）の開孔２７を有する耐エッチングマスクを使ってコンタクトホール１２を形成する本実施形態によれば、コンタクトホール１２に埋め込んだプラグ１４とｎ型半導体領域８との接触面積を最大限に確保することができるので、プラグ１４とｎ型半導体領域８との間の接触抵抗の増大を抑制することができる。
耐エッチングマスクに形成された開孔の形状によるプラグ１４とｎ型半導体領域８とのコンタクト面積の差は、従来のセルフアライン・コンタクト（ＳＡＣ）技術で行われているように、ゲート電極の側壁に側壁絶縁膜を形成した後、ゲート電極のスペースにコンタクトホールを形成する場合と、本実施形態のように、ゲート電極のスペースにコンタクトホールを形成した後、ゲート電極の側壁に側壁絶縁膜を形成する場合とで異なってくる。
次に、図３８および図３９に示すように、基板１上にＣＶＤ法で膜厚２０ｎｍ程度の窒化シリコン膜１９を堆積し、続いて窒化シリコン膜１９の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３１を堆積した後、化学機械研磨法で酸化シリコン膜３１を１００ｎｍ程度研磨することによって、その表面を平坦化する。酸化シリコン膜３１の平坦化は、後の工程でメモリセル選択用ＭＩＳＦＥＴＱｔの上部に形成されるスルーホール（３２、３６）の開孔精度を高くするために行う。
次に、図４０および図４１に示すように、フォトレジスト膜２８をマスクにしてコンタクトホール１２の上部の酸化シリコン膜３１をドライエッチングする。酸化シリコン膜３１のドライエッチングは、その下層の窒化シリコン膜１９をエッチングストッパに用いて行う。すなわち、このドライエッチングは、窒化シリコン膜１９に対する酸化シリコン膜３１のエッチング選択比が大きくなるような条件で行い、コンタクトホール１２の上部の窒化シリコン膜１９が完全には除去されないようにする。
次に、図４２、図４３および図４４に示すように、上記フォトレジスト膜２８をマスクにしてコンタクトホール１２の上部の窒化シリコン膜１９をドライエッチングすることにより、コンタクトホール１２の上部にスルーホール３２を形成する。窒化シリコン膜１９のドライエッチングは、酸化シリコン膜に対するエッチング選択比が大きくなるような条件で行う。
ここで、酸化シリコン膜３１の下層に窒化シリコン膜１９を設けた理由を図４５および図４６を用いて説明する。図４５は、図４２のＡ−Ａ線（アクティブ領域Ｌの長辺方向）に沿った断面図、図４６は、同じくＢ−Ｂ線（ワード線Ｗの延在方向）に沿った断面図であり、いずれも酸化シリコン膜３１の下層に窒化シリコン膜１９を設けない場合の図である。
アクティブ領域Ｌの長辺方向に沿った断面（図４５）を見ると、ゲート電極７（ワード線ＷＬ）の上部は窒化シリコン膜を含んだキャップ絶縁膜９で覆われている。そのため、フォトレジスト膜２８をマスクにしてコンタクトホール１２の上部の酸化シリコン膜３１をドライエッチングする際に、スルーホール３２とその下部のコンタクトホール１２との位置が多少ずれた場合でも、キャップ絶縁膜９がエッチングストッパとなるため、スルーホール３２の底部がキャップ絶縁膜９の上面よりも下方に後退する量は僅かで済む。
ところが、ワード線Ｗの延在方向に沿った断面（図４６）を見ると、コンタクトホール１２の下方には、エッチングストッパとなる窒化シリコン膜（１９）が存在しない。そのため、酸化シリコン膜３１をエッチングすると、その下層の酸化シリコン膜２２や、酸化シリコンからなる側壁絶縁膜１１までもがエッチングされてしまい、スルーホール３２の底部がキャップ絶縁膜９の上面よりも大幅に後退する（図の矢印で示す箇所）。その結果、後述する工程でスルーホール３２の内部にメタルのプラグ３３を埋め込み、さらにプラグ３３の上部にビット線ＢＬを形成した場合、プラグ３３とゲート電極７（ワード線ＷＬ）との距離が短くなるために、ビット線ＢＬとゲート電極７（ワード線ＷＬ）との間に形成される容量が大きくなってしまう。
これに対し、本実施形態のように、酸化シリコン膜３１の下層に窒化シリコン膜１９を設けた場合は、前記図４４に示すように、スルーホール３２の底部の酸化シリコン膜２２や側壁絶縁膜１１の削れが僅かで済むため、スルーホール３２の内部に埋め込まれるプラグ３３とゲート電極７（ワード線ＷＬ）との距離を確保することができ、ビット線ＢＬとゲート電極７（ワード線ＷＬ）との間に形成される容量の増加を防止することができる。
次に、図４７に示すように、酸化シリコン膜３１の上部に形成したフォトレジスト膜２９をマスクにして周辺回路部の酸化シリコン膜３１、窒化シリコン膜１９、酸化シリコン膜２２を順次エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域（ソース、ドレイン領域）１７の上部にコンタクトホール４８を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域（ソース、ドレイン領域）１８の上部にコンタクトホール４９を形成する。
次に、図４８〜図５０に示すように、スルーホール３２およびコンタクトホール４８、４９の内部にプラグ３３を形成する。プラグ３３を形成するには、例えばＣＶＤ法で酸化シリコン膜３１の上部にＴｉＮなどからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによってスルーホール３２およびコンタクトホール４８、４９の内部にこれらの膜を埋め込んだ後、スルーホール３２およびコンタクトホール４８、４９の外部のこれらの膜を化学機械研磨法で除去する。
次に、図５１〜図５３に示すように、酸化シリコン膜３１の上部にビット線ＢＬを形成する。また、図５４に示すように、周辺回路部の酸化シリコン膜３１の上部に第１層配線４４〜４７を形成する。ビット線ＢＬおよび第１層配線４４〜４７を形成するには、例えば酸化シリコン膜３１の上部にスパッタリング法で膜厚１０ｎｍ程度のＴｉＮ膜（またはＷＮ膜）および膜厚５０ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線ＢＬは、スルーホール３２の内部に埋め込まれたプラグ３３およびコンタクトホール１２の内部に埋め込まれたプラグ１４を介してメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン領域）８の一方と電気的に接続される。
このように、本実施形態のＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７の側壁に窒化シリコン膜によって構成される側壁絶縁膜１０と酸化シリコン膜によって構成される側壁絶縁膜１１とを形成し、これらの側壁絶縁膜１０、１１によって周囲を囲まれたゲート電極７のスペース（コンタクトホール１２、１３）にプラグ１４を埋め込む。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけで側壁絶縁膜を構成する従来のセルフアライン・コンタクト（ＳＡＣ）技術に比べて側壁絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の主要な成分である対ワード線容量成分を小さくすることができる。
また、本実施形態のＤＲＡＭは、ゲート電極７の上部のキャップ絶縁膜９を酸化シリコン膜と窒化シリコン膜との積層膜で構成する。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけでキャップ絶縁膜を構成する従来のセルフアライン・コンタクト（ＳＡＣ）技術に比べてキャップ絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の対ワード線容量成分をさらに小さくすることができる。
また、本実施形態のＤＲＡＭは、ビット線ＢＬの下部の酸化シリコン膜３１をエッチングしてスルーホール３２を形成する際、あらかじめ酸化シリコン膜３１の下層にエッチングストッパとなる窒化シリコン膜１９を形成しておき、スルーホール３２の底部の酸化シリコン膜２２や側壁絶縁膜１１の削れを抑制する。これにより、スルーホール３２の内部に埋め込まれるプラグ３３とゲート電極７（ワード線ＷＬ）との距離を確保することができるので、ビット線容量の対ワード線容量成分をさらに小さくすることができる。
次に、図５５に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３４を堆積した後、その表面を化学機械研磨法で平坦化する。次に、酸化シリコン膜３４の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜３５を堆積した後、窒化シリコン膜３５、酸化シリコン膜３５、３１および窒化シリコン膜１９を順次ドライエッチングすることによって、プラグ１４が埋め込まれたコンタクトホール１３の上部にスルーホール３６を形成する。
この場合も、酸化シリコン膜３１の下層に窒化シリコン膜１９を形成したことにより、フォトマスクの合わせずれなどによってスルーホール３６とコンタクトホール１３との位置が多少ずれた場合でも、窒化シリコン膜１９がエッチングストッパとなるため、スルーホール３６の底部の酸化シリコン膜２２の削れを抑制することができる。これにより、次の工程でスルーホール３６の内部に埋め込まれるプラグ３７とゲート電極７（ワード線ＷＬ）との距離を確保することができるので、後の工程でスルーホール３６の上部に形成される情報蓄積用容量素子Ｃとゲート電極７（ワード線ＷＬ）との間に形成される容量の増加を防止し、ゲート電極７（ワード線ＷＬ）の遅延を抑制することができる。
次に、スルーホール３６の内部にプラグ３７を形成し、さらにプラグ３７の表面にバリアメタル膜３８を形成する。プラグ３７およびバリアメタル膜３８を形成するには、例えば窒化シリコン膜３５の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール３６の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール３６の外部のｎ型多結晶シリコン膜をドライエッチングで除去する。このとき、スルーホール３６の内部のｎ型多結晶シリコン膜をオーバーエッチングし、プラグ３７の表面を窒化シリコン膜３５の表面よりも下方に後退させることによって、プラグ３７の上部にバリアメタル膜３８を埋め込むためのスペースを確保する。次に、窒化シリコン膜３５の上部にスパッタリング法でＴｉＮ膜を堆積することにより、スルーホール３６内のプラグ３７の上部にＴａＮ（窒化タンタル）膜を埋め込んだ後、スルーホール３６の外部のＴａＮ膜を化学機械研磨法で除去する。
後の工程でスルーホール３６の上部に形成される情報蓄積用容量素子Ｃの下部電極とプラグ３７との間に介在する上記バリアメタル膜３８は、情報蓄積容量素子Ｃの容量絶縁膜形成工程で行われる高温熱処理の際に、下部電極を構成するＲｕ膜とプラグ３７を構成する多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。
前述したように、ゲート電極７の側壁に形成された２層の側壁絶縁膜１０、１１のうち、外側の側壁絶縁膜１１は、ゲート電極７の側壁における高さがキャップ絶縁膜９の上面よりも低いため、ゲート長方向に沿ったコンタクトホール１２、１３の断面は、上部の径が底部の径よりも大きい（図２９参照）。すなわち、コンタクトホール１２、１３の内部に埋め込まれたプラグ１４の径は、コンタクトホール１２、１３の底部よりも上部の方が大きい。
これにより、コンタクトホール１３の上部にスルーホール３６を形成した際、フォトマスクの合わせずれなどによってスルーホール３６の中心がコンタクトホール１３の中心からずれたとしても、コンタクトホール１３の表面積が大きいために、両者の接触面積を十分に確保することができる。
次に、図５６に示すように、スルーホール３６の上部に下部電極４１、容量絶縁膜４２および上部電極４３によって構成される情報蓄積用容量素子Ｃを形成し、スルーホール３６の内部に埋め込まれたプラグ３７およびコンタクトホール１３の内部に埋め込まれたプラグ１４を介して情報蓄積用容量素子Ｃの下部電極４１とメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン領域）８の他方とを電気的に接続することにより、メモリセルが略完成する。
情報蓄積用容量素子Ｃは、次のような方法で形成する。まず、窒化シリコン膜３５の上部にＣＶＤ法で膜厚１□ｍ程度の厚い酸化シリコン膜３９を堆積し、続いてフォトレジスト膜（図示せず）をマスクにして酸化シリコン膜３９ドライエッチングすることにより、スルーホール３６の上部に溝４０を形成する。酸化シリコン膜３９のエッチングは、窒化シリコン膜３５をエッチングストッパにして行い、下層の酸化シリコン膜３４が削られないようにする。
次に、溝４０の内部を含む酸化シリコン膜３９の上部にＣＶＤ法で膜厚７０ｎｍ〜８０ｎｍ程度のＲｕ膜を堆積する。次に、溝４０の内部のＲｕ膜が除去されるのを防ぐために溝４０の内部にフォトレジスト膜を埋め込んだ後、このフォトレジスト膜で覆われていない溝４０の外部のＲｕ膜をドライエッチングによって除去し、溝４０の内部に埋め込んだフォトレジスト膜をアッシングで除去することにより、溝４０の側壁および底面にＲｕ膜によって構成される下部電極４１を形成する。
次に、下部電極４１が形成された溝４０の内部を含む酸化シリコン膜３９上に容量絶縁膜４２を形成する。容量絶縁膜４２は、例えばＣＶＤ法で堆積した膜厚は２０ｎｍ程度のＢＳＴ膜によって構成する。容量絶縁膜４２は、ＢＳＴ膜の他、例えばＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体膜によって構成することもできる。
次に、容量絶縁膜４２の上部に上部電極４３を形成する。上部電極４３は、例えばＣＶＤ法またはスパッタリング法で堆積した膜厚２００ｎｍ程度のＲｕ膜によって構成する。ここまでの工程により、Ｒｕ膜によって構成される下部電極４１、ＢＳＴ膜によって構成される容量絶縁膜４２およびＲｕ膜によって構成される上部電極４３からなる情報蓄積用容量素子Ｃが完成する。
次に、図５７に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積した後、図５８に示すように、周辺回路部の酸化シリコン膜５１、３９、窒化シリコン膜３５および酸化シリコン膜３４を順次エッチングして第１層配線４４の上部にスルーホール５５を形成した後、スルーホール５５の内部にプラグ５６を形成する。プラグ５６は、例えばＴｉＮ膜とＷ膜との積層膜で構成する。
その後、酸化シリコン膜５１の上部にスパッタリング法で形成したＡｌ合金膜をパターニングしてＡｌ合金配線５２〜５４を形成することにより、前記図２および図３に示すＤＲＡＭが略完成する。
（実施の形態２）
本実施形態のＤＲＡＭの製造方法を図５９〜図６２を用いて工程順に説明する。まず、図５９に示すように、前記実施の形態１と同様の方法でメモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、周辺回路部にｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、それらの上部に酸化シリコン膜２２、２３を形成し、酸化シリコン膜２３の上部に多結晶シリコン膜からなる耐エッチングマスク２４を形成する。ここまでの工程は、前記実施の形態１の図４〜図２４に示した工程と同じである。
次に、図６０に示すように、耐エッチングマスク２４をマスクにして酸化シリコン膜２１Ａ、２２、２３をドライエッチングすることにより、ゲート電極７のスペースにコンタクトホール（開孔）１２、１３を形成する。このとき、本実施形態では、ｎ型半導体領域（ソース、ドレイン領域）８の上部を覆っている窒化シリコン膜１０Ａもエッチングし、コンタクトホール（開孔）１２、１３の底部にｎ型半導体領域（ソース、ドレイン領域）８の表面を露出させる。前記実施の形態１と同様、ここまでの工程により、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成される側壁絶縁膜１０が形成される。
次に、上記ドライエッチングでダメージを受けたｎ型半導体領域（ソース、ドレイン領域）８の表面を薄くドライエッチングし、次いでフッ酸洗浄を行った後、図６１に示すように、基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン膜１１Ａを堆積し、続いて図６２に示すように、酸化シリコン膜１１Ａを異方的にエッチングすることにより、ゲート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎｍ程度の酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１を形成する。その後の工程は、前記実施の形態１と同じである。
このように、本実施形態の製造方法は、コンタクトホール１２、１３の底部の窒化シリコン膜１０Ａを除去した後、ゲート電極７（ワード線ＷＬ）の側壁に側壁絶縁膜１１を形成するので、側壁絶縁膜１１の底部には窒化シリコン膜１０Ａが残らない（図６２）。
一方、ゲート電極７（ワード線ＷＬ）の側壁に側壁絶縁膜１１を形成した後にコンタクトホール１２、１３の底部の窒化シリコン膜１０Ａを除去する前記実施の形態１の製造方法では、側壁絶縁膜１１の底部に窒化シリコン膜１０Ａが残る（図３１）。このように、ゲート電極７（ワード線ＷＬ）の側壁端部に窒化シリコン膜１０Ａが残ると、この窒化シリコン膜１０Ａとその下層のゲート絶縁膜６との界面が帯電し、メモリセルのリーク電流を変動させる要因となる。
従って、ゲート電極７（ワード線ＷＬ）の側壁端部に窒化シリコン膜１０Ａを残さない本実施形態の製造方法によれば、このような不具合を防止してメモリセルの特性変動を抑制することができる。
（実施の形態３）
本実施形態のＤＲＡＭの製造方法を図６３〜図８０を用いて工程順に説明する。まず、図６３および図６４に示すように、前記実施の形態１と同様の方法でメモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、周辺回路部にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、それらの上部に堆積した酸化シリコン膜２２を化学機械研磨法で研磨、平坦化する。ここまでの工程は、前記実施の形態１の図４〜図１９に示した工程と同じである。ただし、本実施形態では、キャップ絶縁膜９の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜２２の表面の高さをキャップ絶縁膜９の上面まで後退させる。
次に、図６５〜図６７に示すように、酸化シリコン膜２２の上部にＣＶＤ法で酸化シリコン膜２３を堆積した後、酸化シリコン膜２３の上部に形成したフォトレジスト膜６０をマスクにして酸化シリコン膜２３、２２、２１Ａをドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン領域）８の上部、すなわちゲート電極７のスペースに丸穴状のコンタクトホール（開孔）６１、６２を形成する。酸化シリコン膜２３、２２、２１Ａのドライエッチングは、キャップ絶縁膜９の一部を構成する窒化シリコン膜および窒化シリコン膜１０Ａをエッチングストッパにして行う。これにより、酸化シリコン膜２１Ａ、２２、２３をドライエッチングする際に素子分離溝４の内部の酸化シリコン膜５が削られる不具合を防止することができると共に、キャップ絶縁膜９が削られてゲート電極７（ワード線ＷＬ）の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成される側壁絶縁膜１０が形成される。
このように、本実施形態では、酸化シリコン膜２３の上部に形成したフォトレジスト膜６０をマスクにしたドライエッチングでゲート電極７のスペースに丸穴状のコンタクトホール（開孔）６１、６２を形成する。これにより、多結晶シリコン膜からなる耐エッチングマスク２４をマスクにしたドライエッチングでゲート電極７のスペースにコンタクトホール（開孔）１２、１３を形成する前記実施の形態１の方法に比べて工程を短縮することができる。
次に、図６８および図６９に示すように、基板１上に堆積した酸化シリコン膜を異方的にエッチングすることにより、ゲート電極７（ワード線ＷＬ）の側壁に側壁絶縁膜１１を形成する。前述したように、本実施形態では、酸化シリコン膜２２を研磨、平坦化する際、その表面の高さをキャップ絶縁膜９の上面まで後退させるため（図６３参照）、側壁絶縁膜１１の高さは、アクティブ領域の長辺方向（Ａ−Ａ線方向）とこれに交差するゲート電極７（ワード線ＷＬ）の延在方向（Ｂ−Ｂ線方向）とで等しくなる。また、側壁絶縁膜１１の上端は、キャップ絶縁膜９の上面よりも低くしておく。
次に、図７０および図７１に示すように、コンタクトホール６１、６２の底部に残った薄い膜厚の窒化シリコン膜１０Ａをドライエッチングで除去してｎ型半導体領域（ソース、ドレイン領域）８の表面を露出させた後、例えばＰ（リン）をドープしたｎ型多結晶シリコン膜をコンタクトホール６１、６２の内部に埋め込むことによって、プラグ１４を形成する。
本実施形態の製造方法では、側壁絶縁膜１１の上端は、すべての方向でキャップ絶縁膜９の上面よりも低くなるため、コンタクトホール６１、６２の内部に埋め込まれたプラグ１４の表面は、前記実施の形態１のそれに比べて面積が広くなる。すなわち、コンタクトホール６１とその上部に形成されるスルーホール３２との接触面積およびコンタクトホール６２とその上部に形成されるスルーホール３６との接触面積は、いずれも前記実施の形態１のそれに比べて大きくなる。
次に、図７２および図７３に示すように、基板１上にＣＶＤ法で膜厚２０ｎｍ程度の窒化シリコン膜１９を堆積し、続いて窒化シリコン膜１９の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３１を堆積した後、化学機械研磨法で酸化シリコン膜３１を１００ｎｍ程度研磨することによって、その表面を平坦化する。
次に、図７４および図７５に示すように、フォトレジスト膜２８をマスクにしてコンタクトホール６１の上部の酸化シリコン膜３１をドライエッチングする。酸化シリコン膜３１のドライエッチングは、その下層の窒化シリコン膜１９をエッチングストッパに用いて行う。すなわち、このドライエッチングは、窒化シリコン膜１９に対する酸化シリコン膜３１のエッチング選択比が大きくなるような条件で行い、コンタクトホール６１の上部の窒化シリコン膜１９が完全には除去されないようにする。
次に、図７６、図７７および図７８に示すように、上記フォトレジスト膜２８をマスクにしてコンタクトホール６１の上部の窒化シリコン膜１９をドライエッチングすることにより、コンタクトホール６１の上部にスルーホール３２を形成する。窒化シリコン膜１９のドライエッチングは、酸化シリコン膜に対するエッチング選択比が大きくなるような条件で行う。
このように、酸化シリコン膜３１の下層に窒化シリコン膜１９を設けることにより、スルーホール３２の底部の酸化シリコン膜２２や側壁絶縁膜１１の削れが僅かで済むため、前記実施の形態１と同様、スルーホール３２の内部に埋め込まれるプラグ３３とゲート電極７（ワード線ＷＬ）との距離を確保することができ、ビット線ＢＬとゲート電極７（ワード線ＷＬ）との間に形成される容量の増加を防止することができる。
次に、図７９および図８０に示すように、スルーホール３２の内部に前述した方法でプラグ３３を形成する。その後の工程は、前記実施の形態１と同様であるため、その説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、ＤＲＡＭに適用した場合について説明したが、これに限定されるものではない。すなわち本発明は、ゲート電極の側壁絶縁膜の少なくとも一部を酸化シリコン膜で構成した場合において、ゲート電極の上部を覆う酸化シリコン膜をエッチングしてゲート電極のスペースにコンタクトホール（開孔）を形成するプロセスを有する半導体集積回路装置に適用することができる。
産業上の利用可能性
本発明によれば、ビット線の容量を低減することができる。これにより、情報蓄積用容量素子に蓄積された電荷（情報）を読み出すときの信号電圧を大きくすることができるので、信号のノイズマージンが大きくなり、リフレッシュサイクルを延ばし、消費電力を低減することができる。
また、一本のビット線に接続するメモリセルの数を増やすことができるので、センスアンプの数を減らすことができ、その分、チップ面積を縮小することができるので、ウエハ当たりのチップ取得数を増やして製造歩留まりを向上させることができる。
【図面の簡単な説明】
図１は、本発明の一実施の形態であるＤＲＡＭを形成した半導体チップの全体平面図である。
図２は、本発明の一実施の形態であるＤＲＡＭの構成を示す半導体基板の要部断面図である。
図３は、本発明の一実施の形態であるＤＲＡＭの構成を示す半導体基板の要部断面図である。
図４は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図５は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図８は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図９は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図１０は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１１は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１２は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１３は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１４は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１５は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１６は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１７は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１８は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図１９は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２０は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２１は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２２は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２３は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２４は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図２５は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２６は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２７は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２８は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図２９は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３０は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３１は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３２は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３３は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３４は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３５は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３６は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３７（ａ）は、スリット状（溝状）の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図、（ｂ）および（ｃ）は、穴状の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図である。
図３８は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図３９は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４０は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４１は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４２は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図４３は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４４は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４５は、本発明者が検討した問題点を説明する断面図である。
図４６は、本発明者が検討した問題点を説明する断面図である。
図４７は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４８は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図４９は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５０は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５１は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図５２は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５３は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５４は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５５は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５６は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５７は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５８は、本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図５９は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６０は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６１は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６２は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６３は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６４は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６５は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図６６は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６７は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６８は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図６９は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７０は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７１は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７２は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７３は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７４は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７５は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７６は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
図７７は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７８は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図７９は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
図８０は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【手続補正書】
【提出日】平成14年9月24日(2002.9.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ａ）は、
（ａ−３）前記半導体基板上に前記第１導体層を形成した後、前記第１導体層を所定の形状に加工することにより、前記半導体基板の第２領域に第４導体片を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、第６絶縁膜とその上部に形成された第７絶縁膜とを含み、前記工程（ｂ）は、
（ｂ−１）前記第１導体片、前記第４導体片および前記半導体基板の上部に前記第６絶縁膜を形成する工程、
（ｂ−２）前記第６絶縁膜を異方的にエッチングすることにより、前記第４導体片の側壁に前記第６絶縁膜からなる前記第２側壁絶縁膜を形成する工程、
（ｂ−３）前記第６絶縁膜の上部に前記第７絶縁膜を形成した後、前記第７絶縁膜の上面を平坦化する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【国際調査報告】
2002075812.tif 000083
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