(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された絶縁膜と、
前記絶縁膜のメモリセル領域の上に順に形成された第１下部電極、第１強誘電体膜及び第１上部電極を有する第１キャパシタと、
前記絶縁膜の周辺回路領域の上に順に形成された第２下部電極、第２強誘電体膜及び第２上部電極を有する第２キャパシタとを有し、
前記第１強誘電体膜は鉛を含む複数種類の元素からなるＰＺＴ系材料から構成され、
前記第２強誘電体膜は鉛を含む複数種類の元素からなるＰＺＴ系材料から構成され、
前記第２強誘電体膜内の鉛の濃度は、前記第１強誘電体膜内の鉛の濃度よりも低いことを特徴とする半導体装置。
【請求項２】
半導体基板の上方に形成された絶縁膜と、
前記絶縁膜のメモリセル領域の上に順に形成された第１下部電極、第１強誘電体膜及び第１上部電極を有する第１キャパシタと、
前記絶縁膜の周辺回路領域の上に順に形成された第２下部電極、第２強誘電体膜及び第２上部電極を有する第２キャパシタとを有し、
前記第１強誘電体膜はＢｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物から構成され、
前記第２強誘電体膜はＢｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物から構成され、
前記第２強誘電体膜内のＢｉ又はＴａの濃度は、前記第１強誘電体膜内のＢｉ又はＴａの濃度よりも低いことを特徴とする半導体装置。
【請求項３】
前記第１キャパシタを覆い且つ前記第２キャパシタを露出する保護膜を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
鉛を含む複数種類の元素からなるＰＺＴ系材料で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と、
前記第１キャパシタを保護絶縁膜により覆いながら前記第２キャパシタをアニールして前記第２誘電体膜を構成する前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度を、前記第１誘電体膜を構成する前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度よりも選択的に低くする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
鉛を含む複数種類の元素からなるＰＺＴ系材料で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記第１上部電極及び前記ＰＺＴ系材料で構成される強誘電体膜を前記メモリセル領域で保護絶縁膜により覆いながら前記周辺回路領域内の前記第２上部電極と前記ＰＺＴ系材料で構成される強誘電体膜をアニールして、前記周辺回路領域内の前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度を、前記メモリセル領域内の前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度よりも選択的に低くする工程と、
前記ＰＺＴ系材料で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
鉛を含む複数種類の元素からなるＰＺＴ系材料で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１誘電体膜及び前記第１上部電極を前記メモリセル領域で保護絶縁膜により覆いながら前記第２上部電極と前記第２誘電体膜をアニールし、前記第２誘電体膜を構成するＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度を、前記第１誘電体膜を構成する前記強誘電体膜内の鉛の濃度よりも選択的に低くする工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
鉛を含む複数種類の元素からなるＰＺＴ系材料で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜を前記メモリセル領域で保護絶縁膜により覆いながら前記周辺回路領域内の前記ＰＺＴ系材料で構成される強誘電体膜をアニールし、前記周辺回路領域内の前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度を、前記メモリセル領域内の前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度よりも選択的に低くする工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
鉛を含む複数種類の元素からなるＰＺＴ系材料で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜を前記メモリセル領域で保護絶縁膜により覆いながら前記周辺回路領域内の前記ＰＺＴ系材料で構成される強誘電体膜をアニールして、前記周辺回路領域内の前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度を、前記メモリセル領域内の前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度よりも選択的に低くする工程と、
前記ＰＺＴ系材料で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記ＰＺＴ系材料で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
Ｂｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と、
前記第１キャパシタを保護絶縁膜により覆いながら前記第２キャパシタをアニールして前記第２誘電体膜を構成する前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度を、前記第１誘電体膜を構成する前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度よりも選択的に低くする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
Ｂｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記第１上部電極及び前記Ｂｉ層状構造化合物で構成される強誘電体膜を前記メモリセル領域で保護絶縁膜により覆いながら前記周辺回路領域内の前記第２上部電極と前記Ｂｉ層状構造化合物で構成される強誘電体膜をアニールして、前記周辺回路領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度を、前記メモリセル領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度よりも選択的に低くする工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
Ｂｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１誘電体膜及び前記第１上部電極を前記メモリセル領域で保護絶縁膜により覆いながら前記第２上部電極と前記第２誘電体膜をアニールし、前記第２誘電体膜を構成する前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度を、前記第１誘電体膜を構成する前記強誘電体膜内のＢｉ又はＴａの濃度よりも選択的に低くする工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
Ｂｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜を前記メモリセル領域で保護絶縁膜により覆いながら前記周辺回路領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜をアニールし、前記周辺回路領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度を、前記メモリセル領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度よりも選択的に低くする工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、
Ｂｉ又はＴａを含む複数種類の元素からなるＢｉ層状構造化合物で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜を前記メモリセル領域で保護絶縁膜により覆いながら前記周辺回路領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜をアニールして、前記周辺回路領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度を、前記メモリセル領域内の前記Ｂｉ層状構造化合物で構成される強誘電体膜内のＢｉ又はＴａの濃度よりも選択的に低くする工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記Ｂｉ層状構造化合物で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電源を切っても情報を保持でき、省電力で書き込み、読み出しのできる半導体メモリの１つとして、強誘電体不揮発性メモリ（ＦｅＲＡＭ(Ferroelectric Random Access Memory)）が注目されている。
【０００３】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する構造を有している。強誘電体材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）などが用いられている。
【０００４】
ＦｅＲＡＭでは、メモリセル領域に形成される第１のキャパシタと、周辺回路領域に形成されて電源電圧を昇圧又は降圧するための第２のキャパシタとが存在する。
【０００５】
第１のキャパシタは、強誘電体材料の特徴である分極反転（ヒステリシス）により情報を記憶する機能を有し、疲労特性、飽和特性などの強誘電体特性に優れた強誘電体材料が要求される。疲労特性は、書き換え回数が多くなってきた場合の劣化の特徴を示している。また、飽和特性は、低い電圧で十分な能力を発揮するかの指標となる。
【０００６】
第２のキャパシタは、特に強誘電体材料を使用する必要がなく、ＤＲＡＭなどに使用されるキャパシタと同じように容量が大きく、リークが少ない材料を選択する必要がある。
【０００７】
しかし、ＦｅＲＡＭでは、第１のキャパシタと第２のキャパシタの誘電体膜として共に強誘電体材料から構成されている。
【０００８】
第２のキャパシタの誘電体膜として強誘電体材料を選択するのは、ＤＲＡＭのキャパシタのように、誘電体膜を酸化シリコンから構成するよりも面積当たりの容量を大きくできるからである。強誘電体材料は、酸化シリコンに比べて大きな誘電率を持っている。例えば、酸化シリコンの誘電率が３．４であるのに対し、強誘電体材料であるＰＺＴの誘電率は１００以上である。
【０００９】
従来のＦｅＲＡＭ工程では、第１のキャパシタと第２のキャパシタを同じ工程で形成し、第２のキャパシタを第１のキャパシタよりも大きな面積で形成している。
【００１０】
【発明が解決しようとする課題】
しかし、周辺回路領域に形成されるキャパシタの誘電体膜を強誘電体材料から構成することは、上記したように容量の大きさ、誘電率の大きさの点から有利であるが、リーク電流特性が悪いという欠点もある。即ち、第１のキャパシタの特性を向上させるほど、第２のキャパシタのリーク電流が増加するという不都合が生じる。
【００１１】
本発明の目的は、同じ基板上に形成される複数種類のキャパシタを用途に応じた特性にすることができる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された絶縁膜と、前記絶縁膜のメモリセル領域の上に順に形成された第１下部電極、第１強誘電体膜及び第１上部電極を有する第１キャパシタと、前記絶縁膜の周辺回路領域の上に順に形成された第２下部電極、第２強誘電体膜及び第２上部電極を有する第２キャパシタとを有し、前記第１強誘電体膜は鉛を含む複数種類の元素からなるＰＺＴ系材料から構成され、前記第２強誘電体膜は鉛を含む複数種類の元素からなるＰＺＴ系材料から構成され、前記第２強誘電体膜内の鉛の濃度は、前記第１強誘電体膜内の鉛の濃度よりも低いことを特徴とする半導体装置によって解決される。
【００１３】
上記した課題は、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜のメモリセル領域と周辺回路領域のそれぞれの上に第１の導電膜を形成する工程と、鉛を含む複数種類の元素からなるＰＺＴ系材料で構成される強誘電体膜を前記第１の導電膜の上に形成する工程と、前記ＰＺＴ系材料で構成される強誘電体膜の上に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングすることにより、前記メモリセル領域では第１キャパシタを構成する第１上部電極を形成するとともに前記周辺回路領域では第２キャパシタを構成する第２上部電極を形成する工程と、前記ＰＺＴ系材料で構成される強誘電体膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、前記第１の導電膜をパターニングすることにより、前記メモリセル領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記周辺回路領域では前記第２キャパシタを構成する第２下部電極を形成する工程と、前記第１キャパシタを保護絶縁膜により覆いながら前記第２キャパシタをアニールして前記第２誘電体膜を構成する前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度を、前記第１誘電体膜を構成する前記ＰＺＴ系材料で構成される強誘電体膜内の鉛の濃度よりも選択的に低くする工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１４】
本発明によれば、用途の異なる第１キャパシタの誘電体膜と第２キャパシタの誘電体膜をそれぞれ複数の元素から構成される強誘電体材料から構成し、さらにその強誘電体材料のうち例えばリーク電流増加原因となる所定の元素濃度を第２キャパシタの誘電体膜内で選択的に低くしている。所定の元素濃度の調整は、強誘電体膜を形成した後にアニールによって行うことが可能である。
【００１５】
従って、１回の強誘電体膜の形成で用途に応じた複数種類のキャパシタの形成が可能になり、用途に応じたキャパシタを作り分けるために半導体装置の形成工程が大幅に増えることはないし、コスト高の抑制が可能になる。
【００１６】
例えば、強誘電体膜としてＰＺＴを採用する場合には、構成元素である鉛の濃度をアニールによって低減させることにより、第２キャパシタのリーク電流を小さくすることが可能である。また、構成元素の抜けを防止するために第１キャパシタを保護絶縁膜によって覆えば、アニールによる第１キャパシタの飽和特性、疲労特性の劣化が避けられる。
【００１７】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図６は、本発明の第１実施形態に係る半導体記憶装置の形成工程を示す断面図である。
【００１８】
まず、図１に示す断面構造を形成するまでの工程を説明する。
【００１９】
図１において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench Isolation)構造を採用してもよい。
【００２０】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物とｎ型不純物を選択して導入することにより、メモリセル領域Ａの活性領域にｐウェル３ａを形成し、周辺回路領域Ｂの活性領域にｎウェル３ｂを形成する。
【００２１】
なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００２２】
その後、シリコン基板１の表面を熱酸化して、ｐウェル３ａとｎウェル３ｂの上でゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００２３】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上にアモルファスシリコン膜とタングステンシリサイド膜を順に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ｐウェル３ａの上にゲート電極５ａ，５ｂを形成し、ｎウェル３ｂの上にゲート電極５ｃを形成する。
【００２４】
メモリセル領域Ａでは、ｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
【００２５】
なお、ゲート電極５ａ〜５ｃを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２６】
次に、メモリセル領域Ａのｐウェル３ａのうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ1 ，Ｔ2 のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。ｐウェル３ａの中央に位置する第２のｎ型不純物拡散領域７ｂはビット線に電気的に接続され、また、ｐウェル３ａの両側に位置する第１、第３のｎ型不純物拡散領域７ａ，７ｃはキャパシタに電気的に接続される。
【００２７】
続いて、周辺回路領域Ｂのｎウェル３ｂのうち、ゲート電極５ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタＴ3 のソース／ドレインとなる第１、第２のｐ型不純物拡散領域８ａ，８ｂを形成する。
【００２８】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂ，５ｃの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（SiO2）を使用する。
【００２９】
さらに、ｐウェル３ａ上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。また、ｎウェル３ｂ上のゲート電極５ｃ及び側壁絶縁膜６をマスクにしてｐ型不純物拡散領域８ａ，８ｂにｐ型不純物をイオン注入することによりｐ型不純物拡散領域８ａ，８ｂをＬＤＤ構造にする。
【００３０】
なお、上記したｎ型不純物とｐ型不純物の打ち分けは、図示しないレジストパターンを使用して行われる。
【００３１】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ1 の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ2 の形成と、第１及び第２のｐ型不純物拡散領域８ａ，８ｂとゲート電極５ｃを有するｐＭＯＳトランジスタＴ3 の形成が終了する。
【００３２】
この後に、ｎＭＯＳトランジスタＴ1 ，Ｔ2 及びｐＭＯＳトランジスタＴ3 を覆うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（SiON）膜を形成する。
【００３３】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜１１として使用する。
【００３４】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）法により研磨して平坦化する。
【００３５】
次に、図２(a) に示す構造を形成するまでの工程を説明する。
【００３６】
まず、第１の層間絶縁膜１１上に、第１の導電膜１４としてTi膜とプラチナ（Pt）膜を順に形成する。Ti膜とPt膜はＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１４として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等のいずれかの導電膜を形成してもよい。
【００３７】
その後に、強誘電体膜１５として厚さ１００〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9（ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9 （ＳＢＴＮ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００３８】
そして、強誘電体膜１５を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００３９】
続いて、強誘電体膜１５の上に第２の導電膜１６として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１６として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００４０】
次に、図２(b) に示す構図を形成するまでの工程を説明する。
【００４１】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａの素子分離絶縁膜２の上方においてキャパシタ用の上部電極１６ａを複数成形すると同時に、周辺回路領域Ｂの素子分離絶縁膜２の上方においてキャパシタ用の上部電極１６ｂを形成する。
【００４２】
続いて、強誘電体膜１５をパターニングすることにより、メモリセル領域Ａにおいて複数の上部電極１６ａの下でワード線ＷＬにほぼ平行に延在するストライプ形状のキャパシタ用の誘電体膜１５ａを形成するとともに、周辺回路領域Ｂにおいて上部電極の１６ｂの下にキャパシタ用の誘電体膜１５ｂを形成する。
【００４３】
次に、図３(a) に示すように、第１の導電膜１４をパターニングすることにより、メモリセル領域Ａにおいて誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成するとともに、周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャパシタ用の下部電極１４ｂを形成する。
【００４４】
これにより、メモリセル領域Ａでは、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有する第１のキャパシタＱ1 が形成される。また、周辺回路領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部電極１６ｂを有する第２のキャパシタＱ2 が形成される。
【００４５】
第１のキャパシタＱ1 は、例えば平面形状が２．０μｍ×１．８μｍ程度の大きさを有し、強誘電体膜のヒステリシス特性により情報の書き込み、読み出しが行われる。また、第２のキャパシタＱ2 は、例えば平面形状が２５μｍ×１０μｍ程度の大きさを有し、電圧のブーストなどに使用される。
【００４６】
次に、図３(b) に示すように、第１及び第２のキャパシタＱ1 ，Ｑ2 と第１の層間絶縁膜１１の上に保護絶縁膜１７として例えばＴＥＯＳ（テトラエトキシシラン）、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により酸化シリコン膜（ＴＥＯＳ膜）を２００ｎｍ程度の厚さに形成する。
【００４７】
なお、保護絶縁膜１７としては、ＴＥＯＳ膜の他、シラン（SiH4）と酸素（O2）を用いて形成された酸化シリコン膜、又は窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【００４８】
次に、図４(a) に示すように、フォトリソグラフィー法により保護絶縁膜１７をパターニングして周辺回路部Ｂの少なくとも第２のキャパシタＱ2 上から除去する。保護絶縁膜１７のパターニングは、レジストマスク（不図示）を使用し、エッチングガスとしてCF4 とO2の混合ガスを用いてダウンフロープラズマエッチングによって行われる。
【００４９】
その後に、常圧の酸素（O2）雰囲気中にシリコン基板１を置いて保護絶縁膜１７に覆われていない第２のキャパシタＱ2 を例えば６５０℃の温度、６０分間でアニールする。
【００５０】
これにより、周辺回路領域Ｂ内の第２のキャパシタＱ2 の強誘電体膜を構成する例えばＰＺＴ膜の鉛（Pb）の抜けが促進される。この結果、第２のキャパシタＱ2 のリーク電流はアニール前に比べて小さくなる。これに対して、メモリセル領域Ａ内の第１のキャパシタＱ1 は保護絶縁膜１７によって覆われているので、構成原子の抜けが防止される。
【００５１】
なお、第２のキャパシタＱ2 のアニールは減圧雰囲気中で行ってPb抜けをさらに促進するようにしてもよい。また、第２のキャパシタＱ2 のアニール温度は６５０℃以上が好ましい。さらに、アニール雰囲気に導入されるガスは酸素に限られりものはなく、酸素・アルゴン混合ガス、窒素ガスなどのいずれかを採用してもよい。これらは、以下の実施形態でも同様に適用される。
【００５２】
次に、図４(b) に示すように、保護絶縁膜１７、第１の層間絶縁膜１１及び第２のキャパシタＱ2 の上に、第２の層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法により形成される。
【００５３】
なお、シランを用いて第２の層間絶縁膜１８を形成してもよく、この場合にはメモリセル領域Ａ内における保護絶縁膜１７は第１のキャパシタＱ1 への還元ガスの侵入を防止する。
【００５４】
続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａのキャパシタの上で保護絶縁膜１７の膜厚と合わせて約３００ｎｍ程度とする。
【００５５】
次に、図５(a) に示すように、第２の層間絶縁膜１８、保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃと第２のｐ型不純物拡散領域８ｂの上にそれぞれ第１〜第４のコンタクトホール１８ａ〜１８ｄを形成する。これと同時に、第２の層間絶縁膜１８及び保護絶縁膜１７をパターニングしてｐウェル３ａ上の複数の第１のキャパシタＱ1 の各々の上部電極１５ａの上にそれぞれ第５、第６のコンタクトホール１８ｅ，１８ｆを形成する。さらに、同じパターニング工程において、第２の層間絶縁膜１８をパターニングすることにより、第２のキャパシタＱ2 の上部電極１５ｂの上に第７のコンタクトホール１８ｇを形成する。
【００５６】
その後、第２の層間絶縁膜１８上と第１〜第７のコンタクトホール１８ａ〜１８ｇ内に、膜厚２０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッタにより順に形成し、さらにTiN 膜の上にＷ膜をＣＶＤ方により形成する。Ｗ膜は第１〜第７のコンタクトホール１８ａ〜１８ｇ内を完全に埋め込む厚さに形成される。
【００５７】
続いて、図５(b) に示すように、Ti膜、TiN 膜及びＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜１８の上面上から除去する。これにより、第１〜第７のコンタクトホール１８ａ〜１８ｇ内に残されたTi膜、TiN 膜及びＷ膜をそれぞれ第１〜第７の導電性プラグ１９ａ〜１９ｇとして使用する。
【００５８】
次に、第２の層間絶縁膜１８の上と第１〜第７の導電性プラグ１９ａ〜１９ｇの上に、配線用金属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【００５９】
この配線用金属膜のパターニングにより、図６に示すように、メモリセル領域Ａにおいて第２の層間絶縁膜１８の上に第１、第２の金属配線２０ａ，２０ｂと導電性パッド２０ｃを形成する一方、周辺回路領域Ｂにおいて第２の層間絶縁膜１８の上に第３の金属配線２０ｄを形成する。
【００６０】
これにより、メモリセル領域Ａのｐウェル３ａの上方において、一方の第１のキャパシタＱ1 の上部電極１６ａと第１のｎ型不純物拡散領域７ａは、第１の金属配線２０ａと第１、第５の導電性プラグ１９ａ、１９ｅを介して電気的に接続される。また、他方の第１のキャパシタＱ1 の上部電極１６ａと第３のｎ型不純物拡散領域７ｃは、第２の金属配線２０ｂと第３、第６の導電性プラグ１９ｃ、１９ｆを介して電気的に接続される。なお、第２のｎ型不純物拡散領域７ｂは、上方に形成されるビット線（不図示）に導電性パッド２０ｃ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【００６１】
また、周辺回路領域Ｂにおいて、第２のｐ型不純物拡散領域８ｂは、第３の金属配線２０ｄと第４、第７の導電性プラグ１９ｄ，１９ｇを介して第２のキャパシタＱ2 の上部電極１６ｂに電気的に接続される。
【００６２】
第１〜第３の金属配線２０ａ、２０ｂ、２０ｄを形成した後に、さらに第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【００６３】
上記した実施形態によれば、メモリセル領域Ａ内に形成された第１のキャパシタＱ1 を保護絶縁膜１７により覆った状態で、周辺回路領域Ｂ内で昇圧などに使用される第２のキャパシタＱ2 を露出させて選択的にアニールしている。これにより、第２のキャパシタＱ2 においては、リーク電流増加要因となる原子が強誘電体膜１５ｂから飛び出してリーク電流を減少させる。
【００６４】
ところで、キャパシタの誘電体膜を構成するＰＺＴ膜に含まれる鉛（Pb）とジルコニウム（Zr）とチタン（Ti）の濃度（組成比）、即ち構成元素の濃度の違いによってキャパシタの疲労特性、飽和特性、リーク電流がどのように相違するかを調べたところ、以下のような結果が得られた。
【００６５】
まず、疲労特性について、ＰＺＴ膜内のPbの濃度とＰＺＴ膜の分極電荷量Ｑswの減少の割合の関係を調べたところ、図７に示す結果が得られ、Pbの濃度の減少にともなって分極電荷量Ｑswも減少することがわかる。
【００６６】
また、飽和特性について、ＰＺＴ膜に含まれるPbの濃度とキャパシタの分極電荷の飽和電圧の関係を調べたところ、図８に示すような結果が得られ、Pbの濃度の減少にともなって飽和電圧が高くなることがわかる。なお、図８の縦軸は、飽和電圧値の９０％となる電圧（Ｖ９０）を示している。
【００６７】
図７、図８によれば、ＰＺＴ膜中のPbの減少は強誘電体特性を劣化させるので、メモリセル領域Ａ内の第１のキャパシタＱ1 のＰＺＴ膜の組成を最適な値で形成した後にＰＺＴ膜からのPbの抜けを防止する必要がある。
【００６８】
ところで、酸素雰囲気中において強誘電体キャパシタを６５０℃、６０分で加熱した場合に、保護絶縁膜１７で覆われない強誘電体キャパシタのリーク電流とPbの濃度の関係は、図９の実線のようになる。一方、酸素雰囲気中において強誘電体キャパシタを６５０℃、６０分で加熱した場合に、保護絶縁膜１７で覆われた強誘電体キャパシタのリーク電流とPbの濃度の関係は、図９の破線のようになる。
【００６９】
図９によれば、Pbの濃度が低下するほど単位面積あたりのリーク電流が減ることがわかる。しかも、図９によれば、Pbの濃度が同じであっても、保護絶縁膜１７で強誘電体キャパシタを覆わない方が単位面積当たりのリーク電流が小さくなることがわかる。
【００７０】
従って、上記した第１のキャパシタＱ1 と第２のキャパシタＱ2 に同じ電圧を印加した場合に、第２のキャパシタＱ2 の単位面積当たりのリーク電流は、第１のキャパシタＱ1 の単位面積当たりのリーク電流よりも小さくなる。
【００７１】
なお、図７、図８、図９に示したPbの濃度の調整は、ＰＺＴ膜の形成条件を変えて行われている。
【００７２】
次に、保護絶縁膜１７に覆われない強誘電体キャパシタのアニール温度とＰＺＴ膜からのPbの抜け量を調べたところ、図１０に示すような結果が得られた。即ち、アニール温度が高くなるほどＰＺＴ膜からのPbの抜け量が多くなることがわかる。また、アニール温度が７５０℃以上では、温度が高くなってもPbの抜ける量が急激に増えるわけでないので、アニール温度は６５０℃〜７５０℃が好適である。
【００７３】
以上のことから、第２のキャパシタＱ2 を構成する強誘電体膜１５については飽和特性、疲労特性は重要視されないので、酸素雰囲気中のアニールによってPbを減少させることは問題にならない一方で、昇圧のためにリーク電流を減らすことが重要であってPbを減少させる方が望ましいといえる。
【００７４】
これに対して、第２のキャパシタＱ2 を構成する強誘電体膜１５からリーク電流増加要因となる元素を減らすためのアニールの際に、第１のキャパシタＱ1 を保護絶縁膜１７によって選択的に覆うようにしているので、第１のキャパシタＱ1 からのPbの減少は防止され、第１のキャパシタＱ1 の強誘電体膜の疲労特性、飽和特性の劣化が回避される。
【００７５】
ところで、第１のキャパシタＱ1 に用いられる強誘電体膜のPbの濃度と、第２のキャパシタＱ2 に用いられる強誘電体膜とのPbの濃度を異ならせるために、それらの強誘電体膜を２工程によって作り分けることも考えられる。即ち、第１のキャパシタに用いられる強誘電体膜を疲労特性、飽和特性などに優れた材料から形成し、第２のキャパシタに用いられる強誘電体膜をリーク電流が少ない材料から形成するといった２つの成膜工程を採用することも可能である。
【００７６】
しかし、１つの半導体基板上で２種類の強誘電体膜を別々に成長することは難しいし、強誘電体膜を２回形成することは、コスト高の原因ともなる。
【００７７】
従って、上記したように、メモリセル領域Ａの第１のキャパシタＱ1 を保護絶縁膜で覆いながら、周辺回路領域Ｂの第２のキャパシタＱ2 を露出させてアニールしてリーク電流を減らすことが工程上重要である。
【００７８】
なお、上記したように第２のキャパシタＱ2 の強誘電体膜１５としてＰＺＴ系強誘電体膜を用いる場合には、ＰＺＴ強誘電体膜のPbの一部をアニールにより抜くことにより、第２のキャパシタＱ2 のリーク電流を低減することができる。これに対して、第２のキャパシタＱ2 の強誘電体膜１５としてBi層状構造化合物を用いる場合には、Bi層状構造化合物中のBi,Ta の一部をアニールによって抜くことにより、第２のキャパシタＱ2 のリーク電流を低減することができる。Bi層状構造化合物を強誘電体膜１５として採用する場合にBi層状構造化合物中のBi,Ta の一部をアニールによって抜いてリーク電流を低減することについては以下の実施形態でも同様に採用される。
（第２の実施の形態）
第２のキャパシタＱ2 のアニールのタイミングは、以下に説明するように、強誘電体膜のパターニング後であって且つ第１の導電膜のパターニング前に行ってもよい。
【００７９】
図１１〜図１３は、本発明の第２実施形態を示す半導体装置の製造工程を示す断面図である。
【００８０】
まず、図１に示したように、シリコン基板１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ2 などを形成し、シリコン基板１の周辺回路領域ＢにｐＭＯＳトランジスタＴ3 などを形成し、さらにカバー真ｊく１０、第１の層間絶縁膜１１を形成する。続いて、図２(a) に示したように、第１層間絶縁膜１１の上に第１の導電膜１４、強誘電体膜１５及び第２の導電膜１６を順に形成する。さらに、図２(b) に示したように、第２の導電膜１６をパターニングしてキャパシタＱ1 ，Ｑ2 の上部電極１６ａ，１６ｂを形成し、ついで強誘電体膜１５をパターニングしてキャパシタＱ1 ，Ｑ2 の誘電体膜１５ａ，１５ｂを形成する。
【００８１】
以上の構成は、第１実施形態に示した工程に従って形成される。
【００８２】
次に、図１１(a) に示すように、上部電極１６ａ，１６ｂと誘電体膜１５ａ，１５ｂ及び第１の導電膜１４の上に保護絶縁膜１７を形成する。保護絶縁膜１７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を形成する。
【００８３】
なお、保護絶縁膜１７として、ＴＥＯＳ膜の他、SiH4とO2を用いて形成された酸化シリコン膜、又は、窒化シリコン膜、窒化酸化シリコン膜などを適用してもよい。
【００８４】
続いて、図１１(b) に示すように、保護絶縁膜１７をフォトリソグラフィー法によりパターニングして周辺回路領域Ｂの第２のキャパシタＱ2 を露出させる。
【００８５】
その後に、常圧のO2雰囲気中にシリコン基板１を置いて例えば６５０℃の温度で６０分間でアニールする。
【００８６】
これにより、周辺回路領域Ｂ内の第２のキャパシタＱ2 の誘電体膜１５ｂを構成する例えばＰＺＴ膜からPbの抜けが促進される。この結果、第２のキャパシタＱ2 のリーク電流はアニール前に比べて小さくなる。これに対して、メモリセル領域Ａ内の第１のキャパシタＱ1 は保護絶縁膜１７によって覆われているので、Pbの抜けが防止される。なお、第２のキャパシタＱ2 のアニールは減圧雰囲気中で行ってPb抜けをさらに促進するようにしてもよい。また、第２のキャパシタＱ2 のアニール温度は６５０℃以上が好ましい。
【００８７】
次に、図１２(a) に示すように、メモリセル領域Ａ内の保護絶縁膜１７及び第１の導電膜１４と周辺回路領域Ｂ内の第１の導電膜１４とをそれぞれフォトリソグラフィー法によりパターニングすることにより、誘電体膜１５ａ，１５ｂの下に下部電極１４ａ，１４ｂを形成する。
【００８８】
これにより、メモリセル領域Ａでは、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有する第１のキャパシタＱ1 が形成される。また、周辺回路領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部電極１６ｂを有する第２のキャパシタＱ2 が形成される。
【００８９】
その後に、図１２(b) に示すように、保護絶縁膜１７、第１の層間絶縁膜１１及び第２のキャパシタＱ2 の上に、第２の層間絶縁膜１８を形成する。
【００９０】
次に、図１３に示すように、第２の層間絶縁膜１８、第１の層間絶縁膜１１及びカバー膜１０のうち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上に第１〜第３の導電性プラグ１９ａ〜１９ｃを形成し、第２のｐ型不純物拡散領域８ｂの上に第４の導電性プラグ１９ｄを形成する。また、メモリセル領域Ａにおいて第２の層間絶縁膜１８及び保護絶縁膜１７のうち、ｐウェル３ａの近傍の２つの第１のキャパシタＱ1 の上にそれぞれ第５，第６の導電性プラグ１９ｅ，１９ｆを形成する。さらに、周辺回路領域Ｂにおいて、第２の層間絶縁膜１８のうち第２のキャパシタＱ2 の上に第７の導電性プラグ１９ｇを形成する。続いて、第２の層間絶縁膜の上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｂを形成する。
【００９１】
導電性プラグ１９ａ〜１９ｇと第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｂは、それぞれ第１実施形態に示した工程に従って形成される。
【００９２】
以上のように本実施形態では、第１の導電膜１４をパターニングする前に、メモリセル領域Ａの誘電体膜１５ａと上部電極１６ａを保護絶縁膜１７で覆う一方、周辺回路領域Ｂの誘電体膜１５ｂと上部電極１６ｂを保護絶縁膜１７から露出した状態にし、この状態で周辺回路領域Ｂの誘電体膜１５ｂ及び上部電極１６ｂを酸素雰囲気中でアニールするようにした。
【００９３】
従って、第１のキャパシタＱ1 の誘電体膜１５ａを構成するＰＺＴ膜からのPbの抜けが防止され、且つ第２のキャパシタＱ2 の誘電体膜１５ｂを構成するＰＺＴ膜からPbの抜けが促進される。
【００９４】
これにより、第１実施形態で説明したと同様に、メモリセル領域Ａでは第１のキャパシタＱ1 からのPbの抜けが防止されて疲労特性、飽和特性の劣化が防止される。また、周辺回路領域Ｂでは第２のキャパシタＱ2 からのPbの抜けが促進されて第２のキャパシタＱ2 の疲労特性、飽和特性は劣化するが、第２のキャパシタＱ2 のリーク電流は第１のキャパシタＱ1 のリーク電流よりも小さくなる。
【００９５】
従って、強誘電体膜の１回の形成によって、用途に適合した特性の異なる複数種類のキャパシタの形成が可能になる。
【００９６】
ところで、図１１(a) では、強誘電体膜１５をパターニングした後に保護絶縁膜１７を形成している。しかし、上部電極１６ａ，１６ｂを形成した後であって強誘電体膜１５をパターニングする前に、上部電極１６ａ，１６ｂと強誘電体膜１５の上に保護絶縁膜１７を形成してもよい。この場合にも、保護絶縁膜１７をパターニングして周辺回路領域Ｂの上部電極１６ｂ及びその周辺から除去した後に、酸素雰囲気中でアニールすることにより周辺回路領域Ｂ内の強誘電体膜１５から所定の元素、即ちPbの一部を抜くようにする。その後に、強誘電体膜１５と第１の導電膜１４をパターニングしてキャパシタＱ1 ，Ｑ2 を形成する。
【００９７】
なお、シランを用いて第２の層間絶縁膜１８を形成する場合には、メモリセル領域Ａ内における保護絶縁膜１７は第１のキャパシタＱ1 への還元ガスの侵入を防止する。
（第３の実施の形態）
第２のキャパシタＱ2 を構成する強誘電体膜１５のアニールのタイミングは、以下に説明するように、第１の導電膜１４のパターニングの前に行ってもよい。
【００９８】
図１４、図１５は、本発明の第３実施形態を示す半導体装置の製造工程を示す断面図である。
【００９９】
まず、図１に示したように、シリコン基板１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ2 などを形成し、シリコン基板１の周辺回路領域ＢにｐＭＯＳトランジスタＴ3 などを形成し、カバー膜１０、第１の層間絶縁膜１１を形成する。続いて、図２(a) に示したように、第１の層間絶縁膜１１の上に第１の導電膜１４、強誘電体膜１５及び第２の導電膜１６を順に形成する。以上の構成は、第１実施形態に示した工程に従って形成される。
【０１００】
次に、図１４(a) に示すように、第２の導電膜１６上に保護絶縁膜１７を形成する。保護絶縁膜１７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を形成する。なお、保護絶縁膜１７として、ＴＥＯＳ膜の他、SiH4とO2を用いて形成された酸化シリコン膜、又は、窒化シリコン膜、窒化酸化シリコン膜などを適用してもよい。
【０１０１】
さらに、周辺回路領域Ｂにある保護絶縁膜１７をエッチングして除去し、これにより第２の導電膜１６を露出させる。
【０１０２】
その後に、常圧のO2雰囲気中にシリコン基板１を置いて例えば６５０℃の温度で６０分間でアニールする。なお、アニールは減圧雰囲気中で行ってPbの抜けを促進するようにしてもよい。また、アニール温度は６５０℃以上が好ましい。
【０１０３】
これにより、周辺回路領域Ｂ内で強誘電体膜１５を構成するＰＺＴ膜からPbの抜けが促進される一方、メモリセル領域Ａ内で強誘電体膜１５を構成するＰＺＴ膜からのPbの抜けが保護絶縁膜１７によって防止される。
【０１０４】
次に、図１４(b) に示すように、保護絶縁膜１７、第２の導電膜１６、強誘電体膜１５及び第１の導電膜１４を第１実施形態のようにパターニングすることにより、メモリセル領域Ａには第１のキャパシタＱ1 を形成し、周辺回路領域Ｂには第２のキャパシタＱ2 を形成する。
【０１０５】
なお、保護絶縁膜１７は、第２の導電膜１６とともにパターニングしてもよいし、第２の導電膜１６のパターニングの前に除去してもよい。保護絶縁膜１７を除去する場合には、キャパシタＱ1 ，Ｑ2 をアルミナなどからなる別の保護絶縁膜で覆うのが好ましい。
【０１０６】
第１のキャパシタＱ1 は、第１の導電膜１４からなる下部電極１４ａと、強誘電体膜１５からなる誘電体膜１５ａと、第２の導電膜１６からなる上部電極１６ａとから構成される。また、第２のキャパシタＱ2 は、第１の導電膜１４からなる下部電極１４ｂと、強誘電体膜１５からなる誘電体膜１５ｂと、第２の導電膜１６からなる上部電極１６ｂとから構成される。
【０１０７】
ところで、周辺回路領域Ｂ内の第２のキャパシタＱ2 を構成するＰＺＴ膜は保護絶縁膜１７に覆われない状態でアニールされているので、Pbの減少によってリーク電流はアニール前に比べて小さくなる。これに対して、メモリセル領域Ａ内の第１のキャパシタＱ1 はアニールの際に保護絶縁膜１７によってPbの抜けが防止されて飽和特性、疲労特性が劣化しない。
【０１０８】
次に、図１５に示すように、第２の層間絶縁膜１８、第１の層間絶縁膜１１及びカバー膜１０のうち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上に第１〜第３の導電性プラグ１９ａ〜１９ｃを形成し、第２のｐ型不純物拡散領域８ｂの上に第４の導電性プラグ１９ｄを形成する。また、メモリセル領域Ａにおいて第２の層間絶縁膜１８及び保護絶縁膜１７のうち、ｐウェル３ａの近傍の２つの第１のキャパシタＱ1 の上にそれぞれ第５，第６の導電性プラグ１９ｅ，１９ｆを形成する。さらに、周辺回路領域Ｂにおいて、第２の層間絶縁膜１８のうち第２のキャパシタＱ2 の上に第７の導電性プラグ１９ｇを形成する。続いて、第２の層間絶縁膜の上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｂを形成する。
【０１０９】
導電性プラグ１９ａ〜１９ｇと第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｂは、それぞれ第１実施形態に示した工程に従って形成される。
【０１１０】
以上のように本実施形態では、キャパシタＱ1 ，Ｑ2 形成のためのパターニングの前に、メモリセル領域Ａの第２の導電膜１６を保護絶縁膜１７で覆う一方、周辺回路領域Ｂの第２の導電膜１６を露出した状態にし、この状態で周辺回路領域Ｂの強誘電体膜１５及び第２の導電膜１６を酸素雰囲気中でアニールするようにした。
【０１１１】
従って、第１の導電膜１４、強誘電体膜１５及び第２の導電膜１６パターニングによって形成された第１のキャパシタＱ1 の誘電体膜１５ａとなるＰＺＴ膜からのPbの抜けが防止され、且つ第２のキャパシタＱ2 の誘電体膜１５ｂとなるＰＺＴ膜からPbが抜けが促進される。
【０１１２】
これにより、第１実施形態で説明したと同様に、メモリセル領域Ａでは第１のキャパシタＱ1 からのPbの抜けが防止されて疲労特性、飽和特性の劣化が防止される。また、周辺回路領域Ｂでは第２のキャパシタＱ2 からのPbの抜けが促進されて第２のキャパシタＱ2 の疲労特性、飽和特性は劣化するが、第２のキャパシタＱ2 のリーク電流は第１のキャパシタＱ1 のリーク電流よりも小さくなる。
【０１１３】
従って、強誘電体膜の１回の形成によって、用途にあった特性の異なる複数種類のキャパシタの形成が可能になる。
（第４の実施の形態）
第２のキャパシタＱ2 を構成する強誘電体膜１５のアニールのタイミングは、以下に説明するように、強誘電体膜の形成後で且つ第２の導電膜の形成前に行ってもよい。
【０１１４】
図１６〜図１８は、本発明の第４実施形態を示す半導体装置の製造工程を示す断面図である。
【０１１５】
まず、図１に示したように、シリコン基板１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ2 などを形成し、シリコン基板１の周辺回路領域ＢにｐＭＯＳトランジスタＴ3 などを形成した後に、カバー膜１０、第１の層間絶縁膜１１を形成する。以上の構成は、第１実施形態に示した工程に従って形成される。
【０１１６】
次に、図１６(a) に示す構造を形成するまでの工程を説明する。
【０１１７】
まず、第１の層間絶縁膜１１上に、第１の導電膜１４としてTi膜とプラチナ（Pt）膜を順に形成する。Ti膜とPt膜はＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１４として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
【０１１８】
その後に、強誘電体膜１６として厚さ１００〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１の導電膜１５上に形成する。強誘電体層１５の形成方法は、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法であってもよい。また、強誘電体層１５の材料としては、第１実施形態に示した他のＰＺＴ系材料や、Bi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【０１１９】
続いて、強誘電体膜１５の上に保護絶縁膜１７を形成する。保護絶縁膜１７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を形成する。なお、保護絶縁膜１７として、ＴＥＯＳ膜の他、SiH4とO2を用いて形成された酸化シリコン膜、又は、窒化シリコン膜、窒化酸化シリコン膜などを適用してもよい。
【０１２０】
その後に、常圧のO2雰囲気中にシリコン基板１を置いて例えば６５０℃の温度で６０分間で強誘電体膜１５をアニールすることにより、周辺回路領域Ｂから露出した強誘電体膜１５を構成するＰＺＴ膜からPbを放出させる。
【０１２１】
なお、減圧雰囲気中のアニールによってPbの抜けを促進させてもよい。また、アニール温度は６５０℃以上が好ましい。
【０１２２】
これにより、周辺回路領域Ｂ内で強誘電体膜１５を構成するＰＺＴ膜からPbの抜けが促進される一方、メモリセル領域Ａ内で強誘電体膜１５を構成するＰＺＴ膜からのPbの抜けは保護絶縁膜１７によって防止される。従って、周辺回路領域Ｂの強誘電体膜１５のPb組成比は、メモリセル領域Ａの強誘電体膜１５のPb組成比よりも小さくなる。
【０１２３】
その後に、CF4 とO2のプラズマを用いて保護絶縁膜１７をドラインエッチングにより除去する。
【０１２４】
次に、図１６(b) に示すように、強誘電体膜１５の上に第２の導電膜１６として酸化イリジウム膜をスパッタにより１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１６としてプラチナ若しくは酸化ルテニウムを用いてもよい。
【０１２５】
次に、図１７(a) に示す構図を形成するまでの工程を説明する。
【０１２６】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａにおいてキャパシタ用の上部電極１６ａを複数成形すると同時に、周辺回路領域Ｂにおいてキャパシタ用の上部電極１６ｂを形成する。
【０１２７】
続いて、強誘電体膜１５をパターニングすることにより、メモリセル領域Ａにおいて複数の上部電極１６ａの下でワード線ＷＬとほぼ平行に延在するストライプ状のキャパシタ用の誘電体膜１５ａを形成するとともに、周辺回路領域Ｂにおいて上部電極の１６ｂの下にキャパシタ用の誘電体膜１５ｂを形成する。
【０１２８】
さらに、第１の導電膜１４をパターニングすることにより、メモリセル領域Ａにおいて誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成するとともに、周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャパシタ用の下部電極１４ｂを形成する。
【０１２９】
これにより、メモリセル領域Ａでは、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有する第１のキャパシタＱ1 が形成される。また、周辺回路領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部電極１６ｂを有する第２のキャパシタＱ2 が形成される。周辺回路領域Ｂ内の第２のキャパシタＱ2 を構成するＰＺＴ膜は保護絶縁膜１７に覆われない状態でアニールされたので、そのリーク電流はアニール前に比べて小さくなる。これに対して、メモリセル領域Ａ内の第１のキャパシタＱ1 はアニールの際に保護絶縁膜１７によってPbの抜けが防止されるので飽和特性、疲労特性が劣化しない。
【０１３０】
その後に、図１７(b) に示すように、キャパシタＱ1 ，Ｑ2 の上と第１の層間絶縁膜１１の上にキャパシタ保護絶縁膜２１として厚さ２００ｎｍ程度のアルミナ膜をスパッタにより形成する。キャパシタ保護絶縁膜２１はその後の工程からのキャパシタＱ1 ，Ｑ2 への還元ガスの侵入を防止する。
【０１３１】
その後に、図１８に示すように、キャパシタ保護絶縁膜２１の上に第２の層間絶縁膜１８を形成し、第１〜第７の導電性プラグ１９ａ〜１９ｇを形成し、さらに第２の層間絶縁膜の上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｃを形成する。それらの構成は、第１実施形態に示した工程に従って形成される。
【０１３２】
以上のように本実施形態では、第１の導電膜１４、強誘電体膜１５を形成した後であって第２の導電膜１６を形成する前に、メモリセル領域Ａの強誘電体膜１５を保護絶縁膜１７で覆う一方、周辺回路領域Ｂの強誘電体膜１５を露出させ、このような状態で周辺回路領域Ｂの強誘電体膜１５を酸素雰囲気中でアニールするようにした。
【０１３３】
従って、メモリセル領域Ａの強誘電体膜１５からのPbの抜けが防止され、且つ周辺回路領域ＢからのPbの抜けが促進される。
【０１３４】
これにより、第１実施形態で説明したと同様に、メモリセル領域Ａでは第１のキャパシタＱ1 からのPbの抜けが防止されて疲労特性、飽和特性の劣化が防止される。また、周辺回路領域Ｂでは第２のキャパシタＱ2 からのPbの抜けが促進されて第２のキャパシタＱ2 の疲労特性、飽和特性は劣化するが、第２のキャパシタＱ2 のリーク電流は第１のキャパシタＱのリーク電流よりも小さくなる。
（第５の実施の形態）
シリコン基板１に形成される第１〜第３のｎ型不純物拡散領域７ａ〜７ｃと第２のｐ型不純物拡散領域８ｂのそれぞれの上に形成される導電性プラグを２段から構成してもよく、そのような導電性プラグを有するＦｅＲＡＭ及びその形成工程を以下に説明する。
【０１３５】
まず、第１実施形態に示した工程に従って、第１のｎＭＯＳトランジスタＴ1 、第２のｎＭＯＳトランジスタＴ2 及びｐＭＯＳトランジスタＴ3 をシリコン基板１に形成する。
【０１３６】
次に、図１９に示すように、ｎＭＯＳトランジスタＴ1 ，Ｔ2 及びｐＭＯＳトランジスタＴ3 を覆うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（SiON）膜を形成する。
【０１３７】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜１１として使用する。
【０１３８】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１の上面をＣＭＰ法により研磨して平坦化する。
【０１３９】
次に、第１の層間絶縁膜１１をフォトリソグラフィ法によりパターニングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃ及び第２のｐ型不純物拡散領域８ｂのそれぞれの上に第１〜第４のコンタクトホール１１ａ〜１１ｄを形成する。
【０１４０】
その後、第１の層間絶縁膜１１の上面と第１〜第４のコンタクトホール１１ａ〜１１ｄの内面にグルー膜として厚さ２０ｎｍのチタン（Ti）膜と厚さ５０ｎｍのTiN （チタンナイトライド）膜をスパッタ法により順に形成する。さらに、ホール１１ａ〜１１ｄを完全に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によりグルー膜上に成長する。
【０１４１】
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜及びグルー膜をＣＭＰ法により順次研磨する。これにより、第１〜第４のホール１１ａ〜１１ｄ内に残されたタングステン膜及びグルー膜は、それぞれ第１〜第４の導電性プラグ１２ａ〜１２ｄとして使用される。
【０１４２】
メモリセル領域Ａのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれる第２のｎ型不純物拡散領域７ｂ上の第２の導電性プラグ１２ｂはビット線に接続され、さらに、その両側方の第１、第３の導電性プラグ１２ａ，１２ｃは後述するキャパシタの上部電極に接続される。
【０１４３】
なお、ホール１１ａ〜１１ｄを形成した後に、コンタクト補償のために不純物拡散領域７ａ〜７ｃ、８ａ，８ｂに不純物をイオン注入してもよい。
【０１４４】
次に、第１の層間絶縁膜１１上と導電性プラグ１２ａ〜１２ｄ上に、下地絶縁膜１３として、厚さ１００ｎｍ程度のSiON膜と厚さ１５０ｎｍ程度のSiO2膜をＣＶＤ法により順に形成する。SiON膜は導電性プラグ１２ａ〜１２ｄの酸化を防止するために形成され、また、SiO2膜は後述するキャパシタの下部電極の結晶性を改善するために形成される。なお、下地絶縁膜１３を構成するSiO2膜はソースガスとしてＴＥＯＳを用いて形成される。
【０１４５】
次に、図２０(a) に示す構造を形成するまでの工程を説明する。
【０１４６】
まず、下地絶縁膜１３上に、第１の導電膜１４としてTi膜とPt膜を順に形成する。Ti膜とPt膜はＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１４として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム等の導電膜を形成してもよい。
【０１４７】
その後に、強誘電体膜１５として厚さ１００〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、第１実施形態で示したＰＺＴ系材料又はBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【０１４８】
そして、強誘電体膜１５を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【０１４９】
続いて、強誘電体膜１５の上に第２の導電膜１６として酸化イリジウム膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１６として、プラチナもしくは酸化ルテニウムストロンチウムを用いてもよい。
【０１５０】
次に、図２０(b) に示す構図を形成するまでの工程を説明する。
【０１５１】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａにおいてキャパシタ用の上部電極１６ａを複数成形すると同時に、周辺回路領域Ｂにおいてキャパシタ用の上部電極１６ｂを形成する。
【０１５２】
続いて、強誘電体膜１５をパターニングすることにより、メモリセル領域Ａにおいて複数の上部電極１６ａの下でワード線ＷＬ延在方向に沿ったストライプ形状のキャパシタ用の誘電体膜１５ａを形成するとともに、周辺回路領域Ｂにおいて上部電極の１６ｂの下にキャパシタ用の誘電体膜１５ｂを形成する。
【０１５３】
次に、図２１(a) に示すように、第１の導電膜１４をパターニングすることにより、メモリセル領域Ａにおいて誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成するとともに、周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャパシタ用の下部電極１４ｂを形成する。
【０１５４】
これにより、メモリセル領域Ａでは、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有する第１のキャパシタＱ1 が形成される。また、周辺回路領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部電極１６ｂを有する第２のキャパシタＱ2 が形成される。
【０１５５】
第１のキャパシタＱ1 は、強誘電体膜のヒステリシス特性により情報の書き込み、読み出しが行われる。また、第２のキャパシタＱ2 は、電圧のブーストなどに使用される。
【０１５６】
次に、図２１(b) に示すように、第１及び第２のキャパシタＱ1 ，Ｑ2 と下地絶縁膜１３の上に保護絶縁膜１７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により酸化シリコン膜（ＴＥＯＳ膜）を２００ｎｍ程度の厚さに形成する。
【０１５７】
なお、保護絶縁膜１７としては、ＴＥＯＳ膜の他、SiH4とO2を用いて形成された酸化シリコン膜、又は窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【０１５８】
次に、図２２(a) に示すように、フォトリソグラフィー法により保護絶縁膜１７をパターニングして周辺回路部Ｂの少なくとも第２のキャパシタＱ2 上から除去する。保護絶縁膜１７のパターニングは、レジストマスク（不図示）を使用し、エッチングガスとしてCF4 とO2の混合ガスを用いてダウンフロープラズマエッチングによって行われる。
【０１５９】
その後に、常圧の酸素雰囲気中にシリコン基板１を置いて保護絶縁膜１７に覆われていない第２のキャパシタＱ2 を例えば６５０℃の温度、６０分間でアニールする。
【０１６０】
これにより、周辺回路領域Ｂ内の第２のキャパシタＱ2 の強誘電体膜を構成する例えばＰＺＴ膜のPbの抜けが促進される。この結果、第２のキャパシタＱ2 のリーク電流はアニール前に比べて小さくなる。これに対して、メモリセル領域Ａ内の第１のキャパシタＱ1 は保護絶縁膜１７によって覆われているので、構成原子の抜けが防止される。
【０１６１】
なお、第２のキャパシタＱ2 のアニールは減圧雰囲気中で行ってPb抜けをさらに促進するようにしてもよい。また、第２のキャパシタＱ2 のアニール温度は６５０℃以上が好ましい。さらに、アニール雰囲気に導入されるガスは酸素に限られりものはなく、酸素・アルゴン混合ガス、窒素ガスなどを採用してもよい。これらは、以下の実施形態でも同様に適用される。
【０１６２】
次に、図２２(b) に示すように、保護絶縁膜１７、下地絶縁膜１３及び第２のキャパシタＱ2 の上に、第２の層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法により形成される。
【０１６３】
なお、シランを用いて第２の層間絶縁膜１８を形成してもよく、この場合にはメモリセル領域Ａ内における保護絶縁膜１７は第１のキャパシタＱ1 への還元ガスの侵入を防止する。
【０１６４】
続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａのキャパシタの上で保護絶縁膜１７の膜厚と合わせて約３００ｎｍ程度とする。
【０１６５】
次に、図２３(a) に示すように、第２の層間絶縁膜１８、保護絶縁膜１７及び下地絶縁膜１３をフォトリソグラフィー法によりパターニングして、第１〜第４の導電性プラグ１２ａ〜１２ｄの上にそれぞれ第５〜第８のコンタクトホール２２ａ〜２２ｄを形成するとともに、ｐウェル３ａ近傍の素子分離絶縁膜２上方の２つの第１のキャパシタＱ1 の上部電極１５ａの上にそれぞれ第９、第１０のコンタクトホール２２ｅ，２２ｆを形成し、第２のキャパシタＱ2 の上部電極１５ｂの上に第１１のコンタクトホール２２ｇを形成する。
【０１６６】
その後、第２の層間絶縁膜１８上と第５〜第１１のコンタクトホール２２ａ〜２２ｇ内に、膜厚５０ｎｍ程度のTiN 膜をスパッタにより形成し、さらにTiN 膜の上にＷ膜を形成する。Ｗ膜は第５〜第１１のコンタクトホール１８ａ〜１８ｇ内を完全に埋め込む厚さに形成される。
【０１６７】
続いて、図２３(b) に示すように、TiN 膜とＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜１８の上面上から除去する。これにより、第５〜第１１のコンタクトホール２２ａ〜２２ｇ内に残されたTiN 膜とＷ膜をそれぞれ第５〜第１１の導電性プラグ２３ａ〜２３ｇとして使用する。
【０１６８】
次に、第２の層間絶縁膜１８の上と第５〜第１１の導電性プラグ２３ａ〜２３ｇの上に、配線用金属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【０１６９】
この配線用金属膜のパターニングにより、図２４に示すように、メモリセル領域Ａにおいて第２の層間絶縁膜１８の上に第１、第２の金属配線２０ａ，２０ｂと導電性パッド２０ｃを形成する一方、周辺回路領域Ｂにおいて第２の層間絶縁膜１８の上に第３の金属配線２０ｄを形成する。
【０１７０】
メモリセル領域Ａにおいて、第１の金属配線２０ａは、第１の導電性プラグ１２ａ上の第５の導電性プラグ２３ａと上部電極１６ａ上の第９の導電性プラグ２３ｅに接続される。第２の金属配線２０ｂは、第３の導電性プラグ１２ｃ上の第７の導電性プラグ２３ｃと別の上部電極１６ａ上の第１０の導電性プラグ２３ｆに接続される。また、導電性パッド２０ｃは第２の導電性プラグ２３ｂの上に形成される。
【０１７１】
周辺回路領域Ｂにおいて、第３の金属配線２０ｄは、第４の導電性プラグ１２ｄ上の第８の導電性プラグ２３ｄと上部電極１６ｂ上の第１１の導電性プラグ２３ｇに接続される。
【０１７２】
これにより、メモリセル領域Ａにおいて、第１のｎ型不純物拡散領域７ａと第１のキャパシタＱ1 の上部電極１６ａは、第１の金属配線２０ａと第１、第５、第９の導電性プラグ１２ａ、２３ａ、２３ｅを介して電気的に接続される。また、第３のｎ型不純物拡散領域７ｃと別の第１のキャパシタＱ1 の上部電極１６ａは、第２の金属配線２０ｂと第３、第７、第１０の導電性プラグ１２ｃ、２３ｃ、２３ｆを介して電気的に接続される。なお、第２のｎ型不純物拡散領域７ｂは、導電性パッド２０ｃと第２，第６の導電性プラグ１２ｂ、２３ｂを介して上方のビット線（不図示）に電気的に接続される。
【０１７３】
また、周辺回路領域Ｂにおいて、第２のｐ型不純物拡散領域８ｂは、第３の金属配線２０ｄと第４、第８、第１１の導電性プラグ１２ｄ，２３ｄ，２３ｇを介してキャパシタＱ2 の上部電極１６ｂに電気的に接続される。
【０１７４】
第１〜第３の金属配線２０ａ、２０ｂ、２０ｄを形成した後に、さらに第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【０１７５】
上記した実施形態によれば、メモリセル領域Ａ内に形成された第１のキャパシタＱ1 を保護絶縁膜１７により覆った状態で、周辺回路領域Ｂ内で昇圧などに使用される第２のキャパシタＱ2 を選択的にアニールしている。これにより、第２のキャパシタＱ2 においては、リーク電流増加要因となる原子が強誘電体膜１５ｂから飛び出してリーク電流を減少させる。
【０１７６】
また、本実施形態では、不純物拡散領域と金属配線を接続するためにplug-to-plug構造を採用したので、上記した他の実施形態に比べて導電性プラグを構成するための埋込が容易になる。
【０１７７】
なお、plug-to-plug構造を採用する場合でも、第２〜第４実施形態と同様なキャパシタの形成工程に従って第１のキャパシタＱ1 と第２のキャパシタＱ2 を形成してもよい。
（第６の実施の形態）
第１、第２、第６の実施形態で示した第２のキャパシタＱ2 を構成する下部電極１４ｂ及び誘電体膜１５ｂの平面形状を四角にする場合に、上部電極１６ｂの平面形状を、図１９(a) に示すようにチェッカー形状にしたり、図１９(b) に示すように孔２２を有する形状にしてもよい。これにより、上部電極１６ｂには強誘電体膜１５から所定の元素が抜けやすくするための強誘電体露出領域が形成されることになる。
【０１７８】
これによれば、上部電極１６ｂの下の強誘電体膜１５の露出面積が増えて、アニールによる強誘電体膜１５からPb又はBiが抜け易くなる。
【０１７９】
なお、上記した各実施形態は、プレーナ型のキャパシタについて説明したが、第１層間絶縁膜１１内の導電性プラグをキャパシタ下部電極の下面に直に接続する構造のスタック型キャパシタに適用してもよい。
（付記１）半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の第１領域の上に順に形成された第１下部電極、第１強誘電体膜及び第１上部電極を有する第１キャパシタと、
前記絶縁膜の第２領域の上に順に形成された第２下部電極、第２強誘電体膜及び第２上部電極を有する第２キャパシタとを有し、
前記第１強誘電体膜は第１の元素を含む複数種類の元素からなる第１の強誘電体材料から構成され、
前記第２強誘電体膜は前記第１の元素を含む複数種類の元素からなる第２の強誘電体材料から構成され、
前記第２強誘電体膜内の前記第１の元素の濃度は、前記第１強誘電体膜内の前記第１の元素の濃度よりも低いことを特徴とする半導体装置。
（付記２）前記第１キャパシタを覆い且つ前記第２キャパシタを露出する保護膜を有することを特徴とする請求項１に記載の半導体装置。
（付記３）前記保護絶縁膜は、少なくとも第１キャパシタの前記第１上部電極の上に形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）前記保護絶縁膜は、酸化シリコン、窒化シリコン、窒化酸化シリコン、窒化シリコンのいずれかから構成されることを特徴とする付記２又は付記３に記載の半導体装置。
（付記５）前記第１の強誘電体材料はＰＺＴ系材料であり、前記第２の強誘電体材料はＰＺＴ系材料であり、前記第１元素は鉛であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記第２キャパシタの面積は、前記第１キャパシタの面積よりも大きいことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記第１領域はメモリセル領域であり、前記第２領域は周辺回路領域であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の第１領域と第２領域のそれぞれの上に第１の導電膜を形成する工程と、
第１の元素を含む複数種類の元素からなる強誘電体膜を前記第１の導電膜の上に形成する工程と、
前記強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記第１領域では第１キャパシタを構成する第１上部電極を形成するとともに前記第２領域では第２キャパシタを構成する第２上部電極を形成する工程と、
前記強誘電体膜をパターニングすることにより、前記第１領域では前記第１キャパシタを構成する第１誘電体膜を形成するとともに前記第２領域では前記第２キャパシタを構成する第２誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記第１領域では前記第１キャパシタを構成する第１下部電極を形成するとともに前記第２領域では前記第２キャパシタを構成する第２下部電極を形成する工程とを有し、
前記第２誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度を、前記第１誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度よりも選択的に低くする工程をさらに有することを特徴とする半導体装置の製造方法。
（付記９）前記第２誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第１の導電膜をパターニングして前記第１下部電極及び前記第２下部電極を形成した後に、前記第１キャパシタを保護絶縁膜により覆いながら前記第２キャパシタをアニールする工程である
ことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記第２誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜をパターニングして前記第１上部電極と前記第２上部電極を形成した後に、前記第１上部電極及び前記強誘電体膜を前記第１領域で保護絶縁膜により覆いながら前記第２領域内の前記第２上部電極と前記強誘電体膜をアニールする工程である
ことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１１）前記第２誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜をパターニングして前記第１上部電極と前記第２上部電極を形成し、さらに前記強誘電体膜をパターニングして前記第１誘電体膜と前記第２誘電体膜を形成した後に、前記第１誘電体膜及び前記第１上部電極を前記第１領域で保護絶縁膜により覆いながら前記第２上部電極と前記第２誘電体膜をアニールする工程である
ことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１２）前記第２上部電極には、前記第２領域のキャパシタ形成領域で前記強誘電体膜を露出するための露出部を形成することを特徴とする付記８乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記第２誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜を形成した後に、前記第２の導電膜を前記第１領域で保護絶縁膜により覆いながら前記第２領域内の前記強誘電体膜をアニールする工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１４）前記第２誘電体膜を構成する前記強誘電体膜内の前記第１元素の濃度を選択的に低くする工程は、
前記強誘電体膜を形成した後に、前記強誘電体膜を前記第１領域で保護絶縁膜により覆いながら前記第２領域内の前記強誘電体膜をアニールする工程である
ことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１５）前記保護絶縁膜は、前記第２の導電膜を形成する前に除去されることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）前記保護絶縁膜は、基板全面に形成された後にパターニングされて前記第２領域から除去され且つ前記第１領域に残されることを特徴とする付記９乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１７）前記保護絶縁膜は、酸化シリコン、窒化シリコン、窒化酸化シリコン、窒化シリコンのいずれかから構成されることを特徴とする付記９乃至付記１６のいずれかに記載の半導体装置。
（付記１８）前記アニールは、酸素、酸素・アルゴン混合ガス、又は窒素ガスを含む雰囲気中おいてなされることを特徴とする付記８乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）前記アニールは、６５０℃以上の温度でなされることを特徴とする付記８乃至付記１８のいずれかに記載の半導体装置の製造方法。
（付記２０）前記アニールは、減圧雰囲気中に前記半導体基板を置いてなされることを特徴とする付記８乃至付記１９のいずれかに記載の半導体装置。
【０１８０】
【発明の効果】
以上述べたように本発明によれば、用途の異なる第１キャパシタと第２キャパシタのそれぞれの誘電体膜を複数元素を有する強誘電体材料から構成し、さらに強誘電体材料のうち所定の元素について第１キャパシタの誘電体膜よりも第２キャパシタの誘電体膜の方をアニールにより低くしているので、１回の強誘電体膜の形成で用途に応じた複数種類のキャパシタの形成が可能になり、半導体装置の形成工程が大幅に増えることを防止し、コスト高の抑制が可能になる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７】図７は、本発明の実施形態に係る半導体装置のキャパシタに用いられるＰＺＴ膜中の鉛濃度と疲労による分極電荷損失率の関係を示す図である。
【図８】図８は、本発明の実施形態に係る半導体装置のキャパシタに用いられるＰＺＴ膜中の鉛濃度と飽和電圧の関係を示す図である。
【図９】図９は、本発明の実施形態に係る半導体装置のキャパシタに用いられるＰＺＴ膜中の鉛濃度とリーク電流の関係を示す図である。
【図１０】図１０は、本発明の実施形態に係る半導体装置のキャパシタに用いられるＰＺＴ膜のアニール温度と鉛抜け量の関係を示す図である。
【図１１】図１１(a),(b) は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１２】図１２(a),(b) は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１３】図１３は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１４】図１４(a),(b) は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１５】図１５は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１６】図１６(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１７】図１７(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１８】図１８は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１９】図１９は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２０】図２０(a),(b) は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２１】図２１(a),(b) は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２２】図２２(a),(b) は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２３】図２３(a),(b) は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図２４】図２４は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図２５】図２５は、本発明の第６実施形態に係る半導体装置のキャパシタを示す上面図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３ａ，３ｂ…活性領域、４…ゲート電極、５ａ〜５ｃ…ゲート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡散領域、８ａ，８ｂ…ｐ型不純物拡散領域、１０…カバー膜、１１…第１層間絶縁膜、１２ａ〜１２ｄ…導電性プラグ、１３…下地絶縁膜、１４…第１の導電膜、１４ａ，１４ｂ…下部電極、１５…強誘電体膜、１５ａ，１５ｂ…誘電体膜、１６…第２の導電膜、１６ａ，１６ｂ…上部電極、１７…保護絶縁膜、１９ａ〜１９ｇ…導電性プラグ、２３ａ〜２３ｇ…導電性プラグ、Ｑ1 ，Ｑ2 …キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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