(57)【特許請求の範囲】
【請求項１】
データを揮発性データおよび不揮発性データとして記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各行のメモリセルを行アドレスに基づいて選択する行デコーダと、
前記メモリセルアレイにおける各列のメモリセルを列アドレスに基づいて選択する列デコーダと、
前記行デコーダおよび前記列デコーダによって選択されるメモリセルのデータが与えられるセンスアンプと、
前記行デコーダによって選択された行アドレスをラッチする行アドレスラッチ回路と、
前記メモリセルの不揮発性データを読み出す読み出しサイクル、または前記メモリセルに不揮発性データを書き込む書き込みサイクルを起動する起動信号が入力されたときに、その直前において揮発性データの読み出しまたは書き込みを行う直前のサイクルと今回のサイクルとで入力された行アドレスが同じであるか異なるかを判定する行アドレス判定回路と、
前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが異なると判定される場合には、前記直前のサイクルの行アドレスおよび列アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作モードとし、該ストア動作モードによる前記不揮発性データの記憶後に、前記行アドレスラッチ回路にてラッチされている今回のサイクルの行アドレスおよび列アドレスで選択されたメモリセルに記憶されている不揮発性データを読み出すリコール動作モードとして、前記リコール動作モードによって読み出されたデータを当該メモリセルに対応する前記センスアンプ内に記憶させるモードとするストアモード／リコールモードタイミング発生回路とを備え、
前記ストアモード／リコールモードタイミング発生回路は、前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが同じであると判定される場合には、当該メモリセルからの不揮発性データの読み出しまた当該メモリセルへの不揮発性データの書き込みを行なうことなく、前記センスアンプ内に記憶されたデータの読み出しまたは書き込みを行うモードとすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
データを揮発性データおよび不揮発性データとして記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各行のメモリセルを行アドレスに基づいて選択する行デコーダと、
前記メモリセルアレイにおける各列のメモリセルを列アドレスに基づいて選択する列デコーダと、
前記行デコーダおよび前記列デコーダによって選択されるメモリセルのデータが与えられるセンスアンプと、
前記行デコーダによって選択された行アドレスをラッチする行アドレスラッチ回路と、
前記メモリセルの不揮発性データを読み出す読み出しサイクル、または前記メモリセルに不揮発性データを書き込む書き込みサイクルを起動する起動信号が入力されたときに、その直前において揮発性データの読み出しまたは書き込みを行う直前のサイクルと今回のサイクルとで入力された行アドレスが同じであるか異なるかを判定する行アドレス判定回路と、
前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが異なると判定される場合には、前記直前のサイクルの行アドレスおよび列アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作モードとし、該ストア動作モードによる前記不揮発性データの記憶後に、前記行アドレスラッチ回路にてラッチされている今回のサイクルの行アドレスおよび列アドレスで選択されたメモリセルに記憶されている不揮発性データを読み出すリコール動作モードとし、前記リコール動作モードによって読み出されたデータを、当該メモリセルに対応する前記センスアンプに転送回路を介して設けられたラッチ回路に記憶させるモードとするストアモード／リコールモードタイミング発生回路とを備え、
前記ストアモード／リコールモードタイミング発生回路は、前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが同じであると判定される場合には、当該メモリセルからの不揮発性データの読み出しまたは当該メモリセルへの不揮発性データの書き込みを行うことなく、前記ラッチ回路に記憶されたデータの読み出しまたは書き込みを行うモードとすることを特徴とする不揮発性半導体記憶装置。
【請求項３】
電源オン直後の読み出し時には、電源オン時に変化するリセット信号または装置内部のリセット信号によって前記リコール動作を行う請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
電源オフ時またはリセット時には、電源オフ時またはリセット時に変化するリセット信号または装置内部のリセット信号によって前記ストア動作を行う請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記列アドレスを下位のアドレスピン端子に割り当て、前記行アドレスを上位のアドレスピン端子に割り当てて、外部からアドレスを入力する請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルが揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたものからなる請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルが強誘電体を用いたものからなり、分極反転を伴う不揮発性記憶と分極反転を伴わない揮発性記憶とを行う請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記リコール動作の開始から前記ストア動作の終了まで、前記メモリセルに接続されるワード線を駆動する駆動信号がイネーブルになるように制御される請求項１〜７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記リコール動作の期間および前記ストア動作の期間のみ、前記メモリセルに接続されるワード線を駆動する駆動信号がイネーブルになるように制御される請求項１〜７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記リコール動作が終了してから前記ストア動作を開始するように制御される請求項４に記載の不揮発性半導体記憶装置。
【請求項１１】
外部からの同期信号に同期して前記読み出しサイクルまたは前記書き込みサイクルを行う請求項１〜１０のいずれかに記載の不揮発性半導体記憶装置。
【請求項１２】
前記リコール動作中および前記ストア動作中、非活性状態になるＷＡＩＴ信号を発生する回路を有する請求項１〜１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１３】
請求項１〜１２のいずれかに記載の不揮発性半導体記憶装置を用いたシステムＬＳＩ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、揮発性データ記憶および不揮発性データ記憶が可能なメモリセルを備えた不揮発性記憶装置、例えば、揮発性データ記憶手段としてのＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と不揮発性データ記憶手段としてのＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とを組み合わせたメモリセルや、強誘電体を用いて揮発性データ記憶および不揮発性データ記憶の双方の記憶機能を有するメモリセルを備えた不揮発性半導体記憶装置（ＮＶＤＲＡＭ：Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、およびその不揮発性半導体記憶装置を用いたシステム制御回路やシステムソリューションチップ等のシステムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、システムＣＰＵ（Ｃｅｎｔｅｒ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やシステムＭＰＵ（Ｍｕｌｔｉ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のシステムに関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置（ＮＶＤＲＡＭ）としては、主として、ＤＲＡＭとＥＥＰＲＯＭとを組み合わせたもの、および強誘電体を用いたものの２種類が知られている。
【０００３】
このうち、前者のＤＲＡＭとＥＥＰＲＯＭとを組み合わせた不揮発性半導体記憶装置については、”Ａ  ２５６ｋ−ｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  ＰＳＲＡＭ  ｗｉｔｈ  Ｐａｇｅ  Ｒｅｃａｌｌ  ａｎｄ  Ｃｈｉｐ  Ｓｔｏｒｅ”，  １９９１年度Ｓｙｍ．  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  Ｄｉｇ．  Ｔｅｃｈ．Ｐａｐｅｒｓ，  Ｍａｙ  第９１−９２項、および”Ｄｅｖｅｌｏｐｍｅｎｔｏｆ  ２５６Ｋｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  ＤＲＡＭ（ＮＶ−ＤＲＡＭ）  Ｏｐｅｒａｔｉｎｇ  ａｓ  ａ  Ｐｓｅｕｄｏ−ＳＲＡＭ”，  Ｓｈａｒｐ  Ｔｅｃｈｎｉｃａｌ  Ｊｏｕｒｎａｌ，  Ｎｏ．４９，  ｐｐ．４５−４９，  Ｊｕｎｅ，  １９９１に、その構造やその動作に関する詳しい説明が記述されている。
【０００４】
このＤＲＡＭとＥＥＰＲＯＭを組み合わせた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）は、通常動作時には揮発性（ＤＲＡＭ）モードによって揮発性データ記憶手段であるＤＲＡＭに対してアクセスを行う。そして、電源オフの直前または任意のときにストアモードによってＤＲＡＭ上に記憶された揮発性データを不揮発性データ記憶手段であるＥＥＰＲＯＭに待避させるようになっている。従って、通常動作時にはＤＲＡＭに対してデータを高速アクセスすることが可能となり、しかも、電源オフ時にはそのデータをＥＥＰＲＯＭに記憶させて保持することができる。この不揮発性記憶手段であるＥＥＰＲＯＭに記憶されたデータは、リコールモードによって再びＤＲＡＭに読み出すことができる。
【０００５】
この構造の利点は、ＤＲＡＭとＥＥＰＲＯＭに別々のデータを保持できること、およびリコール可能な回数が無制限であることである。
【０００６】
一方、後者の強誘電体を用いた不揮発性半導体記憶装置については、（１）．”Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  ５１２−ｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｓｔｏｒａｇｅ  Ｃｅｌｌ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．２３，  ｐｐ．１１７１−１１７５，  Ｏｃｔｏｂｅｒ，  １９８８．、  （２）．”Ａ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＤＲＡＭＣｅｌｌ  ｆｏｒ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  ＮＶＲＡＭ’ｓ”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．、（３）．特開平４−４２４９８号公報”半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法”等に記載がある。
【０００７】
上記（１）の文献には、２トランジスタ２キャパシタ／セル方式（以下、２トランジスタ／セル方式と称する）であって、常に分極反転を伴った不揮発性（ストア／リコール）モードの動作について記述されている。但し、現状では、強誘電体薄膜の分極反転可能回数は最良のもので１０１２回から１０１３回であるので、１００ｎｓのサイクル時間で１０年間の連続動作に必要な１０１５回から１０１６回の分極反転回数を満足することができない。また、上記（２）の文献には、分極反転を伴わない揮発性（ＤＲＡＭ）モード時と分極反転を伴う不揮発性（リコール／ストア）モード時における強誘電体膜の劣化の違いについて基礎的な検討が記述されている。すなわち、分極反転を伴わない揮発性（ＤＲＡＭ）モードでは分極反転を伴う不揮発性モードに比べて強誘電体膜の劣化が著しく少ない。さらに、上記（３）の文献には、行アドレスで選択されるワード線および列アドレスで選択されるプレート線とセンスアンプから構成され、消費電力が低く、サイクルが短かい不揮発性半導体記憶装置の例が記載されている。
【０００８】
この強誘電体を用いた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）は、Ｙ１（書き換え劣化（分極反転劣化）の少ない強誘電体セラミックスの通称である）、ＰＺＴ、ＰＬＺＴまたはＰｂＴｉＯ３等のペロブスカイト型結晶構造を持った強誘電体薄膜を介在させた容量素子をメモリセルに利用している。理想的な強誘電体薄膜は、分極反転劣化が少なく、残留分極と誘電率が大きいものであり、このような強誘電体薄膜の開発が盛んに行われている。
【０００９】
この強誘電体薄膜を介在させた容量素子に交流電圧を印加すると、強誘電体薄膜の分極状態が図１１に示すようなヒステリシス特性を示す。すなわち、最初は分極していないＡ点の状態の強誘電体に正の電界を加えると、分極状態はＢ点に移動するが、この電界を取り去ったときには分極状態がＣ点までしか戻らず、正の残留分極を生じる。この残留分極は強誘電体に負の抗電界を加えたときに消滅し、さらに負の電界を大きくすると分極状態が反転してＤ点に移動するが、再度電界を取り去ったときには分極状態がＥ点までしか戻らず、負の残留分極を生じる。従って、このように強誘電体を分極反転させて正または負の残留分極を生じさせることにより、データを不揮発性データとして記憶させることができる。また、この強誘電体薄膜を介在させた容量素子は、正の電界を加えるか取り去るかの操作だけを行うと、強誘電体の分極状態がＢ点とＣ点の間だけで移動し、負の電界を加えるか取り去るかの操作だけを行うと、Ｄ点とＥ点の間だけで移動することになる。この場合には強誘電体の分極反転が起こらないため、通常のＤＲＡＭと同様に、データを揮発性データとして記憶させることができる。
【００１０】
この強誘電体を用いた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）は、ＤＲＡＭとＥＥＰＲＯＭとを組み合わせたものに比べて、メモリセルを構成する素子数を少なくすることができるので、メモリセルアレイの面積を小さくすることができ、高集積化が可能になるという利点がある。また、低電圧動作が可能であるという利点もある。
【００１１】
この不揮発性半導体記憶装置の構造と動作について、製造プロセスにばらつきがあっても、そのばらつきが特性に与える影響が少ない２トランジスタ／セル方式を例に挙げて、具体的に説明する。
【００１２】
この不揮発性半導体記憶装置（ＮＶＤＲＡＭ）は、図１２に示すように、多数のワード線ＷＬとこれに対応するプレート線ＰＴとを有し、ワード線ＷＬはワード線デコーダ３１に接続され、プレート線ＰＴはプレート線デコーダ３２に接続されている。また、多数のビット線の対（ｂｉｔとｂｉｔバー）を有し、これらのビット線は１対毎にセンスアンプ３３に接続されている。但し、この図１２では、ビット線対ｂｉｔとｂｉｔバー、およびセンスアンプ３３を１組のみ示している。
【００１３】
このワード線ＷＬとプレート線ＰＴ、およびビット線対ｂｉｔとｂｉｔバーが交差する各交差部には、各々メモリセル３４が配置されている。但し、この図１２では、メモリセル３４を１個のみ示している。このメモリセル３４は２個の容量素子Ｃ１とＣ２、および２個の選択トランジスタＱ１とＱ２からなる。容量素子Ｃ１とＣ２は、一方の端子が各々選択トランジスタＱ１とＱ２を介してビット線対ｂｉｔとｂｉｔバーに接続されると共に、他方の端子がプレート線ＰＴに接続されている。また、選択トランジスタＱ１とＱ２のゲートはワード線ＷＬに接続されている。
【００１４】
この不揮発性半導体記憶装置（ＮＶＤＲＡＭ）は、アドレスバッファ３５に入力されたアドレスに基づいて、ワード線デコーダ３１およびプレート線デコーダ３２により１本のワード線ＷＬと１本のプレート線ＰＴとが選択される。そして、制御信号入力バッファ３６に、ＮＥバーピン（不揮発性（Ｎｏｎ  Ｖｏｌａｔｉｌｅ）モードへの切り換えを行なうためのイネーブルピン）、ＣＥバーピン（チップを選択するためのチップイネーブルピン）、ＯＥバーピン（出力イネーブルピン）、ＷＥバーピン（書込みピン）からそれぞれ入力された制御信号ＮＥバー、ＣＥバー、ＯＥバー、ＷＥバーに基づくモードでメモリセル３４へのアクセスが行われる。すなわち、メモリセル３４に揮発性データとして記憶されているデータへのアクセスを行う揮発性ＤＲＡＭモードでは、揮発性（ＤＲＡＭ）モードタイミング制御回路３７にタイミング制御されてアクセス動作が行われる。また、メモリセル３４に不揮発性データとして記憶されているデータの読み出し（および再書き込み）を行うリコールモードでは、リコールモードタイミング制御回路３８にタイミング制御されてアクセス動作が行われる。さらに、メモリセル３４にデータを不揮発性データとして記憶するための書き込みを行うストアモードでは、ストアモードタイミング制御回路３９にタイミング制御されてアクセス動作が行われる。このとき、アクセスされるデータは、データＩ／Ｏインターフェイス４０を介して外部から入力され、または外部に出力される。
【００１５】
上記ストアモードタイミング制御回路３９により制御されるストアモードによるデータの書き込み動作について、図１１〜図１４を参照しながら説明する。例えば、データ”０”の書き込みを行う場合には、図１３に示すように、ビット線ｂｉｔに０Ｖ、ビット線ｂｉｔバーに５Ｖ（電源電圧Ｖｃｃ）の電圧を印加すると共に、ワード線ＷＬをアクティブ（活性状態）にして、プレート線ＰＴに０Ｖ→５Ｖ→０Ｖと変化する電圧パルスを印加する。このとき、図１２に示した一方の容量素子Ｃ１の強誘電体は分極状態が図１１のＣ点またはＥ点→Ｂ点→Ｃ点というように変化する。また、他方の容量素子Ｃ２の強誘電体は分極状態がＤ点→Ｅ点→Ｄ点というように変化し、その後に電圧を取り去ると分極状態がＤ点→Ｅ点に変化する。よって、これらの容量素子Ｃ１およびＣ２の強誘電体には各々Ｃ点とＥ点の残留分極が生じ、これによって”０”のデータが不揮発性データとして記憶される。
【００１６】
また、データ”１”の書き込みを行う場合には、図１４に示すように、上記とは逆に、ビット線ｂｉｔに５Ｖ、ビット線ｂｉｔバーに０Ｖの電圧を印加する。そして、上記と同様に、ワード線ＷＬをアクティブにしてプレート線ＰＴに０Ｖ→５Ｖ→０Ｖと変化する電圧パルスを印加する。このとき、容量素子Ｃ１およびＣ２の強誘電体には上記とは逆のＥ点とＣ点の残留分極が生じ、これによって”１”のデータが不揮発性データとして記憶される。なお、プレート線に印加する電圧パルスを０Ｖ→５Ｖ→０Ｖ→５Ｖ→０Ｖと複数回にして、ストア動作をより確実なものにすることもできる。
【００１７】
次に、上記リコールモードタイミング制御回路３８により制御されるリコールモードによるデータの読み出し動作を図１１、図１２および図１５を参照しながら説明する。この場合、図１５に示すように、ビット線対ｂｉｔおよびｂｉｔバーを０Ｖの電位にプリチャージした後、プリチャージ回路をオフすることにより開放状態にする。そして、ワード線ＷＬをアクティブにした状態でプレート線ＰＴの電位を０Ｖ→５Ｖに変化させる。このとき、例えば”０”のデータがメモリセル３４に記憶されている場合には、一方の容量素子Ｃ１の強誘電体は分極状態が図１１のＣ点→Ｂ点に変化し、他方の容量素子Ｃ２の強誘電体は分極状態がＥ点→Ｂ点に変化する。他方の容量素子Ｃ２の強誘電体は分極状態が反転されるので、これに接続されるビット線ｂｉｔバーの電位が、一方の容量素子Ｃ１に接続されるビット線ｂｉｔの電位に比べて数１００ｍＶ程度高くなる。従って、これらビット線対ｂｉｔとｂｉｔバーの電位差をセンスアンプ３３によってセンスすれば、不揮発性データとして記憶されていたデータを読み出すことができる。
【００１８】
但し、この場合には、容量素子Ｃ１とＣ２の強誘電体の分極状態は共にＢ点に移動し、不揮発性データとして記憶していたデータが失われるので、破壊読み出しが行われることになる。従って、このリコールモードでは、センスアンプ３３によってビット線対ｂｉｔとｂｉｔバーが０Ｖと５Ｖの電位に確定された後に、上記ストアモードの場合と同様の手順でプレート線ＰＴに０Ｖ→５Ｖ→０Ｖと変化する電圧パルスを印加することにより、読み出しデータを不揮発性データとして記憶させて再書き込みを行うこともできる。また、この後にプレート線ＰＴを例えば０Ｖに維持しておくことにより、ビット線対ｂｉｔとｂｉｔバーの確定された電位がメモリセル３４に電荷として蓄積されるので、後述するＤＲＡＭ（揮発性）モードによる記憶も行われる。なお、このリコールモードでビット線対ｂｉｔとｂｉｔバーに生じる電位差は、強誘電体の残留分極に比例し、ビット線容量に反比例する。よって、強誘電体の残留分極が大きく、ビット線容量が小さい程、大きな電位差が得られ、センスアンプ３３による検出が容易になることが分かる。
【００１９】
上記揮発性（ＤＲＡＭ）モードによるデータへのアクセス動作は、上記揮発性（ＤＲＡＭ）モードタイミング制御回路３７により制御され、プレート線ＰＴに０Ｖまたは５Ｖを印加した状態で、通常のＤＲＡＭに対するアクセス動作と同様の手順により行われる。このとき、容量素子Ｃ１とＣ２における強誘電体の分極状態は、図１１のＤ点とＥ点との間、またはＢ点とＣ点との間だけで移動し、分極反転を伴わない。よって、通常のＤＲＡＭと同様に、容量素子Ｃ１とＣ２に蓄積された電荷のみによって揮発性データとして記憶されるデータの読み出しと書き込みとを行うことができ、また、データのリフレッシュ動作を行うことができる。
【００２０】
なお、ここでは２トランジスタ／セル方式による強誘電体を用いた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）について説明したが、特開平４−１７６５８９号公報に開示されているような、高集積化に適した１トランジスタ１キャパシタ／セル方式（以下、１トランジスタ／セル方式と称する）による強誘電体を用いた不揮発性半導体記憶装置についてもほぼ同様である。また、ロウ（行）アドレスおよびカラム（列）アドレスを時間に分けてＲＡＳバーやＣＡＳバーで取り込むマルチプレクス方式についても同様である。この構成の場合には、パッケージの入力ピン数を少なくすることができるので、基板実装密度を向上させることができる。
【００２１】
ところで、上記両方式（ＤＲＡＭとＥＥＰＲＯＭを組み合わせたものと、強誘電体を用いたもの）の不揮発性半導体記憶装置（ＮＶＤＲＡＭ）は、不揮発性動作のみ、すなわち、データを不揮発性データとして記憶させるストアモードと、その不揮発性データを読み出すリコールモードのみで動作させることも可能である。しかし、強誘電体を用いた不揮発性半導体記憶装置では、不揮発性動作を行う場合には、揮発性動作に比べて分極反転時間だけ、動作速度が遅くなる。
【００２２】
さらに、ＤＲＡＭとＥＥＰＲＯＭを組み合わせた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）においては、ＥＥＰＲＯＭの書き換え回数が約１０万回に制限されるので、頻繁にデータの書き換えを行うと、直ちに寿命が尽きてしまう。このため、ＤＲＡＭとＥＥＰＲＯＭを組み合わせた不揮発性半導体記憶装置では、上述したように、通常動作時には揮発性（ＤＲＡＭ）モードによってＤＲＡＭに対してのみアクセスを行い、電源オフの直前または任意のときにストアモードによってこのＤＲＡＭ上の揮発性データをＥＥＰＲＯＭに待避させると共に、次の電源オン時にリコールモードによってＥＥＰＲＯＭに記憶された不揮発性データを再び読み出す。このようにして、ＥＥＰＲＯＭの書き換え回数が増加しないようにしている。
【００２３】
一方、強誘電体を用いた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）においても、メモリセル３４の容量素子Ｃ１とＣ２に用いられる強誘電体は、分極反転可能な回数に限度がある。このため、リコール／ストア動作は１０１０回から１０１２までに制限される。よって、例えば約１０ＭＨｚのサイクル周期で連続してメモリセルの不揮発性データにアクセスを行うと、数日でメモリセル３４の寿命が尽きてしまう。なお、１０年間、連続して不揮発性動作（リコール／ストア動作）を可能にするためには、１０１５回以上の分極反転可能な強誘電体が必要である。このため、強誘電体を用いた不揮発性半導体記憶装置では、通常動作時には揮発性（ＤＲＡＭ）モードによって分極反転を伴わないアクセスを行い、電源オフ時にのみストアモードによってメモリセル３４の揮発性データを不揮発性データとして記憶させると共に、次の電源オン後の最初の読み出し時にのみリコールモードによってメモリセルから不揮発性データを読み出す。これにより、分極反転を伴う不揮発性データへのアクセス回数をできるだけ少なくしている。さらに、このような動作を行った場合、揮発性（ＤＲＡＭ）動作では不揮発性（リコール／ストア）動作のようにプレート線電位を変化させないので、その分だけサイクル時間を短くすることができ、低消費電力化することができるという利点もある。
【００２４】
さらに、図１６および図１７に、ＦＲＡＭ（またはＦｅＲＡＭ）と称される従来の不揮発性半導体記憶装置（ＮＶＤＲＡＭ）の構成を示す。これらのＦＲＡＭは、メモリセルアレイの周囲に、行アドレスラッチを介して行アドレスが入力される行デコーダ、および列アドレスラッチを介して列アドレスが入力される列アドレスデコーダが設けられている。そして、入力されたアドレスに基づいてメモリセルが選択され、制御回路に入力された制御信号ＣＥバー、ＷＥバーおよびＯＥバーに基づくモードでメモリセルへのアクセスが行われる。このとき、選択されたメモリセルにアクセスされるデータは、Ｉ／ＯラッチとＩ／Ｏバッファ回路を介してＩ／Ｏピン端子（０から７）から列デコーダに入力され、または外部に出力される。
【００２５】
ここで、図１６に示す小容量（４Ｋビット）のパラレルＦＲＡＭの場合には、行アドレスに上位のアドレスピン端子Ａ３からＡ８が割り当てられ、列アドレスに下位のアドレスピン端子Ａ０からＡ２が割り当てられている。しかし、図１７に示す大容量（６４Ｋビット）のパラレルＦＲＡＭの場合には、行アドレスにアドレスピン端子Ａ３からＡ９、Ａ１１およびＡ１２が割り当てられ、列アドレスにアドレスピン端子Ａ０からＡ２およびＡ１０が割り当てられている。すなわち、大容量（６４Ｋビット）のパラレルＦＲＡＭの場合には、行アドレスの外部アドレスピン番号が連続していない。
【００２６】
なお、特開平７−１３８５９号公報には、揮発性半導体記憶素子や不揮発性半導体記憶素子、容量やデータバスの幅等が異なる半導体記憶素子を混在させて制御が可能で、さらに、貫通電力等による不必要な電力消費を極力少なくしたコントローラが開示されている。しかし、この従来技術は、本発明のように不揮発性半導体動作回数を極力少なくして不揮発性半導体記憶装置の動作スピードを改善するものではない。
【００２７】
【発明が解決しようとする課題】
上述したように、不揮発性半導体記憶装置（ＮＶＤＲＡＭ）としては、揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたもの、および強誘電体を用いて揮発性と不揮発性の双方の記憶機能を有するメモリセルを備えたものがある。しかし、いずれの不揮発性半導体記憶装置においても、絶えず不揮発性（リコール／ストア）動作のみを行うことも可能であるが、データの書き換え回数に制限があり、１０年間の動作を保証することはできない。
【００２８】
また、従来の不揮発性半導体記憶装置（ＮＶＤＲＡＭ）には、リコール動作やストア動作のスピードが遅いという問題、データ保護の問題、および分極特性の劣化の問題がある。
【００２９】
すなわち、この不揮発性半導体記憶装置（ＮＶＤＲＡＭ）では、メモリセルに不揮発性データとして記憶したデータを読み出すときに不揮発性データを揮発性データに変換するリコール動作を行い、メモリセルにデータを不揮発性データとして記憶する必要があるときにストア動作を行うが、この不揮発性（リコール／ストア）動作時には、強誘電体の分極反転を伴うので、その分だけ揮発性（ＤＲＡＭ）動作時に比べて動作時間が余計にかかる。このため、不揮発性動作のみ（リコール動作とストア動作のみ）で不揮発性半導体記憶装置を動作させた場合には、読み出しスピードや書き込みスピードが遅くなるという問題がある。また、電源オン時や電源オフ時のシステムノイズ等により誤って書き換え動作が起こり、不揮発性データが不意に変わってしまうという問題がある。また、強誘電体は分極反転を伴うデータの書き換えを１０１０回から１０１２回程度繰り返すと分極特性が劣化するので、例えばサイクル時間１００ｎｓで動作させた場合に、上述したように、メモリセルへの連続アクセス動作を１０年間保証することはできないという問題がある。
【００３０】
さらに、不揮発性半導体記憶装置（ＮＶＤＲＡＭ）の記憶容量を大容量化した場合には、従来の揮発性ＤＲＡＭのようなリフレッシュ動作を行うと、電力消費が増加するという問題もある。
【００３１】
これらの問題は、上記不揮発性半導体記憶装置（ＮＶＤＲＡＭ）を単体のメモリセルデバイスとして用いる場合や、１チップマイクロコンピュータ（ＭＰＵやＣＰＵ）のメモリモジュール、レジスタ等として用いる場合、またはカード形態にしてシステムに用いる場合等、いずれの場合にも共通の問題として生じるものである。
【００３２】
また、ＤＲＡＭやＥＥＰＲＯＭを組合せた不揮発性半導体記憶装置のストア動作時には、ＥＥＰＲＯＭにファウラー・ノルドハイム・トンネル電流が流れるので、その分だけ揮発性（ＤＲＡＭ）動作時に比べて動作時間が余分にかかり、書き込み速度が遅くなるという問題がある。さらに、ＥＥＰＲＯＭの書き換え回数が約１０万回に制限されるために、頻繁にデータの書き換えを行うと、直ちに寿命が尽きてしまい、１０年間にわたる連続アクセス動作を保証できないという問題もある。
【００３３】
本発明は、このような従来技術の課題を解決すべくなされたものであり、リコール動作およびストア動作を高速化し、消費電力を低減し、さらに、１０年間の連続動作を保証することができる不揮発性半導体記憶装置およびシステムＬＳＩを提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データを揮発性データおよび不揮発性データとして記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイにおける各行のメモリセルを行アドレスに基づいて選択する行デコーダと、前記メモリセルアレイにおける各列のメモリセルを列アドレスに基づいて選択する列デコーダと、前記行デコーダおよび前記列デコーダによって選択されるメモリセルのデータが与えられるセンスアンプと、前記行デコーダによって選択された行アドレスをラッチする行アドレスラッチ回路と、前記メモリセルの不揮発性データを読み出す読み出しサイクル、または前記メモリセルに不揮発性データを書き込む書き込みサイクルを起動する起動信号が入力されたときに、その直前において揮発性データの読み出しまたは書き込みを行う直前のサイクルと今回のサイクルとで入力された行アドレスが同じであるか異なるかを判定する行アドレス判定回路と、前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが異なると判定される場合には、前記直前のサイクルの行アドレスおよび列アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作モードとし、該ストア動作モードによる前記不揮発性データの記憶後に、前記行アドレスラッチ回路にてラッチされている今回のサイクルの行アドレスおよび列アドレスで選択されたメモリセルに記憶されている不揮発性データを読み出すリコール動作モードとして、前記リコール動作モードによって読み出されたデータを当該メモリセルに対応する前記センスアンプ内に記憶させるモードとするストアモード／リコールモードタイミング発生回路とを備え、前記ストアモード／リコールモードタイミング発生回路は、前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが同じであると判定される場合には、当該メモリセルからの不揮発性データの読み出しまた当該メモリセルへの不揮発性データの書き込みを行なうことなく、前記センスアンプ内に記憶されたデータの読み出しまたは書き込みを行うモードとすることを特徴とし、そのことにより上記目的が達成される。
また、本発明の不揮発性半導体記憶装置は、データを揮発性データおよび不揮発性データとして記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイにおける各行のメモリセルを行アドレスに基づいて選択する行デコーダと、前記メモリセルアレイにおける各列のメモリセルを列アドレスに基づいて選択する列デコーダと、前記行デコーダおよび前記列デコーダによって選択されるメモリセルのデータが与えられるセンスアンプと、前記行デコーダによって選択された行アドレスをラッチする行アドレスラッチ回路と、前記メモリセルの不揮発性データを読み出す読み出しサイクル、または前記メモリセルに不揮発性データを書き込む書き込みサイクルを起動する起動信号が入力されたときに、その直前において揮発性データの読み出しまたは書き込みを行う直前のサイクルと今回のサイクルとで入力された行アドレスが同じであるか異なるかを判定する行アドレス判定回路と、前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが異なると判定される場合には、前記直前のサイクルの行アドレスおよび列アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作モードとし、該ストア動作モードによる前記不揮発性データの記憶後に、前記行アドレスラッチ回路にてラッチされている今回のサイクルの行アドレスおよび列アドレスで選択されたメモリセルに記憶されている不揮発性データを読み出すリコール動作モードとし、前記リコール動作モードによって読み出されたデータを、当該メモリセルに対応する前記センスアンプに転送回路を介して設けられたラッチ回路に記憶させるモードとするストアモード／リコールモードタイミング発生回路とを備え、前記ストアモード／リコールモードタイミング発生回路は、前記行アドレス判定回路によって、前記直前のサイクルと今回のサイクルとで選択されるメモリセルの行アドレスが同じであると判定される場合には、当該メモリセルからの不揮発性データの読み出しまたは当該メモリセルへの不揮発性データの書き込みを行うことなく、前記ラッチ回路に記憶されたデータの読み出しまたは書き込みを行うモードとすることを特徴とし、そのことにより上記目的が達成される。
【００３５】
本発明の不揮発性半導体記憶装置は、電源オン直後の読み出し時には、電源オン時に変化するリセット信号または装置内部のリセット信号によって前記リコール動作を行うことができる。
【００３６】
本発明の不揮発性半導体記憶装置は、電源オフ時またはリセット時には、電源オフ時またはリセット時に変化するリセット信号または装置内部のリセット信号によって前記ストア動作を行うことができる。
【００３７】
本発明の不揮発性半導体記憶装置は、列アドレスを下位のアドレスピン端子に割り当て、行アドレスを上位のアドレスピン端子に割り当てて、外部からアドレスを入力してもよい。
【００３８】
本発明の不揮発性半導体記憶装置は、前記メモリセルが揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたものからなっていてもよく、前記メモリセルが強誘電体を用いたものからなり、分極反転を伴う不揮発性記憶と分極反転を伴わない揮発性記憶とを行ってもよい。
【００３９】
本発明の不揮発性半導体記憶装置は、前記リコール動作の開始から前記ストア動作の終了まで、前記メモリセルに接続されるワード線を駆動する駆動信号がイネーブルになるように制御されてもよく、前記リコール動作の期間および前記ストア動作の期間のみ、前記メモリセルに接続されるワード線を駆動する駆動信号がイネーブルになるように制御されてもよい。
【００４０】
本発明の不揮発性半導体記憶装置は、前記リコール動作が終了してから前記ストア動作を開始するように制御されてもよい。
【００４１】
本発明の不揮発性半導体記憶装置は、外部からの同期信号に同期して前記読み出しサイクルまたは前記書き込みサイクルを行ってもよい。
【００４２】
本発明の不揮発性半導体記憶装置は、前記リコール動作中および前記ストア動作中、非活性状態になるＷＡＩＴ信号を発生する回路を有していてもよい。
【００４４】
本発明のシステムＬＳＩは、本発明の不揮発性半導体記憶装置を用い、そのことにより上記目的が達成される。
【００４５】
以下、本発明の作用について説明する。
【００４６】
不揮発性半導体記憶装置（ＮＶＤＲＡＭ）には、揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたメモリセルを備えたものや、強誘電体を用いて揮発性と不揮発性の双方の記憶機能を有するメモリセルを備えたものがあるが、いずれもメモリセル構造が違うだけで、データを揮発性データおよび不揮発性データとして記憶可能なメモリセルを実現するという意味において、両者共に不揮発性半導体記憶装置（ＮＶＤＲＡＭ）である。
【００４７】
本発明にあっては、このような不揮発性半導体記憶装置（ＮＶＤＲＡＭ）において、メモリセルのデータを読み出す読み出しサイクル、またはメモリセルにデータを書き込む書き込みサイクルを起動する起動信号が入力されたときに、行アドレス判定回路によって直前の読み出し／書き込みサイクルと今回の読み出し／書き込みサイクルとで入力された行アドレス（ワード線アドレス）が同じであるか異なるかを判定する。
【００４８】
そして、直前のサイクルと今回のサイクルとで行アドレスが異なるときには、直前のサイクルの行アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作を行い、その後、今回のサイクルの行アドレスで選択されたメモリセルに記憶している不揮発性データを読み出すために、不揮発性データを揮発性データに変換するリコール動作を行う。そして、得られた揮発性データをそのメモリセル内と該当する列アドレスに接続されるセンスアンプ内に記憶させる。強誘電体を用いた場合、ＤＲＡＭとＥＥＰＲＯＭの組み合わせの場合のいずれであっても、センスアンプ内のみに記憶させてもよい。または、センスアンプ以外のラッチ回路に転送して記憶させてもよい。或いは、センスアンプとラッチ回路の両方に記憶させてもよい。このように揮発性データとして記憶させることにより、分極反転の消費を抑えることが可能となる。また、ＤＲＡＭとＥＥＰＲＯＭを用いた場合には、書き換え回数を低減することができる。さらに、センスアンプやラッチ回路はリーク電流を補償する回路を有するので、センスアンプ内やラッチ回路内に揮発性データを記憶させると、従来の揮発性ＤＲＡＭのようなリフレッシュ動作を必要とせず、電力消費を抑えて低消費電力化が可能となるという利点がある。
【００４９】
直前のサイクルと今回のサイクルとで行アドレスが同じであるときには、メモリセル内、または該当する列アドレスに接続されるセンスアンプ内もしくはラッチ回路に記憶している揮発性データに対して読み出しまたは書き込みを行って、メモリセルからの不揮発性データの読み出しまたはメモリセルへの不揮発性データの書き込みを行わない。外部からのデータの書き込みを行う場合には、センスアンプ内やラッチ回路内に記憶されている揮発性データに行うと、既存の揮発性ＤＲＡＭのようなリフレッシュ動作を必要とせず、電力消費を抑えて低消費電力化が可能となるという利点がある。また、行アドレスが同じであるときには分極反転を伴う動作（不揮発性動作）を行わないので読み出し速度が速くなる。さらに、小容量のＳＲＡＭを省いてコストを低減することができる。ＤＲＡＭとＥＥＰＲＯＭを用いた場合には、トンネル電流を伴うＥＥＰＲＯＭの書き換え動作を行わないために、書き換え速度が速くなる。
【００５０】
ところで、装置やシステムの立ち上げ時（電源オン時）には、直前のアドレス指定が無いため、電源オン時に変化するリセット信号（例えばシステムリセット信号または装置内部のリセット信号）を利用してリコール動作を制御することができる。また、電源オフ時またはシステムのリセット時には、電源オフ時またはシステムリセット時に変化するリセット信号（例えばシステムリセット信号または装置内部のリセット信号）を利用してストア動作を制御することができる。このとき、システム全体を非活性化するシステムリセット信号を用いれば、ノイズによる書き込み誤動作を防ぐことができる。
【００５１】
例えば、後述する実施形態に示すように、電源オン後、ＣＥバー（またはアドレスマルチプレクス方式の場合にはＲＡＳバー）がアクティブ（活性状態”Ｌｏｗ”）になったときには、そのときの行（ロー）アドレスで選択されるワード線に沿ったメモリセルのリコール動作を行う。そして、得られた揮発性データをそのメモリセル内と該当する列アドレスに接続されるセンスアンプ内に記憶させる。または、センスアンプ内に記憶させてもよく、センスアンプ以外のラッチ回路に転送して記憶させてもよく、センスアンプ内とラッチ回路の両方に記憶させてもよい。そして、直前のサイクルと今回のサイクルとで行アドレスが同じであるとき（ＣＥｉｎバー信号がアクティブ（”Ｌｏｗ”）状態を保持しているときには、該当する列アドレスに接続されるセンスアンプ内またはラッチ回路内に記憶しているデータに対して読み出しまたは書き込みを行う。そして、直前のサイクルと今回のサイクルとで行アドレスが異なるとき（ＣＥｉｎバー信号が非アクティブ（”Ｈｉｇｈ”）になったとき）には、ストア動作を行って、センスアンプ内やラッチ回路に記憶されている揮発性データをメモリセルに不揮発性データとして記憶する。
【００５２】
従来のＮＶＤＲＡＭのように、不揮発性動作をイネーブルにするＮＥ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｅｎａｂｌｅ）バー信号を用いてメモリセルをリコール動作するのではなく、ＣＥバー信号（またはアドレスマルチプレクス方式の場合にはＲＡＳバー信号）がアクティブ（活性状態”Ｌｏｗ”）になったときに行アドレスにより選択されたメモリセルに対してリコール動作（ＣＥバー信号またはＲＡＳバー信号により起動される）を行って、リフレッシュ動作が不要なセンスアンプ等に揮発性データとして記憶し、それ以外のメモリセルはリフレッシュ動作が不要な不揮発性記憶状態を取る。揮発性データのリフレッシュ動作が不要であるので、無用な電力消費が抑えられ、ＣＥバー信号（またはＲＡＳバー信号）がＮＥバー信号を兼ねるので、ユーザにはＮＥバー信号が見えなくなり、従来の揮発性ＤＲＡＭ、疑似ＳＲＡＭやＳＲＡＭと類似の方法で使用することができるため、使い勝手が良いという利点がある。
【００５３】
さらに、列（コラム）アドレスを下位のアドレスピン端子（Ａ０から）に割り当て、行（ロー）アドレスを上位のアドレスピン端子に割り当てると、下位のアドレスから順に選択されるために、システムＣＰＵや制御回路との相性が良くなり、使い勝手が良くなるという利点もある。
【００５４】
通常、行（ロー）アドレスが同じである列（コラム）アドレスの数は１００個から１０００個あるので、ファイルメモリ等のように連続したアドレスのデータを扱う場合には特に有効である。例えば、分極反転可能な回数（１０１２回から１０１３回）に上記コラムアドレスの数（１００から１０００）を掛けると、１０１５回から１０１６回の書き換え回数に相当するので、サイクル時間１００ｎｓでの１０年間の連続動作が可能となる。この場合、特に、列（コラム）アドレスを下位のアドレスピン端子（Ａ０から）に割り当て、行（ロー）アドレスを上位のアドレスピン端子に割り当てる構成が有効である。
【００５５】
上記リコール動作の開始からストア動作の終了まで、メモリセルに接続されるワード線を駆動する駆動信号（行デコーダ制御信号）がイネーブル（”Ｈｉｇｈ”）になるように制御してもよい。この場合には制御信号を発生させる回路を簡略化することができるという利点がある。また、上記リコール動作の期間および上記ストア動作の期間のみ、メモリセルに接続されるワード線を駆動する駆動信号（行デコーダ制御信号）がイネーブルになるように制御してもよい。この場合には、駆動信号がパルスになるので消費電力を抑えることができるという利点がある。
【００５６】
電源オフ時に、電源オフ時またはシステムリセット時に変化するリセット信号（例えばシステムリセット信号または装置内部のリセット信号）を利用してストア動作を制御する場合、リコール動作が行われている期間はデータが壊れないように、リコール動作の完了後に前記ストア動作を開始するように制御することができる。装置内部のリセット信号としては、ＰＯＷＥＲＧＯＯＤ信号が挙げられる。
【００５７】
さらに、シンクロナス方式やバースト方式のように、外部制御系等からの同期信号に同期して読み出しサイクルや書き込みサイクルを行う構成にしてもよい。この場合には、同期信号によって遅延回路を構成することができるので、遅延回路を簡略化することができ、また、遅延時間の変動を小さくすることができるという利点がある。
【００５８】
上記リコール動作中およびストア動作中、ＣＰＵや制御回路が読み出しおよび書き込み状態を維持するように、リコール動作中およびストア動作中に非活性状態（”Ｌｏｗ”）になるＷＡＩＴ信号を発生する回路を設けることもできる。
【００５９】
読み出しサイクルおよび書き込みサイクルを制御するＣＥバー信号がアクティブ（活性状態＝”Ｌｏｗ”）になったときに、行アドレスをラッチするようにすると、さらにノイズ等の影響による書き込み誤動作を防ぐことができる。また、この期間中に行アドレスをラッチすれば、入力される行アドレスがノイズで揺れた場合にも、内部で行アドレスがすでにラッチされているために、ノイズによる誤動作が防げる。
【００６０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。なお、本実施形態では、強誘電体を用いたメモリセルを備えた不揮発性半導体記憶装置（ＮＶＤＲＡＭ）について説明するが、このＮＶＤＲＡＭはいわゆるシステムＬＳＩの一部やＭＰＵ（マイクロプロセッサユニット）の記憶部分として構成することもできる。または、単体のメモリデバイスや１チップマイクロコンピュータのメモリデバイスとして構成することもでき、さらに、ＩＣカードやＰＣカード（ＰＣＭＣＩＡ／ＪＥＩＤＡ準拠メモリカード）のような複数のデバイスからなるマルチチップモジュール等に用いられるＮＶＤＲＡＭやシステム等であってもよい。
【００６１】
本発明の不揮発性半導体記憶装置（ＮＶＤＲＡＭ）において、メモリセルアレイは、例えば図１２に示したようなプロセスぱらつきに強い２トランジスタ／セル方式のメモリセルを多数備えたものであってもよく、図１８に示すような高集積化に適した１トランジスタ／セル方式のメモリセルを多数備えたものであってもよい。なお、この図１８において、４１はダミーセル、４２はＯＲゲート、４３は、リコール回数をカウントするためのリコールカウンター、４４は予め設定された回数異常のリコール動作が連続してハイってきた場合に切り替わるスイッチ、４５は、ストア回数をカウントするためのストアカウンター、４６は、予め設定された回数以上のストア動作が連続して入ってきた場合に切り替わるスイッチである。
【００６２】
或いは、図１９に示すように、制御信号としてＮＥバー信号を含まない構成とすることもできる。なお、この図１９において、５１は、φ１バー、φ２バー、φ３バー信号発生回路、５１ａ〜５１ｈは、論理ゲート、５２はセルフリコールモードタイミング制御回路３８ａからのリコール完了信号およびセルフストアモードタイミング制御回路３９ａからのストア完了信号が入力されるリコール要求ラッチ回路、５６は、外部アドレスか、内部アドレスかの選択を行うアドレス選択回路、５７はＷＬ線とＰＴ線の選択と駆動を行うドライバ／デコーダ回路、５８はメモリセルアレイ、５９はデコーダとドライバ回路の制御とメモリセルアレイ部の制御を行うアクセス制御回路であり、ＣＥｉバーは、ｉ番目のチップイネーブル信号、ＲＦＳＨバーは、リフレッシュイネーブル信号、ＲＦ／ＲＣｉバーは、ｉ番目のＲＥ／ＲＣバー信号であり、ＲＦ／ＲＣｉバー＝”Ｈｉｇｈ”のとき、揮発性動作中であめことを表し、φ１バー、φ２バー、φ３バーは、タイミング制御回路を制御する信号である。
【００６３】
なお、セルフリコールモードタイミング制御回路３８ａおよびセルフストアモードタイミング制御回路３９ｂは、それぞれ、タイミング制御回路内に内部アドレスカウンタ回路を内蔵しており、外部アドレスではなく、内部アドレスに従ったアドレスのリコールやストア動作を行う。
【００６４】
さらに、揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたメモリセルを備えた不揮発性半導体記憶装置についても、同様に実施可能である。
【００６５】
図１は本発明の一実施形態である不揮発性半導体記憶装置（ＮＶＤＲＡＭ）の構成を示すブロック図である。この不揮発性半導体記憶装置は、行アドレス比較／タイミング発生回路１、ストアモード／リコールモードタイミング発生回路２、行アドレスラッチ回路３、揮発性モード／ＡＴＤ（アドレス遷移検出）タイミング発生回路４、メモリセルアレイ５、行デコーダ６、センスアンプ７、列デコーダ８、およびＩ／ＯラッチとＩ／Ｏ出力バッファ回路９を有している。なお、ここでは、アドレスの遷移に同期して読み出しを行う揮発性モード／ＡＴＤ（アドレス遷移検出）タイミング発生回路４を用いているが、アドレス信号の変わりに外部クロック信号に同期して読み出しが可能な所謂バーストモード読み出し回路を有する構成としてもよい。
【００６６】
この不揮発性半導体記憶装置は、以下のように動作する。
【００６７】
まず、不揮発性半導体記憶装置のチップ選択信号ＣＥバーが非アクティブ（非選択）状態からアクティブ（選択）状態に変化したときに、該当する行アドレスによって選択されたメモリセルに対して不揮発性データから揮発性データへの変換を伴う読み出し（リコール動作）を行う。しかし、直前の揮発性モードでの読み出し／書き込みサイクルと今回の読み出し／書き込みサイクルで行アドレス（ワード線アドレス）が同じであれば、行アドレス比較／タイミング発生回路１により、ＣＥｉｎバー信号を”Ｌｏｗ”状態（チップ選択状態）のまま保持する。そして、該当する列アドレスに接続されるセンスアンプ内に対して揮発性データの読み出しおよび書き込みを行い、メモリセルからの不揮発性データの読み出しおよびメモリセルへの不揮発性データの書き込みは行わない。このため、分極反転の回数を少なくすることができる。また、センスアンプ内に揮発性データを記憶させた場合には、従来の揮発性ＤＲＡＭのようにリフレッシュ動作を行う必要がないという利点がある。メモリセルセル内に揮発性データを記憶させた場合は、従来の揮発性ＤＲＡＭのようにリフレッシュ動作が必要になる。
【００６８】
一方、直前の揮発性モードでの読み出し／書き込みサイクルと今回の読み出し／書き込みサイクルで行アドレス（ワード線アドレス）が異なる場合には、行アドレス比較／タイミング発生回路１によって、ＣＥｉｎバー信号を”Ｌｏｗ”から”Ｈｉｇｈ”に変化（チップ選択状態からチップ非選択状態に変化）させる。このようにチップ選択状態からチップ非選択状態に変化したときに、直前のサイクルの行アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶するためのストア動作を行う。その後で、ＣＥｉｎバー信号が非選択状態から選択状態に変化するので、今回のサイクルの行アドレスで選択されたメモリセルに対してリコール動作を行う。このときのリコール動作およびストア動作は、従来のＮＶＤＲＡＭと同様に行うことができる。ここで、行アドレス（ワード線アドレス）がどのアドレスピンまたはどのレイアウト配線に対応するかについては、通常、データシートや回路図などから予め分かっているものとする。そして、リコール動作により得られた揮発性データを、該当する列アドレスに接続されるセンスアンプ内に記憶させる。この場合、従来の揮発性ＤＲＡＭのようにリフレッシュ動作を行う必要がないという利点がある。メモリセルセル内に揮発性データを記憶させた場合は、従来の揮発性ＤＲＡＭのようにリフレッシュ動作が必要になる。
【００６９】
ＯＥバー信号は出力イネーブル信号、ＷＥバー信号は書き込みイネーブル信号である。
【００７０】
なお、バーストモード読み出し／書き込み方式では、揮発性モード／ＡＴＤ（アドレス遷移検出）タイミング発生回路４の代わりに揮発性モード／バーストタイミング発生回路が設けられる。そして、この揮発性モード／バーストタイミング発生回路によって、外部からの同期信号に同期してカウントする列アドレスカウンタ回路により選択される列アドレスに対して、データの読み出し／書き込み動作を制御する。
【００７１】
図２は、上記行アドレス比較／タイミング発生回路１の一例を示すブロック図である。この行アドレス比較／タイミング発生回路は、第１の行アドレスをラッチするラッチ回路１１ａ、第２の行アドレスをラッチするラッチ回路１１ｂ、２つの行アドレスを比較する比較回路１２、ＣＥｉｎバー発生回路１３、１／２分周回路１４およびパルス発生回路１５ａ、１５ｂを有している。パルス発生回路１５ａ、１５ｂは、制御信号ＣＥバーの立ち下がりの奇数回目と偶数回目とでラッチ制御信号φ１、φ２を各々発生する。このラッチ制御信号φ１によって、外部から入力される行アドレスが第１の行アドレスとしてラッチ回路１１ａにラッチされ、ラッチ制御信号φ２によって、外部から入力される行アドレスが第２の行アドレスとしてラッチ回路１１ｂにラッチされる。そして、第１の行アドレスおよび第２の行アドレスを比較回路１２によってビット比較して、両アドレスが同じであれば出力φ３が”Ｈｉｇｈ”になり、両アドレスが異なれば出力φ３が”Ｌｏｗ”になる。
【００７２】
図３は、上記行アドレスをラッチするラッチ回路１１ａ、１１ｂおよび比較回路１２の一例を示す回路図である。ここでは、第１の行アドレスと第２の行アドレスとをビット比較し、両アドレスが同じであれば出力φ３が”Ｈｉｇｈ”になり、両アドレスが異なれば出力φ３が”Ｌｏｗ”になる。
【００７３】
図４（ａ）は上記１／２分周回路１４の動作を説明するためのタイミングチャートであり、図４（ｂ）は上記１／２分周回路１４の一例を示す回路図であり、図４（ｃ）は上記φ１を出力するパルス発生回路１５ａの一例を示す回路図である。なお、φ２を出力するパルス発生回路１５ｂは、パルス発生回路１５ａと同様の回路構成になっており、φＡの反転信号が入力される。Ｄ型フリップフロップを用いた１／２分周回路は、リセットバー信号が”Ｌｏｗ”状態のときに出力φＡが”Ｈｉｇｈ”にプリセットされる。この１／２分周回路のリセットバー端子はＶｃｃに接続されている。そして、入力されるＣＥバー信号が”Ｈｉｇｈ”から”Ｌｏｗ”に遷移する度に、１／２分周回路からの出力φＡの状態が”Ｈｉｇｈ”から”Ｌｏｗ”、または”Ｌｏｗ”から”Ｈｉｇｈ”に変化する。また、パルス発生回路は、入力φＡが”Ｌｏｗ”から”Ｈｉｇｈ”に遷移したときにワンパルスの”Ｌｏｗ”出力φ１を出力する。
【００７４】
図５は、上記ＣＥｉｎバー信号発生回路１３の一例を示す回路図である。このＣＥｉｎバー信号発生回路は、第１のＤｅｌａｙ（遅延）回路１６ａ、第２のＤｅｌａｙ回路１６ｂ、第３のＤｅｌａｙ回路１６ｃ、第４のＤｅｌａｙ回路１６ｄおよびＤ型フリップフロップ１７ａ、１７ｂを有している。
【００７５】
リセットバー信号（システムリセット信号または装置内部のリセット信号のいずれでも良い）が”Ｌｏｗ”であれば、不揮発性半導体記憶装置を備えたシステムがリセット状態であることを示し、ＣＥｉｎバー信号は”Ｈｉｇｈ”、内部信号φ４は”Ｈｉｇｈ”、内部信号φ５は”Ｌｏｗ”になる。
【００７６】
ところで、システムリセット直後（電源オン直後のＰｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔも含む）には、直前の行アドレスが存在しない。このため、Ｄ型フリップフロップ１７ａによって、リセット解除の直後のみ、強制的に行アドレスのマッチングを行うようにする。すなわち、リセット解除直後（電源オン直後を含む）にＣＥバー信号が一旦”Ｈｉｇｈ”から”Ｌｏｗ”に変わると、第１のＤｅｌａｙ回路１６ａおよび第２のＤｅｌａｙ回路１６ｂによって定められた待ち時間の後に、内部信号φ４が”Ｈｉｇｈ”から”Ｌｏｗ”に変わり、内部信号φ５は”Ｌｏｗ”状態を保つ。このとき、ＣＥｉｎバー信号は”Ｈｉｇｈ”から”Ｌｏｗ”に変わり、行アドレスによって選択されたメモリセルに対してリコール動作を開始する。なお、第１のＤｅｌａｙ回路１６ａは、行アドレス比較ための動作に必要な時間以上の時間を待つための遅延回路であり、第２のＤｅｌａｙ回路１６ｂは、内部信号φ５を確定するために必要な時間以上の時間を待つための遅延回路である。
【００７７】
内部信号φ６は、当初はリセットバー信号が”Ｌｏｗ”状態であるので”Ｌｏｗ”であり、その信号が反転されたものであるＷＡＩＴ信号は”Ｈｉｇｈ”である。その後、ＣＥバー信号が”Ｈｉｇｈ”から”Ｌｏｗ”に変化すると、内部信号φ５の”Ｌｏｗ”が反転されたものである内部信号φ６は”Ｈｉｇｈ”になる。よって、第４のＤｅｌａｙ回路１６ｄによって定められた待ち時間の後に、ＷＡＩＴ信号が”Ｈｉｇｈ”から”Ｌｏｗ”に変化する。この第４のＤｅｌａｙ回路１６ｄによって、リコール動作中はＷＡＩＴ信号が”Ｈｉｇｈ”になり、図示しないＣＰＵや制御回路に読み出し／書き込み状態を維持するように指示することができる。
【００７８】
それ以降は、直前のサイクルの行アドレスと最新の行アドレスとが一致すれば、比較回路からの信号φ３が”Ｈｉｇｈ”状態になるので、ＣＥバー信号が変化しても内部信号φ５およびＣＥｉｎバー信号は”Ｌｏｗ”状態を保持する。
【００７９】
一方、直前のサイクルの行アドレスと最新の行アドレスとが一致しなければ、比較回路からの信号φ３が”Ｌｏｗ”状態になるので、ＣＥバー信号が”Ｌｏｗ”状態に変化したときに、内部信号φ５およびＣＥｉｎバー信号は”Ｌｏｗ”から”Ｈｉｇｈ”状態に変化する。このとき、直前のサイクルの行アドレスで選択されていたメモリセルに対してストア動作を開始する。その後、第３のＤｅｌａｙ回路１６ｃによって定められた待ち時間の後に、内部信号φ５は”Ｈｉｇｈ”から”Ｌｏｗ”に変化するので、第３のＤｅｌａｙ回路１６ｃの待ち時間はストア動作に必要な時間以上の時間に設定してある。そして、ＣＥｉｎバー信号も”Ｈｉｇｈ”から”Ｌｏｗ”に変化し、最新の行アドレスで選択されたメモリセルに対してリコール動作を開始する。
【００８０】
ＷＡＩＴ信号は、ストア動作とリコール動作の間中、”Ｈｉｇｈ”になり、ＣＰＵや制御回路に対してＷＡＩＴ要求を出す。
【００８１】
なお、第４のＤｅｌａｙ回路を省くことにより、回路を簡素化した構成とすることも可能である。さらに、シンクロナス方式やバーストモード方式の場合には、外部制御系から同期クロック信号が与えられるので、この同期クロック信号の数をカウントしてＤｅｌａｙ回路を構成することも可能である。この場合には、Ｄｅｌａｙ回路の簡素化を図れ、同期が確実に取れて遅延時間の変動が小さくなるという利点がある。
【００８２】
ところで、上記図１では、リセットバー信号がある場合の構成について示している。この場合、電源オン時や電源オフ時にはリセットバー信号（例えばＲＰ（Ｒｅｓｅｔ  Ｐｏｗｅｒ  Ｄｏｗｎ）信号）を”Ｌｏｗ”としてチップをリセット状態にすることにより、電源オン時や電源オフ時のシステムノイズからメモリセルの記憶データを保護することができる。そして、電源オン時にはリセットバー信号を”Ｌｏｗ”とし、電源が規定電圧に達してからリセットバー信号を”Ｈｉｇｈ”にしてチップをリセット状態から解除する。この次に行アドレスが入力されると、直前の行アドレスが無いので、無条件にリコール動作を行う。また、電源オフ時やシステムリセット時にはリセットバー信号を”Ｌｏｗ”として消費電流を抑えることができる。さらに、リセットバー信号が”Ｈｉｇｈ”から”Ｌｏｗ”に変化すると、内部でストア動作を実行した後にチップをリセット状態にする。
【００８３】
このとき、内部でリコール動作が行われている期間はデータが壊れないように、リコール動作の完了を待ってからストア動作を行う回路構成にすることもできる。この回路構成は、例えば図５の回路構成の一部を図６に示すように変更することにより実現することができる。この図６の構成において、リコール動作期間中に”Ｈｉｇｈ”になる信号は、例えばＣＥｉｎバー信号が”Ｈｉｇｈ”から”Ｌｏｗ”に遷移するときに”Ｈｉｇｈ”にセットし、リコール動作が完了したときに”Ｈｉｇｈ”から”Ｌｏｗ”にリセットするようなラッチ回路により発生させることができる。
【００８４】
なお、リセットバー信号は、例えば既存のＲＰバー端子のような外部ピン方式であってもよい。または、コマンド方式でリセットバー信号を与えることも可能であり、或いは、特定のピンに高電圧を与える方式であってもよい。
【００８５】
図７（ａ）は図１に示した行アドレスラッチ回路の一例を示すブロック図であり、図７（ｂ）はその動作を説明するためのタイミングチャートである。この行アドレスラッチ回路は、行アドレスラッチ回路１８ａ、行アドレスラッチ回路１８ｂ、パルス発生回路１９ａおよびパルス発生回路１９ｂを有している。ここでは、制御信号ＣＥバーが”Ｈｉｇｈ”から”Ｌｏｗ”に遷移したときにパルス信号φＲが発生し、行アドレスラッチ回路１８ａに行アドレスＡをラッチする。また、制御信号ＣＥｉｎバーが”Ｈｉｇｈ”から”Ｌｏｗ”に遷移したときにパルス信号φｘにラッチ転送パルスが発生し、行アドレスＡが行アドレスラッチ回路１８ｂに移ってラッチされる。このパルス信号φｘは、新しい行アドレスＢのリコール動作に用いられる。
【００８６】
図８（ａ）はリコール動作時およびストア動作時に行デコーダ回路の動作を制御するための制御信号波形（ワード線駆動波形）の一例を示すタイミングチャートであり、図８（ｂ）はその制御信号波形を実現するための回路構成の一例を示す回路図である。ここでは、制御信号ＣＥｉｎバーが”Ｌｏｗ”状態を保っているときに、行デコーダ制御信号φｙを”Ｈｉｇｈ”のまま保つ例を示している。Ｐｏｗｅｒ  Ｏｎ時にリセットされる回路からの信号（”Ｈｉｇｈ”）とストア動作完了を示す信号（”Ｈｉｇｈ”パルス）によって、行デコーダ制御信号φｙが”Ｌｏｗ”にリセットされる。この構成によれば、行デコーダ制御信号を発生させる回路の構成を簡略化できるという利点がある。
【００８７】
図９（ａ）はリコール動作時およびストア動作時に行デコーダ回路の動作を制御するための制御信号波形（ワード線駆動波形）の他の例を示すタイミングチャートであり、図９（ｂ）はその制御信号波形を実現するための回路構成の一例を示す回路図である。ここでは、制御信号ＣＥｉｎバーが”Ｈｉｇｈ”から”Ｌｏｗ”に遷移するときに、行デコーダ制御信号φｙが”Ｌｏｗ”から”Ｈｉｇｈ”に遷移し、リコール動作が完了したら（リコール完了信号が”Ｈｉｇｈ”になってリセットする）、行デコーダ制御信号φｙが”Ｈｉｇｈ”から”Ｌｏｗ”に遷移する。次に、制御信号ＣＥｉｎバーが”Ｌｏｗ”から”Ｈｉｇｈ”に遷移するときに、行デコーダ制御信号φｙが”Ｌｏｗ”から”Ｈｉｇｈ”に遷移し、ストア動作が完了したら（ストア完了信号が”Ｈｉｇｈ”になってリセットする）、行デコーダ制御信号φｙが”Ｈｉｇｈ”から”Ｌｏｗ”に遷移する。この構成によれば、行デコーダがパルス信号で制御されるので、消費電力を抑えられるという利点がある。
【００８８】
図１０は、本実施形態の不揮発性半導体記憶装置の他の構成を示すブロック図である。図１に示した構成では、リコール動作により得られた揮発性データをセンスアンプ内に記憶させたが、この図１０の構成では、センスアンプ以外のラッチ回路２１に揮発性データを転送して記憶させる。すなわち、リコール動作により読み出されたデータを、転送回路（ゲート）２０を開くことにより、ラッチ回路２１に転送して記憶させる。また、ストア動作時には、転送ゲート２０を開くことにより、ラッチ回路２１からセンスアンプ７およびメモリセルにデータを転送する。
【００８９】
本発明の不揮発性半導体記憶装置（ＮＶＤＲＡＭ）を不揮発性記憶装置やシステム等に応用した場合、システム制御回路（ロジック回路）やシステムソリューションチップ、システムＣＰＵやシステムＭＰＵからは不揮発性半導体記憶装置の制御に必要な信号としてＣＥバー、ＯＥバー、ＷＥバー、アドレス、データ入力用信号およびデータ出力用信号が与えられる。または、少なくともチップ選択信号と読み出し／書き込み制御信号とデータ信号が与えられる。この場合、図１に示した行アドレス比較／タイミング発生回路１を、システム制御回路やシステムソリューションチップ、システムＣＰＵやシステムＭＰＵ等に組み込む回路構成とすることも可能である。
【００９０】
ところで、不揮発性半導体記憶装置（ＮＶＤＲＡＭ）においては、ワード線（行アドレス）単位でメモリセルにアクセスされ、１つのワード線（行アドレス）には数百ビットから数千ビットのメモリセルが接続される。このため、８ビットのデータの読み出し時にも、まず、ワード線（行アドレス）単位のリコール動作（不揮発性記憶データの読み出し動作）が行われる。また、書き込み動作の場合にも同様に、まず、書き込みビット以外のデータについてワード線（行アドレス）単位のリコール動作が必要となる。
【００９１】
このため、不揮発性半導体記憶装置やそれを用いたシステムにおいて、メモリセルアレイの行アドレスと列アドレスがアドレスバスの中にランダムに混じっているよりも、メモリセルアレイの行アドレスをアドレスバスまたはアドレスピンの上位のものに割り当て、列アドレスにはアドレスバスまたはアドレスピンの下位のものを割り当てる回路構成にした方が、装置の使い勝手が良い。しかし、このような回路構成になっていない場合には、外部システム（メモリカード等）を用いてアドレスの割り当て直し（アドレススクランブル）を行い、行アドレスを上位のアドレスピンに割り当て、列アドレスを下位のアドレスピンに割り当てると、外部システムのアドレスとのマッチングが良くなって装置の使い勝手が良くなる。
【００９２】
なお、不揮発性半導体記憶装置（ＮＶＤＲＡＭ）やシステム等を多数個、用いた場合には、個々のＮＶＤＲＡＭはアドレスによりデコードされたＣＥバー信号（ＣＥ１、・・・、ＣＥｎ）により選択される。そして、選択されたＮＶＤＲＡＭのみが、ＣＥバー信号がアクティブ（”Ｌｏｗ”）になるとリコール動作により行アドレスで選択されたメモリセルの不揮発性データを揮発性データに変換して、センスアンプ内にデータを一時記憶し、またはセンスアンプ内からラッチ回路にデータを転送して一時記憶する。次に、読み出しまたは書き込み時に選択されたＮＶＤＲＡＭ用の行アドレス判定回路（例えば行アドレス比較／タイミング発生回路）が直前のサイクルと今回のサイクルとで行アドレスが異なると判定すれば、ＮＶＤＲＡＭがリコール動作を行うので、ＷＡＩＴ信号発生回路から出力されるＷＡＩＴ信号は”Ｈｉｇｈ”になって周辺制御回路やＭＰＵ等にウェイトステートを挿入するように要求する。一方、選択されたＮＶＤＲＡＭ用の行アドレス判定回路が直前のサイクルと今回のサイクルとで行アドレスが同じであると判定すれば、ＮＶＤＲＡＭはリコール動作を行わないので、ＷＡＩＴ信号発生回路から出力されるＷＡＩＴ信号は”Ｌｏｗ”になって、直に読み出しが可能である旨を周辺制御回路やＭＰＵ等に伝える。
【００９３】
上記実施形態では、非同期方式の例について説明したが、シンクロナスＤＲＡＭやランバスＤＲＡＭのように同期信号を受ける同期回路構成としてもよい。この場合、遅延回路に同期信号を利用することができるので、遅延回路の構成が簡単になり、遅延時間の変動が小さくなるという利点がある。
【００９４】
さらに、ロウ（行）アドレスおよびカラム（列）アドレスを時間に分けてＲＡＳバーやＣＡＳバーで取り込むマルチプレクス方式とすることも可能である。
【００９５】
これら以外にも、本発明の観点および方法から大きく外れることなく、様々な実施形態を考えることが可能である。例えば、ＥＥＰＲＯＭの代わりに、ＴＭＲ膜やＧＭＲ膜を用いた不揮発性記憶素子を用いたり、複数のメモリセルアレイを備えている場合にも、１つ１つのメモリセルアレイの行アドレスに置き換えて本発明を実施することも可能である。以上の説明文や説明に用いた図面は、本発明を何等制限するものではない。
【００９６】
【発明の効果】
以上詳述したように、本発明によれば、揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたメモリセルや、強誘電体を用いて揮発性と不揮発性の双方の記憶機能を有するメモリセル等、データを揮発性データおよび不揮発性データとして記憶可能なメモリセルを備えた不揮発性半導体記憶装置（ＮＢＤＲＡＭ）において、メモリセルのデータを読み出す読み出しサイクル、またはメモリセルにデータを書き込む書き込みサイクルを起動する起動信号が入力されたときに、行アドレス判定回路によって、直前の読み出し／書き込みサイクルと今回の読み出し／書き込みサイクルとで入力された行アドレス（ワード線アドレス）が同じであるか異なるかを判定することができる。
【００９７】
そして、直前のサイクルと今回のサイクルとで行アドレスが異なるときには、直前のサイクルの行アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作を行い、その後、今回のサイクルの行アドレスで選択されたメモリセルに記憶している不揮発性データを読み出すために、不揮発性データを揮発性データに変換するリコール動作を行う。そして、得られた揮発性データをそのメモリセル内、該当する列アドレスに接続されるセンスアンプ内およびセンスアンプ以外のラッチ回路等に記憶させる。これにより、分極反転の回数を抑えることが可能となる。また、センスアンプ内またはラッチ回路はデータ記憶のために既存の揮発性ＤＲＡＭのようなリフレッシュ動作を必要としないので、無用な電力消費が抑えられる。
【００９８】
直前のサイクルと今回のサイクルとで行アドレスが同じであるときには、メモリセル内、該当する列アドレスに接続されるセンスアンプ内およびラッチ回路等に記憶している揮発性データに対して読み出しまたは書き込みを行って、メモリセルからの不揮発性データの読み出しまたはメモリセルへの不揮発性データの書き込みを行わない。これにより、消費電力が抑えられ、分極反転を伴う動作を行わないので高速な読み出し動作が可能となる。また、外部からのデータの書き込みの際に、センスアンプ内またはラッチ回路内に書き込みを行うことにより、既存の揮発性ＤＲＡＭのようなリフレッシュ動作を必要としないので、無用な電力消費が抑えられる。さらに、小容量のＳＲＡＭを省いてコストを低減することができる。
【００９９】
装置やシステムの立ち上げ時（電源オン時）には、直前のアドレス指定が無いため、電源オン時に変化するリセット信号（例えばシステムリセット信号または装置内部のリセット信号）を利用してリコール動作を制御することができる。さらに、電源オン時、電源オフ時やシステムのリセット時に、システム全体を非活性化するシステムリセット信号を利用してリコール動作およびストア動作を行うことにより、ノイズによる誤動作を防ぐことができる。
【０１００】
例えば、電源オン後、ＣＥバー（またはアドレスマルチプレクス方式の場合にはＲＡＳバー）がアクティブ（”Ｌｏｗ”）になったときには、そのときの行（ロー）アドレスで選択されるワード線に沿ったメモリセルのリコール動作を行う。そして、得られた揮発性データをそのメモリセル内、該当する列アドレスに接続されるセンスアンプ内やラッチ回路等に記憶させる。そして、直前のサイクルと今回のサイクルとで行アドレスが同じであるとき（ＣＥｉｎバー信号がアクティブ（”Ｌｏｗ”）状態を保持しているときには、該当する列アドレスに接続されるセンスアンプ内またはラッチ回路に記憶しているデータに対して読み出しまたは書き込みを行うことができる。そして、直前のサイクルと今回のサイクルとで行アドレスが異なるとき（ＣＥｉｎバー信号が非アクティブ（”Ｈｉｇｈ”）になったとき）には、ストア動作を行って、センスアンプ内やラッチ回路に記憶されている揮発性データをメモリセルに不揮発性データとして記憶させるることができる。
【０１０１】
従来のＮＶＤＲＡＭのように、不揮発性動作をイネーブルにするＮＥバー信号を用いてメモリセルをリコール動作するのではなく、ＣＥバー信号（またはアドレスマルチプレクス方式の場合にはＲＡＳバー信号）がアクティブ（活性状態”Ｌｏｗ”）になったときに行アドレスにより選択されたメモリセルに対してリコール動作（ＣＥバー信号またはＲＡＳバー信号により起動される）を行って、リフレッシュ動作が不要なセンスアンプ等に揮発性データとして記憶し、それ以外のメモリセルはリフレッシュ動作が不要な不揮発性記憶状態を取る。揮発性データのリフレッシュ動作が不要であるので、無用な電力消費が抑えられ、ＣＥバー信号（またはＲＡＳバー信号）がＮＥバー信号を兼ねるので、ユーザからはＮＥバー信号が見えなくなり、従来の揮発性ＤＲＡＭ、疑似ＳＲＡＭやＳＲＡＭと類似の方法で使用することができるため、使い勝手が良い。
【０１０２】
さらに、列（コラム）アドレスを下位のアドレスピン端子（Ａ０から）に割り当て、行（ロー）アドレスを上位のアドレスピン端子に割り当てると、システムＣＰＵや制御回路との相性が良くなるため、使い勝手が良くなる。
【０１０３】
通常、行（ロー）アドレスが同じである列（コラム）アドレスの数は１００個から１０００個あるので、ファイルメモリ等のように連続したアドレスのデータを扱う場合には特に有効である。例えば、分極反転可能な回数（１０１２回から１０１３回）に上記コラムアドレスの数（１００から１０００）を掛けると、１０１５回から１０１６回の書き換え回数に相当するので、サイクル時間１００ｎｓでの１０年間の連続動作が可能となる。
【０１０４】
さらに、同期信号に同期させるシンクロナス方式やバーストモード方式の場合には、高速動作が可能となり、遅延回路の構成を簡略化することができるという利点もある。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一例の構成を示すブロック図である。
【図２】本発明に用いられる行アドレス比較／タイミング発生回路の一例を示すブロック図である。
【図３】本発明に用いられる行アドレスをラッチするためのラッチ回路および比較回路の一例を示す回路図である。
【図４】（ａ）は本発明に用いられる１／２分周回路の動作を説明するためのタイミングチャートであり、（ｂ）はその１／２分周回路の一例を示す回路図であり、（ｃ）は本発明に用いられるφ１を出力するパルス発生回路の一例を示す回路図である。
【図５】本発明に用いられるＣＥｉｎバー信号発生回路の一例を示す回路図である。
【図６】本発明に用いられるＣＥｉｎバー信号発生回路の他の例を示す回路図である。
【図７】（ａ）は本発明に用いられる行アドレスラッチ回路の一例を示すブロック図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図８】（ａ）はリコール動作時およびストア動作時に行デコーダ回路の動作を制御するための制御信号波形（ワード線駆動波形）の一例を示すタイミングチャートであり、（ｂ）はその制御信号波形を実現するための回路構成の一例を示す回路図である。
【図９】（ａ）はリコール動作時およびストア動作時に行デコーダ回路の動作を制御するための制御信号波形（ワード線駆動波形）の他の例を示すタイミングチャートであり、（ｂ）はその制御信号波形を実現するための回路構成の他の例を示す回路図である。
【図１０】本発明の不揮発性半導体記憶装置の他の例の構成を示すブロック図である。
【図１１】強誘電体のヒステリシス特性を示す図である。
【図１２】従来の強誘電体を用いたメモリセルを備えた不揮発性半導体記憶装置の構成を示すブロック図である。
【図１３】強誘電体を用いたメモリセルにストアモードによりデータ”０”を書き込む場合の動作を説明するための図である。
【図１４】強誘電体を用いたメモリセルにストアモードによりデータ”１”を書き込む場合の動作を説明するための図である。
【図１５】強誘電体を用いたメモリセルからリコールモードによりデータを読み出す場合の動作を説明するための図である。
【図１６】従来の不揮発性半導体記憶装置の構成を示すブロック図である。
【図１７】従来の不揮発性半導体記憶装置の他の構成を示すブロック図である。
【図１８】従来の強誘電体を用いた不揮発性半導体記憶装置の他の構成を示すブロック図である。
【図１９】従来の不揮発性半導体記憶装置の他の構成を示すブロック図である。
【符号の説明】
１  行アドレス比較／タイミング発生回路
２  ストアモード／リコールモードタイミング発生回路
３  行アドレスラッチ回路
４  揮発性モード／ＡＴＤタイミング発生回路
５、５８  メモリセルアレイ
６  行デコーダ
７、３３  センスアンプ
８  列デコーダ
９  Ｉ／ＯラッチとＩ／Ｏバッファ回路
１１ａ、１１ｂ、２１  ラッチ回路
１２  比較回路
１３  ＣＥｉｎバー発生回路
１４  １／２分周回路
１５ａ、１５ｂ、１９ａ、１９ｂ  パルス発生回路
１６ａ、１６ｂ、１６ｃ、１６ｄ  Ｄｅｌａｙ回路
１７ａ、１７ｂ  Ｄ型フリップフロップ
２０  転送ゲート
３１  ワード線デコーダ
３２  プレート線デコーダ
３４  メモリセル
３５  アドレスバッファ
３６  入力バッファ制御信号
３７  ＤＲＡＭモードタイミング制御回路
３８  リコールモードタイミング制御回路
３９  ストアモードタイミング制御回路
４０  データＩ／Ｏ
４１  ダミーセル
４２  論理回路
４３  リコールカウンター
４４  スイッチ回路
４５  ストアカウンター
４６  スイッチ回路
５１  φ１バー、φ２バー、φ３バー信号発生回路
５１ａ〜５１ｈ  論理ゲート回路
５２  リコール要求ラッチ回路
５６  アドレス選択回路
５７  ドライバ／デコーダ回路
５９  アクセス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003784229.tif 000018
【図１８】
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【図１９】
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