(57)【特許請求の範囲】
【請求項１】
ドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、
高周波信号の増幅を行うＦＥＴと、
外部から入力されるパルスを用いて該ＦＥＴのドレインバイアスを行うドレインバイアス回路と、
外部から入力される負電圧を用いて上記ＦＥＴのゲートバイアスを行うゲートバイアス回路と、
上記ドレインバイアス回路に入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路とを備え、
該パルス生成回路は、上記ドレインバイアス回路に入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスをゲートバイアス回路に出力してゲートバイアスを変え、上記ＦＥＴの出力特性を一時的に変えることを特徴とする増幅器。
【請求項２】
高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、
ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、
該パルス生成回路から出力されたパルスに応じて増幅器の利得を低下させる利得制御回路とを備え、
上記パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを利得制御回路に出力し、上記利得制御回路は、パルス生成回路からパルスが入力されると増幅器の利得を一時的に低下させることを特徴とする増幅器。
【請求項３】
上記利得制御回路は、増幅器の出力端子に接続されるバイパス回路であり、パルス生成回路からパルスが入力されると増幅器の出力端子に一時的に抵抗を接続して増幅器の出力をバイパスし、増幅器の利得を一時的に低下させることを特徴とする請求項２に記載の増幅器。
【請求項４】
上記利得制御回路は、ＦＥＴのドレインとゲートとの間に接続される帰還回路であり、パルス生成回路からパルスが入力されると上記ＦＥＴのドレイン電圧を一時的にゲートに帰還させて、増幅器の利得を一時的に低下させることを特徴とする請求項２に記載の増幅器。
【請求項５】
高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、
ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、
該パルス生成回路から出力されたパルスに応じて、上記ＦＥＴで増幅された信号の外部への出力を制御する出力制御回路とを備え、
上記パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを出力制御回路に出力し、上記出力制御回路は、パルス生成回路からパルスが入力されると上記ＦＥＴで増幅された信号の外部への出力を一時的に遮断することを特徴とする増幅器。
【請求項６】
高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、
ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、
該パルス生成回路から出力されたパルスに応じて、上記ＦＥＴで増幅を行う信号における外部からの入力を制御する入力制御回路とを備え、
上記パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを入力制御回路に出力し、上記入力制御回路は、パルス生成回路からパルスが入力されると上記ＦＥＴで増幅を行う外部からの信号の入力を一時的に遮断することを特徴とする増幅器。
【請求項７】
高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、
ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、
該パルス生成回路から出力されたパルスに応じて、外部から入力されたＦＥＴで増幅を行う信号の移相量を変える移相器とを備え、
上記パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを移相器に出力し、上記移相器は、パルス生成回路からパルスが入力されると、外部から入力された上記ＦＥＴで増幅を行う信号の移相量を一時的に変えることを特徴とする増幅器。
【請求項８】
高周波信号の増幅を行うデュアルゲートＦＥＴを有し、該デュアルゲートＦＥＴの第１ゲートに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、
ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、
該パルス生成回路から出力されたパルスに応じて、上記デュアルゲートＦＥＴの第２ゲートに負電圧を印加する第２ゲートバイアス回路とを備え、
上記パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを第２ゲートバイアス回路に出力し、上記第２ゲートバイアス回路は、パルス生成回路からパルスが入力されるとデュアルゲートＦＥＴの第２ゲートに一時的に負電圧を印加してデュアルゲートＦＥＴの利得を一時的に低下させることを特徴とする増幅器。
【請求項９】
上記パルス生成回路は、抵抗及びコンデンサの直列回路で構成されることを特徴とする請求項１から請求項８のいずれかに記載の増幅器。
【請求項１０】
上記パルス生成回路は、抵抗及びコンデンサの直列回路に信号反転回路を更に接続して構成されることを特徴とする請求項９に記載の増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波帯で使用されるＭＭＩＣ(マイクロ波モノリシック集積回路)におけるマイクロ波増幅器に関し、特にパルスで動作させる増幅器に関するものである。
【０００２】
【従来の技術】
現在、マイクロ波帯通信及びレーダシステム等に使用する送受信モジュールで使われる送受信兼用増幅器では、送信時と受信時での信号の切り替え等の目的で該増幅器のパルス駆動が行われている。このようなパルス駆動が行われる増幅器の内部回路について、図１１を用いて説明する。
図１１は、マイクロ波の増幅を行う増幅器の従来例を示した回路図である。図１１において、マイクロ波増幅器２００は、高周波信号の増幅を行うノーマリオンのＦＥＴ２０１と、入力側の整合回路を形成する入力整合回路２０２と、出力側の整合回路を形成する出力整合回路２０３と、上記ＦＥＴ２０１に対するドレインバイアス回路２０４及びゲートバイアス回路２０５とで構成されている。
【０００３】
ＦＥＴ２０１のゲートは、入力整合回路２０２を介して入力端子２０６に接続されると共にゲートバイアス回路２０５を介してゲートバイアス端子２０７に接続されている。ＦＥＴ２０１において、ドレインは、出力整合回路２０３を介して出力端子２０８に接続されると共にドレインバイアス回路２０４を介してドレインバイアス端子２０９に接続され、ソースは接地されている。なお、入力整合回路２０２は、ＲＦ伝送線路に形成されインピーダンスの整合を行う整合回路２１０，２１１を備え、出力整合回路２０３においても同様に、整合回路２１２，２１３を備えている。
【０００４】
このような構成において、ゲートバイアス端子２０７には、ＦＥＴ２０１のゲートにバイアス電圧を印加するための所定の負電圧が印加されている。また、ドレインバイアス端子２０９にはパルス電圧が印加され、ＦＥＴ２０１のドレイン電圧Ｖdは図１２の（ａ）で示すようなパルス波形となり、ドレインバイアス端子２０９に印加されたパルス電圧によって、増幅器２００の動作のオン・オフが行われる。出力端子２０８からは、図１２の（ｂ）で示すように、ドレインバイアス端子２０９に印加されたパルス電圧と同期したパルス波形の電力Ｐを得ることができる。
【０００５】
図１３は、ＦＥＴ２０１の特性を示した図であり、ＦＥＴ２０１の出力特性であるドレイン電流電圧特性を示している。なお、図１３では、ドレイン電流をＩd、ドレイン電圧をＶdとしている。図１３において、ドレイン電流電圧特性はゲート・ソース間電圧Ｖgsによって変わる。ＦＥＴ２０１は、バイアス条件により動作が異なるため、増幅器によっては動作が不安定になる領域があり、図１３の曲線ｋに沿って斜線で示した不安定領域を通過しバイアス点に到達する。
【０００６】
【発明が解決しようとする課題】
図１４は、ドレインバイアス端子２０９から入力されたパルス信号の立ち上がり時におけるＦＥＴ２０１のドレイン電圧Ｖdの変化を示しており、図１５は、ドレインバイアス端子２０９に印加されたパルス電圧の立ち上がり時における、出力端子２０８から出力される電力Ｐの波形を示した図である。ドレイン電圧Ｖdの立ち上がり時における図１４の斜線で示した部分では、ＦＥＴ２０１は、図１３で示した不安定領域にあり動作が不安定となる。すなわち、ドレインバイアス端子２０９に印加されるパルス電圧によるドレイン電圧Ｖdの立ち上がり時に、ＦＥＴ２０１の動作が不安定となり、図１５で示すように出力端子２０８から出力される高周波信号の波形は、ＦＥＴ２０１が動作不安定となったときに乱れ、該出力端子２０８から出力される信号を使用するシステムに影響を及ぼす。
【０００７】
特に、出力端子２０８から出力されるパルス信号の立ち上がり時に発生する発振等は、一定期間続くこともあり、出力端子２０８から出力される信号を使用するシステムにおいて、運営上問題が起こる場合があった。このような現象を回避するために、すべてのバイアス点で発振等が起こらないように回路設計を行っていたが、このような回路設計には多くの時間を要すると共に、増幅器の性能を低下させなければ発振等を回避できない場合があった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、パルス駆動を行う際に、高周波信号の増幅性能を低下させることなく不要な発振等が起こらない安定した動作が得られる増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る増幅器は、ドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、高周波信号の増幅を行うＦＥＴと、外部から入力されるパルスを用いて該ＦＥＴのドレインバイアスを行うドレインバイアス回路と、外部から入力される負電圧を用いてＦＥＴのゲートバイアスを行うゲートバイアス回路と、ドレインバイアス回路に入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路とを備え、該パルス生成回路は、ドレインバイアス回路に入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスをゲートバイアス回路に出力してゲートバイアスを変え、ＦＥＴの出力特性を一時的に変えるものである。
【００１０】
また、この発明に係る増幅器は、高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、該パルス生成回路から出力されたパルスに応じて増幅器の利得を低下させる利得制御回路とを備え、パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを利得制御回路に出力し、利得制御回路は、パルス生成回路からパルスが入力されると増幅器の利得を一時的に低下させるものである。
【００１１】
また、この発明に係る増幅器は、請求項２において、上記利得制御回路は、増幅器の出力端子に接続されるバイパス回路であり、パルス生成回路からパルスが入力されると増幅器の出力端子に一時的に抵抗を接続して増幅器の出力をバイパスし、増幅器の利得を一時的に低下させるものである。
【００１２】
また、この発明に係る増幅器は、請求項２において、上記利得制御回路は、ＦＥＴのドレインとゲートとの間に接続される帰還回路であり、パルス生成回路からパルスが入力されるとＦＥＴのドレイン電圧を一時的にゲートに帰還させて、増幅器の利得を一時的に低下させるものである。
【００１３】
また、この発明に係る増幅器は、高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、該パルス生成回路から出力されたパルスに応じて、上記ＦＥＴで増幅された信号の外部への出力を制御する出力制御回路とを備え、パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを出力制御回路に出力し、出力制御回路は、パルス生成回路からパルスが入力されるとＦＥＴで増幅された信号の外部への出力を一時的に遮断するものである。
【００１４】
また、この発明に係る増幅器は、高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、該パルス生成回路から出力されたパルスに応じて、上記ＦＥＴで増幅を行う信号における外部からの入力を制御する入力制御回路とを備え、パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを入力制御回路に出力し、入力制御回路は、パルス生成回路からパルスが入力されるとＦＥＴで増幅を行う外部からの信号の入力を一時的に遮断するものである。
【００１５】
また、この発明に係る増幅器は、高周波信号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、該パルス生成回路から出力されたパルスに応じて、外部から入力されたＦＥＴで増幅を行う信号の移相量を変える移相器とを備え、パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを移相器に出力し、移相器は、パルス生成回路からパルスが入力されると、外部から入力されたＦＥＴで増幅を行う信号の移相量を一時的に変えるものである。
【００１６】
また、この発明に係る増幅器は、高周波信号の増幅を行うデュアルゲートＦＥＴを有し、該デュアルゲートＦＥＴの第１ゲートに対して、負電圧のゲートバイアスを行うと共にドレインバイアスとしてパルス電圧を印加するパルス駆動が行われ、高周波信号の増幅を行う増幅器において、ドレインバイアスとして外部から入力されるパルスに応じて所定のパルスを生成して出力するパルス生成回路と、該パルス生成回路から出力されたパルスに応じて、デュアルゲートＦＥＴの第２ゲートに負電圧を印加する第２ゲートバイアス回路とを備え、パルス生成回路は、ドレインバイアスとして外部から入力されるパルスの立ち上がり及び立ち下がり時に、それぞれ所定の単一パルスを第２ゲートバイアス回路に出力し、第２ゲートバイアス回路は、パルス生成回路からパルスが入力されるとデュアルゲートＦＥＴの第２ゲートに一時的に負電圧を印加してデュアルゲートＦＥＴの利得を一時的に低下させるものである。
【００１７】
また、この発明に係る増幅器は、請求項１から請求項８のいずれかにおいて、パルス生成回路は、抵抗及びコンデンサの直列回路で構成されるものである。
【００１８】
また、この発明に係る増幅器は、請求項９において、パルス生成回路は、抵抗及びコンデンサの直列回路に信号反転回路を更に接続して構成されるものである。
【００１９】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における増幅器の例を示した回路図である。図１において、増幅器１は、高周波信号の増幅を行うノーマリオンのＦＥＴ２と、入力側の整合回路を形成する入力整合回路３と、ＦＥＴ２に対するゲートバイアス回路４と、出力側の整合回路を形成する出力整合回路５と、外部からパルス電圧が印加される、ＦＥＴ２に対するドレインバイアス回路６と、該ドレインバイアス回路６に印加されるパルス電圧に同期してゲートバイアス回路４に所定のパルス電圧を印加するパルス生成回路７で構成されている。
【００２０】
ＦＥＴ２のゲートは、入力整合回路３を介して、増幅を行う高周波信号が入力される入力端子８に接続されると共に、ゲートバイアス回路４を介してゲートバイアス端子９に接続されている。ＦＥＴ２において、ドレインは、出力整合回路５を介して出力端子１０に接続されると共にドレインバイアス回路６を介してドレインバイアス端子１１に接続され、ソースは接地されている。また、パルス生成回路７は、ゲートバイアス端子９及びドレインバイアス端子１１に接続されている。ゲートバイアス端子９は、直流電源１３が接続されており、該直流電源１３から所定の負電圧が印加されている。
【００２１】
入力整合回路３は、高周波伝送線路に形成されインピーダンスの整合を行う整合回路１５，１６及びコンデンサ１７で形成されている。ＦＥＴ２のゲートと入力端子８との間には、整合回路１５とコンデンサ１７との直列回路が接続され、入力端子８側に接続されたコンデンサ１７は、入力端子８からの直流信号を遮断するものである。整合回路１５とコンデンサ１７との接続部には、更に整合回路１６が接続されている。また、ゲートバイアス回路４は、抵抗２０及びコンデンサ２１で形成されている。ＦＥＴ２のゲートとゲートバイアス端子９との間に抵抗２０が接続され、ゲートバイアス端子９はコンデンサ２１を介して接地されている。
【００２２】
出力整合回路５は、高周波伝送線路に形成されインピーダンスの整合を行う整合回路２５，２６及びコンデンサ２７で形成されている。ＦＥＴ２のドレインと出力端子１０との間には、整合回路２５とコンデンサ２７との直列回路が接続され、出力端子１０側に接続されたコンデンサ２７は、直流信号を遮断して出力端子１０から直流信号が出力されないようにしている。整合回路２５とコンデンサ２７との接続部には、更に整合回路２６が接続されている。
【００２３】
ドレインバイアス回路６は、インダクタ３０及びコンデンサ３１で形成されている。ＦＥＴ２のドレインとドレインバイアス端子１１との間にインダクタ３０が接続され、ドレインバイアス端子１１はコンデンサ３１を介して接地されている。また、パルス生成回路７は、抵抗３５及びコンデンサ３６で形成され、ドレインバイアス端子１１とゲートバイアス端子９との間には抵抗３５及びコンデンサ３６との直列回路が接続されている。
【００２４】
図２は、上記のような構成の増幅器１における各部の波形を示した図である。なお、図２では、ドレインバイアス端子１１に印加されたパルス電圧における１パルス分の各波形を示している。図２において、（ａ）はドレインバイアス端子１１の波形を、（ｂ）はゲートバイアス端子９の波形を示している。図２で示しているように、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、ゲートバイアス端子９に印加されている負電圧が急峻に上昇した後、基の所定電圧に戻り、ドレインバイアス端子１１に印加されるパルス電圧の立ち下がり時には、ゲートバイアス端子９に印加されている負電圧が急峻に低下した後、基の所定電圧に戻っている。
【００２５】
このように、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時及び立ち下がり時に、パルス生成回路７によって、それぞれゲートバイアス端子８に印加される負電圧の電圧値を変えることにより、ゲートバイアスを変化させている。図３は、図１で示した増幅器１におけるＦＥＴ２の特性を示した図であり、ＦＥＴ２の出力特性であるドレイン電流電圧特性を示している。図３において、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時にゲートバイアスが上昇することにより、曲線ｇのように特性が変わり、不安定領域Ａを通らずにバイアス点Ｂに到達する。また、ドレインバイアス端子１１に印加されるパルス電圧の立ち下がり時にゲートバイアスが低下することにより、曲線ｈのように特性が変わり、不安定領域を通らずにバイアス点からドレイン電流Ｉd及びドレイン電圧Ｖdがゼロとなる点に戻る。
【００２６】
上記実施の形態１の説明では、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、ＦＥＴ２の出力特性は図３の曲線ｇになり、パルス電圧の立ち下がり時に、ＦＥＴ２の出力特性は図３の曲線ｈになるようにしたが、図４で示すように、パルス生成回路７におけるコンデンサ３６をインバータ３９を介してゲートバイアス端子９に接続してもよい。このようにすることにより、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、ＦＥＴ２の出力特性は図３の曲線ｈになり、パルス電圧の立ち下がり時に、ＦＥＴ２の出力特性は図３の曲線ｇになるようにすることができる。
【００２７】
なお、本実施の形態１においては、ドレインバイアス端子１１にパルス電圧が印加されると、該印加されたパルス電圧の立ち上がり時と立ち下がり時とでは、パルス生成回路７は、ゲートバイアス端子９に印加される負電圧を上昇させる方向と低下させる方向といった相反する方向に変化させたが、同じ方向に変化させるようにしてもよい。この場合、図３で示したＦＥＴ２の出力特性は、曲線ｇ又は曲線ｈのいずれか一方になる。
【００２８】
上記のように、本実施の形態１における増幅器は、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり及び立ち下がりに応じてゲートバイアス端子９に印加されるゲートバイアスを一時的に変えるようにした。このことから、ドレインバイアス端子１１にパルス電圧を印加した際に、ＦＥＴ２の出力特性において、発振等が発生する不安定領域を通ることなくバイアス点に到達し、更にバイアス点から不安定領域を通ることなくドレイン電流Ｉd及びドレイン電圧Ｖdがゼロとなる点に戻すことができる。このため、簡単な回路構成で、パルス駆動を行う際に、増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００２９】
実施の形態２．
実施の形態１においては、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり及び立ち下がり時にそれぞれ対応させてゲートバイアスを変えるようにした。これに対して、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、増幅器の出力端子を一時的に抵抗を介して接地するようにし増幅器の利得を一時的に落とすようにして不要な発振等が生じないようにしてもよく、このようにしたものを本発明の実施の形態２とする。
【００３０】
図５は、本発明の実施の形態２における増幅器の例を示した回路図である。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、バイパス回路４１を追加したことと、パルス生成回路７をゲートバイアス端子９に接続せずに、バイパス回路４１に接続したことにあり、これらに伴って図１の増幅器１を増幅器４５としたことにある。
【００３１】
図５において、増幅器４５は、ＦＥＴ２と、入力整合回路３と、ゲートバイアス回路４と、出力整合回路５と、ドレインバイアス回路６と、パルス生成回路７と、バイパス回路４１とで構成されている。パルス生成回路７は、ドレインバイアス端子１１に接続されると共にバイパス回路４１に接続され、更に、バイパス回路４１は出力端子１０に接続されている。
【００３２】
バイパス回路４１は、ノーマリオンのＦＥＴ５１、インダクタ５２、コンデンサ５３、抵抗５４，５５及び直流電源５６で形成されている。出力端子１０とＦＥＴ５１のドレインとの間にコンデンサ５３が接続され、ＦＥＴ５１のソースと接地との間に抵抗５４が接続されている。また、ＦＥＴ５１のゲートには抵抗５５を介して直流電源５６の負電極が接続され、直流電源５６の正電極は接地されている。ＦＥＴ５１のドレインとソースとの間にはインダクタ５２が接続され、ＦＥＴ５１とインダクタ５２は、高周波信号のスイッチングを行う高周波スイッチ５７を形成している。直流電源５６は、ＦＥＴ５１のゲートに負のバイアス電圧を印加しており、高周波スイッチ５７は通常オフ状態となっている。パルス生成回路７のコンデンサ３６は、ＦＥＴ５１のゲートに接続されている。
【００３３】
パルス生成回路７は、ＦＥＴ５１の動作制御を行い、ドレインバイアス端子１１にパルス電圧が印加されていないときは、ＦＥＴ７１は遮断状態となり高周波スイッチ５７は遮断状態にある。一方、ドレインバイアス端子１１にパルス電圧が印加され、該印加されたパルス電圧の立ち上がり時に、上記実施の形態１で説明したゲートバイアス端子９に入力されたようなパルスがＦＥＴ５１のゲートに入力される。このことから、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、高周波スイッチ５７が一時的に導通状態となり、出力端子１０と接地との間に抵抗５４が挿入された状態となり、増幅器４５の利得を低下させる。このため、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振が起きる間は、増幅器４５の利得を低下させることにより、不要な発振の発生を防止する。
【００３４】
このように、本実施の形態２における増幅器は、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における一定期間、増幅器４５の出力端子１０と接地との間に抵抗５４が挿入されるようにした。このことから、特に問題となるドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における増幅器４５の不要な発振をなくすことができる。このため、簡単な回路構成で、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００３５】
実施の形態３．
実施の形態１においては、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり及び立ち下がり時にそれぞれ対応させてゲートバイアスを変えるようにした。これに対して、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、一時的にＦＥＴ２のドレイン電圧をゲートに帰還させるようにして増幅器の動作を安定させ不要な発振等が生じないようにしてもよく、このようにしたものを本発明の実施の形態３とする。
【００３６】
図６は、本発明の実施の形態３における増幅器の例を示した回路図である。なお、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図６における図１との相違点は、帰還回路６１を追加したことと、パルス生成回路７をゲートバイアス端子９に接続せずに、帰還回路６１に接続したことにあり、これらに伴って図１の増幅器１を増幅器６５としたことにある。
【００３７】
図６において、増幅器６５は、ＦＥＴ２と、入力整合回路３と、ゲートバイアス回路４と、出力整合回路５と、ドレインバイアス回路６と、パルス生成回路７と、ＦＥＴ２のドレイン電圧をゲートに帰還させる帰還回路６１とで構成されている。パルス生成回路７は、ドレインバイアス端子１１に接続されると共に帰還回路６１に接続され、更に、帰還回路６１はＦＥＴ２のドレインとゲートとの間に接続されている。
【００３８】
帰還回路６１は、ノーマリオンのＦＥＴ７１、インダクタ７２、コンデンサ７３，７４、抵抗７５〜７７及び直流電源７８で形成されている。ＦＥＴ２のドレインとＦＥＴ７１のドレインとの間にコンデンサ７３と抵抗７５との直列回路が接続されている。ＦＥＴ２のドレイン側に接続されたコンデンサ７３は、ＦＥＴ２のドレイン電圧の直流成分はカットするためのものである。コンデンサ７３と抵抗７５との接続部と接地との間には抵抗７６が接続されている。該抵抗７６は、抵抗７５とＦＥＴ７１のドレインとの接続部の電圧を決めるためのものである。
【００３９】
ＦＥＴ７１のソースとＦＥＴ２のゲートとの間にはＤＣカットを行うコンデンサ７４が接続され、ＦＥＴ７１のドレインとソースとの間にはインダクタ７２が接続されている。ＦＥＴ７１とインダクタ７２は、高周波信号のスイッチングを行う高周波スイッチ７９を形成している。また、ＦＥＴ７１のゲートには抵抗７７を介して直流電源７８の負電極が接続され、直流電源７８の正電極は接地されている。直流電源７８は、ＦＥＴ７１のゲートに負のバイアス電圧を印加しており、高周波スイッチ７９は通常オフ状態となっている。パルス生成回路７のコンデンサ３６は、ＦＥＴ７１のゲートに接続されている。
【００４０】
パルス生成回路７は、ＦＥＴ７１の動作制御を行い、ドレインバイアス端子１１にパルス電圧が印加されていないときは、ＦＥＴ７１は遮断状態となり高周波スイッチ７９は遮断状態にある。一方、ドレインバイアス端子１１にパルス電圧が印加され、該印加されたパルス電圧の立ち上がり時に、上記実施の形態１で説明したゲートバイアス端子９に入力されたようなパルスがＦＥＴ７１のゲートに入力される。このことから、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、高周波スイッチ７９が一時的に導通状態となり、ＦＥＴ２のドレインとゲートとの間に一時的に負帰還がかかった状態となって、ＦＥＴ２の利得を一時的に低下させて動作を安定させる。このため、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振の発生を防止する。
【００４１】
このように、本実施の形態３における増幅器は、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、一時的にＦＥＴ２のドレインとゲートとの間に負帰還がかかるようにした。このことから、特に問題となるドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における増幅器６５の利得を一時的に低下させ不要な発振をなくすことができる。このため、簡単な回路構成で、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００４２】
実施の形態４．
実施の形態１においては、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり及び立ち下がり時にそれぞれ対応させてゲートバイアスを変えるようにした。これに対して、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、一時的に増幅器の出力端子及び／又は入力端子を遮断するようにして不要な発振等が出力されないようにしてもよく、このようにしたものを本発明の実施の形態４とする。
【００４３】
図７は、本発明の実施の形態４における増幅器の例を示した回路図である。なお、図７では、実施の形態１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、パルス生成回路７の回路構成を変えたことによりパルス生成回路８１としたことと、出力端子１０の遮断制御を行う遮断制御回路８２を追加し、これらに伴って図１の増幅器１を増幅器８５としたことにある。なお、この場合、遮断制御回路８２は出力制御回路をなしている。
【００４４】
図７において、増幅器８５は、ＦＥＴ２と、入力整合回路３と、ゲートバイアス回路４と、出力整合回路５と、ドレインバイアス回路６と、パルス生成回路８１と、該パルス生成回路８１からのパルスに応じて出力端子１０の遮断制御を行う遮断制御回路８２とで構成されている。パルス生成回路８１は、ドレインバイアス端子１１に接続されると共に遮断制御回路８２に接続されている。遮断制御回路８２は、出力整合回路５と出力端子１０との間に接続されている。
【００４５】
パルス生成回路８１は、抵抗３５、コンデンサ３６及びインバータ３９で形成され、抵抗３５の一端及びコンデンサ３６の一端が接続され、更にコンデンサ３６の他端にインバータ３９の入力が接続されている。抵抗３５の他端はドレインバイアス端子１１に接続され、インバータ３９の出力は遮断制御回路８２に接続されている。
【００４６】
遮断制御回路８２は、ノーマリオフのＦＥＴ９１、インダクタ９２、コンデンサ９３及び抵抗９４，９５で形成されている。出力端子１０とＦＥＴ９１のソースとの間にコンデンサ９３が接続され、ＦＥＴ９１のドレインと接地との間に抵抗９４が接続されている。ＦＥＴ９１のドレインと抵抗９４との接続部は、出力整合回路１０のコンデンサ２７に接続され、ＦＥＴ９１のゲートは抵抗９５を介して接地されている。更に、ＦＥＴ９１のゲートには、パルス生成回路８１におけるインバータ３９の出力が接続され、ＦＥＴ９１のドレインとソースとの間にはインダクタ９２が接続されている。ＦＥＴ９１とインダクタ９２は、高周波信号のスイッチングを行う高周波スイッチ９８を形成している。
【００４７】
パルス発生回路８１は、ＦＥＴ９１の動作制御を行い、ドレインバイアス端子１１にパルス電圧が印加されていないときは、ＦＥＴ９１は導通状態となり高周波スイッチ９８は導通状態にある。一方、ドレインバイアス端子１１にパルス電圧が印加され、該印加されたパルス電圧の立ち上がり時に、高周波スイッチ９８が一時的に遮断状態となり、出力整合回路５と出力端子１０との接続を一時的に遮断する。このため、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振が起きる間は、出力整合回路５と出力端子１０との接続を遮断することにより、不要な発振が出力されないようにする。
【００４８】
なお、上記説明では、遮断制御回路８２を出力整合回路５と出力端子１０との間に接続したが、入力整合回路３と入力端子８との間に接続し、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振が起きる間は、入力整合回路３と入力端子８との接続を遮断することにより、不要な発振が発生しないようにしてもよい。このようにした場合の増幅器８５の回路例を図８で示す。図８において、図７との相違点は、ＦＥＴ９１のソースが入力整合回路３のコンデンサ１７に接続され、ＦＥＴ９１のドレインと抵抗９４との接続部がコンデンサ９３を介して入力端子８に接続されていることにある。なお、この場合、遮断制御回路８２は入力制御回路をなす。また、遮断制御回路８２を、入力整合回路３と入力端子８との間、及び出力整合回路５と出力端子１０との間の両方に設けるようにしてもよい。
【００４９】
このように、本実施の形態４における増幅器は、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における一定期間、出力整合回路５と出力端子１０との接続、及び／又は入力整合回路３と入力端子８との接続を遮断するようにした。このことから、特に問題となるドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における増幅器８５の不要な発振をなくすことができる。このため、簡単な回路構成で、パルス駆動を行う際に、増幅性能を低下させることなく不要な発振等が出力されないようにすることができ、安定した動作を得ることができる。
【００５０】
実施の形態５．
増幅器の入力に移相器を設け、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、一時的に入力端子８から入力された高周波信号の移相量を変えることによって整合点をずらし発振領域を変化させて、不要な発振等を抑えるようにしてもよく、このようにしたものを本発明の実施の形態５とする。
【００５１】
図９は、本発明の実施の形態５における増幅器の例を示した回路図である。なお、図９では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図９における図１との相違点は、移相器１０１を追加したことと、パルス生成回路７をゲートバイアス端子９に接続せずに、移相器１０１に接続したことにあり、これらに伴って図１の増幅器１を増幅器１０５としたことにある。
【００５２】
図９において、増幅器１０５は、ＦＥＴ２と、入力整合回路３と、ゲートバイアス回路４と、出力整合回路５と、ドレインバイアス回路６と、パルス生成回路７と、入力整合を変える移相器１０１とで構成されている。パルス生成回路７は、ドレインバイアス端子１１に接続されると共に移相器１０１に接続され、更に、移相器１０１は入力端子８と入力整合回路３との間に接続されている。
【００５３】
移相器１０１は、ノーマリオンのＦＥＴ１１１、ノーマリオフのＦＥＴ１１２，１１３、遅延線路１１４、コンデンサ１１５、抵抗１１６及び直流電源１１７で形成されている。ＦＥＴ１１１及び１１２の各ドレインは接続され、該接続部はコンデンサ１１５を介して入力端子８に接続されている。ＦＥＴ１１２において、ゲートはドレインバイアス端子１１に接続され、ソースは遅延線路１１４の一端に接続されている。ＦＥＴ１１１のソースは遅延線路１１４の他端に接続され、該接続部は、入力整合回路３のコンデンサ１７に接続されている。
【００５４】
ＦＥＴ１１１のゲートは、ＦＥＴ１１３のドレインに接続され、ＦＥＴ１１３のソースに直流電源１１７の負電極が接続され、直流電源１１７の正電極は接地されている。また、ＦＥＴ１１３のゲートとソースとの間には抵抗１１６が接続されており、ＦＥＴ１１３のゲートとドレインバイアス端子１１との間にパルス生成回路７が接続されている。遅延線路１１４は、高周波信号の伝送において、目的とする遅延が生じるように設計された線路である。
【００５５】
ＦＥＴ１１２は、ドレインバイアス端子１１にパルス電圧が印加されるとオンして導通状態となるが、ＦＥＴ１１１がノーマリオンであることから遅延線路１１４はＦＥＴ１１１によってバイパスされている。このことから、通常は、入力端子８と入力整合回路３との間に遅延線路１１４は接続されず、入力整合は、入力整合回路３によって行われている。ここで、パルス生成回路７は、ＦＥＴ１１３のゲートに印加するバイアス電圧の制御を行い、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、上記実施の形態１で説明したゲートバイアス端子９に入力されたようなパルスがＦＥＴ１１３のゲートに入力される。
【００５６】
このことから、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、ＦＥＴ１１３が一時的にオンして導通状態となり、これに伴ってＦＥＴ１１１は一時的に遮断状態となる。一方、ＦＥＴ１１２は、ドレインバイアス端子１１にパルス電圧が印加されるとオンして導通状態となることから、入力端子８と入力整合回路３との間に一時的に遅延線路１１４が接続される。このため、入力整合が入力整合回路３と遅延線路１１４とで行われるようになり、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、一時的に入力整合の整合点を変えることができる。
【００５７】
ここで、ＦＥＴ２の出力特性において動作が不安定になる不安定領域は、該ＦＥＴ２を使用する増幅器の整合回路と深く関係している。例えばＦＥＴ２の出力特性が不安定領域内にある場合でも、増幅器の整合を変えることによりＦＥＴ２が発振しなくなる。このため、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振が起きる間は、入力整合の整合点を変えることにより、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振の発生を防止する。
【００５８】
このように、本実施の形態５における増幅器は、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、遅延線路１１４を一時的に入力整合回路３に接続するようにした。このことから、特に問題となるドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における増幅器１０５の入力整合を一時的に変え不要な発振をなくすことができる。このため、簡単な回路構成で、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００５９】
実施の形態６．
実施の形態１から実施の形態５においては、増幅器のＦＥＴにシングルゲートのＦＥＴを使用したが、増幅器のＦＥＴにデュアルゲートＦＥＴを使用し、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時に、一時的に増幅器の利得を低下させるようにして不要な発振等が生じないようにしてもよく、このようにしたものを本発明の実施の形態６とする。
【００６０】
図１０は、本発明の実施の形態６における増幅器の例を示した回路図である。なお、図１０では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図１０における図１との相違点は、図１のＦＥＴ２の代わりにデュアルゲートＦＥＴ１２１を使用したことと、該デュアルゲートＦＥＴ１２１の第２ゲートに対するバイアス電圧の印加制御を行う第２ゲートバイアス回路１２２を追加したことにあり、これに伴って図１の増幅器１を増幅器１２５としたことにある。
【００６１】
図１０において、増幅器１２５は、デュアルゲートＦＥＴ１２１と、入力整合回路３と、ゲートバイアス回路４と、出力整合回路５と、ドレインバイアス回路６と、パルス生成回路７と、デュアルゲートＦＥＴ１２１の第２ゲートに対するバイアス電圧の印加制御を行う第２ゲートバイアス回路１２２とで構成されている。パルス生成回路７は、ドレインバイアス端子１１に接続されると共に第２ゲートバイアス回路１２２に接続され、更に、第２ゲートバイアス回路１２２はデュアルゲートＦＥＴ１２１の第２ゲートに接続されている。
【００６２】
デュアルゲートＦＥＴ１２１の第１ゲートと入力端子８との間には入力整合回路３が接続され、デュアルゲートＦＥＴ１２１の第１ゲートとゲートバイアス端子９との間にはゲートバイアス回路４が接続されている。更に、デュアルゲートＦＥＴ１２１のドレインと出力端子１０との間には出力整合回路５が接続され、デュアルゲートＦＥＴ１２１のドレインとドレインバイアス端子１１との間にはドレインバイアス回路６が接続されている。
【００６３】
第２ゲートバイアス回路１２２は、ノーマリオフのＦＥＴ１３１、抵抗１３２及び直流電源１３３で形成されている。ＦＥＴ１３１のドレインはデュアルゲートＦＥＴ１２１の第２ゲートに接続され、ＦＥＴ１３１のソースに直流電源１３３の負電極が接続され、直流電源１３３の正電極は接地されている。また、ＦＥＴ１３１のゲートとソースとの間には抵抗１３２が接続されており、ＦＥＴ１３１のゲートとドレインバイアス端子１１との間にパルス生成回路７が接続されている。
【００６４】
パルス生成回路７は、ＦＥＴ１３１の動作制御を行い、ドレインバイアス端子１１にパルス電圧が印加されていないときは、ＦＥＴ１３１は遮断状態となりデュアルゲートＦＥＴ１２１の第２ゲートはオープン状態にある。一方、ドレインバイアス端子１１に印加され、該印加されたパルス電圧の立ち上がり時に、上記実施の形態１で説明したゲートバイアス端子９に入力されたようなパルスがＦＥＴ１３１のゲートに入力される。このことから、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、ＦＥＴ１３１が一時的にオンして導通状態となり、デュアルゲートＦＥＴ１２１の第２ゲートに直流電源１３３からの負電圧が一時的に印加され、デュアルゲートＦＥＴ１２１の利得を一時的に低下させて動作を安定させる。このため、ドレインバイアス端子１１に印加されるパルス電圧の立ち上がり時における不要な発振の発生を防止する。
【００６５】
このように、本実施の形態６における増幅器は、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時に、一時的にデュアルゲートＦＥＴ１２１の第２ゲートに負電圧が印加するようにした。このことから、特に問題となるドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における増幅器１２５の利得を一時的に低下させ不要な発振をなくすことができる。このため、簡単な回路構成で、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００６６】
なお、上記実施の形態２から実施の形態６において、特に問題となるドレインバイアス端子１１に印加されたパルス電圧の立ち上がり時における増幅器の不要な発信をなくすようにした。しかし、これは一例であり、本発明はこれに限定するものではなく、パルス生成回路７を、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり及び立ち下がり時に、同一方向のパルスを生成して出力する回路構成にすることにより、ドレインバイアス端子１１に印加されたパルス電圧の立ち上がり及び立ち下り時における増幅器の不要な発信をなくすようにすることができる。
【００６７】
【発明の効果】
請求項１に係る増幅器は、パルス生成回路により、ドレインバイアスとして印加されるパルス電圧の立ち上がり及び立ち下がりに応じてゲートバイアスを一時的に変えるようにした。このことから、ドレインバイアスとしてパルス電圧を印加した際に、ＦＥＴの出力特性において、発振等が発生する不安定領域を通ることなくバイアス点に到達し、更にバイアス点からドレイン電流及びドレイン電圧がゼロとなる点に戻すことができる。このため、パルス駆動を行う際に、増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００６８】
請求項２に係る増幅器は、利得制御回路により、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における一定期間、増幅器の利得を一時的に低下させるようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の不要な発振をなくすことができる。このため、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００６９】
請求項３に係る増幅器は、請求項２において、具体的には、利得制御回路が、パルス生成回路からパルスが入力されると増幅器の出力端子に一時的に抵抗を接続して増幅器の出力をバイパスし、増幅器の利得を一時的に低下させるようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の不要な発振をなくすことができる。このため、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７０】
請求項４に係る増幅器は、請求項２において、具体的には、利得制御回路が、パルス生成回路からパルスが入力されるとＦＥＴのドレイン電圧を一時的にゲートに帰還させて、増幅器の利得を一時的に低下させるようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の不要な発振をなくすことができる。このため、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７１】
請求項５に係る増幅器は、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における一定期間、ＦＥＴで増幅された信号の外部への出力を一時的に遮断するようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の不要な発振をなくすことができる。このため、パルス駆動を行う際に、増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７２】
請求項６に係る増幅器は、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における一定期間、ＦＥＴで増幅を行う信号における外部からの入力を一時的に遮断するようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の不要な発振をなくすことができる。このため、パルス駆動を行う際に、増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７３】
請求項７に係る増幅器は、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における一定期間、外部から入力されたＦＥＴで増幅を行う信号の移相量を変えるようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の入力整合を一時的に変え不要な発振をなくすことができる。このため、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７４】
請求項８に係る増幅器は、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における一定期間、デュアルゲートＦＥＴの第２ゲートに負電圧を印加するようにした。このことから、ドレインバイアスとして印加されたパルス電圧の立ち上がり及び立ち下がり時における増幅器の利得を一時的に低下させて不要な発振をなくすことができる。このため、パルス駆動を行う際に、利得を一時的に低下させるだけで増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７５】
請求項９に係る増幅器は、請求項１から請求項８のいずれかにおいて、具体的には、パルス生成回路を、抵抗及びコンデンサの直列回路で構成した。このことから、簡単な回路構成で、増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【００７６】
請求項１０に係る増幅器は、請求項９において、抵抗及びコンデンサの直列回路に更に信号反転回路を接続してパルス生成回路を構成した。このことから、簡単な回路構成で、増幅性能を低下させることなく不要な発振等が起こらない安定した動作を得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における増幅器の例を示した回路図である。
【図２】  図１で示した増幅器１における各部の波形を示したタイミングチャートである。
【図３】  図１におけるＦＥＴ２の特性を示した図である。
【図４】  本発明の実施の形態１における増幅器の他の例を示した回路図である。
【図５】  本発明の実施の形態２における増幅器の例を示した回路図である。
【図６】  本発明の実施の形態３における増幅器の例を示した回路図である。
【図７】  本発明の実施の形態４における増幅器の例を示した回路図である。
【図８】  本発明の実施の形態４における増幅器の他の例を示した回路図である。
【図９】  本発明の実施の形態５における増幅器の例を示した回路図である。
【図１０】  本発明の実施の形態６における増幅器の例を示した回路図である。
【図１１】  マイクロ波の増幅を行う増幅器の従来例を示した回路図である。
【図１２】  図１１の増幅器における各部の波形を示した図である。
【図１３】  図１１におけるＦＥＴ２０１の特性を示した図である。
【図１４】  図１１におけるＦＥＴ２０１のドレイン電圧Ｖdの変化を示した図である。
【図１５】  図１１における出力端子２０８の電力波形を示した図である。
【符号の説明】
１，４５，６５，８５，１０５，１２５  増幅器、  ２  ＦＥＴ、  ３  入力整合回路、  ４  ゲートバイアス回路、  ５  出力整合回路、  ６  ドレインバイアス回路、  ７，８１  パルス生成回路、  ８  入力端子、  ９  ゲートバイアス端子、  １０  出力端子、  １１  ドレインバイアス端子、  １３  直流電源、  ３５  抵抗、  ３６  コンデンサ、  ３９  インバータ、  ４１  バイパス回路、  ６１  帰還回路、  ８２  遮断制御回路、  １０１  移相器、  １２１  デュアルゲートＦＥＴ、  １２２  第２ゲートバイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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