(57)【特許請求の範囲】
【請求項１】
チップセットと、
位相同期ループ回路、レジスタ、メモリデバイスを有するモジュールと、
を備えたメモリシステムにおいて、
前記チップセットは、第１のクロック信号（ＣＬＫ）と前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記モジュールに供給し、
前記位相同期ループ回路は、前記チップセットからの前記第１のクロック信号を入力し、少なくとも前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記レジスタは、前記位相同期ループ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットより出力されるＣＡ信号をラッチし、前記メモリデバイスへ供給するＣＡ信号として出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力されるＣＡ信号をラッチし、    前記位相同期ループ回路と前記メモリデバイスと前記レジスタのそれぞれのクロック入力部に入力されるクロック信号のタイミングが合わせられており、
前記レジスタは、
前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）から生成される内部クロック信号(intCLK)に基づき、前記ＣＡ信号の出力タイミングを決めるフリップフロップと、
前記フリップフロップの出力を受ける出力バッファと、
前記フリップフロップに供給される前記内部クロック信号(intCLK)のタイミングを、前記第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタイミングより、前記内部クロック信号（intCLK）が前記フリップフロップに入力されてから前記レジスタがＣＡ信号を出力するまでの遅れ時間と、前記レジスタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバイスに到着するまでの遅れ時間との和だけ前倒し、前記メモリデバイスでの前記第２のクロックに対するＣＡ信号のセットアップ時間のマージンとホールド時間のマージンが等しくなるように、前記レジスタからのＣＡ信号の出力タイミングを制御するタイミング制御手段と、を備え、
前記タイミング制御手段は、
同期遅延ループ回路（ＤＬＬ）と、
前記同期遅延ループ回路（ＤＬＬ）の出力を受け、前記出力バッファと前記フリップフロップの遅延時間のレプリカである第１のレプリカを前記レジスタ内に有し、
前記レジスタ外部には、前記第１のレプリカの出力を受け、前記レジスタから前記メモリデバイスまでのフライトタイムのレプリカである第２のレプリカが設けられ、
前記第１のレプリカと前記第２のレプリカは前記同期遅延ループ回路（ＤＬＬ）の帰還路を形成しており、
前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）は、前記同期遅延ループ回路の第１の入力端子に供給され、前記帰還路からの信号が、前記同期遅延ループ回路の第２の入力端子に入力され、前記同期遅延ループ回路において前記第１、第２の入力端子に入力された信号の位相が合うように遅延の制御が行われ、
前記同期遅延ループ回路の出力が、前記内部クロック信号(intCLK)として、前記フリップフロップに供給される、ことを特徴とするメモリシステム。
【請求項２】
前記チップセットからのＣＡ信号を前記レジスタに取り込む第３のクロック信号の遷移タイミングから、前記レジスタからのＣＡ信号を前記メモリデバイスに取り込む第２のクロック信号の遷移タイミングまでの時間間隔が、クロック周期の１．５倍又は２倍、またはそれ以上とされている、ことを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記位相同期ループ回路と上記レジスタとは、同一チップ上に集積化されているか、あるいは、マルチチップモジュールとしている、ことを特徴とする請求項１記載のメモリシステム。
【請求項４】
クロック動作周波数が200MHz以上である、ことを特徴とする請求項１乃至３のいずれか一記載のメモリシステム。
【請求項５】
少なくとも第１の周波数帯と第２の周波数帯の両方でクロック動作させる場合に、前記レジスタの前記フリップフロップにおいて、入力されるＣＡ信号の前記内部クロック信号（intCLK）に対するセットアップとホールド時間のマージンがプラスになるように、前記フリップフロップに入力されるＣＡ信号のタイミングを遅らせるか、あるいは、前記レジスタ内に設けた前記第１のレプリカと、前記第１のレプリカに対応している出力部を、使用するクロック周波数にしたがって、切り換え制御をする手段を備えている、ことを特徴とする請求項１乃至４のいずれか一記載のメモリシステム。
【請求項６】
クロック動作周波数をなす前記第１の周波数帯と第２の周波数帯が、それぞれ200MHz以上の互いに異なる周波数よりなる、ことを特徴とする請求項５記載のメモリシステム。
【請求項７】
位相同期ループ回路、レジスタ、メモリデバイスを有するモジュールであって、
モジュール外部のチップセットから供給される第１のクロック信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信号」という）とを入力し、
前記位相同期ループ回路は、前記第１のクロックを入力し、少なくとも前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記レジスタは、前記位相同期ループ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットから供給される前記ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣＡ信号として出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタから出力されるＣＡ信号をラッチし、
前記位相同期ループ回路と前記メモリデバイスと前記レジスタのそれぞれのクロック入力部に入力されるクロック信号のタイミングが合わせられており、
前記レジスタは、
前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）から生成される内部クロック信号(intCLK)に基づき、前記ＣＡ信号の出力タイミングを決めるフリップフロップと、
前記フリップフロップの出力を受ける出力バッファと、
前記フリップフロップに供給される前記内部クロック信号(intCLK)のタイミングを、前記第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタイミングより、前記内部クロック信号（intCLK）が前記フリップフロップに入力されてから前記レジスタがＣＡ信号を出力までの遅れ時間と、前記レジスタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバイスに到着するまでの遅れ時間との和だけ前倒し、前記メモリデバイスでの前記第２のクロックに対するＣＡ信号のセットアップ時間のマージンとホールド時間のマージンが等しくなるように、前記レジスタからのＣＡ信号の出力タイミングを制御するタイミング制御手段を備え、
前記タイミング制御手段は、
同期遅延ループ回路（ＤＬＬ）と、
前記タイミング制御手段は、
前記同期遅延ループ回路（ＤＬＬ）の出力を受け、前記出力バッファと前記フリップフロップの遅延時間のレプリカである第１のレプリカを前記レジスタ内に有し、
前記レジスタ外部には、前記第１のレプリカの出力を受け、前記レジスタから前記メモリデバイスまでのフライトタイムのレプリカである第２のレプリカが設けられ、
前記第１のレプリカと前記第２のレプリカは前記同期遅延ループ回路（ＤＬＬ）の帰還路を形成しており、
前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）は、前記同期遅延ループ回路の第１の入力端子に供給され、前記帰還路からの信号が、前記同期遅延ループ回路の第２の入力端子に入力され、前記同期遅延ループ回路において前記第１、第２の入力端子に入力された信号の位相が合うように遅延の制御が行われ、
前記同期遅延ループ回路の出力が、前記内部クロック信号(intCLK)として、前記フリップフロップに供給される、ことを特徴とするモジュール。
【請求項８】
前記チップセットからのＣＡ信号を前記レジスタに取り込む第３のクロック信号の遷移タイミングから、前記レジスタからのＣＡ信号を、前記メモリデバイスに取り込む第２のクロック信号の遷移タイミングまでの時間間隔が、クロック周期の1.5倍又は２倍、またはそれ以上とされている、ことを特徴とする請求項７記載のモジュール。
【請求項９】
前記位相同期ループ回路と前記レジスタとは、同一チップ上に集積化されているか、あるいは、マルチチップモジュールとしている、ことを特徴とする請求項７記載のモジュール。
【請求項１０】
クロック動作周波数が200MHz以上である、ことを特徴とする請求項７乃至９のいずれか一記載のモジュール。
【請求項１１】
少なくとも第１の周波数帯と第２の周波数帯の両方でクロック動作させる場合に、前記レジスタの前記フリップフロップにおいて、入力されるＣＡ信号の前記内部クロック信号（intCLK）に対するセットアップとホールド時間のマージンがプラスになるように、前記フリップフロップに入力されるＣＡ信号のタイミングを遅らせるか、あるいは、前記レジスタ内に設けた前記第１のレプリカと、前記第１のレプリカに対応している出力部を、使用するクロック周波数にしたがって、切り換え制御をする手段を備えている、ことを特徴とする請求項７乃至９のいずれか一記載のモジュール。
【請求項１２】
クロック動作周波数をなす前記第１の周波数帯と第２の周波数帯が、それぞれ200MHz以上の互いに異なる周波数よりなる、ことを特徴とする請求項１１記載のモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリシステムに関し、特に、メモリデバイスを搭載したモジュール上にレジスタを有するコマンド／アドレスシステム及びモジュール及びレジスタに関する。
【０００２】
【従来の技術】
従来より、メモリデバイスとしてＳＤＲＡＭ（Synchronous  ＤＲＡＭ）のＤＤＲ(DoubleDataRate)-I  方式を用いたメモリシステムにおいては、メモリモジュール上に、レジスタ(Register)を有するコマンド／アドレス（ＣＡ）システム式が用いられている。例えばＤＱバス及びクロックバスにスタブバストポロジを採用する技術において、チップセット又はメモリコントローラから送出されたクロック信号（ＣＬＫ）は、各メモリモジュールの基板上に配置された複数のメモリデバイスにそれぞれ分配される。メモリモジュールに接続される外部コマンド／アドレス（ＣＡ）バスを介してチップセットからメモリモジュールに対して送られてきたコマンド／アドレス信号（「ＣＡ信号」）は、メモリモジュール基板上に設けられたコマンド／アドレスレジスタ（単に、「レジスタ」という）にラッチされ、その後、ラッチされたＣＡ信号は、レジスタからメモリデバイスに到る内部ＣＡバスを介してメモリデバイスに分配される。
【０００３】
図１３は、従来のＤＤＲ-Iシステムに用いられるＣＡバス方式の一構成例を示すブロック図である。図１３に示すように、チップセット（Chipset）５０と、少なくとも１つのメモリモジュール（単に「モジュール」という）１０を備え、モジュール１０上には、位相同期ループ回路（Phase  Locked  Loop：「ＰＬＬ」という）３０と、レジスタ（「ＣＡレジスタ」ともいう）４０と、複数個のＤＲＡＭ（dynamic  Random  Access  Memory）２０−１〜２０−ｎ（ただし、ｎは２以上の所定の正整数）を有し、これらは、チップセット５０から出力されるクロック信号（CLK）とコマンド／アドレス信号（「ＣＡ信号」という）を受けて動作する。
【０００４】
ＰＬＬ３０は、チップセット５０からのクロック信号（CLK）を入力し、ＤＲＡＭ２０用のクロック信号（ＣＬＫｄ）と、レジスタ４０用のクロック信号（ＣＬＫｒ）を出力する。
【０００５】
レジスタ４０は、ＰＬＬ３０から出力されるクロック信号（ＣＬＫｒ）を入力し、このクロック信号（ＣＬＫｒ）に基づき、チップセット５０からのＣＡ信号をラッチし、ラッチしたＣＡ信号を内部ＣＡバスを介して対応するＤＲＡＭ２０−１〜２０−ｎへ分配する。
【０００６】
ＤＲＡＭ２０−１〜２０−ｎは、ＰＬＬ３０から出力されるクロック信号（ＣＬＫｄ）で、レジスタ４０から出力されたＣＡ信号をラッチする。
【０００７】
クロックのタイミングは、ＰＬＬ３０、レジスタ４０、ＤＲＡＭ２０−１〜２０−ｎの各入力部で同じ位相になるように、
・ＰＬＬ３０からＤＲＡＭ２０−１〜２０−ｎまでのクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）、
・ＰＬＬ３０からレジスタ４０までのクロック信号（ＣＬＫｒ）のフライトタイム（Flighttime）、
・ＰＬＬ３０のフィードバック出力（Fbout）からフィードバック入力（Fbin）までのフィードバックタイム（Feedbacktime）、
は互いに等しくなるように設定されている。すなわち、タイミング的に等価長（equivalent  length）に設定されている。
【０００８】
図１４は、図１３の従来のメモリシステムの動作を説明するためのタイミングチャートである。図１４に示すように、ＰＬＬ３０、レジスタ４０、ＤＲＡＭ２０の各入力部でのクロック、すなわち、
・ＰＬＬ３０へのクロック入力（図１４のＣＬＫｉｎ＠ＰＬＬ）、
・ＰＬＬ３０のフィードバック入力（図１４のＦＢｉｎ＠ＰＬＬ）、
・レジスタ４０へのクロック入力（図１４のＣＬＫｒ＠Ｒｅｇ．）、
・ＤＲＡＭ２０へのクロック入力（図１４のＣＬＫｄ＠ＤＲＡＭ）
が同じ位相になっており、それぞれのクロック信号の立上がりのタイミングは、レジスタ４０の入力部でのＣＡ信号（図１４のＣＡｉｎ＠Ｒｅｇ．）の真中に位置している（図１４のタイミングｔ０の位置参照）。
【０００９】
レジスタ４０でラッチされたＣＡ信号は、遅延時間ｔｐｄｆ、すなわちレジスタ４０にクロック信号（ＣＬＫｒ）が入ってから（図１４のタイミングｔ０でのＣＡｉｎ＠Ｒｅｇ．参照）、レジスタ４０がＣＡ信号が出すまでの遅延時間にレジスタ４０からＤＲＡＭ２０までのＣＡ信号のフライトタイム（Flighttime)を加算した時間かかって、ＤＲＡＭ２０に到着する（図１４のＣＡ＠ＤＲＡＭ参照）。ＤＲＡＭ２０では、到着したＣＡ信号を、クロック信号（図１４のＣＬＫｄ＠ＤＲＡＭ）の立ちあがりエッジ（図１４のタイミングｔ１参照）でラッチして、ＤＲＡＭ２０に取り込む。
【００１０】
図１４は、クロック周波数２００ＭＨｚ（メガヘルツ）（「200MHzCLK」と記す）のタイミング動作を示しているが、クロック周波数１００ＭＨｚ（「100MHzCLK」と記す）の世代では、このタイミングで、安定した動作が保証できていた。
【００１１】
即ち、図１４に示すように、レジスタ４０の入力部において、ＣＡ信号の真中のタイミングに、クロック信号（ＣＬＫｒ）の立上がりエッジが位置しているために、レジスタ４０において、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを大きくとることができた。
【００１２】
また、ＤＲＡＭ２０においても、図１４にＣＡ＠ＤＲＡＭ（Ｓｌｏｗ  ｃａｓｅ）として示すように、クロック信号（ＣＬＫｄ）に対するＣＡ信号のホールド時間を、遅延時間tpdfの最小値のtpdf,minは必ず確保することができ、100MHz級の世代では、tpdf,minの値も３ｎｓ（ナノ秒）程度とされているため、マージン的に問題なかった。
【００１３】
クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間も、100MHz級（１クロックサイクル＝１０ｎｓ）では、0.5周期に対して、tpdf,maxの値が同等程度の５ｎｓ程度のため、特に、問題なかった。
【００１４】
このように、ＰＬＬ３０、レジスタ４０、ＤＲＡＭ２０の各入力部（クロック入力端）で、クロック信号を同じ位相にすることによって、レジスタ４０とＤＲＡＭ２０でのＣＡ信号のセットアップ、ホールド時間のマージンを十分とることができる。
【００１５】
また、ＰＬＬ３０、レジスタ４０、ＤＲＡＭ２０のクロック入力部で、クロック信号の位相を合わせるということは、基本的に、
・ＰＬＬ３０からＤＲＡＭ２０までのクロック信号（ＣＬＫｄ）の配線長、
・ＰＬＬ３０からレジスタ４０までのクロック信号（ＣＬＫｒ）の配線長、
・ＰＬＬ３０のフィードバック出力（Fbout）からフィードバック入力（Fbin）までのフィードバックループの各配線長、
を揃えれば良いので、設計的にも容易であった。
【００１６】
【発明が解決しようとする課題】
しかしながら、図１３及び図１４等を参照して説明した従来のＤＤＲ−Ｉメモリシステムは、下記記載の問題点を有している。
【００１７】
すなわち、クロック信号の動作周波数が上がってくると、クロック周期に対して、遅延時間ｔｐｄｆ（ｔｐｄｆは、上記したように、レジスタ４０にクロック信号（ＣＬＫｒ）が入ってからレジスタ４０がＣＡ信号を出すまでの遅延時間にレジスタ４０からＤＲＡＭ２０までのＣＡ信号のフライトタイムを加算した時間、図１４参照）の値が無視できない値となり、ＤＲＡＭ２０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンがなくなり、正常に動作しなくなる、ということである。
【００１８】
この問題を詳細に説明するために、図１５に、図１３に示した従来のＤＤＲ−Ｉメモリシステムにおいて、266MHzCLK時と200MHzCLK時における、タイミングバジェット（Timingbudget）の一例を示す。
【００１９】
図１５に示すように、266MHzCLK時のタイミングバジェットは１クロックサイクル（ｔCK）＝３７５０ｐｓ（ピコ秒）よりも小、200MHzCLK時のタイミングバジェットは、１クロックサイクル（ｔCK）＝５０００ｐｓより小である。
【００２０】
図１５において、
tJ,CLKpは、図１３のＰＬＬ３０に入力されるクロック信号（CLK）のジッタである。
tSkew,CLKdは、図１３のモジュール１０上のクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）のスキューである。
tpdf,maxは、図１３のレジスタ４０にクロック信号（ＣＬＫｒ）が入ってからレジスタ４０がＣＡ信号を出すまでの遅延時間ｔｐｄにレジスタ４０からＤＲＡＭ２０までのＣＡ信号のフライトタイム（Flighttime）を加算した時間の最大値である。
tTGは、テスター（図示されない）のガードバンドである。
TFLは、図１３のレジスタ４０用のクロック信号（ＣＬＫｒ）とＤＲＡＭ２０用のクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）の差である。
Δt,PLLは、図１３のＰＬＬ３０の位相誤差、ピン間スキュー（pin-to-pin skew）やジッタ（jitter）の仕様値である。
ｔSは、図１３のＤＲＡＭ２０のセットアップ時間の仕様値である。
【００２１】
クロックの１周期ｔＣＫから、tpdfの最大値であるtpdf,max、ｔS、Δt,PLL、tSkew,CLKd、tJ,CLKp、tFL、tTGを差し引いた残りの時間が、ＤＲＡＭ２０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間(Setup Time)のマージンｔＭになる（次式（１）参照）。
【００２２】
ｔM＝ｔCK − ( tpdf,max + ｔS + Δt,PLL + tSkew,CLKd + tJ,CLKp + ｔFL + tTG )    …(1)
【００２３】
我々が検討した各項目の値を代入して、セットアップ時間のマージンtＭを計算すると、クロック周波数が200MHzの場合（図１５の200MHzCLK参照）には、
ｔM=4155-tpdf,max    （ただし、単位はｐｓ）    …(2)
となり、
クロック周波数が266MHzの場合（266MHzCLK）には、
tM=2905-tpdf,max    （ただし、単位はｐｓ）    …(3)
となる。
【００２４】
つまり、200MHzCLK時には、tpdf,maxを4155ps（約４．１ｎｓ）以下にできれば、ＤＲＡＭ２０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のプラスマージンを得ることができる。
【００２５】
これに対して、266MHzCLK時には、tpdf,maxを2905ps（約２．９ｎｓ）以下にしなければ、セットアップ時間のプラスマージンを得ることができない。
【００２６】
そこで、図１３のメモリシステムについて、tpdf,maxの値を伝送回路シミュレーションにて解析した結果、信号間のクロストークの影響等を考慮すると、tpdf,maxの値を2905ps以下にすることは、ほぼ絶望であることが分かった。
【００２７】
即ち、本発明者らは、従来のＤＤＲ−Ｉメモリシステムにおいては、例えば266MHzCLK動作が不可能であることを見出した。
【００２８】
したがって、本発明は、上記従来のシステムが有する課題に鑑みてなされたものであって、その主たる目的は、クロック動作周波数として、例えば200MHzの時のみならず、従来のシステムでは動作不能とされた266MHzで駆動する場合にも、動作可能なメモリシステム及びメモリモジュール及びレジスタを提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために本発明に係るシステムは、チップセットと、位相同期ループ回路、レジスタ、メモリデバイスを有するモジュールと、を備えたメモリシステムにおいて、前記チップセットは、第１のクロック信号（ＣＬＫ）と前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記モジュールに供給し、前記位相同期ループ回路は、前記チップセットからの前記第１のクロックを入力し、少なくとも前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、前記レジスタは、前記位相同期ループ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットより出力されるＣＡ信号をラッチし、前記メモリデバイスへ供給するＣＡ信号として出力し、前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力されるＣＡ信号をラッチし、前記位相同期ループ回路と前記メモリデバイスと前記レジスタのそれぞれのクロック入力部に入力されるクロック信号のタイミングが合わせられており、前記レジスタは、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）から生成される内部クロック信号(intCLK)に基づき、前記ＣＡ信号の出力タイミングを決めるフリップフロップと、前記フリップフロップに供給される前記内部クロック信号(intCLK)のタイミングを、前記第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタイミングより、前記内部クロック信号（intCLK）が前記フリップフロップに入力されてから前記レジスタがＣＡ信号を出力するまでの遅れ時間と、前記レジスタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバイスに到着するまでの遅れ時間との和だけ前倒し、前記メモリデバイスでの前記第２のクロックに対するＣＡ信号のセットアップ時間のマージンとホールド時間のマージンが等しくなるように、前記レジスタからのＣＡ信号の出力タイミングを制御するタイミング制御手段を備えている。
【００３０】
本発明において、前記レジスタが、前記タイミング制御手段として、同期遅延ループ回路（ＤＬＬ）と、第１のレプリカをレジスタ内に有し、前記レジスタ外部には第２のレプリカが設けられ、前記第１のレプリカと前記第２のレプリカは前記同期遅延ループ回路（ＤＬＬ）の帰還路を形成しており、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）は、前記同期遅延ループ回路の第１の入力端子に供給され、前記帰還路からの信号が、前記同期遅延ループ回路の第２の入力端子に入力され、前記同期遅延ループ回路において前記第１、第２の入力端子に入力された信号の位相が合うように遅延の制御が行われ、前記同期遅延ループ回路の出力が、前記内部クロック信号(intCLK)として、前記フリップフロップに供給される。
【００３１】
本発明の別のアスペクトに係るモジュールは、位相同期ループ回路、レジスタ、メモリデバイスを有するモジュール（メモリモジュール）であって、モジュール外部のチップセットから供給される第１のクロック信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信号」という）とを入力し、前記位相同期ループ回路は、前記第１のクロックを入力し、少なくとも前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、前記レジスタは、前記位相同期ループ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットから供給される前記ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣＡ信号として出力し、前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタから出力されるＣＡ信号をラッチし、前記位相同期ループ回路と前記メモリデバイスと前記レジスタのそれぞれのクロック入力部に入力されるクロック信号のタイミングが合わせられており、前記レジスタは、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）から生成される内部クロック信号(intCLK)に基づき、前記ＣＡ信号の出力タイミングを決めるフリップフロップと、
前記フリップフロップに供給される前記内部クロック信号(intCLK)のタイミングを、前記第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタイミングより、前記内部クロック信号（intCLK）が前記フリップフロップに入力されてから前記レジスタがＣＡ信号を出力するまでの遅れ時間と、前記レジスタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバイスに到着するまでの遅れ時間との和だけ前倒し、前記メモリデバイスでの前記第２のクロックに対するＣＡ信号のセットアップ時間のマージンとホールド時間のマージンが等しくなるように、前記レジスタからのＣＡ信号の出力タイミングを制御するタイミング制御手段を備えている。
【００３２】
本発明の別のアスペクトに係るレジスタは、位相同期ループ回路、メモリデバイスとともにモジュールに搭載されるレジスタであって、モジュール外部のチップセットから供給される第１のクロック信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信号」という）とが前記モジュールに入力され、前記位相同期ループ回路は、前記第１のクロックを入力し、少なくとも前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタから出力されるＣＡ信号をラッチし、前記位相同期ループ回路又は前記チップセットから出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットから供給される前記ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣＡ信号として出力するレジスタにおいて、前記レジスタのクロック入力部に入力される第３のクロック信号は、前記位相同期ループ回路と前記メモリデバイスのそれぞれのクロック入力部に入力されるクロック信号とタイミングが合わせられており、前記第３のクロック信号（ＣＬＫｒ）から生成される内部クロック信号(intCLK)に基づき、前記ＣＡ信号の出力タイミングを決めるフリップフロップと、前記フリップフロップに供給される前記内部クロック信号(intCLK)のタイミングを、前記第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタイミングより、前記内部クロック信号（intCLK）が前記フリップフロップに入力されてから前記レジスタがＣＡ信号を出力するまでの遅れ時間と、前記レジスタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバイスに到着するまでの遅れ時間との和だけ前倒し、前記メモリデバイスでの前記第２のクロックに対するＣＡ信号のセットアップ時間のマージンとホールド時間のマージンが等しくなるように、前記レジスタからのＣＡ信号の出力タイミングを制御するタイミング制御手段を備えている。以下の説明からも明らかとされるように、上記目的は、特許請求の範囲の各請求項の発明によっても達成される。
【００３３】
【発明の実施の形態】
本発明の実施の形態について説明する。以下では、まず、本発明の好適な実施の形態とその動作原理を説明し、つづいて本発明の実施例を説明する。本発明においては、チップセット（図１の５）と、位相同期ループ回路（ＰＬＬ）(図１の３)、レジスタ（図１の４）、複数のメモリデバイス（図１のＤＲＡＭ２−１〜２−ｎ）を有するメモリモジュール（単に「モジュール」という）とを備え、チップセット（５）はクロック信号（ＣＬＫ）とメモリデバイス（２）へのコマンド／アドレス信号（「ＣＡ信号」という）をモジュール（１）に供給し、ＰＬＬ（３）は、チップセット（５）からのクロック信号（ＣＬＫ）を入力し、メモリデバイス（２）へ供給されるクロック信号（ＣＬＫｄ）を出力し、レジスタ（４）は、ＰＬＬ３から出力されるクロック信号（ＣＬＫｒ）を入力し該クロック信号（ＣＬＫｒ）に基づき、チップセット（５）から出力されるＣＡ信号をラッチし、メモリデバイス（２）へ供給するＣＡ信号として出力し、メモリデバイス（２）は、クロック信号（ＣＬＫｄ）を入力し該クロック信号（ＣＬＫｄ）に基づき、レジスタ（４）からのＣＡ信号をラッチするメモリ・コマンド／アドレス（ＣＡ）システム（単に「メモリシステム」という）において、モジュール（１）上にＰＬＬ（３）、レジスタ（４）、メモリデバイス（２）の入力部におけるクロックのタイミングを一様に揃えておく。レジスタ（４）に、遅延同期ループ(Delay  Locked  Loop)回路（「ＤＬＬ」という）を有し、レジスタ（４）からメモリデバイス（２）に出力されるＣＡ信号の出力タイミングを制御し、メモリデバイス（２）における、アディショナル・レイテンシー（Additional  latency）＝1.5あるいは2.0のクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしている（図３、図８参照）。このため、クロック周波数266MHzでの動作も可能である。
【００３４】
ここで、"アディショナル・レイテンシー（Additional  latency）=2.0"とは、ＣＡ信号をレジスタ（４）に取り込むクロック信号（図３のＣＬＫr＠Ｒｅｇ．）の遷移タイミングから、レジスタ（４）からのＣＡ信号をＤＲＡＭ（２）に取り込むクロック信号（図３のＣＬＫｄ＠ＤＲＡＭ）の遷移タイミングまでが、２クロックサイクル（＝２×ｔＣＫ）分あることをいう（図３のタイミングｔ０〜ｔ２の期間参照）。
【００３５】
図１３に示した従来のシステムのアディショナル・レイテンシーは、1.0狙いであるが、前述したように、この場合、ＤＲＡＭ２０において、セットアップ時間（Setup  Time）のマージン（Setup  margin）がとれなくなる。すなわち、図１３に示した従来のシステムにおいて、アディショナル・レイテンシー＝１．０は、図１４のタイミングｔ０〜ｔ１の１クロックサイクルに対応しており、従来のシステムの問題点として説明したように、例えばクロック周波数266MHz動作時、tpdf,maxの値から、ＤＲＡＭでのＣＡ信号のクロック信号（ＣＬＫｄ）に対する十分なセットアップ時間はとれない。
【００３６】
かと言って、アディショナル・レイテンシーを1.5にすると、図１４からも分かるように、今度は、ＤＲＡＭでのＣＡ信号のクロック信号（ＣＬＫｄ）に対するホールド時間のマージンがとれなくなる。すなわち、従来のシステムにおいて、アディショナル・レイテンシーが1.5の場合、図１４のＣＬＫr＠Ｒｅｇ．の立ち上がり遷移タイミング（ｔ０）からＣＬＫｄ＠ＤＲＡＭの立ち上がり遷移までが、１．５×１クロックサイクル（ｔＣＫ）となり、クロック（ＣＬＫｄ）の立ち上がりのタイミングからＣＡ信号がＤＲＡＭでとり込まれるためにその値を保持しておく時間であるホールド時間が確保できなくなる。
【００３７】
また、クロック動作周波数として例えば266MHzと200MHzの両方で使用される場合には、本発明では、タイミングバジェット（Timingbudget）表を考慮し、レジスタ（４）からのＣＡ信号の出力タイミングを決めるＤＬＬの出力である内部ＣＬＫ（intCLK）が入力される、フリップフロップに入力されるＣＡ信号のタイミングを、遅らせる制御をするか、あるいは、レジスタ（４）内に設けたレプリカ（replica1）と、該レプリカに対応している出力部を使用周波数で切り換え制御をするようにしているので、１種類のモジュール、レジスタを準備するだけで、両方の周波数に対応できる。
【００３８】
本発明において、入力されるクロック信号から内部クロック信号（ｉｎｔＣＬＫ）を生成し、前記内部クロック信号にしたがって前記ＣＡ信号を取り込み、前記メモリデバイスに対するＣＡ信号を生成して出力するレジスタ（４）は、チップセットから供給されるＣＡ信号を入力端子より入力する第１の入力バッファ（図２の４−１）と、前記クロック信号を入力端子より入力する第２の入力バッファ（図２の４−７）と、前記第１の入力バッファの出力端子にデータ入力端子が接続され、前記第２の入力バッファの出力端子にクロック信号端子が接続され、前記クロック信号端子に入力されるクロック信号の遷移に基づき、前記データ入力端子に入力される信号をサンプルしてデータ出力端子より出力する第１のフリップフロップ（図２の４−３）と、前記第２の入力バッファから出力されるクロック信号を第１の入力端子に入力する同期遅延ループ回路（図２の４−５）と、前記第１のフリップフロップのデータ出力端子にデータ入力端子が接続され、前記同期遅延ループ回路の出力端子にクロック信号端子が接続され、前記同期遅延ループ回路の出力端子より前記クロック信号端子に入力される内部クロック信号の遷移に基づき、前記データ入力端子に入力される信号をサンプルしてデータ出力端子より出力する第２のフリップフロップ（図２の４−４）と、前記第２のフリップフロップのデータ出力端子に入力端子が接続され、出力端子から、レジスタ外部のメモリデバイス向けにＣＡ信号を出力する第１の出力バッファ（図２の４−２）と、前記同期遅延ループ回路の出力端子に入力端子が接続され、前記入力端子に入力された信号を、前記第２のフリップフロップの遅延時間と前記出力バッファの遅延時間の和分、遅延させて出力端子から出力する第１のレプリカ（図２の４−６）を備えており、前記第１のレプリカから出力された信号は、レジスタ外部に設けられた第２のレプリカ（図２の４−９）に入力され、前記ＣＡ信号が前記出力バッファの出力端子から出力され前記メモリデバイスに到達するまでのフライトタイム分、遅延され、前記第２のレプリカから出力されるクロック信号を、入力端子から入力する第３の入力バッファ（図２の４−８）を備え、前記第３の入力バッファの出力端子が前記同期遅延ループ回路（４−５）の第２の入力端子に接続されており、前記同期遅延ループ回路において前記第１、第２の入力端子に入力された信号の位相が合うように遅延の制御が行われる。
【００３９】
あるいは、本発明の実施の形態においては、レジスタは、前記チップセットから供給されるＣＡ信号を入力端子より入力する第１の入力バッファ（図７の４−１）と、前記チップセットから供給されるクロック信号を入力端子より入力する第２の入力バッファ（図７の４−８）と、前記第２の入力バッファから出力されるクロック信号を第１の入力端子に入力する同期遅延ループ回路（図７の４−５）と、前記同期遅延ループ回路の出力端子にクロック信号端子が接続され、前記第１の入力バッファの出力端子にデータ入力端子が接続され、前記同期遅延ループ回路の出力端子より前記クロック信号端子に入力される内部クロック信号の遷移に基づき、前記データ入力端子に入力される信号をサンプルしてデータ出力端子から出力するフリップフロップ（図７の４−４）と、前記フリップフロップのデータ出力端子に入力端子が接続され、出力端子からレジスタ外部のメモリデバイス向けにＣＡ信号を出力する第１の出力バッファ（図７の４−２）と、前記同期遅延ループ回路の出力端子に入力端子が接続され、前記入力端子に入力されたクロック信号を、前記フリップフロップの遅延時間と前記出力バッファの遅延時間の和分、遅延させて出力端子から出力する第１のレプリカ（図７の４−６）を備え、前記第１のレプリカから出力された信号は、レジスタ外部に設けられた第２のレプリカ（図７の４−９）に入力され、前記第２のレプリカで、前記ＣＡ信号が前記出力バッファの出力端子から出力され前記メモリデバイスに到達するまでのフライトタイム分、遅延され、前記第２のレプリカから出力されるクロック信号を入力端子から入力する第３の入力バッファ（図７の４−８）を備え、前記第３の入力バッファの出力端子が前記同期遅延ループ回路の第２の入力端子に接続されており、前記同期遅延ループ回路（４−５）において前記第１、第２の入力端子に入力された信号の位相が合うように遅延の制御が行われる。
【００４０】
本発明の実施の形態においては、前記同期遅延ループ回路から出力されるクロック信号を入力し前記メモリデバイスへのクロック信号を生成する回路（図１２の４−１０）と、前記生成されたクロックを出力端子より出力する第２の出力バッファ（図１２の４−１１）とを備えた構成としてもよい。
【００４１】
本発明の実施の形態においては、前記第１のフリップフロップ（図２の４−３）のデータ出力端子と前記第２のフリップフロップ（図２の４−４）のデータ入力端子との間に、互いに異なる遅延時間が選択自在とされるインバータ列等よりなる遅延回路を備え、複数のクロック動作周波数のうち使用されるクロック動作周波数に対して、前記遅延回路において、前記クロック動作周波数に対応した１つの遅延時間が選択される構成としてもよい。
【００４２】
本発明の実施の形態においては、前記第２のフリップフロップ（図２の４−４）のデータ出力端子と前記出力バッファ（図２の４−２）の入力端子の間に、互いに異なる遅延時間が選択自在とされる遅延回路を備え、複数のクロック動作周波数のうち使用されるクロック動作周波数に対して、前記遅延回路において、前記クロック動作周波数に対応した１つの遅延時間が選択される、構成としてもよい。
【００４３】
本発明の実施の形態においては、ＣＡ信号を出力する前記第１の出力バッファ（図２、図７の４−２）の遅延時間が可変自在とされ、複数のクロック動作周波数のうち使用されるクロック動作周波数に対して、前記第１の出力バッファにおいて、前記クロック動作周波数に対応した１つの遅延時間が選択される構成としてもよい。
【００４４】
本発明の実施の形態においては、前記第１のレプリカの遅延時間が切替自在とされ、前記第１のレプリカの遅延時間は、前記第１の出力バッファの遅延時間に応じて切替設定される構成としてもよい。
【００４５】
本発明の実施の形態においては、前記第１のレプリカ（図２、図７の４−６）及び／又は前記第２のレプリカ（図２、図４の４−９）の遅延時間が可変自在とされ、複数のクロック動作周波数のうち使用されるクロック動作周波数に対して、前記第１のレプリカ及び／又は前記第２のレプリカにおいて、前記クロック動作周波数に対応した１つの遅延時間が選択される構成としてもよい。
【００４６】
【実施例】
本発明についてさらに詳細に説明すべく、本発明の実施例を図面を参照して以下に説明する。図１は、本発明の第１の実施例をなすメモリシステムの構成を示す図である。図１を参照すると、このメモリシステムは、図１３のシステムと同様、ＤＤＲ−ＩのＣＡシステムよりなり、チップセット５と、１枚以上のメモリモジュール（単に「モジュール」という）１と、モジュール１に設けられた少なくとも１つのＰＬＬ（位相同期ループ回路）３と、少なくとも１つのコマンド／アドレス（ＣＡ）レジスタ（単に「レジスタ」という）４と、複数個のＤＲＡＭ２−１〜２−ｎ（ただし、ｎは２以上の整数）を有する。このメモリシステムは、チップセット５から出力されるクロック信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信号」という）を受けて動作する。なお、図１には、簡単のため、１枚のモジュール構成のみが示されている。
【００４７】
本発明の第１の実施例のメモリシステムの動作について説明する。ＰＬＬ３は、チップセット５からのクロック信号（CLK）を入力し、ＤＲＡＭ２−１〜２−ｎに供給するクロック信号（ＣＬＫｄ）と、レジスタ４に供給するクロック信号（ＣＬＫｒ）を出力する。
【００４８】
レジスタ４は、ＰＬＬ３が出力するクロック信号（ＣＬＫｒ）を用いて、チップセット５からＣＡバスに出力したコマンド／アドレス信号（「ＣＡ信号」という）を受け取ってラッチし、ラッチしたＣＡ信号を、再度、タイミング制御した内部ＣＬＫ(intCLK)でラッチして、内部ＣＡバスを介して、ＤＲＡＭ２−１〜２ｎへ出力する。あるいは、レジスタ４では、ＰＬＬ３が出力するクロック信号（ＣＬＫｒ）を基に、タイミング制御した内部クロック信号（intCLK)を用いて、チップセット５が出力するＣＡ信号をラッチし、ラッチしたＣＡ信号をＤＲＡＭ２−１〜２ｎへ出力する。
【００４９】
ＤＲＡＭ２−１〜２−ｎにおいては、ＰＬＬ３が出力するクロック信号（ＣＬＫｄ）で、レジスタ４が出力したＣＡ信号をラッチして、ＤＲＡＭ２−１〜２０ｎに取り込む。
【００５０】
レジスタ４の外付けの第２のディレイ・レプリカ（単に「第２のレプリカ」という）（Replica2）は、レジスタ４の内部クロック信号（intCLK)のタイミング制御のために設けられており、レプリカ（Replica2）のフライトタイム（Flighttime）は、レジスタ４の出力から、ＤＲＡＭ２−１〜２−ｎの入力までのＣＡ信号のフライトタイム（Flighttime）と等しくなるようにしている。
【００５１】
各点でのクロックのタイミングは、ＰＬＬ３とレジスタ４とＤＲＡＭ２−１〜２−ｎとの各入力部で同じ位相になるように、
・ＰＬＬ３からＤＲＡＭ２−１〜２−ｎまでのクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）と、
・ＰＬＬ３からＤＲＡＭ２−１〜２−ｎまでのクロック信号（ＣＬＫｒ）のフライトタイム（Flighttime）と、
・ＰＬＬ３のフィードバック出力（Fbout）からフィードバック入力（Fbin）までのフィードバックタイム（Feedbacktime）
を等しくしている。すなわち、タイミング的に等長としている。
【００５２】
なお、図１に示すシステムでは、レジスタ４へ入力されるクロック信号（ＣＬＫｒ）は、ＰＬＬ３から供給されているが、上述したように、ＰＬＬ３の入力部とレジスタ４の入力部のクロックのタイミングは同じに設定されるため、レジスタ４へのクロックはチップセット５から、直接供給する構成としてもよい。
【００５３】
また、チップセット５からＰＬＬ３までのクロック信号（CＬＫ）のフライトタイム（Flighttime）と、チップセット５からレジスタ４までのＣＡ信号のフライトタイム（Flighttime）とを合わせている。以下、図１に示した実施例のメモリシステムについてさらに説明する。
【００５４】
図２は、図１のレジスタ４の構成の一例（レジスタ４−Ａ）を示す図である。図２を参照すると、このレジスタ４−Ａは、入力バッファ４−１と、出力バッファ４−２と、ＣＡ信号をクロック信号（ＣＬＫｒ）でレジスタ４内に取り込む第１にフリップフロップ４−３（ＦＦ１）と、取り込まれたＣＡ信号をタイミング制御された内部クロック号（intCLK）でラッチして出力する第２のフリップフロップ４−４（ＦＦ２）と、内部クロック信号（intCLK）を生成するＤＬＬ（同期遅延ループ回路）４−５と、内部クロック信号（intCLK）の遷移タイミングを、クロック信号（ＣＬＫｒ）より前倒しするための第１のディレイ・レプリカ（単に「第１のレプリカ」という）４−６（Replica1）と、レジスタ４−Ａに外付けされる第２のディレイ・レプリカ（単に「第２のレプリカ」という）４−９（Replica2）を備えて構成されている。
【００５５】
クロック信号（ＣＬＫｒ）を入力するバッファ４−４の出力端子が、第１のフリップフロップ４−３のクロック入力端子（図２の"＞"で示す）に接続され、第１のフリップフロップ４−３のデータ入力端子Ｄには入力バッファ４−１の出力端子が接続されており、ＤＬＬ４−５の出力であるタイミング制御された内部クロック信号（intCLK）が、第２のフリップフロップ４−４のクロック入力端子（"＞"で示す）に供給され、第２のフリップフロップ４−４のデータ入力端子Ｄは第１のフリップフロップ４−３のデータ出力端子Ｑに接続されている。なお、第２のレプリカ（Replica2）４−９は外部レプリカであり、第１のレプリカ４−６の出力を受け、出力は入力バッファ４−９に入力され、ＤＬＬ４−５に供給される。レジスタ４を出たＣＡ信号が、ＤＲＡＭ２に到着するまでのフライトタイム（Flighttime）に合わせている。
【００５６】
なお、図２には、レジスタ４−Ａに入力され、レジスタ４−Ａから出力されるＣＡ信号として、簡単のため、ＣＡｉｎ−ｊ、ＣＡｏｕｔ−ｊの１本が記載されているが、複数本を備えた構成としてもよい。この場合、入力バッファ４−１、フリップフロップ４−３、４−４、出力バッファ４−２の経路は複数本並設されることになる。
【００５７】
またＤＬＬ４−５は、第１の入力端子からの入力信号（図３では入力バッファ４−７の出力）が可変遅延回路（図示されない）に入力され、帰還入力端子をなす第２の入力端子より入力される第２の入力信号（図３では入力バッファ４−８の出力）と第１の入力信号の位相を比較する位相比較器（図示されない）を備え、位相比較結果（遅れ、進み）に基づき、可変遅延回路の遅延時間を可変に制御する公知の回路構成が用いられる。クロック（ＣＬＫｒ）は差動モードで伝送してもよく、この場合、入力バッファ４−７は相補のクロック（ＣＬＫｒ）信号を差動入力する差動入力段を備えたレシーバよりなる。また、入力バッファ４−１、４−８は、基準電圧と入力信号を差動入力する差動入力段を備えたレシーバで構成してもよい。
【００５８】
また、第１のレプリカ（Replica1）４−６は、内部クロック信号（intCLK）が第２のフリップフロップ４−４のクロック入力端子に入ってから、ＣＡ信号がレジスタ４の出力ピン（出力バッファ４−２の出力端子が接続される出力ピン）に現れるまでの遅延時間に合わせている。
【００５９】
図３は、図１にシステムのレジスタ４として、図２のレジスタ４−Ａを用いた場合の266MHzCLK（クロックＣＬＫの周波数が266MHz）における動作の一例を示すタイミングチャートである。
【００６０】
図３に示すように、ＰＬＬ３とＤＲＡＭ２とレジスタ４の各入力部でクロック、すなわち、
・ＰＬＬ３へのクロック入力（ＣＬＫｉｎ＠ＰＬＬ）、
・ＰＬＬ３のフィードバック入力（ＦＢｉｎ＠ＰＬＬ）、
・レジスタ４へのクロック入力（ＣＬＫｒ＠Ｒｅｇ．）、
・ＤＲＡＭ２へのクロック入力（ＣＬＫｄ＠ＤＲＡＭ）
がともに同じ位相になっており、それぞれクロックの立上がりエッジは、レジスタ４の入力部でのＣＡ信号（ＣＡｉｎ＠Ｒｅｇ．）の真中に位置している（図３のタイミングｔ０参照）。
【００６１】
第１のフリップフロップ４−３は、入力されたクロック信号（ＣＬＫｒ）の立ち上がりで、ＣＡ信号をラッチする。すなわち、第１のフリップフロップ４−３は、クロック信号（ＣＬＫｒ）を受け取る入力バッファ４−７から出力されるクロック（ＣＬＫｉｎｔ）の立ち上がり遷移で、入力バッファ４−１から出力されるデータ入力端子Ｄに供給されるＣＡ信号をサンプルしてデータ出力端子Ｑに出力する。
【００６２】
レジスタ４にクロック信号（ＣＬＫｒ）が入力されてから（図３のＣＬＫｒ＠Ｒｅｇ．の立ち上がりのタイミングから）、遅延（CA delay A）かかって、ＣＡ信号が、第２のフリップフロップ４−４に到着する。この遅延（CA delay A）は、ＣＡ信号（ＣＡｉｎ＠Ｒｅｇ．）のクロック信号（ＣＬＫｒ）によるレジスタ４−Ａへの取り込みから、第２のフリップフロップ４−４で取り込まれるまでの遅延である。この遅延時間（CA  delay  A）の値は、レジスタ４の製造ばらつきや使用環境状況等によってばらつくが、図３には、その標準値が図示されている。
【００６３】
第２のフリップフロップ４−４では、そのデータ入力端子に入力されるＣＡ信号（ＣＡ＠ＦＦ２参照）を、レジスタ４の入力部のクロック信号（ＣＬＫｒ）より、ＤＬＬ４−５によって、第１のレプリカ（Replica1）４−６と第２のレプリカ（Replica2）４−９の遅延時間分、前倒しした、内部クロック信号（intCLK）の立ちあがりエッジでラッチする。
【００６４】
第１のレプリカ（Replica1）４−６は、フリップフロップ４−４と出力バッファ４−２の遅延時間のディレイレプリカであり、第２のレプリカ（Replica2）４−９は、レジスタ４の出力から、ＤＲＡＭ２の入力までのＣＡ信号のフライトタイム（Flighttime）のディレイレプリカである。
【００６５】
従って、第２のフリップフロップ４−４において、内部クロック信号（intCLK）の立ち上がりでラッチされたＣＡ信号（図３のタイミングｔ１のＣＡ＠ＦＦ２）は、ＤＲＡＭ２の入力部において、その真中のタイミングに、ＤＲＡＭ用のクロック信号（ＣＬＫｄ）の立上がりが来るように、ＤＲＡＭ２に到着する（図３のＣＡ＠ＤＲＡＭ参照）。
【００６６】
実際には、レジスタ４のＣＡ信号の出力バラツキ等で、ＤＲＡＭ２に到着するＣＡ信号は、図３の状態に対して、速くなったり、遅くなったりするが、標準値（ＣＡ＠ＤＲＡＭ，ａｖｅｒａｇｅ）では、図３に示したようなタイミング位置になる。
【００６７】
つまり、ＤＲＡＭ２において、ＣＡ信号の真中のタイミングでクロック信号（ＣＬＫｄ）が立ち上がっており、このため、ＤＲＡＭ２において、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンが等しくなっている。
【００６８】
なお、ＣＡ信号をレジスタ４に取り込むクロック信号（ＣＬＫｒ）の立ち上がりのタイミング（図３のｔ０）から、そのＣＡ信号をＤＲＡＭ２に取り込むクロック信号（ＣＬＫｄ）の立ち上がりのタイミング（図３のｔ２）までが、２クロックサイクル分ある。従って、アディショナル・レイテンシー（Additionallatency）=2.0である。もちろん、動作周波数と、CA信号のフライトタイム（Flighttime）、レジスタ４出力部の遅延時間等の関係によって、アディショナル・レイテンシを2.5、3.0と大きくしていくことも可能である。
【００６９】
次に、本実施例のタイミングバジェット（Timingbudget）について説明する。図４に、266MHzCLK時と200MHzCLK時における、本実施例のＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号（ＣＡ＠ＤＲＡＭ）のセットアップ、ホールド時間のタイミングバジェット（Timingbudget）を示す。タイミングバジェットは、266MHzCLK時と200MHzCLK時の半周期である１８７５、２５００ｐｓである。
【００７０】
図４において、tJ,CLKpは、図１のＰＬＬ３に入力されるクロック信号（CLK）のジッタである。
tSkew,CLKdは、モジュール１上のクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）のスキューである。
tDuty,CLKは、図１のＰＬＬ３に入力されるクロック信号（CLK）のデューティサイクルエラーである。
ｔＱＲは、図１のレジスタ４のアクセスタイムの変動である。
tSkew,ＰＤは、図１の第２のレプリカ（Replica2）とCAのフライトタイム（flighttime）誤差である。
ΔtPDは、図１のＤＲＡＭ２入力におけるＣＡ信号のスキューである。
Δt,PLLは、図１のＰＬＬ３の位相誤差、ピン間スキュー（pin-to-pin  Skew）、ジッタ（jitter）の仕様値である。
ｔFLは、クロック信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）の差である。
ｔS／ｔＨは、ＤＲＡＭ２のセットアップ、ホールド時間の仕様値である。
【００７１】
266MHzCLK時には、半周期（ｔＣＫ／２）の1875psから、
tQR（レジスタ４のCAアクセス時間変動）、
tS／tH（ＤＲＡＭ２のセットアップ時間／ホールド時間仕様値）、
Δt,PLL（ＰＬＬ３のピン間スキューやジッタ）、
tSkew，CLKd（モジュール上のクロック信号（ＣＬＫｄ）のフライトタイムやスキュー）、
tJ,CLKp（ＰＬＬ３に入力されるクロック信号（CLK）のジッタ）、
tDuty,CLK（クロック信号（CLK）のデューティサイクルエラー）、
tFL（クロック信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のフライトタイム（差）、
ΔtPD（ＤＲＡＭ２入力におけるＣＡ信号のスキュー）、
tSkew,PD（第２のレプリカ（Replica2）とCA信号のフライトタイム誤差
を差し引いた残りの時間が、ＤＲＡＭ２における、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンtM（次式（４）参照）になる。
【００７２】
ｔＭ＝ｔCK/2 −（tQR + tS／tH + Δt,PLL + tSkew，CLKd + tJ,CLKp + tDuty,CLK + tFL + ΔtPD + tSkew,PD ）    …(4)
【００７３】
200MHzCLK時も、基本的に同じである。半周期分の値の増加分(625ps)、マージンが増加する。
【００７４】
我々が検討した各項目の値を代入して、マージンtMを計算すると、266MHz時には、セットアップ時間、ホールド時間ともに、162psとなる。
【００７５】
200MHzCLK時には、セットアップ時間、ホールド時間ともに、tM=787psとなる。
【００７６】
つまり、動作周波数が変わっても、その周波数において、常に、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対する、CA信号のセットアップ時間と、ホールド時間のマージンは等しくなり、最大値を得ることができる。
【００７７】
図５に、266MHzCLK時と200MHzCLK時における、本実施例のレジスタ４−Ａの第１のフリップフロップ４−３（ＦＦ１）における、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間、ホールド時間のタイミングバジェット（Timingbudget）を示す。
【００７８】
266MHzCLK時には、半周期の1875psから、
チップセット５から出力されるCAのスキューであるtQ,CS、
レジスタ４−Ａ中の第１のフリップフロップ４−３（FF1）の真性のセットアップ、ホールド時間tS/tH,FF1、
ＰＬＬ３に入力されるクロック信号（CLK）のジッタであるtJ,CLKp、
ＰＬＬ３の位相誤差やピン間スキューやジッタの仕様値であるΔt,PLL、
フィードバックタイム（Feedbacktime）とクロック信号（ＣＬＫｒ）のフライトタイム（flighttime）誤差のtFBFL、
チップセット５からレジスタ４−Ａまで来るＣＡ信号のスキューであるtCE,MB、
CA信号用の入力バッファ４−１とクロック信号（ＣＬＫｒ）用の入力バッファ４−８の遅延時間差ΔtRCV、
入力バッファ４−８の出力である内部クロック信号（CLKint）の分配誤差tSkew、CLKint
を差し引いた残りの時間が、レジスタ４−Ａ中の第１のフリップフロップ４−３における、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間、ホールド時間のマージンtM（次式（５）参照）になる。
【００７９】
ｔＭ＝ｔCK/2 −（tQ,CS、+ tS/tH,FF1 + tJ,CLKp + Δt,PLL + tFBFL + tCE,MB + ΔtRCV + tSkew,CLKint ）     …(5)
【００８０】
200MHzCLK時も、基本的に同じである。半周期分の値の増加分(625ps)、マージンが増加する。
【００８１】
我々が検討した各項目の値を代入して、マージンtMを計算すると、266MHz時には、セットアップ時間、ホールド時間のマージンは、900psとなる。200MHzCLK時は、tM=1525psとなる。
【００８２】
図６に、266MHzCLK時と200MHzCLK時における、本実施例のレジスタ４−Ａ中の第２のフリップフロップ４−４におけるクロック（intCLK）（ＤＬＬ４−５の出力）に対するＣＡ信号のセットアップ時間とホールド時間のタイミングバジェット（Timingbudget）を示す。
【００８３】
266MHzCLK時のセットアップに関しては、1.5周期の5625psから、
ＰＬＬ３に入力されるクロック信号（CLK）のジッタであるtJ,CLKp、
クロック信号（CLK）のデューティサイクルエラーであるDuty,CLK、
ＰＬＬ３のサイクル、半サイクルジッタの仕様値であるΔt,PLL、
クロック信号（ＣＬＫｒ）用入力バッファ４−７の遅延時間と、フリップフロップ４−３（FF1）の遅れ時間の最大値であるCA delayA max、
第１のレプリカ（Replica1）と第２のレプリカ（Replica2）の遅延時間の最大値であるtReplica1,2max、及び、
第２のフリップフロップ４−４のセットアップ時間t setup（このセットアップ時間は、第２のフリップフロップ４−４(FF2)の真性のセットアップ時間＋ＤＬＬ４−５に接続される入力バッファの遅延時間差＋ＤＬＬ４−５のジッタ＋内部クロック信号（intCLK）の分配誤差である）を差し引いた残りの時間が、レジスタ４−Ａ中のフリップフロップ４−４における、内部クロック信号（intCLK）に対するＣＡ信号のセットアップ時間のマージンtMになる。
【００８４】
ｔＭ＝1.5CK −（tJ,CLKp + Duty,CLK +  Δt,PL +   CadelayAmax + tReplica1,2max +tst）    …(6)
【００８５】
266MHzCLK時のホールドに関しては、
クロック信号（ＣＬＫｒ）用入力バッファ４−７の遅延時間(tpdbuf)と、
フリップフロップ４−３（FF1）の遅れ時間の最小値であるCAdelayAminと、
第１のレプリカ（Replica1）４−６と第２のレプリカ（Replica2）４−９の遅延時間の最小値であるtReplica1,2minの和から、
ＰＬＬ３に入力されるクロック信号（CLK）のジッタであるtJ,CLKp、
クロック信号（CLK）のデューティサイクルエラーであるtDuty,CLK、
ＰＬＬ３のサイクル、半サイクルジッタの仕様値であるΔt,PLL、
フリップフロップ４−４のホールド時間ｔhold（このホールド時間は、［第２のフリップフロップ４−４（FF2）の真性のホールド時間］＋［ＤＬＬ４−５に接続される入力バッファ４−７の遅延時間差］＋［ＤＬＬ４−５のジッタ＋内部クロック信号（intCLK）の分配誤差］である）、及び、
0.5周期の1875ps
を差し引いた残りの時間が、レジスタ４−Ａ中のフリップフロップ４−４における、内部クロック信号（intCLK）に対するＣＡ信号のホールド時間のマージンtM（次式（７）参照）になる。
【００８６】
tM= ( tpdbuf + CadelayAmi + tReplica1,2min ) - ( tJ,CLKp + tDuty,CLK + Δt,PLL + ｔhold) - tCK/2       …(7)
【００８７】
我々が検討した各項目の値を代入して、マージンtMを計算すると、266MHz時には、セットアップ時間マージンが265ps、ホールド時間マージンは、725psとなる。200MHzCLK時は、セットアップ時間マージンが2140ps、ホールド時間マージンは、100psとなる。
【００８８】
ここで、第１のレプリカ（Replica1）４−６＋第２のレプリカ（Replica2）４−９の最大値を3500ps、最小値を2300psとしている。
【００８９】
すべてのマージンをプラスにするために、例えば、図２の第１のフリップフロップ４−３のデータ出力端子Ｑと第２のフリップフロップ４−４のデータ入力端子Ｄとの間に、図示されない遅延回路をなすインバータ列（例えば偶数段）を配置して、遅延時間αを追加している。
【００９０】
インバータ列の遅延時間の最大値は600ps、最小値は400psと設定する。このように、レジスタ４−Ａ内で、ＣＡ信号の遅延時間の制御をすることによって、266MHzと200MHzのどちらにも対応できるレジスタ４−Ａを実現できる。
【００９１】
さて、図１１は、図１に示した実施例を変形した比較例のメモリシステムの一例を示す図である。図１１を参照すると、この比較例においては、モジュール１１上にＰＬＬは設けられていず、ＤＲＡＭ２−１〜２−ｎやレジスタ４に供給されるクロック、即ち、ＤＲＡＭ２−１〜２−ｎ用のｎ本のクロック信号（ＣＬＫｄ）とレジスタ４に供給されるクロック信号（ＣＬＫｒ）がすべてチップセット５１から供給されている。図１に示した前記実施例と同じように、レジスタ４とＤＲＡＭ２−１〜２−ｎの入力部でクロックのタイミングが揃うように、チップセット５１からの出力タイミングは揃えられ、また、チップセット５１からレジスタ４、ＤＲＡＭ２−１〜２−ｎまでのクロックの伝播遅延時間は揃えるように設計する。モジュール１１上のレジスタは、図１のレジスタ４と同一の構成とされる。また、図１の前記実施例と同じように、レジスタ４の外付けのレプリカ（Replica2）は、レジスタ４内の内部クロック信号（intCLK）（図２参照）のタイミング制御のために存在するもので、第２のレプリカ（Peplica2）のフライトタイム（Flighttime）は、レジスタ４の出力から、ＤＲＡＭ２−１〜２−ｎの入力までのＣＡ信号のフライトタイム（Flighttime）と等しくなるようにしている。
【００９２】
図１１に示した例では、ＤＲＡＭ２用のクロック信号（ＣＬＫｄ）も、チップセット５１から供給しているため、図１の前記実施例と比べて、クロックの本数が多い。これは、チップセット５１のパッケージピン数の増大と、モジュール１１のピン数の増大を招いている。つまり、ピン数の制限がある場合には、電源やグランドのピンを減らすことにつながり、その結果、リターン電流の確保ができない、あるいは電源系の不安定ということにもなる。高速動作では、図１の実施例が好適である。
【００９３】
また、図１１の例では、ピン数が増加し、システムコストの増大になる。
【００９４】
図１に示した実施例と、現在、業界で標準化されている図１３を比べると判るように、チップセットとモジュールを接続する信号は同一である。
【００９５】
つまり、図１３の従来のシステムを高速化する場合には、モジュールを従来のモジュール１０から、図１の本実施例のモジュール１に交換するだけで良い。
【００９６】
図１１に示す例では、クロックの形態が異なるので、マザーボードから全て設計変更になる。
【００９７】
このように、図１の本実施例は、従来のメモリシステムの上位互換性（Upward-compatibility）を有しており、従来のメモリシステムのからの簡単な変更で、大きな性能向上を図ることができる。
【００９８】
さらに、図１１の例では、ＤＲＡＭ２−１〜２−ｎへ供給されるクロック信号（ＣＬＫｄ）が全て、モジュール１１のコネクタを経由している。このため、クロック信号（ＣＬＫｄ）が、コネクタのピンの製造ばらつき、コネクタピンでのクロストークの影響を大きく受けるため、クロック信号（ＣＬＫｄ）間のスキューが大きくなる。即ち、タイミングマージンが小さくなる。
【００９９】
これに対して、図１に示す実施例では、チップセット５からのクロック信号（CLK）は、ＰＬＬ３に供給される１本だけである。図１１のクロック信号（ＣＬＫｄ）のスキューより小さい。
【０１００】
一方、図１１の例では、ＰＬＬを備えていず、ＰＬＬの階層が一つ少なく、クロックジッターを一段階省ける可能性がある。またモジュール１１のコストが安くできる可能性がある。
【０１０１】
以上、説明してきたように、図１の実施例のように、モジュール１上に、ＰＬＬ３を有し、レジスタ４−Ａ内にＤＬＬ４−５を備え、２段目のフリップフロップ４−４のクロック入力端子に供給されるＤＬＬ４−５の出力である内部クロック信号（intCLK）のタイミングを制御して、ＣＡ信号の出力タイミングを制御すれば、ＤＲＡＭ２−１〜２−ｎにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。フリップフロップ４−４の内部クロック信号（intCLK）に対するＣＡ信号のセットアップ、ホールド時間のマージンがプラスになるように、ＣＡ信号の遅延時間を制御すれば、レジスタ４−Ａ内の第２のフリップフロップ４−４における内部クロック信号（intCLK）に対するＣＡ信号のセットアップ、ホールド時間のマージンを周波数が変わってもプラスにすることができる。
【０１０２】
もちろん、ＰＬＬ３と、レジスタ４を１チップ、あるいは、マルチチップモジュール構造にしてもよい。この場合、レジスタ４からＤＲＡＭ２−１〜２−ｎまでのクロック信号（ＣＬＫｄ）のフライトタイム（Flighttime）とＣＡ信号のフライトタイム（Flighttime）が等しい場合には、ＰＬＬを省略した形で、１チップ化可能である。
【０１０３】
図１２は、この実施例の変形例を示す図である。図１２を参照すると、このレジスタ４−Ｃは、図２のレジスタ４−Ａと相違して、レジスタ４Ｃが、クロック信号（ＣＬＫｄ）も出力する。すなわち、図１２を参照すると、レジスタ４−Ｃにおいては、図２の構成に、第３のフリップフロップ４−１０と出力バッファ４−１１が追加されており、ＤＬＬ４−５の出力（ｉｎｔＣＬＫ）は、分周回路をなす第３のフリップフロップ４−１０に入力され、出力バッファ４−１１を介して出力される。この変形例のレジスタ４−Ｃも、ＰＬＬと1チップ化してもよい。
【０１０４】
次に、本発明の第２の実施例について説明する。メモリシステムの構成は、図１と同様である。レジスタ４の構成が相違している。
【０１０５】
図７は、本発明の第２の実施例のレジスタ４−Ｂの構成を示す図である。図７を参照すると、このレジスタ４−Ｂは、図２に示したレジスタ４−Ａとは、フリップフロップ４−３を備えていない点が相違している。入力バッファ４−１と、出力バッファ４−２の他に、ＣＡ信号をクロック信号（ＣＬＫｒ）を基にタイミング制御された内部クロック信号（intCLK）で、レジスタ内に取り込むと共に出力するフリップフロップ４−４と、内部クロック信号（intCLK）を生成するＤＬＬ４−５と、内部クロック信号（intCLK）のタイミングをクロック信号（ＣＬＫｒ）より前倒しするための第１のレプリカ（Replica1）４−６と、第２のレプリカ（Replica2）４−９を備えている。第２のレプリカ（Replica2）４−９は、レジスタ４−Ｂの外部に設けられている。外部のレプリカ（Replica2）４−９は、レジスタ４−Ｂを出たＣＡ信号が、ＤＲＡＭ２に到着するまでのフライトタイム（Flighttime）に合わせている。また、第１のレプリカ（Replica1）４−６は、内部クロック信号（intCLK）が、フリップフロップ４−４に入ってから、ＣＡ信号が、レジスタ４−Ｂの出力ピンに現れるまでの遅延時間に合わせている。
【０１０６】
図８は、この実施例の動作を説明するための図であり、図７のレジスタ４−Ｂを、図１のレジスタ４として用い、クロック周波数266MHzにおけるタイミングチャートである。ＰＬＬ３とＤＲＡＭ２−１〜２−ｎとレジスタ４−Ｂの各入力部でクロック信号（CLK）、すなわち、
ＰＬＬ３へのクロック入力（ＣＬＫｉｎ＠ＰＬＬ）、
ＰＬＬ３のフィードバック入力（ＦＢｉｎ＠ＰＬＬ）、
レジスタ４−Ｂへのクロック入力（ＣＬＫｒ＠Ｒｅｇ．）、
ＤＲＡＭ２へのクロック入力（ＣＬＫｄ＠ＤＲＡＭ）
が同じ位相になっており、それぞれの立ち下がりタイミングが、レジスタ４−Ｂの入力部でのＣＡ信号（ＣＡｉｎ＠Ｒｅｇ．）の真中に位置している（例えば図８のｔ０参照）。
【０１０７】
チップセット５からレジスタ４−Ｂに到着したＣＡ信号は、遅延時間（CA delay B）かかって、フリップフロップ４−４に到着する。この遅延時間（CA delayA）の値は、基本的に、入力バッファ４−１の遅延時間であり、レジスタ４−Ｂの製造ばらつきや使用環境状況等によってばらつきが生じるが、図８には、その標準値が図示されている。
【０１０８】
フリップフロップ４−４に入力されるＣＡ信号（ＣＡ＠ＦＦ）を、レジスタ入力部のクロック信号（ＣＬＫｒ）よりも、ＤＬＬ４−５によって、第１のレプリカ（Replica1）４−６＋第２のレプリカ（Replica2）４−９の遅延時間分、前倒しした内部クロック信号（intCLK）の立ち上がりエッジでラッチする。
【０１０９】
第１のレプリカ（Replica1）４−６は、フリップフロップ４−４と出力バッファ４−２の遅延時間のレプリカであり、第２のレプリカ（Replica2）４−９は、レジスタ出力から、ＤＲＡＭ２の入力までのＣＡ信号のフライトタイム（Flighttime）のレプリカである。従って、内部クロック信号（intCLK）でラッチされたＣＡ信号は、ＤＲＡＭ２の入力部において、その真中にクロック信号（ＣＬＫｄ）の立上がりが来るように、ＤＲＡＭ２に到着する。
【０１１０】
実際には、レジスタ４−ＢのＣＡ信号の出力バラツキ等で、ＤＲＡＭ２に到着するＣＡ信号は、図８の状態に対して、速くなったり、遅くなったりするが、標準値では、図示したようなタイミング位置になる。つまり、ＤＲＡＭ２において、クロック信号（ＣＬＫｄ）に対し、ＣＡ信号のセットアップ時間とホールド時間のマージンが等しくなっている。
【０１１１】
なお、ここでは、ＣＡ信号をレジスタ４−Ｂに取り込むべきクロック信号（ＣＬＫｒ）の立ち下がりから、そのＣＡ信号をＤＲＡＭ２に取り込むクロック信号（ＣＬＫｄ）の立ち上がりまでが、1.5クロック周期分あるので、アディショナル・レイテンシー（Additional  latency）は、1.5である。
【０１１２】
次に、タイミングバジェット（Timingbudget）について説明する。図９に、266MHzCLK時と200MHzCLK時における、本実施例のＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するCA信号のセットアップ、ホールド時間のタイミングバジェット（Timingbudget）を示す。
【０１１３】
266MHzCLK時には、半周期(tCK/2)の1875psから、
レジスタのCAアクセスタイム変動（ＣＡAccesstimevariation）tQR、
ＤＲＡＭ２のセットアップ時間、ホールド時間仕様値tS／ｔH、
ＰＬＬ３のピン間スキュー（pintopinskew）やジッタの仕様値であるΔt,PLL、
モジュール上のクロック信号（ＣＬＫｄ）のフライトタイムスキューtSkew，CLKd、
ＰＬＬ３に入力されるクロック信号（CLK）のジッタであるtJ,CLKp、
クロック信号（CLK）のデューティサイクルエラーtDuty,CLK、
クロック信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のフライトタイム差tFL、
ＤＲＡＭ２間の入力におけるＣＡ信号のスキューΔtPD、
第２のレプリカ（Replica2）４−９とCAのフライトタイム誤差のtSkew,PD
を差し引いた残りの時間が、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンtM（次式（８）参照）になる。
【０１１４】
ｔM＝tCK/2 - (tQR + tS／ｔH、+ Δt,PLL + tSkew，CLKd + tJ,CLKp + tDuty,CLK + tFL + ΔtPD  + tSkew,P )     …  (8)
【０１１５】
200MHzCLK時も、基本的に同じである。半周期分の値の増加分(625ps)、マージンが増加する。なお、図９は、前記第１の実施例の図４と、同一である。
【０１１６】
我々が検討した各項目の値を代入して、マージンtMを計算すると、266MHz時には、セットアップ時間、ホールド時間ともに、162psとなる。
【０１１７】
200MHzCLK時には、セットアップ時間、ホールド時間ともに、tM=787psとなる。つまり、動作周波数が変わっても、その周波数において、常に、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するCA信号のセットアップ時間と、ホールド時間のマージンは等しくなり、最大値を得ることができる。
【０１１８】
図１０に、266MHzCLK時と200MHzCLK時における、本実施例のレジスタ４−Ｂ中のフリップフロップ４−４における、内部クロック信号（intCLK）に対するＣＡ信号のセットアップ時間とホールド時間のタイミングバジェット（Timingbudget）を示す。
【０１１９】
266MHzCLK時のセットアップに関しては、1.5周期の5625psから、
ＰＬＬ３に入力されるクロック信号（CLK）のジッタであるtJ,CLKp、
クロック信号（CLK）のデューティサイクルエラーtDuty,CLK、
ＰＬＬ３の位相誤差、ピン間スキュー（pintopinskew）、ジッタの仕様値であるΔt,PLL、
ＰＬＬ３のフィードバックループの遅延時間とクロック信号（ＣＬＫｒ）のフライトタイム（flighttime）誤差のtFLFB、
チップセット５が出力されるＣＡ信号のスキューのtQ,CS、
チップセット５からレジスタ４−ＢにＣＡ信号が到着するまでに発生するCAスキューのtCE,MB、
CA信号の入力バッファ４−１の遅延時間の最大値であるCA delayB max、
第１のレプリカ（Replica1）と第２のレプリカ（Replica2）の遅延時間の最大値であるtReplica1,2max、及び、
フリップフロップ４−４のセットアップ時間t setup（このセットアップ時間は、［フリップフロップ４−４の真性のセットアップ時間］＋［ＤＬＬ４−５に接続される入力バッファ４−７の遅延時間差］＋［ＤＬＬ４−５のジッタ］＋［内部クロック信号（intCLK）の分配誤差］である）を差し引いた残りの時間が、レジスタ４−Ｂ中のフリップフロップ４−４における、内部クロック信号（intCLK）に対するＣＡ信号のセットアップ時間のマージンtM（次式（９）参照）になる。
【０１２０】
ｔM=1.5tCK - ( tJ,CLKp + tDuty,CLK + Δt,PLL +  tFLFB + tQ,CS + tCE,MB + CadelayBmax + tReplica1,2max + tsetup )   …(9)
【０１２１】
266MHzCLK時のホールドに関しては、
CA用入力バッファ４−７の遅延時間の最小値であるCAdelayBminと、
第１のレプリカ（Replica1）４−６と第２のレプリカ（Replica2）４−９の遅延時間の最小値であるtReplica1,2minの和から、
ＰＬＬ３に入力されるクロック信号（CLK）のジッタであるtJ,CLKp、
クロック信号（CLK）のデューティサイクルエラーtDuty,CLK、
ＰＬＬ３の位相誤差、ピンツーピンスキュー、ジッタの仕様値であるΔt,PLL、
ＰＬＬ３のフィードバックループの遅延時間と、クロック信号（ＣＬＫｒ）のフライトタイム誤差のtFLFB、
チップセット５が出力するＣＡ信号のスキューのtQ,CS、
チップセット５からレジスタ４−ＢにＣＡ信号が到着するまでに発生するCAスキューのtCE,MB、
フリップフロップ４−４のホールド時間thold（このホールド時間は、[フリップフロップ４−４の真性のホールド時間]＋[ＤＬＬ４−５に接続される入力バッファ４−７の遅延時間差]＋[ＤＬＬ４−５のジッタ]＋[内部クロック信号（intCLK）の分配誤差]である）、及び、
0.5周期の1875psを、
差し引いた残りの時間が、レジスタ中のフリップフロップ４−４における、内部クロック信号（intCLK）に対するＣＡ信号のホールド時間のマージンtM(次式（１０）参照)になる。
【０１２２】
ｔM=（ CadelayBmin  + tReplica1,2min ）- ( tJ,CLKp + tDuty,CLK + Δt,PLL + tFLFB + tQ,CS + tCE,MB + thold )- tCK/2     …(10)
【０１２３】
我々が検討した各項目の値を代入して、マージンtMを計算すると、266MHz時には、セットアップ時間マージンが65ps、ホールド時間マージンは、65psとなる。200MHzCLK時は、セットアップ時間マージンが940ps、ホールド時間マージンは、90psとなる。
【０１２４】
ここで、266MHzCLK時には、［第１のレプリカ（Replica1）４−６］＋［第２のレプリカ（Replica2）４−９］の最大値を3000ps、最小値を2150psにして、図６の値よりも速くしている。つまり、第１の実施例１よりも、［第１のレプリカ（Replica1）４−６］＋［第２のレプリカ（Replica2）４−９］の値が小さい場合には、アディショナル・レイテンシー（Additional  latency）=1.5の本実施例を採用できる。
【０１２５】
200MHzCLK時には、［第１のレプリカ（Replica1）４−６］＋［第２のレプリカ（Replica2）４−９］の最大値を4000ps、最小値を2800psとして、266MHz時の値よりも遅くしている。つまり、周波数が低い場合には、出力バッファ４−２の速度を遅くなるように制御する。出力バッファ４−２の速度（遅延）は、例えば出力バッファ４−２において、出力を駆動するドバイバの電流駆動能力(トランスコンダクタンス)を可変することで行われる。
【０１２６】
この制御は、図７において、例えば出力バッファ４−２とフリップフロップ４−４の間に、インバータ列の長い経路と、インバータ列の短い経路を並列に設けておき、使用周波数で１方に切り換えることで行われる。
【０１２７】
更に、すべてのマージンをプラスにするために、図７のＣＡ信号の入力バッファ４−１とフリップフロップ４−４のデータ入力端子Ｄの間に、インバータ列（図示されない）を配置して、遅延時間αを追加する構成とされる。このインバータ列の遅延時間の最大値は800ps、最小値は550psと設定している。
【０１２８】
このように、レジスタ４−Ｂ内で、出力バッファ４−２の遅延時間と対応する例えばレプリカ（Replica1）の遅延時間を切り換え、かつ、ＣＡの遅延時間の制御をすることによって、266MHzと200MHzのどちらにも、アディショナル・レイテンシー（Additional  latency）=1.5で対応できるレジスタを提供できる。
【０１２９】
あるいは、遅延時間αを零にして、その分を、［第１のレプリカ（Replica1）４−６］＋［第２のレプリカ（Replica2）４−９］に加えても良い。つまり、266MHzCLK時には、［第１のレプリカ（Replica1）４−６］＋［第２のレプリカ（Replica2）４−９］の最大値を3800ps、最小値を2700psにし、
200MHzCLK時には、［第１のレプリカ（Replica1）４−６］＋［第２のレプリカ（Replica2）４−９］の最大値を4800ps、最小値を3350psにしても良い。
【０１３０】
以上、説明してきたように、モジュール上にＰＬＬを有し、レジスタ内にＤＬＬを備え、フリップフロップのクロックを、DLLの出力である内部クロック信号（intCLK）のタイミングを制御して、ＣＡ信号の出力タイミングを制御すれば、ＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができ、かつ、フリップフロップの内部クロック信号（intCLK）に対するＣＡ信号のセットアップ、ホールド時間のマージンがプラスになるように、少なくとも、周波数によって、レジスタ内で、出力バッファ４−２の遅延時間と対応する第２のレプリカ４−９の遅延時間を切り換えれば、レジスタ４−Ｂ内のフリップフロップにおける内部クロック信号（intCLK）に対するＣＡ信号のセットアップ、ホールド時間のマージンを周波数が変わってもプラスにすることができる。ＰＬＬとレジスタ４−Ｂとを1チップにしたり、マルチチップモジュール化してもよい。
【０１３１】
以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１３２】
【発明の効果】
以上説明したように本発明においては、以下に記載するような効果を奏する。本発明の第１の効果は、モジュール上のＰＬＬ、レジスタ、ＤＲＡＭの入力部におけるクロックのタイミングを一様に揃え、また、レジスタ中に、ＤＬＬを有し、レジスタからのＣＡ信号の出力タイミングを制御し、ＤＲＡＭにおけるアディショナル・レイテンシー（Additionallatency）=1.5あるいは、2.0のクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしており、266MHzCLK動作も可能である。
【０１３３】
また、例えば、266MHzと200MHzの両方で使用される場合には、タイミングバジェット（Timingbudget）表を考慮し、レジスタからのＣＡ信号出力タイミングを決める内部クロック信号（intCLK）が入力される、フリップフロップに入力されるＣＡ信号のタイミングを遅らせる制御を行うか、あるいは、レジスタ内に設けたレプリカと、該レプリカに対応している出力部を使用周波数で切り換え制御をするようにしており、１種類のモジュール、レジスタを用意するだけで、両方の周波数に対応できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のシステム構成を示す図である。
【図２】本発明の第１の実施例のレジスタの構成を示す図である。
【図３】本発明の第１の実施例での266MHzCLKにおけるタイミングチャートである。
【図４】本発明の第１の実施例のＤＲＡＭにおけるタイミングバジェットである。
【図５】本発明の第１の実施例でのレジスタのフリップフロップ1におけるタイミングバジェットを示す図である。
【図６】本発明の第１の実施例でのレジスタのフリップフロップ2におけるタイミングバジェットである。
【図７】本発明の第２の実施例のレジスタの構成を示す図である。
【図８】本発明の第２の実施例での266MHzCLKにおけるタイミングチャートである。
【図９】本発明の第２の実施例のＤＲＡＭにおけるタイミングバジェットである。
【図１０】本発明の第２の実施例でのレジスタのフリップフロップ1におけるタイミングバジェットを示す図である。
【図１１】  本発明の実施例を変形したメモリシステムの比較例を示す図である。
【図１２】図５のレジスタとＰＬＬを1チップ化したレジスタバッファである。
【図１３】従来のメモリシステムを示すブロック図である。
【図１４】従来のメモリシステムのタイミングチャートである。
【図１５】従来のメモリシステムのＤＲＡＭにおけるタイミングチャートである。
【符号の説明】
１、１０、１１  モジュール
２-１〜２-ｎ、２０-１〜２０-ｎ  ＤＲＡＭ
３、３０  ＰＬＬ
４、４-Ａ、４-Ｂ、４−Ｃ、４０  レジスタ
４−１  入力バッファ
４−２  出力バッファ
４−３、４−４、４−１０  フリップフロップ
４−５  ＤＬＬ
４−６  第１のレプリカ
４−７  入力バッファ
４−８  入力バッファ
４−９  第２のレプリカ
４−１１  出力バッファ
５、５０  チップセット
６-Ａ  レジスタバッファ
【図１】
0003838939.tif 000002
【図２】
0003838939.tif 000003
【図３】
0003838939.tif 000004
【図４】
0003838939.tif 000005
【図５】
0003838939.tif 000006
【図６】
0003838939.tif 000007
【図７】
0003838939.tif 000008
【図８】
0003838939.tif 000009
【図９】
0003838939.tif 000010
【図１０】
0003838939.tif 000011
【図１１】
0003838939.tif 000012
【図１２】
0003838939.tif 000013
【図１３】
0003838939.tif 000014
【図１４】
0003838939.tif 000015
【図１５】
0003838939.tif 000016