(57)【特許請求の範囲】
【請求項１】
外部から供給された複数の命令データを格納してその格納順に出力する命令キューと、
前記命令キューに格納されている命令データの数をカウントするカウンタと、
前記カウンタのカウント値がゼロまたは１のときにフェッチ要求をするフェッチ要求部と、
前記フェッチ要求部によるフェッチ要求に基づいて、アドレス加算器から出力されたつぎの命令アドレスを直接外部へ出力するアドレス出力部と、
前記命令キューに格納されている命令データを読み出して実行する命令実行部と、
を具備することを特徴とする中央処理装置。
【請求項２】
前記カウンタは、外部から命令データを受け取ると１だけインクリメントし、前記命令実行部へ命令データを出力すると１だけデクリメントする構成となっていることを特徴とする請求項１に記載の中央処理装置。
【請求項３】
前記フェッチ要求部は、前記命令実行部により命令フェッチが抑止されていないときにフェッチ要求をすることを特徴とする請求項１または２に記載の中央処理装置。
【請求項４】
キャッシュおよびメモリと、
前記キャッシュまたは前記メモリから供給された複数の命令データを格納してその格納順に出力する命令キューと、
前記命令キューに格納されている命令データの数をカウントするカウンタと、
前記カウンタのカウント値がゼロまたは１のときにフェッチ要求をするフェッチ要求部と、
前記フェッチ要求部によるフェッチ要求に基づいて、アドレス加算器から出力されたつぎの命令アドレスを直接前記キャッシュまたは前記メモリへ出力するアドレス出力部と、
前記命令キューに格納されている命令データを読み出して実行する命令実行部と、
を具備することを特徴とする中央処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、先行フェッチ機能を具えたアドレス先出し方式の中央処理装置およびその中央処理装置を適用した中央処理システムに関する。中央処理装置（Central Processing Unit：以下、ＣＰＵとする）は、主記憶装置から読み出した命令およびデータに基づいて、制御および演算等をおこなう。
【０００２】
一般に、ＣＰＵの処理速度は、主記憶装置からの命令およびデータの読み出しよりも高速である。そのため、ＣＰＵと主記憶装置との間に、過去に参照された命令を格納する高速のキャッシュが設けられる。また、キャッシュを持たないシステムでは、ＣＰＵが読み込んだ命令より先のアドレスの命令をあらかじめ読み込んでおく命令キューが設けられている。
【０００３】
【従来の技術】
図６は、一般的な中央処理システムの構成の要部を示すブロック図である。この中央処理システムは、ＣＰＵ１１、キャッシュ１２、バスコントローラ１３およびメモリ１４を備えている。ＣＰＵ１１、キャッシュ１２およびバスコントローラ１３は命令バス１５（ＩＡ、ＩＲＷ、ＩＷＡＩＴ、ＩＤ）を介して相互に接続されている。メモリ１４はバス１６を介してバスコントローラ１３に接続されている。
【０００４】
ＣＰＵ１１はキャッシュ１２およびバスコントローラ１３に命令アドレスＩＡおよび読み出し要求信号ＩＲＷを出力する。また、ＣＰＵ１１はキャッシュ１２およびバスコントローラ１３からウェイト信号ＩＷＡＩＴまたは命令データＩＤを受け取る。
【０００５】
図７は、従来の中央処理システムにおけるＣＰＵおよびキャッシュの命令アドレスに関係する要部を示すブロック図である。従来、ＣＰＵ１１は、アドレス加算器（図示省略）から出力された命令アドレスＩＡをＣＰＵ１１内のラッチ１７でクロックＣＬＫの立ち上がりタイミングでラッチしてからキャッシュ１２に出力する。キャッシュ１２の比較器１８は、ＣＰＵ１１から送られてきた命令アドレスＩＡとキャッシュ内に格納されている命令データＩＤのアドレスとの比較をおこなう。比較器１８で生成された比較結果ＣＯＭＰはウェイト信号ＩＷＡＩＴの生成に使用される。
【０００６】
図８は、従来の中央処理システムにおけるＣＰＵの命令データに関係する要部を示すブロック図である。従来、キャッシュ１２またはメモリ１４からＣＰＵ１１に送られてきた命令データＩＤは、ＣＰＵ１１内の命令キュー１０でラッチされた後、命令実行部１９へ送られる。この命令キュー１０は命令データＩＤを一つだけ格納する構成となっている。
【０００７】
図７および図８に示す中央処理システムの作用について説明する。キャッシュ１２は、ＣＰＵ１１から読み出し要求信号ＩＲＷを受け取ると、ＣＰＵ１１から出力された命令アドレスＩＡとキャッシュ１２内に格納されている命令データＩＤのアドレスとを比較する。その比較の結果、両アドレスが一致しなければキャッシュ１２はＣＰＵ１１にウェイト信号ＩＷＡＩＴを返す。ＣＰＵ１１は、ウェイト信号ＩＷＡＩＴを受け取ると、要求した命令アドレスＩＡの命令データＩＤがバスコントローラ１３経由でメモリ１４から読み出されてくるまで待機する。
【０００８】
【発明が解決しようとする課題】
一般に、キャッシュ１２の比較器１８に供給される命令アドレスＩＡはＣＰＵ１１のラッチ１７と比較器１８との間の物理的な距離によって遅延する。しかも、上述した従来の中央処理システムでは、ＣＰＵ１１内で命令アドレスＩＡを一旦ラッチしてからキャッシュ１２に出力するため、キャッシュ１２が命令アドレスＩＡを受け取るのがさらに遅くなる。そのため、キャッシュ１２がＣＰＵ１１にウェイト信号ＩＷＡＩＴを返すのが遅くなり、動作スピードが遅くなるという問題点があった。
【０００９】
そこで、ＣＰＵ内のアドレス加算器の出力を一旦ラッチせずにそのままバスに出すことによって、キャッシュの速度をアップさせることが考えられる。これをアドレス先出し方式という。図９は、アドレス先出し方式を採用した中央処理システムにおけるＣＰＵおよびキャッシュの命令アドレスに関係する要部を示すブロック図である。
【００１０】
アドレス先出し方式では、ＣＰＵ２１において、図示を省略するアドレス加算器から出力されたアドレス信号は、ラッチ２７に入力される前に命令アドレスＩＡとしてキャッシュ２２に出力される。キャッシュ２２では、ＣＰＵ２１から送られてきた命令アドレスＩＡは、ラッチ２９でクロックＣＬＫの立ち上がりタイミングでラッチされた後、比較器２８に供給される。
【００１１】
このようにアドレス先出し方式では、従来よりも早いタイミングでキャッシュ２２に命令アドレスＩＡが出力される。図１０（ａ）にアドレス先出し方式の中央処理システムにおける命令読み出し要求の動作タイミングを示す。比較のため、図１０（ｂ）に、アドレス先出し方式を採用していない従来方式の中央処理システムにおける命令読み出し要求の動作タイミングを示す。なお、図１０において、Ｉ１、Ｉ２およびＩ３は命令アドレス、ＲＤは読み出し要求信号、ＷＡＩＴはウェイト信号（他の図においても同様）である。
【００１２】
また、比較器２８に供給される命令アドレスＩＡは、キャッシュ２２内のラッチ２９と比較器２８との物理的な距離の分しか遅延しない。つまり、命令アドレスＩＡは、ＣＰＵ２１とキャッシュ２２との物理的な距離による遅延の影響を受けない。したがって、動作スピードが遅くなるのが抑止される。
【００１３】
しかし、命令フェッチを抑止するためのフェッチウェイトが内部で出ている場合、アドレス先出し方式においてウェイト解除を待ってからフェッチを開始したのでは、命令データＩＤの読み出しが従来方式よりも１クロック遅くなるという不都合がある。図１１に、その具体的なタイミングチャートを示す。図１１は、フェッチウェイトが出ている場合の命令読み出し要求の動作タイミングを示す図であり、同図（ａ）はアドレス先出し方式、同図（ｂ）はアドレス先出し方式を採用していない従来方式である。図１１において、ＩＦ−ＷＡＩＴは命令フェッチを抑止するためのフェッチウェイト信号である。
【００１４】
図１１に示すように、アドレス先出し方式では、フェッチウェイト解除後、命令アドレスＩＡをクロックＣＬＫでラッチしてからウェイト信号ＩＷＡＩＴが返されるため、従来方式よりも１クロック遅いタイミングでウェイト信号ＩＷＡＩＴが返ってくることになる。したがって、アドレス先出し方式では、図中に矢印で示すように、命令データＩＤが従来方式よりもｌクロック遅れてメモリから読み出される。
【００１５】
アドレス先出し方式において上述した不都合を解消するため、先行フェッチをおこなうことが考えられる。しかし、アドレス先出し方式であるため、最高で２アクセス分の要求、すなわちフェッチ中のアクセスとつぎの先出しアドレスがバスに出力されるので、２バスアクセス待たないと分岐が実行できないという不都合がある。
【００１６】
図１２は、分岐命令を実行した場合の命令読み出し要求の動作タイミングを示す図であり、同図（ａ）は先行フェッチを適用したアドレス先出し方式、同図（ｂ）はアドレス先出し方式を採用していない従来方式である。図１２において、ＪＵＭＰはＣＰＵ内部で分岐(アドレスが不連続)であることを示す分岐信号である。
【００１７】
図１２に示すように、従来方式では、図中「５」で示すクロックでフェッチウェイト信号ＩＦ−ＷＡＩＴがなくなり、かつ分岐信号ＪＵＭＰが出ているため、図中「６」で示すクロックから分岐先の命令アドレスＩ５が出力される。それに対して、先行フェッチを適用したアドレス先出し方式では、図中「５」で示すクロックのときに命令アドレスＩ２がキャッシュにラッチされ、それに対応してウェイト信号ＩＷＡＩＴが返ってくる。さらに、先行フェッチにより命令アドレスＩ３がフェッチ要求されると、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていないにもかかわらず、命令アドレスＩ３に対応するウェイト信号ＩＷＡＩＴがなくなるまで分岐処理は実行されない。
【００１８】
先行フェッチを適用したアドレス先出し方式では、図１２中「９」で示すクロックから分岐先の命令アドレスＩ５が出力されることになる。そのため、アドレス先出し方式では、図中に矢印で示すように、命令アドレスＩ５に対応する命令データＩＤは従来方式よりも７クロック遅れてメモリから読み出されることになる。
【００１９】
この発明は、上記事情に鑑みてなされたものであって、先行フェッチ機能を具えたアドレス先出し方式の中央処理装置および中央処理システムにおいて、分岐命令を実行する際の、従来方式に対する遅れを改善することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、この発明は、先行フェッチ機能を具えたアドレス先出し方式の中央処理装置および中央処理システムにおいて、命令キューを、複数の命令データの格納が可能な先入れ先出し方式のメモリ（ＦＩＦＯメモリ）で構成する。そして、その命令キューに格納されている命令データの数をカウントし、そのカウント値がゼロまたは１で、かつ命令フェッチが抑止されていないときにフェッチ要求をおこなう構成とする。
【００２１】
この発明によれば、命令キュー内に複数の命令データが格納されているときにはフェッチ要求はおこなわれない。命令フェッチが抑止されていないときで、かつつぎに命令キュー内の命令データが実行されると命令キューが空になるというとき、または命令キューが空のときにフェッチ要求がおこなわれる。したがって、分岐命令を実行する際の、従来方式に対する遅れが改善される。
【００２２】
【発明の実施の形態】
以下に、この発明の実施の形態について図１〜図５を参照しつつ詳細に説明する。図１は、この発明にかかる中央処理システムの一例を示すブロック図である。この中央処理システムは、ＣＰＵ３、キャッシュ４、バスコントローラ５およびメモリ６を備えている。ＣＰＵ３、キャッシュ４およびバスコントローラ５は命令バス７（ＩＡ、ＩＲＷ、ＩＷＡＩＴ、ＩＤ）を介して相互に接続されている。メモリ６はバス８を介してバスコントローラ５に接続されている。
【００２３】
ＣＰＵ３はキャッシュ４およびバスコントローラ５に命令アドレスＩＡおよび読み出し要求信号ＩＲＷを出力する。また、ＣＰＵ３はキャッシュ４およびバスコントローラ５からウェイト信号ＩＷＡＩＴまたは命令データＩＤを受け取る。ＣＰＵ３は、命令キュー３１、カウンタ３２、フェッチ要求部３３、アドレス出力部３４および命令実行部３７を備えている。
【００２４】
命令キュー３１は、キャッシュ４またはバスコントローラ５経由でメモリ６から供給された命令データＩＤを受け取り、複数の命令データＩＤを格納することができる構成となっている。命令キュー３１は、格納した命令データＩＤをその格納順に命令実行部３７に出力する。命令キュー３１には、キャッシュ４またはバスコントローラ５からウェイト信号ＩＷＡＩＴが供給される。また、命令キュー３１には、命令実行部３７からフェッチウェイト信号ＩＦ−ＷＡＩＴが供給される。命令キュー３１は、たとえば先入れ先出し方式であるＦＩＦＯメモリで構成される。
【００２５】
カウンタ３２は、命令キュー３１に格納されている命令データＩＤの数をカウントし、そのカウント値すなわち命令キュー３１内の命令数をフェッチ要求部３３に出力する。命令キュー３１内の命令数は、命令キュー３１に入力された命令データＩＤの数と、命令キュー３１から出力された命令データＩＤの数との差である。
【００２６】
フェッチ要求部３３は、命令実行部３７からフェッチウェイト信号ＩＦ−ＷＡＩＴが出ていないときで、かつカウンタ３２のカウント値がゼロまたは１のときにフェッチ要求をおこなう。これによって、ＣＰＵ３は先行フェッチ機能を有していることになる。
【００２７】
アドレス出力部３４はアドレス加算器３５およびラッチ３６を備えている。アドレス出力部３４は、フェッチ要求部３３のフェッチ要求により、アドレス加算器３５の出力をそのままつぎの命令アドレスＩＡとしてキャッシュ４およびバスコントローラ５に出力する。つまり、ＣＰＵ３は命令アドレスＩＡをラッチ３６でラッチせずに出力するアドレス先出し方式になっている。
【００２８】
つぎに、実施の形態の作用について、従来方式と比較しながら説明する。図２は、実施の形態、アドレス先出し方式および従来方式の各中央処理システムにおける命令読み出し要求の動作タイミングを示すタイミングチャートであり、同図（ａ）は実施の形態、同図（ｂ）はアドレス先出し方式、同図（ｃ）は従来方式である。
【００２９】
従来方式（図２（ｃ））では、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていないときにフェッチ要求する。それに対して、アドレス先出し方式（図２（ｂ））では、命令キューが空になるとフェッチ要求するため、命令アドレスＩ３に対応する命令データＩＤは従来方式よりも２クロック遅れてメモリ６から読み出されることになる。
【００３０】
実施の形態（図２（ａ））では、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていないときで、かつカウンタ３２のカウント値がゼロまたは１のときにフェッチ要求する。そのため、命令アドレスＩ３に対応する命令データＩＤはアドレス先出し方式（図２（ｂ））よりも２クロック早くメモリ６から読み出されることになる。したがって、実施の形態では従来方式からの遅れはなくなる。
【００３１】
図３は、実施の形態および従来方式の各中央処理システムにおいて、分岐命令を実行した場合の命令読み出し要求の動作タイミングを示すタイミングチャートであり、同図（ａ）は実施の形態、同図（ｂ）は従来方式である。図３に示す例では、図中「１」で示すクロックでフェッチウェイト信号ＩＦ−ＷＡＩＴおよび分岐信号ＪＵＭＰが出ており、図中「５」で示すクロックでフェッチウェイト信号ＩＦ−ＷＡＩＴが出なくなっている。また、分岐信号ＪＵＭＰは、図中「６」で示すクロックで出なくなっている。
【００３２】
このような場合、従来方式（図３（ｂ））では、図中「６」で示すクロックから分岐先の命令アドレスＩ５が出力される。そして、命令アドレスＩ５に対応するウェイト信号が返され、図中「１０」で示すクロックで命令アドレスＩ５に対応する命令データＩＤが読み出される。それに対して、実施の形態（図３（ａ））では、従来方式と同様に図中「６」で示すクロックから分岐先の命令アドレスＩ５が出力される。しかし、その前の図中「１」で示すクロックから命令アドレスＩ２が出力される。したがって、実施の形態では、１バスアクセス分だけ遅れて、図中「１２」で示すクロックで命令アドレスＩ５に対応する命令データＩＤが読み出されることになる。
【００３３】
つまり、実施の形態では、分岐先の命令アドレスＩ５に対応する命令データＩＤは従来方式よりも２クロック遅れてメモリ６から読み出される。ここで、図１２に関連して説明したように、先行フェッチを適用したアドレス先出し方式の中央処理システムでは、分岐命令を実行した場合、命令アドレスＩ５に対応する命令データＩＤは従来方式よりも７クロック遅れてメモリから読み出される。したがって、実施の形態では、先行フェッチを適用したアドレス先出し方式よりも５クロック早く分岐命令を実行することができることになる。
【００３４】
図４および図５は、実施の形態および従来方式の各中央処理システムにおいて、命令キューに命令データを貯える場合の命令読み出し要求の動作タイミングを示すタイミングチャートである。いずれの図においても（ａ）は実施の形態、（ｂ）は従来方式である。なお、図４は命令アドレスＩ３に対してウェイトがない場合であり、図５はウェイトがある場合である。
【００３５】
従来方式（図４（ｂ））では、命令キューに命令データＩＤを一つだけ貯えることができる。そのため、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていて命令実行部が命令を処理できない状態のときでも、たとえば命令アドレスＩ２に対応する命令データＩＤを命令キューに貯えることができる。しかし、その場合には、命令実行部が命令を処理できる状態になって、命令アドレスＩ２に対応する命令データＩＤを実行した後でなければ、つぎの命令アドレスＩ３を出力することはできない。
【００３６】
それに対して、実施の形態（図４（ａ））はアドレス先出し方式であるため、ＣＰＵ３は従来方式（図４（ｂ））よりも１クロック早く命令アドレスＩＡを出力するので、命令データＩＤが従来方式よりも早く返ってくることがある。たとえば図４に示す例では、実施の形態の命令データＩＤは従来方式よりも３クロック早く返ってきている。そのため、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていて命令実行部３７が命令を処理できない状態のときでも、複数の命令データＩＤが返ってくる場合がある。その場合、実施の形態では、返ってきた複数の命令データＩＤを、命令を処理できる状態になるまで、ＦＩＦＯメモリよりなる命令キュー３１に貯える。
【００３７】
また、図５に示すように、従来方式（図５（ｂ））では、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ている間、命令アドレスＩ２に対応する命令データＩＤを命令キューに貯えている。そして、命令実行部が命令を処理できる状態になると、命令アドレスＩ２に対応する命令データＩＤが実行される。その後、つぎの命令アドレスＩ３が出力され、それに対応する命令データＩＤが読み出されてからさらにつぎの命令アドレスＩ４が出力される。
【００３８】
それに対して、実施の形態（図５（ａ））では、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていて命令実行部３７が命令を処理できない状態のときに、たとえば命令アドレスＩ２および命令アドレスＩ３にそれぞれ対応する命令データＩＤを命令キュー３１に貯えている。そして、命令実行部３７が命令を処理できる状態なると、命令アドレスＩ２に対応する命令データＩＤおよび命令アドレスＩ３に対応する命令データＩＤを実行する。したがって、実施の形態では、つぎの命令アドレスＩ４は従来方式よりもたとえば４クロック早く出力されることになるので、従来方式よりも命令アドレスＩ４に対応する命令データＩＤに３クロック早くアクセスすることができる。
【００３９】
上述した実施の形態によれば、フェッチウェイト信号ＩＦ−ＷＡＩＴが出ていないとき、すなわち命令実行部３７が命令を処理できる状態のときで、かつカウンタ３２のカウント値がゼロまたは１のとき、すなわち命令キュー３１が空、またはつぎに命令キュー３１内の命令データＩＤが実行されると命令キュー３１が空になるというときに、フェッチ要求がおこなわれる。したがって、先行フェッチ機能を具えたアドレス先出し方式の中央処理装置および中央処理システムにおいて、分岐命令を実行する際の、従来方式に対する遅れを改善することができる。
【００４０】
以上においてこの発明は、上述した実施の形態に限らず、種々設計変更可能である。また、図示したタイミングチャートはいずれも例として示したものであり、そのときの状況に応じて変化する。
【００４１】
〔付記〕
また、以下の付記１〜８に記載の内容をこの発明における請求項とすることもできる。
【００４２】
（付記１）  外部から供給された複数の命令データを格納してその格納順に出力する命令キューと、
前記命令キューに格納されている命令データの数をカウントするカウンタと、
前記カウンタのカウント値がゼロまたは１のときにフェッチ要求をするフェッチ要求部と、
前記フェッチ要求部によるフェッチ要求に基づいて、アドレス加算器から出力されたつぎの命令アドレスを直接外部へ出力するアドレス出力部と、
前記命令キューに格納されている命令データを読み出して実行する命令実行部と、
を具備することを特徴とする中央処理装置。
【００４３】
（付記２）  前記命令キューはＦＩＦＯメモリで構成されることを特徴とする付記１に記載の中央処理装置。
【００４４】
（付記３）  前記カウンタは、外部から命令データを受け取ると１だけインクリメントし、前記命令実行部へ命令データを出力すると１だけデクリメントする構成となっていることを特徴とする付記１または２に記載の中央処理装置。
【００４５】
（付記４）  前記フェッチ要求部は、前記命令実行部により命令フェッチが抑止されていないときにフェッチ要求をすることを特徴とする付記１〜３のいずれか一つに記載の中央処理装置。
【００４６】
（付記５）  キャッシュおよびメモリと、
前記キャッシュまたは前記メモリから供給された複数の命令データを格納してその格納順に出力する命令キューと、
前記命令キューに格納されている命令データの数をカウントするカウンタと、
前記カウンタのカウント値がゼロまたは１のときにフェッチ要求をするフェッチ要求部と、
前記フェッチ要求部によるフェッチ要求に基づいて、アドレス加算器から出力されたつぎの命令アドレスを直接前記キャッシュまたは前記メモリへ出力するアドレス出力部と、
前記命令キューに格納されている命令データを読み出して実行する命令実行部と、
を具備することを特徴とする中央処理システム。
【００４７】
（付記６）  前記命令キューはＦＩＦＯメモリで構成されることを特徴とする請求項５に記載の中央処理システム。
【００４８】
（付記７）  前記カウンタは、外部から命令データを受け取ると１だけインクリメントし、前記命令実行部へ命令データを出力すると１だけデクリメントする構成となっていることを特徴とする付記５または６に記載の中央処理システム。
【００４９】
（付記８）  前記フェッチ要求部は、前記命令実行部により命令フェッチが抑止されていないときにフェッチ要求をすることを特徴とする付記５〜７のいずれか一つに記載の中央処理システム。
【００５０】
【発明の効果】
この発明によれば、命令フェッチが抑止されていないときで、かつつぎに命令キュー内の命令データが実行されると命令キューが空になるというとき、または命令キューが空のときにフェッチ要求がおこなわれる。したがって、先行フェッチ機能を具えたアドレス先出し方式の中央処理装置および中央処理システムにおいて、分岐命令を実行する際の、従来方式に対する遅れが改善される。
【図面の簡単な説明】
【図１】この発明にかかる中央処理システムの実施の形態を示すブロック図である。
【図２】実施の形態、アドレス先出し方式および従来方式の各中央処理システムの動作タイミングを示すタイミングチャートである。
【図３】実施の形態および従来方式の各中央処理システムにおいて、分岐命令を実行した場合の動作タイミングを示すタイミングチャートである。
【図４】実施の形態および従来方式の各中央処理システムにおいて、命令キューに命令データを貯える場合の命令読み出し要求の動作タイミングを示すタイミングチャートである。
【図５】実施の形態および従来方式の各中央処理システムにおいて、命令キューに命令データを貯える場合の命令読み出し要求の動作タイミングを示すタイミングチャートである。
【図６】一般的な中央処理システムの構成の要部を示すブロック図である。
【図７】従来の中央処理システムにおけるＣＰＵおよびキャッシュの命令アドレスに関係する要部を示すブロック図である。
【図８】従来の中央処理システムにおけるＣＰＵの命令データに関係する要部を示すブロック図である。
【図９】アドレス先出し方式を採用した中央処理システムにおけるＣＰＵおよびキャッシュの命令アドレスに関係する要部を示すブロック図である。
【図１０】アドレス先出し方式および従来方式の各中央処理システムの動作タイミングを示すタイミングチャートである。
【図１１】アドレス先出し方式および従来方式の各中央処理システムにおいてフェッチウェイトが出ている場合の動作タイミングを示すタイミングチャートである。
【図１２】アドレス先出し方式および従来方式の各中央処理システムにおいて分岐命令を実行した場合の動作タイミングを示すタイミングチャートである。
【符号の説明】
３  中央処理装置
４  キャッシュ
６  メモリ
３１  命令キュー
３２  カウンタ
３３  フェッチ要求部
３４  アドレス出力部
３５  アドレス加算器
３７  命令実行部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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