(57)【要約】半導体装置（１）は、半導体チップ（１Ａ）に、動作電源電圧が異なり論理閾値電圧が共通な複数個の回路ブロック（ＢＬＫ１〜ＢＬＫ８）を含む。前記回路ブロックは、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とが可能である。半導体装置の内蔵回路ブロックの動作電源電圧をその動作周波数などに応じて所望に決定し、或いは動作モードに応じてプログラマブルに切り換えても、回路ブロックは夫々の回路ブロックに共通の論理閾値電圧を中心としてその動作電源電圧に応ずる振幅の信号をインタフェース可能であり、レベル変換回路などの付加回路を要しない。
2002029893.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに、動作電源電圧が互いに異なり論理閾値電圧が実質的に共通な複数個の回路ブロックを含み、前記回路ブロックは、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を、その間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であることを特徴とする半導体装置。
【請求項２】
前記動作電源電圧が異なる回路ブロックには相互に同期クロック信号周波数が相違されるものがあることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項３】
前記回路ブロックは、前記低電位レベルと高電位レベルとの中間レベルを相互に共通な論理閾値電圧とするＣＭＯＳ回路であることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項４】
前記半導体チップの外部電源端子に供給される外部電源に基づいて前記高電位レベル及び低電位レベルを生成可能な電圧生成回路を有して成るものであることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項５】
前記回路ブロックの動作停止モードに応答して前記電圧生成回路に前記高電位レベル及び低電位レベルの出力端子を同電位に制御させる電圧制御回路を有して成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項６】
基板バイアスされたＭＯＳスタティックラッチ回路を含む回路ブロックに対し、当該回路ブロックの動作停止モードに応答して、前記電圧生成回路にアクティブ時よりも動作電源電圧を小さくさせて前記ＭＯＳスタティックラッチ回路を構成するＭＯＳトランジスタの閾値電圧が大きくなるように制御することを可能にする電圧制御回路を有して成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項７】
順序回路を含む回路ブロックと、前記順序回路に接続する組合せ回路を含む回路ブロックとを含み、前記組合せ回路を含む回路ブロックは半導体装置の所定の動作停止モードにおいて動作電源電圧の供給が断たれ、前記順序回路を含む回路ブロックは前記所定の動作停止モードにおいて動作電源電圧の供給が維持されるものであることを特徴とする請求の範囲第１項又は第２項記載の半導体装置。
【請求項８】
前記電圧生成回路は、クロック信号に同期動作する回路を有する回路ブロックに対し、前記クロック信号周波数を計測し、計測結果に応じて前記高電位レベル及び低電位レベルを生成可能であることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項９】
前記電圧生成回路は、クロック信号に同期動作する回路を有する回路ブロックに対し、前記クロック信号周波数を計測し、計測結果及びトリミングデータに応じて前記高電位レベル及び低電位レベルを生成可能であることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１０】
ＰＬＬ回路としての回路ブロックは前記ＰＬＬ回路からクロック信号が供給される別の回路ブロックにおける動作電源電圧の変更に拘わらず所定の動作電源電圧が維持されるものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１１】
時計回路としての回路ブロックは半導体装置の動作停止モードにおいて動作電源電圧の供給が維持されるものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１２】
前記電圧制御回路としての回路ブロックは半導体装置の動作停止モードにおいて動作電源電圧の供給が維持されるものであることを特徴とする請求の範囲第５項乃至第７項の何れか１項記載の半導体装置。
【請求項１３】
前記電圧生成回路の出力を動作電源電圧とする回路ブロックは前記外部電源端子に供給される外部電源の電圧に応じて基板バイアスされ、
前記電圧生成回路の出力に接続されて外部から電圧入力可能なテスト電源端子を半導体チップに有し、
半導体装置の所定のテストモードに応答して前記電圧生成回路の出力を高インピーダンス状態に制御させる電圧制御回路を有して成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１４】
基板バイアス状態にされるロジック回路と基板バイアス状態にされないロジック回路が混在された前記回路ブロックにおいて、基板バイアス状態にされるロジック回路を構成するＭＯＳトランジスタは基板バイアス状態にされないロジック回路を構成するＭＯＳトランジスタに対してチャネルインプラにより閾値電圧制御されて成るものであることを特徴とする請求の範囲第１項乃至第４項の何れか１項記載の半導体装置。
【請求項１５】
前記回路ブロックはＭＯＳトランジスタ回路であり、前記半導体チップの外部電源端子に供給される外部電源に基づいて前記高電位レベル、低電位レベル、及び基板バイアス電圧を生成可能な電圧生成回路を有して成るものであることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１６】
前記回路ブロックはＭＯＳトランジスタ回路であり、前記トランジスタの基板電位を制御する基板バイアス制御回路を更に有して成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１７】
前記電圧生成回路は、ソースフォロア形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰還させて前記出力電圧を前記比較器の参照電圧に等しくさせる回路であり、前記出力ＭＯＳトランジスタは、並列接続形態で相互に離間して分割配置されて成るものであることを特徴とする請求の範囲第４項又は第１５項記載の半導体装置。
【請求項１８】
前記電圧生成回路は、ソースフォロア形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰還させて前記出力電圧を前記比較器の参照電圧に等しくさせる回路であり、前記外部電源端子に接続する安定化容量を前記半導体チップ内に有して成るものであることを特徴とする請求の範囲第４項又は第１５項記載の半導体装置。
【請求項１９】
半導体チップに、外部電源の電源配線と電圧生成回路による高電位レベル及び低電位レベルの電源配線とが形成されたセル配置領域と、前記セル配置領域の間に位置する配線領域とを有し、前記セル配置領域には動作電源電圧の相違する回路ブロックの回路セルが混在配置されて成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項２０】
相互に動作電源電圧の異なる一の回路ブロックの出力を受ける他の回路ブロックの初段入力回路において、その初段入力回路のゲインが後段回路のゲインよりも大きくされて成るものであることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項２１】
前記一の回路ブロックは、その他の回路ブロックの出力を入力とする出力回路であり、前記一の回路ブロックの動作電源電圧は前記他の回路ブロックの動作電源電圧よりも小さく、前記その他の回路ブロックの動作電源電圧は前記一の回路ブロックの動作電源電圧よりも大きいことを特徴とする請求の範囲第２０項記載の半導体装置。
【請求項２２】
相対的に動作電源電圧の小さな一の回路ブロックの出力を入力可能であって相対的に動作電源電圧の大きな他の回路ブロックの初段入力回路において、ｐチャネル型ＭＯＳトランジスタは一の回路ブロックの高電位レベルと他の回路ブロックの高電位レベルとの差電圧よりも大きな閾値電圧を有し、ｎチャネル型ＭＯＳトランジスタは一の回路ブロックの低電位レベルと他の回路ブロックの低電位レベルとの差電圧よりも小さな閾値電圧を有して成るものであることを特徴とする請求の範囲第３項記載の半導体装置。
【請求項２３】
相対的に動作電源電圧の大きな一の回路ブロックの出力を入力可能であって相対的に動作電源電圧の小さな回路ブロックにおいて、その初段入力回路は、前記一の回路ブロックに含まれるＭＯＳトランジスタと同じ耐圧を有して成るものであることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項２４】
所定の動作停止モードにおいて動作電源電圧の供給が断たれる一の回路ブロックと、前記一の回路ブロックの出力に入力が接続され前記所定の動作停止モードにおいて動作電源の供給が維持される他の回路ブロックとを含み、
前記他の回路ブロックの初段に、前記所定の動作モードに応答して前記一の回路ブロックの出力を保持して当該他の回路ブロックの初段回路の出力に代替させる代替回路を有して成るものであることを特徴とする請求の範囲第１項乃至第４項の何れか１項記載の半導体装置。
【請求項２５】
前記電圧生成回路は、外部電源の高電位を昇圧し低電位を降圧して高電位レベル及び低電位レベルを生成し、当該高電位レベル及び低電位レベルを受けて動作する回路ブロックの基板バイアス電圧に外部電源を利用して成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項２６】
半導体チップに外部インタフェース回路と、前記外部インタフェース回路に接続される内部回路と、前記外部インタフェース回路の動作電源を入力する第１の外部電源端子と、前記内部回路の動作電源を入力する第２の外部電源端子とを有し、
前記外部インタフェース回路は前記第１の外部端子から入力する第１の高電位レベル及び第１の低電位レベルを動作電源とし、
前記内部回路は前記第２の外部端子から入力する第２の高電位レベル及び第２の低電位レベルを動作電源とし、
前記第１の高電位レベルは第２の高電位レベルよりも高く、前記第１の低電位レベルは第２の低電位レベルよりも低い電圧であり、
前記外部インタフェース回路及び内部回路は、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を、その間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であることを特徴とする半導体装置。
【請求項２７】
半導体チップに、動作電源電圧が互いに異なり論理閾値電圧が実質的に共通な複数個の回路ブロックと、動作電源電圧の異なる回路ブロック毎の動作電源を入力する外部電源端子とを有し、
前記回路ブロックは、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を、その間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であることを特徴とする半導体装置。
【請求項２８】
前記回路ブロックは、前記低電位レベルと高電位レベルとの中間レベルを相互に共通な論理閾値電圧とするＣＭＯＳ回路であることを特徴とする請求の範囲第２６項又は第２７項記載の半導体装置。
【請求項２９】
前記高電位レベル及び低電位レベルを前記回路ブロックに供給する電源配線に、容量素子の一方の電極が接続されて成るものであることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項３０】
前記高電位レベル及び低電位レベルを前記回路ブロックに供給する電源配線に接続する外部接続電極が設けられて成るものであることを特徴とする請求の範囲第１項記載の半導体装置。
【発明の詳細な説明】
技術分野
本発明は、動作電源電圧の異なる回路ブロックを含む半導体装置に係り、例えば回路ブロックの動作周波数を考慮して動作電源電圧が決められる半導体装置に適用して有効な技術に関する。
背景技術
半導体装置においてアクティブ時（回路の動作時）における低消費電力及びスタンバイ時（回路の動作停止時）におけるリーク電流の低減は永年の課題である。アクティブ時の低消費電力のために、レギュレータにより内部回路の電源電圧を降圧して動作電源とする半導体装置において、半導体装置全体で降圧電圧を同じ電圧に可変制御する技術を採用することができる。また、スタンバイ時のリーク電流を低減するのに、基板バイアス電圧を印加してＭＯＳトランジスタの閾値電圧制御を行い、ＭＯＳトランジスタのオフ状態におけるリーク電流（オフ・リーク電流）を低減することができる。
本発明者は発明完成の後、半導体装置間のインタフェース信号の信号振幅を小さくして高速且つ安定に信号を伝達する出力回路の技術について記載した特開平１１−１５０４６９号公報を見出した。これに記載の出力回路は、回路の接地電圧に対する電源電圧を振幅とする入力信号をバッファ前段回路で受け、その出力を、参照電位を基準に振幅制限して外部に出力する。その出力を受ける別の半導体装置の入力回路は、前記参照電位を論理判定レベルの基準として用いる。
本発明者はアクティブ時の低消費電力について検討し、以下の点を見出すことができた。半導体装置全体で降圧電圧を同じ電圧に可変制御する場合には回路ブロック間で動作周波数が異なっていても可変制御される電源電圧が一緒であるから電力消費に無駄がある。即ち、高速動作される回路ブロックは急峻な信号変化を実現するのに比較的大きな電流を流すことが必要であり電源電圧を比較的大きくすることが望ましいが、低速回路ブロックでは緩やかな信号変化で済むから比較的大きな電源電圧を用いても無駄になる。また、動作モードなどに応じて電源電圧を切り替える場合に電圧が安定するのを待たなければ誤動作を生ずる。これは、動作電源電圧が異なっていてもその基準を回路の接地電圧にしていたので、動作電源電圧を切り替えると、それに応じて回路の論理閾値電圧も変化せざるを得ず、切り替えられた動作電源電圧の安定化を待たなければ往々にして回路動作に誤りを生じてしまうからである。また、外部インタフェース回路の動作電源を３ＶのＣＭＯＳインタフェースのような一般的な外部インタフェース仕様に合わせた電圧とし、内部回路の動作電源を可変に制御する場合、通常は外部インタフェース回路と内部回路との間でやり取りされる信号の論理値を伝達可能にするためのレベル変換回路若しくは論理値判定回路が余計に必要になる。
本発明者はスタンバイ時のオフ・リーク電流の低減について検討し、以下の点を見出すことができた。専ら基板バイアス制御でオフ・リーク電流を低減する場合には、基板バイアス電圧発生回路及びスイッチ制御回路などの付加回路が増大する。スタンバイ時にもそれら付加回路を動作せる必要があり、この点において電力消費が増える。今後、プロセスの微細化が進むと、基板バイアス係数が低減し、ゲートリーク電流及びドレインリーク電流が増加し、基板バイアス電圧を印加してもオフ・リーク電流の低減が難しくなると予想される。また、半導体集積回路の設計に過去の設計資産やＩＰモジュール等を利用するとき、基板バイアスを採用する回路ブロックと採用しない回路ブックの双方を利用しなければならない事情の下では、双方の回路特性の相違を埋めるための新たな対応に手間がかかる場合があり、設計工数を増大させる原因になることが明らかにされた。
本発明の目的は動作電源電圧の異なる回路ブロック間の信号伝達にレベル変換回路などの付加回路を要しない半導体装置を提供することにある。
本発明の別の目的は、動作周波数の異なる回路ブロックを含む半導体装置の電力消費を低減することにある。
本発明の更に別の目的は、基板バイアス電圧発生回路などの付加回路を増加させること無くスタンバイ時のオフ・リーク電流を低減することができる半導体装置を提供することにある。
本発明の更に別の目的は、スタンバイ時のオフ・リーク電流低減のために動作させるべき回路を減らすことができる半導体装置を提供することにある。
本発明の更に別の目的は、基板バイアスを採用する回路ブロックと採用しない回路ブックの双方が利用されていてもそれによる回路特性の相違を埋めるのに手間のかからない半導体装置を提供することにある。
本発明のその他の目的は、アクティブ時の低消費電力とスタンバイ時のオフ・リーク電流低減とを実現できる半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
発明の開示
〔１〕（ＶＬＴ中心振幅）本発明においては第１に、半導体装置の内蔵回路ブロックの論理閾値電圧を揃えることが可能なように内蔵回路ブロックの動作電源電圧の採り方に工夫した。要するに、半導体チップに、動作電源電圧が異なり論理閾値電圧が共通な複数個の回路ブロックを含み、前記回路ブロックは、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とを可能にした。
上記より、半導体装置の内蔵回路ブロックの動作電源電圧をその動作周波数などに応じて所望に決定し、或いは動作モードに応じてプログラマブルに切り換えても、回路ブロックは夫々の回路ブロックに共通の論理閾値電圧を中心としてその動作電源電圧に応ずる振幅の信号を出力し、且つ、別の振幅の信号を入力して論理動作を行なうことができる。したがって、動作電源電圧の異なる回路ブロック間の信号伝達にレベル変換回路などの付加回路を要しない。例えば、入力信号の論理値を参照レベルを基準に判定するような回路を要しない。
上記半導体装置においては、回路ブロックの動作電源電圧をその動作周波数（同期クロック信号周波数）に応じて細かく決定しても、そのことが、回路ブロック間での信号インタフェースを困難にすることは無い。したがって、動作周波数の高い回路ブロックには比較的大きな電流を流して信号遷移時間を短くできるように比較的大きな動作電源電圧を設定し、逆に動作周波数の低い回路ブロックには比較的小さな動作電源電圧を設定することを容易に実現でき、動作周波数の異なる回路ブロックを含む半導体装置の低消費電力が可能になる。
前記半導体装置の望ましい形態として、前記回路ブロックは、前記低電位レベルと高電位レベルとの中間レベルを相互に共通な論理閾値電圧とするＣＭＯＳ回路であるとよい。高電位レベル及び低電位レベルの設定だけで、回路ブロック間における論理閾値電圧を共通化しながら動作電源電圧を変えることを容易に実現することができる。
〔２〕（正負両極性電圧の生成）前記半導体装置の具体的な形態として、半導体チップの外部電源端子に供給される外部電源に基づい前記高電位レベル及び低電位レベルを生成するレギュレータ回路のような電圧生成回路を半導体装置に内蔵する。少なくとも一種類の外部電源を入力すれば、必要な種類の高電位レベル及び低電位レベルを半導体装置内部で賄うことができる。多種類の内部電源電圧を必要とする場合にも、半導体装置外部の電源回路はその全ての電源電圧を出力することを要しない。前記電圧生成回路は外部電源が直接供給されなくてよい。即ち、外部電源端子から供給される外部電源を昇圧し又は降圧して得られた電源を電圧生成回路が入力して所要の内部電源電圧を生成してよい。
〔３〕（動作停止時出力同電位）前記半導体装置のスタンバイ時のような回路ブロック動作停止モードにおいてオフ・リーク電流低減を企図する形態として、回路ブロックの動作停止モードに応答して前記電圧生成回路に前記高電位レベル及び低電位レベルの出力端子を同電位に制御させる電圧制御回路を採用する。これにより、回路ブロックに基板バイアス制御を行なう回路を設けなくてもスタンバイ時等におけるオフ・リーク電流を低減することができる。前記電圧生成回路が出力する前記同電位を回路の接地電圧とすればスタンバイ時等における前記電圧生成回路における電力消費も抑制することができる。
〔４〕（データ保持）前記半導体装置の具体的な形態として、基板バイアスされたＭＯＳスタティックラッチ回路を含む回路ブロックに対し、当該回路ブロックの動作停止モードに応答して、当該回路ブロックの動作電源電圧をアクティブ時よりも小さくして、ＭＯＳスタティックラッチ回路を構成するＭＯＳトランジスタの閾値電圧が大きくなるように制御することを可能にする電圧制御回路を有する。これにより、スタンバイ時等においてＲＡＭ（ランダムアクセスメモリ）等を構成するＭＯＳスタティックラッチ回路の記憶情報を保持し、且つ基板バイアス効果によりＭＯＳスタティックラッチ回路におけるリーク電流を低減できる。特に、回路ブロックの動作電源電圧を生成する電圧発生回路による電源電圧制御で基板バイアス効果を得ることができるから、それとは別に、基板電位を制御する回路を必要としない。
演算系におけるレジスタデータの保持等を想定するとき、演算系には順序回路を含む回路ブロックと、前記順序回路に接続する組合せ回路を含む回路ブロックとを含み、前記組合せ回路を含む回路ブロックは半導体装置の所定の動作停止モードにおいて動作電源電圧の供給が断たれ、前記順序回路を含む回路ブロックは前記所定の動作停止モードにおいて動作電源電圧の供給が維持される。これにより、スタンバイモードのような所定の動作停止モードにおいて、レジスタのような順序回路はデータを保持し、また、組合せ回路は入力が確定されて無駄な電力消費が抑えられる。
〔５〕（動作電源電圧の自立制御）前記半導体装置の具体的な形態として、クロック信号に同期動作する回路を有する回路ブロックに対し、前記クロック信号周波数を計測し、計測結果に応じて前記高電位レベル及び低電位レベルを生成可能な電圧生成回路を採用することができる。
その制御に際して、半導体装置のデバイス特性に応じて設定されたトリミングデータも参照すれば、プロセス変動による回路特性に相違があっても所要の内部電源電圧を容易に生成することが可能になる。
〔６〕（動作の安定化）前記半導体装置における別の具体的な形態として、ＰＬＬ回路としての回路ブロックは前記ＰＬＬ回路からクロック信号が供給される別の回路ブロックにおける動作電源電圧の変更に拘わらず所定の動作電源電圧を維持するとよい。ＰＬＬ回路の出力クロック信号を同期クロック信号として動作するロジック回路等の回路ブロックの動作電源電圧が変えられる場合にもＰＬＬ回路の動作は安定に維持され、回路ブロックは変更される動作電源電圧が安定するのを待つことなく論理動作を行なうことが可能になる。
時計回路としての回路ブロックには半導体装置の動作停止モードにおいて動作電源電圧の供給を維持させることが望ましい。同様に、前記電圧制御回路としての回路ブロックには半導体装置の動作停止モードにおいて動作電源電圧の供給を維持させるのがよい。これにより、スタンバイ時などにオンチップの電圧生成回路をパワーダウンしても、パワーダウン状態からの復帰動作を確実化することができる。
〔７〕（Ｉｄｄｑテストの考慮）前記半導体装置における別の具体的な形態として、回路素子のゲート破壊等によるリーク電流を検出するようなＩｄｄｑテストを考慮したとき、前記電圧生成回路の出力を動作電源電圧とする回路ブロックは前記外部電源端子に供給される外部電源の電圧に応じて基板バイアスされ、前記電圧生成回路の出力に接続されて外部から電圧入力可能なテスト電源端子を半導体チップに設け、半導体装置の所定のテストモードに応答して前記電圧生成回路の出力を高インピーダンス状態に制御させる電圧制御回路を採用する。例えば、電圧生成回路の動作電源を外部電源とし当該外部電源を回路ブロックの基板電位に採用した場合、電圧生成回路の出力が高インピーダンス状態に制御されれば、テスト電源端子の電源電圧は前記外部電源端子に供給される電源電圧から分離され、回路ブロックのテスト電源電圧に対して回路ブロックの基板バイアス状態を自由に深くすることが可能になる。したがって、回路ブロックの正常なトランジスタによるオフ・リーク電流の発生を極力抑制して、回路ブロックのＩｄｄｑテストを高い信頼性をもって行なうことが可能になる。
〔８〕（チャネルインプラ）前記半導体装置における別の具体的な形態として、基板バイアス状態にされるロジック回路と基板バイアス状態にされないロジック回路が混在された前記回路ブロックを想定したとき、基板バイアス状態にされるロジック回路を構成するＭＯＳトランジスタを、基板バイアス状態にされないロジック回路を構成するＭＯＳトランジスタに対してチャネルインプラにより閾値電圧制御するとよい。すなわち、正負両極性電圧をレギュレータ回路のような電圧生成回路で生成し、スタンバイモードのよな動作停止モードにおいて正負両極性電圧を同電位に制御することによりオフ・リーク電流を低減する構成を採用するとき、例えば、基板バイアスされる回路をＩＰモジュールとして採用することが必要な場合を想定すると、基板バイアスされる構成の論理回路に対してチャネルインプラにより閾値電圧を調整すれば、基板バイアスを行なわないロジック回路と動作速度を整合させ、或いはオフ・リーク電流を低減させることが容易になる。
〔９〕（基板バイアス制御レギュレータ）前記回路ブロックがＭＯＳトランジスタ回路であるとき、前記半導体チップの外部電源端子に供給される外部電源に基づいて前記高電位レベル、低電位レベル、及び基板バイアス電圧を生成可能な電圧生成回路を採用してよい。これによれば、電圧生成回路の出力電圧を半導体装置の動作モードに応じて可変とすれば、基板バイアスも独立に可変制御可能になり、アクティブ時のような動作可能なときにも基板バイアスによる低消費電力を優先させる動作モードの選択も可能になる。
基板バイアス電圧は前記電圧生成回路で生成せずに、基板電位の御専用に基板バイアス制御回路を設けてもよい。
〔１０〕（出力トランジスタの分割配置）前記電圧生成回路による動作電圧の供給形態に着目する。例えば、前記電圧生成回路は、ソースフォロア形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰還させて前記出力電圧を前記比較器の参照電圧に等しくさせる回路によって構成するとき、前記出力ＭＯＳトランジスタを、並列接続形態で相互に離間して、回路ブロック内に分割配置するのがよい。これにより、出力ＭＯＳトランジスタの夫々が動作電源を供給すべき電源配線上の距離を短く分割できるので、電源配線の抵抗成分などに起因する不所望な電圧降下を緩和することができる。
電圧生成回路が、上述のように、ソースフォロア形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰還させて前記出力電圧を前記比較器の参照電圧に等しくさせる回路であるとき、前記外部電源端子に接続する安定化容量を前記チップ内に設けることが望ましい。電圧生成回路の安定動作の観点より、比較器の動作電流は比較的小さくされ応答速度は比較的遅くされており、出力ＭＯＳトランジスタの急激なスイッチ動作は抑制されるべきである。これにより、電圧生成回路の出力電圧にはリンギングが生じ難くされる。このとき、出力ＭＯＳトランジスタが接続する外部電源端子における電流の時間変化が大きいと、当該外部端子に接続する半導体装置パッケージのリード端子等のインダクタンス成分によって外部電源電圧それ自体にリンギングを生じ、これが回路ブロックの動作電源電圧を変動させて誤動作を生じさせる虞がある。前記安定化容量は当該後者のリンギングの発生を抑えるのに役立つ。電源端子に安定化容量を外付けしてもインダクタンス成分の影響を緩和させることは難しい。
〔１１〕（複数電源グループセル混在配置）前記半導体装置における回路セル配置に関する具体的な形態として、半導体チップに、外部電源の電源配線と電圧生成回路による高電位レベル及び低電位レベルの電源配線とが形成されたセル配置領域と、前記セル配置領域の間に位置する配線領域とを設け、前記セル配置領域には動作電源電圧の相違する回路ブロックの回路セルを混在させるとよい。これにより、異なる電源グループ（動作電源電圧の相違する回路ブロック）間でのクリティカルパスの配線長を短くすることが可能になり、情報の伝達遅延の低減、データ処理の高速化に寄与する。
上記において異なる電源グループの回路セルは相互に異なるウェル領域に形成することが必要である。多数のウェル領域を細かく設けるとウェルの分離に多くのチップ面積を費やすことになる。この異電位ウェル領域の分離のための間隔に関するチップ面積のオーバーヘッドを低減する為には、関連する論理機能を実現する回路セルの配置領域内で、異なる電源グループの回路セルを混在させるとき、同一の電源グループの回路セルをまとめて配置することが望ましい。情報転送速度を向上でき、チップ面積を低減することができる。
〔１２〕（回路ブロック間インタフェース）前記半導体装置における回路ブロック間インタフェースに関する第１の具体的な形態として、相互に動作電源電圧の異なる一の回路ブロック（第１の回路ブロック）の出力を受ける他の回路ブロック（第２の回路ブロック）の初段入力回路において、その初段入力回路のゲインを後段回路のゲインよりも大きする。前記一の回路ブロックの動作電源電圧が小さい場合にも、前記他の回路ブロックの後段回路の出力が中間レベル状態の不確定な状態にされるのを緩和若しくは抑制でき、当該他の回路ブロックにおける誤動作防止、並びに貫通電流防止の効果がある。
前記半導体装置における回路ブロック間インタフェースに関する第２の具体的な形態として、前記一の回路ブロック（第１の回路ブロック）は、その他の回路ブロック（第３の回路ブロック）の出力を入力とする出力回路であり、前記一の回路ブロックの動作電源電圧は前記他の回路ブロック（第２の回路ブロック）の動作電源電圧よりも小さく、前記その他の回路ブロックの動作電源電圧は前記一の回路ブロックの動作電源電圧よりも大きい。この態様では、前記一の回路ブロックと他の回路ブロックとの間の情報伝達を比較的負荷の大きな信号バス等を介して行ない、或いは前記一の回路ブロックと他の回路ブロックとの間がクリティカルパスである場合を想定すると、当該信号バスやクリティカルパスによる信号伝達が小振幅伝達で行なわれ、転送時間の短縮を実現する。
前記半導体装置における回路ブロック間インタフェースに関する第３の具体的な形態として、相対的に動作電源電圧の小さな一の回路ブロックの出力を入力し相対的に動作電源電圧の大きな他の回路ブロックの初段入力回路において、ｐチャネル型ＭＯＳトランジスタは一の回路ブロックの高電位レベルと他の回路ブロックの高電位レベルとの差電圧よりも大きな閾値電圧を有し、ｎチャネル型ＭＯＳトランジスタは一の回路ブロックの低電位レベルと他の回路ブロックの低電位レベルとの差電圧よりも小さな閾値電圧を有して成るものである。これにより、前段回路の信号振幅が後段回路の信号振幅よりも小さいような場合に、前段の回路ブロックがその高電位の論理値信号であるハイレベル信号を出力する状態においてそれを入力する後段回路ブロックのｐチャネル型ＭＯＳトランジスタはカットオフ状態を維持し、また、前段の回路ブロックがその低電位の論理値信号であるローレベル信号を出力する状態においてそれを入力する後段回路ブロックのｎチャネル型ＭＯＳトランジスタはカットオフ状態を維持し、ＣＭＯＳ回路における不所望なＤＣリークを抑制することができる。
前記半導体装置における回路ブロック間インタフェースに関する第４の具体的な形態として、相対的に動作電源電圧の大きな一の回路ブロックの出力を入力し相対的に動作電源電圧の小さな回路ブロックにおいて、その初段入力回路は、前記一の回路ブロックに含まれるＭＯＳトランジスタと同じ耐圧を有する。これにより、前段回路の信号振幅が後段回路の信号振幅よりも大きい場合に後段回路ブロックの初段回路におけるゲート破壊などを抑止することができる。
前記半導体装置における回路ブロック間インタフェースに関する第５の具体的な形態として、所定の動作停止モードにおいて動作電源電圧の供給が断たれる一の回路ブロックと、前記一の回路ブロックの出力に入力が接続され前記所定の動作停止モードにおいて動作電源の供給が維持される他の回路ブロックとを含むとき、前記他の回路ブロックの初段に、前記所定の動作モードに応答して前記一の回路ブロックの出力を保持して当該他の回路ブロックの初段回路の出力に代替させる代替回路を設ける。これにより、前段がインアクティブにされるところの後段のアクティブ回路ブロックの誤動作防止、或いは入力の中間レベルによる無駄な電力消費を抑制することができる。
〔１３〕（外部電源の昇圧）前記半導体装置における更に別の具体的な形態として、前記電圧生成回路に、外部電源の高電位を昇圧し低電位を降圧して高電位レベル及び低電位レベルを生成させ、当該高電位レベル及び低電位レベルを受けて動作する回路ブロックの基板バイアス電圧に前記外部電源を利用する。これにより、外部電源よりも大きな動作電源電圧により回路ブロックのゲート駆動電流が大きくなり、更に、外部電源による基板バイアスが与えられるＭＯＳトランジスタの閾値電圧を小さくするから、クリティカルパスを構成するよな回路部分に対しては高速動作という点で最適である。
〔１４〕（レギュレータレス）レギュレータ回路のような電圧生成回路をオンチップで持たない観点による半導体装置は、半導体チップに外部インタフェース回路と、前記外部インタフェース回路に接続される内部回路と、前記外部インタフェース回路の動作電源を入力する第１の外部電源端子と、前記内部回路の動作電源を入力する第２の外部電源端子とを有する。前記外部インタフェース回路は前記第１の外部端子から入力する第１の高電位レベル及び第１の低電位レベルを動作電源とし、前記内部回路は前記第２の外部端子から入力する第２の高電位レベル及び第２の低電位レベルを動作電源とする。このとき、前記第１の高電位レベルは第２の高電位レベルよりも高く、前記第１の低電位レベルは第２の低電位レベルよりも低い電圧であり、前記外部インタフェース回路及び内部回路は、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とが可能である。
電圧生成回路をオンチップしない別の観点による半導体装置は、半導体チップに、動作電源電圧が異なり論理閾値電圧が共通な複数個の回路ブロックと、動作電源電圧の異なる回路ブロック毎の動作電源を入力する外部電源端子とを有し、前記回路ブロックは、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とが可能である。
レギュレータなどをオンチップしない場合でも、前述と同様に、動作電源電圧の異なる回路ブロック間の信号伝達にレベル変換回路などの付加回路を利用しないで済むようになる。
〔１５〕（動作電源電圧の安定化）高電位レベル及び低電位レベルを前記回路ブロックに供給する電源配線に、容量素子の一方の電極を接続し、或いは、容量素子を外付け可能な外部接続電極を接続しておく。これにより、回路ブロックが消費する過渡応答電流によって動作電源電圧が変動するのを抑制若しくは緩和することができる。
発明を実施するための最良の形態
《ＶＬＴ中心振幅》
第１図には本発明に係る半導体装置の一例が示される。同図に示される半導体装置は、特に制限されないが、単結晶シリコンのような１個の半導体チップに、ＣＭＯＳ集積回路製造技術によって形成される。
同図に示される半導体装置１は、特に制限されないが、半導体チップ１Ａに８個の回路ブロックＢＬＫ１〜ＢＬＫ８と５個の電圧生成回路ＲＥＧ１〜ＲＥＧ５を有する。半導体装置１は代表的に示された外部電源端子２，３を有し、高電位の外部電源電圧ｖｃｃと回路の接地電圧ｇｎｄが供給される。半導体チップ１Ａに周回された電源幹線４，５には前記外部電源電圧ｖｃｃ及び接地電圧ｇｎｄが与えられる。
前記回路ブロックＢＬＫ１〜ＢＬＫ８はその動作速度や機能に応じて動作電源電圧が決められている。言い換えれば、回路ブロックＢＬＫ１〜ＢＬＫ８の夫々は動作速度及び動作電源電圧毎にまとめられた回路として把握することも可能である。このことからも明らかなように、回路ブロックＢＬＫ１〜ＢＬＫ８が共有するように図示した配線６はバスのような配線に限定されず、回路ブロック間の個別信号も含むものと理解されたい。
前記回路ブロックＢＬＫ１〜ＢＬＫ８は、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とを可能にされている。要するに、内蔵回路ブロックＢＬＫ１〜ＢＬＫ８の論理閾値電圧を揃えることが可能なように内蔵回路ブロックＢＬＫ１〜ＢＬＫ８の動作電源電圧の採り方に工夫がされている。
特に制限されないが、半導体装置１内部の動作電源電圧は、第２図に例示されるように、各回路ブロックＢＬＫ１〜ＢＬＫ８に共通の論理閾値電圧ＶＬＴに対し、低電位レベルｇｎｄと高電位レベルｖｃｃとの電位差、低電位レベルｖｓｓ１と高電位レベルｖｄｄ１との電位差、低電位レベルｖｓｓ２と高電位レベルｖｄｄ２との電位差の３種類とされる。
前記低電位レベルｖｓｓ１及び高電位レベルｖｄｄ１は、電源ｖｃｃ，ｇｎｄに基づいて電圧生成回路ＲＥＧ１〜ＲＥＧ３が夫々生成し、対応する回路ブロックＢＬＫ１〜ＢＬＫ３の動作電源電圧として供給される。この例では、動作電源電圧の比較的大きな回路ブロックＢＬＫ１〜ＢＬＫ３は動作周波数が比較的高い回路ブロックとされ、ＣＰＵ（中央処理装置）、ＦＰＵ（浮動小数点演算ユニット）、ＤＳＰ（ディジタル信号処理ユニット）、ＳＲＡＭ（スタティックランダムアクセスメモリ）などにおける高速演算系回路ブロックとされる。
前記低電位レベルｖｓｓ２及び高電位レベルｖｄｄ２は、電源ｖｃｃ，ｇｎｄに基づいて電圧生成回路ＲＥＧ４〜ＲＥＧ５が夫々生成し、対応する回路ブロックＢＬＫ４〜ＢＬＫ５の動作電源電圧として供給される。この例では、動作電源電圧の比較的小さな回路ブロックＢＬＫ４〜ＢＬＫ５は動作周波数の比較的低いＲＯＭ（リードオンリメモリ）やタイマなどの周辺回路を構成する回路ブロックとされる。
回路ブロックＢＬＫ６〜ＢＬＫ８には動作電源電圧として電圧生成回路ＲＥＧ１〜ＲＥＧ５を介さずに電源ｖｃｃ，ｇｎｄが供給される。これは次に記載の事情を考慮したときの一例である。ここでは、一つの回路ブロックＢＬＫ８は電源制御回路とされ、これは、半導体装置１の動作モードに応じた電源制御を行なう。例えば、電源制御回路ブロックＢＬＫ８は、外部から供給されるモード信号７やＣＰＵなどのその他の回路ブロックの動作状態に基づいて、電圧生成回路ＲＥＧ１〜ＲＥＧ５の動作停止、或いは電圧生成回路ＲＥＧ１〜ＲＥＧ５の出力電圧変更などを制御する制御信号ｃｎｔ１〜ｃｎｔ５を生成する。斯く電源制御ブロックＢＬＫ８による電圧生成回路ＲＥＧ１〜ＲＥＧ５の動作停止制御、出力電圧可変制御を考慮すると、スタンバイ状態からの復帰制御等の安定化の点より、電源制御回路ブロックＢＬＫ８はスタンバイ状態の指示にかかわらず動作を停止しな方が望ましい。これと同様の観点より、回路ブロックＢＬＫ８には時計回路を実現するリアルタイムクロックを含めれば尚よい。別の回路ブロックＢＬＫ７は例えばＰＬＬ（フェーズロックドループ）回路とされ、回路ブロックＢＬＫ１〜ＢＬＫ５などに動作クロック信号を供給する。これらの回路は動作電源電圧が可変されると、その動作が不安定になるので、動作電源を可変にするよりも一定にすることが望ましい。また、別の回路ブロックＢＬＫ６は、例えば外部入出力回路とされる。外部とのインタフェースには、半導体装置１が実装されるシステム上での信号インタフェースを採用するのが一般的であるり、システム上においてその動作電源電圧を可変する必要性は少ない。
上記半導体装置１によれば、内蔵回路ブロックＢＬＫ１〜ＢＬＫ５の動作電源電圧をその動作周波数などに応じて所望に決定し、或いは動作モードに応じてプログラマブルに切り換えても、回路ブロックＢＬＫ１〜ＢＬＫ５は夫々の回路ブロックに共通の論理閾値電圧ＶＬＴを中心としてその動作電源電圧に応ずる振幅の信号を出力し、且つ、別の振幅の信号を入力して論理動作を行なうことができる。したがって、動作電源電圧の異なる回路ブロック間の信号伝達に、レベル変換回路などの付加回路を要しない。例えば、入力信号の論理値を参照レベルを基準に判定するような回路を要しない。
上記半導体装置１においては、回路ブロックＢＬＫ１〜ＢＬＫ５の動作電源電圧をその動作周波数（同期クロック信号周波数）に応じて細かく決定しても、そのことが、回路ブロック間での信号インタフェースを困難にすることは無い。したがって、動作周波数の高い回路ブロックＢＬＫ１〜ＢＬＫ３には比較的大きな電流を流して信号遷移時間を短くできるように比較的大きな動作電源電圧を設定し、逆に動作周波数の低い回路ブロックＢＬＫ４〜ＢＬＫ５には比較的小さな動作電源電圧を設定することを容易に実現でき、動作周波数の異なる回路ブロックを含む半導体装置の電力消費を低減することができる。
前記半導体装置１は動作電源電圧を規定する低電位レベルと高電位レベルとの中間レベルを相互に共通な論理閾値電圧とするＣＭＯＳ回路である。高電位レベル及び低電位レベルの設定だけで、回路ブロック間における論理閾値電圧の共通化を実現しつつ動作電源電圧を変えることができ、簡単な構成によって、論理閾値電圧ＶＬＴを基準とした複数信号振幅による信号インタフェースを実現することができる。
《電圧生成回路》
第３図には前記電圧生成回路が例示される。同図に例示される電圧生成回路ＲＥＧ１は、基準電圧発生回路１０、一対のレギュレータ１１，１２を有する。基準電圧発生回路１０は参照電位（＋）ｖｒｅｆ１、（−）ｖｒｅｆ１を生成する。レギュレータ１１は参照電位（＋）ｖｒｅｆ１を入力して高電位レベルｖｄｄ１を生成する。レギュレータ１２は参照電位（−）ｖｒｅｆ１を入力して低電位レベルｖｓｓ１を生成する。第３図において回路ブロックＢＬＫ１にはＣＭＯＳインバータが例示され、ＭＯＳトランジスタＭ１，Ｍ２の基板は夫々のソースに接続され、基板バイアスは印加されていない。ここで、基板バイアスとはＭＯＳトランジスタのソースと基板（若しくはウェル領域）との間に形成される電位差を意味し、その電位差０は基板バイアスが印加されていない状態と解する。
第４図にはレギュレータ１１，１２の一例が示される。レギュレータ１１は、ソースフォロア形態のｎチャネル型ＭＯＳトランジスタ（出力ＭＯＳトランジスタ）Ｍ３にｎチャンネル型ＭＯＳトランジスタ（電流源ＭＯＳトランジスタ）Ｍ４が直列接続され、その結合ノードＮ１が反転入力端子（−端子）に帰還され、非反転入力端子（＋端子）に参照電位（＋）ｖｒｅｆ１が供給される比較回路ＡＭＰ１が設けられ、比較回路ＡＭＰ１の出力が前記ＭＯＳトランジスタＭ３のゲートに接続されて構成される。レギュレータ１１は、制御信号ｃｎｔ１ａによって比較回路ＡＭＰ１が活性化され、ＭＯＳトランジスタＭ４が制御信号ｃｎｔ１ｂのバイアス電圧でオン状態にされると、前記ノードＮ１に、参照電位（＋）ｖｒｅｆ１に等しい電圧ｖｄｄ１を出力しようとする。
前記レギュレータ１２は、ソースフォロア形態のｐチャネル型ＭＯＳトランジスタ（出力ＭＯＳトランジスタ）Ｍ６にｐチャンネル型ＭＯＳトランジスタ（電流源ＭＯＳトランジスタ）Ｍ５が直列接続され、その結合ノードＮ２が反転入力端子（−端子）に帰還され、非反転入力端子（＋端子）に参照電位（−）ｖｒｅｆ１が供給される比較回路ＡＭＰ２が設けられ、比較回路ＡＭＰ２の出力が前記ＭＯＳトランジスタＭ６のゲートに接続されて構成される。レギュレータ１２は、制御信号ｃｎｔ１ａによって比較回路ＡＭＰ２が活性化され、ＭＯＳトランジスタＭ５が制御信号ｃｎｔ１ｃのバイアス電圧でオン状態にされると、前記ノードＮ２に、参照電位（−）ｖｒｅｆ１に等しい電圧ｖｓｓ１を出力しようとする。図示は省略するが、その他の電圧生成回路ＲＥＧ２〜ＲＥＧ５も同様に構成される。
このように半導体チップ１Ａの外部電源端子２，３に供給される外部電源ｖｃｃ、ｇｎｄに基づい前記高電位レベルｖｄｄ１、ｖｄｄ２及び低電位レベルｖｓｓ１、ｖｓｓ２を生成する電圧生成回路ＲＥＧ１〜ＲＥＧ５を半導体装置１に内蔵すれば、少なくとも一種類の外部電源ｖｃｃ，ｇｎｄを入力することにより、必要な種類の高電位レベル及び低電位レベルを半導体装置内部で賄うことができる。多種類の内部電源電圧を必要とする場合にも、半導体装置１が実装される回路基板上の電源回路はその全ての電源電圧を出力することを要しない。尚、電圧生成回路ＲＥＧ１〜ＲＥＧ５には外部電源ｖｃｃ，ｇｎｄを直接供給しない構成を採用してよい。例えば、図示はしないが、外部電源端子２，３から供給される外部電源ｖｃｃを昇圧し又は降圧して得られた電源を電圧生成回路ＲＥＧ１〜ＲＥＧ５が入力して所要の内部電源電圧を生成してよい。
尚、ｖｃｃ側をｐチャネル型ＭＯＳトランジスタにしてレギュレータ１１を構成し、ｇｎｄ側をｎチャネル型ＭＯＳトランジスタにしてレギュレータ１２を構成してもよい。その場合には、比較器ＡＭＰ１，ＡＭＰ２の帰還入力を非反転入力端子（＋端子）とし、参照電位入力を反転入力端子（−端子）とすればよい。
《動作停止時出力同電位》
前記半導体装置１にスタンバモードのような動作停止モードが指定されて回路ブロックＢＬＫ１の動作が停止されるとき、前記電源制御ブロックＢＬＫ８は、レギュレータ１１，１２の各出力を回路の接地電位ｇｎｄに制御する。例えば、回路ブロックＢＬＫ１の動作停止モードにおいて電源制御ブロックＢＬＫ８は、制御信号ｃｎｔ１ａをハイレベルにして比較回路ＡＭＰ１，ＡＭＰ２を非活性状態とし、各比較回路ＡＭＰ１，ＡＭＰ２の出力を回路の接地電位ｇｎｄに制御する。更に電源制御ブロックＢＬＫ８は、制御信号ｃｎｔ１ｂをハイレベルにしてＭＯＳトランジスタＭ４をオン状態に制御し、且つ制御信号ｃｎｔ１ｃをハイレベルにしてＭＯＳトランジスタＭ５をオフ状態に制御する。ハイレベルの制御信号ｃｎｔ１ａによりＭＯＳトランジスタＭ３０がオン状態にされる。これにより、レギュレータ１１，１２の出力ノードＮ１，Ｎ２が共に回路の接地電位ｇｎｄにされる。
したがって、電源制御回路ブロックＢＬＫ８は、回路ブロックＢＬＫ１の動作停止モードに応答してレギュレータ１１，１２の出力ノードＮ１，Ｎ２を同電位に制御するから、回路ブロックＢＬＫ１に積極的な基板バイアス制御を行わなくても動作停止時におけるオフ・リーク電流を低減することができる。特に、動作停止モードにおけるノードＮ１，Ｎ２の出力が回路の接地電位ｇｎｄであるから、動作停止時にレギュレータ１１，１２の消費電力も最小限にすることができる。その他の回路ブロックＢＬＫ２〜ＢＬＫ５に対しても必要ならば第４図のレギュレータ１１、１２と同様の構成を採用してよい。尚、その他の図では前記ＭＯＳトランジスタＭ３０の図示は省略してある。
《データ保持》
第３図及び第４図のように動作停止で動作電源の供給が断たれる構成を採用した場合に、スタティックラッチ回路のようにデータ保持の点で不都合がある回路ブロックについて説明する。
第５図には前記回路ブロックＢＬＫ２の一例が示される。第５図において回路ブロックＢＬＫ２は、例えば、基板バイアスされたＭＯＳスタティックラッチ回路を含む回路であり、具体的にはメインメモリ等を構成するＳＲＡＭのメモリセルアレイである。代表的に示されたスタティックラッチ回路ＬＡＴは、ｐチャンネル型ＭＯＳトランジスタＭ１０及びｎチャンネル型ＭＯＳトランジスタＭ１１から成るＣＭＯＳインバータとｐチャンネル型ＭＯＳトランジスタＭ１２及びｎチャンネル型ＭＯＳトランジスタＭ１３から成るＣＭＯＳインバータとを相互に一方の入力に他方の出力が交差結合するように接続されて成る。ＭＯＳトランジスタＭ１０，Ｍ１２の基板電位はｖｃｃ、ＭＯＳトランジスタＭ１１，Ｍ１３の基板電位はｇｎｄとされる。
回路ブロックＢＬＫ２に対応する電圧生成回路ＲＥＧ２は、基準電圧発生回路１５、一対のレギュレータ１６，１７を有する。基準電圧発生回路１５は、制御信号ｃｎｔ２により回路ブロックＢＬＫ２の動作停止が指示されているときは高電位側の参照電位（＋）ｖｒｅｆ１ｓと低電位側の参照電位（−）ｖｒｅｆ１ｓを生成し、制御信号ｃｎｔ２により回路ブロックＢＬＫ２の動作可能が指示されているときは高電位側の参照電位（＋）ｖｒｅｆ１と低電位側の参照電位（−）ｖｒｅｆ１を生成する。レギュレータ１６は参照電位（＋）ｖｒｅｆ１ｓを入力して高電位レベルｖｄｄ１ｓを生成し、参照電位（＋）ｖｒｅｆ１を入力して高電位レベルｖｄｄ１を生成する。レギュレータ１７は参照電位（−）ｖｒｅｆ１ｓを入力して低電位レベルｖｓｓ１ｓを生成し、参照電位（−）ｖｒｅｆ１を入力して高電位レベルｖｓｓ１を生成する。レギュレータ１６，１７の具体的な回路構成は図示を省略するが、第４図の基本的な回路構成であるところの、ソースフォロア形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰還させて前記出力電圧を前記比較器の参照電圧に等しくさせる回路によって構成される。ここで、（＋）ｖｒｅｆ１ｓ＜（＋）ｖｒｅｆ１、（−）ｖｒｅｆ１ｓ＞（−）ｖｒｅｆ１であり、これに従って、ｖｄｄ１ｓ＜ｖｄｄ１、ｖｓｓ１ｓ＞ｖｓｓ１である。
第５図の構成により、回路ブロックＢＬＫ２の動作停止モードに応答して、当該回路ブロックＢＬＫ２の動作電源電圧ｖｄｄ１ｓ、ｖｓｓ１ｓはアクティブ時の動作電源電圧ｖｄｄ１、ｖｓｓ１よりも小さくされ、これにより、ＭＯＳスタティックラッチ回路ＬＡＴを構成するＭＯＳトランジスタＭ１０〜Ｍ１３の閾値電圧が大きくなるように制御される。これにより、スタンバイ時においてＳＲＡＭ等を構成するＭＯＳスタティックラッチ回路ＬＡＴの記憶情報を保持できると共に、基板バイアス効果によりＭＯＳスタティックラッチ回路ＬＡＴにおけるリーク電流を低減できる。特に、回路ブロックＢＬＫ２の動作電源電圧を生成する電圧発生回路ＲＥＧ２による電源電圧制御で基板バイアス効果を得ることができるから、それとは別に、基板電位を制御する回路を必要としない。
第５図の電圧生成回路ＲＥＧ２の構成はアクティブ時とスタンバイ時に動作電源電圧を切り換えるだけでなく、その他の動作モードにおいて動作電源電圧を切替え制御する場合にも適用することができる。例えば、回路ブロックＢＬＫ２が論理演算系の回路ブロックであるとき、アクティブ動作時における動作電源電圧をローパワーなどの観点から数段階で切替え可能にするような場合である。
第６図には演算系におけるレジスタデータ等の保持を想定した回路ブロック構成が例示される。第６図には回路ブロックＢＬＫ１と回路ブロックＢＬＫ７が混在されて演算系を構成する場合を示し、演算系には、レジスタ若しくはフリップフロップのような順序回路を含む回路ブロックＢＬＫ７と、前記順序回路に接続する組合せ回路を含む回路ブロックＢＬＫ１とを含む。前記組合せ回路を含む回路ブロックＢＬＫ１は第３図及び第４図で説明したように半導体装置１の所定の動作停止モードにおいて動作電源電圧ｖｄｄ１、ｖｓｓ１の供給が断たれる。前記順序回路を含む回路ブロックＢＬＫ７は前記所定の動作停止モードにおいて動作電源電圧ｖｃｃ，ｇｎｄの供給が維持される。これにより、スタンバイモードのような所定の動作停止モードにおいて、レジスタのような順序回路はデータを保持し、また、組合せ回路は入力が確定されて無駄な電力消費が抑えられる。
《動作電源電圧の自立制御》
第７図には動作速度に応じて動作電源電圧を自立的に制御する電圧生成回路が例示される。回路ブロックＢＬＫ３はクロック信号ＣＬＫ３に同期動作する回路を有する。電圧生成回路ＲＥＧ３は、前記レギュレータ１１，１２及び基準電圧発生回路２０を有する。基準電圧発生回路２０は、カウンタ２１、ラッチ回路２２、遅延回路２３、デコーダ２４、抵抗分圧回路２５、セレクタ２６，２７を有し、参照電位（＋）ｖｒｅｆ１，（−）ｖｒｅｆ１を生成する。カウンタ２１は、前記クロック信号ＣＬＫ３を計数するが、その計数値は半導体装置１の基準クック信号ＣＫの立ち上がりエッジに同期してリセットされる。クロック信号ＣＬＫ３はＣＫの逓倍の周波数を有する、回路ブロックＢＬＫ３の内部クロック信号とされる。ラッチ回路２２は遅延回路２３で遅延されたクロックＣＫの立ち上がりエッジに同期してカウンタ２１の計数値をラッチする。デコーダ２４はラッチ回路２２でラッチされた数値をデコードして、セレクタ２６，２７の選択信号を生成する。セレクタ２６，２７は選択信号に従ってタップＴ１〜Ｔ５の電圧を選択する。例えば、ｖｃｃ＝３Ｖ、ｇｎｄ＝０Ｖ、とすると、Ｔ１＝０．６Ｖ、Ｔ２＝０．８Ｖ、Ｔ３＝１．５Ｖ、Ｔ４＝２．０Ｖ、Ｔ５＝２．４Ｖとされ、図では、（＋）ｖｒｅｆ１には２．４Ｖ、（−）ｖｒｅｆ１には０．６Ｖが選択されている。
上記電圧生成回路ＲＥＧ３によれば、回路ブロックＢＬＫ３の動作電源電圧をその動作クロック信号ＣＬＫ３の周波数に応じて回路ブロック自ら最適制御することができる。
第８図には動作周波数に応じた電源電圧制御に際してトリミングデータを参照可能にする例が示される。ここに示される電圧生成回路ＲＥＧ３は、半導体装置１のデバイステスト段階などでトリミングデータ２９を保持するＲＯＭ２８を有し、当該ＲＯＭ２８に保持されたトリミングデータをデコーダ２４に与え、トリミングデータをラッチ回路２２からの計数値に対するオフセットのような値とすることにより、プロセス変動による回路特性に相違があっても所要の内部電源電圧を容易に生成することが可能になっている。前記ＲＯＭ２８は例えばレーザで溶断可能なヒューズプログラム回路によって容易に構成することができる。
《動作の安定化》
第９図にはＰＬＬ回路を含む回路ブロックの動作を安定化させる例が示される。ＰＬＬ回路３０を含む回路ブロックＢＬＫ７は、前記ＰＬＬ回路３０からクロック信号ＣＫを受けて動作する別の回路ブロックＢＬＫ４における動作電源電圧の変更に拘わらず一定の動作電源電圧を維持させるのがよい。第９図の例では、ＰＬＬ回路３０は外部電源ｖｃｃ、ｇｎｄを一定の動作電源としている。ＰＬＬ回路３０の出力クロック信号ＣＫを同期クロック信号として動作するロジック回路等の回路ブロックＢＬＫ４の動作電源電圧が可変される場合にもＰＬＬ回路３０の動作は安定化され、回路ブロックＢＬＫ４は変更される動作電源電圧が安定するのを待つことなく論理動作を行なうことが可能になる。尚、第９図における電圧生成回路ＲＥＧ４は第５図で説明した電圧生成回路ＲＥＧ２の構成を流用してアクティブ動作時における動作電源電圧をローパワーなどの観点から制御信号ｃｎｔ４で数段階に切替え可能にする場合を想定している。
ここでＰＬＬ回路３０に用いられるＭＯＳトランジスタと回路ブロックＢＬＫ４に用いられるＭＯＳトランジスタとを比較すると、動作電源電圧の相違故に、前者は後者に比べてゲート酸化膜が厚くされた高耐圧構造にされている。更に、前者は常時動作可能にされる性質上、オフ・リーク電流低減の観点より、後者に比べて電源電圧に対する閾値電圧の割合が大きくされている。例えば、前者のＭＯＳトランジスタがゲート酸化膜厚ｔｏｘ＝８．０ｎｍの耐圧３Ｖのとき、閾値電圧ｖｔｈ＝０．８Ｖとされ、後者のＭＯＳトランジスタはゲート酸化膜厚ｔｏｘ＝４．５ｎｍの耐圧１．８Ｖのとき、閾値電圧ｖｔｈ＝０．４Ｖとされる。
第１０図には時計回路や電源制御回路を含む回路ブロックの動作を安定化させる例が示される。時計回路を含む回路ブロックＢＬＫ８には半導体装置１の動作停止モードにおいて動作電源電圧の供給を維持させることが望ましい。同様に、前記電圧制御回路としての回路ブロックＢＬＫ８には半導体装置１の動作停止モードにおいて動作電源電圧の供給を維持させるのがよい。これにより、スタンバイ時などにオンチップの電圧生成回路ＲＥＧ１をパワーダウンしても、パワーダウン状態からの復帰動作を確実化することができる。
第１０図の構成においても第９図の場合と同様に、常時動作可能にされる電源制御回路ブロックＢＬＫ８のＭＯＳトランジスタは、高耐圧と共にオフ・リーク電流低減の観点より、ゲート酸化膜厚と閾値電圧が決定されている。
《Ｉｄｄｑテストの考慮》
第１１図にはＩｄｄｑテストを考慮した半導体装置の一例が示される。第１１図には回路ブロックＢＬＫ１とそれに対応した電圧生成回路ＲＥＧ１、そして電源制御回路としての回路ブロックＢＬＫ８が代表的に示されている。
電圧生成回路ＲＥＧ１の出力ノードＮ１，Ｎ２の電圧を動作電源電圧とする回路ブロックＢＬＫ１は前記外部電源端子２，３に供給される外部電源ｖｃｃ，ｇｎｄの電圧に応じて基板バイアスされる。例えば，ＭＯＳトランジスタＭ１の基板が外部電源端子２に結合され、ＭＯＳトランジスタＭ２の基板が外部電源端子３に結合される。そして、前記電圧生成回路ＲＥＧ１の出力ノードＮ１，Ｎ２に接続されて外部から電圧入力可能なテスト電源端子２Ｔ，３Ｔが半導体チップに設けられている。回路ブロックＢＬＫ８としての電圧制御回路は半導体装置１の外部から与えられるテスト信号３２による所定のテストモードに応答して前記電圧生成回路ＲＥＧ１の出力を高インピーダンス状態に制御する。要するにＭＯＳトランジスタ」Ｍ３〜Ｍ６がカットオフ状態にされる。
前記テスト端子２Ｔ，３Ｔはボンディングパッドのような端子であり、パッケージのリード端子のような端子には接続されない。電源端子２，３は当然、パッケージのリード端子のような端子に接続される。半導体装置１の実動作、即ち、半導体装置１が所要の回路基板に実装されて動作されるとき、テスト端子２Ｔ，３Ｔはフローティングの状態にされる。これにより、半導体装置１のアクティブモードにおいて回路ブロックＢＬＫ１は、外部電源ｖｃｃ，ｇｎｄを基板電位とし、電圧発生回路ＲＥＧ１のノードＮ１，Ｎ２の電圧を動作電源電圧として動作される。
半導体装置１をチップ状態でデバイステストするとき、回路素子のゲート破壊等によるリーク電流を検出するようなＩｄｄｑテストを行なう場合には、外部端子２，３にテスト電源ｖｃｃ，ｇｎｄを印加し、テスト端子２Ｔ，３Ｔに別のテスト電源ｖｄｄ、ｖｓｓを印加し、更に電源制御回路ブロックＢＬＫ８にテスト信号３２でＩｄｄｑテストを指示する。これによりＭＯＳトランジスタＭ３〜Ｍ６はすべてカット・オフ状態にされ、比較回路ＡＭＰ１，ＡＭＰ２は動作停止状態にされる。これにより、半導体装置１の回路ブロックＢＬＫ１は、テスト電源ｖｃｃ，ｇｎｄを基板電位とし、テスト電源ｖｄｄ、ｖｓｓを動作電源電圧として動作可能にされる。要するに、電圧生成回路ＲＥＧ１の出力が高インピーダンス状態に制御されると、テスト電源端子２Ｔ，３Ｔのテスト電源ｖｄｄ、ｖｓｓは前記外部電源端子２，３に供給されるテスト電源ｖｃｃ、ｇｎｄから分離され、回路ブロックＢＬＫ１のテスト電源ｖｄｄ、ｖｓｓに対して回路ブロックＢＬＫ１の基板バイアス状態を自由に深くすることが可能になる。したがって、回路ブロックＢＬＫ１における正常なトランジスタのオフ・リーク電流の発生を極力抑制して、回路ブロックＢＬＫ１のＩｄｄｑテストを高い信頼性をもって行なうことが可能になる。この構成は、回路ブロックＢＬＫ２〜ＢＬＫ５等のその他の回路に対しても当然適用可能である。
《チャネルインプラ》
第１２図には基板バイアス電圧が印加されるロジック回路と基板バイアス電圧が印加されないロジック回路が混在された回路ブロックを用いる回路構成が例示される。第１２図は、第４図の構成に対し、回路ブロックＢＬＫ１に、基板バイアスされるロジック回路ＬＯＧｂが基板バイアスされないロジック回路ＬＯＧａに混在されている点が相違される。基板バイアスされたロジック回路ＬＯＧｂを構成するＭＯＳトランジスタＭ１ｂ，Ｍ２ｂは、基板バイアスされないロジック回路ＬＯＧａを構成するＭＯＳトランジスタＭ１，Ｍ２に対してチャネルインプラにより、必要な閾値電圧制御が行なわれている。すなわち、正負両極性電圧をレギュレータのような電圧生成回路ＲＥＧ１で生成し、スタンバイモードのような動作停止モードにおいて正負両極性電圧を同電位に制御することによりオフ・リーク電流を低減する構成を採用するとき、例えば、ロジック回路ＬＯＧｂに、基板バイアス制御を要する回路構成をＩＰモジュール等によって採用することが必要な場合を想定すると、基板バイアスを印加する構成の論理回路ＬＯＧｂに対してチャネルインプラにより閾値電圧を調整すれば、基板バイアスを行なわないロジック回路ＬＯＧａと動作速度を整合させ、或いはオフ・リーク電流を低減させることが容易になる。
《基板バイアス制御レギュレータ》
第１３図には前記回路ブロックＢＬＫ２及び電圧生成回路ＲＥＧ２の別の例が示される。同図において回路ブロックＢＬＫ２にはｐチャネル型ＭＯＳトランジスタＭ２０及びｎチャネル型ＭＯＳトランジスタＭ２１から成るＣＭＯＳインバータが代表的に示されている。同図に示される電圧生成回路ＲＥＧ２は、レギュレータ４１〜４４及び基準電圧発生回路４５を有し、前記半導体チップ１Ａの外部電源端子２，３に供給される外部電源ｖｃｃ、ｇｎｄに基づいて前記高電位レベルｖｄｄ１、低電位レベルｖｓｓ１、及び基板バイアス電圧ｖｄｄｓｕｂ，ｖｓｓｓｕｂを生成可能である。レギュレータ４１，４２は第４図のレギュレータ１１と同様に構成され、レギュレータ４３，４４は第４図のレギュレータ１２と同様に構成される。基準電圧発生回路４５は、特に制限されないが、第５図に基づいて説明したように、レギュレータ４２，４３の制御に関して夫々の参照電位（＋）ｖｒｅｆ１，（−）ｖｒｅｆ１を数段階に切替え可能にされ、基板バイアス用のレギュレータ４１，４４の制御に関しても同様に夫々の参照電位（＋）ｖｒｅｆｓｕｂ，（−）ｖｒｅｆｓｕｂを数段階に切替え可能にされる。切替え制御は制御信号ｃｎｔ２によって行なわれる。第１３図の構成は、基板バイアス電圧も可変制御できる点において第５図の構成と相違される。これによれば、回路ブロックＢＬＫ２の動作電源電圧ｖｄｄ１、ｖｓｓ１と共に、基板バイアス電圧ｖｄｄｓｕｂ，ｖｓｓｓｕｂも独立に可変制御可能になり、アクティブ時のような動作可能なときにも基板バイアスによる低消費電力を優先させる動作モードの選択が可能になる。
前記基板バイアス電圧は前記電圧生成回路ＲＥＧ２で生成せずに、第３１図に例示されるように、基準電圧発生回路４５Ａとは別に基板電位制御専用の基板バイアス制御回路４５Ｂを設けてもよい。また、第１３図の基板バイアス制御を行なう構成は、第７図及び第８図に例示される自立的な動作電源電圧制御を行なう場合にも適用可能であり、その時には基板バイアス電圧についても動作クロック信号周波数を用いて自立制御してよい。
《出力トランジスタの分割配置》
第１４図には電圧生成回路ＲＥＧ１による動作電圧の供給形態の具体例が示される。第４図で説明した前記レギュレータ１１におけるソースフォロア形態のＭＯＳトランジスタ（以下単に出力ＭＯＳトランジスタとも称する）Ｍ３と電流源ＭＯＳトランジスタＭ４とは、第１４図において、Ｍ３ａ〜Ｍ３ｉで例示されるように並列接続形態で相互に離間し、且つＭ４ａ〜Ｍ４ｉで例示されるように並列接続形態で相互に離間して、回路ブロック内に分割配置される。同様に、前記レギュレータ１２におけるソースフォロア形態のＭＯＳトランジスタＭ６と電流源ＭＯＳトランジスタＭ５とは、Ｍ６ａ〜Ｍ６ｉで例示されるように並列接続形態で相互に離間し、Ｍ５ａ〜Ｍ５ｉで例示されるように並列接続形態で相互に離間して、回路ブロック内に分割配置される。要するに、比較回路ＡＭＰ１，ＡＭＰ２から成るレギュレータ差動段５０に対して、ＭＯＳトランジスタＭ３〜Ｍ６を構成するレギュレータ出力段が５１ａ〜５ａｉで代表されるように複数個に分割配置される。尚、第１４図においてＢＬＫ１はＣＭＯＳインバータを代表的に示した回路ブロックである。
第１５図には第１４図の回路構成をレイアウト的に示している。第１５図において回路ブロックＢＬＫ１は複数列で構成され、第１列目には比較回路ＡＭＰ１，ＡＭＰ２及び前記比較回路ＡＭＰ１，ＡＭＰに接続された２個のレギュレータ出力段５１ａ，５１ｂが離間配置され、第２段目には前記比較回路ＡＭＰ１，ＡＭＰ２に接続された２個のレギュレータ出力段５１ｃ、５１ｄが離間配置され、第３段目には前記比較回路ＡＭＰ１，ＡＭＰ２に接続された２個のレギュレータ出力段５１ｅ、５１ｆが離間配置される。５２で示されるものは回路ブロックＢＬＫ１を構成する回路セル列を意味する。
上記レギュレータ出力段が５１ａ〜５ａｉの離間配置により、出力ＭＯＳトランジスタＭ３ａ〜Ｍ３ｉ，Ｍ６ａ〜Ｍ６ｉの夫々が動作電源を供給すべき電源配線上の距離を短く分割できるので、電源配線の抵抗成分などに起因する不所望な電圧降下を緩和することができる。
第１６図にはレギュレータ１１の安定化容量の一例が示される。第４図等で説明したように、ソースフォロア形態の出力ＭＯＳトランジスタＭ３の出力電圧を比較器ＡＭＰ１に帰還させて前記出力電圧を前記比較ＡＭＰ１の参照電圧（＋）ｖｒｅｆ１に等しくさせるレギュレータ１１を採用するとき、前記外部電源端子２に接続する安定化容量５３を前記チップ１Ａ内に設ける。電圧生成回路ＲＥＧ１の安定動作の観点より、比較器ＡＭＰ１の動作電流は比較的小さくされ応答速度は比較的遅くされており、出力ＭＯＳトランジスタＭ３の急激なスイッチ動作は抑制されるべきである。これにより、レギュレータ１１の出力電圧にはリンギングが生じ難くされる。このとき、出力ＭＯＳトランジスタＭ３が接続する外部電源端子２における電流の時間変化が大きいと、当該外部端子２に接続する半導体装置パッケージのリード端子等のインダクタンス成分によって外部電源電圧ｖｃｃそれ自体にリンギングを生じ、これが回路ブロックＢＬＫ１の動作電源電圧ｖｄｄ１を変動させて誤動作を生じさせる虞がある。前記安定化容量５３は当該後者のリンギングの発生を抑えるのに役立つ。電源端子２に安定化容量を外付けしてもインダクタンス成分の影響を緩和させることは難しい。前記安定化容量による効果はその他の電圧発生回路においても同じである。尚、レギュレータ１２側にも同様にチップ内で接地端子３に結合する安定化容量を設けてもよい。
《複数電源グループセル混在配置》
第１７図には動作電源電圧の相違する回路ブロックの回路セルを混在させて一つの機能ブロックを実現したときの一例が示される。第１７図において５３で示されるものは、動作電源電圧の相違する回路ブロックの回路セルを混在させて実現される一つの機能ブロックである。この機能ブロック５３には、３．０Ｖを動作電源電圧とする回路セル５３ａ，５３ｂと、１．８Ｖを動作電源電圧とする回路セル５３ｃと、１．４Ｖを動作電源電圧とする回路セル５３ｄとが代表的に示されている。特に制限されないが、回路セル５３ａ、５３ｂは前記回路ブロックＢＬＫ７に含まれ、回路セル５３ｃは前記回路ブロックＢＬＫ１に含まれ、回路セル５３ｄは前記回路ブロックＢＬＫ４に含まれる。
回路セル５３ａ，５３ｂの動作電源電圧は外部電源ｖｃｃ、ｇｎｄによって与えられる。ｖｃｃを３．０Ｖ、ｇｎｄを０Ｖとしている。回路セル５３ｃの動作電源電圧はレギュレータ１１，１２で生成される内部電圧ｖｄｄ１、ｖｓｓ１によって与えれる。例えばｖｄｄ１を２．４Ｖ、ｖｓｓ１を０．６Ｖとしている。回路セル５３ｄの動作電源電圧はレギュレータ５４，５５で生成される内部電圧ｖｄｄ２、ｖｓｓ２によって与えれる。例えばｖｄｄ２を２．２Ｖ、ｖｓｓ２を０．８Ｖとしている。レギュレータ１１，１２は参照電圧（＋）ｖｒｅｆ１，（−）ｖｒｅｆ１を入力して前記内部電圧ｖｄｄ１、ｖｓｓ１を生成し、レギュレータ５４，５５は参照電圧（＋）ｖｒｅｆ２，（−）ｖｒｅｆ２を力して前記内部電圧ｖｄｄ２、ｖｓｓ２を生成する。参照電圧（＋）ｖｒｅｆ１，（−）ｖｒｅｆ１、（＋）ｖｒｅｆ２，（−）ｖｒｅｆ２は基準電圧発生回路５６が生成する。この例に従えば、前記基準電圧発生回路５６及びレギュレータ１１，１２，５４，５５は、前記電圧生成回路ＲＥＧ１、ＲＥＧ４を構成するものと理解されたい。基準電圧発生回路５６及びレギュレータ１１，１２，５４，５５の具体的構成は第３図及び第４図に基づいて説明したのと実質的に同じであり、ここではその詳細な説明を省略する。
第１８図には前記機能ブロック５３のレイアウト的な構成が例示される。第１８図において６０Ａ，６０Ｂはｖｃｃ、ｇｎｄの電源配線、６１Ａ，６１Ｂは内部電圧ｖｄｄ１、ｖｓｓ１の電源配線、６２Ａ，６２Ｂはｖｄｄ２、ｖｓｓ２の電源配線である。６３で示される領域は前記電源配線６０Ａ，６０Ｂ，６１Ａ，６１Ｂ，６２Ａ，６２Ｂから引き出された電源配線を有するセル配置領域である。６４で示される領域は、前記セル配置領域の間に位置し、セル間配線が形成される配線領域である。前記セル配置領域６３には、例えば第１７図の機能ブロック５３を構成する回路セル５３ａ〜５３ｄのように動作電源電圧の相違する回路ブロックの回路セルが混在配置されている。
第１９図にはセル配置領域６３の詳細を、便宜上拡散層配置と、電源配線層配置とに分けて示してある。第１９図では便宜上一つの回路セルには夫々１個のｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとを示している。拡散層配置を示す第１９図の（Ａ）において、特に制限されないが、回路セルは、ｐ型基板上のｎ型ウェル領域（Ｎｗｅｌｌ）７５に形成され、当該ｎ型ウェル領域７５にはｎ型分離領域（ＮＩＳＯ）７３を介してｐ型ウェル領域（Ｐｗｅｌｌ）７１が形成される。ｐ型ウェル領域７１にはｐ型拡散領域（Ｐ拡散層）７２が形成され、ここにｎチャンネル型ＭＯＳトランジスタが構成される。前記ｎ型ウェル領域７５にはｎ型拡散領域（Ｎ拡散層）７４が形成され、ここにｐチャンネル型ＭＯＳトランジスタが構成される。７０で示される配線はＭＯトランジスタのゲート電極を構成するゲート層である。
電源配線層配置を示す第１９図の（Ｂ）において、６０Ａｂ，６１Ａｂ，６２Ａｂは電源配線６０Ａ，６１Ａ，６２Ａから分岐された電源配線、６０Ｂｂ，６１Ｂｂ，６２Ｂｂは電源配線６０Ｂ，６１Ｂ，６２Ｂから分岐されて、前記セル配置領域６３に延在された電源配線を意味する。ｐ型拡散領域７２は、図示のように所定の電源配線６０Ａｂ，６１Ａｂ，６２Ａｂに接続されてソースを構成し、また、図示を省略する配線に接続されてドレインを構成する。ｎ型拡散領域７４は、図示のように所定の電源配線６０Ｂｂ，６１Ｂｂ，６２Ｂｂに接続されてソースを構成し、また、図示を省略する配線に接続されてドレインを構成する。
第２０図にはセル配置領域６３を拡散層断面図で示してある。動作電源電圧の異なるＭＯＳトランジスタのサイズやゲート酸化膜厚は同一であるかのように図示されているが、実際は各トランジスタの耐圧に応じてゲート酸化膜厚が相違され、また、駆動能力などに応じてトランジスタサイズなども相違されてよい。
上記のように、動作電源電圧の相違する回路ブロックの回路セルを混在させて一つの機能ブロックを実現することにより、異なる電源グループ（動作電源電圧の相違する回路ブロック）間でのクリティカルパスの配線長を短くすることが可能になり、情報の伝達遅延の低減、データ処理の高速化に寄与する。
第２１図には動作電源電圧の相違する回路ブロックの回路セルを混在させて一つの機能ブロックを実現する場合の別の例がレイアウト的に示される。（Ａ）はロジックブロック配置、（Ｂ）は拡散層配置を示す。第１８図及び第１９図で説明したように、異なる電源グループの回路セルは相互に異なるウェル領域に形成することが必要であり、このとき、多数のウェル領域を細かく設けるとウェルの分離に多くのチップ面積を費やすことになる。第１９図の例ではｎ型ウェル領域７５と７５の間の領域が異電位ウェル領域の分離に必要な領域である。この異電位ウェル領域の分離のための間隔に関するチップ面積のオーバーヘッドを低減する為には、第２１図に例示されるように、関連する論理機能を実現する回路セルの配置領域内６３で、異なる電源グループの回路セルを混在させるとき、同一の電源グループの回路セルをまとめて配置すればよい。第２１図の例では、セル配置領域６３において、６３ａは３．０Ｖ回路セルの配置部分、６３ｂは１．８Ｖ回路セルの配置部分、６３ｖは１．４Ｖ回路セルの配置部分であり、同一の電源グループの回路セルがある程度まとめて配置されている。
第２１図の構成を採用すれば、第１８図に比べて情報転送速度を向上でき、チップ面積を低減することが可能になる。
《回路ブロック間インタフェース》
前記半導体装置１における回路ブロック間インタフェースに関する具体例を説明する。ここで説明する回路ブロックに対しても以上の説明と同様に、動作電源電圧が相違されていても論理閾値電圧が揃えられ、その論理閾値電圧を中心に夫々の動作電源電圧に応じた振幅の信号を入出力するようになっている。
第２２図には入力回路のゲインに着目した例が示される。相互に動作電源電圧の異なる第１の回路ブロック８０の出力を第２の回路ブロック８１が入力する場合を想定する。第１の回路ブロック８１には直列されたインバータｉｎｖ１〜ｉｎｖ３が代表的に示されている。第２の回路ブロック８１の初段入力回路ｉｎｖ１において、その初段入力回路ｉｎｖ１のゲインを後段回路ｉｎｖ２，ｉｎｖ３のゲインよりも大きする。ここでゲインとは入力変化に対する出力変化の傾き、若しくは入力変化に対する出力変化の速度と定義する。第２３図に例示されるように、初段入力回路ｉｎｖ１の出力変化の傾きは後段回路ｉｎｖ２，ｉｎｖ３の傾きよりも大きくされている。これにより、レギュレータ８０Ａ，８０Ｂから出力される内部動作電圧ｖｄｄ１、ｖｓｓ１によって得られる第１の回路ブロック８０の動作電源電圧が、レギュレータ８１Ａ，８１Ｂから出力される内部動作電圧ｖｄｄ２、ｖｓｓ２によって得られる第２の回路ブロック８１の動作電源電圧よりも小さい場合であっても、前記第２の回路ブロック８１の後段回路ｉｎｖ２，ｉｎｖ３等の出力が中間レベル状態の不確定な状態にされるのを緩和若しくは抑制でき、前記第２の回路ブロック８１における誤動作防止、並びに貫通電流防止の効果を得ることができる。
第２４図には回路ブロック間の伝達信号振幅を意図的に小さくする場合の例が示される。第３の回路ブロック８３と第２の回路ブロック８４は動作電源電圧が等しく、第３の回路ブロック８３の出力を第２の回路ブロック８４に伝達するとき、第３の回路ブロック８３の出力の直近に第１の回路ブロック８５を配置する。第１の回路ブロックの動作電源電圧は第２及び第３の回路ブロックのそれよりも小さい。第１の回路ブロック８５にはインバータｉｎｖ２が代表的に示されている。第２２図で説明したように、第２の回路ブロック８４の初段入力回路ｉｎｖ３において、その初段入力回路ｉｎｖ３のゲインは後段回路ｉｎｖ４のゲインよりも大きくされる。第１の回路ブロック８５の動作電圧ｖｄｄ１、ｖｓｓ１はレギュレータ８５Ａ，８５Ｂで生成され、第２の回路ブロック８４の動作電圧ｖｄｄ２、ｖｓｓ２はレギュレータ８４Ａ，８４Ｂで生成され、第３の回路ブロック８３の動作電圧ｖｄｄ２、ｖｓｓ２はレギュレータ８３Ａ，８３Ｂで生成される。第２５図には前記インバータｉｎｖ１〜ｉｎｖ４の入出力特性と動作電源電圧との関係がまとめて示されている。
第２４図のインタフェース態様では、前記第１の回路ブロック８５と第２の回路ブロック８４との間の情報伝達を比較的負荷の大きな信号バス等を介して行ない、或いは前記第１の回路ブロック８５と第２の回路ブロック８４との間がクリティカルパスである場合を想定すると、当該信号バスやクリティカルパスによる信号伝達が小振幅伝達で行なわれるから、情報転送時間の短縮を実現することができる。
第２６図には動作電源電圧よりも振幅の小さい信号入力に関する最適化の例が示される。相互に動作電源電圧の異なる第１の回路ブロック８７の出力を第２の回路ブロック８８が入力する場合を想定する。夫々の回路ブロック８７，８８には直列されたインバータが代表的に示されている。第２６図において、レギュレータ８７Ａ，８７Ｂから出力される内部動作電圧ｖｄｄ１、ｖｓｓ１によって得られる第１の回路ブロック８７の動作電源電圧は、レギュレータ８８Ａ，８８Ｂから出力される内部動作電圧ｖｄｄ２、ｖｓｓ２によって得られる第２の回路ブロック８８の動作電源電圧よりも小さい。このとき、第２の回路ブロック８８の初段入力回路において、ｐチャネル型ＭＯＳトランジスタＭｐは第１の回路ブロック８７の高電位レベルｖｄｄ１と第２の回路ブロック８８の高電位レベルｖｄｄ２との差電圧（｜ｖｄｄ１−ｖｄｄ２｜）よりも大きな閾値電圧ｖｔｈｐを有し、ｎチャネル型ＭＯＳトランジスタＭｎは第１の回路ブロック８７の低電位レベルｖｓｓ１と第２の回路ブロック８８の低電位レベルｖｓｓ２との差電圧（｜ｖｓｓ１−ｖｓｓ２｜）よりも小さな閾値電圧ｖｔｈｎを有する。
これにより、前段回路８７の出力信号振幅が後段回路８８の動作電源電圧よりも小さいような場合に、前段の回路ブロック８７がその高電位ｖｄｄ１の論理値信号であるハイレベル信号を出力する状態においてそれを入力する後段回路ブロック８８のｐチャネル型ＭＯＳトランジスタＭｐはカットオフ状態を維持し、また、前段の回路ブロック８７がその低電位ｖｓｓ１の論理値信号であるローレベル信号を出力する状態においてそれを入力する後段回路ブロック８８のｎチャネル型ＭＯＳトランジスタＭｎはカットオフ状態を維持し、ＣＭＯＳ回路における不所望なＤＣリークを抑制することができる。
第２６図で説明したところの、回路ブロック間のインタフェースに関し動作電源電圧よりも振幅の小さい信号入力に対して入力トランジスタの閾値電圧に着目してこれをデバイスプロセス的な観点より最適化する手段に代えて、回路的な手段によって対策を施す場合には、レベル変換回路を採用するのいと同様に、回路規模の増大を余儀なくされることに注意が必要である。
第２７図には前段回路ブロックの動作電源電圧が後段回路ブロックの動作電源電圧よりも高い場合にける最適化の例が示される。相対的に動作電源電圧の大きな第１の回路ブロック９０の出力を入力し相対的に動作電源電圧の小さな回路ブロック９１において、その初段入力回路ｉｎｖ１を構成するＭＯＳトランジスタは、前記第１の回路ブロック９０に含まれる出力回路ｉｎｖ４のＭＯＳトランジスタと同じ耐圧を有する。即ち、回路ブロック９０がｖｃｃ、ｇｎｄを動作電源とし、回路ブロック９１がｖｄｄ２（＜ｖｃｃ）、ｖｓｓ２（＞ｇｎｄ）を動作電源とするとき、インバータｉｎｖ１，ｉｎｖ４は３ＶのＭＯＳデバイスで構成され、ゲート酸化膜ｔｏｘ＝８．０ｎｍ、閾値電圧ｖｔｈ＝０．８Ｖとされる。インバータｉｎｖ１の後段に接続された別のインバータｉｎｖ２〜ｉｎｖ３は１．８ＶＭＯＳデバイスで構成され、ゲート酸化膜ｔｏｘ＝４．５ｎｍ、閾値電圧ｖｔｈ＝０．４Ｖとされる。出力回路と入力回路のＭＯＳトランジスタの耐圧を整合させる上記構成により、前段回路ブロック９０の信号振幅が後段回路ブロック９１の信号振幅よりも大きい場合に後段回路ブロック９１の初段回路ｉｎｖ１におけるゲート破壊などを抑止することができる。
第２８図にはインアクティブ回路とアクティブ回路とのインタフェース部分における不整合の解消手段が例示される。所定の動作停止モード例えばスタンバイモードにおいて動作電源電圧の供給が断たれる第１の回路ブロック９２と、前記第１の回路ブロック９２の出力に入力が接続され前記スタンバイモードにおいて動作電源の供給が維持される第２の回路ブロック９３に着目したとき、前記第２の回路ブロック９３の初段に、前記スタンバイモードに応答して前記第１の回路ブロック９２の出力を保持して当該第２の回路ブロック９３の初段回路９４の出力に代替させる代替回路９５を設ける。ここでは初段回路９４は２入力ナンド回路であり、回路ブロック９３のアクティブ時には制御入力Ｃｉｎがハイレベルにされ、回路ブロック９２から供給される信号の論理反転信号を出力する。前記代替回路９５は、ラッチ回路９８とセレクタ９７によって構成され、半導体装置のスタンバイモードにおいて制御信号９６が活性化され、回路ブロック９２がインアクティブにされる直前の入力をラッチ回路９８でラッチし、ラッチした信号の反転レベルをセレクタ９７で選択して後段に伝達する状態を維持する。これにより、前段９２がインアクティブにされるところの後段のアクティブ回路ブロック９３の誤動作防止、或いは入力の中間レベルによる無駄な電力消費を抑制することができる。
《外部電源の昇圧》
第２９図には外部電源電圧を昇圧して得た動作電源を用いる回路ブロックの例が示される。前記半導体装置１において、前記電圧生成回１００は基準電圧発生回路１０１及びレギュレータ１０２，１０３を有し、外部電源の高電位ｖｃｃを昇圧し低電位ｇｎｄを降圧して高電位レベルｖｄｄ及び低電位レベルｖｓｓを生成させ、当該高電位レベルｖｄｄ及び低電位レベルｖｓｓを受けて動作電源とする回路ブロック１０４の基板バイアス電圧に前記外部電源ｖｃｃ、ｇｎｄを利用する。第３０図には外部電源、昇圧電圧、降圧電圧、及び論理閾値電圧の電位関係が例示される。
第２９図の構成により、外部電源ｖｃｃ，ｇｎｄよりも大きな動作電源電圧により回路ブロック１０４のゲート駆動電流が大きくなり、更に、外部電源ｖｃｃ，ｇｎｄによる基板バイアスが与えられるＭＯＳトランジスタＭ２０，Ｍ２１の閾値電圧を小さくするから、クリティカルパスを構成するよな回路部分に対しては高速動作という点で最適である。
《半導体装置の具体的態様》
第３２図には回路ブロックの具体例を挙げた半導体装置１の一例が示される。同図に示される半導体装置１は、回路ブロックとして、電源制御回路１１０、ＣＰＵ１１１、ＤＳＰ１１２、ＲＡＭ１１３、ＲＯＭ１１４、ＰＬＬ回路１１５、入出力回路（Ｉ／Ｏ）１１６、時計回路（ＲＴＣ）１１７、及びその他の周辺回路１１８を有する。前記電源制御回路１１０、Ｉ／Ｏ１１６、及びＲＴＣは外部電源ｖｃｃ，ｇｎｄを動作電源とする。その他の回路ブロック１１１〜１１５，１１８の動作電源ｖｄｄ、ｖｓｓは、特に制限されないが、夫々に対応して設けられた電圧生成回路１１１Ａ〜１１５Ａ、１１８Ａから与えられる。回路ブロックや電圧生成回路の具体例は前述の通りであり、特に詳細な説明は省略するが、回路ブロック間で論理閾値電圧が共通化さていて、これを基準に夫々の回路ブロックがその動作電源電圧に応じた振幅の信号を出力し、別の振幅の信号を入力可能されていることは言うまでも無い。
第３３図には回路ブロックの別の具体例を挙げた半導体装置１の他の例が示される。同図に示される半導体装置１は、回路ブロックとして、外部電源ｖｃｃ，ｇｎｄを動作電源とする電源制御回路１２０、そして、ＰＬＬ回路、ＲＴＣ、及びＩ／Ｏを構成する回路ブロック１２１を有する。また、同図に示される半導体装置１は、電圧生成回路で生成される電圧を動作電圧とする回路ブロックとして、第１回路ブロック乃至第６回路ブロック１２３〜１２８を有する。回路ブロック１２３〜１２５は電圧生成回路１３０で生成された電圧ｖｄｄ、ｖｓｓを動作電源とする。回路ブロック１２６は電圧生成回路１３０で生成された電圧ｖｄｄ、ｖｓｓと電圧生成回路１３１で生成されたれ電圧ｖｃｃ，ｇｎｄを動作電源とする。回路ブロック１２７は電圧生成回路１３２で生成された電圧ｖｄｄ、ｖｓｓ、ｖｃｃ，ｇｎｄを動作電源として用いる。回路ブロック１２８は電圧生成回路１３３で生成された電圧ｖｄｄ、ｖｓｓを動作電源とする。電圧生成回路１３０〜１３３は電源制御回路１２０により、動作モードに応じた動作停止と動作復帰などの電源制御、或いは動作モードに応じた動作電源のレベル制御が行なわれる。例えばある特定の動作モードにおける回路ブロックの動作電源電圧と動作クロック周波数の状態が回路ブロック１２３〜１２８の内部に例示されている。また、回路ブロック１２３〜１２５に例示されるように、基板バイアスの有無、チャネルインプラの有無については回路ブロック毎に相違させてもよい。
《レギュレータレス半導体装置》
第３４図には電圧生成回路をオンチップで持たない観点による半導体装置の第１の例が示される。同図に示される半導体装置１４０は、半導体チップ１４０Ａに外部インタフェース回路１４１と、前記外部インタフェース回路１４１に接続される内部回路１４２と、前記外部インタフェース回路１４１の動作電源を入力する第１の外部電源端子１４３，１４４と、前記内部回路１４２の動作電源を入力する第２の外部電源端子１４５，１４６とを有する。前記外部インタフェース回路１４１は前記第１の外部端子１４３，１４４から入力する第１の高電位レベルｖｃｃ及び第１の低電位レベルｇｎｄを動作電源とし、前記内部回路１４２は前記第２の外部端子１４５，１４６から入力する第２の高電位レベルｖｄｄ及び第２の低電位レベルｖｓｓを動作電源とする。このとき、前記第２の高電位レベルｖｄｄは第１の高電位レベルｖｃｃよりも低く、前記第２の低電位レベルｖｓｓは第１の低電位レベルｇｎｄよりも高い電圧である。前記外部インタフェース回路１４１は、低電位レベルｇｎｄと高電位レベルｖｃｃとの電位差を動作電源電圧とし、前記内部回路１４２は、低電位レベルｖｓｓと高電位レベルｖｄｄとの電位差を動作電源電圧とする。それら外部インタフェース回路１４１及び内部回路１４２は前記論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とが可能である。要するに、回路ブロック間での信号入出力は第２図で説明したのと実質的に同じような信号波形で行なわれる。
第３５図には電圧生成回路をオンチップしない別の観点による半導体装置１５０が例示される。同図に示される半導体装置１５０は、半導体チップ１５０Ａに、動作電源電圧が異なり論理閾値電圧が共通な複数個の回路ブロック１５１〜１５４と、動作電源電圧の異なる回路ブロック毎の動作電源を入力する外部電源端子と１５５〜１６２を有する。前記回路ブロック１５１〜１５４は、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を中心にその動作電源電圧に応じた振幅の信号出力と前記論理閾値電圧を中心とする他の振幅の信号入力とが可能である。回路ブロック１５１の動作電源ｖｃｃ，ｇｎｄは電源端子１５５，１５６から入力する。回路ブロック１５２〜１５４は外部の電圧生成回路１５２Ａ〜１５４Ａで生成された電源ｖｄｄ、ｖｓｓを外部端子１５７〜１６２から入力して動作する。電圧生成回路１５２Ａ〜１５４Ａの動作は前述と同様に電源制御回路１６３により制御される。
第３４図及び第３５図で説明したように、半導体装置にレギュレータなどをオンチップしない場合でも、前述と同様に、回路ブロック間で論理閾値電圧を共通化し、これを基準に夫々の動作電源電圧に応じた振幅の信号を出力し、別の振幅の信号を入力可能にすることにより、動作電源電圧の異なる回路ブロック間の信号伝達にレベル変換回路などの付加回路を利用しなくても済むようになる。
《動作電源電圧の安定化》
第３６図には動作電源電圧を安定化させるための一例が示される。同図において高電位レベルｖｄｄ１及び低電位レベルｖｓｓ１を回路ブロックＢＬＫ１に供給する電源配線に容量素子１７０，１７１の一方の電極を接続し、他方の電極を回路の接地電位ｇｎｄに接続する。これにより回路ブロックＢＬＫ１が消費する過渡電流によっても電圧ｖｄｄ１、ｖｓｓ１の変動が抑制され、動作電源電圧が安定化される。前記容量容量素子１７０，１７１はオンチップでもよいが、チップ外付けで大容量を付加すると安定化の効果も大きくなる。
図３７には電源安定化容量をチップ外付けとする例が示される。同図に示される半導体装置１は、回路ブロックとして、外部電源ｖｃｃ，ｇｎｄを動作電源とする電源制御回路１８０、そして、ＰＬＬ回路、ＲＴＣ、及びＩ／Ｏを構成する回路ブロック１８１を有する。また、同図に示される半導体装置１は、電圧生成回路で生成される電圧を動作電圧とする回路ブロックとして、回路ブロック１８４，１８５を有する。回路ブロック１８４，１８５は電圧生成回路１８２，１８３で生成された電圧ｖｄｄ１、ｖｓｓ１、ｖｄｄ２，ｖｓｓ２を動作電源とする。回路ブロック１８０〜１８３は外部から供給される電圧ｖｃｃ，ｇｎｄを動作電源とする。電圧生成回路１８２，１８３は電源制御回路１８０により、動作モードに応じた動作停止と動作復帰などの電源制御、或いは動作モードに応じた動作電源のレベル制御が行なわれる。
第３７図の例では電源安定化容量をチップ外付け可能にするために外部接続電極１９０〜１９５が設けられ、それらは内部動作電圧ｖｄｄ１，ｖｓｓ１，ｖｄｄ２，ｖｓｓ２の対応電源配線に接続される。２００〜２０５がチップ外付けされた安定化容量である。外部接続電極は適宜の数だけ予め設けておけばよい。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、回路ブロックはＣＰＵやＤＳＰというような論記機能に着目する場合もあれば、レジスタ、演算器、シフタなどの比較的小さな論理機能を単位として考えてもよい。回路ブロックの単位規模が小さければ一つの電圧生成回路を多くの回路ブロックに共有させることになる。また、内部電源電圧は３．０Ｖ、１．８Ｖ、１．４Ｖに限定されず適宜変更可能である。
産業上の利用可能性
本発明は、回路ブロックの動作周波数と動作電源電圧との関係を最適化する場合に適用して有効な技術であるが、それだけではなく、各種動作モードに応じた電力制御を最適化可能にするときなどにも有効である。そして、本発明は、マイクロプロセッサ、データプロセッサ、マイクロコンピュータ、グラフィックスコントローラ、通信制御コントローラ、携帯電話コントローラ、ディスクコントローラなどの種々の半導体装置に広く適用することが可能である。
【図面の簡単な説明】
第１図は本発明に係る半導体装置を例示するブロック図である。
第２図は半導体装置内部の動作電源電圧と論理閾値電圧との関係を示す説明図である。
第３図は電圧生成回路を例示するブロック図である。
第４図はレギュレータを例示する回路図である。
第５図はスタティックラッチのデータ保持を想定した回路ブロック及び電圧生成回路の説明図である。
第６図は演算系におけるレジスタデータ等の保持を想定した回路ブロック及び電圧生成回路の説明図である。
第７図は動作速度に応じて動作電源電圧を自立的に制御する電圧生成回路を例示する回路図である。
第８図は動作周波数に応じた電源電圧制御に際してトリミングデータを参照可能にする電圧生成回路を例示する回路図である。
第９図はＰＬＬ回路を含む回路ブロックの動作を安定化させるのに最適な例を示すブロック図である。
第１０図は時計回路や電源制御回路を含む回路ブロックの動作を安定化させるのに最適な例を示すブロック図である。
第１１図はＩｄｄｑテストを考慮した半導体装置を例示する回路図である。
第１２図は基板バイアス電圧が印加されるロジック回路と基板バイアス電圧が印加されないロジック回路が混在された回路ブロックを用いる構成を例示する回路図である。
第１３図は回路ブロックの動作電源及び基板バイアスの双方を制御する場合の例を示す回路図である。
第１４図は電圧生成回路による動作電圧の供給形態に関する具体例を示す回路図である。
第１５図は第１４図の回路構成をレイアウト的に示した説明図である。
第１６図はレギュレータの安定化容量を例示する回路図である。
第１７図は動作電源電圧の相違する回路ブロックの回路セルを混在させて一つの機能ブロックを実現したときの一例を示すブロック図である。
第１８図は第１７図の機能ブロックのレイアウト的な構成を例示する説明図である。
第１９図は第１８図のセル配置領域の詳細を拡散層配置と電源配線層配置とに分けて示した説明図である。
第２０図はセル配置領域の拡散層縦断面を示した説明図である。
第２１図は動作電源電圧が相違する回路ブロックの回路セルを混在させて一つの機能ブロックを実現する別の例をレイアウト的に示した説明図である。
第２２図は回路ブロック間のインタフェースに関し入力回路のゲインに着目した構成を例示するブロック図である。
第２３図は第２２図に示されるインバータの入出力特性と動作電源との関係を示す説明図である。
第２４図は回路ブロック間の伝達信号振幅を意図的に小さくする場合の構成を例示するブロック図である。
第２５図は第２４図に示されるインバータの入出力特性と動作電源電圧との関係を示す説明図である。
第２６図は回路ブロック間のインタフェースに関し動作電源電圧よりも振幅の小さい信号入力に対して最適化された構成を例示するブロック図である。
第２７図は回路ブロック間のインタフェースに関し前段回路ブロックの動作電源電圧が後段回路ブロックの動作電源電圧よりも高い場合に最適化さてた構成を例示すブロック図である。
第２８図は回路ブロック間のインタフェースに関しインアクティブ回路とアクティブ回路とのインタフェース部分における不整合の解消手段を例示するブロック図である。
第２９図は外部電源電圧を昇圧して得た動作電源を用いる回路ブロックを例示する回路図である。
第３０図は外部電源、昇圧電圧、降圧電圧、及び論理閾値電圧の電位関係を例示する説明図である。
第３１図は第２３図に対し基準電圧発生回路とは別に基板電位制御専用の基板バイアス制御回路を設けた変形例を示す回路図である。
第３２図は回路ブロックの具体例を挙げて半導体装置を例示するブロック図である。
第３３図は回路ブロックの別の具体例を挙げて半導体装置を例示するブロック図である。
第３４図は電圧生成回路をオンチップで持たない観点による半導体装置を例示するブロック図である。
第３５図は電圧生成回路をオンチップで持たない観点による別の半導体装置を例示するブロック図である。
第３６図は回路ブロックへの電源線に電源安定化容量を設けた例を示す回路図である。
第３７図は回路ブロックへの電源線に電源安定化容量をチップ外付けで設けた例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図９】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【手続補正書】
【提出日】平成13年1月9日(2001.1.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
半導体チップに、動作電源電圧が互いに異なり論理閾値電圧が実質的に共通な複数個の回路ブロックを含み、前記回路ブロックは、ゲートと基板ゲートと第１端子と第２端子とを有し低電位レベル又は高電位レベルが前記第１端子と前記基板ゲートに供給されるＭＯＳトランジスタを含み、前記低電位レベルと前記高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記低電位レベルと前記高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、且つ前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能である、基板バイアスされたＭＯＳスタティックラッチ回路を含む別の回路ブロックを更に含み、当該別の回路ブロックの動作停止モードに応答して、前記電圧生成回路にアクティブ時よりも動作電源電圧を小さくさせて前記ＭＯＳスタティックラッチ回路を構成する前記ＭＯＳトランジスタの閾
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
前記電圧生成回路から出力される前記低電位レベルと前記高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、且つ前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能である別の回路ブロックを更に含み、当該別の回路ブロックは、前記外部電源端子に供給される外部電源の電圧に応じて基板バイアスされ、
前記電圧生成回路の出力に接続されて外部から電圧入力可能なテスト電源端子を半導体チップに有し、
半導体装置の所定のテストモードに応答して前記電圧生成回路の出力を高インピーダンス状態に制御させる電圧制御回路を有して成るものであることを特徴とする請求の範囲第４項記載の半導体装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
前記低電位レベルと前記高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、且つ前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能である別の回路ブロックを更に含み、当該別の回路ブロックは、基板バイアス状態にされるロジック回路と基板バイアス状態にされないロジック回路が混在され、基板バイアス状態にされるロジック回路を構成するＭＯＳトランジスタは基板バイアス状態にされないロジック回路を構成するＭＯＳトランジスタに対してチャネルインプラにより閾値電圧制御されて成るものであることを特徴とする請求の範囲第１項乃至第４項の何れか１項記載の半導体装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項２６
【補正方法】変更
【補正の内容】
【請求項２６】
半導体チップに外部インタフェース回路と、前記外部インタフェース回路に接続される内部回路と、前記外部インタフェース回路の動作電源を入力する第１の外部電源端子と、前記内部回路の動作電源を入力する第２の外部電源端子とを有し、
前記外部インタフェース回路は前記第１の外部端子から入力する第１の高電位レベル及び第１の低電位レベルを動作電源とし、
前記内部回路は前記第２の外部端子から入力する第２の高電位レベル及び第２の低電位レベルを動作電源とし、
前記第１の高電位レベルは第２の高電位レベルよりも高く、前記第１の低電位レベルは第２の低電位レベルよりも低い電圧であり、
前記外部インタフェース回路は、ゲートと基板ゲートと第１端子と第２端子とを有し第１の低電位レベル又は第１の高電位レベルが前記第１端子と前記基板ゲートに供給されるＭＯＳトランジスタを含み、前記第１の低電位レベルと第１の高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であり、
前記内部回路は、ゲートと基板ゲートと第１端子と第２端子とを有し第２の低電位レベル又は第２の高電位レベルが前記第１端子と前記基板ゲートに供給されるＭＯＳトランジスタを含み、前記第２の低電位レベルと第２の高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であることを特徴とする半導体装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項２７
【補正方法】変更
【補正の内容】
【請求項２７】
半導体チップに、動作電源電圧が互いに異なり論理閾値電圧が実質的に共通な複数個の回路ブロックと、動作電源電圧の異なる回路ブロック毎の動作電源を入力する外部電源端子とを有し、
前記回路ブロックは、ゲートと基板ゲートと第１端子と第２端子とを有し低電位レベル又は高電位レベルが前記第１端子と前記基板ゲートに供給されるＭＯＳトランジスタを含み、前記低電位レベルと前記高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧をその間にはさみ、その動作電源電圧に応じた振幅の信号を出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号を入力可能であることを特徴とする半導体装置。
【国際調査報告】
2002029893.tif 000040
2002029893.tif 000041
2002029893.tif 000042
2002029893.tif 000043