(57)【特許請求の範囲】
【請求項１】
基準信号と比較信号の位相を比較する位相比較器と、該位相比較器の比較結果の信号を入力するループフィルタと、該ループフィルタの出力信号により発振周波数が制御される電圧制御発振器と、該電圧制御発振器の出力信号を分周し前記比較信号として出力する分周器と、ＰＬＬ動作が停止したことを検出する動作停止検出手段と、該動作停止検出手段が動作停止を検出すると前記電圧制御発振器をその発振周波数が低くなるよう制御する制御手段とを備えたＰＬＬ回路において、
前記制御手段は、前記比較信号を前記電圧制御発振器の発振周波数が低下する信号に切り替える手段であることを特徴とするＰＬＬ回路。
【請求項２】
前記動作停止検出手段は、前記分周器の出力信号の有無を検出する手段であることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記動作停止検出手段は、前記電圧制御発振器の制御電圧が所定値以上の周波数を発振させる値となったか否かを検出する手段であることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記動作停止検出手段は、前記電圧制御発振器の発振周波数が所定値を超る値となったか否かを検出する手段であることを特徴とする請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準周波数信号と特定の関係をもった周波数信号を発生して出力するＰＬＬ回路に係り、特にＰＬＬ動作が停止した場合の対策を施す技術に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、図７に示すように、基準信号ｆｒと比較信号ｆｃの位相を排他的論理和回路等で構成した位相比較器１０１で比較し、その比較結果の信号をループフィルタ１０２で平滑して制御電圧Ｖｃとし、その制御電圧Ｖｃによって電圧制御発信器（ＶＣＯ）１０３で発振する周波数を制御し、そこで得られる周波数信号ｆckを出力周波数信号としている。この周波数信号ｆckは分周器１０４に入力され、ここで周波数が１／Ｎされて位相比較器１０１に比較信号ｆｃとして入力する。
【０００３】
このＰＬＬ回路では、ｆｒを基準信号ｆｒの周波数、ｆｃを比較信号ｆｃの周波数、ｆckを発振周波数信号ｆckの周波数とすると、同期状態では、
ｆｒ≒ｆｃ  、  ｆｃ＝ｆck／Ｎ
の関係式が満足され、比較信号ｆｃが基準信号ｆｒに常に追従するよう全体が動作する。
【０００４】
ところで、アナログの映像信号をディジタル処理するとき、サンプリングクロックを生成するために上記したようなＰＬＬ回路が使用されるが、このサンプリングクロックの周波数は、映像信号の種類によって１０ＭHz〜１００ＭHz以上の広い範囲に及ぶ。
【０００５】
このため、電圧制御発振器１０３としては、その発振周波数の最大／最小周波数比が２倍以上、発振周波数は２００ＭHz以上になる場合も要求され、それをカバーできるような広い周波数範囲の電圧制御発振器が使用される。
【０００６】
ところが、このような広い周波数範囲の電圧制御発振器をもつＰＬＬ回路では、発振周波数が必要以上に高くなると、ＰＬＬ回路を構成する一部の回路が追従できなくなり、ＰＬＬ動作が停止してしまうことがある。このような事態は、例えば、基準信号ｆｒが急激に変化（入力信号のon／off等）して同期安定状態に至るまでの期間に発振周波数が大きく変動したり、基準信号frの周波数を大きく上昇させて発振周波数を上昇させたとき等に発生する。
【０００７】
このような場合、分周回路１０４の分周動作が追従できなくなり、その出力信号、つまり比較信号ｆｃが消滅するので、位相比較器１０１は電圧制御発振器１０３の発振周波数が低下したと判断してその発振周波数を高くするように働き、最大発振周波数にまで制御電圧Ｖｃを押し上げてしまう。このような状態に陥ると、それが一時的なものであっても、もはや自力で正常に復帰することは不可能となる。
【０００８】
そこで従来では、電圧制御発振器１０３の発振周波数ｆckがＰＬＬ回路を構成する他の回路の動作限界周波数を超えないようにするため、その電圧制御発振器１０３とループフィルタ１０２の間に図８に示すような電圧制限回路１０５を挿入して、制御電圧Ｖｃに上限を設けていた。
【０００９】
この図８の電圧制限回路１０５では、定電圧ダイオードＺＤにより制御電圧Ｖｃの最大値をＶｄに制限し、図９に示すように、電圧制御発振器１０３の発振周波数を最大値ｆmaxより充分低いｆｄに制限している。この結果、電圧制御発振器１０３で発振する周波数ｆckは、最低周波数ｆmin〜上限周波数ｆｄの範囲となり、上記した問題を回避することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、このように電圧制御発振器１０３に入力する制御電圧Ｖｃを電圧制限回路１０５により直接制限する手法では、電圧制限回路１０５の制限素子である定電圧ダイオードＺＤの特性のバラツキ、制御電圧Ｖｃに対する電圧制御発振器１０３での発振周波数ｆckのバラツキを新たに補正しなければならず、またＰＬＬ回路の動作周波数（目標周波数）から充分な余裕を持たせてその発振周波数の制限を行わなければならないという問題があった。
【００１１】
本発明は以上のような点に鑑みたもので、その目的は、電圧制御発振器が異常発振してＰＬＬ回路が動作停止しても簡単に正常復帰できるようにすることである。
【課題を解決するための手段】
上記課題を解決するための第１の発明は、基準信号と比較信号の位相を比較する位相比較器と、該位相比較器の比較結果の信号を入力するループフィルタと、該ループフィルタの出力信号により発振周波数が制御される電圧制御発振器と、該電圧制御発振器の出力信号を分周し前記比較信号として出力する分周器と、ＰＬＬ動作が停止したことを検出する動作停止検出手段と、該動作停止検出手段が動作停止を検出すると前記電圧制御発振器をその発振周波数が低くなるよう制御する制御手段とを備えたＰＬＬ回路において、
前記制御手段は、前記比較信号を前記電圧制御発振器の発振周波数が低下する信号に切り替える手段であるよう構成した。
【００１２】
第２の発明は、第１の発明において、前記動作停止検出手段は、前記分周器の出力信号の有無を検出する手段であるよう構成した。
【００１３】
第３の発明は、第１の発明において、前記動作停止検出手段は、前記電圧制御発振器の制御電圧が所定値以上の周波数を発振させる値となったか否かを検出する手段であるよう構成した。
【００１４】
第４の発明は、第１の発明において、前記動作停止検出手段は、前記電圧制御発振器の発振周波数が所定値を超る値となったか否かを検出する手段であるよう構成した。
【００１７】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態のＰＬＬ回路のブロック図である。１は基準信号frと比較信号fcの位相を比較してその比較結果に応じた信号を出力する位相比較器、２は比較信号を平滑するループフィルタ、３は入力する制御電圧Ｖｃに比例した周波数の信号ｆckを発振する電圧制御発振器、４は入力信号の周波数を１／Ｎに分周する分周器、５は比較信号fcの有無を検出する比較信号有無検出器である。
【００１８】
このように、本実施形態では、分周器４の出力側に比較信号有無検出器５を接続して、そこで比較信号ｆｃが無いことが検出されると、位相比較器１から出力する信号が、電圧制御発振器３の発振周波数ｆckを低い周波数に制御する信号となるようにした。
【００１９】
図２はこの比較信号有無検出器５の内部構成を示すブロック図である。５１，５２はＤＦＦ回路、５３，５４はインバータである。ここでは、ＤＦＦ回路５１のＤ端子にＨレベル信号を、ｃｋ端子に独立して作成した検定信号（比較信号ｆｃの1/2以下の周波数でデューティ比が５０％）ｆｔを入力し、Ｒ（リセット）端子にインバータ５４を介して比較信号ｆｃを入力する。また、ＤＦＦ回路５２ではそのＤ端子にＤＦＦ回路５１のＱ１端子の信号を、ｃｋ端子に検定信号ｆｔをインバータ５３で反転して入力する。
【００２０】
図３はこの比較信号有無検出器５の動作のタイミングチャートである。ＤＦＦ回路５１のＱ１端子は、検定信号ｆｔが立ち上がる毎にＤ端子のＨレベルを検知してＨレベルとなり、比較信号ｆｃが立ち上がるとリセットされてＬレベルとなる。ＤＦＦ回路５２はｃｋ端子の電位が立ち上がるときのＤ端子のデータをＱ２端子に出力する。
【００２１】
よって、比較信号ｆｃが所定の周期でＨ→Ｌ→Ｈ→・・と変化しているときは、ＤＦＦ回路５１のＱ１端子が検定信号ｆｔの立ち上がりでＨレベルになってもその後比較信号ｆｃの立ち上がりでリセットされるので、その後に検定信号ｆｔが立ち下がっても、ＤＦＦ回路５２のＱ２端子はＨレベルとなることはない。
【００２２】
しかし、比較信号ｆｃが無くなる、つまりＨレベルに変化しなくなるとＤＦＦ回路５１はリセットされなくなり、検定信号ｆｔが立ち下がるときにＤＦＦ回路５２がＱ１端子のＨレベル信号を検知してＱ２端子にＨレベルの信号として出力し、以後これを継続する。なお、この後に比較信号ｆｃが再度変化を開始すると、ＤＦＦ回路５２のＱ２端子はＬレベルに復帰する。
【００２３】
図４は比較信号有無検出器５で検出した信号により制御される位相比較器１の内部構成を示すブロック図である。１１は排他的論理和ゲート等で構成される位相比較部、１２はスリーステートバッファ、１３はオアゲート、１４はスイッチ回路である。位相比較部１１は、比較信号ｆｃが基準信号ｆｒより位相が進んでいるときは出力端子１１ａをＬレベルにし、反対に遅れているときはＨレベルにし、位相比較時以外では不定となる。また、この位相比較部１１の制御端子１１ｂは、比較信号ｆｃと基準信号ｆｒに位相差がある時はＨレベルに、それ以外ではＬレベルになる。
【００２４】
ここでは、オアゲート１３で位相比較部１１の制御端子１１ｂから出力される制御信号と比較信号有無検出器５で検出した検出信号Ｖａの論理和を取り、バッファ１２の制御端子に送る。また、このバッファ１２の入力側に位相比較部１１の出力端子１１ａの信号をスイッチ回路１４を介して入力させる。また、このスイッチ回路１４については、検出信号ＶａがＨレベルになると接地側（Ｌレベル）に切り替わる。
【００２５】
よって、比較信号有無検出器５の検出信号Ｖａが信号有り、つまりＬレベルのときは、バッファ１２は位相比較部１１の制御端子１１ｂの信号に従って制御される。すなわち、比較信号ｆｃと基準信号ｆｒに位相ずれがある期間は制御端子１１ｂがＨレベルとなるので、バッファ１２はONして入出力間を導通させ、位相比較部１１の出力端子１１ａの信号がスイッチ回路１４を経由してそのまま出力し、通常の動作をする。位相ずれがないとき（ＰＬＬロック時）は、制御端子１１ｂの信号がＬレベルとなり、バッファ１２の出力はハイインピーダンスとなるが、後段のループフィルタ２で保持されている信号によって、電圧制御発振器３は一定の周波数信号を発振する。
【００２６】
一方、比較信号有無検出器５の検出信号Ｖａが信号無し、つまりＨレベルときは、スイッチ回路１４の出力がＬレベルとなり、またバッファ１２はONして入出力間を導通させるので、スイッチ回路１４から出力するＬレベルの信号をそのまま出力する。よって、ループフィルタ２にはＬレベルの信号が入力して、電圧制御発振器４に入力する制御電圧Ｖｃが低くなり、そこで発振する周波数が低くなる。
【００２７】
図５は電圧制御発振器３の動作特性を示す図である。ｆｏは周波数信号ｆckの目的周波数、ｆmaxは発振上限周波数、ｆminは発振下限周波数、ｆlimitは分周器４が動作限界となる入力周波数である。発振周波数ｆckがこの動作限界周波数flimitを超えると、比較信号ｆｃが消滅するので、前記したように位相比較器１の出力信号がＬレベルに制御され電圧制御発振器３の発振周波数が低い周波数に制御される。このようにして発振周波数ｆckが低下して動作限界周波数ｆlimitを下回ると、分周器４が動作を再開してＰＬＬ回路が本来の動作に戻り、その発振周波数ｆckが目的の周波数ｆｏに落ち着くようになる。
【００２８】
このように本実施形態では、電圧制御発振器３が異常発振して分周器４の動作が停止しても、これが検知されて電圧制御発振器３がその発振周波数を低下する方向に制御されるので、直ちに正常に復帰されるようになる。
【００２９】
［第２の実施形態］
図６は第２の実施形態のＰＬＬ回路の構成を示すブロック図である。ここでは、分周器４と位相比較器１との間にスイッチ回路６を接続して、常時はそのスイッチ回路６により分周器４と位相比較器１が接続されるように制御しておいて、比較信号有無検出器５で比較信号無しが検出されたとき、このスイッチ回路６を制御して、位相比較器１に入力する比較信号ｆｃとして、疑似パルス発生器７からの疑似パルスが入力するように構成した。
【００３０】
この疑似パルスとしては、正常動作時に分周器４から出力する周波数信号の周波数よりも高い周波数の信号であればよい。このように本実施形態でも、電圧制御発振器３が異常発振して分周器４の動作が停止したとき、直ちに正常に復帰させることができる。
【００３１】
［その他の実施形態］
なお、以上の実施形態では比較信号有無検出器５の検出信号Ｖａにより位相比較器１の出力信号を強制的に特別な信号（Ｌレベル信号）にしたり、その位相比較器１に比較信号として特別な疑似パルスが入力するようにしたが、これらに限られるものではない。例えば、比較信号有無検出器５の検出信号Ｖａにより、電圧制御発振器３の制御電圧Ｖｃを直接制御して、その発振周波数が特定の低い周波数になるよう制御してもよい。このときの該特定の低い周波数には特別の精度は要求されない。
【００３２】
また、以上ではＰＬＬ回路の動作停止状態を分周器４の出力信号の有無により判定していたが、電圧制御発振器３の制御電圧Ｖａが所定レベル以下になったか否かを別に設けた電圧比較器により検出したり、電圧制御発振器３の発振周波数ｆckが所定値以上の周波数になったか否かを検出して、判定してもよい。後者の場合、周波数ｆckの信号を周波数／電圧変換器で電圧信号に変換し、その電圧信号を電圧比較器により所定値と比較すればよい。
【００３３】
【発明の効果】
以上から本発明によれば、電圧制御発振器の発振周波数が所定値を超えてＰＬＬ回路が動作停止したとき、簡単な構成により速やかに正常に復帰させることができるという利点がある。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のＰＬＬ回路のブロック図である。
【図２】  比較信号有無検出器のブロック図である。
【図３】  比較信号有無検出器の動作のタイミングチャートである。
【図４】  位相比較器のブロック図である。
【図５】  異常発振時の電圧制御発振器の強制復帰の動作特性図である。
【図６】  本発明の第２の実施形態のＰＬＬ回路のブロック図である。
【図７】  従来の一般的なＰＬＬ回路のブロック図である。
【図８】  電圧制限回路の回路図である。
【図９】  電圧制御発振器の制御電圧に対する発振周波数の特性図である。
【符号の説明】
１：位相比較器、２：ループフィルタ、３：電圧制御発振器（ＶＣＯ）、４：分周器、５：比較信号有無検出器、６：スイッチ回路、７：疑似パルス発生器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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