(57)【特許請求の範囲】
【請求項１】
絶縁層上の単結晶半導体薄膜に形成されたソース領域、ドレイン領域、及びチャネル形成領域と、前記ソース領域、前記ドレイン領域、及び前記チャネル形成領域を囲むフィールド酸化膜と、前記チャネル形成領域上に形成されたゲイト絶縁膜及びゲイト電極と、を有する半導体装置であって、
前記チャネル形成領域の前記フィールド酸化膜と接する端部のみに、前記ソース領域及び前記ドレイン領域とは逆の導電型を呈する第１の不純物領域が設けられ、前記チャネル形成領域内に、前記ソース領域及び前記ドレイン領域並びに前記第１の不純物領域と接しないように、前記ソース領域及び前記ドレイン領域と同じ導電型を呈する第２の不純物領域が局部的に設けられていることを特徴とする半導体装置。
【請求項２】
絶縁層上の単結晶半導体薄膜に形成されたソース領域、ドレイン領域、及びチャネル形成領域と、前記ソース領域、前記ドレイン領域、及び前記チャネル形成領域を囲むフィールド酸化膜と、前記チャネル形成領域上に形成されたゲイト絶縁膜及びゲイト電極と、を有する半導体装置であって、
前記チャネル形成領域の前記フィールド酸化膜と接する端部のみに、前記ソース領域及び前記ドレイン領域とは逆の導電型を呈する第１の不純物領域が設けられ、前記チャネル形成領域内に、前記ソース領域及び前記ドレイン領域の一方と接し、且つ、前記ソース領域及び前記ドレイン領域の他方並びに前記第１の不純物領域と接しないように、前記ソース領域及び前記ドレイン領域と同じ導電型を呈する第２の不純物領域が局部的に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２において、前記ソース領域及び前記ドレイン領域並びに前記第２の不純物領域には１３族から選ばれた元素が添加され、前記第１の不純物領域には１５族から選ばれた元素が添加されていることを特徴とする半導体装置。
【請求項４】
請求項１または２において、前記ソース領域及び前記ドレイン領域並びに前記第２の不純物領域には１５族から選ばれた元素が添加され、前記第１の不純物領域には１３族から選ばれた元素が添加されていることを特徴とする半導体装置。
【請求項５】
請求項３または４において、前記１５族から選ばれた元素はリンまたは砒素またはアンチモンであり、前記１３族から選ばれた元素はボロンまたはインジウムであることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、前記チャネル形成領域及び前記第２の不純物領域は多数キャリアの移動経路となり、前記第１の不純物領域は少数キャリアの移動経路となることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、前記第１の不純物領域に電気的に接続されたソース電極またはドレイン電極を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、前記チャネル形成領域は真性または実質的に真性な領域であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、前記チャネル形成領域の長さは３０〜５００ｎｍであり、前記チャネル形成領域の幅は３０〜５００ｎｍであることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、前記半導体装置は、マイクロプロセッサであることを特徴とする半導体装置。
【請求項１１】
請求項１乃至９のいずれか一において、前記半導体装置は、液晶表示装置、ＥＬ表示装置、半導体回路、イメージセンサのいずれか一であることを特徴とする半導体装置。
【請求項１２】
請求項１乃至９のいずれか一において、前記半導体装置は、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末のいずれか一であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、ＳＯＩ（Silicon-On-Insulator）構造を有する半導体装置、特にＳＯＩ構造の絶縁ゲイト型電界効果トランジスタ（SOI-MOSFET、SOI-IGFET と呼ばれる）の構成に関する。
【０００２】
特に、本願発明はチャネル長およびチャネル幅が１μｍ以下（代表的には30〜500 nm）の微細素子を作製する場合において効果を発揮する技術である。
【０００３】
また、本願発明はＳＯＩ構造を有するＭＯＳＦＥＴ（以下、ＳＯＩＦＥＴと呼ぶ）を集積化して構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体集積化回路に応用することが可能である。
【０００４】
【従来の技術】
近年、バルク単結晶シリコンを用いたＭＯＳＦＥＴに代わる半導体装置としてＳＯＩＦＥＴが注目されている。ＳＯＩＦＥＴはＭＯＳＦＥＴよりも高速動作性、低消費電力性の面で有利という特徴がある。
【０００５】
そして、ＳＯＩＦＥＴを用いたＶＬＳＩ、ＵＬＳＩ等の開発研究が盛んに行われているが、集積化回路のさらなる集積度向上を求めてデバイスサイズは微細化の一途を辿る傾向にある。
【０００６】
現在では、チャネル長（Ｌ）も0.2 μｍ以下、さらには 0.1μｍ以下といったディープサブミクロン領域の加工寸法が要求される様になってきている。また、同様にゲイト幅（Ｗ）も0.2 μｍ以下の加工寸法が求められ、Ｌ：Ｗ＝１：１というデバイスサイズが提唱されてきている。
【０００７】
ここで、ＭＯＳＦＥＴの世界では微細化を妨げる要因として短チャネル効果という現象が知られている。短チャネル効果とは、チャネル長が短くなるにつれて引き起こされるソース／ドレイン間耐圧の低下、しきい値電圧の低下などの諸問題である（サブミクロンデバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，1987参照）。
【０００８】
同参考書によれば、耐圧低下の原因の一つとしてパンチスルー現象が最もよく知られている。この現象は、チャネル長が短くなることでドレイン側空乏層の電位的な影響がソース側に及び、ソース側の拡散電位が下げられる（ドレイン誘起障壁低下現象）ことでゲイト電圧によるキャリアの制御が困難な状況になる現象である。
【０００９】
この様な短チャネル効果はＳＯＩＦＥＴにおいても同様に問題となり、微細化を行う上で乗り越えなくてはならない課題となっている。ここで、ＳＯＩＦＥＴ（ただし、部分空乏型）における短チャネル効果の発生機構について図３の簡略図を用いて説明する。
【００１０】
図３（Ａ）において３０１は単結晶シリコン基板、３０２は埋め込み酸化膜、３０３は埋め込み酸化膜３０２上の単結晶シリコン層をアイランド状に分離するフィールド酸化膜である。また、３０４はソース領域、３０５はドレイン領域、３０６はチャネル形成領域であり、各ソース／ドレイン領域は単結晶シリコン層に不純物元素を添加して形成される。また、３０７はゲイト絶縁膜、３０８はゲイト電極である。
【００１１】
ここで図３（Ａ）のチャネル形成領域３０６に注目したのが図３（Ｂ）に示す簡略図である。なお、図３（Ｂ）において３０９で示される斜線部は、チャネル形成領域内に広がる空乏層である。
【００１２】
通常（チャネル長が長い場合）ならば、ゲイト電極３０８の直下に形成されるチャネルの下には均一な深さの空乏層が形成される。ところが、チャネル長（Ｌ）が極端に短くなるとドレイン側から伸びてきた空乏層がソース領域の方向に向かって広がり、ソース側の空乏層と接する様になる（図３（Ｂ））。
【００１３】
その結果、ドレイン電圧によってソース近傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加しない状態でも勝手に電流が流れてしまう様になる。この場合、ソース−ドレイン間のエネルギーバンド図は図３（Ｃ）の様に連続的に変化する。これがパンチスルーであり、ソース／ドレイン間耐圧の低下を招く。
【００１４】
以上の様な短チャネル効果に対して様々な対策がなされているが、最も一般的に行なわれている対策はチャネルドープである。チャネルドープとは、チャネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）といった不純物元素を微量に添加し、短チャネル効果を抑制する技術である（特開平4-206971号公報、特開平4-286339号公報等）。
【００１５】
しかしながら、チャネルドープ技術はＭＯＳＦＥＴの電界効果移動度（以下、モビリティと呼ぶ）に重大な制約を与えるという欠点を持っている。即ち、意図的に添加された不純物元素によってキャリアの移動が阻害され、モビリティが低下してしまうのである。
【００１６】
また、ＳＯＩ構造におけるソース／ドレイン間耐圧の低下の原因として注入キャリアの衝突電離による基板浮遊効果（キンク現象とも呼ばれる）が知られている。以下にＮチャネル型のＳＯＩＦＥＴを例に説明する。
【００１７】
強い電界に引っ張られてドレイン近傍で高エネルギー状態となった電子（多数キャリア）はシリコン格子と衝突して多量の電子−正孔対を発生する（インパクトイオン化現象）。この時発生した正孔（少数キャリア）はドレイン電界によって押し戻されてチャネル下部に蓄積される。
【００１８】
チャネル下部に蓄積された正孔はチャネル部の電位を上昇させるため、ソース−チャネル−ドレインがそれぞれエミッタ−ベース−コレクタとなって寄生バイポーラトランジスタを導通させる。
【００１９】
こうしてソース−ドレイン間には貫通電流が流れる様になり、ソース−ドレイン間耐圧の降伏現象が起こる。この様な現象はバルク単結晶を用いたＭＯＳＦＥＴにおいてもキャリア注入誘起型の降伏現象として知られているが、基板電位が浮いているＳＯＩ構造ではさらに深刻な問題となっている。
【００２０】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みて成されたものであり、高い信頼性と高い電界効果移動度とを同時に実現しうる全く新しい構造の半導体装置を提供することを課題とする。
【００２１】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられていることを特徴とする。
【００２２】
また、他の発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
当該不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする。
【００２３】
また、他の発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
前記不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されると共に、当該不純物領域によって前記ドレイン領域近傍における衝突電離で発生した少数キャリアが前記チャネル形成領域の外部へと引き出されることを特徴とする。
【００２４】
また、他の発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
当該不純物領域は前記ソース領域および／または前記ドレイン領域の内部にも到達していることを特徴とする。
【００２５】
本願発明の主旨は、チャネル形成領域の端部（フィールド酸化膜と接する側の端部を指し、ソース／ドレイン領域と接する端部とは区別する）に対して意図的に不純物領域を形成し、その不純物領域によってドレイン側からソース側に広がる空乏層を抑止するものである。
【００２６】
なお、本発明者らは空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、「抑止」という意味で「ピニング」という言葉を定義している。そして、本明細書で開示する発明を利用したＦＥＴをピニングＦＥＴと呼び、従来のＭＯＳＦＥＴと明確に区別している。
【００２７】
また、他の発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる第１の不純物領域が意図的、且つ、局部的に設けられ、
前記チャネル形成領域内において、前記ソース領域および／またはドレイン領域並びに前記第１の不純物領域と接しない様に、前記第１の不純物領域とは逆の導電型を呈する第２の不純物領域が意図的、且つ、局部的に形成されていることを特徴とする。
【００２８】
また、他の発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる第１の不純物領域が意図的、且つ、局部的に設けられ、
前記チャネル形成領域内において、前記ソース領域および／またはドレイン領域並びに前記第１の不純物領域と接しない様に、前記第１の不純物領域とは逆の導電型を呈する第２の不純物領域が意図的、且つ、局部的に形成され、
前記第１の不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、前記第２の不純物領域によってしきい値電圧の制御が行われることを特徴とする。
【００２９】
また、他の発明の構成は、
絶縁層上の単結晶半導体薄膜を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる第１の不純物領域が意図的、且つ、局部的に設けられ、
前記チャネル形成領域内において、前記ソース領域および／またはドレイン領域並びに前記第１の不純物領域と接しない様に、前記第１の不純物領域とは逆の導電型を呈する第２の不純物領域が意図的、且つ、局部的に形成され、
前記第１の不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されると共に、当該第１の不純物領域によって前記ドレイン領域近傍における衝突電離で発生した少数キャリアが前記チャネル形成領域の外部へと引き出され、前記第２の不純物領域によってしきい値電圧の制御が行われることを特徴とする。
【００３０】
以上の構成によって、本願発明の課題である高いモビリティと高い信頼性とを同時に得られる半導体装置が実現される。本願発明のピニングＦＥＴに関する詳細は以下に示す実施例でもって説明する。
【００３１】
【実施例】
〔実施例１〕
まず、本願発明によるＮチャネル型ピニングＦＥＴの活性領域（ソース領域、チャネル形成領域およびドレイン領域をまとめてこう呼ぶことにする）の構成について図１を用いて説明する。
【００３２】
なお、本実施例ではピニングＦＥＴを作製する基板として、ＳＩＭＯＸ基板と呼ばれるＳＯＩ基板を用いる場合の例を示す。ＳＩＭＯＸ基板とは単結晶シリコン基板中に酸素を注入して埋め込み酸化膜を形成し、埋め込み酸化膜上に残存させた単結晶シリコン層を活性領域として利用するものである。
【００３３】
また、図１（Ａ）は上面図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００３４】
図１（Ａ）において、１０１はソース領域、１０２はチャネル形成領域、１０３はドレイン領域である。そして、これらの領域を囲む様にしてフィールド酸化膜１０４が形成され、他の素子との分離が施されている。また、単結晶シリコン層からなる活性領域の膜厚は10〜300 nm（好ましくは20〜75 nm ）とする。
【００３５】
なお、ここでは符号を付けないが活性領域の上にはゲイト絶縁膜が形成されている。また、実際にはその上にゲイト電極、層間絶縁膜、取り出し電極等が積層されているのだが、図面を簡略化するためここでの記載は省略し、活性領域のみに着目して説明する。
【００３６】
図１（Ａ）において、１０５、１０６で示される領域が本願発明の半導体装置において最大の特徴となる空乏層をピニングするための領域（以下、ピニング領域と呼ぶ）である。このピニング領域１０５、１０６はチャネル形成領域のエネルギーバンドをシフトさせる（電子の移動を妨げる方向にシフトさせる）不純物元素を添加することによって形成できる。従って、エネルギーバンドをシフトさせてなる領域と呼ぶこともできる。
【００３７】
ここでエネルギーバンドをシフトさせる不純物元素について図１２に示す様な概念図で説明する。エネルギーバンドをシフトさせるとは、図１２において点線で示されるエネルギー状態であったチャネル形成領域を、実線で示されるエネルギー状態に変化させることを意味する。
【００３８】
図１２はチャネル形成領域に対してソース／ドレイン領域とは逆の導電型を呈する不純物元素を添加した場合である。この場合、添加領域のエネルギーギャップ（Ｅｇ）には変化がなく、全体的にエネルギー状態が上側へシフトする（見かけ上フェルミレベルＥｆが下側に下がる）。
【００３９】
従って、不純物を添加しない（アンドープの）チャネル形成領域と不純物領域との間にはΔＥに相当するエネルギー差が生まれる。このエネルギー的（電位的）な障壁の高さは不純物元素の添加濃度によって変化する。
【００４０】
この様に、本願発明ではピニング領域の形成にあたって、チャネル形成領域のエネルギーバンドをシフトさせて障壁を作りだしうる不純物元素を利用する。本実施例の場合、ソース／ドレイン領域はＮ型導電性を有しているので、ピニング領域１０５、１０６には逆導電型を呈する不純物元素を添加する。即ち、１３族から選ばれた元素、代表的にはＢ（ボロン）またはＩｎ（インジウム）を添加することによりＰ型不純物領域とする。
【００４１】
なお、ピニング領域１０５、１０６に添加する不純物の濃度は、基本的にはピニング領域１０５、１０６がチャネル形成領域に対して十分に高い電位障壁となる様に調節する。典型的には 1×1017〜 1×1020atoms/cm3 （好ましくは 1×1018〜 1×1019atoms/cm3 ）とすれば良い。
【００４２】
また、図１（Ａ）において、ピニング領域１０５、１０６はその端でソース領域１０１およびドレイン領域１０３にまで到達する（重畳する）様にして形成されている。後述するが、ソース領域１０１の内部にまで到達する様に形成することは本願発明の重要な構成の一つである。ただし、ドレイン領域１０３とは特に重畳しなくてもピニング効果を得ることはできる。
【００４３】
また、本実施例ではピニング領域１０５、１０６はチャネル形成領域１０２とフィールド酸化膜１０４とに丁度半分ずつまたがる様にして形成される。チャネル形成領域とフィールド酸化膜との接合部に添加することで境界部を伝わるリーク電流を低減することも期待できる。勿論、必ずしも半分ずつに分ける必要はなく、配置は実施者の自由である。
【００４４】
ここでチャネル長およびチャネル幅の定義を図１３を用いて行う。図１３においてソース領域３１とドレイン領域３２との間の距離をチャネル長（Ｌ）と定義する。本願発明はこの長さが２μｍ以下、典型的には30〜500 nm（さらに好ましくは50〜200 nm）である場合に有効である。また、このチャネル長に沿った方向をチャネル長方向と呼ぶことにする。
【００４５】
また、ピニング領域３３と３４との間の距離を有効チャネル幅（Ｗeff ）と定義する。本願発明はこの幅が30〜500 nm（典型的には50〜200 nm）である場合に有効である。また、このチャネル幅に沿った方向をチャネル幅方向と呼ぶことにする。本願発明ではオン電流（ＴＦＴがオン状態にある時に流れる電流）の確保とピニング領域の形成の困難性を考慮してチャネル幅の下限を30nmと考える。また、チャネル幅が500nm を超えるとピニング効果を得ることが困難となる。
【００４６】
なお、チャネル幅に対してチャネル形成領域の膜厚が十分に大きい場合、ピニング効果が小さくなる様にも感じるが、実際にトランジスタ動作に寄与する多数キャリアはチャネル形成領域の極表面近傍のみを移動するため、チャネル幅が500 nm以下であっても十分なピニング効果を得ることが可能である。
【００４７】
また、ピニング領域３３、３４の幅（チャネル幅方向の長さ）をそれぞれｖ1 、ｖ2 とすると、総合チャネル幅（Ｗtotal ）は、
Ｗtotal ＝Ｗeff ＋１／２（ｖ1 ＋ｖ2 ）
で与えられる。即ち、総合チャネル幅（Ｗtotal ）は活性領域を構成する単結晶シリコン層のチャネル幅方向の長さで定義される。
【００４８】
この様に、本願発明の半導体装置は特にチャネル長およびチャネル幅が極めて小さい半導体装置に適用することを念頭に置いているので、チャネル形成領域１０２（図１３において３５で示される領域）も極めて小さなサイズになる。
【００４９】
そのため、ピニング領域１０５、１０６の形成も極めて微細なイオン注入技術が必要となる。また、パターン形成にもエキシマレーザー、電子ビームまたは集束イオンビームを用いた微細露光技術によって10〜300 nm（好ましくは50〜100 nm）幅程度のピニング領域を形成しなければならない。
【００５０】
なお、ピニング領域１０５、１０６に添加した不純物元素はファーネスアニール、レーザーアニール、ランプアニール等で活性化を行うことが好ましい。ただし、熱拡散を極力抑えて有効チャネル幅を狭めない様に注意する。例えば、ファーネスアニールの場合は 500〜800 ℃（好ましくは 600〜700 ℃）程度で行うことで不純物元素の熱拡散を抑えつつ、十分な活性化を行うことができる。
【００５１】
また、イオン注入時に基板を加熱することで注入と同時に不純物イオンを活性化しても良い。また、イオン注入時のＲＦパワーを上げることで注入時点での不純物イオンの活性化率が向上する。これら単独の効果を利用して活性化しても良いし、上述のアニール工程と組み合わせて活性化しても良い。
【００５２】
次に、図１（Ａ）に示した上面図をＡ−Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１（Ｂ）において、図１（Ａ）で説明した部分については同一の符号を用いて説明することにする。
【００５３】
図１（Ｂ）において、１０７は単結晶シリコン基板、１０８は0.05〜0.5 μｍ厚の埋め込み酸化膜である。埋め込み酸化膜１０８はできるだけ薄くする方が短チャネル効果抑制には効果的であるとの報告がある（好ましくは0.05〜0.1 μｍ）。そして、フィールド酸化膜１０４に重なる様にしてピニング領域１０５、１０６が形成されている。
【００５４】
このピニング領域１０５、１０６の到達深さ（深さ方向の長さ）は少なくとも単結晶シリコン層の膜厚以上であることが望ましい。この場合、埋め込み酸化膜１０８の内部に食い込む様に形成することも有効である。また、埋め込み酸化膜１０８を突き抜けて単結晶シリコン基板１０７に到達する様な条件で形成しても構わない。
【００５５】
なお、本実施例ではＳＩＭＯＸ基板を用いているが母体となる単結晶シリコン基板１０７の導電型はＮ型でもＰ型でも構わない。なお、単結晶シリコン基板としては、通常のＣＺ法、ＦＺ法またはその他の作製方法で形成された全ての単結晶シリコン基板を用いることができる。
【００５６】
ただし、キャリアの移動度を高める（不純物散乱を低減する）ためには、ドーパント量（不純物元素の添加濃度）の少ない高抵抗シリコン基板（ドーパント濃度が 1×1015atoms/cm3 以下）を用いることが好ましい。
【００５７】
次に、図１（Ａ）をＢ−Ｂ’で切断した断面図を図１（Ｃ）に示す。図１（Ｃ）に示す様に、ソース領域１０１およびドレイン領域１０３はＰ（リン）またはＡｓ（砒素）イオンの注入により形成される。
【００５８】
また、Ｂ−Ｂ’での切断面では見えないがピニング領域１０５（または１０６）の位置関係を点線で示す。図１（Ｃ）に示す様に、ピニング領域１０５、１０６はソース領域１０１からドレイン領域１０３にかけて形成される。
【００５９】
本実施例のＮチャネル型ピニングＦＥＴは、以上に示した様な構造の半導体装置である。次に、ピニング領域１０５、１０６の果たす役割と、それによって得られる効果について説明する。
【００６０】
まず、第１の効果について説明する。本願発明の最も大きな目的は、ドレイン側からソース側に向かって広がる空乏層を抑止（ピニング）し、ドレイン電圧によるソース側の電位障壁の低下を防止することにある。そして、空乏層の広がりを抑止することでしきい値電圧の低下やパンチスルーによる耐圧の低下を十分に防ぐことが可能となる。
【００６１】
図１において、チャネル形成領域１０２に人為的、且つ、局部的に形成されたピニング領域１０５と１０６は、ドレイン側から広がる空乏層に対してストッパーとして働き、空乏層の広がりを効果的に抑止する。なお、空乏層の深さ方向への広がりは埋め込み酸化膜によって制限される。
【００６２】
従って、空乏層の広がりによってソース側の拡散電位が引き下げられることもなくなり、パンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるので、しきい値電圧の低下も避けられる。
【００６３】
以上の様に、ピニング領域１０５、１０６を形成することで、微細化に際して非常に重大な問題であった短チャネル効果を抑止または防止することが可能となる。この効果は本願発明の半導体装置の最も重要な効果である。
【００６４】
なお、上述の効果を得るためにはピニング領域１０５、１０６を少なくともチャネル形成領域１０２とドレイン領域１０３との接合部付近に設けておけば良い。ただし、後述する第４の効果（ピニング領域による少数キャリアの引き出し効果）を得るためには図１（Ａ）に示す様な配置が最も好ましい。
【００６５】
次に第２の効果について説明する。本願発明ではピニング領域によって意図的に狭チャネル効果を強めることができる。狭チャネル効果とは、チャネル幅が極端に狭い場合に観測される現象であり、しきい値電圧の増加をもたらす（従来例で参照したサブミクロンデバイスＩに詳しい）。
【００６６】
図４は本実施例のピニングＦＥＴが動作した際のチャネル形成領域１０２、ピニング領域１０５および１０６のエネルギー状態（電位状態）を示している。図４において、４０１、４０２で示される領域がピニング領域１０５、１０６のエネルギー状態に相当し、４０３で示される領域がチャネル形成領域１０２にエネルギー状態に相当する。
【００６７】
図４からも明らかな様に、ピニング領域１０５、１０６はエネルギー的に高い障壁を形成し、エネルギー状態の低いチャネル形成領域はエネルギーの谷を形成する形となる。そのため、キャリアはエネルギー状態の低いチャネル形成領域を優先的に移動する。
【００６８】
この様に、ピニング領域１０５、１０６はエネルギー的に高い障壁を形成するため、その部分はしきい値電圧が増加する。その結果、全体として観測されるしきい値電圧も増加するのである。勿論、これはピニング領域１０５、１０６がソース／ドレイン領域と逆の導電型を呈するからであって同じ導電型では上述の様な効果は得られない。
【００６９】
以上に示した様に、本願発明ではピニング領域に添加する不純物濃度やその形状を自由に設計することで狭チャネル効果の強弱を制御することができる。
【００７０】
例えば、ゲイト電極をＮ型ポリシリコン膜やアルミニウム膜で構成したＳＯＩＦＥＴではしきい値電圧が０〜0.5 Ｖ程度と小さくなり、場合によっては負の値となってノーマリオン動作となることもある。しかしながら、本願発明ではピニング領域の不純物濃度を高めて狭チャネル効果を強めることで、しきい値電圧を増加させて所望のしきい値電圧に調節することが可能である。
【００７１】
また、場合によってはピニング効果を制御することで短チャネル効果によるしきい値電圧の低下と狭チャネル効果によるしきい値電圧の増加とのバランスをとって所望の値に調節することも可能である。
【００７２】
また、本実施例の場合、ピニング領域にはボロンまたはインジウムが添加されるのでその部分ではしきい値電圧が正の方向にシフトする。即ち、局部的にしきい値電圧が増加するので、その分全体的なしきい値電圧も増加する。
【００７３】
従って、ピニング領域に添加する不純物濃度を適切な値とすることでもしきい値電圧の制御が可能である。ただし、あくまでも局部的に不純物元素を添加する点が本願発明の特徴であって、全面に一括に添加するチャネルドープとは全く異なる技術思想と言える。
【００７４】
次に、第３の効果について説明する。本実施例に示したＮチャネル型ピニングＦＥＴでは、チャネル形成領域１０２が真性または実質的に真性な領域で構成され、その領域を多数キャリア（電子）が移動するという利点がある。
【００７５】
ここで真性な領域とはＮ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を呼ぶ。例えば、高度な精製技術でＩ型シリコン基板（真性シリコン基板）を作製し、それを用いた場合に真性なチャネル形成領域を得られる。また、実質的に真性な領域とは、逆導電型不純物の添加により意図的に導電型を相殺させた領域、またはしきい値電圧の制御が可能な範囲において一導電型を有する領域を指す。
【００７６】
例えば、ドーパント濃度（リン、砒素、ボロン、インジウム、アンチモン等）が 5×1015atoms/cm3 以下（好ましくは 5×1014atoms/cm3 以下）であり、含有する炭素、窒素、酸素の濃度が 2×1018atoms/cm3 以下（ 5×1017atoms/cm3 以下）である様なシリコン基板は実質的に真性であるといって差し支えない。そういった意味で、一般的に半導体回路に用いられる単結晶シリコン基板はプロセス過程で意図的に不純物を添加しない限り全て実質的に真性である。
【００７７】
キャリアの移動する領域が真性または実質的に真性である場合、不純物散乱による移動度の低下は極めて小さくなる。これはチャネルドープを用いずに短チャネル効果を抑制または防止するという本願発明の大きな長所である。
【００７８】
なぜならば、従来のＩＣではチャネルドープによってチャネル形成領域全面に不純物が添加される。そのため、不純物散乱が激しく、単結晶を用いながらもモビリティ（電界効果移動度）が小さいことが問題となる。ところが、本願発明のピニングＦＥＴではキャリアの移動する領域が極めて不純物の少ない真性または実質的に真性な領域なので、高いモビリティを得ることが可能となる。
【００７９】
また、本願発明ではＳＯＩ基板上にピニングＦＥＴを作製するため、薄膜単結晶シリコン層からなるチャネル形成領域には極めて僅かな不純物元素（１個乃至数個）しか存在しない。その結果、室温でも電子の移動度が通常よりも速くなる速度オーバーシュート効果（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35,pp.960,1996 参照）が生じるので、モビリティは極めて大きなものとなる。
【００８０】
これらの効果はいずれもキャリアの散乱を極力低減することで達成しうるものである。キャリアの散乱は格子散乱と不純物散乱とに大別され、これらの影響によって全体的なモビリティが決定される。
【００８１】
格子散乱の影響を受けた場合のモビリティ（μlattice ）は温度（Ｔ）の-3/2乗に比例し、キャリアの有効質量（ｍ＊）の-5/2乗に比例する。この関係を式に表すと数１の様になる。
【００８２】
【数１】
0003859821.tif 000002
【００８３】
また、不純物散乱による影響を受けたモビリティ（μimpurity）は温度（Ｔ）の3/2 乗に比例し、キャリアの有効質量（ｍ＊）の-1/2乗に比例する。さらに、イオン化した不純物の濃度（Ｎ）に比例する。この関係を式に表すと数２の様になる。
【００８４】
【数２】
0003859821.tif 000003
【００８５】
そして、これらが影響しあって観測される全体的なモビリティ（μtotal ）は次式で表される。
【００８６】
【数３】
0003859821.tif 000004
【００８７】
即ち、チャネル形成領域が真性または実質的に真性であるということは数２において不純物濃度Ｎが限りなく０に近づくことを意味しており、不純物散乱による影響を受けたモビリティ（μimpurity）は無限大に近づく。
【００８８】
その結果、数３において１／μimpurityの項が無視しうるまでに小さくなるので全体的なモビリティ（μtotal ）は格子散乱の影響を受けた場合のモビリティ（μlattice ）に近づく。即ち、格子散乱のみを考慮したモビリティとして捉えることが可能となる。
【００８９】
また、キャリアの有効質量（ｍ＊）を小さくすることでμlattice をさらに小さくすることもできる。文献によると、特に４〔Ｋ〕という極低温の場合、電子は単結晶シリコンの〈１００〉軸に向かって進む時に最も小さな有効質量をとることが報告されている。
【００９０】
この場合、チャネル形成領域の形成においてチャネル長方向（キャリアが移動する方向）と〈１００〉軸とを一致させることは有効である。また、結晶格子の向きとキャリアの進行方向を合わせて結晶格子との衝突が少ない構成することも格子散乱を低減する有効な手段である。
【００９１】
この様に、本願発明のピニングＦＥＴでは不純物散乱によるモビリティ低下を殆ど無視できるので、格子散乱の極力小さい状態でキャリアが移動しうる様な構成とすれば、全体的なモビリティ（μtotal ）を非常に大きくできる。
【００９２】
次に、第４の効果について説明する。本願発明のピニング領域は短チャネル効果の防止、しきい値電圧の制御といった機能を有することを既に述べたが、その他に衝突電離によるソース／ドレイン間耐圧の低下（基板浮遊効果）を防止する上で非常に重要な役割を果たしている。
【００９３】
従来例で説明した様に、衝突電離によって生成した少数キャリア（本実施例の場合は正孔）はチャネル下に蓄積されて寄生バイポーラトランジスタを導通させ、キャリア注入誘起型の降伏現象の原因となる。
【００９４】
しかしながら、図１に示した様な構造のＮチャネル型ピニングＦＥＴの場合、衝突電離によって発生した正孔はピニング領域１０５、１０６を流れ、そのままソース領域１０１に到達する。そこで、ピニング領域１０５、１０６に外部端子を接続して正孔を引き出せば正孔の蓄積を防ぐことができる。
【００９５】
この様に、本願発明のピニング領域は衝突電離によって発生した少数キャリア（正孔）を多数キャリア（電子）とは逆の方向に流し、そのまま外部へ引き出すためのパスとしても機能する。
【００９６】
なお、本実施例の場合、ピニング領域１０５、１０６はＰ型の導電性を有するため、正孔は移動できるが電子が移動することはない。即ち、多数キャリアである電子はチャネル形成領域１０２のみを流れる。
【００９７】
この第４の効果によって衝突電離によるキャリア注入誘起型の降伏現象を防ぐことが可能であるため、第１の効果（パンチスルーによる耐圧の低下防止）との相乗効果で、非常に高い耐圧を有する信頼性の高い半導体装置を実現できる。
【００９８】
なお、本願発明の特徴であるピニング領域は絶縁ゲイト型の電界効果トランジスタのチャネル形成領域に対して形成するものであり、基本的にトランジスタ構造に限定される技術ではない。従って、本実施例に示したピニングＦＥＴにおいて、ピニング領域を設けるという本願発明に係わる部分以外は従来のＭＯＳＦＥＴ作製技術をそのまま踏襲することができる。
【００９９】
〔実施例２〕
本実施例では、本願発明によるＰチャネル型ピニングＦＥＴの活性領域の構成について図２を用いて説明する。なお、本実施例も実施例１と同様にＳＩＭＯＸ基板を用いた場合について示す。
【０１００】
また、実施例１で用いた図１と同様に、図２（Ａ）は上面図、図２（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図２（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。なお、本実施例も実施例１と同様にゲイト絶縁膜、ゲイト電極、層間絶縁膜、取り出し電極等の記載を省略し、活性領域に着目して説明する。
【０１０１】
ただし、基本的な構造はＮチャネル型ピニングＦＥＴもＰチャネル型ピニングＦＥＴも同様であるので、本願発明の主題であるピニング効果は実施例１とほぼ同様に得られる。ここでは実施例１との相違点のみ詳細に説明を行い、実施例１で十分に説明した内容に関しては省略する。
【０１０２】
図２（Ａ）において、２０１はソース領域、２０２はチャネル形成領域、２０３はドレイン領域、２０４はフィールド酸化膜である。そして、２０５、２０６で示される領域がピニング領域（第１の不純物領域）であるが、本実施例の場合、ピニング領域２０５、２０６は正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（Ｎ型導電性を呈する不純物元素）を添加する。即ち、１５族から選ばれた元素、代表的にはリンまたは砒素の添加により形成する。場合によってはＳｂ（アンチモン）を利用しても良い。
【０１０３】
この場合、ピニング領域２０５、２０６に添加する不純物の濃度は、実施例１と同様に調節を行えばよく、典型的には 1×1016〜 1×1020atoms/cm3 （好ましくは 1×1017〜 5×1018atoms/cm3 ）とすれば良い。ただし、後述するが添加濃度を低く抑えることでしきい値電圧の制御を容易にすることもできる。
【０１０４】
また、ピニング領域２０５、２０６は正孔にとってエネルギー的に高い障壁を形成する。詳細な説明は、基本的には図９で説明したバンド図においてソース／ドレイン領域をＰ型に置き換えて考えれば容易に理解できるので省略する。
【０１０５】
ところで、本実施例に示すＰチャネル型ピニングＦＥＴと実施例１に示したＮチャネル型ピニングＦＥＴとの明確な差は、ピニング領域２０５と２０６との間に設けられた逆導電型の不純物領域（第２の不純物領域）２０７の存在である。
【０１０６】
この不純物領域２０７はボロンまたはインジウムの添加により形成されるＰ型導電性を有する領域である。従って、多数キャリアである正孔にとっては何の障壁にもならず十分に移動経路として機能する。本実施例の場合、この不純物領域２０７がしきい値電圧の制御用に用いられている点に特徴がある。この事については後述する。
【０１０７】
また、図２（Ａ）に示す様にＰチャネル型ピニングＦＥＴのチャネル長およびチャネル幅は、Ｎチャネル型ピニングＦＥＴと同様に設計すれば良い。ただし、不純物領域２０７は多数キャリアである正孔の移動を何ら妨げる領域ではないので、有効チャネル幅（Ｗeff ）に含めて考えられる。
【０１０８】
また、ピニング領域２０５、２０６およびしきい値電圧制御用の不純物領域２０７の形成も極めて微細なイオン注入技術で行う。さらにそのためのパターン形成はエキシマレーザー、電子ビーム、収束イオンビーム等を用いたフォトリソグラフィ技術を用いる。
【０１０９】
次に、図２（Ａ）に示した上面図をＡ−Ａ’で切断した断面図を図２（Ｂ）に示す。図２（Ｂ）において、２０８は単結晶シリコン基板、２０９は埋め込み酸化膜である。本実施例では高抵抗のＮ型またはＰ型単結晶シリコン基板を用いている。高抵抗のものを用いる理由は、キャリアの移動度を高めるためであることは言うまでもない。
【０１１０】
そして、フィールド酸化膜２０４に重なる様にしてピニング領域２０５、２０６が形成され、その間に不純物領域２０７が形成されている。本実施例では、ピニング領域２０５、２０６および不純物領域２０７はいずれも埋め込み酸化膜２０９の内部に到達する深さまで形成する。
【０１１１】
次に、図２（Ａ）をＢ−Ｂ’で切断した断面図を図２（Ｃ）に示す。図２（Ｃ）に示す様に、ソース領域２０１およびドレイン領域２０３はボロンまたはインジウムイオンの注入により形成される。
【０１１２】
また、Ｂ−Ｂ’での切断面ではしきい値電圧制御のための不純物領域２０７が図２（Ｃ）の様に見える。本実施例の場合、ソース領域２０１およびドレイン領域２０３とは切り離されて形成されているが、この構成はソース−ドレイン間を短絡させないためである。
【０１１３】
本願発明のＰチャネル型ピニングＦＥＴは、以上に示した様な構造の半導体装置である。次に、ピニング領域２０５、２０６および不純物領域２０７の果たす役割と、それによって得られる効果について説明する。
【０１１４】
第１の効果は実施例１で説明した様なドレイン側から広がる空乏層の抑止効果である。これによりパンチスルー現象やしきい値電圧の低下といった短チャネル効果を効果的に抑制または防止することができる。
【０１１５】
第２の効果は、実施例１と同様に狭チャネル効果を制御することによってしきい値電圧を制御できる点である。この場合もピニング領域２０５、２０６の不純物濃度やその形状を適宜設計することで狭チャネル効果を制御する。
【０１１６】
ところが、一般的に多用されるＮ型ポリシリコンゲイトやアルミニウム膜を用いる場合、実施例１と同様にしきい値電圧が負の方向に偏る傾向にある。即ち、本実施例はＰチャネル型の例であるので、しきい値電圧の絶対値が増加することを意味する。
【０１１７】
これに対して狭チャネル効果もしきい値電圧を増加させる方向に働き、ピニング領域に添加される１５族から選ばれた元素もしきい値電圧を負の方向へシフトさせる方向に働く。即ち、結果的にはしきい値電圧の絶対値が必要以上に大きくなってしまう。
【０１１８】
そのため、本実施例のＰチャネル型ピニングＦＥＴではしきい値電圧を強制的に正の方向にシフトさせる目的で不純物領域２０７を形成している。ただし不純物領域２０７はソース／ドレイン領域と同じ導電型（この場合、Ｐ型）であるのでソース−ドレイン間が短絡しない様にする必要がある。
【０１１９】
そのため本実施例の場合、図２（Ａ）に示す様に不純物領域２０７をソース／ドレイン領域とは切り離した状態で形成する。また、不純物領域２０７に添加するボロンまたはインジウムの添加濃度は 1×1017〜 1×1020atoms/cm3 （好ましくは 1×1017〜 1×1020atoms/cm3 ）とすれば良い。
【０１２０】
上記不純物領域２０７に添加する不純物元素は１３族から選ばれた元素であるので、不純物領域２０７ではしきい値電圧が正の方向にシフトする。そのため、全体で観測されるしきい値電圧も正の方向にシフトするためしきい値電圧の絶対値は小さくなる。
【０１２１】
さらに、ピニング領域２０５、２０６に添加する１５族元素の濃度を抑えて弱いＮ型（Ｎ- 型）とすることで、ピニング効果を保ちつつ、しきい値電圧をなるべく負の方向へ増加させない様にすることも有効である。
【０１２２】
次に、第３の効果であるが、実施例１と同様にチャネル形成領域２０２（不純物領域２０７はチャネル形成領域とは区別する）は真性または実質的に真性であるので高い移動度を実現することができる。勿論、速度オーバーシュート効果によるモビリティ向上も実現できる。
【０１２３】
さらに、本実施例の場合、ピニング領域２０５、２０６に添加する不純物元素としてリンを用いれば、リンによる金属元素のゲッタリング効果を付与することができる。こうすることで、チャネル形成領域２０２の内部に残留する金属元素をピニング領域２０５、２０６にゲッタリングして、チャネル形成領域２０２における不純物散乱を極限まで低減することが可能である。
【０１２４】
また、本実施例の場合も多数キャリアである正孔はチャネル形成領域２０２、不純物領域２０７を流れ、ピニング領域２０５、２０６では流れない。即ち、不純物領域２０７は正孔の移動を何ら妨げないので、有効チャネル幅を小さくする様なこともない。
【０１２５】
また、第４の効果である少数キャリアの排出効果は実施例１と同様に得られる。通常のＰチャネル型ＭＯＳＦＥＴでは多数キャリアである正孔のイオン化率が電子のイオン化率の1/1000程度と小さいため、衝突電離の発生確率は非常に小さい。従って、キャリア注入誘起型の降伏現象はさほど問題とならない。
【０１２６】
しかし、本願発明のＰチャネル型ピニングＦＥＴはチャネル形成領域が真性または実質的に真性であるため、非常にキャリア（正孔）の移動度が大きい。即ち、ドレイン近傍ではかなり高いエネルギー状態となると予想される。
【０１２７】
従って、キャリア注入誘起型の降伏現象を防止できるという効果は、高い信頼性を実現する上でも非常に有効な効果であると言える。
【０１２８】
以上の様に、本実施例のＰチャネル型ピニングＦＥＴは高い信頼性と高いモビリティとを同時に実現する半導体装置となる。また、本願発明のＰチャネル型ピニングＦＥＴは実施例１と同様に本実施例の構造に限定されず、チャネル形成領域以外の構成は従来のＳＯＩＦＥＴ技術を踏襲することができる。
【０１２９】
〔実施例３〕
実施例１、２では単結晶シリコン基板上にピニングＦＥＴを形成する場合の例について説明した。この場合、活性領域（ソース領域、チャネル形成領域、ドレイン領域）は弱いＮ型またはＰ型の単結晶シリコンで形成される。
【０１３０】
しかし、本願発明に利用することのできる半導体は単結晶シリコンに限定されるものではない。即ち、本願発明であるピニングＦＥＴにおいて、活性層領域の少なくとも一部を化合物半導体、或いは化合物半導体と単結晶シリコンとの積層構造とすることも可能である。
【０１３１】
例えば、化合物半導体としてはガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシリコンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.5 〜9.5 ）などを用いても良い。
【０１３２】
特に、Ｓｉx Ｇｅ1-x で示される化合物半導体をチャネル形成領域として利用する場合、単結晶シリコンよりも高いキャリア移動度が得られる。即ち、この効果に本願発明の効果を組み合わせることで、さらに高いモビリティを有する半導体装置を実現することが可能である。
【０１３３】
〔実施例４〕
実施例１および実施例２では、ＳＯＩ基板としてＳＩＭＯＸ基板を利用する場合の例を示したが、他のＳＯＩ基板を用いることもできる。例えば、貼り合わせＳＯＩ基板を用いることができる。
【０１３４】
貼り合わせＳＯＩ基板は、２枚の単結晶シリコン基板を酸化膜で接合させて貼り合わせた基板である。支持基板となる方をベースウェハと呼び、単結晶シリコン層となる方をボンドウェハと呼ぶ。
【０１３５】
特に、スマートカット法と呼ばれる技術を用いると良い。スマートカット法は、ボンドウェハに予め軽元素（代表的には水素）を含む層を形成しておく点に特徴がある。そして、貼り合わせた後で熱処理をかけると軽元素を含む層が脆化してそこから割れて分離する。そのため、ボンドウェハの使い回しが可能であり、経済的に有利である。
【０１３６】
また、ＥＬＴＲＡＮ（Epitaxial Layer TRANsfer）と呼ばれる技術を用いることも有効である。この方法ではまずボンドウェハを陽極酸化することで多孔質シリコン層を形成し、その上に単結晶シリコン層をエピタキシャル成長させる。
【０１３７】
そして、ボンドウェハとベースウェハを接合し、ボンドウェハを研磨する。そして、多孔質シリコン層が現れたら研磨を止め、多孔質シリコン層を化学的に溶解させて単結晶シリコンからなる超薄膜を残す。
【０１３８】
この様に、ＥＬＴＲＡＮとは多孔質シリコン層と単結晶シリコン層との選択性の高さを利用して、非常に均一性の高い単結晶シリコン層を得られるという利点を有している。
【０１３９】
また、貼り合わせＳＯＩ基板では他にもＰＡＣＥ法などが開発されているがその様な技術を用いても構わない。
【０１４０】
また、貼り合わせＳＯＩ基板のみならず、他の手法で作製されたＳＯＩ基板を用いることも可能である。例えば、サファイア基板上に単結晶シリコン層を形成したＳＯＳ基板などがある。サファイア基板の代わりにマグネシアスピネル（MgOAl2O3）やフッ化カルシウムを用いる場合もある。また、ＦＩＰＯＳ（Full Isolation by Porous Oxidized Silicon ）法と呼ばれる技術を用いたＳＯＩ基板を利用しても良い。
【０１４１】
本実施例に示したＳＯＩ基板以外にも様々なＳＯＩ基板が開発されている。本願発明はＳＯＩ基板の作製方法に拘わらず、全ての手法で作製されたＳＯＩ基板を用いることができる。
【０１４２】
〔実施例５〕
本実施例では、Ｐ型単結晶シリコン基板上に作製したＮチャネル型ピニングＦＥＴとＰチャネル型ピニングＦＥＴとを相補的に組み合わせたＣＭＯＳ半導体装置の例について説明する。
【０１４３】
本実施例のＣＭＯＳ半導体装置の構造を図５に示す。図５（Ａ）はＣＭＯＳ半導体装置をチャネル長方向に切断した断面図であり、図５（Ｂ）はＣＭＯＳ半導体装置の上面図である。なお、図５（Ａ）は図５（Ｂ）をＡ−Ａ’で切断した断面図に相当する。
【０１４４】
図５（Ａ）において、５０１は単結晶シリコン基板である。単結晶シリコン基板５０１には約 1×1015atoms/cm3 程度のドーパント（ボロンまたは砒素）が添加され、弱いＰ型を示す。ここではこの導電型をＰ--で表す。
【０１４５】
なお、本明細書中では導電型の強弱を上付のプラス記号やマイナス記号で表すことにする。例えば、Ｎ型導電性の強さにはＮ++＞Ｎ+ ＞Ｎ- ＞Ｎ--の関係がある。また、Ｐ型導電性の強さにはＰ++＞Ｐ+ ＞Ｐ- ＞Ｐ--の関係がある。
【０１４６】
そして、Ｐ型シリコン基板５０１には埋め込み酸化膜５０２が形成され、その上にはフィールド酸化膜５０３によって絶縁分離された二つの単結晶シリコン層（符号なし）が形成されている。
【０１４７】
この二つの単結晶シリコン層の一方にはＮチャネル型ピニングＦＥＴのソース領域５０４、ドレイン領域５０５がＮ+ 領域で形成され、その間には真性または実質的に真性なチャネル形成領域５０６が形成される。ソース／ドレイン領域はリンまたは砒素またはアンチモンの添加により形成される。
【０１４８】
また、他方の単結晶シリコン層にはＰチャネル型ピニングＦＥＴのソース領域５０７、ドレイン領域５０８がＰ+ 領域で形成され、その間にはチャネル形成領域５０９が形成される。この場合、ソース／ドレイン領域はボロンまたはインジウムの添加により形成される。
【０１４９】
なお、Ｐチャネル型ピニングＦＥＴのチャネル形成領域（ゲイト電極直下）には局部的にしきい値制御用の不純物領域５１０がボロンまたはインジウムの添加により形成される。
【０１５０】
また、５１１はゲイト絶縁膜、５１２、５１３はそれぞれＮチャネル型ピニングＦＥＴおよびＰチャネル型ピニングＦＥＴのゲイト電極である。ゲイト電極の材料としてはポリシリコン膜、金属膜またはそれらの積層膜を用いることができる（この事は実施例１、２も同様である）。また、ポリサイド構造としても良いし、デュアルゲイトＣＭＯＳ構造としても良い。
【０１５１】
また、ゲイト電極５１２、５１３は層間絶縁膜５１４で覆われ、その上にソース電極５１５、５１６および共通ドレイン電極５１７が形成される。
【０１５２】
なお、本実施例のＣＭＯＳ半導体装置にはソース電極５１５、５１６の配置に関して特徴がある。その事について図５（Ｂ）を用いて説明する。
【０１５３】
ただし、図５（Ｂ）において、既に図５（Ａ）で説明した箇所については図５（Ａ）と同一の符号を付けるのみとし、説明は省略する。また、ソース電極５１５、５１６およびドレイン電極５１７は図面を見やすくするために点線で示すことにする。
【０１５４】
図５（Ａ）では図示されなかったが、図５（Ｂ）に示す様に、チャネル形成領域の両端にはピニング領域５１８〜５２１が形成されている。ただし、Ｎチャネル型ピニングＦＥＴのピニング領域５１８、５１９はＰ+ 領域（またはＰ++領域）で構成される。即ち、電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（１３族から選ばれた元素（ボロンまたはインジウム））を添加して形成される。
【０１５５】
また、Ｐチャネル型ピニングＦＥＴのピニング領域５２０、５２１はＮ+ 領域（またはＮ- 領域）で構成される。即ち、正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（１５族から選ばれた元素（リンまたは砒素またはアンチモン））を添加して形成される。
【０１５６】
ところで、前述の様に、本願発明においてはピニング領域５１８〜５２１が少数キャリアの排出用パスとして機能する。そこで、ソース電極５１５とピニング領域５１８、５１９（およびソース電極５１６とピニング領域５２０、５２１）とが電気的に接続する様な構造とすることで、少数キャリアの蓄積を効果的に防ぐことが可能である。
【０１５７】
この様な構造とすると、ソース電極５１５、５１６とピニング領域５１８〜５２１とが同電位となる。通常の場合、ソース電極５１５、５１６は接地されているので少数キャリアは容易に引き出されていく。勿論、接地しない場合も同様の効果が得られる様な電位に設定しておけば良い。
【０１５８】
以上の構成は、コンタクトホール５２２、５２３を図５（Ｂ）に示す様な配置で形成すれば良い。即ち、Ｎチャネル型ピニングＦＥＴ（図面左側）の場合、ソース電極５１５がコンタクトホール内でソース領域５０４に接すると同時にピニング領域５１８、５１９と接する様な構造とすれば良い。
【０１５９】
勿論、Ｐチャネル型ピニングＦＥＴでも同様である。ただし、Ｐチャネル型ピニングＦＥＴでは多数キャリアが正孔であるので衝突電離によるソース−ドレイン間耐圧の劣化現象は発生しにくい。そのため、Ｐチャネル型ピニングＦＥＴの場合、必ずしも少数キャリアの引き出しを行わなくても構わない。
【０１６０】
以上の様に、実施例１および実施例２に示したＮチャネル型ピニングＦＥＴおよびＰチャネル型ピニングＦＥＴを相補的に組み合わせることで本実施例に示した様なＣＭＯＳ半導体装置を作製することができる。
【０１６１】
勿論、本願発明を適用しうるＣＭＯＳ半導体装置の構造は本実施例の構造に限定されるものではない。通常利用されるＬＤＤ構造やサリサイド構造等の付加構造は実施者が適宜加えれば良い。
【０１６２】
〔実施例６〕
本実施例では、ピニング領域から少数キャリアを引き出すにあたって、実施例１、２または５とは異なる構造とした場合の例について説明する。
【０１６３】
まず、図６（Ａ）に示す構造の場合、ピニング領域６０１、６０２がソース領域６０３内で内側に食い込んだ様な形状となっている。この様な構造とすることでコンタクトホール６０４内に露出するピニング領域の面積を増やし、ソース電極（図示せず）との接触面積を稼ぐことで正孔の引き出しを高効率化できる。
【０１６４】
また、図６（Ａ）に示した構造の場合、ソース電極とドレイン電極の位置関係が決定されている場合にしか用いることができない。即ち、アクティブマトリクス型表示装置の画素トランジスタの様に定期的にソース／ドレイン領域が入れ替わる場合には適さない。
【０１６５】
その様な場合には図６（Ｂ）に示す様な構造とすると良い。図６（Ｂ）ではソース領域（またはドレイン領域）６０５においてピニング領域６０６、６０７が図示しないソース電極（またはドレイン電極）と電気的に接続する。また、ドレイン領域（またはソース領域）６０８ではピニング領域６０９、６１０が図示しないドレイン電極（またはソース電極）と電気的に接続する。
【０１６６】
この時、ピニング領域６０６（または６０７）とピニング領域６０９（または６１０）とが電気的に接続しているとトランジスタの意味を成さなくなるので、ゲイト電極６１１の下で分断しておく。なお、この図６（Ｂ）の構造に図６（Ａ）の様な構成を加えることも有効である。
【０１６７】
勿論、本実施例は一例にすぎず、この構造に限定する必要はない。即ち、ピニング領域を流れる少数キャリアを効果的に引き出すことのできる構成であれば、ピニング領域の形状やソース電極用コンタクトホールの配置などは実施者の自由に設計することができる。
【０１６８】
〔実施例７〕
本実施例は、実施例２に示したＰチャネル型ピニングＦＥＴにおけるしきい値電圧制御用の不純物領域の他の構成例である。なお、図７（Ａ）、（Ｂ）を用いて説明するが、基本構造は図２で詳細に説明したので必要箇所のみに符号を付して説明する。
【０１６９】
図７（Ａ）はしきい値制御用の不純物領域７０１とソース領域７０２とを一体化し、ドレイン領域７０３とのみ切り離した構造である。この場合、７０４の領域がチャネル形成領域となる。
【０１７０】
また、図７（Ｂ）はしきい値制御用の不純物領域７０５をソース領域７０６と切り離し、ドレイン領域７０７と一体化した構造である。この場合、７０８の領域がチャネル形成領域となる。
【０１７１】
〔実施例８〕
本実施例では、実施例１、２、５に示した半導体装置において単結晶シリコン層の下地となる絶縁層（埋め込み酸化膜）に、ピニングのための不純物領域と同一の不純物元素を添加する構成である。
【０１７２】
なお、本実施例ではＮ型ピニングＦＥＴを例とし、上記不純物元素としてボロン（またはインジウム）を用いる場合の例について示す。勿論、Ｐ型ピニングＦＥＴの場合、リンまたは砒素またはアンチモンを添加すれば良い。
【０１７３】
まず、本実施例の半導体装置のチャネル形成領域に注目した断面図を図８（Ａ）、（Ｂ）に示す。図８（Ａ）、（Ｂ）はチャネル形成領域をチャネル幅方向に沿って切断した断面に相当する。ただし、ゲイト絶縁膜やゲイト電極等は記載を省略している。
【０１７４】
図８（Ａ）において、８０１は単結晶シリコン基板、８０２は埋め込み酸化膜、８０３はチャネル形成領域、８０４、８０５はピニング領域である。この時、本実施例では埋め込み酸化膜８０２の表面近傍にボロンが添加された領域８０７が形成されている点に特徴がある。
【０１７５】
また、図８（Ｂ）に示す構造は、基本的には図８（Ａ）と同一構造であるが、埋め込み酸化膜８０２の全体にボロンが添加されている。
【０１７６】
なお、本実施例ではＮチャネル型ピニングＦＥＴを例としているのでボロンを用いているが、実施例１に示した様に電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（１３族元素）を用いれば良い。
【０１７７】
また、Ｐチャネル型ピニングＦＥＴであれば、実施例２に示した様に正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（１５族元素）を用いれば良い。
【０１７８】
ここで図８（Ａ）の構成としたチャネル形成領域のエネルギー状態を模式的に表すと図８（Ｃ）の様になる。図８（Ｃ）において、８０８はエネルギー障壁の低い領域であり、チャネル形成領域として機能する領域である。
【０１７９】
また、図８（Ａ）におけるピニング領域８０４、８０５および意図的にボロンを添加した埋め込み酸化膜８０２の近傍には不純物元素の染みだしに起因するエネルギー障壁の高い領域８０９が形成される。
【０１８０】
さらに、チャネル形成領域のエネルギー分布を図８（Ｄ）、（Ｅ）に示す。図１１（Ｄ）は、図１１（Ｃ）の点線Ｘに沿ったエネルギー分布図であり、横軸にチャネル幅方向の距離、縦軸に相対的エネルギーをとっている。また、図８（Ｅ）は、図１１（Ｃ）の点線Ｙに沿ったエネルギー分布図であり、横軸に相対的エネルギー、縦軸に深さ方向の距離をとっている。
【０１８１】
なお、図１１（Ｄ）、（Ｅ）のエネルギー分布図は図１１（Ｃ）のエネルギー状態図と互いに対応する様に記載してある。
【０１８２】
図１１（Ｄ）に示す様に、ピニング領域およびその近傍ではｂに相当する大きな相対的エネルギーとなっている。しかし、キャリアが移動する領域８０８の内部（特にピニング領域から最も遠い部分）では、相対的エネルギーは最も小さくなる（ａに相当する）。
【０１８３】
また、図１１（Ｅ）に示す様に、点線Ｙに沿ったエネルギー分布を見るとゲイト絶縁膜（図示せず）近傍ではある程度高い相対的エネルギーを示し、キャリアが移動する領域８０８内部で最も小さいａに相当する相対的エネルギーとなる。そして、埋め込み酸化膜８０２との界面に近づくと除々に相対的エネルギーは増加し、ｂ’に相当する大きさとなる。
【０１８４】
なお、ピニング領域に添加された不純物濃度と埋め込み酸化膜に添加された不純物濃度が同一であればｂ＝ｂ’である。当然、異なる添加濃度であればｂとｂ’も異なるものとなる。本願発明ではどちらであっても良い。
【０１８５】
本願発明の場合、相対的エネルギー（ａ）に対して相対的エネルギー（ｂまたはｂ’）を３倍以上（好ましくは１０倍以上）とすることが好ましい。こうすることで、キャリア（電子または正孔）がエネルギー状態の低い領域８０８を優先的に移動する様な構成を得ることができる。
【０１８６】
また、チャネル形成領域８０３と埋め込み酸化膜８０２との界面付近では高いエネルギー障壁が形成されてキャリアが近づけないので、下地（埋め込み酸化膜）表面近傍で生じるキャリア散乱を防ぐことができる。
【０１８７】
〔実施例９〕
実施例１、２、５に示した半導体装置では単結晶シリコン層の絶縁分離をＬＯＣＯＳ法を用いたフィールド酸化膜で行う例を示した。本願発明は素子分離技術としてＬＯＣＯＳ法以外の手段をとっても良い。
【０１８８】
図９（Ａ）に示すのは、実施例５に示したＣＭＯＳ半導体装置において単結晶シリコン層をアイランド状（島状）にパターニングして活性領域を形成した場合の例である。各部分の詳細な説明は実施例５で既に行っているので、ここでの説明は省略する。
【０１８９】
図９（Ａ）において、９０１はＮチャネル型ピニングＦＥＴの活性領域となる島状半導体層であり、９０２はＰチャネル型ピニングＦＥＴの活性領域となる島状半導体層である。それぞれの半導体層にはピニング領域９０３（Ｐ型導電性）、９０４（Ｎ型導電性）が設けられている。
【０１９０】
図９（Ａ）に示す構造の特徴は、９０５で示される様に、パターニングによってＮチャネル型ピニングＦＥＴとＰチャネル型ＦＥＴとが完全に分断されている点である。この様な構造はメサ構造と呼ばれる。この構造は完全に素子を分離するのでリーク電流を小さくすることができる。
【０１９１】
また、図９（Ｂ）に示す構造は、パターニングによって島状に加工された半導体層を活性領域として用いる点では図９（Ａ）に示した構造と同一である。図９（Ｂ）の構造と図９（Ａ）の構造との相違点は、島状半導体層を取り囲む様に埋め込み絶縁膜９０６を形成している点である。
【０１９２】
まず、島状半導体層を形成したら、それを覆って珪素を主成分とする絶縁膜を形成する。そして、エッチバック法またはＣＭＰ（化学機械研磨）等の手段によって上記絶縁膜を後退させ、島状半導体層によって形成された凹凸を埋め込んでしまう。この様にすることで、活性領域よりも上層に形成される電極等の平坦性を高めることができる。
【０１９３】
【０１９４】
勿論、本実施例の構造を実施例１、実施例２に示した単体半導体装置に適用することもできる。また、本実施例に示した素子分離法以外の素子分離法を用いても本願発明の効果を損なう様なことはない。
【０１９５】
〔実施例１０〕
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体装置（ＳＯＩＦＥＴを部品として含む製品）に適用しうる。なお、本明細書中において「半導体装置」とは、単体素子だけでなく、複数の単体素子で構成された集積化回路およびその様な集積化回路を搭載した電気光学装置（応用製品）をも範疇に含むものとする。
【０１９６】
例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しうる。また、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に至るまで、半導体を利用する全ての集積化回路に適用しうる。
【０１９７】
図１０に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア１１、ＲＡＭ１２、クロックコントローラ１３、キャッシュメモリー１４、キャッシュコントローラ１５、シリアルインターフェース１６、Ｉ／Ｏポート１７等から構成される。
【０１９８】
勿論、図８に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１９９】
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）１８である。ＩＣ１８は半導体チップ１９上に形成された集積化回路をセラミック等で保護した機能回路である。
【０２００】
そして、その半導体チップ１９上に形成された集積化回路を構成するのが本願発明のピニングＦＥＴ２０（Ｎチャネル型）、２１（Ｐチャネル型）である。なお、基本的な回路はＣＭＯＳを最小単位として構成されることが多い。
【０２０１】
また、本実施例に示したマイクロプロセッサは様々な電気光学装置に搭載されて中枢回路として機能する。代表的な電気光学装置としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。
【０２０２】
〔実施例１１〕
実施例１〜８に示した様な本願発明のピニングＦＥＴは、実施例１０に示した半導体装置だけでなく反射型電気光学装置を構成することも可能である。
【０２０３】
例えば、本願発明のピニングＦＥＴでもって演算回路、信号処理回路、シフトレジスタ回路、画素マトリクス回路等を含む半導体回路を同一基板上に一体形成して、アクティブマトリクス型の液晶モジュールを作製することもできる。
【０２０４】
また、液晶モジュールだけでなく、イメージセンサ、ＥＬ表示装置、ＥＣ表示装置等を構成することも可能である。
【０２０５】
さらに、上記液晶モジュール等の表示媒体をディスプレイとして搭載した電気光学装置を構成することもできる。その様な電気光学装置としては、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図１１に示す。
【０２０６】
図１１（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声出力部２００３、表示装置２００４等に適用することができる。
【０２０７】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６等に適用することができる。
【０２０８】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明はカメラ部２２０２、受像部２２０３、表示装置２２０５等に適用できる。
【０２０９】
図１１（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０２１０】
図１１（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０２１１】
図１１（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０２１２】
以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の電気光学装置に適用することが可能である。また、本願発明のピニングＦＥＴは実施例９に示した様にＩＣ、ＬＳＩといった半導体回路を構成することもできるので、その様な半導体回路を必要とする製品であれば全てに適用できる。
【０２１３】
【発明の効果】
本願発明によりチャネル長およびチャネル幅が極めて小さい微細な半導体装置においても短チャネル効果による悪影響を抑制または防止することができる。即ち、パンチスルーによるソース−ドレイン間耐圧の低下としきい値電圧の低下とを同時に解決することができる。
【０２１４】
さらに、上記効果はチャネル形成領域（キャリアの移動する領域）に余計な不純物を含ませることなく得ることができるので、キャリアの移動度を損なうことがない。その結果、単結晶シリコンの高い移動度がそのまま反映されて極めて高いモビリティを有する半導体装置が実現される。
【０２１５】
また、チャネル形成領域に形成したピニング領域を少数キャリアの引き出し配線として活用することで、衝突電離によりソース−ドレイン間耐圧の低下を解決することができる。
【０２１６】
以上の相乗効果によって、極めて高いモビリティと高い信頼性とを同時に実現する半導体装置が得られる。
【０２１７】
本願発明を利用した半導体装置は、今現在市場に流通している全ての半導体装置（応用製品も含めて）と置き換えが可能であり、全ての半導体装置の高性能化、高信頼性化を実現しうる。
【図面の簡単な説明】
【図１】    ピニングＦＥＴの概略を説明するための図。
【図２】    ピニングＦＥＴの概略を説明するための図。
【図３】    短チャネル効果を説明するための図。
【図４】    チャネル形成領域のエネルギー状態を示す図。
【図５】    ＣＭＯＳ半導体装置の構造を示す図。
【図６】    ピニング領域の形状を示す図。
【図７】    しきい値制御のための不純物領域の形状を示す図。
【図８】    チャネル形成領域の構成およびエネルギー状態を示す図。
【図９】    ＣＭＯＳ半導体装置の構造を示す図。
【図１０】  半導体装置の応用例を示す図。
【図１１】  電気光学装置の一例を説明するための図。
【図１２】  チャネル形成領域のエネルギー状態を示す図。
【図１３】  チャネル長およびチャネル幅の定義を説明するための図。
【符号の説明】
１０１          ソース領域
１０２          チャネル形成領域
１０３          ドレイン領域
１０４          フィールド酸化膜
１０５、１０６  ピニング領域
１０７          単結晶シリコン基板
１０８          埋め込み酸化膜
２０７          しきい値制御のための不純物領域
【図１】
0003859821.tif 000005
【図２】
0003859821.tif 000006
【図３】
0003859821.tif 000007
【図４】
0003859821.tif 000008
【図５】
0003859821.tif 000009
【図６】
0003859821.tif 000010
【図７】
0003859821.tif 000011
【図８】
0003859821.tif 000012
【図９】
0003859821.tif 000013
【図１０】
0003859821.tif 000014
【図１１】
0003859821.tif 000015
【図１２】
0003859821.tif 000016
【図１３】
0003859821.tif 000017