(57)【特許請求の範囲】
【請求項１】
基板（１２）、上側表面（１８）を有する第一の半導体構造（１４）及び上側表面（２２）を有する第二の半導体構造（１６）を含む半導体デバイス（１０）を提供する工程、ここで、該第一の半導体構造は、側壁（２０）を有し、該第二の半導体構造は、側壁（２４）を有し、前記半導体構造のこれら側壁は、それらの間にトレンチ（２６）を規定し、前記第一及び第二の半導体構造は、前記基板（１２）の上に形成された少なくとも一つの伝導性層（３８，３４）及び該伝導性層の上に形成された絶縁層（４２）を更に含み、前記側壁（２０，２４）は、前記絶縁層及び前記伝導性層によって規定される；
それぞれに対応する側壁を含む第一の半導体構造及び第二の半導体構造にスペーサー材料（５２）の層（５０）を形成する工程、ここで、前記スペーサー材料（５２）は、前記絶縁層（４２）を形成するために使用される材料とは異なる材料から形成される；
前記スペーサー材料の層（５０）をエッチングして、前記スペーサー材料の層の頂上部分を前記半導体構造の前記上側表面から除去し、そのエッチング後に残っている前記スペーサー材料の層の頂上部分が前記第一の半導体構造及び前記第二の半導体構造の前記上側表面（１８，２２）よりも下に位置するようにし、その結果、前記伝導性層によって規定される側壁を曝露することなく、前記絶縁層によって規定される側壁（２０，２４）の少なくとも一部が曝露される工程；
前記トレンチ内に伝導性材料（５６）の層（７０）を形成する工程；及び
前記伝導性材料の層をエッチングして、前記トレンチ内に前記伝導性材料のスタッド（５４）が形成され、その結果、該スタッドの頂上表面（５８）が、前記半導体構造の前記それぞれの表面よりも下に位置するようにし、前記スタッドを前記半導体デバイス上の電気的活動エリアから電気的に絶縁する工程；
を含む相互連結スタッドを絶縁する方法。
【請求項２】
前記伝導性材料の層をエッチングしてスタッドを形成する工程が、エッチング剤ガス又は生成物ガスのいずれか一方の濃度をモニターして、前記エッチング工程の終了点を決定する工程を含む請求項１に記載の方法。
【請求項３】
前記エッチング剤又は生成物ガスの濃度をモニターする工程が、前記エッチング剤ガスの濃度が第一の実質的に一定の濃度から第二の実質的に一定の濃度まで増加した後に、又は前記生成物ガスの濃度が第一の実質的に一定の濃度から第二の実質的に一定の濃度まで減少した後に、前記エッチングを中止する工程を含む請求項２に記載の方法。
【請求項４】
前記エッチング剤又は生成物ガスの前記濃度が、光学的発光分光法によってモニターされる請求項３に記載の方法。
【請求項５】
表面（１３）を有し、該表面から半導体デバイス内に延びるトレンチ（２６）を有する半導体デバイス（１０）を提供する工程、ここで、該トレンチは、底表面（２８）及びそれぞれの上表面（１８，２２）を有する一組の側壁（２０，２４）によって規定され、これら側壁は、少なくとも一つの伝導性層（３８，３４）及び該伝導性層の上に形成された絶縁層（４２）によって規定される；
前記半導体デバイスの前記表面に及び前記底表面及び前記側壁にスペーサー材料（５２）の層（５０）を形成する工程、ここで、前記スペーサー材料（５２）は、前記絶縁層（４２）を形成するために使用される材料とは異なる材料から形成される；
前記スペーサー材料の層（５０）の頂上部分をエッチングして、そのエッチング後に残っている前記スペーサー材料の層の頂上部分を前記表面（１３）よりも下に位置するようにし、その結果、前記伝導性層によって規定される側壁を曝露することなく、前記絶縁層によって規定される側壁（２０，２４）の少なくとも一部が曝露される工程；
前記半導体デバイスに伝導性材料（５６）の層（７０）を堆積し、その結果、前記伝導性材料の層が前記トレンチ（２６）を満たし、前記半導体デバイスの前記表面の少なくとも一部をカバーする工程；及び
前記伝導性材料の層をエッチングして、前記トレンチ内にスタッド（５４）を形成する工程、ここで、前記スタッドは、前記側壁（２０，２４）のそれぞれの上表面（１８，２２）よりも下に位置する表面を有する；
を含む半導体構造の形成方法。
【請求項６】
前記半導体構造が、基板に形成された第一の相互連結ライン及び第二の相互連結ラインを含む半導体基板を含み、該第一の相互連結ライン及び該第二の相互連結ラインは前記少なくとも一つの伝導性層（３８，３４）及び前記絶縁層（４２）から形成される、請求項５に記載の方法。
【請求項７】
半導体基板（１２）；
該半導体基板上に形成された第一の相互連結ライン（３０）、ここで、該第一の相互連結ラインは、側壁（２０）及び表面（１８）を有する；
該半導体基板上に形成された第二の相互連結ライン（３２）、ここで、該第二の相互連結ラインは、側壁（２４）及び表面（２２）を有し、該第一の相互連結ラインの側壁及び該第二の相互連結ラインの側壁は、それらの間のトレンチ（２６）を規定し、前記第一の相互連結ライン及び第二の相互連結ラインは、少なくとも一つの伝導性層（３８，３４）及び該伝導性層の上に形成された絶縁層（４２）から形成され、該伝導性層（３８，３４）及び該絶縁層（４２）は、側壁（２０，２４）を規定する；
前記側壁（２０，２４）に形成されたスペーサー材料（５２）の層（５０）、ここで、前記スペーサー材料（５２）は、前記絶縁層（４２）を形成するために使用される材料とは異なる材料から形成され、前記スペーサー材料の層の頂上部分は前記表面（１８，２２）よりも下に位置しており、その結果、前記伝導性層によって規定される側壁を露出することなく、前記絶縁層によって規定される側壁の一部を露出する；
前記トレンチ内に形成された伝導性スタッド（５４）、ここで、該スタッドは、前記第一の相互連結ラインの前記側壁の前記露出した部分から前記第二の相互連結ラインの前記側壁の前記露出した部分にまで広がる第一の部分（６０）及び前記スペーサー材料の層の間に延びる前記スタッドの第二の部分（６２）を有する；前記スタッドの第一の部分は、前記スタッドの第二の部分よりも大きな幅を有し；前記スタッドは、前記第一の相互連結ライン及び前記第二の相互連結ラインの前記表面よりも下に位置する表面（５８）を有する；
を含む半導体デバイス（１０）。
【請求項８】
前記半導体基板に形成された列及びカラム内に配置された複数のメモリセル（１０２）、ここで、前記複数のメモリセルの各々は、少なくとも一つの電界効果トランジスター（１０４）を含む；
少なくとも一つの語ライン（１０８）；
複数の前記相互連結ライン（３０，３２）、ここで、前記相互連結ラインの各々は、前記電界効果トランジスターのゲートと前記語ラインとを連結し、それらの間に前記トレンチ（２６）を規定する；及び
前記トレンチの少なくとも一部内に形成された複数の伝導性スタッド（５４）、該スタッドは、前記半導体基板上の電気的活動から前記スタッドを絶縁するために、複数の前記相互連結ラインの前記表面（１８，２２）よりも下に位置するそれぞれの表面（５８）を有する；
を含む請求項７に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
集積回路の寸法が減少するにつれて、半導体構造の平坦化がトレンチ分離及び１又はそれ以上の配線（interconnects:相互連結）層のような形状特徴を良好に形成するために重要である。典型的には、配線を形成するのに用いる材料は基坂上に非選択的にブランケット堆積の状態で堆積され、次いで選択的にエッチングされて導体パターンを形成する。エッチングされる前に、配線を形成するのに用いられる材料は先ずフォトレジスト材料でマスクされる。
【０００２】
フォトレジスト層が配線スタッドを形成する配線材料層上に形成される場合、フォトレジスト層は得られる配線スタッドが良好に形成され、そして所望のトレンチ中に位置できるように形成されることが必要である。フォトレジスト層のミスアライメントが生じると、スタッドは上記トレンチ中に部分的に形成され、不格好及び／又は良好に整列できなくなる。スタッドが上記トレンチ中に部分的に形成されて、不格好及び／又は良好に整列できなくなると、形成された半導体部分は役に立たなくなって、廃棄される。
【０００３】
配線スタッドが一対の配線ラインの間に形成される場合、誘電体層がスタッドから配線ラインを絶縁するために配線ライン上に典型的に形成される。配線スタッドを形成する前に、誘電体層をワード線間のトレンチ中に形成して、配線スタッドからワード線を絶縁する。この絶縁体層は通常“スペーサー”と呼ばれる。スペーサーはＳｉＯ2及びＳｉ3Ｎ4のようなシリコンプロセスに適合した材料から一般に形成される。スペーサーがトレンチの側壁上に形成されると、トレンチの幅は狭くなる。トレンチ幅が狭くなると、次に形成される配線スタッドの接触面積が小さくなり、その結果、次に形成される配線スタッドはスペーサーがトレンチ中に形成されない場合よりも狭くなる。配線スタッドが狭くなると、集積回路の継続層が形成される時にスタッドを電気接続することが困難になる。この問題を解決するために、従来の配線スタッドはスタッドの一部が隣接する配線ライン又は他の半導体構造体の表面上に広がるように形成される。
【０００４】
従来の半導体デバイス１５０を図８に示す。図８に示すように、スタッド１５２を一対の配線ライン１５６の間のトレンチ１５４内に形成する。スタッド１５２は頭部１５８及び本体１６０を有する。一対のスペーサー１６２を配線ライン１５６の側壁上に形成する。トレンチ１５４は幅ＷTを有し、また各スペーサー１６２は幅ＷSを有する。図８から判るように、各スペーサ１６２が同じ幅を有すると仮定すると、スタッド１５２の本体１６０は幅ＷT−２ＷSを有する。言い換えれば、トレンチ１５４はスペーサー１６２の幅の２倍狭まり、その結果、スタッド１６２の本体１６０の幅になる。スタッド１５２の本体１６０を狭くすることを補うために、スタッドの頭部１５８が半導体デバイス１５０の表面上に広がるように、またスタッドの頭部１５８がトレンチ１５４の寸法を越える幅を有するように、スタッド１５２を形成する。しかしながら、トレンチ１５４の寸法を越え、そして半導体デバイス１５０の表面上に広がるスタッド１５２の頭部１５８を形成すると、スタッド１５２が半導体デバイス１５０上の別の電気的活性領域と接触する可能性が増大する。またスタッド１５２を半導体デバイス１６０の表面上に広げることにより、半導体デバイス１５０を平坦化することが更に困難になる。
【０００５】
従って、マスキング工程を用いることなく配線スタッドを形成するために使用できる方法がこの技術分野で求められている。マスキング工程を削除することにより、製造工程を迅速に完了させることができ、また所望のトレンチ内で配線スタッドの良好な形成とアライメントを実行できる。また半導体デバイス上の別の電気的活性領域から絶縁されたスタッドを有する半導体デバイスもこの技術分野で求められている。更に、配線スタッドが広い電気的接触表面を持てるように、スペーサーで絶縁されたトレンチ中に配線スタッドを形成する方法が求められている。
【０００６】
本発明はマスキング工程を用いることなく配線スタッドを形成する方法を提供することにより、現在求められている解決策を提供する。フォトレジスト材料層を堆積し、このフォトレジスト材料層をパターニングし、そしてフォトレジスト材料層を除去する工程を含むマスキング工程を除去することにより、本発明はより迅速に、より正確に半導体部品を製造する方法を提供する。また本発明は配線スタッドが半導体基板表面上の他の電気的活性領域から絶縁されるように形成できる方法を提供する。更に、本発明は、スペーサー材料で絶縁されたトレンチ中に広いコンタクト表面を有する配線スタッドを形成する方法を提供する。
【０００７】
本発明の一面は、相互連結スタッドを絶縁する方法を指向する。この方法は、上側表面を有する第一の半導体構造及び上側表面を有する第二の半導体構造を含む半導体デバイスを提供する工程（ここで、該第一の半導体構造は、側壁を有し、該第二の半導体構造は、側壁を有し、半導体構造のこれら側壁は、それらの間にトレンチを規定する）；それぞれに対応する側壁を含む第一の半導体構造及び第二の半導体構造にスペーサー材料の層を形成する工程；スペーサー材料の層をエッチングして、スペーサー材料の層を半導体構造の上側表面から除去し、スペーサー材料の層が第一の半導体構造及び第二の半導体構造の側壁に沿って凹所となるようにする工程；トレンチ内に伝導性材料の層を形成する工程；及び伝導性材料の層をエッチングして、トレンチ内に伝導性材料のスタッドが形成され、その結果、該スタッドの頂上表面が、半導体構造のそれぞれ表面との共面よりも高くないように延びて、スタッドを半導体デバイス上の電気的活動エリアから電気的に絶縁する工程；を含む。
【０００８】
より好ましくは、第一及び第二の半導体構造が、各々、半導体基板上に形成された一つの伝導性層及び該伝導性層に形成された一つの絶縁層を少なくとも含む。
【０００９】
好適には、伝導性材料をエッチングしてスタッドを形成する工程が、エッチング剤ガスの濃度をモニターして、エッチング工程の終了点を決定する工程を含む。  エッチング剤の濃度がモニターされる場合、エッチング剤ガスの濃度をモニターする工程が、エッチング剤ガスの濃度が第一の実質的に一定の濃度から第二の実質的に一定の濃度まで増加した後に、エッチングを中止する工程を含む。好適には、エッチング剤ガスの濃度が、光学的発光分光法によってモニターされる。一方、伝導性材料をエッチングしてスタッドを形成する工程が、生成物ガスの濃度をモニターして、エッチング工程の終了点を決定する工程を含む。生成物ガスの濃度がモニターされる場合、生成物ガスの濃度をモニターする工程が、生成物ガスの濃度が第一の実質的に一定の濃度から第二の実質的に一定の濃度まで減少した後に、エッチングを中止する工程を含む。同様に、生成物ガスの濃度が、光学的発光分光法によってモニターされてもよい。
【００１０】
更に、本発明の別の面は、半導体構造を形成する方法を指向する。この方法は、表面を有し、該表面から半導体デバイス内に延びるトレンチを有する半導体デバイスを提供する工程（ここで、トレンチは、底表面及び一組の側壁によって規定される）；半導体デバイスの表面に及び底表面に及び側壁にスペーサー材料のコンフォーマル層を形成する工程；スペーサー材料の層をエッチングして、スペーサー材料の層をトレンチの側壁に沿って凹所であるようにする工程；半導体デバイス上に伝導性材料の層を堆積し、その結果、伝導性材料の層がトレンチを満たし、半導体基板の表面の少なくとも一部をカバーする工程；及び伝導性材料の層をエッチングして、トレンチ内にスタッドを形成する工程（ここで、スタッドは、半導体デバイスの表面との共面よりも高くないように延びる表面を有する）；を含む。
【００１１】
好ましくは、半導体構造は、基板に形成された第一の相互連結ライン及び第二の相互連結ラインを有する半導体基板を含む（ここで、第一の相互連結ライン及び第二の相互連結ラインは、半導体構造中のそれぞれの側壁を形成する）。
【００１２】
更にまた、本発明の別の面は、半導体デバイスを指向する、この半導体デバイスは、半導体基板に形成される。第一の相互連結ラインは、半導体基板上に形成される。第一の相互連結ラインは、側壁及び表面を有する。第二の相互連結ラインも、半導体基板上に形成される。第二の相互連結ラインも、側壁及び表面を有する。第一の相互連結ラインの側壁及び該第二の相互連結ラインの側壁は、それらの間のトレンチを規定する。スペーサー材料のコンフォーマル層は、第一の相互連結ラインの側壁に及び該第二の相互連結ラインの側壁に形成される。スペーサー材料は、第一の相互連結ラインの表面から凹部となって、第一の相互連結ラインの側壁の一部を露出する。スペーサー材料はまた、第二の相互連結ラインの前記表面から凹部となって、第二の相互連結ラインの側壁の一部を露出する。スタッドは、トレンチ内を占めている。スタッドは、第一の相互連結ラインの側壁の露出した部分から第二の相互連結ラインの側壁の露出した部分にまで広がる第一の部分及びスペーサー材料の層の間に延びるスタッドの第二の部分を有する。スタッドの第一の部分は、スタッドの第二の部分よりも大きな幅を有する。スタッドはまた、第一の相互連結ライン及び第二の相互連結ラインの表面との共面よりも高くないように延びる表面を有する。
【００１３】
好ましくは、第一の相互連結ラインが半導体基板上に形成された一つの伝導性の層及び伝導性材料の層に形成された一つの絶縁材料の層を少なくとも含み、第二の相互連結ラインが半導体基板上に形成された一つの伝導性の層及び伝導性材料の層に形成された一つの絶縁材料の層を少なくとも含む。好適には、スタッドが、第一の相互連結ライン及び第二の相互連結ラインの表面の下に凹部となっている表面を有する。
【００１４】
更にまた、本発明の別の面は、メモリーアレイを形成する方法を指向する。このメモリーアレイは、列及びカラム内に配置された複数のメモリセルを含み、この複数のメモリセルの各々は、少なくとも一つの電界効果トランジスターを含む。この方法は、半導体基板を提供する工程；電界効果トランジスターの各々のためのソース、ドレイン及びゲートを形成する工程；半導体基板上に、電界効果トランジスター、表面を有する相互連結ラインの各々及び隣り合う相互連結ラインの一部を共に連結する複数の相互連結ラインを形成する工程（ここで、隣り合う相互連結ラインは、それらの間にトレンチを規定する。）；相互連結ラインの少なくとも一部にスペーサー材料のコンフォーマル層を形成する工程；スペーサー材料の層をエッチングして、スペーサー材料の層が相互連結ラインの表面の下に凹部となるようにし、その結果、誘電性材料の層の少なくとも一部が露出される工程；半導体基板に伝導性材料のブランケット層を形成する工程；及び伝導性材料のブランケット層をエッチングして、トレンチ内にスタッドを形成する工程（ここで、スタッドは、隣り合う相互連結ラインの表面の下に凹部となっており、半導体基板上の電気的活動からスタッドが絶縁される。）；を含む。
【００１５】
本発明の別の面は、ウェハーを製造する方法を指向する。この方法は、半導体基板を含むウェハーを提供する工程；半導体基板上の複数の個別ダイの各々に、活動及び不動デバイスの一連の繰り返しを形成する工程；半導体基板上に、複数の相互連結ラインを形成して、活動及び不動デバイスを相互連結する工程（各相互連結ラインは、半導体基板上に形成された伝導性材料の一つの層及び伝導性材料の層に形成された絶縁性材料の一つの層を少なくとも含む。各相互連結ラインは、側壁及び表面を有する。隣り合う相互連結ラインの側壁は、それらの間にトレンチを形成する。）；相互連結ラインの少なくとも一部にスペーサー材料のコンフォーマル層を形成する工程；スペーサー材料の層をエッチングして、スペーサー材料の層を、絶縁性材料の一部を露出する相互連結ラインの側壁に沿って凹所とする工程；相互連結ライン上に、半導体基板に電気的伝導性材料のコンフォーマル層を形成する工程；及び電気的伝導性材料の層をエッチングして、トレンチ内に電気的伝導性材料のスタッドを形成し、その結果、スタッド相互連結ラインの表面の下に凹所となっており、スタッドがウェハー上の電気的活動のエリアから絶縁される工程；を含む。
【００１６】
更に、本発明の別の面は、メモリーアレイを指向する。このメモリーアレイは、半導体基板に形成される。列及びカラム内に配置された複数のメモリセルが半導体基板に形成される。複数のメモリセルの各々は、少なくとも一つの電界効果トランジスターを含む。電界効果トランジスターの各々は、ソース、ドレイン及びゲート含む。半導体基板上に、電界効果トランジスターを共に連結する複数の相互連結ラインが形成される。各相互連結ラインは、表面を有する。相互連結ラインの一部は、隣り合う。隣り合う相互連結ラインは、それらの間にトレンチを規定する。誘電性材料の層は、各相互連結ラインの表面に形成される。スペーサー材料の層は、相互連結ラインの少なくとも一部に形成される。スペーサー材料の層は、スペーサー材料の層が誘電性材料の層の少なくとも一部が露出される相互連結ラインの表面の下に凹部となるように、形成される。伝導性スタッドが、トレンチの少なくとも一部に形成される。このスタッドは、隣り合う相互連結ラインの表面の下に凹部となっており、半導体基板上の電気的活動からスタッドが絶縁される。
【００１７】
本発明の別の面は、半導体ウェハーを指向する。このウェハーは、半導体基板に形成される。活動及び不動デバイスの一連の繰り返しは、半導体基板上の複数の個別ダイの各々に形成される。複数の相互連結ラインは、半導体基板上に形成されて、活動及び不動デバイスを相互連結する。相互連結ラインの各々は、半導体基板に形成された一つの伝導性材料の層及び伝導性材料層上に形成された絶縁性材料の一つの層を少なくとも有する。各相互連結ラインは、側壁及び表面を有する。隣り合った相互連結ラインの側壁は、それらの間にトレンチを形成する。スペーサー材料の層は、相互連結ラインの少なくとも一部に形成される。スペーサー材料の層は、スペーサー材料の層が絶縁性材料の少なくとも一部を露出する相互連結ラインの側壁に沿って凹部とされる。電気的伝導性材料のスタッドが、トレンチの少なくとも一部に形成され、その結果、スタッドは、相互連結ラインの表面の下に凹部とされ、スタッドがウェハー上の電気的活動エリアから電気的に絶縁される。
【００１８】
本発明の目的および利点は、下記詳細な説明、付随する図面および特許請求の範囲から明らかである。
本発明の目的のために、「に」は、第二の特定の要素もしくは層の表面と接触している第一層もしくは要素の形成を意味し、一方「上に」は、第二の特定の要素もしくは層の表面の上の、および／または表面と接触している第一層もしくは要素の形成を意味する。「上に」という語の使用は、第一要素もしくは層と第二要素もしくは層との間に形成された中間要素もしくは層を締め出しはしない。
【００１９】
図１は、本発明の半導体デバイス１０の断面図を示す。半導体デバイス１０には、半導体デバイス１０の部材が形成される基体１２が含まれ、かつ半導体デバイス１０は表面１３を有する。第一半導体構造部材１４および第二半導体構造部材１６は、基体１２上に形成される。第一半導体構造部材１４は、上表面１８および側壁２０を有する。同様に、第二半導体構造部材１６は、上表面２２および側壁２４を有する。第一半導体構造部材１４および第二半導体構造部材１６は、その間にトレンチ２６を定める。トレンチ２６は、第一半導体構造部材１４の側壁２０と、第二半導体構造部材１６の側壁２４とにより形成される。トレンチ２６はまた、図１に示されるように、基体１２の一部分であり得る底表面２８により定められる。トレンチ２６は、半導体デバイス１０の表面１３の下の層へのアクセスを与え、半導体デバイス１０の表面１３から半導体デバイス１０へと延びる。第一半導体構造部材１４は、望ましくは、第一相互連結ライン３０であり、第二半導体構造部材１６は、望ましくは、第二相互連結ライン３２である。第一相互連結ライン３０および第二相互連結ライン３２は、基体１２に配置され、半導体デバイス１０を作り上げている種々の能動および受動デバイスを接続する。第一相互連結ライン３０および第二相互連結ライン３２は、語ライン、数字ライン、あるいは他のインターコネクト、バスもしくはスタッドであり得る。
【００２０】
第一半導体構造部材１４が相互連結ライン３０で、かつ第二半導体構造部材１６が相互連結ライン３２である場合には、相互連結ライン３０および３２のそれぞれは、少なくとも第一導電体３６の層３４、望ましくは、第二導電体４０の層３８から形成される。望ましくは、第二導電体４０の層３８が、第一導電体３６の層３４に形成される。絶縁体４４の層４２は、第一導電体３６の層３４もしくは第二導電体４０の層３８に形成される。第二導電体４０の層３８が存在しているか否かにかかわらず、絶縁体４４の層４２は、相互連結ライン３０および３２の最上層として形成される。第一および第二半導体構造部材１４および１６が、相互連結ライン３０および３２である場合には、絶縁体４４の層４２は、普通キャップと称される。
【００２１】
スペーサー４８が、第一および第二半導体構造部材１４および１６の側壁２０および２４のそれぞれに形成される。スペーサー４８は、図２および３の討議に関連して下記されるように、スペーサー４８が第一および第二半導体構造部材１４および１６の側壁２０および２４に沿ってそれぞれ嵌め込まれるように、半導体デバイス１０の表面１３上にコンフォーマル的に配置され、ついでエッチングされるスペーサー材料５２の層５０から形成される。スペーサー４８はまた、第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２の下に、それぞれ嵌め込まれる。第一および第二半導体構造部材１４および１６が、それぞれ相互連結ライン３０および３２である場合には、望ましくは、絶縁体４４の層４２の少なくとも一部分が曝露され、かつ層３４および層３８などの導電体の層がスペーサー材料５２に被覆されたままであるように、スペーサー４８が嵌め込まれる。
【００２２】
導電体５６から形成されたスタッド５４は、トレンチ２６を占領する。スタッド５４は、表面５８を有する。スタッド５４の表面５８は、第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２と、それぞれ実質的に共平面であるが共平面よりも高くはない。望ましくは、スタッド５４の表面５８は、第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２それぞれの下に嵌め込まれる。典型的には、スタッド５４の表面５８は、第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２の下約１００Å〜約１０００Åに、それぞれ嵌め込まれる。スタッド５４の表面５８が、第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２とそれぞれ共平面、もしくはその下に嵌め込まれるので、スタッド５４は、半導体デバイス１０の電気的活動の他の領域から隔離される。
【００２３】
図１を続いて参照すると、嵌め込まれたスペーサー４８は、スタッド５４がより狭く形成されるトレンチ２６の一部分を生じるが、全体のトレンチ２６の幅をサイズにおいて減少させない。結果として、スタッド５４の第一上部分６０は、スタッド５４の第二上部分６２の幅よりも大きい幅を有する。スペーサー４８を第一半導体構造部材１４および第二半導体構造部材１６の側壁２０および２４それぞれに沿って嵌め込むことにより、スタッド５４の第一部分６０は、トレンチ２６の全幅に広がる。スタッド５４の第一部分６０がトレンチ２６の幅に等しい幅を有するので、スタッド５４は、側壁が完全にスペーサー材料で被覆されているトレンチ内に形成される従来のようにして形成されたスタッドよりも幅が広い。図８参照。図１に戻ると、嵌め込まれたスペーサー４８は、スタッド５４に広い接触面５８を与えるために第二部分６２よりも幅広い第一部分を与えながら、スタッド５４を、第一相互連結ライン３０および第二相互連結ライン３２両方の導電体３６の層３４および導電体４０の層３８の両方から絶縁する。
【００２４】
基体１２は、半導体デバイス１０のような半導体デバイスのための基体を形成するために使用される当業界で現在使用されるいかなる材料からも形成される。基体１２を形成するのに有用な材料の好例には、それらに限定されないが、ドープもしくは未ドープ珪素、ドープもしくは未ドープ多結晶性珪素、二酸化珪素、ガリウムアルセニド、ガリウムホスフィド、インジウムアルセニドおよびインジウムホスフィドが含まれる。
【００２５】
第一導電体３６および第二導電体４０は、電流を伝導するいかなる材料でもあり得る。第一導電体３６および第二導電体４０は、同一もしくは異なる材料から形成できる。導電体３６および４０を形成するのに有用な材料の好例には、それらに限定されないが、多結晶性珪素、アルミニウム、銅、アルミニウム／銅合金、アルミニウム／チタン合金、金、タングステン、窒化チタン、窒化タングステン、珪化チタン（ＴｉＳｉx）および珪化タングステン（ＷＳｉx）が含まれる。望ましくは、第一導電体３６は多結晶性珪素であり、第二導電体４０はＴｉＳｉxもしくはＷＳｉxである。
【００２６】
絶縁体４４は、半導体デバイス１０などの半導体デバイスのための絶縁および／または誘電層を形成するために使用されるいかなる材料でもあり得る。絶縁体４４を形成するために使用できる材料には、それらに限定されないが、テトラエチルオルトシリケート（ＴＥＯＳ）、窒化物および酸化物が含まれる。望ましくは、絶縁体４４は二酸化珪素である。
【００２７】
スペーサー材料５２は、半導体デバイス１０などの半導体デバイスのための誘電および／もしくは絶縁層を形成するために使用されるいかなる材料でもあり得る。スペーサー材料５２を形成するために使用できる材料には、それらに限定されないが、テトラエチルオルトシリケート（ＴＥＯＳ）、窒化物および酸化物が含まれる。望ましくは、スペーサー材料５２は、絶縁体４４の層４２を形成するために使用されるものとは異なる材料から形成される。スペーサー材料５２は、望ましくは、スペーサー材料５２の層５０が絶縁体４４の層４２を損傷することなくエッチングされるように、絶縁体４４の層４２を形成するために使用されるものとは異なる材料から形成される。望ましくは、スペーサー材料５２は窒化珪素である。
【００２８】
導電体５６は、電流を伝導するいかなる材料でもあり得る。導電体５６を形成するのに有用な材料の好例には、それらに限定されないが、多結晶性珪素、アルミニウム、銅、タングステン、アルミニウム／銅合金、アルミニウム／チタン合金、金、珪化チタン（ＴｉＳｉx）および珪化タングステン（ＷＳｉx）が含まれる。望ましくは、導電体５６のスタッド５４は、多結晶性珪素から形成される。
【００２９】
半導体デバイス１０を形成する方法は、図２から４にかけて説明されている。図２を参照すると、半導体デバイス１０の前駆体６４が、断面図で示されている。第一半導体構造部材１４および第二半導体構造部材１６が、それぞれ相互連結ライン３０および３２である場合には、相互連結ライン３０および３２は、初めに基体１２上に第一導電体３６の層３４を形成することにより形成される。層３４は、例えば、熱酸化、化学蒸着（ＣＶＤ）、低圧化学蒸着（ＬＰ  ＣＶＤ）、プラズマ強化化学蒸着（ＰＥ  ＣＶＤ）、金属有機化学蒸着（ＭＯ  ＣＶＤ）およびスパッタリングなど、当業界で現在使用されるいかなる従来の方法によっても形成される。次に、それが使用される場合には、第二導電体４０の層３８は、望ましくは、第一導電体３６の層３４に、前記方法のいずれかなど当業界で現在使用されるいかなる従来の方法によっても形成される。ついで、絶縁体４４の層４２は、第二導電体４０の層３８に、前記方法のいずれかなど当業界で現在使用されるいかなる従来の方法によっても形成される。層３８が存在しない場合には、層４２が層３４に形成される。
【００３０】
図２を続いて参照すると、第一相互連結ライン３０および第二相互連結ライン３２を形成するために、層３４、３８および４２は、従来のマスキングおよびエッチングプロセスによりマスキングおよびエッチングされる。第一相互連結ライン３０および第二相互連結ライン３２を形成するプロセスにおいて、側壁１８および２２をエッチングプロセス中に定めながら、トレンチ２６も形成される。
【００３１】
次に、スペーサー材料５２の層５０が、基体１２、第一半導体構造部材１４および第二半導体構造部材１６の上にコンフォーマル層として形成される。スペーサー材料５２の層５０は、そのような層を堆積させる当業界で現在使用されるいかなる方法によっても形成される。有用な方法を、上に挙げてある。上述したように、スペーサー材料５２は、望ましくは、絶縁体４４の層４２を形成するために使用されるものとは異なる材料から形成される。
【００３２】
図３を参照すると、スペーサー材料５２の層５０が基体１２に形成されるやいなや、層５０はスペーサー４８を形成するためにエッチングされる。スペーサー４８を形成するために、スペーサー材料５２の層５０は、ガスプラズマエッチング、イオンビームエッチングもしくは反応性イオンエッチングを用いて異方性的にエッチングされる。望ましくは、スペーサー材料５２の層５０は、反応性イオンエッチングに供される。スペーサー材料５２の層５０は、層５０が前駆体６４の表面１３から引っ込められ、かつ半導体構造部材１４および１６の側壁２０および２４のそれぞれの少なくとも一部分が曝露されるように、エッチングされる。スペーサー４８を嵌め込むために、層４０は、スペーサー材料５２の層５０が半導体構造部材１４および１６の水平面１８および２２のそれぞれから移動させられた地点まで、エッチングされる。スペーサー材料５２の層５０が表面１８および２２から移動させられるやいなや、層５０は、半導体構造部材１４および１６の側壁２０および２４のそれぞれの少なくとも一部分下方に層５０をエッチングするに十分な時間、エッチングされる。スペーサー４８を半導体構造部材１４および１６の側壁２０および２４それぞれの下方に嵌め込むことにより、トレンチ２６には、第二開口部６８よりも広い第一開口部６６が備わる。図１に戻ると、第一開口部６６は、スタッド５４の第一部分６０を含み、一方第二開口部６８は、スタッド５４の第二部分６２を含む。
【００３３】
半導体構造部材１４および１６が相互連結ライン３０および３２に連結されるとき、スペーサー４８は、絶縁体４４の層４２のそれぞれの少なくとも一部分が曝露されるように、エッチングされる。スペーサー４８を嵌め込むために、層４０は、スペーサー材料５２の層５０が相互連結ライン３０および３２の水平面１８および２２のそれぞれから移動させられた地点まで、エッチングされる。スペーサー材料５２の層５０が表面１８および２２から移動させられるやいなや、層５０は、相互連結ライン３０および３２の絶縁体４４の層４２のそれぞれの一部分を曝露するために層５０をエッチングするに十分な時間、エッチングされる。スペーサー材料５２の層５０のエッチングは、第一導電体３６の層３４もしくは第二導電体４０の層３８のいずれかが曝露される前に、停止される。かくて、スタッド５４は、スタッド５４に広い接触面を与えるためにその第二部分６２よりも広い第一部分６０を依然として有しながら、第一および第二相互連結ライン３０と３２の導電部分から絶縁される。
【００３４】
図４に示されるように、スペーサー４８を形成するためにスペーサー材料５２の層５０をエッチングした後、導電体５６の層７０が、ブランケット堆積方法により前駆体６４の表面１３に形成される。層７０は、半導体基体および構造部材に導電体の層を堆積させるために現在使用されるいかなる従来の方法によっても、堆積される。
【００３５】
スタッド５４を形成するために、導電体５６の層７０は、望ましくは、前駆体６４を反応性イオンエッチング装置に入れることによりエッチングされる。反応性イオンエッチング装置には陰極が含まれ、それのために電源がエッチング剤ガスの導入を制御しながら、１３．５６ＭＨｚの高周波（ＲＦ）を造り出している。反応器の壁は、帰りＲＦ路を与えるために設置される。ＲＦ電源は、チャンバー内にプラズマ条件を作り、それにより帯電粒子もしくはイオンの創造を可能とする。ＲＦ動力電極の物理学ゆえに、直流自己バイアス電圧条件が、前駆体６４の位置で造られる。この自己バイアス条件は、帯電粒子もしくはイオンを前駆体６４の表面に対して垂直な方向に前駆体に向ける。有用な反応性イオンエッチング装置は、カリフォルニア州のＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ  ｏｆ  Ｓａｎｔａ  Ｃｌａｒａから市販されているＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ５０００シリーズである。
【００３６】
スタッド５４を形成するために導電体５６の層７０をエッチングするための典型的なパラメーターは、Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ５０００シリーズ装置を用いて、下記のごとくである：
ＲＦ動力：約１００ワット〜約４００ワット
圧力：約８０ｍｔｏｒｒ〜約１８０ｍｔｏｒｒ
エッチング剤：約５０ｓｃｃｍ〜約１００ｓｃｃｍ  Ｃｌ2および
約０ｓｃｃｍ〜約３０ｓｃｃｍ  ＨＢｒ。
【００３７】
Ｃｌ2対ＨＢｒの特定な比率は、必要とされない。パラメーターは、均一で制御可能なエッチングを達成するように選択するべきである。他のＣｌおよびＢｒ含有ガスも使用可能である。フッ素含有ガスも使用できるが、そのようなエッチング剤は、エッチングを促進する傾向があり、制御をより困難とする。かくて、フッ素含有ガスの使用は、好まれない。望ましくは、約２５０ワットのＲＦ動力；約１３０ｍｔｏｒｒの圧力；ならびに約８０ｓｃｃｍのＣｌ2および約１５ｓｃｃｍのＨＢｒが、スタッド５４を形成するために導電体５６の層７０をエッチングするのに使用される。
【００３８】
図４に示されるように、導電体５６の層７０は、図１に示されるように、スタッド５４の表面５８が第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２と共平面であるより高くないように、エッチングされる。望ましくは、導電体５６の層７０は、スタッド５４の表面５８が第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２の下方に嵌め込まれるように、エッチングされる。
【００３９】
スタッド５４を形成するために導電体５６の層７０をエッチングするプロセスは、望ましくは、光学発光分光計（ＯＥＳ）で監視される。ＯＥＳは、エッチングが実施されるにつれて、エッチング剤ガスの１つの濃度を、その特定のエッチング剤ガスの発光ラインの強さを監視することにより、監視する。例えば、エッチング剤が塩素の場合には、４７０．５ｎｍの発光ラインが監視される。図５に示されるように、エッチング剤ガスの濃度は、導電体５６の層７０が前駆体６４の水平面から移動させられると、監視される（８０を参照）。８０の地点で、エッチング剤ガスの濃度は、実質的に一定にとどまる。層７０が前駆体６４の表面１３から移動させられるやいなや、エッチング剤ガスがエッチングプロセスで消耗される量が少ないので、エッチング剤ガスの濃度はある期間増加する（８５を参照）。エッチング剤ガスの濃度は、第二地点に向かって増加し、そこで一定となる（９０を参照）。およそ９０の地点で、スタッド５４の表面５８のエッチングが始まる。９０の地点で、エッチング剤ガスの濃度は、実質的に一定にとどまり、濃度がやや増加するスペーサーの上面に嵌め込まれるまで実質的に一定にとどまるであろう。本発明の方法において、エッチングは、望ましくは、第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２のそれぞれの下方にスタッド５４の表面５８をエッチングする期間、地点８５を過ぎて継続される。
【００４０】
スタッド５４の表面５８が第一半導体構造部材１４および第二半導体構造部材１６の表面１８および２２のそれぞれよりも高くないように、導電体５６の層７０をエッチングすることにより、スタッド５４は、半導体デバイス１０の表面１３にある他の能動デバイス、受動デバイスもしくはストリンガーなどの電気的活動の他の領域との接触から隔離される。さらに、スタッド５４を、その表面５４が表面１８および２２よりも高くないようにエッチングすることにより、スタッド５４の寸法が、トレンチ２６の寸法により定められ、スタッド５４を適切に形成するために、写真平板が必要とされない。
【００４１】
半導体デバイス１０が形成されるやいなや、所望なら、さらなる加工に供され得る。このさらなる加工には、半導体デバイス１０の表面１３に１つ以上の能動および／または受動デバイスを含む追加層（単数もしくは複数）の形成が含まれ得る。半導体デバイス１０は、それに形成される不動態体化層を有してもよい。
【００４２】
本発明の方法は、例えば、静的ランダムアクセスメモリー（ＳＲＡＭ）アレー、もしくは図６に示される動的ランダムアクセスメモリー（ＤＲＡＭ）アレー１００などの典型的なメモリーアレーを形成するために使用できる。ＤＲＡＭアレー１００は、横列と縦欄に配置された複数のメモリーセル１０２を含む。図６Ａに示されるように、メモリーセル１０２のそれぞれは、少なくとも１つの電界効果トランジスタ１０４および１つのコンデンサー１０６を含む。各電界効果トランジスタ１０４はコンデンサー１０６に結合され、両方とも当業界で既知の方法により形成される。電界効果トランジスタ１０４のゲートは、上述した相互連結ライン３０および３２などの相互連結構造部材を通して語ライン１０８に結合される。図１〜５に関連して上述した方法は、メモリーアレー１００を加工中に、スタッド５４などのスタッドを形成するために、また相互連結ライン３０および３２などの相互連結ラインを形成するために使用できる。トランジスタ、二極トランジスタ、抵抗器、コンデンサーなどの他のデバイスが、相互連結ライン３０および３２により連結でき、半導体デバイス１０に形成できることは、明らかである。
【００４３】
本発明の方法は、図７に示されるように、ウェファーＷの加工においても使用できる。ウェファーＷは、基体１２などの半導体基体に形成される複数の個別ダイ１２５を含む。ウェファーマスク（図示せず）が、個別ダイ１２５のそれぞれに所望の回路構造を適用するために使用される。所望の回路構造は、例えば、ＤＲＡＭアレー１００もしくはＳＲＡＭアレーなど、前記構造部材のいずれかを含み得る。ウェファーＷは、標準的なウェファー加工技術を用いて加工される。ウェファーの能動および受動デバイスは、相互連結ライン３０および３２などの相互連結ラインにより、互いに接続される。再び、図１〜５に関連して上述された方法は、ウェファーＷのスタッド４４などのスタッドを形成するために使用できる。
【００４４】
本発明を詳細にかつその好ましい実施態様を参照して説明したので、特許請求の範囲に定義される本発明の範囲から逸脱しない限り、改質および変法が可能であることは明らかである。
【図面の簡単な説明】
【図１】  本発明の方法により形成された半導体デバイスの断面図である。
【図２】  前記半導体デバイスの前駆体に形成された誘電体のコンフォーマル層を示す、本発明の方法における工程の断面図である。
【図３】  本発明の方法によりエッチングされた後の誘電体の層を示す、本発明の方法における工程の断面図である。
【図４】  導電体のブランケット層が堆積された後の前駆体を示す、本発明の方法における工程の断面図である。
【図５】  本発明のスタッドエッチングのエンドポイントがどのように決定されるかを説明するグラフである。
【図６】  図６：本発明の方法により形成されたメモリーセルの模式図である。
図６Ａ：本発明の方法により形成されたメモリーセルの模式図である。
【図７】  本発明の方法により形成されたウェファーの模式図である。
【図８】  従来技術の相互連結スタッドの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図８】
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