(57)【特許請求の範囲】
【請求項１】
回路基板の内部で、下方の配線層と上方の配線層との間でそれらの層により挟み込んで、かつ絶縁性の樹脂で周囲を封止して使用されるキャパシタであって、アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属からなる下部金属層、該下部金属層と同一もしくは異なる前記バルブ金属の酸化物からなる誘電体層、固体電解質からなる単一の中間層及び電極金属からなる上部金属層が、この順に積層されてなることを特徴とするキャパシタ。
【請求項２】
前記誘電体層が、下部金属層の陽極酸化処理によって、あるいは成膜原料から薄膜形成技術によって形成された金属酸化物からなることを特徴とする請求項１に記載のキャパシタ。
【請求項３】
前記中間層が、導電性高分子材料、有機半導体材料又は導電性金属酸化物からなることを特徴とする請求項１又は２に記載のキャパシタ。
【請求項４】
前記下方の配線層がその表面に凹凸模様を有しており、該凹凸模様が、前記下部金属層及びその上の前記誘電体層にまで及んでいることを特徴とする請求項１〜３のいずれか１項に記載のキャパシタ。
【請求項５】
前記下部金属層の凹凸模様の表面粗さが、凸部の頂点と凹部の底点との間の垂直方向の距離で表して、５〜５０μｍの範囲であることを特徴とする請求項４に記載のキャパシタ。
【請求項６】
アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属からなる下部金属層、該下部金属層と同一もしくは異なる前記バルブ金属の酸化物からなる誘電体層、固体電解質からなる単一の中間層及び電極金属からなる上部金属層が、この順に積層されてなるキャパシタが、下方の配線層と上方の配線層との間に挟み込むようにして回路基板内部に組み込まれており、かつ絶縁性の樹脂で周囲を封止されていることを特徴とするキャパシタ内蔵回路基板。
【請求項７】
前記誘電体層が、下部金属層の陽極酸化処理によって、あるいは成膜原料から薄膜形成技術によって形成された金属酸化物からなることを特徴とする請求項６に記載のキャパシタ内蔵回路基板。
【請求項８】
前記中間層が、導電性高分子材料、有機半導体材料又は導電性金属酸化物からなることを特徴とする請求項６又は７に記載のキャパシタ内蔵回路基板。
【請求項９】
前記下方の配線層がその表面に凹凸模様を有しており、該凹凸模様が、前記下部金属層及びその上の前記誘電体層にまで及んでいることを特徴とする請求項６〜８のいずれか１項に記載のキャパシタ内蔵回路基板。
【請求項１０】
前記下部金属層の凹凸模様の表面粗さが、凸部の頂点と凹部の底点との間の垂直方向の距離で表して、５〜５０μｍの範囲であることを特徴とする請求項９に記載のキャパシタ内蔵回路基板。
【請求項１１】
前記回路基板が、ビルトアップ構造を有する多層回路基板であることを特徴とする請求項６〜１０のいずれか１項に記載のキャパシタ内蔵回路基板。
【請求項１２】
回路基板の内部で、下方の配線層と上方の配線層との間でそれらの層により挟み込んで、かつ絶縁性の樹脂で周囲を封止して使用されるキャパシタを製造する方法であって、前記下方の配線層を形成した後、該下方の配線層の上に、
アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属から下部金属層を形成し、該下部金属層の上に、
下部金属層と同一もしくは異なる前記バルブ金属の酸化物から誘電体層を形成し、該誘電体層の上に、
導電性高分子材料、有機半導体材料又は導電性金属酸化物から選ばれた固体電解質から単一の中間層を形成し、そして該中間層の上に、
電極金属から上部金属層を形成すること
を特徴とするキャパシタの製造方法。
【請求項１３】
前記誘電体層を、下部金属層の陽極酸化処理によって、あるいは成膜材料から薄膜形成技術によって形成することを特徴とする請求項１２に記載のキャパシタの製造方法。
【請求項１４】
前記下方の配線層を形成後、該配線層の表面を粗面化して、引き続いてその上に順次形成される前記下部金属層及び前記誘電体層にまで及ぶ凹凸模様を付与することを特徴とする請求項１２又は１３に記載のキャパシタの製造方法。
【請求項１５】
前記下部金属層の凹凸模様の表面粗さを、凸部の頂点と凹部の底点との間の垂直方向の距離で表して、５〜５０μｍの範囲に制御することを特徴とする請求項１４に記載のキャパシタの製造方法。
【請求項１６】
キャパシタが、下方の配線層と上方の配線層との間に挟み込むようにして回路基板の内部に組み込まれており、かつ絶縁性の樹脂で周囲を封止されているキャパシタ内蔵回路基板を製造する方法であって、
コア基板の上に、導電性金属からなる前記下方の配線層を形成した後、該下方の配線層の上に、
アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属から下部金属層を形成し、該下部金属層の上に、
下部金属層と同一もしくは異なる前記バルブ金属の酸化物から誘電体層を形成し、該誘電体層の上に、
導電性高分子材料、有機半導体材料又は導電性金属酸化物から選ばれた固体電解質から単一の中間層を形成し、そして該中間層の上に、
電極金属から上部金属層を形成し、
形成されたキャパシタの上にさらに、導電性金属からなる前記上方の配線層を形成すること
を特徴とするキャパシタ内蔵回路基板の製造方法。
【請求項１７】
前記誘電体層を、下部金属層の陽極酸化処理によって、あるいは成膜材料から薄膜形成技術によって形成することを特徴とする請求項１６に記載のキャパシタ内蔵回路基板の製造方法。
【請求項１８】
前記コア基板の表面を粗面化して、引き続いてその上に順次形成される前記下方の配線層、前記下部金属層及び前記誘電体層にまで及ぶ凹凸模様を付与することを特徴とする請求項１６又は１７に記載のキャパシタ内蔵回路基板の製造方法。
【請求項１９】
前記コア基板の上に前記下方の配線層を形成した後、その配線層の表面を粗面化して、引き続いてその上に順次形成される前記下部金属層及び前記誘電体層にまで及ぶ凹凸模様を付与することを特徴とする請求項１６又は１７に記載のキャパシタ内蔵回路基板の製造方法。
【請求項２０】
前記下部金属層の凹凸模様の表面粗さを、凸部の頂点と凹部の底点との間の垂直方向の距離で表して、５〜５０μｍの範囲に制御することを特徴とする請求項１８又は１９に記載のキャパシタ内蔵回路基板の製造方法。
【請求項２１】
コア基板の上に前記キャパシタを形成した後、該キャパシタを被覆するよう絶縁膜を形成し、次いで、この絶縁膜の上に、前記キャパシタと同様な方法で第２のキャパシタを形成することを特徴とする請求項１６に記載のキャパシタ内蔵回路基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタと、そのキャパシタを基板の内部に内蔵したキャパシタ内蔵回路基板、そしてそのようなキャパシタ及びキャパシタ内蔵回路基板の製造方法に関する。
【０００２】
【従来の技術】
周知の通り、半導体パッケージにはキャパシタ部品を必要とするものがあり、その要求を満たすため、半導体パッケージの最上層にチップ部品としてキャパシタ部品を搭載するか、さもなければ、プリント回路基板の上にキャパシタ素子を組み込むことが一般的に行われている。例えば、特開平６−２５２５２８号公報には、図９に示すような薄膜キャパシタ素子搭載のプリント基板が開示されている。プリント基板１０１は、その上に、銅（Ｃｕ）からなる配線層１０２、陽極酸化が困難な導体金属である金（Ａｕ）からなる金属層（下部電極）１０４、陽極酸化が容易な金属であるアルミニウム（Ａｌ）の陽極酸化によって形成された金属酸化物誘電体膜１０６、そして下部電極１０４と同じくＡｕからなるか、さもなければＣｕからなる金属層（上部電極）１０７を順次有している。それぞれの薄膜は、常用の成膜法、例えば、めっき、真空蒸着、スパッタリング、化学的気相成長法（ＣＶＤ法）などを使用して、所定の膜厚で形成することができる。このような積層構造体において、Ａｕ薄膜（下部電極）１０４−Ａｌ2 Ｏ5 薄膜（誘電体膜）１０６−Ａｕ薄膜（上部電極）１０７をもってＡｌ系薄膜キャパシタ素子が構成されている。なお、Ａｌに代えてＴａを使用すると、Ｔａ系薄膜キャパシタ素子を得ることができる。
【０００３】
しかし、従来のキャパシタ部品には、図９を参照して上に説明した薄膜キャパシタ素子も含めて、多くの問題点が依然として残されている。例えば、半導体パッケージにキャパシタ部品を搭載する場合に、そのパッケージの最表層の面積に限りがあるので、部品搭載点数に限界がある。また、半導体チップとキャパシタ部品までの距離（配線距離）が長くなるので、本来小型化しなければならないパッケージのサイズが、大きくならざるを得ない。さらに加えて、かかる半導体パッケージでは、配線の引き回しに原因してキャパシタンス（静電容量）が増大し、高速応答の障害となる。特に最近では、半導体パッケージの小型化、高密度化が重要視されているので、このような問題は深刻である。
【０００４】
また、従来のように下部電極上の誘電体膜の上に上部電極を直接に形成した素子構成では、得られるキャパシタ部品において静電容量が低くなり、漏れ電流が増大するという問題が発生する。誘電体膜の膜厚を大きくして漏れ電流を減少させることも考えられるが、そのような対策では、静電容量の低下を避けることができず、製造の歩留まりも悪い。
【０００５】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の問題点を解消することにある。
本発明の１つの目的は、半導体パッケージにキャパシタ部品を搭載する場合に、部品搭載点数を制限されることがなく、しかも、半導体チップとキャパシタ部品までの距離を短くすることができる、半導体パッケージの小型化、高密度化に大きく寄与し得るキャパシタ部品を提供することにある。
【０００６】
本発明のもう１つの目的は、静電容量が大きく、耐圧性が高く、漏れ電流が少ない高性能なキャパシタ部品を提供することにある。
本発明のさらにもう１つの目的は、信頼性が高く、製造の歩留まりがよいキャパシタ部品を提供することにある。
また、本発明のもう１つの目的は、本発明に従って提供されるキャパシタ部品を組み込んだ小型で高性能な回路基板を提供することにある。
【０００７】
さらに、本発明のもう１つの目的は、本発明のキャパシタ部品及びキャパシタ内蔵回路基板を簡単な手法で歩留まりよく製造する方法を提供することにある。本発明の上記した目的及びその他の目的は、本発明の実施の形態及び実施例についての以下の詳細な説明から容易に理解することができるであろう。
【０００８】
【課題を解決するための手段】
本発明は、その１つの面において、回路基板の内部で、下方の配線層と上方の配線層との間に配置して使用されるキャパシタであって、アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属からなる下部金属層、該下部金属層と同一もしくは異なる前記バルブ金属の酸化物からなる誘電体層、固体電解質からなる中間層及び電極金属からなる上部金属層が、この順に積層されてなることを特徴とするキャパシタにある。
【０００９】
また、本発明は、そのもう１つの面において、本発明のキャパシタが、下方の配線層と上方の配線層との間に挟み込むようにして回路基板内部に組み込まれていることを特徴とするキャパシタ内蔵回路基板にある。
さらに、本発明は、そのもう１つの面において、回路基板の内部で、下方の配線層と上方の配線層との間に配置して使用されるキャパシタを製造する方法であって、前記下方の配線層を形成した後、該下方の配線層の上に、
アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属から下部金属層を形成し、該下部金属層の上に、
下部金属層と同一もしくは異なる前記バルブ金属の酸化物から誘電体層を形成し、該誘電体層の上に、
導電性高分子材料、有機半導体材料又は導電性金属酸化物から選ばれた固体電解質から中間層を形成し、そして該中間層の上に、
電極金属から上部金属層を形成すること
を特徴とするキャパシタの製造方法にある。
【００１０】
さらにまた、本発明は、そのもう１つの面において、キャパシタが、下方の配線層と上方の配線層との間に挟み込むようにして回路基板の内部に組み込まれているキャパシタ内蔵回路基板を製造する方法であって、
コア基板の上に、導電性金属からなる前記下方の配線層を形成した後、該下方の配線層の上に、
アルミニウム、タンタル、ニオブ、タングステン、バナジウム、ビスマス、チタン、ジルコニウム又はハフニウムから選ばれた少なくとも１種類のバルブ金属から下部金属層を形成し、該下部金属層の上に、
下部金属層と同一もしくは異なる前記バルブ金属の酸化物から誘電体層を形成し、該誘電体層の上に、
導電性高分子材料、有機半導体材料又は導電性金属酸化物から選ばれた固体電解質から中間層を形成し、そして該中間層の上に、
電極金属から上部金属層を形成し、
形成されたキャパシタの上にさらに、導電性金属からなる前記上方の配線層を形成すること
を特徴とするキャパシタ内蔵回路基板の製造方法にある。
【００１１】
この製造方法において、コア基板の上に第１のキャパシタを形成した後、該第１のキャパシタを被覆するよう絶縁膜を形成し、次いで、この絶縁膜の上に、前記第１のキャパシタと同様な方法で、第２のキャパシタを形成してもよく、同様に、第３、第４、…のキャパシタを形成してもよい。
【００１２】
【発明の実施の形態】
本発明によるキャパシタは、必要に応じて回路基板の上に搭載して使用してもよいが、通常、回路基板に内蔵する形で使用される。また、キャパシタは、回路基板内に１個のみが内蔵されてもよいが、好ましくは、２個もしくはそれ以上のキャパシタが任意の望ましい配置パターンで内蔵される。さらに、回路基板内において、それぞれのキャパシタは、通常、下方の配線層と上方の配線層との間にサンドイッチされた形で用いられる。なお、「回路基板」なる語は、それを本願明細書で使用した場合、電子工学の分野で一般的な意味で用いられている。すなわち、回路基板は、その上に、あるいは必要に応じて、その内部に、半導体部品、回路部品及びその他の機能部品を搭載し、部品どうしを配線によって接続した配線基板を意味する。また、回路基板は、以下において説明するように、ビルトアップ構造を備えた多層回路基板などの積層基板も包含する。
【００１３】
本発明のキャパシタは、従来から一般的に使用されているキャパシタと同様に、誘電体層を上下の導体金属層、すなわち、下部電極及び上部電極で挟み込んだ基本構成を採用している。しかし、本発明のキャパシタは、
（１）少なくとも１種類のバルブ金属からなる、下部電極としての下部金属層、
（２）下部金属層と同一もしくは異なるバルブ金属の酸化物からなる誘電体層、
（３）固体電解質からなる中間層、そして
（４）電極金属からなる、上部電極としての上部金属層
の順に積層されてなることを特徴としている。
【００１４】
下部電極としての下部金属層は、上記したように、少なくとも１種類のバルブ金属から形成される。バルブ金属は、高温での熱処理を必要としない金属、換言すると、弁作用を有する金属であり、好ましくは、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、バナジウム（Ｖ）、ビスマス（Ｂｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などである。これらのバルブ金属は、単独で使用してもよく、さもなければ、２種類もしくはそれ以上を組み合わせて使用してもよい。また、このようなバルブ金属は、場合によって化合物の形で使用してもよい。適当な化合物としては、例えば窒化物（例えば、ＴｉＮ、ＴａＮなど）をあげることができる。このような多数のバルブ金属やその化合物のなかでも、本発明の実施には、とりわけ、ＴａやＮｂなどが有利である。このような層は、下地のコア基板などに対する優れた密着力を有するからである。また、下部金属層は、上記したようなバルブ金属やその化合物から形成する以外に、バルブ金属の化合物どうしの混合物、バルブ金属の化合物とバルブ金属の混合物もしくはバルブ金属の化合物とその他の化合物の混合物、バルブ金属の合金などから形成してもよい。バルブ金属の合金としては、例えば、ＴｉＷなどを挙げることができる。
【００１５】
下部金属層は、半導体装置の製造などにおいて常用の薄膜形成技術を使用して所望の膜厚で形成することができる。適当な成膜法としては、例えば、真空蒸着法、スパッタ法、ＣＶＤ法などを挙げることができる。圧力、温度等の成膜条件は、所望とする効果や所望とする膜厚などに応じて任意に変更可能である。また、下部金属層は、通常単層で用いられるが、必要に応じて、２層もしくはそれ以上の多層構造で用いてもよい。かかる下部金属層の膜厚は、成膜条件と同様に所望とする効果などに応じて広く変更することができるけれども、通常、２μｍ以上であり、好ましくは約２〜５μｍの範囲であり、さらに好ましくは約２〜３μｍの範囲である。キャパシタのその他の層についても同様であるが、膜厚が大きくなることは、キャパシタの薄膜化に逆行することとなるので、好ましくない。反対に、下部金属層の膜厚が２μｍを下回ると、キャパシタとして十分な機能を得ることができなくなる。
【００１６】
また、本発明のキャパシタでは、必要に応じて、この下部金属層とその下の配線層、通常銅系配線層との間に中間層を設けて、両者の密着強度を向上させてもよい。適当な中間層としては、例えば、Ｃｒ層などを挙げることができる。
下部金属層の上には、下部金属層の形成に使用されたバルブ金属と同一もしくは異なるバルブ金属の酸化物からなる誘電体層が積層される。誘電体層の形成を製造プロセスの簡略化などの面から考察すると、下部金属層とその上の誘電体層を同一のバルブ金属から構成し、よって、誘電体層を、下部金属層の酸化、好ましくは陽極酸化処理によって形成するのが望ましい。陽極酸化処理は、好ましくは、定電流−定電圧法によって行うことができる。誘電体層は、好ましくは、Ｔａ、Ｎｂなどのバルブ金属の酸化物から形成することができる。別法によれば、誘電体層は、適当な成膜原料を出発物質として選択して、その物質又はその反応生成物を薄膜で下部金属層に付着させることによって形成してもよい。適当な薄膜形成技術としては、例えば、真空蒸着法、スパッタ法、ＣＶＤ法などを挙げることができる。
【００１７】
例えば、下部金属層がＴａからなる場合、その上の誘電体層は、下地のＴａ層の陽極酸化工程で有利に形成することができる。陽極酸化工程は、陽極酸化に一般的に使用されている陽極酸化装置を使用して実施することができる。電解液は、例えば、０．０１〜１．０重量％のリン酸アンモニウム水溶液やクエン酸水溶液を使用することができる。この電解液に、それぞれ直流電源に接続された陽極と陰極を浸漬する。例えば、陽極酸化金属付きの基板が陽極として使用され、また、白金（Ｐｔ）メッシュが陰極として使用される。定電流−定電圧法に従い、酸化を開始する。化成時間が経過し、目標とする電圧に達したところで、定電流モードから定電圧モードに変更し、さらに酸化を継続する。酸化は、所定の電流値以下になるまで継続する。なお、下部配線層に電解液が接触して、本来処理する必要のない領域まで陽極酸化が行われないようにするため、下方の配線層をレジスト材料等で保護するなどの処置をとることが好ましい。上記のようにして陽極酸化を行った結果、下部金属層としてのＴａ層の表面部分が一定の深さで酸化せしめられた五酸化タンタルＴａ2 Ｏ5 からなる誘電体層が形成される。
【００１８】
誘電体層は、成膜条件や所望とする効果などに応じて、その膜厚を広い範囲で変更することができる。一例を示すと、Ｔａ由来の誘電体層の場合、その成膜速度は１Ｖ当り１６Åであり、また、Ｎｂ由来の誘電体層の場合、１Ｖ当り２４Åであるので、これに電圧（Ｖ）を乗じて、最適な膜厚を設定することができる。キャパシタの静電容量Ｃは、次式：
静電容量Ｃ＝εＳ／ｄ
（上式において、εはキャパシタの誘電率を表し、Ｓは誘電体層の表面積を表し、そしてｄは誘電体層の膜厚を表す）によって求めることができるからでる。
【００１９】
本発明のキャパシタでは、上述の誘電体層と以下に詳述する上部金属層との間に、固体電解質からなる中間層を介在させる。本発明のキャパシタでは、誘電体層の膜厚の減少という所期の目的を達成し得る限り、種々の固体電解質材料を中間層の形成に使用することができる。特に、１０2ジーメンス（Ｓ）以上のコンダクタンスを示すことのできる固体電解質材料を有利に使用することができる。成膜性や入手容易性などを考慮して使用に好適な固体電解質は、導電性高分子材料、有機半導体材料、導電性金属酸化物などである。例えば、導電性高分子材料としては、以下に列挙するものに限定されるわけではないけれども、ポリピロール、ポリチオフェン、ポリアニリンなどを挙げることができる。また、有機半導体材料としては、以下に列挙するものに限定されるわけではないけれども、ＴＣＮＱ錯体などを挙げることができる。さらに、導電性金属酸化物としては、同じく以下に列挙するものに限定されるわけではないけれども、酸化スズ、酸化鉛、酸化マンガンなどを挙げることができる。
【００２０】
固体電解質の中間層は、単一層として使用してもよく、２層以上の多層構造として使用してもよい。中間層は、その層の形成に使用されたそれぞれの固体電解質材料に好適な常用の成膜方法を使用して、任意の膜厚で形成することができる。例えば、導電性ポリマーからなる中間層は、ウエットプロセスで、例えば化学重合法、電解重合法又はその組み合わせなどを使用して形成することができる。一方、有機半導体からなる中間層は、ドライプロセスで、例えば真空蒸着法、スパッタ法、ＣＶＤ法などを使用して形成することができる。導電性金属酸化物からなる中間層の形成も、同様な手法で行うことができる。中間層の膜厚は、広い範囲にわたって変更することができるけれども、通常、約１〜５μｍが好ましく、さらに好ましくは約１〜３μｍである。中間層を設けると、キャパシタの漏れ電流を低減でき、静電容量の増加や、耐圧性の向上を実現できる。
【００２１】
固体電解質の中間層の上には、キャパシタの完成のため、導電性の電極金属からなる上部金属層が、上部電極として積層される。上部金属層は、任意の電極金属から形成することができるけれども、適当な電極金属は、以下に列挙するものに限定されるわけではないけれども、例えば、Ａｕ、Ｃｕなどである。とりわけ、Ａｕ又はＣｕを有利に使用することができる。
【００２２】
上部金属層は、上述のような電極金属から、半導体装置の製造などにおいて常用の薄膜形成技術を使用して所望の膜厚で形成することができる。適当な成膜法としては、例えば、真空蒸着法、スパッタ法、ＣＶＤ法などを挙げることができる。圧力、温度等の成膜条件は、所望とする効果や所望とする膜厚などに応じて任意に変更可能である。また、上部金属層は、通常単層で用いられるが、必要に応じて、２層もしくはそれ以上の多層構造で用いてもよい。かかる上部金属層の膜厚は、成膜条件と同様に所望とする効果などに応じて広く変更することができるけれども、通常、２μｍ以上であり、好ましくは約２〜５μｍの範囲であり、さらに好ましくは約２〜３μｍの範囲である。膜厚が大きくなることは、キャパシタの薄膜化に逆行することとなるので、好ましくない。反対に、上部金属層の膜厚が２μｍを下回ると、キャパシタとして十分な機能を得ることができなくなる。なお、上部金属層の形成において、その層の下地（固体電解質の中間層）に対する密着力を高めるため、上部金属層の形成に先がけて、例えばＣｒ、Ｎｉ等の密着層を形成してもよい。
【００２３】
さらに具体的に説明すると、上部金属層は、例えば、Ｃｒ、Ｎｉ、ＮｉＣｒ等を薄膜で形成した後に、Ａｕ、Ｃｕなどの電極金属をスパッタ法などで２〜３μｍの膜厚で成膜することによって有利に形成することができる。
上述のような一連の処理工程によって形成されたキャパシタは、そのキャパシタが基板の内部に内蔵された構成とするため、以下に詳細に説明するように、絶縁膜による封止、配線層の形成、配線層とキャパシタとの導通などの常用の処理工程に供される。
【００２４】
本発明のキャパシタは、それが載置されている下方の配線層がその表面に凹凸模様を有していることが好ましい。この下方の配線層の凹凸模様が、下部金属層、そしてその上の誘電体層に順次転写され、複製される結果、キャパシタ電極面積を拡大でき、それにより静電容量を大きくすることが可能となるからである。また、このように容量が大きい分、高周波特性も向上させることができる。特に、本発明のキャパシタの場合、超薄型で基板内に組み込んでしまったにもかかわらず、フィルムキャパシタ並みの優れたインピーダンス特性が得られるという点で、特筆に価する。さらに、このような凹凸模様が誘電体層の表面にあると、その上に固体電解質を付着させて中間層を形成する工程を容易に実施することができ、中間層の強固な付着も達成することができる。
【００２５】
本発明のキャパシタにおいて、下方の配線層の凹凸模様は、配線層を処理することによってその層に直接的に形成するのが一般的であるが、別法として、下地のコア基板あるいはそれに類するものに凹凸模様を付与して、その凹凸模様を、引き続く成膜工程で、配線層に転写し、複製する方法を採用してもよい。また、もしも可能であるならば、下部金属層あるいは誘電体層に直接的に凹凸模様を付与して、所期の静電容量の増加を図ってもよい。ところで、上述のような凹凸模様の複製は、通常、誘電体層において停止され、その上の固体電解質からなる中間層や上部金属層の表面にまで凹凸模様が現れることはないであろう。
【００２６】
下方の配線層の表面における凹凸模様は、いろいろなパターン及び深さを採用することができる。例えば、凹凸模様は、凸部と凹部がランダムに分布したパターンであってもよく、さもなければ、例えば碁盤の目のように、凸部と凹部が規則的に分布したパターンであってもよい。後者の例としては、鋸の歯状の突起や台形の突起が連続して分布したパターンなどを挙げることができる。特に、縦方向及び横方向にそれぞれ平行な切れ込みを入れて、緻密な凹部と凸部の組み合わせからなるパターンとすることが好ましい。
【００２７】
パターンの多様性に加えて、下方の配線層から誘電体層に至るそれぞれの層の凹凸模様の深さも、所望とする効果に応じて広い範囲で変更することができる。例えば、下部金属層の凹凸模様の表面粗さは、凸部の頂点と凹部の底点の間の垂直方向の距離で表して、５〜５０μｍの範囲であることが好ましい。下部金属層の凹凸模様の表面粗さが５μｍを下回ると、静電容量の十分な増加を引き起こすに足る凹凸模様を誘電体層で導くことができず、反対に５０μｍを上回ると、凹凸が顕著になりすぎて、隣接する層間の結合強度に悪影響が出る恐れがある。
【００２８】
下方の配線層及び必要に応じてその他の層に対する凹凸模様の付与は、半導体装置や磁気記録媒体などの製造分野で慣用の技法を使用して有利に実施することができる。すなわち、粗面化法、テクスチャリング法などとして一般的によく知られた方法を、凹凸模様の付与に利用することができる。一例を示すと、レーザ加工によって凹凸模様形成面を所望の深さまでエッチングしてもよく、さもなければ、研磨テープなどでラッピングしてもよい。
【００２９】
本発明は、また、上述のような本発明のキャパシタを内部に組み込んだ回路基板にある。すなわち、本発明のキャパシタ内蔵回路基板は、アルミニウム、タンタル、ニオブ等の少なくとも１種類のバルブ金属（前記した）からなる下部金属層、下部金属層と同一もしくは異なるバルブ金属の酸化物からなる誘電体層、固体電解質からなる中間層、そして電極金属からなる上部金属層の順に積層された少なくとも１個のキャパシタが、それぞれ、下方の配線層と上方の配線層との間に挟み込むようにして回路基板内部に組み込まれていることを特徴とする。
【００３０】
本発明のキャパシタ内蔵回路基板は、この技術分野において公知のいろいろな形態をとることができる。有用なキャパシタ内蔵回路基板の一例は、ビルトアップ構造を有する多層回路基板である。なお、本発明のキャパシタは、回路基板の任意の位置に作り込むことができるが、例えばビルトアップ構造を有する多層回路基板では、搭載される半導体チップの近傍にキャパシタを組み込むことが好ましい。このように構成することによって、配線抵抗の抑制、周波数特性の向上などの効果が得られるからである。
【００３１】
本発明によるキャパシタ内蔵回路基板はいずれも、薄型であり、また、コンパクトであるにもかかわらず、キャパシタやその他の機能性素子を高密度で組み込むことができる。特に、本発明では、回路基板内の所望の位置に、必要な容量のキャパシタを基板加工プロレスの過程で形成することができるというメリットがある。
【００３２】
本発明によるキャパシタ内蔵回路基板は、基体（コア基板ともいう）から構成される。本発明の回路基板に使用される基体は、通常、絶縁性の材料からなり、回路基板の製造において一般的に使用されている各種の材料、すなわち、有機材料（樹脂材料）、セラミック材料、シリコン、ガラス、金属材料などを包含する。例えば、適当な樹脂材料の例として、エポキシ樹脂、ポリフェニレンエーテル樹脂などを挙げることができる。かかる基体は、そのままで使用してもよいが、加工性やキャパシタ特性の向上のため、表面処理されていてもよい。また、配線層の形成を簡略化するなどのため、その表面に導体金属が被覆されていてもよい。例えば、商業的に容易に入手可能な銅張積層樹脂基板などがこれに相当する。
【００３３】
上方及び下方の配線層も、回路基板の製造において一般的に使用されている各種の導体金属及び技法を使用して形成することができる。配線層の膜厚は、通常、約５〜２５μｍである。一例を示すと、Ｃｕ配線層は、例えば、スパッタ法によりＣｕを膜厚０．５μｍで堆積させ、その上にさらに、電解Ｃｕめっきで膜厚１０μｍで厚付けすることによって形成することができる。
【００３４】
本発明はまた、上記したようなキャパシタやキャパシタ内蔵回路基板の製造方法を提供する。
本発明は、その１つの面において、回路基板の内部で、下方の配線層と上方の配線層との間に配置して使用されるキャパシタを製造する方法であって、前記下方の配線層を形成した後、該下方の配線層の上に、
アルミニウム、タンタル、ニオブ等の少なくとも１種類のバルブ金属から下部金属層を形成し、該下部金属層の上に、
下部金属層と同一もしくは異なる前記バルブ金属の酸化物から誘電体層を形成し、該誘電体層の上に、
導電性高分子材料、有機半導体材料又は導電性金属酸化物から選ばれた固体電解質から中間層を形成し、そして該中間層の上に、
電極金属から上部金属層を形成すること
を特徴とするキャパシタの製造方法にある。
【００３５】
本発明方法において、前記したように、下方の配線層に所定の凹凸模様を付与することが好ましい。すなわち、コア基板上に下方の配線層を形成した後、その配線層の表面を粗面化して、引き続いてその上に順次形成される下部金属層及び誘電体層にまで及ぶ凹凸模様を付与することが好ましい。ここで、下部金属層の凹凸模様の表面粗さは、凸部の頂点と凹部の底点との間の垂直方向の距離で表して、５〜５０μｍの範囲に制御することが好ましい。もちろん、凹凸模様を別法に従って形成してもよいことは、前記した通りである。
【００３６】
本発明はまた、キャパシタが、下方の配線層と上方の配線層との間に挟み込むようにして回路基板の内部に組み込まれているキャパシタ内蔵回路基板を製造する方法であって、
コア基板の上に導体金属からなる下方の配線層を形成した後、本発明方法に従って本発明のキャパシタを形成し、そして、形成されたキャパシタの上にさらに、導体金属からなる上方の配線層を形成すること、を特徴とするキャパシタ内蔵回路基板の製造方法にある。
【００３７】
本発明によるキャパシタの製造方法及びキャパシタ内蔵回路基板の製造方法は、それぞれ、キャパシタについての先の詳細な説明及び添付の図面を参照しての下記の実施例の説明から、容易に理解することができるであろう。
また、以下の説明から明らかとなるように、本発明方法を使用すると、基板加工プロセスの過程で、高性能なキャパシタを高密度で基板内に容易に組み込むことができ、また、したがって、特に半導体パッケージの薄型化、コンパクト化に寄与し得るキャパシタ内蔵回路基板を提供することができる。また、キャパシタの組み込みが容易にかつ正確に可能であるので、従来の方法では４０〜５０％程度であった歩留まりを、実に９０％もしくはそれ以上まで高めることができる。さらに、本発明方法を使用すると、従来の基板製造装置を流用して本発明のキャパシタ内蔵回路基板を製造することができ、製造コストの低減をはかることができる。
【００３８】
本願明細書では、特に回路基板における使用を参照して本発明のキャパシタを説明するが、本発明の精神及び範囲を逸脱することなく、いろいろな用途においてキャパシタの使用が可能であることを理解されたい。
【００３９】
【実施例】
以下、添付の図面を参照して本発明の実施例を説明する。なお、本発明は下記の実施例によって限定されるものではないことを理解されたい。
図１は、ビルトアップ構造をもった本発明によるキャパシタ内蔵回路基板の好ましい１実施形態を示す断面図である。ビルトアップ回路基板は、従来のプリント回路基板を基本の構成要素とするものであるが、その表面部分に、それぞれ絶縁膜を介して、高密度に配線層を形成したことを特徴とする。
【００４０】
図示のビルトアップ回路基板５０は、コア基板１の上下両面に、それぞれ、複数の配線層２、４、２４及び３４を有している。また、それぞれの配線層は、絶縁膜３、２３及び３３を介して互いに隔離されている。ビルトアップ回路基板５０は、コア基板１の上方に、合計して３個のキャパシタ１０を有している。なお、図では、便宜的に３個のキャパシタ１０の配置例を示しているが、キャパシタの数は、回路基板５０の層構成などに応じて任意に変更可能であり、また、コア基板１の下方にキャパシタを配置することももちろん可能である。キャパシタや配線層は、図示のように、コア基板や絶縁膜に形成されたスルーホール、ビアに充填された導体金属を介して、相互に接続されている。なお、図示のビルトアップ回路基板５０では、本発明の容易な理解のためにコア基板１の上に単純な構成の高密度配線層（ビルトアップ層）を積層した例を示したが、本発明の実施に当たってはいろいろな構成の高密度配線層を設け得ることは言うまでもない。
【００４１】
キャパシタ１０は、例えば、図４〜図６に示したような構成を有することができる。
図４のキャパシタ１０の場合、シリコンからなるコア基板１の上に所定のパターンで下方の配線層２（ここでは、Ｃｕを膜厚１０μｍでめっきし、パターニングして形成）が被着されている。キャパシタ１０は、このＣｕ配線層２の上に順次積層されたものであり、下部電極としての下部金属層１１（ここでは、Ｔａを膜厚２μｍで蒸着して形成）、誘電体層１２（ここでは、Ｔａの陽極酸化によって形成された、膜厚２５ÅのＴａ2 Ｏ5 層）、固体電解質からなる中間層１３（ここでは、導電性ポリマーであるポリピロールをポリマー塗膜熱分解法によって膜厚２μｍで形成）、そして上部電極としての上部金属層１４（ここでは、スパッタリングによって形成された、膜厚２μｍのＣｒ／Ｃｕ層）からなる。このキャパシタ１０では、固体電解質からなる中間層１３を誘電体層１２の上に配置したので、耐圧性を向上させるとともに、誘電体層１２を薄膜化し、漏れ電流を大幅に低下させることができる。漏れ電流の低下量は、実際、従来の薄膜型キャパシタの１／１０〜１／１００程度である。また、このキャパシタ１０の周囲は、絶縁性の樹脂からなる絶縁膜（層間絶縁膜ともいう）３で封止されている。なお、ここで使用している絶縁性の樹脂はエポキシ樹脂であるが、ポリイミド樹脂やその他の樹脂を使用してもよい。さらに、キャパシタ１０は、絶縁膜３の所定の部位に形成された導体金属充填のビア３５を介して上方の配線層４（ここでは、Ｃｕを膜厚１０μｍでめっきし、パターニングして形成）に接続されている。
【００４２】
図５及び図６のキャパシタ１０は、それぞれ、図４のキャパシタ１０の改良例を示している。これらのキャパシタ１０では、本発明に従いその誘電体層１２に凹凸模様が付与されているので、キャパシタ電極面積の増大の帰結として、静電容量を著しく高めることができる。
図５を参照すると、シリコンからなるコア基板１は、その表面に凹凸模様１ａを有している。凹凸模様１ａは、いろいろな技法によって形成することができるが、図示の例の場合、コア基板１がシリコンであるので、レーザなどによるエッチングを有利に使用することができる。また、ここではコア基板１の表面全体に凹凸模様１ａを付与しているが、必要に応じて、コア基板１の表面のキャパシタ形成領域にのみ凹凸模様を付与してもよい。コア基板１の凹凸模様１ａは、キャパシタ１０の製造過程で、それぞれの層に転写可能である。すなわち、凹凸模様１ａは、下方の配線層２の表面に凹凸模様２ａとして転写された後、下部金属層１１の表面、そして誘電体層１２の表面に順次転写される。引き続いて、誘電体層１２の上に固体電解質からなる中間層１３を形成するが、この段階では、誘電体層１２の表面の凹凸模様は、中間層１３の表面においてほとんど再現されない。すなわち、中間層１３の表面は、ほぼ平滑である。また、したがって、最上層として形成される上部金属層１４の表面も、ほぼ平滑である。
【００４３】
図６は、図５に示したキャパシタ１０の１変形例を示している。図示のキャパシタ１０の場合、コア基板１の表面は平坦なまま残して、その上に形成した下方の配線層２の表面に凹凸模様２ａを付与している。配線層２の表面に対する凹凸模様２ａの付与も、上記したコア基板の場合と同様に、レーザなどによるエッチングやその他の方法で有利に行うことができる。このようにして形成された凹凸模様２ａの転写プロセスは、前記の場合と同様である。すなわち、凹凸模様２ａは下部金属層１１の表面、そして誘電体層１２の表面に順次転写される。しかし、引き続いて形成される中間層１３や、その上の上部金属層１４の表面には、この凹凸模様２ａは転写されない。
【００４４】
再び図１を参照すると、図示のキャパシタ内蔵回路基板５０は、図２及び図３に順を追って示す方法によって、有利に製造することができる。なお、ここでは、コア基板として、シリコン基板に代えてエポキシ樹脂基板を使用する。
まず、図２の工程（Ａ）に示すように、エポキシ樹脂からなるコア基板１を用意する。なお、図示されていないが、コア基板１の表面には、少なくともキャパシタ形成領域において、前記し、以下においても説明するように、所定のパターンで凹凸模様を付与するのが好ましい。また、このコア基板の表面にはなにも被覆されていないが、必要なら、用意したコア基板の表裏両面に、配線層形成のための銅箔を圧着してもよく、さもなければ、銅張エポキシ樹脂基板を用意してもよい。
【００４５】
次いで、図２の工程（Ｂ）に示すように、コア基板１の所定の部位にスルーホール１５を開ける。スルーホール１５は、例えば、レーザ加工により微細かつ正確に開けることができる。
スルーホール１５の形成に引き続いて、無電解めっき又は電解めっきによって銅めっきを行い、さらに続けて、形成された銅層をパターニングしてその不要部分を除去する。図２の工程（Ｃ）に示すように、銅配線層２を有するコア基板１が得られる。この銅配線層２が、本発明でいう下方の配線層となり得る。
【００４６】
銅配線層２の形成が完了した後、図２の工程（Ｄ）に示すように、本発明のキャパシタ１０を形成する。キャパシタ１０は、以下に図７及び図８を参照して説明するように、例えばＴａをスパッタ法で被着させて下部電極を形成した後、Ｔａ層を陽極酸化して、誘電体層としての陽極酸化膜（Ｔａ2 Ｏ5 層）を形成し、形成された誘電体層の上に導電性ポリマーの電解重合によって、固体電解質からなる中間層を形成し、そして最後に、Ａｕをスパッタ法で被着させて上部電極を形成することによって、完成することができる。
【００４７】
キャパシタ１０が完成した後、図３の工程（Ｅ）に示すように、銅箔４からなる導電性層４を片面に備えた樹脂フィルム（絶縁膜）３を用意する。２枚の絶縁膜３を、コア基板１を挟み込むようにして積層する。コア基板１のスルーホールも絶縁膜３で充填される。
引き続いて、キャパシタ１０の導通を確保する工程に移行する。図３の工程（Ｆ）に示すように、絶縁膜３を充填したスルーホールの部分に再びスルーホールを開け、銅めっきにより接続導体（Ｃｕ）２５を充填する。同様に、キャパシタ１０の上にもビアを開け、銅めっきにより接続導体（Ｃｕ）３５を充填する。ビアの形成も、レーザ加工などの常用の技法を使用して行うことができる。その後、導電性層４をパターニングして銅配線層４を形成する。
【００４８】
上記のようにして、単純な構造の薄型キャパシタ内蔵回路基板を完成することができる。引き続いて、先に説明した工程（Ｄ）〜（Ｆ）を反復すると、ここでは説明の重複を避けるために個々の工程を説明しないが、図１に示したキャパシタ内蔵回路基板５０を完成することができる。
さらに説明すると、図２の工程（ｄ）や図５に示したキャパシタ１０は、図７及び図８に順を追って示す製造方法によって有利に製造することができる。
【００４９】
まず、図７の工程（Ａ）に示すように、エポキシ樹脂からなるコア基板１を用意する。なお、コア基板１は、その他の樹脂からできていてもよく、さもなければ、シリコン、セラミック、ガラスなどからできていてもよい。
次いで、図７の工程（Ｂ）に示すように、コア基板１の表面に凹凸模様１ａを形成する。凹凸模様は、例えば、レーザ加工により所望のパターン及びエッチング深さでエッチングをおこなうことにより、有利に行うことができる。エッチング深さは、通常、約５〜５０μｍである。
【００５０】
凹凸模様の付与が完了した後、無電解めっき又は電解めっきによって銅めっきを行う。めっき方法は、慣用なものを使用できる。図７の工程（Ｃ）に示すように、コア基板１の表面全体に銅層（膜厚＝約１０μｍ）２が形成される。銅層２の表面には、下地のコア基板１の凹凸模様１ａに対応して、凹凸模様２ａが転写される。さらに続けて、形成された銅層を慣用の技法でパターニングしてその不要部分を除去する。図７の工程（Ｄ）に示すように、銅配線層２を有するコア基板１が得られる。銅配線層２は、その表面の凹凸模様２ａを調整するため、例えば、いわゆるソフトエッチング処理や電解研磨処理に供してもよい。銅配線層２は、本発明でいう下方の配線層に相当する。
【００５１】
銅配線層２の形成後、その上に本発明のキャパシタを形成する。図７の工程（Ｅ）に示すように、本発明のキャパシタ１０の完成後の状態を示す。キャパシタ１０は、次のようにして形成することができる。
まず、下部電極１１を形成する。下部電極１１は、コア基板１の電極領域以外をフォトレジストからなるマスクで被覆した状態で、例えばＴａをスパッタ法で付着させることによって形成することができる。下部電極１１の膜厚は、通常、約２〜３μｍである。下部電極１１の表面にも、銅配線層２に由来する凹凸模様が形成されている。
【００５２】
引き続いて、下部電極１１のＴａ層を慣用の手法に従って陽極酸化して、誘電体層１２としての陽極酸化膜（Ｔａ2 Ｏ5 層）を数Åの膜厚で形成する。陽極酸化工程は、例えば、０．１％のクエン酸ナトリウム溶液を電解液として用意し、Ｔａ層付きのコア基板１を陽極に接続することによって行うことができる。１０ｍＡ／cm2 の定電流で、化成電圧として２００Ｖまで酸化する。なお、マスクとして適用しておいたフォトレジストは、陽極酸化後に不要となるので、この段階で除去してもよく、さもなければ、キャパシタ１０の完成後に除去してもよい。
【００５３】
誘電体層１２の形成後、その層の上に固体電解質からなる中間層１３を約１〜２μｍの膜厚で形成する。固体電解質としては、例えば、導電性ポリマーや有機半導体、導電性金属酸化物などを使用することができる。使用する固体電解質の種類などに応じて、最適な成膜法を選択し、使用することができる。例えば、酸化スズなどの導電性金属酸化物は、蒸着法（ＣＶＤ法）などで形成することができる。
【００５４】
最後に、上部電極１４を形成する。上部電極１４は、例えばＡｕ、Ｃｕなどの電極金属をスパッタ法で付着させることによって形成することができる。上部電極１４の膜厚は、通常、約２〜３μｍである。上部電極１４の表面には、銅配線層２に由来する凹凸模様はもはや再現されていない。
上記のような一連の処理工程を経てキャパシタ１０を形成した後、図８の工程（Ｆ）に示すように、エポキシ樹脂を塗布したり、エポキシ樹脂のフィルムを貼付したりして、絶縁膜３をコア基板１の上に形成する。工程（Ｇ）に示すように、キャパシタ１０の全体が絶縁膜３で封止された状態となる。
【００５５】
次いで、図８の工程（Ｈ）に示すように、キャパシタ１０の導通を確保するため、絶縁膜３をレーザ加工して、キャパシタ１０の上に２個のビア１６を開け、銅めっきとパターニングによって銅配線層４を形成する。
以上は、図２の工程（ｄ）や図５に示したキャパシタ１０の１つの好ましい製造方法であるが、図４及び図６に示したキャパシタ１０あるいは図示しないその他の本発明のキャパシタも同様な手法に従って製造することができる。
【００５６】
【発明の効果】
以上に説明したように、本発明によれば、静電容量が大きく、耐圧性が高く、漏れ電流が少ないキャパシタを提供することができる。
また、本発明によれば、半導体パッケージにキャパシタを搭載する場合に、部品搭載点数を制限されることがなく、しかも、半導体チップとキャパシタまでの距離を短くすることができるので、半導体パッケージの小型化、高密度化に寄与し得るキャパシタを提供することができる。
【００５７】
また、本発明によれば、本発明による１つ以上のキャパシタを内部に組み込んだ小型で高性能な回路基板を提供することができる。
さらに、本発明によれば、信頼性が高く、製造の歩留まりがよいキャパシタ及びキャパシタ内蔵回路基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】ビルトアップ構造をもった本発明によるキャパシタ内蔵回路基板の好ましい１実施形態を示す断面図である。
【図２】図１に示した回路基板の製造方法の最初の段階を順を追って示した断面図である。
【図３】図１に示した回路基板の製造方法の中間の段階を順を追って示した断面図である。
【図４】本発明によるキャパシタの好ましい１実施形態を示す断面図である。
【図５】本発明によるキャパシタのもう１つの好ましい実施形態を示す断面図である。
【図６】本発明によるキャパシタのさらにもう１つの好ましい実施形態を示す断面図である。
【図７】図５に示したキャパシタの製造方法の前半の段階を順を追って示した断面図である。
【図８】図５に示したキャパシタの製造方法の後半の段階を順を追って示した断面図である。
【図９】従来のキャパシタ素子の１構成例を示す断面図である。
【符号の説明】
１…コア基板
２…下方の配線層
３…絶縁膜
４…上方の配線層
１０…キャパシタ
１１…下部金属層
１２…誘電体層
１３…中間層
１４…上部金属層
１５…スルーホール
１６…ビア
５０…回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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