(57)【要約】複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第１工程で上記メモリ部のテストを行い、第２工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第３工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第１乃至上記第３工程の後の第４工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する。
2002059902.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法であって、
上記製造方法は、
（１）上記メモリ部のテストを行う第１工程と、
（２）上記メモリ部に欠陥がある場合、上記メモリセルの欠陥情報をレジスタに保持する第２工程と、
（３）上記第２工程の後、上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行う第３工程と、
（４）上記第１乃至上記第３工程の後に、上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する第４工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求の範囲第１項において、
上記ヒューズ回路は、レーザーにより切断可能なヒューズ素子を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求の範囲第１項において、
上記メモリ部のテストは、上記半導体装置に含まれるテスト回路によって実行されることを特徴とする半導体装置の製造方法。
【請求項４】
請求の範囲第１項において、
上記第２工程と上記第３工程との間に、レジスタに保持された欠陥情報を参照して上記メモリ部のテストを行う第５工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求の範囲第１項において、
上記第１工程乃至第３工程は、上記半導体装置がウエハの状態で実行されることを特徴とする半導体装置の製造方法。
【請求項６】
請求の範囲第５項において、
上記第４工程は、上記半導体装置がウエハの状態で実行されることを特徴とする半導体装置の製造方法。
【請求項７】
請求の範囲第１項において、
上記第１工程乃至上記第４工程は、上記半導体装置がウエハの状態で実行されるプロービング検査工程であることを特徴とする半導体装置の製造方法。
【請求項８】
請求の範囲第１項において、
上記論理部は、上記メモリ部とデータの授受を行うプロセッサであることを特徴とする半導体装置の製造方法。
【請求項９】
請求の範囲第１項において、
上記メモリ部と論理部とは、１マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するものであることを特徴とする半導体装置の製造方法。
【請求項１０】
複数のメモリセルを有するメモリ部と、
上記メモリ部で記憶されたデータを用いて信号処理を行う論理部と、
上記メモリ部及び論理部のテストを行うテストパターン生成回路と、
上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路と、
上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを備え、
上記メモリ部は、
上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、
上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを備えてなることを特徴とする半導体装置。
【請求項１１】
請求の範囲第１０項において、
上記メモリ部は、入力された識別コードが自己の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを更に有し、
上記検出回路は、入力された識別コードと自己の識別コードとが一致していると判定したとき、上記ヒューズ回路に設定された欠陥情報を上記ラッチ回路に保持するように構成されていることを特徴とする半導体装置。
【請求項１２】
請求の範囲第１１項において、
上記メモリ部は、複数個から構成されて、上記ヒューズ回路から複数のメモリ部に対する欠陥情報の転送は、複数の信号線を有するバスを介して行なわれることを特徴とする半導体装置。
【請求項１３】
請求の範囲第１０項において、
上記メモリ部と論理部とは、１マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するものであることを特徴とする半導体装置。
【発明の詳細な説明】
技術分野
この発明は、半導体装置の製造方法と半導体装置に関し、特に複数のメモリを内蔵した半導体装置の不良メモリセルの救済技術及び製造技術に適用して有効な技術に関するものである。
背景技術
組み込みセルフテスト回路（ＢＩＳＴ）を用いてメモリ回路の欠陥アドレスを救済する技術に関しては、特開平１１−２３８３９３号公報、特開平９−２５１７９６号公報、特開平８−２５５５００号公報、特開平３−１１６４９７号公報、特開２０００−３０４８３号公報等がある。
上記のようにＢＩＳＴによって、メモリ回路のテストを行ってその欠陥救済を行うようにした場合でも、高速動作化のためにメモリ回路を含んだような論理ゲート回路を持つものでは、メモリ回路の欠陥ビットの救済を行った後に再び論理ゲート回路のテストを実施しなければならない。つまり、メモリ回路と論理ゲート回路とを一体的にテストを行うとすると、不良が発生した場合にその原因がメモリ回路側の欠陥ビットによるものか、論理ゲート回路側での不良であるからが判別できないからである。
このため、メモリ回路と論理回路とを備えた半導体装置の製造においては、ウエハ上に半導体装置が完成された時点で、第１プローブ検査によりメモリ回路自体のテストを行い、不良がないときはそのまま論理回路へのテストに移行できるが、メモリ回路に不良ビットがあるとヒューズ加工等の救済設定を行った後に第２プローブ検査により、メモリ回路自体のテストを行ない、不良ビットが救済されたことを確認してから論理回路のテストを行うようにする必要がある。このため、半導体装置のウエハプロセスから組み立てプロセスまでの間に、２回のピロービング検査が必要となり、半導体装置の評価にかかる工数（コスト）が増大してしまうという問題がある。
したがって、この発明は、ＲＡＭのようなメモリ回路と論理回路を備えた半導体装置の製造工程の簡素化を実現した半導体装置とその製造方法を提供することを目的としている。この発明は、効率良く合理的にメモリ回路の不良ビットの救済を実現した半導体装置とその製造方法を提供することを他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第１工程で上記メモリ部のテストを行い、第２工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第３工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第１乃至上記第３工程の後の第４工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する。
複数のメモリセルを有するメモリ部で記憶されたデータを用いて論理部で信号処理を行う半導体装置において、上記メモリ部及び論理部のテストを行うテストパターン生成回路、上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路、及び上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを設け、上記メモリ部には、上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを設ける。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体装置の一実施例のブロック図が示されている。この実施例は、論理回路とメモリ回路とが搭載された計算機用のプロセッサなどのような大規模の半導体装置に向けられている。
半導体回路技術の進展に伴い、１つの半導体チップ上に複数のメモリを内蔵した大規模集積回路（ＬＳＩ）も数多く見られるようになってきている。例えば、計算機用のプロセッサなどにおいては、大容量１次キャッシュや２次キャッシュ，ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋ−ａｓｉｄｅ  Ｂｕｆｆｅｒ）、Ｔａｇ、分岐予測用メモリ，ライトバッファなど種々のＲＡＭを提供するために多数の内蔵ＲＡＭが設けられている。
上記のように多数のＲＡＭ（メモリ）を内蔵したＬＳＩにおいて、各内蔵ＲＡＭごとに欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路を設けようとすると、例えば内蔵ＲＡＭの数が１００個で、救済アドレスが１０ビットである場合を考えると、約１０００個のヒューズが必要となる。そのため、冗長回路によるチップサイズの増大を招く。１Ｍビット以下の比較的小さな記憶容量を有する内蔵ＲＡＭを１００個程度設けたようなＬＳＩにおいては、１００個すべての内蔵ＲＡＭで救済可能な不良ビットが発生する確率は非常に低く、数個〜数１０個の内蔵ＲＡＭで救済可能な不良ビットが発生することが多いことに着目し、すべての内蔵ＲＡＭに冗長回路を設けてもそれによる歩留まりの向上の効率はあまり良くない。
この実施例の内蔵ＲＡＭ２００は、その概略回路が例示的に示されているように、アドレス選択回路２１１、２１５と、正規メモリアレイ２１３及び予備のメモリセルが設けられた冗長回路２１４とデータ入出力回路２１６によりメモリ部が構成される。このメモリ部のテストのために、アドレスＡＤ、データＤＩ及びリード／ライト制御信号ＷＥに対して、切替回路２７０が設けられる。この内蔵ＲＡＭ２００には、論理回路３０１で形成した通常動作時の入力信号と、テストパタン発生回路４００で形成されたテスト動作時のテスト信号とが選択的に入力される。
上記メモリ部２１０に対して、ＲＡＭの出力信号ＤＯと入力された期待値とを比較する比較判定回路２２０、この比較判定回路２２０の判定信号と、アドレス信号ＡＤを受ける救済解析回路２３０と、上記比較判定回路２２０の出力信号を受ける判定レジスタ２４０と、上記救済解析回路２３０の出力信号を受ける救済アドレスレジスタ２５０からなるＲＡＭ−ＢＩＳＴが設けられて内蔵ＲＡＭ２００が構成される。
上記複数のＲＡＭ２１０の各々に、正規アレイ２１３の不良メモリセルを予備のメモリセル２１４に置き換える冗長回路を設け、複数の内臓ＲＡＭに共通に設けられたヒューズ回路５００からの欠陥情報をヒューズ情報受信回路２９０で受け、上記冗長回路２１４を有効にする救済アドレスを取り込んで保持するように構成する。１つの半導体集積回路１００に複数のＲＡＭ２１０が内蔵され、各メモリ回路に冗長回路２１４が設けられている場合に、各ＲＡＭ２１０毎にプログラム素子（ヒューズ）を含む救済アドレス設定回路を設けるようにするとプログラム素子の数だけで膨大な数となりチップサイズの増大の原因となるが、この実施例に従うと、救済アドレスを設定するヒューズ回路５００を共通化できるため、トータルのプログラム素子の数を減らし、チップサイズを低減することが可能となる。
この実施例では、動作の高速化を図るために上記内蔵ＲＡＭ２００は、論理回路３０１、３０２の間に設けられる。つまり、論理回路３０１で形成されたアドレス信号や制御信号によりメモリアクセスが行われ、読み出されたデータは次段の論理回路３０２の入力信号として論理処理される。信号処理の高速化のために、例えば論理回路３０１ではシステムクロック信号に同期して上記メモリアクセスのための信号が出力され、それが内蔵ＲＡＭに伝えられる。内蔵ＲＡＭ２００では上記入力信号に応答して出力信号ＤＯを形成する。この出力信号ＤＯは次段の論理回路３０２の入力信号とされて論理処理が行われる。
論理回路のシーケンス動作は、よく知られいてるようにクロック信号の同期して行われる。つまり、クロック信号に同期して信号の取り込みを行う２つのフリップフロップ回路の間に論理段を挿入し、クロック信号に同期してかかる論理段での動作のシーケンスが実行される。この場合、１クロック周期（１マシンサイクル）よりも上記論理段での信号伝搬遅延時間が短いことが必要である。かかる論理段に、ＲＡＭを組み込むようにすると、１マシンサイクルによって例えばキャッシュのヒット／ミスヒットの判定が可能になる。
しかしながら、テスト動作において不良が発生すると、その原因がＲＡＭのメモリビットの欠陥によるものなのか、論理段側で発生しているのかが判定できない。そこで、メモリ部２１０のテストを行って、不良が発生したなら不良ビットを上記冗長回路２１４に切り替え、ＲＡＭが正常に動作することを確認してからＲＡＭと論理段の一体的な回路としてその信号遅延時間を含めて動作検証を行うことが不可欠となる。
上記不良ビットの救済のためには、上記ヒューズ回路５００の設定を行う必要があるが、この実施例ではヒューズ回路５００の設定を行うことなく、言い換えならば、ＲＡＭのテストを行った後にヒューズ加工工程に移行することなく、かかるテスト動作においてＲＡＭ−ＢＩＳＴで形成された救済アドレスが、切替制御によって切替られる切替回路２８０を通して上記欠陥アドレスを取り込むためのレジスタ２６０に伝えられる。これにより、メモリ部２１０のテストが実施された直後にその救済も合わせて実施して確認することができる。このため、内蔵ＲＡＭのテストに引き続きメモリ部２１０と論理回路３０１、３０２とを合わせた総合的な回路試験も実施することが可能になる。なお、上記レジスタ２６０は、通常動作時には上記切替回路２８０によりヒューズ情報受信回路２９０からの欠陥アドレス情報を取り込むものである。
第２図には、この発明に係る半導体装置の製造方法の一実施例のフローチャート図が示されている。同図には、ウエハ上に回路が完成されて組み立てに至るまでのウエハプロービング工程に示されている。
ステップ（１）では、ＲＡＭテストが実施される。つまり、ウエハ上に回路が完成された時点で、ＲＡＭのテストが実施される。このＲＡＭのテストでは、上記第１図のシステム／テスト切替信号により切替回路２７０がテストパタン発生回路側に切替られて、ＲＡＭのアドレスＡＤ、データ入力ＤＩ及びリード／ライト制御信号ＷＥを供給し、所定のデータの書き込みと読み出しを行う。この読み出しデータと期待値とがＲＡＭ−ＢＩＳＴの比較判定回路２２０に伝えられて、その一致／不一致が判定される。
ステップ（２）の判定動作では、ＲＡＭの読み出しデータＤＯに対して期待値がテストパタン発生回路から入力されるので、比較判定回路２２０の判定が行われる。この判定結果は、アドレスが救済解析回路２３０に伝えられており、判定レジスタに記憶された前の不良情報から、Ｘアドレスでの救済を行うか、Ｙアドレスでの救済を行うか、あるいは救済不能かの判定が緒行われ、救済が可能なときには救済アドレスが救済アドレスレジスタ２５０に格納される。冗長回路２１４での救済が不能であるときには、かかるチップは不良と判定される。内蔵ＲＡＭに不良がない半導体装置は、ステップ（６）の論理テストに移行する。
ステップ（３）では、救済動作が実施される。つまり、切替制御によって切替回路２８０により上記救済アドレスレジスタ２５０に格納された救済アドレスがレジスタ２６０にセットされる。これにより、上記アドレス選択回路２１１及び２１５は、正規回路２１３の不良メモリセルに替えて冗長回路２１４の予備のメモリセルを選択する。
ステップ（４）では、上記救済動作を含めたＲＡＭのテストが実施される。ステップ（５）において、その判定を行ない、不良が発生したなら、つまり救済ができない場合には、不良チップとされる。ＲＡＭの不良ビットが救済されたなら良品としてステップ（６）の論理テストを実施する。ステップ（６）の論理テストでは、上記論理回路に組み込まれＲＡＭを含んだ回路機能の試験が実施される。つまり、テストパタン発生回路４００で形成されたテストパタンに対応して実際の動作に沿った回路検証が実施される。以上の各製造工程（１）ないし（７）までが１つのウエハプロービング工程で実施される。
上記の各ステップ（１）ないし（７）からなる各工程によって良品とされたチップは、次のようなヒューズ加工工程が実施される。このヒューズ加工工程では、ステップ（８）において、ＲＡＭに不良がないものは加工不要と判定されて、上記ＲＡＭの不良ビットの救済を行うものがステップ（９）のヒューズ加工が実施される。つまり、レーザー光線等の選択的な照射によって、ヒューズ回路５００の選択的な切断が実施される。そして、うエハのチップ毎の分割が行われて、ヒューズ加工を不要とするもの、あるいはヒューズ加工を実施した良品チップのみが組み立て工程で組み立てられる。
この実施例では、前記のようにヒューズ加工工程前にヒューズ加工によるＲＡＭ救済効果の確認を可能とする目的として、上記のような各手段を有するＲＡＭ内蔵ＬＳＩである。つまり、ＲＡＭ２１０は、欠陥救済を目的としたリペア領域としての冗長回路２１４を有するメモリセルアレイと、アドレスおよび救済アドレスを入力し、上記メモリセルアレイ２１３，２１４から１つのメモリセルを選択する機能を有するアドレス選択回路２１１、２１５と選択されたメモリセルに対して書き込み／読み出しを行なう回路２１６とを有している。
上記の欠陥救済機能を有したＲＡＭは、１つのＬＳＩ内に複数個設置されている。かかるＲＡＭに対してテストを行ない、ＲＡＭ−ＢＩＳＴ回路は不良があった場合に救済アドレスを求める機能を有している。ＲＡＭ−ＢＩＳＴにより算出された救済アドレスを格納するためのレジスタ２５０がＲＡＭごとに設置される。ＲＡＭ欠陥救済アドレスをＬＳＩに対して入力することを目的に、レーザー加工等の方法で電気信号値を変更／固定することができるヒューズ回路５００が複数のＲＡＭに対して共通に設けられる。ヒューズ回路５００からのヒューズの情報を、複数のＲＡＭに配信するための通信手段が設けられる。ヒューズ回路５００と内蔵ＲＡＭ２００（複数）は通信用バス配線６００により接続されており、ヒューズ情報受信回路２９０はヒューズ情報を［届け先のＲＡＭの番号］＋［救済アドレス］のパッケット情報として［救済アドレス］を受け取る。
通信バス用配線６００により配信された情報を格納するレジスタ２６０がＲＡＭごとに設置される。このレジスタ２６０の値は「救済アドレス」としてアドレス選択回路２１１、２１５に入力される。かかるレジスタ２６０に供給される算出救済アドレスレジスタの値を上記ヒューズ回路５００からの情報の「かわりに」ＲＡＭ−ＢＩＳＴの救済アドレスレジスタ２５０の救済アドレスを任意に行なうことができる手段として、切替回路２８０が設けられる。どちらからの情報を格納するかの選択を行う切替制御は、ＲＡＭ−ＢＩＳＴの制御回路によってなされる。
通常（ユーザー）使用時は、ヒューズ回路５００から転送されるヒューズ情報がレジスタ２８０に格納され、これをＲＡＭ欠陥救済アドレスとしてＲＡＭ動作を行なう。この実施例では、上記切替制御により、ＲＡＭ−ＢＩＳＴ回路が求めたＲＡＭ欠陥救済アドレスをヒューズ情報のかわりに用いることが可能とされる。上記機能により、第１Ｐ検（ウエハプロービング検査）つまり、ヒューズ加工前に実施するプロービング検査工程において、ＲＡＭ−ＢＩＳＴによるＲＡＭ欠陥救済アドレス算出（このデータをヒューズに加工する）後、そのままそのデータを使って実際にＲＡＭが救済されるかどうかを試すことができる。
ヒューズ加工工程の失敗の割合は、実際に無視できるほど小さいため、プロービング工程における推定良品（ＲＡＭ−ＢＩＳＴが算出したＲＡＭ欠陥救済アドレスで完全動作が確認できたＬＳＩ）は、ヒューズ加工によって完全良品になると見込むことができ、ヒューズ加工後の第２回目のプロービング検査を行なわずに次工程（組み立て）に進める運用が可能である。
ヒューズ情報を格納するために各ＲＡＭに不良アドレスが格納されるレジスタ２６０設置することが必須である。一方、ＲＡＭ−ＢＩＳＴでで算出した救済データを保持するためには、各ＲＡＭに救済アドレスレジスタ２５０を設置することが必須である。この実施例では、それぞれ必須のレジスタ間を選択的に接続する経路を設けるという簡単な構成によりで実現できる。
この実施例では、ヒューズ加工前にＲＡＭ救済効果を確認するのために、２つのレジスタ２５０と２６０が設けられる。救済アドレスレジスタ２５０は、ＲＡＭ救済方法、つまりはＲＡＭを救済する救済アドレスを算出するために必要とされる。これれに対して、レジスタ２６０ヒューズ情報の内容をＲＡＭの救済アドレスとして入力するものである。この実施例では、このように一見すると共用化できるようなレジスタが２つ独立に設けられる。
上記２つのレジスタをそれぞれ独立して設置したその理由は、次の通りである。仮にレジスタ２５０と２６０とを共用した場合、ＲＡＭ−ＢＩＳＴによるＲＡＭテストの最中にＲＡＭの救済情報を書き換えてしまうことになる。ＲＡＭ救済動作がＲＡＭテスト動作速度よりも遅い場合、テスト中のＲＡＭ救済動作によりＲＡＭが誤動作して正しい結果が得られない虞れがある。ＲＡＭ救済方法が２種以上ある場合、例えばＸ系救済とＹ系救済とが可能な場合には、最初の不良を発見した時点でＸ又はＹのどちらの救済方法で救済した方が良いか判断できないケースがある。レジスタ２５０と２６０をとを共用した場合、正しい救済方法を選択できないことがある。
この実施例によれば、第１Ｐ検の工程において、ＲＡＭを完全動作させることができる。すなわち、ＲＡＭが完全動作していることが前提であり、ＲＡＭが動作しなければテストすることができない項目についての評価が、第１Ｐ検時に可能となる。これが本発明の目的の１つである。たとえば、前記のようなＬＳＩの論理動作試験である。ＬＳＩの論理動作試験は、ＲＡＭがＬＳＩの論理動作試験で想定しているモデルの通りに動作しなければテストが合格しない。このため、救済する前のＲＡＭはＬＳＩの論理動作試験で想定しているモデルの通りに動作しない可能性がある。したがって、ＲＡＭの救済を行なうまで、ＬＳＩの論理動作試験で合否を判定することができない。
プロセッサＬＳＩに代表される、ＲＡＭを内蔵した論理主体のＬＳＩチップには、ＲＡＭよりもむしろ論理部の不良が多い場合がある。しかし前述の通り、第１Ｐ検工程ではＬＳＩの論理動作試験による合否判定が行なえないので、ＲＡＭの救済が可能であるかぎり、第１Ｐ検工程、ヒューズ加工、第２Ｐ検工程を行なう必要がある。その結果、ＲＡＭは救済できたが論理部に不良があり、出荷できないチップが沢山作られる。もちろん、ヒューズ加工を行なつた分、コスト的にムダが生じている。本発明では、このようなヒューズ加工工程でのムダを解消することができる。つまり、本実施例では、では第１Ｐ検の工程において救済によりＲＡＭを完全動作させるので、論理動作試験も含めて全てのテスト項目を実施することができるので、救済しても良品化しないものをヒユーズ加工してしまうムダが排除される。
第３図には、この発明が適用される半導体装置の一実施例の概略全体ブロック図が示されている。この実施例の半導体装置は、チップに内蔵されている複数のメモリブロックＭＣＬ１，ＭＣＬ２……ＭＣＬｎのそれぞれに予め識別コード（ＩＤコード）を与えておいて、その識別コードと入力された識別コード（ＲＡＭ−ＩＤ）とを比較するコンパレータＣＭＰと識別コードが一致した時、入力されているアドレスなどの情報（Ｄａｔａ）をラッチするラッチ回路又は保持回路ＬＴＣとが設けられる。この構成は、前記第１図のヒューズ回路５００からの不良アドレスを受信するヒューズ情報受信回路２９０とレジスタ２６０に対応している。
一方、メモリブロックとは別の場所に複数のメモリブロックＭＣＬ１，ＭＣＬ２……ＭＣＬｎに対して救済アドレス（ＤａｔａＯ〜ＤａｔａＭ）と救済するメモリブロックを特定するための識別コード（ＲＡＭ−ＩＤＯ〜ＲＡＭ−ＩＤＭ）を対で設定する設定回路１０と、この設定回路１０を制御する制御回路としてのメモリ診断コントローラ２０とが設けられる。
上記設定回路１０は、外部からプログラム可能なプログラム素子としてのヒューズを並べて配置したヒューズアレイＦ−ＡＬＹ１１と、それぞれのヒューズの状態を読み込んでシリアルに転送するためのシフトレジスタＳＦＴとから構成する。そして、上記メモリ診断コントローラ２０によって、上記設定回路１０から設定情報をシリアルバスＳＢＵＳを介してシリアルに読み込んでそれをパラレルデータに変換してパラレルバスとしてのメモリコントロールバス３０を介してメモリブロックＭＣＬ１，ＭＣＬ２……ＭＣＬｎに供給し、自動的に救済アドレスをラッチさせるようにしたものである。
設定回路１０とメモリ診断コントローラ２０との間には、設定回路１０からのデータＦＤＡＴＡまたは外部端子からのデータＤＡＴＡのいずれかをメモリ診断コントローラに供給させるためのセレクタＳＥＬが設けられている。これによって、システム稼動中にいずれかのメモリブロックにおいてあらたに不良ビットが発生したような場合に、設定回路１０からのデータＦＤＡＴＡに代えて外部からのデータＤＡＴＡを不良ビットが発生したメモリブロックヘ送ってラッチさせることで、チップの交換あるいはヒューズへの追加プログラムを行なうことなく故障をなくすことができるようになる。
上記設定回路１０を構成するシフトレジスタ自身の故障の有無を検出できるようにするため、初段のフリップフロップＦ／Ｆ１のデータ端子には、テストデータ入力用フリップフロップＦ／Ｆｉｎのデータ出力端子が接続されている。また、シフトレジスタの最終段のフリップフロップＦ／Ｆｚのデータ出力端子は、テストデータ出力用フリップフロップＦ／Ｆｏｕｔのデータ入力端子に接続されている。これによって、例えば、テストデータ入力用フリップフロップＦ／Ｆｉｎに“１”または“０”をセットしてシフトレジスタに沿ってシフトさせ、最後にテストデータ出力用フリップフロップＦ／Ｆｏｕｔにラッチされたデータが入力データに一致しているか判定することでシフトレジスタに異常があるか否かを検出することができる。
上記テストデータ入出力用フリップフロップＦ／Ｆｉｎ，Ｆ／Ｆｏｕｔは、例えばロジック部のテストあるいはバウンダリスキャンテストに使用されるスキャンパス上に設けることにより、テストデータの設定とテスト結果の読出しが別途特別な仕組みを設けることなく行なえるように構成することができる。また、テストデータ入出力用フリップフロップＦ／Ｆｉｎ，Ｆ／Ｆｏｕｔを設ける代わりに、テストデータ入出力用の外部端子を設けて直接テストデータを入力したり、テスト結果を観察できるように構成しても良い。
第４図には、本発明が適用される半導体装置の概略構成図が示されている。同図に示されている各回路ブロックは、単結晶シリコンのような１個の半導体チップ上に形成される。◎印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されているのは実際に設けられる外部端子のうち本発明に関連するものを示しているに過ぎず、これらの外部端子の他に、チップ本来の機能を果たすための外部端子や電源電圧端子が設けられている。
第４図において、符号ＭＣＬ１，ＭＣＬ２……ＭＣＬｎで示されているのは、内蔵メモリとしてのＲＡＭマクロセル、ＬＧＣ１１，ＬＧＣ１２……ＬＧＣ２ｎで示されているのは、チップ本来の論理機能（システム論理）を実現するための論理回路である。上記ＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎは、それぞれがメモリアレイや選択用のデコーダ回路、読出し書き込み回路の他に、不良ビットと置き換えられる予備メモリ列および置換制御回路やメモリのテストを容易化するためのテスト補助回路等を備えた構成とされる。
本明細書において、ＲＡＭマクロセルとは、予め設計されて動作が確認されているメモリ回路であって、データベース等に登録される複数のＲＡＭの中から所望の記憶容量、性能を有するものを選択してチップ上に配置するだけでよく、詳細な回路設計を省略することができるようにされているものを意味する。かかるマクロセルとしては、ＲＡＭ以外にもＲＯＭや論理演算回路、ＰＬＬ（フェーズロックドループ）回路、クロックアンプなど論理ＬＳＩにおいて良く使用される回路がある。
この実施例においては、上記ＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎを識別するための情報や欠陥アドレス情報を設定するためのヒューズアレイを含む設定回路１０と、外部端子からのテストモード設定信号ＴＭＯＤＥ（０：２）やトリガ信号ＴＲＩＧ、制御パルスＰＵＬＳＥに基づいて上記設定回路１０に対する制御信号ＦＳＥＴやシフトクロック信号ＳＣＫを生成したり、設定回路１０に設定されている情報ＦＤＡＴＡを読み込んで上記ＲＡＭマクロセルＭＣＬ１，ＭＣＬ２…ＭＣＬｎに転送したりするタイミング制御機能や設定情報をシリアル−パラレル変換する機能を有するメモリ診断コントローラ２０と、メモリ診断コントローラ２０からの設定情報を上記ＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎへ供給するための専用のメモリコントロールバス３０とが設けられている。
特に制限されるものでないが、このメモリコントロールバス３０は１７ビットで構成されており、このうち３ビットには上記テストモード設定信号ＴＭＯＤＥ（０：２）がそのまま出力され、１３ビットには設定回路１０から読み込まれＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎに転送される設定に関する情報が出力され、残る１ビットには設定情報をラッチするタイミングを与える信号が出力される。
この実施例においては、チップに内蔵された上記ＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎをテストするためのテストパターンを発生するパターンジェネレータなどからなるメモリテスト回路４０が設けられている。パターンジェネレータは、ＦＳＭ（フィニットステータマシン）方式やマイクロプログラム方式の回路を利用することができる。かかるメモリテスト回路はＢＩＳＴ（ビルトインセルフテスト）技術として既に確立されているものを使用しているに過ぎないので詳しい説明は省略する。メモリテスト回路４０は、外部からメモリテストのスタート信号ＭＢＩＳＴＳＴＲＡＴを与えるとテストパターンやテスト制御信号を生成してテスト信号線５０を介して各ＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎに供給するように構成されている。
上記メモリテスト回路４０をチップ上に形成する代わりに、破線Ａで示すように上記テスト信号線５０に接続されるテスト用入力端子ＴＥＳＴＩＮを設けて、外部のメモリテスト回路で生成した上記テストパターンやテスト制御信号と同様な信号あるいは固定パターンを上記テスト用入力端子ＴＥＳＴＩＮより入力してＲＡＭマクロセルＭＣＬ１，ＭＣＬ２……ＭＣＬｎをテストするように構成することも可能である。
第５図には、上記設定回路１０を構成するシフトレジスタの構成例が示されている。同図では、各フリップフロップがヒューズ内蔵フリップフロップとして示されている。この実施例のシフトレジスタは、縦続接続された１３個のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ１３からなる３０個のヒューズセットＦＳ１〜ＦＳ３０が設けられ、これらのセットがさらに縦続接続されてなり、各フリップフロップに共通に印加されているシフトクロックＳＣＫによって保持データを１ビットずつシフトするように構成されている。ＦＳＥＴはすべてのフリップフロップに対してその内部のヒューズの状態を取り込んで保持させるためのヒューズセット信号である。
１つのヒューズセット内の１３個のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ１３は、それぞれ第６図に示すように、用途を示すビットＢ１，ＲＡＭマクロセルの識別コードを示すビットＢ２〜Ｂ７，救済アドレスコードまたはタイミング調整コードを示すＢ８〜Ｂ１３により構成される。ここで、用途を示すビットＢ１は、Ｂ８〜Ｂ１３のコードが救済アドレスコードまたはタイミング調整コードのいずれを表わしているか示すビットであり、具体的にはビットＢ１が“０”のときはＢ８〜Ｂ１３のコードが救済アドレスコードであることを、またビットＢ１が“１”のときはＢ８〜Ｂ１３のコードがタイミング調整コードであることを表わしている。さらに、Ｂ８〜Ｂ１３のコードがタイミング調整コードである場合、前４ビットがセンスアンプの活性化タイミングの調整情報、後２ビットがワード駆動パルスのパルス幅の調整情報とされる。
ＲＡＭマクロセルの識別コードを示すビットＢ２〜Ｂ７は、さらにマクロセルの種類を示すビットＢ２，Ｂ３とマクロセル番号を示すビットＢ４〜Ｂ７とからなる。例えば、ビットＢ２，Ｂ３が“００”のときは指定されたＲＡＭマクロセルが４ｋワードの記憶容量を備えているセルであることを、またビットＢ２，Ｂ３が“０１”のときは指定されたＲＡＭマクロセルが２ｋワードの記憶容量を備えているセルであることを、そしてビットＢ２，Ｂ３が“１０”のときは指定されたＲＡＭマクロセルが１ｋワードの記憶容量を備えているセルであることを、それぞれ表わしている。
ビットＢ２，Ｂ３が“１１”のときはすべてのＲＡＭマクロセルを指定していることを表わしている。このビットＢ２，Ｂ３によるＲＡＭマクロセルの指定は、主としてビットＢ１が“１”でビットＢ８〜Ｂ１３がタイミング調整コードである場合に有効とされる。同一チップ内の同一種類のＲＡＭは互いに特性が近似するので一括してタイミングを調整するのが望ましいためである。この実施例で「ワード」とはビット長が３６ビットのデータを意味する。ＲＡＭマクロセルの種類は前記のものに限定されるものでない。ワード長も３６ビットである必要はなく、またセルによって互いにワード長が異なっていても良い。
第７図には、前記シフトレジスタ機能を有する設定回路１０を構成するヒューズ内蔵のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ１３の一実施例の具体的回路図が示されている。同図において、各フリップフロップは、ヒューズＦｉおよび該ヒューズと直列に接続されたＭＯＳＦＥＴＱｉとからなりヒューズＦｉの状態（切断または未切断）に応じた電位（ＶｃｃまたはＧＮＤ）をその接続ノードＮｉに生じさせる状態設定手段１１と、前記メモリ診断コントローラ２０から供給されるヒューズセット信号ＦＳＥＴによって上記状態設定手段１１の設定電位を内部に伝達するための伝送ゲート１２と、伝送ゲート１２によって伝達された電位状態を保持するためのラッチ回路１３と、データ入力端子ＩＮに入力されたデータを上記ラッチ回路１３に伝達したり遮断したりするための伝送ゲート１４などとから構成される。
この実施例回路では、ヒューズセット信号ＦＳＥＴがロウレベルにネゲートされているときに、前記メモリ診断コントローラ２０から供給されるシフトクロックＳＣＫに同期して、データ入力端子ＩＮに入力されているデータを上記ラッチ回路１３に伝達させるように上記伝送ゲート１４を制御する信号を形成するため論理回路１５が設けられている。
シフトレジスタ機能を有する設定回路１０を構成する第７図のヒューズ内蔵のフリップフロップは、ヒューズセット信号ＦＳＥＴが、第８図に示すようにハイレベルにアサートされるとラッチ回路１３にヒューズの状態ＦＵＳＥをラッチし、ヒューズセット信号ＦＳＥＴがロウレベルにネゲートされているときにシフトクロックＳＣＫが入るとその立上がりに同期して、データ入力端子ＩＮに入力されているデータをラッチ回路１３にラッチするように動作する。ラッチ回路１３にラッチされたデータは出力端子ＯＵＴより次段のフリップフロップのデータ入力端子ＩＮに供給される。
従って、この実施例においては、先ず、ヒューズセット信号ＦＳＥＴをハイレベルに変化させてラッチ回路１３にヒューズの状態ＦＵＳＥをラッチしてから、シフトクロックＳＣＫを続けて変化させることによって、各フリップフロップの保持データを次段のフリップフロップへ次々とシフトさせることができる。上記伝送ゲート１４が２段ゲートで構成されているのは、データ入力端子ＩＮに入力されているデータがそのまま出力端子ＯＵＴより出力されてしまういわゆるレーシングを防止するためである。
第９図には、入力されるクロック信号ＣＫおよびトリガ信号ＴＲＩＧと、ヒューズセット信号ＦＳＥＴ、シフトクロックＳＣＫ、バス出力信号ＭＣ３〜ＭＣ１５およびＭＣ１６との関係が示されている。内部クロックＮＣＫの１３サイクルの間シフトクロックＳＣＫが出力されてヒューズ設定回路１０からのシリアルデータの取込みが行なわれ、次の１６サイクルでメモリ診断コントローラ２０からメモリコントロールバス３０上に信号が出力される。この間にＲＡＭマクロセルではバス上のマクロセル番号を示す信号Ｂ３〜Ｂ９をデコードして自己宛のデータか否か判定する。そして、その後の１６サイクルでＲＡＭマクロセルへのメモリコントロールバス３０上の情報信号Ｂ１０〜Ｂ１５のラッチが行なわれる。そして、合計で４５サイクル要する上記動作をヒューズセットの数である３０回だけ繰返すことですべてのヒューズの設定情報が対応するＲＡＭマクロセルへ転送される。
上記メモリ診断コントロール回路２０には、セレクタが設けられており、クロック信号ＣＫに変えて外部からの制御パルスＰＵＬＳＥによっても動作可能にされているとともに、このセレクタはデータの切換えを行なう前述のセレクタと同一の制御信号によって制御されることによって、制御パルスＰＵＬＳＥが入力されて動作するときは外部端子から入力されるデータを取り込んでＲＡＭマクロセルに転送するように動作する。
このようなメモリ診断コントロール回路２０の動作の切換えは、外部から供給されるテストモード設定信号に応じて行なわれるように構成されている。特に制限されないが、この実施例では、上記テストモード設定信号はメモリコントロールバス３０上にＭＣ０〜ＭＣ２として出力され、ＲＡＭマクロセルＭＣＬ１〜ＭＣＬｎへ供給される。
第１０図を用いて、上記ＲＡＭマクロセルＭＣＬ１〜ＭＣＬｎの構成を説明する。この実施例のＲＡＭマクロセルＭＣＬは、複数のメモリセルがマトリックス状に配置されたメモリアレイと冗長回路などの周辺回路を含んだＲＡＭコア１１０、ＲＡＭコア１１０内の欠陥ビットを予備メモリセルに置き換えるための救済アドレスをメモリコントロールバス３０から取り込んで保持する救済アドレス受信ラッチ回路１２１、ＲＡＭコア１１０内の信号のタイミングを調整するためのタイミング情報をメモリコントロールバス３０から取込んで保持するタイミング情報受信ラッチ回路１２２、メモリコントロールバス３０から供給されるＲＡＭマクロセルの識別コード（マクロＩＤ）が予め自己に与えられたコードと一致するかを検出するマクロＩＤ一致検出回路１３０、メモリコントロールバス３０から供給されるコード（ＭＣ０〜ＭＣ２＝ＴＭＯＤＥ（０：２））をデコードしてモードに応じて制御信号を生成するテストモードデコーダ１４０、テストモード時にメモリコントロールバス３０から供給されるコード（ＭＣ１０〜ＭＣ１５）をデコードしてテスト対象ビットを指定する信号ＴＤＢ０〜ＴＤＢ３５を生成するテストビットデコーダ１５０、テストモード時に読出しデータと期待値データとを比較して一致したか否かを判定するテスト結果比較判定回路１６０、ＬＳＩ本来の機能を構成するシステム論理回路から供給されるアドレス信号Ａやリード・ライト制御信号ＷＥ、ライトデータＷＤまたはメモリテスト回路４０から供給されるアドレス信号ＴＡやリード・ライト制御信号ＴＷＥ、テストライトデータＴＷＤのいずれか選択するためのセレクタ群１７０などから構成されている。
第１１図には、ＲＡＭコア１１０の具体的な構成例が示されている。この実施例のＲＡＭコア１１０は、複数のメモリセルＭＣがマトリックス状に配置されたメモリアレイ１１１、入力されたアドレス信号をラッチするアドレスラッチ回路１１２、行アドレス信号をデコードしてこれに対応したメモリアレイ内の１本のワード線ＷＬを選択する行アドレスデコーダ１１３、入力された列アドレス信号をデコードしてメモリアレイ内のビット線ＢＬ，／ＢＬを選択する列アドレスデコーダ１１４、書込みパルスなどを生成するパルス生成回路１１５、パルス生成回路１１５により生成された信号を遅延してメモリアレイ内のセンスアンプの活性化信号φｓａを生成するタイミング回路１１６、タイミング情報受信ラッチ回路１２２から供給されるタイミング調整信号ＴＣ０〜ＴＣ５のうちＴＣ４，ＴＣ５をデコードして上記パルス生成回路１１５に対する調整信号を生成する調整用デコーダ１１７ａ、同じくＴＣ０〜ＴＣ５のうちＴＣ０〜ＴＣ３をデコードして上記タイミング回路１１６に対する調整信号を生成する調整用デコーダ１１７ｂ、救済アドレス受信ラッチ回路１２１から供給される救済アドレスＲＹＡ０〜ＲＹＡ５をデコードしてセレクタの切換え信号を生成する冗長デコーダ１１８、パルス生成回路１１５により生成された信号に基づいてメモリアレイ内のコモンデータ線ＣＤＬ，／ＣＤＬのプリチャージ信号φｐを生成するタイミング回路１１９などから構成されている。
メモリアレイ１１１は、一度にリード・ライトされる３６個のビットデータに対応して３６個のメモリブロックＢＬＫ０〜ＢＬＫ３５と冗長用すなわち予備のメモリブロックＲ−ＢＬＫとにより構成されている。そして、各メモリブロックは、ローカルメモリアレイＬＭＡと、該ローカルメモリアレイＬＭＡ内の選択された一対のビット線をコモンデータ線ＣＤＬ，／ＣＤＬに接続させるカラムスイッチＣＳＷ、メモリセルからコモンデータ線ＣＤＬ，／ＣＤＬ上に読み出されたデータ信号を増幅するセンスアンプＳＡ、センスアンプＳＡにより増幅されたリードデータをラッチするデータラッチ回路ＤＬＴ、リード・ライト制御信号ＷＥとライトデータＷＤに基づいて選択メモリセルへのデータ書込みを行なうためのライトアンプＷＡ、ライトデータＷＤやリード・ライト制御信号ＷＥを取り込む入力回路ＩＢＦ、上記冗長デコーダ１１８からの切換え制御信号に従って隣り合うメモリブロックの入力回路ＩＢＦｉｎのいずれの信号を選択するか決定する書込みセレクタＷ−ＳＥＬ、同じく冗長デコーダ１１８からの切換え制御信号に従って隣り合うメモリブロックのデータラッチＤＬＴのいずれの信号を選択するか決定する読出しセレクタＲ−ＳＥＬなどから構成されている。
パルス生成回路１１５は、可変遅延段ＶＤＬＹ１を有するワンショットパルス生成回路を備えており、調整用デコーダ１１７ａからの調整信号により可変遅延段ＶＤＬＹ１における遅延量が決定されることにより書込みパルス幅を調整できるように構成されている。また、タイミング回路１１６は、可変遅延段ＶＤＬＹ２を備えており、調整用デコーダ１１７ａからの調整信号により可変遅延段ＶＤＬＹ２における遅延量が決定されることによりセンスアンプ活性化タイミングを調整できるように構成されている。
本実施例における冗長方式は、特に制限されないが、隣接するメモリブロック間で一方向（例えば右から左すなわち冗長用メモリブロックのある側からない側）へデータビットをシフト可能にする書込みセレクタＷ−ＳＥＬと読出しセレクタＲ−ＳＥＬを設け、故障を含むメモリブロックがある場合に隣接するメモリブロックで置き換え、置き換えに使用されたメモリブロックはさらに隣接するメモリブロックで置き換えることにより、故障を含むメモリブロックを一つだけ救済できるようにする。各メモリブロックではそれぞれ１つだけメモリセルが選択され、メモリブロックの数に相当するビットのデータが同時にリード・ライト可能にされている。
ＲＡＭマクロセルのテストの結果、故障ビットが見つかったメモリブロックを隣のメモリブロックで置き換えるため、第５図に示す設定回路内のヒューズセットに故障ビットのあるメモリブロックのＩＤ（識別コード）と救済アドレスをペアで設定しておき、それをＲＡＭマクロセルに転送することで自動的に冗長回路による欠陥ブロックの置き換えが行なわれるようになる。例えば、マクロセルの種類が“Ｂ”で、マクロセル番号が“３”のマクロセルのメモリブロックＢＬＫ４に故障ビットが見つかった場合には、第５図に示す１３個のヒューズセットに“００１００１１０００１０１”を設定してやればよい。ここで、“１”が立っているビットに対応するヒューズは切断されること、“０”が立っているビットに対応するヒューズは切断されないことを意味している。先頭ビットの“０”は用途がアドレス救済であることを表わし、次の２ビット“０１”はマクロセルの種類が“Ｂ”、次の４ビット“００１１”はマクロセル番号が“３”、残りの６ビット“０００１０１”は欠陥ブロックがメモリブロックＢＬＫ４であることを表わしている。
上記設定回路１０からのヒューズ設定情報のＲＡＭマクロセルへの転送は、システムの立上がり時に行なわれる。システムの立上がりにおいては、先ずメモリ診断コントローラ２０に対して外部から与えるモード信号ＴＭＯＤＥ（０：２）として“０００”にしておく。これによって、メモリ診断コントローラ２０は、設定回路１０からのヒューズ設定情報のＲＡＭマクロセルへの転送が必要であることを認知する。次に、システムクロックが安定するまで約１μ秒程度待機してから、上記トリガ信号ＴＲＩＧをハイレベルにアサートされたのを受けて設定情報の転送を開始し、設定回路１０から設定情報をシリアルに読み込んでパラレル変換し、それをメモリコントロールバス３０を介してＲＡＭマクロセルに転送する処理を行なう。ＲＡＭマクロセルは、メモリコントロールバス３０上のデータを受信ラッチ回路に取り込むことで、受信ラッチ回路へのヒューズ設定情報の転送が終了する。その後、トリガ信号ＴＲＩＧがロウレベルにネゲートされてから、本来のシステムの動作が開始されることとなる。
前記第４図の実施例において、ＢＩＳＴからなるメモリテスト回路４０は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）で規定されているＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラに置き換えるようにすることもできる。メモリ診断コントローラ２０およびヒューズ設定回路１０の構成は前記第４図の実施例と同様である。
この場合、ＪＴＡＧの命令の１つにヒューズ設定回路の自動転送命令を用意するとともに、ＴＡＰコントローラ５０の状態を“Ｕｐｄａｔａ−ＩＲ”から“Ｒｕｎ−ｔｅｓｔ／Ｉｄｌｅ”に遷移させると、ＴＡＰコントローラからメモリ診断コントローラ２０に対する制御信号がアサートされる。そして、メモリ診断コントローラ２０は上記制御信号がアサートされると、ヒューズ設定回路１０に設定されている情報の自動転送を行なうように構成される。ＲＡＭマクロセルのテストや外部端子からのデータをＲＡＭマクロセルに転送したり、ＲＡＭマクロセル内の受信ラッチ回路のリセットなど、他のモードもＪＴＡＧのオプション命令に定義して実行できるように構成することも可能である。
上記の実施例から得られる作用効果は、下記の通りである。
（１）  複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第１工程で上記メモリ部のテストを行い、第２工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第３工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第１乃至上記第３工程の後の第４工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定することにより、製造工程の簡素化を図ることができるという効果が得られる。
（２）  上記に加えて、上記ヒューズ回路をレーザーにより切断可能なヒューズ素子で構成することにより、ＣＭＯＳプロセスにより半導体装置への搭載が容易となり、その切断も比較的簡単に行うようにすることができるという効果が得られる。
（３）  上記に加えて、上記メモリ部のテストを上記半導体装置に含まれるテスト回路によって実行することにより、簡単なテスト装置を用いて信頼性の高いテスト結果を得ることができるという効果が得られる。
（４）  上記に加えて、上記第２工程と上記第３工程との間に、レジスタに保持された欠陥情報を参照して上記メモリ部のテストを行う第５工程を更に実施することにより、無駄なヒューズ切断やテスト工数が削減できるので製造工程の簡素化がいっそう可能になるという効果が得られる。
（５）  上記に加えて、上記第１工程乃至第３工程を半導体装置がウエハの状態で実行することにより、製造工程の簡素化が可能になるという効果が得られる。
（６）  上記に加えて、上記第４工程を半導体装置がウエハの状態で実行することにより、製造工程の簡素化が可能になるという効果が得られる。
（７）  上記に加えて、上記第１工程乃至上記第４工程を上記半導体装置がウエハの状態で実行されるプロービング検査工程とすることにより、製造工程の簡素化が可能になるという効果が得られる。
（８）  複数のメモリセルを有するメモリ部で記憶されたデータを用いて論理部で信号処理を行う半導体装置において、上記メモリ部及び論理部のテストを行うテストパターン生成回路、上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路、及び上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを設け、上記メモリ部には、上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを設けることにより、簡素化と高信頼のテスト動作を実施することができるという効果が得られる。
（９）  上記に加えて、上記メモリ部に入力された識別コードが自己の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを設け、上記検出回路により入力された識別コードと自己の識別コードとが一致していると判定しして上記ヒューズ回路に設定された欠陥情報を上記ラッチ回路に保持させるようにすることにより、簡単な構成で救済効率の高い半導体装置を得ることができるという効果が得られる。
（１０）  上記に加えて、上記メモリ部を複数個で構成し、上記ヒューズ回路から複数のメモリ部に対する欠陥情報の転送を複数の信号線を有するバスを介して行うようにすることにより、簡単な構成で救済効率の高い半導体装置を得ることができるという効果が得られる。
（１１）  上記に加えて、１マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するようにすることにより、動作の高速化を図るようにすることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、テスト回路の構成は種々の実施形態を採ることができるものである。ヒューズ回路は、電気的に切断にするものであってもよい。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である複数のＲＡＭを内蔵したマイクロプロセッサのようなＬＳＩに適用した場合について説明したが、本発明はそれに限定されるものでなく、ヒューズ回路により設定された情報により欠陥救済が行われたり、回路機能が変更される内部回路を備えた半導体装置とその製造方法に広く利用することができる。
産業上の利用可能性
この発明は、ヒューズ回路により設定された情報により欠陥救済が行われたり、回路機能が変更される内部回路を備えた半導体装置とその製造方法に広く利用することができる。
【図面の簡単な説明】
第１図は、この発明に係る半導体装置の一実施例を示すブロック図であり、
第２図は、この発明に係る半導体装置の製造方法の一実施例を示すフローチャート図であり、
第３図は、この発明が適用される半導体装置の一実施例を示す概略全体ブロック図であり、
第４図は、本発明が適用される半導体装置の概略構成図であり、
第５図は、第４図の設定回路１０を構成するシフトレジスタの構成図であり、
第６図は、第５図のシフトレジスタを説明するためのビット構成図であり、
第７図は、第５図のシフトレジスタ機能を有する設定回路１０を構成するヒューズ内蔵のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ１３の一実施例を示す具体的回路図であり、
第８図は、第７図のフリップフロップの動作を説明するためのタイミング図であり、
第９図は、第４図のメモリ診断コントローラの動作を説明するためのタイミング図であり
第１０図は、第４図のＲＡＭマクロセルの一実施例を示すブロック図であり、
第１１図は、第１０図のＲＡＭマクロセルのＲＡＭコアの一実施例を示す構成図である。
【図１】
2002059902.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2002059902.tif 000009
【図８】
2002059902.tif 000010
【図９】
2002059902.tif 000011
【図１０】
2002059902.tif 000012
【図１１】
2002059902.tif 000013
【国際調査報告】
2002059902.tif 000014
2002059902.tif 000015