(57)【特許請求の範囲】
【請求項１】
データ入力端子、該データ入力端子からの入力信号を変換する変換回路および該変換回路の出力を判定する判定回路を有するデータ受信回路であって、
前記変換回路は前記入力信号を前記データ入力端子における周波数よりも遅い周波数の信号に変換するデマルチプレクサ部を備え、該デマルチプレクサ部の出力はソースを共通に接続した複数の第１トランジスタの各ドレイン側で得られることを特徴とするデータ受信回路。
【請求項２】
請求項１に記載のデータ受信回路において、前記変換回路に入力されたデータは第２トランジスタのドレイン電流の変化に変換され、該第２トランジスタのドレインは前記複数の第１トランジスタの共通ソースに接続され、電流ステアリングにより前記複数の第１トランジスタのドレイン側でデマルチプレックスされた信号を得ることを特徴とするデータ受信回路。
【請求項３】
請求項１に記載のデータ受信回路において、前記デマルチプレクサ部は、差動対トランジスタを用いた差動回路であり、該差動対トランジスタのソースが共通に接続されたノードの電流をパルス状に流すことで特定のタイミングの期間に該各差動対トランジスタを動作させ、当該差動対トランジスタのドレイン側でデマルチプレックスされた信号を得ることを特徴とするデータ受信回路。
【請求項４】
請求項１に記載のデータ受信回路において、さらに、前記デマルチプレクサ部の出力が供給される積分回路を備え、該積分回路は前記入力信号の１ビット分のデータを積分することを特徴とするデータ受信回路。
【請求項５】
請求項４に記載のデータ受信回路において、前記積分回路は時間的に前後する前記入力信号の複数ビット分のデータを積分して積算し、該積算値はビット毎に異なる大きさおよび符号の重みで得られることを特徴とするデータ受信回路。
【請求項６】
請求項４に記載のデータ受信回路において、さらに、前記デマルチプレクサ部の出力で１ビット分の積分を行った後、各ビットの積分結果の重み付き和を求める加算演算部を備え、前記判定回路は該重み付き和の加算演算の結果を判定することを特徴とするデータ受信回路。
【請求項７】
請求項４に記載のデータ受信回路において、前記積分回路の出力はトランジスタのドレイン電流で得られる電流出力であり、複数ビットの積分回路の出力電流を共通ノードに流すことで重み付きの和を形成することを特徴とするデータ受信回路。
【請求項８】
請求項１に記載のデータ受信回路において、前記入力信号と直接インターフェースする前記変換回路は差動対トランジスタであり、該差動対トランジスタのドレイン側の負荷を低インピーダンス負荷としたことを特徴とするデータ受信回路。
【請求項９】
請求項８に記載のデータ受信回路において、前記差動対トランジスタのドレイン側の負荷は、抵抗、ダイオード接続トランジスタまたはゲート接地トランジスタであることを特徴とするデータ受信回路。
【請求項１０】
請求項４に記載のデータ受信回路において、前記積分回路の負荷は、前記積分電流を生成するトランジスタとは異なる極性のトランジスタであり、さらに、前記積分結果の電位を高電位電源電圧と低電位電源電圧との間の中間レベルの適切な値に調整する調整回路を備えることを特徴とするデータ受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための信号伝送技術に関し、特に、高速の信号伝送を行うためのデータ受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置、並びに、プロセッサおよびスイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＳＲＡＭやＤＲＡＭ等の半導体記憶装置とプロセッサとの間の速度ギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００３】
しかしながら、回路ブロック間、チップ間、或いは、匡体やボード間の信号伝送を高速化すると、信号伝送路での信号減衰が大きくなるため、結果としてデータ受信回路で受信する信号の振幅が小さくなる。さらに、データ送信回路側においても、大きな振幅の信号を出力するのが難しくなるため、ますます受信信号の振幅は小さくなる。そのため、感度が高くて高速動作が可能であり、しかも、信号の高周波成分の減衰があっても正しくデータを受信することができるデータ受信回路の提供が要望されている。
【０００４】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が２．５Ｇｂｐｓを超え、１０Ｇｂｐｓ或いはそれ以上といった極めて高い値（高速の信号伝送）が要求されるようになって来ている。
【０００５】
ところで、高速で動作するデータ受信回路を作成するために、その受信回路内のできるだけ入力データ線（データ入力端子）に近い位置にデマルチプレクサ（ＤＥＭＵＸ：Demultiplexer）を設け、そのデータ入力端子に近い位置で遅い周波数成分の信号に変換することが行われている。なお、データ受信回路で使用されるＤＥＭＵＸは一種のサンプリング回路の機能も備えており、高速の入力データをサンプリングして低速データとして出力する。
【０００６】
図１は従来のデータ受信回路の一例を概略的に示すブロック回路図であり、また、図２は図１のデータ受信回路に使用するクロック（内部クロック）のタイミング波形を示す図である。ここで、図１のデータ受信回路は、１：４のＤＥＭＵＸ（デマルチプレクサ）として構成されている。
【０００７】
図１において、参照符号１１０〜１１３および１２０〜１２３はトランジスタスイッチ（ｎチャネル型ＭＯＳトランジスタ：ｎＭＯＳトランジスタ）、１３０〜１３３はサンプリング回路、そして、１４０〜１４３は判定回路（再生型ラッチ）を示している。なお、図１のデータ受信回路は、例えば、４組のスイッチ１１０，１２０；１１１，１２１；１１２，１２２；１１３，１２３、４組のサンプリング回路１３０，１３１，１３２，１３３、および、４組の判定回路１４０，１４１，１４２，１４３を備え、相補（差動）の四相クロックＣＬＫ０，／ＣＬＫ０；ＣＬＫ１，／ＣＬＫ１；ＣＬＫ２，／ＣＬＫ２；ＣＬＫ３，／ＣＬＫ３により駆動されるようになっている。ここで、例えば、クロック／ＣＬＫ０は、クロックＣＬＫの反転クロックを示し、これら差動の四相クロック（内部クロック）ＣＬＫ０〜ＣＬＫ３および／ＣＬＫ０〜／ＣＬＫ３のタイミングは、図２に示す通りである。
【０００８】
図１に示されるように、従来のデータ受信回路において、例えば、４ＧＨｚの外部クロックに同期した差動の入力信号Ｄin,／Ｄinは、４組のスイッチ１１０〜１１３，１２０〜１２３を介して、例えば、１ＧＨｚの内部クロック（ＣＬＫ０〜ＣＬＫ３）に同期した４組のサンプリング回路１３０〜１３３に取り込まれ、それぞれ判定回路１４０〜１４３を介して差動の出力信号ＯＵＴ０〜ＯＵＴ３，／ＯＵＴ０〜／ＯＵＴ３が出力されるようになっている。
【０００９】
ここで、各サンプリング回路（例えば、１３０）は、ｐＭＯＳトランジスタ３０１〜３０４およびｎＭＯＳトランジスタ３０５〜３０９を備え、入力信号Ｄin,／Ｄinを差動対トランジスタ３０７および３０８のゲートで受け、トランジスタ３０１，３０４および３０９のゲートにクロックＣＬＫ０を供給する。すなわち、例えば、サンプリング回路１３０は、クロック／ＣＬＫ０が高レベル『Ｈ』から低レベル『Ｌ』に立ち下がってスイッチ１１０，１２０がオフし、同時にクロックＣＬＫ０が低レベル『Ｌ』から高レベル『Ｈ』に立ち上がってトランジスタ３０９をオンすると共にトランジスタ３０１，３０４がオフするタイミングで入力信号Ｄin,／Ｄinのデータを取り込み、そのデータを、例えば、２つのＮＡＮＤゲート４０１，４０２によるラッチとして構成された判定回路１４０でラッチおよび判定するようになっている。
【００１０】
【発明が解決しようとする課題】
上述した図１に示すデータ受信回路を高速化するためには、最も高速で動作する部分であるＤＥＭＵＸ（デマルチプレクサ）の動作を高速化しなければならず、そのため、スイッチ（トランジスタ１１０〜１１３，１２０〜１２３）の動作の高速化が必要となる。
【００１１】
図１のデータ受信回路において、各サンプリング回路（１３０〜１３３）は、内部クロック／ＣＬＫ０〜／ＣＬＫ３で駆動されるトランジスタスイッチ１１０〜１１３，１２０〜１２３を介して入力信号Ｄin,／Ｄinが供給されるようになっている。そのため、スイッチ１１０〜１１３，１２０〜１２３をオン・オフするには、各トランジスタのソース−ゲート間の電位をそのトランジスタの閾値Ｖth以上および閾値Ｖth以下となるように駆動しなければならず、スイッチをオン・オフするために必要なゲート電位は、入力信号Ｄin,／Ｄinのレベルに依存して変化することになる。
【００１２】
このように、スイッチをオン・オフするのに必要な電位が入力信号のレベルに依存して変化すると、スイッチを駆動するクロックの振幅を十分大きくしないと、スイッチのオン・オフを完全に行うことができない場合が生じ、また、スイッチがオン・オフするタイミングが入力信号のレベルに依存することになり、データ依存性のジッター（jitter）が生じてデータを正しく受信することが困難になる恐れもある。さらに、高速のデータ受信においては、使用するクロックも高い周波数が要求されるが、クロックの周波数が高くなればなるほど大きな振幅を実現することはより一層困難になる。
【００１３】
本発明は、上述した従来のデータ受信回路が有する課題に鑑み、小振幅のクロックを使用して高速のデータ伝送を行う場合でも、データを正しく受信することができるデータ受信回路の提供を目的とする。
【００１４】
【課題を解決するための手段】
本発明によれば、データ入力端子、該データ入力端子からの入力信号を変換する変換回路および該変換回路の出力を判定する判定回路を有するデータ受信回路であって、前記変換回路は前記入力信号を前記データ入力端子における周波数よりも遅い周波数の信号に変換するデマルチプレクサ部を備え、該デマルチプレクサ部の出力はソースを共通に接続した複数の第１トランジスタの各ドレイン側で得られることを特徴とするデータ受信回路が提供される。
【００１５】
本発明のデータ受信回路によれば、変換回路は、入力信号をデータ入力端子における周波数よりも遅い周波数の信号に変換するデマルチプレクサ部を備え、このデマルチプレクサ部の出力は、ソースを共通に接続した複数の第１トランジスタの各ドレイン側で得られるようになっている。
【００１６】
まず、本発明に係るデータ受信回路の基本構成を図３〜図５に従って説明する。
【００１７】
図３は本発明の第１の形態に係るデータ受信回路の基本構成を概略的に示すブロック回路図であり、図４は本発明の第２の形態に係るデータ受信回路の基本構成を概略的に示すブロック回路図であり、そして、図５は図３および図４のデータ受信回路に使用するクロックのタイミング波形を示す図である。なお、図３および図４に示すデータ受信回路は、シングルエンドの入力信号Ｄinを受信する回路とされているが、差動の入力信号（Ｄin,／Ｄin）を受信する回路として構成することができるのはいうまでもない。
【００１８】
図３において、参照符号１は負荷回路、２はソース結合回路、３１および３２は入力用ｎＭＯＳトランジスタ、そして、４−０〜４−(n-1)は判定回路を示している。なお、図４において、参照符号５は積分回路（負荷回路）を示している。
【００１９】
まず、図３に示されるように、本発明の第１の形態に係るデータ受信回路は、複数のダイオード接続されたｐＭＯＳトランジスタ１１−０〜１１−(n-1)および１２−０〜１２−(n-1)で構成された負荷回路１と、それぞれのゲートに内部クロックｃｌｋ０〜ｃｌｋ(n-1)が供給された複数のｎＭＯＳトランジスタ２１−０〜２１−(n-1)および２２−０〜２２−(n-1)で構成されたソース結合回路２と、入力信号Ｄinおよび基準電圧Ｖrefがゲートに供給された入力トランジスタ（ｎＭＯＳトランジスタ）３１および３２と、複数の判定回路４−０〜４−(n-1)を備えている。
【００２０】
ｎ個のトランジスタ（負荷トランジスタ）１１−０〜１１−(n-1)およびｎ個のトランジスタ（スイッチトランジスタ）２１−０〜２１−(n-1)は、入力信号Ｄinのために設けられ、また、ｎ個のトランジスタ（負荷トランジスタ）１２−０〜１２−(n-1)およびｎ個のトランジスタ（スイッチトランジスタ）２２−０〜２２−(n-1)は、基準電圧Ｖrefのために設けられている。そして、ｎ個の判定回路４−０〜４−(n-1)のそれぞれは、対応する入力信号側の負荷トランジスタおよびスイッチトランジスタの接続ノードと基準電圧側の負荷トランジスタおよびスイッチトランジスタの接続ノードとを入力として受信データの判定を行うようになっている。
【００２１】
具体的に、例えば、図３のデータ受信回路を１：４のＤＥＭＵＸとして構成する場合（ｎ＝４の場合）、データ受信回路は、４つの判定回路（４−０〜４−３）、入力信号側の４つの負荷トランジスタ（１１−０〜１１−３）および４つのスイッチトランジスタ（２１−０〜２１−３）、並びに、基準電圧側の４つの負荷トランジスタ（１２−０〜１２−３）および４つのスイッチトランジスタ（２２−０〜２２−３）を設けることになる。ここで、入力信号Ｄinが、例えば、４ＧＨｚのクロックに同期した信号として入力されるとき、内部クロックは、図５に示されるような互いに位相が９０°異なる１ＧＨｚの四相クロックｃｌｋ０〜ｃｌｋ３を使用することになる。
【００２２】
このように、本発明の第１の形態に係るデータ受信回路は、受信回路内部のＤＥＭＵＸとしてソース結合した複数のトランジスタ２１−０〜２１−(n-1)および２２−０〜２２−(n-1)で構成されたソース結合回路２を使用し、信号（入力信号Ｄinおよび基準電圧Ｖref）の切り替えを内部クロックｃｌｋ０〜ｃｌｋ(n-1)で行うようになっている。すなわち、入力信号Ｄinは入力トランジスタ３１により電流に変換され、ソース結合回路２においてオンしているスイッチトランジスタ２１−０〜２１−(n-1)および対応する負荷トランジスタ１１−０〜１１−(n-1)を介して流れ、また、基準電圧Ｖrefは入力トランジスタ３２により電流に変換され、ソース結合回路２においてオンしているスイッチトランジスタ２２−０〜２２−(n-1)および対応する負荷トランジスタ１２−０〜１２−(n-1)を介して流れる。ここで、内部クロックｃｌｋ０〜ｃｌｋ(n-1)は、いずれか１つが高レベル『Ｈ』となっており、スイッチトランジスタ２１−０〜２１−(n-1)内のいずれか１つおよび対応するスイッチトランジスタ２２−０〜２２−(n-1) 内のいずれか１つがオンすることになる。
【００２３】
そして、具体的に、例えば、内部クロックｃｌｋ０が高レベル『Ｈ』となる場合には、入力トランジスタ３１およびスイッチトランジスタ２１−０を介して流れる電流が負荷トランジスタ１１−０により入力信号Ｄinに対応する電圧レベルに変換され、また、入力トランジスタ３２およびスイッチトランジスタ２２−０を介して流れる電流が負荷トランジスタ１２−０により基準電圧Ｖrefに対応する電圧レベルに変換される。すなわち、入力トランジスタ３１のゲートに印加された入力信号Ｄinおよび入力トランジスタ３２のゲートに印加された基準電圧Ｖrefに対応した電圧レベルが、電流ステアリングにより負荷トランジスタ１１−０とスイッチトランジスタ２１−０との接続ノードおよび負荷トランジスタ１２−０とスイッチトランジスタ２２−０との接続ノードに現れ、それらの信号（電圧）を判定回路４−０に供給して入力信号Ｄinのデータを判定するようになっている。
【００２４】
上述した本発明の第１の形態に係るデータ受信回路は、クロック（内部クロックｃｌｋ０〜ｃｌｋ(n-1)）の立ち上がりエッジで入力信号（Ｄin）のデータを判別するようになっており、データとクロックの間にセットアップとホールドの関係があり、アパーチャ時間が短くなる。従って、理想的には、データアイの真ん中にクロックの立ち上がりエッジが来るように調整する必要があり、判定タイミングが合えば高い精度のデータ受信を行うことが可能である。ただし、例えば、データアイが非常に小さいときにはクロックのタイミング精度が問題になり、タイミング精度が悪いと高周波ノイズに弱くなるため、その点の配慮が必要である。
【００２５】
次に、図４と図３との比較から明らかなように、本発明の第２の形態に係るデータ受信回路は、図３のデータ受信回路における負荷回路１を積分回路（負荷回路）５として構成したものである。すなわち、上述した本発明の第１の形態に係るデータ受信回路では、負荷回路１を複数のダイオード接続されたｐＭＯＳトランジスタ１１−０〜１１−(n-1)および１２−０〜１２−(n-1)で構成したのに対して、図４に示されるように、本発明の第２の形態に係るデータ受信回路では、積分回路５を、制御信号がゲートに供給された複数のｐＭＯＳトランジスタ５１−０〜５１−(n-1)および５２−０〜５２−(n-1)、並びに、複数の容量５３−０〜５３−(n-1)および５４−０〜５４−(n-1)による複数の積分ユニットにより構成するようになっている。
【００２６】
具体的に、例えば、図４のデータ受信回路を１：４のＤＥＭＵＸとして構成する場合（ｎ＝４の場合）、積分回路５は、入力信号側の４つのｐＭＯＳトランジスタ（５１−０〜５１−３）および基準電圧側の４つのｐＭＯＳトランジスタ（５２−０〜５２−３）、並びに、入力信号側の４つの容量（５３−０〜５３−３）および基準電圧側の４つの容量（５４−０〜５４−３）を備える。ここで、入力信号側および基準電圧側のｐＭＯＳトランジスタ（５１−０〜５１−３および５２−０〜５２−３）のゲートに供給される制御信号（ｐｃｈ０〜ｐｃｈ３）は、図５に示されるように、内部クロック（ｃｌｋ０〜ｃｌｋ３）と同じ互いに位相が９０°異なる四相クロックである。
【００２７】
本発明の第２の形態に係るデータ受信回路は、上述した本発明の第１の形態に係るデータ受信回路と同様に、受信回路内部のＤＥＭＵＸとしてソース結合した複数のトランジスタ２１−０〜２１−(n-1)および２２−０〜２２−(n-1)で構成されたソース結合回路２を使用し、信号（入力信号Ｄinおよび基準電圧Ｖref）の切り替えを内部クロックｃｌｋ０〜ｃｌｋ(n-1)で行うようになっている。積分回路５におけるｐＭＯＳトランジスタ５１−０〜５１−(n-1)および５２−０〜５２−(n-1)は、内部クロックｃｌｋ０〜ｃｌｋ(n-1)内の高レベル『Ｈ』となる１つ（例えば、内部クロックｃｌｋ０）に対応して高レベル『Ｈ』となる１つの制御信号（ｐｃｈ０）が供給されるもの（ｐＭＯＳトランジスタ５１−０および５２−０）を除いて全てオンしており、高電位の電源電圧Ｖddが各ｐＭＯＳトランジスタ（５１−１〜５１−(n-1)および５２−１〜５２−(n-1)）を介して容量（５３−１〜５３−(n-1)および５４−１〜５４−(n-1)）に印加されて電荷が蓄積される。このとき、ゲートに低レベル『Ｌ』の制御信号ｐｃｈ１〜ｐｃｈ(n-1)が供給されてオンするｐＭＯＳトランジスタ５１−１〜５１−(n-1)および５２−１〜５２−(n-1)に対応するスイッチトランジスタ２１−１〜２１−(n-1)および２２−１〜２２−(n-1)のゲートには、それぞれ低レベル『Ｌ』の内部クロックｃｌｋ１〜ｃｌｋ(n-1)が供給され、これらのスイッチトランジスタ２１−１〜２１−(n-1)および２２−１〜２２−(n-1)はオフしている。
【００２８】
一方、高レベル『Ｈ』となる制御信号ｐｃｈ０がゲートに供給されたｐＭＯＳトランジスタ５１−０および５２−０はオフし、また、対応する内部クロックｃｌｋ０がゲートに供給されたスイッチトランジスタ２１−０および２２−０はオンする。従って、入力信号Ｄinがゲートに供給された入力トランジスタ３１により容量５３−０に蓄積された電荷がオン状態のスイッチトランジスタ２１−０を介して低電位電源Ｖss側に抜け、また、基準電圧Ｖrefがゲートに供給された入力トランジスタ３２により容量５４−０に蓄積された電荷がオン状態のスイッチトランジスタ２２−０を介して低電位電源Ｖss側に抜ける。ここで、入力トランジスタ３１および３２を流れる電流は入力信号Ｄinおよび基準電圧Ｖrefのレベルに応じて規定されるため、容量５３−０（ｐＭＯＳトランジスタ５１−０）とスイッチトランジスタ２１−０との接続ノードには入力信号Ｄinのレベルに対応した電圧レベルが現出し、また、容量５４−０（ｐＭＯＳトランジスタ５２−０）とスイッチトランジスタ２２−０との接続ノードには基準電圧Ｖrefのレベルに対応した電圧レベルが現出する。すなわち、入力トランジスタ３１のゲートに印加された入力信号Ｄinおよび入力トランジスタ３２のゲートに印加された基準電圧Ｖrefは、電流ステアリングにより容量５３−０とスイッチトランジスタ２１−０との接続ノードおよび容量５４−０とスイッチトランジスタ２２−０との接続ノードに現れ、それらの信号（電圧）を判定回路４−０に供給して入力信号Ｄinのデータを判定するようになっている。
【００２９】
上述した本発明の第２の形態に係るデータ受信回路は、クロック（内部クロックｃｌｋ０〜ｃｌｋ(n-1)）の高レベル『Ｈ』で入力信号（Ｄin）のデータを判別するようになっており、セットアップやホールドタイムの考えは存在せず、アパーチャ時間は長くなる。従って、積分タイミングが合えば、低いＳ／Ｎ比を実現することができる。ただし、例えば、積分回路は、高周波ノイズには強いが、ジッターや低周波ノイズに敏感であるため、その点の配慮が必要である。
【００３０】
以上のように、本発明に係るデータ受信回路によれば、受信回路のＤＥＭＵＸ動作はスイッチトランジスタ（ソース結合トランジスタ）の電流ステアリングにより得られるために、大振幅のクロックを不要とすることができる。また、スイッチトランジスタは、入力信号のレベルに依存することなく、内部クロックにより制御されるため、入力振幅依存性のジッターが生じることがない。
【００３１】
なお、本発明に係るデータ受信回路に適用するＤＥＭＵＸは、その出力がトランジスタのドレイン電流として得られるため、ＤＥＭＵＸの出力振幅を大きくするために、１ＵＩ（Unit Interval）に渡って積分することもできる。すなわち、積分することで、信号に対しては積分による大きなゲインが得られ、高周波ノイズに対しては積分による減衰効果があるため、Ｓ／Ｎ比を改善することが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明に係るデータ受信回路の各実施例を添付図面を参照して詳述する。
【００３３】
図６は本発明のデータ受信回路の第１実施例を示すブロック回路図である。図６において、参照符号３３はトランスコンダクタ部、３４はホールデッドカスコード部、並びに、１１−０〜１１−３および１２−０〜１２−３は負荷を示している。また、参照符号２１−０〜２１−３および２２−０〜２２−３はスイッチトランジスタ、そして、３１１および３２１はｎＭＯＳトランジスタを示している。
【００３４】
図６に示されるように、本第１実施例のデータ受信回路は、差動の入力信号Ｄin,／Ｄinが供給され該入力信号の電圧−電流変換を行うトランスコンダクタ部３３、並びに、トランスコンダクタ部３３の出力を受け取ってダイオード接続されたｎＭＯＳトランジスタの電流に変換するホールデッドカスコード部３４を備えている。
【００３５】
トランスコンダクタ部３３は、ゲートにバイアス電圧Ｖｂｐ０が印加されたｐＭＯＳトランジスタ３３１および３３２、それぞれゲートに入力信号Ｄin,／Ｄinが供給されたｎＭＯＳトランジスタ３０１および３０２、並びに、ゲートにバイアス電圧Ｖｂｎが印加されたｎＭＯＳトランジスタ３００を備えている。ホールデッドカスコード部３４は、ゲートにバイアス電圧Ｖｂｐ１が印加されたｐＭＯＳトランジスタ３３３および３３４、並びに、ダイオード接続されたｎＭＯＳトランジスタ３１０および３２０を備え、トランスコンダクタ部３３の出力（トランジスタ３３１および３０１の接続ノード、並びに、トランジスタ３３２および３０２の接続ノード）をトランジスタ３１０および３２０の電流に変換するようになっている。トランジスタ３１０および３２０は、それぞれｎＭＯＳトランジスタ３１１および３２１とカレントミラー接続され、トランジスタ３１０および３２０の電流をトランジスタ３１１および３２１の電流に変換するようになっている。
【００３６】
負荷１１−０〜１１−３，１２−０〜１２−３、および、スイッチトランジスタ２１−０〜２１−３，２２−０〜２２−３は、前述した図３のデータ受信回路において、ｎ＝４のときの負荷トランジスタおよびスイッチトランジスタに対応する。なお、図６に示すデータ受信回路では、図３のデータ受信回路における判定回路（４−０〜４−３）は省略されている。また、例えば、負荷１１−０および１２−０は負荷回路１０−０を構成している。
【００３７】
図７は本発明のデータ受信回路の第２実施例を示すブロック回路図であり、上述した図６に示す差動のデータ受信回路をシングルエンドとして構成したものである。
【００３８】
図７と図６との比較から明らかなように、図７に示す本第２実施例のデータ受信回路において、トランスコンダクタ部３３のトランジスタ３９２のゲートには、反転論理の入力信号／Ｄinの代わりに基準電圧Ｖrefが印加されるようになっている。また、シングルエンドの構成に対応して、ホールデッドカスコード部３４の一方のトランジスタ３１０に対してのみトランジスタ３１１がカレントミラー接続され、負荷１１−０〜１１−３，スイッチトランジスタ２１−０〜２１−３およびＤ型フリップフロップ（ＤＦＦ）４−０〜４−３により出力ＯＵＴ０〜ＯＵＴ３を生成するようになっている。なお、上述した第１実施例のデータ受信回路においては省略されているが、図７に示す第２実施例のデータ受信回路においては、データを判定するためのＤＦＦ４−０〜４−３が描かれている。
【００３９】
このように、上述した各実施例においては、信号電圧を電流に変換する差動のトランスコンダクタを使うことにより、広い入力コモンモード範囲が得られる利点がある。なお、上述した各実施例においては、ホールデッドカスコード構造のトランスコンダクタ（３３，３４）を用いて信号電圧を電流に変換したが、他に様々な構成を適用することができるのはいうまでもない。
【００４０】
図８は本発明のデータ受信回路の第３実施例を示すブロック回路図である。
【００４１】
図８と図６との比較から明らかなように、図８に示す本第３実施例のデータ受信回路では、図６の第１実施例におけるトランスコンダクタ部３３のｐＭＯＳトランジスタ３３１および３３２を抵抗３３５および３３６で構成し、また、ホールデッドカスコード部３４のｐＭＯＳトランジスタ３３３および３３４をｎＭＯＳトランジスタ３３７および３３８で構成する。
【００４２】
すなわち、本第３実施例のデータ受信回路は、入力信号Ｄin,／Ｄinを抵抗負荷（３３５，３３６）の差動対（３０１，３０２）で受け、抵抗負荷の電圧をｎＭＯＳソースフォロワ（３３７，３３８）でｎＭＯＳダイオード負荷（３１０，３２０）に接続する。このように、本第３実施例は、ｎＭＯＳソースフォロワを使うことでダイオード負荷を駆動する速度が改善され、より高速の動作が可能になる利点がある。
【００４３】
なお、上述した図６〜図８に示す第１〜第３実施例において、電圧−電流変換ではトランジスタ３１０，３２０とトランジスタ３１１，３２１とのカレントミラーを使用するが、このカレントミラーを経由することによる速度低下は、四相クロックｃｌｋ０〜ｃｌｋ３により各判定回路に供給される速度が１／４の速度になっているため、速度上の問題は生じない。
【００４４】
図９は本発明のデータ受信回路の第４実施例を示すブロック回路図である。
【００４５】
図９に示されるように、本第４実施例のデータ受信回路は、ＤＥＭＵＸが４つの差動対（３１−０，３２−０〜３１−３，３２−３）で構成され、スイッチ回路３４０によりこれら４つの差動対における１つを選択することで、入力信号Ｄin,／ＤinのサンプリングおよびＤＥＭＵＸを行うようになっている。
【００４６】
図１０は本発明のデータ受信回路の第５実施例を示すブロック回路図であり、図１１は図１０に示すデータ受信回路の動作を説明するための図である。
【００４７】
図１０に示されるように、本第５実施例において、スイッチ回路３４０は、ｎＭＯＳトランジスタ３４１〜３４６および３５１〜３５６で構成され、各トランジスタのゲートにはそれぞれ互いに位相が９０°異なる四相クロック（制御信号）φ０〜φ３における所定の１つが供給され、４つの差動対３１−０，３２−０；３１−１，３２−１；３１−２，３２−２；〜３１−３，３２−３のいずれか１つが順次選択されるようになっている。
【００４８】
具体的に、例えば、クロックφ０およびφ３が共に高レベル『Ｈ』（このとき、クロックφ２は低レベル『Ｌ』）となる期間、トランジスタ３４１および３４５は共にオンし（このとき、トランジスタ３４２はオフする）、差動対３１−０，３２−０が選択されてトランジスタ３４１，３４５および３３０−０を介して電流Ｉ0が流れる。なお、他の差動対３１−１，３２−１〜３１−３，３２−３は、低電位電源線（Ｖss）との間のいずれかのトランジスタがオフして電流パスが形成されず、非選択となっている。
【００４９】
すなわち、電流Ｉ0は、差動対３１−０，３２−０のゲートに供給される入力信号Ｄin,／Ｄinのレベルに応じてトランジスタ３１−０および３２−０に分流され、負荷１１−０およびトランジスタ３１−０の接続ノード、並びに、負荷１２−０およびトランジスタ３２−０の接続ノードには、入力信号Ｄin,／Ｄinに応じたレベルの信号（ｏｕｔ０，／ｏｕｔ０）が現出する。なお、ゲートにバイアス電圧Ｖｂｎが印加されたｎＭＯＳトランジスタ３３０−０および３３０−１は電流源として機能する。
【００５０】
図１２は本発明のデータ受信回路の第６実施例を示すブロック回路図であり、図１３は図１２に示すデータ受信回路の動作を説明するための図である。
【００５１】
図１２に示されるように、本第６実施例において、スイッチ回路３４０は、ｐＭＯＳトランジスタ３６１〜３６８で構成され、各トランジスタのゲートにはそれぞれ互いに位相が９０°異なる四相クロック（制御信号）φ０〜φ３における所定の１つが供給され、４つの差動対３１−０，３２−０；３１−１，３２−１；３１−２，３２−２；〜３１−３，３２−３のいずれか１つが順次選択されるようになっている。
【００５２】
具体的に、例えば、クロックφ０およびφ３が共に高レベル『Ｈ』となる期間、トランジスタ３６１および３６２はオフし、差動対３１−０，３２−０が選択される。なお、他の差動対３１−１，３２−１〜３１−３，３２−３は、高電位電源線（Ｖdd）との間のいずれかのｐＭＯＳトランジスタがオンし、そのオンしたトランジスタを介して直接電流が流れるため、非活性（非選択）となっている。
【００５３】
すなわち、入力信号Ｄin,／Ｄinのレベルに応じた差動対３１−０および３２−０を流れる電流ＩａおよびＩｂはトランジスタ３３−０を介して流れ、負荷１１−０およびトランジスタ３１−０の接続ノード、並びに、負荷１２−０およびトランジスタ３２−０の接続ノードには、入力信号Ｄin,／Ｄinに応じたレベルの信号（ｏｕｔ０，／ｏｕｔ０）が現出する。なお、ゲートにバイアス電圧Ｖｂｎが印加されたｎＭＯＳトランジスタ３３−０〜３３−３は電流源として機能する。
【００５４】
図１４は本発明のデータ受信回路の第７実施例を示すブロック回路図であり、図１５は図１４に示すデータ受信回路の動作を説明するための図である。
【００５５】
図１４に示されるように、本第７実施例において、スイッチ回路３４０は、ｎＭＯＳトランジスタ３４−０〜３４−３で構成され、各トランジスタのゲートにはそれぞれ互いに位相が９０°異なり、デューティー比が２５％（１周期のうちの１／４の期間のみが高レベル『Ｈ』）の四相クロック（制御信号）ｃｌｋ０〜ｃｌｋ３における所定の１つが供給され、４つの差動対３１−０，３２−０；３１−１，３２−１；３１−２，３２−２；〜３１−３，３２−３のいずれか１つが順次選択されるようになっている。
【００５６】
具体的に、例えば、クロックｃｌｋ０が高レベル『Ｈ』となる期間、トランジスタ３４−０はオンし、差動対３１−０，３２−０が選択される。なお、他の差動対３１−１，３２−１〜３１−３，３２−３は、低電位電源線（Ｖss）との間のトランジスタがオフして電流パスが形成されず、非選択となっている。
【００５７】
すなわち、前述した第５実施例と同様に、電流Ｉ0は、差動対３１−０，３２−０のゲートに供給される入力信号Ｄin,／Ｄinのレベルに応じてトランジスタ３１−０および３２−０に分流され、負荷１１−０およびトランジスタ３１−０の接続ノード、並びに、負荷１２−０およびトランジスタ３２−０の接続ノードには、入力信号Ｄin,／Ｄinに応じたレベルの信号（ｏｕｔ０，／ｏｕｔ０）が現出する。なお、ゲートにバイアス電圧Ｖｂｎが印加されたｎＭＯＳトランジスタ３３は電流源として機能する。
【００５８】
上述した本発明に係る第４実施例〜第７実施例において、スイッチ回路３４０は、信号電圧を電流に変換する機能とＤＥＭＵＸ機能を兼ね備えており、電流出力はＤＥＭＵＸを経て遅い周波数に変換される。これにより、電圧−電流変換の速度に対する要求を低減することができるという利点がある。
【００５９】
図１６は本発明のデータ受信回路の第８実施例を示すブロック回路図であり、図１７は図１６に示すデータ受信回路の動作を説明するための図である。
【００６０】
図１６と図８との比較から明らかなように、図１６に示す本第８実施例のデータ受信回路は、図８の第３実施例と同様のＤＥＭＵＸを使用している。異なる点は、本第８実施例では、ＤＥＭＵＸの出力が単なる増幅回路でなく、リセット用トランジスタを持つ積分回路となっており、その積分回路が、積分動作を行っていないときはシングルエンドの出力を取り出すようになっている。
【００６１】
すなわち、図１６に示されるように、本第８実施例のデータ受信回路において、ｐＭＯＳトランジスタ負荷１１−０〜１１−３および１２−０〜１２−３のゲートには、それぞれ制御信号（互いに位相が９０°異なり、デューティー比が５０％の四相クロック）ψ０〜ψ３が供給され、また、トランジスタ（スイッチトランジスタ）２１−０〜２１−３および２２−０〜２２−３のゲートには、それぞれ互いに位相が９０°異なり、デューティー比が２５％の四相クロック（制御信号）ｃｌｋ０〜ｃｌｋ３が供給されている。
【００６２】
具体的に、例えば、クロックｃｌｋ０が高レベル『Ｈ』となる期間、トランジスタ２１−０および２２−０はオンする。このとき、クロックψ０は高レベル『Ｈ』となり、トランジスタ１１−０および１２−０はオフし、容量５４−０による積分動作を開始して、ＤＥＭＵＸ（トランジスタ２２−０）からの電流が積分される。
【００６３】
ここで、積分回路が積分動作を行っていないとき、トランジスタ１２−０（１１−０）は、ゲートに供給された低レベル『Ｌ』のクロックψ０によりオンしてリセット動作が行われ、出力ｏｕｔ０の電圧はＶddにプリチャージされる。なお、積分動作は、１ビット時間（１ＵＩ）だけ行われ、積分が終了すると再びリセットされることになる。
【００６４】
本第８実施例は積分回路を使用するため、１ＵＩの区間同じ符号が続く信号に対しては高いゲインがられ、また、高周波ノイズは１ＵＩの区間積分されるために減衰する。すなわち、本第８実施例によれば、信号受信のＳ／Ｎ比を改善することができ、また、信号出力が大きくなるため受信感度を向上させることができる。
【００６５】
図１８は本発明のデータ受信回路の第９実施例を示すブロック回路図である。
【００６６】
図１８に示されるように、本第９実施例のデータ受信回路は、２つのサンプラ２００−０および２００−１を備え、各サンプラに対して入力信号Ｄin,／Ｄinおよび四相クロック（制御信号）φ０〜φ３を供給し、連続したビット（ｎ−１番目およびｎ番目）のデータによる符号間干渉の影響を低減してそれぞれ出力ｏｕｔ０，／ｏｕｔ０；ｏｕｔ２，／ｏｕｔ２およびｏｕｔ１，／ｏｕｔ１；ｏｕｔ３，／ｏｕｔ３を取り出すようになっている。ここで、制御信号（クロック）φ０〜φ３は、図１１に示されるような互いに位相が９０°異なり、デューティー比が５０％の四相クロックである。
【００６７】
図１８と図１０との比較から明らかなように、本第９実施例において、各サンプラ（２００−０）は、図１０に示す第５実施例と同様のＤＥＭＵＸ（４つの差動対３１−０，３２−０〜３１−３，３２−３およびスイッチ回路３４０）として構成され、出力ｏｕｔ０，／ｏｕｔ０およびｏｕｔ２，／ｏｕｔ２を出力する。ここで、例えば、トランジスタ３１−０，３２−０，３１−１，３２−１；３４１〜３４６および３３０−０は、入力信号Ｄin,／Ｄinのｎ−１ビット目のデータを受信するためのものであり、また、トランジスタ３１−２，３２−２，３１−３，３２−３；３５１〜３５６および３３０−１は、入力信号Ｄin,／Ｄinのｎビット目のデータを受信するためのものである。
【００６８】
そして、トランジスタ３３０−０のゲートに印加するバイアス電圧Ｖｂｎ１とトランジスタ３３０−１のゲートに印加するバイアス電圧Ｖｂｎ２との比率を調整することで、連続する２つ（ｎ−１番目およびｎ番目）のビットに対応する二つの差動対（３１−０，３２−０；３１−１，３２−１およびトランジスタ３１−２，３２−２；３１−３，３２−３）の出力に重みを付けて共通の積分回路（トランジスタ１２−０，１１−０；１２−２，１１−２、および、容量５４−０，５３−０；５４−２，５３−２）に入力し、連続する２つのビット信号（の積分値）の重み付き和に相当する信号を得るようになっている。本第９実施例のデータ受信回路によれば、信号の高周波成分の減衰が補償されるという利点がある。
【００６９】
図１９および図２０は本発明のデータ受信回路の第１０実施例を示すブロック回路図であり、図２１は図２０に示すサムアンプの一例を示す回路図である。
【００７０】
図１９に示されるように、本第１０実施例のデータ受信回路は、上述した図１８の第９実施例のデータ受信回路とは異なり、共通の積分回路（積分器）で連続する２つのビット信号の重み付き積分を行うのではなく、それぞれのビットに対応する積分回路を備えている。ここで、各積分回路１０−０〜１０−３は、例えば、トランジスタ１１−０，１２−０〜１１−３，１２−３を備えて構成される。
【００７１】
図１９に示されるように、本第１０実施例のデータ受信回路は、２つのサンプラ２１０−０および２１０−１を備え、各サンプラに対して入力信号Ｄin,／Ｄinおよび四相クロックｃｌｋ０〜ｃｌｋ３を供給し、それぞれ１ビット分異なるデータ［Ｄ］，［Ｄ＋１］，［Ｄ＋２］，［Ｄ＋３］およびデータ［Ｄ−１］，［Ｄ］，［Ｄ＋１］，［Ｄ＋２］を出力するようになっている。そして、図２０に示されるように、サンプラ２１０−０の各出力［Ｄ］，［Ｄ＋１］，［Ｄ＋２］，［Ｄ＋３］、および、サンプラ２１０−１の各出力［Ｄ−１］，［Ｄ］，［Ｄ＋１］，［Ｄ＋２］は、それぞれサムアンプ４０−０，４０−１，４０−２，４０−３に供給され、重み付き和を形成して出力ＯＵＴ０，ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を出力する。
【００７２】
図２１は図２０に示すサムアンプ４０−１（４０−０，４０−２，４０−３）の一例を示す回路図である。
【００７３】
図２１に示されるように、サムアンプ４０−１は、積分回路４１０，４１１、トランジスタ４１２〜４１５（２つの差動対）、および、電流源４１６，４１７を備え、サンプラ２１０−１の出力ｏｕｔ０，／ｏｕｔ０：［Ｄ］およびサンプラ２１０−０の出力ｏｕｔ１，／ｏｕｔ１：［Ｄ＋１］の連続する２ビットのデータを受け取り、重み付き和を形成して出力ＯＵＴ１，／ＯＵＴ１を出力する。ここで、電流源４１６および４１７を流れる電流Ｉ1およびＩ2は、前述した図１８におけるトランジスタ３３０−０，３３０−１を流れる電流に対応し、これらの電流Ｉ1およびＩ2を調整することにより、各サムアンプ４０−０〜４０−３で連続したビット（ｎ−１番目およびｎ番目）のデータによる符号間干渉の影響を低減して出力するようになっている。
【００７４】
そして、本第１０実施例のデータ受信回路によれば、前述した第５の実施例と同様に高周波成分の減衰を補償することができると共に、積分した後で重み付き和を作るため、それぞれの積分回路のダイナミックレンジを最適に選ぶことができ、入力信号振幅のダイナミックレンジの広い受信回路を構成することができる利点がある。
【００７５】
図２２は本発明のデータ受信回路の第１１実施例における要部を示す回路図であり、例えば、図１９に示す積分回路１０−０〜１０−３の一例を示すものである。
【００７６】
図２２に示されるように、積分回路１０−０は、例えば、ｐＭＯＳトランジスタ１０１〜１０６を有する電流モード積分回路として構成され、その積分結果は、ソース接地のｐＭＯＳトランジスタのドレイン電流として取り出される（ｏｕｔ０，／ｏｕｔ０）。ここで、トランジスタ１０１および１０２は、ゲートに制御信号（クロック）ψ３が供給され、積分回路のプリチャージ（リセット）デバイスとして機能する。なお、積分回路１０−０〜１０−３以外の構成は、例えば、図１９のデータ受信回路と同様に構成することができる。
【００７７】
このように、本第１１実施例のデータ受信回路によれば、電流モードを使用することでダイナミックレンジの大きな積分が可能となり、また、積分回路が電流出力であるため、図１９のような積分回路の出力の重み付き和が容易に実現することができる。
【００７８】
図２３および図２４は本発明のデータ受信回路の第１２実施例を示すブロック回路図である。
【００７９】
図２３に示されるように、本第１２実施例のデータ受信回路は、４つの差動対３１−０，３２−０〜３１−３，３２−３、スイッチ回路３４０（スイッチトランジスタ３４−０〜３４−３）、および、信号処理部５０−０〜５０−３を備えている。信号処理部５０−３は、ｐＭＯＳトランジスタ３３１〜３３４およびｎ３１０，３２０、並びに、積分回路４０を備えている。
【００８０】
図２４に示されるように、積分回路４０は、バイアス電圧Ｖｐｂ０がゲートに印加されたｐＭＯＳトランジスタ４１，４２、バイアス電圧Ｖｐｂ１がゲートに印加されたｐＭＯＳトランジスタ４３，４４、容量４５，４６、および、ｎＭＯＳトランジスタ４７〜５４を備えている。この積分回路４０は、差動に対する働きはなく、コモン電圧Ｖｃｍを調整するようになっている。なお、トランジスタ４７〜５０を流れる電流Ｉ47〜Ｉ50に関して、Ｉ47＋Ｉ48＝Ｉ49＋Ｉ50の関係が成立する。
【００８１】
このように、本第１２実施例のデータ受信回路は、前述した第１１実施例と同様に電流モード積分回路を適用しているが、受信信号とインターフェースする回路の差動対のドレインは直接積分回路に接続されておらず、低インピーダンスの負荷（ホールデッドカスコード負荷）になっており、差動対の出力であるドレインノードの電圧振幅が小さく広い入力範囲に対して差動対トランジスタを飽和条件で動作させることができる。従って、入力のコモンモード範囲が広く、入力振幅に対するダイナミックレンジも大きくなる利点がある。
【００８２】
図２５は本発明のデータ受信回路の変形例を示すブロック回路図であり、図２５（ａ）〜図２５（ｃ）は積分回路（４０）の例を示すものである。
【００８３】
上述した各実施例においては、積分回路の負荷にはリセット用のｐＭＯＳトランジスタが設けられているだけで、積分の間はオープンとなっていたが、このように、単にオープンの負荷だと積分につれて出力のコモンモード電圧が低下する現象が生じる。そして、出力コモンモードが低下すると、再生型ラッチによる受信データの判定が困難になってしまう。
【００８４】
そこで、図２５（ａ）に示す積分回路は、ｐＭＯＳ負荷（トランジスタ４２１〜４２３）のゲート電圧として積分器出力をフィードバックすることで、出力のコモンモード電圧が下がり過ぎないようになっている。ここで、ｐＭＯＳ負荷のゲート電圧は、抵抗４２４および４２５の抵抗分割により生成している。
【００８５】
次に、図２５（ｂ）に示す積分回路は、ｐＭＯＳ負荷（トランジスタ４３１〜４３４）のゲート電圧を、コモンモード電流を作る差動対を使って合成するようになっている。
【００８６】
さらに、図２５（ｃ）に示す積分回路は、リセット回路４４１（リセット用ｐＭＯＳトランジスタ）に対してコモンモードフィードバック回路４４２およびｎＭＯＳトランジスタ４４３，４４４を設け、コモンモードフィードバック回路４４２の出力電圧をｎＭＯＳトランジスタ４４３，４４４のゲートに印加することでリセット用ｐＭＯＳトランジスタのゲート電圧を合成するようになっている。
【００８７】
上述した図２５（ａ）〜図２５（ｃ）に示す積分回路によれば、積分回路の出力のコモンモード電圧が下がり過ぎる（或いは、上がり過ぎる）ことがないため、より広い入力コモンモード電圧で動作させることができる。
【００８８】
なお、上述した本発明の各実施例に係るデータ受信回路は、シングルエンドの入力信号Ｄinを受信する回路および差動の入力信号（Ｄin,／Ｄin）を受信する回路として構成することができるのはいうまでもない。
【００８９】
本発明の各実施例によれば、小振幅のクロックで高速のＤＥＭＵＸが得られ、入力信号振幅依存のジッターの存在しない高速データ受信回路を実現することができる。さらに、ＤＥＭＵＸの出力が電流出力であることを利用して、積分や電流加算等の信号処理を行うことができ、よりＳ／Ｎ比の高い信号受信が可能となる。
【００９０】
なお、上述した各実施例のデータ受信回路は、シングルエンドまたは差動のいずれかの回路として説明されているが、これらの構成は必要に応じて差動またはシングルエンドとすることができ、また、各トランジスタの導電型等の構成も必要に応じて変形することができるのはいうまでもない。
【００９１】
【発明の効果】
以上、詳述したように、本発明によれば、小振幅のクロックを使用して高速のデータ伝送を行う場合でも、データを正しく受信することができるデータ受信回路を提供することができる。
【図面の簡単な説明】
【図１】従来のデータ受信回路の一例を概略的に示すブロック回路図である。
【図２】図１のデータ受信回路に使用するクロックのタイミング波形を示す図である。
【図３】本発明の第１の形態に係るデータ受信回路の基本構成を概略的に示すブロック回路図である。
【図４】本発明の第２の形態に係るデータ受信回路の基本構成を概略的に示すブロック回路図である。
【図５】図３および図４のデータ受信回路に使用するクロックのタイミング波形を示す図である。
【図６】本発明のデータ受信回路の第１実施例を示すブロック回路図である。
【図７】本発明のデータ受信回路の第２実施例を示すブロック回路図である。
【図８】本発明のデータ受信回路の第３実施例を示すブロック回路図である。
【図９】本発明のデータ受信回路の第４実施例を示すブロック回路図である。
【図１０】本発明のデータ受信回路の第５実施例を示すブロック回路図である。
【図１１】図１０に示すデータ受信回路の動作を説明するための図である。
【図１２】本発明のデータ受信回路の第６実施例を示すブロック回路図である。
【図１３】図１２に示すデータ受信回路の動作を説明するための図である。
【図１４】本発明のデータ受信回路の第７実施例を示すブロック回路図である。
【図１５】図１４に示すデータ受信回路の動作を説明するための図である。
【図１６】本発明のデータ受信回路の第８実施例を示すブロック回路図である。
【図１７】図１６に示すデータ受信回路の動作を説明するための図である。
【図１８】本発明のデータ受信回路の第９実施例を示すブロック回路図である。
【図１９】本発明のデータ受信回路の第１０実施例を示すブロック回路図（その１）である。
【図２０】本発明のデータ受信回路の第１０実施例を示すブロック回路図（その２）である。
【図２１】図２０に示すサムアンプの一例を示す回路図である。
【図２２】本発明のデータ受信回路の第１１実施例における要部を示す回路図である。
【図２３】本発明のデータ受信回路の第１２実施例を示すブロック回路図（その１）である。
【図２４】本発明のデータ受信回路の第１２実施例を示すブロック回路図（その２）である。
【図２５】本発明のデータ受信回路の変形例を示すブロック回路図である。
【符号の説明】
１…負荷回路
２…ソース結合回路
３１，３２…入力用ｎＭＯＳトランジスタ
４−０〜４−(n-1)…判定回路
５…積分回路（負荷回路）
１０−０〜１０−３…積分回路
１１−０〜１１−(n-1)，１２−０〜１２−(n-1)…負荷トランジスタ
２１−０〜２１−(n-1)，２２−０〜２２−(n-1)…スイッチトランジスタ
４０…積分回路
２１０−０，２１０−１…サンプラ
４０−０，４０−１，４０−２，４０−３…サムアンプ
１１０〜１１３；１２０〜１２３…トランジスタスイッチ
１３０〜１３３…サンプリング回路
１４０〜１４３…判定回路（再生型ラッチ）
ｃｌｋ０〜ｃｌｋ(n-1) …内部クロック
ＣＬＫ０，／ＣＬＫ０；ＣＬＫ１，／ＣＬＫ１；ＣＬＫ２，／ＣＬＫ２；ＣＬＫ３，／ＣＬＫ３…四相クロック
Ｄin；Ｄin,／Ｄin…入力信号
Ｖref…基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003859544.tif 000020
【図２０】
0003859544.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
0003859544.tif 000025
【図２５】
0003859544.tif 000026