(57)【特許請求の範囲】
【請求項１】
半導体からなる基板と；該基板の表層部に形成された前記基板と異なる型の半導体の領域である第１の領域と；前記第１の領域上に形成されたゲート絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極と；前記第１の領域の表層部の、前記ゲート電極の両側の位置に形成された、前記基板と同じ型の半導体の領域であるドレイン領域及びソース領域と；を有し、前記ソース領域が基準電圧を示す基準ラインに接続されており、前記ドレイン領域がオープンドレイン接続とされている半導体集積回路装置において、
前記基準ラインに接続される、前記基板と同じ型の半導体の領域である第２の領域、及び、所定の電圧を示す電源ラインに接続される、前記基板と同じ型の半導体の領域である第３の領域を前記第１の領域内であって、その内側から外縁に向けて、前記ソース領域、前記第２の領域、前記第３の領域の順に設けたことを特徴とする半導体集積回路装置。
【請求項２】
前記基準ラインに接続される、前記第１の領域と同じ型の半導体の領域であって、前記第１の領域よりも不純物濃度の高い半導体の領域である第４、第５の領域を前記第１の領域内であって、前記ソース領域と前記第２の領域との間に設けたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第３の領域は、前記基板及び前記第１の領域の表層部に跨って形成されていることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、特に、静電気の発生しやすい機器に搭載される半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
サーマルプリンタの概略構成を示す斜視図を図３に示す。同図において、１００は熱に反応して変色する紙、１１０は紙１００を送るプラテン、１２１は発熱体となる抵抗体、１２２は印刷動作を制御する半導体集積回路装置、１２３は抵抗体１２１と半導体集積回路装置１２２とを接続するリードパターン、１２０は抵抗体１２１、半導体集積回路装置１２２、及び、リードパターン１２３から成るプリンタヘッドである。動作の概略としては、半導体集積回路装置１２２からリードパターン１２３を介して抵抗体１２１に信号が送られ、これにより、抵抗体１２１が発熱して紙１００が変色することにより印刷が行われる。尚、一般に、抵抗体１２１、半導体集積回路装置１２２、及び、リードパターン１２３はプリンタヘッド１２０の紙１００側に配置されている。
【０００３】
さて、半導体集積回路装置１２２の内部には絶縁ゲート形ＦＥＴ（ＦＥＴとは電界効果トランジスタの略称である）の一種であるＭＯＳ形ＦＥＴが含まれているが、図４に示す断面図を用いてその構造を説明する。同図中の各符号は以下の通りである。
【０００４】
１はＮ型半導体の基板（以下、「Ｎ−ｓｕｂ」と言う）である。２はＮ−ｓｕｂ１の表層部に形成されたＰ型半導体の領域（以下、「Ｐ−ｗｅｌｌ領域」と言う）である。３はＰ−ｗｅｌｌ領域２上に形成されたゲート絶縁膜である。４はゲート絶縁膜３上に形成された電極であり、電極４はＭＯＳ形ＦＥＴのゲートとして機能する。
【０００５】
５及び６はＰ−ｗｅｌｌ領域２の表層部の、電極４の両側の位置に拡散された不純物濃度の高いＮ型半導体の領域（以下、「Ｎ+領域」と言う）であり、Ｎ+領域５、６はそれぞれドレイン、ソースとして機能する。尚、Ｎ+領域６は電圧０を示す接地ラインＬ−ＧＮＤに接続されている。また、この例のＭＯＳ形ＦＥＴはオープンドレイン接続となっている。
【０００６】
７はＰ−ｗｅｌｌ領域２の表層部に拡散された不純物濃度の高いＰ型半導体の領域（以下、「Ｐ+領域」と言う）であり、Ｐ+領域７はＰ−ｗｅｌｌ領域２を接地ラインＬ−ＧＮＤに接続するためのコンタクトとして機能する。１１はＮ−ｓｕｂ１の表層部に拡散されたＮ+領域であり、Ｎ+領域１１はＮ−ｓｕｂ１を電圧ＶDDを示す電源ラインＬ−ＶDDに接続するためのコンタクトとして機能する。ＤはＰ−ｗｅｌｌ領域２とＮ−ｓｕｂ１とのＰＮ接合により寄生するダイオードである。
【０００７】
【発明が解決しようとする課題】
ここで、サーマルプリンタにおいて、紙１００がプラテンによって送られると、紙１００と抵抗体１２１とが擦れ合うため静電気が発生し、この静電気はプリンタヘッド１２０に蓄積される。そして、この蓄積された静電気がリードパターン１２３に入り込み、その結果、半導体集積回路装置１２２の内部の絶縁ゲート形電界効果トランジスタが静電破壊される可能性が高かった。
【０００８】
その理由を説明する。図５は図４に示す寄生ダイオードＤに関する等価回路図であり、ダイオードＤのカソードが電源ラインＬ−ＶDDに、一方、アノードが接地ラインＬ−ＧＮＤにそれぞれ接続されている。
【０００９】
したがって、電源ラインＬ−ＶDDから接地ラインＬ−ＧＮＤへと流れる電流の経路はダイオードＤの逆方向となるので、電源ラインＬ−ＶDDから接地ラインＬ−ＧＮＤへはリーク電流が流れるだけである。このため、静電気による電位変動が解消されるのに時間を要することになるとともに、静電気による過剰な電圧が長時間印加されることになるので、静電破壊されてしまう危険性が高くなる。
【００１０】
そこで、本発明は、その面積の増大を抑制しつつ、静電破壊される可能性を低減した半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、半導体からなる基板と、該基板上に形成された前記基板と異なる型の半導体の領域である第１の領域と、を有する半導体集積回路装置において、基準電圧を示す基準ラインに接続される、基板と同じ型の半導体の領域である第２の領域、及び、所定の電圧を示す電源ラインに接続される、基板と同じ型の半導体の領域である第３の領域を前記第１の領域内に設けている。
【００１２】
以上の構成により、第１の領域をベース、第２の領域をエミッタとするとともに、第３の領域をコレクタとしたバイポーラトランジスタが新たに寄生することになり、このバイポーラトランジスタが電源ラインと基準ラインとの間で流れる電流の経路となるので、電源ラインと基準ラインとの間で電流が流れて、チャージされた静電気を放電しやすくなる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態である半導体集積回路装置の断面図である。同図中の各符号は以下の通りである。８はＰ−ｗｅｌｌ領域２の表層部に拡散されたＰ+領域であり、接地ラインＬ−ＧＮＤに接続されている。
【００１４】
９はＰ−ｗｅｌｌ領域２の表層部に拡散されたＮ+領域であり、接地ラインＬ−ＧＮＤに接続されている。１０はＮ−ｓｕｂ１及びＰ−ｗｅｌｌ２の表層部に拡散されたＮ+領域で、Ｎ−ｓｕｂ１を電源ラインＬ−ＶDDに接続するためのコンタクトである。尚、従来技術として図４に示した半導体集積回路装置の断面図と同一部分には同一符号を付して説明を省略する。
【００１５】
そして、Ｎ+領域１０は、Ｎ+領域９から所定の距離Ｌだけ離れており、かつ、Ｎ+領域９に対してＰ−ｗｅｌｌ領域２のみを介した位置に形成されている。尚、所定の距離Ｌは、例えば２．７［μｍ］である。
【００１６】
以上のような構造であるため、等価回路図は図２に示すようになる。同図において、ＱはＰ−ｗｅｌｌ領域２をベース、Ｎ+領域９をエミッタ、Ｎ+領域１０をコレクタとして寄生するＮＰＮバイポーラトランジスタである。そして、ＮＰＮバイポーラトランジスタＱのコレクタは電源ラインＬ−ＶDDに、ＮＰＮバイポーラトランジスタＱのエミッタは接地ラインＬ−ＧＮＤに、それぞれ接続されている。
【００１７】
このように、ＮＰＮバイポーラトランジスタＱを新たに形成することにより、ＭＯＳ形ＦＥＴのドレイン端子に静電気等が印加されることで、このトランジスタＱのベース電圧が上昇してしまったような場合には、トランジスタＱのコレクタ−エミッタ間が電源ラインＬ−ＶDDから接地ラインＬ−ＧＮＤへ電流が流れる経路となる。これにより、静電気による電位変動がより速やかに解消されることになり、ＭＯＳ形ＦＥＴに過剰な電圧が印加される時間が短縮されるので、静電破壊される可能性が低減することになる。
【００１８】
また、本実施形態の半導体集積回路装置では、基板（Ｎ−ｓｕｂ１）を電源ラインに接続するためのコンタクト（Ｎ+領域１０）を、新たに形成するＮＰＮバイポーラトランジスタＱのコレクタとして併用しているので、面積の増大を抑制することができる。
【００１９】
尚、Ｐ+領域８は省略しても構わないし、また、トランジスタＱのコレクタとなるＮ+領域を基板を電源に固定するためのＮ+領域とは独立に形成しても、図１のものよりは面積が増大するものの、比較的少ない面積で効果を得られる。
【００２０】
そして、本実施形態の半導体集積回路装置を搭載することによって、例えばサーマルプリンタなど、静電気が発生しやすい機器の信頼性を向上させることができる。
【００２１】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置によれば、電源ラインと基準ラインとの間にバイポーラトランジスタを新たに形成しているので、過剰な電圧が印加されたときに電源ラインと基準ラインとの間で電流を流すことができるようになり、これにより、静電気による電位変動がより速やかに解消されることになるので、静電破壊される可能性が低減することになる。また、基板を電源ラインに接続するための領域を、上記新たに形成するバイポーラトランジスタのコレクタとして併用すれば、面積の増大を抑制しつつ、上記効果を得ることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態である半導体集積回路装置の断面図である。
【図２】  図１に示す半導体集積回路装置の等価回路図である。
【図３】  サーマルプリンタの概略構造を示す斜視図である。
【図４】  従来の半導体集積回路装置の断面図である。
【図５】  寄生ダイオードＤに関する等価回路図である。
【符号の説明】
１    Ｎ−ｓｕｂ
２    Ｐ−ｗｅｌｌ領域
３    ゲート絶縁膜
４    電極
５、６    Ｎ+領域
７、８    Ｐ+領域
９、１０    Ｎ+領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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