(57)【要約】高集積化が可能な半導体記憶装置を提供する。半導体基板の表面に、横方向に蛇行して延びる複数の素子分離領域（斜線部）（１６）が縦方向に関して並んで形成されて、隣り合う素子分離領域（１６）の間にそれぞれ活性領域が定められている。上記各活性領域内の蛇行の各折り返し箇所（コンタクト（１４），（１５）に対応）に、それぞれ不純物拡散領域（ソースまたはドレイン）が形成されている。縦方向にストレートに延びる複数のワード線（１１）が、それぞれメモリ機能を有する膜を介して各活性領域内のチャネル領域上を通る。横方向にストレートに延びる第１のビット線（１２）が、山側の折り返し箇所に設けられた不純物拡散領域（コンタクト（１４）に対応）上を通る。横方向にストレートに延びる第２のビット線（１５）が、谷側の折り返し箇所に設けられた不純物拡散領域（コンタクト（１５）に対応）上を通る。
2002067320.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１７，４１）の表面に、一方向に蛇行して延びる素子分離領域（１６）が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域（１６）の間に夫々上記一方向に延びる活性領域が定められ、
上記活性領域内の蛇行の各折り返し箇所に、夫々ソース領域またはドレイン領域として働く不純物拡散領域（１９）が形成されて、同一の活性領域で隣り合う上記不純物拡散領域（１９）の間に夫々チャネル領域が定められ、
上記半導体基板（１７，４１）上に、上記一方向に交差して延びるワード線（１１，４５）が、各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板（１７，４１）上に、上記一方向に延びる複数のビット線（１２，１３，５１）が、上記不純物拡散領域（１９）上を通るように設けられると共に、夫々下に存する不純物拡散領域（１９）とコンタクト孔を介して接続されていることを特徴とする半導体記憶装置。
【請求項２】
上記複数のビット線（１２，１３）とは、同一の活性領域内で蛇行の一方の側の折り返し箇所に設けられた上記不純物拡散領域（１９）上を通るように設けられた第１のビット線（１２）と、同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散値域（１９）上を通るように設けられた第２のビット線（１３）とからなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
上記第１のビット線（１２）と上記第２のビット線（１３）とは、夫々層間絶縁膜（２０）により電気的に分離された別の配線層からなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
上記複数のビット線（５１）は、夫々下に存する上記不純物拡散領域に１つ置きにコンタクト孔を介して接続され、
上記複数のビット線（５１）が接続されていない不純物拡散領域にプレート電極（４８）が接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
上記ワード線（１１，４５）の一部を構成するゲート電極とチャネル領域との間にメモリ機能を有する膜（２１，４６）が存することを特徴とする請求項１乃至請求項４の何れか一つに記載の半導体記憶装置。
【請求項６】
上記ワード線の一部を構成するゲート電極の側壁にメモリ機能を有する膜が存することを特徴とする請求項１乃至請求項４の何れか一つに記載の半導体記憶装置。
【請求項７】
半導体基板（６１）の表面に、一方向に延びる素子分離領域（６４）が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域（６４）の間に夫々上記一方向に延びる活性領域が定められ、
上記活性領域内に、夫々ソース領域またはドレイン領域として働く不純物拡散領域（６６）が形成されて、同一の活性領域で隣り合う上記不純物拡散領域（６６）の間に夫々チャネル領域が定められ、
上記半導体基板（６１）上に、上記一方向に交差して延びる複数のワード線（６７）が、各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板（６１）上に、上記一方向に延びる複数のビット線（６５）が、上記不純物拡散領域（６６）上を通るように設けられると共に、夫々下に存する上記不純物拡散領域（６６）とコンタクト孔を介して接続され、
上記半導体基板（６１）は表面側にウェル領域（６３）を有し、このウェル領域（６３）が上記素子分離領域（６４）によって電気的に区分されて第３のビット線を構成していることを特徴とする半導体記憶装置。
【請求項８】
上記複数のビット線とは、上記ソース領域またはドレイン領域の一方と接続された第１のビット線と、上記ソース領域またはドレイン領域の他方と接続された第２のビット線とからなることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
半導体基板（１７）の表面に、一方向に蛇行して延びる素子分離領域（１６）が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域（１６）の間に夫々上記一方向に延びる活性領域が定められ、
上記活性領域内の蛇行の各折り返し箇所に、夫々ソース領域またはドレイン領域として働く不純物拡散領域（１９）が形成されて、同一の活性領域で隣り合う上記不純物拡散領域（１９）の間に夫々チャネル領域が定められ、
上記半導体基板（１７）上に、上記一方向に交差して延びる複数のワード線（１１）が、夫々メモリ機能を有する膜（２１）を介して各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板（１７）上に、上記一方向に延びる複数のビット線（１２，１３）が、上記不純物拡散領域（１９）上を通るように設けられると共に、夫々下に存する不純物拡散領域（１９）とコンタクト孔を介して接続され、
上記半導体基板（１７）は表面側にウェル領域（２６）を有し、このウェル領域（２６）が上記素子分離領域（１６）によって電気的に区分されて第３のビット線を構成していることを特徴とする半導体記憶装置。
【請求項１０】
上記複数のビット線（１２，１３）とは、同一の活性領域内で蛇行の一方の側の折り返し箇所に設けられた上記不純物拡散領域（１９）上を通るように設けられた第１のビット線（１２）と、同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域（１９）上を通るように設けられた第２のビット線（１３）とからなることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
上記第１のビット線（１２）と上記第２のビット線（１３）とは、夫々層間絶縁膜（２０）により電気的に分離された別の配線層からなることを特徴とする請求項８もしくは請求項１０に記載の半導体記憶装置。
【請求項１２】
上記複数のビット線（６５）は、夫々下に存する上記不純物拡散領域（６６）に１つ置きにコンタクト孔を介して接続され、
上記複数のビット線（６５）が接続されていない不純物拡散領域（６６）にプレート電極（７０）が接続されていることを特徴とする請求項７もしくは請求項９に記載の半導体記憶装置。
【請求項１３】
上記ワード線（１１，６７）の一部を構成するゲート電極とチャネル領域との間にメモリ機能を有する膜（２１，６８）が存することを特徴とする請求項７乃至請求項１２の何れか一つに記載の半導体記憶装置。
【請求項１４】
上記ワード線の一部を構成するゲート電極（１３５）の側壁にメモリ機能を有する膜（１３８，１３８’）が存することを特徴とする請求項７乃至請求項１２の何れか一つに記載の半導体記憶装置。
【請求項１５】
上記メモリ機能を有する膜は、半導体又は導体からなる微粒子（３２，８６，９６，９７，１１８，１１９）を散点状に含む絶縁膜（３３，８７，９８，１１６）であることを特徴とする請求項５，請求項６，請求項１３および請求項１４の何れか一つに記載の半導体記憶装置。
【請求項１６】
上記メモリ機能を有する膜は、シリコン窒化膜とシリコン酸化膜の積層膜であることを特徴とする請求項５，請求項６，請求項１３および請求項１４の何れか一つに記載の半導体記憶装置。
【請求項１７】
上記メモリ機能を有する膜は、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有する膜であることを特徴とする請求項５，請求項６，請求項１３および請求項１４の何れか一つに記載の半導体記憶装置。
【請求項１８】
上記メモリ機能を有する膜は、シリコン膜（１１７）がシリコン酸化膜（１１６）で挟まれた構造を有する膜であることを特徴とする請求項５，請求項６，請求項１３および請求項１４の何れか一つに記載の半導体記憶装置。
【請求項１９】
上記シリコン膜は、多結晶シリコン（１１７）からなることを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
上記ワード線（１１，４５，６７）のうち上記チャネル領域上に存する部分がゲート電極を構成することを特徴とする請求項１乃至請求項１９の何れか一つに記載の半導体記憶装置。
【請求項２１】
書込み時または消去時に、
選択されたメモリセルにおいて、上記ワード線（４５，６７）と上記ビット線（５１，６５）との間の電位差の絶対値Ｖ、または、上記ワード線（１１）と上記第１のビット線（１２）との間の電位差の絶対値Ｖ、または、上記ワード線（１１）と上記第２のビット線（１３）との間の電位差の絶対値Ｖ、または、上記ワード線（１１，６７）と上記第３ビット線（２６，６３）との間の電位差の絶対値Ｖが、Ｖ＝ＶＤＤである場合に、
選択ワード線もしくは選択ビット線の何れか一方のみに接続されているメモリセルに関して、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴とする上記請求項１乃至請求項２０の何れか一つに記載の半導体記憶装置。
【請求項２２】
上記請求項１乃至請求項２１の何れか一つに記載の半導体記憶装置と、ロジック回路とを混載したことを特徴とする半導体集積回路。
【発明の詳細な説明】
技術分野
この発明は、メモリ機能膜を備えた電界効果トランジスタ（ＦＥＴ）型メモリ素子から成る半導体記憶装置およびその半導体記憶装置を含む半導体集積回路に関する。
背景技術
フラッシュメモリは、上記メモリ機能膜であるフローティングゲートの電荷量によるＭＯＳ（金属酸化膜半導体）ＦＥＴの閾値の変化を用いたメモリとして、広く用いられている。上記フラッシュメモリの１トランジスタ型メモリには、ＮＯＲ型，ＤＩＮＯＲ型，ＮＡＮＤ型およびＡＮＤ型等がある。そのなかで、ＡＮＤ型は、ＮＯＲ型に比してセル面積が小さく、且つ読み出し速度はＮＯＲ型と同程度にできるという特徴がある。さらに、ＡＮＤ型は、消去をワード線毎に行うことができ、ＮＡＮＤ型よりも消去単位が小さいという特徴を有する。
しかしながら、上記従来のＡＮＤ型メモリには、セル面積が約８Ｆ２（Ｆは最小加工ピッチ）程度であり、ＮＡＮＤ型メモリの６Ｆ２よりも大きいため、高集積化を阻害しているという問題がある。
以下、具体的に説明する。図３２に、従来のＡＮＤ型メモリセルアレイにおける平面パターンのレイアウトを示す。図３２において、従来のＡＮＤ型セルアレイでは、半導体基板を仕切る複数の素子分離領域１が、一方向（図３２においては横方向）にストレートに延在して形成されている。素子分離領域１における縦方向へのピッチは４Ｆに設定されている。一対の素子分離領域１，１の間に、半導体基板中の不純物拡散層から成るソース線２とビット線３とが互いに距離１Ｆ分だけ離間して、上記横方向にストレートに延在して形成されている。一方、上記横方向に対して垂直方向（図３２においては縦方向）には、ポリシリコンから成る複数のワード線４が、上記横方向へのピッチが２Ｆでストレートに延在して形成されている。そして、ソース線２とビット線３の間の領域であってワード線４によって覆われた領域が、チャネル領域５となる。１つのメモリセルは、図３２中に二点鎖線で示す縦が４Ｆで横が２Ｆの矩形６で表された領域であり、その面積はＮＡＮＤ型メモリの６Ｆ２よりも大きい８Ｆ２（＝４Ｆ×２Ｆ）となる。
このように、上記ＡＮＤ型メモリは、上記ＮＯＲ型と同程度の読み出し速度を有し、ＮＡＮＤ型よりも小さいワード線単位で消去できる等の特徴を有しているにも拘わらず、ＮＡＮＤ型よりも面積が大きく、高集積化ができないという問題を有している。
発明の開示
（発明が解決しようとする技術的課題）
そこで、この発明の目的は、１メモリセルの面積がＮＡＮＤ型よりも小さく高集積化が可能な半導体記憶装置およびその半導体記憶装置を搭載した半導体集積回路を提供することにある。
上記目的を達成するため、第１の発明の半導体記憶装置は、
半導体基板の表面に、一方向に蛇行して延びる素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間に夫々上記一方向に延びる活性領域が定められ、
上記活性領域内の蛇行の各折り返し箇所に、夫々ソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域で隣り合う上記不純物拡散領域の間に夫々チャネル領域が定められ、
上記半導体基板上に、上記一方向に交差して延びるワード線が、各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向に延びる複数のビット線が、上記不純物拡散領域上を通るように設けられると共に、夫々下に存する不純物拡散領域とコンタクト孔を介して接続されていることを特徴としている。
上記構成によれば、従来技術のように半導体基板中の不純物拡散層をビット線とするのではなく、半導体基板上にビット線が形成され、下に存する不純物拡散領域（ソース領域またはドレイン領域）とコンタクト孔を介して接続されている。また、上記活性領域は蛇行し、該蛇行の各折り返し個所に不純物拡散領域が形成されている。そのため、同一の活性領域上に複数のビット線またはビット線とプレート電極とを設け、夫々ソース領域またはドレイン領域と接続することが可能となる。また、各活性領域内の蛇行の各折り返し箇所に形成された不純物拡散領域は、同一の活性領域内でチャネル領域を介して隣り合う不純物拡散領域と夫々対をなして、電界効果トランジスタのソース領域、ドレイン領域として働く。つまり、各不純物拡散領域は夫々２つの電界効果トランジスタにより共有されている。したがって、素子面積を小さくすることができる。
上記理由により、本実施の形態の半導体記憶装置によれば、１つのセルの面積を従来のＡＮＤ型メモリセルアレイよりも小さくすることができる。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
１実施の形態では、上記複数のビット線とは、同一の活性領域内で蛇行の一方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられた第１のビット線と同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられた第２のビット線とからなることを特徴としている。
上記実施の形態によれば、上記同一の活性領域内で、第１のビット線が蛇行の一方の側の折り返し箇所に設けられた上記不純物拡散領域上に設けられ、第２のビット線が蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上に設けられ、各ビット線とその下に存する各不純物拡散領域とはコンタクト孔を介して接続されている。そのため、第１のビット線に接続された各不純物領域をソース領域およびドレイン領域の一方として機能させ、第２のビット線に接続された各不純物領域をソース領域およびドレイン領域の他方として機能させることができる。さらには、平面パターンレイアウトでは、第１ビット線と第２ビット線とを分離するマージンを必要とせず、第１ビット線（第２ビット線）を上記１方向とは交差する方向にピッチ２Ｆで並べることが可能となる。したがって、１つのセルの面積を、例えば４Ｆ２にまで更に縮小することができる。
更には、ソース領域およびドレイン領域には夫々ビット線毎に独立した電位を与えることができるので、例えば電荷を保持する膜としてシリコン窒化膜を用いれば、ソース領域とドレイン領域との役割を入れかえることにより、１トランジスタで２ビットの情報を記憶することが可能となる。
１実施の形態では、上記第１のビット線と上記第２のビット線とは、夫々層間絶縁膜により電気的に分離された別の配線層からなることを特徴としている。
上記実施の形態によれば、第１のビット線と第２のビット線とは、半導体基板からの高さの夫々異なる別の配線層からなる。したがって、平面パターンレイアウト上で第１のビット線と第２のビット線とを分離するマージンがなくても、第１のビット線と第２のビット線とを容易に分離することができる。
１実施の形態では、上記複数のビット線は、夫々下に存する上記不純物拡散領域に１つ置きにコンタクト孔を介して接続され、
上記複数のビット線が接続されていない不純物拡散領域にプレート電極が接続されていることを特徴としている。
上記実施の形態によれば、上記ソース領域およびドレイン領域の一方とビット線とが接続され、上記ソース領域およびドレイン領域の他方はプレート電極と接続されている。すなわち、上記同一の活性領域上には１本のビット線のみが存在することとなる。
したがって、上記同一の活性領域上に複数のビット線を設けた場合に比べて配線構造が単純であるから製造が容易となる。さらに、上記プレート電極は、例えば常に一定の電位を与えておけば良いから、メモリを駆動する回路を単純化することができて、半導体記憶装置の高集積化および低コスト化が実現される。
１実施の形態では、上記ワード線の一部を構成するゲート電極とチャネル領域との間にメモリ機能を有する膜が存することを特徴としている。
上記実施の形態によれば、上記ゲート電極と上記チャネル領域またはソース・ドレイン領域との間に電位差を加えることにより、容易に上記メモリ機能を有する膜に対する書き換えを行なうことができる。また、メモリ機能を有する膜はまた、ゲート絶縁膜としての機能を有するので、記憶された情報は電界効果トランジスタの閾値の変化として容易に検出することができる。
１実施の形態では、上記ワード線の一部を構成するゲート電極の側壁にメモリ機能を有する膜が存することを特徴としている。
上記実施の形態によれば、メモリ機能を有する膜がゲート電極の側壁に設けられおり、ゲート絶縁膜はメモリ効果を有する必要がないため薄膜化が容易である。そのため、短チャネル効果を容易に抑制することができる。さらには、メモリ機能を有する膜が効果的に分離されているので２ビット化が容易である。したがって、半導体記憶装置の微細化、低コスト化が実現される。
また、第２の発明の半導体記憶装置は、
半導体基板の表面に、一方向に延びる素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間に夫々上記一方向に延びる活性領域が定められ、
上記活性領域内に、夫々ソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域で隣り合う上記不純物拡散領域の間に夫々チャネル領域が定められ、
上記半導体基板上に、上記一方向に交差して延びる複数のワード線が、各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向に延びる複数のビット線が、上記不純物拡散領域上を通るように設けられると共に、夫々下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記半導体基板は表面側にウェル領域を有し、このウェル領域が上記素子分離領域によって電気的に区分されて第３のビット線を構成していることを特徴としている。
上記構成によれば、従来技術のように半導体基板中の不純物拡散層をビット線とするのではなく、半導体基板上にビット線が形成され、下に存する不純物拡散領域（ソース領域またはドレイン領域）とコンタクト孔を介して接続されている。そのため、同一の活性領域上に複数のビット線またはビット線とプレート電極とを設け、夫々ソース領域またはドレイン領域と接続することが可能となる。また、上記素子分離領域で電気的に区分されたウェル領域が第３のビット線として働く。半導体記憶装置の動作時に、複数の第３ビット線のうち特定のものを選択することにより、第３ビット線毎に、つまりウェル領域毎に電位を変えることができるので、上記ビット線および第３のビット線に適切な電位を与えることにより１ビット毎の書き換えが可能となる、したがって、ランダムアクセス可能な半導体記憶装置が提供される。
１実施の形態では、上記複数のビット線とは、上記ソース領域またはドレイン領域の一方と接続された第１のビット線と、上記ソース領域またはドレイン領域の他方と接続された第２のビット線とからなることを特徴としている。
上記実施の形態によれば、ソース領域およびドレイン領域には夫々ビット線毎に独立した電位を与えることができるので、例えば電荷を保持する膜としてシリコン窒化膜を用いれば、ソース領域とドレイン領域との役割を入れかえることにより、１トランジスタで２ビットの情報を記憶することが可能となる。
また、第３の発明の半導体記憶装置は、
半導体基板の表面に、一方向に蛇行して延びる素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間に夫々上記一方向に延びる活性領域が定められ、
上記活性領域内の蛇行の各折り返し箇所に、夫々ソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域で隣り合う上記不純物拡散領域の間に夫々チャネル領域が定められ、
上記半導体基板上に、上記一方向に交差して延びる複数のワード線が、夫々メモリ機能を有する膜を介して各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向に延びる複数のビット線が、上記不純物拡散領域上を通るように設けられると共に、夫々下に存する不純物拡散領域とコンタクト孔を介して接続され、
上記半導体基板は表面側にウェル領域を有し、このウェル領域が上記素子分離領域によって電気的に区分されて第３のビット線を構成していることを特徴としている。
上記構成によっても第２の発明の半導体記憶装置と同様な作用効果を奏する。更には、上記活性領域は蛇行し、該蛇行の各折り返し個所に不純物拡散領域が形成されている。そのため、同一の活性領域上に複数のビット線またはビット線とプレート電極とを設け、夫々ソース領域またはドレイン領域と接続することが可能となる。また、各活性領域内の蛇行の各折り返し箇所に形成された不純物拡散領域は、同一の活性領域内でチャネル領域を介して隣り合う不純物拡散領域と夫々対をなして、電界効果トランジスタのソース領域、ドレイン領域として働く。つまり、各不純物拡散領域は夫々２つの電界効果トランジスタにより共有されている。したがって、素子面積を小さくすることができる。
したがって、第３の発明の半導体記憶装置によれば、高集積化およびランダムアクセスが可能となる。
１実施の形態では、上記複数のビット線とは、同一の活性領域内で蛇行の一方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられた第１のビット線と同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられた第２のビット線とからなることを特徴としている。
上記実施の形態によれば、上記同一の活性領域内で、第１のビット線が蛇行の一方の側の折り返し箇所に設けられた上記不純物拡散領域上に設けられ、第２のビット線が蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上に設けられ、各ビット線とその下に存する各不純物拡散領域とはコンタクト孔を介して接続されている。そのため、第１のビット線に接続された各不純物領域をソース領域およびドレイン領域の一方として機能させ、第２のビット線に接続された各不純物領域をソース領域およびドレイン領域の他方として機能させることができる。さらには、平面パターンレイアウトでは、第１ビット線と第２ビット線とを分離するマージンを必要とせず、第１ビット線（第２ビット線）を上記１方向とは交差する方向にピッチ２Ｆで並べることが可能となる。したがって、１つのセルの面積を、例えば４Ｆ２にまで更に縮小することができる。
更には、ソース領域およびドレイン領域には夫々ビット線毎に独立した電位を与えることができるので、例えば電荷を保持する膜としてシリコン窒化膜を用いれば、ソース領域とドレイン領域との役割を入れかえることにより、１トランジスタで２ビットの情報を記憶することが可能となる。
１実施の形態では、上記第１のビット線と上記第２のビット線とは、夫々層間絶縁膜により電気的に分離された別の配線層からなることを特徴としている。
上記実施の形態によれば、第１のビット線と第２のビット線とは、半導体基板からの高さの夫々異なる別の配線層からなる。したがって、平面パターンレイアウト上で第１のビット線と第２のビット線とを分離するマージンがなくても、第１のビット線と第２のビット線とを容易に分離することができる。
１実施の形態では、上記複数のビット線は、夫々下に存する上記不純物拡散領域に１つ置きにコンタクト孔を介して接続され、
上記複数のビット線が接続されていない不純物拡散領域にプレート電極が接続されていることを特徴としている。
上記実施の形態によれば、上記ソース領域およびドレイン領域の一方とビット線とが接続され、上記ソース領域およびドレイン領域の他方はプレート電極と接続されている。すなわち、上記同一の活性領域上には１本のビット線のみが存在することとなる。
したがって、上記同一の活性領域上に複数のビット線を設けた場合に比べて配線構造が単純であるから製造が容易となる。さらに、上記プレート電極は、例えば常に一定の電位を与えておけば良いから、メモリを駆動する回路を単純化することができて、半導体記憶装置の高集積化および低コスト化が実現される。
１実施の形態では、上記ワード線の一部を構成するゲート電極とチャネル領域との間にメモリ機能を有する膜が存することを特徴としている。
上記実施の形態によれば、上記ゲート電極と上記チャネル領域またはソース・ドレイン領域との間に電位差を加えることにより、容易に上記メモリ機能を有する膜に対する書き換えを行なうことができる。また、メモリ機能を有する膜はまた、ゲート絶縁膜としての機能を有するので、記憶された情報は電界効果トランジスタの閾値の変化として容易に検出することができる。
１実施の形態では、上記ワード線の一部を構成するゲート電極の側壁にメモリ機能を有する膜が存することを特徴としている。
上記実施の形態によれば、メモリ機能を有する膜がゲート電極の側壁に設けられており、ゲート絶縁膜はメモリ効果を有する必要がないため薄膜化が容易である。そのため、短チャネル効果を容易に抑制することができる。さらには、メモリ機能を有する膜が効果的に分離されているので２ビット化が容易である。したがって、半導体記憶装置の微細化、低コスト化が実現される。
１実施の形態では、上記メモリ機能を有する膜は、半導体又は導体からなる微粒子を散点状に含む絶縁膜であることを特徴としている。
この明細書において「微粒子」とは、ナノメートル（ｎｍ）オーダーの寸法を持つ粒子を意味する。
上記実施の形態では、上記メモリ機能を有する膜は、半導体または導体からなる微粒子を散点上に含む絶縁膜であるから、記憶漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。更には、電荷は散点状の微粒子内に蓄積されるので、１トランジスタで２ビット化するのに適している。
１実施の形態では、上記メモリ機能を有する膜は、シリコン窒化膜とシリコン酸化膜の積層膜であることを特徴としている。
上記実施の形態では、上記メモリ機能を有する膜はシリコン窒化膜とシリコン酸化膜の積層膜であり、電荷をトラップする機能を有する。そのため、記憶電荷の漏れの問題が軽滅される。したがって、素子の信頼性を向上することができる。更には、電荷はシリコン窒化膜内で局所的に蓄債されるので、１トランジスタで２ビット化するのに適している。１実施の形態では、上記メモリ機能を有する膜は、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有する膜である事を特徴としている。
上記実施の形態では、上記メモリ機能を有する膜はシリコン窒化膜がシリコン酸化膜で挟まれた構造であるので、注入された記憶電荷を効率的にトラップすることができる。したがって、よりメモリ膜の性能を向上することができる。
１実施の形態では、上記メモリ機能を有する膜は、シリコン膜がシリコン酸化膜で挟まれた構造を有する膜であることを特徴としている。
上記実施の形態では、上記メモリ機能を有する膜は、シリコン膜がシリコン酸化膜で挟まれた構造を有するので、フラッシュメモリと同様な製造工程を用いることができる利点があり、信頼性の確立された製法で面積の小さなメモリセルを実現できる。
１実施の形態では、上記シリコン膜は、多結晶シリコンからなることを特徴としている。
上記実施の形態では、上記シリコン膜は多結晶シリコンからなるので、通常のＬＰＣＶＤ装置で形成することができ、比較的容易に面積の小さなメモリセルを実現できる。
１実施の形態では、上記ワード線のうち上記チャネル領域上に存する部分がゲート電極を構成することを特徴としている。
上記実施の形態によれば、上記ワード線のうち上記チャネル領域上に存する部分がゲート電極を構成するので、ゲート電極とワード線を接続するためにコンタクトや上部配線を用いる必要がない。そのため、メモリセルの構造が単純化され、製造工程を減らすことができる。したがって、製造コストを下げることができる。
１実施の形態では、
書込み時または消去時に、
選択されたメモリセルにおいて、上記ワード線と上記ビット線との間の電位差の絶対値Ｖ、または、上記ワード線と上記第１ビット線との間の電位差の絶対値Ｖ、または、上記ワード線と上記第２ビット線との間の電位差の絶対値Ｖ、または、上記ワード線と上記第３ビット線との間の電位差の絶対値Ｖが、Ｖ＝ＶＤＤである場合に、
選択ワード線もしくは選択ビット線の何れか一方のみに接続されているメモリセルに関して、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴としている。
上記実施の形態によれば、選択されたメモリセルにかかる電圧と、非選択のメモリセルにかかる電圧の最大値との比が大きくなる。したがって、動作マージンの大きなメモリが実現される。
また、第４の発明の半導体集積回路は、上記第１の発明乃至第３発明の何れか一つの発明における何れかの実施の形態の半導体記憶装置と、ロジック回路とを混載したことを特徴としている。
上記構成によれば、例えば大規模なプログラムを一時的に読み込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、機能の向上を図ることができる。
発明を実施するための最良の形態
以下、この発明を図示の実施の形態により詳細に説明する。この発明が適用できる半導体基板としては特に限定されないが、シリコン基板が好ましい。また、上記半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。尚、以下の各実施の形態は、シリコン基板を用いた場合を示している。Ｎ型あるいはＰ型のシリコン基板を用いた場合も、同様な工程により、同様な機能の半導体記憶装置を形成することができる。また、以下の各実施の形態は、Ｎ型素子をメモリとした場合について述べているが、Ｐ型素子をメモリとして用いても一向に差し支えない。その場合には、注入不純物の導電型を全て逆型にすればよい。
（第１実施の形態）
本実施の形態について、図１〜５に基づいて説明すれば以下の通りである。
図１〜４は、本実施の形態となる半導体記憶装置であるメモリセルアレイの概略図である。図１は、平面の概略図である。図２は図１の切断面線Ａ−Ａ’から見た断面図であり、図３は図１の切断面線Ｂ−Ｂ’から見た断面図であり、図４は図１の切断面線Ｃ−Ｃ’から見た断面図である。図５は、本発明の第１の形態となる半導体記憶装置であるメモリセルアレイの回路図である。
まず、本実施の形態の半導体記憶装置の構成を図１〜４に基づいて説明する。図２〜図４から分かるように、シリコン基板１７内にはＰ型のウェル領域１８が形成されている。さらに、複数の素子分離領域１６が、図１における横方向に蛇行して延びるように形成されている（図１中で、それぞれ蛇行した帯状の領域に斜線を施している。）。素子分離領域１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。これにより、ウェル領域１８の上部で隣り合う素子分離領域１６の間に、それぞれ横方向に蛇行して延びるシリコン活性領域が残されている。素子分離領域１６の深さは、次に述べるＮ＋拡散層１９を電気的に分離するが、Ｐ型のウェル領域１８は電気的に分離しないように設定される。
図１〜図４を総合すれば分かるように、上記各シリコン活性領域内の蛇行の各折り返し箇所（コンタクト１４，１５に対応する部分）に、それぞれ不純物拡散領域としてのＮ＋拡散層１９が形成されている。各Ｎ＋拡散層１９は、このメモリの使用時にビット線による選択に応じてソース領域またはドレイン領域として働く。その時、同一の活性領域内で隣り合うＮ＋拡散層１９の間の領域がそれぞれチャネル領域となる。
ポリシリコンからなる複数のワード線１１が、素子分離領域１６が延びる方向とは垂直方向（図１における縦方向）にストレートに延びるように形成されている。ワード線１１の横方向のピッチは２Ｆに設定されている。ワード線１１で覆われているシリコン活性領域（ウェル領域１８の上部）は、チャネル領域となっている。チャネル領域とワード線１１とは、トンネル酸化膜２３、フローティングゲート２１及び酸化膜２４からなる積層膜により隔てられている。このチャネル領域上でワード線１１がコントロールゲートの役割をはたしている。
第１層メタルからなる複数の第１ビット線１２が、ワード線１１とは垂直方向（図１における横方向）にストレートに延びるように形成されている。第１ビット線１２の縦方向のピッチは２Ｆに設定され、同一のシリコン活性領域内で蛇行の片側（図１では山側）の折り返し箇所に設けられたＮ＋拡散層１９上を通るように設けられている。この第１ビット線１２とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト１４により接続されている。また、第２層メタルからなる複数の第２ビット線１３が、第１ビット線１２と同じ方向で第１ビット線の隙間となる位置に、第１ビット線と平行にストレートに延びるように形成されている。第２ビット線１３の縦方向のピッチは２Ｆに設定され、同一のシリコン活性領域内で蛇行の他方の側（図１では谷側）の折り返し箇所に設けられたＮ＋拡散層１９上を通るように設けられている。この第２ビット線１３とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第２ビット線コンタクト１５により接続されている。第１および第２のビット線１２，１３は、互いに層間絶縁膜２０で分離され、上述のようにそれぞれ必要なところでコンタクト１４，１５を介してＮ＋拡散層１９と接続されている。
上記構成によれば、１つのメモリセルは図１中に二点鎖線で示す平行四辺形２２で表され、その面積は４Ｆ２である。
本実施の形態のメモリセルが、従来技術よりセル面積を縮小できたのは、以下の理由による。第１に、従来技術のように半導体基板中の不純物拡散層をビット線とするのではなく、シリコン基板１７上に第１及び第２のビット線１２，１３が形成されている。それゆえ、第１のビット線１２、第２のビット線１３を、それぞれ層間絶縁膜２０で分離された別の配線層を用いて形成することができる。したがって、平面パターンレイアウトでは、第１及び第２のビット線１２，１３を分離するマージンを必要としない。このようなレイアウトが可能になった直接の理由は、活性領域（素子分離領域１６以外の領域）の形状が横方向に関して周期４Ｆの波型になっているからである。第２に、各活性領域内の蛇行の各折り返し箇所に形成されたＮ＋拡散層１９は、同一の活性領域内でチャネル領域を介して隣り合うＮ＋拡散層１９とそれぞれ対をなして、電界効果トランジスタのソース領域、ドレイン領域として働く。つまり、各Ｎ＋拡散層１９はそれぞれ２つの電界効果トランジスタにより共有されている。したがって、更に素子面積を小さくすることができる。
次に、本実施の形態の半導体記憶装置の回路構成を、図５に基づいて説明する。このメモリセルアレイは、いわゆるＡＮＤ型で配列されている。すなわち、一本の第１ビット線と一本の第２ビット線とが一対をなしており、これらのビット線の間にｎ個のメモリセルが並列に接続されている。図５では、例えば１番目のビット線対の第１ビット線をＢａ１、１番目のビット線対の第２ビット線をＢｂ１と表記している。また、例えば１番目のビット線対に接続されているｎ番目のメモリセルをＭ１ｎと表記している。各ビット線には選択トランジスタが設けられている。図５では、例えば１番目のビット線対の第１ビット線選択トランジスタをＳＴＢａ１と表記している。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図５では、各ワード線をＷ１〜Ｗｎで表記している。
次に、本実施の形態の半導体記憶装置の動作例を、図５に基づいて説明する。例としてメモリセルのしきい値の低い状態を書込状態とし、メモリセルのしきい値の高い状態を消去状態とする。また、例として、第１ビット線にドレイン領域が接続され、第２ビット線にソース領域が接続されているとする。図５において、メモリセルＭ１２に書込む場合、ワード線Ｗ２に負電圧（例えば−８Ｖ）を印加し、第１ビット線Ｂａ１に正電圧（例えば６Ｖ）を印加し、さらに選択トランジスタＳＴＢａ１をオン状態にする。この時、選択トランジスタＳＴＢｂ１はオフ状態とし（ソース領域はオープンとなる）、Ｐ型のウェル領域は接地電位とする。こうすることにより、メモリセルＭ１２のコントロールゲートとドレイン領域との間に高電圧がかかり、ＦＮ（ファウラ−ノルドハイム）トンネリングによりフローティングゲートからドレイン領域に電子が引き抜かれ、書込が行われる。
一方消去は、選択されたワード線上の全てのメモリセルを一括して行う。図５においてメモリセルＭ１２とＭ２２を消去する場合、ワード線Ｗ２に正電圧（例えば１０Ｖ）を印加し、第２ビット線Ｂｂ１及びＢｂ２に負電圧（例えば−８Ｖ）を印加し、選択トランジスタＳＴＢｂ１及びＳＴＢｂ２をオン状態にする。この時、選択トランジスタＳＴＢａ１及びＳＴＢａ２はオフ状態にし（ドレイン領域はオープンとなる）、共通のＰ型のウェル領域には−８Ｖを印加する。こうすることにより、メモリセルＭ１２及びＭ２２のコントロールゲートとＰ型ウェル領域との間に高電圧がかかり、ＦＮトンネリングによりＰ型ウェル領域からフローティングゲートへ電子が注入され、消去が行われる。
図５において、メモリセルＭ１２のデータの読み出しは、ワード線Ｗ２に正電圧（例えば３Ｖ）を印加し、第１ビット線Ｂａ１に正電圧（例えば１Ｖ）を印加し、さらに選択トランジスタＳＴＢａ１をオン状態にする。この時、第２ビット線Ｂｂ１は接地電位とし、選択トランジスタＳＴＢｂ１はオン状態として、メモリセルＭ１２のソースを接地電位とする。なお、Ｐ型ウェル領域は接地電位とする。こうすることにより、メモリセルＭ１２のデータを読み出すことができる。
なお、書き込み、消去、読み出しにおける各ノードの設定電圧は、上記の電圧に限られるものではない。
また、本実施の形態の半導体記憶装置であるメモリと、論理回路とを１つの集積回路上に混載してもよい。本実施の形態の半導体記憶装置であるメモリと、論理回路に加え、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）も混載しても良い。その場合、本実施の形態の半導体記憶装置であるメモリが占める面積が小さくなった分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、本実施の形態の半導体記憶装置であるメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読みこみ、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。
次に、本実施の形態の半導体記憶装置を作製する手順を説明する。まず、シリコン基板１７内に電気絶縁性の素子分離領域１６を形成し、続いてＰ型のウェル領域１８を形成する。その後、熱酸化によりトンネル酸化膜２３を形成し、ＣＶＤ法によりポリシリコン膜を形成する。このポリシリコン膜をフォトリソグラフィとエッチングによりパターン加工し、フローティングゲート２１を形成する。その後、酸化膜とポリシリコン膜を、この順にそれぞれＣＶＤ法で形成する。このポリシリコン膜、酸化膜及びフローティングゲート２１をフォトリソグラフィとエッチングによりパターン加工し、ワード線１１を形成する。ここで、Ｎ型の不純物を、ワード線１１をマスクとして低エネルギで注入すると、自己整合的にＮ＋拡散層１９が形成される。この後、層間絶縁膜の堆積、コンタクト工程、メタル工程を繰り返し行い、第１ビット線１２及び第２ビット線１３を形成する。
本実施の形態の半導体記憶装置においては、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
また、本実施の形態の半導体記憶装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度が向上し、機能の向上を図ることができる。
（第２実施の形態）
本実施の形態について、図６及び図７に基づいて説明すれば以下の通りである。
本実施の形態の半導体記憶装置の構造が、上記第１実施の形態の半導体記憶装置と異なるのは、ウェル領域の構造のみである。図６は、図１の切断面線Ｂ−Ｂ’から見た断面図である。シリコン基板１７内にはＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６が形成されている。このウェル領域２６は素子分離領域１６によって複数に区分されている。素子分離領域１６の深さは、素子分離領域１６をはさむ両側のＰ型の浅いウェル領域２６を、互いに電気的に分離するように設定される。区分された各ウェル領域２６は、上記第１実施の形態と同様に、それぞれ図１における横方向に蛇行して延びている。これら区分された各ウェル領域２６は、次に述べるように、それぞれ第３のビット線として働く。
次に、本実施の形態の回路構成を、図７に基づいて説明する。本実施の形態の回路構成が、上記第１実施の形態の回路構成と異なるのは、各メモリセルの浅いウェル領域２６が第３ビット線を形成している点である。この第３ビット線は、第１ビット線及び第２ビット線からなる１対のビット線に並列に接続されたメモリセルの浅いウェル領域を接続している。この第３ビット線には選択トランジスタが接続されている。図７では、例えば、１番目の第３ビット線はＢｗ１、それに対応する選択トランジスタはＳＴＢｗ１と表記されている。
既述の第１実施の形態では、１ビット毎の消去はできない。なぜならば、ウェル領域とソース、ドレイン領域間を順方向バイアス状態にすることはできない（ＰＮ順方向電流が流れる）ため、ウェル領域がすべてのメモリセルで共通の場合、１ビットのみを選択的に選ぶようなバイアスを加えることが不可能だからである。しかし、本実施の形態では、第３ビット線が加わったことにより、１ビット毎の消去が可能となる。図７においてメモリセルＭ１２のみを消去する場合、ワード線Ｗ２に正電圧（例えば１０Ｖ）を印加し、第２ビット線Ｂｂ１に負電圧（例えば−８Ｖ）を印加し、選択トランジスタＳＴＢｂ１をオン状態にする。この時、選択トランジスタＳＴＢａ１はオフ状態にする（ドレイン領域はオープンとなる）。この時さらに、第３ビット線Ｂｗ１には−８Ｖを印加し、選択トランジスタＳＴＢｗ１をオン状態にする。ここで、例えば他の第３ビット線及び他の第１ビット線に接地電位を印加し、それぞれの選択トランジスタをオンにする。こうすることにより、メモリセルＭ１２のコントロールゲートとＰ型の浅いウェル領域との間にのみ高電圧がかかり、ＦＮトンネリングによりＰ型の浅いウェル領域からフローティングゲートへ電子が注入され、メモリセルＭ１２が単独で消去される。
本実施の形態で重要なことは、ウェル領域を複数に区分して、第３のビット線を設けたことである。第３のビット線を設けることにより、ランダムに１ビットのみを選択して、書き込み、消去、読み出しを行うことが可能となる。
上記第１実施の形態と同様に、本実施の形態であるメモリと、論理回路とを１つの集積回路上に混載してもよい。本実施の形態であるメモリと、論理回路に加え、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）も混載しても良い。その場合、本実施の形態であるメモリが占める面積が小さくなった分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、本実施の形態であるメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読みこみ、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。
本実施の形態の半導体記憶装置の作製手順が、上記第１実施の形態の作製手順と異なるのは、ウェル領域の形成において、Ｎ型の深いウェル領域２５の形成とＰ型の浅いウェル領域２６の形成の２つの工程を要する点である。Ｎ型の深いウェル領域２５とＰ型の浅いウェル領域２６との接合の深さは、不純物の注入条件（注入エネルギーと注入量）とその後の熱工程（アニール工程や熱酸化工程など）によって決まる。これら不純物注入条件や熱工程条件と、素子分離領域１６の深さは、素子分離領域１６がＰ型の浅いウェル領域２６を電気的に分離するように設定される。
本実施の形態においては、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
また、本実施の形態においては、１ビット毎の消去ができ、ランダムアクセスが可能となる。したがって、アクセス方法の制約がなくなり、製品応用がしやすくなる。
また、本実施の形態の半導体記憶装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度が向上し、機能の向上を図ることができる。
（第２ａ実施の形態）
本実施の形態について、図８に基づいて説明すれば以下の通りである。本実施の形態の構造が、上記第２実施の形態と異なるのは、フローティングゲートとして、ナノメートル（ｎｍ）オーダの寸法を持つ半導体または導体からなる微粒子（以下「離散ドット」という。）３２を用いている点である（図８）。離散ドット３２は、トンネル酸化膜２３上に散点状に形成され、絶縁膜としてのシリコン酸化膜３３によって覆われている。離散ドット３２は規則正しく配列していても良いし、ランダムに配置されていても良い。また、離散ドットは３次元的に配列していても良く、例えば、離散ドットの真上に絶縁膜を介して別の離散ドットが配置されていても良い。回路図上では、上記第２実施の形態（図７）と全く同じである。ここで離散ドットの例としては、シリコン微粒子や、金属微粒子等が挙げられる。
上記第１実施の形態のようにウェル領域が共通である構造では、フローティングゲートとして離散ドット３２を用いたメモリセル対しては書き込みを行うことができない。なぜなら、書き込み時には、コントロールゲートとドレイン領域との間に高電圧がかかるので、ドレイン領域に近い電子しか引き抜かれないからである。しかし、ウェル領域を分離して第３のビット線とすることにより、フローティングゲートとして離散ドット３２を用いたメモリセルに対しても、選択書き込み及び選択消去を行うことが可能となる。なぜなら、区分された浅いウェル領域２６からなる第３ビット線にして、それぞれ独立した電位を与えることができるからである。
フローティングゲートとして離散ドット３２を用いたときの動作例を以下に説明する。図７において、メモリセルＭ１２に書込む場合、ワード線Ｗ２に負電圧（例えば−８Ｖ）を印加し、第１ビット線Ｂａ１、第２ビット線Ｂｂ１及び第３ビット線Ｂｗ１に正電圧（例えば６Ｖ）を印加し、さらに選択トランジスタＳＴＢａ１、ＳＴＢｂ１及びＳＴＢｗ１をオン状態にする。すなわち、メモリセルＭ１２のコントロールゲートに−８Ｖが印加され、ソース領域、ドレイン領域及びＰ型の浅いウェル領域に６Ｖが印加される（図８）。ここで、例えば他の第１ビット線、第２ビット線及び第３ビット線に接地電位を印加し、それぞれの選択トランジスタをオンにする。こうすることにより、メモリセルＭ１２のコントロールゲートとソース領域、ドレイン領域及びＰ型の浅いウェル領域との間のみに高電圧がかかり、電子が酸化膜３３をＦＮトンネリングする。すなわち、離散ドット３２又は電荷をトラップする膜から電子が引き抜かれ、書き込みが行われる。なお、メモリセルＭ１２を消去する時には、メモリセルＭ１２のコントロールゲートと、ソース領域、ドレイン領域及びＰ型の浅いウェル領域との間にのみ高電圧がかかるようにすればよい。すなわち、コントロールゲートに正電圧（例えば１０Ｖ）を印加し、ソース領域、ドレイン領域及びＰ型の浅いウェル領域に負電圧（例えば−６Ｖ）を印加すればよい。かくして、フローティングゲートとして離散ドットを用いたメモリセルや、電荷をトラップする膜を用いたメモリセルに対しても１ビット毎の消去が可能になる。
なお、書き込み、消去、読み出しにおける各ノードの設定電圧は、上記の電圧に限られるものではない。直接トンネリングを用いるようなメモリ膜構成の場合、各ノードの設定電圧は上記例よりも低く設定可能である。
次に、本実施の形態の半導体記憶装置を作製する手順を説明する。本実施の形態の作製手順が、上記第２実施の形態の作製手順と異なるのは、フローティングゲートの形成においてのみである。すなわち、トンネル酸化膜２３を形成した後、ＬＰＣＶＤ法でシリコン微結晶を形成し、トンネル酸化膜２３上に降り積もらせて離散ドット３２を形成する。その後、ＣＶＤ法で酸化膜３３を形成する。この後は、上記第２実施の形態の作製手順と同様である。
本実施の形態の半導体記憶装置では、上記第２実施の形態の半導体記憶装置に比べて以下の利点がある。
フローティングゲートとして離散ドットを用いた場合、フラッシュメモリに比べて記憶電荷の漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。また、離散ドットを用いたメモリの一形態である量子ドットメモリを用いた場合、書き込み及び消去に直接トンネリングを用いることができるため、素子の劣化を抑制し、信頼性を向上することができる。
（第２ｂ実施の形態）
本実施の形態について、図９に基づいて説明すれば以下の通りである。本実施の形態の半導体記憶装置の構造が、上記第２実施の形態の半導体記憶装置と異なるのは、フローティングゲートのかわりに電荷をトラップする膜３４を用いている点である（図９）。回路図上では、上記第２実施の形態（図７）と全く同じである。
本実施の形態においては、上記第２ａ実施の形態で述べたのと同じ理由で、フローティングゲートのかわりに電荷をトラップする膜を用いたメモリセルに対して、選択書き込み及び選択消去を行うことが可能である。ここで、電荷をトラップする膜とは、例えばＳｉ３Ｎ４／ＳｉＯ２膜やＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２膜（ＯＮＯ膜）、であり、これを用いた素子としては、例えばＭＮＯＳ、ＳＮＯＳ、ＳＯＮＯＳが挙げられる。なお、ここではシリコン窒化膜をＳｉ３Ｎ４と、シリコン酸化膜をＳｉＯ２とそれぞれ表記しているが、これにより各元素の成分比を限定するものではない。また、電荷をトラップする膜のかわりにヒステリシス特性を有する強誘電メモリ膜を用いても良い。
フローティングゲートのかわりに電荷をトラップする膜を用いたときの動作例は、上記第２ａ実施の形態で説明したものと同様なものでよい。ただし、書き込み、消去、読み出しにおける各ノードの設定電圧は、電荷をトラップする膜に応じて最適な値を用いるのが好ましい。
次に、本実施の形態の半導体記憶装置を作製する手順を説明する。本実施の形態の作製手順が、上記第２実施の形態の作製手順と異なるのは、フローティングゲートのかわりに電荷をトラップする膜を形成するという点のみである。電荷をトラップする膜は、熱酸化工程やＣＶＤによる成膜工程を組み合わせればよい。
フローティングゲートとして離散ドットを用いた場合、フラッシュメモリに比べて記憶電荷の漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。
（第３実施の形態）
本実施の形態は、上記第２実施の形態または上記第２ａ実施の形態もしくは上記第２ｂ実施の形態の半導体記憶装置において、選択されたメモリセルのメモリ機能膜にかかる電位と、非選択のメモリセルのメモリ機能膜にかかる電位の比をできる限り大きくした半導体記憶装置に関する。
一般に、メモリセルの書き込み時または消去時には、選択されたメモリセルのメモリ機能膜に大きな電圧がかかる。そして、非選択のメモリセルのメモリ機能膜にもある程度の電圧がかかってしまう。したがって、誤動作を防ぐためには、選択されたメモリセルのメモリ機能膜にかかる電圧と、非選択のメモリセルのメモリ機能膜にかかる電圧の最大値との比をできるだけ大きくするのが好ましい。
一般的に行われている方法では、例えば消去時には、選択ワード線の電位をＶＤＤに、選択ビット線の電位を接地電位に、その他のワード線及びビット線の電位をＶＤＤ／２にする。このとき、選択されたメモリセルのメモリ機能膜には電圧ＶＤＤが、非選択のメモリセルのメモリ機能膜には電圧０またはＶＤＤ／２がかかる。このとき、選択されたメモリセルのメモリ機能膜にかかる電圧と、非選択のメモリセルのメモリ機能膜にかかる電圧の最大値との比は１／２である。
本実施の形態の半導体記憶装置における、書き込み時及び消去時の各ワード線及びビット線への印加電圧を表１に示す。書き込み時には、選択ワード線に電位０、非選択ワード線に（１−Ａ）×ＶＤＤ、選択ビット線にＶＤＤ、非選択ビット線にＡ×ＶＤＤを印加する。また、消去時には、選択ワード線に電位ＶＤＤ、非選択ワード線にＡ×ＶＤＤ、選択ビット線に０、非選択ビット線に（１−Ａ）×ＶＤＤを印加する。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２のときは、上記一般的に行われている例となる）。選択されたメモリセルのメモリ機能膜にかかる電圧と、非選択のメモリセルのメモリ機能膜にかかる電圧の最大値との比は、Ａ＝１／３のとき（絶対値で）最大値３をとる。したがって、Ａ＝１／３とするのがもっとも好ましい。
2002067320.tif 000003
ＶＤＤの具体的な値は、膜質や膜構造ごとに最適な値を決めればよい。具体的には、メモリ機能膜にかかる電圧の絶対値ががＶＤＤのときには電荷の注入または放出が起こり、メモリ機能膜にかかる電圧の絶対値ががＡ×ＶＤＤのときには電荷の注入または放出が起こらないようにする。なお、読み出し時には、メモリ機能膜にかかる電圧がＡ×ＶＤＤ以下となるようにするのが好ましく、その場合、読み出しにより記憶を破壊することがない。
本実施の形態においては、選択されたメモリセルのメモリ機能膜にかかる電圧と、非選択のメモリセルのメモリ機能膜にかかる電圧の最大値との比が大きく、動作マージンの大きなメモリが実現される。
（第４実施の形態）
本実施の形態について、図１０に基づいて説明すれば以下の通りである。
本実施の形態の半導体記憶装置は、上記第１，第２，第２ａ，第２ｂ，第３実施の形態のいずれかの半導体記憶装置におけるシリコン基板１７に代えて、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板３７を用いた点が異なっている。このＳＯＩ基板３７は、シリコン基板１７上に、埋め込み酸化膜３５を介して、シリコンからなるボディ３６を備えている。本実施の形態の半導体記憶装置の平面図は図１と同じである。図１０は、本実施の形態の半導体記憶装置におけるメモリセルの断面の模式図である（シート状のフローティングゲートを用いた例である）。埋め込み酸化膜３５上のボディ３６を共通ボディとすれば上記第１実施の形態と同様な動作をする。一方、素子分離領域１６で区分された複数のボディ３６にそれぞれ独立した電位を与え、第３ビット線として用いれば、上記第２，第２ａ，第２ｂ，第３実施の形態のようにランダムアクセスが可能になる。フローティングゲート２１は、離散ドットまたは電荷をトラップする膜もしくはヒステリシスを有する強誘電膜であってもよい。なお、図１０では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。その場合は、第３ビット線となるボディの抵抗を低減して素子の高速化が可能となる。
次に、本実施の形態の半導体記憶装置を作製する手順を説明する。まず、ＳＯＩ基板３７に素子分離領域１６を形成する。その後、メモリ素子が適切な閾値をもつように、ボディ３５に不純物注入を行う。これ以降の上部構造の形成は、上記第１，第２，第２ａ，第２ｂ実施の形態を形成する手順と同様である。
本実施の形態においては、上記第１，第２，第２ａ，第２ｂ，第３実施の形態で得られる効果に加えて以下の効果が得られる。本実施の形態においては、厚い埋め込み酸化膜３５の存在のために、ボディ３６とシリコン基板１７との間の静電容量を非常に小さくすることができる。一方、上記第２，第２ａ，第２ｂ，第３実施の形態では、浅いウェル領域２６と深いウェル領域２５との間の静電容量はかなり大きい。また、ＳＯＩ基板３７を用いると、Ｎ＋活性層１９とボディ３６との接合容量を非常に小さくすることができる。そのため、本実施の形態においては、容量を充電するための消費電流を小さくすることができる。さらにまた、ＳＯＩ基板３７を用いると、Ｎ＋活性層１９の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を微細化することができる。以上の理由から、ＳＯＩ基板を用いることにより、低消費電力化及び微細化が可能となる。
（第５実施の形態）
本実施の形態の半導体記憶装置について、図１１〜図１７に基づいて説明する。図１１は、本実施の形態の半導体記憶装置におけるメモリセルアレイの平面パターンを示す概略図である。また、図１２は図１１におけるＧ−Ｇ’矢視断面図であり、図１３は図１１におけるＨ−Ｈ’矢視断面図である。また、図１４〜図１６は、図１１〜図１３に示すメモリセルアレイの変形例を示す。図１４は平面パターンを示す概略図であり、図１５は図１４におけるＩ−Ｉ’矢視断面図であり、図１６は図１４におけるＪ−Ｊ’矢視断面図である。また、図１７は、図１１〜図１６に示す半導体記憶装置の回路図である。
先ず、本実施の形態における半導体記憶装置の構成を図１１〜図１３に基づいて説明する。図１２，図１３に示すように、シリコン基板４１内にはＰ型のウェル領域４２が形成されている。さらに、複数の素子分離領域４３の列が、ピッチ２Ｆ（Ｆは最小加工ピッチ）で、図１１において斜線を施して示すように一方向（図１１における横方向）に直線状に延在して形成されている。これによって、図１２に示すように、ウェル領域４２の上部に、隣接する素子分離領域４３で挟まれて、上記横方向に延在するシリコン活性領域が形成される。尚、素子分離領域４３の深さは、次に述べるＮ＋拡散層４４を電気的に分離するが、Ｐ型のウェル領域４２は電気的に分離しないように設定される。
上記Ｐ型のウェル領域４２の上部には、不純物拡散領域としてのＮ＋拡散層４４が形成されている。各Ｎ＋拡散層４４は、このメモリの使用時にビット線による選択に応じてソース領域あるいはドレイン領域として機能する。不純物が導入されたポリシリコン，ポリサイド，メタル等の導電体から成る複数のワード線４５が、素子分離領域４３の方向とは垂直方向（図１１における縦方向）にストレートに延在して形成されている。ワード線４５の下に位置するシリコン活性領域（ウェル領域４２の上部）は、チャネル領域となっている。このチャネル領域とワード線４５とは、フローティングゲート４６およびシリコン酸化膜４７から成る積層膜によって隔てられている。このチャネル領域上でワード線４５がコントロールゲートの役割を果している。
不鈍物が導入されたポリシリコン，ポリサイド，メタル等から成るプレート電極４８が、プレート電極孔４９（図１１参照）以外の領域においてＮ＋拡散層４４上，素子分離領域４３上及びワード線４５上を覆っている。そして、プレート電極４８は、Ｎ＋拡散層４４におけるソース・ドレイン領域の一方と電気的に接続されている。また、プレート電極４８とワード線４５とは、絶縁膜５０によって電気的に隔てられている。メタルから成る複数のビット線５１が、ワード線４５とは垂直方向（図１１における横方向）にストレートに延在して、ピッチ２Ｆで形成されている。素子形成領域（ウェル領域４２上）とビット線５１が形成された配線層とは、層間絶縁膜５２で分離されており、ビット線５１と上記ソース・ドレイン領域の他方とは、プレート電極孔４９の位置に設けられビット線コンタクト５３によって、ピッチ４Ｆで接続されている。尚、１つのメモリセルは図１１中に二点鎖線で示す矩形５４で表され、その面積は４Ｆ２である。
メモリセルアレイは、図１４〜図１６（図１１〜図１３と同じ部品番号を使用）に示す形状であってもよい。図１４〜図１６に示すメモリセルアレイの場合にはプレート電極４８が短冊型を成しており、この短冊型のプレート電極４８がワード線４５と同じ方向にピッチ４Ｆで並行に配列されている。そして、ビット線コンタクト５３は、プレート電極４８の無い領域（プレート電極４８間）で上記ソース・ドレイン領域の他方と接続されて、ワード線４５の延在方向にピッチ２Ｆで直線的に並んでいる。
次に、本実施の形態における半導体記憶装置の回路構成を、図１７に基づいて説明する。この半導体記憶装置を構成するメモリセルアレイは、所謂ＡＮＤ型で配列されている。すなわち、一本のビット線Ｂにｎ個のメモリセルＭが並列に接続されている。図１７においては、例えば、１番目のビット線をＢ１と表記し、上記１番目のビット線Ｂ１に接続されているｎ番目のメモリセルをＭ１ｎと表記している。また、ｎ本のワード線Ｗが、各ビット線Ｂに対して垂直方向に配列されて、各メモリセルＭのコントロールゲート１５間を接続している。図１７においては、各ワード線をＷ１〜Ｗｎで表記している。尚、上記ソース・ドレイン領域の一方の夫々はプレート電極（Ｐｌｔと表記）で接続されている。
次に、本実施の形態における半導体記憶装置の動作例を、図１７に基づいて説明する。例として、各メモリセルにおける閾値が低い状態を書込状態とし、閾値が高い状態を消去状態とする。また、例として、ビット線Ｂにドレイン領域が接続され、プレート電極Ｐｌｔにソース領域が接続されているものとする。尚、プレート電極Ｐｌｔは、他のノードとの間の静電容量が大きく、電位は一定に保っておくことが望ましい。以下においては、プレート電極Ｐｌｔの電位を常に０Ｖとした例を示すが、この発明は、この限りではない。
図１７において、メモリセルＭ１２に書き込む場合は、ワード線Ｗ２に負電圧（例えば−８Ｖ）を印加し、ビット線Ｂ１に正電圧（例えば６Ｖ）を印加する。その場合、プレート電極ＰｌｔおよびＰ型のウェル領域４２の電位は接地電位（０Ｖ）とする。こうすることによって、メモリセルＭ１２におけるコントロールゲート４５とドレイン領域との間に高電圧が掛り、ＦＮ（ファウラ−ノルドハイム）トンネリングによってフローティングゲート４６からドレイン領域に電子が引き抜かれて書き込が行われる。
一方、消去は、選択されたワード線Ｗ上の総てのメモリセルＭに対して一括して行う。図１７において、メモリセルＭ１２とメモリセルＭ２２とを消去する場合は、ワード線Ｗ２に正電圧（例えば１８Ｖ）を印加し、プレート電極ＰｌｔおよびＰ型のウェル領域４２の電位を接地電位（０Ｖ）とする。その場合、ドレイン領域はオープンとする。こうすることによって、メモリセルＭ１２およびメモリセルＭ２２のコントロールゲート４５とＰ型ウェル領域４２との間に高電圧が掛り、ＦＮトンネリングによってＰ型ウェル領域４２からフローティングゲート４６へ電子が注入され、消去が行われる。
また、図１７において、上記メモリセルＭ１２のデータを読み出す場合には、ワード線Ｗ２に正電圧（例えば３Ｖ）を印加し、１番目のビット線Ｂ１に正電圧（例えば１Ｖ）を印加する。その場合、プレート電極ＰｌｔおよびＰ型のウェル領域４２の電位は接地電位（０Ｖ）とする。こうすることによって、メモリセルＭ１２のデータを読み出すことができる。
尚、上記書き込み、消去、読み出しにおける各ノードの設定電圧は、上述した電圧に限定されるものではない。
また、本実施の形態の半導体記憶装置であるメモリと、論理回路とを１つの集積回路上に混載してもよい。あるいは、本実施の形態の半導体記憶装置であるメモリと論理回路とに加え、その他のメモリ（ＤＲＡＭやＳＲＡＭ等）を混載しても良い。その場合、本実施の形態の半導体記憶装置であるメモリが占める面積が上述したごとく小さくできる分、上記論理回路や他のメモリの面積を大きく確保することができ、機能の向上を図ることができる。あるいは、本実施の形態の半導体記憶装置であるメモリの占有面積を小さくできる分、従来と同じ占有面積でメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読み込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行することが可能になり、且つ、そのプログラムを他のプログラムと入れ換えることも可能になる。
次に、本実施の形態における半導体記憶装置の作製手順について説明する。まず、シリコン基板４１内に電気絶縁性の素子分離領域４３を形成し、続いてＰ型のウェル領域４２を形成する。その後に、熱酸化によってトンネル酸化膜を形成し、ＣＶＤ（化学気相成長法）法によってポリシリコン膜（４６）を形成する。このポリシリコン膜（４６）をフォトリソグラフィとエッチングとによってパターン加工し、フローティングゲート４６を形成する。その後、シリコン酸化膜とポリシリコン膜（４５）とを順次ＣＶＤ法によって形成する。さらに、上記ポリシリコン膜（４５）上にシリコン酸化膜やシリコン窒化膜等の絶縁膜（５０）をＣＶＤ法で形成する。
その後、上記絶縁膜（５０），ポリシリコン膜（４５）およびシリコン酸化膜をフォトリソグラフィとエッチングとによってパターン加工して、ワード線４５を形成する。その場合、上記フォトレジストをマスクとして絶縁膜（５０）のみをパターニングし、フォトレジスト除去後にパターニングされた絶縁膜５０をマスクとして、ポリシリコン膜（４５）およびシリコン酸化膜をエッチングによってパターニングしてもよい。こうしてワード線４５が形成された後、全面にシリコン窒化膜をＣＶＤ法によって堆積し、エッチングバックをすることによってワード線４５の側壁を絶縁膜５０で覆う。
そうした後、Ｎ型の不純物を、上記ワード線４５をマスクとして低エネルギーで注入することによって、Ｐ型ウェル領域４２の表面に自己整合的にＮ＋拡散層４４が形成される。この後、ポリシリコン膜（４８）を全面に堆積し、パターニングを行うことによってプレート電極４８を形成する。そして、層間絶縁膜５２の堆積，コンタクト工程およびメタル工程を行い、ビット線５１を形成する。
上述のように、本実施の形態においては、上記シリコン基板４１のＰ型ウェル領域４２の上方に、Ｎ＋拡散層４４に交互に接続されたビット線５１とプレート電極４８とを形成している。したがって、ビット線５１とプレート電極４８との夫々を、層間絶縁膜５２によって分離された別の配線層を用いて重ねて形成することができる。したがって、平面パターンレイアウトでは、図３２に示す従来の半導体記憶装置のように、半導体基板中の同じ不純物拡散層で形成されたソース線２とビット線３とを分離するための距離１Ｆ分のマージンは不要となる。さらに、素子分離領域４３で挟まれて直線状に延在するシリコン活性領域内に、素子分離領域４３に直交するゲート線４５の両側に形成された（つまり、チャネル領域を介して隣り合う）Ｎ＋拡散層４４は、夫々対を成してＦＥＴのソース領域とドレイン領域として機能する。すなわち、各Ｎ＋拡散層４４の夫々は２つのＦＥＴによって共有されている。したがって、図３２に示す従来の１メモリセルにおける幅１Ｆ分のＮ＋拡散層４４が不要となる。以上の結果、図３２中に二点鎖線で示す４Ｆ×２Ｆ（＝８Ｆ２）のメモリセルにおける長辺が、上述のごとく２Ｆ分短縮される。その結果、図１１および図１４中に二点鎖線で示すごとく、メモリセルのサイズは２Ｆ×２Ｆとなり、その面積はＮＡＮＤ型メモリの６Ｆ２よりも小さい４Ｆ２にできるのである。
すなわち、本実施の形態における半導体記憶装置によれば、従来のＡＮＤ型メモリセルアレイと同様にワード線毎の消去が可能であり、読み出し速度も同程度であり、且つ、１つのメモリセルの面積を従来のＡＮＤ型メモリセルアレイよりも小さくできる。したがって、高集積化が可能となり、製品歩留りを向上させ、製造コストを削減することができるのである。
また、本実施の形態の半導体記憶装置によるメモリと、論理回路やその他のメモリ（ＤＲＡＭやＳＲＡＭ等）とを混載して集積回路を形成する場合に、この集積回路の集積度を向上し、機能の向上を図ることができる。
（第６実施の形態）
本実施の形態について、図１８〜図２２に基づいて説明する。本実施の形態の半導体記憶装置は、ウェル領域の構造において上記第５実施の形態とは異なる。図１８および図１９は、本実施の形態の半導体記憶装置におけるメモリセルアレイの断面図であり、上記第５実施の形態における図１２および図１３に相当する。また、図２０および図２１も本実施の形態の半導体記憶装置におけるメモリセルアレイの断面図であり、上記第５実施の形態における図１５および図１６に相当する。
図１８および図１９において、シリコン基板６１内には、Ｎ型の深いウェル領域６２とＰ型の浅いウェル領域６３が形成されている。素子分離領域６４の深さは、素子分離領域６４を挟む両側のＰ型の浅いウェル領域６３を、互いに電気的に分離するように設定される。すなわち、細長いＰ型の浅いウェル領域６３の列がピッチ２Ｆで形成され、これらは素子分離領域６４によって互いに電気的に分離されるのである。これらＰ型の浅いウェル領域６３の列は、上記第５実施の形態におけるビット線５１に相当する第１ビット線６５と同じ方向に並び、第２ビット線とすることができる。
尚、図１８および図１９におけるＮ＋拡散層６６，ワード線６７，フローティングゲート６８，シリコン酸化膜６９，プレート電極７０，絶縁膜７１，層間絶縁膜７２およびビット線コンタクト７３は、上記第５実施の形態の図１２および図１３におけるＮ＋拡散層４４，ワード線４５，フローティングゲート４６，シリコン酸化膜４７，プレート電極４８，絶縁膜５０，層間絶縁膜５２およびビット線コンタクト５３と同じである。
図２０および図２１に示すメモリセルアレイは、第５実施の形態の図１４〜図１６に示すメモリセルアレイの場合と同様に、プレート電極７０が短冊型（図１４を参照）を成しており、この短冊型のプレート電極７０がワード線６７と同じ方向にピッチ４Ｆで並行に配列されている。そして、ビット線コンタクト７３は、プレート電極７０の無い領域（プレート電極７０間）でソース・ドレイン領域の一方と接続されて、ワード線６７の延在方向にピッチ２Ｆで直線的に並んでいる。それ以外は図１８および図１９に示すメモリセルアレイと同じであり、シリコン基板６１内にＮ型の深いウェル領域６２とＰ型の浅いウェル領域６３が形成されており、Ｐ型の浅いウェル領域６３は第２ビット線を構成している。
次に、本実施の形態における半導体記憶装置の回路構成を、図２２に基づいて説明する。この半導体記憶装置を構成するメモリセルアレイは、上記第５実施の形態の図１７に示すメモリセルアレイと、各メモリセルにおける上記浅いウエル領域が第２ビット線を形成している点において回路構成が異なる。この第２ビット線Ｂｗは、第１ビット線Ｂａと対になってビット線対を形成し、このビット線対にはメモリセルＭが並列に接続されて所謂ＡＮＤ型で配列されている。尚、図２２においては、例えば１番目の第１ビット線をＢａ１と表記し、１番目の第２ビット線をＢｗ１と表記している。その他は、上記第５実施の形態の図１７に示すメモリセルアレイと同様である。
ところで、上記第５実施の形態の回路構成では、ランダムアクセス（１ビット毎の書き込みおよび消去）を行うことはできない。その理由は、ウェル領域４２とソース・ドレイン領域４４間を順方向バイアス状態にすることはできない（ＰＮ順方向電流が流れる）ので、ウェル領域４２が総てのメモリセルＭに共通である場合には１ビットのみを選択的に選ぶようなバイアスを加えることが不可能であるからである。ところが、本実施の形態におけるメモリセルアレイの場合には、第２ビット線Ｂｗが加わったことによって、１ビット毎の書込みおよび消去が可能になるのである。
さらに、上記メモリセルＭにおけるフローティングゲート６８からの記憶電荷の漏れを軽減するために、フローティングゲート６８を離散ドットや電荷をトラップする電荷トラップ膜で構成する場合がある。ところが、上記第５実施の形態の場合のようにウェル領域４２が総てのメモリセルＭに共通であると、フローティングゲート４６として離散ドットや電荷トラップ膜を用いた場合には書き込みを行うことができない。その理由は、書き込み時には、上記コントロールゲート４５とドレイン領域４４との間のみに高電圧が掛るので、記憶電荷が漏れ難いことが逆に災いとなって、ドレイン領域４４に近い電子しか引き抜かれないからである。しかしながら、本実施の形態のごとく、浅いウェル領域６３を素子分離領域６４および深いウェル領域６２で分離して第２ビット線Ｂｗとすることによって、フローティングゲート６８として離散ドットや電荷トラップ膜を用いたメモリセルに対しても、選択書き込みおよび選択消去を行うことが可能になる。それは、浅いウェル領域６３を独立した第２ビット線Ｂｗにして、夫々のメモリセルＭの浅いウェル領域６３に独立した電位を与えることが可能になるためである。
本実施の形態においては、バルク基板を用いているので、第２ビット線Ｂｗを構成する浅いウェル領域６３の設計の自由度が大きく、浅いウェル領域６３の深さおよび不純物濃度を自由に設定することができる。そのために、浅いウェル領域６３の深さを十分に深くし、浅いウェル領域６３の表面付近（チャネル領域）の不鈍物濃度を素子の閾値が適切になるように比較的薄くし、浅いウェル領域６３の比較的深い領域では不純物濃度を濃くすることが可能になる。このようにすれば、浅いウェル領域６３の抵抗を低くすることができ、メモリを高速に動作させることができるのである。
本実施の形態において重要なことは、上記ウェル領域を深いウェル領域６２と浅いウェル領域６３とに分離し、浅いウェル領域６３で成る第２ビット線Ｂｗを設けたことである。この第２ビット線Ｂｗを設けることによって、ランダムに１ビットのみを選択して書き込み，消去および読み出しを行うことが可能になる。さらに、後に詳述するように、フローティングゲート６８として離散ドットや電荷トラップ膜を用いることが可能になるのである。
上記第５実施の形態における半導体記憶装置の場合と同様に、本実施の形態の半導体記憶装置であるメモリと、論理回路とを１つの集積回路上に混載してもよい。あるいは、本実施の形態の半導体記憶装置であるメモリと論理回路とに加えて、その他のメモリ（ＤＲＡＭやＳＲＡＭ等）を混載しても良い。その場合、本実施の形態の半導体記憶装置であるメモリが占める面積が上述したごとく小さくできる分、上記論理回路や他のメモリの面積を大きく確保することができ、機能の向上を図ることができる。あるいは、本実施の形態の半導体記憶装置であるメモリの占有面積を小さくできる分、従来と同じ占有面積でメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読み込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、且つ、そのプログラムを他のプログラムと入れ換えることも可能になる。
次に、本実施の形態における半導体記憶装置の作成手順について説明する。本実施の形態における半導体記憶装置の作成手順は、ウェル領域の形成に、Ｎ型の深いウェル領域６２の形成とＰ型の浅いウェル領域６３の形成との２つの工程を要する点において、上記第５実施の形態の作成手順とは異なる。ここで、Ｎ型の深いウェル領域６２とＰ型の浅いウェル領域６３との接合の深さは、不純物の注入条件（注入エネルギーおよび注入量）とその後の熱工程（アニール工程や熱酸化工程等）によって決まる。これらの不純物注入条件や熱工程条件と素子分離領域６４の深さとは、素子分離領域６４がＰ型の浅いウェル領域６３を電気的に分離するように設定され必要がある。
本実施の形態における半導体記憶装置は、上記第５実施の形態の場合と同様に１つのメモリセルの面積は４Ｆ２であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
また、本実施の形態における半導体装置の場合には、１ビット毎の消去を行うことができ、ランダムアクセスが可能となる。したがって、アクセス方法の制約を無くし、製品応用を行い易くできる。
更にまた、本実施の形態の半導体記憶装置においては、上記フローティングゲート６８として離散ドットや電荷トラップ膜を用いることが可能となる。したがって、低電圧駆動等が可能になり、メモリの特性向上を図ることができる。
更にまた、本実施の形態の半導体記憶装置においては、バルク基板を用いており、浅いウェル領域６３の深さおよび不純物濃度を自由に設定することができるので、浅いウェル領域６３の抵抗を低くして第２ビット線Ｂｗの信号伝達速度を上げることが容易であり、メモリを高速に動作させることができる。
また、本実施の形態の半導体記憶装置であるメモリと、論理回路およびその他のメモリ（ＤＲＡＭやＳＲＡＭ等）とを混載して集積回路を構成した場合、集積回路の集積度が向上し、機能の向上を図ることができる。
以下、本実施の形態における半導体記憶装置の書き込み動作および消去動作について図２２に基づいて説明する。例として、メモリセルの閾値の低い状態を書込状態とし、高い状態を消去状態とする。
先ず、上記メモリセルＭ１２に書き込みを行なう場合には、選択ワード線Ｗ２に負電圧（例えば−１４Ｖ）を印加し、選択第１ビット線Ｂａ１及び第２ビット線Ｂｗ１に接地電位（０Ｖ）を印加する。この時、選択第１ビット線Ｂａ１はオープンとしてもよい。プレート電極Ｐｌｔは接地電位（０Ｖ）にする。非選択のワード線Ｗ及び第２ビット線Ｂｗには負電圧（例えば−７Ｖ）を印加する。こうすることによって、メモリセルＭ１２のコントロールゲート６７とＰ型の浅いウェル領域６３との間のみに高電圧が掛り、ＦＮトンネリングによってフローティングゲート６８よりチャネル領域に電子が放出され、１ビットの書き込みが行われるのである。
一方、上記メモリセルＭ１２を消去する場合には、選択ワード線Ｗ２に正電圧（例えば９Ｖ）を印加し、選択第１ビット線Ｂａ１に負電圧（例えば−９Ｖ）を印加し、選択第２ビット線Ｂｗ１に負電圧（例えば−９Ｖ）を印加する。この時、プレート電極Ｐｌｔは接地電位（０Ｖ）にする。非選択のワード線Ｗおよび第２ビット線Ｂには接地電位（０Ｖ）を印加する。こうすることによって、メモリセルＭ１２のコントロールゲート６７とＰ型の浅いウェル領域６３との間のみに高電圧が掛り、ＦＮトンネリングによってチャネル領域からフローティングゲート６８に電子が注入され、１ビットの消去が行われる。上記書き込みおよび消去における各ノードの設定電圧は、上記の電圧に限定されるものではない。
尚、上記コントロールゲート（ワード線）６７側から電子の注入・放出が起こるようにしてもよい。その場合は、例えば、図２３に示すように、チャネル領域とフローティングゲート６８との間の絶縁膜（シリコン酸化膜）６９の膜厚を、フローティングゲート６８とコントロールゲート６７との間の絶縁膜の膜厚より厚くすればよい。例えば、絶縁膜６９の膜厚を７ｎｍ〜１５ｎｍにし、フローティングゲート６８とコントロールゲート６７との間の絶縁膜の膜厚を３ｎｍ〜１０ｎｍにするのである。または、フローティングゲート６８とコントロールゲート６７との間の絶縁膜の材質を、絶縁膜６９よりも相対的に障壁が低い材質にしてもよい。例えば、絶縁膜６９を酸化膜にし、フローティングゲート６８とコントロールゲート６７との間の絶縁膜をシリコン窒化膜にすれば、両絶縁膜の厚さは同じであってもコントロールゲート６７側からフローティングゲート６８に電荷を注入・放出することができるのである。ところで、図２３においては、メモリセルの断面を模式的に表現しており、素子分離領域６４の方向は実際とは異なって描かれ、シリコン基板６１は省略されている。
尚、上記コントロールゲート（ワード線）６７側から電子の注入・放出が起こる場合でも、上記動作方法を適用することができる。但し、上述したチャネル領域側から電子の注入・放出が起こる場合とは、書き込みと消去とが反対になる。
本実施の形態の半導体記憶装置を上述のように動作させることによって、ランダムアクセスを行うことが可能になるのである。
（第７実施の形態）
本実施の形態は、上記第６実施の形態の半導体記憶装置におけるフローティングゲート６８として、ナノメートル（ｎｍ）オーダの寸法を有する半導体または導体から成る微粒子（以下、離散ドットと言う）を用いた半導体記憶装置に関する。本実施の形態の半導体記憶装置におけるメモリセルアレイの基本的構造は、図１８，図１９または図２０，図２１と同じである。また、その回路図は、図２２と全く同じである。したがって、上記メモリセルアレイの基本構造および回路動作についての説明は省略する。
図２４は、上記第６実施の形態の図２３に相当するメモリセルアレイにおけるメモリセルＭ１２の概略断面図である。Ｎ型の深いウェル領域８１，Ｐ型の浅いウェル領域８２，素子分離領域８３，Ｎ＋拡散層８４，コントロールゲート８５，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔは、上記第６実施の形態の図２３におけるＮ型の深いウェル領域６２，Ｐ型の浅いウェル領域６３，素子分離領域６４，Ｎ＋拡散層６６，コントロールゲート６７，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔと同じである。
上記Ｐ型の浅いウェル領域８２のチャネル領域とコントロールゲート８５とを離間させる絶縁膜（シリコン酸化膜）８７の中における上記チャネル領域とコントロールゲート８５との中間部には、上記フローティングゲートとして機能する離散ドット８６が散点状に形成されている。ここで、離散ドット８６の一例としては、絶縁膜８７中に離散的に形成された導体または半導体によるドットが挙げられる。例えば、シリコン酸化膜中に形成されたシリコンドットや金属ドット等である。
上記フローティングゲートとして離散ドット８６を用いたメモリセルアレイの動作について、以下に説明する。例としてメモリセルＭの閾値が低い状態を書込状態とし、高い状態を消去状態とし、チャネル側から電子の注入・放出が起こる場合について説明する。尚、コントロールゲート８５（ワード線Ｗ）側から電子の注入・放出が起こる場合は、書き込みと消去とは反対になる。
図２４において、上記メモリセルＭ１２に書込む場合、ワード線Ｗ２に負電圧（例えば−６Ｖ）を印加し、第１ビット線Ｂａ１および第２ビット線Ｂｗ１に接地電位（０Ｖ）を印加する。その場合、プレート電極Ｐｌｔは接地電位（０Ｖ）にする。すなわち、メモリセルＭ１２のコントロールゲート８５に−６Ｖが印加され、ソース領域およびＰ型の浅いウェル領域８２に０Ｖが印加される。ここで、非選択のワード線，第１および第２ビット線に負の電圧（例えば−３Ｖ）を印加する。こうすることによって、メモリセルＭ１２のコントロールゲート８５と、第１ビット線Ｂａ１に接続されたソース・ドレイン領域およびＰ型の浅いウェル領域８２との間のみに高電圧が掛って、書き込みが行われる。
尚、上記メモリセルＭ１２を消去する場合には、メモリセルＭ１２のコントロールゲート８５と、第１ビット線Ｂａ１に接続されたソース・ドレイン領域およびＰ型の浅いウェル領域８２との間にのみ高電圧が掛るようにすればよい。すなわち、選択ワード線Ｗ２に正電圧（例えば３Ｖ）を印加し、第１ビット線Ｂａ１に接続されたソース・ドレイン領域（選択第１ビット線Ｂａ１）およびＰ型の浅いウェル領域（選択第２ビット線Ｂｗ１）に負電圧（例えば−３Ｖ）を印加すればよい。このようにして、フローティングゲートとして離散ドット８６を用いたメモリセルに対しても１ビット毎に書き込みおよび消去を行うことが可能になる。また、読み出し時には、例えば、選択ワード線Ｗ２に０Ｖ、選択第１ビット線Ｂａ１に−１Ｖ、選択第２ビットＢｗ１線に−１Ｖを印加すればよい。
尚、上記書き込み，消去，読み出し時における各ノードの設定電圧は、上述の電圧に限られるものではない。直接トンネリングを用いるようなメモリ膜構成の場合には、各ノードの設定電圧は上述の例よりも低く設定することが可能である。
次に、本実施の形態における半導体記憶装置の作成手順について説明する。本実施の形態における半導体記憶装置の作成手順は、上記第６実施の形態における作成手順とは、フローティングゲートの形成手順においてのみ異なる。離散ドット状のフローティングゲートは、例えば、以下のような手順によって形成することができる。
すなわち、上記第６実施の形態における作成手順と同様にして絶縁膜８７の下部を構成するトンネル酸化膜までを形成した後、ＬＰＣＶＤ法によって上記トンネル酸化膜上にシリコン微結晶を形成して離散ドット８６を形成する。そうした後、ＣＶＤ法によって酸化膜を形成する。尚、離散ドット８６は、規則正しく配列されていてもよいし、ランダムに配置されていてもよい。また、３次元的に配列されていてもよい。
以上のごとく、本実施の形態における半導体記憶装置によれば、フローティングゲートとして離散ドット８６を用いているので、上記フローティングゲートとして導電体膜を使用した上記第５，第６実施の形態におけるフラッシュメモリに比べて記憶電荷の漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。また、離散ドット８６を用いたメモリ機能膜の一形態である量子ドットメモリ機能膜を用いた場合、上記書き込みおよび消去に直接トンネリングを用いることができるため、低電圧動作によって素子の劣化を抑制し、信頼性を向上することができるのである。
（第８実施の形態）
本実施の形態は、上記第６実施の形態の半導体記憶装置におけるフローティングゲート６８として、複数層に形成された離散ドットを用いた半導体記憶装置に関する。本実施の形態の半導体記憶装置におけるメモリセルアレイの基本的構造は、図１８，図１９または図２０，図２１と同じである。また、その回路図は、図２２と全く同じである。したがって、上記メモリセルアレイの基本構造および回路動作についての説明は省略する。
図２５は、上記第６実施の形態の図２３に相当するメモリセルアレイにおけるメモリセルＭ１２の概略断面図である。Ｎ型の深いウェル領域９１，Ｐ型の浅いウェル領域９２，素子分離領域９３，Ｎ＋拡散層９４，コントロールゲート９５，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔは、上記第６実施の形態の図２３におけるＮ型の深いウェル領域６２，Ｐ型の浅いウェル領域６３，素子分離領域６４，Ｎ＋拡散層６６，コントロールゲート６７，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔと同じである。
上記Ｐ型の浅いウェル領域９２のチャネル領域とコントロールゲート９５とを離間させる絶縁膜（シリコン酸化膜）９８の中における上記チャネル領域とコントロールゲート９５との中間部には、上記フローティングゲートとして機能する離散ドット９６，９７が二層に形成されている。この構成によれば、チャネル領域と下層の離散ドット９７との間にできるトンネル接合と、下層の離散ドット９７と上層の離散ドット９６との間にできるトンネル接合とで、二重トンネル接合が形成される。したがって、電荷のトンネル過程が直接トンネリングであっても、顕著なメモリ効果を有することができる。すなわち、本実施の形態によれば、上記第７実施の形態の場合に比して、上記フローティングゲートにおける電荷のメモリ効果を大きくすることができるのである。尚、電荷の注入・放出は、チャネル領域側から起こるように構成としてもよいし、コントロールゲート９５側から起こるように構成としてもよい。
尚、上記実施の形態においては、フローティングゲートを構成する離散ドットの層数を「２」としているが、この発明はこれに限定するものではない。
（第９実施の形態）
本実施の形態は、上記第６実施の形態の半導体記憶装置におけるフローティングゲート６８として、電荷をトラップする電荷トラップ膜を用いた半導体記憶装置に関する。本実施の形態の半導体記憶装置におけるメモリセルアレイの基本的構造は、図１８，図１９あるいは図２０，図２１と同じである。また、その回路図は、図２２と全く同じである。したがって、上記メモリセルアレイの基本構造および回路動作についての説明は省略する。
図２６は、上記第６実施の形態の図２３に相当するメモリセルアレイにおけるメモリセルＭ１２の概略断面図である。Ｎ型の深いウェル領域１０１，Ｐ型の浅いウェル領域１０２，素子分離領域１０３，Ｎ＋拡散層１０４，コントロールゲート１０５，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔは、上記第６実施の形態の図２３におけるＮ型の深いウェル領域６２，Ｐ型の浅いウェル領域６３，素子分離領域６４，Ｎ＋拡散層６６，コントロールゲート６７，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔと同じである。
上記Ｐ型の浅いウェル領域１０２のチャネル領域とコントロールゲート１０５との間に、上記フローティングゲートとして機能する電荷トラップ膜１０６が形成されている。本実施の形態における半導体記憶装置は、上記第６実施の形態で述べたと同じ理由で、１ビット毎の選択書き込みおよび選択消去を行うことが可能である。
ここで、上記電荷トラップ膜１０６とは、例えば、Ｓｉ２Ｎ４／ＳｉＯ２膜やＳｉＯ２／Ｓｉ２Ｎ４／ＳｉＯ２膜（ＯＮＯ膜）である。尚、これを用いた素子としては、例えば、ＭＮＯＳ，ＳＮＯＳ，ＳＯＮＯＳ等が挙げられる。また、上記ＯＮＯ膜を用いた場合はＳｉ２Ｎ４／ＳｉＯ２膜を用いた場合に比して電荷をトラップする効率が上り、メモリ特性を改善することができる。ここでは、上記シリコン窒化膜をＳｉ２Ｎ４とする一方、シリコン酸化膜をＳｉＯ２としている。しかしながら、これによって各元素の成分比が限定されるものではない。また、電荷トラップ膜１０６の代りにヒステリシス特性を有する強誘電メモリ膜を用いても良い。
上記フローティングゲートの代りに電荷トラップ膜１０６を用いた半導体記憶装置の動作は、例えば、上記第６実施の形態における半導体記憶装置の動作と同様である。但し、書き込み，消去，読み出しにおける各ノードの設定電圧は、電荷トラップ膜１０６に応じて最適な値を選択して用いるのが好ましい。
次に、本実施の形態における半導体記憶装置の作成手順について説明する。本実施の形態における半導体記憶装置の作成手順は、上記第６実施の形態における作成手順とは、フローティングゲートの形成手順においてのみ異なる。電荷トラップ膜１０６は、例えば、以下のような手順によって形成することができる。
すなわち、上記第６実施の形態における作成手順と同様にして素子分離領域１０３，Ｎ型の深いウェル領域１０１およびＰ型の浅いウェル領域１０２を形成した後、Ｐ型の浅いウェル領域１０２上に、熱酸化工程やＣＶＤによる成膜工程を組み合わせた工程によって、上記フローティングゲートの代りに電荷トラップ膜１０６を形成するのである。
電荷の保持のために電荷をトラップする膜を用いた場合には、上記フローティングゲートとして導電体膜を使用した上記第５，第６実施の形態におけるフラッシュメモリに比べて記憶電荷の漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。
（第１０実施の形態）
本実施の形態は、上記第６実施の形態の半導体記憶装置におけるフローティングゲート６８として、ポリシリコン膜と複数層に形成された離散ドットとの複合体を用いた半導体記憶装置に関する。本実施の形態の半導体記憶装置におけるメモリセルアレイの基本的構造は、図１８，図１９または図２０，図２１と同じである。また、その回路図は、図２２と全く同じである。したがって、上記メモリセルアレイの基本構造および回路動作についての説明は省略する。
図２７は、上記第６実施の形態の図２３に相当するメモリセルアレイにおけるメモリセルＭ１２の概略断面図である。Ｎ型の深いウェル領域１１１，Ｐ型の浅いウェル領域１１２，素子分離領域１１３，Ｎ＋拡散層１１４，コントロールゲート１１５，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔは、上記第６実施の形態の図２３におけるＮ型の深いウェル領域６２，Ｐ型の浅いウェル領域６３，素子分離領域６４，Ｎ＋拡散層６６，コントロールゲート６７，ワード線Ｗ２，第１ビット線Ｂａ１，第２ビット線Ｂｗ１，プレート電極Ｐｌｔと同じである。
上記Ｐ型の浅いウェル領域１１２のチャネル領域とコントロールゲート１１５とを離間させるシリコン酸化膜１１６の中における上記チャネル領域とコントロールゲート１１５との中間部には、チャネル領域側にポリシリコン膜１１７が形成されており、コントロールゲート１１５側にはシリコン酸化膜１１６を隔ててシリコン微粒子で成る離散ドット１１８が形成され、この離散ドット１１８の斜め上方にシリコン酸化膜１１６を隔てて更にシリコン微粒子で成る離散ドット１１９が形成されている。
次に、上記ポリシリコン膜１１７と二層に形成された離散ドット１１８，１１９との複合体の構造を有するメモリ機能膜の特性について述べる。図２８および図２９は、メモリ機能膜の容量Ｃと印加電圧Ｖｇとの関係を示す。つまり、印加電圧Ｖｇは浅いウェル領域１１２側に対してコントロールゲート１１５側に印加した電圧であり、Ｃは単位面積当りの静電容量である。図２８は、印加電圧Ｖｇを＋３Ｖから−３Ｖまで走査し、その後に再び＋３Ｖまで走査した場合におけるＣ−Ｖｇ特性である。図２９は、同様に、印加電圧Ｖｇを＋１Ｖから−１Ｖまで走査し、再び＋１Ｖまで走査した場合におけるＣ−Ｖｇ特性である。
図２８から、上記印加電圧Ｖｇが−３Ｖになるとメモリ機能膜に書き込みが行われ、グラフが右にシフトし、ヒステリシス特性が現れることが分かる。尚、図示しないが、印加電圧Ｖｇが＋３Ｖになると曲線が元に戻ることから、消去が行われることが分かる。ここで、上記閾値が上昇する場合を書き込みとしている。一方、図２９から、印加電圧Ｖｇが±１Ｖの範囲内ではヒステリシス特性が現れず、書き込みも消去も行われないことが分かる。以上のように、図２８および図２９から、本実施の形態におけるメモリ機能膜の特性によれば、±３Ｖでの書き込みおよび消去、１Ｖでの上記メモリ機能膜に蓄積された電荷（つまり記憶）を破壊しない非破壊読み出しが可能であることが分る。したがって、上記メモリ機能膜を導電体膜で構成した上記第６実施の形態のごとく、コントロールゲート１１５とＰ型の浅いウェル領域１１２との間に１４Ｖや１８Ｖの高電圧を印加する必要がなく、低電圧動作が可能になるのである。
次に、本実施の形態における半導体記憶装置の作成手順について説明する。本実施の形態における半導体記憶装置の作成手順は、上記第６実施の形態における作成手順とは、フローティングゲートの形成手順においてのみ異なる。ポリシリコン膜１１７と離散ドット１１８，１１９との複合体で成るメモリ機能膜は、例えば、以下のような手順によって形成することができる。
すなわち、上記第６実施の形態における作成手順と同様にして素子分離領域１１３，Ｎ型の深いウェル領域１１１およびＰ型の浅いウェル領域１１２を形成する。その後、Ｐ型の浅いウェル領域１１２上に、９００℃のＮ２Ｏ雰囲気中で、２ｎｍのシリコン酸化膜を形成する。次に、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によってポリシリコンを成長させる。こうすることによって、上記ポリシリコンは層状に成長して、厚さ５ｎｍのポリシリコン膜１１７が形成される。次に、９００℃のＮ２Ｏ雰囲気中でポリシリコン膜１１７の表面を厚さ２ｎｍだけ酸化する。次いで、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によってシリコンを成長させることによって、シリコンが層状には成長せずにドット状に形成されるのである。すなわち、シリコン単結晶基板を熱酸化して形成した酸化膜上においてはポリシリコン膜は層状に成長するのであるが、同じシリコン成長条件を用いても、ポリシリコン膜を熱酸化して形成した酸化膜上においてはシリコンがドット状に形成されるのである。こうして、第１層のシリコン微粒子１１８が形成される。
次に、９００℃のＮ２Ｏ雰囲気中で酸化することによって、上記第１層のシリコン微粒子１１８は、その表面は酸化されるが内部には結晶のシリコンが残っており、その直径は約５ｎｍである。次に、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によってシリコンを成長させことによって、シリコンはドット状に形成され、第２層のシリコン微粒子１１９が形成される。この第２層のシリコン微粒子１１９は、第１層のシリコン微粒子１１８に隣接して形成されるものが多い。すなわち、第２層のシリコン微粒子１１９は、第１層のシリコン微粒子１１８の斜め上方に形成されることが多いのである。次に、９００℃のＮ２Ｏ雰囲気中で酸化することによって、第２層のシリコン微粒子１１９は、その表面は酸化されるが内部には結晶のシリコンが残っており、その直径は約５ｎｍである。こうして、上記メモリ機能膜が完成した後、ＬＰＣＶＤ法によってコントロールゲート１１５となるポリシリコン膜を形成する。尚、第１層のシリコン微粒子１１８と第２層のシリコン微粒子１１９とを合わせたシリコン微粒子の数密度は、３×１０１１ｃｍ−２程度である。
本実施の形態における半導体記憶装置によれば、フローティングゲートをポリシリコン膜１１７と離散ドット１１８，１１９との複合体とした結果、±３Ｖで書き込みが行なわれる一方、±１Ｖでは書き込みが行なわれないようなメモリ機能膜を得ることができる。したがって、低電圧での書き込み・消去および非破壊読み出しを行なうことが可能となる。
尚、上記実施の形態においては、フローティングゲートを構成する離散ドットの層数を「２」としているが、この発明はこれに限定するものではない。
（第１１実施の形態）
本実施の形態は、上記第６実施の形態〜第１０実施の形態の半導体記憶装置における選択メモリセルのメモリ機能膜に掛る電位と、非選択メモリセルのメモリ機能膜に掛る電位との比を、できる限り大きくできる半導体記憶装置の駆動方法に関する。
一般に、メモリセルの書き込み時あるいは消去時には、選択されたメモリセルのメモリ機能膜に大きな電圧が掛る。そして、非選択のメモリセルのメモリ機能膜にもある程度の電圧が掛ってしまう。したがって、誤動作を防ぐためには、選択メモリセルのメモリ機能膜に掛る電圧と、非選択メモリセルのメモリ機能膜に掛る電圧の最大値との比を、できるだけ大きくするのが好ましいのである。
通常、一般的に行われる駆動方法においては、例えば消去時には、選択ワード線の電位をＶＤＤに、選択ビット線の電位を接地電位に、その他のワード線およびビット線の電位をＶＤＤ／２にする。その場合、選択メモリセルのメモリ機能膜には電圧ＶＤＤが掛り、非選択メモリセルのメモリ機能膜には電圧０またはＶＤＤ／２が掛る。したがって、選択メモリセルのメモリ機能膜に掛る電圧と、非選択メモリセルのメモリ機能膜に掛る電圧の最大値との比は、「２」である。
本実施の形態の半導体記憶装置の駆動方法における、書き込み時および消去時の各ワード線Ｗおよびビット線Ｂへの印加電圧を表２に示す。
2002067320.tif 000004
2002067320.tif 000005
また、表２において、Ｖ＝３Ｖ，Ａ＝１／３である場合における書き込み時および消去時の各ワード線Ｗおよびビット線Ｂへの印加電圧を表３に示す。
2002067320.tif 000006
尚、表２および表３においては、上記プレート電極Ｐｌｔの電位は一定にしておくのが望ましいので、常に０Ｖとした場合の数値を記載しているが、この発明はこの限りではない。また、表２および表３におけるビット線Ｂとは、第１ビット線Ｂａおよび第２ビット線Ｂｗを指す。また、表２および表３では、メモリセルの閾値が低い状態を書込状態として、チャネル側から電子の注入・放出が起こる場合について示している。尚、コントロールゲート（ワード線Ｗ）側から電子の注入・放出が起こる場合には、書き込みと消去との電圧値が反対となる。
表２に示すように、本実施の形態の半導体記憶装置の駆動方法においては、書き込み時には、選択ワード線に電位−Ｖ、非選択ワード線に−Ａ×Ｖ、選択ビット線に０、非選択ビット線に−（１−Ａ）×Ｖを印加する。また、消去時には、選択ワード線に電位０、非選択ワード線に−（１−Ａ）×Ｖ、選択ビット線に−Ｖ、非選択ビット線に−Ａ×Ｖを印加する。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２のときは、従来より一般的に行われている駆動方法と膜に掛る電圧が等価になる）。
尚、上記消去時の電圧は、非選択ビット線の電圧が０を（正側に）越えない範囲で、各ノード（選択ワード線および非選択ワード線、選択ビット線および非選択ビット線）の電圧を一様に高くしてもよい。但し、ビット線Ｂの電圧が０Ｖを越えると、プレート電極Ｐｌｔに対して順方向接合リーク電流が流れてしまうことになる。選択メモリセルにおける上記メモリ機能膜に掛る電圧と、非選択メモリセルにおけるメモリ機能膜に掛る電圧の最大値との比は、Ａ＝１／３の場合に（絶対値で）最大値３となる。したがって、Ａ＝１／３とするのが最も好ましい。表２におけるＶの具体的な値は、膜質や膜構造毎に最適な値を決めればよい。具体的には、上記メモリ機能膜に掛る電圧の絶対値がＶの場合には電荷の注入あるいは放出が起こり、上記メモリ機能膜に掛る電圧の絶対値がＡ×Ｖの場合には電荷の注入あるいは放出が起こらないようにするのである。また、読み出し時には、上記メモリ機能膜に掛る電圧の絶対値がＡ×Ｖ以下になるようにするのが好ましく、そうすることによって、読み出しによって記憶が破壊されることはない。
表３は、Ｖ＝３Ｖ，Ａ＝１／３の場合における表２の具体例を示す。選択メモリセルのメモリ機能膜に掛る電圧の絶対値は３Ｖであるのに対して、非選択メモリセルのメモリ機能膜に掛る電圧の絶対値は何れも１Ｖになっている。
上述のように、本実施の形態の半導体記憶装置の駆動方法においては、選択メモリセルの上記メモリ機能膜に掛る電圧と、非選択メモリセルの上記メモリ機能膜に掛る電圧の最大値との比を、従来の「２」よりも大きくすることができ、動作マージンの大きなメモリを実現することが可能になる。
尚、本実施の形態においては、表２から分かるように、選択ビット線と非選択ビット線とに異なる電圧を印加する必要がある。そのため、ウェル領域が総てのメモリセルに共通である上記第５実施の形態に適用することはできない。
（第１２実施の形態）
本実施の形態は、上記第５実施の形態〜第１１実施の形態の半導体記憶装置をＳＯＩ基板を用いて作成した半導体記憶装置に関する。本実施の形態における半導体記憶装置の平面図は、図１１または図１４と同じである。
図３０は、本実施の形態の半導体記憶装置におけるメモリセルの断面模式図である。シリコン基板１２１に積層された埋め込み酸化膜１２２上のＳＯＩ層１２８に形成されたＮ＋拡散層１２３間のボディ１２４を共通ボディとすれば、上記第５実施の形態の場合と同様に動作する。一方、素子分離領域１２５で分離されたボディ１２４の列に夫々独立した電位を与えて、第２ビット線として用いれば、第６実施の形態〜第１０実施の形態のようにランダムアクセスが可能になる。
上記ボディ１２４上に形成されたメモリ機能膜１２６は、導電性膜のフローティングゲートや離散ドットから成るフローティングゲートを含む絶縁膜である。あるいは、上記電荷トラップ膜やヒステリシスを有する強誘電膜であっても差し支えない。１２７は、コントロールゲートである。尚、図３０においては、完全空乏型の場合を示しているが、部分空乏型であっても差し支えない。その場合は、第２ビット線Ｂｗとなるボディ１２４の抵抗を低減して、素子の高速化が可能になる。
次に、本実施の形態における半導体記憶装置の作成手順について説明する。先ず、ＳＯＩ層１２８で成るボディ１２４に素子分離領域１２５を形成する。その後、メモリ素子が適切な閾値を有するように、ボディ１２４に不純物注入を行う。以後における上部構造の形成は、上記第５実施の形態〜第１０実施の形態における半導体記憶装置の場合と同じ手順である。
本実施の形態の半導体記憶装置においては、上記第５実施の形態〜第１１実施の形態における半導体記憶装置及びその駆動方法によって得られる効果に加えて、以下ような効果が得られる。すなわち、本実施の形態の半導体記憶装置においては、厚い埋め込み酸化膜１２２の存在のために、ボディ１２４とシリコン基板１２１との間の静電容量を非常に小さくすることができる。一方、上記第６実施の形態〜第１０実施の形態における半導体記憶装置の場合には、浅いウェル領域６３，８２，９２，１０２，１１２と深いウェル領域６２，８１，９１，１０１，１１１との間の静電容量はかなり大きい。したがって、本実施の形態の半導体記憶装置によれば、上記第６実施の形態〜第１０実施の形態における半導体記憶装置の場合に比して、上記基板に関する容量を充電するための消費電流を小さくすることができる。以上の理由から、ＳＯＩ基板を用いることによって、低消費電力化が可能になるのである。
（第１３実施の形態）
本発明の実施の形態について、図３１に基づいて説明すれば以下の通りである。尚、本実施の形態は、メモリ機能を有する膜がゲート電極の側壁に存する半導体記憶装置に関する。さらには、このような素子の２ビット動作に関して説明する。
この実施の形態の半導体記憶装置を構成するメモリセル（図３１）は、半導体基板中に形成されたＰ型ウェル１３１の表面に、Ｎ型の第１の拡散領域１３２と第２の拡散領域１３３とが形成されており、これらの拡散領域１３２，１３３の間であって、ウェル１３１の最上層部にチャネル領域が形成されている。このチャネル領域上には、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜からなるゲート絶縁膜１３４を介してゲート電極１３５が形成されている。ゲート電極１３５は、拡散領域１３２，１３３とオーバーラップしておらず、ゲート電極１３５で覆われていないチャネル領域（図３１中、１３９）がわずかに残されている。
ここで、上記ゲート電極１３５は、上記各実施の形態におけるワード線と同様に構成されたワード線の一部で構成されている。
上記ゲート電極１３５の両端には、ゲート側壁絶縁膜が形成されている。このゲート側壁絶縁膜は、電荷保持膜１３６とシリコン酸化膜１３７とで構成されている。電荷保持膜１３６としては、例えばシリコン窒化膜を用いることができる。この半導体記憶装置においては、実際に電荷が蓄積またはトラップされて記憶が保持されるのは、電荷保持膜１３６中の電荷蓄積領域１３８’，１３８の部分である。
次に、この半導体記憶装置の書込み動作原理を説明する。ここで、書込みとは、電荷保持膜に電子を注入することを指すこととする。電荷保持膜１３６の電荷蓄積領域１３８に電子を注入する（書込む）ためには、第１の拡散領域１３２をソース電極に、第２の拡散領域１３３をドレイン電極とする。例えば、第１の拡散領域１３２及びウェル１３１に０Ｖ、第２の拡散領域１３３に＋６Ｖ、ゲート電極１３５に＋２Ｖを印加すればよい。このような電圧条件によれば、反転層が第１の拡散領域１３２（ソース電極）から伸びるが、第２の拡散領域１３３（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１３３（ドレイン電極）まで高電界により加速され、所謂ホットエレクトロンとなる。このホットエレクトロンが電荷蓄積領域１３８に注入されることにより書込みが行なわれる。尚、電荷蓄積領域１３８’近傍では、ホットエレクトロンが発生しないために書込みは行なわれない。
このように、電荷蓄積領域１３８に電子を注入して、書込みを行なうことができる。
一方、上記電荷蓄積積領域１３８’に電子を注入する（書込む）ためには、第２の拡散領域１３３をソース電極に、第１の拡散領域１３２をドレイン電極とする。例えば、第２の拡散領域１３３及びウェル１３１に０Ｖ、第１の拡散領域１３２に＋６Ｖ、ゲート電極１３５に＋２Ｖを印加すればよい。このように、電荷蓄積領域１３８に電子を注入する場合とは、ソース領域とドレイン領域とを入れ替えることによって、電荷蓄積領域１３８’に電子を注入して書込みを行なうことができる。
次に、上記半導体記憶装置の読み出し動作原理を説明する。電荷蓄積領域１３８’に記憶された情報を読み出す場合には、第１の拡散領域１３２をソース電極とする一方、第２の拡散領域１３３をドレイン電極として、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１３２及びウェル１３１に０Ｖ、第２の拡散領域１３３に＋２Ｖ、ゲート電極１３５に＋１Ｖを印加すればよい。その際に、電荷蓄積領域１３８’に電子が蓄積されていない場合には、ドレイン電流が流れやすい。一方、電荷蓄積領域１３８’に電子が蓄積されている場合は、電荷蓄積領域１３８’近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することによって電荷蓄積領域１３８’の記憶情報を読み出すことができる。このとき、電荷蓄積領域１３８における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
また、上記電荷蓄積領域１３８に記憶された情報を読み出す場合には、第２の拡散領域１３３をソース電極に、第１の拡散領域１３２をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１３３及びウェル１３１に０Ｖ、第１の拡散領域１３２に＋２Ｖ、ゲート電極１３５に＋１Ｖを印加すればよい。このように、電荷蓄積領域１３８’に記憶された情報を読み出す場合とは、ソース領域とドレイン領域とを入れ替えることによって電荷蓄積領域１３８に記憶された情報の読出しを行なうことができる。
尚、上記ゲート電極１３５で覆われていないチャネル領域１３９が残されている場合には、ゲート電極１３５で覆われていないチャネル領域においては、電荷蓄積領域１３８’，１３８の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。但し、ゲート電極１３５で覆われていないチャネル領域１３９の幅があまり大きいと、ドレイン電流が大きく減少して読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、ゲート電極１３５で覆われていないチャネル領域１３９の幅を決定することが好ましい。
上記拡散領域１３２，１３３がゲート電極１３５端に達している場合、つまり、拡散領域１３２，１３３とゲート電極１３５とがオーバーラップしている場合であっても、書き込み動作によってトランジスタの閾値は殆ど変わらないが、ソース端およびドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出によって読出しが可能であり、メモリとしての機能を得ることができる。但し、より大きなメモリヒステリシス効果を必要とする場合には、拡散領域１３２，１３３とゲート電極１３５とがオーバーラップしていない方が好ましい。
さらに、上記半導体記憶装置の消去動作原理を説明する。
先ず、第１の方法として、上記電荷蓄積領域１３８’に記憶された情報を消去する場合には、第１の拡散領域１３２に正電圧（例えば、＋６Ｖ）、ウェル１３１に０Ｖを印加して、第１の拡散領域１３２とウェル１３１とのＰＮ接合に逆バイアスを掛けると共に、ゲート電極１３５には負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ゲート絶縁膜近傍におけるＰＮ接合では、負電圧が印加されたゲート電極１３５の影響によって、特にポテンシャルの勾配が急になる。そのために、バンド間トンネルによってＰＮ接合のウェル領域１３１側にホットホールが発生する。このホットホールが負の電位をもつゲート電極１３５方向に引き込まれ、その結果、電荷蓄積領域１３８’にホール注入が行なわれる。このようにして、電荷蓄積領域１３８’の消去が行なわれる。この場合、第２の拡散領域１３３には０Ｖを印加すればよい。
また、上記電荷蓄積領域１３８に記憶された情報を消去する場合は、上述した電荷蓄積領域１３８’に記憶された情報を消去する場合において、第１の拡散領域１３２と第２の拡散領域１３３の電位を入れ替えればよい。
第２の方法として、上記電荷蓄積領域１３８’に記憶された情報を消去する場合には、第１の拡散領域１３２に正電圧（例えば、＋５Ｖ）、第２の拡散領域１３３に０Ｖ、ゲート電極１３５に負電圧（例えば、−４Ｖ）、ウェル１３１に正電圧（例えば、０．８Ｖ）を印加すればよい。この際に、ウェル１３１と第２の拡散領域１３３との間に順方向電圧が印加され、ウェル１３１に電子が注入される。注入された電子は、ウェル１３１と第１の拡散領域１３２とのＰＮ接合まで拡散し、そこで強い電界によって加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。このようにして発生した電子とホールとの一部はさらに電界によってエネルギーを得た後、新たな電子−ホール対を発生させる。このようにして、ウェル１３１と第１の拡散領域１３２とのＰＮ接合に、より多くの電子−ホール対が発生する。すなわち、ウェル１３１と第２の拡散領域１３３との間に順方向電圧を印加することによって、ウェル１３１に注入された電子がトリガーとなって、反対側に位置するＰＮ接合を降伏させる。そして、ＰＮ接合で発生したホットホールは負の電位を有するゲート電極１３５方向に引き込まれ、その結果、電荷蓄積領域１３８’にホール注入が行なわれる。
この第２の方法によれば、上記ウェル１３１と第１の拡散領域１３２とのＰＮ接合において、バンド間トンネルによってホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１３３から注入された電子が上記ＰＮ接合を降伏させるトリガーとなって、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。
尚、上記電荷蓄積領域１３８’に記憶された情報を消去する場合には、上記第１の消去方法の場合には、第１の拡散領域１３２に＋６Ｖを印加しなければならないが、上記第２の消去方法の場合には、＋５Ｖで足りる。このように、上記第２の方法によれば、消力時の電圧を低減することができる。したがって、消費電力を低減でき、ホットキャリアによる半導体記憶装置の劣化を抑制することができるのである。
以上の動作方法によって、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。
本実施の形態の半導体記憶装置によれば、メモリ機能を有する膜がゲート電極１３５の側壁に存在するので、ゲート絶縁膜１３４自体はメモリ効果を有する必要がない。それ故、ゲート絶縁膜１３４の薄膜化が容易であり、短チャネル効果を容易に抑制することができる。さらには、メモリ機能を有する膜はゲート電極１３５によって効果的に分離されているので、２ビット化が容易である。したがって、半導体記憶装置の微細化および低コスト化が容易に実現できる。
尚、上記実施の形態においては、メモリセルを、半導体基板中に形成されたＰ型ウェル１３１上に形成している。しかしながら、半導体基板上に形成しても差し支えない。
また、この発明は、上記各実施の形態に限定されるものではなく、各実施の形態を組み合せても一向に構わない。例えば、第１実施の形態（図１〜図４）および第２実施の形態（図６）における第１ビット線１２を、第５実施の形態（図１１〜図１６）および第６実施の形態（図１８〜図２１）におけるプレート４８，７０と同様のプレートに代えても差し支えない。また、第５実施の形態（図１１〜図１６）および第６実施の形態（図１８〜図２１）におけるプレート４８，７０を、第１実施の形態（図１〜図４）および第２実施の形態（図６）における第１ビット線１２と同様のビット線に代えても差し支えない。
【図面の簡単な説明】
図１は、この発明の半導体記憶装置における第１実施の形態の平面パターンを示す図である。
図２は、図１におけるＡ−Ａ’矢視断面図である。
図３は、図１におけるＢ−Ｂ’矢視断面図である。
図４は、図１におけるＣ−Ｃ’矢視断面図である。
図５は、第１実施の形態の半導体記憶装置における回路図である。
図６は、第２実施の形態の半導体記憶装置における断面図である。
図７は、第２実施の形態の半導体記憶装置における回路図である。
図８は、第２ａ実施の形態の半導体記憶装置における概略の断面図である。
図９は、第２ｂ実施の形態の半導体記憶装置における概略の断面図である。
図１０は、第４実施の形態の半導体記憶装置における概略の断面図である。
図１１は、第５実施の形態の半導体記憶装置における平面パターンを示す概略図である。
図１２は、図１１におけるＧ−Ｇ’矢視断面図である。
図１３は、図１１におけるＨ−Ｈ’矢視断面図である。
図１４は、第５実施の形態の変形例における平面パターンを示す概略図である。
図１５は、図１４におけるＩ−Ｉ’矢視断面図である。
図１６は、図１４におけるＪ−Ｊ’矢視断面図である。
図１７は、第５実施の形態の半導体記憶装置における回路図である。
図１８は、第６実施の形態の半導体記憶装置における断面図である。
図１９は、図１８とは異なる方向への断面図である。
図２０は、第６実施の形態の変形例における断面図である。
図２１は、図２０とは異なる方向への断面図である。
図２２は、第６実施の形態の半導体記憶装置における回路図である。
図２３は、第６実施の形態の他の変形例におけるメモリセルの断面図である。
図２４は、第７実施の形態の半導体記憶装置におけるメモリセルの断面図である。
図２５は、第８実施の形態の半導体記憶装置におけるメモリセルの断面図である。
図２６は、第９実施の形態の半導体記憶装置におけるメモリセルの断面図である。
図２７は、第１０実施の形態の半導体記憶装置におけるメモリセルの断面図である。
図２８は、図２７におけるメモリ機能膜の容量Ｃと印加電圧Ｖｇ（＋３Ｖ→−３Ｖ→＋３Ｖ）との関係を示す図である。
図２９は、図２８とは異なる容量Ｃと印加電圧Ｖｇ（＋１Ｖ→−１Ｖ→＋１Ｖ）との関係を示す図である。
図３０は、第１２実施の形態の半導体記憶装置におけるメモリセルの断面図である。
図３１は、第１３実施の形態の半導体記憶装置におけるメモリセルの断面図である。
図３２は、従来のＡＮＤ型メモリセルアレイにおける平面パターンを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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