(57)【要約】データ転送装置（１０）に接続されている画像処理装置（２０）からＩＥＥＥ１３９４のアイソクロナス伝送によって入力したデータストリームをコンバータ回路（２１９）によって出力用の色信号モードとＰＣＩ転送用のデータに変換し、ＰＣＩブリッジ回路（２１６Ｂ）をバスマスタとしてアドレス制御を行いながらコンバータ回路（２１９）からの画像データをＰＣＩバス（２１５）によってＤＭＡ伝送し、グラフィック制御回路（２２０）を介してグラフィックメモリ（２２１）へ書き込む。そして、グラフィック制御回路（２２０）によりグラフィックメモリ（２２１）から画像データを読み出し、電子機器（３０）へ転送する。
2002060175.tif 000002
【特許請求の範囲】
【請求項１】
画像処理装置から入力された画像データを電子機器に転送するデータ転送装置であって、
上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理部と、画像データを一時的に格納するグラフィックメモリと、上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラフィック制御回路と、上記変換処理部から上記グラフィック制御回路への画像データを伝送する第１のデータ伝送ルートと、上記グラフィック制御回路へ制御信号を伝送する第２のデータ伝送ルートとを選択するＣＰＵとを備え、
上記変換処理部は、上記画像処理装置から入力された画像データを出力用のフォーマットに変換することを特徴とするデータ転送装置。
【請求項２】
上記ＣＰＵが各構成部を制御するためのＣＰＵバスと、上記グラフィック制御回路を含む周辺素子を接続する拡張バスと、上記拡張バスを制御するバスブリッジ回路とを備え、
上記バスブリッジ回路は、バスマスタとして上記拡張バスを制御し、上記変換処理部から上記グラフィック制御回路へ画像データを伝送するＤＭＡ伝送制御を行うことを特徴とする請求の範囲第１項記載のデータ転送装置。
【請求項３】
上記拡張バスは、ＰＣＩバスであり、上記バスブリッジ回路は、ＰＣＩブリッジであることを特徴とする請求の範囲第２項記載のデータ転送装置。
【請求項４】
上記変換処理部は、上記画像処理装置から転送された画像データを表示用の色信号形式に変換する色信号形式変換部と、上記色信号形式変換部によって変換されたデータをさらに転送用のデータ形式に変換する転送形式変換部とを有することを特徴とする請求の範囲第１項記載のデータ転送装置。
【請求項５】
上記色信号形式変換部は、上記画像処理装置の色信号形式に対応して異なる変換処理を行なう複数の変換処理部と、上記複数の変換処理部を上記画像処理装置の色信号形式に対応して選択し、その選択した変換処理部の出力データを上記転送形式変換部に出力する選択部とを有することを特徴とする請求の範囲第４項記載のデータ転送装置。
【請求項６】
上記色信号形式変換部と転送形式変換部との間に画像処理装置側とグラフィック制御回路側との転送速度差を吸収するバッファ部を設けたことを特徴とする請求の範囲第４項記載のデータ転送装置。
【請求項７】
上記転送形式変換部は、色信号形式変換部より出力されたデータのビット幅を変換することを特徴とする請求の範囲第４項記載のデータ転送装置。
【請求項８】
上記バスマスタとしてＤＭＡ伝送制御を行なうバスブリッジ回路は、コンバータ回路と拡張バスとの間のインタフェースを制御するインタフェース部と、伝送する画像データのアドレスを管理するアドレス管理部とを有することを特徴とする請求の範囲第２項記載のデータ転送装置。
【請求項９】
上記画像処理装置は、ＩＥＥＥ１３９４規格に準拠した画像データ出力を行うことを特徴とする請求の範囲第１項記載のデータ転送装置。
【請求項１０】
上記画像処理装置は、静止画撮像モードと動画撮像モードとを有することを特徴とする請求の範囲第１項記載のデータ転送装置。
【請求項１１】
上記グラフィックメモリは、複数フレーム分の画像データ記憶領域を有し、上記グラフィック制御回路は、複数フレーム分の画像データ記憶領域を順次選択して画像データの書き込みと読み出しを時分割制御することを特徴とする請求の範囲第１項記載のデータ転送装置。
【請求項１２】
上記ＣＰＵは、上記画像データが書き込まれている記憶領域を判定し、当該判定結果に基づいて画像データを読み出す記憶領域を決定することを特徴とする請求の範囲第１項記載請求項１１記載のデータ転送装置。
【請求項１３】
上記ＣＰＵは、上記グラフィックメモリに１フレーム分の画像データを書き込んだことを検出し、上記グラフィックメモリから１フレーム分の画像データを読み出したことを検出し、上記書き込みタイミング検出回路及び上記読み出しタイミング検出回路からの検出信号に基づいて画像データを書き込む領域と画像データを読み出す領域を切り換えることを特徴とする請求の範囲第１２項記載のデータ転送装置。
【請求項１４】
上記グラフィックメモリは、それぞれ１フレーム分の画像データを記憶するＭ個のフレーム記憶領域を有し、上記グラフィック制御回路は、Ｎ番目（Ｎ≦Ｍ、Ｎ，Ｍ：正の整数）のフレーム記憶領域に対する画像データを書き込んだ後、Ｎ＋１番目のフレーム記録領域に切り換えて画像データの書き込みを行い、更にＮ−１番目のフレーム記憶領域からの画像データの読み出しが終了した時点で、Ｎ番目のフレーム記憶領域に切り換えて画像データの読み出しを行なうことを特徴とする請求の範囲第１３項記載のデータ転送装置。
【請求項１５】
上記画像データは、リアルタイムの
動画データであることを特徴とする請求の範囲第１１項記載のデータ転送装置。
【請求項１６】
上記画像データは、所定のフォーマットによるデータストリームに変換されて伝送されるデータであることを特徴とする請求の範囲第１１項記載のデータ転送装置。
【発明の詳細な説明】
技術分野
本発明は、画像処理装置から入力した画像データを電子機器に出力するための制御を行なうデータ転送装置に関する。
背景技術
デジタルカメラで撮像した画像をモニタ装置に表示するためには、デジタルカメラの画像データのデータ形式を、モニタ装置で表示可能なフォーマットに変換する必要がある。このため、デジタルカメラとモニタ装置との間にデータ形式の変換機能を有する変換ボードを入れることにより、デジタルカメラの画像データのデータ形式を変換する。変換ボードは、パーソナルコンピュータ等に内蔵することができ、デジタルカメラから送信された画像データに対して、フォーマット変換処理等を施してモニタ装置へ転送するすることが可能となり、ひいては円滑な撮像動作を得ることができるシステムを構成することが可能となる。
図１は、このデータ形式の変換機能を有する変換ボード１１０の回路構成例を示している。この変換ボード１１０は、ＩＥＥＥ１３９４規格に準拠した形式の画像データ出力を行なうデジタルカメラに接続され、ＣＰＵ１１１と、ＣＰＵバス１１２と、システムＲＯＭ１１３と、システムＲＡＭ１１４と、ＰＣＩバス１１５と、ＰＣＩブリッジ回路１１６と、グラフィック制御回路１１７と、グラフィックメモリ１１８とを有する。また、この変換ボード１１０は、図示しないデジタルカメラとのデータ伝送を制御するＩＥＥＥ１３９４制御ボード１２０がＰＣＩバス１１５に接続される。
ＣＰＵ１１１は、システムＲＯＭ１１３に格納されたプログラム等に基づき、変換ボード１１０の各部をＣＰＵバス１１２を介して制御し、また各種の処理動作を実行する。システムＲＯＭ１１３は、例えばフラッシュＲＯＭ等からなり、ＣＰＵ１１１の動作に必要な各種プログラムや固定データを格納する。システムＲＡＭ１１４は、例えばＳＤＲＡＭ等からなり、ＣＰＵ１１１が各種制御を行なうためのデータを一時格納する。ＰＣＩバス１１５は、ＣＰＵ１１１と周辺素子との間のデータの伝送等に用いられる。また、ＰＣＩブリッジ回路１１６は、ＰＣＩバス１１５とＣＰＵバス１１２との接続を制御する。
グラフィック制御回路１１７は、１フレーム分の記憶領域を有するグラフィックメモリ１１８に対して、デジタルカメラからの画像データの書き込みや読み出しを時分割で行う。すなわち、このグラフィック制御回路は、ＣＰＵ１１１側から伝送されたデータをＰＣＩブリッジ回路１１６及びＰＣＩバス１１５を通して受け取り、グラフィックメモリ１１８に書き込む。また、このグラフィック制御回路１１７は、グラフィックメモリ１１８内へ格納した画像データを読み出して、コネクタ１１９及び図示しないケーブルを通してモニタ装置に伝送する。
ＩＥＥＥ１３４制御ボード１２０は、ＩＥＥＥ１３９４の物理レイヤ制御回路１２１と、リンク制御回路１２２と、及びＰＣＩブリッジ回路１２３とを有する。
物理レイヤ制御回路１２１は、ＩＥＥＥ１３９４の物理レイヤの制御を行なう、いわゆるＰＨＹチップであり、図示しないＩＥＥＥ１３９４ケーブルからコネクタ１２４を介して入力されたアナログ信号をデジタルデータに変換する。リンク制御回路１２２は、ＩＥＥＥ１３９４のリンクレイヤの制御を行なう、いわゆるＬＩＮＫチップであり、物理レイヤ制御回路１２１側とＰＣＩバス１１５間のインターフェースを制御する。ＰＣＩブリッジ回路１２３は、リンク制御回路１２２とＰＣＩバス１１５との接続を制御する。
この変換ボード１１０において、デジタルカメラから入力した画像データをモニタ装置に転送する場合には、まず、ＩＥＥＥ１３９４制御ボード１２０で受け取った画像データをＰＣＩブリッジ回路１２３、ＰＣＩバス１１５、ＰＣＩブリッジ回路１２３、ＣＰＵバス１１２の経路でＣＰＵ１１１側に画像データを取り込み、ＣＰＵ１１１のソフトウエア処理によって表示用画像のフォーマットに変換する。
そしてＣＰＵ１１１により変換した画像データをＣＰＵバス１１２、ＰＣＩブリッジ回路１１６、ＰＣＩバス１１５の経路でグラフィック制御回路１１７に伝送し、このグラフィック制御回路１１７及びグラフィックメモリ１１８によってモニタ装置に送出する。
ところで、上述のようにＣＰＵ１１１のソフトウエア処理によって画像データの変換を行う場合において、ＩＥＥＥ１３９４のアイソクロナスデータのデータ伝送速度に対して、ＣＰＵ１１１の処理が遅くなり、表示画像のフレームレートが低下するという問題があった。また、このようなデータ伝送のためにＣＰＵ１１１の処理負担が大きくなり、他の動作能力が低下してシステム全体の処理速度が低下するという問題があった。
更に、上述のような変換ボードでは、デジタルカメラから入力する画像データの伝送速度とモニタ装置に送出する画像データの伝送速度との間に速度差を有する場合がある。これは例えば画像データの解像度に基づき、グラフィックメモリに対するデータの書き込み動作速度と読み出し動作速度の差に起因する場合が多かった。このため、グラフィックメモリの１フレーム分の記憶領域に画像データの書き込みと読み出しを行なうようにした場合には、画像データの書き込み速度と読み出し速度との間で速度差が生じるときに、書き込みラインが読み出しラインを追い越したり、逆に読み出しラインが書き込みラインを追い越すような現象が生じ、最終的にモニタ装置に出力される画像にライン状のノイズ（追い越し走査ノイズ）となって現れてしまうという問題点があった。特にリアルタイムの動画像を連続的に伝送して表示するような場合には、定期的に追い越し走査ノイズが発生することになり、画像の品位を低下させてしまっていた。
特にデジタルカメラから入力する画像データをモニタ装置への伝送する場合のみならず、画像処理装置から入力される画像データを電子機器へ伝送する全てのシステムにおいて上述した問題点を解決する必要があった。
発明の開示
上述の如き従来の実状に鑑み、本発明の目的は、デジタルカメラを始めとする端末装置の画像データを表示用画像に変換して、例えばモニタ装置等の電子機器に伝送する場合に、ＣＰＵに負担をかけることなく、フレームレートの低下や動作速度の低下を防止することができるデータ転送装置を提供することにある。
また、本発明の目的は、グラフィックメモリに対する画像データの書き込み動作と読み出し動作の速度差による追い越し走査ノイズの発生を防止することができるデータ転送装置を提供することにある。
本発明は、画像処理装置から入力された画像データを電子機器に転送するデータ転送装置であって、上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理部と、画像データを一時的に格納するグラフィックメモリと、上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラフィック制御回路と、上記変換処理部から上記グラフィック制御回路への画像データを伝送する第１のデータ伝送ルートと、上記グラフィック制御回路へ制御信号を伝送する第２のデータ伝送ルートとを選択するＣＰＵとを備え、上記変換処理部は、上記画像処理装置から入力された画像データのストリームを出力用のフォーマットに変換することを特徴とする。
また、本発明は、画像処理装置から入力された画像データを電子機器に転送するデータ転送装置であって、上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理部と、画像データを一時的に格納するグラフィックメモリと、上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラフィック制御回路と、上記変換処理部から上記グラフィック制御回路への画像データを伝送する第１のデータ伝送ルートと、上記グラフィック制御回路へ制御信号を伝送する第２のデータ伝送ルートとを選択するＣＰＵとを備え、上記変換処理部は、上記端末装置から入力された画像データのストリームを表示画像用のフォーマットに変換し、上記グラフィックメモリは、複数フレーム分の画像データ記憶領域を有し、上記グラフィック制御回路は、複数フレーム分の画像データ記憶領域を順次選択して画像データの書き込みと読み出しを時分割制御することを特徴とする。
発明を実施するための最良の形態
以下、本発明の実施の形態について図面を参照して説明する。
図２は、本発明を適用したデジタルカメラコントローラをデジタルカメラ及びマルチスキャンモニタに接続した例を示すシステム構成図である。この図２に示すように、デジタルカメラコントローラ１０は、デジタルカメラ２０とマルチスキャンモニタ３０との間に設けられ、デジタルカメラ２０から伝送された画像データを表示用画像に変換してマルチスキャンモニタ３０に出力する。
上記デジタルカメラコントローラ１０は、装置筐体１０Ａの前面に液晶表示素子からなる液晶ディスプレイ１０Ｂが配される。
また、この図２において、デジタルカメラコントローラ１０とデジタルカメラ２０は、ＩＥＥＥ１３９４規格に準拠したケーブル（ＩＥＥＥ１３９４ケーブル）により接続され、またデジタルカメラコントローラ１０とマルチスキャンモニタ３０は、Ｄｓｕｂ１５ｐｉｎケーブル５０により接続される。
なお、デジタルカメラコントローラは、複数台のデジタルカメラ２０や、複数台のマルチスキャンモニタ３０により接続される場合もある。
デジタルカメラ２０は、静止画と動画の双方に対応するものであり、各画像モード（ＶＧＡ、ＳＶＧＡ、ＸＧＡ、ＳＸＧＡなど）に対応する複数の解像度のいずれかを選択可能であり、ＩＥＥＥ１３９４の信号形式に準拠した画像データを出力する。このデジタルカメラ２０は、ユーザの直接操作により制御される場合のみならず、デジタルカメラコントローラ１０を介した遠隔操作により制御される場合もある。
マルチスキャンモニタ３０は、各種の条件設定がなされ、ケーブル５０より入力した画像を、各画像モード（ＶＧＡ、ＳＶＧＡ、ＸＧＡ、ＳＸＧＡなど）に対応する特性、例えば、解像度（画像サイズ）、フレームレート、水平周波数、ピクセル周波数などで表示するものである。このマルチスキャンモニタ３０は、ユーザの直接操作により制御される場合のみならず、デジタルカメラコントローラ１０を介した遠隔操作により制御される場合もある。
次に、本発明を適用したデジタルカメラコントローラの内部構成について説明をする。
図３は、本発明を適用したデジタルカメラコントローラの内部構成を示すブロック図である。この図３に示されるように、デジタルカメラコントローラ１０は、ＣＰＵ２１１と、ＣＰＵバス２１２と、システムＲＯＭ２１３と、システムＲＡＭ２１４と、ＰＣＩバス２１５と、ＰＣＩブリッジ回路２１６Ａ，２１６Ｂと、物理レイヤ制御回路２１７と、リンク制御回路２１８と、コンバータ回路２１９と、グラフィック制御回路２２０と、グラフィックメモリ２２１と、ＬＣＤ２２２と、ＬＣＤコントローラ２２３と、アナログタッチスクリーン２２４とを備える。
ＣＰＵ２１１は、システムＲＯＭ２１３に格納されたプログラム等に基づき、デジタルカメラコントローラ１０の各部をＣＰＵバス２１２を介して制御する。また、このＣＰＵ２１１は、１フレーム（表示画面）分のデータ書き込み終了を示す割り込み信号＃ＩＮＴ１をＰＣＩブリッジ回路２１６Ｂから受信し、また１フレーム分のデータ読み出し終了を示す割り込み信号＃ＩＮＴ２をグラフィック制御回路２２０から受信する。ＣＰＵ２１１は、受信した各割り込み信号＃ＩＮＴ１，＃ＩＮＴ２に基づいて、グラフィック制御回路２２０によるグラフィックメモリ２２１への画像データの書き込みと読み出しを制御する。なお、各割り込み信号＃ＩＮＴ１，＃ＩＮＴ２は、例えば専用の割り込み信号線２２５、２２６によって伝送される。
システムＲＯＭ２１３は、例えばフラッシュＲＯＭ等からなり、ＣＰＵ２１１の動作に必要な各種プログラムや固定データを格納する。システムＲＡＭ２１４は、例えばＳＤＲＡＭ等からなり、ＣＰＵ２１１が各種制御を行なうためのデータを一時格納する。また、このシステムＲＡＭ２１４は、ＣＰＵ２１１が上述した割り込み信号＃ＩＮＴ１、＃ＩＮＴ２に基づいて、グラフィックメモリ２２１における画像データの読み出し領域と書き込み領域とを管理する場合に用いるフレーム番号を記憶する読み出しフレームレジスタ及び書き込みフレームレジスタを備える。
ＰＣＩバス２１５は、ＣＰＵ２１１と周辺素子との間のデータの伝送等に用いられる。このＰＣＩバス２１５は、ＩＥＥＥ１３９４規格によるアイソクロナス転送（リアルタイムデータ）によるデータストリームを伝送することも可能である。
ＰＣＩブリッジ回路２１６Ａは、ＰＣＩバス２１５と、ＣＰＵバス２１２との接続を制御するデバイスである。ＰＣＩブリッジ回路２１６Ｂは、コンバータ回路２１９から入力された画像データを、ＰＣＩバス２１５を介してグラフィック制御回路２２０へ送信するデバイスである。ＰＣＩブリッジ回路２１６Ｂは、１フレーム分の画像データをグラフィック制御回路２２０へ送信する度に、グラフィックメモリ２２１への１フレーム分のデータの書き込み終了を示す割り込み信号＃ＩＮＴ１をＣＰＵ２１１へ出力する。また、このＰＣＩブリッジ回路２１６Ｂは、割り込み信号＃ＩＮＴ１を出力するための図示しないデータカウンタを有する。更に、このＰＣＩブリッジ回路２１６Ｂは、グラフィックメモリ２２１に対する画像データの書き込みを、グラフィック制御回路２２０の代わりに実行する場合もある。このためＰＣＩブリッジ回路２１６Ｂは、グラフィックメモリ２２１に対する画像データの書き込みアドレスを設定して画像データを伝送する機能をも備える。すなわち、この図３に示す例では、ＰＣＩブリッジ回路２１６Ｂ及びグラフィック制御回路２２０により、グラフィック処理の制御をする。
物理レイヤ制御回路２１７は、ＩＥＥＥ１３９４の物理レイヤの制御を行なう、いわゆるＰＨＹチップであり、ＩＥＥＥ１３９４ケーブル４０からコネクタ４２を介して入力したアナログ信号をデジタルデータに変換する。リンク制御回路２１８は、ＩＥＥＥ１３９４のリンクレイヤの制御を行なう、いわゆるＬＩＮＫチップであり、物理レイヤ制御回路２１７とＣＰＵ２１１との間のインターフェースや、物理レイヤ制御回路２１７とコンバータ回路２１９との間のインターフェースを制御する。また、コンバータ回路２１９は、デジタルカメラ２０から伝送された画像データを表示用画像のフォーマットに変換する。
グラフィックメモリ２２１は、ＰＣＩバス２１５によって伝送されてきた画像データを一時記憶するメモリであり、マルチスキャンモニタ３０の３フレーム分の記憶領域（マルチフレームエリア）を有している。以下、この３フレーム分の記憶領域をそれぞれ、第１フレーム記憶領域、第２フレーム記憶領域、第３フレーム記憶領域と称する。
グラフィック制御回路２２０は、デジタルカメラ２０から伝送された画像データを、コネクタ４２、物理レイヤ制御回路２１７、リンク制御回路２１８、コンバータ回路２１９を介し、更にＰＣＩブリッジ回路２１６Ｂ及びＰＣＩバス２１５を通して受信する。またグラフィック制御回路２２０は、ＣＰＵ２１１から伝送された制御データをＣＰＵバス２１２、ＰＣＩブリッジ回路２１６Ａ及びＰＣＩバス２１５を通して受信する。またグラフィック制御回路２２０は、受信した画像データをグラフィックメモリ２２１に書き込み、またグラフィックメモリ２２１内の画像データを読み出してコネクタ５２及びケーブル５０を介してモニタ３０に伝送する。なおグラフィック制御回路２２０は、１フレーム分のデータ書き込み終了を示す割り込み信号＃ＩＮＴ２をＣＰＵ２１１へ出力するため、図示しない読み出しデータカウンタを有する。
ＬＣＤ２２２は、ＣＰＵ２１１の制御によって各種の情報をＬＣＤ表示画面１０Ｂ上に表示する。ＬＣＤコントローラ２２３は、このＬＣＤ２２２の表示動作を制御する。
また、アナログタッチスクリーン２２４は、ＬＣＤ２２２の表示画面１０Ｂ上に設けられており、ＬＣＤ２２２の表示内容に対応するユーザの操作を検出するタッチパネルとして機能する。
このグラフィック制御回路２２０に対する画像データ及び制御データの伝送ルートは、以下の２ルートがある。第１のデータ伝送ルートは、コネクタ４２を介して入力された画像データを、物理レイヤ制御回路２１７、リンク制御回路２１８、コンバータ回路２１９、ＰＣＩブリッジ回路２１６Ｂ、ＰＣＩバス２１５を通してグラフィック制御回路２２０に転送するルートである。また、第２のデータ伝送ルートは、コネクタ４２を介して入力された画像データを、物理レイヤ制御回路２１７、リンク制御回路２１８及びＣＰＵバス２１２を介して一旦ＣＰＵ２１１（システムＲＡＭ２１４）側に取り込み、そこからＣＰＵバス２１２、ＰＣＩブリッジ回路２１６Ａ、ＰＣＩバス２１５を介してグラフィック制御回路２２０に転送するルートである。
デジタルカメラコントローラ１０は、ＣＰＵ２１１の負担を軽減するため、通常は第１のデータ伝送ルートを通じて画像データを伝送する。デジタルカメラコントローラは、ＣＰＵ２１１で処理した画像データをグラフィック制御回路２２０に転送してグラフィックメモリ２２１に書き込み、逆にグラフィックメモリ２２１に格納された画像をグラフィック制御回路２２０を介してＣＰＵ２１１側に読み出すときに、第２のデータ伝送ルートを用いる場合もある。なお、ＣＰＵ２１１からの制御用データについては第２のデータ伝送ルートを通じてグラフィック制御回路２２０へ入力する。
図４は、本例におけるデジタルカメラコントローラ１０のコンバータ回路２１９及びＰＣＩブリッジ回路２１６Ｂのブロック構成図である。
この図４において、リンク制御回路２１８は、ＣＰＵ２１１とのインタフェースとは独立したデータ出力端子２１８Ａより、ＩＥＥＥ１３９４のアイソクロナスデータ（ＩＳＯ  Ｄａｔａ）を出力する。また、このリンク制御回路２１８は、データ出力端子２１８Ａよりアイソクロナスデータをクロック出力端子２１８Ｃからのクロック信号ＣＬＫに基づいて同期出力して、コンバータ回路２１９に供給する。
コントロール端子２１８Ｂは、コンバータ回路２１９との間でコントロール信号の送受信を行なう。このコントロール信号には、画像データのフレームの先頭パケットに同期した信号やパケット内の有効データ（画像本体）を示す信号が含まれる。
コンバータ回路２１９は、パケットコンバータ３１０と、色信号変換（ＹＣｂＣｒ→ＲＧＢ）回路３２０と、マルチプレクサ３３０と、ＦＩＦＯバッファ３４０Ａ，３４０Ｂ，３４０Ｃと、ＰＣＩフォーマットコンバータ３５０とを備える。
このコンバータ回路２１９には、予めデジタルカメラ２０の撮像モードに対応したフォーマットと画素サイズ等のデータが、ＣＰＵ２１１により予め書き込まれる。
パケットコンバータ３１０は、図示しないラインサイズレジスタやモードレジスタを、内部レジスタとして備える。これらの内部レジスタは、ＣＰＵ２１１からモードやラインサイズのデータが予め格納されている。
パケットコンバータ３１０は、リンク制御回路２１８からコントロール信号を受信する。パケットコンバータ３１０は、この受信したコントロール信号に含まれるフレームの先頭パケットに同期した信号に基づき、コンバータ回路２１９のリセットとフレーム先頭パケットの検出を行なう。更にこのパケットコンバータ３１０は、コントロール信号に含まれるパケット内の有効データを示す信号に基づいて、ラインサイズレジスタに格納されたラインサイズと、モードレジスタに格納されたモードデータ（色信号形式のフォーマット）に合わせた処理を行なう。
モードレジスタには、８ビットＭｏｎｏ、ＹＣｂＣｒ４：１：１、ＹＣｂＣｒ４：２：２、ＹＣｂＣｒ４：４：４、ＲＧＢ等の各モードに応じて、固有の変換処理方法が予め決められる。このモードレジスタは、例えばＹＣｂＣｒ４：１：１、ＹＣｂＣｒ４：２：２、ＹＣｂＣｒ４：４：４の各モードである場合には、ＹＣｂＣｒ４：４：４にＣｂＣｒを線形補間して変換し、これを色信号変換（ＹＣｂＣｒ→ＲＧＢ）回路３２０に送ってＲＧＢ信号に変換する。この結果、色信号変換回路３２０からマルチプレクサ３３０に色信号Ｒ１、Ｇ１、Ｂ１が出力される。また、８ビットＭｏｎｏモードである場合には、Ｙ＝Ｒ＝Ｇ＝Ｂとして、ＲＧＢモード時はそのままパケットコンバータ３１０からマルチプレクサ３３０に色信号Ｒ２、Ｇ２、Ｂ２が出力される。
ラインサイズレジスタは、ラインの端処理を行なうため、１ラインの画素数（ラインサイズ）が設定される。
マルチプレクサ３３０は、モードがＹＣｂＣｒ４：１：１、ＹＣｂＣｒ４：２：２、ＹＣｂＣｒ４：４：４である場合において、色信号変換回路３２０からの色信号Ｒ１、Ｇ１、Ｂ１を選択する。またこのマルチプレクサ３３０は、８ビットＭｏｎｏモード、或いはＲＧＢである場合には、パケットコンバータ３１０からの色信号Ｒ２、Ｇ２、Ｂ２を選択する。マルチプレクサ３３０は、この選択した色信号を、出力信号Ｒ、Ｇ、ＢとしてＦＩＦＯバッファ３４０Ａ，３４０Ｂ，３４０Ｃへ出力する。
各ＦＩＦＯバッファ３４０Ａ，３４０Ｂ，３４０Ｃは、デジタルカメラ２０からのアイソクロナスデータ転送速度とＰＣＩ転送速度との差を吸収する役割を果たす。各ＦＩＦＯバッファ３４０Ａ，３４０Ｂ，３４０Ｃのデータは、ＰＣＩフォーマットコンバータ３５０へ順次出力される。
ＰＣＩフォーマットコンバータ３５０は、ＲＧＢの各８ビットのデータ（合計２４ビットのデータ）をＰＣＩ転送用の３２ビットのデータに変換する。この変換された３２ビットのデータは、クロック同期させてＰＣＩブリッジ回路２１６Ｂに転送される。
ＰＣＩブリッジ回路２１６Ｂは、データストリームインタフェース４１０と、ＰＣＩローカルバスインタフェース４２０と、ＰＣＩアドレスカウンタ部４３０とを備える。
データストリームインタフェース４１０は、コンバータ回路２１９からクロック信号ＣＬＫと画像データのデータストリームが入力され、Ｒｅａｄｙ信号やＡＣＫ信号のハンドシェイクによってコンバータ回路２１９との間のインタフェースを制御する。ちなみに上述のデータストリームは、Ｒｅａｄｙ信号やＡＣＫ信号のハンドシェイクによってアイソクロナスデータ転送速度とＰＣＩ転送速度とを合わせ込むことにより構成する。
ＰＣＩローカルバスインタフェース４２０は、データストリームインタフェース４１０によって受信したデータストリームとクロック信号ＣＬＫとを入力する。また、ＰＣＩローカルバスインタフェース４２０は、上記クロック信号ＣＬＫに基づいて、データストリームをＰＣＩバス２１５に送出する。
ＰＣＩアドレスカウンタ部４３０は、ＰＣＩバス２１５によってデータストリームを転送する場合のアドレスを制御する。またこのＰＣＩアドレスカウンタ部４３０は、このデータストリームをグラフィック制御回路２２０を介してグラフィックメモリ２２１の所定領域に書き込むためのアドレス管理を行なう。
すなわち、このＤＭＡ伝送制御では、ＰＣＩブリッジ回路２１６ＢがいわゆるＰＣＩマスタとして、グラフィック制御回路２２０がいわゆるＰＣＩスレーブとしての役割を果たす。
ちなみに、データストリームをソフトウエアを介することなくグラフィックメモリ２２１に書き込むためには、１フレーム分の書き込みが終了したときに、グラフィックメモリ２２１上の同じ領域において、先頭アドレスから次の画像データを上書きする必要がある。ＰＣＩアドレスカウンタ部４３０は、この画像データを上書きする際にアドレス制御を行う。ＰＣＩアドレスカウンタ部４３０は、１画面分のトータルデータ数を格納するトータルＤＭＡデータ数レジスタと、ＤＭＡデータをカウントするためのＤＭＡデータカウンタ（ダウンカウンタ）と、ＰＣＩアドレスをカウントするためのＰＣＩアドレスカウンタと、上記所定領域の先頭アドレスを示すスタートアドレスを格納するスタートアドレスレジスタとを有する。
ＰＣＩアドレスカウンタ部４３０は、ＤＭＡデータカウンタ値がダウンカウントによって「０」になると、ＤＭＡデータカウンタとＰＣＩアドレスカウンタとをトータルＤＭＡデータ数レジスタ、スタートアドレスレジスタの各レジスタ値でプリセットする。
次にＰＣＩアドレスカウンタ部４３０は、ＰＣＩブリッジ回路２１６Ｂから単位データ（３２ビット（４バイト））のデータが出力される毎に、ＤＭＡデータカウンタをデクリメント（−１）し、ＰＣＩアドレスカウンタをインクリメント（＋１）する。ＰＣＩアドレスカウンタによるアドレス値は、ＰＣＩバス２１５に出力される。グラフィック制御回路２２０は、当該アドレス値を用いて、グラフィックメモリ２２１内の所定領域に画像データを書き込む。
このようなハードウエアの構成により、１フレーム分の画像データを転送する毎に、コンバータ回路２１９及びＰＣＩブリッジ回路２１６Ｂの各回路素子をイニシャライズすることができ、ソフトウエアを介することなく自動的に画像データをグラフィックメモリ２２１上の所定領域に書き込むことができる。
そして、この画像データが書き込まれた領域から画像データをグラフィック制御回路２２０で読み出し、グラフィック制御回路２２０の内部でＤ／Ａ等の処理を行ない、ケーブル５０を介してマルチスキャンモニタ３０に送出する。これにより、ＩＥＥＥ１３９４カメラ画像をモード設定したフレームレートで自動的に表示させることができる。
このように、本発明では、ハードウエアによって変換処理を行なうため、ＣＰＵ２１１によるソフトウエア処理に比べて高速な動作を得ることが可能である。したがって、高速なデータストリームに容易に対応することが可能であり、処理能力を向上することができる。
本発明を適用したデジタルカメラコントローラ１０は、デジタルカメラ２０からＩＥＥＥ１３９４のアイソクロナス転送で入力したデータストリームをコンバータ回路２１９によってＰＣＩ伝送用の画像データフレームに変換し、ＰＣＩブリッジ回路２１６ＢのＤＭＡ転送によってグラフィック制御回路２２０に転送することにより、画像データの伝送処理自体の高速化とシステム全体の処理能力の向上とを達成することができる。換言すれば本発明を適用したデジタルカメラコントローラ１０は、拡張バスとしてＰＣＩバス２１５を用い、そのＰＣＩブリッジ回路２１６をバスマスタとしてＤＭＡ伝送制御を行なう。そして、いったんＤＭＡ伝送が開始されると、ＣＰＵ２１１は画像データ伝送の処理から離れ、ＣＰＵバス２１２経由で他の処理を実行することが可能となる。これにより、ＣＰＵ２１１の負担を軽減し、システム全体の処理効率を向上させることができる。
次に、本発明を適用したデジタルカメラコントローラ１０におけるグラフィック制御回路２２０の動作について詳細に説明する。
ここでは、グラフィックメモリ２２１の第１フレーム記憶領域にフレーム番号１を、第２フレーム記憶領域にフレーム番号２を、更に第３フレーム記憶領域にフレーム番号３をそれぞれ付している。
図５は、画像データの書き込み開始時のＣＰＵ２１１の動作を示している。ＣＰＵ２１１は、先ずステップＳ１において、システムＲＡＭ２１４の読み出しフレームレジスタ及び書き込みフレームレジスタへ、フレーム番号１を格納することによりイニシャライズする。
次に、ＣＰＵ２１１は、ＰＣＩブリッジ回路２１６Ｂに対して、書き込みフレームに対応したメモリスタートアドレスを、ＣＰＵバス２１２、ＰＣＩブリッジ２１６Ａ、ＰＣＩバス２１５を介して設定する（ステップＳ２）。そして、ＣＰＵ２１１は、グラフィック制御回路２２０に対して、読み出しフレームに対応したメモリスタートアドレスを、ＣＰＵバス２１２、ＰＣＩブリッジ２１６Ａ、ＰＣＩバス２１５を介して設定する（ステップＳ３）。なお、このメモリスタートアドレスは、グラフィックメモリ２２１における各フレーム記憶領域（ここでは第１フレーム記憶領域）の先頭アドレスを示すものである。
次に、ＣＰＵ２１１は、ＣＰＵバス２１２を介して、コンバータ回路２１９、リンク制御回路２１８にデータを書き込むためのイニシャライズ（Ｅｎａｂｌｅ）を行い、またＣＰＵバス２１２、コンバータ回路２１９を介してＰＣＩブリッジ２１６Ｂにイニシャライズを行い、さらにはＣＰＵバス２１２、ＰＣＩブリッジ回路２１６Ａ、ＰＣＩバス２１５を介してグラフィック制御回路２２０にイニシャライズを行う（ステップＳ４）。次に、ＣＰＵ２１１は、デジタルカメラ２０のアイソクロナスデータ転送を許可（Ｅｎａｂｌｅ）する（ステップＳ５）。この際、ＰＣＩブリッジ回路２１６Ｂの書き込みデータカウンタには１画面分の画像データ数がセットされ、画像データを転送する毎に、カウンタの値がデクリメント（−１）されていき、０になると、検出信号＃ＩＮＴ１をＣＰＵ２１１に出力する。これにより、ＰＣＩブリッジ回路２１６Ｂは、バスマスタとして、ＣＰＵ２１１とは関係なく動作する。
図６は、ＣＰＵ２１１が検出信号＃ＩＮＴ１を検出した場合の割り込み処理を示している。
この図６に示す割り込み処理において、ＣＰＵ２１１は、先ず書き込みフレーム番号を１つ加算し（ステップＳ１１）、この加算後の書き込みフレーム番号を判定する（ステップＳ１２）。ここでＣＰＵ２１１は、書き込みフレーム番号が２であれば、読み出しフレーム番号を１とし（ステップＳ１３）、また書き込みフレーム番号が３であれば、読み出しフレーム番号を２とし（ステップＳ１４）、また書き込みフレーム番号が４であれば、読み出しフレーム番号を３とした上で書き込みフレーム番号を１に戻す（ステップＳ１５）。次に、ＣＰＵ２１１は、ステップＳ１６において、加算後の書き込みフレーム番号或いは１に戻した書き込みフレーム番号に対応させたメモリスタートアドレスをＰＣＩブリッジ回路２１６Ｂに設定し、この割り込み処理から抜ける。これにより、書き込みフレーム記憶領域が切り換わり、新たな領域に画像データの書き込みが開始される。
図７は、ＣＰＵ２１１が検出信号＃ＩＮＴ２を検出した場合の割り込み処理を示している。
この図７に示す割り込み処理において、先ずＣＰＵ２１１は、ＣＰＵバス２１２、ＰＣＩブリッジ回路２１６Ａ、ＰＣＩバス２１５を介してグラフィック制御回路２２０に読み出し動作を許可（Ｅｎａｂｌｅ）する（ステップＳ２１）。次にＣＰＵ２１１は、読み出しフレーム番号に対応したメモリスタートアドレスを、ＣＰＵバス２１２、ＰＣＩブリッジ回路２１６Ａ、ＰＣＩバス２１５を介してグラフィック制御回路２２０に設定し（ステップＳ２２）、グラフィックメモリ２２１からデータの読み出しを開始する。
本発明を適用したデジタルコントローラ１０は、この図６に示すように、書き込みフレーム記憶領域を、読み出しフレーム番号に応じて随時切り換え、また図７に示す順序で処理することにより、画像データの読み出しを行なうフレーム記憶領域には、必ず書き込みが行なわれていないフレーム記憶領域が選択されるため、追い越し走査ノイズの発生を防止することができる。
また、本来ＣＰＵ２１１が行う転送処理を、バスマスタとなるＰＣＩブリッジ回路２１６Ｂが担うことができるため、ＣＰＵ２１１の負担を軽減させることができる。
なお、本発明を適用したデジタルカメラコントローラ１０は、上述した実施の形態に限定されるものではない。
上述の例では、デジタルカメラから入力された画像データをマルチスキャンモニタに転送するデジタルカメラコントローラを例にとり説明したが、画像処理装置から入力された画像データを電子機器に転送する各種データ転送装置に対しても本発明を適用可能である。
また上述の例では、グラフィックメモリ内に３フレーム分の記憶領域を設けた場合について、（換言すればフレーム記憶領域の数をＭ個とし、Ｎ番目のフレーム記憶領域に画像データを書き込むとき、Ｍ＝３、Ｎ＝１、２、３とした場合について）説明したが、２フレーム分の記憶領域を設けた場合や４フレーム分以上の記憶領域を設けた場合にも同様に制御することが可能である。
また、上述の例では、ＰＣＩブリッジ回路２１６Ｂにグラフィックメモリ２２１に対する画像データの読み出しアドレス制御機能を設けたが、これをグラフィック制御回路２２０に設けても良い。
また、上述の例では、画像を出力するモニタ装置としてマルチスキャンモニタ３０を用いたが、外部入力によって解像度（画像サイズ）を変換できる他のモニタ装置や電子機器に代替しても良い。
更に、上述の例では、拡張バスとしてＰＣＩバスを用い、そのＰＣＩブリッジ回路をバスマスタとしてＤＭＡ伝送制御を行なうようにしたが、拡張バスとしてはＰＣＩバス以外のバスであってもよい。
【図面の簡単な説明】
図１は、データ形式の変換機能を有する変換ボードの回路構成例を示した図である。
図２は、上記デジタルカメラコントローラをデジタルカメラ及びマルチスキャンモニタに接続した例を示す図である。
図３は、本発明を適用したデジタルカメラコントローラの内部構成図である。
図４は、上記デジタルカメラコントローラに配されたコンバータ回路及びＰＣＩブリッジ回路の構成例を示すブロック図である。
図５は、上記デジタルカメラコントローラにおける書き込み開始時の動作を示した図である。
図６は、ＣＰＵが検出信号＃ＩＮＴ１を検出した場合の割り込み処理を示した図である。
図７は、ＣＰＵが検出信号＃ＩＮＴ２を検出した場合の割り込み処理を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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