(57)【特許請求の範囲】
【請求項１】
受光ダイオードと、一導電型の半導体層内に形成された反対導電型のソース領域及びドレイン領域、該ソース領域とドレイン領域の間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極、及び該ゲート電極下でチャネル領域下の前記一導電型の半導体層内に設けられ、前記受光ダイオードで光照射により発生した光発生電荷を蓄積する一導電型の高濃度埋込層を有し、前記受光ダイオードに隣接する光信号検出用絶縁ゲート型電界効果トランジスタとを備えた単位画素を有し、前記光発生電荷を前記高濃度埋込層に蓄積して前記チャネル領域の閾値電圧を変調させて光信号を検出する固体撮像素子と、
前記光信号検出用絶縁ゲート型電界効果トランジスタのゲート電極に走査信号を出力する垂直走査信号駆動走査回路と、
前記高濃度埋込層に蓄積された前記光発生電荷を掃き出すために、ゲート電極の電位を既に充電されている状態に保持した状態で、ソースーゲート間の容量を介してゲート電圧を昇圧するためにソース電位を上昇させる高電圧を前記絶縁ゲート型電界効果トランジスタに供給する高圧供給回路と、
前記光発生電荷を前記高濃度埋込層に蓄積した状態での第１のソース電位を第１の入力に入力し、前記光発生電荷を前記高濃度埋込層から掃き出した状態での第２のソース電位を第２の入力に入力し、それらの入力に対応した電圧を出力する信号出力回路とを有し、
前記信号出力回路の前段に前記高圧供給回路からの高電圧の供給によって高電位となったソース電圧の入力を阻止する高電圧ブロック用スイッチ回路を備えたことを特徴とする固体撮像装置。
【請求項２】
前記信号出力回路は、第１のメモリ、第２のメモリ、第１のスイッチ回路、第２のスイッチ回路、第３のスイッチ回路、第４のスイッチ回路、及び前記第１の演算増幅器を有するスイッチトキャパシタ回路と、第２の演算増幅器を有する演算増幅回路とを備え、
前記第３の演算増幅器は、正及び負入力端子と正及び負出力端子とを有し、前記負入力端子と前記正出力端子の間に帰還キャパシタ（Ｃｆｓ）が接続され、かつ前記正入力端子と前記負出力端子の間に帰還キャパシタ（Ｃｆｎ）が接続され、
前記第４の演算増幅器は、正及び負入力端子と出力端子とを有し、前記第３の演算増幅器の正及び負出力端子にそれぞれ前記負及び正入力端子が接続されており、
前記第１のソース電位を前記第１のスイッチ回路により選択的に転送して前記第１のメモリに記憶させ、前記第３のスイッチ回路により前記第１のメモリから前記第３の演算増幅器の負入力端子に前記第１のソース電位を選択的に入力させ、
前記第２のソース電位を前記第２のスイッチ回路により選択的に転送して前記第２のメモリに記憶させ、前記第４のスイッチ回路により前記第２のメモリから前記第３の演算増幅器の正入力端子に前記第２のソース電位を選択的に入力させ、
前記第３の演算増幅器の正出力端子から前記第４の演算増幅器の負入力端子に前記第１のソース電位を入力させ、かつ前記第３の演算増幅器の負出力端子から前記第４の演算増幅器の正入力端子に前記第２のソース電位を入力させることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記信号出力回路は、第１のメモリ、第１のスイッチ回路、第３のスイッチ回路、及び第３の演算増幅器を有する第１のスイッチトキャパシタ回路と、第２のメモリ、第２のスイッチ回路、第４のスイッチ回路、及び第４の演算増幅器を有する第２のスイッチトキャパシタ回路と、演算増幅回路とを備え、
前記第１のソース電位を前記第１のスイッチ回路により選択的に転送して前記第１のメモリに記憶させ、前記第３のスイッチ回路により前記第１のソース電位を前記第１のメモリから前記第３の演算増幅器の入力端子に選択的に転送し、
前記第２のソース電位を前記第２のスイッチ回路により選択的に転送して前記第２のメモリに記憶させ、前記第４のスイッチ回路により前記第２のソース電位を前記第２のメモリから前記第４の演算増幅器の入力端子に選択的に転送し、
前記第３及び第４の演算増幅器から出力された前記第１及び第２のソース電位を前記演算増幅回路に入力し、前記第１及び第２のソース電位の差の電圧を出力することを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記固体撮像装置は、さらに、
前記絶縁ゲート型電界効果トランジスタのドレイン領域にドレイン電圧を供給するドレイン電圧駆動走査回路と、
前記信号出力回路の第３及び第４のスイッチ回路の開閉を制御する信号を供給する水平走査信号入力走査回路と、
前記信号出力回路の出力に接続された映像信号出力端子とを有することを特徴とする請求項２又は３記載の固体撮像装置。
【請求項５】
前記第１のメモリ及び前記第２のメモリにはそれぞれプリセット電圧を印加する手段が接続されていることを特徴とする請求項２乃至４の何れか一に記載の固体撮像装置。
【請求項６】
前記第１のスイッチ回路及び前記第２のスイッチ回路はともに、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが並列接続されたトランスミッションゲートであることを特徴とする請求項２乃至５の何れか一に記載の固体撮像装置。
【請求項７】
前記ソース領域から配線が分岐して前記第１のスイッチ回路と前記第２のスイッチ回路とに繋がり、前記高電圧ブロック用スイッチ回路は、前記ソース領域と前記配線の分岐点との間に一つ設けられていることを特徴とする請求項２乃至６の何れか一に記載の固体撮像装置。
【請求項８】
前記高電圧ブロック用スイッチ回路は第１の高電圧ブロック用スイッチ回路と第２の高電圧ブロック用スイッチ回路とから構成されており、前記ソース領域から配線が分岐して前記第１のスイッチ回路と前記第２のスイッチ回路とに繋がり、前記第１の高電圧ブロック用スイッチ回路は前記配線の分岐点と前記第１のスイッチ回路との間に設けられ、前記第２の高電圧ブロック用スイッチ回路は前記分岐点と前記第２のスイッチ回路との間に設けられていることを特徴とする請求項２乃至６の何れか一に記載の固体撮像装置。
【請求項９】
前記高電圧ブロック用スイッチ回路、前記第１及び第２の高電圧ブロック用スイッチ回路は、デプリーション型のＭＯＳトランジスタであることを特徴とする請求項７又は８記載の固体撮像装置。
【請求項１０】
受光ダイオードと、
一導電型の半導体層内に形成された反対導電型のソース領域及びドレイン領域、該ソース領域とドレイン領域の間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極、及び該ゲート電極下で前記チャネル領域下の前記一導電型の半導体層内に設けられ、前記受光ダイオードで光照射により発生した光発生電荷を蓄積する一導電型の高濃度埋込層を有し、前記受光ダイオードに隣接する光信号検出用絶縁ゲート型電界効果トランジスタと
を備えた単位画素を有し、前記光発生電荷を前記高濃度埋込層に蓄積して前記チャネル領域の閾値電圧を変調させて光信号を検出する固体撮像素子を有する固体撮像装置を用いて、前記受光ダイオードで光照射により発生した光発生電荷を前記高濃度埋込層に蓄積させる蓄積期間と、前記高濃度埋込層に蓄積された光発生電荷に基づく光信号を読み出す読出期間と、前記高濃度埋込層に残留する光発生電荷を排出する初期化期間と、前記光発生電荷を前記高濃度埋込層から掃き出した状態で雑音電圧を読み出す雑音電圧読出期間とをこの順に繰り返して光信号を読み出す固体撮像装置の駆動方法であって、
前記読出期間において、前記高濃度埋込層に光発生電荷を蓄積した後、前記絶縁ゲート型電界効果トランジスタのソース領域から出力した第１のソース電位を第１のメモリに記憶させ、
次いで、前記初期化期間において、前記ソース領域と前記第１のメモリとの間及び前記ソース領域と第２のメモリとの間を非接続とした上で、前記ゲート電極の電位を既に充電されている状態に保持した状態で、ソースーゲート間の容量を介してゲート電圧を昇圧するためにソース電位を上昇させる高電圧を前記絶縁ゲート型電界効果トランジスタに供給して、前記高濃度埋込層に蓄積された前記光発生電荷を掃き出し、
次いで、前記蓄積期間の前に、前記絶縁ゲート型電界効果トランジスタのソース領域から出力した第２のソース電位を前記第２のメモリに記憶させ、
次いで、前記蓄積期間において、前記第１及び第２のメモリに記憶させた第１及び第２のソース電位を読み出し、前記第１のソース電位と前記第２のソース電位との差の電圧を出力することを特徴とする固体撮像装置の駆動方法。
【請求項１１】
受光ダイオードと、
一導電型の半導体層内に形成された反対導電型のソース領域及びドレイン領域、該ソース領域とドレイン領域の間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極、及び該ゲート電極下で前記チャネル領域下の前記一導電型の半導体層内に設けられ、  前記受光ダイオードで光照射により発生した光発生電荷を蓄積する一導電型の高濃度埋込層を有し、前記受光ダイオードに隣接する光信号検出用絶縁ゲート型電界効果トランジスタと
を備えた単位画素を有し、前記光発生電荷を前記高濃度埋込層に蓄積して前記チャネル領域の閾値電圧を変調させて光信号を検出する固体撮像素子を有する固体撮像装置を用いて、前記受光ダイオードで光照射により発生した光発生電荷を前記高濃度埋込層に蓄積させる蓄積期間と、前記高濃度埋込層に蓄積された光発生電荷に基づく光信号を読み出す読出期間と、前記高濃度埋込層に残留する光発生電荷を排出する初期化期間と、前記光発生電荷を前記高濃度埋込層から掃き出した状態で雑音電圧を読み出す雑音電圧読出期間とをこの順に繰り返して光信号を読み出す固体撮像装置の駆動方法であって、
前記読出期間において、前記高濃度埋込層に光発生電荷を蓄積した後、第１のメモリにプリセット電圧を記憶させた後、前記絶縁ゲート型電界効果トランジスタのソース領域から出力した第１のソース電位を前記第１のメモリに記憶させ、
次いで、前記初期化期間において、前記ソース領域と前記第１のメモリとの間及び前記ソース領域と第２のメモリとの間を非接続とした上で、前記ゲート電極の電位を既に充電されている状態に保持した状態で、ソースーゲート間の容量を介してゲート電圧を昇圧するためにソース電位を上昇させる高電圧を前記絶縁ゲート型電界効果トランジスタに供給して、前記高濃度埋込層に蓄積された前記光発生電荷を掃き出し、
次いで、前記蓄積期間の前に、前記第２のメモリにプリセット電圧を記憶させた後、前記絶縁ゲート型電界効果トランジスタのソース領域から出力した第２のソース電位を前記第２のメモリに記憶させ、
次に、前記蓄積期間において、前記第１及び第２のメモリに記憶させた第１及び第２のソース電位を読み出し、前記第１のソース電位と前記第２のソース電位との差の電圧を出力することを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置及びその駆動方法に関し、より詳しくは、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ又はファクシミリ等に用いられる閾値電圧変調方式のＭＯＳ型イメージセンサを用いた固体撮像装置及びその駆動方法に関する。
【０００２】
【従来の技術】
ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターンの微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。
特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を生かして、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このような世の中の動向に鑑み、本願出願人はＭＯＳ型イメージセンサの改良を行い、チャネル領域下にキャリアポケット（高濃度埋込層）を有するセンサ素子に関する特許出願（特願平１０−１８６４５３号）を行って特許（登録番号２９３５４９２号）を得ている。
このＭＯＳ型イメージセンサは特許（登録番号２９３５４９２号）の図８（ａ）に示す回路構成を有し、その動作においては、同じく図８（ｂ）に示すように、初期化期間−蓄積期間−読出期間を経る。初期化期間に各電極に高い逆電圧を印加して空乏化させ、ホールポケット２５に残る光発生正孔を放出させる。蓄積期間に光照射により光発生正孔を生じさせてホールポケット２５に蓄積させ、読出期間に光発生正孔の蓄積量に比例した光信号を検出する。
【０００４】
この特許（登録番号２９３５４９２号）に係る発明では、この出願の図１１（ａ）、（ｂ）に示すように、光信号検出用ＭＯＳトランジスタと外部に設けられた定電流源等の能動負荷との組み合わせで、ソースフォロワにより信号のインピーダンスを下げてソース電位を検出し、図示しないメモリ容量を充電させて電圧信号を出力している。
【０００５】
【発明が解決しようとする課題】
しかしながら、画素が微細化され、配線幅が細くなると寄生抵抗値が上昇し、シリーズ抵抗による配線内及び配線間の電圧降下のばらつきとして問題になる。そこで、電圧降下分を抑制するために電流値を減少させると、チャネル長が短い場合、ドレイン誘起バリア低下（ＤＩＢＬ）によるサブスレッショルド電流（ドレイン電圧−ドレイン電流特性におけるドレイン電流の立ち上がりの直前の特性）のソース電流に占める比率が相対的に増えて、出力電圧がサブスレッショルド電流により支配されるため、出力電圧の変調のばらつきが増加する。
【０００６】
本発明は、上記従来技術の問題点に鑑みて創作されたものであり、サブスレッショルド電流のばらつきの影響を抑制し、出力電圧の変調ばらつきを低減することができる固体撮像装置及びその駆動方法を提供するものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は固体撮像装置に係り、その基本構成として、図１に示すように、受光ダイオード１１１と受光ダイオード１１１に隣接する光信号検出用の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）１１２とを含む各単位画素１０１を有している。各単位画素１０１においては、受光ダイオード１１１とＭＯＳトランジスタ１１２とは相互に接続したウエル領域１５ａ、１５ｂに形成され、ＭＯＳトランジスタ１１２のゲート電極下でチャネル領域下のウエル領域（一導電型の半導体層）１５ｂ内に光発生電荷を蓄積する高濃度埋込層（キャリアポケット）２５を有していることを特徴としている。
【０００８】
ＭＯＳトランジスタ１１２のゲート電極は垂直走査信号（ＶＳＣＡＮ）駆動走査回路１０２に接続し、ソース領域は垂直出力線を通して信号出力回路１０５と接続している。そして、図２に示すように、ソース領域は上記の信号出力回路１０５内のキャパシタからなる第１のラインメモリ（第１のメモリ）Ｌｍｓ及び第２のラインメモリ（第２のメモリ）Ｌｍｎと直結し、定電流源などの能動負荷を有しないことを特徴としている。さらに、信号出力回路１０５内に１つ又は２つのスイッチトキャパシタ回路を備え、このスイッチトキャパシタ回路を通して第１及び第２のラインメモリＬｍｓ，Ｌｍｎに記憶された光変調後のソース電位と光変調前のソース電位の差の電圧を出力するような構成となっていることを特徴としている。
【０００９】
さらに、上記の信号出力回路１０５の詳細を図２に示す。図２に示すように、光信号検出用ＭＯＳトランジスタ１１２のソース領域と接続した垂直出力線２０ａは分岐し、一つは第１のスイッチ回路ＣＫ１を介して光信号電圧と雑音電圧を含む電圧を記憶する第１のラインメモリＬｍｓの一端子と接続し、他は第２のスイッチ回路ＣＫ２を介して雑音電圧を記憶する第２のラインメモリＬｍｎの一端子と接続している。
【００１０】
そして、信号出力回路１０５の前段に高圧供給回路１０８からの高電圧の入力を阻止する高電圧ブロック用スイッチ回路を備えている。即ち、第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２と光信号検出用ＭＯＳトランジスタ１１２のソース領域との間であって垂直出力線２０ａ上に１つの高電圧ブロック用スイッチ回路ＣＫ７を有していること、又は垂直出力線２０ａからの分岐配線上にそれぞれ第１及び第２の高電圧ブロック用スイッチ回路ＣＫ８，ＣＫ９を有していることを特徴としている。
【００１１】
この場合、第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２はともに、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが並列接続されたトランスミッションゲートであることを特徴としている。
また、第１のラインメモリＬｍｓの一端子はＨＳＣＡＮ供給線２７ａにより制御される第３のスイッチ回路ＣＫ３を介して演算増幅器（第３の演算増幅器）３１の負入力端子に接続し、第２のラインメモリＬｍｎの一端子はＨＳＣＡＮ供給線２７ａにより制御される別の第４のスイッチ回路ＣＫ４を介して第１の演算増幅器３１の正入力端子に接続している。さらに、第１の演算増幅器３１の正出力端子は第２の演算増幅回路３２の負入力端子に接続され、第１の演算増幅器３１の負出力端子は第２の演算増幅回路３２の正入力端子に接続されている。第２の演算増幅回路３２の出力端子は水平出力線２６を通して映像信号出力端子１０７に接続している。なお、上記では、第１及び第２のスイッチトキャパシタ回路が一つの第１の演算増幅器３１により統合されて一つのスイッチトキャパシタ回路の構成をとっているが、第３及び第４の演算増幅器を用いた２つの第１及び第２のスイッチトキャパシタ回路に分けてもよい。
【００１２】
また、第１及び第２のラインメモリＬｍｓ，Ｌｍｎにプリセット電圧を印加する手段を接続している。
本発明の駆動方法においては、上記固体撮像装置を用いて、光照射により発生した光発生キャリアを高濃度埋込層に蓄積させる蓄積期間と、高濃度埋込層に蓄積された光発生キャリアに基づく光信号を読み出す読出期間と、高濃度埋込層に残留する光発生キャリアを排出する初期化期間と、雑音電圧を読み出す雑音電圧読出期間とをこの順に繰り返して光信号を読み出す固体撮像装置の駆動方法であって、読出期間において、高濃度埋込層に光発生キャリアを蓄積した後、光信号検出用ＭＯＳトランジスタのソース領域から出力した第１のソース電位を第１のラインメモリに記憶させ、次いで、初期化期間において、ソース領域と第１のラインメモリとの間及びソース領域と第２のラインメモリとの間をともに非接続とした上で、ソース領域に電圧を印加して高濃度埋込層に蓄積された光発生電荷を排出させ、次いで、蓄積期間の前に、光信号検出用ＭＯＳトランジスタのソース領域から出力した第２のソース電位を記憶させ、次いで、第１及び第２のラインメモリに記憶させた第１及び第２のソース電位を読み出し、第１のソース電位と第２のソース電位との差の電圧を出力している。
【００１３】
上記の本発明によれば、画素内の光信号検出用ＭＯＳトランジスタとして、チャネル下に高濃度埋込層を設け、光発生キャリアをチャネル下に蓄積する閾値変調型の光信号検出用ＭＯＳトランジスタを用いているため、そのチャネル長が長い。
このため、ドレイン領域からの電界も緩和されるので、ドレイン誘起バリヤ低下（ＤＩＢＬ）が抑制される。従って、閾値変動が小さく、ひいてはサブスレッショルド電流の変動も小さいので、充電電流を最小化できる。これにより、配線等の寄生抵抗による電位低下を抑制することができるため、容量性負荷との直結が可能となる。
【００１４】
また、ラインメモリへの書き込みには有限の時間を必要とするが、ラインメモリへの書き込み時間はブランキング期間や読出期間と比較して大幅に短い。このため、ラインメモリへの書き込みはブランキング期間等の間に行うことができる。
ところで、複数のラインメモリを並列に並べるとそれらの寄生容量が読み出すべきラインメモリに並列に入るが、読み出すべきラインメモリに記憶させた第１及び第２のソース電位はスイッチトキャパシタ回路を通して出力される。このとき、スイッチトキャパシタ回路内では演算増幅器３１により電荷移動が行われるためスイッチトキャパシタ回路の出力側から見た寄生容量は小さくなる。このため、複数のメモリ素子を並列に並べても読み出し速度はほとんど影響を受けない。また、寄生容量の影響が小さいため、最大利得が得られるという利点もある。
【００１５】
また、第１及び第２のラインメモリにプリセット電圧を印加する手段を接続することにより、第１及び第２のラインメモリにソース電位を記憶させる前に、接地電位よりも高く、かつ記憶させるソース電位よりも低いプリセット電圧を記憶させておき、これにより、光信号検出用ＭＯＳトランジスタのゲート電極に接地電位を印加しているときにも確実に光信号検出用ＭＯＳトランジスタの動作を抑え、リーク電流を抑制することができる。
【００１６】
また、第１のスイッチ回路及び第２のスイッチ回路としてともに、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが並列接続されたトランスミッションゲートを用いることにより、より高い信号電圧を歪みなく通せるようにしている。この場合、光信号検出用ＭＯＳトランジスタのソース領域に初期化のための高い電圧を印加すると、トランスミッションゲートを構成するＣＭＯＳトランジスタのうち一方のトランジスタのソース／ドレイン領域のｐｎ接合が順方向にバイアスされるためトランスミッションゲートが正常に動作しなくなる。
【００１７】
これを防ぐため、第１のスイッチ回路及び第２のスイッチ回路と光信号検出用ＭＯＳトランジスタのソース領域の間であって垂直出力線上に１つの高電圧ブロック用スイッチ回路を入れている。或いは第１のスイッチ回路と光信号検出用ＭＯＳトランジスタのソース領域の間、及び第２のスイッチ回路と光信号検出用ＭＯＳトランジスタのソース領域の間にそれぞれ第１及び第２の高電圧ブロック用スイッチ回路を入れている。これにより、高濃度埋込層に蓄積された光発生電荷を掃き出させるための高い電圧を印加する初期化期間に第１のスイッチ回路とソース領域との間及び第２のスイッチ回路とソース領域との間をともに非接続とすることにより、このような問題を防止することができる。
【００１８】
なお、ウエル領域等が上記と逆の導電型の場合、即ち高濃度埋込層がｎ型の場合、高濃度埋込層はエレクトロンポケット（キャリアポケット）となり、光発生電子を蓄積することになる。
【００１９】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
図８は、本発明の実施の形態に係るＭＯＳ型イメージセンサの単位画素内における素子レイアウトについて示す平面図である。
図８に示すように、単位画素１０１内に、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接して設けられている。なお、以下、光信号検出用ＭＯＳトランジスタのことを単にＭＯＳトランジスタ１１２と称することもある。ＭＯＳトランジスタ１１２として、低濃度ドレイン構造（ＬＤＤ構造）を有するｎチャネルＭＯＳ（ｎＭＯＳ）を用いている。
【００２０】
これら受光ダイオード１１１とＭＯＳトランジスタ１１２は、それぞれ異なるウエル領域、即ち第１のウエル領域１５ａと第２のウエル領域（一導電型の半導体層）１５ｂに形成され、それらのウエル領域１５ａ、１５ｂは互いに接続されている。受光ダイオード１１１の部分の第１のウエル領域１５ａは光照射による電荷の発生領域の一部を構成している。ＭＯＳトランジスタ１１２の部分の第２のウエル領域１５ｂはこの領域１５ｂに付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。
【００２１】
ＭＯＳトランジスタ１１２の部分は低濃度ドレイン（ＬＤＤ）構造を有している。ドレイン領域１７ａ、１７ｂはリング状のゲート電極１９の外周部を取り囲むように形成され、ソース領域１６はリング状のゲート電極１９の内周に囲まれるように形成されている。
低濃度のドレイン領域１７ａが延在して低濃度のドレイン領域１７ａとほぼ同じ不純物濃度を有する受光ダイオード１１１の不純物領域１７が形成されている。即ち、不純物領域１７と低濃度のドレイン領域１７ａとは互いに接続した第１及び第２のウエル領域１５ａ，１５ｂの表層に大部分の領域がかかるように一体的に形成されている。また、不純物領域１７と低濃度のドレイン領域１７ａの外側周辺部には受光部を避けて低濃度ドレイン領域１７ａに接続するようにコンタクト層としての高濃度のドレイン領域１７ｂが形成されている。
【００２２】
さらに、このＭＯＳ型イメージセンサの特徴であるキャリアポケット（高濃度埋込層）２５は、ゲート電極１９下の第２のウエル領域１５ｂ内であって、ソース領域１６の周辺部に、ソース領域１６を取り囲むように形成されている。
ドレイン領域１７ａ、１７ｂは低抵抗のコンタクト層１７ｂを通してドレイン電圧（ＶＤＤ）供給線（又はドレイン電極）２２と接続され、ゲート電極１９は垂直走査信号（ＶＳＣＡＮ）供給線２１に接続され、ソース領域１６は垂直出力線（又はソース電極）２０に接続されている。
【００２３】
また、受光ダイオード１１１の受光窓２４以外の領域は金属層（遮光膜）２３により遮光されている。
上記のＭＯＳ型イメージセンサにおける光信号検出のための素子動作においては、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間−蓄積期間−・・というように、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間という一連の過程が繰り返される。
【００２４】
蓄積期間では、光照射によりキャリアを発生させ、キャリアのうち正孔（ホール）を第１及び第２のウエル領域１５ａ，１５ｂ内を移動させてキャリアポケット２５に蓄積させる。ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲート電極１９にＭＯＳトランジスタ１１２がカットオフ状態を維持するような低い正或いは負の電圧を印加する。この蓄積期間は、第１及び第２のラインメモリ（第１及び第２のメモリ）にそれぞれ記憶させた光信号により変調した第１のソース電位と光信号がはいる前の第２のソース電位との差の電圧を出力させる期間でもある。
【００２５】
読出期間では、キャリアポケット２５に蓄積された光発生電荷によるＭＯＳトランジスタ１１２の閾値電圧の変化をソース電位の変化として読み取り、第１のラインメモリに記憶させる。ＭＯＳトランジスタ１１２が飽和状態で動作するように、ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲート電極１９に凡そ＋２〜３Ｖの正の電圧を印加する。
【００２６】
初期化期間では、光発生電荷（光発生キャリア）を蓄積する前に、読み出しが終わって残留する光発生電荷や、アクセプタやドナー等を中性化し、或いは表面準位に捕獲されている正孔や電子等、光信号の読み出し前の残留電荷を半導体内から排出して、キャリアポケット２５を空にする。ソース領域１６やドレイン領域１７ａ、１７ｂやゲート電極１９に約＋５Ｖ以上、通常７〜８Ｖ程度の正の高電圧を印加する。
【００２７】
雑音電圧読出期間は、初期化期間と蓄積期間の間に設けられた期間であり、この期間を利用してキャリアポケット２５から光発生電荷を掃き出した状態での第２のソース電位を第２のラインメモリに記憶させる。
次に、本発明の実施の形態に係るＭＯＳ型イメージセンサのデバイス構造を断面図を用いて説明する。
【００２８】
図９（ａ）は、図８のＡ−Ａ線に沿う断面図に相当する、本発明の実施の形態に係るＭＯＳ型イメージセンサのデバイス構造について示す断面図である。図９（ｂ）は、半導体基板表面に沿うポテンシャルの様子を示す図である。
図９（ａ）に示すように、不純物濃度１×１０18ｃｍ-3以上のｐ型シリコンからなる基板１１上に不純物濃度１×１０15ｃｍ-3程度のｎ型シリコンをエピタキシャル成長し、エピタキシャル層１２を形成する。
【００２９】
このエピタキシャル層１２に受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とを含む単位画素１０１が複数形成されている。そして、各単位画素１０１を分離するように、隣接する単位画素１０１間のエピタキシャル層１２表面に、選択酸化（ＬＯＣＯＳ）によりフィールド絶縁膜（素子分離絶縁膜）１４が形成されている。さらに、フィールド絶縁膜１４の下部であって基板１１上部に、エピタキシャル層１２とフィールド絶縁膜１４との界面全体を含み、かつｎ型のエピタキシャル層１２を分離するようにｐ型の素子分離領域１３が形成されている。
【００３０】
次に、受光ダイオード１１１の詳細について図９（ａ）により説明する。
受光ダイオード１１１は、エピタキシャル層１２と、エピタキシャル層１２の表層に形成されたｐ型の第１のウェル領域１５ａと、第１のウェル領域１５ａの表層からエピタキシャル層１２の表層に延在するｎ型の不純物領域１７とで構成されている。
【００３１】
不純物領域１７は、低濃度ドレイン（ＬＤＤ）構造を有する光信号検出用ＭＯＳトランジスタ１１２の低濃度のドレイン領域１７ａから延在するように形成されている。
上記説明した蓄積期間において、不純物領域１７はドレイン電圧供給線２２に接続されて正の電位にバイアスされる。このとき、不純物領域１７と第１のウエル領域１５ａとの境界面から空乏層が第１のウエル領域１５ａ全体に広がり、ｎ型のエピタキシャル層１２に達する。一方、基板１１とエピタキシャル層１２との境界面から空乏層がエピタキシャル層１２に広がり、第１のウエル領域１５ａに達する。
【００３２】
第１のウエル領域１５ａやエピタキシャル層１２はＭＯＳトランジスタ１１２のゲート領域１５ｂと繋がっているため、光により発生したこれらのホールをＭＯＳトランジスタ１１２の閾値電圧変調用の電荷として有効に用いることができる。言い換えれば、第１のウエル領域１５ａ及びエピタキシャル層１２全体が光によるキャリア発生領域となる。
【００３３】
また、上記の受光ダイオード１１１においては不純物領域１７の下に光によるキャリア発生領域が配置されているという点で、受光ダイオード１１１は光により発生した正孔（ホール）に対する埋め込み構造を有している。従って、捕獲準位の多い半導体層表面に影響されず、雑音の低減を図ることができる。
次に、光信号検出用ＭＯＳトランジスタ１１２の詳細について図９（ａ）により説明する。
【００３４】
ＭＯＳトランジスタ１１２部分は、下から順に、ｐ型の基板１１と、この基板１１上に形成されたｎ型のエピタキシャル層１２と、このエピタキシャル層１２内に形成されたｐ型の第２のウエル領域１５ｂとを有している。
このＭＯＳトランジスタ１１２はリング状のゲート電極１９の外周をｎ型の低濃度のドレイン領域１７ａが囲むような構造を有する。ｎ型の低濃度のドレイン領域１７ａはｎ型の不純物領域１７と一体的に形成されている。低濃度のドレイン領域１７ａから延在する不純物領域１７の外側周辺部には、この不純物領域１７と接続し、素子分離領域１３及び素子分離絶縁膜１４にまで延びる高濃度のドレイン領域１７ｂが形成されている。高濃度のドレイン領域１７ｂはドレイン電極２２のコンタクト層となる。
【００３５】
また、リング状のゲート電極１９によって囲まれるようにｎ型のソース領域１６が形成されている。ソース領域１６は、中央部が高濃度となっており、周辺部が低濃度となっている。ソース電極２０はソース領域１６に接続している。
ゲート電極１９は、ドレイン領域１７ａとソース領域１６の間の第２のウエル領域１５ｂ上にゲート絶縁膜１８を介して形成されている。ゲート電極１９下の第２のウエル領域１５ｂの表層がチャネル領域となる。さらに、通常の動作電圧において、チャネル領域を電子の蓄積状態或いはデプレーション状態に保持するため、チャネル領域に適当な濃度のｎ型不純物を導入してチャネルドープ層１５ｃを形成している。
【００３６】
そのチャネル領域の下の第２のウエル領域１５ｂ内であってチャネル長方向の一部領域に、即ちソース領域１６の周辺部であって、ソース領域１６を囲むように、ｐ+ 型のキャリアポケット（高濃度埋込層）２５が形成されている。このｐ+ 型のキャリアポケット２５は、例えばイオン注入法により形成することができる。キャリアポケット２５は表面に生じるチャネル領域よりも下側の第２のウエル領域１５ｂ内に形成される。キャリアポケット２５はチャネル領域にかからないように形成することが望ましい。
【００３７】
上記したｐ+ 型のキャリアポケット２５では光発生電荷のうち光発生ホールに対するポテンシャルが低くなるため、ドレイン領域１７ａ、１７ｂにゲート電圧よりも高い電圧を印加したときに光発生ホールをこのキャリアポケット２５に集めることができる。
図９（ｂ）に光発生ホールがキャリアポケット２５に蓄積し、チャネル領域に電子が誘起されて電子の蓄積領域が生じている状態のポテンシャル図を示す。この蓄積電荷により、ＭＯＳトランジスタ１１２の閾値電圧が変化する。従って、光信号の検出は、この閾値電圧の変化を検出することにより行うことができる。
【００３８】
ところで、上記したキャリアの初期化期間においては、ゲート電極１９に高い電圧を印加し、それによって生じる電界によって第２のウエル領域１５ｂに残るキャリアを基板１１側に掃き出している。この場合、印加した電圧によって、チャネル領域のチャネルドープ層１５ｃと第２のウエル領域１５ｂとの境界面から空乏層が第２のウエル領域１５ｂに広がり、また、ｐ型の基板１１とエピタキシャル層１２との境界面から空乏層が第２のウエル領域１５ｂの下のエピタキシャル層１２に広がる。従って、ゲート電極１９に印加した電圧による電界の及ぶ範囲は、主として第２のウエル領域１５ｂ及び第２のウエル領域１５ｂの下のエピタキシャル層１２にわたる。
【００３９】
次に、図１を参照して上記の構造の単位画素を用いたＭＯＳ型イメージセンサの全体の構成について説明する。図１は、本発明の実施の形態におけるＭＯＳ型イメージセンサの回路構成図を示す。
図１に示すように、このＭＯＳ型イメージセンサは、２次元アレーセンサの構成を採っており、上記した構造の単位画素１０１が列方向及び行方向にマトリクス状に配列されている。
【００４０】
また、垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査回路１０３が画素領域を挟んでその左右に配置されている。
垂直走査信号供給線２１ａ，２１ｂは垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎に一つずつでている。各垂直走査信号供給線２１ａ，２１ｂは行方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のゲートに接続されている。
【００４１】
また、ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂはドレイン電圧（ＶＤＤ）の駆動走査回路１０３から行毎に一つずつでている。各ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂは、行方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のドレインに接続されている。
また、列毎に異なる垂直出力線２０ａ，２０ｂが設けられて、各垂直出力線２０ａ，２０ｂは列方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のソースにそれぞれ接続されている。
【００４２】
さらに、ＭＯＳトランジスタ１１２のソース領域は列毎に垂直出力線を通して信号出力回路１０５と接続している。そして、図２に示すように、ソース領域は上記の信号出力回路１０５内の入力キャパシタからなるラインメモリと直結している。ソース領域に定電流源などの能動負荷を接続していないことを特徴としている。
【００４３】
垂直走査信号（ＶＳＣＡＮ）及び水平走査信号（ＨＳＣＡＮ）により、遂次、各単位画素１０１のＭＯＳトランジスタ１１２を駆動して光の入射量に比例した、残留電荷によるノイズ成分を含まない映像信号（Ｖout ）が信号出力回路１０５から読み出される。
上記の信号出力回路１０５の詳細を図２に示す。図２に示すように、光信号検出用ＭＯＳトランジスタ１１２のソース領域と接続した垂直出力線２０ａは分岐し、一つは第１のスイッチ回路ＣＫ１を介して光信号電圧と光発生電荷の蓄積前の残留電荷による雑音電圧とを含む第１のソース電位を記憶する第１のラインメモリＬｍｓの一端子と接続し、他は第２のスイッチ回路ＣＫ２を介して上記雑音電圧のみを記憶する第２のラインメモリＬｍｎの一端子と接続している。さらに、信号出力回路１０５の前段、即ち分岐点の手前の垂直出力線２０ａ上に高電圧ブロック用スイッチ回路ＣＫ７を有している。これにより、後で説明する昇圧走査回路（高圧供給回路）１０８からの高電圧が信号出力回路１０５に入力されるのを選択的に阻止することができるようになっている。
【００４４】
また、第１のラインメモリＬｍｓの一端子はＨＳＣＡＮ供給線２７ａにより制御される第３のスイッチ回路ＣＫ３を介して第１の演算増幅器３１の負入力端子に接続し、第２のラインメモリＬｍｎの一端子はＨＳＣＡＮ供給線２７ａにより制御される別の第４のスイッチ回路ＣＫ４を介して第１の演算増幅器３１の正入力端子に接続している。さらに、第１の演算増幅器３１の正出力端子は第２の演算増幅器３２の負入力端子に接続し、第１の演算増幅器３１の負出力端子は第２の演算増幅器３２の正入力端子に接続している。第２の演算増幅器３２の出力端子は水平出力線２６を通して映像信号出力端子１０７に接続している。
【００４５】
第１の演算増幅器３１の負入力端子と正出力端子の間に帰還キャパシタＣｆｓ及びリセットスイッチ回路ＲＳＴｓが並列接続され、正入力端子と負出力端子の間に帰還キャパシタＣｆｎ及びリセットスイッチ回路ＲＳＴｎが並列接続されている。
また、第１及び第２のラインメモリＬｍｓ、Ｌｍｎにプリセット電圧Ｖｍｐｒを印加するための回路を有する。これにより、第１及び第２のラインメモリＬｍｓ、Ｌｍｎにソース電位を記憶させる前に、接地電位よりも高く、かつ記憶させるソース電位よりも低いプリセット電圧を記憶させておき、光信号検出用絶縁ゲート型電界効果トランジスタ１１２のゲート電極１９に接地電位を印加しているときにも確実に絶縁ゲート型電界効果トランジスタ１１２の動作を抑え、リーク電流を抑制することができる。
【００４６】
第１及び第３のスイッチ回路ＣＫ１、ＣＫ３と、第１のラインメモリＬｍｓと、帰還キャパシタＣｆｓ及びリセットスイッチ回路ＲＳＴｓが接続された部分の第１の演算増幅器３１とは第１のスイッチトキャパシタ回路を構成している。また、第２及び第４のスイッチ回路ＣＫ２とＣＫ４と、第２のラインメモリＬｍｎと、帰還キャパシタＣｆｎ及びリセットスイッチ回路ＲＳＴｎが接続された部分の第１の演算増幅器３１とは第２のスイッチトキャパシタ回路を構成している。リセットスイッチ回路ＲＳＴｓ，ＲＳＴｎは、帰還キャパシタＣｆｓ，Ｃｆｎに充電された電荷を除去するときに閉じる。
【００４７】
上記信号出力回路１０５内のスイッチ回路類（ＣＫ１乃至ＣＫ７、ＲＳＴｓ、ＲＳＴｎ）は、該当配線路を開閉することを機能的に示すため図２のような形で模式的に示しているが、実際には図３に示すように、この実施の形態に説明した回路動作が適切に行われるようにＭＯＳトランジスタ等を単独で又は組み合わせて用いる。ここで、第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２としてともに、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが並列接続された所謂トランスミッションゲートを用いているほかは、ＣＫ３乃至ＣＫ７はすべてｎチャネルＭＯＳを用いている。
【００４８】
第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２としてともに、ＣＭＯＳトランジスタからなるトランスミッションゲートを用いているのは、より高い信号電圧を歪みなく通せるようにするためである。また、トランスミッションゲートを用いていることに合わせてｎチャネルＭＯＳは閾値の低いデプリーション型のものを用いることが好ましい。
【００４９】
この実施の形態では、第１及び第２のスイッチトキャパシタ回路で一つの第１の演算増幅器３１を共用しており、これによりコモンモードノイズを低減させる効果があるが、場合により別々の演算増幅器（第３及び第４の演算増幅器）を設けてもよい。この場合、別々の演算増幅器はそれぞれ正及び負入力端子を有するが、各々の演算増幅器における正及び負入力端子のうち負入力端子にラインメモリが接続され、正入力端子の方は接地電位にセットしておく。
【００５０】
また、昇圧走査回路（高圧供給回路）１０８を有し、昇圧走査回路１０８からの各昇圧電圧出力線３０ａ、３０ｂが各垂直出力線２０ａ，２０ｂに接続されている。即ち、列毎に各単位画素１０１のＭＯＳトランジスタ１１２のソース領域に昇圧された電圧が印加される。昇圧された電圧はさらにゲート−ソース間の容量を通して結果的にゲートにかかる。これにより、ウエル領域にかかる電界強度を増して、キャリアの掃き出しを促進することができる。
【００５１】
図４は、本発明に係るＭＯＳ型イメージセンサを動作させるための各入出力信号のタイミングチャートを示す。また、図５は本発明に係るＭＯＳ型イメージセンサを動作させるための信号出力回路１０５内の各入出力信号のタイミングチャートを示す。この場合、ｐ型の第１及び第２のウエル領域１５ａ，１５ｂを用い、かつ光信号検出用ＭＯＳトランジスタ１１２がｎＭＯＳの場合に適用する。
【００５２】
次に、図４及び図５にしたがって、一連の連続した固体撮像素子の光検出動作を簡単に説明する。光検出動作は、前記したように、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間からなる一連の過程を繰り返し行う。ここでは、都合上、蓄積期間から説明を始める。
まず、蓄積期間において、光信号検出用ＭＯＳトランジスタ１１２のゲート電極１９に低いゲート電圧を印加し、ドレイン領域１７ａ、１７ｂにトランジスタの動作に必要な約２〜３Ｖの電圧（ＶＤＤ）を印加する。このとき、第１のウエル領域１５ａ、第２のウエル領域（一導電型の半導体層）１５ｂ及びエピタキシャル層１２が空乏化する。このとき、ドレイン領域１７ａ、１７ｂからソース領域１６に向かう電界が生じる。
【００５３】
そして、読出期間直前の蓄積期間において、昇圧走査回路１０８の出力端を接地電位（ＭＯＳトランジスタ１１２のソース電位となる）とする。このとき、ＶＳＣＡＮ駆動走査回路１０２の出力端は接地電位（ＭＯＳトランジスタ１１２のゲート電位となる）となっており、ＶＤＤ駆動走査回路１０３の出力（Ｖｐｄｎ）は凡そ３．３Ｖとなっている。
【００５４】
続いて、受光ダイオード１１１に光を照射して、電子−正孔対（光発生電荷）を生じさせる。
上記電界によりこの光発生電荷のうち光発生ホールが光信号検出用ＭＯＳトランジスタ１１２のゲート領域１５ｂに注入され、かつキャリアポケット２５に蓄積される。これにより、チャネル領域からその下のゲート領域１５ｂに広がる空乏層幅が制限されるとともに、そのソース領域１６付近のポテンシャルが変調されて、ＭＯＳトランジスタ１１２の閾値電圧が変化する。
【００５５】
なお、蓄積期間において、ラインメモリＬｍｓ、Ｌｍｎに記憶されたソース電位の差の電圧が映像信号出力端子１０７に出力されるが、この動作に関しては雑音電圧読出期間の後に説明することにする。
次に、読出期間の前半において、高電圧ブロック用スイッチ回路ＣＫ７を閉じ、かつ第２のスイッチ回路ＣＫ２を開放して、第１のスイッチ回路ＣＫ１とソース領域との間を導通させるとともに、第２のラインメモリＬｍｎとソース領域との間を非導通とする。また、ＶＳＣＡＮ駆動走査回路１０２の出力（ＶＰＧｎ）を接地電位（ＭＯＳトランジスタ１１２のゲート電位となる）とする。同時に、信号出力回路１０５の第１のスイッチ回路ＣＫ１を閉じるとともにプリチャージスイッチ回路ＣＫ５を閉じて第１のラインメモリＬｍｓにプリセット電圧Ｖｍｐｒ（１．６Ｖ（ＭＯＳトランジスタ１１２のソース電位となる））を記憶させておく。一方、ＶＤＤ供給線２２ａは凡そ３．３Ｖに保たれている。
【００５６】
次に、読出期間の後半において、高電圧ブロック用スイッチ回路ＣＫ７を閉じ、かつ第２のスイッチ回路ＣＫ２を開放したままにして、第１のスイッチ回路ＣＫ１とソース領域との間を導通させておく。ＶＳＣＡＮ駆動走査回路１０２の出力（ＶＰＧｎ）を凡そ２．２Ｖ（ＭＯＳトランジスタ１１２のゲート電位となる）とする。一方、ＶＤＤ供給線２２ａは凡そ３．３Ｖ（ＭＯＳトランジスタ１１２のドレイン電位となる）に保たれている。
【００５７】
即ち、ゲート電極１９にＭＯＳトランジスタ１１２が飽和状態で動作しうる約２〜３Ｖのゲート電圧を印加し、ドレイン領域１７ａ、１７ｂにＭＯＳトランジスタ１１２が動作しうる約２〜３Ｖの電圧ＶＤＤを印加する。これにより、キャリアポケット２５上方のチャネル領域の一部に低電界の電子の蓄積領域が形成され、チャネル領域の残りの部分に高電界領域が形成される。このとき、ＭＯＳトランジスタ１１２のドレイン電圧−電流特性は、図１０に示すように、飽和特性を示す。
【００５８】
これにより、図５（ａ）に示すように、第１のラインメモリＬｍｓが充電されていく。そして、充電が進むにつれてソース電位が上昇していき、ソース電位が閾値電圧に等しくなったところでドレイン電流が流れなくなる。これにより、充電は完了し、第１のラインメモリＬｍｓに光変調された閾値電圧（ソース電位Ｖouts）が記憶される。この閾値電圧には光発生電荷のみによる電圧の他に光発生電荷によらない電荷に起因した電圧（即ち雑音電圧（Ｖoutn）と称する。）も含んでいる。
【００５９】
読出期間の終了後、高電圧ブロック用スイッチ回路ＣＫ７を開放するととももに、第１のスイッチ回路ＣＫ１及びプリチャージスイッチ回路ＣＫ５を開放する。
次に、初期化動作に移る。初期化動作においてはキャリアポケット２５内、第１及び第２のウエル領域１５ａ，１５ｂ内に残る電荷を排出する。即ち、昇圧走査回路１０８から光信号検出用ＭＯＳトランジスタ１１２のソースに６．６Ｖを加えることにより、光信号検出用ＭＯＳトランジスタ１１２の容量を通してドレインの電位を６．６Ｖとし、かつソース−ゲート間の容量を介してゲート電極１９の電位をすでに充電されている２Ｖに加えて凡そ８．６Ｖとする。
【００６０】
このとき、ゲート電極１９に印加した電圧は第２のウエル領域１５ｂ及び第２のウエル領域１５ｂの下のエピタキシャル層１２にかかる。このとき発生する高電界により第２のウエル領域１５ｂから確実にキャリアを掃き出すことができる。このように、昇圧走査回路１０８を備えることにより低い電源電圧でより確実にキャリアを掃き出すことができる。
【００６１】
また、高電圧ブロック用スイッチ回路ＣＫ７は開放されているので、第１のスイッチ回路ＣＫ１とソース領域との間及び第２のスイッチ回路ＣＫ２とソース領域との間は非導通となっている。従って、第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２を構成するトランスミッションゲートのｐチャネルＭＯＳのソース／ドレイン領域にキャリアを掃き出すための高い電圧が印加されることもなく、それらの誤動作を防止することができる。
【００６２】
高濃度埋込層２５に蓄積された光発生電荷を排出した後、蓄積期間の前の雑音電圧読出期間の前半において、高電圧ブロック用スイッチ回路ＣＫ７を閉じ、かつ第１のスイッチ回路を開放して第２のスイッチ回路ＣＫ２とソース領域との間を導通させるとともに、第１のラインメモリＬｍｓとソース領域との間を非導通とする。また、ＶＳＣＡＮ駆動走査回路１０２の出力（ＶＰＧｎ）を接地電位（ＭＯＳトランジスタ１１２のゲート電位となる）とし、同時にＶＤＤ駆動走査回路１０３の出力（Ｖｐｄｎ）を３．３Ｖ（ＭＯＳトランジスタ１１２のドレイン電位となる）とする。また、プリチャージスイッチ回路ＣＫ６と第２のスイッチ回路ＣＫ２を閉じて、絶縁ゲート型電界効果トランジスタ１１２のソース領域に第２のラインメモリＬｍｎを接続する。これにより、第２のラインメモリＬｍｎにプリセット電圧Ｖｍｐｒ（１．６Ｖ（ＭＯＳトランジスタ１１２のソース電位となる））を記憶させておく。
【００６３】
次に、雑音電圧読出期間の後半において、高電圧ブロック用スイッチ回路ＣＫ７を閉じ、かつ第１のスイッチ回路ＣＫ１を開放したままにして、第２のスイッチ回路ＣＫ２とソース領域との間を導通させておく。また、ＶＳＣＡＮ駆動走査回路１０２の出力（ＶＰＧｎ）を凡そ２．２Ｖ（ＭＯＳトランジスタ１１２のゲート電位となる）とする。一方、ＶＤＤ供給線２２ａは凡そ３．３Ｖに保たれている。
【００６４】
これにより、キャリアポケット２５上方のチャネル領域の一部に低電界の電子の蓄積領域が形成され、チャネル領域の残りの部分に高電界領域が形成される。このとき、ＭＯＳトランジスタ１１２のソースにドレイン電流が流れて、ドレイン電圧−電流特性は、図１０に示すように、閾値電圧に従って飽和特性を示す。これにより、図５（ａ）に示すように、第２のラインメモリＬｍｎが充電されていく。充電が進むにつれてソース電位が上昇していき、ソース電位が閾値電圧に等しくなったところでドレイン電流が流れなくなる。これにより、充電は完了し、第２のラインメモリＬｍｎに光発生電荷によらない残留電荷に起因した雑音電圧（ＶoutN）が記憶される。
【００６５】
雑音電圧読出期間の終了後、第２のスイッチ回路ＣＫ２及びプリチャージスイッチ回路ＣＫ６を開放する。
次いで、蓄積期間に戻るが、このときに蓄積動作を行うとともに、ラインメモリＬｍｓ、Ｌｍｎに記憶されているソース電位ＶoutS、ＶoutNの差の電圧を出力する動作を行う。以下に、ソース電位を出力する動作を説明する。
【００６６】
即ち、第３のスイッチ回路ＣＫ３及び第４のスイッチ回路ＣＫ４を閉じて、両ラインメモリＬｍｓ、Ｌｍｎに記憶させたソース電位ＶoutS、ＶoutNを第１の演算増幅器３１の負入力端子と正入力端子にそれぞれ入力させる。このとき、リセットスイッチ回路ＲＳＴｓ及びＲＳＴｎはともに開放されている。これにより、各ラインメモリＬｍｓ、Ｌｍｎの電荷は各帰還キャパシタＣｆｓ、Ｃｆｎに移動し、第１の演算増幅器３１の正及び負出力端子にそれぞれ−ＶoutS、−ＶoutNが出力する。
【００６７】
この−ＶoutS、−ＶoutNは、第２の演算増幅器３２の負入力端子及び正出力端子にそれぞれ入力されて、第２の演算増幅器３２の出力端子からＶoutS、ＶoutNの差の電圧（ＶoutS−ＶoutN）が出力される。
このようにして、光照射量に比例した映像信号（Ｖout＝ＶoutS−ＶoutN）を取り出すことができる。
【００６８】
以上のように、この発明の実施の形態によれば、画素内の光信号検出用絶縁ゲート型電界効果トランジスタとしてチャネル下に高濃度埋込層２５を設け、光発生電荷をチャネル下に蓄積する閾値変調型の光信号検出用絶縁ゲート型電界効果トランジスタ１１２を用いているため、チャネル長が長い。
このため、ドレイン領域１７ａ、１７ｂからの電界も緩和されているので、ドレイン誘起バリヤ低下（ＤＩＢＬ）が抑制される。従って、閾値変動が小さく、ひいてはサブスレッショルド電流の変動も小さいので、充電電流を最小化できる。これにより、配線等の寄生抵抗による電位低下を抑制することができるため、容量性負荷との直結が可能となる。
【００６９】
また、ラインメモリＬｍｓ、Ｌｍｎへの書き込みには有限の時間を必要とするが、ラインメモリＬｍｓ、Ｌｍｎへの書き込み時間は雑音電圧読出期間や読出期間と比較して大幅に短い。このため、ラインメモリＬｍｓ、Ｌｍｎへの書き込みは雑音電圧読出期間等中に行うことができる。
ところで、複数のラインメモリを並列に並べるとそれらの寄生容量が読み出すべきラインメモリに並列に入るが、読み出すべきラインメモリに記憶させた第１及び第２のソース電位はスイッチトキャパシタ回路を通して出力される。このとき、スイッチトキャパシタ回路内では第１の演算増幅器３１により電荷移動が行われるためスイッチトキャパシタ回路の出力側から見た寄生容量は小さくなる。
【００７０】
このため、複数のラインメモリを並列に並べても読み出し速度はほとんど影響を受けない。また、寄生容量の影響が小さいため、最大利得が得られるという利点もある。
また、光信号検出用ＭＯＳトランジスタ１１２のソース領域に昇圧走査回路１２２を接続することにより、低い電源電圧でより確実にキャリアを掃き出すことができる。
【００７１】
また、第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２と光信号検出用ＭＯＳトランジスタ１１２のソース領域の間に高電圧ブロック用スイッチ回路ＣＫ７を入れて、高濃度埋込層２５に蓄積された光発生電荷を掃き出させるための高い電圧を印加する初期化期間に第１のスイッチ回路ＣＫ１とソース領域との間及び第２のスイッチ回路ＣＫ２とソース領域との間をともに非接続とすることにより、第１のスイッチ回路ＣＫ１及び第２のスイッチ回路ＣＫ２としてともにＣＭＯＳトランジスタからなるトランスミッションゲートを用いた場合でも、トランスミッションゲートの誤動作を防止することができる。
【００７２】
さらに、蓄積動作−読出動作−掃出動作（初期化動作）−雑音電圧読出動作の一連の過程において、光発生ホールが移動するときに、半導体表面やチャネル領域内の雑音源と相互作用しない理想的な光電変換機構を実現することができる。
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
【００７３】
例えば、上記の実施の形態では、図２に示すように、第１のラインメモリＬｍｓ及び第２のラインメモリＬｍｎの方にそれぞれ分岐する手前の垂直出力線２０ａ上に高電圧ブロック用スイッチ回路ＣＫ７を有しているが、図６に示すように、光信号検出用ＭＯＳトランジスタ１１２のソース領域と接続した垂直出力線２０ａから第１のラインメモリＬｍｓ及び第２のラインメモリＬｍｎの方に分岐した分岐配線上にそれぞれ第１の高電圧ブロック用スイッチ回路ＣＫ８及び第２の高電圧ブロック用スイッチ回路ＣＫ９を設けてもよい。
【００７４】
この場合、図７に示すような駆動方法となる。即ち、読出期間において、第１の高電圧ブロック用スイッチ回路ＣＫ８を閉じて第１のラインメモリＬｍｓとソース領域とを接続させ、ブランキング期間に第２の高電圧ブロック用スイッチ回路ＣＫ９を閉じて第２のラインメモリＬｍｎとソース領域とを接続させる。初期化期間では、第１及び第２の高電圧ブロック用スイッチ回路ＣＫ８、ＣＫ９をともに開いて第１のラインメモリＬｍｓとソース領域との間及び第２のラインメモリＬｍｎとソース領域との間をともに非接続とする。
【００７５】
また、上記の実施の形態では、ｐ型の基板１１上のｎ型のエピタキシャル層１２内に第１及び第２のウエル領域１５ａ、１５ｂを形成しているが、ｎ型のエピタキシャル層１２の代わりに、ｐ型のエピタキシャル層にｎ型不純物を導入してｎ型ウエル層を形成し、このｎ型ウエル層内に第１及び第２のウエル領域１５ａ、１５ｂを形成してもよい。
【００７６】
さらに、この発明が適用される固体撮像素子の構造として種々の変形例が考えられるが、他の構造はどうであれ、受光ダイオードと光信号検出用のＭＯＳトランジスタとが隣接して単位画素を構成し、かつＭＯＳトランジスタのチャネル領域下のｐ型のウエル領域内であってソース領域の近傍に高濃度埋込層（キャリアポケット）が設けられていればよい。
【００７７】
さらに、ｐ型の基板１１を用いているが、代わりにｎ型の基板を用いてもよい。この場合、上記実施の形態と同様な効果を得るためには、上記実施の形態等で説明した各層及び各領域の導電型をすべて逆転させればよい。この場合、キャリアポケット２５に蓄積すべきキャリアは電子及び正孔のうち電子である。
【００７８】
【発明の効果】
以上のように、本発明によれば、画素内の光信号検出用絶縁ゲート型電界効果トランジスタとしてチャネル下に高濃度埋込層を設け、光発生電荷をチャネル下に蓄積する閾値変調型の光信号検出用絶縁ゲート型電界効果トランジスタを用いているので、チャネル長が長い。
【００７９】
このため、閾値電圧の変動が小さく、ひいてはサブスレッショルド電流の変動も小さいので、充電電流を最小化できる。これにより、配線等の寄生抵抗による電位低下を抑制することができるため、容量性負荷との直結が可能となる。
また、読み出すべきラインメモリに記憶させた第１及び第２のソース電位はスイッチトキャパシタ回路を通して出力されるが、スイッチトキャパシタ回路内では第１の演算増幅器により電荷移動が行われるため、複数のラインメモリを並列に並べた場合でも、スイッチトキャパシタ回路の出力側から見た寄生容量は小さくなる。このため、複数のラインメモリを並列に並べても読み出し速度はほとんど影響を受けず、かつ最大利得が得られる。
【００８０】
また、信号出力回路の前段、即ち第１のスイッチ回路及び第２のスイッチ回路と光信号検出用絶縁ゲート型電界効果トランジスタのソース領域との間に高電圧ブロック用スイッチ回路を入れているので、第１のスイッチ回路及び第２のスイッチ回路としてともにＣＭＯＳトランジスタからなるトランスミッションゲートを用いた場合でも、ソース領域に高電圧が印加される初期化期間にトランスミッションゲートの誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る固体撮像装置の全体の回路構成を示す図である。
【図２】図１の固体撮像装置の信号出力回路の詳細構成を示す回路図である。
【図３】図２の信号出力回路のラインメモリ部分の詳細構成を示す回路図である。
【図４】図１の固体撮像装置を動作させる際のタイミングチャートである。
【図５】（ａ）は、図２の信号出力回路を動作させる際の一連のタイミングチャートのうち、読出期間におけるタイミングチャートであり、同図（ｂ）はブランキング期間におけるタイミングチャートである。
【図６】この発明の他の実施の形態に係る信号出力回路のラインメモリ部分の詳細構成を示す回路図である。
【図７】（ａ）は、図６の信号出力回路を動作させる際の一連のタイミングチャートのうち、読出期間におけるタイミングチャートであり、同図（ｂ）はブランキング期間におけるタイミングチャートである。
【図８】本発明の実施の形態に係る固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。
【図９】（ａ）は、本発明の実施の形態に係る固体撮像装置に用いられる固体撮像素子の単位画素内の素子の構造を示す、図８のＡ−Ａ線に沿う断面図である。（ｂ）は、光発生ホールがキャリアポケットに蓄積し、チャネル領域に電子が誘起されて反転領域が生じている状態のポテンシャルの様子を示す図である。
【図１０】本発明の実施の形態に係る固体撮像装置に用いられる固体撮像素子の光信号検出用ＭＯＳトランジスタのドレイン電流−電圧特性を示すグラフである。
【図１１】（ａ）は、従来例に係る固体撮像装置の全体の回路構成を示す図であり、（ｂ）は、（ａ）の固体撮像装置を動作させる際のタイミングチャートである。
【符号の説明】
１５ａ  第１のウエル領域
１５ｂ  第２のウエル領域
１５ｃ  チャネルドープ層
１６ａ  低濃度のソース領域
１６ｂ  高濃度のソース領域（コンタクト層）
１７  不純物領域
１７ａ  低濃度のドレイン領域
１７ｂ  高濃度のドレイン領域（コンタクト層）
１８  ゲート絶縁膜
１９  ゲート電極
２０a、２０ｂ  垂直出力線
２１ａ、２１ｂ  ＶＳＣＡＮ供給線
２２ａ、２２ｂ  ＶＤＤ供給線
２５  キャリアポケット（高濃度埋込層）
２６  水平出力線
２７ａ、２７ｂ  ＨＳＣＡＮ供給線
３０ａ、３０ｂ  昇圧電圧供給線
３１  第１の演算増幅器
３２  第２の演算増幅器
１０１  単位画素
１０２  ＶＳＣＡＮ駆動走査回路
１０３  ＶＤＤ駆動走査回路
１０４  ＨＳＣＡＮ入力走査回路
１０５  信号出力回路
１０７  映像信号出力端子
１０８  昇圧走査回路（高圧供給回路）
１１１  受光ダイオード
１１２  光信号検出用絶縁ゲート型電界効果トランジスタ（光信号検出用ＭＯＳトランジスタ）
ＣＫ１  第１のスイッチ回路
ＣＫ２  第２のスイッチ回路
ＣＫ３  第３のスイッチ回路
ＣＫ４  第４のスイッチ回路
ＣＫ５、ＣＫ６  プリチャージスイッチ回路
ＣＫ７  高電圧ブロック用スイッチ回路
ＣＫ８  第１の高電圧ブロック用スイッチ回路
ＣＫ９  第２の高電圧ブロック用スイッチ回路
Ｌｍｓ  第１のラインメモリ（第１のメモリ）
Ｌｍｎ  第２のラインメモリ（第２のメモリ）
ＲＳＴｓ、ＲＳＴｎ  リセットスイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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