(57)【要約】本発明では、ゲルマニウムを含んだ原料ガスを半導体基板に供給し、前記ゲルマニウムを含んだアモルファス半導体膜を前記半導体基板に形成するアモルファス半導体膜形成処理を有することを特徴とする、半導体装置の製造方法が提供される。また、この製造方法により製造された新規な構造の半導体装置が提供される。
2002033738.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板の第一の面側に酸化膜を形成する酸化膜形成処理と、
ゲルマニウムを含んだ原料ガスを前記半導体基板の第一の面側に供給し、前記ゲルマニウムを含んだアモルファス半導体膜を前記半導体基板の第一の面に形成するアモルファス半導体膜形成処理、
を有することを特徴とする、半導体装置の製造方法。
【請求項２】
請求項１記載の、半導体装置の製造方法であって、
前記アモルファス半導体膜形成処理において、
炭素を含む前記原料ガスを供給し、前記炭素を含む前記アモルファス半導体膜を形成する、
ことを特徴とする、半導体装置の製造方法。
【請求項３】
トランジスタの製造方法であって、
半導体基板の第一の面側に第一酸化膜を形成する処理と、
前記第一酸化膜にゲート電極を積層する処理と、
前記ゲート電極の両側に、当該ゲート電極と前記半導体基板の第一面とに接触する第二酸化膜を形成する処理と、
前記半導体基板の、前記ゲート電極を挟んで両側の領域に不純物を導入する処理と、
ゲルマニウムを含んだ原料ガスを前記半導体基板の第一の面側に供給し、前記ゲルマニウムを含んだアモルファス半導体膜を、前記不純物を導入した領域に形成する処理と、
前記アモルファス半導体膜をシリサイド反応させる処理と、
を含むことを特徴とする、トランジスタの製造方法。
【請求項４】
トランジスタの製造方法であって、
第一酸化膜と第二酸化膜との間に半導体膜が介在する積層膜を、半導体基板の第一の面側に形成する積層膜形成処理と、
前記半導体基板の第一の面に達する開口を、前記積層膜に形成する開口形成処理と、
ゲルマニウムを含んだ原料ガスを前記半導体基板の第一の面側に供給し、前記ゲルマニウムを含んだアモルファス半導体膜を前記開口内に形成するアモルファス半導体膜形成処理と、
前記アモルファス半導体膜を結晶化させる結晶化処理と、
を含むことを特徴とする、トランジスタの製造方法。
【請求項５】
トランジスタの製造方法であって、
半導体基板の第一の面に、当該第一の面内の領域を仕切るための酸化膜を形成する処理と、
ゲルマニウムを含む原料ガスを前記半導体基板の第一の面側に供給し、アモルファス半導体膜と前記ゲルマニウムを含むアモルファス半導体膜との積層膜を、前記酸化膜により仕切られた領域内に形成するアモルファス半導体膜形成処理と、
前記各積層膜を結晶化させる結晶化処理と、
前記結晶化後の積層膜にゲート部を形成するゲート部形成処理と、
を含むことを特徴とする、トランジスタの製造方法。
【請求項６】
請求項４または５記載の、トランジスタの製造方法であって、
前記アモルファス半導体膜形成処理において、
炭素を含む前記原料ガスを供給し、前記炭素を含む前記アモルファス半導体膜を形成する、
ことを特徴とする、トランジスタの製造方法。
【請求項７】
半導体基板と、
前記半導体基板の第一の面側に形成された酸化膜と、
前記酸化膜の表面と前記半導体基板の第一の面とに沿った面を有し、当該面で、当該酸化膜の表面と当該半導体基板の第一の面とに接触しているシリコンゲルマニウム膜を有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記シリコンゲルマニウム膜は炭素を含むことを特徴とする半導体装置。
【請求項９】
半導体基板と、
前記半導体基板の第一の面側に形成された第一酸化膜と、
前記第一酸化膜上に形成されたゲート電極と、
前記ゲート電極と前記半導体基板の第一の面とに接触した第二酸化膜と、
前記ゲート電極を挟んで両側のソース・ドレイン領域の表面と前記第二酸化膜の表面とに沿った面を有し、当該面で、当該第二酸化膜と当該ドレイン領域とに接触したシリコンゲルマニウム膜と、
を有することを特徴とするトランジスタ。
【請求項１０】
半導体基板と、
前記半導体基板の第一の面側に形成され、当該半導体基板の第一の面に達する穴が形成された酸化膜と、
前記酸化膜に積層され、前記酸化膜の穴につながる穴が形成された半導体膜と、
前記酸化膜の穴の内側と前記半導体膜の穴の内側に形成されたシリコンゲルマニウム膜であって、前記酸化膜の穴の内側面と前記半導体膜の穴の内側面と前記半導体基板の第一の面とに沿った面を有し、当該面で、当該酸化膜の穴の内側面と当該半導体膜の穴の内側面と当該半導体基板の第一の面とに接触したシリコンゲルマニウム膜と、
を有する、
ことを特徴とする、トランジスタ。
【発明の詳細な説明】
技術分野
本発明は、半導体装置の構造および製造技術に関する。
背景技術
集積度が高まり、個々のデバイスのサイズが微細化するにつれて、浅い接合形成（ｓｈａｌｌｏｗ　ｊｕｎｃｔｉｏｎ）のための技術の開発が進んでいる。例えば、ＭＯＳ（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタについては、この浅い接合形成に伴うソース・ドレイン拡散層のシート抵抗増大を防止するため、図１に示したような、ソース・ドレイン領域１００ａ，１００ｂ上にシリコン１０１ａ，１０１ｂを選択的にエピタキシャル成長させたソース・ドレイン積上げ構造の開発が進められている。このソースドレイン積上げ構造においては、ソース・ドレイン領域１００ａ，１００ｂ上に堆積させた各シリコン膜１０１ａ，１０１ｂには、それぞれ、絶縁膜１０３ａ，１０３ｂ側に、表面エネルギの小さな結晶面（例えば、（３１１）面、（１１１）面等）がファセット１０２ａ，１０２ｂとして現れる。このようなファセット１０２ａ，１０２ｂの存在は、例えば、シリコン膜１０１ａ，１０１ｂ上にシリサイドを形成したときに、ソース・ドレイン領域１００ａ，１００ｂを突き抜けたスパイク状のシリサイド領域を発生させる原因となる。そして、このようなスパイク状のシリサイド領域が存在していると、ソース・ドレイン領域１００ａ，１００ｂと基板１００との間にリーク電流を生じる可能性がある。
そこで、ソース・ドレイン領域上のシリコン膜におけるファセット発生を防止するために、結晶特有の原子配列（長距離秩序）のないアモルファス状態のシリコンをソース・ドレイン領域上に成長させることが検討されている。これに関連する技術として、特開平９−８２９５７号公報記載のＭＯＳトランジスタの製造技術が知られている。この特開平９−８２９５７号公報記載の製造技術においては、図２に示すように、半導体基板２００上に形成された絶縁膜（素子分離用酸化膜２０１ａ，２０１ｂ、ゲート電極２０４を覆う酸化膜２０５ａ，２０５ｂ，２０ｃ）の表面にフッ素を多量に残留させておくことによって、図３に示すように、ソース・ドレイン領域２０７ａ，２０７ｂ上にのみアモルファスシリコン層２０８ａ，２０８ｂを選択的に堆積させている。そして、このアモルファスシリコン膜２０８ａ，２０８ｂを熱処理で固相成長させることによって、ファセットのない結晶シリコン膜を形成している。
なお、以上述べたＭＯＳトランジスタの他、ファセット発生が問題となるデバイスとして、ヘテロエピタキシャルベーストランジスタ、ひずみシリコンチャネルトランジスタが知られている。
ヘテロエピタキシャルベーストランジスタにおいては、図４に示すように、絶縁膜３０５ａ，３０５ｂに挟まれた領域上にエピタキシャル成長されたシリコンゲルマニウム膜３０１の端部にファセット３０２ａ，３０２ｂが現れるため、シリコンゲルマニウム膜３０１と絶縁膜３０５ａ，３０５ｂとの間に隙間３０３ａ，３０３ｂが形成される。このような隙間３０３ａ，３０３ｂは、トランジスタの信頼性が低下する原因となる。
また、ひずみシリコンチャネルトランジスタにおいては、図５に示すように、素子分離用酸化膜４００ａ，４００ｂに挟まれたアクティブ領域４０１上にヘテロエピタキシャル成長されたシリコン多層膜４０２にファセット４０３ａ，４０３ｂが現れるため、トランジスタの形成領域が狭くなる。このためトランジスタの集積度が低下する。
発明の開示
本発明の目的は、ファセットのない半導体装置を製造する新規な製造方法を提供することにある。また、それにより製造された、新規な構造を有する半導体装置を提供することにある。
この目的を達成するため、本発明においては、
第一の面側に酸化膜が形成された半導体基板に、ゲルマニウムを含んだ原料ガスを供給することによって、ゲルマニウムを含むアモルファス半導体膜を、半導体基板の第一の面に形成することとした。
発明を実施するための最良の形態
以下、添付の図面を参照しながら、本発明に係る実施の形態について説明する。
まず、図６に示したフローチャートにしたがって、本発明の第一実施形態に係るトランジスタ製造方法を説明する。ただし、ここでは、積上げ構造型電界効果トランジスタの製造工程を例として挙げる。
まず、図７に示すように、以下において作成するトランジスタと他の素子との間を仕切るための素子分離用絶縁膜６０１ａ，６０１ｂを、浅溝埋込み法（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）によって形成する（Ｓｔｅｐ５００）。具体的には、半導体基板６００の表面に、ドライエッチングによって所定パターンの溝６００ａ，６００ｂを形成し、これら溝６００ａ，６００ｂ内部に二酸化シリコン等の酸化物６０１ａ，６０１ｂを充填する。なお、ここでは、半導体基板６００として、面方位（１００）面のｐ型シリコンウエハ（直径：約２００ｍｍ、厚さ：約０．７５ｍｍ）を用いている。
このようにして素子分離用絶縁膜６０１ａ，６０１ｂが形成されたら、素子分離用絶縁膜６０１ａ，６０１ｂで仕切られた活性領域６０２内に、ゲート酸化膜となるべき膜厚約２．５ｎｍの酸化膜（図８における６０４）を熱酸化方法等によって成膜する（Ｓｔｅｐ５０１）。さらに、このゲート酸化膜６０４上に、膜厚約１５０ｎｍの多結晶シリコン膜を化学気相成長法（ＣＶＤ：ｃｈａｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）等によって成膜する。その後、フォトリソグラフィによって、この多結晶シリコン膜上にレジストパターンを形成する。そして、このレジストパターンをマスクとして、ドライエッチングにより、多結晶シリコン膜をゲート電極形状にパターニングする。そして、レジストパターンを除去する。これにより、図８に示すように、活性領域６０２内のゲート酸化膜６０４上にゲート電極６０５が形成される（Ｓｔｅｐ５０２）。
つぎに、化学気相成長法等によって、半導体基板６００の表面全体に、膜厚約１００ｎｍの酸化シリコン膜を堆積し、この酸化シリコン膜を異方性ドライエッチングによって加工する。これにより、図９に示すように、ゲート電極６０４の側壁の酸化シリコン膜が、側壁スペーサ６０６として残存する（Ｓｔｅｐ５０３）。
つぎに、半導体基板６００にリンイオン等を注入する。このとき、ゲート部６０７がマスクとなるため、ゲート部６０７の両側領域にだけ不純物が導入される。さらに、約９００℃で３０秒程度の不純物活性化熱処理を行う。これにより、図１０に示すように、ゲート部６０７の両側に、ソース・ドレイン領域となるｎ型の拡散層６０８ａ，６０８ｂが形成される（Ｓｔｅｐ５０４）。このようにしてソース・ドレイン領域６０８ａ，６０８ｂが形成されたら、半導体基板６００全体を弗化水素水溶液で洗浄する。これにより、半導体基板６００上の自然酸化膜および汚染物が除去される。
そして、洗浄後の半導体基板６００を、乾燥させた後、減圧ＣＶＤ装置の反応容器内にセットする。そして、反応容器内の雰囲気を、約１３３Ｐａ、約４５０℃に保ちながら、半導体基板６００上に、シランガス（ＳｉＨ４）、ゲルマンガス（ＧｅＨ４）、水素ガス（Ｈ２）を原料ガスとして供給する。このときの各原料ガスの流量は、シランガス約１０（ｍｌ／ｍｉｎ）、ゲルマンガス約０．５（ｍｌ／ｍｉｎ）、水素ガス約１（ｌ／ｍｉｎ）である。これにより、図１１に示すように、ソース・ドレイン領域６０８ａ，６０８ｂおよびゲート電極２０４の上面に、膜厚約３０ｎｍのアモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）６０９ａ，６０９ｂ，６０９ｃが選択的に堆積される（Ｓｔｅｐ５０５）。なお、ここで用いた成膜温度下で成膜されるアモルファスシリコンゲルマニウム膜におけるゲルマニウム組成比Ｘは、０．４である。
つぎに、スパッタ法により、各アモルファスシリコンゲルマニウム膜６０９ａ，６０９ｂ，６０９ｃ上に、膜厚約５０ｎｍのコバルト膜を形成する。そして、約７５０℃〜８００℃の窒素雰囲気中で、３０秒〜６０秒程度の熱処理を行うことによって、各アモルファスシリコンゲルマニウム膜６０９ａ，６０９ｂ，６０９ｃと各コバルト膜とをそれぞれ反応させる。これにより、図１２に示すように、各ソース・ドレイン領域６０８ａ，６０８ｂおよびゲート電極２０４上にそれぞれシリサイド膜６１０，６１０ｂ，６１０ｃが形成される（Ｓｔｅｐ５０６）。なお、ここでシリサイド膜形成に用いているコバルト膜は、チタン膜、ニッケル膜、プラチナ膜、バナジウム膜、パラジウム膜、これらの合金膜等によって代用することもできる。
つぎに、化学気相成長法等によって、半導体基板６００上全体にシリコン酸化膜を成膜する。そして、図１３に示すように、ドライエッチングにより、このシリコン酸化膜６１１に、ソース・ドレイン６０８ａ，６０８ｂ上のシリサイド膜６１０ａ，６１０ｂまで到達するビアホール６１３ａ，６１３ｂをそれぞれ形成し、さらに、それらビアホール内に、化学気相成長法等によりタングステン６１２ａ，６１２ｂを充填する。これにより、ソース電極およびドレイン電極となるタングステンプラグ６１２ａ，６１２ｂが形成され、積上げ構造型電界効果トランジスタが完成する。
以上述べたトランジスタ製造方法においては、ソース・ドレイン領域上にアモルファス半導体膜を成膜するための原料ガスにゲルマンガスを加えることによって、ソース・ドレイン領域以外の領域にフッ素を大量に残留させる等の表面処理を行わなくても、ソース・ドレイン領域上にアモルファス半導体膜を選択的に堆積させることを可能としている。このことを実証するため、２つのゲート部をマスクとしてソース・ドレイン領域が形成された半導体基板上に、実際に、前述の成膜条件と同様な成膜条件（成膜圧力：約１３３Ｐａ、成膜温度：約４５０℃、シランガス流量：約１０（ｍｌ／ｍｉｎ）、ゲルマンガス流量：約０．５（ｍｌ／ｍｉｎ）、水素ガス流量：約１（ｌ／ｍｉｎ）によってシリコンゲルマニウム膜を堆積させ、その断面を透過型電子顕微鏡で観察した。
その結果、図１４に示すように、シリコンゲルマニウム膜７００は、素子分離用絶縁膜７０２の表面およびゲート電極側壁の絶縁膜７０１の表面には堆積しておらず、２つのゲート部７０４以外の活性領域（すなわちソース・ドレイン領域）および２つのゲート電極７０５の上面に選択的に堆積していることが判った。なお、半導体基板内のソース・ドレイン領域と他の領域とは結晶構造が同じであるため、透過型電子顕微鏡の像においては、半導体基板内のソース・ドレイン領域と他の領域とを識別することはできない。また、ゲート絶縁膜は、その膜厚が２．５ｎｍ程度であるため、ここで用いた透過型電子顕微鏡では撮像できなかった。
さらに、透過型電子顕微鏡の倍率を上げて、ソース・ドレイン領域上のシリコンゲルマニウム膜７００を観察すると、ソース・ドレイン領域上のシリコンゲルマニウム膜７００の透過型電子顕微鏡像にはモアレパターンおよび三角状の黒色パターンの双方が現れていることが判った。透過型電子顕微鏡像の一部にモアレパターンが現れているということは、ソース・ドレイン領域上のシリコンゲルマニウム膜７００の一部が、結晶特有の原子配列（長距離秩序）を有しないアモルファスであることを意味する。一方、透過型電子顕微鏡像の一部に三角状の黒色パターンが現れているということは、ソース・ドレイン領域上のシリコンゲルマニウム膜７００の一部が、固相成長した結晶であることを意味する。
そこで、透過型電子顕微鏡の倍率を上げたまま、ゲート電極側壁の絶縁膜部分を観察すると、図１５に示したように、ソース・ドレイン領域上のシリコンゲルマニウム膜７００の端部には、モアレパターンが現れ、かつ、結晶特有のファセットの存在が認められないことが確認された。すなわち、ソース・ドレイン領域上のシリコンゲルマニウム膜７００の端部は、ゲート電極側壁の絶縁膜７０３と半導体基板７０１とに沿った形状の面を有し、かつ、この面で、ゲート電極側壁の絶縁膜７０３と半導体基板７０１とに密着していることが確認された。一方、三角状の黒色パターンは、主として、半導体基板７０３との界面付近に分布していることが確認された。
以上の観察結果から、本実施の形態に係るトランジスタ製造方法によれば、ソース・ドレイン領域以外の領域にフッ素を大量に残留させる等の表面処理を行わなくても、ファセットのない積上げ構造型電界効果トランジスタを作成することができることが裏付けられた。実際に、本実施の形態に係るトランジスタ製造方法にしたがって、ソース・ドレイン拡散層の厚さが約２０ｎｍの積上げ構造型電界効果トランジスタを作製したところ、スパイクに起因すると考えられるリーク電流が発生しなかった。このことからも、本実施の形態に係るトランジスタ製造方法によれば、ソース・ドレイン領域以外の領域にフッ素を大量に残留させる等の表面処理を行わなくても、ファセットのない積上げ構造型電界効果トランジスタを作成することができると考えられる。
なお、以上においては、半導体基板としてｐ型のシリコンウエハを用いているが、必ずしも、このようにする必要はない。例えば、ｐ型のシリコンウエハの代わりに、ｎ型のシリコンウエハを用いてもよい。ただし、ｎ型のシリコンウエハを半導体基板として用いる場合には、活性領域内にｐ型のソース・ドレイン拡散層を形成する必要がある。
また、以上においては、アモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）におけるゲルマニウム組成比Ｘを０．４としたが、これとは異なるゲルマニウム組成比のアモルファスシリコンゲルマニウム膜をソース・ドレイン領域上に成膜するようにしてもよい。図１６に示すように、アモルファスシリコンゲルマニウム（Ｓｉ１−ＸＧｅＸ）は、ゲルマニウム組成比Ｘが大きくなるほど結晶化温度Ｔが低くなる特性を有しているため、例えば、ソース・ドレイン領域上に成膜するアモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）のゲルマニウム組成比Ｘを大きくする場合には、成膜温度を下げる必要がある。より具体的には、ソース・ドレイン領域上に成膜するアモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）のゲルマニウム組成比Ｘと同じゲルマニウム組成比のアモルファスシリコンゲルマニウムの結晶化温度Ｔを図１６から求め、その結晶化温度よりも低い温度を成膜温度として設定する必要がある。
ところで、以上においては、本発明に係るトランジスタ製造方法を、積上げ型電界効果トランジスタの製造工程に適用した場合を説明したが、本発明に係るトランジスタ製造方法は、ファセットの発生を防止することが望まれている他の半導体装置の製造工程に適用することもできる。例えば、ヘテロエピタキシャルベーストランジスタの製造工程、ひずみシリコンチャネルトランジスタの製造工程等に適用することもできる。以下、本発明の他の実施形態として、さらに、（１）ヘテロエピタキシャルベーストランジスタ製造工程、（２）ひずみシリコンチャネルトランジスタ製造工程を説明する。
（１）ヘテロエピタキシャルベーストランジスタ製造工程
図１７は、本発明の第二実施形態に係るヘテロエピタキシャルベーストランジスタの製造工程のフローチャートである。ここでは、半導体基板として、面方位（１００）面のｐ型シリコンウエハ（直径：約２００ｍｍ、厚さ：約０．７５ｍｍ）を用いることとする。
まず、半導体基板（図１８における９００）に、その表面から約１００ｎｍの深さまでリンイオン等を打ち込むことによって、ｎ型領域（図１８における９００ａ）を形成する。その後、その半導体基板上に、熱化学気相成長法によって、膜厚約２０ｎｍの酸化シリコン膜（図１８における９０１）を成膜する。この酸化シリコン膜上に、熱化学気相成長法によって、不純物（ボロン）を含んだ膜厚約１００ｎｍの多結晶シリコン膜（図１８における９０２）を成膜する。この多結晶シリコン膜９０２は、ヘテロエピタキシャルベーストランジスタのベース引出し電極となる。さらに、この多結晶シリコン膜９０２上に、熱化学気相成長法によって、膜厚約１００ｎｍの酸化シリコン層（図１８における９０３）を成膜する（Ｓｔｅｐ８００）。これにより、図１８に示すように、三つの層９０１，９０２，９０３からなる積層膜９０４が半導体基板９００上に形成される。
つぎに、フォトリソグラフィによって、酸化シリコン層９０３上にレジストパターンを形成し、さらに、このレジストパターンをマスクとして、ドライエッチングにより、酸化シリコン膜９０３および多結晶シリコン膜９０２の一部を除去する。これにより露出した酸化シリコン膜９０１を、弗化水素水溶液を用いた湿式エッチングによって除去する。これにより、図１９に示すように、積層膜９０４にベース開孔９０５が形成される（Ｓｔｅｐ８０１）。
つぎに、減圧ＣＶＤ装置の反応容器内に半導体基板９００をセットする。そして、前述の場合と同様、反応容器内の雰囲気を、約１３３Ｐａ、約４５０℃に保ちながら、半導体基板９００上に、シランガス（ＳｉＨ４）、ゲルマンガス（ＧｅＨ４）、水素ガス（Ｈ２）を原料ガスとして供給する。このときの各原料ガスの流量は、前述の場合と同様、シランガス約１０（ｍｌ／ｍｉｎ）、ゲルマンガス約０．５（ｍｌ／ｍｉｎ）、水素ガス約１（ｌ／ｍｉｎ）である。これにより、図２０に示すように、ベース開孔９０５の内壁として露出した半導体基板９００および多結晶シリコン膜９０２にのみ、膜厚約２０ｎｍのアモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）９０６が選択的に堆積される（Ｓｔｅｐ８０２）。アモルファスシリコンゲルマニウムには、結晶特有のファセットが存在し得ないため、このとき堆積したアモルファスシリコンゲルマニウム膜９０６は、酸化シリコン膜９０１の側壁部との間に隙間を形成することなく、半導体基板９００と多結晶シリコン膜９０２との間に充填される。
つぎに、約６５０℃の窒素雰囲気中で２分程度の熱処理を行なうことによって、アモルファスシリコンゲルマニウム膜９０１を結晶化させる（Ｓｔｅｐ８０３）。
つぎに、熱化学気相成長法によって、半導体基板９００上の領域全面に酸化シリコンを形成する。そして、エッチングによって、エミッタ領域外の酸化シリコン膜９０７を除去する。これにより、エミッタ開口（図２１における９０９）の内壁面にのみ酸化シリコン膜（図２１における９０７）が残存する。最終的に、図２１に示すように、化学気相成長法等により、このエミッタ開口９０９内部にｐ型多結晶シリコン膜を充填することによって、エミッタ電極９０８を形成する。これにより、ヘテロエピタキシャルベーストランジスタが完成する。
以上述べたトランジスタ製造方法によれば、結晶特有の原子配列を有しないアモルファスシリコンゲルマニウム膜をベース開孔内に成膜し、それを結晶化させるため、ベース開孔の内壁面として露出した酸化シリコン膜との間に隙間を形成しないシリコンゲルマニウム膜を形成することができる。したがって、信頼性の高いヘテロエピタキシャルベーストランジスタを製造することができる。これを実証するため、実際に、本実施の形態に係るトランジスタ製造方法にしたがって、ヘテロエピタキシャルベーストランジスタを作製し、その断面を透過型電子顕微鏡により観察したところ、図４に示した従来のトランジスタとは異なり、シリコンゲルマニウム膜と絶縁膜との間に隙間の発生は認められなかった。すなわち、本実施の形態に係るトランジスタ製造方法によれば、信頼性の高いヘテロエピタキシャルベーストランジスタを製造することができることが確認された。
なお、ここでは、アモルファスシリコンゲルマニウム膜の原料ガスとして、シランガス、ゲルマンガス、水素ガスだけを使用しているが、必要に応じて、これらのガスに他のガスを添加することもできる。例えば、アモルファスシリコンゲルマニウム膜の原料ガスにさらにプロパンガスを添加すれば、炭素を含むアモルファスシリコンゲルマニウム膜が形成されるため、固相成長後のシリコンゲルマニウム膜に発生するストレスを緩和することができる。その結果、固相成長後のシリコンゲルマニウム膜における結晶欠陥の発生が抑制されるため、ヘテロエピタキシャルベーストランジスタの信頼性をさらに向上することができる。
また、ここでは、アモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）におけるゲルマニウム組成比Ｘを０．４としているが、これとは異なるゲルマニウム組成比のアモルファスシリコンゲルマニウム膜を成膜するようにしてもよい。そのようにする場合には、前述の場合と同様に、アモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）のゲルマニウム組成比Ｘと同じゲルマニウム組成比のアモルファスシリコンゲルマニウムの結晶化温度Ｔを図１６から求め、その結晶化温度よりも低い温度を、アモルファスシリコンゲルマニウム膜の成膜温度として設定する必要がある。
（２）歪シリコンチャネルトランジスタ製造工程
図２２は、本発明の第三実施形態に係る歪シリコンチャネルトランジスタの製造工程のフローチャートである。ここでは、半導体基板として、面方位（１００）面のｐ型シリコンウエハ（直径：約２００ｍｍ、厚さ：約０．７５ｍｍ）を用いることとする。
まず、図２３に示すように、以下において作成するトランジスタと他の素子との間を仕切るための素子分離用絶縁膜１１０１ａ，１１０１ｂを、浅溝埋込み法によって形成する（Ｓｔｅｐ１０００）。具体的には、半導体基板１１００の表面に、ドライエッチングによって所定パターンの溝１１０２ａ，１１０２ｂを形成し、これら溝１１０２ａ，１１０２ｂ内部に二酸化シリコン等の酸化物１１０１ａ，１１０１ｂを充填する。
つぎに、減圧ＣＶＤ装置の反応容器内に半導体基板１１００をセットする。そして、図２４に示すように、素子分離用絶縁膜１１０１ａ，１１０１ｂで仕切られた活性領域１１０３に、結晶特有の原子配列を有しないアモルファス半導体積層膜１１０４を選択的に堆積させる（Ｓｔｅｐ１００１）。具体的には、膜厚約１０ｎｍのアモルファスシリコン膜１１０４ａ，１１０４ｃの間に膜厚約３０ｎｍのアモルファスシリコンゲルマニウム膜１１０４ｂが介在するアモルファス半導体積層膜１１０４を形成する。このような構造のアモルファス半導体積層膜１１０４を形成するには、まず、反応容器内の雰囲気を、約１３３Ｐａ、約５６０℃に保ちながら、半導体基板１１００上に、シランガス（ＳｉＨ４）約１０（ｍｌ／ｍｉｎ）、水素ガス（Ｈ２）約１（ｌ／ｍｉｎ）、塩化水素ガス（ＨＣｌ）約５（ｍｌ／ｍｉｎ）を供給することによって、膜厚約１０ｎｍのアモルファスシリコン膜１１０４ａを、半導体基板１１００の活性領域内に選択的に堆積させる。ついで、反応容器内の雰囲気を、約１３３Ｐａ、約４５０℃に保ちながら、半導体基板６００上に、シランガス（ＳｉＨ４）約１０（ｍｌ／ｍｉｎ）、水素ガス（Ｈ２）約１（ｌ／ｍｉｎ）、ゲルマンガス（ＧｅＨ４）約０．５（ｍｌ／ｍｉｎ）、塩化水素ガス（ＨＣｌ）約５（ｍｌ／ｍｉｎ）を供給することによって、膜厚約３０ｎｍのアモルファスシリコンゲルマニウム膜１１０４ｂを、アモルファスシリコン膜１１０４ａ上に選択的に堆積させる。さらに、最下層のアモルファスシリコン膜１１０４ａを成膜した場合と同様な成膜条件により、膜厚約１０ｎｍのアモルファスシリコン膜１１０４ａを、アモルファスシリコンゲルマニウム膜１１０４ｂ上に選択的に堆積させる。これにより、アモルファス半導体積層膜１１０４が形成される。
つぎに、約６５０℃の窒素雰囲気中で２分程度の熱処理を行なうことによって、そのアモルファス半導体積層膜１１０４の各構成層を固相成長させる（Ｓｔｅｐ１１０２）。固相成長後の半導体積層膜１１０４は、当然、固相成長前の形状を留めているため、その端部に、ファセットは存在しない。
つぎに、固相成長後の半導体積層膜１１０４上に、ゲート酸化膜となるべき膜厚約２．５ｎｍの酸化シリコン膜（図２５における１１０５）を熱酸化方法等によって成膜する。さらに、このゲート酸化膜１１０５上に、膜厚約１５０ｎｍの多結晶シリコン膜を化学気相成長法等によって成膜する。その後、フォトリソグラフィによって、この多結晶シリコン膜上にレジストパターンを形成し、さらに、このレジストパターンをマスクとして、ドライエッチングにより、この多結晶シリコン膜をゲート電極形状にパターニングする。そして、レジストパターンを除去する。これにより、ゲート酸化膜１１０５上にゲート電極（図２５における１１０７）が形成される。つぎに、化学気相成長法等によって、膜厚約１００ｎｍの酸化シリコン膜を堆積し、この酸化シリコン膜を異方性ドライエッチングによって加工する。これにより、図２５に示すように、ゲート電極１１０７の側壁の酸化シリコン膜が、側壁スペーサ１１０６として残存する。さらに、リンイオン等の打込みによって、ゲート部の両側領域に、ソース・ドレイン領域となるｎ型拡散層１１０８ａ，１１０８ｂを形成すると、歪シリコンチャネルトランジスタが完成する（Ｓｔｅｐ１１０３）。
以上述べたトランジスタ製造方法によれば、結晶特有の原子配列を有しないアモルファス半導体積層膜を活性領域に成膜し、それを結晶化させるため、トランジスタの形成領域の減少を防止することができる。このため、トランジスタの集積度を向上させることができる。
以上述べたトランジスタ製造方法にしたがって、実際に、ゲート幅０．０７μｍの歪シリコンチャネルトタンジスタを作製したところ、室温３００Ｋにおける移動度８００ｃｍ２／Ｖ・ｓの高速動作が実現されることが確認された。
なお、ここでは、アモルファス半導体積層膜を三層構造としているが、二層構造、または、四層以上の多層構造としてもよい。
また、ここでは、アモルファスシリコンゲルマニウム膜の原料ガスとして、シランガス、ゲルマンガス、水素ガス、塩化水素ガスだけを使用しているが、必要に応じて、これらのガスに他のガスを添加することもできる。例えば、前述したように、アモルファスシリコンゲルマニウム膜の原料ガスにさらにプロパンガスを添加すれば、炭素を含むアモルファスシリコンゲルマニウム膜が形成されるため、固相成長後のシリコンゲルマニウム膜に発生するストレスを緩和することができる。その結果、固相成長後のシリコンゲルマニウム膜における結晶欠陥の発生が抑制されるため、歪シリコンチャネルトランジスタの信頼性をさらに向上することができる。
また、ここでは、アモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）におけるゲルマニウム組成比Ｘを０．４としているが、これとは異なるゲルマニウム組成比のアモルファスシリコンゲルマニウム膜を成膜するようにしてもよい。そのようにする場合には、前述の場合と同様に、アモルファスシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ）のゲルマニウム組成比Ｘと同じゲルマニウム組成比のアモルファスシリコンゲルマニウムの結晶化温度Ｔを図１６から求め、その結晶化温度よりも低い温度を、アモルファスシリコンゲルマニウム膜の成膜温度として設定する必要がある。
産業上の利用可能性
上述のように、本発明によれば、ファセットのない半導体装置を製造する新規な製造方法が提供される。また、その新規な製造方法により製造された、新規な構造を有する半導体装置が提供される。
【図面の簡単な説明】
図１は、ソース・ドレイン領域上のシリコン層にファセットが現れた、従来の積上げ構造型ＭＯＳ電界効果トランジスタの部分断面図である。
図２は、従来の積上げ構造型ＭＯＳ電界効果トランジスタ製造技術による製造過程（アモルファスシリコン成膜前）における、シリコン基板およびその上に形成された堆積膜の部分断面図である。
図３は、従来の積上げ構造型ＭＯＳ電界効果トランジスタ製造技術による製造過程（アモルファスシリコン成膜前）における、シリコン基板およびその上に形成された堆積膜の部分断面図である。
図４は、シリコンゲルマニウム膜にファセットが現れた従来のヘテロエピタキシャルベーストランジスタの部分断面図である。
図５は、シリコン多層膜にファセットが現れた、従来のひずみシリコンチャネルトランジスタの部分断面図である。
図６は、本発明の第一実施形態に係るトランジスタ製造方法のフローチャートを示した図である。
図７は、本発明の第一実施形態に係るトランジスタ製造方法の製造過程における半導体基板の部分断面図である。
図８は、本発明の第一実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図９は、本発明の第一実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図１０は、本発明の第一実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図１１は、本発明の第一実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図１２は、本発明の第一実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図１３は、本発明の第一実施形態に係るトランジスタ製造方法により製造された積上げ構造型電界効果トランジスタの部分断面図である。
図１４は、本発明の第一実施形態に係るトランジスタ製造方法により製造された積上げ構造型電界効果トランジスタの透過電子顕微鏡像である。
図１５は、図１４の透過電子顕微鏡像の、絶縁膜とアモルファスシリコンゲルマニウム膜との接触部分の拡大像である。
図１６は、アモルファスシリコンゲルマニウムのゲルマニウム組成比と結晶化温度との関係を示したグラフである。
図１７は、本発明の第二実施形態に係るトランジスタ製造方法のフローチャートを示した図である。
図１８は、本発明の第二実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図１９は、本発明の第二実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図２０は、本発明の第二実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図２１は、本発明の第二実施形態に係るトランジスタ製造方法により製造されたヘテロエピタキシャルベーストランジスタの部分断面図である。
図２２は、本発明の第二実施形態に係るトランジスタ製造方法のフローチャートを示した図である。
図２３は、本発明の第三実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図２４は、本発明の第三実施形態に係るトランジスタ製造方法の製造過程における半導体基板およびその上に形成された堆積膜の部分断面図である。
図２５は、本発明の第三実施形態に係るトランジスタ製造方法の製造過程における歪シリコンチャネルトランジスタの部分断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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