(57)【特許請求の範囲】
【請求項１】
チップ情報の配列からなる拡散データを情報信号に乗算して生成された送信電波を受信して電圧信号を出力する受信手段と、
前記電圧信号を電流信号に変換する電圧・電流変換手段と、
チップ情報の配列個数Ｌを整数Ｍで除算して得られたＮと同数個の電流遅延フリップフロップと各電流遅延フリップフロップに保持されている電流信号を１チップ時間毎に次段の電流遅延フリップフロップへ転送すると同時にＮチップ時間の間に到来して前記各電流遅延フリップフロップに時系列的に保持されていた電流信号を並列的に出力するＭ個の電流信号出力端子とを有する１入力多出力電流遅延回路ブロック部と、
前記各電流遅延フリップフロップからの電流信号が並列的に入力されかつ前記拡散データに対応する参照データに基づいて部分的に相関電流が得られるように電流接続経路を切り替えると共に、前記各電流遅延フリップフロップから出力された電流信号を加算して部分相関電流を出力するＭ個の部分相関電流出力手段と、
相関電流信号を得るために前記各部分相関電流出力手段から出力されかつＮチップ時間ずつ時系列的に遅延されたＭ個の部分相関出力電流を１チップ時間毎に加算する部分相関出力電流遅延回路ブロック部と、
前記相関電流信号が入力されて該相関電流信号に基づき元の情報信号を復調する復調器とを備えていることを特徴とする符号分割多重通信装置。
【請求項２】
前記電圧・電流変換手段は、前記電圧信号がプラスのときマイナスの電流信号が出力されかつ前記電圧信号がマイナスのときプラスの電流信号が出力されるように、差動アンプリファイア回路と電圧フォロワー回路とが接続された回路から構成されていることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項３】
前記部分相関電流出力手段は、前記電流信号出力端子に接続されて前記参照データに基づいて接続状態が変更されるスイッチ列と、該スイッチ列の接続状態に基づいて前記各電流信号出力端子から出力された電流信号を加算して前記部分相関電流を出力する電流加算手段とを有することを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項４】
前記各電流遅延フリップフロップは、第１データ保持部と第２データ保持部とを有し、第１のクロック信号と該第１のクロック信号と逆位相の第２のクロック信号とによって制御され、前記第１のクロック信号の立ち上がりで前記第１データ保持部によって電流信号をサンプリングし、かつ、前記第１のクロック信号の立ち下がりで電流信号を前記第１データ保持部に保持し、前記第２のクロック信号の立ち上がりで電流信号を前記第２データ保持部に転送し、前記第２のクロック信号の立ち下がりで前記第２データ保持部に該電流信号を保持すると同時にサンプルされた電流信号を次段の電流遅延フリップフロップに転送すると共に、前記第２のデータ保持部から次段の電流遅延フリップフロップに出力される電流信号と同じ電流信号を前記Ｍ個のスイッチ列に向けて出力することを特徴とする請求項３に記載の符号分割多重通信装置。
【請求項５】
前記電流遅延フリップフロップが電流源とメモリＭＯＳトランジスタとからなるカレントミラー回路を有することを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項６】
前記メモリＭＯＳトランジスタが１個であることを特徴とする請求項５に記載の符号分割多重通信装置。
【請求項７】
前記メモリＭＯＳトランジスタがｎチャネルＭＯＳトランジスタから構成されていることを特徴とする請求項５又は請求項６に記載の符号分割多重通信装置。
【請求項８】
前記電流源がｐチャネルＭＯＳトランジスタから構成されていることを特徴とする請求項５に記載の符号分割多重通信装置。
【請求項９】
前記ｎチャネルＭＯＳトランジスタが飽和特性を改善するために２個のｎチャネルＭＯＳトランジスタを直列に接続することによって構成されていることを特徴とする請求項７に記載の符号分割多重通信装置。
【請求項１０】
前記ｎチャネルＭＯＳトランジスタが飽和特性を改善するためにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせた等価ＭＯＳＦＥＴから構成されていることを特徴とする請求項７に記載の符号分割多重通信装置。
【請求項１１】
前記等価ＭＯＳＦＥＴには、前記ｎチャネルＭＯＳＦＥＴが３個用いられ、前記ｐチャネルＭＯＳＦＥＴが１個用いられ、全体としてｎチャネルＭＯＳＦＥＴとして動作することを特徴とする請求項１０に記載の符号分割多重通信装置。
【請求項１２】
前記ｐチャネルＭＯＳトランジスタが飽和特性を改善するために２個のｐチャネルＭＯＳトランジスタを直列に接続することによって構成されていることを特徴とする請求項８に記載の符号分割多重通信装置。
【請求項１３】
前記ｐチャネルＭＯＳトランジスタが飽和特性を改善するためにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせた等価ＭＯＳＦＥＴから構成されていることを特徴とする請求項８に記載の符号分割多重通信装置。
【請求項１４】
前記等価ＭＯＳＦＥＴには、前記ｐチャネルＭＯＳＦＥＴが３個用いられ、前記ｎチャネルＭＯＳＦＥＴが１個用いられ、全体としてｐチャネルＭＯＳＦＥＴとして動作することを特徴とする請求項１３に記載の符号分割多重通信装置。
【請求項１５】
前記各電流遅延フリップフロップが入力された電流信号に対して実数倍の電流信号を前記電流信号出力端子から出力することを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項１６】
前記Ｍ個のスイッチ列はＮ個のペアスイッチを有し、前記参照データを各ペアスイッチに割り付けて、電流経路を切り替えることによって部分相関電流を得ることを特徴とする請求項３に記載の符号分割多重通信装置。
【請求項１７】
前記Ｎチップ時間の間に到来して前記各電流遅延フリップフロップに保持されていた電流信号に基づく部分相関電流をＮチップ時間ずつ遅延させて順次時系列的に加算することによって相関電流信号を得ることを特徴とする請求項１６に記載の符号分割多重通信装置。
【請求項１８】
前記部分相関出力電流遅延回路ブロック部は、Ｎ＋１個の電流遅延素子を有し、各チップ時間毎にＮチップ時間遅延された部分相関電流信号を出力することを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項１９】
前記電流遅延素子が１個のメモリＭＯＳトランジスタと１個の電流源とからなることを特徴とする請求項１８に記載の符号分割多重通信装置。
【請求項２０】
前記電流遅延素子がカスコードＭＯＳトランジスタ回路又はレギョレーテッィドカスケード回路からなることを特徴とする請求項１８に記載の符号分割多重通信装置。
【請求項２１】
前記各電流遅延フリップフロップは、その電流源に電流信号のサンプリングとその電流信号出力とに要する時間の間のみ定常電流を流し、その他の時間の間、定常電流がカットされることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２２】
前記部分相関出力電流遅延回路ブロック部の電流源は、部分相関電流のサンプリングとその出力との時間の間のみ定常電流を流し、その他の時間の間、定常電流がカットされることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２３】
前記部分相関出力電流遅延回路ブロック部と前記復調器との間に、前記相関電流信号を電圧信号に変換する電流・電圧変換手段が設けられていることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２４】
前記電流・電圧変換手段は、前記相関電流信号が入力されると共にバイアス電圧が印加されて電流信号変換電圧分とバイアス電圧との和の電圧信号を出力する第１差動増幅回路と、前記和の電圧信号が入力されると共に前記バイアス電圧と同じ値のバイアス電圧が印加されかつ前記和の電圧信号から前記バイアス電圧を除去して前記相関電流信号に対応する電圧信号を出力する第２差動増幅回路とから構成されていることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２５】
前記拡散符号が１種類以上の短周期の拡散符号であり、該１種類以上の短周期の拡散符号を繰り返し用いて又は組み合わせて用いて、情報の１単位を構成するチップ情報の配列個数がＬ個の拡散データが形成され、前記部分相関電流出力手段の個数は前記短周期の拡散符号の種類の数に等しいことを特徴とする請求項１に記載の符号分割多重通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スペクトル拡散通信に係わり、特に高速同期が可能な低消費電力型の符号分割多重通信装置に関する。
【０００２】
【従来の技術】
従来から、符号分割多重通信装置は、チップ情報の配列からなる拡散データを情報信号に乗算して生成された送信電波を受信して電圧信号を出力する受信手段と、電圧信号を電流信号に変換する電圧・電流変換手段と、チップ情報の配列個数と同数個のサンプルホールド回路から構成されかつ先頭のサンプルホールド回路に電流信号が入力されてクロック信号に基づき電流信号をサンプルホールドすると共に前段のサンプルホールド回路でホールドされた電流信号を後段のサンプルホールド回路に順次遅延させて転送することによりチップ情報の配列が潜在的に内在された電流信号の時系列を生成する電流遅延手段とを備え、電流信号の時系列に潜在的に内在されたチップ情報の配列がこのチップ情報の配列に対応して予め定められた逆拡散データのチップ情報の配列と一致したときに相関が得られるように構成したものが知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来の符号分割多重通信装置は、逆拡散データを固定し、電流信号を後段のサンプルホールド回路に順次転送してチップ情報の配列が潜在的に内在された電流信号の時系列を生成する構成であったので、各段毎のサンプルホールド回路の電流転送誤差が転送の都度累積されるという問題点がある。
【０００４】
本発明は上記の事情に鑑みてな為されたもので、電流転送誤差の累積の低減化と消費電力の低減化とを図りつつ、相関検出精度の向上を図ることのできる符号分割多重通信装置を提供する。
【０００５】
【課題を解決するための手段】
請求項１に記載の符号分割多重通信装置は、チップ情報の配列からなる拡散データを情報信号に乗算して生成された送信電波を受信して電圧信号を出力する受信手段と、前記電圧信号を電流信号に変換する電圧・電流変換手段と、チップ情報の配列個数Ｌを整数Ｍで除算して得られたＮ個の電流遅延フリップフロップと各電流遅延フリップフロップに保持されている電流信号を１チップ時間毎に次段の電流遅延フリップフロップへ転送すると同時にＮチップ時間の間に到来して前記各電流遅延フリップフロップに時系列的に保持されていた電流信号を並列的に出力するＭ個の電流信号出力端子とを有する１入力多出力電流遅延回路ブロック部と、前記各電流遅延フリップフロップからの電流信号が並列的に入力されかつ前記拡散データに対応する参照データに基づいて部分的に相関出力電流が得られるように電流接続経路を切り替えると共に、前記各電流遅延フリップフロップから出力された電流信号を加算して部分相関電流を出力するＭ個の部分相関電流出力手段と、相関電流信号を得るために前記各部分相関電流出力手段から出力されかつＮチップ時間ずつ時系列的に遅延されたＭ個の部分相関電流を１チップ時間毎に加算する部分相関出力電流遅延回路ブロック部と、前記相関電流信号が入力されて該相関電流信号に基づき元の情報信号を復調する復調器とを備えていることを特徴とする。
【０００６】
請求項２に記載の符号分割多重通信装置は、前記電圧・電流変換手段が、前記電圧信号がプラスのときマイナスの電流信号が出力されかつ前記電圧信号がマイナスのときプラスの電流信号が出力されるように、差動アンプリファイア回路と電圧フォロワー回路とが接続された回路から構成されていることを特徴とする。
【０００７】
請求項３に符号分割多重通信装置は、前記部分相関電流出力手段が、前記電流信号出力端子に接続されて前記参照データに基づいて接続状態が変更されるスイッチ列と、該スイッチ列の接続状態に基づいて前記各電流信号出力端子から出力された電流信号を加算して前記部分相関電流を出力する電流加算手段とを有することを特徴とする。
【０００８】
請求項４に記載の符号分割多重通信装置は、前記各電流遅延フリップフロップが、第１データ保持部と第２データ保持部とを有し、第１のクロック信号と該第１のクロック信号と逆位相の第２のクロック信号とによって制御され、前記第１のクロック信号の立ち上がりで前記第１データ保持部によって電流信号をサンプリングし、かつ、前記第１のクロック信号の立ち下がりで電流信号を前記第１データ保持部に保持し、前記第２のクロック信号の立ち上がりで電流信号を前記第２データ保持部に転送し、前記第２のクロック信号の立ち下がりで前記第２データ保持部に該電流信号を保持すると同時にサンプルされた電流信号を次段の電流遅延フリップフロップに転送すると共に、前記第２のデータ保持部から次段の電流遅延フリップフロップに出力される電流信号と同じ電流信号を前記Ｍ個のスイッチ列に向けて出力することを特徴とする。
【０００９】
請求項５に記載の符号分割多重通信装置は、前記電流遅延フリップフロップが電流源とメモリＭＯＳトランジスタとからなるカレントミラー回路を有することを特徴とする。
【００１０】
請求項６に記載の符号分割多重通信装置は、前記メモリＭＯＳトランジスタが１個であることを特徴とする。
【００１１】
請求項７に記載の符号分割多重通信装置は、前記メモリＭＯＳトランジスタがｎチャネルＭＯＳトランジスタから構成されていることを特徴とする。
【００１２】
請求項８に記載の符号分割多重通信装置は、前記電流源がｐチャネルＭＯＳトランジスタから構成されていることを特徴とする。
【００１３】
請求項９に記載の符号分割多重通信装置は、前記ｎチャネルＭＯＳトランジスタが飽和特性を改善するために２個のｎチャネルＭＯＳトランジスタを直列に接続することによって構成されていることを特徴とする。
【００１４】
請求項１０に記載の符号分割多重通信装置は、前記ｎチャネルＭＯＳトランジスタが飽和特性を改善するためにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせた等価ＭＯＳＦＥＴから構成されていることを特徴とする。
【００１５】
請求項１１に記載の符号分割多重通信装置は、前記等価ＭＯＳＦＥＴに、前記ｎチャネルＭＯＳＦＥＴが３個用いられ、前記ｐチャネルＭＯＳＦＥＴが１個用いられ、全体としてｎチャネルＭＯＳＦＥＴとして動作することを特徴とする。
【００１６】
請求項１２に記載の符号分割多重通信装置は、前記ｐチャネルＭＯＳトランジスタが飽和特性を改善するために２個のｐチャネルＭＯＳトランジスタを直列に接続することによって構成されていることを特徴とする。
【００１７】
請求項１３に記載の符号分割多重通信装置は、前記ｐチャネルＭＯＳトランジスタが飽和特性を改善するためにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせた等価ＭＯＳＦＥＴから構成されていることを特徴とする。
【００１８】
請求項１４に記載の符号分割多重通信装置は、前記等価ＭＯＳＦＥＴに、前記ｐチャネルＭＯＳＦＥＴが３個用いられ、前記ｎチャネルＭＯＳＦＥＴが１個用いられ、全体としてｐチャネルＭＯＳＦＥＴとして動作することを特徴とする。
【００１９】
請求項１５に記載の符号分割多重通信装置は、前記各電流遅延フリップフロップが入力された電流信号に対して実数倍の電流信号を前記電流信号出力端子から出力することを特徴とする。
【００２０】
請求項１６に記載の符号分割多重通信装置は、前記Ｍ個のスイッチ列がＮ個のペアスイッチを有し、前記参照データを各ペアスイッチに割り付けて、電流経路を切り替えることによって部分相関電流を得ることを特徴とする。
【００２１】
請求項１７に記載の符号分割多重通信装置は、前記Ｎチップ時間の間に到来して前記各電流遅延フリップフロップに保持されていた電流信号に基づく部分相関電流をＮチップ時間ずつ遅延させて順次時系列的に加算することによって相関電流信号を得ることを特徴とする。
【００２２】
請求項１８に記載の符号分割多重通信装置は、前記部分相関出力電流遅延回路ブロック部が、Ｎ＋１個の電流遅延素子を有し、各チップ時間毎にＮチップ時間遅延された部分相関電流信号を出力することを特徴とする。
【００２３】
請求項１９に記載の符号分割多重通信装置は、前記電流遅延素子が１個のメモリＭＯＳトランジスタと１個の電流源とからなることを特徴とする。
【００２４】
請求項２０に記載の符号分割多重通信装置は、前記電流遅延素子がカスコードＭＯＳトランジスタ回路又はレギョレーテッィドカスケード回路からなることを特徴とする。
【００２５】
請求項２１に記載の符号分割多重通信装置は、前記各電流遅延フリップフロップが、その電流源に電流信号のサンプリングとその電流信号出力とに要する時間の間のみ定常電流を流し、その他の時間の間、定常電流がカットされることを特徴とする。
【００２６】
請求項２２に記載の符号分割多重通信装置は、前記部分相関出力電流遅延回路ブロック部の電流源が、部分相関電流のサンプリングとその出力との時間の間のみ定常電流を流し、その他の時間の間、定常電流がカットされることを特徴とする。
【００２８】
請求項２３に記載の符号分割多重通信装置は、前記部分相関出力電流遅延回路ブロック部と前記復調器との間に、前記相関電流信号を電圧信号に変換する電流・電圧変換手段が設けられていることを特徴とする。
【００２９】
請求項２４に記載の符号分割多重通信装置は、前記電流・電圧変換手段は、前記相関電流信号が入力されると共にバイアス電圧が印加されて電流信号変換電圧分とバイアス電圧との和の電圧信号を出力する第１差動増幅回路と、前記和の電圧信号が入力されると共に前記バイアス電圧と同じ値のバイアス電圧が印加されかつ前記和の電圧信号から前記バイアス電圧を除去して前記相関電流信号に対応する電圧信号を出力する第２差動増幅回路とから構成されていることを特徴とする。
【００３０】
請求項２５に記載の符号分割多重通信装置は、前記拡散符号が１種類以上の短周期の拡散符号であり、該１種類以上の短周期の拡散符号を繰り返し用いて又は組み合わせて用いて、情報の１単位を構成するチップ情報の配列個数がＬ個の拡散データが形成され、前記部分相関電流出力手段の個数は前記短周期の拡散符号の種類の数に等しいことを特徴とする。
【００３１】
【発明の実施の形態】
【００３２】
【発明の実施の形態１】
（受信側符号分割多重通信装置のブロック図の説明）
図１は本発明に係わる受信側符号分割多重通信装置の構成を示すブロック図である。この図１において、１は受信アンテナ、２は混合器、３は局部発振器、４は検波器、５は相関器、６は参照データ系列生成手段、７は復調器である。受信アンテナ１は図示を略す送信装置により送信された送信電波を受信する。この送信電波はチップ情報の配列からなる拡散データを情報信号に乗算することによって生成される。情報信号は、この実施例ではビット情報である。ビット情報は「０」と「１」からなり、このビット情報は時系列的に生成され、このビット情報の発生周期の逆数である周波数がベースバンド周波数である。そのビット情報「１」には例えば正の電圧が対応され、そのビット情報「０」には負の電圧（逆位相の電圧）が対応される。
【００３３】
（送信電波の説明）
図２（イ）はビット情報「１」の区間（データパケット１シンボル）を示している。このビット情報「１」にはチップ情報「０」とチップ情報「１」との配列からなる拡散データが乗算される。この拡散データにはＰＮ符号（擬似雑音符号）が用いられ、このＰＮ符号には、Ｍ系列符号、Ｇｏｌｄ符号、直交Ｍ系列符号、直交Ｇｏｌｄ符号、ウオルッシュ関数により生成される直交符号等があり、これらのいずれを用いても良い。直交Ｍ系列符号、直交Ｇｏｌｄ符号、ウオルッシュ関数により生成される直交符号は以下に説明する相関特性を有するため符号分割多重通信装置のチャネル分割に適している。すなわち、直交符号の場合、その自己相関関数は、位相差がゼロのとき相関値が最大となる。また、その相互相関関数は位相差がゼロのとき相関値がゼロとなる。この実施例では、ＰＮ符号としてＭ系列符号が用いられているものとして説明する。
【００３４】
チップ情報の配列個数Ｌは、例えば１２８である。なお、チップ情報の配列個数Ｌを「チップ長」ということもある。図２（ロ）はそのチップ情報の配列に対応する信号電圧を示しており、「＋１」はチップ情報「１」に対応し、「−１」はチップ情報「０」に対応している。図２（ロ）に示す信号に図１（イ）示す信号が乗算されて、図２（ハ）示す拡散変調波が生成され、この図２（ハ）に示す拡散変調波と図２（ホ）に示す搬送波とを乗算処理することにより、図２（二）に示すスペクトル拡散された送信電波が生成され、これにより、ビット情報「１」は１２８個のチップに分割されて送信される。
【００３５】
この実施例では、情報ビットを１２８個のチップに分割することにして説明しているが、理解の便宜のために、チップ情報の配列個数が７個の場合について、ビット情報「１」とチップ情報と信号電圧との関係を図２（ヘ）と図２（ト）に示す。ここで、図２（ト）の「１１１００１０」は、７チップＭ系列の一つである。ビット情報「０」を送信する場合、ビット情報「０」が負の電圧に対応されているので、その拡散変調波は図２（ハ）に示す拡散変調波と逆位相となる。
【００３６】
図２の説明では、データパケット１シンボルに”ｃｏｄｅ  １  ｓｅｑｅｎｃｅ”を割り当てているが、データパケット１シンボルに２個以上の”ｃｏｄｅ  ｓｅｑｅｎｃｅ”を割り当てても良い。
【００３７】
混合器２は受信電波を局部発振器３から出力される信号と混合してＩＦ（中間周波数）信号を出力し、検波器４は混合器２の出力を同期検波する。
【００３８】
ここで、検波器はキャリア同期検波器、遅延検波器、ＩＱ検波器等のＩＦ信号に内在する拡散された情報信号を取り出すものであれば良い。
【００３９】
その受信アンテナ１と混合器２と局部発振器３と検波器４とにより受信手段が構成されている。検波器４は受信電波に対応する電圧信号を相関器５に向けて出力する。図３（イ）はその受信電波を示している。図３（ロ）は検波器４により検波された拡散変調波に対応する電圧信号を示している。
【００４０】
（相関器５の説明）
相関器５は図４に示すように、この実施例では、電圧・電流変換手段（Ｖ／ＩＣ）１００と、１入力多出力電流遅延回路ブロック部１０１と、並列電流経路切り替えスイッチ回路ブロック部１０２と、部分相関出力電流遅延回路ブロック部１０３と、電流・電圧変換手段１０８とを備えている。
【００４１】
（電圧・電流変換手段１００の説明）
電圧・電流変換手段１００は、図５に示すように、電圧信号Ｖｉｎがプラスのときマイナスの電流信号Ｉｏｕｔが出力されかつ電圧信号Ｖｉｎがマイナスのときプラスの電流信号Ｉｏｕｔが出力されるように、差動アンプリファイア回路１００Ａと電圧フォロワー回路１００Ｂとが接続された回路から構成されている。
【００４２】
差動アンプリファイア回路１００Ａはオペレーションアンプリファイア（以下、オぺアンプと略す）ＯＰ１を有する。オぺアンプＯＰ１のマイナス入力端子には抵抗Ｒ１を介して端子Ｔ１に入力された電圧信号Ｖｉｎが印加される。オぺアンプＯＰ１のプラス入力端子は抵抗Ｒ４を介して接地されている。オぺアンプＯＰ１の出力端子は抵抗Ｒ２を介してそのマイナス入力端子に接続されている。
【００４３】
電圧フォロワー回路１００ＢはオぺアンプＯＰ２を有する。オぺアンプＯＰ２のプラス入力端子には抵抗Ｒ５を介してオぺアンプＯＰ１の出力端子が接続されている。オぺアンプＯＰ２の出力端子はそのマイナス入力端子に接続されると共に、抵抗Ｒ３を介してオぺアンプＯＰ１のプラス入力端子に接続されている。オぺアンプＯＰ１は差動アンプリファイアとして動作し、オぺアンプＯＰ２は電圧フォロワーとして動作し、電流信号Ｉｏｕｔは出力端子Ｔ２から電流信号Ｉｉｎとして１入力多出力電流遅延回路ブロック部１０１に出力される。
【００４４】
ここで、抵抗Ｒ１とＲ２の比Ｒ２／Ｒ１を（Ｒ２／Ｒ１＝１）とし、抵抗Ｒ３とＲ４の比Ｒ４／Ｒ３を（Ｒ４／Ｒ３＝β）とすると、電流信号Ｉｏｕｔは、以下の式で求められる。
【００４５】
Ｉｏｕｔ＝−（２β／（１＋β））×（Ｖｉｎ／Ｒ５）
上記式は、電圧信号Ｖｉｎが正でも負でも成立し、Ｒ４／Ｒ３＝β＝１とすると、
下記の式に変形される。
【００４６】
Ｉｏｕｔ＝−（Ｖｉｎ／Ｒ５）
例えば、Ｖｉｎの振幅値が±１ボルトのとき、抵抗Ｒ５の抵抗値を２０キロオームとすると、電流信号Ｉｏｕｔはマイナス・プラス５０マイクロアンペアの電流となる。この電圧・電流変換手段１００は受信手段に設けても良い。
【００４７】
なお、電圧−電流変換器の構成はオペアンプを用いる以外に、差動増幅器を用いて構成することも可能である。
【００４８】
（１入力多出力電流遅延回路ブロック部１０１の説明）
１入力多出力電流遅延回路ブロック部１０１は、図４に示すように、Ｎ個の１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）を有する。各１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）は、１個の電流信号入力端子Ｔ０１と次段へ電流信号を出力する電流信号出力端子Ｔ０２とを有する。１入力多出力電流遅延フリップフロップＣＤＦＦ１はその電流信号入力端子Ｔ０１が電圧・電流変換手段１００の出力端子Ｔ２に接続されている。
【００４９】
その１入力多出力電流遅延フリップフロップＣＤＦＦ１の電流信号出力端子Ｔ０２は次段の１入力多出力電流遅延フリップフロップＣＤＦＦ２の電流信号入力端子Ｔ０１に接続され、各１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝３、…、Ｎ）の電流信号入力端子Ｔ０１は前段の１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝２、…、Ｎー１）の電流信号出力端子Ｔ０２に接続され、各１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝３、…、Ｎ−１）の電流信号出力端子Ｔ０２は後段の１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝４、…、Ｎ）の電流信号入力端子Ｔ０１に接続されている。
【００５０】
また、その各１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）は、並列電流経路切り替えスイッチ回路ブロック部１０２へ並列的に電流信号を出力するＭ個の出力端子Ｔ１ij（ｊ＝１、２、…、Ｍ）を有する。従って、１入力多出力電流遅延フリップフロップＣＤＦＦｉは、１個の入力端子と（Ｍ＋１）個の出力端子とを有する。
【００５１】
チップ情報の配列個数Ｌが１２８個の時には、１入力多出力電流遅延フリップフロップＣＤＦＦｉの配列個数Ｎとその出力端子Ｔ１ij（ｊ＝１、２、…、Ｍ）の個数Ｍとの積（Ｎ×Ｍ）が１２８個のＰ倍（Ｐは１以上の整数、ダブルサンプリングの場合にはＰ＝２）となるように、１入力多出力電流遅延フリップフロップＣＤＦＦｉの配列個数Ｎとその出力端子Ｔ１ijの個数とを定める。特に、断りのない限り、以下の説明では、Ｐ＝１として説明する。
【００５２】
その１入力多出力電流遅延フリップフロップＣＤＦＦｉの構造の一例を図６（ａ）に示す。ここでは、第１段目の１入力多出力電流遅延フリップフロップＣＤＦＦ１の構造を例に挙げて説明するが、他の１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝２、…、Ｎ）についてもその構造は１入力多出力電流遅延フリップフロップＣＤＦＦ１と同じである。
【００５３】
１入力多出力電流遅延フリップフロップＣＤＦＦ１は、図６（ａ）に示すように、前段のカレントミラー回路（第１データ保持部）ＣＭＲ１と、後段のカレントミラー回路（第２データ保持部）ＣＭＲ２と、カレントミラー回路ＣＭＲ３とを有する。カレントミラー回路ＣＭＲ１はメモリＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタ）Ｍ101、Ｍ102、サンプル制御スイッチＳ10、定電流源Ｉ10、Ｉ11を有する。
【００５４】
メモリＭＯＳトランジスタＭ101のソースは定電流源Ｉ10を介して電源Ｖｄｄに接続されると共に電流信号入力端子Ｔ０１に接続されている。そのメモリＭＯＳトランジスタＭ101のドレインは接地され、そのメモリＭＯＳトランジスタＭ101のゲートはそのソースに接続されると共に、サンプル制御スイッチＳ10を介してメモリＭＯＳトランジスタＭ102のゲートに接続されている。メモリＭＯＳトランジスタＭ102のドレインは接地され、そのソースは定電流源Ｉ11を介して電源Ｖｄｄに接続され、そのメモリＭＯＳトランジスタＭ102のゲートとドレインとの間には寄生容量Ｃｐ1が存在する。
【００５５】
カレントミラー回路ＣＭＲ２は、メモリＭＯＳトランジスタＭ201、Ｍ202、サンプル制御スイッチＳ20、定電流源Ｉ12、Ｉ13を有する。メモリＭＯＳトランジスタＭ201のソースは定電流源Ｉ12を介して電源Ｖｄｄに接続されると共に、メモリＭＯＳトランジスタＭ102のソースに接続されている。
【００５６】
メモリＭＯＳトランジスタＭ201のドレインは接地されている。そのメモリＭＯＳトランジスタＭ201のゲートはそのメモリＭＯＳトランジスタＭ201のソースに接続されると共に、サンプル制御スイッチＳ20を介してメモリＭＯＳトランジスタＭ202のゲートに接続され、そのメモリＭＯＳトランジスタＭ202のゲートとドレインとの間には寄生容量Ｃｐ2が存在する。
ている。メモリＭＯＳトランジスタＭ202のドレインは接地されている。そのメモリＭＯＳトランジスタＭ202のソースは定電流源Ｉ13を介して電源Ｖｄｄに接続されると共に電流信号出力端子Ｔ０２に接続されている。
【００５７】
そのサンプル制御スイッチＳ10、Ｓ20は、図６（ｂ）に示すクロック信号ＳＡ、ＳＢによってオンオフ制御され、クロック信号ＳＡ、ＳＢは互いに重ならないように位相がずらされており、１チップに相当する時間内にクロック信号ＳＡ、ＳＢはそれぞれ各１回発生され、サンプル制御スイッチＳ10はクロック信号ＳＡの立ち上がりによってオンされ、サンプル制御スイッチＳ20はクロック信号ＳＢの立ち上がりによってオンされる。
【００５８】
カレントミラー回路ＣＭＲ３は、メモリＭＯＳトランジスタＭ301、Ｍ302、定電流源Ｉ14、Ｉ15を有する。メモリＭＯＳトランジスタＭ301のゲートはメモリＭＯＳトランジスタＭ202のゲートに接続されている。メモリＭＯＳトランジスタＭ301のドレインは接地され、そのメモリＭＯＳトランジスタＭ301のソースは定電流源Ｉ14を介して電源Ｖｄｄに接続されると共にメモリＭＯＳトランジスタＭ302のソースに接続されている。メモリＭＯＳトランジスタＭ302のソースは定電流源Ｉ15を介して電源Ｖｄｄに接続されると共に、メモリＭＯＳトランジスタＭ302のゲートに接続されている。メモリＭＯＳトランジスタＭ302のドレインは接地されている。
【００５９】
メモリＭＯＳトランジスタＭ302のゲートはＭ個のメモリＭＯＳトランジスタＭ401、Ｍ402、…、Ｍ40j、…、Ｍ40Mのゲートに並列的に接続されている。各メモリＭＯＳトランジスタＭ40jのソースは定電流源Ｉ16j（ｊ＝１、２、…、Ｍ）を介して電源Ｖｄｄに接続されると共に、各出力端子Ｔ１1jに接続され、その各ドレインは接地されている。
【００６０】
なお、以後の説明の便宜のため、各メモリＭＯＳトランジスタＭ101、Ｍ102、Ｍ201、Ｍ202、Ｍ301、Ｍ302、Ｍ40j（ｊ＝１、２、…、Ｍ）のサイズは全て等しいものとする。
【００６１】
次に、図７の動作タイミングチャートを参照しつつ１入力多出力電流遅延フリップフロップＣＤＦＦ１の動作を説明する。
【００６２】
ここでは、説明の便宜のため、定電流源Ｉ10〜Ｉ15、Ｉ16j（ｊ＝１、２、…、Ｍ）に流れる電流値は「Ｊ」であるとする。
【００６３】
いま、時刻ｔ＝ｔ０において、電圧・電流変換手段１００から電流信号Ｉｉｎが電流信号入力端子Ｔ０１を介して、１入力多出力電流遅延フリップフロップＣＤＦＦ１のカレントミラー回路ＣＭＲ１に入力されたとする。この電流信号ＩｉｎはメモリＭＯＳトランジスタＭ101のソースに流入し、メモリＭＯＳトランジスタＭ101のドレイン−ソース間に流れる電流は、定電流源Ｉ10が理想電流源であるときには、「Ｊ＋Ｉｉｎ」である。
【００６４】
次に、時刻ｔ＝ｔ１において、クロック信号ＳＡがハイとなると、サンプル制御スイッチＳ10がオンとなる。このとき、クロック信号ＳＢはローであるので、サンプル制御スイッチＳ20はオフのままである。サンプル制御スイッチＳ10がオンすると、メモリＭＯＳトランジスタＭ101のゲートとメモリＭＯＳトランジスタＭ102のゲートとが接続される。このとき、メモリＭＯＳトランジスタＭ201のゲートとメモリＭＯＳトランジスタＭ202のゲートとは切断状態にある。
【００６５】
メモリＭＯＳトランジスタＭ101の電流系統とメモリＭＯＳトランジスタＭ102の電流系統とはサンプル制御スイッチＳ10がオンすることによってカレントミラー回路を構成し、メモリＭＯＳトランジスタＭ102のドレインソース間にはメモリＭＯＳトランジスタＭ101に流れる電流「Ｊ＋Ｉｉｎ」と同じ電流「Ｊ＋Ｉｉｎ」を流すために必要な電圧がメモリＭＯＳトランジスタＭ102のゲートに印加される。
【００６６】
次に、時刻ｔ＝ｔ２において、クロック信号ＳＡがローとなる。このとき、クロック信号ＳＢはローのままである。クロック信号ＳＡがローとなることによって、サンプル制御スイッチＳ10がオフされ、メモリＭＯＳトランジスタＭ101のゲートとメモリＭＯＳトランジスタＭ102のゲートとが切断状態となる。
【００６７】
このとき、メモリＭＯＳトランジスタＭ102のゲート−ドレイン間には、寄生容量Ｃｐの存在によって「Ｊ＋Ｉｉｎ」の電流が流れるために必要な電荷が保持され続けるので、メモリＭＯＳトランジスタＭ102のゲートの電圧が一定に維持され、メモリＭＯＳトランジスタＭ102のドレインーソース間に「Ｊ＋Ｉｉｎ」の電流が流れ続けることになる。その電流Ｉｉｎは、メモリＭＯＳトランジスタＭ101のゲートとメモリＭＯＳトランジスタＭ102のゲートとが切断状態にあるので、カレントミラー回路ＣＭＲ２のメモリＭＯＳトランジスタＭ201のソースからメモリＭＯＳトランジスタＭ102のソースに流れ込むことになる。
【００６８】
このため、メモリＭＯＳトランジスタＭ201のドレイン−ソース間に流れる電流は「Ｊ−Ｉｉｎ」に保持される。次に、時刻ｔ＝ｔ３において、クロック信号ＳＢがハイとなると、メモリＭＯＳトランジスタＭ201のゲートとメモリＭＯＳトランジスタＭ202のゲートとが接続され、メモリＭＯＳトランジスタＭ201のゲートの電圧とメモリＭＯＳトランジスタＭ202のゲートの電圧とが等しくなる。これによって、メモリＭＯＳトランジスタＭ202のソース−ドレイン間に流れる電流は、メモリＭＯＳトランジスタＭ201のソース−ドレイン間に流れる電流「Ｊ−Ｉｉｎ」と同じとなる。従って、電流出力端子Ｔ０２から電流Ｉｏｕｔ＝＋Ｉｉｎが次段の１入力多出力電流遅延フリップフロップＣＤＦＦ２に向けて出力される。
【００６９】
また、メモリＭＯＳトランジスタＭ201のゲートの電圧とメモリＭＯＳトランジスタＭ301のゲートの電圧とが等しくなるので、メモリＭＯＳトランジスタＭ301のソース−ドレイン間に流れる電流も「Ｊ−Ｉｉｎ」となる。従って、メモリＭＯＳトランジスタＭ301の電流系統からメモリＭＯＳトランジスタＭ302の電流系統に向かって電流信号Ｉｉｎが流れ、メモリＭＯＳトランジスタＭ302のソース−ドレイン間に「Ｊ＋Ｉｉｎ」の電流が流れることとなる。メモリＭＯＳトランジスタＭ302のゲートは、各メモリＭＯＳトランジスタＭ40j（ｊ＝１、２、…、Ｍ）のゲートに接続されているので、各メモリＭＯＳトランジスタＭ40j（ｊ＝１、２、…、Ｍ）のゲートの電圧はメモリＭＯＳトランジスタＭ302のゲートの電圧と同じとなり、各メモリＭＯＳトランジスタＭ40j（ｊ＝１、２、…、Ｍ）のソース−ドレイン間には電流「Ｊ＋Ｉｉｎ」が流れることになる。従って、各出力端子Ｔ1j（ｊ＝１、２、…、Ｍ）から電流信号「Ｉｉｎ」が各メモリＭＯＳトランジスタＭ40j（ｊ＝１、２、…、Ｍ）に向かって流れ込み、各出力端子Ｔ1j（ｊ＝１、２、…、Ｍ）から「−Ｉｉｎ」の電流信号が流れ出すことになる。
【００７０】
次に、時刻ｔ＝ｔ４において、クロック信号ＳＢがオフとなると、サンプル制御スイッチＳ20がオフとなり、メモリＭＯＳトランジスタＭ201のゲートとメモリＭＯＳトランジスタＭ202のゲートとが切断状態となる。このとき、メモリＭＯＳトランジスタＭ202のゲート−ドレイン間には、寄生容量Ｃｐの存在によって「Ｊ−Ｉｉｎ」の電流が流れるために必要な電荷が保持され続けるので、メモリＭＯＳトランジスタＭ202のゲート電圧が一定に維持され、メモリＭＯＳトランジスタＭ202のドレインーソース間に「Ｊ−Ｉｉｎ」の電流が流れ続けることになる。
【００７１】
次に、時刻ｔ＝ｔ５において、再び、クロック信号ＳＡがハイとなると、新たな電流信号ＩｉｎがメモリＭＯＳトランジスタＭ101に流入し、時刻ｔ＝ｔ６からｔ＝ｔ８の間で、電流信号Ｉｉｎがサンプリングされて保持される。このようにして、１入力多出力電流遅延フリップフロップＣＤＦＦ１はクロック信号ＳＡのタイミングで電流信号Ｉｉｎをサンプリングし、クロック信号ＳＢのタイミングで電流信号Ｉｉｎを保持し、電流出力端子Ｔ０２から電流信号Ｉｉｎを次段の１入力多出力電流遅延フリップフロップＣＤＦＦ２に出力すると共に、各出力端子Ｔ１ij（ｊ＝１、２、…、Ｍ）から並列電流経路切り替えスイッチ回路ブロック部１０２に向けて電流信号「−Ｉｉｎ」を出力することになる。
【００７２】
従って、１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ−１）は、１チップ時間内のクロック信号ＳＡで電流信号Ｉｉｎを保持し、クロック信号ＳＢで一時的に保持して次段の１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝２、…、Ｎ）に電流信号Ｉｉｎを転送すると共に、並列電流経路切り替えスイッチ回路ブロック部１０２に向けて電流信号「−Ｉｉｎ」を出力する。
【００７３】
よって、電流信号Ｉｉｎが１チップ時間ずつ遅延されて、次段の１入力多出力電流遅延フリップフロップＣＤＦＦｉに転送され、同時に電流信号「−Ｉｉｎ」が並列電流経路切り替えスイッチ回路ブロック部１０２に向けて出力される。
【００７４】
（並列電流経路切り替えスイッチ回路ブロック部１０２の説明）
並列電流経路切り替えスイッチ回路ブロック部１０２は、図４に示すようにＭ段の部分相関電流出力手段１０５k（ｋ＝１、２、…、Ｍ）を有する。
【００７５】
その部分相関電流出力手段１０５kはスイッチ列１０５Ｓkと電流加算回路ｉａｄｄkとから構成されている。そのスイッチ列１０５ＳkはＮ個の電流入力端子Ｔ２ik（ｉ＝１、２、…、Ｎ）と、ペアスイッチ１０４ikと、２つの信号出力線Ｔ３１k、Ｔ３２k（ｋ＝１、２、…、Ｍ）とを有する。ペアスイッチ１０４ikは一対のスイッチＳ１、Ｓ２を有し、各スイッチＳ１は出力端子Ｔ３２kに接続され、各スイッチＳ２は出力端子Ｔ３１kに接続されている。これにより、ｋ段目の各ペアスイッチ１０４ｉｋ（ｉ＝１、２、…、Ｎ）には各１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）のｊ番目の端子Ｔ１ij（ｊ＝ｋ）から出力される電流信号「−Ｉｉｎ」が入力される。
【００７６】
一対のスイッチＳ１、Ｓ２のうちの一方のスイッチＳ１は、例えば、参照データが「０」のときオンし、参照データが「１」のときオフする。他方のスイッチＳ２は、参照データが「１」のときオンし、参照データが「０」のときオフする。例えば、図８に示すように、部分相関電流出力手段１０５kに参照データ「１００…０…０」が割り当てられたとき（先頭のみ「１」でその他が「０」のとき）には、その図８に示すように各スイッチＳ１、Ｓ２が動作する。
【００７７】
電流加算回路ｉａｄｄkは、カレントインバータＣＲk（ｋ＝１、２、…、Ｍ）を有し、各カレントインバータＣＲk（ｋ＝１、２、…、Ｍ）の入力端子は各出力端子Ｔ３１kに接続され、各カレントインバータＣＲk（ｋ＝１、２、…、Ｍ）の出力端は各出力端子Ｔ３２kに接続されている信号線Ｔ４１k（ｋ＝１、２、…、Ｍ）に接続されている。ここでは、各カレントインバータＣＲkを参照符号「１」に対応する電流信号が流れる各出力端子Ｔ３１kに接続することとしたが、各カレントインバータＣＲkを参照符号「０」に対応する電流信号が流れる各出力端子Ｔ３２kに接続することとしても良い。
【００７８】
ここで、１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）には、左から右に向かって順に古い電流信号Ｉｉｎが保持されるので、ペアスイッチ１０４ik（ｉ＝１、２、…、Ｎ）には、左から右に向かって順に古い電流信号Ｉｉｎが同時に流れることになる。参照データ「１」に相当する電流信号Ｉｉｎは各カレントインバータＣＲkによって符号反転されて、参照データ「０」に相当する電流信号Ｉｉｎに加算されることになる。
【００７９】
（ペアスイッチ１０４ikの具体的構成）
各ペアスイッチ１０４ik（ｉ＝１、２、…、Ｎ）は例えば図９に示すｎ型ＭＯＳトランジスタＭ２０とｐ型ＭＯＳトランジスタＭ２１とから構成されている。ｎ型ＭＯＳトランジスタＭ２０のゲートとｐ型ＭＯＳトランジスタＭ２１のゲートとは参照データ系列生成手段６の出力端子Ｔ９ikに接続され、ｎ型ＭＯＳトランジスタＭ２０のドレインとｐ型ＭＯＳトランジスタＭ２１のソースとは出力端子Ｔ１ij（ｉ＝１、２、…、Ｎ）に接続され、ｎ型ＭＯＳトランジスタＭ２０のソースは出力端子Ｔ３２kに接続され、ｐ型ＭＯＳトランジスタＭ２１のドレインは出力端子Ｔ３１kに接続されている。
【００８０】
出力端子Ｔ９ikから参照データ「０」が入力されると、ｎ型ＭＯＳトランジスタＭ２０はオン（ドレイン−ソース間が導通状態）され、ｐ型ＭＯＳトランジスタＭ２１はオフ（ドレイン−ソース間が非導通状態）され、参照データが「０」のとき、出力端子Ｔ１ijと出力端子Ｔ１３２kとが接続状態となる。また、出力端子Ｔ９ikから参照データ「１」が入力されると、ｎ型ＭＯＳトランジスタＭ２０はオフ（ドレイン−ソース間が非導通状態）され、ｐ型ＭＯＳトランジスタＭ２１はオン（ドレイン−ソース間が導通状態）され、参照データが「１」のとき、出力端子Ｔ１ijと出力端子Ｔ３１kとが接続状態となる。
【００８１】
（電流加算回路ｉａｄｄkの説明）
電流加算回路ｉａｄｄkには、各電流遅延フリップフロップＣＤＦＦｉにホールドされた時系列の電流信号が同時に入力され、部分相関電流信号を出力する。この電流加算回路ｉａｄｄkは第１加算系統１０６Ａと第２加算系統１０６Ｂとを備えている。第１加算系統１０６Ａは、図１０に示すように、ソース接地のｎ型ＭＯＳトランジスタＭ３２、Ｍ３３、定電流源Ａ３２、Ａ３３を有する。第２加算系統１０６Ｂは、ソース接地のｎ型ＭＯＳトランジスタＭ３０、Ｍ３１、定電流源Ａ３０、Ａ３１を有する。
【００８２】
ｎ型ＭＯＳトランジスタＭ３０のドレインは出力端子Ｔ３２kに接続されると共に電流源Ａ３０を介して電源Ｖｄｄに接続されている。ｎ型ＭＯＳトランジスタＭ３０のゲートはそのドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３１のドレインは電流源Ａ３１を介して電源Ｖｄｄに接続されると共にｎ型ＭＯＳトランジスタＭ３２のドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３１のゲートはｎ型ＭＯＳトランジスタＭ３０のゲートに接続されている。
【００８３】
ｎ型ＭＯＳトランジスタＭ３２のドレインは出力端子Ｔ３１kに接続されると共に、電流源Ａ３２を介して電源Ｖｄｄに接続されている。ｎ型ＭＯＳトランジスタＭ３２のゲートはそのドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３３のゲートはｎ型ＭＯＳトランジスタＭ３２のゲートに接続されている。ｎ型ＭＯＳトランジスタＭ３３のドレインは電流源Ａ３３を介して電源Ｖｄｄに接続されると共に出力端子Ｔ５１kに接続されている。
【００８４】
第２加算系統１０６Ｂのｎ型ＭＯＳトランジスタＭ３０のドレインには出力端子Ｔ３２kから電流Ｉｍが流れ込み、第１加算系統１０６Ａのｎ型ＭＯＳトランジスタＭ３２には出力端子Ｔ３１kから電流Ｉｐが流れ込む。
【００８５】
ｎ型ＭＯＳトランジスタＭ３０の電流系統とｎ型ＭＯＳトランジスタＭ３１の電流系統とはカレントミラー回路を構成しており、ｎ型ＭＯＳトランジスタＭ３０のドレイン−ソース間に流れる電流「Ｊ＋Ｉｍ」と同じ電流「Ｊ＋Ｉｍ」がｎ型ＭＯＳトランジスタＭ３１のドレイン−ソース間に流れる。同様に、ｎ型ＭＯＳトランジスタＭ３２の電流系統とｎ型ＭＯＳトランジスタＭ３３の電流系統もカレントミラー回路を構成している。ｎ型ＭＯＳトランジスタＭ３２のドレイン−ソース間には出力端子Ｔ３１kに流れ込んだ電流Ｉｐから電流Ｉｍを差し引いた電流「（Ｉｐ−Ｉｍ）」に電流源Ａ３２からの電流Ｊを加えた電流「Ｊ＋（Ｉｐ−Ｉｍ）」が流れ、ｎ型ＭＯＳトランジスタＭ３３のドレイン−ソース間にはｎ型ＭＯＳトランジスタＭ３２のドレイン−ソース間に流れる電流と同じ電流「Ｊ＋（Ｉｐ−Ｉｍ）」が流れ、結果として、出力端子Ｔ５１kから出力される出力電流Ｉｏｕｔは「−（Ｉｐ−Ｉｍ）」となる。この出力電流Ｉｏｕｔが部分相関電流である。
【００８６】
参照符号の割り当てについては後述することにし、次に部分相関出力電流遅延回路ブロック部１０３の説明を行う。
【００８７】
（部分相関出力電流遅延回路ブロック部１０３の説明）
部分相関出力電流遅延回路ブロック部１０３は、図４に示すように、Ｍ−１個のＮチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝１、２、…、Ｍ−１）を有する。Ｎチップ電流遅延回路Ｎｄｅｌａｙlの入力端子Ｔ５１k（ｋ＝１、２、…、Ｍ−１）は、部分相関電流出力手段１０５k（ｋ＝Ｍ−ｌ、…、２）の信号出力線Ｔ４１kに接続されている。そのＮチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝１、２、…、Ｍ−２）の出力端子Ｔ５２l（ｌ＝１、２、…、Ｍ−２）は次段のＮチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝２、…、Ｍ−１）の入力端子Ｔ５１k（ｋ＝２、…、Ｍ−１）に接続されている。Ｎチップ電流遅延回路ＮｄｅｌａｙM-1の出力端子Ｔ５２M-1は、信号出力線Ｔ４１1の出力端子Ｔ５１Mと共に、電流・電圧変換回路１０８の入力端子Ｔ６１に接続されている。
【００８８】
各Ｎチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝１、２、…、Ｍ−１）は、図１１に示すように「Ｎ＋１個」の電流メモリ素子Ｄ1、Ｄ2、…、Ｄp、…、Ｄn+1を有する。各電流メモリ素子Ｄp（ｐ＝１、２、…、Ｎ＋１）の入力側には、部分相関電流Ｉｉｎの入力を制御する入力制御スイッチＳｄｉｎp（ｐ＝１、２、…、Ｎ＋１）が接続され、各電流メモリ素子Ｄp（ｐ＝１、２、…、Ｎ＋１）の出力側には、電流信号Ｉｏｕｔの出力を制御する出力制御スイッチＳｄｏｕｔp（ｐ＝１、２、…、Ｎ＋１）が接続されている。入力制御スイッチＳｄｉｎp（ｐ＝１、２、…、Ｎ＋１）、出力制御スイッチＳｄｏｕｔp（ｐ＝１、２、…、Ｎ＋１）は図１２に示すタイミングクロックパルスＰＣ、ＰＣ’によってオンオフされる。このタイミングクロックパルスＰＣ、ＰＣ’は１チップ時間に相当する時間の間、入力制御スイッチＳｄｉｎp（ｐ＝１、２、…、Ｎ＋１）、出力制御スイッチＳｄｏｕｔp（ｐ＝１、２、…、Ｎ＋１）をオンさせる。各入力制御スイッチＳｄｉｎp（ｐ＝１、２、…、Ｎ＋１）について、タイミングクロックパルスＰＣはｎ＋１チップ時間に相当する時間毎に発生され、各電流メモリ素子Ｄp（ｐ＝１、２、…、Ｎ＋１）はｎチップ時間の間、入力された部分相関電流Ｉｉｎを保持する。
【００８９】
各入力制御スイッチＳｄｏｕｔp（ｐ＝１、２、…、Ｎ＋１）について、タイミングクロックパルスＰＣ’もｎ＋１チップ時間に相当する時間毎に発生されるが、各電流メモリ素子Ｄp（ｐ＝１、２、…、Ｎ＋１）について、タイミングクロックパルスＰＣとタイミングクロックパルスＰＣ’との間には、ｎチップ時間の遅れがあり、従って、各電流メモリ素子Ｄp（ｐ＝１、２、…、Ｎ＋１）はｎチップ時間の間、部分相関電流Ｉｉｎを保持した後、部分相関電流Ｉｉｎを出力して、再度新しい部分相関電流Ｉｉｎを取り込んで保持することになる。
【００９０】
すなわち、各電流メモリー素子Ｄp（ｐ＝１、２、…、Ｎ＋１）は１チップ時間毎にずれた部分相関電流を保持しており、各Ｎチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝１、２、…、Ｍ−１）には、最も古い部分相関電流を保持している電流メモリー素子がその部分相関電流を出力した後に、新しい部分相関電流が取り込まれ、記憶されることになる。
【００９１】
図１３は、各Ｎチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝１、２、…、Ｍ−１）の具体例を示している。各電流メモリ素子Ｄpは定電流源Ｉ１００pとメモリＭＯＳトランジスタＭ１００pとから構成されている。メモリＭＯＳトランジスタＭ１００pはそのゲートとソースとの間がスイッチＳｄＳｗpを介して接続されている。そのメモリＭＯＳトランジスタＭ１００pのソースは定電流源Ｉ１００pに接続され、メモリＭＯＳトランジスタＭ１００pのドレインは接地されている。入力制御スイッチＳｄｉｎpと出力制御スイッチＳｄｏｕｔpとは信号線Ｌ１００pを介して接続されている。各出力制御スイッチＳｄｏｕｔp（ｐ＝１、２、…、Ｎ＋１）はカレントインバータ１０９に接続されている。スイッチＳｄＳｗpは入力制御スイッチＳｄｉｎpと同時にオンされる。
【００９２】
各定電流源Ｉ１００p（ｐ＝１、２、…、Ｎ＋１）には電流Ｊが流れており、例えば、入力制御スイッチＳｄｉｎ1がオンしたとき、出力制御スイッチＳｄｏｕｔ1はオフしている。入力制御スイッチＳｄｉｎ1がオンすると、部分相関電流Ｉｉｎが信号線Ｌ１００1に流れ込み、かつ、スイッチＳｄＳｗ1が同時にオンされるので、メモリＭＯＳトランジスタＭ１００1のゲート電圧がＪ＋Ｉｉｎの電流をソース−ドレイン間に流すように設定される。
【００９３】
入力制御スイッチＳｄｉｎ1がオフすると、同時にスイッチＳｄＳｗ1がオフされるので、メモリＭＯＳトランジスタＭ１００1のゲートがＪ＋Ｉｉｎの電流を流すのに必要な電圧に保持される。このゲートの電圧はｎチップ時間保持され続ける。ｎチップ時間経過後に、出力制御スイッチＳｄｏｕｔ1がオンされると、メモリＭＯＳトランジスタＭ１００1のゲートの電圧がＪ＋Ｉｉｎの電流を流すのに必要な電圧に保持されているので、出力制御スイッチＳｄｏｕｔ1を介して部分相関電流ＩｉｎがメモリＭＯＳトランジスタＭ１００1の電流系統に引き込まれることになる。従って、この図１３に示すＮチップ電流遅延回路Ｎｄｅｌａｙk（ｋ＝１、２、…、Ｍ−１）の具体例によれば、各電流メモリ素子Ｄ1、Ｄ2、…、Ｄp、…、Ｄn+1は、ｎチップ時間経過後に保持している部分相関電流Ｉｉｎをそれぞれ出力することになる。なお、この具体例によれば、部分相関電流Ｉｉｎが各電流メモリ素子Ｄ1、Ｄ2、…、Ｄp、…、Ｄn+1に引き込まれる構成となっているので、Ｓｄｉｎpを介して入力される入力信号としての部分相関電流Ｉｉｎと、出力制御スイッチＳｄｏｕｔpを介して出力される部分相関電流Ｉｉｎとの符号が反転する。そこで、出力信号Ｉｏｕｔの符号を部分相関電流Ｉｉｎの符号に一致させる目的で、カレントインバータ１０９が出力側に設けられているのである。
【００９４】
（電流・電圧変換手段）
その相関電流信号としての出力電流Ｉｏｕｔは、出力端子Ｔ６１を介して電流・電圧変換手段（Ｉ／ＶＣ）１０８に入力される。この電流・電圧変換手段１０８は部分相関出力電流遅延回路ブロック部１０３と復調器７との間に存在し、相関電流信号を電圧信号に変換する。この電流・電圧変換手段１０８は、図１４に示すように、第１差動増幅回路１０８Ａと第２差動増幅回路１０８Ｂとから構成されている。第１差動増幅回路１０８ＡはオペレーションアンプリファイアＯＰ３と抵抗Ｒ１０とを有する。第２差動増幅回路１０８ＢはオペレーションアンプリファイアＯＰ４と抵抗Ｒ１１〜Ｒ１４を有する。オペアンプＯＰ３のプラス端子にはバイアス電圧Ｖｂｉａｓが印加されている。
【００９５】
オペアンプＯＰ３のマイナス端子は出力端子Ｔ６１に接続され、出力電流Ｉｏｕｔが流れ込む。抵抗Ｒ１０はオペアンプＯＰ３の出力端子とマイナス端子との間に接続されている。オペアンプＯＰ４のプラス端子は抵抗Ｒ１１の一端に接続されている。抵抗Ｒ１１の他端にはオペアンプＯＰ３のプラス端子に印加されているバイアス電圧Ｖｂｉａｓと同じ値のバイアス電圧Ｖｂｉａｓが印加されている。抵抗Ｒ１２の一端はオペアンプＯＰ４のプラス端子に接続され、抵抗Ｒ１２の他端は接地されている。抵抗Ｒ１３の一端はオペアンプＯＰ３の出力端子に接続され、その抵抗Ｒ１３の他端はオペアンプＯＰ４のマイナス端子に接続されている。オペアンプＯＰ４の出力端子は出力端子Ｔ６２を介して復調器７の入力側に接続されると共に、抵抗Ｒ１４を介してマイナス端子に接続されている。抵抗Ｒ１３の抵抗値と抵抗Ｒ１１の抵抗値とは同じ値とされ、抵抗Ｒ１４の抵抗値と抵抗Ｒ１２の抵抗値とは同じ値とされている。
【００９６】
バイアス電圧ＶｂｉａｓがオペアンプＯＰ３のプラス端子に加えられていないものとすると、オペアンプＯＰ３のマイナス端子に加わる電圧が等価的に接地状態となるため、抵抗Ｒ１０には出力電流Ｉｏｕｔ（＝Ｉｐ−Ｉｍ）が流れないことになる。そこで、出力電流Ｉｏｕｔ（＝Ｉｐ−Ｉｍ）が抵抗Ｒ１０を流れるようにオペアンプＯＰ４のプラス端子にバイアス電圧Ｖｂｉａｓを印加する。これにより、ｎ型ＭＯＳトランジスタＭ３３のドレイン電圧がバイアス電圧Ｖｂｉａｓにクランプされ、抵抗Ｒ１０に出力電流Ｉｏｕｔ（＝Ｉｐ−Ｉｍ）が流れることになる。ｎ型ＭＯＳトランジスタＭ３３のドレイン−ソース間に流れる電流は、ドレイン電圧が変化してもほとんど変化せず、バイアス電圧Ｖｂｉａｓの値は電源電圧Ｖｄｄの約１／２程度で良い。ここで、オペアンプＯＰ３の出力電圧をＶ１とすると、
Ｖ１＝Ｖｂｉａｓ−（Ｒ１０×Ｉｏｕｔ）＝Ｖｂｉａｓ−Ｒ１０（Ｉｐ−Ｉｍ）である。
【００９７】
この出力電圧Ｖ１には、出力電流Ｉｏｕｔに対応する出力電圧にバイアス電圧が加わったものとなっており、出力端子Ｔ６２に生じる出力電圧Ｖｏｕｔを、出力電流Ｉｏｕｔに対応する出力電圧にするためには、出力電圧Ｖ１からＶｂｉａｓを除去しなければならない。
【００９８】
そこで、第２差動増幅回路１０８Ｂの抵抗Ｒ１１、抵抗Ｒ１２の比（抵抗Ｒ１３、抵抗Ｒ１４の比）を抵抗Ｒ１２、抵抗Ｒ１４に流れる電流が（Ｉｐ−Ｉｍ）となるように設計すれば、オペアンプＯＰ４の出力端子にはバイアス電圧Ｖｂｉａｓが除去された出力電圧Ｖｏｕｔ（＝Ｒ１４（（Ｉｐ−Ｉｍ）））とすることができる。
【００９９】
従って、第１差動増幅回路１０８Ａは、相関電流信号が入力されると共にバイアス電圧が印加されて電流信号変換電圧分とバイアス電圧との和の電圧信号を出力し、第２差動増幅回路１０８Ｂは和の電圧信号が入力されると共にバイアス電圧と同じ値のバイアス電圧が印加されかつ和の電圧信号からバイアス電圧を除去して相関電流信号に対応する相関電圧信号を出力端子Ｔ６２から出力する。この相関電圧信号の波形が図３（ハ）に示されている。
【０１００】
なお、電流・電圧変換手段（Ｉ／ＶＣ）１０８には必ずしもオペアンプを用いる必要はなく、他の電流−電圧変換手段を用いることも可能である。
【０１０１】
（相関処理の説明）
図１５を参照しつつ相関処理について次に説明する。チップ情報を含んだ電流信号の系列Ｓ1、Ｓ2、…、ＳMNが、時刻ｔ1、時刻ｔ2、…、時刻ｔMNの順に時系列的に到来したとし、現在時刻がｔMNとする。
【０１０２】
電流遅延フリップフロップの配列個数Ｍ×Ｎが図１５（イ）に示すようにチップ情報の配列個数Ｌと同じとき（Ｌ＝Ｍ×Ｎ）には、電流信号Ｓ1、Ｓ2、…、ＳMNが右から左の順に保持される。この電流信号Ｓ1、Ｓ2、…、ＳMNは右から左に向かって古い電流信号から新しい電流信号の順に各電流遅延フリップフロップに保持されている。
【０１０３】
各電流遅延フリップフロップに対応させて逆拡散データとしての参照データＲ1、Ｒ2、…、ＲMNを与える。このとき、電流信号Ｓ1、Ｓ2、…、ＳMNの符号と参照データＲ1、Ｒ2、…、ＲMNの符号とが一致すれば相関が最大となり、参照データＲ1、Ｒ2、…、ＲMNを用いて相関電流が最大となるように各電流遅延フリップフロップに保持されていた電流信号の出力経路が切り替えられ、各電流遅延フリップフロップに保持されている電流信号Ｓ1、Ｓ2、…、ＳMNが参照データＲ1、Ｒ2、…、ＲMNの接続経路切り替え論理に従って加算される。
【０１０４】
この図１５（イ）では、各電流遅延フリップフロップの配列個数Ｍ×Ｎとチップ情報の配列個数Ｌとが同じであり、各電流遅延フリップフロップを直列にＭ×Ｎ段配列して、各電流遅延フリップフロップから出力される電流信号を同時に加算して相関を得る構成であったが、この図１５（イ）に示す電流遅延フリップフロップの配列の構成と、図１５（イ）に示す電流遅延フリップフロップをＭ等分してＮ個ずつの配列の組み合わせとして、図１５（ロ）に示すようにＭ段に並列に配列し、Ｎ個の各電流遅延フリップフロップから出力される電流信号を各段毎に加算して、各段毎に部分相関電流を得て、この各段毎に得られる部分相関電流を同時に加算して相関電流を得る構成とは等価である。
【０１０５】
ところで、その図１５（ロ）において、上から下に向かって１段、２段、…、Ｍ段と考えると、時刻ｔ＝ｔMNにおいて、Ｍ段目から出力される部分相関電流は、時刻ｔ1から時刻ｔNまでの間に到来してＭ段目の電流遅延フリップフロップの配列に保持されていた電流信号に基づく部分相関電流であり、Ｍ−１段目から出力される部分相関電流は、時刻ｔN+1から時刻ｔ2Nまでの間に到来してＭ−１段目の電流遅延フリップフロップの配列に保持されていた電流信号に基づく部分相関電流であり、１段目のＮ個の電流遅延フリップフロップから部分相関電流は時刻ｔMNから時刻ｔM(M-1)+1までの間に到来して１段目の電流遅延フリップの配列に保持されていた電流信号に基づく部分相関電流であり、各段の電流遅延フリップフロップの配列から出力される部分相関電流はＮチップ時間ずつ遅れたものとなっている。
【０１０６】
そこで、図４に示すように、配列個数がＮ個の電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）で部分相関電流を得る場合には、時刻ｔ1から時刻ｔNまでの間に到来して電流遅延フリップＣＤＦＦｉの配列に保持されていた電流信号に基づく部分相関電流、時刻ｔN+1から時刻ｔ2Nまでの間に到来して電流遅延フリップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）の配列に保持されていた電流信号に基づく部分相関電流、…、時刻ｔMNから時刻ｔM(M-1)+1までの間に到来して電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）の配列に保持されていた電流信号に基づく部分相関電流が加算されるように、並列電流経路切り替えスイッチ回路部１０２の接続経路切り替え論理を構成すると共に、部分相関電流遅延回路ブロック部１０３を構成すれば良いことになる。
【０１０７】
その図４において、符号Ｒ1、Ｒ2、…、ＲNはＭ段目の部分相関電流出力手段１０５ＳMに与えられた接続経路切り替え論理としての参照データであり、符号ＲN(M-K-2)+1、…、ＲN(M-K+1)-1、ＲN(M-K+1)はＫ段目の部分相関電流出力手段１０５Ｓkに与えられた接続経路切り替え論理としての参照データであり、符号ＲN(M-k-2)+1、…、ＲN(M-1)-1、ＲN(M-1)は二段目の部分相関電流出力手段１０５Ｓ2に与えられた接続経路切り替え論理としての参照データであり、符号ＲN(M-1)+1、…、ＲNM-1、ＲNMは一段目の部分相関電流出力手段１０５Ｓ1に与えられた接続経路切り替え論理としての参照データである。
【０１０８】
例えば、時刻ｔ1から時刻ｔnまでの間に到来して１入力多出力電流遅延フリップフロップＣＤＦＦｉに保持されていた電流信号の系列Ｓ1〜ＳNと参照データの系列Ｒ1〜ＲNとが一致したとすると、時刻ｔ＝ｔNにおいて、Ｍ段目の部分相関電流出力手段１０５Mから出力される部分相関電流は最大となる。この部分相関電流出力手段１０５Mから出力される部分相関電流はＮチップ電流遅延回路Ｎｄｅｌａｙ1に入力されてＮチップ時間保持される。この部分相関電流出力手段１０５Mから出力される部分相関電流はＮチップ時間遅延された後に次段のＮチップ電流遅延回路Ｎｄｅｌａｙ2に出力される。
【０１０９】
次に、時刻ｔN+1から時刻ｔ2Nまでの間に到来して１入力多出力電流遅延フリップフロップＣＤＦＦｉに保持されていた電流信号の系列ＳN+1〜Ｓ2Nと参照データの系列ＲN+〜Ｒ2Nとが一致したとすると、時刻ｔ＝ｔ2Nにおいて、Ｍ−１段目の部分相関電流出力手段１０５M-1から出力される部分相関電流は最大となる。この部分相関電流出力手段１０５M-1から出力される部分相関電流はＮチップ電流遅延回路Ｎｄｅｌａｙ2に入力される。このＮチップ電流遅延回路Ｎｄｅｌａｙ2には、部分相関電流出力手段１０５M-1から出力される部分相関電流と同時に、部分相関電流出力手段１０５Mから出力されてＮチップ時間遅延された部分相関電流が入力されて加算され、この加算部分相関電流がＮチップ電流遅延回路Ｎｄｅｌａｙ2にＮチップ時間保持される。部分相関電流出力手段１０５M-1は部分相関電流出力手段１０５Mから出力されかつＮチップ時間前の部分相関電流と加算されてＮチップ時間遅延された後に次段のＮチップ電流遅延回路Ｎｄｅｌａｙ3に出力される。
【０１１０】
このようにして、Ｍ個の各部分相関電流出力手段１０５kから出力されかつＮチップ時間ずつ遅延された部分相関電流を時系列順に１チップ時間毎に順次加算することにより全体としての相関電流信号が得られる。
【０１１１】
（相関器５の最小構成要素の説明）
この実施例では、相関器５が電圧・電流変換手段１００、１入力多出力電流遅延回路ブロック部１０１、並列電流経路切り替えスイッチブロック部１０２、部分相関電流遅延ブロック部１０３、電流・電圧変換手段１０８から構成されているが、相関器５は電圧電流変換手段１００、１入力多出力電流遅延回路ブロック部１０１、並列電流経路切り替えスイッチブロック部１０２、部分相関電流遅延ブロック部１０３を備えていれば良い。相関出力の処理を電流モードで行う場合には、電流・電圧変換手段１０８を設けなくとも良い。
【０１１２】
この相関器５は、相関がとれた場合であって、ビット情報が「１」のとき、プラス側にピークの電圧を出力し、ビット情報が「０」のとき、マイナス側にピークの電圧を出力し、時系列的に発生する相関電圧信号が復調器７に入力される。復調器７はこの相関電圧信号を積分し、元のベースバンド周波数の情報信号（生の情報信号）を復調する。
【０１１３】
（電流源の構成の説明）
以上の説明では、各電流源を等価回路を用いて説明したが、この各電流源には図１６に示すｐ型ＭＯＳトランジスタＭ３０３を用いることができる。図１６（ａ）は電流源を等価記号Ｉ101で表現し、この等価記号Ｉ101を電流メモリー用のｎ型ＭＯＳトランジスタＭ101に接続した状態を示している。このｎ型ＭＯＳトランジスタＭ101はｎ型ＭＯＳトランジスタをここでは代表して示している。図１６（ｂ）はその等価記号Ｉ101をｐ型ＭＯＳトランジスタＭ３０３により表現しなおした図である。ｐ型ＭＯＳトランジスタＭ３０３はそのドレインがｎ型ＭＯＳトランジスタＭ101のソースに接続され、そのｐ型ＭＯＳトランジスタＭ３０３のソースは電源Ｖｄｄに接続され、ｐ型ＭＯＳトランジスタＭ３０３のゲートには適宜ゲート電圧ＶＥＥが印加される。このｐ型ＭＯＳトランジスタＭ３０３はそのゲートに電圧ＶＥＥが印加されると、定電流源として動作する。
【０１１４】
電流Ｊはｐ型ＭＯＳトランジスタのゲート長Ｌ、ゲート幅Ｗ、ゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌ、ゲート電圧ＶＥＥにより決定され、ゲート電圧ＶＥＥを変更することにより電流Ｊを調節制御できる。
【０１１５】
（ダブルサンプリングの説明）
以上の説明では、チップ情報の配列個数Ｌ＝１２８に対して、各並列電流経路切り替え回路ブロック部１０２のペアスイッチの総個数Ｎ×Ｍとチップ情報の配列個数Ｌとが同一（Ｎ×Ｍ＝１２８）、すなわち、Ｐ＝１であった。このサンプリング方式をシングルサンプリング方式という。チップ情報の配列個数Ｌ＝１２８に対して、並列電流経路切り替えスイッチ回路ブロック部１０２のペアスイッチの総個数をＰ倍（Ｐは２以上の整数）とすることもできる。特に、Ｐが「２」のときのサンプリング方式をダブルサンプリング方式という。この場合、電流経路切り替えスイッチ回路ブロック部１０２のペアスイッチの総個数は２５６個となり、ダブルサンプリング方式のクロック信号の周波数はシングルサンプリング方式に用いられるクロック信号の周波数ｆの２倍となる。
【０１１６】
ダブルサンプリング方式の場合、相関がとれたときに、相関電流信号がシングルサンプリング方式の２倍となり、電流信号の時系列が２個以上ずれると、ピーク出力としての相関電流出力は出力されない。
【０１１７】
（発明の実施の形態１の効果）
上述した実施形態による部分相関型電流相関器５は、電流信号を電流遅延フリップフロップを用いてチップ情報の個数の分だけ順次転送遅延させる構造のマッチドフィルターに比較して、アナログ電流信号を転送する回数を大幅に抑えることが可能であり、電流信号の転送時の誤差の累積を大幅に抑制することが可能で、特にチップ情報の配列個数が多くなった場合にその効果は顕著である。
【０１１８】
また、この部分相関型相関器５の１入力多出力電流遅延フリップフロップＣＤＦＦｉは、出力経路の数が多くなればなるほど、１出力当たりの回路構成要素の数を減らすことができるので、チップ情報の配列個数が多くなった場合に、より一層回路的な負担の軽減に寄与する。
【０１１９】
ここで、相関器５に入力された電流信号の電流値をＩｉｎとする。１回あたりの転送誤差σは入力信号に対して通常の電流カレントミラー回路をベースにしたフリップフロップ、電流メモリー回路の入出力を用いた場合には、σ＝１（％）程度である。この条件のもとでの誤差の発生を見積もることにする。
【０１２０】
例えば、拡散チップ情報の配列個数が２５６個のシングルサンプリングのマッチドフィルタの動作を考えた場合、従来の相関器の構成で直列に配列個数分だけ接続した電流遅延フリップフロップを用いたとき、ｎ段目の電流遅延フリップフロップの出力をＩｎとして、
Ｉｎ＝Ｉｉｎ×（１＋σ）n
の式で表現される転送誤差モデルを仮定する。
【０１２１】
この場合に、転送回数をパラメーターとして、各段の入力電流を比較すると、
0003784218.tif 000002
これに対して、この発明の実施の形態では、数Ｍと数Ｎとは任意に選択することが可能である。数Ｍと数Ｎを任意に決めたときに、電流転送の最大回数をＮtransとすると、
Ｎtrans＝１入力多出力電流遅延フリップフロップＣＤＦＦｉ（ｉ＝１、２、…、Ｎ）による転送回数＋部分相関出力電流データ遅延回路ブロック部１０３による転送回数＝Ｎ＋（Ｍ−１）
で与えられる。
【０１２２】
相関器５の拡散チップ情報の配列個数Ｌが２５６個のとき
0003784218.tif 000003
となり、数Ｎがチップ情報の配列個数Ｌの１／２乗のときに、転送回数が最小になる。直列に電流遅延フリップフロップを用いて遅延させたときの最大誤差の電流値が１２．６５×Ｉｉｎになるのに対して、Ｎ＝１６に設定した場合には、１．３８×Ｉｉｎ程度の電流値に抑えられるから、大幅に電流の転送誤差を抑えることができる。
【０１２３】
ここでは、拡散チップ情報の配列個数ＬをＬ＝２５６として説明を行ったが、例えば、Ｌ＝３２、６４、Ｌ＝１２８、Ｌ＞２５６であっても相関精度を向上させることができる。
【０１２４】
最大転送回数が最小となるＮは、Ｌの１／２乗に最も近い整数であり、そのときの転送回数は２×Ｌの１／２乗と見積もることができる。従って、チップ情報の配列個数が増えるに伴って、この発明の相関器５を用いることによって転送回数の低減、それに伴う転送誤差の累積の低減改善効果が著しくなる。
【０１２５】
この相関器５の回路構成による転送回数の低減は、部分相関出力電流遅延回路ブロック部１０３のＮチップ電流遅延回路Ｎｄｅｌａｙにおいて、ｎチップ分だけ部分相関電流を遅延させるときに、１回の部分相関電流の転送のみでｎ回転送遅延させたと同等の機能を与えることにより実現されている。
【０１２６】
ここでは、主要な電流源の数の見積もり比較を行う。
【０１２７】
電流遅延フリップフロップＣＤＦＦｉ１段当たりの構成では、電流サンプリングカレントミラーを二つ含んでいるから、
電流メモリＭＯＳトランジスタ  ４つ
電流スイッチ                    ２つ
定電流源                        ４つ
と見積もることができる。
【０１２８】
従来の電流遅延フリップフロップをＬ段直列に接続して電流信号を遅延させる回路構成の場合には、電流遅延フリップフロップがＬ個必要であるので、
電流メモリＭＯＳトランジスタ  ４×Ｌ
電流スイッチ                    ２×Ｌ
定電流源                        ４×Ｌ
となる。
【０１２９】
本発明の回路構成の場合には、
１入力Ｍ出力電流遅延フリップフロップＣＤＦＦｉ１個当たり、
電流メモリＭＯＳトランジスタの個数は６＋Ｍ、
電流スイッチの個数は                  ２
定電流源の個数は                      ６＋Ｍ
この電流フリップフロップをＮ個使用するから、
電流メモリＭＯＳトランジスタの個数は（６＋Ｍ）×Ｎ
電流スイッチの個数は                  ２×Ｎ
定電流源の個数は                      （６＋Ｍ）×Ｎ
また、部分相関出力電流遅延回路ブロック部１０３のＮチップ電流遅延回路Ｎｄｅｌａｙについて、
電流メモリＭＯＳトランジスタ        （Ｎ＋１）×（Ｍ−１）
電流スイッチ                          （２×Ｎ）×（Ｍ−１）
定電流源                              （Ｎ＋１）×（Ｍ−１）
である。
【０１３０】
以上の合計から、
電流メモリＭＯＳトランジスタの個数は、
（６＋Ｍ）×Ｎ＋（Ｎ＋１）×（Ｍ−１）＝２Ｍ×Ｎ＋５Ｎ＋Ｍ−１
電流スイッチの個数は、                （２×Ｎ）×Ｍ
定電流源の個数は、                    ２Ｍ×Ｎ＋５Ｎ＋Ｍ−１
である。
【０１３１】
ここで、従来の電流遅延フリップフロップをＬ段直列に接続して電流信号を遅延させる構成の場合の電流源の個数とこの発明の実施の形態１の構成の定電流源の個数とを比較する。電流モード回路の場合には、定電流源から定常的に流れている定電流による消費電力が大部分を占めている。従って、定電流源の個数を減らすことが消費電力の低減と、回路構成の簡素化とに寄与する。
【０１３２】
従来構成の相関器の電流源の個数は４Ｌであり、この発明の実施の形態に係わる電流源の個数は、２Ｍ×Ｎ＋５Ｎ＋Ｍ−１である。
【０１３３】
ただし、ここで、Ｌ＝Ｍ×Ｎであり、
転送回数が最小になるＭ＝Ｎの場合について考察する。
式  ４Ｌ＞２Ｌ＋Ｌ-1/2−１（Ｌ＞９（Ｌは実数））は下記の条件で成立し、Ｌが大きくなるほど、従来の相関器の電流源の個数に較べて、この発明の実施の形態の電流源の個数は急速に少なくなる。これは、チップ情報の配列個数Ｌが増大した場合に、その転送回数の低減の効果と、回路構成の簡略化の効果が顕著になることを示している。
【０１３４】
また、参照符号を固定して動作させる場合には、並列電流経路切り替えスイッチ回路ブロック部１０２のペアスイッチは常時一方が接続、一方が切断状態に保たれる。ここで、ペアスイッチを動作させる場合の消費電力は、スイッチをオンオフ動作させる際のゲート電極への電荷の蓄積により消費されることになるために、実質的にペアスイッチを固定する場合には、消費電力は生じないことになる。
【０１３５】
スイッチドキャパシタを用いたアナログマッチドフィルタでは、非常に厳密な値を持つ容量をＬＳＩプロセスに導入しなければならないが、この電流加算型マッチドフィルタでは、いわゆるＡＳＩＣファンドリーが通常提供しているデジタル用スタンダードプロセスを利用して全ての回路を構成することが可能である。
【０１３６】
この発明の実施の形態１によれば、電流信号の転送回数を大幅に低減すると同時に、回路を構成するうえでの電流源の個数、スイッチの個数を低減することが可能であり、回路構成の簡単化を図ることができる。また、電流源の総個数を減らすことができるので、従来の構成と較べて消費電力を節約できる。
【０１３７】
更に、アナログ電流データの転送回数を大幅に減らすことが可能となるために、相関出力の精度を向上させることができる。
【０１３８】
なお、１入力多出力電流遅延回路ブロック部１０１の電流遅延フリップフロップの個数は、転送誤差の発生割合と電流源の個数と回路素子の複雑化とを総合的に考慮して選択するのが望ましい。
【０１３９】
【発明の実施の形態２】
（１入力多出力電流遅延回路ブロック部１０１に１トランジスタ構造のカレントミラーを用いた場合の説明）
発明の実施の形態１では、２個の定電流源をそれぞれ用いて、サンプル制御スイッチ付きのカレントミラー回路ＣＭＲ１、ＣＭＲ２を構成した。しかしながら、消費電力の観点からは、電流源の個数をなるべく少なくすることが望ましい。
【０１４０】
図１７は定電流源を１個にした場合の１入力多出力電流遅延フリップフロップＣＤＦＦ１の具体例を示している。この図１７に示す１入力多出力電流遅延フリップフロップＣＤＦＦ１の構成は、カレントミラー回路ＣＭＲ１、ＣＭＲ２の構成が異なるのみであるので、他の回路については、同一構成要素に同一符号を付して、異なる部分についてのみ説明する。
【０１４１】
その図１７において、カレントミラー回路ＣＭＲ１は電流源Ｉ10’と、メモリＭＯＳトランジスタＭ１０１’と、入力スイッチＳＷ1０と、制御スイッチＳＷ１１とから構成されている。ここで、入力スイッチＳＷ１０と制御スイッチＳＷ１１とは同一のタイミングでオン・オフする。カレントミラー回路ＣＭＲ２は電流源Ｉ11’と、メモリＭＯＳトランジスタＭ１０２’と、入力スイッチＳＷ２０と、制御スイッチＳＷ２１とから構成されている。入力スイッチＳＷ２０と制御スイッチＳＷ２１とも同一のタイミングでオン・オフする。
【０１４２】
カレントミラー回路ＣＭＲ１のメモリＭＯＳトランジスタＭ１０１’のソースは電流源Ｉ10’を介して電源電圧Ｖｄｄに接続されていると共に、入力スイッチＳＷ１０を介して入力端子Ｔ０１に接続されている。そのメモリＭＯＳトランジスタＭ１０１’のゲートは制御スイッチＳＷ１１を介してそのソースに接続されている。メモリＭＯＳトランジスタＭ１０１’のドレインは接地されている。
【０１４３】
カレントミラー回路ＣＭＲ２のメモリＭＯＳトランジスタＭ１０２’のソースは電流源Ｉ11’を介して電源Ｖｄｄに接続されていると共に、入力スイッチＳＷ２０を介してカレントミラー回路ＣＭＲ１のメモリＭＯＳトランジスタＭ１０１’のソースに接続されている。そのメモリＭＯＳトランジスタＭ１０２’のゲートは制御スイッチＳＷ２１を介してそのソースに接続されると共に、カレントミラー回路ＣＭＲ３のメモリＭＯＳトランジスタＭ３０１のゲートに接続されている。そのメモリＭＯＳトランジスタＭ１０２’のドレインは接地されている。出力端子Ｔ０２は次段の入力端子Ｔ０１に接続されている。
【０１４４】
クロック信号ＳＡ、ＳＢ（図７参照）を用いてこの図１７に示す１入力多出力電流遅延回路フリップフロップＣＤＦＦ１の構成を説明する。
【０１４５】
クロック信号ＳＡの立ち上がりで、カレントミラー回路ＣＭＲ１の入力スイッチＳＷ１０、制御スイッチＳＷ１１がオンする。このとき、入力スイッチＳＷ２０はオフである。入力端子Ｔ０１に理想的な入力電流Ｉｉｎを出力する電流源が接続されていたとすると、メモリＭＯＳトランジスタＭ１０１’のソースとゲートとがオンしているために、メモリＭＯＳトランジスタＭ１０１’のソース−ドレイン間に電流源Ｉ10’からの電流Ｊと入力端子Ｔ０１から流入する電流信号Ｉｉｎとの和の電流「Ｊ＋Ｉｉｎ」が流れるように、そのゲートの電圧が設定される。
【０１４６】
次に、クロック信号ＳＡの立ち下がりで、入力スイッチＳＷ１０と制御スイッチＳＷ１１とがオフする。すると、メモリＭＯＳトランジスタＭ１０１’のゲートは潜在的に電流「Ｊ＋Ｉｉｎ」を流すことのできる電圧に保持される。
【０１４７】
続いて、クロック信号ＳＢが立ち上がると、入力スイッチＳＷ２０と制御スイッチＳＷ２１とが同時にオンされる。すると、メモリＭＯＳトランジスタＭ１０２’のソースとゲートとが導通しているので、メモリＭＯＳトランジスタＭ１０２’のソース−ドレイン間に電流源Ｉ11’からの電流Ｊと前段のカレントミラー回路ＣＭＲ１に流入する電流信号「−Ｉｉｎ」との和の電流「Ｊ−Ｉｉｎ」が流れるように、そのメモリＭＯＳトランジスタ１０２’のゲート電圧が設定される。このとき、メモリＭＯＳトランジスタ１０２’に並列に接続されているカレントミラー回路ＣＭＲ３のメモリＭＯＳトランジスタＭ３０１のゲート電圧も電流「Ｊ−Ｉｉｎ」が流れるように保持される。
【０１４８】
続いて、クロック信号ＳＡがオンすると、カレントミラー回路ＣＭＲ２のメモリＭＯＳトランジスタＭ１０２’に保持されていた電流信号が次段に転送され、同時に、カレントミラー回路ＣＭＲ１のメモリＭＯＳトランジスタＭ１０１’に電流信号Ｉｉｎが流入する。その後の動作は発明の実施の形態１と同じであるので、その詳細な説明は省略する。
（発明の実施の形態２の効果）
この発明の実施の形態２について、
１トランジスタ構成を用いた１入力Ｍ出力電流遅延回路フリップフロップＣＤＦＦｉ１個当たり、
電流メモリＭＯＳトランジスタの個数は４＋Ｍ、
電流スイッチ                      ４、
定電流源                          ４＋Ｍ、
となり、
この電流遅延フリップフロップをＮ個使用するので、
電流メモリＭＯＳトランジスタの総個数は、（４＋Ｍ）×Ｎ、
電流スイッチの総個数は、            ４×Ｎ
定電流源の総個数は、                （４＋Ｍ）×Ｎ
となる。
【０１４９】
また、部分相関出力電流遅延回路ブロック部１０３のＮチップ電流遅延回路Ｎｄｅｌａｙについて、
電流メモリＭＯＳトランジスタの個数は、（Ｎ＋１）×（Ｍ−１）、
電流スイッチの個数は、（２×Ｎ）×（Ｍ−１）、
定電流源の個数は、（Ｎ＋１）×（Ｍ−１）、
である。
【０１５０】
以上により、
電流メモリＭＯＳトランジスタの総個数は、（４＋Ｍ）×Ｎ＋（Ｎ＋１）×（Ｍ−１）＝２Ｍ×Ｎ＋３Ｎ＋Ｍ−１
電流スイッチの総個数は、６×Ｎ
電流源の総個数は、２Ｍ×Ｎ＋３Ｎ＋Ｍ−１
となる。
【０１５１】
発明の実施の形態１では、定電流源の総個数が２Ｍ×Ｎ＋５Ｎ＋Ｍ−１であったのに対して、定電流源の総個数を２Ｍ×Ｎ＋３Ｎ＋Ｍ−１に減らすことができる。その代わりに、電流スイッチの個数は増えているが、全体の回路の構成要素数を減少させることができ、定電流源の個数が消費電力の主要な要素なので、定電流源の個数を減らすことができる効果は顕著である。
【０１５２】
【発明の実施の形態３】
（カスコードＭＯＳを用いて１入力Ｍ出力電流遅延回路を構成した場合の説明）ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴは、チャネル長が充分に大きなとき、そのドレイン電流−ドレイン電圧特性の飽和領域におけるドレイン抵抗ｒｄは非常に大きな値であり、実質的に無限大（ｒｄ＝∞）と考えることができる。しかしながら、チャネル長が１μｍ以下に微細化されると、そのドレイン抵抗ｒｄを無限大として扱うことができなくなってくる。すなわち、有限のｒｄの効果が顕在化し、図１８（ロ）、（二）に示すような特性となる。
【０１５３】
図１８（イ）はｎチャネルＭＯＳＦＥＴを示し、図１８（ロ）はそのｎチャネルＭＯＳＦＥＴの動作特性を示す。また、図１８（ハ）はｐチャネルＭＯＳＦＥＴを示し、図１８（二）はそのｐチャネルＭＯＳＦＥＴの動作特性を示す。
【０１５４】
その図１８（イ）において、符号ＦＥＴＮ（ｎ）はｎチャネルＭＯＳＦＥＴであることを代表的に示す意味で用いている。その図１８（ハ）において、符号ＦＥＴＮ（ｐ）はｐチャネルＭＯＳＦＥＴであることを代表的に示す意味で用いている。ｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））は、そのドレイン抵抗ｒｄが有限の場合、ゲート電圧Ｖｇを２Ｖ、３Ｖ、４Ｖと増加方向に変化させると、そのドレイン−ソース間に流れる電流Ｉｄｎがドレイン電圧Ｖｄｎの増加に伴って、図１８（ロ）に示すように増加する方向に変化する。
【０１５５】
ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））は、そのドレイン抵抗ｒｄが有限の場合、ゲート電圧Ｖｇを−１Ｖ、−２Ｖ、−３Ｖと減少方向に変化させると、そのドレイン−ソース間に流れる電流Ｉｄｐがドレイン電圧Ｖｄｐの減少に伴って、図１８（ニ）に示すように減少する方向に変化する。
【０１５６】
従って、図１８（ロ）、図１８（二）に示すＭＯＳトランジスタを用いて回路設計を行うと、相関器５から出力される相関電流信号が入力された電流信号Ｉｉｎに正確に対応しないことになる。
【０１５７】
そこで、これらの図１８（ロ）に示す動作特性を有する２個のｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））の組み合わせ、図１８（二）に示す動作特性を有する２個のｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））の組み合わせを用いて飽和特性が改善された等価ＭＯＳＦＥＴを構成することとする。
【０１５８】
図１９（イ）はｎチャネルＭＯＳＦＥＴに対応する等価ＭＯＳＦＥＴを示し、等価であるという意味で記号ＥＦＥＴＮ（ｎ）で示す。また、図２０（イ）はｐチャネルＭＯＳＦＥＴに対応する等価ＭＯＳＦＥＴを示し、等価であるという意味で記号ＥＦＥＴＮ（ｐ）で示す。
【０１５９】
ここでは、ｎチャネルＭＯＳ等価ＦＥＴ（ＥＦＥＴＮ（ｎ））には、ｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））が２個用いられ、全体としてｎチャネルＭＯＳＦＥＴとして動作する。２個のｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））を順に、ＦＥＴ１（ｎ）、ＦＥＴ２（ｎ）で示すことにし、その接続状態を次に説明する。
【０１６０】
ｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のソースは接地され、そのドレインはｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のソースに接続されている。ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレインは端子Ｖｏｕｔに接続されている。
【０１６１】
ここで、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のゲートに電圧Ｖｇｎが印加され、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲートに電圧Ｖｂｉａｓが印加されているものとする。
【０１６２】
Ｖｏｕｔの電圧が上昇すると、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレインーソース間を流れる電流Ｉｄｎが増大する。すると、同一の電流ＩｄｎをｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））に同一の電流を流すために、Ｖｄｎの電位が上昇する。すると、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のソース−ドレイン間の電位差（Ｖｏｕｔ−Ｖｄｎ）が減少するために、ｎチャネルＭＯＳＦＥＴのドレイン−ソース間を流れる電流Ｉｄｎが減少する。
【０１６３】
これによって、Ｖｏｕｔの変動によるＩｄｎの変動が、Ｖｄｎの電圧のフィードバック効果によって小さくなる。従って、Ｖｏｕｔの変動に対してＶｄｎの変動が小さくなるので、等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））のドレイン電圧の変動に対する耐性は、単体のＭＯＳＦＥＴを用いた場合のドレイン電圧の変動の大きさよりも小さくなり、実質的にドレイン抵抗ｒｄを大きくすることができる。この等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））はメモリＭＯＳトランジスタに用いられる。
【０１６４】
図２０（イ）に示すｐチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））には、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が２個用いられ、全体としてｐチャネルＭＯＳＦＥＴとして動作する。ここでは、２個のｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））を順に（ＦＥＴ１（ｐ））、（ＦＥＴ２（ｐ））で示すことにし、次にその接続状態を説明する。
【０１６５】
ｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソースはＶｄｄに接続され、そのドレインはｐチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のソースに接続されている。ｐチャネルＭＯＳＦＥＴ（（ＦＥＴ２（ｐ））のソースは端子Ｖｏｕｔに接続されている。
【０１６６】
ここで、ｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のゲートに電圧Ｖｇｐ、ｐチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のゲートに電圧Ｖｂｉａｓが印加されているものとする。
【０１６７】
Ｖｏｕｔの電圧が低下すると、ｐチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のドレイン−ソース間の電位差（Ｖｄｐ−Ｖｏｕｔ）が減少するために、ｐチャネルＭＯＳＦＥＴのドレイン−ソース間に流れる電流Ｉｄｐが減少する。
【０１６８】
これによって、Ｖｏｕｔの変動によるＩｄｐの変動が、Ｖｄｐの電圧のフィードバック効果によって小さくなる。従って、Ｖｏｕｔの変動に対して、Ｖｄｐの変動が小さくなるので、等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））のドレイン電圧の変動に対する耐性は、単体のＭＯＳＦＥＴを用いた場合のドレイン電圧変動の大きさよりも小さくなり、実質的にドレイン抵抗ｒｄを大きくすることができる。この等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））は電流源に用いられる。このカスコードＭＯＳＦＥＴを電流源と電流メモリＭＯＳＦＥＴとを図１７に示す１入力Ｍ出力電流遅延フリップフロップＣＤＦＦ１に適用した具体例を図２１に示す。
【０１６９】
これによって、電流信号の遅延、電流源特性、電流保持特性を向上させることができる。
【０１７０】
【発明の実施の形態４】
（レギュレーティッドカスケード回路により部分相関電流出力遅延回路ブロック部１０３を構成した場合の説明）
図２２（イ）はｎチャネルＭＯＳＦＥＴに対応する等価ＭＯＳＦＥＴを示し、等価であるという意味で記号ＥＦＥＴＮ（ｎ）で示す。また、図２３（イ）はｐチャネルＭＯＳＦＥＴに対応する等価ＭＯＳＦＥＴを示し、等価であるという意味で記号ＥＦＥＴＮ（ｐ）で示す。
【０１７１】
ここでは、ｎチャネルＭＯＳ等価ＦＥＴ（ＥＦＥＴＮ（ｎ））には、ｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））が３個用いられ、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が１個用いられ、全体としてｎチャネルＭＯＳＦＥＴとして動作する。３個のｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））を順に、ＦＥＴ１（ｎ）、ＦＥＴ２（ｎ）、ＦＥＴ３（ｎ）で示すことにし、その接続状態を次に説明する。
【０１７２】
ｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のソースは接地され、そのドレインはｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のソースとｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のゲートとに接続されている。ｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のゲートにはゲート電圧Ｖｇｎが印加される。ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレインは端子Ｖｏｕｔに接続されている。端子Ｖｏｕｔは図１３に示す電流源に接続される。ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲートはｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））のドレインとｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のドレインとに接続されている。ｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のソースは接地されている。ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））のソースは電源Ｖｄｄに接続され、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））のゲートにはゲート電圧Ｖｒｅｇpが印加されている。
【０１７３】
ｎチャネルＭＯＳ等価ＦＥＴ（ＥＦＥＴＮ（ｎ））では、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が電流源として動作する。いま、端子Ｖｏｕｔに加わる電圧が上昇すると、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレイン−ソース間に流れる電流Ｉｄｎが増加し、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のドレイン側の電位Ｖｄｎが上昇しようとする。このドレイン側の電位Ｖｄｎが上昇すると、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のゲート電圧が大きくなり、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のドレイン−ソース間に流れる電流が増加しようとする。
【０１７４】
ところが、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））によりｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））に流れる電流Ｉｒｅｇnは一定に保たれているので、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のドレイン側の電位Ｖｄが下がり、これにより、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲートに加わるゲート電位が低下する。ｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲート電位が下がると、電流Ｉｄｎの増加が阻止され、結果としてｎチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレイン−ソース間の電位差が大きくなり、ｎチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のドレイン電圧Ｖｄｎが一定に保持され、ひいては、電流Ｉｄｎが一定に保たれることになる。
【０１７５】
これにより、ｎチャネル等価ＭＯＳＦＥＴはそのドレイン抵抗ｒｄが∞となり、図２２（ロ）に示す飽和特性が改善される。実際には、電流Ｉｄｎの大きさは概略５０〜１５０マイクロアンペア程度であり、電流Ｉｒｅｇnは２マイクロアンペア程度で良いので、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））からｎチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））に向かって流れる電流Ｉｒｅｇnに基づく電力消費はほとんど無視できる。
【０１７６】
なお、この図２２（イ）に示すｎチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））はいわゆるレギュレーティッドカスケード回路と呼ばれ、この回路それ自体は公知である。このｎチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））は、メモリＭＯＳトランジスタＭ１００p（ｐ＝１、２、…、ｎ＋１）に用いることができる。
【０１７７】
図２３（イ）に示すｐチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））は全体としてｐチャネルＭＯＳＦＥＴとして動作する。ｐチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））には、ｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が３個用いられ、ｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））が１個用いられる。ここでは、３個のｐチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））を順に（ＦＥＴ１（ｐ））、（ＦＥＴ２（ｐ））、（ＦＥＴ３（ｐ））で示すことにし、次にその接続状態を説明する。
【０１７８】
ｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のドレインは端子Ｖｏｕｔに接続されている。ｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソースはｐチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のドレインとｐチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｐ））のゲートに接続されている。ｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のゲートはｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））のドレインとｐチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｐ））のドレインとに接続されている。ｐチャネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のソースは電源Ｖｄｄに接続され、そのゲートにはゲート電圧Ｖｇｐが印加されている。ｐチャネルＭＯＳＦＥＴ（ＦＥＴ３（ｐ））のソースは電源Ｖｄｄに接続されている。ｎチャネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））のソースは接地され、そのゲートにはゲート電圧Ｖｒｅｇnが印加されている。その図２３（イ）において、ＶｄｐはｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソース側の電位であり、ＩｄｐはｐチャネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソース−ドレイン間に流れる電流を示している。このｐチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））の飽和特性は図２３（ロ）に示すようになる。その理由は、ｎチャネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））の動作特性の説明から容易に類推できるので割愛する。このｐチャネル等価ＭＯＳＦＥＴは電流源Ｉ１００p（ｐ＝１、２、…、ｎ＋１）として用いることができる。
【０１７９】
図２４は実際に図１３に示すＮチップ電流遅延回路Ｎｄｅｌａｙ1に等価ＭＯＳＦＥＴを適用した場合を示している。この構造を用いることによって、Ｎチップ電流遅延回路Ｎｄｅｌａｙkの電流源特性と電流保持特性とを向上させることができる。
【０１８０】
【発明の実施の形態５】
（１入力多出力電流遅延回路ブロック部１０１に電流カットを適用した場合の説明）
図２５は１入力多出力電流遅延回路ブロック部１０１において、動作上不必要な時間に、電流源Ｉ10〜Ｉ15、Ｉ16jを停止若しくは定電流Ｊが流れる経路上に電流停止スイッチを設けて、定常電流が流れない構成とした場合を示すタイムチャートである。例えば、電流停止スイッチは図６（ａ）において、経路ｚ1〜ｚ6、ｚ16jに設けられる。
【０１８１】
１チップ時間内で、電流信号をメモリＭＯＳトランジスタにサンプリングし又はメモリＭＯＳトランジスタから出力するのに必要な最低限の時間のみ、電流源Ｉ10〜Ｉ13を動作させる。これは、メモリＭＯＳトランジスタが一度情報を記憶すると、電流源Ｉ10〜Ｉ15、Ｉ16jを停止しても電流情報を記憶しておくことができるという性質を利用している。１入力多出力電流遅延回路ブロック部１０１の場合には、電流信号の記憶と出力時間以外の時間には電流源Ｉ10〜Ｉ13を停止させることが可能である。
【０１８２】
１チップ時間をＴｃｈｉｐ、電流の入出力に必要な時間をＴｉｎｏｕｔとすると、電流源から電流を流すのに必要な時間は、全体の動作時間のうちの、１チップ時間当たり、
Ｔｉｎｏｕｔ／Ｔｃｈｉｐとなり、
電流源Ｉ10、Ｉ11を停止させておくことが可能な時間は、全体の動作時間のうちの、１チップ時間当たり、
（Ｔｃｈｉｐ−Ｔｉｎｏｕｔ）／Ｔｃｈｉｐとなり、
常時電流源の電流を流した場合に対して、対象とする電流源の総個数をＫとすると、電流源を停止させることが可能な時間は、
Ｊ×Ｋ×（Ｔｃｈｉｐ−Ｔｉｎｏｕｔ）／Ｔｃｈｉｐとなり、
この分だけ消費電流を低減することができる。
【０１８３】
電流モード素子の場合には、定常的な電流が消費電流の主体であるので、電流源の定常的な電流を抑えることは、消費電力を抑えるうえで非常に効果がある。また、電流の入出力に必要な時間Ｔｉｎｏｕｔは、ＭＯＳＦＥＴのスケーリング則によって、微細化が進むほど短くなり、それに伴って、電流源を停止することが可能な時間が増えることによって、更なる消費電力の低減が可能である。
【０１８４】
【発明の実施の形態６】
（Ｎチップ電流遅延回路Ｎｄｅｌａｙkに電流カットを行った場合の例）
図２６はＮチップ電流遅延回路Ｎｄｅｌａｙkにおいて、動作上不必要な時間に、電流源を停止もしくは電流の経路上にスイッチを設けて、定常的な電流が流れない構成にした場合を示すタイムチャートである。
【０１８５】
１チップ時間内で、部分相関電流をメモリＭＯＳにサンプリングし又はメモリＭＯＳトランジスタから出力するのに必要な最小限の時間のみ電流源を動作させる。これはメモリＭＯＳトランジスタが一度情報を記憶すると、電流源を停止しても電流情報を記憶保持することができるという性質を利用している。
【０１８６】
このＮチップ電流遅延回路Ｎｄｅｌａｙでは、Ｎ回遅延させる間に１回ずつ相関電流の入力と出力とを行うので、１チップ時間をＴｃｈｉｐ、遅延回数をＮ、相関電流の入出力に必要な時間をＴｉｎｏｕｔとすると、電流源から電流を流すのに必要な時間は、全体の動作時間のうちの、（Ｎ＋１）チップ時間当たり、
Ｔｉｎｏｕｔ／（Ｔｃｈｉｐ×（Ｎ＋１））時間であり、
電流源を停止しておくことが可能な時間は、全体の動作時間のうちの、（Ｎ＋１）チップ時間当たり、
（Ｔｃｈｉｐ×（Ｎ＋１）−Ｔｉｎｏｕｔ）／（Ｔｃｈｉｐ×（Ｎ＋１））時間となり、常時電流源の電流を流した場合に対して、対象とする電流源の総数をＮ＋１とすると、電流源を停止させることが可能な時間は、
Ｊ×（Ｎ＋１）×（Ｔｃｈｉｐ×（Ｎ＋１）−Ｔｉｎｏｕｔ）／Ｔｃｈｉｐとなり、この分だけ、消費電流を低減することができる。
【０１８７】
Ｎチップ電流遅延回路Ｎｄｅｌａｙでは、電流源は（Ｎ＋１）チップ時間のうちに、１チップ時間だけ動作させれば良いので、電流カットの効果が非常に大きく、消費電力の低減の効果が大きい。１個のＮチップ電流遅延回路Ｎｄｅｌａｙ回路では、Ｎ＋１個の電流メモリー回路を並列に持っているが、実質的にカレントカットをチップ単位で行うことによって、２個の電流メモリー相当の電流源消費電力で済むので、回路全体に占める消費電力は高々Ｍ×２個の電流メモリー程度となり、消費電力の低減効果が大きい。
【０１８８】
ここでは、チップ単位でのカレントカットを説明したが、発明の実施の形態４で説明したように、チップ時間内でもカレントカットを動作させる場合には、１個の電流メモリー相当の電流源消費電力で済むので、回路全体に占める消費電力は高々Ｍ×１個の電流メモリー程度となり、より消費電力の低減効果が大きい。
【０１８９】
電流モード素子の場合には、定常的な電流が消費電流の主体であるために、電流源の定常的な電流を抑えることは、消費電力を抑えるうえで非常に効果がある。また、電流の入出力に必要な時間Ｔｉｎｏｕｔは、ＭＯＳＦＥＴのスケーリング則によって、微細化が進むほど短くなり、それにともなって、電流源を停止させることが可能な時間が増えることによって、更なる消費電力の低減が可能である。
【０１９０】
【発明の実施の形態７】
（１入力多出力電流遅延回路ブロック部１０１のメモリー制御スイッチＳＷ11、ＳＷ21にダミーＭＯＳトランジスタを用いた実施例の説明）
図１７に示す１入力多出力電流遅延回路ブロック部１０１のメモリー制御スイッチＳＷ11、ＳＷ21は、図２７（イ）に示すように一般にｎ型ＭＯＳＦＥＴＤＭ0から構成されている。そのｎ型ＭＯＳＦＥＴＤＭ0のドレインはメモリＭＯＳトランジスタＭ101’、Ｍ102’のドレインに接続されると共に、Ｖｏｕｔ端子に接続されている。Ｖｏｕｔ端子は電流源Ｉ10’、Ｉ11’に接続されている。
【０１９１】
ｎ型ＭＯＳＦＥＴＤＭ0のソースはメモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートに接続されている。ｎ型ＭＯＳＦＥＴＤＭ0のゲートにはタイミングクロックパルス（クロック信号ＳＡ、ＳＢに相当）φが入力される。電流信号Ｉｉｎが入力される際にはｎ型ＭＯＳＦＥＴＤＭ0はオン（ソースードレイン間は導通）であり、電流信号を保持する際にはオフである。
【０１９２】
ここで、メモリＭＯＳトランジスタＭ101’、Ｍ102’に電流信号Ｉｉｎが入力される際には、メモリＭＯＳトランジスタＭ101’、Ｍ102’のソース−ドレイン間に電流Ｊが流れるように、ｎ型ＭＯＳＦＥＴＤＭ0を介して、メモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートの電圧がＶｇｎに設定される。このとき、メモリＭＯＳトランジスタＭ101’、Ｍ102’のソースに寄生的に存在している寄生容量Ｃ101は接地に対してＶｇｎの電圧で充電状態となっている。
【０１９３】
メモリＭＯＳトランジスタＭ101’、Ｍ102’に電流信号Ｉｉｎを入力する状態から電流信号Ｉｉｎを保持する状態に変化させる際、ｎ型ＭＯＳＦＥＴＤＭ0が理想状態のときには、メモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートの電圧はＶｇｎに保持される。
【０１９４】
ところが、一般的には、ｎ型ＭＯＳＦＥＴＤＭ0は、オフ状態になるときに、そのゲートが正の電圧から０Ｖに変化するために、そのゲート−ソース間の寄生容量Ｃ102から電荷が放出され、その電荷がメモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートとメモリＭＯＳトランジスタＭ101’、Ｍ102’のゲート−ソース寄生容量Ｃ101とに分配され、結果的にメモリＭＯＳトランジスタＭ101’、Ｍ102’のゲート電圧Ｖｇｎが変動する。この電荷の変動はクロックフィールドスルーと呼ばれ、この構成の電流信号の転送誤差の主要原因となる。このメモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートの電圧の変動によって、そのメモリＭＯＳトランジスタＭ101’、Ｍ102’のドレイン−ソース間を流れる電流が変動し、メモリＭＯＳトランジスタＭ101’、Ｍ102’から出力される電流信号に誤差が入り込むことになる。
【０１９５】
そこで、メモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートの電極を大きくし、そのゲートの容量とソース−ゲート間の寄生容量を大きくすること、又は、ｎ型ＭＯＳＦＥＴＤＭ0の寄生容量を小さくすることによって、この電荷の分配による影響を抑えることが考えられるが、これによって誤差を全て抑制することはできない。
【０１９６】
図２７（ロ）はダミーＭＯＳトランジスタＤＭ1を用いて、この転送誤差を低減する構成を示している。
【０１９７】
ここでは、メモリ制御スイッチＳＷ11、ＳＷ21はｎ型ＭＯＳＦＥＴＤＭ0とダミーＭＯＳトランジスタＤＭ1とから構成されている。ｎ型ＭＯＳＦＥＴＤＭ0のソースはダミーＭＯＳトランジスタＤＭ1のドレインに接続され、ダミーＭＯＳトランジスタＤＭ1のソースはメモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートに接続されている。そのダミーＭＯＳトランジスタＤＭ1のソースとドレインとは短絡されている。そのダミーＭＯＳトランジスタＤＭ1のゲートにはｎ型ＭＯＳＦＥＴＤＭ0のゲートに入力されるタイミングクロックパルスφと逆位相のタイミングクロックパルスφ’が入力される。
【０１９８】
電流情信号Ｉｉｎが入力されるときには、ｎ型ＭＯＳＦＥＴＤＭ0はオンであり、ダミーＭＯＳトランジスタＤＭ1はオフ（ゲートにオフに相当する通常０Ｖの電圧）が印加されている。メモリＭＯＳトランジスタＭ101’、Ｍ102’に流すべき電流値がＪとなるように、ゲート電圧Ｖｇｎは設定される。
【０１９９】
このとき、メモリＭＯＳトランジスタＭ101’、Ｍ102’のゲートソース間の寄生容量Ｃ101はＶｇｎで充電状態になっている。また、ダミーＭＯＳトランジスタＤＭ1のソース−ゲート間の寄生容量Ｃ103、ドレインーゲート間の寄生容量Ｃ104はダミーＭＯＳトランジスタＤＭ1のゲートの電圧（通常、電流信号をメモリーする状態では０Ｖ）とＶｇｎとの電位差（ほぼ１Ｖ）であるために、ほぼ放電状態になっている。
【０２００】
この状態で、電流信号の保持状態が変化した場合を考える。
【０２０１】
ｎ型ＭＯＳＦＥＴＤＭ0がオンからオフになると、そのゲート電圧はほぼ０Ｖになって、寄生容量Ｃ102は放電状態となる。一方、ダミーＭＯＳトランジスタＤＭ1のゲートがオンになると、寄生容量Ｃ103、Ｃ104は充電状態になる。このとき、寄生容量Ｃ102から放出される電荷量と寄生容量Ｃ103、Ｃ104に充電される電荷量を同じにすると、寄生容量Ｃ101を介した電荷の再分配は起こらないので、メモリー電圧Ｖｇｎは変動しないことになる。
【０２０２】
ｎ型ＭＯＳＦＥＴＤＭ0とダミーＭＯＳトランジスタＤＭ1とを同一のｎＭＯＳＦＥＴで製作した場合には、同一のゲート長Ｌに対してダミーＭＯＳトランジスタＤＭ1のゲート幅Ｗを約半分にすれば良い。この構成を採用することによって、単体のメモリＭＯＳトランジスタＭ101’、Ｍ102’の電流信号の転送誤差を減らすことが可能である。
【０２０３】
このダミーゲート構造を図１７に示す１入力多出力電流遅延フリップフロップＣＤＦＦ１に適用した場合の回路構成を図２８に示す。このように単体の転送誤差を減少させることによって、相関器全体の特性を改善することが可能である。
【０２０４】
なお、ここでは、ダミーゲートとしてｎＭＯＳＦＥＴを用いる場合について説明したが、ダミーゲートをｐＭＯＳＦＥＴを用いて構成することも可能である。
【０２０５】
【発明の実施の形態８】
（入力された電流信号の実数倍の電流値を出力することが可能な１入力多出力電流遅延フリップフロップＣＤＦＦｉの説明）
相関処理を行う際に、相関が取れたときには、全ての入力信号が同一の符号で加算されるために、例えば、チップ情報の配列個数がＬであるとすると、入力電流ＩｉｎのＬ倍の電流値が最終的に相関器から出力されることになる。
【０２０６】
この発明の実施の形態では、部分相関を行っているが、この相関電流が大きくなると、Ｎチップ電流遅延回路Ｎｄｅｌａｙの電流源の電流値を大きくする必要がある。線形性を保つためには、遅延させる電流値の２倍以上の電流値が必要である。
【０２０７】
電流モードの相関器では、システムとして要求されるダイナミックレンジを維持する範囲の中で、電流値を一定の割合で縮小することが可能である。図２９は１入力多出力電流遅延フリップフロップＣＤＦＦｉの構造を示している。この図２９に示す１入力多出力電流遅延フリップフロップＣＤＦＦｉの電流信号Ｉｉｎが入力されたときの電流カレントミラー回路ＣＭＲ１、ＣＭＲ２の動作は図１７に示す１入力多出力電流遅延フリップフロップＣＤＦＦｉの動作と同一である。電流信号Ｉｉｎに対して出力電流ＩｏｕｔをＭ倍（Ｍはここでは「１」以下の数であるが、「１」以上でも良い）にしたい場合には、電流源Ｉの電流値をＪ×Ｍに設定し、メモリＭＯＳトランジスタのサイズＬを一定に保ったままゲート幅ＷをＷ×Ｍに設定する。図２９にはＭ＝１／２の場合が示されている。
【０２０８】
この回路構成を採用することによって、次段への転送電流をＩｉｎに維持したまま、各並列電流経路切り替えスイッチ回路ブロック部１０１への遅延転送電流をＩｉｎ×Ｍとして出力することが可能である。全ての並列電流経路切り替えスイッチブロック部１０１への遅延転送電流がＭ倍になるように回路を作成した場合には、相関器の出力は入力電流Ｉｉｎから期待される相関出力に対してＭ倍の比例関係を保ったまま得ることが可能である。Ｍの値は相関器のノイズや非線形性、歪みによるダイナミックレンジを維持できる範囲でなるべく小さくすることによって、電流源の個数を一定に保ったまま、設定する電流値Ｊを小さくすることが可能であり、消費電力を抑えることが可能である。
【０２０９】
【発明の実施の形態９】
発明の実施の形態１から発明の実施の形態８までは、情報の１単位（１ビット）に対して丁度１周期が対応する拡散データ、すなわち、拡散符号としてチップ長Ｌの長周期のものを用いたが、１種類以上の短周期の拡散符号を２回以上の回数繰り返すか、又は、組み合わせて情報の１単位を構成して、この１情報分の符号を単位として相関を取る相関器がある。本発明は、この種の相関器にも適用できるものであり、以下にこの相関器の構成を図３０、図３１を用いて説明する。
【０２１０】
ここで、想定する短周期の拡散符号はＡ１、Ａ２、…、Ａｑのｑ種類の短周期の拡散符号であるとする。ただし、ｑは正の整数である。各短周期の拡散符号の内容を以下の通りとする。
Ａ１＝（ａ１１、ａ１２、ａ１３、…、ａ１Ｎ1）
Ａ２＝（ａ２１、ａ２２、ａ２３、…、ａ２Ｎ2）
…  …
Ａｑ＝（ａｑ１、ａｑ２、ａｑ３、…、ａｑＮq）
情報の１単位に相当する拡散符号Ｙは、これらの短周期の拡散符号を組み合わせて作成される。すなわち、Ｙ＝（Ａ１、Ａ２、…、Ａｑ）
なお、同一の短周期の拡散符号を２回以上繰り返して、例えば、短周期の拡散符号Ａ１を二度繰り返して情報の１単位を構成する場合も、組み合わせということとする。また、短周期の拡散符号のうち、互いに逆の関係にある拡散符号、例えば、拡散符号Ａ１と拡散符号Ａ２とが、Ａ１＝−Ａ２の関係にある場合には、同一の拡散符号であるとして取り扱うものとする。
【０２１１】
ここで、各短周期の拡散符号の長さ（チップ長Ｎ）は同じで合っても良いし、異なっていても良いが、以下の説明では、拡散符号の長さＮは同一であるとして説明する。
【０２１２】
図３０は短周期の拡散符号を用いた相関器の一例を示す図であって、この図３０は、１種類の短周期の拡散符号Ａ＝（ａ１、ａ２、ａ３、…、ａＮ）をＭ個組み合わせて情報の１単位を構成する拡散符号Ｙの信号系列の相関をとる場合を示している。
【０２１３】
例えば、拡散符号の構成を、Ｙ＝（Ａ、Ａ、Ａ、…、−Ａ、Ａ）とする。この拡散符号Ｙを説明の便宜のため、各拡散符号の種類が異なっているものとして、Ｙ＝（Ａ１、Ａ２、Ａ３、…、Ａ（Ｍ−１）、ＡＭ）として表現する。
【０２１４】
この図３０では、１入力多出力電流遅延回路ブロック部１０１がＮ個の１入力２出力電流遅延フリップフロップＣＤＦＦｉから構成されている。互いに異なるｑ種類の短周期の拡散符号から拡散符号Ｙが構成されている場合には、１入力多出力電流遅延回路ブロック部１０１はＮ個の１入力（ｑ＋１）出力電流遅延フリップフロップＣＤＦＦｉから構成される。
【０２１５】
部分相関電流出力手段１０５kは短周期の拡散符号の種類が１種類であるので１個である。部分相関電流出力手段１０５kの部分相関出力電流は、１入力Ｍ出力電流分配回路１５０に入力される。この１入力Ｍ出力電流分配回路１５０は、入力された部分相関出力電流と同一の部分相関出力電流をＭ個の出力端子Ｔｐ1、Ｔｐ2、…、Ｔｐm-1、Ｔｐmから出力する役割を果たす。
【０２１６】
この部分相関出力電流は部分相関出力符号処理回路１５１に入力される。この部分相関出力符号処理回路１５１は入力端子Ｐ（１）ａ、Ｐ（２）ａ、…、Ｐ（Ｍ−１）ａ、Ｐ（Ｍ）ａと出力端子Ｐ（１）ｂ、Ｐ（２）ｂ、…、Ｐ（Ｍ−１）ｂ、Ｐ（Ｍ）ｂとを有し、拡散符号Ｙを構成する短周期の拡散符号Ａ１、Ａ２、…、Ａ（Ｍ−１）、ＡＭの符号に対応する処理を行う役割を果たす。例えば、拡散符号Ａ（Ｍ−１）を除く他の拡散符号はここでは「＋」であるので、そのまま、入力端子Ｐ（１）ａ、Ｐ（２）ａ、…、Ｐ（Ｍ）ａと出力端子Ｐ（１）ｂ、Ｐ（２）ｂ、…、Ｐ（Ｍ）ｂとを接続し、短周期の拡散符号Ｐ（Ｍ−１）は「−Ａ」であるので、入力端子Ｐ（Ｍ−１）ａと出力端子Ｐ（Ｍ−１）ｂとはカレントインバータ１５２を介在させて接続する。これによって、短周期の拡散符号Ｐ（Ｍ−１）は符号が逆転されて出力される。
【０２１７】
その部分相関出力符号処理回路１５１の出力は部分相関出力電流遅延回路ブロック部１０３のＮチップ電流遅延回路Ｎｄｅｌａｙkに入力される。例えば、符号Ａ１に相当する部分相関出力電流は、部分相関出力符号処理回路１５１によって符号処理が行われた後、Ｎチップ電流遅延回路Ｎｄｅｌａｙ1に入力され、符号Ａ２に相当する部分相関出力電流は、部分相関出力符号処理回路１５１によって符号処理が行われた後、Ｎチップ電流遅延回路Ｎｄｅｌａｙ2に入力され、これらを順次加算してＮチップ電流遅延回路ＮｄｅｌａｙM-1から出力される加算電流に出力端子ＴＭから出力される部分相関出力電流を加算することによって、情報の１単位に相当する長さＬを有する拡散符号Ｙの相関処理が行われ、これによって、全体としての相関出力電流が得られる。
【０２１８】
短周期の拡散符号が２種類からなる場合には、１入力（２＋１）出力電流遅延フリップフロップＣＤＦＦｉを用いて電流信号の遅延が行われ、２個の部分相関電流出力手段１０５kが用いられて、２個の部分相関電流出力手段１０５kによって２種類の部分相関処理が行われる。その部分相関出力電流はそれぞれ各１入力多出力電流分配回路１５０に入力され、各１入力多出力電流分配回路１５０はその短周期の拡散符号のチップ長の個数分の部分相関電流信号を出力し、この各１入力多出力電流分配回路１５０から出力された部分相関出力電流信号は、拡散符号Ｙの情報に従って部分相関出力符号処理回路１５１によって符号処理が行われた後、部分相関出力電流遅延回路ブロック部１０３に入力される。
【０２１９】
一般に、１種類以上の短周期の拡散符号を繰り返し用いて又は組み合わせて用いて、情報の１単位を構成するチップ情報の配列個数がＬ個の拡散データを形成する場合には、部分相関電流出力手段の段数は短周期の拡散符号の種類の数に等しい。
【０２２０】
一般に、短周期の拡散符号の種類が１種類である場合には、１入力多出力電流遅延フリップフロップＣＤＦＦｉの構造を１入力２出力の構造とするのみで良く、また、部分相関電流出力手段１０５kも唯１個で良いので、短周期の拡散符号の個数を１周類としてその繰り返し回数をＭ個とした場合の電流源の個数を見積もると以下のようになる。
【０２２１】
１入力２出力電流遅延フリップフロップＣＤＦＦｉ１個当たりの定電流源の個数は、
４＋２＝６
である。
【０２２２】
この電流遅延フリップフロップＣＤＦＦｉをＮ個用いるので、定電流源の総数は６×Ｎ＝６Ｎである。
【０２２３】
１入力Ｍ出力電流分配回路１５０に用いる定電流源の個数はＭ＋１個である。
【０２２４】
部分相関出力電流遅延回路ブロック部１０３の定電流源の個数は、
（Ｎ＋１）×（Ｍ−１）個である。
【０２２５】
従って、この場合の電流源の総個数は、Ｍ×Ｎ＋２Ｍ−５Ｎ＋６個である。
【０２２６】
発明の実施の形態２では、定電流源の個数が、２Ｍ×Ｎ＋３Ｎ−Ｍ−１個であったが、この発明の実施の形態９によれば、Ｍ×Ｎ＋２Ｍ−５Ｎ＋６個であるので、近似的に定電流源の個数をＭ×Ｎ程度削減することができ、実質的に電流源の個数を約半分に削減できる。電流モードの相関器では消費電力が定常的に流れる電流が支配的であるので、定電流源の個数を約半分にできるということは、大幅に電流値を削減できることを意味している。また、部分相関出力電流遅延回路ブロック部１０３のＮチップ電流遅延回路Ｎｄｅｌａｙkに電流カットを適用すれば、更にこの部分相関出力電流遅延回路ブロック部１０３の消費電力を少なくすることができるので、回路全体としての消費電力をより一層少なくすることができる。
【０２２７】
なお、１入力Ｍ出力電流分配回路１５０を設けなければならないために、この回路は増えるが、この回路規模は微々たるものであり、このように、短周期の拡散符号の組み合わせからなる拡散符号に対して、図３０に示す回路構成を採用すれば、大幅に回路規模を削減できると共に、その消費電力を抑制できる。
【０２２８】
図３１は図３０に示す部分相関出力電流遅延回路ブロック部１０３の変形例を示す図である。この図３０では、電流加算回路ｉａｄｄkの出力が部分相関出力電流遅延回路ブロック部１０３に入力されている。１入力多出力電流遅延回路ブロック部の構成、部分相関電流出力手段の構成は、図３０に示すものと同一であるので、その詳細な説明は省略されている。
【０２２９】
この図３１では、部分相関出力電流遅延回路ブロック部１０３は、１入力２出力電流分配回路Ｂ２０kとＮチップ電流遅延回路Ｎｄｅｌａｙkと部分相関出力符号処理回路１５１とを有し、１入力２出力電流分配回路Ｂ２０kとＮチップ電流遅延回路Ｎｄｅｌａｙkとは交互に接続されている。電流加算回路ｉａｄｄkの出力は１入力２出力電流分配回路Ｂ２０1に入力されている。
【０２３０】
１入力２出力電流分配回路Ｂ２０kは、その入力端子に入力された部分相関電流を各出力端子から出力し、その一方の出力端子から出力された電流は次段のＮチップ電流遅延回路Ｎｄｅｌａｙkに入力され、その他方の出力端子から出力された電流は部分相関出力符号処理回路１５１の入力端子Ｐ（ｋ）ａに入力される。部分相関出力符号処理回路１５１は短周期の拡散符号の符号（＋又は−）に従って、相関電流の符号処理を図３０に示す構成のものと同様に行う。符号が「＋」のときは、入力端子Ｐ（ｋ）ａと出力端子Ｐ（ｋ）ｂとを配線のみを介して接続し、符号が「−」のときはカレントインバータを介してその入力端子Ｐ（ｋ）ａとその出力端子Ｐ（ｋ）ｂとを接続する。各出力端子Ｐ（ｋ）ｂから出力された部分相関電流はワイヤー加算若しくは電流加算回路１５３を介して加算されて相関処理がが実行され、この相関電流信号は電流・電圧変換手段１０８に入力される。
【０２３１】
この図３１に示す変形例は、拡散符号の種類が１種類の場合にのみ用いることができる。図３０に示す回路構成のものでは、１入力Ｍ出力電流分配回路が必要であるが、この図３１に示す回路構成の場合には１入力２出力電流分配回路がＭ−１個必要である。
【０２３２】
しかしながら、１つの回路ブロックを小さく可能であるために、図３０に示す回路構成のものに較べて、分配数の増加による電流信号の誤差を抑制することが可能である。なお、回路規模の大きさと電流源の個数とは、図３０に示すものとほぼ同じである。
【０２３３】
【発明の効果】
本発明は以上説明したように、全体としての回路構成の簡略化を図ったので、電流転送誤差の累積の低減化と同時に消費電力の低減化とを図りつつ、相関検出精度の向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明に係わる符号分割多重通信装置のブロック図である。
【図２】  送信電波の生成を説明するためのタイミングチャートである。
【図３】  受信電波に基づく電圧信号と相関電流信号との関係を説明するためのタイミングチャートである。
【図４】  図１に示す相関器の内部構成を示すブロック図である。
【図５】  図４に示す電流・電圧変換手段の構成の一例を示す回路図である。
【図６】  図４に示す１入力多出力電流遅延フリップフロップの基本構成を示し、（ａ）はその詳細回路図、（ｂ）はそのタイミングチャートである。
【図７】  図６に示す１入力多出力電流遅延フリップフロップの電流信号のサンプルの順序を説明するためのタイミングチャートである。
【図８】  図４に示す部分相関電流出力手段のスイッチ接続状態の一例を示す図である。
【図９】  図４に示すぺアスイッチの一例を示す詳細回路図である。
【図１０】  図４に示す電流加算回路の詳細構成を示す回路図である。
【図１１】  図４に示すＮチップ電流遅延回路の内部構成を示すブロック図である。
【図１２】  図１１に示すＮチップ電流遅延回路の制御スイッチに与えられるタイミングクロックを示すタイムチャートである。
【図１３】  図１１に示すＮチップ電流遅延回路の詳細回路図である。
【図１４】  図４に示す電流・電圧変換手段の構成の一例を示す図である。
【図１５】  本発明の相関処理の原理を説明するための図であって、（イ）は従来通りＬ個の電流遅延フリップフロップを直列に配列して相関処理を行う場合を示し、（ロ）はその電流遅延フリップフロップをＭ等分してＮ個ずつ配列して部分的に相関処理を行う場合を示す。
【図１６】  図６（ａ）に示す電流源の回路構成の詳細を説明するための図であって、（ａ）は電流源を等価記号で表現し、（ｂ）は電流源をｎチャネルＭＯＳトランジスタにより構成した場合を示している。
【図１７】  １入力多出力電流遅延フリップフロップの他の発明の実施の形態を示す詳細回路図である。
【図１８】  ＭＯＳトランジスタの動作特性を説明するための図であり、（イ）はｎチャネルＭＯＳトランジスタを代表的に示し、（ロ）はその動作特性を示し、（ハ）はｐチャネルＭＯＳトランジスタを代表的に示し、（二）はその動作特性を示す。
【図１９】  ２個のｎチャネルＭＯＳトランジスタが組み合わされたカスコードＭＯＳトランジスタの説明図であり、（イ）はそのカスコードＭＯＳトランジスタを示し、（ロ）は改善された動作特性を示す。
【図２０】  ２個のｐチャネルＭＯＳトランジスタが組み合わされたカスコードＭＯＳトランジスタの説明図であり、（イ）はそのカスコードＭＯＳトランジスタを示し、（ロ）は改善された動作特性を示す。
【図２１】  図１７に示す電流源に図２０に示すカスコードＭＯＳトランジスタを用い、図１７に示すｎチャネルＭＯＳトランジスタに図１９に示すカスコードＭＯＳトランジスタを用いた場合の回路図である。
【図２２】  ｎチャネル等価ＭＯＳＦＥＴの一例を示し、（イ）はｎチャネル等価ＭＯＳＦＥＴの回路構成であり、（ロ）は改善された動作特性を示す図である。
【図２３】  ｐチャネル等価ＭＯＳＦＥＴの一例を示し、（イ）はｐチャネル等価ＭＯＳＦＥＴの回路構成であり、回路構成の一例を示し、（ロ）は改善された動作特性を示す図である。
【図２４】  図１３に示すＮチップ電流遅延回路にレギュレーティッドカスケード回路を適用した場合の回路図である。
【図２５】  図６に示す１入力多出力電流遅延フリップフロップに電流カットを行う場合を説明するためのタイミングチャート図である。
【図２６】  図１３に示すＮチップ電流遅延回路に電流カットを行う場合を説明するためのタイミングチャート図である。
【図２７】  図１７に示すメモリー制御スイッチの存在に起因する電流転送誤差の改善を図るための説明図であり、（イ）は図１７に示すメモリー制御スイッチの詳細回路図であり、（ロ）は図１７に示すメモリー制御スイッチにダミーＭＯＳトランジスタを設けてメモリー制御スイッチの動作特性の改善を図った詳細回路図である。
【図２８】  図１７に示すメモリー制御スイッチに図２７（ロ）に示すメモリー制御スイッチを適用した場合の１入力多出力電流遅延フリップフロップの詳細回路図である。
【図２９】  図１７に示す１入力多出力電流遅延フリップフロップのメモリＭＯＳトランジスタのゲート幅を変更して入力された電流信号の実数倍の電流値を出力することが可能なの回路構成を示す図である。
【図３０】  短周期の拡散符号を用いた相関器の一例を示すブロック図である。
【図３１】  図３０に示す部分相関出力電流遅延回路ブロック部１０３の変形例を示す図である。
【符号の説明】
７…相関器
１００…電圧・電流変換手段
１０１…１入力多出力電流遅延回路ブロック部
１０３…部分相関出力電流遅延回路ブロック部
１０５k…部分相関電流出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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