(57)【特許請求の範囲】
【請求項１】
複数のデータ線対と複数のワード線との交点に設けられた複数のメモリセルを含む長方形の第１領域、  前記第１領域の第１の辺に沿って設けられ、その中にサブ共通データ線対、前記複数のデータ線に対応して設けられた複数のセンスアンプ、及び前記複数のデータ線に対応して設けられ前記サブ共通データ線対との接続のために設けられた複数の第１スイッチ対が配置された長方形の第２領域、
前記第１領域の長方形の一つの角を前記第１領域の第１の辺と共有する前記第１領域の第２の辺に沿って設けられ、その中に第１の層に形成された複数の上層ワード線の信号を前記第１の層よりも下層の第２の層に形成された前記複数のワード線に伝達するために設けられた長方形の第３領域、  及び前記第１領域の前記一つの角と、前記第２領域の一辺と、前記第３領域の一辺とによって規定される長方形の第４領域をそれぞれに有する複数の単位メモリアレーと、
複数の読み出し線対と、
複数の列選択線と、
前記複数の第１スイッチ対を選択的に動作させるために前記複数の列選択線を介して接続されるＹデコーダとを備える半導体装置であって、
前記複数の単位メモリアレーのそれぞれは、前記第１領域から第４領域によって新たな長方形の領域を形成し、
前記複数の単位メモリアレイーは、前記ワード線の延在する方向と前記データ線対の延在する方向にマトリクス状に配置され、
前記Ｙデコーダは、前記複数の単位メモリアレーが前記データ線対の延在する方向に繰り返し配置された端に配置され、
前記単位メモリアレーの前記第４領域は、前記複数の読み出し線対の一対と同じ前記単位メモリアレーの前記サブ共通データ線対とを接続するための第２スイッチ対を更に含み、
前記複数の列選択線は前記データ線と同じ方向に延在し、前記第１領域と前記第２領域が繰り返し配置される領域に配置され、
前記複数の読み出し線は前記データ線と同じ方向に延在し、前記第３領域と前記第４領域が繰り返し配置される領域に配置されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記単位メモリアレーの前記第２領域は前記複数のデータ線対に対応して設けられた複数の第１プリチャージ回路を更に有し、
前記単位メモリアレーの前記第４領域は前記サブ共通データ線対に接続された第２プリチャージ回路を更に有することを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれかにおいて、前記複数のセンスアンプのそれぞれは、交差結合された２つのＣＯＭＳインバータで構成されることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれかにおいて、前記複数のメモリセルのそれぞれは、ダイナミック形メモリセルであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに係り、高集積でしかもメモリアレーからの信号読出しを高速に行なうためのメモリアレー構成法に関するものである。
【０００２】
【従来の技術】
従来、ダイナミック形  ランダム  アクセス  メモリ（以下ＤＲＡＭと略す）では、図２に示すようなメモリアレー（ＭＡ１〜ＭＡｒ）と、Ｙデコーダ（ＹＤＥＣ）、およびメインアンプ（ＭＡＭＰ）と、この図では省略したチップ制御用のクロック系回路やＸアドレス系回路から成る。ここでメモリアレーは多分割データ線方式（特公平2-043279）を仮定してＭＡ１〜ＭＡｒにｒ分割している。各メモリアレーはｋ個の第１データ線対（Ｄ１〜Ｄｋ、以後単にデータ線対と略す）とｋ個のセンスアンプ（ＳＡ）、およびデータ線対と第２データ線対（ＩＯ１〜ＩＯｒ、以後メイン読出し線対と略す）とを接続するためのｋ個のスイッチ（ＳＳ１〜ＳＳｋ）で構成される。各メモリアレー内のスイッチは１組のＹデコーダの出力ＹＳ１〜ＹＳｋで制御する。メイン読出し線対はメモリアレーを通して配置される。ＭＡＭＰはメモリアレー外の信号増幅回路である。ＳＡはＣＭＯＳフリップフロップ、スイッチはＭＯＳトランジスタで構成される。ＭＡＭＰはＣＭＯＳまたはバイポーラを用いた差動アンプ、ＹＤＥＣはＮＡＮＤやインバータ等の論理回路で構成される。ダイナミックメモリではこのほかに各データ線対毎にプリチャージ回路が必要だが図では省略した。次にこの回路の動作を説明する。ワード信号（ＷＬ）が高電位（選択）に立ち上がるとＭＡ１内のメモリセル（ＭＣ）からデータ線対（Ｄ１〜Ｄｋ）に１００ｍＶ程度の微小信号が読出される。これをＳＡで電源電圧または内部電圧（例えば３Ｖ）程度に増幅する。この後またはこれと平行し、ＹＤＥＣ出力信号（ＹＳ１〜ＹＳｋ）で制御されるスイッチ（ＳＳ１〜ＳＳｋ）により、１本のデータ線対信号だけがメイン読出し線対に伝達される。これをＭＡＭＰで増幅しＤＯＵＴとして外部に出力する。なお、図２に示したメモリアレー構成およびスイッチ（ＳＳ１〜ＳＳｋ）の詳細については、「大容量ＤＲＡＭ」（青木  ，電子情報通信学会誌  Ｖｏｌ．７３  Ｎｏ．４  ｐｐ３６９〜３７６  １９９０  ４月）、及び特開昭61-142594と特開平1-155589に示されている。
【０００３】
【発明が解決しようとする課題】
上記従来技術では、ＭＡ１内の多数のデータ線対毎にスイッチがあり、このスイッチがすべて１組のメイン読出し線対ＩＯに接続される。スイッチはＭＯＳトランジスタで構成され、ＩＯ線にはスイッチの数だけゲート容量や接合容量等の寄生容量が付く。メモリ容量が増大するに従がいデータ線対数は増加するため、ＩＯ線の負荷容量が増大し、高速読出し動作の障害となる。
【０００４】
このＩＯ線のスイッチ数を減らすため、特公平3-21996では図３の回路が提案されている。これは図３に示したようにＩＯ線対（第２データ線対）をデータ線対と同一方向に配置し、ＩＯ線に接続されるスイッチ数をアレー分割数ｒだけに減らしＩＯ線の寄生容量の低減を図るものである。しかしこの方式ではＩＯ線対はデータ線対と異なる配線層でかつレイアウトピッチはデータ線対と同程度の微細さが必要である。さらに大容量メモリでは一般にこのＩＯ線方向がワード線方向より長くなるのでＩＯ線の配線容量が増加する。以上からこの方式は実用には適さないと考えられる。
【０００５】
本発明の目的は、メモリアレーからの信号の読出しを高速に行なうためのメモリアレー構成を提供することにある。
【０００６】
【課題を解決するための手段】
本願発明の代表的な一例を示せば以下の通りである。即ち、複数のデータ線対と複数のワード線との交点に設けられた複数のメモリセルを含む長方形の第１領域、  前記第１領域の第１の辺に沿って設けられ、その中にサブ共通データ線対、前記複数のデータ線に対応して設けられた複数のセンスアンプ、及び前記複数のデータ線に対応して設けられ前記サブ共通データ線対との接続のために設けられた複数の第１スイッチ対が配置された長方形の第２領域、  前記第１領域の長方形の一つの角を前記第１領域の第１の辺と共有する前記第１領域の第２の辺に沿って設けられ、その中に第１の層に形成された複数の上層ワード線の信号を前記第１の層よりも下層の第２の層に形成された前記複数のワード線に伝達するために設けられた長方形の第３領域、  及び前記第１領域の前記一つの角と、前記第２領域の一辺と、前記第３領域の一辺とによって規定される長方形の第４領域をそれぞれに有する複数の単位メモリアレーと、複数の読み出し線対と、複数の列選択線と、前記複数の第１スイッチ対を選択的に動作させるために前記複数の列選択線を介して接続されるＹデコーダとを備える半導体装置であって、
前記複数の単位メモリアレーのそれぞれは、前記第１領域から第４領域によって新たな長方形の領域を形成し、前記複数の単位メモリアレイーは、前記ワード線の延在する方向と前記データ線対の延在する方向にマトリクス状に配置され、前記Ｙデコーダは、前記複数の単位メモリアレーが前記データ線対の延在する方向に繰り返し配置された端に配置され、前記単位メモリアレーの前記第４領域は、前記複数の読み出し線対の一対と同じ前記単位メモリアレーの前記サブ共通データ線対とを接続するための第２スイッチ対を更に含み、前記複数の列選択線は前記データ線と同じ方向に延在し、前記第１領域と前記第２領域が繰り返し配置される領域に配置され、
前記複数の読み出し線は前記データ線と同じ方向に延在し、前記第３領域と前記第４領域が繰り返し配置される領域に配置されるようにする。ここで、単位メモリアレーの配置は代表的には図１６に示され、読み出し線の配置は代表的には図１４に示される。
【０００７】
【発明の実施の形態】
以下、本発明を実施例を用いて詳細に説明する。
【０００８】
図１は本発明の概念を示した第１の実施例である。本実施例の特徴は、ｋ個のデータ線対（Ｄ１〜Ｄｋ）およびセンスアンプ（ＳＡ）から成るメモリアレー（ＭＡ）を、ワード線に沿ってｍ個のサブブロック（ＢＡ１〜ＢＡｍ）に等分割し、ＭＡＰとつながるメイン読出し線対（ＭＩＯ）とは別に各サブブロック毎に専用のサブ読出し線対（ＳＩＯ１〜ＳＩＯｍ）を設けたことである。１サブブロック内のデータ線対は全て、Ｙデコーダ回路の出力信号（ＹＳ１〜ＹＳｋ）で制御されるスイッチ（ＳＳ１〜ＳＳｋ）を介してサブ読出し線対（ＳＩＯ１〜ＳＩＯｍ）に接続する。このサブ読出し線対は、１サブブロックに１個設けるスイッチ（ＳＢ１〜ＳＢｍ）を介してメイン読出し線対（ＭＩＯ）に接続する。スイッチ（ＳＢ１〜ＳＢｍ）はサブブロック選択回路（ＢＤＥＣ）の選択信号（ＢＳ１〜ＢＳｍ）によって制御される。次に回路動作を説明する。アドレス信号によってワード信号（ＷＬ）が選択されると、ＭＡ１内のデータ線対（Ｄ１〜Ｄｋ）にメモリセル（ＭＣ）から１００ｍＶ程度の微小信号が読出される。これをセンスアンプ（ＳＡ）で電源電圧または内部電圧（例えば３Ｖ）に増幅する。この後またはこれと平行し、Ｙデコーダによって１本の列選択信号（例えばＹＳ１）が選択され、サブ読出し線対（例えばＳＩＯ１）にメモリ信号が伝達される。ＹＳ１とほぼ同時にサブブロック選択回路（ＢＤＥＣ）からの選択信号（例えばＢＳ１）も入力され、メイン読出し線対（ＭＩＯ）にメモリ読出し信号が伝達される。これをメモリアレーの外にあるメインアンプ（ＭＡＭＰ）で増幅して出力する。サブ読出し線対とメイン読出し線対はデータ線と垂直に、ワード線と平行に配線する。このように本実施例では、データ線対とサブ読出し線対とを接続する第１スイッチ（ＳＳ１〜ＳＳｋ）をｍ個のサブブロックに分割し、その中の１サブブロック用のサブ読出し線対だけを第２スイッチ（ＳＢ１〜ＳＢｍ）でメイン読出し線対に接続する構成にしている。このためメイン読出し線対の寄生容量を大幅に低減できる。例えば、６４Ｍｂ  ＤＲＡＭに適用した場合の効果は以下のようになる。なお、この６４Ｍｂ  ＤＲＡＭの詳細は「６４ＭビットＤＲＡＭの低電圧・高速化技術」（中込  他，電子情報通信学会技術研究報告  電子デバイス研究会（ＥＤ）９０−７３，集積回路研究会（ＩＣＤ）９０−９８，第１〜９頁  １９９０年）に記載されているのでここでは省略する。まず従来技術の場合、読出し線対には５１２個のスイッチが接続される。このため読出し線対の負荷容量は２．５７ｐＦと大きい。一方、本発明を適用し１６個のサブブロックとサブ読出し線対に分割した場合は、サブブロック内の第１スイッチ３２個とメイン読出し線対に接続する第２スイッチ１６個とを合わせ、合計４８個とスイッチ数を少なくできる。このため負荷容量も１．０１ｐＦと従来技術に比べて６１％も低減できる。このように本発明では、読出し線対の負荷容量に起因した信号遅延が少なくできるので、高速な読出し動作を実現できる。
【０００９】
しかし図１の場合、サブ読出し線対とメイン読出し線対とを接続する第２スイッチ（ＳＢ１〜ＳＢｍ）を新たにメモリアレー内にレイアウトする必要がある。通常ＤＲＡＭでは、メモリアレー内は使用するプロセス技術で可能な最小配線ピッチでレイアウトしており、レイアウトの自由度が少ない。このため第２スイッチ（ＳＢ１〜ＳＢｍ）を新たにメモリアレー内に加えると、スイッチのレイアウト分だけチップ面積が増加するという問題がある。この問題の対策を次に示す。
【００１０】
図４はこれを解決するための本発明の第２の実施例を示す図である。本実施例の特徴は、図１で述べたサブ読出し線対とメイン読出し線対との間の第２スイッチ（ＳＢ１〜ＳＢｍ）を、後述するワード線のワードシャント領域（ＷＳＨ）に配置していることである。その他の部分は図１と同一である。まずワードシャントについて説明する。通常のＣＭＯＳプロセスを用いたメモリでは、メモリセル用トランスファーＭＯＳのゲートを形成する配線（ＷＬＧ）は、比較的抵抗の高いポリシリコンなどが使われる。このためメモリ容量が増加してＷＬＧの負荷容量が大きくなると、配線の抵抗と容量で決まる信号遅延が大きくなり、高速動作の障害となる。このため特開昭51-023321に示されたような、低抵抗のアルミニウムなどを用いた配線（ＷＬ）をＷＬＧと重ねてレイアウトし、ＷＬ上の数十箇所でコンタクトホール（ＣＯＮＴ）によって、ＷＬとＷＬＧとを短絡し配線抵抗を低減する、一般にワードシャントと呼ばれる方法が必須である。このワードシャントには、メモリセル存在領域（図４のＢＡ１，ＢＡ２〜ＢＡｍ）とは別に、ＣＯＮＴで短絡するためのレイアウト領域（以下、ワードシャント領域ＷＳＨと呼ぶ）が必要である。
【００１１】
このワードシャント領域（ＷＳＨ）の構成を図５と図６を用いて説明する。まず図５は通常のＤＲＡＭのワードシャント領域（ＷＳＨ）の断面構成を示したものである。ＭＯＳのゲートを形成するＷＬＧを最下位の配線とし、その上にワード線と直角方向にデータ線対を形成する配線（図５ではＴＳ）、更にその上に低抵抗配線（ＷＬ）が形成される。このように、通常のＤＲＡＭではＷＬＧとＷＬとの間にデータ線を形成する配線層ＴＳがある。ワードシャント領域では、ＷＬからコンタクトホール（ＣＯＮＴ２）を介してＴＳにつなぎ、次にこのＴＳを別工程のコンタクトホール（ＣＯＮＴ１）でＷＬＧにつなぐ。このように２段階に分けてワードシャントを行なう。
【００１２】
図６は前述の６４Ｍｂ  ＤＲＡＭのワードシャント領域の平面構成を示したものである。図５で説明したように、ワードシャントには２個のコンタクトホール（ＣＯＮＴ１，ＣＯＮＴ２）が必要なため、ワードシャント部のレイアウト面積が大きくなる。しかもワード線の配線ピッチはメモリセル寸法（０．８×１．６μｍ2）で決まる０．８μｍピッチを守らなければならない。このためワードシャント領域は、図６に示すようにワード線４本（ＷＬ１〜ＷＬ４）を１セットにして、階段状にレイアウトする必要がある。このためワードシャント領域（ＷＳＨ）の寸法は大きくなり、０．３μｍ微細加工技術を用いた６４Ｍｂ ＤＲＡＭでも１０μｍ程度と大きい。センスアンプやプリチャージ回路がデータ線対ピッチ１．６μｍにレイアウトされることを考えると、このワードシャント領域（ＷＳＨ）が非常に広い領域であることがわかる。したがって、図４に示したようにこのＷＳＨ領域に対応するセンスアンプのすき間に第２スイッチ（ＳＢ１〜ＳＢｍ）をレイアウトしても、チップ面積には影響しない。この領域は従来は配線があるだけだった。このように図４の構成により、高速でしかも高集積のＤＲＡＭを実現できる。なお図４はサブブロックを挟むようにワードシャント部を設けた場合だが、サブブロックの中央にワードシャント部を設けることも可能である。
【００１３】
ところで、これまではメモリアレー内のサブブロック分割方法については、特に言及していなかった。以下では、このサブブロック分割方法について述べる。サブブロックの分割は、メモリアレー内からの信号読出し速度だけではなく、Ｙデコーダ回路（ＹＤＥＣ）およびサブブロック選択回路（ＢＤＥＣ）の構成と密接に関係する。それは第１（図１）および第２（図４）の実施例におけるＹデコーダ（ＹＤＥＣ）の選択信号（ＹＳ１〜ＹＳｋ）と、サブブロック選択回路（ＢＤＥＣ）の選択信号（ＢＳ１〜ＢＳｍ）とが同じサブブロックを選択しなければならないためである。これらの信号が別々のサブブロックを選択すると、メインアンプに正しい信号が伝達されないため誤動作が生じる。動作速度だけを考慮してサブブロック分割を決定すると、常に一致したサブブロックを選択するためには、ＢＤＥＣの論理設計が非常に複雑となる。例えば、２５６データ線対のメモリアレーを、動作速度だけを考慮して１０個のサブブロックに分割する場合を考える。この場合サブブロックのデータ線対の数は、２５個のものと２６個のものに分かれる。この他にも１０個に分割する方法があるが、いずれの場合でも各サブブロックのデータ線対の数を統一できない。このため、データ線対の数に応じてそれぞれ専用のＢＤＥＣの論理設計が必要になり、設計が複雑になる。さらに、従来のデコーダ回路はＮＡＮＤ等の簡単な論理回路を用いて、アドレス信号の組み合わせで選択しているため、選択する単位が２の累乗となっている。このためデータ線対の数が２５個や２６個といったような構成の場合、従来のデコーダ回路は使用できない。したがって、デコーダ回路の論理設計自体が複雑となり、設計工数が増加してしまう。これを避け設計を簡単化するためには、サブブロック内のデータ線対の数が２の累乗となるようにサブブロックを分割する必要がある。これによって従来のデコーダ回路を使用できるようになり、設計が簡略化できる。このように分割した場合のＹデコーダおよびサブブロック選択回路の構成例を図７に示す。Ｙデコーダ（ＹＤＥＣ）およびサブブロック選択回路（ＢＤＥＣ）は、ＣＭＯＳのインバータ（ＩＮＶ）と否定論理積（ＮＡＮＤ）といった簡単な回路で構成している。ここで、ＡＹ００〜ＡＹ３３はプリデコーダからのアドレス信号である。この場合はＹＤＥＣの出力信号は１６個の単位で繰り返しているため、１度に１６本のＹＳ信号が選択される。この場合でもＢＤＥＣ選択信号が１本だけ選択されるので、メイン読出し線には１６本のデータ線対のうちの１対のみが読出され論理機能的には問題ないが、消費電流が増加する問題がある。そこで、図７に点線で示したように、ＢＤＥＣの出力をＹＤＥＣに入力することで、ＹＤＥＣの選択信号も１信号だけ選択する。
【００１４】
図８は、本発明の第３の実施例を示す図である。この実施例は図１の第１実施例、および図４の第２実施例における第１スイッチ、第２スイッチやセンスアンプＳＡ、プリチャージ回路ＰＣの具体的な回路構成を示したものである。各スイッチ（ＳＳ１，ＳＢ１）には１対のＭＯＳトランジスタを使用し、信号線（Ｄ１，ＳＩＯ１，ＭＩＯ）をそれぞれソースとドレインに、デコーダ信号（ＹＳ１，ＢＳ１）をゲートに接続している。ΦＳ、／ΦＳがオンしＳＡがデータ線微小信号を増幅した後またはこれと平行し、デコーダ信号によってＭＯＳスイッチＳＳ１、ＳＢ１を選択的にオンすることにより、第１および第２の実施例で示したような動作が可能となる。なお、サブ読出し線対（ＳＩＯ１）にはデータ線対と同じプリチャージ回路（ＰＣ）を接続している。これはチップが非動作の時に、サブ読出し線対（ＳＩＯ１）をデータ線対（Ｄ１）と同じ電圧（ＨＶＤ）にプリチャージするためである。もしＳＩＯ１対間に電位差があったり、Ｄ１とＳＩＯ１とに大きな電位差がある場合は、スイッチ（ＳＳ１）がオンしたときにＤ１のメモリ信号が小さくなり、センスアンプ（ＳＡ）の動作が不安定になるためＰＣは必要である。ＳＢ１とＰＣはワードシャント部に置ける。なおこの実施例のスイッチはメモリ信号の読出しだけでなく、ＭＩＯからＳＩＯ１、ＳＩＯ１からＤ１へと逆に書込むときにも使用できる。したがって、書込み用に別の回路や配線を設ける必要はない。
【００１５】
図９は、本発明の第４の実施例を示す図である。この実施例の特徴は図１および図８でのスイッチ（ＳＳ１）を、読出し用（ＳＳ１）と書き込み用（ＳＷ１）に分離したことにある。ＳＳ１を構成するＭＯＳトランジスタのゲートに、データ線対Ｄ１を接続している。これによりＤ１対の信号電位差がＳＩＯ１対の電流差となる。この電流差はＳＢ１を介してＭＩＯ対に現われ、メインアンプ（ＭＡＭＰ）で電圧変換して読出す。この実施例では、Ｄ１をＭＯＳトランジスタのゲートに入力しているため、ＹＳ１をセンスアンプ（ＳＡ）が動作する前にオンしても誤動作は生じない。したがって、ＳＡの動作が始まるまで読出しを待つ必要が無く、図８より高速な読出し動作が実現できる。なお、この実施例では、ＳＩＯ１からＤ１への書き込みは出来ないため、書き込み用のスイッチ（ＳＷ１）、および書き込み用信号配線（ＷＥ，ＷＩ対）が新たに必要である。
【００１６】
図１０は、本発明の第５の実施例を示す図である。この実施例の特徴は、図９の第４実施例とは逆に、Ｄ１対をＭＯＳスイッチ（ＳＳ１）のドレインに入力し、ＳＩＯ１をスイッチ機能付きＭＯＳ回路（ＳＢ１）のゲートに入力していることである。また、書き込み用のスイッチ（ＳＷ１）もＳＩＯ１に接続している。この様な構成とすることにより、レイアウトの自由度のない領域（図６で１．６μｍ幅）にあるスイッチ（ＳＳ１）の素子数を少なくし、広いワードシャント領域（図６で１０μｍ幅）に素子数の多いＳＢ１やＳＷ１を配置するため、高集積化と高速化を両立できる。この実施例ではメイン読出し線対（ＭＩＯ）と、書き込み線対（ＷＩ）を分離したが、共通化することも可能である。
【００１７】
図１１は、本発明の第６の実施例を示す図である。この実施例の特徴は、２つのスイッチ（ＳＳ１，ＳＢ１）を共にゲート受けのＭＯＳ差動回路とし、ＳＩＯ１、ＭＩＯのどちらも電流差で読出す構成にしたことである。このためＳＩＯ１には電流差を電圧差に変換するための負荷回路（ＬＯＡＤ）が必要である。この図のＬＯＡＤはカレントミラー形負荷回路である。これにより、Ｄ１対の微小読出し信号が２段増幅されるため、ＭＩＯに流れる電流差が大きくなり、メインアンプへの読出しを図８〜図１０よりさらに高速化できる。
【００１８】
図１２は、本発明の第７の実施例を示す図である。この実施例の特徴は、サブ読出し線対（ＳＩＯ１）にも、通常のデータ線対（Ｄ１）と同じセンスアンプ（ＳＡ）を設けていることである。その他は図８に示した第３実施例と同様である。この構成にすることにより、ＳＩＯ１およびＭＩＯの負荷容量をＤ１上とＳＩＯ１上にある２個のセンスアンプで加算駆動するため、読出し動作が図８より高速化できる。なおこの構成は、図１０の第５実施例にも適用できる。
【００１９】
図１３は、本発明の第８の実施例を示す図である。この実施例の特徴は、Ｙデコーダ（ＹＤＥＣ）の選択信号（ＹＳ１〜ＹＳｎ）を、ワード信号（ＷＬ）と同一方向に配置していることである。その他は図１の第１実施例と同じである。この様な構成にすることで、データ線方向の配線はサブブロック選択回路（ＢＤＥＣ）の選択信号（ＢＳ１〜ＢＳｍ）だけになる。したがって、ＢＳ１〜ＢＳｍの配線の自由度が大きくなり、メモリアレー内に電源線や各種信号線をレイアウトできるようになる。これによってメモリアレー以外の配線領域を小さくでき高集積化に有効である。なお読出し動作の高速化の効果については、第１の実施例と同じである。
【００２０】
図１４は、本発明の第９の実施例を示す図である。本実施例の特徴はこれまでの実施例と同様な通常の高速読出し機能に加え、並列読出し／書込みテスト（多数ビット同時テスト）機能を付加したことにある。ＭＩＯ１〜ＭＩＯｍはこれまでと同様の通常読出し線対である。ＰＩＯ１〜ＰＩＯｍが新たに設けた並列読出し線対である。これらはデータ線対と同方向に配置し、しかもｒ個のメモリアレー（ＭＡ１〜ＭＡｒ）で共有させる。第２スイッチＳＢ１〜ＳＢｍはＢＳ１〜ＢＳｍあるいはＢＳＴによりＭＩＯ線あるいはＰＩＯ線のいずれかに接続される。通常読出し時にはこれまでの実施例と同様にＢＳ１〜ＢＳｍのいずれかが高電位（選択）、ＢＳＴが低電位（非選択）になり、ＳＢ１〜ＳＢｍのいずれかでＳＩＯ線対とＭＩＯ線対とが接続される。一方、並列読出し時はＢＳＴが高電位（選択）、ＢＳ１〜ＢＳｍのすべてが低電位（非選択）となるようＢＤＥＣの論理をとる。ＳＢ１〜ＳＢｍのすべてでＳＩＯ線対とＰＩＯ線対とが接続される。この時ＹＳ１〜ＹＳｋはｍ個のサブブロックのすべてで１本ずつ、合計ｍ本が同時選択されるようにＹＤＥＣの論理をとる。ＰＩＯ線は横方向にｒ個のアレーでのＳＢ１〜ＳＢｍと論理和をとりながら排他的論理和回路（ＥＸＯＲ）に導かれる。ここで論理をとりＣＯＵＴとして出力する。１本のワード信号（例えばＷＬ１１）を選択すると、ＭＡ１内のｍ個のサブブロック（ＢＡ１〜ＢＡｍ）からＹＳ１〜ＹＳｋによりそれぞれ１個ずつ、合計でｍ個の情報を１度にＥＸＯＲ回路に読出すことができる。書込みについては次の実施例で述べる。さらに次の実施例のようにＳＢ１〜ＳＢｍの回路を工夫すれば複数のメモリアレー内でワード線ＷＬ１１、ＷＬ２１〜ＷＬｒ１が同時に選ばれれば、ｍ ｘｒビットの超並列テストもできる。このように一度の動作で多数の情報を読出すことは、テスト時間を短縮するための並列テストとして有効である。また通常読出しと並列読出しは経路が異なり通常読出し側の負荷容量やＭＡＭＰの回路構成は変わらないので、本発明による通常読出しの高速性は何ら阻害されない。ＰＩＯ線対２本とＢＳ１線１本の合わせて３本はワードシャント部にデータ線と平行に十分配置できる。ＢＳＴ線は図１４ではセンスアンプ部の上をワード線と平行に配置する場合を示した。この他にＢＳＴ線もＢＳ１線、ＰＩＯ線対と同様にワードシャント部におき、合計４本をデータ線と平行に置くことも十分可能である。
【００２１】
図１５は、本発明の第１０の実施例を示す図である。本実施例は図１４の全体構成と組合せ並列読出し／書込みテスト（多数ビット同時テスト）が行えるようにしたものである。この回路は図１０の回路をもとにつくったものである。ＳＩＯ１線対をゲート入力とするスイッチ機能付きＭＯＳ差動回路ＳＢ１の出力を２系統（ＭＩＯ１、ＰＩＯ１）に分けた。まず読出しについて説明する。通常読出し時はＢＳ１が高電位になりＭＩＯ１線対に信号電流が現われる。並列読出し時はＢＳＴが高電位になり信号電流がＰＩＯ１線対に現われる。ＢＳ１が印加されるＭＯＳは高速動作のための大電流が必要で、ＢＳＴが印加されるＭＯＳは並列動作のため１回路あたりの低電流が望まれるのでゲート幅を変えるのがよい。図１４のようにＰＩＯ１線対には複数（例えばｒ個）のメモリアレーのＳＢ１が接続される。並列テストでは多数のビットに同一データを書込みこれを一斉に読出す。これらｒ個の読出しデータが一致していればＰＩＯ線対は高低に分かれる。ところがメモリセルに不良があり不一致であればＰＩＯ線対は２本とも低電位になる。これをエラーとみなすように後段のＥＸＯＲ回路の論理を組めばよい。ＢＳＴの印加タイミングはセンスアンプＳＡが完全に動作を終えＳＩＯ線対が十分に高低に分かれてからオンするのがよい。さもないとＰＩＯ線対には２本とも電流が流れエラーとみなしてしまう。このためにはＢＳＴはＢＳ１〜ＢＳｍ系よりオンタイミングを遅らせるのがよい。書込みは回路ブロックＳＷ１で行う。通常書込みと並列書込みをともにＷＩ線対から行うようにした。この場合も通常書込みでＢＳ１が印加されるＭＯＳと、並列書込みでＢＳＴが印加されるＭＯＳは高速性か低電流性かによりゲート幅を変えるのがよい。これらＳＷ１、ＳＢ１、ＰＣ、ＳＡを含むブロックＳ２はいずれもワードシャント部に置くことができる。ＰＩＯ１線対２本とＢＳ１線１本の合わせて３本はワード線（例えば第１層アルミ）とは異なる配線層（例えば第２層アルミ）を用いれば、ワードシャント部にデータ線と平行に十分配置できる。ＹＳ１〜ＹＳｋ線は例えば第２層アルミでメモリセルアレー内をデータ線と平行に配置する。ＢＳＴ線はセンスアンプ部の上をワード線と平行に例えば第１層アルミで配置してもよいし、ＢＳ１と平行に例えば第２層アルミで配置してもよい。この回路方式により高速の通常読出し動作と、超並列読出し／書込み動作を両立できる。
【００２２】
図１６は本発明の第１１の実施例を示す図である。この図は図１４、図１５の回路構成の平面チップ配置を示すものである。ここでＭＣＡはワードシャント領域ＷＳＨにはさまれたメモリセルアレー部分、Ｓ１は第１スイッチとプリチャージ回路を含むセンスアンプ部、Ｓ２は第２スイッチを含む部分で図１５の破線ブロックＳ２と同じである。ＸＤＥＣはＸデコーダ、ワードドライバであり、ワード線ＷＬはここから複数のＭＣＡと複数のＷＳＨ上を走る。ＷＳＨではＣＯＮＴによりワード線ＷＬの第１層アルミとポリシリコン層ＷＬＧが接続される（図５、図６参照）。ＭＣＡとＳ１を合わせたものを図１４までの実施例ではサブブロックＢＡ１〜ＢＡｍと呼んだ。この平面配置により、図１５までの実施例回路はワードシャント方式で派生的に生じたＳ２で示す配線だけだった領域に配置できるのでチップ面積の増加はない。
【００２３】
【発明の効果】
以上述べてきた様に、本発明によればメモリアレーからの読出し動作を高速化できる。
【図面の簡単な説明】
【図１】第１の実施例。
【図２】従来例１。
【図３】従来例２。
【図４】第２の実施例。
【図５】ワードシャントの断面構成。
【図６】ワードシャントの平面構成。
【図７】デコーダ回路構成。
【図８】第３の実施例。
【図９】第４の実施例。
【図１０】第５の実施例。
【図１１】第６の実施例。
【図１２】第７の実施例。
【図１３】第８の実施例。
【図１４】第９の実施例。
【図１５】第１０の実施例。
【図１６】第１１の実施例。
【符号の説明】
ＭＡ１〜ＭＡｒ…メモリアレー、ＭＡＭＰ…メインアンプ、ＹＤＥＣ，ＢＤＥＣ…デコーダ回路、Ｄ１〜Ｄｋ…データ線対、ＩＯ１〜ｒ，ＭＩＯ１〜ｒ…メイン読出し線対、ＳＩＯ１〜ｍ…サブ読出し線対、ＰＩＯ１〜ｍ…並列テスト用読出し線、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレー、ＳＡ…センスアンプ、Ｓ１…第１スイッチを含むセンスアンプ部、Ｓ２…第２スイッチ部、ＰＣ…プリチャージ回路、ＥＸＯＲ…排他的論理和回路、ＳＳ１〜ｋ…第１スイッチ、ＳＢ１〜ｍ…第２スイッチ、ＳＷ１…書込みスイッチ、ＷＬ…ワード線、ＷＬＧ…ワード線のゲート部、ＹＳ１〜ｋ…列選択信号線、ＢＳ１〜ｍ…サブブロック選択信号線、ＢＳＴ…並列テスト用サブブロック選択信号線、ＷＥ…書込み制御信号線、ＷＩ…書込み入力信号線、ＣＯＮＴ，ＣＯＮＴ１，ＣＯＮＴ２…コンタクトホール、ＷＳＨ…ワードシャント領域、ＩＮＶ…インバータ、ＮＡＮＤ…否定論理積、ＬＯＡＤ…負荷回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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