(57)【要約】本発明は、オーバープログラムの影響を受けない良好な書き換え特性を有した半導体記憶装置を提供することを目的とする。不揮発性半導体記憶装置は、メモリセル配列と、メモリセル配列のデータがオーバープログラム状態であるか否かを判定するための比較対象である基準レベルを提供する参照セルを含むことを特徴とする。
2002050843.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル配列と、
該メモリセル配列のデータがオーバープログラム状態であるか否かを判定するための比較対象である基準レベルを提供する参照セル
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
比較回路と、
該メモリ配列のデータを該参照セルの基準レベルと比較するように該比較回路を制御し、比較結果がオーバープログラム状態を示すときに該メモリセル配列内のオーバープログラム状態であるメモリセルに対してイレーズ動作を実行する制御回路
を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
該制御回路は、該メモリセル配列の消去動作シーケンス中の全ビット書込みが終了した後に、該メモリ配列のデータを該参照セルの基準レベルと比較するように該比較回路を制御し、比較結果がオーバープログラム状態を示すときに該メモリセル配列内のオーバープログラム状態であるメモリセルに対してイレーズ動作を実行することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
該メモリセル配列はバーチャルグランドアレイ形式で構成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
該メモリセル配列はフローティングゲートに電荷を蓄えることでデータを記憶するメモリセルトランジスタを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
該メモリセル配列は窒化膜に電荷を蓄えることでデータを記憶するメモリセルトランジスタを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
該メモリセルトランジスタの各々は該窒化膜の両端に電荷を蓄えることで２ビットを独立に記憶可能なことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
メモリ配列内で消去対象領域の全てのメモリセルをプログラムし、
該メモリセルの各々のデータを所定の基準レベルと比較することで該メモリセルがオーバープログラム状態か否かを判定し、
オーバープログラム状態と判定されたメモリセルに対してイレーズ動作を実行してオーバープログラム状態を解消し、
全てのオーバープログラム状態を解消した後に該消去対象領域の該全てのメモリセルをイレーズする
各段階を含むことを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項９】
オーバープログラム状態を解消する前記段階は、オーバープログラム状態と判定された個々のメモリセルに対して独立にイレーズ動作を実行することを特徴とする請求項８記載のデータ消去方法。
【請求項１０】
該基準レベルは、プログラムベリファイ用の基準レベルよりも強いプログラム状態に対応するレベルであることを特徴とする請求項８記載のデータ消去方法。
【発明の詳細な説明】
技術分野
本発明は、一般に半導体記憶装置に関し、詳しくはバーチャルグランドアレイで形成されるＮＯＲ型不揮発性半導体記憶装置に関する。
背景技術
フラッシュメモリでは、セクタ単位で消去を実行する場合、消去前にセクタ内の全ビットの書き込み（以下プリプログラムと呼ぶ）を実行し、その後消去を実行する。
電荷（電子）をメモリセルに書き込むプログラム動作を実行する場合には、確実にメモリセルに電荷が注入されたかを確認するベリファイ動作を実行し、ベリファイ結果がパスになるまで繰り返してプログラム動作を実行する。またメモリセルから電荷（電子）を抜き取るイレーズ動作を実行する場合も同様であり、確実にメモリセルから電荷が取り除かれたかを確認するベリファイ動作を実行し、ベリファイ結果がパスになるまで繰り返してイレーズ動作を実行する。
一般的に、読み出し時のマージンを確保するために、プログラム動作及びイレーズ動作においては、それぞれ異なるレベルでベリファイを実行する。プログラム後のセルはプログラムベリファイレベル以上に分布する閾値を有し、イレーズ後のセルはイレーズベリファイレベル以上に分布する閾値を有することになる。
書き込み動作の結果、セルトランジスタの閾値が高すぎる状態になる場合（以下オーバープログラムと呼ぶ）がある。ＮＯＲ型フラッシュメモリではオーバープログラムを起しても、読み出し動作自体には影響がない。しかし深く書き込まれたセル（オーバープログラムセル）を消去するためにイレーズ動作を多数回実行することになるので、一括的に消去される他のセルが過消去されてしまう結果となる。また書き込みを繰り返すにつれて消去後の閾値分布が広くなり、消去時間の増大につながってしまう場合がある。特に窒化膜に電荷を蓄えるタイプのフラッシュメモリにおいては、オーバープログラムによる消去時間増大への影響は非常に大きい。
以上を鑑みて、本発明は、オーバープログラムの影響を受けない良好な書き換え特性を有した半導体記憶装置を提供することを目的とする。
発明の開示
本発明によれば、不揮発性半導体記憶装置は、メモリセル配列と、該メモリセル配列のデータがオーバープログラム状態であるか否かを判定するための比較対象である基準レベルを提供する参照セルを含むことを特徴とする。
上記不揮発性半導体記憶装置は比較回路を更に含み、該メモリ配列のデータを該参照セルの基準レベルと比較するように該比較回路を制御し比較結果がオーバープログラム状態を示すときに該メモリセル配列内のオーバープログラム状態であるメモリセルに対してイレーズ動作を実行する制御回路を更に含むことを特徴とする。
また上記不揮発性半導体記憶装置においては、該制御回路は、該メモリセル配列の消去動作シーケンス中の全ビット書込みが終了した後に、該メモリ配列のデータを該参照セルの基準レベルと比較するように該比較回路を制御し、比較結果がオーバープログラム状態を示すときに該メモリセル配列内のオーバープログラム状態であるメモリセルに対してイレーズ動作を実行することを特徴とする。
上記発明においては、消去動作シーケンス中のプリプログラム後に、メモリセル毎にオーバープログラム状態の検出を行い、オーバープログラムであると判断されたセルに対してはオーバープログラムでなくなるまでイレーズ処理を実行する。これによって、セクタ単位でイレーズ処理を適用する前の段階で確実にオーバープログラム状態のメモリセルを無くすことが可能となり、一括消去による過消去を抑制することが出来ると共に、消去後の閾値分布の広がりを抑えて消去時間の増大を避けることが出来る。なおこのオーバープログラム検出処理は、通常の書き込み処理の後には実行せずに、プリプログラム後にのみ実行することが好ましい。オーバープログラムは書き込みセルの読み出し自体には影響しないので、消去シーケンスでオーバープログラム補正処理をしたほうが時間的な効率がよい。
また上記不揮発性半導体記憶装置のある実施形態においては、メモリセル配列は窒化膜に電荷を蓄えることでデータを記憶するメモリセルトランジスタを含むことを特徴とする。このようなメモリセルトランジスタは、窒化膜の両端に電荷を蓄えることで２ビットを独立に記憶可能である。
しかし電荷捕獲層として窒化膜を使用しているので、オーバープログラム状態では電荷が空間的広がりを有してしまい、一回の消去動作で空間的に広がった電荷を充分に消去することが出来なくなってしまう。従って、オーバープログラム状態を検出して補正する本発明の構成は、窒化膜を用いた不揮発性半導体記憶装置において、消去時間の増大を抑制する上で極めて効果的である。
発明を実施するための最良の形態
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による半導体記憶装置の構成を示すブロック図である。
図１の半導体記憶装置１０は、コマンドレジスタ＆ステート制御ユニット１１、入出力バッファ１２、アドレスラッチ１３、Ｘデコーダ１４、Ｙデコーダ１５、セル配列１６、センスアンプ（比較回路）１７、参照セル１８、電圧供給ユニット１９、スイッチ２０、ポンプ回路２１、及びスイッチ２２を含む。
コマンドレジスタ＆ステート制御ユニット１１は、制御信号及びコマンドを外部から受け取り、コマンドレジスタとしてコマンドを格納する。コマンドレジスタ＆ステート制御ユニット１１は更に、制御信号及びコマンドに基づいてステートマシンとして動作して、半導体記憶装置１０の各部の動作を制御する。
入出力バッファ１２は、外部からデータを受け取り、このデータをセンスアンプ（比較回路）１７に供給する。アドレスラッチ１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＸデコーダ１４及びＹデコーダ１５に供給する。Ｘデコーダ１４は、アドレスラッチ１３から供給されたアドレスをデコードして、セル配列１６に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１５は、アドレスラッチ１３から供給されたアドレスをデコードして、デコードアドレス信号に基づいて、セル配列１６のビット線を選択的にセンスアンプ（比較回路）１７に接続する。これによってセル配列１６に対するデータの読み出し／書き込み経路が確立される。
セル配列１６は、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに情報を記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、Ｙデコーダ１５に供給される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
センスアンプ（比較回路）１７は、Ｙデコーダ１５を介してセル配列１６から供給されたデータのレベルを、参照セル１８の示す基準レベルと比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作も、Ｙデコーダ１５を介してセル配列１６から供給されたデータのレベルを、参照セル１８の示す基準レベルと比較することで行われる。
参照セル１８は、参照用のメモリセルを含む。参照セル１８は、コマンドレジスタ＆ステート制御ユニット１１の制御下で動作して、データ判定に際して使用される基準レベルを参照用メモリセルにより生成し、センスアンプ（比較回路）１７に供給する。
電圧供給ユニット１９は、イレーズ動作時にワード線に印加する負の高電位ＮＥＧ、プログラム動作時にワード線に印加する高電位ＶＰＰ、及び読み出し動作時にワード線に印加する読み出し電位ＲＥＡＤをスイッチ回路２０に供給する。スイッチ回路２０は、コマンドレジスタ＆ステート制御ユニット１１の制御下で動作し、電圧供給ユニット１９から供給される複数の電位のうちで指定された動作に対応する電位を選択して、Ｘデコーダ１４に供給する。
ポンプ回路２１は、オシレータ及び容量結合を利用した回路によって、電源電圧以上の高電圧を生成し、スイッチ回路２２に供給する。スイッチ回路２２は、コマンドレジスタ＆ステート制御ユニット１１の制御下で動作し、ポンプ回路２１が生成する高電圧をＹデコーダ１５に供給する。これによりＹデコーダ１５は、プログラム動作時及びイレーズ動作時に、メモリセルのドレイン側ビット線を高電圧に設定する。
本発明においては、参照セル１８は、読み出し動作用の参照セルと、プログラム動作用の参照セルと、イレーズ動作用の参照セルと、オーバープログラム用の参照セルを含む。参照セル１８は、このオーバープログラム用の参照セルによって、オーバープログラムを検出するためのオーバープログラム基準電位を生成する。コマンドレジスタ＆ステート制御ユニット１１は、消去動作時に、オーバープログラム状態のセルを検出するオーバープログラム検出動作をプリプログラム後に実行して、オーバープログラム状態のセルを検出し、そのセルに対してイレーズ動作を独立して実行することで、オーバープログラム状態を解消する。
図２は、参照セル１８の構成を示す回路図である。
図２に示されるように、参照セル１８は、イレーズ動作用の参照セル３１、プログラム動作用の参照セル３２、イレーズ動作用の参照セル３３、及びオーバープログラム用の参照セル３４を含む。参照セル３１は、イレーズベリファイ動作中に活性化される電位ＥＲＶをゲート入力として受け取り、イレーズベリファイ動作時に参照対象となる基準電流或いは基準電位をセンスアンプ１７に供給する。参照セル３２は、プログラムベリファイ動作中に活性化される電位ＰＧＭＶをゲート入力として受け取り、プログラムベリファイ動作時に参照対象となる基準電流或いは基準電位をセンスアンプ１７に供給する。参照セル３３は、読み出し動作中に活性化される電位ＲＥＡＤをゲート入力として受け取り、動作時に参照対象となる基準電流或いは基準電位をセンスアンプ１７に供給する。参照セル３４は、オーバープログラム検出動作中に活性化される電位ＯＰＧＭＶをゲート入力として受け取り、オーバープログラム検出動作時に参照対象となる基準電流或いは基準電位をセンスアンプ１７に供給する。
図３は、本発明によるリファレンスレベルを模式的に示す図である。
図３の横軸は、セルトランジスタのゲート電圧Ｖｇを示し、縦軸は、セルトランジスタのドレイン電流Ｉｄを示す。参照セル１８のイレーズ動作用の参照セル３１が示す基準レベルは、Ｖｇ−Ｉｄ特性４１として示されるようなレベルである。同様に参照セル１８の参照セル３２乃至３４が示す基準レベルは、Ｖｇ−Ｉｄ特性４２乃至４４として示されるようなレベルである。
まずプログラム動作を行うときには、センスアンプ１７は、セル配列１６中のプログラムしたメモリセルからのデータを、Ｖｇ−Ｉｄ特性４３で示されるプログラムベリファイ用の基準レベルと比較して、ベリファイ動作を実行する。メモリセルのデータがプログラムベリファイ用の参照電位よりも高い電位を示すと、このメモリセルは確実にプログラム（“０”データ書き込み）されたものと判断される。またイレーズ動作を実行するときは、センスアンプ１７は、セル配列１６中のイレーズしたメモリセルからのデータを、Ｖｇ−Ｉｄ特性４１で示されるイレーズベリファイ用の参照レベルと比較して、ベリファイ動作を実行する。メモリセルのデータがイレーズベリファイ用の参照電位よりも低い電位を示すと、このメモリセルは確実にイレーズ（“１”データ書き込み）されたものと判断される。プログラム動作の場合もイレーズ動作の場合も、ベリファイ結果がフェイルのときには、結果がパスするまで繰り返しプログラム或いはイレーズ動作を実行する。
メモリセルが上記のようにプログラム或いはイレーズされた後に、そのメモリセルに対する読み出し動作が実行されると、センスアンプ１７はセル配列１６からの読み出しデータを、Ｖｇ−Ｉｄ特性４２で示される読み出し動作用の参照レベルと比較する。読み出しデータが参照電位より高い電位を示した場合にはプログラム状態と判断し、読み出しデータが参照電位より低い電位を示した場合にはイレーズ状態と判断する。
本発明では上記の動作に加えて、プリプログラム後にオーバープログラム検出処理を実行する。このオーバープログラム検出処理においては、センスアンプ１７は、セル配列１６中の対象メモリセルからのデータを、Ｖｇ−Ｉｄ特性４４で示されるオーバープログラム検出用の参照レベルと比較する。メモリセルのデータがオーバープログラム検出用の参照電位よりも高い電位を示すと、このメモリセルはオーバープログラム状態であると判断される。
図４は、本発明による書き込み処理を示すフローチャートである。なおこのフローチャートに示す処理は、図１のコマンドレジスタ＆ステート制御ユニット１１が、半導体記憶装置１０内の関連する部分を制御することにより実行される。
ステップＳＴ１で、書き込み処理が実行される。
ステップＳＴ２で、プリプログラム動作を実行する。即ち、セクタ単位での消去を実行するために、消去前にセクタ内の全セルのプログラム動作を実行する。
ステップＳＴ３で、各セルに対してオーバープログラムを検出する。即ち、図２及び図３を参照して説明したように、図１のセンスアンプ１７は、セル配列１６中の対象メモリセルの特性を、図２に示される参照セル１８のオーバープログラム検出用参照セル３４の特性、即ち図３に示すようなＶｇ−Ｉｄ特性４４と比較する。メモリセルのデータがオーバープログラム検出用の参照電位よりも高い電位を示すと、このメモリセルはオーバープログラム状態であると判断される。
ステップＳＴ４で、オーバープログラム状態であると判断されたメモリセルに対して、ビット消去処理が実行される。即ち、当該メモリセルに対して、オーバープログラムを補正するためにイレーズ動作を実行する。この後、処理はステップＳＴ３に戻り再度オーバープログラム検出処理を実行する。
ステップＳＴ３で、全てのメモリセルがオーバープログラム状態ではないと判断されると、処理はステップＳＴ５に進む。
ステップＳＴ５で、セクタ単位での消去動作が実行される。
以上で処理を終了する。
このように本発明においては、セクタ単位で消去する際に、プリプログラム後にメモリセル毎にオーバープログラム状態の検出を行い、オーバープログラムであると判断されたセルに対してはオーバープログラムでなくなるまでイレーズ処理を実行する。これによって、セクタ単位でイレーズ処理を適用する前の段階で確実にオーバープログラム状態のメモリセルを無くすことが可能となり、一括消去による過消去を抑制することが出来ると共に、消去後の閾値分布の広がりを抑えて消去時間の増大を避けることが出来る。なお本発明において、オーバープログラム検出処理は、通常の書き込み処理の後には実行せずに、プリプログラム後にのみ実行する。これは、オーバープログラムは書き込みセルの読み出し自体には影響しないために、消去シーケンスで処理したほうが時間的な効率がよいことが理由である。
図５は、オーバープログラム補正をする際の電圧印加の一例を示す図である。
図５は、バーチャルグランドアレイで形成されるセル配列を示す。このセル配列は、縦横に配置されドレイン或いはソースビット線を共有する複数のメモリセルトランジスタ５１を含む。メモリセルトランジスタ５１のドレイン或いはソースビット線Ｂ１乃至Ｂ８は、Ｙデコーダ１５に接続される。またＸデコーダ１４から延展するワード線ＷＬ１乃至ＷＬ３は、メモリセルトランジスタ５１のゲートに接続される。
図５において、点線で囲まれるメモリセルトランジスタ５１がオーバープログラム状態にあるとすると、このメモリセルトランジスタ５１のドレイン側に正電圧（例えば５Ｖ）を印加して、ソース側をフローティング状態Ｆとして、更にゲートに負電圧（例えば−５Ｖ）を印加することで、このメモリセルトランジスタ５１のオーバープログラム補正を実行することが出来る。
図６は、ビットラインが拡散層で形成されるバーチャルグランドアレイ型のフラッシュメモリに対して、そのセル断面図を示す。
図６のフラッシュメモリセルは、ポリシリコンよりなるワード線（ゲート）６１、ポリシリコンよりなるフローティングゲート６２、酸化膜よりなるビットラインオキサイド６３、及び埋め込み拡散層６４を含む。図５に示すような電位状態に設定するために、ワード線６１を−５Ｖに、一方の拡散層６４をフローティング状態Ｆに、また他方の拡散層６４を５Ｖに設定すると、図６に矢印で示すように５Ｖに設定したビットラインの両側のトランジスタにおいて、フローティングゲート６２から電荷ｅが消去されてしまう。しかし本発明においては、オーバープログラム補正はプリプログラム後に実行するので、既にデータは無用となっている状態であり、電荷が消去されても特に問題にはならない。
上述のように、本発明はオーバープログラム状態を検出してオーバープログラム補正をすることにより過消去を抑制する構成を特徴とするが、このような構成は、電荷捕獲層として窒化膜を使用したフラッシュメモリ等において効果が大きい。これは、電荷捕獲層として窒化膜を使用した場合には、電荷捕獲層内で電荷が移動しないことが原因である。即ち電荷が移動しないために、オーバープログラム状態では電荷が空間的広がりを有してしまい、一回の消去動作で空間的に広がった電荷を充分に消去することが出来なくなってしまう。従って、オーバープログラム状態になると、消去時間が大幅にかかってしまうことになる。
図７は、電荷捕獲層として窒化膜を使用した不揮発性半導体記憶装置のメモリセル部分の断面図である。
図７の構成は、埋め込み拡散層１１０、ワード線１１１、電荷捕獲層１１２、ビットラインオキサイド１１３を含む。電荷捕獲層１１２は、窒化膜１１４及び酸化膜１１５を含むＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）構成となっている。これによって、電荷捕獲層１２にホットエレクトロンを格納可能なメモリセルトランジスタが形成される。ワード線１１１がメモリセルトランジスタのゲートに対応し、埋め込み拡散層１１０がメモリセルトランジスタのソース及びドレインに対応することになる。
あるメモリセルトランジスタに対応する２つの埋め込み拡散層１１０のうち、一方をドレインとして高電圧（例えば５Ｖ）を印加して、他方をソースとして基準電位（例えば電源グランドＶＳＳ）に接続する。更にこのメモリセルトランジスタに対応するワード線１１１に高電圧（例えば１０Ｖ）を印加すると、ドレイン側（高電圧が印加されている側）の埋め込み拡散層１１０の付近にホットエレクトロンが発生し、電荷ｅが電荷捕獲層１１２に注入される。この際、電荷捕獲層１１２内で電荷ｅが蓄えられる位置は、ドレインとして高電圧が印加されている埋め込み拡散層１１０に近い側である。
次に、上記のドレイン側を今回はソース側として基準電位に接続し、上記のソース側を今回はドレイン側として高電圧を印加することで、電荷捕獲層１１２の逆側の位置に電荷ｅを格納することが出来る。このようにして、電荷捕獲層１１２の両端にそれぞれ電荷ｅを注入することで、１つのメモリセルトランジスタに対して２ビットを格納することが可能になる。これは、電荷捕獲層１１２の電荷捕獲材料である窒化膜１１４内では、電荷が移動しないという特性による。
注入された電荷（電子）の情報を読み出す場合には、書き込み時にドレイン側であった埋め込み拡散層１１０を基準電位とし、書き込み時にソース側であった埋め込み拡散層１１０に読み出し電圧（例えば１．５Ｖ）を印加する。また更に、ワード線１１１に対して読み出しゲート電圧を印加する。このようにして、読み出し動作が実行される。
また注入された電荷（電子）を消去する際には、書き込み時にドレイン側であった埋め込み拡散層１１０に高電圧（例えば５Ｖ）を印加すると共に、書き込み時にソース側であった埋め込み拡散層１１０をフローティング状態とする。この状態で、ワード線１１１に負の高電圧（例えば−５Ｖ）を印加することで、高電圧（例えば５Ｖ）と負の高電圧（例えば−５Ｖ）との電位差によるトンネル現象により、電荷捕獲層１２に捕獲されている電荷（電子）を、高電圧（例えば５Ｖ）側に抜き取ることが出来る。これによって、消去動作が実行される。
図７に示されるような、１つのメモリセルトランジスタに対して２ビットを格納可能な窒化膜を用いたメモリセルに対しても、上記本発明を適用することが出来る。
即ち、セクタ単位で消去する際に、プリプログラム後にメモリセル毎にオーバープログラム状態の検出を行い、オーバープログラムであると判断されたセルに対してはオーバープログラムでなくなるまでイレーズ処理を実行する。これによって、セクタ単位でイレーズ処理を適用する前の段階で確実にオーバープログラム状態のメモリセルを無くすことが可能となり、一括消去による過消去を抑制することが出来ると共に、消去後の閾値分布の広がりを抑えて消去時間の増大を避けることが出来る。特に電荷捕獲層として窒化膜を使用しているのでオーバープログラム状態では電荷が空間的広がりを有してしまい、一回の消去動作で空間的に広がった電荷を充分に消去することが出来なくなってしまう。従って、オーバープログラム状態を検出して補正する本発明の構成は、消去時間の増大を抑制する上で極めて効果的である。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
本発明においては、セクタ単位で消去する際に、プリプログラム後にメモリセル毎にオーバープログラム状態の検出を行い、オーバープログラムであると判断されたセルに対してはオーバープログラムでなくなるまでイレーズ処理を実行する。これによって、セクタ単位でイレーズ処理を適用する前の段階で確実にオーバープログラム状態のメモリセルを無くすことが可能となり、一括消去による過消去を抑制することが出来ると共に、消去後の閾値分布の広がりを抑えて消去時間の増大を避けることが出来る。
【図面の簡単な説明】
図１は、本発明による半導体記憶装置の構成を示すブロック図である。
図２は、本発明による参照セルの構成を示す回路図である。
図３は、本発明によるリファレンスレベルを模式的に示す図である。
図４は、本発明による書き込み処理を示すフローチャートである。
図５は、オーバープログラム補正をする際の電圧印加の一例を示す図である。
図６は、ビットラインが拡散層で形成されるバーチャルグランドアレイ型のフラッシュメモリのセル断面図である。
図７は、電荷捕獲層として窒化膜を使用した不揮発性半導体記憶装置のメモリセル部分の断面図である。
【図１】
2002050843.tif 000003
【図２】
2002050843.tif 000004
【図３】
2002050843.tif 000005
【図４】
2002050843.tif 000006
【図５】
2002050843.tif 000007
【図６】
2002050843.tif 000008
【図７】
2002050843.tif 000009
【国際調査報告】
2002050843.tif 000010
2002050843.tif 000011
2002050843.tif 000012