(57)【特許請求の範囲】
【請求項１】
回路を構成するＭＯＳＦＥＴおよびデプレション形ＭＯＳＦＥＴのゲート耐圧と電圧が同等もしくは大きな第１電源系の電源と、上記ゲート耐圧よりも電圧の小さな第２電源系の電源とが供給されるとともに、上記第１電源系の高電位点と低電位点との間に直列形態に接続されて信号の出力を行うＰチャネルＭＯＳＦＥＴおよび第１ＮチャネルＭＯＳＦＥＴを有するプッシュプル型出力段とを備えた出力回路であって、
上記第１電源系の高電位点と上記ＰチャネルＭＯＳＦＥＴのソースとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第１のデプレッション形ＮチャネルＭＯＳＦＥＴと、
外部出力端子と上記ＰチャネルＭＯＳＦＥＴのドレインとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第２のデプレッション形ＮチャネルＭＯＳＦＥＴと、
外部出力端子と上記第１ＮチャネルＭＯＳＦＥＴのドレインとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第２ＮチャネルＭＯＳＦＥＴと、
を備えたことを特徴とする出力回路。
【請求項２】
回路を構成するＭＯＳＦＥＴおよびデプレション形ＭＯＳＦＥＴのゲート耐圧と電圧が同等もしくは大きな第１電源系の電源と、上記ゲート耐圧よりも電圧の小さな第２電源系の電源とが供給されるとともに、上記第１電源系の高電位点と低電位点との間にソースとドレインとが接続され、ゲートに信号を入力するＰチャネルＭＯＳＦＥＴを備えた入力回路であって、
上記第１電源系の高電位点と上記ＰチャネルＭＯＳＦＥＴのソースとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第３のデプレッション形ＮチャネルＭＯＳＦＥＴと、
外部入力端子と上記ＰチャネルＭＯＳＦＥＴのゲートとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第４のデプレッション形ＮチャネルＭＯＳＦＥＴと、
を備え、
前記外部入力端子に前記第１電源系の電圧と同等の電圧レベルの入力信号を入力可能としたことを特徴とする入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の入出力回路に適用して有用な技術に関し、特に、ゲート耐圧の低い素子の形成技術を使用して外部電源電圧がゲート耐圧よりも高い半導体デバイスを形成する場合に利用して有用な技術に関する。
【０００２】
【従来の技術】
近年、例えば０．１８μｍＣＭＯＳプロセスなどの微細化プロセスを利用した半導体デバイスが主流になりつつある。微細化プロセスでは１．８Ｖ系の素子と３Ｖ系の素子とが形成可能であり、例えば微細化プロセスで形成される半導体メモリなどではメモリセルとその周辺回路部に１．８Ｖ系の素子が使用され、入出力回路部に３Ｖ系の素子が使用される。
【０００３】
一方、産業用途に用いられるようなデバイスは外部電源電圧５Ｖ±１０％といった仕様が主流であるが、このような仕様のデバイスも微細化プロセスにより形成したいという要求がある。微細化プロセスによればチップサイズの低減が図れることに加え、主流になりつつある０．１８プロセスの製造工程で外部電源電圧５Ｖ仕様のデバイスを製造することができれば、互いの製造工程を統合して、半導体デバイスの製造工程を総合的に合理化し、それにより大幅なコスト削減を実現できるという利点がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、外部電源電圧の高いデバイスを微細化プロセスで形成するためには、素子の耐圧との関係で、外部電源電圧を内部で降圧して１．８Ｖ系の電源電圧と３Ｖ系の電源電圧とを生成し、それぞれの回路に合った電源電圧を供給してやる必要がある。具体的には、デバイス内にレギュレータ等の電源回路を２種類形成して上記２系統の電源電圧を生成するとともに、１．８Ｖ系回路により形成されるデバイスのコア部分には１．８Ｖ系の電源電圧を供給し、３Ｖ系回路により形成される入出力回路部には３Ｖ系の電源電圧を供給するといった形態が考えられる。
【０００５】
出力回路は外部負荷を駆動するので比較的大きな電流を出力できるように構成する必要がある。したがって、内部の電源回路から出力回路の出力を得ていたのでは、電源回路の駆動力も大きくしなければならず、それを従来の一般的な電源回路で実現するには、電源回路のレイアウト面積は非常に大きくなり、さらには、電源回路自体の消費電力も非常に大きくなるという問題が生じる。
【０００６】
この発明の目的は、５Ｖ電源のような電圧の大きな外部電源仕様のデバイスを、微細化プロセスで形成されるような耐圧の低い素子を用いて形成可能にするとともに、外部電源を降圧する電源回路の駆動力が小さくても動作可能な半導体集積回路の入出力回路を提供することにある。
【０００７】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【０００９】
すなわち、電圧の大きな第１電源系の電源と電圧の小さな第２電源系の電源とが供給されるとともに、上記第１電源系の高電位点と低電位点との間に直列形態に接続されて信号の出力を行うＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを有するプッシュプル型出力段とを備えた出力回路であって、上記第１電源系の高電位点と上記ＰチャネルＭＯＳＦＥＴのソースとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第１のデプレッション形ＮチャネルＭＯＳＦＥＴ（以下、第１デプレッションＮＭＯＳと略す）と、外部出力端子と上記ＰチャネルＭＯＳＦＥＴのドレインとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第２のデプレッション形ＮチャネルＭＯＳＦＥＴ（以下、第２デプレッションＮＭＯＳと略す）と、外部出力端子と上記ＮチャネルＭＯＳＦＥＴのドレインとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続されたＮチャネルＭＯＳＦＥＴとを設けたものである。
【００１０】
このような手段によれば、上記第１デプレッションＮＭＯＳにより、プッシュプル出力回路のＰチャネルＭＯＳＦＥＴのソース電圧を、第１デプレッションＮＭＯＳのゲート電圧よりわずかに低い値にクランプすることができる。従って、ＰチャネルＭＯＳＦＥＴの耐圧が第１電源系の電圧以下であっても、そのソース・ドレイン間およびソース・ゲート間の電圧を耐圧以下に保持できる。また、電圧クランプ用の素子としてデプレッション形のＭＯＳＦＥＴを用いているので、クランプ電圧の値を第１デプレッションＮＭＯＳのゲートに印加されている第２電源系の高電位点の電圧値より余り低下させずに、且つ、安定的に電圧をクランプすることが出来る。それゆえ、ＰチャネルＭＯＳＦＥＴから第１電源系の高電位点とほぼ同じ電位の出力が得られる。
【００１１】
さらに、外部出力端子が入力端子も兼用している場合に、該外部出力端子に例えば５Ｖ系のハイレベル信号のような第１電源系に対応する高い電圧の信号が入力された場合には、上記第２デプレッションＮＭＯＳにより、ＰチャネルＭＯＳＦＥＴのドレイン側の電圧を第２デプレッションＮＭＯＳのゲート電圧よりわずかに低い値にクランプすることが出来る。従って、ＰチャネルＭＯＳＦＥＴの耐圧が入力信号の電圧以下であっても、そのソース・ドレイン間およびソース・ゲート間の電圧を耐圧以下に保持できる。また、ここでの電圧クランプ用の素子としてデプレッション形のＭＯＳＦＥＴを用いているので、信号出力時にはＰチャネルＭＯＳＦＥＴの出力電圧をあまり低下させずに外部出力端子へ送ることが出来る。
【００１２】
同様に外部出力端子に高い電圧の信号が入力された場合において、ＮチャネルＭＯＳＦＥＴのドレイン側の電圧は、上記ＮチャネルＭＯＳＦＥＴにより、該ＮチャネルＭＯＳＦＥＴのゲート電圧よりしきい値電圧だけ低い電圧にクランプされる。従って、ＮチャネルＭＯＳＦＥＴの耐圧が入力信号の電圧以下であっても、そのソース・ドレイン間およびソース・ゲート間の電圧を耐圧以下に保持することが出来る。
【００１３】
また、本発明の入力回路は、電圧の大きな第１電源系の電源と電圧の小さな第２電源系の電源とが供給されるとともに、上記第１電源系の高電位点と低電位点との間にソースとドレインとが接続され、ゲートに信号を入力するＰチャネルＭＯＳＦＥＴを備えた入力回路であって、上記第１電源系の高電位点と上記ＰチャネルＭＯＳＦＥＴのソースとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第３のデプレッション形ＮチャネルＭＯＳＦＥＴと、外部入力端子と上記ＰチャネルＭＯＳＦＥＴのゲートとの間にソースとドレインとがそれぞれ接続され、且つ、上記第２電源系の高電位点にゲートが接続された第４のデプレッション形ＮチャネルＭＯＳＦＥＴとを設けたものである。
【００１４】
このような手段によれば、外部入力端子に例えば５Ｖ系のハイレベル信号のような第１電源系に対応する高い電圧の信号が入力された場合には、上記第３デプレッションＮＭＯＳにより、ＰチャネルＭＯＳＦＥＴのドレイン側の電圧を第２デプレッションＮＭＯＳのゲート電圧よりわずかに低い値にクランプすることが出来る。従って、ＰチャネルＭＯＳＦＥＴの耐圧が入力信号の電圧以下であっても、そのソース・ドレイン間およびソース・ゲート間の電圧を耐圧以下に保持できる。また、ここでの電圧クランプ用の素子としてデプレッション形のＭＯＳＦＥＴを用いているので、ハイレベルの信号入力時にＰチャネルＭＯＳＦＥＴから後段の回路に出力される出力電圧を第２電源系の高電位側の電圧よりそれほど低下させずに済む。
【００１５】
同様に外部入力端子に高い電圧の信号が入力された場合において、上記ＰチャネルＭＯＳＦＥＴのゲート電圧は、上記第４デプレッションＮＭＯＳにより、第２デプレッションＮＭＯＳのゲート電圧よりわずかに低い値にクランプすることが出来る。従って、ＰチャネルＭＯＳＦＥＴの耐圧が入力信号の電圧以下であっても、そのゲート・ドレイン間の電圧を耐圧以下に保持できる。また、ここでの電圧クランプ用の素子としてデプレッション形のＭＯＳＦＥＴを用いているので、ハイレベルの信号入力時にＰチャネルＭＯＳＦＥＴのゲート電圧を第２電源系の高電位側の電圧よりそれほど低下させることなくＰチャネルＭＯＳＦＥＴを十分にオン状態にすることが出来る。
【００１６】
また、本発明の入力回路や出力回路を半導体デバイスの入出力回路に適用するとともに、該デバイス内に第２電源系（例えば３Ｖ系）の電源電圧を生成する電源回路を設けて、この第２電源系の電圧をクランプ用ＭＯＳＦＥＴのゲートに印加し、且つ、外部電源電圧（例えば５Ｖ系）を出力回路の駆動源として使用するように構成することで、例えば、外部電源電圧５Ｖ仕様の半導体デバイスを０．１８μＣＭＯＳプロセスなどの微細化プロセスで形成できるとともに、デバイス内に設ける電源回路を駆動が小さく消費電力も小さなものにできる。
【００１７】
また、それにより、半導体デバイスのチップサイズを顕著に小さくすることが出来るし、例えば５Ｖ仕様などの第１電源系の半導体デバイスの製造工程を例えば微細化プロセスによる３Ｖ仕様などの第２電源系の半導体デバイスの製造工程に統合させて、半導体デバイスの製造工程の総合的な合理化を図ることが可能で、それによりコストの大幅な低減も図ることが出来る。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明を適用して好適な半導体集積回路の入力回路の実施例を示す回路図である。
【００２０】
この実施例の入力回路は、例えば外部電源仕様が５Ｖで且つ０．１８μＣＭＯＳプロセスなどの微細化プロセスにより形成可能な半導体デバイスの入力回路として適用されるものであり、外部から入力される信号振幅の許容範囲は例えば０〜７Ｖである。
【００２１】
図１において、１０は外部から信号が入力される外部入力端子としての入力パッド、Ｄ１は規定外の入力信号から内部の回路を保護する保護ダイオード、Ｒ１とＣ１はノイズ除去用に設けられた抵抗とゲート・ソース間を結合したＭＯＳＦＥＴからなる容量、ＱＤ１は入力信号の電圧をクランプするデプレッション形ＮチャネルＭＯＳＦＥＴ（以下デプレッションＮＭＯＳと略す）、ＱＤ２は電源電圧をクランプするデプレッションＮＭＯＳ、ＩＮＶ１は入力信号を受ける入力段ＣＭＯＳインバータ、ＩＮＶ２は信号振幅を１．８Ｖ系にレベルシフトさせるＣＭＯＳインバータ、Ｑｓ１とＱｓ２は半導体集積回路の内部回路を構成する１．８Ｖ系のエンハンスメント形ＰチャネルＭＯＳＦＥＴ（以下ＰＭＯＳと略す）とエンハンスメント形ＮチャネルＭＯＳＦＥＴ（以下ＮＭＯＳと略す）である。
【００２２】
これらのうち、容量Ｃ１、インバータＩＮＶ１，ＩＮＶ２を構成するＮＭＯＳＱｍ２，Ｑｍ４、ＰＭＯＳ  Ｑｍ１，Ｑｍ３、並びに、電圧クランプ用のデプレッションＮＭＯＳ  ＱＤ１，ＱＤ２は、例えば３．３Ｖの電源電圧で動作するように形成された３Ｖ系のＭＯＳＦＥＴであり、そのゲート耐圧は５Ｖ程度である。
【００２３】
また、内部回路の一部であるＰＭＯＳ  Ｑｓ１、ＮＭＯＳ  Ｑｓ２は、例えば１．８Ｖの電源電圧ＶＤＤｉで動作するように形成された１．８Ｖ系のＭＯＳＦＥＴであり、そのゲート耐圧は３．５Ｖ程度である。
【００２４】
入力段のインバータＩＮＶ１におけるＰＭＯＳ  Ｑｍ１のソース側には、クランプ用のデプレッションＮＭＯＳ  ＱＤ２を介して外部電源電圧ＶＣＣ（例えば４．５〜７．０Ｖ）が接続され、ＮＭＯＳ  Ｑｍ２のソース側はグランドに接続される。この入力段のインバータＩＮＶ１の出力は次段のレベルシフト用のインバータＩＮＶ２に入力される。
【００２５】
レベルシフト用のインバータＩＮＶ２におけるＰＭＯＳ  Ｑｍ３のソース側には、例えば半導体集積回路内で外部電源を降圧して生成した内部回路用の１．８Ｖ系の電源電圧ＶＤＤｉ（例えば１．８Ｖ）が供給され、ＮＭＯＳ  Ｑｍ４のソース側はグランドに接続される。そして、その出力は後段の内部回路へと入力される。内部回路用の電源電圧ＶＤＤｉを用いているのでハイレベル出力信号の電位は内部回路用の素子に対応して約１．８Ｖとなる。
【００２６】
ＰＭＯＳ  Ｑｓ１、ＮＭＯＳ  Ｑｓ２からなるインバータＩＮＶ３などを含んだ内部回路には、内部回路用の電源電圧ＶＤＤｉが供給されている。入出力されるハイレベルの信号の電位は約１．８Ｖ、ローレベルの信号の電位は０Ｖとなる。
【００２７】
電圧クランプ用のデプレッションＮＭＯＳ  ＱＤ１は、外部から高電圧（例えば５．０〜７．０Ｖ）が印加されたときにこの信号を所定電圧にクランプして入力段のインバータＩＮＶ１を高電位の外部入力信号から保護するものであり、インバータＩＮＶ１の入力ノードｎ１と入力パッド１０との間にソース・ドレインを接続し、且つ、ゲートに、例えば半導体集積回路内で外部電源を降圧して生成した電源電圧ＶＤＤ（例えば３．６Ｖ）が印加されるように構成される。また、基板電位はグランド電位にされる。
【００２８】
このように構成されたデプレッションＮＭＯＳ  ＱＤ１によれば、入力パッド１０側に高電圧（例えば５．０〜７．０Ｖ）が印加された場合に、ソース・ドレイン間にドレイン電流が流れ、これによりインバータＩＮＶ１の入力ノードｎ１の電位を所定電圧のクランプする。クランプ電圧は、ほぼゲート電圧ＶＤＤよりしきい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ−Ｖｔｈｄ）となる。ここで、デプレッションＮＭＯＳのしきい値電圧Ｖｔｈｄは、チャネルドーピング法などの制御によりエンハンスメント形ＭＯＳＦＥＴよりも小さい値となるように形成することが可能であり、結果としてクランプ電圧を３．４Ｖ程度にすることが出来る。
【００２９】
また、インバータＩＮＶ１の入力ノードに電流が流れ込んでゲートの寄生容量が充電された後では、デプレッションＮＭＯＳ  ＱＤ１のソース・ドレイン間の電流は遮断されるが、デプレッションＮＭＯＳ  ＱＤ１のドレインから基板へ僅かなリーク電流が流れ、これによりインバータＩＮＶ１の入力ノードｎ１の電位が所定電圧のクランプされる。この場合のクランプ電圧も、上記のドレイン電流が流れた場合のクランプ電圧（ＶＤＤ−Ｖｔｈｄ）とほぼ同等の電圧にできる。
【００３０】
もう一方の電圧クランプ用のデプレッションＮＭＯＳ  ＱＤ２は、入力段のインバータＩＮＶ１の高電位側の電源電圧をクランプして、インバータＩＮＶ１の素子耐圧以上の外部電源電圧ＶＣＣ（例えば４．５〜７．０Ｖ）からインバータＩＮＶ１を保護するものであり、ＰＭＯＳ  Ｑｍ１のソースと外部電源電圧ＶＣＣとの間にソース・ドレインを接続し、且つ、ゲートに上記の内部電源ＶＤＤ（例えば３．６Ｖ）が印加されるように構成される。また、基板電位はグランドに接続される。
【００３１】
このように構成されたデプレッションＮＭＯＳ  ＱＤ２によれば、インバータＩＮＶ１の動作時、外部電源ＶＣＣ側からＰＭＯＳ  Ｑｍ１に電流が流れたときに、デプレッションＮＭＯＳ  ＱＤ２にドレイン電流が流れ、これによりインバータＩＮＶ１の駆動電源ノードｎ２の電位を所定電圧のクランプする。クランプ電圧は、ほぼゲート電圧ＶＤＤよりしきい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ−Ｖｔｈｄ）となる。ここで、デプレッションＮＭＯＳのしきい値電圧Ｖｔｈｄは、チャネルドーピング法などの制御によりエンハンスメント形ＭＯＳＦＥＴよりも小さい値に形成することが可能であり、結果としてクランプ電圧を３．４Ｖ程度にすることが出来る。
【００３２】
また、インバータＩＮＶ１への入力信号が変化せずに、デプレッションＮＭＯＳ  ＱＤ２のソース・ドレイン間に電流が流れない状態では、ソースから基板へ僅かなリーク電流が流れ、これによりインバータＩＮＶ１の駆動電源ノードｎ２の電位が所定電圧のクランプされる。この場合のクランプ電圧も、上記のドレイン電流が流れた場合のクランプ電圧（ＶＤＤ−Ｖｔｈｄ）とほぼ同等の電圧となる。
【００３３】
以上のように、この実施例の入力回路によれば、デプレッションＮＭＯＳ  ＱＤ１，ＱＤ２により、入力段にあるインバータＩＮＶ１の入力ノードｎ１の電圧と、該インバータＩＮＶ１のＰＭＯＳ  Ｑｍ１のソース電圧とを、内部で生成される３Ｖ系の電源電圧ＶＤＤよりわずかに低い電圧にクランプすることができ、それにより、０．１８μＣＭＯＳプロセスのような微細化プロセスで形成される耐圧５Ｖ以下のＭＯＳ  Ｑｍ１，Ｑｍ２を５Ｖ系の外部入力信号や外部電源電圧ＶＣＣから保護することが出来る。
【００３４】
図４には、図１の入力回路の変形例を示す。
【００３５】
なお、入力段のインバータＩＮＶ１の動作電圧を、外部電源電圧ＶＣＣをデプレッションＮＭＯＳにより降圧して得るのではなく、図４に示すように、内部の電源電源ＶＤＤを動作電源として直接供給するような構成としても良い。デプレッションＮＭＯＳのしきい値電圧Ｖｔｈｄは、プロセスばらつきによりばらつくため、デプレッションＮＭＯＳによるクランプ電圧もプロセスばらつきによりばらつくが、このように電源電圧ＶＤＤを直接供給することで、入力段のインバータＩＮＶ１の出力振幅を安定させて後段に信号を伝達することが出来る。
【００３６】
図２は、本発明を適用して好適な半導体集積回路の出力回路の実施例を示す回路図である。
【００３７】
この実施例の出力回路は、例えば外部電源仕様が５Ｖで且つ０．１８μＣＭＯＳプロセスなどの微細化プロセスにより形成可能な半導体デバイスにおいて、外部出力端子として出力パッドもしくは入力と出力とを兼ねた入出力パッド２０に接続されるトライステートの出力回路として適用されるものである。入出力パッド２０に入力される信号振幅の許容範囲は例えば０〜７Ｖである。
【００３８】
図２において、２０は入力と出力とを兼ねた入出力パッド、Ｄ２，Ｄ３は規定外の入力信号から内部の回路を保護する保護ダイオード、Ｒ２，Ｒ３はノイズ除去用の抵抗、Ｑｍ５，Ｑｍ６は内部回路から信号を受けて入出力パッド２０側に信号出力するプッシュプル型出力回路を構成する出力ＰＭＯＳと出力ＮＭＯＳ、３１，３２は内部回路から出力ＭＯＳ  Ｑｍ５，Ｑｍ６のゲート信号を形成する論理ゲート回路、ＱＤ３は電源電圧をクランプするデプレッションＮＭＯＳ、ＱＤ４とＱＮ１は入力信号の電圧をクランプするデプレッシＮＭＯＳとＮＭＯＳである。図示は省略するが、入出力パッド２０には、例えば図１に示すような入力回路が別途接続されるものである。図２の出力回路はイネーブル信号／Ｅがロウレベルのときは、データ信号Ｄに応じて出力ＭＯＳ  Ｑｍ５，Ｑｍ６の何れかがオンされて、ハイレベル信号又はロウレベル信号を出力し、イネーブル信号／Ｅがハイレベルにされると出力ＭＯＳ  Ｑｍ５，Ｑｍ６がともにオフされて、出力ハイインピーダンス状態となる。
【００３９】
上記構成のうち、出力回路を構成するＮ−ＰＭＯＳ  Ｑｍ５，Ｑｍ６、デプレッションＮＭＯＳ  ＱＤ３，ＱＤ４、ＮＭＯＳ  ＱＮ１は、例えば３．３Ｖの電源電圧で動作するように形成された３Ｖ系のＭＯＳＦＥＴであり、そのゲート耐圧は５Ｖ程度である。
【００４０】
出力ＰＭＯＳ  Ｑｍ５と出力ＮＭＯＳ  Ｑｍ６から構成される出力回路の動作電源は外部電源電圧ＶＣＣをデプレッションＮＭＯＳ  ＱＤ３により降圧され且つクランプされた電圧を用いている。
【００４１】
電圧クランプ用のデプレッションＮＭＯＳ  ＱＤ３は、図１のデプレッションＮＭＯＳ  ＱＤ２と同様のもので、プッシュ側の出力ＰＭＯＳ  Ｑｍ５のソースと外部電源電圧ＶＣＣとの間にソース・ドレインが接続される。そして、図１のデプレッションＮＭＯＳ  ＱＤ２と同様の作用により出力ＰＭＯＳ  Ｑｍ５のソース側のノードｎ３の電位を、おおよそ電源電圧ＶＤＤよりしきい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ−Ｖｔｈｄ）にクランプすることが出来る。
【００４２】
また、入力信号の電圧をクランプするデプレッションＮＭＯＳ  ＱＤ４は、入出力パッド２０に外部から高電圧（例えば５．０〜７．０Ｖ）が印加されたときにこの信号を所定電圧にクランプして出力ＰＭＯＳ  Ｑｍ５を保護するものである。そして、入出力パッド２０と出力ＰＭＯＳ  Ｑｍ５のドレインとの間にソース・ドレインが接続され、且つ、ゲートに上述の３Ｖ系の電源電圧ＶＤＤ（例えば３．６Ｖ）が印加されるように構成される。また、基板電位はグランド電位にされる。
【００４３】
このデプレッションＮＭＯＳ  ＱＤ４によれば、図１のデプレッションＮＭＯＳ  ＱＤ１と同様の作用により、入出力パッド２０に高電圧（例えば５．０〜７．０Ｖ）が印加された場合でも、出力ＰＭＯＳ  Ｑｍ５のドレイン側のノードｎ４の電位を、ほぼ電源電圧ＶＤＤよりしきい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ−Ｖｔｈｄ）にクランプすることが出来る。それにより出力ＰＭＯＳ  Ｑｍ５のゲート・ドレイン間電圧を耐圧以下に保つことが出来る。
【００４４】
また、信号出力時に出力ＰＭＯＳ  Ｑｍ５がオン状態にされた際には、デプレッションＮＭＯＳ  ＱＤ４はそのソース・ドレイン経路に十分な電流を流して出力ノードｎ５の電圧を低下させない。
【００４５】
この実施例の出力回路のハイレベルの信号は、上記のことからデプレッションＭＯＳ  ＱＤ３によりクランプされた電圧（ＶＤＤ−Ｖｔｈｄ＝約３．４Ｖ）となる。また、ロウレベルの信号はほぼグランド電位となる。
【００４６】
もう一方の入力信号の電圧をクランプするＮＭＯＳ  ＱＮ１は、入出力パッド２０に外部から高電圧（例えば５．０〜７．０Ｖ）が印加されたときにこの信号を所定電圧にクランプして出力ＮＭＯＳ  Ｑｍ６を保護するものである。そして、入出力パッド２０と出力ＮＭＯＳ  Ｑｍ６のドレインとの間にソース・ドレインが接続され、且つ、ゲートに上述の３Ｖ系の電源電圧ＶＤＤ（例えば３．６Ｖ）が印加されるように構成される。また、基板電位はグランド電位にされる。
【００４７】
このＮＭＯＳ  ＱＮ１によれば、図１のデプレッションＮＭＯＳ  ＱＤ１と同様の作用により、入出力パッド２０に高電圧（例えば５．０〜７．０Ｖ）が印加された場合でも、出力ＮＭＯＳ  Ｑｍ６のドレイン側のノードｎ６の電位を、ほぼ電源電圧ＶＤＤよりしきい値電圧Ｖｔｈだけ低い電圧（ＶＤＤ−Ｖｔｈ）にクランプすることが出来る。それにより出力ＮＭＯＳ  Ｑｍ６のソース・ドレイン間、ゲート・ドレイン間の電圧を耐圧以下に保つことが出来る。
【００４８】
ＮＭＯＳ  ＱＮ１のしきい値電圧Ｖｔｈは比較的大きくなるので、クランプ電圧（ＶＤＤ−Ｖｔｈ）は３Ｖ系の電源電圧ＶＤＤよりある程度低い値となる。ここでエンハンスメント形のＭＯＳＦＥＴを用いているのは、電圧をクランプするノードが出力回路のプル側のノードｎ６であり、このＮＭＯＳ  ＱＮ１による電圧降下が問題にならないからである。従って、デプレッションＮＭＯＳにより構成することも出来る。
【００４９】
以上のように、この実施例の出力回路によれば、出力回路のプッシュ側に設けられたデプレッションＮＭＯＳ  ＱＤ３，ＱＤ４とプル側に設けられたＮＭＯＳＱＮ１とにより、５Ｖ系の外部電源電圧ＶＣＣや５Ｖ系のハイレベルの入力信号を適宜な電圧にクランプすることができ、それにより０．１８μＣＭＯＳプロセスのような微細化プロセスで形成される耐圧５Ｖの出力ＰＭＯＳ  Ｑｍ５や出力ＮＭＯＳ  Ｑｍ６を外部電源電圧ＶＣＣや５Ｖ系の外部入力信号から保護することが出来る。
【００５０】
図３は、実施例の入力回路と出力回路とをＳＲＡＭに適用した場合の概略構成を示す構成図である。
【００５１】
この実施例のＳＲＡＭ（Static Random Access Memory）は、微細化プロセスにより３Ｖ系や１．８Ｖ系のＭＯＳＦＥＴを用いて外部電源電圧５Ｖ仕様に構成したものであり、その入出力回路として本発明に係る入力回路や出力回路が適用されたものである。そして、入出力回路には３Ｖ系のＭＯＳＦＥＴが使用され、メモリアレイ６やその周辺回路であるアドレスデコーダ回路５やセンスアンプ回路７などには１．８Ｖ系のＭＯＳＦＥＴが使用されている。
【００５２】
この半導体デバイスの内部には、５Ｖ系の外部電源電圧ＶＣＣを２段階で降圧して、３Ｖ系の電源電圧ＶＤＤと、１．８Ｖ系の電源電圧ＶＤＤｉとを生成する電源回路２，３が設けられ、入力回路１５や出力回路２５には３Ｖ系の電源電圧ＶＤＤが供給され、内部回路には１．８Ｖ系の電源電圧ＶＤＤｉが供給されるようになっている。
【００５３】
本発明に係る入力回路１５は、ＳＲＡＭのアドレス信号や制御系信号が入力される入力系に設けられ、出力回路２５はデータ信号の入出力系に設けられる。出力回路２５に接続される入出力パッド２０はデータ信号の入力と出力とが行われる。
【００５４】
このようなＳＲＡＭによれば、外部電源電圧ＶＣＣを２段階で降圧する２つの電源回路２，３を内部に設けるだけで、内部回路や入出力回路を微細化プロセスによる３Ｖ系と１．８Ｖ系のＭＯＳＦＥＴにより形成し、且つ、外部電源電圧５Ｖ仕様に対応することが出来る。
【００５５】
さらに、出力回路２５の駆動源は外部電源電圧ＶＣＣであり、入力回路１５や出力回路２５に供給される電源電圧ＶＤＤの駆動能力は小さなもので済むので、電源回路２によるチップサイズの増加分や消費電力は低く抑えることが可能である。それゆえ、例えば０．３５μＣＭＯＳプロセスなどにより５Ｖ仕様のＭＯＳＦＥＴを使用してＳＲＡＭを形成した場合に比べて、全体のチップサイズを顕著に小さくすることが出来るし、また、消費電力も削減できる。
【００５６】
また、微細化プロセスの３Ｖ系と１．８Ｖ系のＭＯＳＦＥＴにより５Ｖ仕様のＳＲＡＭを形成できるので、５Ｖ仕様のＳＲＡＭ製造工程を３Ｖ仕様の微細化プロセスの製造工程へ統合することが出来る。従って、半導体デバイスの製造工程を総合的に合理化することが可能で、それによりコストの大幅な低減も図ることが出来る。また、３Ｖ仕様の半導体デバイスと５Ｖ仕様のＳＲＡＭとをマスタスライス方式により拡散工程まで同一に製造できるので、それにより生産調整も容易なものととなる。
【００５７】
また、入力回路１５や出力回路２５で動作電源をクランプするデプレッションＮＭＯＳ  ＱＤ２，ＱＤ３が、各入力回路ごと或いは各出力回路ごとに設けられているので、各入力回路間或いは各出力回路間の干渉がなくなり耐ノイズ性が向上されている。
【００５８】
図５には、入力回路や出力回路のその他の実施例の回路図を示す。
【００５９】
なお、入力回路１５や出力回路２５で外部電源電圧ＶＣＣをクランプするデプレッションＮＭＯＳ  ＱＤ２，ＱＤ３を各入出力回路に設けずに、図５に示すように１個のデプレッションＮＭＯＳ  ＱＤ５を複数の入力回路１５Ａや出力回路２５Ａで共有するように構成しても良い。それにより、素子数を減らしてチップ面積をさらに小さくできる。
【００６０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
例えば、実施例では５Ｖ仕様のデバイスを３Ｖ仕様の微細化プロセスで形成するための構成として説明したが、その他の外部電源電圧仕様のデバイスに適用することも可能である。
【００６２】
また、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したがこの発明はそれに限定されるものでなく、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリなどのメモリ一般、論理集積回路、メモリや論理が混載された集積回路装置などに広く利用することができる。
【００６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００６４】
すなわち、本発明の入力回路や出力回路を適用すると、駆動力をあまり必要としない降圧回路を内部に備えるだけで、５Ｖ外部電源電圧仕様の半導体デバイスを、微細化プロセスにより形成される１．８Ｖ仕様のＭＯＳＦＥＴや３Ｖ仕様のＭＯＳＦＥＴで構成することが可能となり、それにより半導体集積回路のチップサイズを顕著に小さくすることが出来るという効果がある。
【００６５】
また、例えば外部電源電圧５Ｖ仕様の半導体デバイスの製造工程と微細化プロセスによる例えば外部電源電圧３Ｖ仕様の半導体デバイスの製造工程との統合を図り、半導体デバイスの製造工程の総合的な合理化を図ることが可能で、それにより半導体デバイスのコストの大幅な低減を図れるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な半導体集積回路の入力回路の実施例を示す回路図である。
【図２】本発明を適用して好適な半導体集積回路の出力回路の実施例を示す回路図である。
【図３】実施例の入力回路と出力回路とが適用されたＳＲＡＭの概略を示す構成図である。
【図４】入力回路の変形例を示す回路図である。
【図５】入力回路や出力回路のその他の実施例を示す回路図である。
【符号の説明】
２，３      電源回路
１０        入力パッド
１５        入力回路
２０        入出力パッド
２５        出力回路
Ｑｍ１      入力段のＰＭＯＳ
Ｑｍ２      入力段のＮＭＯＳ
Ｑｍ５      出力ＰＭＯＳ
Ｑｍ６      出力ＮＭＯＳ
ＱＤ１〜ＱＤ４  電圧クランプ用のデプレッションＮＭＯＳ
ＱＮ１      電圧クランプ用のＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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