(57)【特許請求の範囲】
【請求項１】
結晶基板（１１）；
同基板を被覆する第１ｎチャネル層（１２）；
同第１ｎチャネル層（１２）を被覆し、かつ、同第１ｎチャネル層（１２）のバンドギャップよりもバンドギャップの広い材料から成る第１スペーサ層（１３）；
同第１スペーサ層（１３）を被覆し、かつ前記第１ｎチャネル層（１２）のバンドギャップよりもバンドギャップの広い材料からなる第１ドーピング層（１４）；
同第１ドーピング層（１４）を被覆し、かつ、前記第１ｎチャネル層（１２）のバンドギャップよりもバンドギャップの広い材料から成るバリア層（１６）；
同バリア層（１６）の第１部分を被覆し、かつ、同バリア層（１６）の第２部分を露出させる第２ドーピング層（１９）；
前記バリア層（１６）の前記露出した部分上に配置されて、所定の第１電圧が印加されると、前記第１ドーピング層（１４）内の電子を前記第１ｎチャネル層（１２）に移動させる第１ゲート電極（２９）；
同第１ゲート電極（２９）の一方の側に配置され、前記バリア層（１６）の露出した表面から前記第１ｎチャネル層（１２）に伸びる第１ｎ型ソース層（１７）；
同第１ｎ型ソース領域（１７）とは反対の前記第１ゲート電極（２９）の側に配置され、前記バリア層（１６）の露出した表面から前記第１ｎチャネル層（１２）に伸びる第１ｎ型ドレイン層（１８）；
前記第２ドーピング層（１９）を被覆し、かつ、第２ｎチャネル層（２２）のバンドギャップよりもバンドギャップの広い材料から成る第２スペーサ層（２１）；
同第２スペーサ層（２１）を被覆する第２ｎチャネル層（２２）；
同第２ｎチャネル層（２２）を被覆し、かつ、同第２ｎチャネル層（２１）のバンドギャップよりもバンドギャップの広い材料から成るキャップ層（２４）；
同キャップ層（２４）上に配置され、かつ、所定の第２電圧が第２ゲート電極（３１）に印加されると、前記第２ドーピング層（１９）内の電荷キャリアを前記第２ｎチャネル層（２１）に移動させる第２ゲート電極（３１）；
同第２ゲート電極（３１）の一方の側に配置され、前記キャップ層（２４）から前記第２ｎチャネル層（２１）に伸びる第２ｎ型ソース層（２７）；
および同第２ｎ型ソース層（２７）とは反対の前記第２ゲート電極（３１）の側に配置され、前記キャップ層（２４）から前記第２ｎチャネル層（２１）に伸びる第２ｎ型ドレ
イン層（２８）；
から構成されることを特徴とするセルフ・ドープ相補性電界効果トランジスタ。
【請求項２】
第１ｎチャネル層（１２）のバンドギャップよりもバンドギャップの広い２つの層（１１，１３）の間に挟まれる第１導電性の第１ｎチャネル層（１２）を有する第１量子井戸を含む第１電界効果デバイス；
前記第１量子井戸に隣接して配置される第１ドーピング層（１４）；
前記第１ｎチャネル層（１２）の一部分上に配置され、前記第１ドーピング層（１４）と前記第１ｎチャネル層（１２）との間の電荷の移動を制御し、かつ、前記第１ドーピング層（１４）は第１ゲート電極（２９）と前記第１チャネル層（１２）との間にある前記第１ゲート電極（２９）；
第２ｎチャネル層（２２）のバンドギャップよりもバンドギャップの広い２つの層（２１，２４）の間に挟まれる第１導電性の第２ｎチャネル層（２２）を有する第２量子井戸を含む第２電界効果デバイス；
前記第２量子井戸に隣接して配置される第２ドーピング層（１９）；
前記第２ｎチャネル層（２２）の一部分上に配置され前記第２ドーピング層（１９）と前記第２ｎチャネル（２２）との間の電荷の移動を制御し、かつ、前記第２ｎチャネル層（２２）は第２ゲート電極（３１）と前記第２ドーピング層（１９）との間にある前記第２ゲート電極（３１）；および
前記第１ゲート電極（２９）を前記第２ゲート電極（３１）に電気的に結合する相互結合部（３２）；
から構成されることを特徴とするセルフ・ドープ相補性電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に電界効果トランジスタに関し、特に移動度の高いチャネルを有する相補性電界効果トランジスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来の相補性金属酸化物半導体(CMOS)技術は、動作中に比較的低電力損失であることを含む良く知られた多くの利益を提供する。CMOS回路は、一度に一つのデバイスのみが「ターン・オン」または導通するように直列に結合するＮチャネル・デバイスとＰチャネル・デバイスとを含む。定常状態の動作では、電流および電力損失が最少になるように、常に直列に結合されたトランジスタの一つがターン・オンする。この回路配置は電力に関しては効率的であるが、シリコンCMOSデバイスでは更に切換えによる電力損失の影響を受ける。その切換えは、そのデバイスが一つの状態から他の状態へ変化する際に生じるものである。
【０００３】
切換えによる損失は、現在の高周波集積回路では深刻な問題である。高周波回路では、高電力損失の切換え期間において多くのデバイスが時間の大部分を費やし、CMOS回路の多くの利点を制限する。シリコンCMOSデバイスはＮチャネルおよびＰチャネル・デバイスの両者を使用するので、ＰチャネルおよびＮチャネルの動作特性におけるいかなる不均衡(mismatch)も、切換えによる電力損失を増加させる。さらに、Ｐチャネル・デバイスはＮチャネル・デバイスよりも本質的に遅い移動度を有し、そのために電力効率を減少させている。したがって、非常に均整のとれた動作特性および低い切換え損失を有する相補性電界効果トランジスタが望まれている。
【０００４】
【課題を解決するための手段】
簡単に述べれば、本発明による利益は量子井戸チャネルを含む第１電界効果トランジスタを有する相補性電界効果構造によって得られる。第１ドーピング領域は第１量子井戸に隣接して配置され、第１ゲート電極はその第１ドーピング領域がゲート電極と第１チャネルとの間にあるように配置される。第２電界効果デバイスは量子井戸チャネルとその第２量子井戸に隣接して配置される第２ドーピング領域とを含む。第２ゲート電極は、その第２チャネルがゲート電極と第２ドーピング層との間にあるように第２チャネル上に配置される。相互結合部はその第１ゲート電極を第２ゲート電極に電気的に結合する。
【０００５】
【実施例】
量子井戸電界効果トランジスタを設計する際の主な関心事は、ゲート電極下部のチャネル領域の構造である。チャネル領域の特性は、そのトランジスタ全体の特性の大部分を決定する。図１は、本発明による相補性ヘテロ接合電界効果トランジスタ上のチャネル領域を通る部分の断面図である。図１および本発明による以下の実施例に示される全ての材料層は、実質的に単結晶のエピタキシャル成長した層である。各層は、下部の構造に対して結晶学的に両立する(crystalographically compatible)材料から成る。したがって、特定の実施例について以下に説明する電気的材料の制約に加えて、材料の選択は結晶の特性によっても制限される。本発明におけるエピタキシャル層は、有機金属気相成長(MOCVD)，分子線エピタキシ(MBE)または原子線エピタキシ(ALE)等によって成長させることが可能である。
【０００６】
好適実施例は、セルフ・ドープ構造によって説明される。変調ドープを含む従来のドーピング技術は、そのセルフ・ドープ特性を向上させるためデバイスの特性をいくらか犠牲にして用いることが可能である。
【０００７】
図１に示す実施例は、アルミニウム・アンチモン(AlSb)のような材料から成るバンド・ギャップの広いバッファ層から構成される。他のバンド・ギャップの広い材料は、化合物半導体デバイスにおいて知られておりそして用いられているが、以下に示すように、実施される形態の上部層に用いられる他の材料に対する両立性を保証するためには、その好適実施例においてはAlSbであることが望ましい。第１チャネル１２はAlSbバッファ層１１を被覆して形成される。好適実施例では、チャネル１２はインジウム砒素（InAs）から成り、Ｎ型導電性である。あるいは、チャネル１２はＰ型のチャネルを形成するためガリウム・アンチモンのような材料から構成することも可能である。所定の厚さを有し、AlSbのようなバンド・ギャップの広い材料から成るスペーサ層１３によって、チャネル１２は被覆される。
【０００８】
チャネル１２がInAsから構成されるとき、ドーピング層１４はガリウム・アンチモン（GaSb）のような材料から構成される。同様にチャネル層１２がGaSbから構成されるのであれば、ドーピング層１４はInAsから構成されるであろう。第１の好適実施例では、ドーピング層１４はスペーサ層１３上に形成される。バリア層１６はＮチャネル量子井戸１４上に形成され、AlSbのようなバンド・ギャップの広い材料から成る。
【０００９】
第２ドーピング層１９はバリア層１６上に形成され、バリア１６の一部分を露出させるようにパターニングされる。第２ドーピング層１９は、好適実施例においてはGaSbのような第１ドーピング層１４に類似する材料から構成される。ドーピング層１９は、以下に詳細に説明する第２電界効果トランジスタ３７の基礎を形成する。第２ドーピング層１９を形成した後に露出するバリア層１６の部分は、第１電界効果トランジスタ２６の上部表面を形成する。
【００１０】
ゲート電極２９は第２バリア１６のその露出した部分上に形成され、第２バリア層１６と共にショットキー・コンタクト(Schottky contact)を形成する。量子井戸１２は実質的にドープされておらず、スペーサ層１３，バッファ層１１またはバリア層１６において電荷供給層を配置する必要がないことに留意すべきである。あるいは、電荷供給層または外因性(extrinsic)ドーピング原子からなるデルタ・ドーピング層を用いて、本発明のセルフ・ドーピング特性を向上させることも可能である。しかし、その外因性ドーパント原子によって生じる散乱に起因して、その動作特性はより低いものになることが予想される。
【００１１】
チャネル１２と同一の導電性を有するドレイン領域１７は、ゲート電極２９の第１側面側に形成される。ドレイン領域１７は、バリア層１６の露出した表面からチャネル１２へ伸びる。例えば、チャネル１２がｎ型導電性のInAsであれば、ドレイン領域１７はｎ型導電性である。ソース領域１８はドレイン領域１７に対してゲート電極２９の反対側に形成され、チャネル１２と同一の導電性を有する。ソース領域１８はバリア層１６の露出した表面からチャネル１２に伸びる。イオン注入および熱的再拡散(redistribution)または周知の他の半導体ドーピング技術を用いて、ドレイン領域１７およびソース領域１８を適切に形成することが可能である。
【００１２】
伝導帯エッジ(EC)および価電子帯エッジ(EV)が、図２および図３に描かれている。チャネル１２およびドーピング領域１４に対して特定の材料が選択される。ドーピング領域１４は、その価電子帯の最大エネルギがチャネル１２の伝導帯の最少エネルギより大きいものでなければならないためである。さらに、ドーピング領域１４は、図２に示すようなセルフ・ドーピングを与えるため、チャネル１２の量子化された電子状態εe12より大きい量子化されたホール状態εh14を有するべきである。εh14がεe12より大きいエネルギであるとき、ドーピング層１４の価電子帯の中の電子は、チャネル１２の伝導帯へ移動しようとし、外因性ドーピング原子を必要とせずにチャネル１２をドープすることとなる。
【００１３】
バリア１３の厚さは、ドーピング領域１４内のホールの波動関数とチャネル１２内の電子の波動関数とが重なる(overlap)ように設計される。すなわち、バリア１３はその２つの量子井戸の間で電荷キャリアが結合できるほど十分に薄いものである。チャネル１２が薄くなるにつれて、εe12はECからよりいっそう隔たったものになる。同様にドーピング領域１４が薄くなるにつれて、εh14はEVからよりいっそう隔たったものになる。薄い量子井戸の中で顕在化する量子化されたエネルギ準位εh14，εe12の影響を利用するため、好適実施例では、チャネル１２およびドーピング層１４は約１０ナノ・メートルの厚さであり、ゲート電極２９にかかるバイアスがゼロであるときにチャネル１２がドープされることを保証している。
【００１４】
動作時にあっては、チャネル１２がドープされるとき、電荷はドレイン１７とソース１８との間で伝導する。先に述べたように、チャネル１２は好適実施例にあってはゲート電極２９にバイアスが印加されていない場合でもドープされる。ドーピング領域１４はゲート電極２９とチャネル１２との間に存在するので、正のバイアスがゲート電極２９に印加すると、チャネル１２に対するドーピング領域１４のポテンシャルをより低いものにする。このことはドーピング領域１４においてεh14を減少させ、チャネル１２内のεe12より低いものにする。したがって、所定の大きさの正の電圧がゲート電極２９に印加されるとき、チャネル１２はドープされなくなり、非導通状態になる。
【００１５】
図１を参照すれば、第２電界効果トランジスタ３７は同一の基板上に形成され、第１電界効果トランジスタ２６から縦方向に絶縁されている。ドーピング領域１９は、AlSbのようなバンドギャップの広い材料から成るスペーサ層２１によって被覆されている。スペーサ層２１はチャネル２２によって被覆され、第１の好適実施例ではチャネル１２と同一の材料から成る。例えばチャネル１２およびチャネル２２の両者は、InAsから構成することが可能である。チャネル２２は好適には５ないし１０ナノメートルの範囲内の厚さである。
【００１６】
チャネル２２は、AlSbのようなバンドギャップの広い材料から成るキャップ層２４によって被覆される。図２において示されるように、キャップ層２４はデルタ・ドーピング層２３（図１において太い線で描かれている）を選択的に含む。そのドーピング層２３は、チャネル２２に電荷キャリアを与えるためチャネル２２に十分に近接して配置される。デルタ・ドーピング層２３は、シリコンのような外因性ドーピング原子から構成される。
【００１７】
ゲート電極３１はキャップ層２４の上側部分上に配置され、キャップ層２４と共にショットキー・コンタクトを形成する。チャネル２２と同一の導電性を有するドレイン領域２７は、ゲート電極３１の第１側面側に形成される。例えば、チャネル２２がｎ型導電性のInAsであるとき、ドレイン領域２７もｎ型導電性である。ソース領域２８は、ドレイン領域２７に対してゲート電極３１の反対側に形成され、チャネル２２と同一の導電性を有する。ドレイン領域２７およびソース領域２８は、キャップ層２４の露出した表面からチャネル２２へ伸びる。イオン注入，熱的再拡散または他のよく知られている半導体ドーピング技術を用いて、ドレイン領域２７およびソース領域２８を適切に形成することが可能である。
【００１８】
後のプロセスのおいて、ドレイン電極３９がドレイン領域１７とオーミック・コンタクトを形成し、ソース電極３３がソース領域１８とオーミック・コンタクトを形成し、ドレイン電極３４がドレイン領域２７とオーミック・コンタクトを形成し、ソース電極３８がソース領域２８とオーミック・コンタクトを形成するように、導電性材料が堆積されパターニングされる。好適実施例にあっては、導電性の相互結合部は入力３２を与えるためゲート電極２９およびゲート電極３１を結合して形成される。また、ソース電極３３およびドレイン電極３４を結合して出力３６を与えるため導電性材料がパターニングされる。好適実施例では、ドレイン電極３９は第１外部電圧に結合するものであり、第２電極３８はグランドまたは共通電位のような第２外部電圧に結合するものである。
【００１９】
図３は、第２電界効果トランジスタ３７の動作を示すバンド・ダイヤグラムである。チャネル２２は薄いので、量子化されたエネルギ準位εe22は、ECから大きく離れるように進展する。εe22はドーピング領域１９内ではεh19より大きいので、チャネル２２はゲート電極３１にかかるバイアスがゼロである場合はドープされない。すなわち、ゲート電極３１にかかるバイアスがゼロである場合は、電界効果トランジスタ３７はオフする。チャネル２２は、ゲート電極３１およびドーピング領域１９の間に配置される。その結果ゲート電極３１がチャネル２２に対して十分に正になるとき、εe22はεh19に対して下に押し下げられ、チャネル２２はドープされ、導通状態になる。
【００２０】
本発明による相補性電界効果トランジスタに顕著な特徴は、トランジスタの両者がｎ型導電性チャネルを有することが可能なことである。このことはデバイス間の整合性(matching)を向上させるだけではなく、電子はホールより高い移動度を有するので、２つのｎ型導電性チャネルは一般のｎチャネル／ｐチャネル相補性トランジスタ構造より優れた特性を有することである。さらに、使用される材料の性質およびセルフ・ドーピングのプロセスは、極めて多量の電荷キャリアをドーピング領域１４，１９の間でチャネル１２，２２に移動させることとなる。そしていったんセルフ・ドーピングが生じると、電荷キャリア濃度は各量子井戸において極めて高くなり、導電性もそれに対応して大きくなる。また、チャネル１２，２２はドーピング不純物に拘束されないので、それら本来の移動度に非常に近くなる。従来のドープされた量子井戸とは違って、εhがεeより小さいとき、εhとεeとの間に禁止エネルギ・ギャップが存在する。この禁止エネルギ・ギャップは、そのチャネルが非導通状態であるとき、リーク電流を低減させる。
【００２１】
図４は本発明による相補性電界効果トランジスタ構造の第２実施例を示す。図４に示す構造は、ｎチャネル・トランジスタ７７およびｐチャネル・トランジスタ６６の両者を含む。したがって第１の好適実施例における全ての利点を兼ね備えているわけではない。しかし、図４に示すｎチャネル／ｐチャネルの組み合わせは、特定の製品では有用である。
【００２２】
基板５１は図１に関して説明した基板１１と同様のものである。ｐチャネル・トランジスタ６６は、InAsのような材料から成るドーピング領域５２を含む。ドーピング領域５２は、AlSbのようなバンドギャップの広い材料から成るスペーサ領域５３によって被覆される。チャネル５４はスペーサ５３を被覆して形成され、GaSbのような材料から構成される。ドレイン領域５７およびソース領域５８はチャネル５４と同一の導電性にドープされた領域から成り、ゲート電極６９の反対側に形成される。
【００２３】
Ｎチャネル・トランジスタ７７は、図１に関して説明したトランジスタ３７と実質的に同様のものである。Ｎチャネル・トランジスタ７７はGaSbのような材料から成るドーピング領域５９を含む。あるいは、AlSbのような材料から成るバンドギャップの広い層によって、ドーピング領域５９をチャネル５４から分離し、FET７７とFET６６との間の絶縁性を向上させることも可能である。ドーピング領域５９は、AlSbのようなバンドギャップの広い材料から成るスペーサ層６１によって被覆される。スペーサ層６１はInAsのような材料から成るｎチャネル６２およびバンドギャップの広い層６４によって被覆される。ドレイン領域６７およびソース領域６８はチャネル６２と同一の導電性にドープされた領域であり、ゲート電極７１の対抗する側に配置される。ドレイン領域６７およびソース領域６８はキャップ層６４の表面からチャネル６２へ伸びる。ソース電極７３およびドレイン電極７４は、出力７６を与えるため電気的に結合される。ゲート電極６９，７１は入力７２を形成するため導電性の相互結合部によって結合される。
【００２４】
Ｐチャネル・トランジスタ６６は、ゲート電極６９にかかるバイアスがゼロであるときに導通するように設計される。これは、チャネル５４を厚く形成する（１０ナノメートルより厚い）ことによって行われる。この構造は、図２と実質的に同様なバンドギャップ・ダイヤグラムとなり、主として図１におけるｎチャネル・トランジスタ２６が異なり、ここではｐ型の量子井戸がそのチャネルである。チャネル５４はゲート電極６９およびドーピング領域５２の間に配置されるので、ゲート電極６９に正のバイアスを印加すると、チャネル５４におけるホールのエネルギ状態を、ドーピング領域５２における電子のエネルギ状態より下側に押し下げ、チャネル５４はドープされなくなる。すなわち、ゲート電極６９に十分に正のバイアスがかけられていると、ｎチャネル・トランジスタ７７をターン・オンさせつつｐチャネル・トランジスタ６６をターン・オフさせることが可能である。
【００２５】
【発明の効果】
以上本発明によれば、改良された特性を有するセルフ・ドープ相補性ヘテロ接合電界効果トランジスタが提供される。本発明による構造は、相補性トランジスタ技術に対して最良の優れた材料を使用することが可能になり、さらに、その構造の相補的な部分の間のマッチングも優れたものになる。また、２つのｎチャネル・デバイスを使用し、電子の本来の大きな移動度を使用することによって効率は最大のものとなる。
【図面の簡単な説明】
【図１】本発明の第１実施例による相補性電界効果トランジスタの部分断面図である。
【図２】図１に示す構造の第１部分においてバイアスがかけられていない状態でのバンド・ダイアグラムを示す。
【図３】図１に示す構造の第２部分においてバイアスがかけられていない状態でのバンド・ダイアグラムを示す。
【図４】本発明の第２実施例による相補性電界効果トランジスタの部分断面図である。
【符号の説明】
１１  基板
１２，２２，６２，５４  チャネル層
１３，２１，６１，５３  スペーサ層
１４，１９，５９，５２  ドーピング層
１６  バリア層
２９，３１，６９，７１  ゲート電極
１７，２７  ソース領域
１８，２８  ドレイン領域
２４，６４  キャップ層
３２，７２  相互結合部
【図１】
0003761203.tif 000002
【図２】
0003761203.tif 000003
【図３】
0003761203.tif 000004
【図４】
0003761203.tif 000005