(57)【特許請求の範囲】
【請求項１】
Ｓｉ単結晶基板上に形成されたトランジスタを有する半導体記憶素子において、前記トランジスタのゲート部分が、前記Ｓｉ単結晶基板上に、膜厚が２０から１００オングストローム（ただし、膜厚が５０オングストローム以上の場合を除く。）のＳｉ酸化膜からなるキャリア注入阻止層、配向したＣｅＯ２薄膜、配向したＰｂＴｉＯ３薄膜、導電体薄膜の積層構造を持つことを特徴とする半導体記憶素子。
【請求項２】
前記Ｓｉ単結晶基板がＳｉ（１００）単結晶基板であることを特徴とする請求項１に記載の半導体記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子に関し、特に、トランジスタのゲート部分に強誘電体を用いてソース−ドレイン間電流を直接制御することができる不揮発性メモリに係るものである。
【０００２】
【従来の技術】
半導体記憶素子には、電源を投入している間のみ情報を記憶することができる揮発性メモリと、電源を断たれた状態においても情報を記憶することができる不揮発性メモリとがある。揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）があり、不揮発性メモリとしては、マスクＲＯＭ（Ｍａｓｋ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等がある。
【０００３】
これらの不揮発性メモリの中でもＥＰＲＯＭ、ＥＥＰＲＯＭはＲＡＭのように記憶内容を書き換えることができるＲＯＭで、コントロールゲートとチャネルとの間にフローティングゲートを持つＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）構造をとるものが一般的である。ＥＰＲＯＭは、紫外線を照射することによりフローティングゲート内のキャリアを放出させて消去動作をさせ、コントロールゲートとドレインの間に高電圧を加えた際に生じるホットエレクトロンがフローティングゲート内に残留することを利用して、書き込み動作をさせる。ＥＥＰＲＯＭでは、紫外線を照射することなく消去動作をさせることができる。
【０００４】
【発明が解決しようとする課題】
しかし、上述したフローティングゲート型のＭＯＳ−ＦＥＴは、書き込み、消去動作には、ミリ秒（ｍｓｅｃ．）オーダーの時間と１０7 Ｖ／ｃｍオーダーの高電界を必要とする。このため、ＥＥＰＲＯＭでは、通常のＤＲＡＭのように同一サイクルでの書き込み、消去動作を実現することができず、また、電圧の高い電源も必要となる。
【０００５】
また、最近開発が進められているＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の多くはＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構造をしており（特開平２−１１３４９６号）、書き込み、消去、読み出し動作いずれもが強誘電体の分極反転を伴うため、強誘電体の疲労が問題となり、また、いずれの動作もキャパシタの充放電を伴うため、動作時間は１００ナノ秒（ｎｓｅｃ．）程度かかる。また、トランジスタとキャパシタを別々に設ける必要があり、面積縮小化に不利となる。
【０００６】
このような問題を解決するために、トランジスタのゲート部分において、エピタキシャル酸化膜および強誘電体薄膜を積層する構造を持つ半導体記憶素子が提案されているが（特開平４−２４３２３２号）、高速かつ、強誘電体の疲労が少なく、面積縮小化に適した不揮発性メモリを提供する一方、トランジスタのゲート特性に再現性、安定性の上で問題があり、生産上の収率を高めることが難しかった。その原因として、Ｓｉ基板と強誘電体薄膜との界面制御が難しい上、Ｓｉ基板から強誘電体へキャリアが注入され強誘電体の分極が打ち消されるなどが考えられる。
【０００７】
本発明は、このような従来の技術が有する未解決の課題を解決するべくなされたものであり、高速かつ、強誘電体の疲労が少なく、面積縮小化に適し、特に、ゲート特性において再現性、安定性に優れ、強誘電体へのキャリア注入が無く、かつ生産上の収率向上に優れた半導体記憶素子を提供することを目的としている。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明に従う半導体記憶素子は、Ｓｉ単結晶基板上に形成されたトランジスタを有する半導体記憶素子において、前記トランジスタのゲート部分が、前記Ｓｉ単結晶基板上に、膜厚が２０から１００オングストローム（ただし、膜厚が５０オングストローム以上の場合を除く。）のＳｉ酸化膜からなるキャリア注入阻止層、配向したＣｅＯ２薄膜、配向したＰｂＴｉＯ３薄膜、導電体薄膜の積層構造を持つことを特徴とする。
【００１０】
請求項２に記載の発明に従う半導体記憶素子は、請求項１に記載の半導体記憶素子において、前記Ｓｉ単結晶基板がＳｉ（１００）単結晶基板であることを特徴とする。
【００１１】
【発明の実施の形態】
本発明において、配向したＣｅＯ2 薄膜とは、常誘電体結晶の特定の結晶軸が基板面に対し強く垂直に並んだＣｅＯ2 薄膜のことである。配向したＰｂＴｉＯ３薄膜とは、強誘電体結晶の特定の結晶軸が基板面に対し強く垂直に並んだＰｂＴｉＯ3 薄膜のことであり、特に分極を最も強く起こす結晶軸が基板に対し強く垂直になることが好ましい。これらの結晶の配列は、高速電子線回折、Ｘ線回折などにより確認することができる。
【００１２】
導電体薄膜としては、例えば、多結晶Ｓｉに不純物を拡散し導電性を高めたもの、金属薄膜、導電性酸化物薄膜等を用いることができる。
【００１３】
本発明の積層構造は、Ｓｉ基板およびＳｉ基板に近い方から順にＳｉ酸化膜、配向したＣｅＯ2 薄膜、配向したＰｂＴｉＯ3 薄膜、導電体薄膜からなる積層構造であるが、必ずしも順に膜を積層してゆく必要はない。
【００１４】
本発明において用いられる基板は、Ｓｉの単結晶基板である。これは、ＣｅＯ2 薄膜およびＰｂＴｉＯ3 薄膜を配向させるために必要であり、ＰｂＴｉＯ3 薄膜の分極をより安定に発生させるためには、好ましくは（１００）もしくは（１１１）面に配向したものを用いる。
【００１５】
また、これらの常誘電性酸化物薄膜は、例えば真空蒸着、レーザアブレーション法などによって形成することができる。
【００１６】
Ｓｉ単結晶基板とＰｂＴｉＯ3 薄膜との間に設ける配向したＣｅＯ2 薄膜は、Ｓｉ単結晶基板と配向したＰｂＴｉＯ3 薄膜とが相互拡散して強誘電体が劣化するのを防ぐために必要である。
【００１７】
キャリア注入阻止層としてのＳｉ酸化膜は、Ｓｉ基板よりキャリアが注入され、強誘電性薄膜の分極を打ち消してしまうのを防ぐ意味で重要であるばかりでなく、ソース−ドレイン間電流を安定にオン・オフし、かつ製造上の歩留まり、収率の向上、素子の安定動作のために不可欠である。また、このＳｉ酸化膜からなるキャリア注入阻止層の膜厚は、２０から１００オングストロームの間の値を持つものが特に好ましい。これは、界面の良好な電気特性を発揮し、Ｓｉ単結晶基板と配向した強誘電体薄膜との間でキャリアが移動して強誘電体の分極が低下するのを防ぎ、かつ素子の動作電圧を低く維持するために好ましい条件である。このＳｉ酸化膜は、配向した常誘電性酸化物薄膜を形成した後に酸化雰囲気中において加熱処理する、あるいは配向した強誘電体薄膜を形成する際に長時間酸化雰囲気にさらすこと等によって形成することができる。
【００１８】
本発明によるゲート電極を用い、強誘電体の自発分極を反転させることによって、ソース−ドレイン間電流をオン・オフすることができる。強誘電体の自発分極を反転させるためには、基板−ゲート間、もしくはドレイン−ゲート間、もしくはソース−ゲート間に電圧を印加する必要がある。強誘電体の自発分極の反転速度は極めて速く、ＤＲＡＭ以上の書き換え、消去の動作速度を得ることができる。また、トランジスタの他にキャパシタを設ける必要がないので、面積縮小化に有利となる。
【００１９】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
【００２０】
図１は本発明の半導体記憶素子を示す模式的断面図である。図１において、１はＳｉ単結晶基板、２はＳｉ単結晶基板１上に形成されたトランジスタのソース、３は該トランジスタのドレイン、４はＳｉ単結晶基板１上に形成されたキャリア注入阻止層としてのＳｉ酸化膜、５はＳｉ酸化膜４上に形成された常誘電性酸化物薄膜としてのＣｅＯ2 薄膜、６はＣｅＯ2 薄膜５上に形成された強誘電体薄膜としてのＰｂＴｉＯ3 薄膜、７はＰｂＴｉＯ3 薄膜６に接続するアルミニウム電極である。８は絶縁膜である。
【００２１】
まず、基板１として、抵抗率２Ωｃｍのｎ型Ｓｉ（１００）単結晶基板を用い、この基板１を１×１０-6Ｔｏｒｒの真空中において、約９００℃に加熱した上で、ＣｅＯ2 タブレットを電子ビーム加熱し、膜厚約１５０オングストロームのＣｅＯ2 薄膜５をＳｉ基板１上に真空蒸着により成膜した。このＣｅＯ2 薄膜をＲＨＥＥＤ（反射高速電子線回折）により表面観察したところ、いくつかのドットパターンを観測することができ、（１１０）配向のほぼエピタキシャル膜が成長していることが確認できた。
【００２２】
次に、１気圧乾燥酸素雰囲気中で９００℃で５分間加熱し、Ｓｉ基板１とＣｅＯ2 薄膜５の界面に約４０オングストロームのＳｉＯ2 キャリア注入阻止層としてのＳｉ酸化膜４を形成した。ＣｅＯ2 薄膜の表面に、導電体薄膜としてのアルミニウム（Ａｌ）電極７を真空蒸着法により形成し、この電極を用いて静電容量−電圧（Ｃ−Ｖ）特性を測定した。その結果、図２に示すように、印加電圧が１Ｖ程度までは実線で示すように、静電容量（キャパシタンス）が印加電圧に対して直線的に増加し、約２．２Ｖで飽和し、逆に印加電圧が低下するにつれて点線で示すように、ほぼ同じ経路を逆に辿って低下し、負電圧の印加に対しては静電容量は実質的に変化しない。このように、極めて良好なＣ−Ｖ特性が得られ、ＣｅＯ2 薄膜がゲート酸化膜として利用可能であることが証明できた。この特性は、図３に示すように、上述の酸化操作を行った場合は、上述の酸化操作を行わない場合に比べて、界面準位が１０13／ｃｍ2 ・ｅＶから１０11／ｃｍ2 ・ｅＶに改善している。界面準位は、ゲート下部界面の結晶性の乱れを電気的に評価する手法であり、Ｃ−Ｖ特性の傾斜から見積もることができる。１０11／ｃｍ2 ・ｅＶオーダ以下の値であれば、良好な界面と解釈することができる。
【００２３】
さらに、ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）上に、ＭＯＣＶＤ法によりＰｂＴｉＯ3 薄膜６を成膜した。すなわち、Ｐｂ（Ｃ2 Ｈ5 ）4 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）4 を材料とし、それぞれ０℃、３０℃の温度に保ち、それぞれ７ｃｃ／分、４．５ｃｃ／分のキャリアＮ2 ガスで材料を運び、３０ｃｃ／分のＯ2 とともに基板温度５４０℃のＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）基板からなる構造体に吹き付け、ＰｂＴｉＯ3 薄膜６を成膜した。雰囲気圧力は、約１Ｔｏｒｒであった。また、膜厚は、約１０００オングストロームであった。この薄膜をＸ線回折装置を用いて分析を行ったところ、ＰｂＴｉＯ3 （１００）、（００１）面に強く配向していることが確認できた（図４）。
【００２４】
このサンプルの断面を透過電子顕微鏡（ＴＥＭ）を用いて観察したところ、図５に模式的に示すように、ＰｂＴｉＯ3 ／ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）積層構造体が形成されていることを確認した。詳しくは、この積層構造体は、Ｓｉ（１００）基板１、Ｓｉ酸化薄膜（ＳｉＯ2 薄膜）４、ＣｅＯx 膜５ａ、ＣｅＯ2 薄膜５、ＰｂＴｉＯ3 薄膜６がこの順に積層されており、Ｓｉ基板とＣｅＯ2 薄膜の間にＳｉＯ2 薄膜が形成されていることを確認した。
【００２５】
さらに、このサンプル表面にアルミニウム電極７を真空蒸着にて形成し、静電容量−電圧（Ｃ−Ｖ）特性を測定した。その結果、図６に示すような掃引方向によるヒステリシス特性を示し（メモリ−ウィンドウ幅２．３Ｖ）、記憶動作を確認した。ここで、いったん−３Ｖから＋３Ｖまでバイアス電圧を掃引した後、メモリ−ウィンドウ中央部における静電容量を測定し、その時間変化を観察した。この操作により、このサンプルの記憶保持時間を測定することができる。その結果、キャリア注入阻止層を特に形成しなかったものは、約２７時間で静電容量が２０パーセント以上低下したのに対し、上記のようにキャリア注入阻止層を形成したものは、１カ月経っても静電容量の低下は観察されなかった。
【００２６】
さらに、ソース、ドレイン間に上記ＰｂＴｉＯ3 ／ＣｅＯ2 ／ＳｉＯ2 を形成し、Ａｌ電極を設けてソース−ドレイン間電流のオン、オフをＰｂＴｉＯ3 の自己分極を用いて制御する試みを行い、その現象を確認した。
【００２７】
【発明の効果】
以上の説明のように、本発明によれば、Ｓｉ基板上に配向成長したＣｅＯ2 （常誘電体）薄膜を形成した後、酸化雰囲気中において加熱することによってＳｉ基板とＣｅＯ2 薄膜との界面にＳｉ酸化膜からなるキャリア注入層を形成し、この層を介して、高配向ＰｂＴｉＯ3 （強誘電体）薄膜を形成することにより、Ｓｉ基板から強誘電体にキャリアが注入されるのを防ぐばかりでなく、極めて安定に強誘電体の自己分極により直接ソース−ドレイン間の電流をオン、オフすることができる。現在研究が進められているＦＲＡＭに比較して、読み出し動作では自発分極の反転を伴わないため、強誘電体の膜疲労が極めて少なく、また、トランジスタ以外の領域にキャパシタを設ける必要がないため、面積縮小化に適した不揮発性メモリを提供できる。さらに、従来困難とされてきた界面の制御を、界面にＳｉ酸化膜からなるキャリア注入阻止層をＣｅＯ2 形成後に加熱して形成することによって達成し、基板から強誘電体へのキャリア注入を阻止し、さらにゲート特性を向上させることができる。このように、多くの優位性を有した不揮発性メモリを提供できるなどの効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に従う半導体記憶素子の基本構造を示す模式的断面図である。
【図２】Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着し、酸化雰囲気で加熱処理を行ったものに、Ａｌ電極を蒸着し、静電容量−電圧（Ｃ−Ｖ）特性を測定した結果を示す特性図である。
【図３】Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着したものに、Ａｌ電極を蒸着し、静電容量−電圧（Ｃ−Ｖ）特性を測定した結果を示す特性図である。
【図４】Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着したものにさらにＰｂＴｉＯ3 をＣＶＤ法により成膜し、その試料をＸ線回折装置を用いて分析を行った結果を示す特性図である。
【図５】ＰｂＴｉＯ3 ／ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）試料の断面構造を透過電子顕微鏡により観察した結果を模式的に表す断面図である。
【図６】図５に示す試料の表面にＡｌ電極を真空蒸着により形成した後、静電容量−電圧（Ｃ−Ｖ）特性を測定した結果を示す特性図である。
【符号の説明】
１  Ｓｉ単結晶基板
２  ソース
３  ドレイン
４  Ｓｉ酸化膜
５  常誘電性酸化物薄膜としてのＣｅＯ2 薄膜
６  強誘電体薄膜としてのＰｂＴｉＯ3 薄膜
７  アルミニウム（Ａｌ）電極
８  絶縁膜
【図１】
0003746815.tif 000002
【図２】
0003746815.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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