(57)【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法；
（ａ）半導体基板の主面の第１領域に第１ゲート絶縁膜を形成し、前記半導体基板の主面の第２領域に、前記第１ゲート絶縁膜と同じ膜厚の第２ゲート絶縁膜を形成し、前記半導体基板の主面の第３領域に、前記第１ゲート絶縁膜よりも膜厚が厚い第３ゲート絶縁膜を形成し、前記半導体基板の第４領域に、前記第３ゲート絶縁膜と同じ膜厚の第４ゲート絶縁膜を形成する工程、
（ｂ）前記第１，第２，第３および第４ゲート絶縁膜に酸窒化処理を施す工程、
（ｃ）前記第１ゲート絶縁膜の上部に第１ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と該第１ゲート電極上に積層された第１絶縁膜を形成し、前記第２ゲート絶縁膜の上部に第１ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極と該第２ゲート電極上に積層された第２絶縁膜を形成し、前記第３ゲート絶縁膜の上部に第２ｎチャネル型ＭＩＳＦＥＴの第３ゲート電極と該第３ゲート電極上に積層された第３絶縁膜を形成し、前記第４ゲート絶縁膜の上部に第２ｐチャネル型ＭＩＳＦＥＴの第４ゲート電極と該第４ゲート電極上に積層された第４絶縁膜を形成する工程、
（ｄ）前記第３領域を開口したレジストと前記第３ゲート電極及び前記第３絶縁膜の積層膜をマスクとして用いて、前記第３ゲート絶縁膜と前記半導体基板との界面の一部に、前記半導体基板の主面に対して垂直な方向から窒素または窒素原子を含むイオンを注入する工程。
【請求項２】
以下の工程を有する半導体装置の製造方法；
（ａ）半導体基板の主面の第１領域に第１ゲート絶縁膜を形成し、前記半導体基板の主面の第２領域に、前記第１ゲート絶縁膜と同じ膜厚の第２ゲート絶縁膜を形成し、前記半導体基板の主面の第３領域に、前記第１ゲート絶縁膜よりも膜厚が厚い第３ゲート絶縁膜を形成し、前記半導体基板の第４領域に、前記第３ゲート絶縁膜と同じ膜厚の第４ゲート絶縁膜を形成する工程、
（ｂ）前記第１，第２，第３および第４ゲート絶縁膜に酸窒化処理を施す工程、
（ｃ）前記第１，第２，第３および第４ゲート絶縁膜上に多結晶シリコン膜を形成する工程、
（ｄ）前記第３領域を開口したレジストをマスクとして用いて、前記第３ゲート絶縁膜と前記半導体基板との界面に、前記多結晶シリコン膜を通じて窒素または窒素原子を含むイオンを注入する工程、
（ｅ）前記多結晶シリコン膜をパターニングして、前記第１ゲート絶縁膜の上部に第１ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ゲート絶縁膜の上部に第１ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極を形成し、前記第３ゲート絶縁膜の上部に第２ｎチャネル型ＭＩＳＦＥＴの第３ゲート電極を形成し、前記第４ゲート絶縁膜の上部に第２ｐチャネル型ＭＩＳＦＥＴの第４ゲート電極を形成する工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート絶縁膜と半導体基板との界面に含有させる窒素の量を最適化することによって、ホットキャリヤ耐性などのデバイス信頼性を高める技術に関する。
【０００２】
【従来の技術】
近年、ゲート酸化膜をＮＯやＮ2Ｏなどのガス中で酸窒化し、ゲート酸化膜とシリコン基板との界面に窒素原子をパイルアップさせることでｎチャネル型ＭＩＳＦＥＴのホットキャリヤ耐性を高め、ｐ型多結晶シリコンゲートからのホウ素（Ｂ）漏れを抑制できることが明らかになり、ロジック製品において実用化されている。
【０００３】
しかしこのとき、ゲート酸化膜とシリコン基板との界面（以下、ＳｉＯ2／Ｓｉ界面ともいう）の窒素量を増やしすぎると、ｐチャネル型ＭＩＳＦＥＴの劣化が激しくなることも報告されている（例えば、１９９９ＶＬＳＩ  シンポシウムダイジェスト  オブ  テクニカルペーパー  ｐ.７３で記述されているＮＢＴＩ(negative bias temperature instability)）。従って、上記界面における窒素量の制御は重要な課題である。
【０００４】
また、酸窒化プロセスの代替法として、例えば特開平１０−７９５０６号公報に記載されているように、窒素あるいは窒素を含むイオンをゲート電極加工後のソース、ドレインエクステンション形成時にイオン注入することによって同様な効果が得られることが知られている。図８４はその一例を示す実験結果であり、ドーズ量１ｘ１０15ｃｍ-2以上の窒素原子で２桁近いホットキャリヤ耐性の向上が実現されている。
【０００５】
【発明が解決しようとする課題】
ところが、本発明者の検討によると、最近のロジックＬＳＩ製品は、２水準の厚さを有するゲート酸化膜(以下、これらのゲート酸化膜を薄膜、厚膜と呼んで区別する)を用いているために、同一の酸窒化処理では、厚膜に対する窒素量が不足する結果、厚膜を使ったｎチャネル型ＭＩＳＦＥＴのホットキャリヤ耐性が不足気味になるという問題があった。一方、厚膜に合わせて酸窒化条件を決めた場合は、薄膜の窒素量が過剰になり、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ耐性が悪化する、あるいは固定電荷が増加してｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのしきい電圧が大きくシフトするという問題があった。これを図面を用いて具体的に説明する。
【０００６】
図７９〜図８３は、２水準の厚さを有するゲート酸化膜を用いたＣＭＯＳプロセスフローの概要を示したものである。シリコン（Ｓｉ）基板（以下、単に基板という）１０に浅溝素子分離領域１１を形成し、ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２、ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の表面を全面酸化して厚膜酸化膜１４を形成する（図７９）。次に、厚膜ＭＩＳＦＥＴ部の基板１０をレジストマスク１１１で覆い、薄膜ＭＩＳＦＥＴ部の厚膜酸化膜１４をエッチングで除去する（図８０）。次に、基板１０の表面を洗浄した後、基板１０を再酸化することによって、薄膜ＭＩＳＦＥＴ部の基板１０に薄膜酸化膜１５を形成する（図８１）。なお、厚膜酸化膜１４は、上記洗浄工程でやや膜厚が減少するが、上記再酸化によって所望の膜厚を有するようになる。またこの後、ＮＯガスを用いて基板１０の全面を酸窒化処理し、ゲート酸化膜（１４、１５）と基板１０との界面に所望の量の窒素原子が含有されるようにする。
【０００７】
次に、基板１０上に堆積した多結晶シリコン膜をパターニングしてゲート電極３１、３２を形成した後、厚膜ＭＩＳＦＥＴ部のｐ型ウエル１２にエクステンション領域（ｎ-型半導体領域）１１３、パンチスルー抑制のためのハロー領域（ｐ型半導体領域）１１４を形成し、ｎ型ウエル１３にエクステンション領域（ｐ-型半導体領域）１１６、ハロー領域（ｎ型半導体領域）１１７を形成する。また、薄膜ＭＩＳＦＥＴ部のｐ型ウエル１２にエクステンション領域（ｎ-型半導体領域）１１９、ハロー領域（ｐ型半導体領域）１２０を形成し、ｎ型ウエル１３にエクステンション領域（ｐ-型半導体領域）１２２、ハロー領域（ｎ型半導体領域）１２３を形成する（図８２）。
【０００８】
次に、ゲート電極３１ａ、３１ｂ、３２ａ、３２ｂの側壁にサイドウォールスペーサ１２４を形成し、続いて基板１０にヒ素イオン、フッ化ホウ素(ＢＦ2)イオンを注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成した後、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｎ+型半導体領域１２５）の表面およびｐチャネル型ＭＩＳＦＥＴのソース、ドレインの表面（ｐ+型半導体領域１２６）にそれぞれシリサイド層１２７を形成する（図８３）。
【０００９】
ところが、上記のプロセスでは一回の酸窒化工程で２水準の厚さのゲート酸化膜１４、１５を処理するために、厚膜ゲート酸化膜１４と基板１０との界面の窒素量は、薄膜ゲート酸化膜１５と基板１０との界面の窒素量より少なくなり、厚膜を使ったＭＩＳＦＥＴのホットキャリヤ耐性が不十分になる。
【００１０】
図８５は、界面窒素量の下地酸化膜厚依存性を調べた実験結果であるが、現在、薄膜（２．５ｎｍ）と厚膜（７ｎｍ）とでは、５倍近くの窒素量差が存在することが分かる。以下、この現象を簡単なモデルで考察する。
【００１１】
ＮＯなどのガス中で表面酸化したＳｉ基板を熱処理すると、ＮＯ分子などの窒化種が酸化膜中に固溶し、熱拡散することでＳｉＯ2／Ｓｉ界面に到達する。界面は、窒素と結合可能な部位（サイト）の密度が高いために、拡散に対する吸いこみ口（シンク）として働くと考えられる。この仮定の元に、酸化膜中の窒化種濃度を考えると、酸化膜厚が薄いときには、図８６に示すような直線的な分布を持ち、窒化種のフラックスＦは、Ｎｓ／ｔｏｘ（Ｎｓ：ＮＯ分子などの酸化膜表面濃度（固溶限で決まる）、ｔｏｘ：下地酸化膜厚）に比例する。従って、界面の窒素量Ｎは、ｄＮ／ｄｔ＝Ｆより、ｔｏｘに反比例することが導かれる。実際には、酸化膜厚が厚くなると、図８７に示すような補誤差関数的な分布になるため、フラックスＦは直線近似より減少する。従って、一度の酸窒化プロセスで２種類の膜厚を有する酸化膜を処理する場合、厚膜の界面窒素量は、高々薄膜の窒素量ｘ膜厚の逆比となることがわかる。今後、厚膜の膜厚を変えずに、薄膜の薄膜化をさらに進める方向が有力であるため、窒素量の差はますます広がる方向にある。
【００１２】
また、ＤＲＡＭ(Dynamic Random Access Memory)混載ロジック製品においては、ロジック側を基準にして全面酸窒化処理を行っているため、ＤＲＡＭのメモリセルトランジスタへのＢ（ホウ素）チャネル注入量が多くなっている。すなわち、ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴのホットキャリヤ耐性を向上するために酸窒化処理を行うと、ＳｉＯ2／Ｓｉ界面の正の固定電荷の発生によってｎチャネル型ＭＩＳＦＥＴのしきい値電圧が低下するために、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴのチャネルＢイオン注入量も増やさなければならない。その結果、基板中のＢ濃度が高まってｐｎ接合電界が強まり、リーク電流が増加し、データ保持特性が低下するというＤＲＡＭ特有の問題が生じる。これは、将来的に高集積なＤＲＡＭを混載するにつれてますます深刻化する問題である。
【００１３】
本発明の目的は、膜厚が薄いゲート絶縁膜を有するＭＩＳＦＥＴと膜厚が厚いゲート絶縁膜を有するＭＩＳＦＥＴとが混在する半導体装置において、膜厚が厚いゲート絶縁膜を有するＭＩＳＦＥＴのホットキャリヤ耐性を向上させる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明の半導体装置は、第１ゲート絶縁膜を有する第１ｎチャネルおよびｐチャネルＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴよりも膜厚が厚い第２ゲート絶縁膜を有する第２ｎチャネルおよびｐチャネルＭＩＳＦＥＴとを備えた半導体装置であって、前記第２ゲート絶縁膜と基板との界面の少なくとも一部に、前記第１ゲート絶縁膜と前記基板との界面に存在する量と同等以上の窒素が含有されているものである。さらには、前記第２ｎチャネルＭＩＳＦＥＴのゲート絶縁膜と基板との界面の少なくとも一部に、前記第２ｐチャネルＭＩＳＦＥＴのゲート絶縁膜と前記基板との界面に存在する量以上の窒素が含有されているものである。
【００１６】
本発明の半導体装置は、基板の主面の第１領域にＤＲＡＭのメモリセルを構成するｎチャネル型ＭＩＳＦＥＴが形成され、前記基板の主面の第２領域に前記ＤＲＡＭの周辺回路またはロジックＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成され、前記ＤＲＡＭの周辺回路またはロジックＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜と前記基板との界面の少なくとも一部に窒素が含有されているものである。
【００１７】
本発明の半導体装置の製造方法は、以下の工程を有している。
（ａ）基板の主面の第１領域に第１ゲート絶縁膜を形成し、前記基板の主面の第２領域に前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を形成する工程、
（ｂ）前記第１および第２ゲート絶縁膜に酸窒化処理を施す工程、
（ｃ）前記第１ゲート絶縁膜の上部に第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ゲート絶縁膜の上部に第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｄ）前記（ａ）工程の前または後に、あるいは前記（ｃ）工程の前または後に、前記第２ゲート絶縁膜と前記基板との界面の少なくとも一部に窒素または窒素原子を含むイオンを注入する工程。
【００１８】
本発明の半導体装置の製造方法は、以下の工程を有している。
（ａ）基板の主面に第２ゲート絶縁膜を形成する工程、
（ｂ）前記第２ゲート絶縁膜に第１の酸窒化処理を施す工程、
（ｃ）前記基板の第１領域の前記第２ゲート絶縁膜を除去し、前記基板の第２領域に前記第２ゲート絶縁膜を残す工程、
（ｄ）前記基板を酸化することによって、前記基板の第１領域に前記第２ゲート絶縁膜よりも膜厚が薄い第１ゲート絶縁膜を形成する工程、
（ｅ）前記第１および第２ゲート絶縁膜に第２の酸窒化処理を施す工程、
（ｆ）前記第１ゲート絶縁膜の上部に第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ゲート絶縁膜の上部に第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施形態は、ソース、ドレインエクステンション領域への窒素イオン注入のロジックＬＳＩへの応用例である。
【００２１】
まず、図１に示すように、従来法と同様にして、シリコン基板（以下、基板という）１０に浅溝素子分離領域１１を形成し、続いて不純物のイオン注入によって、ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２およびｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の全面を表面酸化して厚い膜厚のゲート酸化膜（厚膜酸化膜）１４を形成する。
【００２２】
次に、図２に示すように、従来法と同様にして、高耐圧ＭＩＳＦＥＴ領域（図の左半分）に厚膜酸化膜１４を残し、標準ＭＩＳＦＥＴ領域（図の右半分）の厚膜酸化膜１４のみを除去し、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄い膜厚のゲート酸化膜（薄膜酸化膜）１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を１０５０℃、３０秒間酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。このとき、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面も同時に酸窒化されるが、薄膜部に比べ窒素量は少なくなっている。
【００２３】
次に、図３に示すように、ｎ型多結晶シリコン膜１６（およびｐ型多結晶シリコン膜１７）、ＷＮ（窒化タングステン）膜１８およびＷ（タングステン）膜１９の３層膜からなるポリメタル構造のゲート電極１ａ〜１ｄを形成する。ｎ型多結晶シリコン膜１６およびｐ型多結晶シリコン膜１７は、基板１０上に多結晶シリコン膜を堆積した後、その一部にＰ（リン）イオンを、他の一部にＢ（ホウ素）イオンをそれぞれ注入することによって形成する。なお、ゲート電極１ａ〜１ｄの上部には窒化シリコン膜１３５を形成する。
【００２４】
次に、図４に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域のみを開口したレジストマスク１１１ａを用い、窒素イオン（Ｎ2+、４０ＫｅＶ、２ｘ１０15ｃｍ-2）を注入することによって、ゲート酸化膜１４の一部に高酸窒化領域１１２を形成する。続いてＰイオンおよびフッ化ホウ素（ＢＦ2）イオンを注入することによって、高耐圧ｎチャネル型ＭＩＳＦＥＴのエクステンション領域（ｎ-型半導体領域）１１３、ハロー領域（ｐ型半導体領域）１１４を形成する。このとき、窒素イオンを最初に注入することにより、基板１０の表面がプレアモルファス化され、ＢやＰのチャネリングが防止されるので、浅い接合（エクステンション領域１１３、ハロー領域１１４）を形成することができる。
【００２５】
次に、図５に示すように、高耐圧ｐチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｂを用い、フッ化ホウ素イオン、Ｐイオン１１５を注入することによって、高耐圧ｐチャネル型ＭＩＳＦＥＴのエクステンション領域（ｐ-型半導体領域）１１６、ハロー領域（ｎ型半導体領域）１１７を形成する。
【００２６】
次に、図６に示すように、上記と同様にして標準ｎチャネル型ＭＩＳＦＥＴのエクステンション領域１１９、ハロー領域１２０を形成し、図７に示すように、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１２２、ハロー領域１２３を形成する。この段階で短時間熱処理を行うと、不純物が電気的に活性化されると同時に、高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン端近傍にのみ高酸窒化領域１１２が形成される。
【００２７】
次に、通常のＣＭＯＳプロセスに従い、図８に示すように、ゲート電極の側壁にサイドウォールスペーサ１２４を形成し、続いて図９に示すように、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成した後、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインの表面およびｐチャネル型ＭＩＳＦＥＴのソース、ドレインの表面にそれぞれシリサイド層１２７を形成する。
【００２８】
その後、図１０に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成し、続いてソース、ドレイン（ｎ+型半導体領域１２５、ｐ+型半導体領域１２６）の上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込んだ後、第１層間絶縁膜１２８の上部に第１層目のメタル配線１３０を形成する。同様に、第１層目のメタル配線１３０の上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１に形成したコンタクトホール１４１にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。メタル配線１３０、１３４は、例えばＷで構成する。以上により、ロジックＬＳＩが完成する。
【００２９】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのドレイン端部のＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。
【００３０】
なお、窒素イオン注入による選択的な酸窒化法では、厚膜ｎチャネル型ＭＩＳＦＥＴのさらに特定な部分を選ぶことも可能である。例えば、ゲート長が細く、ホットキャリア対策が不可欠な部分には窒素イオン注入を行う、アナログＭＩＳＦＥＴのように１／ｆノイズなどの発生を嫌う部分には窒素イオン注入しないなどである。ただし、窒素を高耐圧ｎチャネル型ＭＩＳＦＥＴすべてにイオン注入する場合には、通常のエクステンション注入用のマスクを兼用できるため、工程数の増加を最小限に抑えられる長所がある。
【００３１】
（実施の形態２）
本実施形態は、ソース、ドレインエクステンション領域への窒素イオン注入のＤＲＡＭ混載ロジックＬＳＩ（ＤＲＡＭを有するシステムＬＳＩ）への応用例である。
【００３２】
まず、図１１に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル２１、周辺ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２および周辺ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の全面を表面酸化して厚い膜厚のゲート酸化膜（厚膜酸化膜）１４を形成する。
【００３３】
次に、図１２に示すように、従来法と同様にして、メモリセル領域および周辺高耐圧ＭＩＳＦＥＴ領域に厚膜酸化膜１４を残し、周辺標準ＭＩＳＦＥＴ領域の厚膜酸化膜１４のみを除去し、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。このとき、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面も同時に酸窒化されるが、薄膜部に比べ窒素量は少なくなっている。
【００３４】
次に、図１３に示すように、ｎ型多結晶シリコン膜１６（およびｐ型多結晶シリコン膜１７）、ＷＮ（窒化タングステン）膜１８およびＷ（タングステン）膜１９の３層膜からなるポリメタル構造のゲート電極１ａ〜１ｅを形成する。ｎ型多結晶シリコン膜１６およびｐ型多結晶シリコン膜１７は、基板１０上に多結晶シリコン膜を堆積した後、その一部にＰ（リン）イオンを、他の一部にＢ（ホウ素）イオンをそれぞれ注入することによって形成する。なお、ゲート電極１ａ〜１ｅの上部には窒化シリコン膜１３５を形成する。
【００３５】
次に、図１４に示すように、基板１０の全面にＰ（リン）イオンを注入することによって、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴのエクステンション領域２２を形成する。本実施形態では、フォトマスク数を削減するために基板１０の全面にＰイオンを注入するが、メモリセル領域以外の領域をフォトレジスト膜で覆い、メモリセル領域の基板１０のみにＰイオンを注入してもよい。
【００３６】
次に、図１５に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｃを用い、窒素イオン、Ｐイオン、フッ化ホウ素（ＢＦ2）イオンを注入し、高耐圧ｎチャネル型ＭＩＳＦＥＴのエクステンション領域（ｎ-型半導体領域）１１３、ハロー領域（ｐ型半導体領域）１１４、高酸窒化領域１１２を形成する。
【００３７】
次に、図１６に示すように、標準ｎチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｄを用い、ヒ素（Ａｓ）イオン、フッ化ホウ素イオン１１８を注入し、標準ｎチャネル型ＭＩＳＦＥＴのエクステンション領域（ｎ-型半導体領域１１９、ハロー領域（ｐ型半導体領域）１２０を形成する。なお、標準ｎチャネル型ＭＩＳＦＥＴ領域の薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面における窒素濃度が低い場合は、ここで窒素イオンの注入を追加してもよい。
【００３８】
次に、図１７に示すように、ｐチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｅを用い、フッ化ホウ素イオン、Ｐイオン１２１を注入し、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域（ｐ-型半導体領域）１２２、ハロー領域（ｎ型半導体領域）１２３を形成する。本実施形態では、フォトマスク数を削減するためにｐチャネル型ＭＩＳＦＥＴのソース、ドレインを標準と高耐圧とで共通とする。ｎチャネル型ＭＩＳＦＥＴのソース、ドレインもメモリセルを除き、標準と高耐圧とで共通とすることでフォトマスク数をさらに削減することができる。この段階で短時間熱処理を行うと、不純物が電気的に活性化すると同時に、高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン端近傍にのみ高酸窒化領域１１２が形成される。
【００３９】
次に、図１８に示すように、基板１０上に堆積した窒化シリコン膜２３を異方的にエッチングすることによって、周辺ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサ１２４を形成する。このとき、メモリセル領域の窒化シリコン膜２３はレジストマスク（図示せず）で覆い、窒化シリコン膜２３がエッチングされないようにする。
【００４０】
続いて、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、周辺ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、周辺ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成した後、図１９に示すように、周辺ｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域（ソース、ドレイン）１２５の表面および周辺ｐチャネル型ＭＩＳＦＥＴのｐ+型半導体領域（ソース、ドレイン）１２６の表面にそれぞれシリサイド層１２７を形成する。
【００４１】
次に、図２０に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成した後、メモリセルＭＩＳＦＥＴのソース、ドレインの一方の上部の第１層間絶縁膜１２８に形成したコンタクトホール２６に多結晶シリコンプラグ１４２を埋め込み、続いて周辺ＭＩＳＦＥＴのソース、ドレインの上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込む。
【００４２】
次に、図２１に示すように、第１層間絶縁膜１２８の上部にビット線２５、第１層目のメタル配線１３０を形成する。ビット線２５、メタル配線１３０は、例えばＷで構成する。
【００４３】
次に、図２２に示すように、ビット線２５、メタル配線１３０の上部に酸化シリコン膜１５０を形成し、続いてメモリセルＭＩＳＦＥＴのソース、ドレインの他方の上部の第１層間絶縁膜１２８、酸化シリコン膜１５０にコンタクトホール１４１を形成した後、コンタクトホール１４１の内部に多結晶シリコンプラグ２６を埋め込む。
【００４４】
次に、酸化シリコン膜１５０の上部に酸化シリコン膜１５１を堆積し、続いてメモリセル領域の酸化シリコン膜１５１に溝１５５を形成した後、溝１５５の内部にメモリセルのキャパシタを形成する。キャパシタは、例えば多結晶シリコンからなる下部電極２７、酸化タンタル（Ｔａ2Ｏ5)からなる容量絶縁膜２８、窒化チタン（ＴｉＮ）からなる上部電極２９によって構成する。
【００４５】
次に、キャパシタの上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１、酸化シリコン膜１５１、１５０に形成したスルーホール１４５にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。以上により、ＤＲＡＭ混載ロジックＬＳＩが完成する。
【００４６】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのドレイン端部のＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。さらにメモリセルｎチャネル型ＭＩＳＦＥＴのしきい値電圧が酸窒化プロセスで低下する量を最小限にしたことにより、チャネルイオン注入量を増やさずに済み、ＤＲＡＭのデータ保持時間を増やすことが可能となった。さらには、窒素を高耐圧ｎチャネル型ＭＩＳＦＥＴへ選択的にイオン注入するためには、通常のエクステンション注入用のマスクを兼用できるため、工程数の増加を最小限に抑えられる長所もある。
【００４７】
なお、本発明を汎用ＤＲＡＭに適用することも大きな変更なく可能である。汎用ＤＲＡＭではゲート酸化膜が１水準の厚さである場合も多いが、ホットキャリヤ耐性の向上が不可欠な高耐圧ｎチャネル型ＭＩＳＦＥＴに対して窒素イオン注入を行うこと、およびメモリセルｎチャネル型ＭＩＳＦＥＴのゲート電極がｎ型多結晶シリコン構造である場合には、この部分に窒素イオン注入を行なわないことが重要である。
【００４８】
（実施の形態３）
本実施形態は、チャネルへの窒素イオン注入のロジックＬＳＩへの応用例１である。
【００４９】
まず、図２３に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２、ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の全面を表面酸化して厚い膜厚のゲート酸化膜（厚膜酸化膜）１４を形成する。
【００５０】
次に、図２４に示すように、高耐圧ＭＩＳＦＥＴ領域（図の左半分）に厚膜酸化膜１４を残し、標準ＭＩＳＦＥＴ領域（図の右半分）の厚膜酸化膜１４のみを除去し、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。このとき、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面も同時に酸窒化されるが、薄膜部に比べ窒素量は少なくなっている。
【００５１】
次に、図２５に示すように、基板１０上に多結晶シリコン膜２００ｎｍを堆積した後、その一部にＰ（リン）イオンを注入し、他の一部にＢ（ホウ素）イオンを注入することによって、ｎ型多結晶シリコン膜３１とｐ型多結晶シリコン膜３２とを形成する。
【００５２】
次に、図２６に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ａを用い、ｎ型多結晶シリコン膜３１を通じて厚膜酸化膜１４に窒素イオン（Ｎ2+、４０ＫｅＶ、５ｘ１０14ｃｍ-2）を注入することにより、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面に高酸窒化領域３４を形成する。
【００５３】
次に、図２７に示すように、ｎ型多結晶シリコン膜３１、ｐ型多結晶シリコン膜３２をパターニングしてゲート電極３１ａ、３１ｂ、３２ａ、３２ｂを形成した後、前記実施の形態１、２と同様にして、高耐圧ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ用のエクステンション領域１１３、１１６、ハロー領域１１４、１１７を形成し、標準ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ用のエクステンション領域１１９、１２２、ハロー領域１２０、１２３を形成する。
【００５４】
次に、図２８に示すように、ゲート電極３１ａ、３１ｂ、３２ａ、３２ｂの側壁にサイドウォールスペーサ１２４を形成した後、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成する。
【００５５】
次に、図２９に示すように、ｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域（ソース、ドレイン）１２５の表面およびｐチャネル型ＭＩＳＦＥＴのｐ+型半導体領域（ソース、ドレイン）１２６の表面にそれぞれシリサイド層１２７を形成する。本実施形態では、このとき同時にゲート電極３１ａ、３１ｂ、３２ａ、３２ｂの表面にもシリサイド層３５を形成する。
【００５６】
その後、図３０に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成し、続いてソース、ドレイン（ｎ+型半導体領域１２５、ｐ+型半導体領域１２６）の上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込んだ後、第１層間絶縁膜１２８の上部に第１層目のメタル配線１３０を形成する。同様に、第１層目のメタル配線１３０の上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１に形成したコンタクトホール１４１にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。メタル配線１３０、１３４は、例えばＷで構成する。以上により、ロジックＬＳＩが完成する。
【００５７】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。さらには、窒素を高耐圧ｎチャネル型ＭＩＳＦＥＴのチャネル全体へ注入しているため、窒素ドーズ量を必要最小限にでき、結晶欠陥などの発生を抑制できる長所もある。
【００５８】
（実施の形態４）
本実施形態は、チャネルへの窒素イオン注入のＤＲＡＭ混載ロジックＬＳＩ（ＤＲＡＭを有するシステムＬＳＩ）への応用例である。
【００５９】
まず、図３１に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、メモリセルｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル２１、周辺ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２および周辺ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の全面を表面酸化して厚い膜厚のゲート酸化膜（厚膜酸化膜）１４を形成する。
【００６０】
次に、図３２に示すように、従来法と同様にして、メモリセル領域および周辺高耐圧ＭＩＳＦＥＴ領域に厚膜酸化膜１４を残し、周辺標準ＭＩＳＦＥＴ領域の厚膜酸化膜１４のみを除去し、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。このとき、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面も同時に酸窒化されるが、薄膜部に比べ窒素量は少なくなっている。
【００６１】
次に、図３３に示すように、基板１０上に堆積した多結晶シリコン膜の一部にＰ（リン）イオンを注入し、他の一部にＢ（ホウ素）イオンを注入することによって、ｎ型多結晶シリコン膜３１とｐ型多結晶シリコン膜３２とを形成する。本実施形態では、メモリセルｎチャネル型ＭＩＳＦＥＴのゲート電極にｐ型多結晶シリコン膜３２を用いる。
【００６２】
次に、図３４に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ領域およびメモリセルｎチャネル型ＭＩＳＦＥＴ領域を開口したレジストマスク１１１ｆを用い、ｎ型多結晶シリコン膜３１、ｐ型多結晶シリコン膜３２を通じて窒素イオンを注入することによって、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面に高酸窒化領域３４を形成する。
【００６３】
ここで、高耐圧ｎチャネル型ＭＩＳＦＥＴに窒素イオンを注入するのは、ホットキャリヤ耐性を向上させるためであるが、メモリセルｎチャネル型ＭＩＳＦＥＴにとっては、しきい値電圧を下げるのが第１の目的である。メモリセルｎチャネル型ＭＩＳＦＥＴのゲート電極にはｐ型多結晶シリコン膜を用いているので、しきい値電圧が高くなりすぎている。ところが、基板１０のホウ素濃度を下げすぎると短チャネル効果の抑制が困難になる。そこで、上記のような窒素イオンの注入でしきい値電圧を下げることが有効である。
【００６４】
次に、図３５に示すように、ｎ型多結晶シリコン膜３１およびｐ型多結晶シリコン膜３２の上部にＷＮ膜１８、Ｗ膜１９、窒化シリコン膜１３５を順次堆積した後、ｎ型多結晶シリコン膜３１およびｐ型多結晶シリコン膜３２、ＷＮ膜１８、Ｗ膜１９、窒化シリコン膜１３５をパターニングすることによってゲート電極１ａ〜１ｅを形成する。
【００６５】
次に、図３６に示すように、基板１０の全面にＰ（リン）イオンを注入し、メモリセルｎチャネル型ＭＩＳＦＥＴのエクステンション領域２２を形成する。本実施形態では、フォトマスク数を削減するために基板１０の全面にＰイオンを注入するが、メモリセル領域以外の領域をフォトレジスト膜で覆い、メモリセル領域の基板１０のみにＰイオンを注入してもよい。
【００６６】
次に、図３７に示すように、前記実施の形態１〜３と同様にして、高耐圧ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１３、１１６、ハロー領域１１４、１１７を形成し、標準ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１９、１２２、ハロー領域１２０、１２３を形成する。
【００６７】
次に、図３８に示すように、基板１０上に堆積した窒化シリコン膜２３を異方的にエッチングすることによって、周辺ＭＩＳＦＥＴのゲート電極１ａ〜１ｄの側壁にサイドウォールスペーサ１２４を形成する。このとき、メモリセル領域の窒化シリコン膜２３はフォトレジスト膜（図示せず）で覆い、エッチングされないようにする。
【００６８】
続いて、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、周辺ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、周辺ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成した後、図３９に示すように、周辺ｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域（ソース、ドレイン）１２５の表面および周辺ｐチャネル型ＭＩＳＦＥＴのｐ+型半導体領域（ソース、ドレイン）１２６の表面にそれぞれシリサイド層１２７を形成する。
【００６９】
次に、図４０に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成した後、メモリセルＭＩＳＦＥＴのソース、ドレインの一方の上部の第１層間絶縁膜１２８に形成したコンタクトホール２６に多結晶シリコンプラグ１４２を埋め込み、続いて周辺ＭＩＳＦＥＴのソース、ドレインの上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込む。
【００７０】
次に、図４１に示すように、第１層間絶縁膜１２８の上部にビット線２５、第１層目のメタル配線１３０を形成する。ビット線２５、メタル配線１３０は、例えばＷで構成する。
【００７１】
次に、図４２に示すように、ビット線２５、メタル配線１３０の上部に酸化シリコン膜１５０を形成し、続いてメモリセルＭＩＳＦＥＴのソース、ドレインの他方の上部の第１層間絶縁膜１２８、酸化シリコン膜１５０にコンタクトホール１４１を形成した後、コンタクトホール１４１の内部に多結晶シリコンプラグ１４３を埋め込む。
【００７２】
次に、酸化シリコン膜１５０の上部に酸化シリコン膜１５１を堆積し、続いてメモリセル領域の酸化シリコン膜１５１に溝１５５を形成した後、溝１５５の内部にメモリセルのキャパシタを形成する。キャパシタは、例えば多結晶シリコンからなる下部電極２７、酸化タンタル（Ｔａ2Ｏ5)からなる容量絶縁膜２８、窒化チタン（ＴｉＮ）からなる上部電極２９によって構成する。
【００７３】
次に、キャパシタの上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１、酸化シリコン膜１５１、１５０に形成したスルーホール１４５にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。以上により、ＤＲＡＭ混載ロジックＬＳＩが完成する。
【００７４】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。さらにメモリセルｎチャネル型ＭＩＳＦＥＴのしきい値電圧をゲート電極の仕事関数制御と窒素イオン注入とによって設定した結果、チャネルのホウ素濃度を最適化できるため、ＤＲＡＭのデータ保持時間を増やすことが可能となった。すなわち、すべてのｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。
【００７５】
（実施の形態５）
本実施形態は、２回の酸窒化処理のロジックＬＳＩへの応用例である。まず、図４３に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２、ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の全面を表面酸化して厚い膜厚のゲート酸化膜（厚膜酸化膜）１４を形成する。次に、基板１０の全面に酸窒化処理（１０５０℃、６０秒間）を施すことによって、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面に高酸窒化領域３４を形成する。
【００７６】
次に、図４４に示すように、高耐圧ＭＩＳＦＥＴ領域をフォトレジスト膜１１１ｇで覆い、標準ＭＩＳＦＥＴ領域の厚膜酸化膜１４を高酸窒化領域３４も含めてエッチングで除去する。
【００７７】
次に、図４５に示すように、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理（１０５０℃、３０秒間）し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。この場合も、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面の窒素量を勘案して最初の酸窒化条件を決める。
【００７８】
次に、図４６に示すように、基板１０上に堆積した多結晶シリコン膜の一部にＰ（リン）イオンを注入し、他の一部にＢ（ホウ素）イオンを注入することによって、ｎ型多結晶シリコン膜３１とｐ型多結晶シリコン膜３２とを形成する。
【００７９】
次に、図４７に示すように、ｎ型多結晶シリコン膜３１、ｐ型多結晶シリコン膜３２をパターニングしてゲート電極３１ａ、３１ｂ、３２ａ、３２ｂを形成した後、前記実施の形態１、２と同様にして、高耐圧ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１３、１１６、ハロー領域１１４、１１７を形成し、標準ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１９、１２２、ハロー領域１２０、１２３を形成する。
【００８０】
次に、図４８に示すように、ゲート電極３１ａ、３１ｂ、３２ａ、３２ｂの側壁にサイドウォールスペーサ１２４を形成した後、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成する。
【００８１】
次に、図４９に示すように、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインの表面およびｐチャネル型ＭＩＳＦＥＴのソース、ドレインの表面にそれぞれシリサイド層１２７を形成する。本実施形態では、このとき同時にゲート電極の表面にもシリサイド層３５を形成する。
【００８２】
その後、図５０に示すように、各ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成し、続いてソース、ドレイン（ｎ+型半導体領域１２５、ｐ+型半導体領域１２６）の上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込んだ後、第１層間絶縁膜１２８の上部に第１層目のメタル配線１３０を形成する。同様に、第１層目のメタル配線１３０の上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１に形成したコンタクトホール１４１にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。メタル配線１３０、１３４は、例えばＷで構成する。以上により、ロジックＬＳＩが完成する。
【００８３】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。さらには、新たなフォトレジスト工程などを増加させずに実施できる点が本実施形態特有の長所である。
【００８４】
（実施の形態６）
本実施形態は、２回の酸窒化処理のＤＲＡＭ混載ロジックＬＳＩ（ＤＲＡＭを有するシステムＬＳＩ）への応用例である。
【００８５】
まず、図５１に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、メモリセルｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル２１、周辺ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２および周辺ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成した後、基板１０の全面を表面酸化して厚い膜厚のゲート酸化膜（厚膜酸化膜）１４を形成する。次に、基板１０の全面に酸窒化処理を施すことによって、高酸窒化領域３４を形成する。
【００８６】
次に、図５２に示すように、メモリセル領域および周辺高耐圧ＭＩＳＦＥＴ領域に厚膜酸化膜１４を残し、周辺標準ＭＩＳＦＥＴ領域の厚膜酸化膜１４のみを除去し、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。この場合も、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面の窒素量を勘案して最初の酸窒化条件を決める。
【００８７】
次に、図５３に示すように、ｎ型多結晶シリコン膜１６、ｐ型多結晶シリコン膜１７とＷ（タングステン）膜１９との間にＷＮ（窒化タングステン）膜１８を挿入したポリメタル構造のゲート電極１ａ〜１ｅを形成する。本実施形態では、メモリセルｎチャネル型ＭＩＳＦＥＴのゲート電極１ｅにｐ型多結晶シリコン膜１７を用いる。これにより、メモリセルｎチャネル型ＭＩＳＦＥＴのしきい値電圧を高く設定でき、酸窒化処理に起因する正の固定電荷によるしきい値電圧の低下が許容できるため、チャネルＢ（ホウ素）注入量を増加させる必要がない。従って、ｐｎ接合部の電界上昇により、リーク電流が増加して、メモリセルのデータ保持時間が減少するという懸念がない。なお、メモリセルｎチャネル型ＭＩＳＦＥＴのゲート電極１ｅとしては、ｐ型多結晶シリコン以外にも、ｐ型多結晶シリコン／Ｇｅ（ゲルマニウム）、窒化チタン、Ｗなど、ｎ型多結晶シリコンよりも大きな仕事関数を有するゲート材料を用いることが有効である。
【００８８】
次に、図５４に示すように、基板１０の全面にＰ（リン）イオンを注入し、メモリセルｎチャネル型ＭＩＳＦＥＴのエクステンション領域２２を形成する。本実施形態では、フォトマスク数を削減するために基板１０の全面にＰイオンを注入するが、メモリセル領域以外の領域をレジストマスクで覆い、メモリセル領域の基板１０のみにＰイオンを注入してもよい。
【００８９】
次に、図５５に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｃを用い、Ｐイオン、フッ化ホウ素（ＢＦ2）イオン６１を注入し、高耐圧ｎチャネル型ＭＩＳＦＥＴのエクステンション領域１１３、ハロー領域１１４を形成する。
【００９０】
次に、図５６に示すように、標準ｎチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｄを用い、ヒ素（Ａｓ）イオン、フッ化ホウ素イオン１１８を注入し、標準ｎチャネル型ＭＩＳＦＥＴのエクステンション領域１１９、ハロー領域１２０を形成する。なお、標準ｎチャネル型ＭＩＳＦＥＴ領域の薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面における窒素濃度が低い場合は、ここで窒素イオンの注入を追加してもよい。
【００９１】
次に、図５７に示すように、ｐチャネル型ＭＩＳＦＥＴ領域のみを開口したレジストマスク１１１ｅを用い、フッ化ホウ素イオン、Ｐイオン１２１を注入し、ｐチャネル型ＭＩＳＦＥＴ用エクステンション領域１２２、ハロー領域１２３を形成する。その後、上記不純物を活性化するための熱処理を行う。
【００９２】
次に、図５８に示すように、基板１０上に堆積した窒化シリコン膜２３を異方的にエッチングすることによって、周辺ＭＩＳＦＥＴのゲート電極１ａ〜１ｄの側壁にサイドウォールスペーサ１２４を形成する。このとき、メモリセル領域の窒化シリコン膜２３はフォトレジスト膜（図示せず）で覆い、エッチングされないようにする。
【００９３】
続いて、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、周辺ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、周辺ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成した後、図５９に示すように、周辺ｎチャネル型ＭＩＳＦＥＴのソース、ドレインの表面および周辺ｐチャネル型ＭＩＳＦＥＴのソース、ドレインの表面にそれぞれシリサイド層１２７を形成する。
【００９４】
次に、図６０に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成した後、メモリセルＭＩＳＦＥＴのソース、ドレインの一方の上部の第１層間絶縁膜１２８に形成したコンタクトホール２６に多結晶シリコンプラグ１４２を埋め込み、続いて周辺ＭＩＳＦＥＴのソース、ドレインの上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込む。
【００９５】
次に、図６１に示すように、第１層間絶縁膜１２８の上部にビット線２５、第１層目のメタル配線１３０を形成する。ビット線２５、メタル配線１３０は、例えばＷで構成する。
【００９６】
次に、図６２に示すように、ビット線２５、メタル配線１３０の上部に酸化シリコン膜１５０を形成し、続いてメモリセルＭＩＳＦＥＴのソース、ドレインの他方の上部の第１層間絶縁膜１２８、酸化シリコン膜１５０にコンタクトホール１４１を形成した後、コンタクトホール１４１の内部に多結晶シリコンのプラグ２６を埋め込む。
【００９７】
次に、酸化シリコン膜１５０の上部に酸化シリコン膜１５１を堆積し、続いてメモリセル領域の酸化シリコン膜１５１に溝１５５を形成した後、溝１５５の内部にメモリセルのキャパシタを形成する。キャパシタは、例えば多結晶シリコンからなる下部電極２７、酸化タンタル（Ｔａ2Ｏ5)からなる容量絶縁膜２８、窒化チタン（ＴｉＮ）からなる上部電極２９によって構成する。
【００９８】
次に、キャパシタの上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１、酸化シリコン膜１５１、１５０に形成したスルーホール１４５にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。以上２により、ＤＲＡＭ混載ロジックＬＳＩが完成する。
【００９９】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。さらにメモリセルｎチャネル型ＭＩＳＦＥＴのしきい値電圧をゲート電極の仕事関数制御によって設定した結果、チャネルのホウ素濃度を最適化できるため、ＤＲＡＭのデータ保持時間を増やすことが可能となった。すなわち、すべてのｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。
【０１００】
（実施の形態７）
本実施形態は、チャネルへの窒素イオン注入のロジックＬＳＩへの応用例２である。
【０１０１】
まず、図６３に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２、ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成する。基板１０の全面にはイオン注入時の表面酸化膜７１が残っている。フォトレジスト１１１ａをマスクとして、窒素イオン（Ｎ2+、５ＫｅＶ、３ｘ１０14ｃｍ-2）を高耐圧ｎチャネルＭＩＳＦＥＴ部のみに注入する（符号７２は、窒素注入領域）。
【０１０２】
次に、図６４に示すように、フォトレジスト１１１aと表面酸化膜７１を除去した後、厚膜酸化膜１４を全面に成長する。このときの熱処理で、基板内の窒素が界面で反応し、高酸窒化領域３４が形成される。
【０１０３】
次に、図６５に示すように、フォトレジスト１１１gを用い、高耐圧ＭＩＳＦＥＴ領域に厚膜酸化膜１４を残し、標準ＭＩＳＦＥＴ領域の厚膜酸化膜１４のみを除去する。
【０１０４】
次に、フォトレジスト１１１gを除去し、表面洗浄の後、図６６に示すように、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。このとき、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面も同時に酸窒化されるが、薄膜部に比べて窒素量増加は少なくなっている。
【０１０５】
次に、図６７に示すように、基板１０上に堆積した多結晶シリコン膜の一部にＰ（リン）イオンを注入し、他の一部にＢ（ホウ素）イオンを注入することによって、ｎ型多結晶シリコン膜３１とｐ型多結晶シリコン膜３２とを形成し、これをパターニングしてゲート電極３１ａ、３１ｂ、３２ａ、３２ｂを形成した後、前記実施の形態１、２と同様にして、高耐圧ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１３、１１６、ハロー領域１１４、１１７を形成し、標準ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１９、１２２、ハロー領域１２０、１２３を形成する。
【０１０６】
次に、図６８に示すように、ゲート電極３１ａ、３１ｂ、３２ａ、３２ｂの側壁にサイドウォールスペーサ１２４を形成した後、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成する。
【０１０７】
次に、図６９に示すように、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインの表面およびｐチャネル型ＭＩＳＦＥＴのソース、ドレインの表面にそれぞれシリサイド層１２７を形成する。本実施形態では、このとき同時にゲート電極３１ａ、３１ｂ、３２ａ、３２ｂの表面にもシリサイド層３５を形成する。
【０１０８】
その後、図７０に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成し、続いてソース、ドレイン（ｎ+型半導体領域１２５、ｐ+型半導体領域１２６）の上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込んだ後、第１層間絶縁膜１２８の上部に第１層目のメタル配線１３０を形成する。同様に、第１層目のメタル配線１３０の上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１に形成したコンタクトホール１４１にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。メタル配線１３０、１３４は、例えばＷで構成する。以上により、ロジックＬＳＩが完成する。
【０１０９】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。
【０１１０】
なお、窒素イオン注入による選択的な酸窒化法では、厚膜ｎチャネル型ＭＩＳＦＥＴのさらに特定な部分を選ぶことも可能である。例えば、ゲート長が細くホットキャリア対策が不可欠な部分には窒素イオン注入を行う、アナログＭＩＳＦＥＴのように１／ｆノイズなどの発生を嫌う部分には窒素イオン注入しないなどである。さらには、窒素を高耐圧ｎチャネル型ＭＩＳＦＥＴのチャネル全体へ注入しているため、窒素ドーズ量を必要最小限にでき、結晶欠陥などの発生を抑制できる長所、ゲート酸化膜を通してイオン注入する場合に懸念される酸化膜耐圧劣化の可能性がないなどの長所もある。
【０１１１】
（実施の形態８）
本実施形態は、チャネルへの窒素イオン注入のロジックＬＳＩへの応用例３である。
【０１１２】
まず、図７１に示すように、シリコン基板１０に浅溝素子分離領域１１を形成し、ｎチャネル型ＭＩＳＦＥＴ用のｐ型ウエル１２、ｐチャネル型ＭＩＳＦＥＴ用のｎ型ウエル１３を形成し、続いて厚膜酸化膜１４を全面に成長する。
【０１１３】
次に、図７２に示すように、フォトレジスト１１１ａをマスクとして、窒素イオン（Ｎ2+、５ＫｅＶ、３ｘ１０14ｃｍ-2）を高耐圧ｎチャネルＭＩＳＦＥＴ部のみに注入する（符号７２は、窒素注入領域）。
【０１１４】
次に、図７３に示すように、フォトレジスト１１１gを用い、高耐圧ＭＩＳＦＥＴ領域に厚膜酸化膜１４を残し、標準ＭＩＳＦＥＴ領域の厚膜酸化膜１４のみを除去する。
【０１１５】
次に、図７４に示すように、フォトレジスト１１１gを除去し、表面洗浄の後、基板１０を再酸化することによって、標準ＭＩＳＦＥＴ領域の基板１０の表面に薄膜酸化膜１５を形成する。なお、厚膜酸化膜１４は、洗浄工程でやや膜厚が減少するが、追加酸化されて所望の膜厚を有するようになっている。また、この後に、ＮＯガスを用いて基板１０の全面を酸窒化処理し、薄膜酸化膜１５のＳｉＯ2／Ｓｉ界面に所望の量の窒素原子が含有されるようにする（図示はしていない）。このとき、厚膜酸化膜１４のＳｉＯ2／Ｓｉ界面も同時に酸窒化されるが、薄膜部に比べ窒素量は少なくなっている。ただし、このときの熱処理で、基板内にイオン注入された窒素が界面で反応し、高酸窒化領域３４を形成するため、高耐圧ｎチャネルＭＩＳＦＥＴ部分の窒素量は補われている。
【０１１６】
次に、図７５に示すように、基板１０上に堆積した多結晶シリコン膜の一部にＰ（リン）イオンを注入し、他の一部にＢ（ホウ素）イオンを注入することによって、ｎ型多結晶シリコン膜３１とｐ型多結晶シリコン膜３２とを形成し、これをパターニングしてゲート電極３１ａ、３１ｂ、３２ａ、３３ｂを形成した後、前記実施の形態１、２と同様にして、高耐圧ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１３、１１６、ハロー領域１１４、１１７を形成し、標準ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのエクステンション領域１１９、１２２、ハロー領域１２０、１２３を形成する。
【０１１７】
次に、図７６に示すように、ゲート電極３１ａ、３１ｂ、３２ａ、３３ｂの側壁にサイドウォールスペーサ１２４を形成した後、基板１０にヒ素イオン、フッ化ホウ素イオンを注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１２５、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１２６を形成する。
【０１１８】
次に、図７７に示すように、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインの表面およびｐチャネル型ＭＩＳＦＥＴのソース、ドレインの表面にそれぞれシリサイド層１２７を形成する。本実施形態では、このとき同時にゲート電極３１ａ、３１ｂ、３２ａ、３３ｂの表面にもシリサイド層３５を形成する。
【０１１９】
その後、図７８に示すように、ＭＩＳＦＥＴの上部に第１層間絶縁膜１２８を形成し、続いてソース、ドレイン（ｎ+型半導体領域１２５、ｐ+型半導体領域１２６）の上部の第１層間絶縁膜１２８に形成したコンタクトホール１４０にＷプラグ１２９を埋め込んだ後、第１層間絶縁膜１２８の上部に第１層目のメタル配線１３０を形成する。同様に、第１層目のメタル配線１３０の上部に第２層間絶縁膜１３１を形成し、続いてメタル配線１３０の上部の第２層間絶縁膜１３１に形成したコンタクトホール１４１にＷプラグ１３２を埋め込んだ後、第２層間絶縁膜１３１の上部に第２層目のメタル配線１３４を形成する。また、第２層目のメタル配線１３４の上部に、さらに１層または複数層のメタル配線を形成してもよい。メタル配線１３０、１３４は、例えばＷで構成する。以上により、ロジックＬＳＩが完成する。
【０１２０】
本実施形態によれば、高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に十分な量の窒素原子が存在し、ホットキャリヤ信頼性寿命が１０年以上あることが確認された。また、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ寿命も１０年以上あることが確認された。すなわち、標準ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面における窒素量を最適化できた結果、何らの副作用を伴うことなく、十分なホットキャリヤ信頼性が確保できた。
【０１２１】
なお、窒素イオン注入による選択的な酸窒化法では、厚膜ｎチャネル型ＭＩＳＦＥＴのさらに特定な部分を選ぶことも可能である。例えば、ゲート長が細くホットキャリア対策が不可欠な部分には窒素イオン注入を行う、アナログＭＩＳＦＥＴのように1/fノイズなどの発生を嫌う部分には窒素イオン注入しないなどである。さらには、窒素を高耐圧ｎチャネル型ＭＩＳＦＥＴのチャネル全体へ注入しているため、窒素ドーズ量を必要最小限にでき、結晶欠陥などの発生を抑制できる長所もある。
【０１２２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２４】
本発明によれば、ロジックＬＳＩにおいて、高耐圧の要求される厚膜ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面に、薄膜ｎチャネル型ＭＩＳＦＥＴのＳｉＯ2／Ｓｉ界面と比べ、膜厚の逆比で決まる濃度以上の窒素原子が含有されるため、十分なホットキャリヤ耐性を確保できる。
【０１２５】
本発明によれば、ＤＲＡＭ混載ロジックＬＳＩにおいて、メモリセルｎチャネル型ＭＩＳＦＥＴのゲート電極がｎ型多結晶シリコンであるかｐ型多結晶シリコンであるかによって、ＳｉＯ2／Ｓｉ界面の窒素量を適正化させることにより、データ保持時間を長く保ち、短チャネル化が可能なチャネルＢ（ホウ素）プロファイル設計を可能とすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態４であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態５であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５９】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６０】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６１】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６２】本発明の実施の形態６であるＤＲＡＭ混載ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６３】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６４】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６５】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６６】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６７】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６８】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６９】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７０】本発明の実施の形態７であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７１】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７２】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７３】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７４】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７５】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７６】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７７】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７８】本発明の実施の形態８であるロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７９】本発明者が検討したＣＭＯＳ−ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８０】本発明者が検討したＣＭＯＳ−ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８１】本発明者が検討したＣＭＯＳ−ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８２】本発明者が検討したＣＭＯＳ−ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８３】本発明者が検討したＣＭＯＳ−ロジックＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８４】窒素イオン注入量とホットキャリア寿命との関係を示すグラフである。
【図８５】窒素イオン注入量とホットキャリア寿命との関係を示すグラフである。
【図８６】界面窒素量の下地酸化膜厚依存性を示すグラフとモデル図である。
【図８７】界面窒素量の下地酸化膜厚依存性を示すグラフとモデル図である。
【符号の説明】
１ａ〜１ｅ  ゲート電極
１０  シリコン基板
１１  浅溝素子分離領域
１２  ｐ型ウエル
１３  ｎ型ウエル
１４  ゲート酸化膜（厚膜酸化膜）
１５  ゲート酸化膜（薄膜酸化膜）
１６  ｎ型多結晶シリコン膜
１７  ｐ型多結晶シリコン膜
１８  ＷＮ膜
１９  Ｗ膜
２１  ｐ型ウエル
２５  ビット線
２６  コンタクトホール
２７  下部電極
２８  容量絶縁膜
２９  上部電極
３１  ｎ型多結晶シリコン膜
３１ａ、３１ｂ  ゲート電極
３２  ｐ型多結晶シリコン膜
３２ａ、３２ｂ  ゲート電極
３４  高酸窒化領域
３５  シリサイド層
７２  窒素注入領域
１１１、１１１ａ〜１１１ｆ  レジストマスク
１１２  高酸窒化領域
１１３  エクステンション領域（ｎ-型半導体領域）
１１４  ハロー領域（ｐ型半導体領域）
１１６  エクステンション領域（ｐ-型半導体領域）
１１７  ハロー領域（ｎ型半導体領域）
１１９  エクステンション領域（ｎ-型半導体領域）
１２０  ハロー領域（ｐ型半導体領域）
１２２  エクステンション領域（ｐ-型半導体領域）
１２３  ハロー領域（ｎ型半導体領域）
１２４  サイドウォールスペーサ
１２５  ｎ+型半導体領域（ソース、ドレイン）
１２６  ｐ+型半導体領域（ソース、ドレイン）
１２７  シリサイド層
１２８  第１層間絶縁膜
１２９  Ｗプラグ
１３０  メタル配線
１３１  第２層間絶縁膜
１３２  Ｗプラグ
１３４  メタル配線
１３５  窒化シリコン膜
１４０、１４１  コンタクトホール
１４２  多結晶シリコンプラグ
１４５  スルーホール
１５０、１５１  酸化シリコン膜
１５５  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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