(57)【特許請求の範囲】
【請求項１】
外部アドレスからバーストアドレスのシーケンスを生成し、かつ該バーストシーケンスの完了を示すようバースト終了信号を生成するためのカウンタであって、該カウンタは、
前記外部アドレスを受取るためのレジスタと、
前記バーストアドレスのシーケンスの次のアドレスを生成するよう前記外部アドレス又は生成された前記次のアドレスを加算するための第１の回路と、
前記バーストアドレスのシーケンスの最後から２番目のアドレスを決定するための第２の回路と、
前記第１の回路に入力されるアドレスが前記最後から２番目のアドレスに等しいかどうかを決定し、それに応じて前記バースト終了信号を発信するための第３の回路とを含むことを特徴とするカウンタ。
【請求項２】
請求項１記載のカウンタであって、前記第１の回路が加算器回路であることを特徴とするカウンタ。
【請求項３】
請求項１記載のカウンタであって、前記第２の回路がマイナス２減算器回路であることを特徴とするカウンタ。
【請求項４】
請求項１記載のカウンタであって、前記第３の回路が比較器であることを特徴とするカウンタ。
【請求項５】
請求項１記載のカウンタであって、前記第１の回路がバーストシーケンサを含み、それにより前記バーストアドレスのシーケンスがプログラムすることができることを特徴とするカウンタ。
【請求項６】
複数のメモリセル位置と、外部アドレスを受取るための複数のアドレスパッドと、所定のシーケンスに従って複数の内部アドレスを生成するためのカウンタとを含む同期化メモリ装置であって、該カウンタが、
前記所定のシーケンスの次のアドレスを生成するよう前記外部アドレス又は生成された前記次のアドレスを加算するための第１の回路と、
前記所定のシーケンスの最後から２番目のアドレスを決定するための第２の回路と、
前記第１の回路に入力されるアドレスが前記最後から２番目のアドレスに等しいかどうかを決定し、それに応じてバースト終了信号を発信するための第３の回路とを含むことを特徴とする同期化メモリ装置。
【請求項７】
請求項６記載の同期化メモリ装置であって、前記カウンタの前記第１の回路が加算器回路であることを特徴とする同期化メモリ装置。
【請求項８】
請求項６記載の同期化メモリ装置であって、前記カウンタの前記第２の回路がマイナス２減算器回路であることを特徴とする同期化メモリ装置。
【請求項９】
請求項６記載の同期化メモリ装置であって、前記カウンタの前記第３の回路が比較器であることを特徴とする同期化メモリ装置。
【請求項１０】
請求項６記載の同期化メモリ装置であって、前記カウンタの前記第１の回路がバーストシーケンサを含み、それにより前記バーストアドレスのシーケンスがプログラムすることができることを特徴とする同期化メモリ装置。
【請求項１１】
複数のビット線対と該複数のビット線対と交差する複数のワード線と複数のメモリセルと前記複数のビット線対に接続される複数のセンスアンプ回路とを含むメモリアレイと、
前記複数のビット線対に対応して設けられた共通データ線対と、
前記複数のビット線対の所定のビット線対を選択的に前記共通データ線対に接続するスイッチ回路と、
連続したアドレスを出力する加算回路と、
前記加算回路の出力アドレスを前記加算回路の入力アドレスとして保持するアドレス保持回路と、
前記連続したアドレスの最終アドレスより前のアドレスを前記連続したアドレスの先頭アドレスから減算して形成する減算回路と、
前記加算回路の入力アドレスと前記減算回路の出力アドレスを受ける比較回路と、
前記連続したアドレスに基づいて前記スイッチ回路を制御する回路とを備え、
前記比較回路の一致検出信号に基づいて前記加算回路の動作が停止されることを特徴とする半導体メモリ。
【請求項１２】
請求項１１記載の半導体メモリであって、
前記減算回路は前記先頭アドレスから２減算する回路であることを特徴とする半導体メモリ。
【請求項１３】
請求項１２記載の半導体メモリであって、
前記先頭アドレスは外部アドレスであり、前記アドレス保持回路の初期値は前記先頭アドレスであることを特徴とする半導体メモリ。
【請求項１４】
請求項１３記載の半導体メモリであって、
外部クロック信号に基づいて内部クロック信号を形成する内部クロック発生回路を備え、
前記加算回路は前記内部クロック信号に同期して動作することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に半導体の設計技術に関し、特にカウンタシーケンスの完了を示す方法および装置に関する。
【０００２】
【従来の技術】
電子システムの設計において、速度およびタイミングの制約は常に考慮すべき重要な要素であった。ほとんどのシステム設計では、使用されるすべての構成要素のタイミング上の要求に適合させつつ、かつ高速を実現するため最適化する必要がある。その結果、多くの集積回路、すなわち“チップ”が同期設計を用いている。同期化チップとは、チップの構成要素が共通のシステムクロック（ＣＬＫ）に接続されたチップのことである。同期化チップでは、入力および出力に接続されたラッチ、レジスタおよびカウンタの全てが単一のモノリシックチップ上に設けられている。更に同期化チップは、外部の論理チップが少なく、動作速度が速くなる等、システム設計者に多くの便益を提供している。
【０００３】
同期化チップの１例として、オンボードのアドレスカウンタを備えたシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）がある。アドレスカウンタは通常、バースト読出しまたはバースト書込み動作が可能なプロセッサと共に用いられている。バースト動作とは、一連のデータを１つのデバイスから他のデバイスへ転送する方法である。例えば、プロセッサがＳＤＲＡＭに対してバースト読出し動作を開始するとき、最初のデータが読み出されるＳＤＲＡＭにおけるメモリ位置を示すため、プロセッサはベースアドレスを提供する。次に、プロセッサは所定のバーストシーケンスに従ってＳＤＲＡＭの１つまたは複数のメモリ位置からデータを読み出そうとする。
【０００４】
バーストシーケンスが予め定められているので、一旦最初のメモリ位置がアクセスされると、アクセスされるべき次のメモリ位置はプロセッサとは別個のカウンタを用いて予測される。これによりＳＤＲＡＭの動作が改善される。それは、カウンタがアクセスされるべき次のメモリ位置のアドレスを即時に生成することができ、そして早い時点でそのメモリ位置に対してアクセスを開始することができるからである。
【０００５】
プロセッサの動作速度すなわち周波数が増加すると、それに対応してアドレスカウンタの速度上の要求も増大した。そこで、動作を改善するため、アドレスカウンタはＳＤＲＡＭ自体に組み込まれ、それによりカウンタとＳＤＲＡＭとが分離していることに起因する伝搬遅延をいくらか減少させた。しかし、プロセッサの周波数は増加し続けており、後述するように、単に従来のカウンタをＳＤＲＡＭの内部に組み込むだけでは、最新のプロセッサの多くが要求する厳密なタイミングを満足させるには不十分である。
【０００６】
図１は、従来のカウンタのブロック図であり、カウンタは一般的に符号１０で示されている。カウンタ１０はＳＤＲＡＭ（図示されていない）に組み込まれている。カウンタ１０は外部アドレスバスＸＡＤＤから外部アドレスを受取る。言うまでもなく、メモリ装置にアドレスを供給することはこの技術分野ではよく知られているので、これ以上説明しない。
【０００７】
カウンタ１０の目的は、所定のバーストシーケンスにおいて、外部アドレスに基づいて、内部アドレスバスＩＡＤＤ上に内部アドレスを生成することである。バーストは複数の異なる長さ、例えば１、２、４、８または１６個のアドレス位置を有するが、バーストシーケンスの例として３２ビットアドレスＡ３１：Ａ０の２つのアドレスＡ１：Ａ０を挙げる。
【０００８】
外部アドレス              Ａ３１：Ａ２    Ａ１    Ａ０
第１のバーストアドレス    Ａ３１：Ａ２    Ａ１    Ａ０＼
第２のバーストアドレス    Ａ３１：Ａ２    Ａ１＼  Ａ０
第３のバーストアドレス    Ａ３１：Ａ２    Ａ１＼  Ａ０＼
（ここで、符号“＼”は反転したアドレスを示す）
以下、上記のバーストシーケンスの例を用いて説明するが、勿論、他のバーストシーケンスおよび長さを用いてもよい。また、バーストシーケンスの完了を示すエンド・オブ・バースト信号ＷＲＡＰＤＮを生成することもカウンタ１０の目的である。ＷＲＡＰＤＮ信号はまた、プロセッサにより規定されるセットアップタイムおよびホールドタイムを満足する必要がある。
【０００９】
カウンタ１０は３つのアドレスレジスタ１２，１４，１６と、加算器２０と、減算器１８と、比較器２２と、バーストシーケンサ２４とを含んでいる。個々のレジスタ１２，１４，１６は、クロック回路２６により駆動されるＫ信号により同期化されている。Ｋ信号は３つの制御信号ＬＯＡＤ、ＣＬＫ、ＣＯＵＮＴＵＰに依存している。ＬＯＡＤ信号はアドレスバスＸＡＤＤが真正な外部アドレスを含んでいる時を示し、ＣＬＫ信号は上述のようにシステムクロックであり、ＣＯＵＮＴＵＰ信号はバーストシーケンスの期間に、バーストシーケンスの次のメモリ位置がアクセスされる時を示す。
【００１０】
バーストシーケンサ２４は、異なるバーストシーケンスにプログラムすることができる。上述したバーストシーケンスの例を用いると、バーストシーケンサ２４は信号を変化させずにそのまま通過させる。しかし、バーストシーケンサ２４をプログラムすることにより、異なるバーストシーケンスを保持するようになる。
【００１１】
カウンタが動作すると、外部アドレスバスＸＡＤＤ上の外部アドレスがＬＯＡＤ信号によりアドレスレジスタ１２，１４，１６にロードされる。アドレスレジスタ１６は、所定のバーストシーケンスの第１アドレスとして、外部アドレスを内部アドレスバスＩＡＤＤ上に駆動する。
【００１２】
アドレスレジスタ１４は、外部アドレスに等しい中間アドレスＡ１を減算器１８へ駆動する。減算器１８は中間アドレスＡ１から１を引いて、中間アドレスＡ２を生成するが、この中間アドレスＡ２は、上述のように、所定のバーストシーケンスの第３の内部アドレスに等しい。
【００１３】
一方アドレスレジスタ１２は、初期に外部アドレスに等しい中間アドレスＡ３を加算器２０へ駆動する。加算器２０は中間アドレスＡ３に１を足して、中間アドレスＡ４を生成するが、この中間アドレスＡ４は、上述のように、所定のバーストシーケンスの第１のバーストアドレスに等しい。中間アドレスＡ４はバーストシーケンサ２４に提供され、後者は所定のバーストシーケンスに従って中間アドレスＡ５を生成する。そして、中間アドレスＡ５はアドレスレジスタ１６に提供される。それによりアドレスレジスタ１６は、内部アドレスバスＩＡＤＤ上の内部アドレスを、所定のバーストシーケンスの次のアドレスへ更新する。
【００１４】
中間アドレスＡ４はまた、次のバーストアドレスを計算するためアドレスレジスタ１２へループ帰還される。更に、中間アドレスＡ４は比較器２２に提供され、そこで中間アドレスＡ２と比較される。このようにして、一旦中間アドレスＡ４が第３のバーストアドレス（所定のバーストシーケンスの最後のアドレス）に等しくなると、比較器２２はＷＲＡＰＤＮ信号を発信することができる。
【００１５】
【発明が解決しようとする課題】
ところが、前記のような従来技術において、以下に説明するような欠点がある。
【００１６】
図２は、図１の従来のカウンタ回路のタイミング図である。外部アドレス、第１のバーストアドレス、第２のバーストアドレス、第３のバーストアドレスは、それぞれ参照符号Ｂ０、Ｂ１、Ｂ２、Ｂ３により示されている。
【００１７】
特に重要なのはＷＲＡＰＤＮ信号の波形である。ＷＲＡＰＤＮ信号は時点３５で発信されるが、それは伝搬遅延３３により決定される。伝搬遅延３３は第１の遅延３４と第２の遅延３６との和である。第１の遅延３４は、バーストアドレスＢ３を駆動する際の加算器２０の伝搬遅延に起因する。加算器２０は、中間アドレスＡ３がバーストアドレスＢ２に等しくなった後に、バーストアドレスＢ３を中間アドレスＡ４に駆動する。第２の遅延３６は、比較器２２を経由する伝搬によって引き起こされるハイへの移行の遅延である。
【００１８】
同様に、ＷＲＡＰＤＮ信号は時点３８で発信を終えるが、それは伝搬遅延３９により決定される。伝搬遅延３９は加算器２０のホールドタイム遅延４０と比較器２２を経由する伝搬によって引き起こされるロウへの移行の遅延４２との和に等しい。
【００１９】
遅延３３と３９のため、従来のカウンタ１０にはタイミングの問題がある。例えば、クロック信号ＣＬＫの周波数が１００ＭＨｚであるとすると、周期Ｔは１０ｎｓとなる。典型的な遅延の長さは、遅延３４では８ｎｓであり、遅延３６では２ｎｓである。その結果、ＷＲＡＰＤＮ信号を発信するための累積遅延３３は１０ｎｓ（８ｎｓ＋２ｎｓ）、即ち、１クロック周期となる。このような遅延では長すぎて、従来のプロセッサの多くが要求するセットアップタイムを満足することはできない。その結果、ＷＲＡＰＤＮ信号が発信されるのを待っている間に、クロック周期を浪費してしまう。クロック周期の浪費が無くなる程度にＷＲＡＰＤＮ信号を早く発信することができれば有益である。
【００２０】
そこで、本発明の目的は、バースト終了信号を早く発信することにより、高速プロセッサシステムのタイミング上の要求を満たすことができるカウンタを提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２３】
すなわち、本発明は、バースト終了信号を即時に発信することができるバーストアドレスカウンタを提供する方法および回路である。好適な実施形態において、同期化メモリ装置は、外部アドレスに基づいてバーストアドレスのシーケンスを生成するためのカウンタを含む。また、カウンタはバーストシーケンスの完了を示すためバースト終了信号を駆動する。カウンタは、外部アドレスを受取るためのレジスタと、外部アドレスを加算することによりバーストアドレスのシーケンスの次のアドレスを生成するための加算器と、バーストシーケンスの最後から２番目のバーストアドレスを決定するためのマイナス２減算器と、比較器とを含む。
【００２４】
マイナス２減算器を用いることにより、比較器はバーストシーケンスの完了を従来のカウンタより早く決定することができる。それは、マイナス２減算器がシーケンスの最後から１つ前のアドレスを決定することができ、それにより比較器がバースト終了信号をより早い時点で発信することができるからである。
【００２５】
本発明により達成される技術的な利点は、バースト終了信号が早く発信されるので、高速プロセッサシステムのタイミング上の要求を満たすことができることにある。
【００２６】
【発明の実施の形態】
上述のように、図１および図２は従来のカウンタとそれに関連するタイミング図を示す。
【００２７】
図３を参照すると、符号１００は本発明の特徴を具体化した同期化メモリ装置を示す。本発明の好適な実施形態において、装置１００は６４Ｍビットのシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）であるが、勿論、本発明はＳＤＲＡＭの使用に限定されるものではなく、動作速度が速くかつカウンタを利用する任意の回路装置に関連して用いてもよい。
【００２８】
装置１００は、それぞれが入力パッド１０２および１０４を介した正の外部電源（Ｖｄｄ）および負の外部電源（Ｖｓｓ）を受取る。装置１００はまた、Ｉ／Ｏパッド１０６ａ，１０６ｂ，１０６ｃ，１０６ｄを介したデータ入出力（データＩ／Ｏ）を送信しまたは受取る。更に、装置１００は複数の入力バッファと出力バッファとその他の回路とを含んでおり、それらは一般的にＩ／Ｏ回路グループ１０８として参照される。Ｉ／Ｏ回路グループ１０８および入力パッド１０６ａ〜１０６ｄはほとんどのＳＤＲＡＭに従来から存在するものなので、詳細には説明しない。
【００２９】
装置１００は、アドレスパッド１１０ａ，１１０ｂ，１１０ｃ，１１０ｄを介して外部アドレスを受取り、それぞれがパッド１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆを介した制御信号ＲＡＳ＼、ＣＡＳ＼、ＣＬＫ、ＣＫＥ、ＷＥ＼、ＤＱＭを受取っている。個々の信号ＲＡＳ＼、ＣＡＳ＼、ＣＬＫ、ＣＫＥ、ＷＥ＼、ＤＱＭは従来から存在するものであり、そのうち幾つかは内部信号ＬＯＡＤおよびＣＯＵＮＴＵＰを駆動するために用いられている。信号ＬＯＡＤおよびＣＯＵＮＴＵＰもまた、図１を参照して上述したとおり、従来の内部信号である。装置１００はまた、内部制御信号ＷＲＡＰＤＮ’を駆動する。好適な実施形態において、更に多くのアドレス信号パッドおよび制御信号パッドを存在させてもよいが、それらの機能はパッド１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｆにより代表的に示すことができる。
【００３０】
装置１００はまた、複数のアドレスバッファおよびデコーダを含んでおり、それらは一般的に、アドレスバッファグループ１１４と行アドレスデコーダグループ１１６と列アドレスデコーダグループ１１８として参照される。アドレスバッファグループ１１４とデコーダグループ１１６および１１８は、ほとんどのＤＲＡＭおよびＳＤＲＡＭに従来から存在するものなので、詳細には説明しない。
【００３１】
装置１００は６４Ｍ（１Ｍは１，０４８，５７６に等しい）のメモリセルを含んでいる。メモリセルは等しいサイズの４つのバンク１２０，１２２，１２４，１２６にグループ分けされ、個々のバンクは、それぞれが添え字“ｕ”または“ｌ”により示される上位部分と下位部分とを有している。メモリセルは従来から存在するものであり、複数の異なる信号線、アンプ回路、デコーダ回路を用いている。バンク１２０〜１２６は、ほとんどの６４ＭビットＤＲＡＭに従来から存在するメモリセルを含むので、それらの機能を詳細に説明しない。
【００３２】
装置１００はカウンタ１３０を含む。カウンタ１３０は従来のカウンタ１０（図１）を改良したものである。従って、この改良されたカウンタ１３０の回路および信号で、従来のカウンタ１０と同一のものは同じ名称または符号で示し、変更されたり、修正されたり、改良された回路および信号はすべて新しい名称または符号で示す。
【００３３】
カウンタ１３０は、外部アドレスバスＸＡＤＤを介してアドレスバッファ１１４に接続される。同様に、カウンタ１３０は内部アドレスバスＩＡＤＤを介して列デコーダ１１８に接続される。カウンタ１３０はまた、電源ＶｄｄおよびＶｓｓに接続される。
【００３４】
カウンタ１３０は外部アドレスバスＸＡＤＤから入力として外部アドレスを受取り、また、外部および内部制御信号ＣＬＫ、ＬＯＡＤ、ＣＯＵＮＴＵＰを受取る。カウンタ１３０は内部アドレスを内部アドレスバスＩＡＤＤ上に駆動し、その内部アドレスバスは所定のバーストシーケンスをシミュレートする。バーストは複数の異なる長さ、例えば１、２、４、８あるいは１６のアドレス位置を有するが、前記のバーストシーケンスの例を挙げる。
【００３５】
外部アドレス              Ａ３１：Ａ２  Ａ１    Ａ０
第１のバーストアドレス    Ａ３１：Ａ２  Ａ１    Ａ０＼
第２のバーストアドレス    Ａ３１：Ａ２  Ａ１＼  Ａ０
第３のバーストアドレス    Ａ３１：Ａ２  Ａ１＼  Ａ０＼
更に、カウンタ１３０は内部信号ＷＲＡＰＤＮ’を駆動する。
【００３６】
図４を参照すると、カウンタ１３０は３つのアドレスレジスタ１２，１４，１６と、加算器２０と、比較器２２と、バーストシーケンサ２４とを含んでいる。個々のこれらの回路は、図１の従来のカウンタ１０に用いられているものと同様のものである。個々のレジスタ１２，１４，１６はＫ信号により同期化されており、このＫ信号はクロック回路２６により駆動され、３つの制御信号ＬＯＡＤ，ＣＬＫ，ＣＯＵＮＴＵＰから発信される。
【００３７】
カウンタ１３０はまた、マイナス２減算器１３８を含んでいる。マイナス２減算器１３８は、所定のバーストシーケンスの最後から２番目のアドレスを決定するために用いられる。上述の所定のバーストシーケンスを用いることにより、マイナス２減算器１３８は、外部アドレスのアドレス線の１つ（Ａ１）を反転するだけでよい。
【００３８】
カウンタが動作すると、外部アドレスバスＸＡＤＤからの外部アドレスがＬＯＡＤ信号によりアドレスレジスタ１２，１４，１６にロードされる。アドレスレジスタ１６は、所定のバーストシーケンスの第１アドレスとして、外部アドレスを内部アドレスバスＩＡＤＤ上に駆動する。
【００３９】
アドレスレジスタ１４は、外部アドレスに等しい中間アドレスＡ１をマイナス２減算器１３８へ駆動する。マイナス２減算器１３８は中間アドレスＡ１から２を引いて、中間アドレスＡ２’を生成するが、この中間アドレスＡ２’は、上述のように、所定のバーストシーケンスの第２の内部アドレスに等しい。
【００４０】
一方アドレスレジスタ１２は、初期に外部アドレスに等しい中間アドレスＡ３を加算器２０へ駆動する。加算器２０は中間アドレスＡ３に１を足して、中間アドレスＡ４を生成するが、この中間アドレスＡ４は、上述のように、所定のバーストシーケンスの第１のバーストアドレスに等しい。中間アドレスＡ４はバーストシーケンサ２４に提供され、後者は中間アドレスＡ５を生成する。そして、中間アドレスＡ５は内部アドレスを内部アドレスバスＩＡＤＤ上に駆動するため、アドレスレジスタ１６に提供される。それによりアドレスレジスタ１６は、内部アドレスを更新する。中間アドレスＡ４はまた、次のバーストアドレスを計算するためアドレスレジスタ１２へループ帰還される。
【００４１】
中間アドレスＡ３はまた、比較器２２に提供され、そこで中間アドレスＡ２’と比較される。このようにして、一旦中間アドレスＡ３が第２のバーストアドレスに等しくなると、比較器２２はＷＲＡＰＤＮ’信号を発信することができる。
【００４２】
バーストシーケンサ２４は、異なるバーストシーケンスにプログラムすることができる。上述したバーストシーケンスの例を用いると、バーストシーケンサ２４は信号に変更させずにそのまま通過させる。バーストシーケンサ２４はまた、中間アドレスＡ１とＢＵＲＳＴ信号（図示されていない）に接続されている。その結果、ＢＵＲＳＴ信号は選択的にバーストシーケンサ２４をイネーブルにし、中間アドレスＡ１と中間アドレスＡ４との排他的論理和を取ることにより、または、他の従来の操作を実行することにより、異なるバーストシーケンスを生成する。
【００４３】
図５を参照すると、外部アドレス、第１のバーストアドレス、第２のバーストアドレス、第３のバーストアドレスは、それぞれ参照符号Ｂ０、Ｂ１、Ｂ２、Ｂ３により示されている。特に重要なのはＷＲＡＰＤＮ’信号の波形である。図５のＷＲＡＰＤＮ’信号は、図２のＷＲＡＰＤＮ信号を改良したものである。ＷＲＡＰＤＮ’信号は時点１４０で発信されるが、それは、一旦中間アドレスＡ２’が第２のバーストアドレスＢ２に等しくなると比較器２２により引き起こされるハイへの移行の遅延３６により決定される。同様に、ＷＲＡＰＤＮ信号は時点１４２で発信を終えるが、それは、一旦中間アドレスＡ２’が第３のバーストアドレスＢ３に等しくなると比較器２２により引き起こされるロウへの移行の遅延４２により決定される。
【００４４】
本発明の有利な点の幾つかを説明するが、図２の従来技術に用いられたタイミングの例を図５に対しても用いることにする。従って、クロック信号ＣＬＫの周波数は１００ＭＨｚであり、周期Ｔは１０ｎｓである。遅延３６の典型的な長さは２ｎｓである。しかし、従来のカウンタ１０に存在するような、中間アドレスＡ３からバーストアドレスＢ３を生成することに起因する遅延３４が存在しないことに注目されたい。その結果、本発明のＷＲＡＰＤＮ’信号は、図２の従来技術のＷＲＡＰＤＮ信号より８ｎｓ早く発信される。
【００４５】
図６を参照すると、本発明の特徴であるバーストシーケンスに基づいたバースト動作、例えばバースト読出し動作のタイミング図を示し、バースト長が８サイクル、ＣＡＳレイテンシーが２サイクルで、先頭アドレスが選択された後に８ビットの連続データをバーストモードで得ることができる。このバースト読出し動作を行うための構成要素を示したものが図７である。
【００４６】
図７には、ワード線とビット線対との交点に格子状に配置される複数のメモリセルＭＣと、それぞれのメモリセルＭＣに対応するセンスアンプＳＡと、それぞれのセンスアンプＳＡをＩ／Ｏ線に接続する一対の選択ＭＯＳトランジスタＳＴと、Ｉ／Ｏ線に接続されるメインアンプＭＡと、メインアンプＭＡからの出力をラッチして出力する出力ラッチ回路ＯＬとを示す。また、一対の選択ＭＯＳトランジスタＳＴには、それぞれＹＳ線を介して列デコーダＣＤが接続され、この列デコーダＣＤには列カウンタＣＣから列アドレスが入力される。
【００４７】
このように、共通のＩ／Ｏ線に出力ラッチ回路ＯＬを設けておき、メモリセルＭＣからビット線、センスアンプＳＡ、Ｉ／Ｏ線、メインアンプＭＡを通じて読み出されたデータを一旦ラッチしてＩ／Ｏ線を切り離しておきさえすれば、このラッチされたデータを外部に取り出している間に、他の動作、例えば負荷容量の大きなＩ／Ｏ線のプリチャージ動作等を行うことができる。
【００４８】
この図７に示す、列カウンタＣＣ、列デコーダＣＤはそれぞれ図３のカウンタ１３０、列デコーダ１１８に対応し、更にメモリセルＭＣ、センスアンプＳＡ、選択ＭＯＳトランジスタＳＴ等はバンク１２０，１２２，１２４，１２６内に含み、またメインアンプＭＡ、出力ラッチ回路ＯＬ等はＩ／Ｏ回路１０８内に含むことができる。
【００４９】
このバースト読出し動作は、図６のタイミング図に示すように、クロックＣＬＫによる同期動作において、クロックＣＬＫの立ち上がりでコマンドとアドレスを取り込み、アクティブ（ＡＣＴＶ）コマンドにより行アドレス（ＲＡ）を取り込み、対応するワード線を選択する。ビット線、ここでは８本のビット線に読み出されたセル信号をセンスアンプＳＡで増幅する。一方、アクティブコマンドから２サイクル後のリード（ＲＥＡＤ）コマンドにより列アドレス（ＣＡ）を取り込み、一対の選択ＭＯＳトランジスタＳＴによって対応するビット線上の増幅信号をＩ／Ｏ線に読み出し、クロックＣＬＫに同期して外部に出力する。
【００５０】
この際に、列カウンタＣＣはアクセスされるべき次のメモリセルＭＣのアドレスを即時に生成することができるので、列カウンタＣＣから列アドレスを指定すると、そのアドレスを先頭に列デコーダＣＤを通じて順々（ＣＡ〜ＣＡ＋７）に対応したＹＳ線を選択して選択ＭＯＳトランジスタＳＴを駆動し、対応する８本のビット線から８ビットの信号を順々にＩ／Ｏ線に出力する。そして、メインアンプＭＡで増幅した後にその出力（ＭＯ１〜ＭＯ８）を出力ラッチ回路ＯＬにラッチし、このラッチされたデータをクロックＣＬＫに同期して外部にデータ出力（ＯＵＴ１〜ＯＵＴ８）することができる。
【００５１】
このバースト読出し動作におけるデータ出力は、アクティブコマンドにより行アドレスを取り込んだ後、リードコマンドによる列アドレスの取り込みから２サイクル後に最初のデータ出力（ＯＵＴ１）が開始され、順々にクロックＣＬＫに同期してデータ出力され、最初のデータ出力から最後のデータ出力（ＯＵＴ８）までを８サイクルの期間内で８ビットの出力を連続して行うことができる。
【００５２】
なお、ここではバースト長が８サイクル、ＣＡＳレイテンシーが２サイクルの例を示したが、ＣＡＳレイテンシーが３サイクル等の場合にも、アドレス指定からデータ出力までのサイクル数が異なる他は基本的な内部動作は同じであり、また他のバースト長においても、所望の１，２，４，フル等のサイクル内で所望とする２，４，１６，２５６，１０２４等のビット数のデータを連続して出力することができる。
【００５３】
図８を参照すると、図４に示すカウンタ１３０内のアドレスレジスタ１２、加算器２０等は一例としてキャリー発生回路等を含んでいる。このキャリー発生回路は、例えば列アドレス（ＣＡ）＝（Ｙ９，Ｙ８，・・・，Ｙ０）の１０ビットの並列加算器であり、加数と被加数の桁毎の加算により部分和を求めると同時に、全桁の桁上げ計算を独立に行い、部分和と桁上げを加えて加算速度を向上させることができる２段からなるキャリールックアヘッドアダー回路構成となっている。
【００５４】
このキャリー発生回路は、部分和を求める１０個のコントロールレジスタＣＴＲ０〜ＣＴＲ９と、この入力段に接続され、全桁の桁上げ計算を行うＮＡＮＤゲート、ＮＯＲゲートおよびインバータによるゲート回路とからなり、下位の桁のコントロールレジスタからのキャリー出力（Ｃ）はそれより上位の桁の全てのコントロールレジスタのキャリー入力（ＣＲ）に反映されるようになっている。なお、これらのコントロールレジスタＣＴＲ０〜ＣＴＲ９の出力（Ｓ）から１０ビットのデータ（Ｙ０〜Ｙ９）が出力され、これは図４に示す中間アドレスＡ４に対応する。
【００５５】
例えば、０ビットのコントロールレジスタＣＴＲ０のキャリー入力はハイに固定され、このキャリー出力は１ビットのコントロールレジスタＣＴＲ１のキャリー入力に取り込まれるとともに、２ビットのコントロールレジスタＣＴＲ２に接続される２入力ＮＡＮＤゲートの一方のキャリー入力、３ビットのコントロールレジスタＣＴＲ３に接続される３入力ＮＡＮＤゲートの一つのキャリー入力にそれぞれ取り込まれ、インバータを通じて２，３ビットのそれぞれのコントロールレジスタＣＴＲ２，ＣＴＲ３に入力されるようになっている。
【００５６】
更に、４〜６ビットのコントロールレジスタＣＴＲ４〜ＣＴＲ６に対しても、インバータと２入力ＮＯＲゲート、２入力ＮＡＮＤゲートおよび２入力ＮＯＲゲート、３入力ＮＡＮＤゲートおよび２入力ＮＯＲゲートを通じて下位のビットから上位のビットのそれぞれのコントロールレジスタにキャリー入力が取り込まれる。更に、７〜９ビットのコントロールレジスタＣＴＲ７〜ＣＴＲ９に対しても、インバータと３入力ＮＯＲゲート、２入力ＮＡＮＤゲートおよび３入力ＮＯＲゲート、３入力ＮＡＮＤゲートおよび３入力ＮＯＲゲートを通じてそれぞれのコントロールレジスタにキャリー入力を取り込むことができる。
【００５７】
なお、それぞれのコントロールレジスタＣＴＲ０〜ＣＴＲ９には、キャリー入力（ＣＲ）信号の他に、図示しない制御信号ＣＵＰ、制御信号ＣＡＳＰ、制御信号ＩＮＴＥＬ等の制御信号、アドレス信号等も入力されるが、詳細にはコントロールレジスタＣＴＲ０〜ＣＴＲ９の内部論理構成を示す図９を用いて後述する。
【００５８】
図９を参照すると、図８に示すそれぞれのコントロールレジスタは、例えば複数のクロックドインバータＣＩＶ１〜ＣＩＶ４、複数のインバータＩＶ１〜ＩＶ４、ＮＡＮＤゲート等の論理ゲートと、トランスファＣＭＯＳトランジスタＴＴ等によるループ帰還回路で構成する、いわゆるバイナリカウンタとすることができる。このクロックドインバータＣＩＶ１〜ＣＩＶ４、インバータＩＶ１〜ＩＶ４等はＣＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等の組み合わせにより構成されるが、従来から存在するものなので詳細には説明しない。
【００５９】
それぞれのコントロールレジスタは、制御信号ＣＵＰ＼，ＣＵＰにより制御され、ループ帰還の出力信号を入力とするクロックドインバータＣＩＶ１と、これにインバータＩＶ１を介して接続され、制御信号ＣＵＰによりゲート制御されるトランスファＣＭＯＳトランジスタＴＴと、これにインバータＩＶ２を介して接続され、制御信号ＣＲ＼，ＣＲにより制御されるクロックドインバータＣＩＶ２と、このインバータＩＶ２およびクロックドインバータＣＩＶ２に並列に接続され、制御信号ＣＲ，ＣＲ＼により制御されるクロックドインバータＣＩＶ３と、トランスファＣＭＯＳトランジスタＴＴとインバータＩＶ２との接続ノードに接続され、制御信号ＣＡＳＰ＼，ＣＡＳＰにより制御されるクロックドインバータＣＩＶ４と、これに接続され、アドレス信号ＡＤＤ、制御信号ＩＮＴＥＬを入力とするＮＡＮＤゲートとから構成されている。なお、スタティック的には、インバータＩＶ１，ＩＶ２にはクロックドインバータのフローティングによる電荷保持のためにそれぞれ逆方向にインバータＩＶ３，ＩＶ４が並列に接続されている。
【００６０】
このコントロールレジスタに入力されるそれぞれの制御信号は、制御信号ＣＵＰ，ＣＵＰ＼が図５に示すＣＯＵＮＴＵＰ信号とその反転信号、制御信号ＣＲ，ＣＲ＼が下位ビットのコントロールレジスタからキャリーアップされる信号とその反転信号、制御信号ＣＡＳＰ，ＣＡＳＰ＼が図５に示すＬＯＡＤ信号とその反転信号、制御信号ＩＮＴＥＬがバーストモードの切り換え制御信号である。また、アドレス信号ＡＤＤは、図５に示す外部アドレスバスＸＡＤＤから入力される外部アドレスに対応している。
【００６１】
コントロールレジスタの動作は、まずアドレスの初期設定において、ＣＡＳＰ信号によりクロックドインバータＣＩＶ４を制御して、ＮＡＮＤゲートに入力されるアドレス信号ＡＤＤを取り込む。このアドレスがバーストシーケンスの先頭アドレスとなる。この先頭アドレスの次のアドレスは、ＣＵＰ信号によりクロックドインバータＣＩＶ１、トランスファＣＭＯＳトランジスタＴＴを制御し、ループ帰還される先頭アドレスをカウントアップして生成する。以降、順々にループ帰還される前のアドレスをカウントアップしてバーストシーケンスの次のアドレスへ更新する。
【００６２】
バーストシーケンスの最後のアドレスまでカウントアップされると、ＣＵＰ信号は停止される。すなわち、バーストシーケンスの中間アドレスは、図４に示す比較器２２に入力され、所定のバーストシーケンスの最後のアドレスとなるバーストアドレスに等しくなると、比較器２２はＷＲＡＰＤＮ’信号を発信し、これによりカウントアップによるバーストシーケンスを終了させることができる。
【００６３】
この時に、例えば下位ビットのコントロールレジスタから入力される桁上げのキャリー信号ＣＲが、ハイのときにはクロックドインバータＣＩＶ１、インバータＩＶ１、クロックドインバータＣＩＶ３による３段のインバータを通じて動作するので、出力が反転して上位ビットへキャリー信号ＣＲを反転して出力し、一方ロウのキャリー信号ＣＲが入力されたときにはクロックドインバータＣＩＶ１、インバータＩＶ１、インバータＩＶ２、クロックドインバータＣＩＶ２による４段のインバータを通じて動作するので、そのままの信号を上位ビットへキャリー信号として出力する。
【００６４】
以上のように、それぞれのコントロールレジスタからは、それぞれのビットに対応するデータＹ０（Ｙ１〜Ｙ９）をバーストシーケンスのアドレスとして出力することができるとともに、下位のビットのコントロールレジスタからのキャリー信号をそれより上位のビットの全てのコントロールレジスタに反映させることができる。
【００６５】
なお、ここではバーストシーケンスにおいて遅延が問題となる、図４に示すカウンタ１３０内のアドレスレジスタ１２、加算器２０の論理構成を詳細に説明したが、アドレスレジスタ１４、マイナス２減算器１３８等も、図８および図９に示すようなキャリー発生回路等を含んでいるが、基本的には同様の論理構成となるので、ここでの詳細な説明は省略する。
【００６６】
以上、本発明者によってなされた発明を例示的な実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。ある場合には、本発明のある特徴を用いる一方、本発明の他の特徴は用いないこともできる。
【００６７】
更に、本発明の範囲を逸脱しないで、本実施形態に他のバッファ、ドライバ、遅延回路および他の回路を追加することもできる。従って、添付の特許請求の範囲は本発明の範囲と整合する仕方で広く解釈すべきである。
【００６８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００６９】
すなわち、バースト終了信号が早く発信されるので、高速プロセッサシステムのタイミング上の要求を満たすことができる。
【図面の簡単な説明】
【図１】従来のカウンタのブロック図である。
【図２】図１の従来のカウンタのタイミング図である。
【図３】本発明の特徴を具体化した６４ＭビットＳＤＲＡＭのブロック図である。
【図４】図３の６４ＭビットＳＤＲＡＭ用の改良されたカウンタのブロック図である。
【図５】本発明の特徴を示す、図４の改良されたカウンタのタイミング図である。
【図６】本発明の特徴を示す、バースト動作のタイミング図である。
【図７】図６のバースト動作を説明するための構成図である。
【図８】図４のカウンタ内のアドレスレジスタ、加算器に含まれるキャリー発生回路の構成図である。
【図９】図８のキャリー発生回路に含まれるコントロールレジスタの構成図である。
【符号の説明】
１２，１４，１６  アドレスレジスタ
２０  加算器
２２  比較器
２４  バーストシーケンサ
２６  クロック回路
１３０  カウンタ
１３８  マイナス２減算器
【図１】
0003855002.tif 000002
【図２】
0003855002.tif 000003
【図３】
0003855002.tif 000004
【図４】
0003855002.tif 000005
【図５】
0003855002.tif 000006
【図６】
0003855002.tif 000007
【図７】
0003855002.tif 000008
【図８】
0003855002.tif 000009
【図９】
0003855002.tif 000010