(57)【特許請求の範囲】
【請求項１】
超薄型ＳＯＩ基板上に、ＥＳＤ保護素子を有する半導体素子を形成する方法であって、
絶縁領域を単結晶シリコン基板上に形成し、該絶縁領域における選択された複数の領域に半導体層をそれぞれ形成する工程と、
前記半導体層のいずれか１つにおける選択された領域にドーパントをドーピングして、該半導体層に相互に隣接するｎ型領域とｐ型領域とを形成するととも、他の半導体層にドーパントをドーピングする工程と、
前記ドーパントがドープされた前記各半導体層上に、シリコン層をエピタキシャル成長させる工程と、
前記各半導体層から、前記エピタキシャル成長された前記シリコン層内にドーピングされた前記ドーパントを再分散するために、前記単結晶シリコン基板と該単結晶シリコン基板上に形成された構造体とを、８５０℃から１１５０℃の温度で、３０分から３時間までの間、加熱し、前記ｎ型領域とｐ型領域とが形成された前記半導体層のｎ型領域とｐ型領域のそれぞれと前記シリコン層とが組み合わされて相互に隣接するｎ型領域とｐ型領域とを形成するとともに、他の半導体層と前記シリコン層とを組み合わせる工程と、
その後に、前記構造体における追加的な層の製造を完成する工程と、
次いで、前記構造体をメタライジングする工程とを含む、方法。
【請求項２】
前記ドーピングする工程が、約１０ｋｅＶと４０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオンを注入する工程を含み、前記エピタキシャル成長されたシリコン中のイオンの濃度が、約１×１０17ｃｍ-3である、請求項１に記載の方法。
【請求項３】
超薄型ＳＯＩ基板上に、ＥＳＤ保護素子を形成する改良された方法であって、
絶縁領域を単結晶シリコン基板上に形成し、該絶縁領域における選択された領域に半導体層を形成する工程と、
前記半導体層の選択された領域にドーパントをドーピングして、該半導体層に相互に隣接するｎ型領域とｐ型領域とを形成する工程と、
前記ドーパントがドープされた前記半導体層上に、シリコン層をエピタキシャル成長させる工程と、
前記半導体層から、前記エピタキシャル成長された前記シリコン層内にドーピングされた前記ドーパントを再分散するために、前記単結晶シリコン基板と該単結晶シリコン基板上に形成された構造体とを、８５０℃から１１５０℃の温度で、３０分から３時間までの間、加熱し、前記半導体層のｎ型領域とｐ型領域のそれぞれと前記シリコン層とが組み合わされて相互に隣接するｎ型領域とｐ型領域とを形成する工程と、
を含む、方法。
【請求項４】
前記ドーピングする工程が、約１０ＫｅＶと４０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオンを注入する工程を含み、前記エピタキシャル成長されたシリコン中のイオンの濃度が約１×１０17ｃｍ-3である、請求項３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、酸素注入分離（Ｓｅｐａｒａｔｏｉｎ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｙｇｅｎ：ＳＩＭＯＸ）基板等の絶縁性基板上シリコン(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ：ＳＯＩ)基板上での、超ＬＳＩ（ＶＬＳＩ）および超々ＬＳＩ（ＵＬＳＩ）の形成に関し、詳細には、大きな静電気放電保護を有する素子の製造に関する。
【０００２】
【従来の技術】
超ＬＳＩ（Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：ＶＬＳＩ）および超々ＬＳＩ（Ｕｌｔｒａ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：ＵＬＳＩ）構造体において、集積回路の部分として製造される独立した素子の数は増加し続け、同時に一方では素子の大きさは減少している。
【０００３】
【発明が解決しようとする課題】
その結果、素子が占める領域が減少するだけでなく、上部のシリコン膜の厚さも減少する。上部のシリコン膜層の上に形成される公知の従来の静電気放電（ＥＳＤ）保護素子は、水平方向の素子（ｌａｔｅｒａｌ  ｄｅｖｉｃｅ）として形成されるが、上記の結果、そのようなＥＳＤ保護素子の活性領域が減少し、結果的に脆弱なＥＳＤ保護しか得られない。ＳＯＩウエハの基板上にＥＳＤ保護素子が製造される場合、プロセスは複雑且つより長くなり、つまりそのような素子を製造するためには、より高いコストがかかる。
【０００４】
本発明は上記を鑑みて達成されたもので、その目的は、追加的に１つの処理工程のみを要求する、薄型ＳＯＩ基板上のＥＳＤ保護素子を提供することである。
【０００５】
本発明の別の目的は、上部のシリコン膜の厚さが１０ｎｍ以下であり得る、超浅型（ｕｌｔｒａ−ｓｈａｌｌｏｗ）ＳＯＩ技術に基づくＥＳＤ保護の形成を提供することである。
【０００６】
【課題を解決するための手段】
本発明による、超薄型ＳＯＩ基板上に、ＥＳＤ保護素子を形成する方法は、絶縁領域を単結晶シリコン基板上に形成する工程および選択的に導電する領域を単結晶シリコン基板上に形成する工程を含む、単結晶シリコン基板を調製する工程と、ドーパントを用いて、選択的に導電する層をドーピングする工程と、選択された絶縁領域およびドープされた選択的に導電する領域の上に、シリコン層をエピタキシャル成長させる工程と、ドープされた選択的に導電する領域から、エピタキシャル成長されたシリコン層内にドーパントを再分散するために、基板と基板上に形成された構造体とを加熱する工程と、構造体における追加的な層の製造を完成する工程と、構造体をメタライジングする工程とを含み、そのことにより上記目的が達成される。
【０００７】
加熱する工程が、約８５０℃から１１５０℃の温度で、約３０分から３時間までの間、加熱する工程を含んでもよい。
【０００８】
ドーピングする工程が、約１０ｋｅＶと４０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオンを注入する工程を含み、エピタキシャル成長されたシリコン中のイオンの濃度が、約１×１０17ｃｍ-3であってもよい。
【０００９】
本発明による、超薄型ＳＯＩ基板上に、ＥＳＤ保護素子を形成する改良された方法は、絶縁領域を単結晶シリコン基板上に形成する工程および選択的に導電する領域を単結晶シリコン基板上に形成する工程を含む、単結晶シリコン基板を調製する工程と、ドーパントを用いて、選択的に導電する層をドーピングする工程と、選択された絶縁領域およびドープされた選択的に導電する領域の上に、シリコン層をエピタキシャル成長させる工程とを含み、さらに、ドープされた選択的に導電する領域から、エピタキシャル成長されたシリコン層内にドーパントを再分散するために、基板と基板上に形成された構造体とを加熱する工程を含み、そのことにより上記目的が達成される。
【００１０】
加熱する工程が、約８５０℃から１１５０℃の温度で、約３０分から３時間までの間、加熱する工程を含んでもよい。
【００１１】
ドーピングする工程が、約１０ＫｅＶと４０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオンを注入する工程を含み、エピタキシャル成長されたシリコン中のイオンの濃度が、約１×１０17ｃｍ-3であってもよい。
【００１２】
【発明の実施の形態】
本発明により形成された素子の構造体は、特別な材料の調製を必要としない。超浅型ＳＯＩの厚さは非常に薄いため、素子が隆起型のソースまたはドレイン構造体を必要とすると想定される。この想定は、上部のシリコン膜が５０ｎｍよりも薄く、且つプロセスがソース電極またはドレイン電極のシリサイド化を必要としない場合に当てはまる。
【００１３】
まず図１において、基板１０（好適な実施形態においては、ＳＩＭＯＸ基板である）は、単結晶シリコンであるシリコン層１２と、酸化物層１４とを含む。酸化物層１４は１００ｎｍと３００ｎｍとの間の厚さを有する。
【００１４】
以下の説明において、３素子の形成を、本発明の構造体および方法の代表例として挙げる。ｎＭＯＳトランジスタ１６、ｎ-チャネルスナップバックＭＯＳトランジスタ１８、およびｐ+／ｎ／ｐ／ｎ+シリコン制御整流素子（ＳＣＲ）２０が図示される。ゲートコントロールダイオード、ツェナダイオードおよびバイポーラトランジスタ等の他の素子もまた、本発明の方法により形成され得る。
【００１５】
基板はまず、それぞれが互いに分離された活性領域を形成するように、公知の技術によって調製される。これは、ＬＯＣＯＳによって処理され得るか、あるいはメサ構造体であり得る。ＬＯＣＯＳは、素子領域を分離するのに使用される局部酸化プロセスである。図１に示された構造体に、メサ分離の後に形成される複数の活性領域が示されている。
【００１６】
次にチャネルにおいてイオン注入またはドーピングが行われ、その結果ｎ-シリコン島２６とｐ-シリコン島２２、２４および２８とが形成される。ｎ-シリコン島を形成するために、１０ｋｅＶと５０ｋｅＶとの間のエネルギー、１×１０12ｃｍ-2と５×１０13ｃｍ-2との間の濃度という条件下でヒ素イオンが注入される。ｐ-シリコン島を形成するために、１０ｋｅＶと４０ｋｅＶとの間のエネルギー、１×１０12ｃｍ-2と５×１０13ｃｍ-2との間の濃度という条件下でＢＦ2イオンが注入される。このイオン注入は、ＭＯＳトランジスタ製造のための、０．３ボルトと０．７ボルトとの間の適切な閾値電圧を与えるために行われる。加えて、このことが、続く工程における素子のＥＳＤ保護のための下地を整える。
【００１７】
図２において、ゲートの酸化によって、ここでは絶縁領域としても言及される酸化物層３０、３２および３４が、先にドープされたシリコン島を覆うように形成される。多結晶シリコンの層がＣＶＤ法によって堆積され、ｎ+領域を形成するようにドープされる。ｎ+領域は最終的にゲート電極３６となる。好適な実施形態において、４０ｋｅＶおよび１２０ｋｅＶのエネルギーレベル、１×１０15ｃｍ-2から１×１０16ｃｍ-2の濃度という条件下で、リンイオンが注入される。あるいは、多結晶シリコンのドーピングは、ソース／ドレインイオン注入と同時に行われ得るが、ここではソース／ドレインイオン注入は後続の工程である。構造体はフォトレジストで覆われ、ゲート電極３６を形成するようにエッチングされ、その後フォトレジストが除去される。ドープされた領域もまた、ここでは選択的に導電する領域として言及される。
【００１８】
図３において、酸化物層３８がＣＶＤ法によって堆積され、多結晶シリコンゲート３６の周囲に酸化物の側壁を形成するように異方性エッチングが行われる。シリコン層４０、４２および４４（図４）が、他のシリコンおよび多結晶シリコン層の上にのみシリコンを成長させる選択性エピタキシャル成長法によって成長される。新たに成長されたシリコンの層はドープされない。
【００１９】
ＥＳＤ保護素子の形成における次の工程は、拡散工程である。この工程は、本発明によるＥＳＤ保護素子の製造において必要とされる、唯一の追加的な処理工程である。構造体は、８５０℃から１１５０℃の温度で、３０分から３時間までの間、加熱される。この加熱処理によって、シリコン島２２、２４、２６および２８中のドーパントが、エピタキシャル堆積されたシリコン層４０、４２および４４内に再分散される。その結果、先に参照符号２２および４０で示した領域を組み合わせた、ドープされたシリコン領域４６と、先に参照符号２４および４２で示した領域を組み合わせた領域４８と、先に参照符号２６および４４で示した領域を組み合わせた領域５０と、先に参照符号２８および４４で示した領域を組み合わせた領域５２とが形成される。チャネル領域の総ドーパント量は約１×１０12ｃｍ-2である。従って、ドーパントが均一に分散された場合、上部のシリコン層およびエピタキシャルシリコン層のドーピング密度は、約５×１０16ｃｍ-3から１０×１０17ｃｍ-3のオーダーとなる。
【００２０】
図６において、追加的な層および構造体が製造される。３素子で説明する場合、構造体は、ｎ+およびｐ+イオン注入のためのマスクをするために、フォトレジストで覆われる。その結果、ｎ+領域５４および５６、ｎ+領域５８および６０、ｐ+領域６２、ならびにｎ+領域６４が形成される。
【００２１】
次に、酸化物層６６が、構造体全体を覆うようにＣＶＤ法によって堆積される。構造体がフォトレジストで覆われると、コンタクトホールを形成するためのエッチングおよびメタリゼーションが行われ、その結果、メタルコンタクト６８、７０、７２、７４、７６、７８および８０が形成される。スナップバックｎＭＯＳ１８においては、メタルゲート素子が、ゲートおよびソースに接続された１つの電極を有することに留意されたい。
【００２２】
この構造体におけるｐｎ接合の電流処理容量は、従来の構造体におけるｐｎ接合の電流処理容量よりも
【００２３】
【数１】
0003792930.tif 000002
【００２４】
倍の大きさである。２５ｎｍの厚さの上部のシリコン膜が、１００ｎｍの厚さの選択性ＥＰＩ層を有する場合、素子の電流処理容量は、同じ表面領域上に形成された従来の構造体の電流処理容量の５倍の大きさである。より大きなＥＳＤ保護またはより狭いＥＳＤ保護素子領域が要求される場合、より厚い選択性エピタキシャル層が使用され得る。
【００２５】
ここではスナップバックｎＭＯＳおよびＳＣＲの領域のみが図示されているが、他の全てのＥＳＤ保護素子が、ここで説明された拡散工程を追加することにより製造され得る。サリサイドプロセスが要求される場合、ＥＳＤ保護素子のシリサイド化を防ぐために、追加的にマスクが使用されねばならない。ＥＳＤ保護素子が適切に製造された場合、１００ｎｍ選択性ＥＰＩ隆起型ソース／ドレインプロセスのための直列抵抗は、サリサイドプロセスが素子の性能を著しく向上させない程度に低い。
【００２６】
本発明の方法の好適な実施形態を開示したが、言うまでもなく、添付の請求項に限定される本発明の範囲から逸れることなく、更なる変更および改変がなされ得る。
【００２７】
【発明の効果】
本発明によれば、追加的に１つの処理工程のみを要求する、薄型ＳＯＩ基板上のＥＳＤ保護素子を提供することができる。また、上部のシリコン膜の厚さが１０ｎｍ以下であり得る、超浅型ＳＯＩ技術に基づくＥＳＤ保護の形成を提供することができる。
【図面の簡単な説明】
【図１】本発明により、基板上に３素子を形成する最初の工程の正面断面図である。
【図２】ＥＳＤ保護素子を形成する、次に続く工程を示す図である
【図３】酸化物の側壁を異方性エッチングする工程の後の、素子の配置を示す図である。
【図４】選択性エピタキシャルシリコン成長を行う工程の後の、本発明により形成される素子の正面断面図である。
【図５】シリコン層が適切にドープされた後の、本発明により形成される素子の正面断面図である。
【図６】ｎ+およびｐ+イオン注入の後の、本発明により形成される素子の正面断面図である。
【図７】本発明により形成される、ＥＳＤ保護素子の代表例を示す正面断面図である。
【符号の説明】
１０  基板
１２  シリコン層
１４  酸化物層
１６  ｎＭＯＳトランジスタ
１８  ｎ-チャネルスナップバックＭＯＳトランジスタ
２０  ｐ+／ｎ／ｐ／ｎ+シリコン制御整流器（ＳＣＲ）
２２、２４、２８  ｐ-シリコン島
２６  ｎ-シリコン島
３０、３２、３４  酸化物層
３６  ゲート電極、多結晶シリコンゲート
３８  酸化物層
４０、４２、４４  シリコン層
４６  シリコン領域
４８、５２  ｐ-領域
５０  ｎ-領域
５４、５６、６２  ｎ+領域
５８、６０、６４  ｐ+領域
６６  酸化物層
６８、７０、７２、７４、７６、７８、８０  メタルコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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