(57)【特許請求の範囲】
【請求項１】
外部クロック信号を受信し、所定のバッファリング遅延時間を生じさせながら前記外部クロック信号をバッファリングしてバッファリングクロック信号を発生する入力バッファと、
前記バッファリングクロック信号を受信して、所定の遅延反映時間だけ遅延された遅延クロック信号を発生する遅延反映回路と、
所定の第1遅延時間を生じさせながら、前記遅延クロック信号と前記バッファリングクロック信号を各々2分周して、遅延分周信号と外部分周信号を提供するクロック分周部と、
前記遅延分周信号の立上りエッジに応答して所定の第1時間変化率で電圧レベルが上昇し、前記外部分周信号の立下りエッジに応答して前記第1時間変化率で電圧レベルが降下する第1ポンピング信号と、前記遅延分周信号の立下りエッジに応答して所定の第2時間変化率で電圧レベルが上昇し、前記外部分周信号の立上りエッジに応答して前記第2時間変化率で電圧レベルが降下する第2ポンピング信号を発生するポンピング信号発生部と、
前記第1及び第2ポンピング信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが所定の基準電圧より低くなった時に、所定の第2遅延時間の後に活性化される内部クロック信号を発生するドライビング部を具備し、
前記遅延反映時間は、前記バッファリング遅延時間と前記第1遅延時間と前記第2遅延時間の合計であることを特徴とする内部クロック信号発生回路。
【請求項２】
前記第1時間変化率と前記第2時間変化率は、同一であることを特徴とする請求項1に記載の内部クロック信号発生回路。
【請求項３】
クロック分周部は、
前記第1遅延時間を生じさせながら、前記遅延クロック信号を2分周して前記遅延分周信号を発生する第1分周器と、
前記第1遅延時間を生じさせながら、前記バッファリングクロック信号を2分周して前記外部分周信号を発生する第2分周器と、
を具備することを特徴とする請求項1に記載の内部クロック信号発生回路。
【請求項４】
前記第1及び第2分周器は、Tフリップフロップを含むことを特徴とする請求項3に記載の内部クロック信号発生回路。
【請求項５】
前記ポンピング信号発生部は、
前記遅延分周信号と前記外部分周信号が共に活性化される区間で活性化される第1上昇制御信号と、前記外部分周信号が非活性化される区間で活性化される第1下降制御信号と、前記遅延分周信号と前記外部分周信号が共に非活性化される区間で活性化される第2上昇制御信号と、前記外部分周信号が活性化される区間で活性化される第2下降制御信号を発生する制御信号発生部と、
前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第1上昇制御信号の活性化に応答して前記第1時間変化率で電圧レベルが上昇し、前記第1下降制御信号の活性化に応答して前記第1時間変化率で電圧レベルが降下する前記第1ポンピング信号を発生する第1ポンピング部と、
前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第2上昇制御信号の活性化に応答して前記第2時間変化率で電圧レベルが上昇し、前記第2下降制御信号の活性化に応答して前記第2時間変化率で電圧レベルが降下する前記第2ポンピング信号を発生する第2ポンピング部と、
を具備することを特徴とする請求項1に記載の内部クロック信号発生回路。
【請求項６】
前記第1時間変化率と前記第2時間変化率は、同一であることを特徴とする請求項5に記載の内部クロック信号発生回路。
【請求項７】
前記第1ポンピング部は、
前記第1ポンピング信号を発生する第1ポンピング信号端と、
前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間で、前記第1ポンピング信号端を前記基準電圧を発生する基準電圧端と連結する第1スイッチング素子と、
外部電源電圧から所定の電流量の電流を供給する電流ソースと、
接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、
前記第1上昇制御信号に応答して、前記電流ソースと前記第1ポンピング信号端を連結する第2スイッチング素子と、
前記第1下降制御信号に応答して、前記電流シンクと前記第1ポンピング信号端を連結する第3スイッチング素子と、
を具備することを特徴とする請求項5に記載の内部クロック信号発生回路。
【請求項８】
前記第1ポンピング部は、前記第1ポンピング信号端と前記接地電圧との間に形成されるキャパシタをさらに具備することを特徴とする請求項7に記載の内部クロック信号発生回路。
【請求項９】
前記第2ポンピング部は、
前記第2ポンピング信号を発生する第2ポンピング信号端と、
前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間で、前記第2ポンピング信号端を前記基準電圧を発生する基準信号端と連結する第1スイッチング素子と、
外部電源電圧から所定の電流量の電流を供給する電流ソースと、
接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、
前記第2上昇制御信号に応答して、前記電流ソースと前記第2ポンピング信号端を連結する第2スイッチング素子と、
前記第2下降制御信号に応答して、前記電流シンクと前記第2ポンピング信号端を連結する第3スイッチング素子と、
を具備することを特徴とする請求項5に記載の内部クロック信号発生回路。
【請求項１０】
前記第2ポンピング部は、前記第2ポンピング信号端と前記接地電圧との間に形成されるキャパシタをさらに具備することを特徴とする請求項9に記載の内部クロック信号発生回路。
【請求項１１】
前記ドライビング部は、
前記第1ポンピング信号の電圧レベルを前記基準電圧と比較して第1比較信号を発生する第1比較器と、
前記第2ポンピング信号の電圧レベルを前記基準電圧と比較して第2比較信号を発生する第2比較器と、
前記第1及び第2比較信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが前記基準電圧より低い時に活性化される前記内部クロック信号を発生する出力部と、
を具備することを特徴とする請求項1に記載の内部クロック信号発生回路。
【請求項１２】
外部クロック信号を受信して、所定の遅延反映時間だけ遅延させた遅延クロック信号を発生する遅延反映回路と、
所定の第1遅延時間を生じさせながら、前記遅延クロック信号と前記外部クロック信号を各々2分周して、遅延分周信号と外部分周信号を提供するクロック分周部と、
前記遅延分周信号の立上りエッジに応答して所定の第1時間変化率で電圧レベルが上昇し、前記外部分周信号の立下りエッジに応答して前記第1時間変化率で電圧レベルが降下する第1ポンピング信号と、前記遅延分周信号の立下りエッジに応答して所定の第2時間変化率で電圧レベルが上昇し、前記外部分周信号の立上りエッジに応答して前記第2時間変化率で電圧レベルが降下する第2ポンピング信号を発生するポンピング信号発生部と、
前記第1及び第2ポンピング信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが所定の基準電圧より低くなった時に、所定の第2遅延時間の後に活性化される内部クロック信号を発生するドライビング部と、
を具備し、前記遅延反映時間は、前記第1遅延時間と前記第2遅延時間の合計であることを特徴とする内部クロック信号発生回路。
【請求項１３】
前記ポンピング信号発生部は、
前記遅延分周信号と前記外部分周信号が共に活性化される区間で活性化される第1上昇制御信号と、前記外部分周信号が非活性化される区間で活性化される第1下降制御信号と、前記遅延分周信号と前記外部分周信号が共に非活性化される区間で活性化される第2上昇制御信号と、前記外部分周信号が活性化される区間で活性化される第2下降制御信号を発生する制御信号発生部と、
前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第1上昇制御信号の活性化に応答して前記第1時間変化率で電圧レベルが上昇し、前記第1下降制御信号の活性化に応答して前記第1時間変化率で電圧レベルが降下する前記第1ポンピング信号を発生する第1ポンピング部と、
前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第2上昇制御信号の活性化に応答して前記第2時間変化率で電圧レベルが上昇し、前記第2下降制御信号の活性化に応答して前記第2時間変化率で電圧レベルが降下する前記第2ポンピング信号を発生する第2ポンピング部と、
を具備することを特徴とする請求項12に記載の内部クロック信号発生回路。
【請求項１４】
前記第1ポンピング部は、
前記第1ポンピング信号を発生する第1ポンピング信号端と、
前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間で、前記第1ポンピング信号端を前記基準電圧を発生する基準電圧端と連結する第1スイッチング素子と、
外部電源電圧から所定の電流量の電流を供給する電流ソースと、
接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、
前記第1上昇制御信号に応答して、前記電流ソースと前記第1ポンピング信号端を連結する第2スイッチング素子と、
前記第1下降制御信号に応答して、前記電流シンクと前記第1ポンピング信号端を連結する第3スイッチング素子と、
を具備することを特徴とする請求項13に記載の内部クロック信号発生回路。
【請求項１５】
前記第2ポンピング部は、
前記第2ポンピング信号を発生する第2ポンピング信号端と、
前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間で、前記第2ポンピング信号端を前記基準電圧を発生する基準信号端と連結する第1スイッチング素子と、
外部電源電圧から所定の電流量の電流を供給する電流ソースと、
接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、
前記第2上昇制御信号に応答して、前記電流ソースと前記第2ポンピング信号端を連結する第2スイッチング素子と、
前記第2下降制御信号に応答して、前記電流シンクと前記第2ポンピング信号端を連結する第3スイッチング素子とを具備することを特徴とする請求項13に記載の内部クロック信号発生回路。
【請求項１６】
前記ドライビング部は、
前記第1ポンピング信号の電圧レベルを前記基準電圧と比較して第1比較信号を発生する第1比較器と、
前記第2ポンピング信号の電圧レベルを前記基準電圧と比較して第2比較信号を発生する第2比較器と、
前記第1及び第2比較信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが前記基準電圧より低い時に活性化される前記内部クロック信号を発生する出力部と、
を具備することを特徴とする請求項12に記載の内部クロック信号発生回路。
【請求項１７】
同期式DRAM装置において、
外部クロック信号を受信して、内部クロック信号を発生する内部クロック信号発生回路を具備し、
前記内部クロック発生回路は、
前記外部クロック信号を受信し、所定のバッファリング遅延時間を生じさせながら前記外部クロック信号をバッファリングしてバッファリングクロック信号を発生する入力バッファと、
前記バッファリングクロック信号を受信して、所定の遅延反映時間だけ遅延させた遅延クロック信号を発生する遅延反映回路と、
所定の第1遅延時間を生じさせながら、前記遅延クロック信号と前記バッファリングクロック信号を各々2分周して、遅延分周信号と外部分周信号を提供するクロック分周部と、
前記遅延分周信号の立上りエッジに応答して所定の第1時間変化率で電圧レベルが上昇し、前記外部分周信号の立下りエッジに応答して前記第1時間変化率で電圧レベルが立下る第1ポンピング信号と、前記遅延分周信号の立下りエッジに応答して所定の第2時間変化率で電圧レベルが上昇し、前記外部分周信号の立上りエッジに応答して前記第2時間変化率で電圧レベルが降下する第2ポンピング信号を発生するポンピング信号発生部と、
前記第1及び第2ポンピング信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが所定の基準電圧より低くなった時に、所定の第2遅延時間の後に活性化される内部クロック信号を発生するドライビング部と、
を具備し、前記遅延反映時間は、前記バッファリング遅延時間と前記第1遅延時間と前記第2遅延時間の合計であることを特徴とする同期式DRAM装置。
【請求項１８】
前記ポンピング信号発生部は、
前記遅延分周信号と前記外部分周信号が共に活性化される区間で活性化される第1上昇制御信号と、前記外部分周信号が非活性化される区間で活性化される第1下降制御信号と、前記遅延分周信号と前記外部分周信号が共に非活性化される区間で活性化される第2上昇制御信号と、前記外部分周信号が活性化される区間で活性化される第2下降制御信号を発生する制御信号発生部と、
前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第1上昇制御信号の活性化に応答して前記第1時間変化率で電圧レベルが上昇し、前記第1下降制御信号の活性化に応答して前記第1時間変化率で電圧レベルが降下する前記第1ポンピング信号を発生する第1ポンピング部と、
前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第2上昇制御信号の活性化に応答して前記第2時間変化率で電圧レベルが上昇し、前記第2下降制御信号の活性化に応答して前記第2時間変化率で電圧レベルが降下する前記第2ポンピング信号を発生する第2ポンピング部と、
を具備することを特徴とする請求項17に記載の同期式DRAM装置。
【請求項１９】
前記第1ポンピング部は、
前記第1ポンピング信号を発生する第1ポンピング信号端と、
前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間で、前記第1ポンピング信号端を前記基準電圧を発生する基準電圧端と連結する第1スイッチング素子と、
外部電源電圧から所定の電流量の電流を供給する電流ソースと、
接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、
前記第1上昇制御信号に応答して、前記電流ソースと前記第1ポンピング信号端を連結する第2スイッチング素子と、
前記第1下降制御信号に応答して、前記電流シンクと前記第1ポンピング信号端を連結する第3スイッチング素子と、
を具備することを特徴とする請求項18に記載の同期式DRAM装置。
【請求項２０】
前記第2ポンピング部は、
前記第2ポンピング信号を発生する第2ポンピング信号端と、
前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間で、前記第2ポンピング信号端を前記基準電圧を発生する基準信号端と連結する第1スイッチング素子と、
外部電源電圧から所定の電流量の電流を供給する電流ソースと、
接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、
前記第2上昇制御信号に応答して、前記電流ソースと前記第2ポンピング信号端を連結する第2スイッチング素子と、
前記第2下降制御信号に応答して、前記電流シンクと前記第2ポンピング信号端を連結する第3スイッチング素子と、
を具備することを特徴とする請求項18に記載の同期式DRAM装置。
【請求項２１】
前記ドライビング部は、
前記第1ポンピング信号の電圧レベルを前記基準電圧と比較して第1比較信号を発生する第1比較器と、
前記第2ポンピング信号の電圧レベルを前記基準電圧と比較して第2比較信号を発生する第2比較器と、
前記第1及び第2比較信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが前記基準電圧より低い時に活性化される前記内部クロック信号を発生する出力部と、
を具備することを特徴とする請求項17に記載の同期式DRAM装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式DRAM(SDRAM)に係り、特に外部クロック信号に同期して内部クロック信号を発生する同期式DRAMの内部クロック発生回路に関する。
【０００２】
【従来の技術】
同期式DRAMは、外部クロック信号を受信して、これに同期する内部クロック信号を発生する内部クロック信号発生回路を内蔵する。また、同期式DRAMは、内部クロック信号を基準として全ての内部信号を発生し、データの入出力動作を制御する。このように内部クロック信号は、同期式DRAMの入出力の基準になる重要な信号であり、内部クロック信号発生回路も同期式DRAMの最も重要な回路の中の一つである。
【０００３】
同期式DRAMは、位相同期ループ(PLL)または遅延同期ループ(DLL)を使用して、内部クロック信号を外部クロック信号に同期させる。位相同期ループや遅延同期ループは、同期式DRAM内部の帰還回路を使用しており、同期式DRAMの外部からは、内部クロック信号が外部クロック信号に正確に同期して動作しているように見える。
【０００４】
ところが、最近は、同期式DRAMの電力消耗を最小化するために、入出力動作がなされない時は、電力の供給を減少させる技術が広く用いられている。このように電力の供給を減少させた状態をパワーダウンあるいはスリップモードといい、入出力動作がなされるモードを活性化モードという。
【０００５】
既存の同期式DRAMは、同期式DRAMがパワーダウンモードから活性化モードに以降する時に、位相同期ループあるいは遅延同期ループを優先的に安定化させる。そして、安定化した位相同期ループあるいは遅延同期ループから発生する同期化したクロックを用いて内部の多くの回路を活性化させる。このように位相同期ループあるいは遅延同期ループを安定化させるために要する時間は、全体的なシステムの動作速度を大きく左右する。
【０００６】
ところが、位相同期ループあるいは遅延同期ループは、内部的に帰還回路を有するので、安定化するまでに、普通は、数百から数千サイクルを要する。
【０００７】
最近は、パワーダウンモードから活性化モードへの復帰が早く、かつ、パワーダウンモードにおける電力消耗が少ないクロック同期化技術が提案されている。その中の一つが同期化遅延時間反転技術である。これは同期式DRAM内部の静電容量と入出力マルチプレクサの特性による遅延時間に相当する時間を内部の遅延反転回路を用いて複写し、これを用いて同期式DRAMの入出力信号を制御する方法である。
【０００８】
この同期化遅延時間反転技術は、「Saeki et al.、"A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay、"IEEE J. Solid-state Circuits、vol.31、pp.1656-166、Nov.1996」に示されている。この方式では、位相同期ループあるいは遅延同期ループが安定化するまでに要する時間が2サイクルに短縮される。
【０００９】
しかし、「Saeki et al.」で発表された同期化遅延時間反転技術は、デジタル回路よりなっている。即ち、「Saeki et al.」で発表された同期化遅延時間反転技術は、同期式DRAMの静電容量と入出力マルチプレクサ特性による遅延時間をデジタル化して複写する。よって、デジタル化過程で量子化誤差が発生する。
【００１０】
そして、量子化誤差を有する遅延時間反転回路を用いて生成した出力クロックには遅延誤差が発生する。この誤差の最大の大きさは、デジタル化過程の一ステップの大きさに相当する。また、このステップの大きさは一つのインバータの遅延時間である。現在の同期式DRAM製造工程では、インバータ遅延時間は100ps以上であるので、出力クロックの誤差は構造的に100ps以上になる。
【００１１】
従って、同期化遅延時間反転技術は、遅延誤差を発生し、同期化遅延時間反転技術を用いる同期式DRAMは誤動作を起こす可能性が高まり、動作速度を低下させざるを得ない。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、例えば、同期式DRAMの遅延誤差を最小化する内部クロック信号発生回路と、これを用いて誤動作の可能性を最小化し、動作速度を向上させた同期式DRAMを提供することである。
【００１３】
【課題を解決するための手段】
本発明は、例えば、前記のような目的を達成するために、外部クロック信号に同期して内部クロック信号を発生する内部クロック信号発生回路に関する。
【００１４】
本発明の内部クロック信号発生回路は、外部クロック信号を受信し、所定のバッファリング遅延時間を生じさせながら前記外部クロック信号をバッファリングしてバッファリングクロック信号を発生する入力バッファと、前記バッファリングクロック信号を受信して、所定の遅延反映時間だけ遅延させた遅延クロック信号を発生する遅延反映回路と、所定の第1遅延時間を生じさせながら、前記遅延クロック信号と前記バッファリングクロック信号を各々2分周して、遅延分周信号と外部分周信号を提供するクロック分周部と、前記遅延分周信号の立上りエッジに応答して所定の第1時間変化率で電圧レベルが上昇し、前記外部分周信号の立下りエッジに応答して前記第1時間変化率で電圧レベルが降下する第1ポンピング信号と、前記遅延分周信号の立下りエッジに応答して所定の第2時間変化率で電圧レベルが上昇し、前記外部分周信号の立上りエッジに応答して前記第2時間変化率で電圧レベルが降下する第2ポンピング信号を発生するポンピング信号発生部と、前記第1及び第2ポンピング信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが所定の基準電圧より低い時にその旨を感知して、所定の第2遅延時間が過ぎた後に活性化される内部クロック信号を発生するドライビング部とを具備する。前記遅延反映時間は、前記バッファリング遅延時間と前記第1遅延時間と前記第2遅延時間の合計である。
【００１５】
望ましくは、前記ポンピング信号発生部は、前記遅延分周信号と前記外部分周信号が共に活性化される区間で活性化される第1上昇制御信号と、前記外部分周信号が非活性化される区間で活性化される第1下降制御信号と、前記遅延分周信号と前記外部分周信号が共に非活性化される区間で活性化される第2上昇制御信号と、前記外部分周信号が活性化される区間で活性化される第2下降制御信号を発生する制御信号発生部と、前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第1上昇制御信号の活性化に応答して前記第1時間変化率で電圧レベルが上昇し、前記第1下降制御信号の活性化に応答して前記第1時間変化率で電圧レベルが降下する前記第1ポンピング信号を発生する第1ポンピング部と、前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間では前記基準電圧と同じ電圧レベルであり、前記第2上昇制御信号の活性化に応答して前記第2時間変化率で電圧レベルが上昇し、前記第2下降制御信号の活性化に応答して前記第2時間変化率で電圧レベルが降下する前記第2ポンピング信号を発生する第2ポンピング部とを具備する。
【００１６】
さらに望ましくは、前記第1ポンピング部は、前記第1ポンピング信号を発生する第1ポンピング信号端と、前記外部分周信号が活性化され前記遅延分周信号が非活性化される区間で、前記第1ポンピング信号端を前記基準電圧を発生する基準電圧端と連結する第1スイッチング素子と、外部電源電圧から所定の電流量の電流を供給する電流ソースと、接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、前記第1上昇制御信号に応答して、前記電流ソースと前記第1ポンピング信号端を連結する第2スイッチング素子と、前記第1下降制御信号に応答して、前記電流シンクと前記第1ポンピング信号端を連結する第3スイッチング素子とを具備する。
【００１７】
また、前記第2ポンピング部は、前記第2ポンピング信号を発生する第2ポンピング信号端と、前記外部分周信号が非活性化され前記遅延分周信号が活性化される区間で、前記第2ポンピング信号端を前記基準電圧を発生する基準信号端と連結する第1スイッチング素子と、外部電源電圧から所定の電流量の電流を供給する電流ソースと、接地電圧に前記電流ソースの電流量の電流を放出する電流シンクと、前記第2上昇制御信号に応答して、前記電流ソースと前記第2ポンピング信号端を連結する第2スイッチング素子と、前記第2下降制御信号に応答して、前記電流シンクと前記第2ポンピング信号端を連結する第3スイッチング素子とを具備する。
【００１８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好適な実施の形態を示す添付図面及びそれらに記載された内容を参照すべきである。
【００１９】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。各図面において、同じ参照符号を付した構成要素は同じ構成要素である。
【００２０】
図1は、本発明の好適な実施の形態に係る内部クロック発生回路の構成を示す図面である。これを参照すれば、本発明の好適な実施の形態に係る内部クロック発生回路は、入力バッファ11、遅延反映回路13、クロック分周部15、ポンピング信号発生部17及びドライビング部19を具備する。
【００２１】
入力バッファ11は、外部から入力されて半導体装置の基準信号として作用する外部クロック信号EXTCLKをバッファリングしてバッファリングクロック信号ICLKを発生する。バッファリングクロック信号ICLKは、外部クロック信号EXTCLKから所定のバッファリング遅延時間dtb(図4参照)だけ遅延した信号である。
【００２２】
遅延反映回路13は、入力バッファ11から出力されるバッファリングクロック信号ICLKを受信して、遅延クロック信号IDCLKを発生する。遅延クロック信号IDCLKは、バッファリングクロック信号ICLKから所定の遅延反映時間dtot(図4参照)だけ遅延した信号である。
【００２３】
クロック分周部15は、第1分周器15a及び第2分周器15bを具備する。
【００２４】
第1分周器15aは、遅延クロック信号IDCLKの周波数を1/2に分周して遅延分周信号VDIV1を発生する。この遅延分周信号VDIV1は、遅延クロック信号IDCLKから所定の第1遅延時間dt1(図4参照)だけ遅延されながら分周される。
【００２５】
第1分周器15aは、遅延クロック信号IDCLKをクロック入力とし、遅延分周信号VDIV1を出力信号として発生するTフリップフロップで構成されることが望ましい。
【００２６】
第2分周器15bは、バッファリングクロック信号ICLKの周波数を1/2に分周して外部分周信号VDIV2を発生する。この外部分周信号VDIV2は、バッファリングクロック信号ICLKから第1遅延時間dt1だけ遅延されながら分周される。
【００２７】
第2分周器15bは、バッファリングクロック信号ICLKをクロック入力とし、外部分周信号VDIV2を出力信号として発生するTフリップフロップで構成されることが望ましい。
【００２８】
ポンピング信号発生部17は、遅延分周信号VDIV1及び外部分周信号VDIV2を受信して、第1ポンピング信号VPUMP1及び第2ポンピング信号VPUMP2を発生する。
【００２９】
図2は、図1に示すポンピング信号発生部の構成例を示す図面である。これを参照すれば、この構成例に係るポンピング信号発生部17は、制御信号発生部21、第1ポンピング部23及び第2ポンピング部25を具備する。
【００３０】
制御信号発生部21は、遅延分周信号VDIV1と外部分周信号VDIV2に応答して、第1及び第2上昇制御信号UP1、UP2と第1及び第2下降制御信号DN1、DN2を発生する。
【００３１】
図2と図4を参照して、第1及び第2上昇制御信号UP1、UP2と第1及び第2下降制御信号DN1、DN2のタイミングを説明すれば次の通りである。
【００３２】
第1上昇制御信号UP1は、遅延分周信号VDIV1と外部分周信号VDIV2が共に"ハイ"に活性化される区間で"ハイ"に活性化される。
【００３３】
第1下降制御信号DN1は、外部分周信号VDIV2が"ロー"に非活性化される区間で"ハイ"に活性化される。
【００３４】
第2上昇制御信号UP2は、遅延分周信号VDIV1と外部分周信号VDIV2が共に"ロー"に非活性化される区間で"ハイ"に活性化される。
【００３５】
第2下降制御信号DN2は、外部分周信号VDIV2が"ハイ"に活性化される区間で"ハイ"に活性化される。
【００３６】
第1及び第2上昇制御信号UP1、UP2と第1及び第2下降制御信号DN1、DN2を発生する制御信号発生部21は、当業者であれば容易に構成することができるので、本明細書ではその具体的な記述を省略する。  図２に示すように、第1ポンピング部23は、第1ポンピング信号端27、スイッチング素子23a、23b、23c、電流ソース23d、電流シンク23e及びキャパシタ23fを具備する。
【００３７】
第1ポンピング信号端27は、第1ポンピング信号VPUMP1を提供する。第1ポンピング信号VPUMP1は、図４に示すように、外部分周信号VDIV2が活性化され、遅延分周信号VDIV1が非活性化される区間では、基準電圧VREFと同じ電圧レベルに向けって変化する。
【００３８】
即ち、外部分周信号VDIV2が活性化され遅延分周信号VDIV1が非活性化される区間では、スイッチング素子23aが"ターンオン"して、第1ポンピング信号端27が基準電圧VREFと連結される。よって、第1ポンピング信号VPUMP1は、基準電圧VREFに向かって変化する。
【００３９】
電流ソース23dは、外部電源電圧VCCから第1ポンピング信号端27に電流を供給する。即ち、第1上昇制御信号UP1が"ハイ"に活性化されると、スイッチング素子23bが"ターンオン"して、第1ポンピング信号端27は、電流ソース23dと連結される。そして、第1ポンピング信号VPUMP1の電圧レベルが上昇する。この時、第1ポンピング信号VPUMP1の電圧レベルは、電流ソース23dが供給する電流量に従って所定の比率(便宜上、この比率を"第1時間変化率"という)で上昇する。
【００４０】
電流シンク23eは、第1ポンピング信号端27から接地電圧VSSに電流を放出する。この実施の形態では、電流シンク23eによって単位時間当りに放出される電流量は、電流ソース23dによる単位時間当りの供給比率と同一である。
【００４１】
即ち、第1下降制御信号DN1が"ハイ"に活性化されると、スイッチング素子23cが"ターンオン"して、第1ポンピング信号端27が電流シンク23eと連結される。そして、第1ポンピング信号VPUMP1の電圧レベルが下降する。この時、第1ポンピング信号VPUMP1の電圧レベルは、第1時間変化率と同一の変化率で下降する。
【００４２】
キャパシタ23fは、第1ポンピング信号端27と接地電圧VSSとの間に形成されており、第1ポンピング信号VPUMP1の電圧レベルが急激に増減することを防止する。
【００４３】
図２に示すように、第2ポンピング部25は、第2ポンピング信号端29、スイッチング素子25a、25b、25c、電流ソース25d、電流シンク25e及びキャパシタ25fを具備する。
【００４４】
第2ポンピング信号端29は、第2ポンピング信号VPUMP2を提供する。第2ポンピング信号VPUMP2は、外部分周信号VDIV2が非活性化され遅延分周信号VDIV1が活性化される区間では、基準電圧VREFと同じ電圧レベルに向かって変化する。
【００４５】
即ち、外部分周信号VDIV2が非活性化され遅延分周信号VDIV1が活性化される区間では、スイッチング素子25aが"ターンオン"して、第2ポンピング信号端29が基準電圧VREFと連結される。よって、第2ポンピング信号VPUMP2は前記基準電圧VREFに向かって変化する。  電流ソース25dは、外部電源電圧VCCから第2ポンピング信号端29に電流を供給する。即ち、第2上昇制御信号UP2が"ハイ"に活性化されると、スイッチング素子25bが"ターンオン"して、第2ポンピング信号端29が電流ソース25dと連結される。よって、第2ポンピング信号VPUMP2の電圧レベルが上昇する。この時、第2ポンピング信号VPUMP2の電圧レベルは、電流ソース25dが供給する電流量に従って所定の比率(便宜上、この比率を"第2時間変化率"という)で上昇する。
【００４６】
電流シンク25eは、第2ポンピング信号端29から接地電圧VSSに電流を放出する。この実施の形態では、電流シンク25eによって単位時間当りに放出される電流量は、電流ソース25dによる単位時間当りの供給比率と同一である。
【００４７】
即ち、第2下降制御信号DN2が"ハイ"に活性化されると、スイッチング素子25cが"ターンオン"して、第2ポンピング信号端29が電流シンク25eと連結される。そして、第2ポンピング信号VPUMP2の電圧レベルはが下降する。この時、第2ポンピング信号VPUMP2の電圧レベルは、第2時間変化率と同一の変化率で下降する。
【００４８】
キャパシタ25fは、第2ポンピング信号端29と接地電圧VSSとの間に形成されており、第2ポンピング信号VPUMP2の電圧レベルが急激に増減することを防止する。
【００４９】
ここで、第1時間変化率と第2時間変化率とは同一であることが望ましい。
【００５０】
図１に示すように、ドライビング部19は、第1ポンピング信号VPUMP1と第2ポンピング信号VPUMP2とを受信して、内部クロック信号INTCLKを発生する。
【００５１】
図3は、図1に示すドライビング部の構成例を示す図面である。図３に示すドライビング部19は、比較器31、33及び出力部35を具備する。
【００５２】
比較器31は、反転入力端子(−)に第1ポンピング信号VPUMP1が印加され、非反転入力端子(＋)に基準電圧VREFが印加され、第1比較信号VCOM1を発生する。よって、第1比較信号VCOM1は、第1ポンピング信号VPUMP1の電圧レベルが基準電圧VREFより低い時に、"ハイ"レベルに活性化される。また、第1比較信号VCOM1は、第1ポンピング信号VPUMP1の電圧レベルが基準電圧VREFの時は、"ロー"レベルである。
【００５３】
比較器33は、反転入力端子(−)に第2ポンピング信号VPUMP2が印加され、非反転入力端子(＋)に基準電圧VREFが印加され、第2比較信号VCOM2を発生する。よって、第2比較信号VCOM2は、第2ポンピング信号VPUMP2の電圧レベルが基準電圧VREFより低い時に、"ハイ"レベルに活性化される。また、第2比較信号VCOM2は、第2ポンピング信号VPUMP2の電圧レベルが基準電圧VREFの時は、"ロー"レベルである。
【００５４】
出力部35は、第1比較信号VCOM1及び第2比較信号VCOM2を受信して内部クロック信号INTCLKを発生する。
【００５５】
出力部35は、論理和ゲート35a及びバッファ手段35bを具備する。論理和ゲート35aは、第1比較信号VCOM1と第2比較信号VCOM2との論理和を演算して出力する。そして、バッファ手段35bは、論理和ゲート35aの出力N35信号をバッファリングして内部クロック信号INTCLKを発生する。
【００５６】
内部クロック信号INTCLKは、第1ポンピング信号VPUMP1または第2ポンピング信号VPUMP2の電圧レベルが基準電圧VREFより低い時に、"ハイ"に活性化される。
【００５７】
そして、内部クロック信号INTCLKの活性化は、第1ポンピング信号VPUMP1または前記第2ポンピング信号VPUMP2の電圧レベルが基準電圧VREFより低くなる時点から第2遅延時間dt2(図4参照)だけ遅延して起こる。
【００５８】
図４を参照して説明すると、遅延反映回路13によって発生する遅延反映時間dtotは、バッファリング遅延時間dtbと前記第1遅延時間dt1と前記第2遅延時間dt2との合計時間と同一になるように回路が構成される。
【００５９】
図4は、図1乃至図3に示された主要端子の信号のタイミング図である。これを参照して本発明の好適な実施の形態に係る内部クロック発生回路の作用効果を具体的に説明すれば、次の通りである。
【００６０】
まず、バッファリングクロック信号ICLKは、外部クロック信号EXTCLKからバッファリング遅延時間dtbだけ遅延した信号である。
【００６１】
そして、遅延クロック信号IDCLKは、バッファリングクロック信号ICLKから遅延反映時間dtotだけ遅延した信号である。ここで、遅延反映時間dtotは、（１）式を満たすように回路が構成される。
【００６２】
dtot＝dtb＋dt1＋dt2  ・・・（１）
即ち、遅延反映時間dtotは、バッファリング遅延時間dtbと第1遅延時間dt1と第2遅延時間dt2との合計である。
【００６３】
また、遅延分周信号VDIV1、外部分周信号VDIV2は、各々遅延クロック信号IDCLK、バッファリングクロック信号ICLKから第1遅延時間dt1だけ遅延されながら1/2に分周される。
【００６４】
また、第1ポンピング信号VPUMP1は、遅延分周信号VDIV1の立上がりエッジに応答して電圧レベルが上昇し始める。また、第1ポンピング信号VPUMP1は、外部分周信号VDIV2の立下がりに応答して電圧レベルの上昇が終了する。よって、第1ポンピング信号VPUMP1の電圧が基準電圧VREFから最高電圧Vpeak1に到達するには、（２）式に示す立上り時間Tr1がかかる。
【００６５】
Tr1＝TCLK−dtot  ・・・（２）
ここで、TCLKは前記外部クロック信号EXTCLKの一周期を示す。また、第1ポンピング信号VPUMP1の電圧レベルの立下り速度は立上がり速度と同一である。従って、第1ポンピング信号VPUMP1の電圧レベルが最高電圧VPEAK1から基準電圧VREFに到達するのに要する時間Tr2もTCLK-dtotである。
【００６６】
この電圧レベルの立上り及び立下りに要する時間は、第2ポンピング信号VPUMP2についても同様である。
【００６７】
第1ポンピング信号VPUMP1または第2ポンピング信号VPUMP2の電圧レベルが降下して基準電圧VREFに到達した時点から、内部クロック信号INTCLKが活性化されるまでに要する時間は、第2遅延時間dt2である。
【００６８】
従って、外部クロック信号EXTCLKの立上がりエッジから内部クロック信号INTCLKの立上がりエッジまでの時間(Texint)は、（３）式に示す通りである。
【００６９】
Texint＝dtb＋dtot＋dt1＋2(TCLK−dtot)＋dt2＝2TCLK    ・・・（３）
即ち、外部クロック信号EXTCLKの立上がりエッジから2周期（2×TCLK）後に、内部クロック信号INTCLKの立上がりエッジが外部クロック信号EXTCLKの立上がりエッジに一致する。
【００７０】
図４に示す活性化信号ACTは、半導体装置の外部から印加される信号又は内部で生成される信号である。活性化信号ACTは、ポンピング信号発生部17に印加され、ローレベルの時に、第1ポンピング信号VPUMP1及び第2ポンピング信号VPUMP2を基準電圧VREFに初期化することによって、半導体装置がパワーダウンモードから活性化モードに移行する初期段階に発生する恐れがある誤動作を防止する。
【００７１】
本明細書では、外部クロック信号EXTCLKが入力バッファ11によってバッファリングされて入力される実施の形態について詳述した。しかし、外部クロック信号EXTCLKは、入力バッファ11を経ずに直接入力される場合もある。これは当業者には周知の事実である。この場合、遅延反映時間dtotは、第1遅延時間dt1と第2遅延時間dt2との合計と同一にされる。即ち、遅延反映時間dtotは、外部クロック信号EXTCLKから内部クロック信号INTCLKまでの遅延時間から、入力バッファ11による遅延時間dtbを差し引いた残りの遅延時間の合計と同一であり、（４）式で示される。
【００７２】
dtot＝dt1＋dt2  ・・・（４）
即ち、遅延反映時間dtotは、第1遅延時間dt1と第2遅延時間dt2との合計になるように回路が設計される。
【００７３】
そして、外部クロック信号EXTCLKの立上がりエッジから内部クロック信号INTCLKの立上がりエッジまでに要する時間Texint1は、（５）に示す通りである。
【００７４】
Texint1＝dtot＋dt1＋2(TCLK−dtot)＋dt2＝2TCLK    ・・・（５）
従って、この場合にも、外部クロック信号EXTCLKの立上がりエッジから2周期（2×TCLK）後に、内部クロック信号INTCLKの立上がりエッジが外部クロック信号EXTCLKの立上がりエッジに一致する。  以上、本発明を図面に示す特定の実施の形態を参照して説明したが、これは例示に過ぎず、本技術分野の通常の知識を有する者であれば、これに多様な変形を加え、均等な他の実施の形態採用することができるということを理解するはずである。
【００７５】
従って、本発明の真の技術的範囲は、特許請求の範囲に記載された技術的思想により定められるべきである。
【００７６】
【発明の効果】
本発明に係る内部クロック信号発生回路によれば、例えば、パワーダウンモードにおいて電力消耗を最小化することができる他、迅速かつ正確に外部クロック信号と位相が一致した内部クロック信号を発生することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る内部クロック発生回路の構成を示す図面である。
【図２】図1に示すポンピング信号発生部の構成例を示す図面である。
【図３】図1に示すドライビング部の構成例を示す図面である。
【図４】本発明の好適な実施の形態に係る内部クロック発生回路の主要信号のタイミング図である。
【符号の説明】
11  入力バッファ
13  遅延反映回路
15  クロック分周部
15a  第1分周器
15b  第2分周器
17  ポンピング信号発生部
19  ドライビング部
【図１】
0003746640.tif 000002
【図２】
0003746640.tif 000003
【図３】
0003746640.tif 000004
【図４】
0003746640.tif 000005