(57)【特許請求の範囲】
【請求項１】
外部からのデータを入力し内部出力制御信号に応じてデータを外部に出力する所定数のグループのデータ入出力ドライバと、
外部からのクロック信号、リード／ライト制御信号、及びチップ選択制御信号を入力して、以前のサイクルでリード命令が印加され現在のサイクルでライト命令又は非選択命令が印加されると、次のサイクルの第１状態のクロック信号に応じて第１状態の第１制御信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され現在のサイクルでリード命令が印加されると、次のサイクルの第１状態のクロック信号に応じて第２状態の第２制御信号を発生する制御手段と、
前記制御手段からの前記第２制御信号の第２状態への遷移に応じて第１状態に遷移し、前記第１制御信号の第１状態への遷移に応じて第２状態に遷移する内部出力制御信号を発生して前記所定数のグループのデータ入出力ドライバをグループ別に制御する所定数のレピータと、
を備え、各データ入出力ドライバは、前記内部出力制御信号が第１状態であるときにのみデータを外部に出力することを特徴とする半導体メモリ装置。
【請求項２】
前記制御手段は、前記クロック信号、チップ選択制御信号、及びリード／ライト制御信号を入力して、以前のサイクルでリード命令が印加され現在のサイクルでライト命令又は非選択命令が印加されると、現在のサイクルでクロック信号の上昇遷移に応じて第１状態に遷移し、次のサイクルでクロック信号の上昇遷移に応じて第２状態に遷移する第１信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され現在のサイクルでリード命令が印加されると、現在のサイクルでクロック信号の上昇遷移に応じて第１状態に遷移し、次のサイクルでクロック信号の上昇遷移に応じて第２状態に遷移する第２信号を発生する第１、第２信号発生手段と、
前記第１信号の下降遷移に応じて第１状態に遷移し前記クロック信号の下降遷移に応じて第２状態に遷移する前記第１制御信号を発生し、前記第２信号の下降遷移に応じて第２状態に遷移し前記クロック信号の下降遷移に応じて第１状態に遷移する第２制御信号を発生する第１、第２制御信号発生手段と、
を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１、第２信号発生手段は、
前記チップ選択制御信号及び前記リード／ライト制御信号をそれぞれ反転させる第１、第２インバーターと、
前記第２状態のクロック信号に応じて前記第１、第２インバーターの出力信号をそれぞれ伝送する第１、第２ＣＭＯＳ伝送ゲートと、
前記第１、第２ＣＭＯＳ伝送ゲートの出力信号をそれぞれラッチする第１、第２ラッチと、
前記第２ＣＭＯＳ伝送ゲートの出力信号を反転させる第３インバーターと、
前記第１ＣＭＯＳ伝送ゲートの出力信号と前記第３インバーターの出力信号との論理積を演算する第１論理積ゲートと、
前記第１状態のクロック信号に応じて前記第１論理積ゲートの出力信号を伝送する第３ＣＭＯＳ伝送ゲートと、
前記第３ＣＭＯＳ伝送ゲートの出力信号をラッチする第３ラッチと、
前記クロック信号に応じて前記第３ＣＭＯＳ伝送ゲートの出力信号を１サイクルだけ遅延させて出力する遅延手段と、
前記第３ＣＭＯＳ伝送ゲート、前記遅延手段の出力信号をそれぞれ反転させる第４、第５インバーターと、
前記第３ＣＭＯＳ伝送ゲート及び前記第４インバーターの両出力信号の論理積を演算して第２信号を発生する第２論理積ゲートと、
前記遅延手段の出力信号と前記第５インバーターの出力信号との論理積を演算して前記第１信号を発生する第３論理積ゲートと、
を備えたことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記遅延手段はＤフリップフロップを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１、第２制御信号発生手段は、
前記第２状態のクロック信号に応じて前記第１信号、第２信号をそれぞれ伝送する第４、第５伝送ゲートと、
前記第４、第５伝送ゲートの出力信号をそれぞれラッチし反転させて出力する第４、第５ラッチと、
前記第２状態のクロック信号に応じて前記第４、第５ラッチの出力信号をそれぞれ反転させて出力する第１、第２非論理和ゲートと、
前記第１非論理和ゲートの出力信号を入力して前記第１制御信号を発生する第１自己リセット回路と、
前記第２非論理和ゲートの出力信号を入力して前記第２制御信号を発生する第２自己リセット回路と、
を備えたことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記第１自己リセット回路は、初期に前記第１制御信号を第２状態にリセットし、前記第１非論理和ゲートの出力信号が第２状態に遷移すると、前記第１制御信号を第１状態に遷移させ、前記第１状態に遷移してから所定時間の後に前記第１制御信号を第２状態にリセットすることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１自己リセット回路は、
前記第１非論理和ゲートの出力信号を反転させる第６インバーターと、
前記第１制御信号を反転し遅延させる反転及び遅延回路と、
前記反転及び遅延回路の第２状態の出力信号に応じて第１状態の信号を発生し、前記反転及び遅延回路の第１状態の出力信号及び前記第６インバーターの第１状態の出力信号に応じて第２状態の信号を発生する第１反転回路と、
前記第１反転回路の出力信号をラッチし反転させて出力する第６ラッチと、
前記第６ラッチの出力信号を反転させる第７インバーターと、
前記第６ラッチの出力信号と前記第１非論理和ゲートの出力信号との非論理積を演算する第１非論理積ゲートと、
前記第１非論理積ゲートの出力信号を反転させる第８インバーターと、
前記第７インバーターの第１状態の出力信号に応じて前記第１制御信号を第２状態にリセットする第１リセットトランジスタと、
を備えたことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記反転及び遅延回路は、三つの直列連結された第９、第１０、及び第１１インバーターを含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１リセットトランジスタは、第１ＮＭＯＳトランジスタを含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第２自己リセット回路は、初期に前記第２制御信号を第１状態にリセットし、前記第２非論理和ゲートの出力信号が第２状態に遷移すると、前記第２制御信号を第２状態に遷移させ、前記第２状態に遷移してから所定時間の後に前記第２制御信号を第１状態にリセットすることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１１】
前記第２自己リセット回路は、
前記第２非論理和ゲートの出力信号を反転させる第１２インバーターと、
前記第２制御信号を反転し遅延させる遅延回路と、
前記遅延回路の第２状態の出力信号に応じて第１状態の信号を発生し、前記遅延回路の第１状態の出力信号及び前記第１２インバーターの第１状態の出力信号に応じて第２状態の信号を発生する第２反転回路と、
前記第２反転回路の出力信号をラッチし反転させて出力する第７ラッチと、
前記第７ラッチの出力信号を反転する第１３インバーターと、
前記第１３インバーターの出力信号を反転させる第１４インバーターと、
前記第７ラッチの出力信号と前記第２非論理和ゲートの出力信号との論理積を演算する第２非論理積ゲートと、
前記第２非論理積ゲートの出力信号を反転させる第１５インバーターと、
前記第１５インバーターの第１状態の出力信号に応じて第２状態の信号を発生する第２リセットトランジスタと、
前記第１５インバーターの出力信号を反転させる第１６インバーターと、
前記第１６インバーターの出力信号に応じて前記第２制御信号を第１状態にリセットする第３リセットトランジスタと、
を備えたことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記遅延回路は、４個の直列連結された第１７、第１８、第１９及び第２０インバーターを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第２リセットトランジスタは、第２ＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記第３リセットトランジスタは、第１ＰＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記所定数のレピータのそれぞれは、
前記第２制御信号を可変遅延させる可変遅延手段と、
前記可変遅延手段の出力信号に応じて第１状態の信号を発生し、前記第１制御信号に応じて第２状態の信号を発生する駆動手段と、
前記駆動手段の出力信号をラッチする第８ラッチと、
前記駆動手段の出力信号を前記内部出力制御信号として発生する内部出力制御信号発生手段と、
を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１６】
前記可変遅延手段は、直列連結された所定数のインバーター、及び前記所定数のインバーターにおける偶数個のインバーターからなる各回路にそれぞれ並列に連結された所定数のヒューズを具備しており、
前記所定数のヒューズを切断することにより前記内部出力制御信号の前記第１状態への遷移を遅延させることが可能であることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記駆動手段は、
前記可変遅延手段の出力信号に応じて第１状態の信号を発生する第２ＰＭＯＳトランジスタと、
前記第１制御信号に応じて第２状態の信号を発生する第３ＮＭＯＳトランジスタと、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記内部出力制御信号発生手段は、外部からの出力制御信号と前記駆動手段の出力信号との論理積を演算する第４論理積ゲートを備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
データ入出力バスを共有する第１、第２半導体メモリ装置と、
前記データ入出力バスを共有し、クロック信号、リード／ライト制御信号、及びチップ選択制御信号を前記第１、第２半導体メモリ装置に印加して前記第１、第２半導体メモリ装置の動作を制御するプロセッサと、を具備したシステムであって、
前記第１、第２半導体メモリ装置のそれぞれは、
外部からのデータを入力し内部出力制御信号に応じてデータを外部に出力する所定数のグループのデータ入出力ドライバと、
外部からのクロック信号、リード／ライトイネーブル信号、及びチップ選択制御信号を入力して、以前のサイクルでリード命令が印加され、現在のサイクルでライト命令又は非選択命令が印加されると、次のサイクルの第１状態のクロック信号に応じて第１状態の第１制御信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され、現在のサイクルでリード命令が印加されると、次のサイクルの第１状態のクロック信号に応じて第２状態の第２制御信号を発生する制御手段と、
前記制御手段からの前記第２制御信号の第２状態への遷移に応じて第１状態に遷移し、前記第１制御信号の第１状態への遷移に応じて第２状態に遷移する内部出力制御信号を発生して前記所定数のグループのデータ入出力ドライバをグループ別に制御する所定数のレピータと、
を備え、各データ入出力ドライバは、前記内部出力制御信号が第１状態であるときにのみデータを外部に出力することを特徴とするシステム。
【請求項２０】
前記制御手段は、
前記クロック信号、チップ選択制御信号、及びリード／ライト制御信号を入力して、以前のサイクルでリード命令が印加され現在のサイクルでライト命令又は非選択命令が印加されると、現在のサイクルでクロック信号の上昇遷移に応じて第１状態に遷移し次のサイクルでクロック信号の上昇遷移に応じて第２状態に遷移する第１信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され現在のサイクルでリード命令が印加されると、現在のサイクルでクロック信号の上昇遷移に応じて第１状態に遷移し次のサイクルでクロック信号の上昇遷移に応じて第２状態に遷移する第２信号を発生する第１、第２信号発生手段と、
前記第１信号の下降遷移に応じて第１状態に遷移し前記クロック信号の下降遷移に応じて第２状態に遷移する前記第１制御信号を発生し、前記第２信号の下降遷移に応じて第２状態に遷移し前記クロック信号の下降遷移に応じて第１状態に遷移する第２制御信号を発生する第１、第２制御信号発生手段と、
を備えたことを特徴とする請求項１９に記載のシステム。
【請求項２１】
前記第１、第２信号発生手段は、
前記チップ選択制御信号及び前記リード／ライト制御信号をそれぞれ反転する第１、第２インバーターと、
前記第２状態のクロック信号に応じて前記第１、第２インバーターの出力信号をそれぞれ伝送する第１、第２ＣＭＯＳ伝送ゲートと、
前記第１、第２ＣＭＯＳ伝送ゲートの出力信号をそれぞれラッチする第１、第２ラッチと、
前記第２ＣＭＯＳ伝送ゲートの出力信号を反転させる第３インバーターと、
前記第１ＣＭＯＳ伝送ゲートの出力信号と前記第３インバーターの出力信号との論理積を演算する第１論理積ゲートと、
前記第１状態のクロック信号に応じて前記第１論理積ゲートの出力信号を伝送する第３ＣＭＯＳ伝送ゲートと、
前記第３ＣＭＯＳ伝送ゲートの出力信号をラッチする第３ラッチと、
前記クロック信号に応じて前記第３ＣＭＯＳ伝送ゲートの出力信号を１サイクルだけ遅延させて出力する遅延手段と、
前記第３ＣＭＯＳ伝送ゲート及び前記遅延手段の出力信号をそれぞれ反転させる第４、第５インバーターと、
前記第３ＣＭＯＳ伝送ゲート及び前記第４インバーターの両出力信号の論理積を演算して第２信号を発生する第２論理積ゲートと、
前記遅延手段の出力信号と前記第５インバーターの出力信号との論理積を演算して前記第１信号を発生する第３論理積ゲートと、
を備えたことを特徴とする請求項２０に記載のシステム。
【請求項２２】
前記遅延手段はＤフリップフロップを含むことを特徴とする請求項２１に記載のシステム。
【請求項２３】
前記第１、第２制御信号発生手段は、
前記第２状態のクロック信号に応じて前記第１信号及び第２信号をそれぞれ伝送する第４、第５伝送ゲートと、
前記第４、第５伝送ゲートの出力信号をそれぞれラッチし反転させて出力する第４、第５ラッチと、
前記第２状態のクロック信号に応じて前記第４、第５ラッチの出力信号をそれぞれ反転させて出力する第１、第２非論理和ゲートと、
前記第１非論理和ゲートの出力信号を入力して前記第１制御信号を発生する第１自己リセット回路と、
前記第２非論理和ゲートの出力信号を入力して前記第２制御信号を発生する第２自己リセット回路と、
を備えたことを特徴とする請求項２０に記載のシステム。
【請求項２４】
前記第１自己リセット回路は、初期に前記第１制御信号を第２状態にリセットし、前記第１論理和ゲートの出力信号が第２状態に遷移すると前記第１制御信号を第１状態に遷移し、前記第１状態に遷移してから所定時間後に前記第１制御信号を第２状態にリセットすることを特徴とする請求項２３に記載のシステム。
【請求項２５】
前記第１自己リセット回路は、
前記第１非論理和ゲートの出力信号を反転させる第６インバーターと、
前記第１制御信号を反転し遅延させる反転及び遅延回路と、
前記反転及び遅延回路の第２状態の出力信号に応じて第１状態の信号を発生し、前記反転及び遅延回路の第１状態の出力信号及び前記第６インバーターの第１状態の出力信号に応じて第２状態の信号を発生する第１反転回路と、
前記第１反転回路の出力信号をラッチし反転させて出力する第６ラッチと、
前記第６ラッチの出力信号を反転させる第７インバーターと、
前記第６ラッチの出力信号と前記第１非論理和ゲートの出力信号との非論理積を演算する第１非論理積ゲートと、
前記第１非論理積ゲートの出力信号を反転させる第８インバーターと、
前記第７インバーターの第１状態の出力信号に応じて前記第１制御信号を第２状態にリセットする第１リセットトランジスタと、
を備えたことを特徴とする請求項２４に記載のシステム。
【請求項２６】
前記反転及び遅延回路は、３個の直列連結された第９、第１０及び第１１インバーターを含むことを特徴とする請求項２５に記載のシステム。
【請求項２７】
前記第１リセットトランジスタは、第１ＮＭＯＳトランジスタを含むことを特徴とする請求項２５に記載のシステム。
【請求項２８】
前記第２自己リセット回路は、初期に前記第２制御信号を第１状態にリセットし、前記第２非論理和ゲートの出力信号が第２状態に遷移すると前記第２制御信号を第２状態に遷移し、前記第２状態に遷移されてから所定時間の後に前記第２制御信号を第１状態にリセットすることを特徴とする請求項２３に記載のシステム。
【請求項２９】
前記第２自己リセット回路は、
前記第２非論理和ゲートの出力信号を反転させる第１２インバーターと、
前記第２制御信号を反転し遅延させる遅延回路と、
前記遅延回路の第２状態の出力信号に応じて第１状態の信号を発生し、前記遅延回路の第１状態の出力信号及び前記第１２インバーターの第１状態の出力信号に応じて第２状態の信号を発生する第２反転回路と、
前記第２反転回路の出力信号をラッチし反転させて出力する第７ラッチと、
前記第７ラッチの出力信号を反転させる第１３インバーターと、
前記第１３インバーターの出力信号を反転させる第１４インバーターと、
前記第７ラッチの出力信号と前記第２非論理和ゲートの両出力信号の非論理積を演算する第２非論理積ゲートと、
前記第２非論理積ゲートの出力信号を反転させる第１５インバーターと、
前記第１５インバーターの第１状態の出力信号に応じて第２状態の信号を発生する第２リセットトランジスタと、
前記第１５インバーターの出力信号を反転させる第１６インバーターと、
前記第１６インバーターの出力信号に応じて前記第２制御信号を第１状態にリセットする第３リセットトランジスタと、
を備えたことを特徴とする請求項２８に記載のシステム。
【請求項３０】
前記遅延回路は４個の直列連結された第１７、第１８、第１９及び第２０インバーターを含むことを特徴とする請求項２９に記載のシステム。
【請求項３１】
前記第２リセットトランジスタは、第２ＮＭＯＳトランジスタを含むことを特徴とする請求項２９に記載のシステム。
【請求項３２】
前記第３リセットトランジスタは、第１ＰＭＯＳトランジスタを含むことを特徴とする請求項２９に記載のシステム。
【請求項３３】
前記所定数のレピータのそれぞれは、
前記第２制御信号を可変遅延させる可変遅延手段と、
前記可変遅延手段の出力信号に応じて第１状態の信号を発生し、前記第１制御信号に応じて第２状態の信号を発生する駆動手段と、
前記駆動手段の出力信号をラッチする第８ラッチと、
前記駆動手段の出力信号を前記内部出力制御信号として発生する内部出力制御信号発生手段と、
を備えたことを特徴とする請求項１９に記載のシステム。
【請求項３４】
前記可変遅延手段は、直列連結された所定数のインバーターと、前記所定数のインバーターにおける偶数個のインバーターからなる各回路にそれぞれ並列連結された所定数のヒューズとを具備しており、  前記所定数のヒューズを切断することにより前記内部出力制御信号の前記第１状態への遷移を遅延させることが可能であることを特徴とする請求項３３に記載のシステム。
【請求項３５】
前記駆動手段は、
前記可変遅延手段の出力信号に応じて第１状態の信号を発生する第２ＰＭＯＳトランジスタと、
前記第１制御信号に応じて第２状態の信号を発生する第３ＰＭＯＳトランジスタと、
を含むことを特徴とする請求項３３に記載のシステム。
【請求項３６】
前記内部出力制御信号発生手段は、外部からの出力制御信号と前記駆動手段の出力信号との論理積を演算する第４論理積ゲートを備えたことを特徴とする請求項１９に記載のシステム。
【請求項３７】
データ入出力バスを共有する所定数の半導体メモリ装置と、
前記データ入出力バスを共有し、クロック信号、リード／ライト制御信号、及びチップ選択制御信号を前記所定数の半導体メモリ装置に印加して前記所定数の半導体メモリ装置の動作を制御するプロセッサと、を具備したシステムであって、
前記所定数の半導体メモリ装置のそれぞれは、
外部からのデータを入力し内部出力制御信号に応じてデータ外部に出力する所定数のグループのデータ入出力ドライバと、
外部からのクロック信号、リード／ライトイネーブル信号、及びチップ選択制御信号を入力して以前のサイクルでリード命令が印加され、現在のサイクルでライト命令又は非選択命令が印加されると、次のサイクルの第１状態のクロック信号に応じて第１状態の第１制御信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され現在のサイクルでリード命令が印加されると、次のサイクルの第１状態のクロック信号に応じて第２状態の第２制御信号を発生する制御手段と、
前記制御手段からの前記第２制御信号の第２状態への遷移に応じて第１状態に遷移し、前記第１制御信号の第１状態への遷移に応じて第２状態に遷移する内部出力制御信号を発生して前記所定数のグループのデータ入出力ドライバをグループ別に制御する所定数のレピータと、
を備え、各データ入出力ドライバは、前記内部出力制御信号が第１状態であるときにのみデータを外部に出力することを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置及びその装置を具備したシステムに係るもので、特に、データラインの負荷に従う内部出力制御信号の伝送遅延を改善できる半導体メモリ装置、及びデータバスを共有する半導体メモリ装置とプロセッサとの間のデータ伝送のときにデータバス上でのデータ衝突を防止し得る半導体メモリ装置を具備したシステムに関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、外部から入力される出力制御信号を受けて内部出力制御信号を発生し、この信号をそれぞれのデータ入出力ピンに連結されたデータ出力ドライバに印加してデータの出力をイネーブル又はディスエーブルさせる。即ち、従来の半導体メモリ装置は、一つの内部出力制御信号を複数個のデータ出力ドライバを制御するための制御信号として用いる。
【０００３】
そして、内部出力制御信号が複数個のデータ出力ドライバに伝送されるデータ伝送ラインの負荷のために、内部出力制御信号がデータ出力ドライバに伝送される時間が遅延される。
【０００４】
従って、低速で動作する半導体メモリ装置の場合は、入出力データ間の充分なマージン(margin)が確保されるため、内部出力制御信号の伝送遅延を無視してもよいが、高速で動作する半導体メモリ装置の場合は、入出力データ間の十分なマージンが確保されないため、高速の動作を行うことができなかった。
【０００５】
又、前記半導体メモリ装置を具備したシステムは、データバスを共有する２個の半導体メモリ装置とプロセッサからなる。このシステムは、プロセッサにより２個の半導体メモリ装置のイネーブル又はディスエーブルを制御することによりデータバスを通じてデータの伝送を行う。
【０００６】
図７は、通常のデータバスを共有する半導体メモリ装置を具備したシステムを示しており、該システムは、プロセッサ10、半導体メモリ装置12,14、インバーター16、データバス18、及び制御バス20から構成されている。
【０００７】
以下、このように構成されたシステムのデータ入出力動作を説明する。
【０００８】
プロセッサ10は、半導体メモリ装置12,14にクロック信号XCLK、反転ライトイネーブル信号/XWE、及び反転チップ選択信号/XCS等の制御信号を印加し、データバス18にデータを伝送し、又はデータバス16に伝送されたデータを入力する。半導体メモリ装置12は、プロセッサ10からの"ロー"レベルの反転チップ選択信号/XCSに応じてイネーブルされ、クロック信号XCLK及び反転ライトイネーブル信号/XWEに応じてデータバス18にデータを伝送し、又はデータバス18に伝送されたデータを入力する。半導体メモリ装置14は、プロセッサ10からの"ハイ"レベルの反転チップ選択信号/XCSに応じてイネーブルされ、クロック信号XCLK及び反転ライトイネーブル信号/XWEに応じてデータバス18に伝送を伝送し、データバス18に伝送されたデータを入力する。
【０００９】
図8は、従来の半導体メモリ装置の内部回路のブロック図であって、n個のメモリセルアレイブロック30-1,30-2,...,30-n、ｎ個のグループのm個のデータ入出力ドライバ(32-11,...,32-1m),(32-21,...,32-2m),...,(32-n1,...,34-n)、制御回路36、及びｎ個の駆動回路34-1,34-2,...,34-nから構成されている。図8において点線で表示したブロックは半導体メモリ装置の内部を示す。
【００１０】
以下、このように構成された各ブロックの機能を説明する。
【００１１】
データ入出力ドライバ(32-11,...,32-l1m)、(32-21,...,32-2m)、(32-n1,...,32-nm)のそれぞれはメモリセルアレイブロック30-1,30-2,...,30-nのそれぞれのm個のデータ入出力ラインに連結されてデータを入出力する。制御回路36は、外部からの制御信号XCLK,/XCS,/XWE,/XOEを入力してn個のグループのm個のデータ入出力ドライバのイネーブル、ディスエーブルを制御するための一つの内部出力制御信号OEを発生する。n個の駆動回路34-1,34-2,...,34-nは、制御回路36からの内部出力制御信号OEに応じてn個グループのそれぞれのm個のデータ入出力ドライバを制御するための制御信号IOE1,IOE2,...,IOEnを発生する。
【００１２】
図9は、図8に示したデータ入出力ドライバの構成を示すものであって、データ入力バッファDIBとデータ出力バッファDOBからなっている。
【００１３】
データ入力バッファDIBは、外部からのデータ入力信号をバッファリングしてデータラインに伝送し、データ出力バッファDOBは"ハイ"レベルの制御信号IOEに応じてデータラインに伝送されたデータをバッファリングして外部に出力し、"ロー"レベルの制御信号IOEに応じてハイインピダンス状態の出力信号を発生する。即ち、データ出力バッファは３ステートバッファの構成を有する。
【００１４】
図10は、図8に示した制御回路の具体的な構成を示す回路図であって、該制御回路は、インバーターI1〜I14、CMOS伝送ゲートC1〜C3、NANDゲートNA1,NA2、及びDフリップフロップFF1からなっている。
【００１５】
以下、上述のように構成された制御回路の動作を説明する。
【００１６】
データリードのときに外部から"ロー"レベルの反転チップ選択信号/XCS、"ハイ"レベルの反転ライトイネーブル信号/XWE、クロック信号XCLK、及び"ロー"レベルの反転出力制御信号/XOEがそれぞれ印加されると、インバーターI10,I11は、クロック信号XCLKをバッファリングしてクロック信号CLKを出力する。インバーターI12は、バッファリングされたクロック信号CLKを反転して反転されたクロック信号/CLKを出力する。インバーターI1,I4は、それぞれ"ロー"レベルの反転チップ選択信号/XCS、"ハイ"レベルの反転ライトイネーブル信号/XWEを反転して、それぞれ"ハイ"レベルと"ロー"レベルの信号を発生する。
【００１７】
CMOS伝送ゲートC1,C2は、それぞれ"ロー"レベルのクロック信号CLKに応じてオンされて"ハイ"レベル、"ロー"レベルの信号をそれぞれ伝送する。インバーターI2,I3からなるラッチは、CMOS伝送ゲートC1の"ハイ"レベルの出力信号をラッチする。インバーターI5,I6からなるラッチは、CMOS伝送ゲートC2の"ロー"レベルの出力信号をラッチする。
【００１８】
NANDゲートNA1及びインバーターI7は、"ハイ"レベルのCMOS伝送ゲートC1の出力信号と"ハイ"レベルのインバーターI5の出力信号との論理積を演算して"ハイ"レベルの信号を発生する。CMOS伝送ゲートC3は、"ハイ"レベルのクロック信号CLKに応じて"ハイ"レベルの信号を伝送する。インバーターI8,I9からなるラッチは、CMOS伝送ゲートC3の"ハイ"レベルの出力信号をラッチする。
【００１９】
DフリップフロップFF1は、"ロー"レベルから"ロー"レベルへのクロック信号CLKの遷移に応じてCMOS伝送ゲートC3の"ハイ"レベルの信号PLZ1をラッチして"ハイ"レベルの信号PLZ1を出力する。即ち、DフリップフロップFF1は、信号PLZ1を１サイクルだけ遅延させて出力する。NANDゲートNA2とインバーターI14は"ハイ"レベルの出力制御信号OEを発生する。
【００２０】
データライトのときに、外部から"ロー"レベルの反転チップ選択信号(/XCS)、"ロー"レベルの反転ライトイネーブル信号(/XWE)、及びクロック信号(XCLK)がそれぞれ印加されると、インバーターI1,I4は、それぞれ"ロー"レベルの反転チップ選択信号(/XCS)、"ロー"レベルの反転ライトイネーブル信号(/XWE)を反転して"ハイ"レベルの信号をそれぞれ発生する。CMOS伝送ゲートC1,C2は、それぞれ"ロー"レベルのクロック信号CLKに応じてオンされて"ハイ"レベルの信号をそれぞれ伝送する。インバーターI2,I3からなるラッチは、CMOS伝送ゲートC1を通じて出力される"ハイ"レベルの出力信号をラッチする。インバーターI5,I6からなるラッチは、CMOS伝送ゲートC2を通じて出力される"ハイ"レベルの出力信号をラッチする。
【００２１】
NANDゲートNA1及びインバーターI7は、"ハイ"レベルのCMOS伝送ゲートC1の出力信号と"ロー"レベルのインバーターI5の出力信号との論理積を演算して"ロー"レベルの信号を発生する。CMOS伝送ゲートC3は、"ハイ"レベルの反転クロック信号(/CLK)に応じて"ロー"レベルの信号を信号PLZ1として発生する。インバーターI8,I9からなるラッチは、CMOS伝送ゲートC3の出力信号をラッチする。DフリップフロップFF1は、"ロー"レベルの信号PLZ1を１サイクルだけ遅延させて信号PLZ2として発生する。NANDゲートNA2とインバーターI14は、"ロー"レベルの信号を出力制御信号OEとして発生する。
【００２２】
非選択のときは、外部から"ハイ"レベルの反転チップ選択信号(/XCS)及びクロック信号(XCLK)が印加される。この場合、ライトのときと同様にDフリップフロップFF1に"ロー"レベルの信号がラッチされ、次のサイクルで"ロー"レベルの出力制御信号OEを発生する。
【００２３】
リードのときは、外部から入力される反転出力制御信号/XOEが"ロー"レベルとなり、ライトのときと非選択のときは、反転出力制御信号/XOEが"ロー"レベル又は"ハイ"レベルとなる。即ち、ライトのときと非選択のときは、反転出力制御信号/XOEの状態にかかわらずに"ロー"レベルの出力制御信号OEを発生する。
【００２４】
図１１は、図８に示した従来の半導体メモリ装置を図７に示したシステムに適用した場合の動作を説明する動作タイミング図であって、以下、その動作をサイクル単位に説明する。図１１のタイミング図において、B1を付した信号は図７のRAM12の内部で発生される信号であることを示し、B2を付した信号は図７のRAM14の内部で発生される信号であることを示す。
【００２５】
１番目のサイクルIで、図１１に示すように、クロック信号の上昇エッジで"ハイ"レベルの反転チップ選択信号/XCSがRAM12に印加され、"ロー"レベルの反転チップ選択信号/XCSがRAM14に印加され、"ロー"レベルの反転ライトイネーブル信号/XWEが印加されると、RAM12の制御回路36の制御信号OE(B1)とRAM14の制御回路36の制御信号OE(B2)は共に"ロー"レベルとなって内部出力制御信号IOE(B1),IOE(B2)が共にローレベルになる。即ち、この時、RAM12に非選択命令が印加され、RAM14にライト命令が印加される。
【００２６】
２番目のサイクルIIで、クロック信号XCLKの上昇エッジで"ロー"レベルの反転チップ選択信号/XCSがRAM12に印加され、"ハイ"レベルの反転チップ選択信号/XCSがRAM14に印加され、"ハイ"レベルの反転ライトイネーブル信号/XWEが印加されると、RAM12の制御回路36の信号PLZ1(B1)は"ハイ"レベルに上昇する。そして、RAM14にデータバスDBを通じてライトデータD1(B2)が入力される。
【００２７】
３番目のサイクルIIIで、クロック信号XCLKの上昇エッジで"ロー"レベルの反転チップ選択信号/XCSがRAM12に印加され、"ハイ"レベルの反転チップ選択信号/XCSがRAM14に印加され、"ロー"レベルの反転ライトイネーブル信号/XWEが印加されると、RAM12の制御回路36の信号PLZ1(B1)は"ロー"レベルに遷移し、信号PLZ2(B1)は信号PLZ1(B1)が１サイクルだけ遅延されて"ハイ"レベルに遷移する。従って、RAM12の制御回路36の出力制御信号OE(B1)が信号PLZ2(B1)に応じて"ハイ"レベルに遷移して内部出力制御信号IOE(B1)が"ハイ"レベルに遷移する。これにより、内部出力制御信号IOE(B1)に応じてRAM12に貯蔵されたデータQ2(B1)がデータバスDBに出力される。
【００２８】
４番目のサイクルIVで、クロック信号XCLKの上昇エッジで"ロー"レベルの反転チップ選択信号/XCSがRAM12に印加され、"ハイ"レベルの反転チップ選択信号/XCSがRAM14に印加され、"ハイ"レベルの反転ライトイネーブル信号/XWEがRAM12及びRAM14に印加されると、RAM12の制御回路36の信号PLZ1(B1)は"ハイ"レベルとなり、信号PLZ2(B2)は"ロー"レベルとなる。そして、RAM12にデータバスDBを通じてライトデータD3(B1)が入力される。
【００２９】
５番目のサイクルVで、クロック信号XCLKの上昇エッジで"ハイ"レベルの反転チップ選択信号/XCSがRAM12に印加され、"ロー"レベルの反転チップ選択信号/XCSがRAM14に印加され、"ハイ"レベルの反転ライトイネーブル信号/XWEが印加されると、RAM12の制御回路36の信号PLZ1(B1)は"ロー"レベルとなり、信号PLZ2は"ハイ"レベルとなり、出力制御信号OE1(B1)が"ハイ"レベルに遷移する。従って、内部出力制御信号IOE(B1)が"ハイ"レベルに遷移する。そして、RAM14の制御回路36の信号PLZ1(B1)は"ハイ"レベルに遷移する。従って、RAM12は内部出力制御信号IOE(B1)に応じてリードデータQ4(B1)をデータバスDBに出力する。
【００３０】
６番目のサイクルVIで、クロック信号XCLKの上昇エッジで"ロー"レベルの反転チップ選択信号/XCSがRAM12に印加され、"ハイ"レベルの反転チップ選択信号/XCSがRAM14に印加され、"ロー"レベルの反転ライトイネーブル信号/XWEが印加されると、RAM12の制御回路36の信号PLZ2(B2)は"ロー"レベルに遷移し、RAM14の制御回路36の信号PLZ1(B2)は"ロー"レベルに遷移し、信号PLZ2(B2)は"ハイ"レベルに遷移する。そして、出力制御信号OE(B2)が"ハイ"レベルに遷移し、従って、内部出力制御信号IOE(B2)が"ハイ"レベルに遷移する。そこで、RAM14は"ハイ"レベルの内部出力制御信号IOE(B2)に応じてデータバスDBにデータQ5(B2)を伝送する。
【００３１】
７番目のサイクルVIIは、４番目のサイクルIVと同一な制御信号が印加されて同様な動作を行う。即ち、RAM12はデータバスDBを通じて伝送されるライトデータD6(B1)をライトする。
【００３２】
８番目のサイクルVIIIは、５番目のサイクルVと同一な制御信号が印加されて同様な動作を行う。即ち、RAM12に貯蔵されたデータQ7(B1)がデータバスDBに出力される。
【００３３】
【発明が解決しようとする課題】
ところが、上述のような従来のシステムは、低速で動作する場合はライト、リード、及び非選択動作が遅く行われるため、データバスDB上でデータの衝突問題は発生しない。
【００３４】
しかし、システムが高速で動作する場合は、半導体メモリ装置12,14のデータバスDBを共有するデータ出力ピンに連結された半導体メモリ装置12の一つのデータ出力ドライバがディスエーブルされて、データバス18にデータを伝送した後にデータバス18に伝送されたデータが完全にプロセッサ10に伝送されない状態で半導体メモリ装置14の別の一つのデータ出力ドライバがイネーブルされてデータバス18にデータを伝送することによりデータ衝突問題が発生する。
【００３５】
図１０のタイミング図からわかるように、ライトデータD1(B2)とリードデータQ2(B1)間のマージンが充分に確保されないと、データバス上でデータ衝突が発生することもできる。
【００３６】
低速で動作するシステムの場合は、このような問題を解決するために内部出力制御信号OE(B1)の"ハイ"レベルへの遷移を遅延すればよい。しかし、高速で動作するシステムにこのような方法を使用すると、内部出力制御信号OE(B1)の"ハイ"レベルへの遷移が遅延されることにより、データ出力時間が遅延されて高速の動作を行うことができない。
【００３７】
即ち、システムが高速で動作すると、例えば、リードデータがデータバス上に出力されている期間とその前後にライトデータがデータバス上に出力されている期間との間（隙間）の時間や、１つのリードデータがデータバス上に出力されている期間とその前後に他のリードデータがデータバス上に出力されている期間との間（隙間）の時間が短くなる。従って、例えば、データバス上でリードデータとライトデータ、或いは、リードデータとリードデータとの間でデータが衝突するという問題が発生する。
【００３８】
つまり、同一（共通）のデータバスに連結された２個の半導体メモリ装置のデータ出力動作において、一つの半導体メモリ装置のデータ入／出力ピンからデータを伝送するためのデータ出力ドライバの動作がディスエーブルされてデータバスに伝送されたデータがプロセッサに完全に伝送される前に、別の一つの半導体メモリ装置のデータ出力ピンからデータを伝送するためのデータ出力ドライバの動作がイネーブルされて、共有のデータバスに２重にデータが出力されると、データバス上でデータ衝突の問題が発生する。
【００３９】
このような問題を解決するために、米国特許第5,086,427号において、"共有データバス上でダブルドライビングを防止するためのクロックロジック回路(clocked logic circuitry preventing double driving on shared data bus)"という名称で公開された技術は、共有データバスを駆動するドライバが変更される都度、ダミサイクル(dummy  cycle)を追加する方法である。即ち、以前のサイクルで動作していたドライバの動作をディスエーブルした後にダミーサイクルを追加して当該ドライバの動作を完全にディスエーブルし、その後、次のサイクルで動作すべきドライバの動作をイネーブルさせる方法である。しかし、この方法は、ダミーサイクルが追加されることにより、バスの使用効率が低下するため、高速で動作するシステムに適合しないという問題点があった。
【００４０】
そして、上述のような問題を解決するため、米国特許第5,646,553号において、"3ステートバスのためのドライバ(driver for tri-state bus)"という名称で公開された技術は、クロック信号の半サイクルの間はデータバスにデータを伝送し、残りの半サイクルの間はデータバスに伝送されたデータを維持する動作を行う方法である。しかし、この方法では、データバスに伝送されたデータを維持するために、ラッチの構成を有するキーパ(keeper)を全てのデータバスに具備すべきであり、システムの設計のときにこの点を考慮して設計しなければならないという問題点があった。
【００４１】
そこで、本発明では、例えば、このような従来技術の共有データバス上のデータ衝突問題が、半導体メモリ装置のデータ出力ドライバを制御する内部出力制御信号が一つで、該一つの制御信号がデータ入出力ピンに連結された全てのデータ出力ドライバを同時に制御するために、データライン上の負荷が大きくなって信号伝達速度が遅くなることにより発生していることを踏まえて、この問題点を解決する。
【００４２】
勿論、このような問題点を解決するために内部出力制御信号を発生するための経路のトランジスタの大きさを非対称(mismatch)の構成として、内部出力制御信号のイネーブルのタイミングを速くし、又はディスエーブルのタイミングを速くすることはできる。しかし、内部出力制御信号のイネーブルのタイミングを速くすると、データバスを共有する装置を具備するシステムのデータバス上でデータ衝突を引き起こすという問題点があり、逆に、内部出力制御信号のディスエーブルのタイミングを速くすると、データバスを共有する装置を具備したシステムのデータバス上でデータ衝突は防止されるが、データアクセスタイムが遅くなって高速動作を行うことができないという問題点があった。
【００４３】
一方、内部出力制御信号を発生するための経路のトランジスタの大きさを全て大きくして内部出力制御信号のイネーブルのタイミングとディスエーブルのタイミングを共に速くすることができる。しかし、この場合は、内部出力制御信号を発生するためのトランジスタの大きさが全て増加するため、スイッチング電流が増加し、また、負荷の増加に起因して信号伝送速度がトランジスタを非対称で構成したことと比べて相対的に遅くなるという問題点があった。
【００４４】
本発明の目的は、例えば、データ出力ドライバを制御するための内部出力制御信号の伝送速度を改善し得る半導体メモリ装置を提供することにある。
【００４５】
本発明の他の目的は、例えば、データバスを共有する半導体メモリ装置とプロセッサとの間における該データバス上でデータ衝突問題を防止し得る半導体メモリ装置を具備したシステムを提供することにある。
【００４６】
【課題を解決するための手段】
前記目的を達成するため半導体メモリ装置は、外部からのデータを入力し内部出力制御信号に応じてデータを外部に出力する所定数のグループのデータ入出力ドライバと、外部からのクロック信号、リード/ライト制御信号、及びチップ選択制御信号を入力して以前のサイクルでリード命令が印加され、現在のサイクルでライト命令又は非選択命令が印加されると次のサイクルの第１状態のクロック信号に応じて第１状態の第１制御信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され、現在のサイクルでリード命令が印加されると次のサイクルの第１状態のクロック信号に応じて第２状態の第２制御信号を発生する制御手段と、前記制御手段からの前記第２制御信号の第２状態への遷移に応じて第１状態に遷移し、前記第１制御信号の第１状態への遷移に応じて第２状態に遷移する内部出力制御信号を発生して前記所定数のグループのデータ入出力ドライバをグループ別に制御する所定数のレピータとを具備したことを特徴とする。
【００４７】
前記他の目的を達成するための半導体装置を具備したシステムは、データ入出力バスを共有する第１、第２半導体メモリ装置、及び前記データ入出力バスを共有し、クロック信号、リード/ライト制御信号、及びチップ選択制御信号を前記第１、第２半導体メモリ装置に印加して前記第１、第２半導体メモリ装置の動作を制御するためのプロセッサを具備したシステムであって、前記第１、第２半導体メモリ装置のそれぞれが外部からのデータを入力し内部出力制御信号に応じてデータを外部に出力する所定数のグループのデータ入出力ドライバと、外部からのクロック信号、リード/ライトイネーブル信号及びチップ選択制御信号を入力受けて以前のサイクルでリード命令が印加され、現在のサイクルでライト命令又は非選択命令が印加されると次のサイクルの第１状態のクロック信号に応じて第１状態の第１制御信号を発生し、以前のサイクルでライト命令又は非選択命令が印加され、現在のサイクルでリード命令が印加されると次のサイクルの第１状態のクロック信号に応じて第２状態の第２制御信号を発生する制御手段と、前記制御手段からの前記第２制御信号の第２状態への遷移に応じて第１状態に遷移し、前記第１制御信号の第１状態への遷移に応じて第２状態に遷移する内部出力制御信号を発生して前記所定数のグループのデータ入出力ドライバをグループ別に制御する所定数のレピータとを備えることを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００４９】
図１は、本発明に係る半導体メモリ装置の内部回路のブロック図である。この半導体メモリ装置は、ｎ個のメモリセルアレイ40-1,40-2,...,40-n、ｎ個のグループのｍ個のデータ入出力ドライバ(42-11,...,42-ln),(42-21,...,42-2n),...,(42-n1,...,42-nm)、ｎ個のレピータ44-1,44-2,...,44-n、１つのXOEバッファ46及び制御回路48を備える。図１において点線で表示したブロックは、半導体メモリ装置の内部を示すものである。以下、このように構成された各ブロックの機能を説明する。
【００５０】
データ入出力ドライバ(42-11,...,42-lm),(42-21,...,42-2m),(42-n1,...,42-nm)のそれぞれは、メモリセルアレイブロック(40-1,40-2,..,40-n)のそれぞれのｍ個のデータ入出力ラインに連結されてデータを入出力する。制御回路48は、外部からの制御信号XCLK,/XCS,/XWE,/XOEを入力してｎ個のグループのｍ個のデータ入出力ドライバを制御するための信号KHZ,KLZBを発生する。
【００５１】
XOEバッファ46は、外部からの反転出力制御信号/XOEをバッファリングして制御信号XOEを発生する。レピータ44-1,44-2,...,44-nのそれぞれは、制御回路48の出力信号KHZ,KLZB及び制御信号XOEを入力して、制御信号IOE1,IOE2,..,IOEnを発生する。
【００５２】
図２は、図１に示した制御回路48の１つの実施例の回路図である。この制御回路は、インバーターI15〜I39、CMOS伝送ゲートC3〜C7、NANDゲートNA3〜NA5、NORゲートNOR1,NOR2、DフリップフロップFF2、及び自己リセット回路50,52からなっている。以下、このように構成された制御回路の動作を説明する。
【００５３】
図２に示した制御回路は、以前のサイクルでリード命令が印加され、現在のサイクルでライト命令又は非選択命令が印加されると信号HZを発生し、以前のサイクルでライト命令又は非選択命令が印加され、現在のサイクルでリード命令が印加されると信号LZを発生する。
【００５４】
現在のサイクルで、外部から"ロー"レベルの反転チップ選択信号/XCS、"ハイ"レベルの反転ライトイネーブル信号/XWE、及びクロック信号XCLKがそれぞれ印加されると、インバーターI15,I16はクロック信号XCLKをバッファリングしてクロック信号CLKを出力する。インバーターI17,I29は、それぞれ反転チップ選択信号/XCSと反転ライトイネーブル信号/WEをそれぞれ反転して、"ハイ"レベル、"ロー"レベルの信号をそれぞれ出力する。CMOS伝送ゲートC3,C5は、それぞれ"ロー"レベルのクロック信号CLKに応じて、それぞれ"ハイ"レベル、"ロー"レベルの信号を伝送する。
【００５５】
インバーターI19,I20からなるラッチは、"ハイ"レベルの信号をラッチする。インバーターI31,I32からなるラッチは、"ロー"レベルの信号をラッチする。インバーターI33は、CMOS伝送ゲートC5の出力信号を反転して"ハイ"レベルの信号を発生する。
【００５６】
NANDゲートNA3とインバーターI21は、"ハイ"レベルの信号を発生する。CMOS伝送ゲートC4は、"ハイ"レベルのクロック信号CLKに応じて"ハイ"レベルのインバーターI21の出力信号を伝送する。インバーターI27は、"ハイ"レベルのCMOS伝送ゲートC4の出力信号を反転して"ロー"レベルの信号を発生する。NANDゲートNA5とインバーターI28は、"ロー"レベルの信号HZを発生する。
【００５７】
DフリップフロップFF2は、クロック信号CLKの上昇エッジに応じて以前のサイクルでラッチされている"ハイ"レベル又は"ロー"レベルの信号を出力する。インバーターI25は、"ハイ"レベル又は"ロー"レベルの信号を反転して"ロー"レベル又は"ハイ"レベルの信号を発生する。NANDゲートNA4とインバーターI26は、"ロー"レベル又は"ハイ"レベルの信号LZを発生する。即ち、CMOS伝送ゲートC4の出力が"ハイ"レベルである場合、NANDゲートNA4とインバーターI26は、DフリップフロップFF2にラッチされた信号が"ハイ"レベルであれば"ロー"レベルの信号LZを発生し、"ロー"レベルであれば"ハイ"レベルの信号LZを発生する。
【００５８】
即ち、以前のサイクルでライト命令又は非選択命令が印加されてDフリップフロップFF2に"ロー"レベルの信号がラッチされ、現在のサイクルでリード命令が印加される場合、"ハイ"レベルの信号LZが発生される。一方、以前のサイクルでリード命令が印加されてDフリップフロップFF2に"ハイ"レベルの信号がラッチされ、現在のサイクルでリード命令が印加される場合、"ロー"レベルの信号LZが発生される。このように発生された"ロー"レベルの信号LZは、次のサイクルでクロック信号CLKの上昇エッジに応じて"ロー"レベルに遷移する。
【００５９】
そして、現在のサイクルで"ロー"レベルの反転ライトイネーブル信号/XWE、クロック信号XCLKがそれぞれ印加されると、インバーターI17,I29は、"ロー"レベルの反転チップ選択信号/XCS、反転ライトイネーブル信号/XWEを反転して"ハイ"レベルの信号をそれぞれ発生する。CMOS伝送ゲートC3,C5は、"ロー"レベルのクロック信号CLKに応じて"ハイ"レベルの信号をそれぞれ伝送する。
【００６０】
インバーターI19,I20からなるラッチは、CMOS伝送ゲートC3を通じて出力される"ハイ"レベルの信号をラッチする。インバーターI31,I32からなるラッチは、CMOS伝送ゲートC5を通じて出力される"ハイ"レベルの信号をラッチする。インバーターI33は、CMOS伝送ゲートC5を通じて出力される"ハイ"レベルの信号を反転して"ロー"レベルの信号を発生する。
【００６１】
NANDゲートNA3及びインバーターI21は、CMOS伝送ゲートC3を通じて出力される"ハイ"レベルの信号と"ロー"レベルのインバーターI33の出力信号を入力して"ロー"レベルの信号を発生する。CMOS伝送ゲートC4は、"ロー"レベルの反転クロック信号CLKBに応じてインバーターI21を通じて出力される"ロー"レベルの信号を伝送する。インバーターI23,I24からなるラッチは、"ロー"レベルの信号をラッチする。
【００６２】
DフリップフロップFF2は、クロック信号CLKの上昇エッジに応じて"ロー"レベル又は"ハイ"レベルの信号を発生する。インバーターI25は、"ロー"レベル又は"ハイ"レベルの信号を反転して"ハイ"レベル又は"ロー"レベルの信号を発生する。インバーターI27は"ロー"レベルの信号を反転して"ハイ"レベルの信号を発生する。従って、NANDゲートNA4とインバーターI26は、以前のサイクルにDフリップフロップFF2にラッチされていたデータが"ロー"レベルであると"ロー"レベルの信号LZを発生し、NANDゲートNA5とインバーターI28は、以前のサイクルにDフリップフロップFF2にラッチされたデータが"ハイ"レベルであると、"ハイ"レベルの信号HZを発生する。
【００６３】
即ち、以前のサイクルでリード命令が印加されてDフリップフロップFF2に"ハイ"レベルの信号がラッチされ、現在のサイクルでライト命令が印加されると"ハイ"レベルの信号HZが発生される。このように発生された"ハイ"レベルの信号HZは、次のサイクルでクロック信号CLKの上昇エッジに応じて"ロー"レベルに遷移する。
【００６４】
そして、現在のサイクルで、外部から"ハイ"レベルの反転チップ選択信号/XCS、"ハイ"レベル又は"ロー"レベルの反転ライトイネーブル信号/XWE及びクロック信号/XCLKがそれぞれ印加されると、インバーターI17は、"ハイ"レベルの反転チップ選択信号/XCSを反転して"ロー"レベルの信号を発生する。
【００６５】
CMOS伝送ゲートC3は、"ロー"レベルのクロック信号CLKに応じて"ロー"レベルの信号を伝送する。インバーターI19,I20からなるラッチは、"ロー"レベルのCMOS伝送ゲートC3の出力信号をラッチする。
【００６６】
NANDゲートNA3及びインバーターI21は、インバーターI33の出力信号にかかわらずに"ロー"レベルのCMOS伝送ゲートC3の出力信号に応じて"ロー"レベルの信号を発生する。CMOS伝送ゲートC4は、"ハイ"レベルのクロック信号CLKに応じて"ロー"レベルの信号を伝送する。インバーターI27は、"ロー"レベルの信号を反転して"ハイ"レベルの信号を発生する。
【００６７】
DフリップフロップFF2は、クロック信号CLKに応じて、以前のサイクルでラッチされていた"ハイ"レベル又は"ロー"レベルの信号を発生する。NANDゲートNA4とインバーターI26は、"ロー"レベルの信号LZを発生し、NANDゲートNA5とインバーターI28は、ＤフリップフロップFF2の出力信号が"ハイ"レベルであれば"ハイ"レベルの信号を発生し、DフリップフロップFF2の出力信号が"ロー"レベルであれば"ロー"レベルの信号を発生する。
【００６８】
即ち、以前のサイクルでリード命令が印加されてDフリップフロップFF2に"ハイ"レベルの信号がラッチされ、現在のサイクルで非選択命令が印加されると"ハイ"レベルの信号HZが発生される。このように発生された"ハイ"レベルの信号HZは次のサイクルでクロック信号CLKの上昇エッジに応じて"ロー"レベルに遷移する。
【００６９】
以下、信号HZ,LZを受けて信号KHZ,KLZBを発生する動作を説明する。
【００７０】
CMOS伝送ゲートC6は、クロック信号CLKの上昇エッジに応じて"ハイ"レベル又は"ロー"レベルの信号HZを伝送する。インバーターI35,I36からなったラッチは、CMOS伝送ゲートC6から出力される"ハイ"レベル又は"ロー"レベルの信号を反転しラッチして"ロー"レベル又は"ハイ"レベルの信号を発生する。
【００７１】
NORゲートNOR1は、"ハイ"レベルのクロック信号CLKに応じてインバーターI35,I36からなるラッチによってラッチされた"ハイ"レベル又は"ロー"レベルの信号を反転して"ロー"レベル又は"ハイ"レベルの信号を発生する。
【００７２】
即ち、以前のサイクルでラッチされた信号HZを現在のサイクルで"ハイ"レベルのクロック信号CLKに応じて信号KHZを発生する。そして、以前のサイクルでラッチされた信号LZを現在のサイクルで"ハイ"レベルのクロック信号LKに応じて反転して信号KLZBを発生する。
【００７３】
図３(A)は、図２に示した自己リセット回路50の実施例の回路図であって、インバーターI40〜I47、PMOSトランジスタP1〜P4、及びNMOSトランジスタN1〜N6で構成されている。図３(A)の構成において、PMOSトランジスタP2,P3はサイズの大きいトランジスタで、PMOSトランジスタP1はサイズの小さいトランジスタである。そして、NMOSトランジスタN1,N2,N4はサイズの大きいトランジスタで、NMOSトランジスタN3はサイズの小さいトランジスタである。
【００７４】
以下、図３(A)に示した回路の動作を説明する。
【００７５】
出力信号KHZが"ロー"レベルに固定された状態で、インバーターI42,I43からなるラッチは"ハイ"レベルの信号を発生する。この時、NMOSトランジスタN2がオンになり、インバーターI44は"ロー"レベルの信号を発生する。即ち、NORゲートNOR1の出力信号IN1を入力するための待機状態となる。
【００７６】
この待機状態で、"ロー"レベルのNORゲートNOR1の出力信号IN1が入力されると、PMOSトランジスタP1がオンされて"ハイ"レベルの信号をPMOSトランジスタP1のドレインに出力する。すると、NMOSトランジスタN3がオンされて"ロー"レベルの信号KHZを発生する。
【００７７】
一方、この待機状態で、"ハイ"レベルのNORゲートNOR1の出力信号IN1が入力されると、NMOSトランジスタN1がオンされて"ロー"レベルの信号をNMOSトランジスタN1のドレインに出力する。すると、PMOSトランジスタP3がオンされて"ハイ"レベルの信号KHZを発生する。このように発生された"ハイ"レベルの信号KHZは、インバーターI45,I46,I47を通じて遅延されると共に反転されて"ロー"レベルの信号を発生する。すると、PMOSトランジスタP4がオンされて"ハイ"レベルの信号をPMOSトランジスタP4のドレインに出力する。インバーターI42,I43からなるラッチは、"ハイ"レベルの信号を反転しラッチして"ロー"レベルの信号を発生する。すると、PMOSトランジスタP2がオンされ、インバーターI44は"ハイ"レベルの信号を発生する。これにより、NMOSトランジスタN4がオンされる。従って、出力信号KHZは"ロー"レベルに遷移する。
【００７８】
即ち、初期に出力信号KHZが"ロー"レベルに固定された状態でNORゲートNOR1の出力信号IN1が"ロー"レベルであると、"ロー"レベルの信号をそのまま維持し、NORゲートNOR1の出力信号IN1が"ハイ"レベルに遷移すると、"ハイ"レベルに遷移し、所定時間の後に"ロー"レベルにリセットされる。
【００７９】
図３(A)の構成において、NMOSトランジスタN1,N2及びPMOSトランジスタP3のサイズが大きいため、NORゲートNOR1の出力信号が"ハイ"レベルに遷移する場合、出力信号KHZの"ハイ"レベルへの遷移が速くなる。そして、PMOSトランジスタP2及びNMOSトランジスタN4のサイズが大きいため、出力信号KHZの"ロー"レベルへの遷移が速くなる。
【００８０】
図３(B)は、図２に示した自己リセット回路52の実施例の回路図であって、インバーターI48〜I56、PMOSトランジスタP5〜P10、及びNMOSトランジスタN7〜N13で構成されている。図３(B)の構成において、PMOSトランジスタP5,P8はサイズの小さいトランジスタで、PMOSトランジスタP6,P7,P9はサイズの大きいトランジスタである。そして、NMOSトランジスタN9はサイズの小さいトランジスタで、NMOSトランジスタN7,N8,N10,N11はサイズの大きいトランジスタである。
【００８１】
以下、図３(B)に示した回路の動作を説明する。
【００８２】
出力信号KLZBが"ハイ"レベルに固定された状態で、インバーターI53,I54,I55,I56は"ハイ"レベルの信号を遅延させて"ハイ"レベルの信号を発生する。インバーターI49,I50からなるラッチは、"ハイ"レベルの信号を発生する。すると、NMOSトランジスタN8がオンされ、インバーターI51は"ロー"レベルの信号を発生し、インバーターI52は"ハイ"レベルの信号を発生してNMOSトランジスタN10及びPMOSトランジスタP9をオフする。即ち、NORゲートNOR2の出力信号IN2を入力するための待機状態になる。
【００８３】
この待機状態で、"ロー"レベルのNORゲートNOR2の出力信号IN2が入力されると、PMOSトランジスタN7がオンされてPMOSトランジスタN7のドレインに"ハイ"レベルの信号を発生する。すると、NMOSトランジスタN9がオンされて"ロー"レベルの信号をNMOSトランジスタN9のドレインに出力する。そして、PMOSトランジスタP8がオンされて"ハイ"レベルの信号をPMOSトランジスタP8のドレインに発生して出力信号KLZBを"ハイ"レベルにする。
【００８４】
一方、この待機状態で、"ハイ"レベルのNORゲートNOR2の出力信号IN2が入力されると、NMOSトランジスタN7がオンされてNMOSトランジスタN7のドレインに"ロー"レベルの信号を発生させる。すると、PMOSトランジスタP7がオンされて"ハイ"レベルの信号をPMOSトランジスタP7のドレインに発生し、NMOSトランジスタN11がオンされて"ロー"レベルの信号をNMOSトランジスタN11のドレインに発生して出力信号KLZBを"ロー"レベルにする。このように発生された"ロー"レベルの信号がインバーター(I53,I54I55,I56)を通じて遅延されて"ロー"レベルの信号を発生する。すると、PMOSトランジスタP10がオンされてPMOSトランジスタP10のドレインに"ハイ"レベルの信号を発生する。インバーターI49,I50からなるラッチは、"ハイ"レベルの信号を反転してラッチして"ロー"レベルの信号を発生する。そして、インバーターI51の出力信号は"ハイ"レベルになり、インバーターI52の出力信号は"ロー"レベルに遷移する。従って、PMOSトランジスタP6、NMOSトランジスタN10、及びPMOSトランジスタP9がオンされて出力信号KLZBが"ハイ"レベルにリセットされる。
【００８５】
即ち、図３(B)に示した回路は、初期に"ハイ"レベルにリセットされた状態でNORゲートNOR2の出力信号IN2が"ハイ"レベルに遷移すると、"ロー"レベルの出力信号KLZBを発生し、出力信号KLZBが"ロー"レベルに遷移した後、所定時間の後に"ハイ"レベルに遷移する。そして、出力信号IN2が"ロー"レベルに遷移すると"ハイ"レベルの状態をそのまま維持する。
【００８６】
図３(B)の構成において、NMOSトランジスタN7,N8、PMOSトランジスタP7及びNMOSトランジスタN11のサイズが大きいので、出力信号KLZBの"ロー"レベルへの遷移が速くなり、PMOSトランジスタP6,P9及びNMOSトランジスタN10のサイズが大きいので、出力信号KLZBの"ハイ"レベルへの遷移が速くなる。
【００８７】
図４は、図２に示したレピータの実施例の回路図であって、可変遅延回路54、PMOSトランジスタP11、NMOSトランジスタN14、インバーターI57,I58,I59、及びNANDゲートNA6で構成されている。
【００８８】
以下、図４に示した回路の動作を説明する。
【００８９】
可変遅延回路54は、信号KLZBを遅延させて出力する。PMOSトランジスタP11は、"ロー"レベルの可変遅延回路54の出力信号DKLZBに応じて該PMOSトランジスタP1のドレインに"ハイ"レベルの信号を発生する。NMOSトランジスタN14は、"ハイ"レベルの信号KHZに応じて"ロー"レベルの信号を発生する。インバーターI57，I58からなるラッチは、PMOSトランジスタP11とNMOSトランジスタN14の共通ドレインを通じて出力される信号をラッチする。
【００９０】
NANDゲートNA6とインバーターI59は、リード時には"ハイ"レベルの出力制御信号XOEに応じてPMOSトランジスタP11とNMOSトランジスタN14の共通ドレインから出力される信号を内部出力制御信号IOEとして発生し、ライト時と非選択時は、"ハイ"レベル又は"ロー"レベルの出力制御信号XOEに応じて内部出力制御信号IOEを発生する。即ち、出力制御信号XOEは、リードの時は"ハイ"レベルとなり、ライトの時と非選択時は"ハイ"レベル又は"ロー"レベルとなって、NANDゲートNA6に印加される。
【００９１】
即ち、図４に示した回路は、"ロー"レベルに遷移する信号KLZBに応じて"ハイ"レベルに遷移し、"ハイ"レベルに遷移する信号KHZに応じて"ロー"レベルに遷移する出力制御信号IOEを発生する。出力制御信号IOEの"ハイ"レベルへの遷移は、可変遅延回路により所定時間だけ遅延されて遷移する。
【００９２】
図５は、図４に示した可変遅延回路の実施例の回路図である。この可変遅延回路は、インバーターI60〜I67及びヒューズF1〜F4で構成されている。
【００９３】
インバーターI60〜I67は、直列に連結されており、信号KLZBを受けて、これを遅延させて信号DKLZBを発生する。ヒューズF1〜F4は、信号KLZBの遅延時間を調節するために、直列連結された２個のインバーター(I60,I61)、(I62,I63)、(I64,I65)、(I66,I67)のそれぞれに並列に連結されている。
【００９４】
信号KLZB遅延させる時間を長くする場合は、ヒューズを一つずつ切断すればよい。切断されるヒューズの個数を増加させると、信号KLZBを遅延させる時間が長くなる。
【００９５】
信号KLZBを遅延させる時間を長くすると、内部出力制御信号OEの"ハイ"レベルへの遷移のタイミングが遅延される。言い換えると、可変遅延回路の遅延時間を調節することにより、信号OEのイネーブルタイミングを制御することができる。
【００９６】
図６は、図１に示した半導体メモリ装置をRAM12及びRAM14として図７のシステムに適用した場合の動作を説明するためのタイミング図である。以下、動作をサイクル単位に説明する。図６のタイミング図において、B1を付した信号は図７のRAM12の内部で発生される信号であることを示し、B2を付した信号は図７のRAM14の内部で発生される信号であることを示す。
【００９７】
図６のタイミング図において、各サイクルを単位として外部から印加される制御信号は図１１のタイミングと同様であるため、外部から印加される制御信号に対する説明は省略する。
【００９８】
１番目のサイクルIで、RAM12及びRAM14の制御回路48（図１及び図２参照）の信号LZ(B1),LZ(B2),HZ(B1),HZ(B2)は、全てが"ロー"レベルである。
【００９９】
２番目のサイクルIIで、RAM12の制御回路48の信号LZ(B1)は、クロック信号CLKに応じて"ハイ"レベルに遷移する。そして、RAM14はデータバスDBを通じて伝送されるライトデータD1(B2)をライトする。
【０１００】
３番目のサイクルIIIで、RAM12の制御回路36の信号LZ(B1)は"ロー"レベルになり、信号HZ(B1)は"ハイ"レベルに遷移する。そして、信号KLZB(B1)はクロック信号の遷移に応じて"ハイ"レベルから"ロー"レベルになり、出力制御信号IOE(B1)は信号KLZB(B1)の"ロー"レベルへの遷移に応じて"ハイ"レベルに遷移する。従って、RAM12はデータQ2(B1)をデータバスDBに出力する。
【０１０１】
４番目のサイクルIVで、RAM12の制御回路36の信号HZ(B1)は"ロー"レベルになり、信号LZ(B1)は"ハイ"レベルに遷移する。そして、信号KHZはクロック信号の遷移に応じて"ハイ"レベルから"ハイ"レベルに遷移する。出力制御信号IOE(B1)は"ロー"レベルに遷移する。従って、RAM12はデータバスDBを通じて入力されるライトデータD3(B1)を入力する。
【０１０２】
５番目のサイクルVで、RAM12の制御回路36の信号HZ(B1)は"ハイ"レベルになり、信号LZ(B1)は"ロー"レベルに遷移する。そして、信号KLZB(B1)はクロック信号の遷移に応じて"ハイ"レベルから"ロー"レベルに遷移する。出力制御信号IOE(B1)は信号KLZB(B1)の下降遷移に応じて"ハイ"レベルに遷移する。RAM14の制御回路36の信号LZ(B2)は"ハイ"レベルに遷移する。従って、RAM12はデータQ4(B1)をデータバスDBに出力する。
【０１０３】
６番目のサイクルVIで、RAM12の制御回路36の信号HZ(B1)は"ロー"レベルになり、信号KHZ(B1)はクロック信号の遷移に応じて"ハイ"レベルから"ハイ"レベルになる。そして、出力制御信号IOE(B1)は"ロー"レベルに遷移する。RAM14の制御回路36の信号HZ(B2)は"ハイ"レベルになり、信号LZ(B2)は"ロー"レベルに遷移する。信号KLZB(B2)はクロック信号の"ハイ"レベルから"ロー"レベルに遷移する。出力制御信号IOE(B2)は信号KLZB(B2)の下降遷移に応じて"ハイ"レベルに遷移する。従って、RAM14はデータQ5(B2)をデータバスDBに出力する。
【０１０４】
７番目のサイクルVIIで、RAM12の制御回路36の信号LZ(B1)は"ハイ"レベルになり、RAM14の制御回路36の信号HZ(B2)は"ロー"レベルになり、信号KHZ(B2)はクロック信号の遷移に応じて"ハイ"レベルから"ハイ"レベルに遷移する。そして、出力制御信号IOE(B2)は"ロー"レベルに遷移する。従って、RAM12はデータバスDBを通じて入力されるデータD6(B1)を入力する。
【０１０５】
８番目のサイクルVIIIで、RAM12の制御回路36の信号LZ(B1)が"ロー"レベルに遷移し、信号KLZB(B1)がクロック信号の"ハイ"レベルから"ロー"レベルに遷移する。出力制御信号IOE(B1)は信号KLZB(B1)の"ロー"レベルへの遷移に応じて"ハイ"レベルに遷移する。従って、RAM12はデータQ7(B1)をデータバスDBに出力する。
【０１０６】
本発明に係る半導体メモリ装置は、内部出力制御信号の"ハイ"レベルへの遷移を制御するための信号KLZBと内部出力制御信号の"ロー"レベルへの遷移を制御するための信号KHZとを分離して発生し、それらの信号を用いて内部出力制御信号を発生することによって、データラインの負荷による内部出力制御信号の伝送遅延を防止することができる。
【０１０７】
そして、データバスを共有する前記半導体メモリ装置を具備したシステムは、半導体メモリ装置の内部のレピータの可変遅延回路を用いて内部出力制御信号のイネーブルタイミングを調節することによりデータバス上でデータ衝突問題を防止することができる。
【０１０８】
上述の説明では、一つのプロセッサと２個の半導体メモリ装置を具備したシステムにおいてデータバスを共有する場合についての構成及び動作に関してのみ説明したが、一つのプロセッサと複数個の半導体メモリ装置を具備するシステムにも応用することができる。
【０１０９】
例えば、一つのプロセッサと４個の半導体メモリ装置を具備したシステムでは、プロセッサが４個の半導体メモリ装置を制御するために２個の反転チップ選択信号を組み合わせて４個の半導体メモリ装置のうち一つの半導体メモリ装置のみがイネーブルされるように制御すればよい。即ち、このように構成される場合においても、本発明に係る半導体メモリ装置をシステムに適用すると、データバス上でのデータ衝突問題を防止することができる。
【０１１０】
従って、本発明は上述した実施の形態のみに限定されず、本発明の思想と範疇を逸脱しない範囲内で多様な変更が可能である。
【０１１１】
【発明の効果】
以上、説明したように本発明に係る半導体メモリ装置は、例えば、内部出力制御信号の"ハイレベルへの上昇を制御する第１制御信号と"ロー"レベルへの下降を制御するための第２制御信号とを発生することにより、データラインの負荷による内部出力制御信号の遅延を減少させることができる。
【０１１２】
又、本発明に係る半導体メモリ装置を具備したシステムは、内部出力制御信号のイネーブルタイミングを制御することにより、データバスを共有する半導体メモリとプロセッサとの間のデータバス上でのデータ衝突を防止することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ装置の内部回路のブロック図である。
【図２】図１に示した制御回路の実施例の回路図である。
【図３】図２に示した各自己リセット回路の実施例の回路図である。
【図４】図１に示したレピータの実施例の回路図である。
【図５】図４に示した可変遅延回路の実施例の回路図である。
【図６】図１に示した半導体メモリ装置を図７のシステムに適用した場合の動作を説明するための動作タイミング図である。
【図７】一般のデータバスを共有する半導体メモリ装置を具備したシステムのブロック図である。
【図８】従来の半導体メモリ装置の内部回路のブロック図である。
【図９】図８に示したデータ入出力ドライバを示したものである。
【図１０】図８に示した制御回路の実施例の回路図である。
【図１１】図８に示した半導体メモリ装置を図７のシステムに適用した場合の動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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