(57)【特許請求の範囲】
【請求項１】
研磨ストッパ層で覆われた下地構造上に形成され、厚さが場所により変化している犠牲膜を、選択的に化学機械研磨法により除去する工程を含む半導体装置の製造方法において、
前記化学機械研磨の際の、前記研磨ストッパ層に対する前記犠牲膜の研磨選択比を、前記研磨ストッパ層を研磨・除去するに要する時間が、前記犠牲膜の膜厚が最小な第１の領域において前記研磨ストッパ層が露出した後、前記犠牲膜の膜厚が最大である第２の領域において前記犠牲膜が完全に研磨・除去されるまでに要する時間に対して、等しいか大きくなるように設定することを特徴とする半導体装置の製造方法。
【請求項２】
導体膜で覆われた絶縁膜よりなる下地構造上に形成され、厚さが場所により変化している犠牲膜を、前記導体膜と共に、前記絶縁膜を残して選択的に、化学機械研磨法により除去する工程を含む半導体装置の製造方法において、
前記犠牲膜としてレジスト膜を使い、前記レジスト膜および前記導体膜を、同一のスラリにより逐次研磨・除去する化学機械研磨工程を含み、
前記化学機械研磨工程は、前記絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行されることを特徴とする半導体装置の製造方法。
【請求項３】
前記下地構造は、前記犠牲膜の厚さが最小の第１の領域と別の第２の領域とを含み、前記下地構造中、前記第１の領域には複数の開口部が、また前記第２の領域には段差部が形成され、前記段差部の最大傾斜角が２４°以下であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
絶縁膜上に、複数の開口部を形成された第１の領域と、凹凸を有する第２の領域とを、連続的に、前記絶縁膜の表面形状に沿って覆うように形成された導体膜を、前記絶縁膜に対して選択的に、化学機械研磨法により除去する化学機械研磨工程を含む半導体装置の製造方法において、
前記化学機械研磨工程は、前記絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の領域の凹凸は、最大傾斜角が２４°以下であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
複数のメモリセルトランジスタを基板上のメモリセル領域に含む半導体装置の製造方法において、
前記基板上に、前記複数のメモリセルトランジスタを覆うように層間絶縁膜を形成し、前記層間絶縁膜中に、前記複数のメモリセルトランジスタに対応して複数のコンタクトホールを形成する工程と、
前記層間絶縁膜上に、前記メモリセル領域において前記複数のコンタクトホールを含むように、また前記層間絶縁膜の前記メモリセル領域以外の領域をも含むように、導体膜を一様な厚さで堆積する工程と、
前記導体膜上に犠牲膜を、前記メモリセル領域において前記複数のコンタクトホールを埋めるように、また前記メモリセル領域以外の領域をも覆うように堆積する工程と、
前記犠牲膜を、前記導体膜を残して選択的に、化学機械研磨法により研磨・除去する化学機械研磨工程とを含み、
前記化学機械研磨工程の際の、前記導体膜に対する前記犠牲膜の研磨選択比を、前記導体膜を研磨・除去するに要する時間が、前記メモリセル領域において前記導体膜が露出した後、前記メモリセル領域以外の前記犠牲膜の厚さが最大になる領域において、前記犠牲膜が完全に研磨・除去されるまでに要する時間に対して、等しいか大きくなるように設定することを特徴とする半導体装置の製造方法。
【請求項７】
前記化学機械研磨工程において、前記犠牲膜は第１の研磨剤により研磨・除去され、さらに前記導体膜を、前記犠牲膜の除去の後、第２の別の研磨剤により研磨・除去する第２の化学機械研磨工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
複数のメモリセルトランジスタを基板上のメモリセル領域に含む半導体装置の製造方法において、
前記基板上に、前記複数のメモリセルトランジスタを覆うように層間絶縁膜を形成し、前記層間絶縁膜中に、前記複数のメモリセルトランジスタに対応して複数のコンタクトホールを形成する工程と、
前記層間絶縁膜上に、前記メモリセル領域において前記複数のコンタクトホールを含むように、また前記層間絶縁膜の前記メモリセル領域以外の領域をも含むように、導体膜を一様な厚さで堆積する工程と、
前記導体膜上に犠牲膜を、前記メモリセル領域において前記複数のコンタクトホールを埋めるように、また前記メモリセル領域以外の領域をも覆うように堆積する工程と、
前記犠牲膜を、前記導体膜と共に、前記層間絶縁膜に対して選択的に、化学機械研磨法により研磨・除去する化学機械研磨工程とを含み、
前記犠牲膜を堆積する工程は、前記犠牲膜としてレジスト膜を堆積し、
前記化学機械研磨工程は、前記レジスト膜および前記導体膜を、同一のスラリを用いて、前記層間絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行されることを特徴とする半導体装置の製造方法。
【請求項９】
前記層間絶縁膜は、前記犠牲膜の厚さが最小の第１の領域と、前記第１の領域とは別の第２の領域とを含み、前記層間絶縁膜中、前記第１の領域には複数の開口部が、また前記第２の領域には凹凸が形成され、前記凹凸の最大傾斜角が２４°以下であることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置の製造に関し、特に微細なコンタクトホールあるいはキャパシタを有する半導体装置の製造に関する。
半導体装置の微細化に伴い、径が１ミクロン以下の非常に微細なコンタクトホールを再現性良く形成できる技術が求められている。かかる技術は、論理集積回路でも重要であるが、特にＤＲＡＭを始めとする半導体記憶装置において、特別に重要な意味を持つ。
【０００２】
【従来の技術】
図７は、自己整合コンタクトホールを有する従来のＤＲＡＭの構造を示す。
図７を参照するに、ＤＲＡＭは、ｐ型Ｓｉ基板１上のフィールド酸化膜１Ａにより画成された活性領域１Ｂに形成されたｎ+ 型拡散領域１Ｄ1 ，１Ｄ2 ，１Ｄ3 を含み、前記基板１上には、拡散領域１Ｄ1 と１Ｄ2 との間、および１Ｄ2 と１Ｄ3 との間に、ゲート酸化膜を介してワード線の一部を構成するゲート電極２1 ，２2 がそれぞれ形成され、さらに前記基板１上には、前記ゲート電極２1 ，２2 の各々の頂部および側壁を覆うように、自己整合酸化膜３1 ，３2 が、ゲート電極の形状に対応して、それぞれ自己整合的に、すなわちマスクプロセスを使うことなく形成される。かかる自己整合酸化膜の形成の結果、前記酸化膜３1 ，３2 に隣接して、それぞれ拡散領域１Ｄ1 ，１Ｄ2 ，１Ｄ3 を露出する自己整合開口部が、おなじく自己整合的に、すなわちマスク工程を使うことなく形成される。
【０００３】
さらに、前記自己整合酸化膜３1 ，３2 で覆われたゲート電極を埋めるように、基板１上には層間絶縁膜４が堆積され、前記層間絶縁膜４には、前記自己整合開口部に連通する、すなわち前記拡散領域１Ｄ1 ，１Ｄ2 ，１Ｄ3 を露出するコンタクトホール４1 ，４2 ，４3 が、それぞれ形成される。
【０００４】
図７のＤＲＡＭでは、さらに前記コンタクトホール４1 ，４2 ，４3 の内壁面上に、前記拡散領域１Ｄ1 ，１Ｄ2 ，１Ｄ3 の表面をも覆うように、それぞれ導電性アモルファスシリコン膜あるいはポリシリコン膜５1 ，５2 ，５3 が形成され、さらに前記導電膜５1 ，５2 ，５3 上には、誘電体膜６1 ，６2 ，６3 がそれぞれ堆積される。また、前記誘電体膜６1 ，６2 ，６3 には、それぞれの内側の空洞を埋めるようにポリシリコンプラグ７1 ，７2 ，７3 が形成される。
【０００５】
このうち、コンタクトホール４1 および４3 では、ポリシリコンプラグ７1 および７3 は、それぞれ対応する導電膜５1 および５3 から、誘電体膜６1 あるいは６3 により分離されており、従って、図７のＤＲＡＭでは、前記拡散領域Ｄ1 およびＤ3 に接続して、メモリセルキャパシタＣ1 ，Ｃ2 が形成されている。
【０００６】
一方、コンタクトホール４2 では、誘電体膜６2 の上部が除去されており、その結果、ポリシリコンプラグ７2 は導電膜５2 と、従って拡散領域１Ｄ2 とコンタクトする。すなわち、ポリシリコンプラグ７2 はビット線コンタクトを形成する。
【０００７】
先にも説明したように、このような構造のＤＲＡＭでは、拡散領域１Ｄ1 〜１Ｄ3 を画成する開口部が、自己整合酸化膜３1 ，３2 の形成と同時に、自己整合的に、マスク工程を使うことなく形成できるため、形成される素子寸法を、マスク工程に伴う露光の限界の問題やアラインメント誤差の問題に妨げられることなく、非常に微細化することができる。
【０００８】
ところで、図７の構造を形成する場合、実際には、図８（Ａ）に示す、層間絶縁膜４の上主面およびコンタクトホール４1 〜４3 を実質的に一様に、導電膜５で覆った状態から、前記導電膜５のうち、前記層間絶縁膜４の表面を覆う部分を除去して、図８（Ｂ）に示す、個々の導電膜５1 〜５3 が、それぞれのコンタクトホール４1 〜４3 において互いに分離した導体スリーブを形成する状態を実現する必要がある。
【０００９】
一般に、このような図８（Ａ）の状態から図８（Ｂ）の状態への移行は、層間絶縁膜４の上主面を覆うアモルファスあるいはポリシリコン膜５をエッチバックあるいは研磨することにより実行されるが、特に図７の構造からもわかるように、導電膜５2 はビット線コンタクトの一部を構成するため、ポリシリコンプラグ７2 との間に、特に信頼性の高いコンタクトを形成する必要がある。
【００１０】
図９（Ａ）〜（Ｃ）は、従来一般に使われているエッチバックおよび化学機械研磨（ＣＭＰ）工程による、コンタクトホール内周への導体スリーブの形成例を示す。
図９（Ａ）〜（Ｃ）を参照するに、図９（Ａ）はＳｉ基板１１上に形成された層間絶縁膜１２と、前記層間絶縁膜１２中に形成され前記基板１１の表面を露出するコンタクトホール１２Ａとよりなり、前記層間絶縁膜１２上には、前記コンタクトホール１２Ａの側壁面および基板１１の露出面を覆うように、アモルファスシリコンあるいはポリシリコンよりなる導電膜１３が堆積される。
【００１１】
図９（Ｂ）の工程では、かかる導電膜１３に実質的に垂直な方向に、ＲＩＥ法等によりエッチバックを行い、所望の導体スリーブを形成した例を示す。ただし、図９（Ｂ）中、当初の導電膜１３を破線で示す。図９（Ｂ）よりわかるように、単純なエッチバックを行った場合、コンタクトホール１２Ａの内周に残る導電スリーブ１３は厚さが薄くなり、またコンタクトホール底部において消失しているのがわかる。すなわち、図９（Ｂ）の工程では、図８（Ｂ）に示すような導電スリーブを形成することはできない。
【００１２】
これに対し、図９（Ｃ）の工程では、ＣＭＰ工程を適用して層間絶縁膜１２表面の導電膜１３を除去しているが、かかる工程では、コンタクトホール内に、砥粒やその他の研磨残さ１２ｘが残留してしまう。
上記の問題点を解決するために、従来より、エッチバックあるいはＣＭＰ工程の際にコンタクトホールをいわゆる犠牲膜により充填し、そのような状態で導電膜１３を犠牲膜と共にエッチバックあるいはＣＭＰ法により研磨する方法が知られている。
【００１３】
図１０（Ａ）〜（Ｃ）は、かかる犠牲膜を使ったエッチバック工程を示す。
図１０（Ａ）を参照するに、前記図９（Ａ）の構造上に、ＳＯＧあるいはレジストよりなる犠牲膜１４が、前記コンタクトホール１２Ａを埋めるように堆積され、図１０（Ｂ）の工程では、前記層間絶縁膜１２上の犠牲膜１４および導体膜１３が、順次エッチバックされる。さらに、図１０（Ｃ）の工程で、コンタクトホール１２Ａを埋めている犠牲膜１４をエッチング等により除去し、所望のコンタクト構造が得られる。
【００１４】
図１１（Ａ）〜（Ｃ）は、犠牲膜を使ったＣＭＰ工程を示す。
図１１（Ａ）を参照するに、図１０（Ａ）と同様に、図９（Ａ）の構造上に、ＳＯＧあるいはレジストよりなる犠牲膜１４を形成した後、図１１（Ｂ）の工程で、前記犠牲膜１４をＣＭＰ法により研磨して導電膜１３を露出させる。さらに、図１１（Ｃ）の工程で、前記導電膜１３をＣＭＰ法により研磨して除去した後、図１１（Ｄ）の工程で前記犠牲膜１４をエッチング等により除去する。
【００１５】
図１０（Ａ）〜（Ｃ）あるいは図１１（Ａ）〜（Ｄ）の工程は、このようにして犠牲膜を使うことにより、図９で説明した問題点を回避することができるが、かかる工程を、図８（Ａ），（Ｂ）に示すＤＲＡＭのメモリセル領域に対して適用した場合、解決しなければならない問題も生じる。
【００１６】
【発明が解決しようとする課題】
図１２（Ａ），（Ｂ）は、図７のＤＲＡＭのような、多数のメモリセルが形成された領域Ｉと周辺回路領域ＩＩとを含む半導体集積回路上に、ＳＯＧあるいはレジスト膜による犠牲膜１４を形成した状態を示すそれぞれ断面図および平面図である。
【００１７】
図１２（Ａ），（Ｂ）よりわかるように、このような構造では、犠牲膜１４は前記領域Ｉにおいて多数のコンタクトホール１２Ａを埋めるため、前記領域Ｉにおける厚さが領域ＩＩにおける厚さよりも小さくなる傾向が現れる。従って、このような犠牲膜の厚さが局所的に変化している構造では、犠牲膜の選択的な除去にあたり特別な工程が必要になる。
【００１８】
図１３（Ａ）は、図８（Ａ）の構造上に犠牲膜８を形成した状態を示す。
図１３（Ａ）を参照するに、図１２（Ａ），（Ｂ）の領域Ｉに対応したメモリセルが形成されるメモリセル領域Ｉでは、多数のコンタクトホール４1 〜４3 が形成されるため、犠牲膜８の厚さＡは、メモリセル領域Ｉ以外の前記領域ＩＩに対応する周辺回路領域ＩＩにおける厚さＢよりも一般的に小さくなる。
【００１９】
このような構造では、図１３（Ａ）の構造に対してエッチバックを行う場合、エッチバックは領域ＩＩの犠牲膜８のうち、厚さが最も厚い部分が除去されるように実行する必要があるため、かかるエッチングの結果、図１３（Ｂ）に示すように、コンタクトホール４1 〜４3 中において、導電スリーブ５1 〜５3 は深くエッチングされてしまう。このため、図７のように電極７1 〜７3 を形成した場合に、コンタクトの信頼性が低下してしまう。
【００２０】
また、図１３（Ａ）の構造に対してＣＭＰ法を適用した場合も、図１４に示すように、メモリセル領域Ｉにおいてディッシングが生じてしまい、デバイスの平坦性が損なわれる。犠牲膜８のＣＭＰによる除去の際には、前記導体膜５を研磨ストッパとして研磨を行うが、導体膜５は、領域ＩＩにおいては有効な研磨ストッパとして作用しても、メモリセル領域Ｉにおいては、導体膜５の実効的な面積が少ないため、研磨は進行してしまう。メモリセル領域Ｉで導体膜５が除去されてしまうと、ディッシングは一気に進行する。かかるディッシングは、特に犠牲膜８をレジストにより形成している場合に顕著に現れ深刻な問題となる。図１４は、実際には、犠牲膜８をレジスト膜とした場合に生じる構造を示す。
【００２１】
従って、本発明は上記の課題を解決した半導体装置の製造方法を提供することを課題とする。
本発明のより具体的な課題は、絶縁膜上に導電膜を介して形成された犠牲膜をＣＭＰ法により除去する工程を含む半導体装置の製造方法において、下地の絶縁膜にディッシングを生じることなく、犠牲膜あるいは導電膜をＣＭＰ法により、前記絶縁膜に対して選択的に、完全に除去できる半導体装置の製造方法を提供することを概括的課題とする。
【００２２】
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
研磨ストッパ層で覆われた下地構造上に形成され、厚さが場所により変化している犠牲膜を、選択的に化学機械研磨法により除去する工程を含む半導体装置の製造方法において、
前記化学機械研磨の際の、前記研磨ストッパ層に対する前記犠牲膜の研磨選択比を、前記研磨ストッパ層を研磨・除去するに要する時間が、前記犠牲膜の膜厚が最小な第１の領域において前記研磨ストッパ層が露出した後、前記犠牲膜の膜厚が最大である第２の領域において前記犠牲膜が完全に研磨・除去されるまでに要する時間に対して、等しいか大きくなるように設定することを特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
導体膜で覆われた絶縁膜よりなる下地構造上に形成され、厚さが場所により変化している犠牲膜を、前記導体膜と共に、前記絶縁膜を残して選択的に、化学機械研磨法により除去する工程を含む半導体装置の製造方法において、
前記犠牲膜としてレジスト膜を使い、前記レジスト膜および前記導体膜を、同一のスラリにより逐次研磨・除去する化学機械研磨工程を含み、
前記化学機械研磨工程は、前記絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行されることを特徴とする半導体装置の製造方法により、または
請求項３に記載したように、
前記下地構造は、前記犠牲膜の厚さが最小の第１の領域と別の第２の領域とを含み、前記下地構造中、前記第１の領域には複数の開口部が、また前記第２の領域には段差部が形成され、前記段差部の最大傾斜角が２４°以下であることを特徴とする請求項２記載の半導体装置の製造方法により、または
請求項４に記載したように、
絶縁膜上に、複数の開口部を形成された第１の領域と、凹凸を有する第２の領域とを、連続的に、前記絶縁膜の表面形状に沿って覆うように形成された導体膜を、前記絶縁膜に対して選択的に、化学機械研磨法により除去する化学機械研磨工程を含む半導体装置の製造方法において、
前記化学機械研磨工程は、前記絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行されることを特徴とする半導体装置の製造方法により、または
請求項５に記載したように、
前記第２の領域の凹凸は、最大傾斜角が２４°以下であることを特徴とする請求項４記載の半導体装置の製造方法により、または
請求項６に記載したように、
複数のメモリセルトランジスタを基板上のメモリセル領域に含む半導体装置の製造方法において、
前記基板上に、前記複数のメモリセルトランジスタを覆うように層間絶縁膜を形成し、前記層間絶縁膜中に、前記複数のメモリセルトランジスタに対応して複数のコンタクトホールを形成する工程と、
前記層間絶縁膜上に、前記メモリセル領域において前記複数のコンタクトホールを含むように、また前記層間絶縁膜の前記メモリセル領域以外の領域をも含むように、導体膜を一様な厚さで堆積する工程と、
前記導体膜上に犠牲膜を、前記メモリセル領域において前記複数のコンタクトホールを埋めるように、また前記メモリセル領域以外の領域をも覆うように堆積する工程と、
前記犠牲膜を、前記導体膜を残して選択的に、化学機械研磨法により研磨・除去する化学機械研磨工程とを含み、
前記化学機械研磨工程の際の、前記導体膜に対する前記犠牲膜の研磨選択比を、前記導体膜を研磨・除去するに要する時間が、前記メモリセル領域において前記導体膜が露出した後、前記メモリセル領域以外の前記犠牲膜の厚さが最大になる領域において、前記犠牲膜が完全に研磨・除去されるまでに要する時間に対して、等しいか大きくなるように設定することを特徴とする半導体装置の製造方法により、または
請求項７に記載したように、
前記化学機械研磨工程において、前記犠牲膜は第１の研磨剤により研磨・除去され、さらに前記導体膜を、前記犠牲膜の除去の後、第２の別の研磨剤により研磨・除去する第２の化学機械研磨工程を含むことを特徴とする請求項６記載の半導体装置の製造方法により、または
請求項８に記載したように、
複数のメモリセルトランジスタを基板上のメモリセル領域に含む半導体装置の製造方法において、
前記基板上に、前記複数のメモリセルトランジスタを覆うように層間絶縁膜を形成し、前記層間絶縁膜中に、前記複数のメモリセルトランジスタに対応して複数のコンタクトホールを形成する工程と、
前記層間絶縁膜上に、前記メモリセル領域において前記複数のコンタクトホールを含むように、また前記層間絶縁膜の前記メモリセル領域以外の領域をも含むように、導体膜を一様な厚さで堆積する工程と、
前記導体膜上に犠牲膜を、前記メモリセル領域において前記複数のコンタクトホールを埋めるように、また前記メモリセル領域以外の領域をも覆うように堆積する工程と、
前記犠牲膜を、前記導体膜と共に、前記層間絶縁膜に対して選択的に、化学機械研磨法により研磨・除去する化学機械研磨工程とを含み、
前記犠牲膜を堆積する工程は、前記犠牲膜としてレジスト膜を堆積し、
前記化学機械研磨工程は、前記レジスト膜および前記導体膜を、同一のスラリを用いて、前記層間絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行されることを特徴とする半導体装置の製造方法により、または
請求項９に記載したように、
前記層間絶縁膜は、前記犠牲膜の厚さが最小の第１の領域と、前記第１の領域とは別の第２の領域とを含み、前記層間絶縁膜中、前記第１の領域には複数の開口部が、また前記第２の領域には凹凸が形成され、前記凹凸の最大傾斜角が２４°以下であることを特徴とする請求項８記載の半導体装置の製造方法により、解決する。
【００２３】
以下、本発明の原理を説明する。
本発明では、ＤＲＡＭのメモリセル領域等、層間絶縁膜中に多数のコンタクトホールが形成された構造において、前記層間絶縁膜表面および前記コンタクトホール内壁面を覆う導体膜のうち、前記層間絶縁膜表面を覆う部分のみを、前記コンタクトホールを犠牲膜で充填した状態で化学機械研磨し、選択的に除去する。その際、前記導体膜の化学機械研磨に先立って、前記導体膜上に堆積された犠牲膜を化学機械研磨する必要があるが、かかる犠牲膜の化学機械研磨の際に、研磨の選択性を最適化することにより、前記犠牲膜の厚さが薄いメモリセル領域においても、また前記犠牲膜が厚く堆積した領域においても、同時に前記導体膜を露出させることができ、当初の犠牲膜の厚さが薄いメモリセル領域において、ディッシングが発生するのを抑止することができる。研磨の選択性は、研磨剤の濃度を調整することにより最適化できる。
【００２４】
また、本発明では、前記犠牲膜としてレジストを使うことにより、犠牲膜の研磨と導体膜の研磨を、同一の研磨剤による単一の研磨工程で実行することができる。レジストは、化学機械研磨に対して実質的な抵抗とならないが、その際に、前記層間絶縁膜に対する前記導体膜の研磨速度比を５〜３０の範囲に設定することにより、前記メモリセル領域にディッシングを生じることなく、導体膜のみを、層間絶縁膜に対して選択的に、しかも完全に研磨することができる。かかる研磨では、メモリセル領域以外の領域の凹部に導体膜が残留する傾向があるが、前記層間絶縁膜に対する導体膜の研磨選択比を前記のように最適化し、かつかかるメモリセル領域以外の領域における層間絶縁膜表面の凹凸の最大傾斜角を２４°以下に設定することにより、凹部に残留する導体膜を皆無にすることができる。
【００２５】
【発明の実施の形態】
図１（Ａ），（Ｂ）は、本発明の第１実施例によるＤＲＡＭの製造工程を示す。ただし、図１（Ａ）は図１３（Ａ）の構造に対応し、従って図１（Ａ），（Ｂ）中先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２６】
図１（Ａ）を参照するに、導体膜５はＰ等の不純物をドープしたアモルファスシリコン膜あるいはポリシリコン膜よりなり、また犠牲膜８はＳＯＧをスピンコートして形成される。ただし、ＳＯＧ犠牲膜８は後でＨＦ等に溶解して除去されるため、スピンコートに引き続くベークは室温〜３００°Ｃの範囲、好ましくは５０〜２００°Ｃの範囲で行うのがよい。先にも説明したように、犠牲膜８は、メモリセル領域Ｉと周辺領域ＩＩとで厚さが異なり、領域Ｉでは最小値Ａを、また領域ＩＩでは最大値Ｂを有する。最小値Ａは典型的には０．１〜０．２μｍ程度、最大値は典型的には０．６μｍ程度である。さらに、前記導体膜５は典型的には０．０５〜０．１μｍ程度の厚さＣを有する。
【００２７】
図１（Ａ）の状態から図１（Ｂ）の状態に移行する過程で、前記犠牲膜８はセリア（ＣｅＯ２ ）をスラリとして使ったＣＭＰ工程により研磨されるが、その際、本実施例では、スラリの固形濃度を調整して、前記メモリセル領域Ｉにおいて導体層５が露出してから前記周辺領域ＩＩにおいて犠牲膜８が、膜厚が最大値Ｂである部分をも含めて、完全に除去されるまでの時間が、前記メモリセル領域Ｉにおいて厚さＣの前記導体層５が除去されるまでに要する時間に等しいか、短くなるように設定する。換言すると、
（Ｂ−Ａ）／ＶＩ ≦  Ｃ／ＶＩＩ
が成立するようにスラリを調製する。ただし、ＶＩ は、スラリのＳＯＧ犠牲膜８に対する研磨速度、ＶＩＩはスラリの導体層５に対する研磨速度を表す。
【００２８】
このように研磨速度ＶI ，ＶIIを設定することにより、図１（Ｂ）に示すように、導体膜５上の犠牲膜を、厚さに局所的な変動がある場合においても、層間絶縁膜４の形状に沿って、選択的に研磨・除去することが可能になる。
表１，２は、典型的なセリアスラリを使ったＣＭＰ法において、スラリの固形濃度を様々に変化させた場合のＣＶＤ−ＳｉＯ2 に対する研磨速度とＰドープポリシリコンに対する研磨速度との関係を示す。ただし、表１はロデール社製セリア研磨剤ＲＮＴＣ００３を使った場合、表２は同じロデール社のセリア研磨剤ＲＮＴＣ００４を使った場合を示す。いずれの場合も、研磨布としてフジミ社製Ｓｕｒｆｉｎ０１８−３を使い、定盤および研磨ヘッドの回転速度を７０ｒｐｍに設定し、同一の研磨圧で、研磨剤を２５０ｃｃ／ｍｉｎの割合で滴下した場合の研磨速度を示す。
【００２９】
【表１】
0003838590.tif 000002
【００３０】
【表２】
0003838590.tif 000003
【００３１】
ただし、表１，表２において、原液の固形濃度はいずれも１０ｗｔ％、また研磨したポリシリコン層は、Ｐにより１．４×１０21ｃｍ-3の不純物濃度にドープしたものを使った。
図１（Ｂ）の工程の後、コロイダルシリカを研磨剤に使って導体層５を研磨・除去し、さらにコンタクトホール４1 〜４3 を充填しているＳＯＧをＨＦ等によりエッチング除去することにより、図８（Ｂ）に示す所望の構造が得られる。
【００３２】
図８（Ｂ）の構造が得られると、その上に、誘電体膜およびポリシリコンプラグを形成することにより、図７のＤＲＡＭを形成することができる。
次に、本発明の第２実施例を図２（Ａ），（Ｂ）を参照しながら説明する。
図２（Ａ）を参照するに、図２（Ａ）の構造は図１（Ａ）の構造と類似しているが、ＳＯＧ犠牲膜８のかわりにレジスト膜を犠牲膜１８として使う。レジスト膜は水のみを使っても研磨でき、ＣＭＰ法による研磨に対して抵抗とならないので、図２（Ａ）の構造に対して研磨を実行すると、犠牲膜１８は直ちに研磨・除去される。本実施例では、犠牲膜１８の研磨に連続して、さらに導体膜５のＣＭＰによる除去を行う。
【００３３】
かかるＣＭＰ工程を図２（Ａ）の構造に対して実行する際、周辺領域ＩＩは層間絶縁膜４およびその上の導体膜５により連続的に覆われているのに対し、メモリセル領域Ｉには層間絶縁膜４中に多数のコンタクトホール４1 〜４3 が形成されているため、メモリセル領域Ｉでは、領域ＩＩにおいて導体膜５を研磨する際に層間絶縁膜４が研磨により容易に削られ、先に図８で説明したディッシングの問題を生じる。
【００３４】
かかるディッシングの発生を抑止するには、層間絶縁膜４と導体膜５との間の研磨選択比を可能な限り大きくすればよいが、図２（Ａ）の構造では、例えばフィールド酸化膜１Ａ上のワード線パターン２3 等に対応して凹凸部４Ａが形成されており、このような凹凸部４Ａに伴う凹部において導体膜５を完全に除去するには、図３（Ａ）〜（Ｃ）に示すように、層間絶縁膜４自体の研磨が不可欠である。すなわち、前記研磨選択比が大きすぎると層間絶縁膜４上の導体膜５の除去が不完全になる。しかし、先のディッシングの問題は、かかる層間絶縁膜４の研磨の結果として発生する。
【００３５】
本実施例では、図２（Ｂ）の工程で、前記レジスト犠牲膜１８を研磨した後導体膜５を研磨・除去する際に、導体膜５の除去を完全に行い、しかもメモリセル領域Ｉにおいてディッシングが生じるのを回避するため、導体膜５の研磨に使われるスラリーおよび研磨布を、前記層間絶縁膜４に対する前記導体膜５の研磨速度比が５〜３０の範囲に入るように最適化する。
【００３６】
さらに、本実施例では、前記図３（Ａ）〜（Ｃ）に示す凹部を覆う導体膜５の研磨の際の層間絶縁膜の研磨の問題を最小化するために、領域ＩＩにおける段部４Ａの最大傾斜角を２４°以下、好ましくは２０°以下に制限する。このように前記段部４Ａの最大傾斜角を制限することにより、図３（Ａ）〜（Ｃ）に示す層間絶縁膜４の凹部を覆う導体膜５の研磨工程における層間絶縁膜４の研磨量を最小にすることができる。
【００３７】
本実施例では、先に記載した導体膜５の層間絶縁膜４に対する研磨速度比５〜３０を実現するために、コロイダルシリカ研磨剤に、ＳＨＯＲＥ−Ａ硬度が７０以下の研磨布、例えばロデール社の商品名ＳｕｐｒｅｍｅＲＮ−ＲあるいはＳｕｐｒｅｍｅＲＮ−Ｈ、あるいはフジミ社の商品名Ｓｕｒｆｉｎ０１８−３あるいは０１８−３スライスを組み合わせて使用する。上記の研磨布は、いずれも図４に示すような、基布２１上に多数の略垂直な細孔２２が形成された構造の発泡ポリウレタンシート２０よりなり、前記研磨剤はかかる細孔に保持される。研磨布としてＳＨＯＲＥ−Ａ硬度が７０以下のシート２０を使うことにより、層間絶縁膜４の表面形状に沿った研磨が可能になる。
【００３８】
また、前記段部４Ａの最大傾斜角は図５（Ａ），（Ｂ）に示すように配線間隔と層間絶縁膜のリフロー条件により決まるが、図２（Ａ）の構成においてメモリセル領域Ｉにディッシングを生じずに前記導体膜５を領域ＩＩから完全に除去するには、先にも説明したように、前記段部４Ａの最大傾斜角は２４°以下、好ましくは２０°以下に設定するのが好ましい。ただし、図５（Ａ）のデータは、図５（Ｂ）の構造において、基板３１上に形成された高さが５００ｎｍの配線パターン３２上にＣＶＤ法により形成したＢＰＳＧ膜３３を、８５０°Ｃで２０分間リフローした場合の配線間隔と最大リフロー角との関係を示す。
【００３９】
より詳細に説明すると、前記図５（Ｂ）の構造上には厚さが１００ｎｍのＣＶＤ−ＳｉＯ２ 膜と、Ｐを１．４×１０21cｍ-3濃度でドープした厚さが同じく１００ｎｍのポリシリコンあるいはアモルファスシリコン膜とが順次形成されており、かかる構造を、スラリとしてシリカベ−スあるいはアルミナベ−ススラリ（例えばフジミ製ＰＬＡＮＡＲＬＩＴＥ６１０３−シリカベ−ス）を使って、ポリシリコン膜の残が生じないように研磨できる最大のリフロー角が、前記２４°以下あるいは前記２０°以下の範囲になる。このうち、前記２０°以下のリフロー角は、前記ポリシリコン膜の下地のＣＶＤ−ＳｉＯ２ 膜が研磨されない条件に、また前記２４°以下のリフロー各は、前記ＣＶＤ−ＳｉＯ２ 膜は研磨されるが、その下地のＢＰＳＧ膜３３は研磨されない条件に対応する。
【００４０】
リフロー角が２０°以下の場合、柔らかい研磨布が凹凸に入り込むため、通常の平坦なポリシリコン膜を研磨すると同一の条件下でポリシリコン膜を下地のＣＶＤ−ＳｉＯ2 膜に対して選択的に研磨・除去できる。この場合は、下地のＣＶＤ−ＳｉＯ2 膜はほとんど研磨されない。かかるポリシリコン膜の選択的な除去（ジャスト研磨）は、例えば研磨装置としてＡＶＡＮＴＩ４７２を使い、研磨ヘッドおよび定盤の回転数をそれぞれ７０ｒｐｍに、また研磨圧を９ｐｓｉに設定し、前記シリカベ−スあるいはアルミナベ−ススラリを１００ｃｃ／ｍｉｎの割合で供給しながら３０秒間研磨した後研磨を停止することにより実現される。ただし、前記３０秒間のうち、１５秒間は研磨圧が９ｐｓｉに達するのに要する時間であり、９ｐｓｉの研磨圧での正味の研磨時間は１５秒間である。
【００４１】
これに対し、リフロー角がより大きい場合には、下地のＣＶＤ−ＳｉＯ2 膜もある程度研磨する必要があり、このため研磨時間を前記３０秒間よりも延長して４５秒間程度行うが（研磨圧９ｐｓｉでの正味の研磨時間は３０秒間）、リフロー角が前記２４°以下である場合には、前記ＣＶＤ−ＳｉＯ2 膜は確実な研磨ストッパとして作用する。
【００４２】
図２（Ａ）の構造に対してかかる最適化されたＣＭＰを行うことにより、単一のＣＭＰ工程により、図２（Ｂ）に示すように導体膜５が選択的に除去された構造が得られる。その際、導体膜５と層間絶縁膜４との間に最適な選択比が確保されているため、メモリセル領域Ｉにおいてディッシングが生じることはない。
【００４３】
図６（Ａ），（Ｂ）は、それぞれ本実施例による研磨速度比を最適化されたＣＭＰ工程により形成されたＤＲＡＭのメモリセル領域を示す斜視図および断面図である。
図６（Ａ），（Ｂ）よりわかるように、メモリセル領域の表面は平坦で、ディッシングは生じていないことがわかる。
【００４４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる実施例に限定されるものではなく、特許請求の範囲に記載した要旨内で様々な変形・変更が可能である。
【００４５】
【発明の効果】
請求項１，６，７記載の本発明の特徴によれば、
研磨ストッパ層で覆われた下地構造上に形成され、厚さが場所により変化している犠牲膜を、前記下地構造を残して選択的に、化学機械研磨法により除去する工程を含む半導体装置、特に半導体記憶集積回路装置の製造方法において、前記化学機械研磨の際の、前記研磨ストッパ層に対する前記犠牲膜の研磨選択比を、前記研磨ストッパ層を研磨・除去するに要する時間が、前記犠牲膜の膜厚が最小な第１の領域において前記研磨ストッパ層が露出した後、前記犠牲膜の膜厚が最大である第２の領域において前記犠牲膜が完全に研磨・除去されるまでに要する時間に対して、等しいか大きくなるように設定することにより、下地構造中に多数の開口部を含み犠牲膜の厚さが薄い領域でも、またかかる開口部が存在せず犠牲膜の厚さが厚い領域でも、研磨を一様に実行することが可能になり、得られた構造の平坦性が向上する。
【００４６】
請求項２，３，８，９記載の本発明の特徴によれば、
導体膜で覆われた絶縁膜よりなる下地構造上に形成され、厚さが場所により変化している犠牲膜を、前記導体膜と共に、前記絶縁膜を残して選択的に、化学機械研磨法により除去する工程を含む半導体装置の製造方法において、
前記犠牲膜としてレジスト膜を使い、前記レジスト膜および前記導体膜を、同一のスラリにより逐次研磨・除去する化学機械研磨工程を、前記絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行することにより、前記下地構造に、前記犠牲膜の厚さが薄い部分にディッシングを生じることなく、前記犠牲膜および導体膜を、完全に除去することが可能になる。
【００４７】
請求項４，５記載の本発明の特徴によれば、
絶縁膜上に、複数の開口部を形成された第１の領域と、凹凸を有する第２の領域とを、連続的に、前記絶縁膜の表面形状に沿って覆うように形成された導体膜を、前記絶縁膜に対して選択的に、化学機械研磨法により除去する化学機械研磨工程を含む半導体装置の製造方法において、
前記化学機械研磨工程を、前記絶縁膜に対する前記導体膜の研磨速度比が５〜３０の範囲に入るように実行し、また前記第２の領域の凹凸を、最大傾斜角が２４°以下になるように形成することにより、前記導体膜を、前記絶縁膜の前記複数の開口部を形成された第１の領域においてディッシングを生じることなく、完全に除去することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＤＲＡＭの製造工程を示す図である。
【図２】本発明の第２実施例によるＤＲＡＭの製造工程を示す図である。
【図３】図２の工程の一部を示す図である。
【図４】研磨布の構造を示す図である。
【図５】好ましい段差の最大傾斜角を示す図である。
【図６】本発明の第２実施例で形成されたＤＲＡＭの構造の一部を示す図である。
【図７】従来のＤＲＡＭの構造を示す図である。
【図８】図７の構造を形成する工程を説明する図である。
【図９】従来の工程の問題点を説明する図である。
【図１０】図９の問題点を解決した従来の工程を説明する図である。
【図１１】図９の問題点を解決した従来の工程を説明する別の図である。
【図１２】本発明が対象とするＤＲＡＭの構造の一部を示す図である。
【図１３】図１２の構造において発生する問題点を説明する図である。
【図１４】図１２の構造において発生する別の問題点を説明する図である。
【符号の説明】
１，１１  基板
１Ａ  フィールド酸化膜
１Ｂ  活性領域
１Ｄ1 ，１Ｄ2 ，１Ｄ3   拡散領域
２1 ，２2 ，２3   ゲートパターン
３1 ，３2   自己整合酸化膜
４，１２  層間絶縁膜
４1 ，４2 ，４3 ，１２Ａ  コンタクトホール
４Ａ  段部
５，１３  導体膜
５1 ，５2 ，５3   導体スリーブ
６1 ，６2 ，６3   誘電体膜
７1 ，７2 ，７3   導体プラグ
８，１４，１８  犠牲膜
１２ｘ  研磨剤
２０  研磨布
２１  基布
２２  細孔
３２  導体パターン
３３  リフロー膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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