(57)【特許請求の範囲】
【請求項１】
シリコン基板上にＭＯＳＦＥＴ構造を製造する方法であって、
該シリコン基板内のゲート領域上に、シリコン錫合金の島を形成するステップと、
該島の周りに側壁を形成するステップと、
前記シリコン基板内にソース領域およびドレイン領域を形成するステップと、
前記島、その周りの前記側壁、および前記ソース領域および前記ドレイン領域上にポリシリコンを堆積するステップと、
化学的機械研磨により前記島が露出するまで前記ポリシリコンを除去するステップと、
前記側壁を除去することなくゲート領域上にボイドが残るようにウェットエッチングによって前記島を除去するステップと、
残りの前記ポリシリコン層および前記ボイド上にゲート材料層を堆積するステップと、
化学的機械研磨により、前記ポリシリコン層が露出するまで前記ゲート材料層を除去することにより、前記ボイドをゲート構造で埋めるステップと、
を含むことを特徴とする、方法。
【請求項２】
前記島を形成するステップの前に、前記基板上に５〜３０ｎｍの間の厚さを有するシリコン酸化物層を堆積するステップを含み、該島を形成するステップが、該シリコン酸化物層上に島を形成するステップ含む、請求項１に記載の方法。
【請求項３】
前記島を形成するステップは、前記シリコン酸化物層上に１５０〜５００ｎｍの厚さのシリコン錫合金の層を堆積するステップを含む、請求項２に記載の方法。
【請求項４】
前記島を形成するステップが、前記シリコン酸化物層上にシリコン錫合金の層を堆積するステップと、該島の領域に該堆積した層をマスキングするステップと、前記ゲート領域上の領域を除く層を除去するために該堆積した層をエッチングするステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記ゲート材料は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タングステン（ＷＮ）、およびポリシリコンゲルマニウムからなる群から選択されるバリア金属と組合せて用いられるポリシリコン、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、銅（Ｃｕ）からなる群から選択される、請求項１に記載の方法。
【請求項６】
前記島のまわりに側壁を形成するステップは、窒化シリコンおよびシリコン酸化物からなる群から選択される材料によって該側壁を形成するステップを含む、請求項１に記載の方法。
【請求項７】
前記ボイドは、０．１０と０．２ミクロンとの間の前記ソース領域から前記ドレイン領域まで広がる長さを有する、請求項１に記載の方法。
【請求項８】
前記ボイドをゲート構造で埋めるステップは、前記ソース領域上、前記ドレイン領域上、前記ボイド内および該ボイド上にゲート誘電体層を堆積するステップと、次いで該ゲート誘電体層上にゲート電極材料の層を堆積するステップと、を含む、請求項１に記載の方法。
【請求項９】
前記ゲート誘電体を形成するステップは、高誘電率および高耐圧強度を有する材料の前記ゲート誘電体を堆積するステップを含む、請求項８に記載の方法。
【請求項１０】
前記堆積されるゲート誘電体は、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2；Ｓｉをドープされる以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2；およびＡｌをドープされる以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2を含む群から選択される材料を含む、請求項９に記載の方法。
【請求項１１】
前記ゲート誘電体層を堆積するステップは、物理的気相成長法（ＰＶＤ）、化学的気相成長法（ＣＶＤ）、およびプラズマ化学的気相成長法（ＰＥＣＶＤ）から選択されるプロセスによって実施される、請求項９に記載の方法。
【請求項１２】
前記ボイドをゲート構造で埋めるステップの次に、該ゲート構造および前記ポリシリコン層をシリコン酸化物層にてコーティングした後に、化学的機械研磨によって該ゲート構造および該ポリシリコン層を露出させて、該ゲート構造の上面を平坦化するステップを含む、請求項１に記載の方法。
【請求項１３】
前記ゲート構造の上面を平坦化するステップの次に、該ゲート構造の上面に金属層が堆積され、該金属層の金属によって、前記ソース領域、前記ゲート領域、および前記ドレイン領域と電気的に接触する電極を形成するステップを含む、請求項１２に記載の方法。
【請求項１４】
前記ゲート構造の上面に金属層を堆積するステップに続き、前記電極を形成するステップに先立って、サリサイドプロセスを促進するためにアニーリングするステップを含む、請求項１３に記載の方法。
【請求項１５】
前記シリコン錫合金はＳｉ1-XＳｎXと表され、ここでｘは０．０５以上である、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の製造、詳しくは置き換えゲートを用いて形成されたＭＯＳＦＥＴデバイスの製造に関する発明である。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ半導体の製造は、当該分野において周知である。このような構造は、Ｃｈｏｗらにより米国特許第４，７０２，７９２号に示され、小型伝導チャネル製作のための技術を開示している。
【０００３】
この置き換え、または「鋳造（ｃａｓｔ）」プロセスは、ゲート材料に広範な選択性を有するトランジスタを製造するための有望な方法である。しかし現在の技術におけるプロセス制御性の問題のため、このプロセスは広く使用されていない。置き換えゲートプロセスの使用の主な障害は、ゲート置き換えプロセス中、ゲートの厳密な寸法を制御することである。
【０００４】
Ｃｈａｔｔｅｒｊｅｅらは、置き換えゲートプロセス、詳しくは置き換えゲート材料としてポリシリコンの使用について、ＩＤＥＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，７７７頁，１９９８に書いている。置き換えゲート材料としてポリシリコンを使用する不利益は、ウェットエッチングプロセスを使用して、選択的に二酸化ケイ素を覆っているポリシリコンを除去する際の困難さにある。
【０００５】
Ｙａｇｉｓｈｉｔａらもまた、置き換えゲートプロセスについて、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，７８５頁，１９９８に書いている。またＹａｇｉｓｈｉｔａは、置き換えゲート材料としてポリシリコンの使用を開示している。
【０００６】
Ｅｖａｎｓらは、１９９８年２月２３日に出願された本願の一部継続出願である特許出願第０９／０２８，１５７号において、置き換えゲート材料として窒化シリコンの使用を開示している。置き換えゲート材料として窒化シリコンを使用することは効果的であるが、ドライエッチングプロセスを使用して窒化シリコン置き換えゲートをパターニングすることは困難であり得る。ドライ窒化シリコンエッチングを最適化するため、シリコンおよび二酸化ケイ素の両方に対し、エッチング選択性を有する必要がある。
【０００７】
これまで、ＭＯＳＦＥＴデバイスの製造中、シリコンゲルマニウムおよび他のＩＶ−Ｂ族元素合金は、ダミーゲート、すなわち置き換えゲートとして使用されなかった。
【０００８】
置き換えゲート材料とスペーサおよび他の構造で使用される隣接する材料との間で高いエッチング選択性を備えた置き換えゲートＭＯＳＦＥＴ製造プロセスを有することは、有利である。上述の参考文献は、ＭＯＳＦＥＴデバイスの製造を議論しているが、それらは本発明の利点を提供しない。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ゲートの形成の前にソース領域およびドレイン領域が形成されることを特徴とするＭＯＳＦＥＴデバイスの製造方法を提供することである。
【００１０】
本発明の別の目的は、ＭＯＳＦＥＴデバイスが通常のシリコンおよび絶縁体上シリコン（ＳＯＩ）の両方の基板上に構築され得るＭＯＳＦＥＴデバイスを提供することである。
【００１１】
本発明のさらなる目的は、任意のタイプのゲート誘電体材料の使用を可能にするＭＯＳＦＥＴデバイスの製造を提供することである。
【００１２】
さらに本発明の別の目的は、ゲート電極として高融点金属または銅のような高導電性材料を有するＭＯＳＦＥＴデバイスの製造を提供することである。
【００１３】
本発明のさらなる目的は、高いエッチング制御性が図れる製造プロセスの適用が可能となり、所望の厳密なゲート寸法を達成することを特徴とする、ＭＯＳＦＥＴデバイスの製造を提供することである。
【００１４】
【課題を解決するための手段】
本発明による基板上にＭＯＳＦＥＴ構造を製造する方法は、上記基板内のゲート領域上に島を形成し、上記島がＩＶ−Ｂ族元素の合金から形成される、ステップと、上記島の周りに側壁を形成するステップと、上記基板内にソース領域およびドレイン領域を形成するステップと、上記側壁を除去することなく上記島を選択的に除去し、それによって上記ゲート領域上にボイドを残すステップと、上記ボイドをゲート構造で埋めるステップとを含み、それにより上記目的が達成される。
【００１５】
上記ＩＶ−Ｂ族元素の合金が、Ｓｉ1-XＧｅXであり、ｘが約０．０５〜約１．０の範囲であってもよい。
【００１６】
上記島を形成するステップの前に、上記基板上に５〜３０ｎｍの間の厚さを有する酸化物層を堆積するステップを含み、上記島を形成するステップが、上記酸化物層上に島を形成するステップ含んでもよい。
【００１７】
上記島を形成するステップは、上記酸化物層上に約１５０〜約５００ｎｍの厚さのＩＶ−Ｂ族元素の合金から形成される材料の層を堆積するステップを含んでもよい。
【００１８】
上記島を形成するステップが、上記酸化物層上にＩＶ−Ｂ族元素の合金から形成される材料の層を堆積するステップと、上記島の領域に該堆積した層をマスキングするステップと、上記ゲート領域上の領域を除く層を除去するために上記堆積した層をエッチングするステップをさらに含んでもよい。
【００１９】
上記ＩＶ−Ｂ族元素の合金の島を除去するステップが、上記島、その周りの上記側壁、および上記ソース領域および上記ドレイン領域上に非島状材料層を堆積するステップと、上記島の上部の構造を化学的機械研磨するステップと、溶剤で上記島を溶解させ、それによって上記ボイドを残すステップとを含んでもよい。
【００２０】
上記非島状材料層はポリシリコンであって、上記非島材料層が第１のポリシリコン層であり、上記ボイドを埋めるステップは、残りの第１のポリシリコン層および上記ボイド上にゲート材料層を堆積するステップと、上記第１のポリシリコン層の上部のレベルまで材料を除去するために上記構造を化学的機械研磨するステップとを含んでもよい。
【００２１】
上記ゲート材料は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タングステン（ＷＮ）およびポリシリコンゲルマニウムのようなバリア金属と組合せて用いられるポリシリコン、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、銅（Ｃｕ）からなる群から選択されてもよい。
【００２２】
上記非島状材料層が第１の誘電体材料層であってもよい。
【００２３】
上記第１の誘電体材料層は、窒化シリコンおよび酸化物からなる群から選択されてもよい。
【００２４】
上記ボイドをゲート構造で埋めるステップの次に、化学的機械研磨によって上記構造の上面を平坦化するステップを含んでもよい。
【００２５】
上記構造を平坦化するステップの次に、平坦化した構造上に第２の誘電体材料層を堆積するステップと、上記第２の誘電体材料層を通して前記ゲート構造まで開口部を形成するステップと、上記第２の誘電体材料層および上記第１の誘電体材料層を通じて前記ソースおよびドレイン領域まで開口部を形成するステップと、上記構造上および上記開口部内に金属層を堆積し、上記ソース領域、上記ゲート領域、および上記ドレイン領域と電気的に接触するように電極を形成するステップとを含んでもよい。
【００２６】
上記島のまわりに側壁を生成するステップは、窒化シリコンおよび酸化物からなる群から選択される材料の上記側壁を形成するステップを含んでもよい。
【００２７】
上記ボイドは、０．１０と０．２ミクロンとの間の上記ソース領域から上記ドレイン領域まで広がる長さを有してもよい。
【００２８】
上記ボイドをゲート構造で埋めるステップは、上記ソース領域、上記ドレイン領域、および上記ボイド上のゲート誘電体層を堆積し、それによってゲート誘電体の層が上記ボイド内に堆積される、ステップと、次いで上記ゲート誘電体の層上にゲート電極材料の層を堆積するステップとを含んでもよい。
【００２９】
上記ゲート誘電体を形成するステップは、高誘電率および高耐圧強度を有する材料を堆積するステップを含んでもよい。
【００３０】
上記堆積されるゲート誘電体は、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｓｉをドープされる以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、およびＡｌをドープされる以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2を含む群から選択される材料を含んでもよい。
【００３１】
上記ゲート誘電体層を堆積するステップは、以下の物理的気相成長法（ＰＶＤ）、化学的気相成長法（ＣＶＤ）、およびプラズマ化学的気相成長法（ＰＥＣＶＤ）から選択されるプロセスによって実施されてもよい。
【００３２】
上記ボイドをゲート構造で埋めるステップの次に、化学的機械研磨によって前記構造の上面を平坦化するステップを含んでもよい。
【００３３】
上記構造の上面を平坦化するステップの次に、上記構造の上面に金属層が堆積され、上記構造を金属化して、上記ソース領域、上記ゲート領域、および上記ドレイン領域と電気的に接触するように電極を形成してもよい。
【００３４】
上記構造の上面に金属層を堆積するステップに続き、上記構造を金属化するステップに先立って、サリサイドプロセスを促進するために上記構造をアニーリングするステップを含んでもよい。
【００３５】
本発明によるＭＯＳＦＥＴを製造する方法は、シリコン基板上の酸化物層を堆積するステップと、上記基板内のゲート領域上にシリコン錫合金の島を形成するステップと、上記シリコン錫合金の島の周りに側壁を形成するステップと、上記基板内にソース領域およびドレイン領域を形成するステップと、上記シリコン錫合金の島を除去し、それによって上記ゲート領域上にボイドを残すステップと、上記ボイドおよび上記ソース領域および上記ドレイン領域上の領域を埋めるステップと、化学的機械研磨によって構造の上面を平坦化するステップと、を含み、それにより上記目的が達成される。
【００３６】
上記シリコン錫合金はＳｉ1-XＳｎXと表され、ここでｘは約０．０５〜約１．０の範囲にあってもよい。
【００３７】
上記シリコン錫合金島の周りの側壁を形成するステップは、窒化シリコンおよび酸化物からなる群から選択される側壁材料から上記側壁を形成するステップを含んでもよい。
【００３８】
本発明によるＭＯＳＦＥＴを製造するプロセスは、シリコン基板上に酸化物層を堆積するステップと、上記基板内のゲート領域上にシリコンゲルマニウム合金の島を形成するステップと、上記シリコンゲルマニウム合金の島の周りに側壁を形成するステップと、上記基板内にソース領域およびドレイン領域を形成するステップと、
上記シリコンゲルマニウム合金の島を除去し、それによって上記ゲート領域上にボイドを残す、ステップと、上記ボイドおよび上記ソース領域および上記ドレイン領域上の領域を埋めるステップと、化学的機械研磨によって構造の上面を平坦化するステップと、を含み、それにより上記目的が達成される。
【００３９】
上記シリコンゲルマニウム合金はＳｉ1-XＧｅXと表され、ここでｘは約０．０５〜約１．０の範囲であってもよい。
【００４０】
上記シリコンゲルマニウム合金の島の周りに側壁を形成するステップは、窒化シリコンおよび酸化物からなる群から選択される側壁材料から上記側壁を形成するステップを含んでもよい。
【００４１】
従って、本発明の方法は、基板内のゲート領域上にシリコンゲルマニウムまたは同様の合金の島を形成し、合金の材料は好適には元素周期律表のＩＶ−Ｂ族の元素から選択されるステップと、シリコンゲルマニウムの島のまわりに酸化物または窒化物の側壁を形成するステップと（シリコンゲルマニウムは、使用されるべきＩＶ−Ｂ族の元素好適な合金の代表例として本明細書中で使用されている）、基板内にソース領域およびドレイン領域を形成するプロセスと、島の周りの側壁を除去することなくシリコンゲルマニウムの島を除去し、それによってゲート領域上にボイドを残すステップと、好適にはボイド内のゲート領域上にゲート誘電体を形成するステップ、およびボイドの残りをゲート電極材料で埋めるステップと、を含む。
【００４２】
シリコンゲルマニウム（または他のＩＶ−Ｂ族合金）の島を除去するステップは好適には、島上およびソース領域およびドレイン領域上の領域に非島状材料層を堆積するステップを含み、非島状材料層は、堆積された非島状材料層を同時に除去することなく島の合金が選択的に溶解されるか別の方法で除去されることを可能にする。非島状材料層は、積み上げソース／ドレイン領域が提供される場合はポリシリコン（あるいは多結晶性のシリコンのように当業者に公知なもの）、または通常のソース／ドレイン領域が提供される場合窒化シリコンまたは酸化物のような適した誘電体のいずれかであり得る。ボイドをゲート構造で埋めた後、その方法は好適には化学的機械研磨によってその構造の上面を平坦化するステップを含む。積み上げソース／ドレイン領域が形成されることを特徴とする本発明の実施形態において、その方法は、好適にはその構造の上面に金属層を堆積するステップ、およびソース領域、ゲート領域およびドレイン領域を電気的に接触する電極を形成するために構造を金属化するステップをさらに含む。
【００４３】
【発明の実施の形態】
本願は、Ｄａｖｉｄ  Ｒｕｓｓｅｌ  ＥｖａｎｓおよびＳｈｅｎｇ  ＴｅｎｇＨｓｕにより発明され、「Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ａ  ＰｌａｎａｒＭＯＳＦＥＴ  ｗｉｔｈ  Ｒａｉｓｅｄ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ｂｙ  Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ａｎｄ  Ｎｉｔｒｉｄｅ  Ｒｅｐｌａｃｅｍｅｎｔ」と称される、１９９８年２月２３日に出願された第０９／０２８，１５７号の一部継続出願を基礎とする優先権を主張する。
【００４４】
図１〜１２は、積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続するステップを示す。
【００４５】
ここで図面、初めに図１を注目すると、基板は、この場合単結晶シリコン基板であり、一般に２０で示される。本明細書中で使用される「基板」または「シリコン基板」はバルクシリコン、単結晶基板または酸素注入シリコン（ＳＩＭＯＸ）基板を含む絶縁体上シリコン（ＳＯＩ）基板を意味する。基板２０は、本明細書中で記述される後のデバイスの製造に適した電気的に活性および／または絶縁された領域を形成するために特別に加工されている。前処理は、限りなく存在し、通常のｎウェルおよび／またはｐウェルの規定および分離、ポリシリコンまたは酸化物を再充填したトレンチ分離、通常の局所酸化（ＬＯＣＯＳ）または完全なリセス局所酸化（ＬＯＣＯＳ）、および／またはＬＯＣＯＳまたはエッチングのいずれかにより生成されたＳＯＩメサ構造、を含む。このようなステップを組合せてもよいし、または個々に使用されてもよい。絶縁体上シリコン（ＳＯＩ）基板は、その後のアニーリングと共に単結晶シリコンに高ドーズ酸素の注入により製造されるＳＩＭＯＸ、貼り合わせシリコンウェハおよびエッチバック、ヘテロエピタクシーなどである。ＳＩＭＯＸの例は、１×１０18〜２×１０18ｃｍ-2の酸素ドーズを有し、約２００ｋｅＶにおける酸素の注入である。ウェハはその後、１３００℃〜１３５０℃で４時間〜１０時間アニールされる。埋め込み酸化物の厚さは約３００ｎｍである。前処理が完了すると、基板は平坦化、すなわち、化学的機械研磨（ＣＭＰ）により全体的に平坦化され得る。
【００４６】
酸化物層２２が基板２０上に約５〜約３０ｎｍの厚さに形成される（図面は一定拡大比でないことに留意されたい）。酸化物層２２は本明細書中においてパッド酸化物層２２と称される。次いで周期律表のＩＶ−Ｂ族元素の合金である材料の層が、酸化物の層２２の上に堆積される。本明細書中で最初に記述される例示において、ＩＶ−Ｂ族元素の合金は、好適には化学的気相成長法（ＣＶＤ）によって約１５０ｎｍ〜約５００ｎｍの厚さに堆積されるポリシリコンゲルマニウムである。シリコンゲルマニウムは、本明細書中でＩＶ−Ｂ族元素の適した合金の代表的な例として用いられ、それにより以下に記述するように「島」材料として機能する。
【００４７】
シリコンゲルマニウム層は、好適にはＳｉ1-XＧｅXと表される。ここでｘは典型的には０．１〜０．５の範囲であるが、約０．０５〜約１．０の範囲内にあればどこでもよい。シリコンゲルマニウム合金層は、堆積したシリコンゲルマニウム層のフォトリソグラフィおよびプラズマ異方性エッチングプロセスによって、図１のシリコンゲルマニウム島２４に形成される。エッチングによって除去されたシリコンゲルマニウム領域は、図１の２３に点線で示されている。島領域２４以外の領域２３のエッチングは、パッド酸化物層２２で停止される。すなわち、シリコンゲルマニウム層２３は、ゲート領域内でマスクされ、次いでシリコンゲルマニウムの残りの部分がエッチングされ、島２４を形成する。マスクされた「島」領域２４の外側のパッド酸化物層２２は、部分的にエッチングされ得るか、またはこのエッチングプロセス中に完全に除去され得るが、パッド酸化物層２２はまた、後のステップのエッチングストップとして機能するために残っていてもよい。本明細書中の図解の実施形態において、パッド酸化物層２２は除去されていない。
【００４８】
シリコンゲルマニウム島２４は、ゲート電極のため置き換え「鋳造（ｃａｓｔ）」を形成する。すなわち、シリコンゲルマニウム島２４は、ゲート電極となるものの誘電体イメージを形成する。このイメージは好適には、後に本明細書中で記述するように更なるフォトリソグラフィーステップを追加することなく、金属ゲート電極、あるいは別の材料からなるゲート電極形成用のパターンまたはフォームとして使用され得る。たとえば、島２４のイメージが、高不純物ポリシリコンまたはポリシリコンゲルマニウム合金材料のゲート電極に写される。
【００４９】
本明細書中で図面は、ｎチャネル型またはｐチャネル型のいずれかであり得るＭＯＳＦＥＴトランジスタの形成を示している。製造中に両方の型が同時に形成される場合、ｐ-低ドーズ（または低不純物）ドレイン（ＬＤＤ）イオン注入の間、ｎチャネルトランジスタをマスクするためにフォトレジストが使用される。図１に示されるｐ-ＬＤＤ領域２６および２８は、ＢＦ2イオン注入またはプラズマドーピングによって形成される。好適なイオンドーズは５×１０13〜５０×１０13ｃｍ-2であり、ＢＦ2のイオンエネルギーは１０ｋｅＶ〜８０ｋｅＶである。イオンエネルギーは十分小さいので、イオンがシリコンゲルマニウム層を通じて注入されることはない。その後フォトレジストを剥がし、ｎ-ＬＤＤイオン注入用の新しいフォトレジストを用いてｐチャネルトランジスタをマスクする。ｎ-ＬＤＤ領域はヒ素または燐イオンの注入によって形成される。このとき、イオンドーズは５×１０13〜５０×１０13ｃｍ-2であり、ヒ素の場合のイオンエネルギーが４０〜１００ｋｅＶ、または燐の場合のイオンエネルギーが１０〜６０ｋｅＶである。図面に示される例示的なトランジスタはｎチャネルまたはｐチャネルいずれかのトランジスタを表している。
【００５０】
またパッド酸化物２２を厚くする目的のため、酸化のステップが行われてもよい。その結果、図２の３０および３２に示されているように、島のエッジに「バーズビーク」を形成する。バーズビークは、ゲート電極のエッジでのゲート酸化物の降伏電圧を向上させる。酸化ステップは、酸素中で図１の構造を加熱することにより実行され、周知のように「島」２４により覆われていないパッド酸化物領域２２を厚くする。この酸化ステップの間、ＬＤＤ領域内のイオンは拡散され、図２に示されるようにバーズビークの長さを越えて広がる。窒化シリコン層３４は、プラズマ化学的気相成長法（ＰＥＣＶＤ）または低圧化学的気相成長法（ＬＰＣＶＤ）のような任意の最先端技術プロセスによってその構造に亘って堆積され、図２に示される構成となる。別の実施形態においては、酸化物が層３４のの材料として使用され得る。
【００５１】
窒化シリコンが層３４（図２）で使用されると仮定すると、次いでウェハは異方性窒化物エッチングを受け、図３に示されるようにシリコンゲルマニウム層の側壁の周りに窒化物の薄い層３６および３８を残す。
【００５２】
ここで図４を参照すると、島２４で使用したＩＶ−Ｂ族元素の合金と異なる材料の層が、図３の構造上に堆積される。層４０（図４）は非島状材料から形成される層を指す。なぜなら層４０で使用された材料を同時に除去することなく島の好都合な除去を可能にするために、島２４の材料と異なる必要があるからである。本発明の第１の実施形態において、層４０は、好適にはポリシリコンが堆積される。ポリシリコン層４０は、ウェハ上の合金の島、島の側壁およびソースならびにドレイン領域上に堆積される。層４０はシリコンゲルマニウム層２４より「Ｔ」の量だけ厚くなる。層４０は本明細書中では第１のポリシリコン層４０と代わりに称される。図５に示されるように、その後この構造はＣＭＰによって処理されて、シリコンゲルマニウム島２４を露出する。
【００５３】
その後、フォトレジストマスク３３が、デバイスの活性領域を覆うために塗布される。フィールド領域３５（図６内の平行線模様で示す）内のポリシリコン層４０はレジストで覆われていない。ポリシリコン層４０および基板２０の任意の適切な部分がエッチングされ、フィールド領域３５を除去する。次いでレジスト層３３が剥がされる。この時点において、ｐ-チャネルおよびｎ-チャネルトランジスタの両方のソース領域２６およびドレイン領域２８のみが、ポリシリコン層４０で覆われる。その後、ウェハは酸化物層（図６の点線３７で示す）でコーティングされる。酸化物層は、フィールド領域３５内に堆積される酸化物の深さに等しいかまたはより深い厚さを有する。酸化物はＣＭＰ平坦化され、ポリシリコンおよびシリコンゲルマニウム層の上面で停止する。ポリシリコンより速く酸化物を除去する高い選択性のスラリーがこのプロセスには望ましい。この結果、図７および図８に示されるようにポリシリコン層４０を囲む酸化物領域４１により基板上のデバイスを互いから絶縁する。領域４１は、図７および図８のみに示しているが、図５および図６を用いて説明したステップの後の状態を示す他の図面の構成においてもこの領域は存在する。
【００５４】
次のステップは、図５〜図７において残っているポリシリコン領域４０へのソース／ドレインイオン注入である。ｐおよびｎチャネルデバイスの両方が処理され、そして注入がまずｐチャネルデバイスに関して行なわれると仮定すると、ｎチャネルトランジスタをマスクするためにフォトレジストが形成される。図５においてポリシリコン領域４０を含むｐチャネルソース／ドレイン領域は、ＢＦ2イオンを注入される。好適なイオンドーズは１．０×１０15〜５．０×１０15ｃｍ-2であり、ＢＦ2のイオンエネルギーは１０ｋｅＶ〜８０ｋｅＶである。この場合もまた、イオンエネルギーが十分小さいので、ゲート誘電体層を通じチャネル領域まで注入されるイオンは存在しない。このイオン注入により、ｐチャネルトランジスタ用の積み上げｐ+ソース領域およびｐ+ドレイン領域を作製する。フォトレジストは剥がされ、そして新しいフォトレジストがｎチャネルソース／ドレインイオン注入のためにｐチャネルトランジスタをマスクするのに使用される。
【００５５】
ｎチャネルソース／ドレイン領域は、１．０×１０15〜５．０×１０15のイオンドーズで、４０ｋｅＶ〜１００ｋｅＶのイオンエネルギーのヒ素、または１０ｋｅＶ〜６０ｋｅＶのイオンエネルギーの燐のイオン注入により形成される。マスキングレジストを剥がし、ウェハを不活性ガス雰囲気中において、約８００℃〜約１１００℃の範囲の温度で、１５秒〜６０分間アニールした。ｐチャネルトランジスタのソースおよびドレインはｐ+にドープされ、一方ｎチャネルトランジスタの対応する領域はｎ+にドープされる。
【００５６】
図９を参照して、シリコンゲルマニウム島２４は、いくつかの方法のうち任意の１つ（例えば、高い選択性ウェットエッチング）によって除去される。シリコン上のシリコンゲルマニウムを選択的に除去するいくつかのウェットエッチングプロセスがあり、例えば酢酸、硝酸およびＨＦの混合液によるウェットエッチングプロセスでは、シリコンゲルマニウム対シリコンが１００対１、シリコンゲルマニウム対二酸化ケイ素が１０００対１よりも優れたエッチングの選択性を示す。ＮＨ4ＯＨ、Ｈ2Ｏ2および水の混合液では、シリコンよりもシリコンゲルマニウムを少なくとも５倍早く選択的にエッチングし得る。またＨ2Ｏ2、ＨＦおよび水の混合液は、シリコン上のシリコンゲルマニウムを選択的にエッチングし得る。いずれのウェットエッチングプロセスも、図９に示される構成となり得る。シリコンゲルマニウム島２４のエッチングの間利用できる、高い選択性およびパターン制御により厳密な寸法、すなわち、ゲート長が制御され得る。すなわち、スペーサ３６および３８の内側の側壁は、本明細書で開示されるプロセスの間、ゲート領域の表面とほぼ垂直であるので、ゲートの厳密な寸法は製造ステップの間変化しない。示された実施形態において、ゲートは、０．１０〜０．２ミクロンの間、好適には約０．１３ミクロンの厳密な寸法を有し、領域２６から領域２８のゲート領域の幅に亘って広がる。島２４が除去された領域（最終的に完成したトランジスタのチャネル領域４２となるものに亘る領域）は、本明細書中ではボイド４５と称される。ボイド４５は、代わりにゲート領域上のボイドと称される。
【００５７】
シリコンゲルマニウムを除去すると、最初のパッド酸化物２２の残りの部分が露出され、図９の線２２によってのみ示される。この酸化物層はゲート誘電体として機能出来るが、シリコンゲルマニウム島の除去後、残りのパッド酸化物が、汚染されてないか、またはダメージのない状態であるとは考えられない。パッド酸化物２２は、マスクされていない閾値調整注入のための遮蔽酸化物として機能する。当然マスクされていない閾値調整注入は、必ず酸化物パッド２２を汚染する。従って、酸化物パッド２２は、ゲート誘電体として望ましくなく、酸化物パッド２２を除去した後、チャネル領域４２を露出し、その上になんらかのゲート誘電体の形成を必要とする。
【００５８】
ゲート誘電体の形成の最も簡単なアプローチは、チャネル領域４２内の露出されたシリコン上に誘電体を再成長させることであるが、このような再成長はエッジを薄くさせ得、最終的に得られるデバイスが望ましくない低ゲート破壊電圧を有することになる。この影響は、図２を参照して記述された上述の酸化ステップの適切な設計によって減少し得る。酸化ステップ中、バーズビーク３０および３２はシリコンゲルマニウム島の周囲に形成され、ゲートのエッジにおけるパッド酸化物を厚くする。残ったパッド酸化物を制御性良く除去すれば、「抑え（ｔｏｅ）」がスペーサ（３６および３８）の下部に形成され、エッジの薄膜化を防ぐ。
【００５９】
あるいは、なんらかの堆積方法によってゲート誘電体を形成し得る。これは、酸化シリコン以外の材料が使用されてもよく、ＡｌＮ、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ2、またはＴａ2Ｏ5のような他の材料は、高誘電率および／または高耐圧強度などの望ましい物性を有しているので、有利である。さらに、アルミニウムドープド酸化ジルコニウム、シリコンドープド酸化ジルコニウム、酸化ハフニウム、アルミニウムドープド酸化ハフニウム、およびシリコンドープド酸化ハフニウムなどの酸化ジルコニウムおよび酸化ハフニウム化合物が使用されてもよい。これらの例において、上述の酸化ステップによるバーズビークの形成は必要とされず、プロセス経路からそのステップを省略してもよい。この材料は、ＣＶＤ、ＰＶＤ、または原子層堆積法（ＡＬＤ）によって堆積され得る。いずれの方法を使用するかに係らず、最終結果は、図１０に示されるようにゲート誘電体層４４を形成する。
【００６０】
ゲート誘電体４４の形成後、ゲート電極材料４６が構造全体に堆積され、図１０に示される構成となる。堆積された層４６はポリシリコンである。しかし、ポリシリコン以外の材料にてボイドを埋めると伴に、ソース、ゲートおよびドレイン領域に亘って堆積してもよい。タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）のような高融点金属、または銅（Ｃｕ）のような高導電率金属が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タングステン（ＷＮ）のようなバリア金属と組合せて使用され得る。別の実施形態において、ポリシリコンゲルマニウムもまたゲート形成のために使用される。その構造が選択されたいずれの金属で覆われても、その構造はＣＭＰにより全体的な平坦化を行って、ポリシリコン層４０およびゲート材料層４６の一部分、ならびに側壁スペーサ３６および３８の一部分を除去し、その結果、図１１に示す構造になる。
【００６１】
任意のサリサイド（自己整合シリサイド）プロセスはゲート、ソース、およびドレイン電極の寄生抵抗を最小にするように実行される。図１２を参照して、シリサイド層５２および５４は、任意の最先端技術のサリサイドプロセスによって形成される。サリサイドの従来技術における問題は、スペーサ３６および３８上に残るエッチングされなかった金属によって、ゲートがソースおよび／またはドレインとショートし得ることである。この問題は、「接触研磨（ｔｏｕｃｈ  ｐｏｌｉｓｈ）」、極めて短いＣＭＰステップによって解決される。
【００６２】
ここで図１２のデバイスは、導体のメタライゼーションの準備の完了した状態である。導体のメタライゼーションは、当業者に周知の任意の技術によって達成され、ソース領域、ゲート領域、およびドレイン領域用の電極を形成する。それらの電極は、それぞれの領域と電気的に接触した状態にある。この導体のメタライゼーションは、アルミニウム合金を用いるような従来のパターニングおよびエッチングメタライゼーションにより達成される。しかし、表面はすでに全体的に平坦化されているので、銅の埋め込み及びＣＭＰによるダマシン型メタライゼーションも容易に実行され得る。
【００６３】
ここで図１３を参照すると、バルクシリコン層６０および埋め込み酸化物層６２を有するＳＩＭＯＸ基板上に適用した構造が示されている。同一の要素について用いられた参照番号を用いて残りの構造を示す。
【００６４】
図１４および図１５は、本発明の別の実施形態を示し、ここでバリア層は図９のボイド４５内に堆積されている。バリア層７０は、好適には、続いてボイド４５内に堆積される銅ゲート電極７３に対しバリア性を有する窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タングステン（ＷＮ）のような適したバリア金属である（図１５を参照されたい）。ソースおよびドレイン領域上の余分なバリア金属は、ＣＭＰによって取り除かれ、その結果示されるように、ゲート電極７３に対してバリア材料は自然に自己整合的に形成される。図１６はＳＩＭＯＸ基板上の図１５の実施形態を示す。図１４〜図１６におけるゲート誘電体４４は、例えばＴａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、これらにＳｉおよびＡｌのいずれかをドープした任意の材料等の高誘電率材料、または他の適した誘電体材料の堆積のようないずれかの適した手段によって提供され、それらのうちのいくつかが任意にＳｉまたはＡｌのいずれか一方、または他の適した誘電体材料にドープされ得る。図１０を参照して説明された実施形態において、同様のプロセスがゲート誘電体４４を提供するため使用され得る。
【００６５】
またＳｉＳｎのような他のＩＶ−Ｂ族合金が、上述のプロセスにおいて、ダミーゲート（すなわち置き換えゲート）として使用されてもよい。類似の処理ステップおよびプロセスの改変が、これらの材料の同様の化学的性質に基づいたシリコンゲルマニウムおよびシリコン錫合金プロセスで使用され得る。これらの新しいダミーゲート材料はまた、強誘電体メモリのような他のデバイスの製造のために使用されてもよい。
【００６６】
前述の発明の実施形態は、積み上げソース／ドレイン構成を使用する。図１７〜図２２の実施形態は従来のソース／ドレイン構造を有する。図１７、１８，１９および２０はそれぞれ、図３、４、５および９に示された第１の実施形態に等価なステップを示し、両方の図において同一の参照番号が同一の要素について用いられる。図１７において、島２４および側壁スペーサ３６および３８の形成後、注入ステップを実行し、適したｐまたはｎ型ドーパント（形成されるデバイスの伝導型に依存して）を基板２０に注入する。ドーパントを活性化するため適したアニールが実行された後、その結果、ソース領域１００およびドレイン領域１０２が形成される。
【００６７】
この実施形態において、次のステップ（図１８）は、二酸化ケイ素のような誘電体１０６の層を合金の島、島の側壁、およびソースならびにドレイン領域上に堆積することである。層１０６はまた、上述した構造上に堆積された非島状材料または「第１の誘電体材料層」と呼ばれる。図４の層４０と同様に、層１０６はシリコンゲルマニウム（「島」）層２４より「Ｔ」の量（図４を参照されたい）だけ厚い。次いで図１９に示すように、その構造はＣＭＰによって処理され、シリコンゲルマニウム島２４が露出する。図１９において、ソース／ドレイン領域１００／１０２は、それぞれ二酸化ケイ素層１１０／１１２によって覆われる。素子分離のためのフィールド領域の形成は、上記の図６〜図８を参照して示し、説明されるように実行される。
【００６８】
ここで、シリコンゲルマニウム島２４は、島２４の材料を選択的に除去するが、側壁スペーサ３６および３８または二酸化ケイ素領域１１０および１１２を除去しない、任意の適した方法によって除去される。当業者に周知のいくつかのウェットエッチングプロセスが存在し、そのウェットエッチングプロセスによって二酸化ケイ素または窒化シリコン上のシリコンゲルマニウムが選択的に除去される。図２０に示すように、除去ステップの結果、デバイスのゲート領域（すなわちチャネル領域４２）上にボイド４５が生成される。
【００６９】
図１７〜図２２の実施形態におけるゲート誘電体層４４（図２１）の形成およびゲート電極材料層４６の堆積は、図１０を参照し先に記述したものと同じである。ボイド４５をゲート構造で埋めることによって、図２２の線１１８によっておよそ示されるレベルまで構造の上面を平坦化する。平坦化ステップは化学的機械研磨によって実行される。
【００７０】
最後に、第２の誘電体層１２２が、平坦化された構造上に堆積される。開口部１２４、１２６、１２８が層１２２を貫いて形成される。層１２２は、ゲート構造１３０まで広がる開口部１２６、および第１の誘電体層１１０および１１２を貫きそれぞれソース領域１００およびドレイン領域１０２まで広がる開口部１２４および１２８を含む。次いで適した金属層（図示せず）が、その構造上および開口部１２４、１２６、１２８内に堆積され、ソース領域１００、ゲート領域１３０、およびドレイン領域１０２と電気的に接触する電極を形成し、デバイスを完成させる。
【００７１】
従って、シリコンゲルマニウム置き換えゲート、または同様の合金置き換えゲートを用いたＭＯＳＦＥＴの形成方法を開示してきた。その構造を形成する好適な方法およびそれらのＳＩＭＯＸ基板への適用が開示されているが、さらなる変形および改変が添付の請求の範囲で規定された本発明の範囲から逸脱することなくなされることを理解されるべきである。
【００７２】
【発明の効果】
ＭＯＳＦＥＴの製造方法は以下のステップを含む。すなわち、シリコン基板上に酸化物層が堆積するステップと、基板内のゲート領域上にシリコン系合金の島を形成し、それによりシリコン系合金はシリコンゲルマニウム合金またはシリコン錫合金もしくはＩＶ−Ｂ族元素の別の合金を含むステップと、シリコン系合金の島の周りに側壁を形成するステップと、基板内にソース領域およびドレイン領域を形成するステップと、シリコン系合金の島を除去し、それによってゲート領域上にボイドを残すステップと、ボイドおよびソース領域およびドレイン領域上の領域を埋めるステップと、化学的機械研磨によってその構造の上面を平坦化するステップとを含む。あるいは、従来の積み上げソース／ドレイン構造を提供する別の実施形態を開示する。
【００７３】
本発明は、ゲートの厳密な寸法のより良い制御をしつつ選択的に除去され得るダミーゲート（すなわち置き換えのゲート）のための新しい材料を使用する。特に、シリコンゲルマニウム置き換えゲートは、従来技術の置き換えゲートより、より早くエッチングされ得、そしてより容易にパターニングされ得る。さらに、従来技術のポリシリコン置き換えゲートが酸化物スペーサでのみ形成され得るのに対して、置き換えゲート材料としてシリコンゲルマニウムまたは同様の合金を使用することによって、酸化物または窒化物スペーサの使用を可能にし、それにより置き換えゲート島を形成する。
【図面の簡単な説明】
【図１】図１は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図２】図２は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図３】図３は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図４】図４は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図５】図５は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図６】図６は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図７】図７は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図８】図８は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図９】図９は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図１０】図１０は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図１１】図１１は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図１２】図１２は積み上げソース／ドレイン領域を有する本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図１３】図１３はＳＯＩ基板上のデバイスを示す。
【図１４】図１４は本発明の別の実施形態におけるバリア層堆積後のデバイスの構造を示す。
【図１５】図１５は堆積されたバリア層を有する完全なデバイス構造を示す。
【図１６】図１６はＳＩＭＯＸ基板上に堆積されたゲートバリア層を有する完全なデバイス構造を示す。
【図１７】図１７は本発明のさらに別の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図１８】図１８は本発明のさらに別の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図１９】図１９は本発明のさらに別の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図２０】図２０は本発明のさらに別の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図２１】図２１は本発明のさらに別の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【図２２】図２２は本発明のさらに別の実施形態によるＭＯＳＦＥＴデバイスの製造における連続ステップを示す。
【符号の説明】
２０  基板
４１  酸化物領域
４２  チャネル領域
４５  ボイド
４８、５０  ポリシリコン層
６０  バルクシリコン層
６２  埋め込み酸化物層
１００  ソース領域
１０２  ドレイン領域
１０６  誘電体層（第１の誘電体層）
１１０、１１２  二酸化ケイ素層（第１の誘電体層）
１２２  第２の誘電体層
１２４、１２６、１２８  開口部
１３０  ゲート領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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