(57)【特許請求の範囲】
【請求項１】
クロック信号とデータ信号が入力され、前記クロック信号がローレベルであるときには、前記データ信号の論理値を反転させた第１出力信号を発生させる一方、前記クロック信号がハイレベルであるときには前記データ信号の論理値に応じて動作し、前記データ信号がハイレベルの場合はローレベルの前記第１出力信号を発生させ、前記データ信号がローレベルの場合は以前の出力値をそのまま維持する第１ラッチと、
前記クロック信号と前記第１出力信号が入力され、前記クロック信号がローレベルであるときにはハイレベルの第２出力信号を発生させ、前記クロック信号がハイレベルであるときには前記第１出力信号の論理値に応じて動作し、前記第１出力信号がハイレベルの場合はローレベルの前記第２出力信号を発生させ、前記第１出力信号がローレベルの場合は以前の出力値をそのまま維持する第２ラッチと、
前記クロック信号と前記第２出力信号が入力され、前記クロック信号がハイレベルであるときには、前記第２出力信号の論理値を反転させた第３出力信号を発生させ、前記クロック信号がローレベルであるときには前記第２出力信号の論理値に応じて動作し、前記第２出力信号がローレベルの場合はローレベルの前記第３出力信号を発生させ、前記第２出力信号がハイレベルの場合は以前の出力値をそのまま維持する第３ラッチと、
前記第３出力信号を反転させて最終出力するインバータと、
を含んで構成されることを特徴とするＤフリップフロップ。
【請求項２】
前記第１ラッチが、前記クロック信号によって制御される第１プルアップ素子と、前記データ信号によって制御される第１プルダウン素子が直列連結され、前記第１プルアップ素子と前記第１プルダウン素子のそれぞれの一端が相互連結され形成された第１出力端に、前記第１出力信号を発生させる構成であって、かつ、前記第１プルダウン素子の駆動能力が、前記第１プルアップ素子の駆動能力より大きい比例型ラッチであることを特徴とする請求項１記載のＤフリップフロップ。
【請求項３】
前記第２ラッチが、前記クロック信号によって制御される第２プルアップ素子と、前記第１出力信号によって制御される第２プルダウン素子が直列連結され、前記第２プルアップ素子と前記第２プルダウン素子のそれぞれの一端が相互連結され形成された第２出力端に、前記第２出力信号を発生させる構成であって、かつ、前記第２プルアップ素子の駆動能力が、前記第２プルダウン素子の駆動能力より大きい比例型ラッチであることを特徴とする請求項１記載のＤフリップフロップ。
【請求項４】
前記第３ラッチが、前記第２出力信号によって制御される第３プルアップ素子と、前記クロック信号によって制御される第３プルダウン素子、前記第２出力信号によって制御される第４プルダウン素子が直列連結され、前記第３プルアップ素子と前記第４プルダウン素子のそれぞれの一端が相互連結され形成された第３出力端に、前記第３出力信号を発生させるクロック駆動型ラッチであることを特徴とする請求項１記載のＤフリップフロップ。
【請求項５】
クロック信号とデータ信号が入力され、前記データ信号がローレベルであるときには、前記クロック信号を反転させた第１出力信号を発生させ、前記データ信号がハイレベルであるときには前記クロック信号の論理値に応じて動作し、前記クロック信号がハイレベルである場合はローレベルの前記第１出力信号を発生させ、前記クロック信号がローレベルである場合は以前の出力値をそのまま維持する第１ラッチと、
前記クロック信号と前記第１出力信号が入力され、前記第１出力信号がローレベルであるときには、前記クロック信号を反転させた第２出力信号を発生させ、前記第１出力信号がハイレベルのときには前記クロック信号の論理値に応じて動作し、前記クロック信号がハイレベルの場合はローレベルの前記第２出力信号を発生させ、前記クロック信号がローレベルの場合は以前の出力値をそのまま維持する第２ラッチと、
前記クロック信号と前記第２出力信号が入力され、前記第２出力信号がハイレベルであるときにはローレベルの第３出力信号を発生させ、前記第２出力信号がローレベルであるときには前記クロック信号の論理値に応じて動作し、前記クロック信号がローレベルの場合はハイレベルの前記第３出力信号を発生させ、前記クロック信号がハイレベルの場合は以前の出力値をそのまま維持する第３ラッチと、
前記第３出力信号を反転させて最終出力するインバータと、
を含んで構成されることを特徴とするＤフリップフロップ。
【請求項６】
前記第１ラッチが、前記データ信号によって制御される第１プルアップ素子と、前記クロック信号によって制御される第１プルダウン素子が直列に連結され、前記第１プルアップ素子と前記第１プルダウン素子のそれぞれの一端が相互連結され形成された第１出力端に、前記第１出力信号を発生させる構成であって、かつ、前記第１プルダウン素子の駆動能力が、前記第１プルアップ素子の駆動能力より大きい比例型ラッチであることを特徴とする請求項５記載のＤフリップフロップ。
【請求項７】
前記第２ラッチが、前記第１出力信号によって制御される第２プルアップ素子と、前記クロック信号によって制御される第２プルダウン素子が直列に連結され、前記第２プルアップ素子と前記第２プルダウン素子のそれぞれの一端が相互連結され形成された第２出力端に、前記第２出力信号を発生させる構成であって、かつ、前記第２プルダウン素子の駆動能力が、前記第２プルアップ素子の駆動能力より大きい比例型ラッチであることを特徴とする請求項５記載のＤフリップフロップ。
【請求項８】
前記第３ラッチが、前記第２出力信号によって制御される第３プルアップ素子と、前記クロック信号によって制御される第４プルアップ素子、前記第２出力信号によって制御される第３プルダウン素子が直列に連結され、前記第４プルアップ素子と前記第３プルダウン素子のそれぞれの一端が相互連結され形成された第３出力端に、前記第３出力信号を発生させるクロック駆動型ラッチであることを特徴とする請求項５記載のＤフリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤフリップフロップに関し、詳しくは、回路構成に必要な素子の数を減らして速い動作速度と小さい消費電力を具現したＤフリップフロップに関する。
【０００２】
【従来技術】
一般的にＤフリップフロップは、ディジタル回路で多く使われるレジスタの一種である。
上記Ｄフリップフロップの出力動作はクロック信号に同期してなされ、クロック信号の周期の間でデータがローレベルからハイレベルに変化しても出力はローレベルを保持し、また、クロック信号の発生時にデータがハイレベルであれば、その後にデータがローレベルに切り換わっても、次のクロック信号の発生まで出力はハイレベルに保持される。
【０００３】
このようなＤフリップフロップは、クロック信号の立上がり時に出力の遷移がなされるポジティブエッジトリガ形式のＤフリップフロップと、クロック信号の立下がり時に出力の遷移がなされるネガティブエッジトリガ形式のＤフリップフロップとに区別される。
図11は、このような従来の一般的なＤフリップフロップの記号を示すものであり、図12は従来のＤフリップフロップの内部構成を示す回路図である。
【０００４】
図12のＤフリップフロップは、マスターとスレーブの２つのラッチで構成される。マスターラッチは、クロック信号(CLK) とデータ信号(D) が入力され、内部的な出力信号(Q')を発生させる。マスターラッチの出力信号(Q')が入力されるスレーブラッチは、クロック信号(CLK) の立上がり時点でマスターラッチに保存されているデータの論理値( 出力信号Q') と同一な論理値の出力信号(Q) およびその補信号（/Q）を出力する。
【０００５】
マスターラッチの詳しい構成は次の通りである。
即ち、データ信号(D) はトランスミッション・ゲート（１）を通してインバータ（２）に出力されるが、このインバータ（２）の出力信号がマスターラッチの出力信号（Q'）となる。出力信号（Q'）はまた別のインバータ（５）とトランスミッション・ゲート（４）を通して、インバータ（２）の入力端にフィードバックされる。従って、インバータ（２）は２つのトランスミッション・ゲート（１）（４）によって、それぞれ制御される２つの入力経路を持つのである。トランスミッション・ゲート（１）はデータ信号(D）の直接入力経路を制御し、また別のトランスミッション・ゲート（２）はフィードバック経路を制御する。
【０００６】
前記２つのトランスミッション・ゲート（１）（４）は、クロック信号(CLK）によって制御され、トランスミッション・ゲート（１）は、クロック信号(CLK）がローレベルのときターンオンされ、また、トランスミッション・ゲート（４）は、クロック信号(CLK) がハイレベルのときターンオンされる。
このように交互にターンオンされる（又は交互にターンオフされる）２つのトランスミッション・ゲート（１）（４）のオン・オフ動作は、マスターラッチのデータ出力モードとデータ維持（hold）モードを決定する。即ち、トランスミッション・ゲート（１）がターンオンされた場合、インバータ（２）で出力信号（Q'）が発生し、フィードバック経路は形成されない。一方、トランスミッション・ゲート（４）がターンオンされた場合には、２つのインバータ（２）（５）とトランスミッション・ゲート（４）がフィードバック経路を形成し、出力信号(Q' ）の論理値を維持し続ける。
【０００７】
スレーブラッチの構成も、上述のマスターラッチと類似している。
マスターラッチの出力信号（Q'）が入力されるトランスミッション・ゲート（６）とインバータ（７）が直列に連結されるが、このインバータ（７）の出力信号がスレーブラッチの出力信号(Q）となる。この出力信号(Q）はまた別のインバータ（９）とトランスミッション・ゲート（８）を通して、インバータ（７）の出力端にフィードバックされる。従って、インバータ（７）も、２つのトランスミッション・ゲート（６）（８）によって、それぞれ制御される２つの入力経路を持つのである。トランスミッション・ゲート（６）は、出力信号（Q'）の直接入力経路を制御し、また、トランスミッション・ゲート（８）は、フィードバック経路を制御する。この２つのトランスミッション・ゲート（６）（８）は、クロック信号(CLK）によって制御される。トランスミッション・ゲート（６）は、クロック信号(CLK）がハイベルのときターンオンされ、また、トランスミッション・ゲート（８）は、クロック信号(CLK）がローレベルのときターンオンされる。
【０００８】
このように交互にターンオンされる（又は交互にターンオフされる）２つのトランスミッション・ゲート（６）（８）のオン・オフ動作は、スレーブラッチのデータ出力モードとデータ維持（hold）モードを決定する。即ち、トランスミッション・ゲート（６）がターンオンされた場合、インバータ（７）で出力信号（Q)が発生し、フィードバック経路は形成されない。一方、トランスミッション・ゲート（８）がターンオンされた場合には、２つのインバータ（７）（９）とトランスミッション・ゲート（８）がフィードバック経路を形成し、出力信号（Q)の論理値を維持し続ける。このとき、インバータ（９）から出力される信号は出力信号(Q）の反転された信号(/Q)である。
【０００９】
上述のようにマスターラッチとスレーブラッチの動作において、各ラッチでのデータ出力動作とデータ維持動作は、相補的に成り立っている。
即ち、クロック信号(CLK）がローレベルになれば、マスターラッチのトランスミッション・ゲート（１）がターンオンされデータ信号(D）が入力される。しかし、スレーブラッチのトランスミッション・ゲート（６）はターンオフされ、新しく入力されたデータ信号(D）は出力されない。このときクロック信号(CLK）がハイレベルになれば、マスターラッチのトランスミッション・ゲート（１）がターンオフされ、新しいデータ信号(D）の入力はなく、既に入力されているデータ信号(D）の論理値をそのまま維持する。このときスレーブラッチではトランスミッション・ゲート（６）がターンオフされ、マスターラッチの出力信号(Q' ）( 即ち、入力されていたデータ信号(D) の反転された信号）が、スレーブラッチのインバータ（７）を通して反転出力される。即ち、入力データ(D）と同一な論理値の出力信号(Q）が発生するのである。
【００１０】
【発明が解決しようとする課題】
しかし、このような従来のＤフリップフロップでは、多数個のトランスミッション・ゲートとインバータが必要である。例えば、図12に示されたＤフリップフロップの場合には、５つのインバータと４つのトランスミッション・ゲートで構成される。
【００１１】
このように多くの数の論理ゲートをＭＯＳ形トランジスタなどで具現する場合には、寄生キャパシタンスなどの内部キャパシタンスが増加するようになり、内部キャパシタンスの増加は、結果的に、多くの電力消費を要することになる一方、動作速度の観点でも多くの数の素子による動作速度の鈍化を避けられなくなる。
【００１２】
そこで、本発明はＤフリップフロップを構成するのに必要な素子の数を減らし、高速動作及び低消費電力を具現したポジティブエッジトリガ形式及びネガティブエッジトリガ形式のＤフリップフロップを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明では、クロック信号とデータ信号が入力され、前記クロック信号がローレベルであるときには、前記データ信号の論理値を反転させた第１出力信号を発生させる一方、前記クロック信号がハイレベルであるときには前記データ信号の論理値に応じて動作し、前記データ信号がハイレベルの場合はローレベルの前記第１出力信号を発生させ、前記データ信号がローレベルの場合は以前の出力値をそのまま維持する第１ラッチと、前記クロック信号と前記第１出力信号が入力され、前記クロック信号がローレベルであるときにはハイレベルの第２出力信号を発生させ、前記クロック信号がハイレベルであるときには前記第１出力信号の論理値に応じて動作し、前記第１出力信号がハイレベルの場合はローレベルの前記第２出力信号を発生させ、前記第１出力信号がローレベルの場合は以前の出力値をそのまま維持する第２ラッチと、前記クロック信号と前記第２出力信号が入力され、前記クロック信号がハイレベルであるときには、前記第２出力信号の論理値を反転させた第３出力信号を発生させ、前記クロック信号がローレベルであるときには前記第２出力信号の論理値に応じて動作し、前記第２出力信号がローレベルの場合はローレベルの前記第３出力信号を発生させ、前記第２出力信号がハイレベルの場合は以前の出力値をそのまま維持する第３ラッチと、前記第３出力信号を反転させて最終出力するインバータと、を含んでＤフリップフロップを構成するようにした。
【００１４】
請求項２記載の発明では、前記第１ラッチが、前記クロック信号によって制御される第１プルアップ素子と、前記データ信号によって制御される第１プルダウン素子が直列連結され、前記第１プルアップ素子と前記第１プルダウン素子のそれぞれの一端が相互連結され形成された第１出力端に、前記第１出力信号を発生させる構成であって、かつ、前記第１プルダウン素子の駆動能力が、前記第１プルアップ素子の駆動能力より大きい比例型ラッチである構成とした。
【００１５】
請求項３記載の発明では、前記第２ラッチが、前記クロック信号によって制御される第２プルアップ素子と、前記第１出力信号によって制御される第２プルダウン素子が直列連結され、前記第２プルアップ素子と前記第２プルダウン素子のそれぞれの一端が相互連結され形成された第２出力端に、前記第２出力信号を発生させる構成であって、かつ、前記第２プルアップ素子の駆動能力が、前記第２プルダウン素子の駆動能力より大きい比例型ラッチである構成とした。
【００１６】
請求項４記載の発明では、前記第３ラッチが、前記第２出力信号によって制御される第３プルアップ素子と、前記クロック信号によって制御される第３プルダウン素子、前記第２出力信号によって制御される第４プルダウン素子が直列連結され、前記第３プルアップ素子と前記第４プルダウン素子のそれぞれの一端が相互連結され形成された第３出力端に、前記第３出力信号を発生させるクロック駆動型ラッチである構成とした。
【００１７】
請求項５記載の発明では、クロック信号とデータ信号が入力され、前記データ信号がローレベルであるときには、前記クロック信号を反転させた第１出力信号を発生させ、前記データ信号がハイレベルであるときには前記クロック信号の論理値に応じて動作し、前記クロック信号がハイレベルである場合はローレベルの前記第１出力信号を発生させ、前記クロック信号がローレベルである場合は以前の出力値をそのまま維持する第１ラッチと、前記クロック信号と前記第１出力信号が入力され、前記第１出力信号がローレベルであるときには、前記クロック信号を反転させた第２出力信号を発生させ、前記第１出力信号がハイレベルのときには前記クロック信号の論理値に応じて動作し、前記クロック信号がハイレベルの場合はローレベルの前記第２出力信号を発生させ、前記クロック信号がローレベルの場合は以前の出力値をそのまま維持する第２ラッチと、前記クロック信号と前記第２出力信号が入力され、前記第２出力信号がハイレベルであるときにはローレベルの第３出力信号を発生させ、前記第２出力信号がローレベルであるときには前記クロック信号の論理値に応じて動作し、前記クロック信号がローレベルの場合はハイレベルの前記第３出力信号を発生させ、前記クロック信号がハイレベルの場合は以前の出力値をそのまま維持する第３ラッチと、前記第３出力信号を反転させて最終出力するインバータと、を含んでＤフリップフロップを構成するようにした。
【００１８】
請求項６記載の発明では、前記第１ラッチが、前記データ信号によって制御される第１プルアップ素子と、前記クロック信号によって制御される第１プルダウン素子が直列に連結され、前記第１プルアップ素子と前記第１プルダウン素子のそれぞれの一端が相互連結され形成された第１出力端に、前記第１出力信号を発生させる構成であって、かつ、前記第１プルダウン素子の駆動能力が、前記第１プルアップ素子の駆動能力より大きい比例型ラッチである構成とした。
【００１９】
請求項７記載の発明では、前記第２ラッチが、前記第１出力信号によって制御される第２プルアップ素子と、前記クロック信号によって制御される第２プルダウン素子が直列に連結され、前記第２プルアップ素子と前記第２プルダウン素子のそれぞれの一端が相互連結され形成された第２出力端に、前記第２出力信号を発生させる構成であって、かつ、前記第２プルダウン素子の駆動能力が、前記第２プルアップ素子の駆動能力より大きい比例型ラッチである構成とした。
【００２０】
請求項８記載の発明では、前記第３ラッチが、前記第２出力信号によって制御される第３プルアップ素子と、前記クロック信号によって制御される第４プルアップ素子、前記第２出力信号によって制御される第３プルダウン素子が直列に連結され、前記第４プルアップ素子と前記第３プルダウン素子のそれぞれの一端が相互連結され形成された第３出力端に、前記第３出力信号を発生させるクロック駆動型ラッチである構成とした。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を、図１乃至図10を参照して説明する。
図１は本発明によるポジティブエッジトリガ形式のＤフリップフロップを示した回路図である。
図１でラッチＩ（第１ラッチ）は、クロック信号(CLK）によって制御されるプルアップ素子（第１プルアップ素子）であるPMOS・トランジスタ（１０）と、データ信号（Ｄ）によって制御されるプルダウン素子（第１プルダウン素子）であるNMOS・トランジスタ（１１）が、電源電圧端子(VDD）とアース（VSS)間に直列連結されて構成される。PMOS・トランジスタ（１０）とNMOS・トランジスタ（１１）のそれぞれのドレーンが相互連結され形成された出力端では、出力信号（Ｑ１' ）（第１出力信号）が出力される。
【００２２】
ラッチII（第２ラッチ）も、前記ラッチＩと同様に、クロック信号(CLK）によって制御されるプルアップ素子（第２プルアップ素子）であるPMOS・トランジスタ（１２）と、ラッチＩの出力信号（Ｑ１')によって制御されるプルダウン素子（第２プルダウン素子）であるNMOS・トランジスタ（１３）が、電源電圧端子(VDD）とアース(VSS）間に直列連結されて構成される。PMOS・トランジスタ（１２）とNMOS・トランジスタ（１３）のそれぞれのドレインが相互連結されて形成された出力端では、出力信号（Ｑ１")（第２出力信号）が出力される。
【００２３】
ラッチＩとラッチIIは、比例型ラッチ(ratioed latch）である。即ち、プルアップ素子の駆動能力を表すβP と、プルダウン素子の駆動能力を表すβN の大きさが、互いに異なって形成されている。
ラッチＩの場合には、βP よりβN が相対的に大きく形成されている。従って、クロック信号(CLK）がローレベルで、かつ、データ信号（Ｄ）がハイレベルであって、プルアップ素子（１０）とプルダウン素子（１１）がすべてターンオンされても、出力信号（Ｑ１' ）は、駆動能力が相対的に大きいプルダウン素子（１１）の作用によってローレベルになる。
【００２４】
しかし、ラッチIIの場合には、βN よりβP が相対的に大きく形成されている。従って、クロック信号(CLK）がローレベルで、かつ、ラッチＩの出力信号（Ｑ１')がハイレベルであって、プルアップ素子（１２）とプルダウン素子（１３）がすべてターンオンされても、出力信号（Ｑ１")は、駆動能力が相対的に大きいプルダウン素子（１２）の作用によってハイレベルになる。
【００２５】
また、ラッチIII （第３ラッチ）は、プリチャージ型ラッチ（precharged latch）であり、初期値は常にハイレベルの論理値を持つ。
ラッチIII はクロック駆動型CMOSラッチ（clocked CMOS latch）であり、プルアップ素子（第３プルアップ素子）であるPMOS・トランジスタ（１４）と、プルダウン素子（第４プルダウン素子）であるNMOS・トランジスタ（１６）が、電源電圧端子（VDD ）とアース（VSS ）間に直列連結されて構成される。電源電圧端子（VDD ）に直接連結されているPMOS・トランジスタ（１４）とアース端子（VSS ）に直接連結されているNMOS・トランジスタ（１６）は、共にラッチIIの出力信号（Ｑ１”）によって制御される。しかし、PMOS・トランジスタ（１４）とNMOS・トランジスタ（１５）の間には、クロック信号（CLK ）によって制御されるプルダウン素子（第３プルダウン素子）であるNMOS・トランジスタ（１５）が連結されている。また、ラッチIII の出力端が、PMOS・トランジスタ（１４）とNMOS・トランジスタ（１５）のドレーンが連結されて構成されているので、たとえプルダウン素子であるNMOS・トランジスタ（１６）がターンオンされても、クロック信号（CLK ）がハイレベルになってNMOS・トランジスタ（１５）がターンオンされて初めてアース端子（VSS ）によるローレベルの信号が出力される。このNMOS・トランジスタ（１５）とPMOS・トランジスタ（１４）のそれぞれのドレインが相互連結され形成された出力端では、出力信号(/Ｑ１）（第３出力信号）が出力される。また、この出力信号(/Ｑ１）はインバータ（１７）によって反転され、出力信号（Ｑ１）として最終出力される。
【００２６】
図２から図４までは、図１に表した本発明によるポジティブエッジトリガ形式のＤフリップフロップを構成する各ラッチI,II,IIIの回路構成及び動作を区分して表したものである。
図２（Ａ）はラッチＩの回路図であり、図２（Ｂ）はラッチＩの動作特性を表したものである。図２（Ｂ）に表したように、データ信号（Ｄ）とクロック信号（CLK ）がすべてローレベルの場合は、PMOS・トランジスタ（１０）がターンオンされ、出力信号（Ｑ１' ）はハイレベルになる。反対に、データ信号（Ｄ）とクロック信号（CLK ）がすべてハイレベルの場合は、NMOS・トランジスタ（１１）がターンオンされ、出力信号（Ｑ１' ）はローレベルになる。また、データ信号（Ｄ）がローレベルで、クロック信号（CLK ）がハイレベルの場合は、２つのトランジスタ（１０）（１１）がターンオフされ、以前の出力値がそのまま維持される。更に、データ信号（Ｄ）がハイレベルで、クロック信号（CLK ）がローレベルの場合は、２つのトランジスタ（１０）（１１）がすべてターンオンされるが、本発明によるNMOS・トランジスタ（１１）の駆動能力がPMOS・トランジスタ（１０）より相対的に大きいため、出力信号（Ｑ１' ）はローレベルになる。
【００２７】
図３（Ａ）はラッチIIの回路図であり、図３（Ｂ）はラッチIIの動作特性を表したものである。図３（Ｂ）に表したように、ラッチＩの出力信号（Ｑ１' ）とクロック信号（CLK ）がすべてローレベルの場合は、PMOS・トランジスタ（１２）がターンオンされ、出力信号（Ｑ１”）はハイレベルになる。反対に、ラッチＩの出力信号（Ｑ１' ）とクロック信号（CLK ）がすべてハイレベルの場合は、NMOS・トランジスタ（１３）がターンオンされ、出力信号（Ｑ１”）はローレベルになる。また、ラッチＩの出力信号（Ｑ１' ）がローレベルで、クロック信号（CLK ）がハイレベルの場合は、２つのトランジスタ（１２）（１３）がすべてターンオフされ、以前の出力値がそのまま維持される。更に、ラッチＩの出力信号（Ｑ１' ）がハイレベルで、クロック信号（CLK ）がローレベルの場合は、２つのトランジスタ（１２）（１３）がすべてターンオンされるが、本発明によるPMOS・トランジスタ（１２）の駆動能力がNMOS・トランジスタ（１３）より相対的に大きいため、出力信号（Ｑ１”）はハイレベルになる。
【００２８】
図４（Ａ）はラッチIII の回路図であり、図４（Ｂ）はラッチIII の動作特性を表したものである。図４（Ｂ）に表したように、ラッチIIの出力信号（Ｑ１”）とクロック信号（CLK ）がすべてローレベルの場合は、PMOS・トランジスタ（１４）だけターンオンされ、出力信号(/Ｑ１）がハイレベルになる。反対にラッチIIの出力信号（Ｑ１”）とクロック信号（CLK ）がすべてハイレベルの場合は、２つのNMOS・トランジスタ（１５）（１６）がすべてターンオンされ、出力信号(/Ｑ１）はローレベルになる。また、ラッチIIの出力信号（Ｑ１”）がローレベルで、クロック信号（CLK ）がハイレベルの場合は、PMOS・トランジスタ（１４）がターンオンされ、出力信号(/Ｑ１）はハイレベルになる。更に、ラッチIIの出力信号（Ｑ１”）がハイレベルで、クロック信号（CLK ）がローレベルの場合は、出力端に連結されているトランジスタ（１４）とPMOS・トランジスタ（１５）がすべてターンオフされるため、出力信号(/Ｑ１）は変化せず、以前の状態の論理値がそのまま維持される。
【００２９】
このようなポジティブエッジトリガ形式のＤフリップフロップにハイレベルのデータ信号（Ｄ）が入力されたとき、クロック信号（CLK ）の変化にともなう動作は次のようになる。
まず、初期状態では、ローレベルのデータ信号（Ｄ）によってラッチＩのNMOS・トランジスタ（１１）がターンオフされ、ローレベルのクロック信号（CLK ）によってPMOS・トランジスタ（１０）がターンオンされ、ラッチＩの出力信号（Ｑ１' ）はハイレベルである。このハイレベル出力信号（Ｑ１' ）は、ラッチIIのNMOS・トランジスタ（１３）をターンオンさせる。このときNMOS・トランジスタ（１３）より駆動能力が相対的により大きいPMOS・トランジスタ（１２）もまたターンオンされているため、ラッチIIの出力信号（Ｑ１”）はハイレベルの初期値を持つ。このハイレベル出力信号（Ｑ１”）とクロック信号（CLK ）は、ラッチIII のトランジスタ（１４）とPMOS・トランジスタ（１５）をターンオフさせるため、ラッチIII の出力信号(/Ｑ１）は以前の状態の論理値が維持し続ける。
【００３０】
上記初期状態からクロック信号（CLK ）がローレベルのままハイレベルのデータ信号（Ｄ）が入力されると、ラッチＩのNMOS・トランジスタ（１１）がターンオンされる。このときラッチＩのPMOS・トランジスタ（１０）もまたローレベルのクロック信号（CLK ）によってターンオンされているが、NMOS・トランジスタ（１１）の駆動能力が相対的により大きいために、出力信号（Ｑ１' ）はローレベルになる。従って、ラッチIIのNMOS・トランジスタ（１３）はターンオフされ、PMOS・トランジスタ（１２）は、ローレベルのクロック信号（CLK ）によって既にターンオンされているため、ラッチIIの出力信号（Ｑ１”）は続けてハイレベルを維持する。ラッチIIの出力信号（Ｑ１''）の論理値がそのままであり、クロック信号（CLK ）もまたローレベルのままで変化していないので、ラッチIII の出力信号(/Ｑ１）は以前の状態の論理値が維持し続ける。
【００３１】
この状態でクロック信号（CLK ）がハイレベルに反転すると、ラッチＩのPMOS・トランジスタ（１０）がターンオフされ、ラッチＩの出力信号（Ｑ１' ）の論理値は続けてローレベルに維持される。しかし、ラッチIIでは、ハイレベルのクロック信号（CLK ）によって、PMOS・トランジスタ（１２）がターンオフされる。従って、ラッチIIでは、PMOS・トランジスタ（１２）とNMOS・トランジスタ（１３）がすべてターンオフされ、以前の状態の出力信号（Ｑ１”）の論理値であるハイレベルがそのまま維持される。ラッチIII では、ハイレベルに反転したクロック信号（CLK ）によって、NMOS・トランジスタ（１５）がターンオンされ、また、NMOS・トランジスタ（１６）も、ラッチIIの出力信号（Ｑ１”）によって既にターンオンされているため、出力信号(/Ｑ１）はローレベルになる。従って、インバータ（１７）の出力信号（Ｑ１）はハイレベルになる。これは、クロック信号（CLK ）がローレベルからハイレベルに反転することによって、以前の段階で入力されていたハイレベルのデータ信号（Ｄ）が初めて出力されるのである。
【００３２】
データ信号（Ｄ）の論理値がハイレベルのまま、クロック信号（CLK ）が再びローレベルに反転すると、ラッチＩのPMOS・トランジスタ（１０）がターンオンされるが、駆動能力が相対的に大きいNMOS・トランジスタ（１１）が既にターンオンされているため、ラッチＩの出力信号（Ｑ１' ）は続けてローレベルに維持される。このローレベル出力信号（Ｑ１' ）は、ラッチIIのNMOS・トランジスタ（１３）をターンオフさせ、ローレベルのクロック信号（CLK ）は、PMOS・トランジスタ（１２）ターンオンさせ、ラッチIIの出力信号（Ｑ１''）も、続けてハイレベルに維持される。このラッチIIのハイレベル出力信号（Ｑ１''）は、ラッチIII のPMOS・トランジスタ（１４）をターンオフさせ、かつ、アース端子（VSS ）に連結されたNMOS・トランジスタ（１６）をターンオンさせるが、出力端に連結されたNMOS・トランジスタ（１５）が、ローレベルのクロック信号（CLK ）によってターンオフされ、以前の状態の出力信号(/Ｑ１）の論理値であるローレベルが続けて維持される。すなわち、クロック信号（CLK ）がハイレベルからローレベルに反転することによって、出力信号（Ｑ１）は変化せず、以前の状態のハイレベル論理値をそのまま維持するのである。
【００３３】
一方、クロック信号（CLK ）がローレベルの状態で、データ信号（Ｄ）がローレベルに変われば、ラッチＩのNMOS・トランジスタ（１１）は、ローレベルのデータ信号（Ｄ）によってターンオフされ、PMOS・トランジスタ（１０）は、ローレベルのクロック信号（CLK ）によってターンオンされるために、出力信号（Ｑ１' ）はハイレベルである。ローレベルのクロック信号（CLK ）とラッチＩのハイレベル出力信号（Ｑ１' ）によって、ラッチIIのPMOS・トランジスタ（１２）とNMOS・トランジスタ（１３）がすべてターンオンされるが、PMOS・トランジスタ（１２）の駆動能力が相対的に大きいため、ラッチIIの出力信号（Ｑ１”）もまたハイレベルになる。このハイレベルの出力信号（Ｑ１" ）は、ラッチIII のPMOS・トランジスタ（１４）をターンオフさせ、NMOS・トランジスタ（１６）をターンオンさせるが、NMOS・トランジスタ（１５）が、ローレベルのクロック信号（CLK ）によって既にターンオフされているため、出力信号(/Ｑ１）は以前の状態の論理値であるローレベルが続けて維持される。
【００３４】
このように、クロック信号（CLK ）がハイレベルからローレベルに反転（すなわち、立下がり）すると、該反転後のデータ信号（Ｄ）の変化に関わらずに最終出力信号（Ｑ１）がハイレベル論理値を維持するのである。
また、データ信号（Ｄ）がローレベルの状態でクロック信号（CLK ）がハイレベルに反転すると、ラッチＩのPMOS・トランジスタ（１０）とNMOS・トランジスタ（１１）がすべてターンオフされ、ラッチＩの出力信号（Ｑ１' ）は、以前の状態の論理値であるハイレベルがそのまま維持される。ラッチIIではハイレベルに反転されたクロック信号（CLK ）によって、PMOS・トランジスタ（１２）がターンオフされ、NMOS・トランジスタ（１３）は、ラッチＩのハイレベル出力信号（Ｑ１' ）によって既にターンオンされていて、出力信号（Ｑ１”）はローレベルになる。このローレベルの出力信号（Ｑ１" ）は、ラッチIII のPMOS・トランジスタ（１４）をターンオフさせると同時に、アース端子（VSS ）に連結されているNMOS・トランジスタ（１６）をターンオフさせるため、出力信号(/Ｑ１）はハイレベルになる。従ってインバータ（１７）の出力信号（Ｑ１）の論理値はローレベルになるが、これはクロック信号（CLK ）がハイレベルに反転することによって、以前の段階で入力されていたローレベルのデータ信号（Ｄ）が最終出力されるのである。
【００３５】
このときクロック信号（CLK ）が再びローレベルに反転すれば、ラッチＩではPMOS・トランジスタ（１０）だけがターンオンされ、出力信号（Ｑ１' ）はそのままハイレベルが維持される。このハイレベルの出力信号（Ｑ１' ）はラッチIIのNMOS・トランジスタ（１３）をターンオンさせるが、駆動能力が相対的に大きいPMOS・トランジスタ（１２）もまた、ローレベルのクロック信号（CLK ）によってターンオンされるために、ラッチIIの出力信号（Ｑ１”）はハイレベルになる。このハイレベルの出力信号（Ｑ１''）は、ラッチIII のPMOS・トランジスタ（１４）をターンオフさせ、NMOS・トランジスタ（１６）をターンオンさせるが、出力端に連結されたNMOS・トランジスタ（１５）が、ローレベルのクロック信号（CLK ）によってターンオフされるために、ラッチIII の出力信号(/Ｑ１）は以前の状態の論理値であるハイレベルにそのまま維持される。結果的にインバータ（１７）で出力される最終出力信号（Ｑ１）は、ローレベルの論理値を続けて維持するが、これは、最終出力信号（Ｑ１）をハイレベルに反転させるクロック信号（CLK ）の入力（すなわち、立上がり）が発生しなかったためである。
【００３６】
このように動作する本発明によるポジティブエッジトリガ形式のＤフリップフロップのシミュレーションの結果を図５に表した。尚、図５（Ａ）はデータ信号（Ｄ）、図５（Ｂ）はクロック信号（CLK ）、図５（Ｃ）はラッチIII の出力信号(/Ｑ１）を示す。
この図５に示されるように、クロック信号（CLK ）の立下がりエッジでは、そのときのデータ信号（Ｄ）の如何に関わらずラッチIII の出力信号(/Ｑ１）は以前の状態の論理値がそのまま維持され、入力されていたデータ信号（Ｄ）の論理値がクロック信号（CLK ）の立上がりエッジで初めて出力される。
【００３７】
図６は、本発明によるネガティブエッジトリガ形式のＤフリップフロップを表した回路図である。
図６で、ラッチIV（第１ラッチ）は、データ信号（Ｄ）によって制御されるプルアップ素子（第１プルアップ素子）であるPMOS・トランジスタ（１８）と、クロック信号（CLK ）によって制御されるプルダウン素子（第１プルダウン素子）であるNMOS・トランジスタ（１９）が、電源電圧端子（VDD ）とアース（VSS ）の間に直列連結されて構成される。PMOS・トランジスタ（１８）とNMOS・トランジスタ（１９）のそれぞれのドメインが相互連結され形成された出力端では、出力信号（Ｑ２' ）（第１出力信号）が出力される。
【００３８】
ラッチＶ（第２ラッチ）も、前記ラッチIVと同様に、ラッチIVの出力信号（Ｑ２' ）によって制御されるプルアップ素子（第２プルアップ素子）であるPMOS・トランジスタ（２０）と、クロック信号（CLK ）によって制御されるプルダウン素子（第２プルダウン素子）であるNMOS・トランジスタ（２１）が、電源電圧端子（VDD ）とアース（VSS ）の間に直列連結されて構成される。PMOS・トランジスタ（２０）とNMOS・トランジスタ（２１）のそれぞれのドメインが相互連結され形成された出力端では、出力信号（Ｑ２”）（第２出力信号）が出力される。
【００３９】
前記ラッチIVとラッチＶは比例型ラッチである。すなわち、プルアップ素子の駆動能力βP とプルダウン素子駆動能力βN の大きさが、互いに異なって形成される。ラッチIVとラッチＶすべてがβP よりβN が相対的に大きく形成されている。従って、ラッチIVの場合には、クロック信号（CLK ）がハイレベルで、かつ、データ信号（Ｄ）がローレベルで、プルアップ素子（１８）とプルダウン素子（１９）がすべてターンオンされても、出力信号（Ｑ２' ）は駆動能力が相対的に大きいプルダウン素子（１９）の作用によってローレベルになる。ラッチＶの場合にも、βP よりβN が相対的に大きく形成されている。従って、クロック信号（CLK ）がハイレベルで、かつ、ラッチIVの出力信号（Ｑ２' ）がローレベルで、プルアップ素子（２０）とプルダウン素子（２１）がすべてターンオンされても、出力信号（Ｑ２”）は駆動能力が相対的に大きいプルダウン素子（２１）の作用によってローレベルになる。
【００４０】
また、ラッチVI（第３ラッチ）はプリチャージ型ラッチであり、ハイレベルの初期値を持つ。ラッチVIはクロック駆動型のCMOSラッチであり、プルアップ素子（第３プルアップ素子）のPMOS・トランジスタ（２２）とプルダウン素子（第３プルダウン素子）のNMOS・トランジスタ（２４）が、電源電圧端子（VDD ）とアース（VSS ）の間に直列連結されて構成される。電源電圧端子（VDD ）に直接連結されているPMOS・トランジスタ（２２）と、アース端子（VSS ）に直接連結されているNMOS・トランジスタ（２４）は、ラッチＶの出力信号（Ｑ２”）によって制御される。PMOS・トランジスタ（２２）とNMOS・トランジスタ（２４）の間にはクロック信号（CLK ）によって制御されるプルアップ素子（第４プルアップ素子）であるPMOS・トランジスタ（２３）が連結されている。また、ラッチＶの出力端がPMOS・トランジスタ（２３）とNMOS・トランジスタ（２４）のドレインが連結され構成されるので、たとえ電源電圧端子（VDD ）に連結されたプルアップ素子であるPMOS・トランジスタ（２２）がターンオンされても、クロック信号（CLK ）がローレベルになって、PMOS・トランジスタ（２３）がターンオンされて初めて電源電圧（VDD ）によるハイレベルの信号が出力されるのである。このPMOS・トランジスタ（２３）とNMOS・トランジスタ（２４）のそれぞれのドレインが相互連結され形成される出力端では、出力信号(/Ｑ２）（第３出力信号）が出力される。また、この出力信号(/Ｑ２）はインバータ（２５）によって反転され、出力信号（Ｑ２）として最終出力される。
【００４１】
図７から図９までは、図６に表れた本発明によるネガティブエッジトリガ形式のＤフリップフロップを構成する各ラッチIV,V,VI の回路構成及び動作を区分して表したものである。
図７（Ａ）はラッチIVの回路図であり、図７（Ｂ）はラッチIVの動作特性を表したものである。図７（Ｂ）に表したように、データ信号（Ｄ）とクロック信号（CLK ）がすべてローレベルの場合は、PMOS・トランジスタ（１８）がターンオンされ、出力信号（Ｑ２' ）はハイレベルになる。反対に、データ信号（Ｄ）とクロック信号（CLK ）がすべてハイレベルの場合は、NMOS・トランジスタ（１９）がターンオンされ、出力信号（Ｑ２' ）はローレベルになる。また、データ信号（Ｄ）がハイレベルで、かつ、クロック信号（CLK ）がローレベルの場合は、２つのトランジスタ（１８）（１９）がすべてターンオフされ、以前の出力値がそのまま維持される。更に、データ信号（Ｄ）がローレベルで、かつ、クロック信号（CLK ）がハイレベルの場合は、２つのトランジスタ（１８）（１９）がすべてターンオンされるが、本発明によってNMOS・トランジスタ（１９）の駆動能力がPMOS・トランジスタ（１８）より相対的に大きいため、出力信号（Ｑ２' ）はローレベルになる。
【００４２】
図８（Ａ）はラッチＶの回路図であり、図８（Ｂ）はラッチＶの動作特性を表したものである。図８（Ｂ）に表したように、ラッチIVの出力信号（Ｑ２' ）とクロック信号（CLK ）がすべてローレベルの場合は、PMOS・トランジスタ（２０）がターンオンされ、出力信号（Ｑ２”）はハイレベルになる。反対に、ラッチIVの出力信号（Ｑ２' ）とクロック信号（CLK ）がすべてハイレベルの場合は、NMOS・トランジスタ（２１）がターンオンされ、出力信号（Ｑ２”）はローレベルになる。また、ラッチIVの出力信号（Ｑ２' ）がハイレベルで、かつ、クロック信号（CLK ）がローレベルの場合は、２つのトランジスタ（２０）（２１）がすべてターンオフされ、以前の出力値がそのまま維持される。更に、ラッチIVの出力信号（Ｑ２' ）がローレベルで、かつ、クロック信号（CLK ）がハイレベルの場合は、２つのトランジスタ（２０）（２１）がすべてターンオンされるが、本発明によってNMOS・トランジスタ（２１）の駆動能力がPMOS・トランジスタ（２０）より相対的に大きいため、出力信号（Ｑ２”）はローレベルになる。
【００４３】
図９（Ａ）はラッチVIの回路図であり、図９（Ｂ）はラッチVIの動作特性を表したものである。図９（Ｂ）に表したように、ラッチＶの出力信号（Ｑ２”）とクロック信号（CLK ）がすべてローレベルの場合は、２つのトランジスタ（２２）（２３）がすべてターンオンされ、出力信号(/Ｑ２）はハイレベルになる。反対に、ラッチＶの出力信号（Ｑ２”）とクロック信号（CLK ）がすべてハイレベルの場合は、アース端子（VSS ）と出力端の間に連結されたNMOS・トランジスタ（２４）だけがターンオンされ、出力信号(/Ｑ２）はローレベルになる。また、ラッチＶの出力信号（Ｑ２”）がローレベルで、かつ、クロック信号（CLK ）がハイレベルの場合は、NMOS・トランジスタ（２４）はターンオフされ、電源電圧端子（VDD ）に連結されたPMOS・トランジスタ（２２）はターンオンされるが、出力端に連結されたPMOS・トランジスタ（２３）は、ハイレベルのクロック信号（CLK ）によってターンオフされ、出力信号（Ｑ２”）は以前の状態の論理値をそのまま維持する。更に、ラッチＶの出力信号（Ｑ２”）がハイレベルで、かつ、クロック信号（CLK ）がローレベルの場合は、PMOS・トランジスタ（２２）がターンオフされ、NMOS・トランジスタ（２４）がターンオンされ、出力信号(/Ｑ２）はローレベルになる。
【００４４】
このようなネガティブエッジトリガ形式のＤフリップフロップにハイレベルのデータ信号（Ｄ）が入力されたとき、クロック信号（CLK ）の変化にともなう動作は次のようになる。
ローレベルのデータ信号（Ｄ）が入力されていて、クロック信号（CLK ）の論理値もまたローレベルの状態では、ラッチIVの出力信号（Ｑ２' ）はハイレベルである。このハイレベル出力信号（Ｑ２' ）はラッチＶのPMOS・トランジスタ（２０）をターンオフさせ、NMOS・トランジスタ（２１）はローレベルのクロック信号（CLK ）によってターンオフされるため、ラッチＶの出力信号（Ｑ２”）は以前の状態の論理値をそのまま維持する。従って、ラッチVIの出力信号(/Ｑ２）とインバータ（２５）の出力信号（Ｑ２）も変化しない。
【００４５】
この状態でハイレベルのデータ信号（Ｄ）が入力されれば、ラッチIVのPMOS・トランジスタ（１８）がターンオフされ、NMOS・トランジスタ（１９）もまた既にターンオフされるため、ラッチIVの出力信号（Ｑ２' ）は以前の状態のハイレベル論理値をそのまま維持する。従って、ラッチＶの出力信号（Ｑ２”）とラッチVIの出力信号(/Ｑ２）もまた変化しない。
【００４６】
ハイレベルのデータ信号（Ｄ）が入力されている状態で、クロック信号（CLK ）がハイレベルに反転すれば、ラッチIVの出力信号（Ｑ２' ）はハイレベルの理論値を維持する。このハイレベル出力信号（Ｑ２' ）は、ラッチＶのPMOS・トランジスタ（２０）をターンオフさせ、NMOS・トランジスタ（２１）は、ハイレベルのクロック信号（CLK ）によってターンオンされるため、出力信号（Ｑ２”）はローレベルになる。このローレベル出力信号（Ｑ２”）は、ラッチVIのNMOS・トランジスタ（２４）をターンオフさせ、電源電圧端子（VDD ）に直接連結されたPMOS・トランジスタ（２２）をターンオンさせるが、出力端に連結されたPMOS・トランジスタ（２３）が、ハイレベルのクロック信号（CLK ）によってターンオフされるため、出力信号(/Ｑ２）は変化せず、以前の状態の論理値をそのまま維持する。
【００４７】
ハイレベルのデータ信号（Ｄ）が入力されている状態で、クロック信号（CLK ）がローレベルに反転すれば、ラッチIVのPMOS・トランジスタ（１８）とNMOS・トランジスタ（１９）がすべてターンオフされ、出力信号（Ｑ２' ）は以前の状態の論理値であるローレベルをそのまま維持する。このローレベルの出力信号（Ｑ２' ）はラッチＶのPMOS・トランジスタ（２０）をターンオンさせ、また、NMOS・トランジスタ（２１）はローレベルのクロック信号（CLK ）によってターンオフされ、出力信号（Ｑ２”）はハイレベルになる。このハイレベル出力信号（Ｑ２”）は、ラッチVIのPMOS・トランジスタ（２２）をターンオフさせ、電源電圧端子（VDD ）に直接連結されたNMOS・トランジスタ（２４）をターンオンさせて、出力信号(/Ｑ２）はローレベルになり、インバータ（２５）の出力信号（Ｑ２）はハイレベルになる。このハイレベルの出力信号（Ｑ２）は、以前の段階で入力されていたデータ信号（Ｄ）が、ハイレベルからローレベルに反転したクロック信号（CLK ）（即ち、クロック信号（CLK ）の立下がりエッジ）によってはじめて出力されたものである。
【００４８】
入力されているデータ信号（Ｄ）がハイレベルの状態で、クロック信号（CLK ）が再びハイレベルに反転すれば、ラッチIVのNMOS・トランジスタ（１９）がターンオンされ、出力信号（Ｑ２' ）はローレベルになる。このローレベル出力信号（Ｑ２' ）は、ラッチＶのPMOS・トランジスタ（２０）をターンオンさせるが、駆動能力が相対的により大きいNMOS・トランジスタ（２１）も、ハイレベルのクロック信号（CLK ）によってターンオンされるため、出力信号（Ｑ２”）はローレベルになる。このローレベル出力信号（Ｑ２”）は、ラッチVIのNMOS・トランジスタ（２４）をターンオフさせ、PMOS・トランジスタ（２２）をターンオンさせるが、出力端に連結されたPMOS・トランジスタ（２５）が、ハイレベルのクロック信号（CLK ）によってターンオフされ、出力信号(/Ｑ２）は以前の状態の論理値であるローレベルがそのまま維持される。
【００４９】
クロック信号（CLK ）がハイレベルの状態で、ローレベルのデータ信号（Ｄ）が入力されれば、ラッチIVのPMOS・トランジスタ（１８）とNMOS・トランジスタ（１９）がすべてターンオンされるが、NMOS・トランジスタ（１９）の駆動能力がPMOS・トランジスタ（１８）より相対的に大きいため、出力信号（Ｑ２' ）はローレベルになる。このローレベル出力信号（Ｑ２' ）は、ラッチＶのPMOS・トランジスタ（２０）をターンオンさせるが、駆動能力が相対的に大きいNMOS・トランジスタ（２１）もハイレベルのクロック信号（CLK ）によってターンオンされるため、出力信号（Ｑ２”）はローレベルになる。このローレベル出力信号（Ｑ２”）は、ラッチVIのNMOS・トランジスタ（２４）をターンオフさせ、PMOS・トランジスタ（２２）をターンオンさせるが、出力端に連結されているPMOS・トランジスタ（２３）が、ハイレベルのクロック信号（CLK ）によってターンオフされるため、出力信号(/Ｑ２）は以前の状態の論理値であるハイレベルがそのまま維持される。
【００５０】
ローレベルのデータ信号（D ）が入力されている状態で、クロック信号（CLK ）がローレベルに反転すれば、ラッチIVのNMOS・トランジスタ（１９）はターンオフされ、PMOS・トランジスタ（１８）はターンオンされ、出力信号（Ｑ２' ）はハイレベルになる。このハイレベル出力信号（Ｑ２' ）は、ラッチＶのPMOS・トランジスタ（２０）をターンオフさせ、NMOS・トランジスタ（２１）もローレベルのクロック信号（CLK ）によってターンオフされ、出力信号（Ｑ２”）は以前の状態の論理値であるローレベルが維持される。このローレベル出力信号（Ｑ２”）は、ラッチVIのNMOS・トランジスタ（２４）をターンオフさせ、PMOS・トランジスタ（２２）をターンオンさせる。出力端に連結されたPMOS・トランジスタ（２３）もまた、ローレベルのクロック信号（CLK ）によってターンオンされているため、ラッチVIの出力信号(/Ｑ２）はハイレベルになる。このときインバータ（２５）の出力信号（Ｑ２）はローレベルになるが、このローレベル出力信号（Ｑ２）は、以前の段階で入力されていたローレベルのデータ信号（Ｄ）が、ハイレベルからローレベルに反転したクロック信号（CLK ）（即ち、クロック信号（CLK ）の立下がりエッジ）によってはじめて出力されたものである。
【００５１】
出力されているデータ信号（Ｄ）がローレベルの状態で、クロック信号（CLK ）がハイレベルに反転すれば、ラッチIVのPMOS・トランジスタ（１８）とNMOS・トランジスタ（１９）がすべてターンオンされるが、NMOS・トランジスタ（１９）の駆動能力が相対的により大きいために、出力信号（Ｑ２' ）はローレベルになる。このローレベル出力信号（Ｑ２' ）は、ラッチＶのPMOS・トランジスタ（２０）をターンオンさせるが、駆動能力が相対的に大きいNMOS・トランジスタ（２１）も、ハイレベルのクロック信号（CLK ）によってターンオンされているため、出力信号（Ｑ２”）はローレベルになる。このローレベル出力信号（Ｑ２”）は、ラッチVIのNMOS・トランジスタ（２４）をターンオフさせ、PMOS・トランジスタ（２２）をターンオンさせるが、出力端に連結されたPMOS・トランジスタ（２３）が、ハイレベルのクロック信号（CLK ）によってターンオフされているため、出力信号(/Ｑ２）は以前の状態の論理値であるローレベルを維持し続ける。
【００５２】
このように動作する本発明によるネガティブエッジトリガ形式のＤフリップフロップのシミュレーション結果を図１０に表した。図１０で分かるように、クロック信号（CLK ）の立上がりエッジでは入力されたデータ信号（Ｄ）の論理値がそのまま維持され、入力されていたデータ信号（Ｄ）の論理値がクロック信号（CLK ）の立下がりエッジではじめて出力される。
【００５３】
【発明の効果】
請求項１又は請求項５記載の発明によると、ポジティブエッジトリガ形式及びネガティブエッジトリガ形式のＤフリップフロップを、必要な素子数を減らして具現でき、以て、電力消費を減少させ、かつ、動作速度を向上させることができるという効果がある。
【００５４】
また、請求項２〜４記載の発明によると、比例型ラッチとクロック駆動型ラッチを利用して、クロック信号の立上がりエッジでだけデータの出力が成されるポジティブエッジトリガ形式のＤフリップフロップを少ない素子数で構成できるという効果がある。
更に、請求項６〜８記載の発明によると、比例型ラッチとクロック駆動型ラッチを利用して、クロック信号の立下がりエッジでだけデータの出力が成されるネガティブエッジトリガ形式のＤフリップフロップを少ない素子数で構成できるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るポジティブエッジトリガ形式のＤフリップフロップを示す回路図。
【図２】前記ポジティブエッジトリガ形式のＤフリップフロップを構成するラッチＩの回路構成及び出力特性を示す図。
【図３】前記ポジティブエッジトリガ形式のＤフリップフロップを構成するラッチIIの回路構成及び出力特性を示す図。
【図４】前記ポジティブエッジトリガ形式のＤフリップフロップを構成するラッチIII の回路構成及び出力特性を示す図。
【図５】前記ポジティブエッジトリガ形式のＤフリップフロップの動作のシミュレーション結果を示す図。
【図６】本発明に係るネガティブエッジトリガ形式のＤフリップフロップを示す回路図。
【図７】前記ネガティブエッジトリガ形式のＤフリップフロップを構成するラッチIVの回路構成及び出力特性を示す図。
【図８】前記ネガティブエッジトリガ形式のＤフリップフロップを構成するラッチＶの回路構成及び出力特性を示す図。
【図９】前記ネガティブエッジトリガ形式のＤフリップフロップを構成するラッチVIの回路構成及び出力特性を示す図。
【図１０】前記ネガティブエッジトリガ形式のＤフリップフロップの動作のシミュレーション結果を示す図。
【図１１】Ｄフリップフロップの一般記号を示す図。
【図１２】従来のＤフリップフロップの構成を示す回路図。
【符号の説明】
10，12，14，18，20，22，23…PMOS・トランジスタ
11，13，15，16，19，21，24…NMOS・トランジスタ
17，25…インバータ
Ｉ,II,III,IV, Ｖ，VI…ラッチ
【図１】
0003732022.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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