(57)【特許請求の範囲】
【請求項１】
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅回路とを具備し、
前記第１の差動増幅回路は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のベースが所定バイアス状態で入力信号が印加される入力端とされ、
前記第２の差動増幅回路は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅回路の第１のトランジスタのコレクタに接続され、
前記第３の差動増幅回路は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅回路の第２のトランジスタのコレクタに接続され、
前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、
前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗器を介して電源電圧が印加され、
前記第３及び第６のトランジスタのベースには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのベースには、入力信号に応じて変化される第２のバイアス電圧が、それぞれ印加されるよう構成されてなる可変利得増幅器において、
前記第３及び第６のトランジスタのベースには、第１のバイアス用抵抗素子を介して、前記第１のバイアス電圧を出力する第１のバイアス電源が接続され、
前記第４及び第５のトランジスタのベースには、第２のバイアス用抵抗素子を介して、前記第２のバイアス電圧を出力する第２のバイアス電源が接続されてなることを特徴とする可変利得増幅器。
【請求項２】
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅回路と、前記第１の差動増幅回路の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅回路とを具備し、
前記第１の差動増幅回路は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のベースが所定バイアス状態で入力信号が印加される入力端とされ、
前記第２の差動増幅回路は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅回路の第１のトランジスタのコレクタに接続され、
前記第３の差動増幅回路は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅回路の第２のトランジスタのコレクタに接続され、
前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、
前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗器を介して電源電圧が印加され、
前記第３及び第６のトランジスタのベースには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのベースには、入力信号に応じて変化される第２のバイアス電圧が、それぞれ印加されるよう構成されてなる可変利得増幅器において、
前記第３及び第６のトランジスタのベースには、第１のバイアス電源を直接接続する一方、
前記第４及び第５のトランジスタのべースには、第１のバイアス用抵抗素子を介して前記第１のバイアス電源を接続すると共に、第２のバイアス用抵抗素子を介して、前記第２のバイアス電圧を出力する第２のバイアス電源を接続してなることを特徴とする可変利得増幅器。
【請求項３】
第１及び第２のバイアス用抵抗素子は、抵抗器であることを特徴とする請求項１または請求項２記載の可変利得増幅器。
【請求項４】
第１及び第２のバイアス用抵抗素子は、半導体素子を用いてなるものであることを特徴とする請求項１または請求項２記載の可変利得増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナ等におけるいわゆるＩＦ(Intermediate Frequency)周波数帯あるいはＲＦ(Radio Frequency)周波数帯等の信号を、その入力レベルに応じた増幅度で増幅する可変利得増幅器に係り、特に、利得減衰時における歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図５に示されたようなものがある。以下、同図を参照しつつ、この従来回路について概括的に説明する。
この従来回路は、入力信号に対して差動増幅動作するよう構成されてなる第１の差動増幅回路１００と、この第１の差動増幅回路１００の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅回路１０１Ａと、同じく第１の差動増幅回路１００の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅回路１０２Ａとを具備してなるものである。
第１の差動増幅回路１００を構成する第１及び第２のトランジスタ１,２のベースには、それぞれ抵抗１９,２０を介して所定の第３のバイアス電圧Ｖcが印加されると共に、入力信号が印加されるようになっており、その増幅出力が第２及び第３の差動増幅回路１０１Ａ，１０２Ａへ入力されるようになっている。
また、第２の差動増幅回路１０１Ａを構成する第３のトランジスタ３及び第３の差動増幅回路１０２Ａを構成する第６のトランジスタ６のそれぞれのベースには、所定の第１のバイアス電圧ＶAが印加されるようになっている一方、第２の差動増幅回路１０１Ａを構成する第４のトランジスタ４及び第３の差動増幅回路１０２Ａを構成する第５のトランジスタ５のそれぞれのベースには、入力信号の大きさに応じて変化する第２のバイアス電圧ＶBが印加されるようになっている。
そして、第２のバイアス電圧ＶBの変化により抵抗器１１,１２に流れる電流が制御される結果、出力利得が変わるようになっているものである。
【０００３】
【発明が解決しようとする課題】
ところで、このような増幅回路において、利得を下げるといわゆる出力歪み特性が悪化するが、この歪み特性を良くするには、一般的には、増幅トランジスタに十分なドライブ電流を流し、かつ、充分なコレクタ・エミッタ間電圧ＶCEを与えて歪みの少ない動作領域を使用するようにするとよい。すなわち、換言すれば、良い歪み特性を得るには、高い電源電圧と充分ないわゆるドライブ電流とが必要になるということができる。
しかしながら、一般的に、使用する装置等の条件等により電源電圧にはおのずから制限があり、歪み特性を考慮した充分高い電圧を用いることはできないことが多く、そのため、充分な電流を流せないのが常である。
本発明は、上記実情に鑑みてなされたもので、利得低下の際の出力歪み特性が劣化することがなく、安定した動作が確保できる可変利得増幅回路を提供するものである。
本発明の他の目的は、簡易な構成で利得低下の際の出力歪み特性の劣化を抑圧することのできる可変利得増幅器を提供することにある。
【０００４】
【課題を解決するための手段】
請求項１記載の発明に係る可変利得増幅回路は、
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅回路とを具備し、
前記第１の差動増幅回路は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のベースが所定バイアス状態で入力信号が印加される入力端とされ、
前記第２の差動増幅回路は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅回路の第１のトランジスタのコレクタに接続され、
前記第３の差動増幅回路は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅回路の第２のトランジスタのコレクタに接続され、
前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、
前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗器を介して電源電圧が印加され、
前記第３及び第６のトランジスタのベースには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのベースには、入力信号に応じて変化される第２のバイアス電圧が、それぞれ印加されるよう構成されてなる可変利得増幅器において、
前記第３及び第６のトランジスタのベースには、第１のバイアス用抵抗素子を介して、前記第１のバイアス電圧を出力する第１のバイアス電源が接続され、
前記第４及び第５のトランジスタのベースには、第２のバイアス用抵抗素子を介して、前記第２のバイアス電圧を出力する第２のバイアス電源が接続されてなるものである。
【０００５】
かかる構成においては、特に、第３及び第６のトランジスタのベースバイアス電圧を第１のバイアス用抵抗素子を介して印加するようにすると共に、第４及び第５のトランジスタのベースバイアス電圧を第２のバイアス用抵抗素子を介して印加するようにしたことで、第１の差動増幅回路における歪みと第２及び第３の差動増幅回路における歪みとが相殺されて、利得低下の際の出力歪み特性が劣化することがなく、安定した動作が確保できるようになるものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１を参照しつつ第１の回路構成例について説明する。なお、図５に示された従来回路と同一の構成要素については、同一の符号を付すこととする。可変利得増幅回路は、入力段を構成する第１の差動増幅回路１００と、次段を構成する第２及び第３の差動増幅回路１０１，１０２とに大別されて構成されたものとなっている。
第１の差動増幅回路１００は、ｎｐｎ型の第１及び第２のトランジスタ（図１においてはそれぞれ「Ｑ１」、「Ｑ２」と表記）１，２を主たる構成要素としてなるもので、第１のトランジスタ１のベースには、第１の入力端子７が、第２のトランジスタ２のベースには、第２の入力端子８が、それぞれ接続されており、それぞれのベースが入力端となっている。
【０００７】
また、第１のトランジスタ１のベースは、第９の抵抗器（図１においては「Ｒ９」と表記）１９を介して、第２のトランジスタ２のベースは、第１０の抵抗器（図１においては「Ｒ１０」と表記）２０を介して、共に第３のバイアス電源２７に接続されて、所定の第３のバイアス電圧ＶCが印加されるようになっている。
一方、第１のトランジスタ１のエミッタは、エミッタ抵抗器としての第３の抵抗器（図１においては「Ｒ３」と表記）１３を介して、第２のトランジスタ２のエミッタは、エミッタ抵抗器としての第４の抵抗器（図１においては「Ｒ４」と表記）１４を介して、それぞれアースに接続されると共に、双方のエミッタは、電流帰還抵抗器としての第５の抵抗器（図１においては「Ｒ５」と表記）１５を介して相互に接続されている。
【０００８】
さらに、第１のトランジスタ１のコレクタは、第２の差動増幅回路１０１を構成する第３及び第４のトランジスタ（図１においてはそれぞれ「Ｑ３」、「Ｑ４」と表記）３，４のエミッタに、第２のトランジスタ２のコレクタは、第３の差動増幅回路１０２を構成する第５及び第６のトランジスタ（図１においてはそれぞれ「Ｑ５」、「Ｑ６」と表記）５，６のエミッタに、それぞれ接続されている。
【０００９】
第２の差動増幅回路１０１は、ｎｐｎ型の第３及び第４のトランジスタ３，４を主たる構成要素としてなるもので、この第３及び第４のトランジスタ３，４は、エミッタは、先に述べたように第１のトランジスタ１のコレクタに共通に接続される一方、第３のトランジスタ３のコレクタは、所定の電源電圧Ｖccが印加されるようになっている。
一方、第４のトランジスタ４のコレクタは、負荷抵抗器としての第１の抵抗器（図１においては「Ｒ１」と表記）１１に接続されており、この第１の抵抗器１１を介して電源電圧Ｖccが印加されるようになっていると共に、第１の出力端子９に接続されており、出力端となっている。
【００１０】
また、第３のトランジスタ３のベースは、第３の差動増幅回路１０２を構成する第６のトランジスタ６のベースと相互に接続されると共に、第１のバイアス用抵抗素子としての第６の抵抗器（図１においては「Ｒ６」と表記）１６を介して第１のバイアス電源２５に接続されて、所定の第１のバイアス電圧ＶAが印加されるようになっている。
一方、第４のトランジスタ４のベースは、第３の差動増幅回路１０２を構成する第５のトランジスタ５のベースと相互に接続されると共に、第２のバイアス用抵抗素子としての第７の抵抗器（図１においては「Ｒ７」と表記）１７を介して第２のバイアス電源２６に接続されて、次述するような第２のバイアス電圧ＶBが印加されるようになっている。
【００１１】
すなわち、第２のバイアス電源２６は、入力信号の強度によって、いわゆるＡＧＣ(Automatic Gain Control)信号を発生するよう構成されたいわゆるＡＧＣ回路によって実現されるもので、このようなＡＧＣ信号を発生する回路としては、例えば、平均値ＡＧＣ回路、尖頭値ＡＧＣ回路、キードＡＧＣ回路等の公知・周知の回路でよく、何れか特定のものに限定される必要はないので、ここでの詳細な説明は省略することとする。
なお、この回路構成例において、第２のバイアス電圧ＶBは、第１及び第２の入力端子７，８に外部の回路から印加される入力信号が大きくなるに伴い、逆に小さくなるように設定されたものとなっている。
【００１２】
第３の差動増幅回路１０２は、ｎｐｎ型の第５及び第６のトランジスタ５，６を主たる構成要素としてなるもので、それぞれのベース、エミッタの接続は、先に説明した通りである。
そして、第５のトランジスタ５のコレクタは、負荷抵抗器としての第２の抵抗器（図１においては「Ｒ２」と表記）１２に接続されており、この第２の抵抗器１２を介して電源電圧Ｖccが印加されるようになっていると共に、第２の出力端子１０に接続されており、出力端となっている。
また、第６のトランジスタ６のコレクタは、所定の電源電圧Ｖccが印加されるようになっている。
【００１３】
次に、上記構成における動作について説明する。
まず、前提として、第２のバイアス電源２６の電圧ＶBは、第１及び第２の入力端子７，８に印加される入力信号の変化に応じて変わるものであり、入力信号が小さい場合は、電圧ＶBは大きく、入力信号が大きい場合には、電圧ＶBは小さくなるものとする。また、第２のバイアス電圧ＶBが小さい場合に、その大きさは、第１のバイアス電源２５の電圧ＶA以下となるように相互の関係が予め設定されているものとする。
かかる前提の下、第１及び第２の入力端子７，８に入力信号が印加されると、その入力信号は、第１の差動増幅回路１００により増幅され、その増幅出力は、次段の第２及び第３の差動増幅回路１０１，１０２に入力される。例えば、第１及び第２の入力端子７，８に印加された入力信号が小さくなると、それに伴い第２のバイアス電圧ＶBは大きくなり、所定電圧の第１のバイアス電圧ＶAを越えると、第４及び第５のトランジスタ４，５のエミッタ電流は増加し始める一方、第３及び第６のトランジスタ３，６のエミッタ電流は減少することとなる。
【００１４】
そして、入力信号がさらに小さくなり、第２のバイアス電圧ＶBが所定電圧の第１のバイアス電圧ＶAに比して充分大きくなると、第３及び第６のトランジスタ３，６のエミッタ電流は流れなくなる一方、第４及び第５のトランジスタ４，５のエミッタ電流は最大となり、それぞれ入力段の第１及び第２のトランジスタ１，２のコレクタ電流と等しくなる。したがって、第１及び第２の入力端子７，８に印加され、第１の差動増幅回路１００を介して、第２及び第３の差動増幅回路１０１，１０２へ入力された入力信号に対する第３及び第６のトランジスタ３，６による減衰量は最小となる。一方、この場合、第４及び第５のトランジスタ４，５の増幅度が最大となるため、第１の差動増幅回路１００を経た入力信号は、この第４及び第５のトランジスタ４，５による最大の増幅を受け、第１及び第２の出力端子９，１０には最大出力が得られることとなる。
【００１５】
次に、入力信号が大きくなった場合の動作について説明すれば、この場合は、入力信号の増大と共に、第２のバイアス電圧ＶBは、減少してゆくこととなる。そして、この第２のバイアス電圧ＶBが、第１のバイアス電圧ＶA以下となると、第４及び第５のトランジスタ４，５のそれぞれのエミッタ電流が減少する一方、第３及び第６のトランジスタ３，６のエミッタ電流は、共に増加することとなる。
【００１６】
そして、入力信号がさらに大となり、それに伴い第２のバイアス電圧ＶBが第１のバイアス電圧ＶAに比して充分小さくなると、第４及び第５のトランジスタ４，５のエミッタ電流は流れなくなる一方、第３及び第６のトランジスタ３，６のそれぞれのエミッタ電流は最大値となり、その電流は、入力段の第１及び第２のトランジスタ１，２のコレクタ電流とそれぞれ等しくなる。したがって、第３及び第６のトランジスタ３，６のエミッタ入力インピーダンスは最小となり、これら第３及び第６のトランジスタ３，６における入力信号に対する減衰量は、最大となる。すなわち、換言すれば、第３及び第６のトランジスタ３，６は、入力信号に対して、いわばシャント・トランジスタとして作用するようになっている。一方、この際、第４及び第５のトランジスタ４，５のそれぞれのエミッタ電流は流れなくなるので、これら第４及び第５のトランジスタ４，５における入力信号に対する増幅度は最小となり、結局、第１及び第２の出力端子９，１０における出力信号は最小の状態となる。
【００１７】
このように、この可変利得増幅回路においては、第３及び第６のトランジスタ３，６のエミッタ入力インピーダンスの変化と、第４及び第５のトランジスタ４，５の電流制御による増幅度の変化との二重の効果により、大きな利得制御が得られるようになっているものである。
そして、この可変利得増幅回路においては、第６の抵抗器１６を介して第３及び第６のトランジスタ３，６のベースに第１のバイアス電圧ＶAを、第７の抵抗器１７を介して第４及び第５のトランジスタ４，５のベースに第２のバイアス電圧ＶBを、それぞれ印加するようにしたことで、低利得時における出力歪み特性の改善がなされるものとなっている。
【００１８】
出力歪み特性の改善は、具体的には、次述するような試験例によって確認することができる。
まず、図３には、上述した第１の回路構成例と、後述する第２の回路構成例と、従来回路のそれぞれにおける第２のバイアス電圧ＶBの変化に対する出力レベルと相互変調歪みレベルとの差についての試験例が示されており、以下、同図について説明する。
最初に、この試験例は、第１の入力信号として４５ＭＨｚを、第２の入力信号として４７ＭＨｚを、共に−３０ｄＢｍで入力した場合において、第２のバイアス電圧ＶBを変化させた際のものである。
図３において、「FULL-GAIN」と表記された行において、「従来例」、「構成例１」、「構成例２」のそれぞれの欄に記載された数値は、回路を最大利得の状態とした場合における各々の出力レベルを示すものであり、同図によれば、いずれも２０ｄＢの出力レベルが得られたことを示している。また、同図において、「-10dBmOUT-IMD」は、ー１０ｄＢｍの出力レベルと、このー１０ｄＢｍの出力レベルが得られた際の相互変調歪みのレベルとの差を意味し、その行の「従来例」、「構成例１」、「構成例２」の各欄に記載された数値は、その差を表すものである。なお、「-20dBmOUT-IMD」、「-30dBmOUT-IMD」の各々の意味も上述した「-10dBmOUT-IMD」の意味に準ずるものとする。
【００１９】
しかして、かかる試験例において、従来例及び構成例１について見れば、出力レベルがー３０ｄＢｍの際、その出力レベルと相互変調歪みレベルとの差が、従来例では、５０ｄＢであったものが、構成例１では、６１ｄＢと、従来例から１１ｄＢもの改善がなされていることが確認できる。なお、構成例２については、後述する。
図４には、上述した試験結果の内、構成例１について線図に表した特性線図が示されたおり、同図において、二点鎖線で示された特性曲線は、先に述べたような入力条件の下において第２のバイアス電圧変化に伴う出力レベルの変化を示すものである。また、同図において、実線で示された特性曲線は、２つの入力信号（４５ＭＨｚ，４７ＭＨｚ）のそれぞれについての第２のバイアス電圧変化に伴う相互変調歪み（インターモジュレーション）レベルの変化を示すものである。なお、図４において「ＩＭＤレベル」は、相互変調歪みレベルの意味である。
【００２０】
次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１のバイアス電源２５を第３及び第６のトランジスタ３，６のべースに直接接続すると共に、第１のバイアス用抵抗素子としての第８の抵抗器１８を介して第４及び第５のトランジスタ４，５のベースへも接続した構成としてなるものである。
かかる構成においては、特に、第４及び第５のトランジスタ４，５のベース電圧は、所定電圧である第１のバイアス電圧ＶAに第２のバイアス電圧ＶBが重畳されものとなる。
なお、回路全体の増幅動作は、図１に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略することとする。
【００２１】
ここで、この第２の回路構成例について、先の図３に示された試験例について見れば、出力レベルがー３０ｄＢｍの際、その出力レベルと相互変調歪みレベルとの差は、５８ｄＢであるのに対して、従来例では、５０ｄＢであり、この第２の回路構成例により８ｄＢもの改善がなされていることが確認できる。
【００２２】
上述した発明の実施の形態においては、いずれの回路構成例も、ｎｐｎ型トランジスタを用いたが、勿論これに限定される必要はなく、ｐｎｐ型トランジスタを用いて同様に構成してもよく、さらに、バイポーラトランジスタに代えて電界効果トランジスタ等の他の形態のトランジスタを用いて構成してもよいものである。
また、第１及び第２のバイアス用抵抗素子は、抵抗器に変えて、例えば、トランジスタを設けるようにして、このトランジスタの動作状態における抵抗を利用するようにしてもよい。
【００２３】
【発明の効果】
以上、述べたように、本発明によれば、コレクタが電源に接続された第３及び第６のトランジスタのベースに第１のバイアス用抵抗素子を介して固定のバイアス電圧を印加するようにすると共に、第３のトランジスタと差動増幅回路を構成する第４のトランジスタと、第６のトランジスタと差動増幅回路を構成する第５のトランジスタの各々のベースに、第２のバイアス用抵抗素子を介して入力信号の大きさと共に変化する第２のバイアス電圧を印加するようにすることで、簡易な構成により、利得低下の際の出力歪み特性が劣化することがなく、安定した動作が確保できる。
【図面の簡単な説明】
【図１】本発明の実施の形態における第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における第２の回路構成例を示す回路図である。
【図３】第２のバイアス電圧の変化に対する出力レベルと相互変調歪みレベルとの差の試験例を説明する説明図である。
【図４】図３に示された試験例の内、第１の回路構成例について、第２のバイアス電圧の変化に対する出力レベルの変化特性及び相互変調歪みレベルの変化特性を示す特性曲線である。
【図５】従来回路例を示す回路図である。
【符号の説明】
１６…第６の抵抗器（第１のバイアス用抵抗素子）
１７…第７の抵抗器（第２のバイアス用抵抗素子）
１８…第８の抵抗器（第１のバイアス用抵抗素子）
２５…第１のバイアス電源
２６…第２のバイアス電源
１００…第１の差動増幅回路
１０１…第２の差動増幅回路
１０２…第３の差動増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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