(57)【要約】ＦＥＴのピンチオフ時のキャパシタを用いてフィルタを構成し、ＦＥＴのＯＮ／ＯＦＦによって通過位相を変化させることができる小型な移相器及び多ビット移相器を得ることを目的とし、係る目的を達成するために、ドレイン電極とソース電極を入力端子と出力端子に接続した第一のＦＥＴと、ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地した第二のＦＥＴと、ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地した第三のＦＥＴとを備える。
2002056467.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン電極とソース電極を入力端子と出力端子に接続した第一のＦＥＴと、
ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地した第二のＦＥＴと、
ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地した第三のＦＥＴと
を備えた移相器。
【請求項２】
請求項１に記載の移相器において、
前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第一と第二のインダクタをそれぞれ接続したことを特徴とする移相器。
【請求項３】
請求項１に記載の移相器において、
前記第一のＦＥＴのドレイン電極とソース電極間に第一のキャパシタを接続したことを特徴とする移相器。
【請求項４】
請求項２に記載の移相器において、
前記第一のＦＥＴのドレイン電極とソース電極間に第一のキャパシタを接続したことを特徴とする移相器。
【請求項５】
請求項２に記載の移相器において、
前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第一と第二のキャパシタをそれぞれ接続したことを特徴とする移相器。
【請求項６】
請求項１ないし５のいずれかに記載の移相器において、
前記第一のＦＥＴのドレイン電極と前記第二のＦＥＴのドレイン電極またはソース電極とを共通接続し、前記第一のＦＥＴのソース電極と前記第三のＦＥＴのドレイン電極またはソース電極とを共通接続したことを特徴とする移相器。
【請求項７】
ドレイン電極とソース電極を入力端子と出力端子に接続した第一のＦＥＴと、
ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地した第二のＦＥＴと、
ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地した第三のＦＥＴと
を備えた移相器を用い、移相量の異なる複数の移相器を組み合わせた多ビット移相器。
【請求項８】
請求項７に記載の多ビット移相器において、
前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第三と第四のインダクタをそれぞれ接続したことを特徴とする多ビット移相器。
【請求項９】
請求項８に記載の多ビット移相器において、
ハイパスフィルタとローパスフィルタをＳＰＤＴスイッチで切り替えるスイッチ切り替え移相器でなる１８０°ビット移相器をさらに備え、
前記第一ないし第三のＦＥＴと前記第一ないし第四のインダクタンスを有する移相器を９０°ビット移相器として用いた
ことを特徴とする多ビット移相器。
【請求項１０】
請求項９に記載の多ビット移相器において、
前記９０°ビット移相器と同一構成を有する４５°ビット移相器と、
第四のＦＥＴのドレインとソースの間に第五のインダクタを並列に接続し、第五のＦＥＴのドレインまたはソースの一方にスイッチで切り替える一方を接地した第六のインダクタを接続し、第五のＦＥＴのドレインとソースを入出力端子とする移相器でなる２２．５°ビット移相器と、
第六のＦＥＴのドレインとソースの門に第七のインダクタを並列に接続し、第六のＦＥＴのドレインとソースを入出力端子とする移相器でなる１１．２５°ビットと
をさらに備えたことを特徴とする多ビット移相器。
【請求項１１】
請求項８に記載の多ビット移相器において、
前記第一のＦＥＴのドレイン電極とソース電極間に第一のキャパシタを接続したことを特徴とする多ビット移相器。
【請求項１２】
請求項８に記載の多ビット移相器において、
前記第一のＦＥＴのドレイン電極とソース電極間に第一のキャパシタを接続したことを特徴とする多ビット移相器。
【請求項１３】
請求項８に記載の多ビット移相器において、
前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第一と第二のキャパシタをそれぞれ接続したことを特徴とする多ビット移相器。
【請求項１４】
請求項７ないし１３のいずれかに記載の多ビット移相器において、
前記第一のＦＥＴのドレイン電極と前記第二のＦＥＴのドレイン電極またはソース電極とを共通接続し、前記第一のＦＥＴのソース電極と前記第三のＦＥＴのドレイン電極またはソース電極とを共通接続したことを特徴とする多ビット移相器。
【発明の詳細な説明】
技術分野
この発明は、マイクロ波帯、ミリ波帯で信号の通過位相を電気的に変化させる移相器及び多ビット移相器に関するものである。
図１１は、例えば「マイクロ波半導体応用工学」（Ｊｏｓｅｐｈ　Ｆ．Ｗｈｉｔｅ著、ＣＱ出版社発行、ｐｐ．３３６−３３９）に示された従来の移相器である。
図１１において、１ａ、１ｂは入出力端子、９ａ、９ｂはＳＰＤＴ（ｓｉｎｇｌｅ−ｐｏｌｅ　ｄｏｕｂｌｅ−ｔｈｒｏｗ）スイッチ、１０ａ、１０ｂは線路である。
次に動作について説明する。
入出力端子１ａから入力した高周波信号は、ＳＰＤＴスイッチ９ａにて切り替えられる。
まず、線路１０ａに高周波信号が通過する場合について説明する。ＳＰＤＴスイッチ９ａで切り替えられた高周波信号は、線路１０ａを通過して、ＳＰＤＴスイッチ９ｂに入力される。ＳＰＤＴスイッチ９ｂはＳＰＤＴスイッチ９ａと連動しており、高周波信号は、入出力端子１ｂから出力される。
次に、線路１０ｂに高周波信号が通過する場合について説明する。ＳＰＤＴスイッチ９ａで切り替えられた高周波信号は、線路１０ｂを通過して、ＳＰＤＴスイッチ９ｂに入力される。ＳＰＤＴスイッチ９ｂはＳＰＤＴスイッチ９ａと連動しており、高周波信号は、入出力端子１ｂから出力される。
ここで、線路１０ａと線路１０ｂは長さが異なっており、高周波信号が線路１０ａを通過する場合と、線路１０ｂを通過する場合とで通過位相を切り替えることができる。
従来の移相器では、移相量に応じて長さが異なる線路を用いるために回路が大きくなってしまう問題点があった。
この発明は上記のような問題点を解決するためになされたもので、ＦＥＴのピンチオフ時のキャパシタを用いてフィルタを構成し、ＦＥＴのＯＮ／ＯＦＦによって通過位相を変化させることができる小型な移相器及び多ビット移相器を得ることを目的とする。
発明の開示
上記目的を達成するために、この発明に係る移相器は、ドレイン電極とソース電極を入力端子と出力端子に接続した第一のＦＥＴと、ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地した第二のＦＥＴと、ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地した第三のＦＥＴとを備えたものである。
また、前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第一と第二のインダクタをそれぞれ接続したことを特徴とするものである。
また、前記第一のＦＥＴのドレイン電極とソース電極間に第一のキャパシタを接続したことを特徴とするものである。
また、前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第一と第二のキャパシタをそれぞれ接続したことを特徴とするものである。
また、前記第一のＦＥＴのドレイン電極と前記第二のＦＥＴのドレイン電極またはソース電極とを共通接続し、前記第一のＦＥＴのソース電極と前記第三のＦＥＴのドレイン電極またはソース電極とを共通接続したことを特徴とするものである。
また、この発明に係る多ビット移相器は、ドレイン電極とソース電極を入力端子と出力端子に接続した第一のＦＥＴと、ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地した第二のＦＥＴと、ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地した第三のＦＥＴとを備えた移相器を用い、移相量の異なる複数の移相器を組み合わせたものである。
また、前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第三と第四のインダクタをそれぞれ接続したことを特徴とするものである。
また、ハイパスフィルタとローパスフィルタをＳＰＤＴスイッチで切り替えるスイッチ切り替え移相器でなる１８０°ビット移相器をさらに備え、前記第一ないし第三のＦＥＴと前記第一ないし第四のインダクタンスを有する移相器を９０°ビット移相器として用いたことを特徴とするものである。
また、前記９０°ビット移相器と同一構成を有する４５°ビット移相器と、第四のＦＥＴのドレインとソースの間に第五のインダクタを並列に接続し、第五のＦＥＴのドレインまたはソースの一方にスイッチで切り替える一方を接地した第六のインダクタを接続し、第五のＦＥＴのドレインとソースを入出力端子とする移相器でなる２２．５°ビット移相器と、第六のＦＥＴのドレインとソースの門に第七のインダクタを並列に接続し、第六のＦＥＴのドレインとソースを入出力端子とする移相器でなる１１．２５°ビットとをさらに備えたことを特徴とするものである。
また、前記第一のＦＥＴのドレイン電極とソース電極間に第一のキャパシタを接続したことを特徴とするものである。
また、前記第二のＦＥＴと前記第三のＦＥＴのドレイン電極とソース電極の各電極間に第一と第二のキャパシタをそれぞれ接続したことを特徴とするものである。
さらに、前記第一のＦＥＴのドレイン電極と前記第二のＦＥＴのドレイン電極またはソース電極とを共通接続し、前記第一のＦＥＴのソース電極と前記第三のＦＥＴのドレイン電極またはソース電極とを共通接続としたこと特徴とするものである。
発明を実施するための最良の形態
実施の形態１．
図１は、この発明の実施の形態１に係る移相器を示す回路図である。
また、図２は、図１に示す移相器のレイアウト図である。
これらの図において、１ａ、１ｂは入出力端子、２ａ、２ｂ、２ｃはＦＥＴ、３ａ、３ｂはインダクタ、４ａ、４ｂ、４ｃは抵抗、５ａ、５ｂは制御信号端子、６は半導体基板、７はスルーホールである。ＦＥＴ２ａのゲート端子は抵抗４ａを介して制御信号端子５ａに接続されており、ＦＥＴ２ｂと２ｃのゲート端子は各々抵抗４ｂ、抵抗４ｃを介して制御信号端子５ｂに接続されている。
また、図３と図４は、この発明の移相器の動作を示す等価回路図である。
次に動作について説明する。
まず、制御信号端子５ａに、ＦＥＴ２ａがピンチオフになる電圧より低いバイアスが印加されており、制御信号端子５ｂに、ＦＥＴ２ｂと２ｃがピンチオフになる電圧より大きいバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＦＦ状態、ＦＥＴ２ｂと２ｃがＯＮ状態の場合、ＦＥＴ２ａのドレイン−ソース間はキャパシタと等価になり、ＦＥＴ２ｂ、２ｃのドレイン−ソース間は各々ショートと等価にみなすことができる。
このような状態の等価回路を図３に示す。
この状態では、この発明の移相器は、キャパシタと等価のＦＥＴ２ａとインダクタ３ａ、３ｂから構成されたπ型のＨＰＦ（ｈｉｇｈ−ｐａｓｓ　ｆｉｌｔｅｒ）として動作する。
入出力端子１ａ、１ｂ間を通過する高周波信号の位相は、次式に示す量だけ進む。
ＦＥＴ２ａのＯＦＦ時の容量Ｃｓとインダクタンス３ａ，３ｂのインダクタンスＬｐの関係式
2002056467.tif 000003
2002056467.tif 000004
次に、ＦＥＴ２ａにピンチオフ以上のゲートバイアスが印加されており、ＦＥＴ２ｂと２ｃにピンチオフ以下のゲートバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＮ状態、ＦＥＴ２ｂと２ｃがＯＦＦ状態の場合、ＦＥＴ２ａのドレイン−ソース間はショートと等価にみなすことができ、ＦＥＴ２ｂと２ｃのドレイン−ソース間はキャパシタと等価に振る舞う。
このような状態の等価回路を図４に示す。
この状態では、この発明の移相器は、キャパシタと等価のＦＥＴ２ｂ及び２ｃと、インダクタ３ａ、３ｂから構成された回路として動作する。
ここで、ＦＥＴ２ｂ及び２ｃのゲート幅を小さくし、ＯＦＦ時の容量を非常に小さくすることにより、ＦＥＴ２ｂ及び２ｃとインダクタ３ａ、３ｂの影響を小さくし、接続されていないのと同様に扱うことができる。この場合、入出力端子１ａ、１ｂ間はショートと同等になる。
なお、図４において、Ｃｐは、ＦＥＴ２ｂと２ｃのドレイン−ソース間のキャパシタ成分である。
上記のように、ＦＥＴ２ａ、２ｂ、２ｃをＯＮ／ＯＦＦすることにより、図３に示す位相進み状態（基準状態）の等価回路と図４に示す位相遅れ状態（移相状態）の等価回路に示すように、通過位相を変化させることができ、移相器として動作する。
上記実施の形態１では、図２に示すように、半導体基板６上に回路を構成したモノリシック構造について記しているが、誘電体基板上にディスクリート部品を用いて回路を構成し、ＦＥＴを接続しても同等の効果が得られる。
実施の形態２．
上記実施の形態１では、一方を接地したインダクタ３ａ，３ｂをＦＥＴによりＯＮ／ＯＦＦさせたが、ＦＥＴと並列にインダクタを追加して並列共振回路を構成し、一方を接地したインダクタをＯＮ／ＯＦＦさせても同等の効果を得ることができる。
図５は、この発明の実施の形態２に係る移相器を示す回路図である。
図５において、図１に示す実施の形態１と同一部分は同一符号を付しその説明は省略する。新たな符号として、３ｃ、３ｄはインダクタである。
次に動作について説明する。
ＦＥＴ２ａにピンチオフ以上のゲートバイアスが印加されており、ＦＥＴ２ｂとＦＥＴ２ｃにピンチオフ以下のゲートバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＮ状態、ＦＥＴ２ｂと２ｃがＯＦＦ状態の場合、ＦＥＴ２ａのドレイン−ソース間はショートと等価にみなすことができ、ＦＥＴ２ｂと２ｃのドレイン−ソース間はキャパシタと等価に振る舞う。
ここで、ＦＥＴ２ｂとインダクタ３ｃ、ＦＥＴ２ｃとインダクタ３ｄでなる共振回路を所望の周波数で並列共振させることにより、インダクタ３ａ、３ｂの影響を小さくし、接続されていないのと同様に扱うことができる。この場合、入出力端子１ａ、１ｂ間はショートと同等になる。
上記のように、ＦＥＴ２ａ、２ｂ、２ｃをＯＮ／ＯＦＦすることにより、通過位相を変化させることができ、移相器として動作する。
実施の形態３．
以上の実施の形態１と２では、通過位相を変化させるためのハイパスフィルタに用いるキャパシタをＦＥＴにて実現したが、ＦＥＴと並列にキャパシタを接続しても同等の効果が得られる。
図６は、この発明の実施の形態３に係る移相器を示す回路図である。
図６において、図１に示す実施の形態１と同一部分は同一符号を付しその脱明は省略する。新たな符号として、８はキャパシタである。
次に動作について説明する。
まず、制御信号端子５ａにＦＥＴ２ａがピンチオフになる電圧より低いバイアスが印加されており、制御信号端子５ｂにＦＥＴ２ｂとＦＥＴ２ｃがピンチオフになる電圧より大きいバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＦＦ状態、ＦＥＴ２ｂ、ＦＥＴ２ｃがＯＮ状態の場合、ＦＥＴ２ａのドレイン−ソース間はキャパシタと等価に振る舞い、ＦＥＴ２ｂ、ＦＥＴ２ｃのドレイン−ソース間はショートと等価にみなすことができる。
この状態では、この発明の移相器は、キャパシタと等価のＦＥＴ２ａとキャパシタ８およびインダクタ３ａ、３ｂから構成されたπ型のハイパスフィルタとして動作する。
上記のように、ＦＥＴ２ａ、２ｂ、２ｃをＯＮ／ＯＦＦすることにより、通過位相を変化させることができ、移相器として動作する。
また、単位面積あたりの容量がＦＥＴよりもキャパシタの方が大きい場合、ＦＥＴだけを用いてキャパシタを実現した場合に比べて、小型化が可能になる。
また、ＦＥＴ２ａとキャパシタ８の合計容量が一定のままサイズを変化させることにより、移相量が一定のまま通過損失を変化させることができるために、位相切り替え時の損失差を小さくすることが可能になる。
実施の形態４．
上述した実施の形態２では、一方を接地したインダクタをＦＥＴと並列にインダクタを追加して並列共振回路を構成し、一方を接地したインダクタをＯＮ／ＯＦＦさせたが、ＦＥＴに対しインダクタとキャパシタを並列に接続しても同等の効果を得ることができる。
図７は、この発明の実施の形態４に係る移相器を示す回路図である。
図７において、図５に示す実施の形態２と同一部分は同一符号を付しその説明は省略する。新たな符号として、８ａ，８ｂはキャパシタである。
次に動作について説明する。
ＦＥＴ２ａにピンチオフ以上のゲートバイアスが印加されており、ＦＥＴ２ｂと２ｃにピンチオフ以下のゲートバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＮ状態、ＦＥＴ２ｂ、ＦＥＴ２ｃがＯＦＦ状態の場合、ＦＥＴ２ａのドレイン−ソース間はショートと等価にみなすことができ、ＦＥＴ２ｂと２ｃのドレイン−ソース間はキャパシタと等価に振る舞う。
ここで、ＦＥＴ２ｂとインダクタ３ｃとキャパシタ８ａ、ＦＥＴ２ｃとインダクタ３ｄとキャパシタ８ｂでなる共振回路を所望の周波数で並列共振させることにより、インダクタ３ａ、３ｂの影響を小さくし、接続されていないのと同様に扱うことができる。この場合、入出力端子１ａ、１ｂ間はショートと同等になる。
上記のように、ＦＥＴ２ａ、２ｂ、２ｃをＯＮ／ＯＦＦすることにより、通過位相を変化させることができ、移相器として動作する。
また、単位面積あたりの容量がＦＥＴよりもキャパシタの方が大きい場合、ＦＥＴだけを用いてキャパシタを実現した場合に比べて、小型化が可能になる。
また、ＦＥＴ２ａとキャパシタ８の合計容量が一定のままサイズを変化させることにより、移相量が一定のまま通過損失を変化させることができるために、位相切り替え時の損失差を小さくすることが可能になる。
実施の形態５．
上記実施の形態１乃至４では、３個のＦＥＴを用いているが、互いに接続するＦＥＴの電極を共通の構成にしても同等の効果が得られる。
図８は、この発明の実施の形態５に係る移相器を示すレイアウト図である。
すなわち、図８では、マルチフィンガタイプのＦＥＴ２ａ，２ｂ，２ｃに対し、ＦＥＴの２ａのドレイン電極とＦＥＴ２ｂのドレイン電極（またはソース電極）とを共通接続し、ＦＥＴ２ａのソース電極とＦＥＴ２ｃのソース電極（またはドレイン電極）とを共通接続している。
上記のように構成することにより、ＦＥＴの電極間を接続する線路が不要になり小型にすることが可能になる。
上記実施の形態５では、半導体基板６上に回路を構成したモノリシック構造について記しているが、誘電体基板上に回路を構成し、電極を共通化したＦＥＴを接続しても同等の効果が得られる。
実施の形態６．
図９は、この発明の実施の形態６に係る移相器を示す回路図である。
図９において、２０ａと２０ｂはＳＰＤＴ（ｓｉｎｇｌｅ−ｐｏｌｅ　ｄｏｕｂｌｅ−ｔｈｒｏｗ）スイッチ、２１はハイパスフィルタ、２２はローパスフィルタ、２３は１８０°ｂｉｔ移相器、２４は９０°ｂｉｔ移相器である。１８０°ｂｉｔ移相器は、２つのＳＰＤＴスイッチ２０ａと２０ｂ、ハイパスフィルタ２１、ローパスフィルタ２２から構成されており、９０°ｂｉｔ移相器２４は、前記実施の形態２に示した移相器である。
次に動作について説明する。
入出力端子１ａに入力した高周波信号は、ＳＰＤＴスイッチ２０ａおよび２０ｂにて通過する経路を切り替えられる。
まず、ハイパスフィルタ２１を通過する場合、通過位相はハイパスフィルタ２１によって進む。一方、ローパスフィルタ２１を通過する場合、通過位相はローパスフィルタ２２によって遅れる。ここで、ハイパスフィルタ２１により進む位相と、ローパスフィルタ２２により遅れる位相との差を１８０°に設定することにより、１８０°移相器として動作する。
次に、９０°ｂｉｔ移相器の回路定数を移相量が９０°になるように設定することにより、９０°移相器２４は９０°位相を切り替えることができる。
上記のように構成することにより、通過位相を９０°ステップで切り替える２ビット移相器として動作する。
実施の形態７．
図１０は、この発明の実施の形態７に係る移相器を示す回路図である。
図１０において、２５は４５°ｂｉｔ移相器、２６は２２．５°ｂｉｔ移相器、２７は１１．２５°ｂｉｔ移相器である。
上記のように、実施の形態６の構成に対し、４５°ｂｉｔ移相器２５、２２．５°ｂｉｔ移相器２６、１１．２５°ｂｉｔ移相器２７を順次接続する構成とすることにより、通過位相を１１．２５°ステップで切り替える５ビット移相器として動作することになる。
産業上の利用の可能性
以上のように、この発明は、ＦＥＴのピンチオフ時のキャパシタを用いてフィルタを構成し、ＦＥＴのＯＮ／ＯＦＦによって通過位相を変化させることができる小型な移相器及び多ビット移相器を得ることができる。
【図面の簡単な説明】
図１は、この発明の実施の形態１に係る移相器を示す回路図、
図２は、この発明の実施の形態１に係る移相器を示すレイアウト図、
図３は、この発明の移相器の動作を示す位相進み状態の等価回路図、
図４は、この発明の移相器の動作を示す位相遅れ状態の等価回路図、
図５は、この発明の実施の形態２に係る移相器を示す回路図、
図６は、この発明の実施の形態３に係る移相器を示す回路図、
図７は、この発明の実施の形態４に係る移相器を示す回路図、
図８は、この発明の実施の形態５に係る移相器を示すレイアウト図、
図９は、この発明の実施の形態６に係る移相器を示す回路図、
図１０は、この発明の実施の形態７に係る移相器を示す回路図、
図１１は、従来の移相器を示す回路図である。
【図１】
2002056467.tif 000005
【図２】
2002056467.tif 000006
【図３】
2002056467.tif 000007
【図４】
2002056467.tif 000008
【図５】
2002056467.tif 000009
【図６】
2002056467.tif 000010
【図７】
2002056467.tif 000011
【図８】
2002056467.tif 000012
【図９】
2002056467.tif 000013
【図１０】
2002056467.tif 000014
【図１１】
2002056467.tif 000015
【国際調査報告】
2002056467.tif 000016
2002056467.tif 000017