(57)【特許請求の範囲】
【請求項１】
第１の入力パッドからクロック信号を入力する第１のバッファ回路と、
第２の入力パッドからクロック信号を入力する第２のバッファ回路と、
前記第１のバッファ回路から出力されるクロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、
前記第２のバッファ回路から出力されるクロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、
前記第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、
前記第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、
前記第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。
【請求項２】
第１の入力パッドからラッチ信号を入力する第１のバッファ回路と、
第２の入力パッドからラッチ信号を入力する第２のバッファ回路と、
クロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、
クロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、
第１のバッファ回路から出力されるラッチ信号に従って、前記第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、
第２のバッファ回路から出力されるラッチ信号に従って、前記第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、
前記第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。
【請求項３】
第１の入力パッドから入力されるクロック信号を選択的に出力する選択回路と、
前記選択回路から出力されるクロック信号を入力する第１のバッファ回路と、
前記選択回路から出力されるクロック信号を入力する第２のバッファ回路と、
第２の入力パッドの状態を検出し、検出された状態に従って、前記第１及び第２のバッファ回路の一方又は両方にクロック信号を出力するように前記選択回路を制御するモード検出回路と、
前記第１のバッファ回路から出力されるクロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、
前記第２のバッファ回路から出力されるクロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、
前記第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、
前記第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、
前記第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。
【請求項４】
前記モード検出回路が、前記第２の入力パッドにハイレベルの信号が供給されているときに前記第１のバッファ回路のみにクロック信号を出力し、前記第２の入力パッドにローレベルの信号が供給されているときに前記第２のバッファ回路のみにクロック信号を出力し、前記第２の入力パッドに信号が供給されていないときに前記第１及び第２のバッファ回路の両方にクロック信号を出力するように前記選択回路を制御する、請求項３記載の半導体集積回路。
【請求項５】
第１の入力パッドから入力されるラッチ信号を選択的に出力する選択回路と、
前記選択回路から出力されるラッチ信号を入力する第１のバッファ回路と、
前記選択回路から出力されるラッチ信号を入力する第２のバッファ回路と、
第２の入力パッドの状態を検出し、検出された状態に従って、前記第１及び第２のバッファ回路の一方又は両方にラッチ信号を出力するように前記選択回路を制御するモード検出回路と、
クロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、
クロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、
第１のバッファ回路から出力されるラッチ信号に従って、前記第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、
第２のバッファ回路から出力されるラッチ信号に従って、前記第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、
前記第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。
【請求項６】
前記モード検出回路が、前記第２の入力パッドにハイレベルの信号が供給されているときに前記第１のバッファ回路のみにラッチ信号を出力し、前記第２の入力パッドにローレベルの信号が供給されているときに前記第２のバッファ回路のみにラッチ信号を出力し、前記第２の入力パッドに信号が供給されていないときに前記第１及び第２のラッチ回路の両方にラッチ信号を出力するように前記選択回路を制御する、請求項５記載の半導体集積回路。
【請求項７】
前記第１のシフトレジスタに入力される第１のデータ信号のビット数と、前記第２のシフトレジスタに入力される第２のデータ信号のビット数とが異なる、請求項１〜６のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サーマルヘッドや液晶パネル等を駆動するための半導体集積回路（ドライバＩＣ）に関し、特に、同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路に関する。
【０００２】
【従来の技術】
例えば、プリンタに用いられるサーマルヘッドを駆動するためのドライバＩＣにおいては、入力される複数系統のデータ信号を順次転送及びラッチして、これらのデータ信号に基づく論理演算を行い、論理演算の結果に応じた出力信号をサーマルヘッドに供給するタイプのものがある。そのような従来のドライバＩＣの構成を図４に示す。
【０００３】
図４に示す従来のドライバＩＣは、データ信号Ａ及びＢと、これらのデータ信号に同期したクロック信号と、データをラッチするタイミングを与えるラッチ信号とを複数の入力パッドから入力し、サーマルヘッドに含まれる複数の発熱体に対応した複数の出力信号をそれぞれの出力パッドから出力する。
【０００４】
このドライバＩＣは、クロック信号が入力されるバッファ回路４０と、ラッチ信号が入力されるバッファ回路５０と、バッファ回路４０から出力されるクロック信号に同期してデータ信号Ａを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ１１と、シフトレジスタ１１から出力される複数のデータをバッファ回路５０から出力されるラッチ信号に従ってラッチするラッチ回路２１とを含んでいる。
【０００５】
さらに、ドライバＩＣは、バッファ回路４０から出力されるクロック信号に同期してデータ信号Ｂを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ１２と、シフトレジスタ１２から出力される複数のデータをバッファ回路５０から出力されるラッチ信号に従ってラッチするラッチ回路２２と、ラッチ回路２１及び２２から出力される複数の組のデータの論理積を求める複数のＡＮＤ回路１〜Ｎとを含んでいる。
【０００６】
このドライバＩＣにおいては、複数の入力パッドに印加されるデータ信号Ａとデータ信号Ｂとの組合せによって出力状態が決定される。そのようなドライバＩＣについて、データ信号Ａ及びＢが正確に転送されているか否かをファンクションテスト又はＡＣテストによって検査する場合には、出力パッドに供給される出力信号の状態をモニタすることにより良否の判断を行う。
【０００７】
【発明が解決しようとする課題】
しかしながら、データ信号Ａ及びＢは、同一のクロック信号に同期してシフトレジスタ１１及び１２内をそれぞれ転送され、同一のラッチ信号に従ってラッチ回路２１及び２２においてそれぞれラッチされるため、データ信号の系統毎に個別に検査することが困難であり、データ信号の複数の系統間における組合せが複雑な場合には誤判断の可能性があった。また、データ信号の組合せを考慮しながらデータ信号の設定を行わなければならないので、検査のために時間がかかるという問題があった。さらに、クロック信号又はラッチ信号が入力されるバッファ回路の出力には複数のシフトレジスタ又はラッチ回路が接続されるため、バッファ回路の負荷が重くなり、スピードアップを図ることが困難であった。
【０００８】
そこで、上記の点に鑑み、本発明は、同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路において、データ信号の系統毎にファンクションテスト又はＡＣテストを可能として検査を容易にすることを目的とする。さらに、本発明は、クロック信号が入力されるバッファ回路を高速化するのに適した半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の入力パッドからクロック信号を入力する第１のバッファ回路と、第２の入力パッドからクロック信号を入力する第２のバッファ回路と、第１のバッファ回路から出力されるクロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、第２のバッファ回路から出力されるクロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【００１０】
また、本発明の第２の観点に係る半導体集積回路は、第１の入力パッドからラッチ信号を入力する第１のバッファ回路と、第２の入力パッドからラッチ信号を入力する第２のバッファ回路と、クロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、クロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、第１のバッファ回路から出力されるラッチ信号に従って、第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、第２のバッファ回路から出力されるラッチ信号に従って、第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【００１１】
さらに、本発明の第３の観点に係る半導体集積回路は、第１の入力パッドから入力されるクロック信号を選択的に出力する選択回路と、選択回路から出力されるクロック信号を入力する第１のバッファ回路と、選択回路から出力されるクロック信号を入力する第２のバッファ回路と、第２の入力パッドの状態を検出し、検出された状態に従って、第１及び第２のバッファ回路の一方又は両方にクロック信号を出力するように選択回路を制御するモード検出回路と、第１のバッファ回路から出力されるクロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、第２のバッファ回路から出力されるクロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【００１２】
ここで、モード検出回路が、第２の入力パッドにハイレベルの信号が供給されているときに第１のバッファ回路のみにクロック信号を出力し、第２の入力パッドにローレベルの信号が供給されているときに第２のバッファ回路のみにクロック信号を出力し、第２の入力パッドに信号が供給されていないときに第１及び第２のバッファ回路の両方にクロック信号を出力するように選択回路を制御するようにしても良い。
【００１３】
また、本発明の第４の観点に係る半導体集積回路は、第１の入力パッドから入力されるラッチ信号を選択的に出力する選択回路と、選択回路から出力されるラッチ信号を入力する第１のバッファ回路と、選択回路から出力されるラッチ信号を入力する第２のバッファ回路と、第２の入力パッドの状態を検出し、検出された状態に従って、第１及び第２のバッファ回路の一方又は両方にラッチ信号を出力するように選択回路を制御するモード検出回路と、クロック信号に同期して第１のデータ信号を転送する第１のシフトレジスタと、クロック信号に同期して第２のデータ信号を転送する第２のシフトレジスタと、第１のバッファ回路から出力されるラッチ信号に従って、第１のシフトレジスタから出力される複数のデータをラッチする第１のラッチ回路と、第２のバッファ回路から出力されるラッチ信号に従って、第２のシフトレジスタから出力される複数のデータをラッチする第２のラッチ回路と、第１及び第２のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【００１４】
ここで、モード検出回路が、第２の入力パッドにハイレベルの信号が供給されているときに第１のバッファ回路のみにラッチ信号を出力し、第２の入力パッドにローレベルの信号が供給されているときに第２のバッファ回路のみにラッチ信号を出力し、第２の入力パッドに信号が供給されていないときに第１及び第２のラッチ回路の両方にラッチ信号を出力するように選択回路を制御するようにしても良い。
【００１５】
以上において、第１のシフトレジスタに入力される第１のデータ信号のビット数と、第２のシフトレジスタに入力される第２のデータ信号のビット数とが異なるようにしても良い。
【００１６】
本発明に係る半導体集積回路によれば、同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路において、データ信号の系統毎にクロック信号又はラッチ信号を入力できるようにしたので、ファンクションテスト又はＡＣテストをデータ信号の系統毎に行うことが可能となり、検査を容易にすることができる。さらに、クロック信号又はラッチ信号が入力されるバッファ回路をデータ信号の系統毎に設けたので、各バッファ回路の負荷を減少させ、動作を高速化することができる。
【００１７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。本実施形態は、プリンタに用いられるサーマルヘッドを駆動するためのドライバＩＣに本発明を適用したものである。ＴＣＰ（テープキャリアパッケージ）、ＣＯＦ（チップオンフィルム）、ＣＯＢ（チップオンボード）等の実装技術を用いて、このドライバＩＣをテープやプリント基板等に実装することにより、最終的なモジュール製品が完成する。
【００１８】
図１に示すドライバＩＣ１００は、２系統のデータ信号Ａ及びＢと、これらのデータ信号に同期したクロック信号と、データをラッチするタイミングを与えるラッチ信号とを複数の入力パッド（入力端子）から入力し、サーマルヘッドに含まれる複数の発熱体に対応する複数の出力信号を、それぞれの出力パッド（出力端子）から出力する。データ信号Ａ及びＢの各々は、所定のビット数（例えば５ビット）を有する。なお、データ信号の系統は、３系統以上であっても良い。
【００１９】
図１に示すように、ドライバＩＣ１００は、クロック信号が入力されるバッファ回路４１と、ラッチ信号が入力されるバッファ回路５１と、バッファ回路４１から出力されるクロック信号に同期してデータ信号Ａを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ１１と、シフトレジスタ１１から出力される複数のデータをバッファ回路５１から出力されるラッチ信号に従ってラッチするラッチ回路２１とを含んでいる。
【００２０】
さらに、ドライバＩＣは、クロック信号が入力されるバッファ回路４２と、ラッチ信号が入力されるバッファ回路５２と、バッファ回路４２から出力されるクロック信号に同期してデータ信号Ｂを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ１２と、シフトレジスタ１２から出力される複数のデータをバッファ回路５２から出力されるラッチ信号に従ってラッチするラッチ回路２２と、ラッチ回路２１及び２２から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路３０とを含んでいる。論理回路３０は、例えば、ラッチ回路２１及び２２から出力される複数の組のデータの論理積をそれぞれ求める複数のＡＮＤ回路１〜Ｎによって構成される。
【００２１】
ドライバＩＣ１００においては、それぞれの入力パッドに印加されるデータ信号Ａとデータ信号Ｂとの組合せによって出力状態が決定される。ドライバＩＣ１００において、データ信号Ａ及びＢが正確に転送されているか否かをファンクションテスト又はＡＣテストによって検査する場合には、出力パッドに供給される出力信号の状態をモニタすることにより良否の判断を行う。
【００２２】
本実施形態においては、データ信号の系統毎にクロック信号の入力系及びラッチ信号の入力系が設けられている。従って、テストモードにおいては、複数系統のデータを、異なるクロック信号に同期させて転送することができる。また、複数系統のデータを、異なるラッチ信号に従ってラッチすることができる。即ち、データ信号Ａを固定しておき、データ信号Ｂのみを変化させたり、これとは逆に、データ信号Ｂを固定しておき、データ信号Ａのみを変化させることができる。これにより、ファンクションテスト又はＡＣテストによるドライバＩＣの検査が容易になり、誤判断を防止したり、検査に要する時間を短縮することができる。さらに、クロック信号が入力されるバッファ回路と、ラッチ信号が入力されるバッファ回路を、データ信号の系統毎に設けたので、各バッファ回路の負荷を減少させて動作を高速化することができる。
【００２３】
一方、通常の動作モードにおいては、図１に示すように、クロック信号を入力するために用いる２つの入力パッドがドライバＩＣ１００の外部において１本のクロック信号配線に接続され、ラッチ信号を入力するために用いる２つの入力パッドがドライバＩＣ１００の外部において１本のラッチ信号配線に接続される。このような接続は、例えば、ＴＣＰ（テープキャリアパッケージ）やＣＯＦ（チップオンフィルム）の場合には、テープ又はフィルムに形成された配線パターンにより行い、ＣＯＢ（チップオンボード）の場合には、プリント基板上に形成された配線パターン又はワイアボンディングにより行う。また、データ信号の系統毎にバッファ回路を設けたことにより、通常の動作モードにおいても、各バッファ回路の負荷を減少させて動作を高速化することができる。
【００２４】
次に、本発明の第１の実施形態の変形例について説明する。
図２に、本発明の第１の実施形態に係る半導体集積回路の変形例の構成を示す。
この変形例においては、論理回路３１が、２ビットデータに基づいて４ビットデータのいずれかのビットを選択する選択回路を複数含んでいる。データ信号Ａは、４ビット構成のシフトレジスタ１１に入力され、ラッチ回路２１を介して複数の選択回路に供給される。データ信号Ｂは、２ビット×６４構成のシフトレジスタ１２に入力され、ラッチ回路２２を介してそれぞれの選択回路に供給される。
【００２５】
一般に、複数のシフトレジスタの構成においてビット数が異なるような場合には、検査のための入出力端子の状態設定が非常に難しかった。また、論理回路が複雑になると、動作タイミングのずれ等により、出力にヒゲ状のパルスノイズが混入し易くなり、誤動作の原因となることがあった。これに対し、図２に示すように複数のクロック信号入力系を設けた場合には、データ信号Ａとデータ信号Ｂとを別々に入力できるので、検査のための入出力端子の状態設定が容易になり、状態設定の間違いを防止することができる。また、それぞれのクロック信号入力系のファンアウト数に応じてバッファサイズの最適化を行うことができるので、ヒゲ状のパルスノイズを防止し易くなる。
【００２６】
次に、本発明の第２の実施形態について説明する。本実施形態においては、クロック信号又はラッチ信号の入力パッドを複数設ける替わりに、１つの入力パッドに供給されたクロック信号又はラッチ信号を、選択回路によって複数のバッファ回路に選択的に供給している。
【００２７】
図３は、本発明の第２の実施形態に係る半導体集積回路（ドライバＩＣ）の構成を示す図である。
このドライバＩＣは、入力パッド９１から入力されるクロック信号を選択的に出力する選択回路６０と、選択回路６０から出力されるクロック信号を入力するバッファ回路４１及び４２と、入力パッド９２の状態を検出し、検出された状態に従ってクロック信号をバッファ回路４１及び４２の一方又は両方に出力するように選択回路６０を制御する制御信号を出力するモード検出回路７０とを含んでいる。
【００２８】
ここで、モード検出回路７０は、入力パッド９２にハイレベルのテストモード信号が供給されているときにバッファ回路４１のみにクロック信号を出力し、入力パッド９２にローレベルのテストモード信号が供給されているときにバッファ回路４２のみにクロック信号を出力するように選択回路６０を制御する。通常の動作モードにおいては、入力パッド９２に何も接続せずオープン状態とする。モード検出回路７０は、入力パッド９２に信号が供給されていないときに、通常の動作モードであることを認識し、バッファ回路４１及び４２の両方にクロック信号を出力するように選択回路６０を制御する。
【００２９】
さらに、ドライバＩＣは、入力パッド９３から入力されるラッチ信号を選択的に出力する選択回路８０と、選択回路８０から出力されるラッチ信号を入力するバッファ回路５１及び５２とを含んでいる。選択回路８０も、選択回路６０と同様に、モード検出回路７０から出力される制御信号によって制御される。
【００３０】
以上の構成により、テストモードにおいて、１つの入力パッドに入力されたクロック信号又はラッチ信号を、複数のバッファ回路の１つに選択的に供給することができるので、第１の実施形態と同様にドライバＩＣの検査が容易となる。また、入力パッド９２に何も接続しないことにより通常の動作モードとなるので、ドライバＩＣの実装において負担が増えることもない。
【００３１】
【発明の効果】
以上述べたように、本発明によれば、同一のクロック信号に同期して複数系統のデータ信号の転送を行うドライバＩＣにおいて、データ信号の系統毎にクロック信号又はラッチ信号を入力できるようにしたので、ファンクションテスト又はＡＣテストをデータ信号の系統毎に行うことが可能となり、検査を容易にすることができる。さらに、クロック信号又はラッチ信号が入力されるバッファ回路をデータ信号の系統毎に設けたので、各バッファ回路の負荷を減少させ、動作を高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の変形例の構成を示す図である。
【図３】本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。
【図４】従来の半導体集積回路の構成を示す図である。
【符号の説明】
１〜Ｎ  ＡＮＤ回路
１１、１２  シフトレジスタ
２１、２２  ラッチ回路
３０、３１  論理回路
４１、４２、５１、５２  バッファ回路
６０、８０  選択回路
７０  モード検出回路
９１〜９３  入力パッド
１００  ドライバＩＣ
【図１】
0003849550.tif 000002
【図２】
0003849550.tif 000003
【図３】
0003849550.tif 000004
【図４】
0003849550.tif 000005