(57)【要約】アドレスデコーダは、外部クロック信号ＣＬＫに同期するＰＬＬクロック信号ＰＣＬＫを生成するＰＬＬ回路（１０３）、ＰＬＬクロック信号ＰＣＬＫを分周する分周器（１０４）、２値のウォブル信号ＡＤＲＴまたはその反転信号を選択するセレクタ（１０２）、各種信号ＳＹＮＣＷＩＮ１，ＳＹＮＣＷＩＮ２，ＢＥＮＡ，ＣＥＮＡ１，ＣＥＮＡ２，ＣＰＯＬＥ，ＯＵＴＥＮＡを発生するタイミング発生器（１０６）、セレクタ（１０２）で選択されたウォブル信号ＡＤＲＬＧをデコードするバイフェーズデコーダ（１０７）、バイフェーズデコードデータＢＤＡＴをデコードするグレイコードデコーダ（１０８）、およびデコードされたアドレス信号ＡＤＲＯＵＴを出力する出力制御回路（１１０）を備える。よって、このアドレスデコーダはウォブル信号を復号してアドレス信号を再生することができる。
2002029810.tif 000002
【特許請求の範囲】
【請求項１】
ランドおよびグルーブを有しそのグルーブにウォブルを形成することによりアドレスをプリフォーマットした光ディスクから検出されるウォブル信号に基づいてアドレス信号を再生するアドレスデコーダであって、
前記ウォブル信号を復号するバイフェーズ復号手段（１０７）と、
前記バイフェーズ復号手段から出力される信号を復号するグレイコード復号手段（１０８）とを備える、アドレスデコーダ。
【請求項２】
前記アドレスデコーダはさらに、
外部クロック信号を分周しかつ前記ウォブル信号と位相を同期させてＰＬＬクロック信号を出力するＰＬＬ手段（１０３）と、
前記ＰＬＬクロック信号を分周して分周クロック信号を出力する分周手段（１０２）と、
バイフェーズイネーブル信号、グレイコードイネーブル信号および出力イネーブル信号を発生するタイミング発生手段（１０６）とを備え、
前記バイフェーズ復号手段は、前記分周クロック信号および前記バイフェーズイネーブル信号に応答して活性化され、前記ＰＬＬクロック信号に同期して動作し、
前記グレイコード復号手段は、前記分周クロック信号および前記グレイコードイネーブル信号に応答して活性化され、前記ＰＬＬクロック信号に同期して動作し、
前記アドレスデコーダはさらに、
前記出力イネーブル信号に応答して活性化され、前記グレイコード復号手段から出力される信号を前記アドレス信号として出力する出力制御手段（１１０）を備える、請求項１に記載のアドレスデコーダ。
【請求項３】
前記光ディスクには前記アドレスが少なくとも２つ連続してプリフォーマットされている、請求項１に記載のアドレスデコーダ。
【請求項４】
前記アドレスデコーダはさらに、
前記ウォブル信号を反転する反転手段（１０１）と、
現在アクセス中のトラックがランドかグルーブかを示すランド／グルーブ信号に応答して、前記ウォブル信号および前記反転手段により反転されたウォブル信号のうち１つを選択する選択手段（１０２）とを備える、請求項３に記載のアドレスデコーダ。
【請求項５】
前記光ディスクには前記少なくとも２つのアドレスの前に予め定められた固定パターンがプリフォーマットされており、
前記アドレスデコーダはさらに、
前記固定パターンを検出してシンク検出信号を出力するシンクパターン検出手段（１０５）を備え、
前記分周手段は、前記シンク検出信号に応答してリセットされる、請求項３に記載のアドレスデコーダ。
【請求項６】
前記アドレスデコーダはさらに、
前記バイフェーズ復号手段または前記グレイコード復号手段から出力される信号の誤りを検出する誤り検出手段（１０９Ａ，１０９Ｂ）を備える、請求項１に記載のアドレスデコーダ。
【発明の詳細な説明】
技術分野
本発明は、アドレスデコーダに関し、さらに詳しくは、光ディスクのグルーブにウォブルを形成することによりプリフォーマットしたアドレスを再生するアドレスデコーダに関する。
背景技術
光磁気ディスクでは、グルーブの側壁にウォブルを形成することによりアドレスを記録する方式が広く用いられている。特にミニディスクでは、アドレスをバイフェーズ変換（エンコード）しかつ周波数変調（ＦＭ）した信号に基づいて、グルーブの両側壁にウォブルを形成することによりアドレスを記録する方式が用いられている。
この方式に対し、特開平１１−４５４４１号公報には、記録密度を高めかつレーザパワーの効率を高めるため、アドレスをグレイコード変換（エンコード）しかつバイフェーズ変換（エンコード）した信号に基づいて、グルーブの両側壁または片側壁にウォブルを形成することによりアドレスを記録する方式が提案されている。
図１２は、上記方式で記録したアドレス領域付近のウォブル形状を示す平面図である。ここでは説明の便宜上、アドレスを、検出パターン４ビット長、アドレス値８ビット長、誤り訂正符号４ビット長としている。また、各アドレスに対してグレイコード変換を施し、さらにバイフェーズ変換を施している。
グルーブＧ１７、Ｇ１８、Ｇ１９には、それぞれアドレス「１７」、「１８」、「１９」が記録されている。ランドＬ１７、Ｌ１８には、それぞれアドレス「１７」、「１８」が記録されている。グルーブにウォブルを形成しているため、グルーブの両側壁の形状は同じになっている。アドレス領域ＡＦ１では、ランドＬ１７の両側壁の形状は異なっているが、ランドＬ１８の両側壁の形状は同じになっている。アドレス領域ＡＦ２では、ランドＬ１７の両側壁の形状は同じになっているが、ランドＬ１８の両側壁の形状は異なっている。
したがって、グルーブでは、アドレス領域ＡＦ１のアドレスとアドレス領域ＡＦ２のアドレスとをトラックごとに交互に選択することでアドレスを得ることができる。一方、ランドでは、両側壁のウォブル形状が同じアドレス領域ＡＦ１またはＡＦ２のみからアドレスを得ることができる。ランドＬ１７のアドレス領域ＡＦ１では、両側壁、つまりグルーブＧ１７の片側壁およびこれに対向するグルーブＧ１８の片側壁のウォブル形状が異なっているので、ここからアドレスを再生することはできない。しかし、ランドＬ１７のアドレス領域ＡＦ２では、両側壁、つまりグルーブＧ１７の片側壁およびこれに対向するグルーブＧ１８の片側壁のウォブル形状が同じになっているので、ここからはアドレスを再生することができる。同様にランドＬ１８では、両側壁のウォブル形状が同じになっているアドレス領域ＡＦ１のみからアドレスを得ることができる。
図１２に示したようなウォブル形状からアドレスを再生するため、光ピックアップのレーザ源から発光されたレーザビームはビームスプリッタを通って対物レンズに入射し、ディスク上に集光されてビームスポットを形成する。ビームスポットからの反射光はセンサで受光され、電気信号に変換される。
図１３は、ＡＳ−ＭＯ（Ａｄｖａｎｃｅｄ　Ｓｔｏｒａｇｅ　Ｍａｇｎｅｔｏ−Ｏｐｔｉｃａｌ　ｄｉｓｃ）のような光磁気ディスク、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｉｄｅｏ　Ｄｉｓｃ）のような相変化膜ディスク、およびＣＤ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ）のような光ディスクにおける、センサの形状、レーザの波長λ、フォーカスエラー信号ＦＥ、トラッキングエラー信号ＴＥ、再生信号ＲＦ、光磁気信号ＭＯ、ウォブル信号ＡＤＲ、および外部クロック信号ＣＬＫの演算方法を示す。各センサは、メインディフレクタ４０１およびサブディフレクタ４００からなる。ＡＳ−ＭＯのメインディフレクタ４０１は４分割受光素子であり、アドレス信号はウォブル信号ＡＤＲ（＝（Ａ＋Ｂ）−（Ｃ＋Ｄ））から得られる。
図１４は、メインディフレクタ４０１で受光した反射光から、ウォブル信号ＡＤＲの２値信号であるウォブル信号ＡＤＲＴを得るためのウォブル検出器を示す回路図である。メインディフレクタ４０１は受光した反射光を電気信号に変換し、信号Ａ＋Ｂおよび信号Ｃ＋Ｄを差動増幅器４０２に出力する。差動増幅器４０２の出力（Ａ＋Ｂ）−（Ｃ＋Ｄ）はバンドパスフィルタ（ＢＰＦ）４０３を通過後、ウォブル信号ＡＤＲとしてコンパレータ４０４に入力される。コンパレータ４０４はウォブル信号ＡＤＲを２値化し、ウォブル信号ＡＤＲＴ（２値信号）を出力する。
上記のような光磁気ディスクに信号を記録したり再生したりする光磁気ディスク記録／再生装置には、上記のようなウォブル信号をアドレス信号に復号するためのアドレスデコーダが必要であるが、この具体的な回路構成については未だ提案されていない。
発明の開示
本発明は、ウォブル信号を復号してアドレス信号を再生するためのアドレスデコーダを提供することを目的とする。
本発明によると、ランドおよびグルーブを有しそのグルーブにウォブルを形成することによりアドレスをプリフォーマットした光ディスクから検出されるウォブル信号に基づいてアドレス信号を再生するアドレスデコーダは、バイフェーズ復号手段と、グレイコード復号手段とを備える。バイフェーズ復号手段は、ウォブル信号を復号する。グレイコード復号手段は、バイフェーズ復号手段から出力される信号を復号する。
好ましくは、上記アドレスデコーダはさらに、ＰＬＬ手段と、分周手段と、タイミング発生手段と、出力制御手段とを備える。ＰＬＬ手段は、外部クロック信号を分周しかつウォブル信号と位相を同期させてＰＬＬクロック信号を出力する。分周手段は、ＰＬＬクロック信号を分周して分周クロック信号を出力する。タイミング発生手段は、バイフェーズイネーブル信号、グレイコードイネーブル信号および出力イネーブル信号を発生する。バイフェーズ復号手段は、分周クロック信号およびバイフェーズイネーブル信号に応答して活性化され、ＰＬＬクロック信号に同期して動作する。グレイコード復号手段は、分周クロック信号およびグレイコードイネーブル信号に応答して活性化され、ＰＬＬクロック信号に同期して動作する。出力制御手段は、出力イネーブル信号に応答して活性化され、グレイコード復号手段から出力される信号をアドレス信号として出力する。
したがって、このアドレスデコーダは、光ディスクから検出されるウォブル信号をアドレス信号に復号することができる。
好ましくは、光ディスクにはアドレスが少なくとも２つ連続してプリフォーマットされている。
さらに好ましくは、アドレスデコーダはさらに、反転手段と、選択手段とを備える。反転手段は、ウォブル信号を反転する。選択手段は、現在アクセス中のトラックがランドかグルーブかを示すランド／グルーブ信号に応答して、ウォブル信号および反転手段により反転されたウォブル信号のうち１つを選択する。
したがって、このアドレスデコーダは、ランドおよびグルーブの両方においてアドレス信号を再生することができる。
さらに好ましくは、光ディスクには少なくとも２つのアドレスの前に予め定められた固定パターンがプリフォーマットされている。アドレスデコーダはさらに、シンクパターン検出手段を備える。シンクパターン検出手段は、固定パターンを検出してシンク検出信号を出力する。分周手段は、シンク検出信号に応答してリセットされる。
好ましくは、アドレスデコーダはさらに、誤り検出手段を備える。誤り検出手段は、バイフェーズ復号手段またはグレイコード復号手段から出力される信号の誤りを検出する。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
図１にＡＳ−ＭＯのアドレス領域におけるウォブル形状を示す（ＡＳ−ＭＯ　Ｆｏｒｍａｔ　ｖｅｒ．１．０）。ここでは、グルーブの片側壁のみにウォブルが形成されている。
１アドレスビット（ＡＤＢ）は６データチャネルビット（ＤＣＢ）である。アドレス情報に対しては、ビットの値が０のとき立上がり、１のとき立下がるバイフェーズ変換が施されている。具体的には、０は（１０）パターンに、１は（０１）パターンに変換されている。２ＡＤＢのファインクロックマークＦＣＭに続いて、８５ＡＤＢのアドレス領域にウォブルが形成されている。
アドレス領域は、第１のプリアンブル領域Ｐ１と、シンクロナイゼーション領域ＳＹと、フレームナンバー領域ＦＮと、バンドナンバー領域ＢＮと、第１のトラックナンバー領域ＴＮ１と、第１のＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）領域ＣＲＣ１と、第２のプリアンブル領域Ｐ２と、リシンクロナイゼーション領域ＲＳＹと、第２のトラックナンバー領域ＴＮ２と、第２のＣＲＣ領域ＣＲＣ２と、リザーブ領域ＲＳＲＶとから構成される。
第１のプリアンブル領域Ｐ１には、３ＡＤＢの固定パターン（１０１０１０）がプリフォーマットされている。シンクロナイゼーション領域ＳＹには、アドレスデータを同期させるためのバイフェーズ変換において出現しない４ＡＤＢの固定パターン（１０００１１１０）がプリフォーマットされている。フレームナンバー領域ＦＮには、７ＡＤＢのフレームアドレスがプリフォーマットされている。バンドナンバー領域ＢＮには、５ＡＤＢのバンドアドレスがプリフォーマットされている。第１のトラックナンバー領域ＴＮ１には、１２ＡＤＢの第１のトラックアドレスがプリフォーマットされている。第１のＣＲＣ領域ＣＲＣ１には、フレームナンバー、バンドナンバーおよび第１のトラックナンバーの誤り訂正を行なうための１４ＡＤＢのデータがプリフォーマットされている。第２のプリアンブル領域Ｐ２には、１ＡＤＢの固定パターン（０１）がプリフォーマットされている。リシンクロナイゼーション領域ＳＹには、アドレスデータを再同期させるためのバイフェーズ変換において出現しない４ＡＤＢの固定パターン（０１１１０００１）がプリフォーマットされている。第２のトラックナンバー領域ＴＮ２には、１２ＡＤＢの第２のトラックアドレスがプリフォーマットされている。第２のＣＲＣ領域ＣＲＣ２には、フレームナンバー、バンドナンバーおよび第２のトラックナンバーの誤り訂正を行なうための１４ＡＤＢのデータがプリフォーマットされている。リザーブ領域ＲＳＲＶには、チルトマーク等のための９ＡＤＢのデータがプリフォーマットされている。
第１および第２のＣＲＣ領域ＣＲＣ１，ＣＲＣ２で使用されるチェック多項式Ｐ（Ｘ）は、次式で表わされる。
Ｐ（Ｘ）＝Ｘ１４＋Ｘ１２＋Ｘ１０＋Ｘ７＋Ｘ４＋Ｘ２＋１
アドレス情報（バンドナンバー、トラックナンバー、フレームナンバー）の２値情報（２４ビット）を２３次のＸの多項式として表わし、１４次のチェック多項式Ｐ（Ｘ）で割ったときの余りである１３次のＸの多項式の係数が、このアドレス情報に対するＣＲＣとしてアドレス情報とともにディスクのグルーブにウォブル形状で記録されている。したがって、アドレス情報を再生する際には、再生したアドレス情報およびＣＲＣをチェック多項式Ｐ（Ｘ）で割り、割切れるか否かでアドレスエラーを検知する。
図１に示したＡＳ−ＭＯフォーマット方式においては、たとえばグルーブＧｎでは同じアドレスｎが２回再生され、ランドＬｎでは２つのアドレスｎおよびｎ＋１が再生される。したがって、ランドでは再生した２つのアドレスのうち１つを選択する必要がある。
図２は、本発明の実施の形態によるアドレスデコーダの構成を示す回路図である。このアドレスデコーダは図１に示したＡＳ−ＭＯフォーマット方式におけるアドレス領域から得られたウォブル信号をアドレス信号に復号するためのものである。
図２を参照して、このアドレスデコーダは、インバータ１０１と、セレクタ１０２と、デジタルＰＬＬ回路１０３と、２分周器１０４と、シンクパターン検出器１０５と、タイミング発生器１０６と、バイフェーズデコーダ１０７と、グレイコードデコーダ１０８と、第１のＣＲＣ回路１０９Ａと、第２のＣＲＣ回路１０９Ｂとを備える。
インバータ１０１は、図１４に示したウォブル検出器から出力される２値のウォブル信号ＡＤＲＴを反転してセレクタ１０２に供給する。セレクタ１０２は、現在アクセス中のトラックがランドかグルーブかを示すランド／グルーブ信号ＬＯＲＧに応答してウォブル信号ＡＤＲＴまたはその反転信号を選択し、信号ＡＤＲＬＧとしてデジタルＰＬＬ回路１０３とシンクパターン検出器１０５とバイフェーズデコーダ１０７とに供給する。なお、ランド／グルーブ信号はファインクロックマークＦＣＭを検出することで公知の手法により生成されるが、マイコン等からのアクセス指示に応じてランドおよびグルーブのどちらにアクセスするかがわかっている場合はその指示に応じて切替わるようにすることもできる。
ＰＬＬ回路１０３は、外部から入力された外部クロック信号ＣＬＫに基づいてＰＬＬクロック信号ＰＣＬＫを出力する。図３は、デジタルＰＬＬ回路１０３の構成を示す回路図である。図３を参照して、ＰＬＬ回路１０３は、偶数個のインバータ等で実現される遅延素子６０１と、イクスクルーシブＯＲゲート６０２と、３分周器６０３とを備える。遅延素子６０１およびイクスクルーシブＯＲゲート６０２はワンショット回路を構成し、セレクタ１０２から出力される信号ＡＤＲＬＧに応答して３分周器６０３をリセットするためのクリア信号ＣＬＲを生成する。３分周器６０３は、外部クロック信号ＣＬＫを３分周してＰＬＬクロック信号を生成する。
図４は、図３に示したＰＬＬ回路１０３の動作を示すタイミング図である。図４を参照して、遅延素子６０１により信号ＡＤＲＬＧが遅延され、これにより遅延信号ＤＡＤＲＬＧが生成される。これらの信号ＡＤＲＬＧおよびＤＡＤＲＬＧに応答してイクスクルーシブＯＲゲート６０２によりクリア信号ＣＬＲが生成され、さらにクリア信号ＣＬＲに応答して分周器６０３がクリアされる。外部クロック信号ＣＬＫは分周器６０３により３分周され、ＰＬＬクロック信号ＰＣＬＫが生成される。分周器６０３の分周比は、外部クロック信号ＣＬＫからデータチャネルクロック信号の３分周クロック信号を生成するように決定されるが、ここでは「３」に設定される。したがって、ここでは、ＰＬＬ回路１０３は６０ＭＨｚの外部クロック信号ＣＬＫに基づいて２０ＭＨｚのＰＬＬクロック信号ＰＣＬＫを生成する。
再び図２を参照して、デジタルＰＬＬ回路１０３は、その生成したＰＬＬクロック信号ＰＣＬＫを２分周器１０４とシンクパターン検出器１０５とタイミング発生器１０６とバイフェーズデコーダ１０７とグレイコードデコーダ１０８と第１のＣＲＣ回路１０９Ａと第２のＣＲＣ回路１０９Ｂと出力制御回路１１０とに供給する。
２分周器１０４は、ＰＬＬクロック信号ＰＣＬＫを２分周し、分周クロック信号ＤＣＬＫとしてタイミング発生器１０６とバイフェーズデコーダ１０７とグレイコードデコーダ１０８と第１のＣＲＣ回路１０９Ａと第２のＣＲＣ回路１０９Ｂとに供給する。したがって、２分周器１０４は２０ＭＨｚに基づいて１０ＭＨｚの分周クロック信号ＤＣＬＫを生成する。
タイミング発生器１０６は、シンクパターン検出器１０５からのシンク検出信号ＳＹＮＣ１およびＳＹＮＣ２とバイフェーズデコーダ１０７からのバイフェーズエラー信号ＢＥＲＲに基づき、バイフェーズイネーブル信号ＢＥＮＡと、シンク窓信号ＳＹＮＣＷＩＮ１およびＳＹＮＣＷＩＮ２と、グレイコードイネーブル信号ＧＥＮＡ１およびＧＥＮＡ２と、グレイコードリセット信号ＧＳＴＲ１およびＧＳＴＲ２と、ＣＲＣイネーブル信号ＣＥＮＡ１およびＣＥＮＡ２と、出力イネーブル信号ＯＵＴＥＮＡと、ＣＲＣ極性信号ＣＰＯＬＥ１およびＣＰＯＬＥ２とを発生する。タイミング発生器１０６はこれらの信号を予め定められたタイミングでＰＬＬクロック信号ＰＣＬＫに同期して発生する。タイミングの詳細は、後に図９〜図１１を参照して説明する。
シンクパターン検出器１０５は、タイミング発生器１０６からのシンク窓信号ＳＹＮＣＷＩＮ１に基づき、セレクタ１０２から出力される信号ＡＤＲＬＧの中から図１に示したシンクロナイゼーション領域ＳＹの固定パターン（１０００１１１０）を検出し、その検出の有無をシンク検出信号ＳＹＮＣ１としてタイミング発生器１０６と２分周器１０４とバイフェーズデコーダ１０７と第１のＣＲＣ回路１０９Ａと第２のＣＲＣ回路１０９Ｂとに供給する。シンクパターン検出器１０５はまた、タイミング発生器１０６からのシンク窓信号ＳＹＮＣＷＩＮ２に基づき、セレクタ１０２から出力される信号ＡＤＲＬＧの中から図１に示したリシンクロナイゼーション領域ＲＳＹの固定パターン（０１１１０００１）を検出し、その検出の有無をシンク検出信号ＳＹＮＣ２としてタイミング発生器１０６と２分周器１０４とに供給する。
図５は、シンクパターン検出器１０５の構成を示す回路図である。図５を参照して、シンクパターン検出器１０５は、Ｄフリップフロップ７０１〜７０８と、ＮＯＲ（負論理）ゲート７０９，７１２と、ＡＮＤゲート７１０，７１１，７１３，７１４とを備える。Ｄフリップフロップ７０１〜７０８はシフトレジスタを構成し、ＰＬＬクロック信号ＰＣＬＫに同期してセレクタ１０２から出力される信号ＡＤＲＬＧを順次取込む。ＮＯＲゲート７０９およびＡＮＤゲート７１０はＤフリップフロップ７０１〜７０３からの各出力信号に基づいてシンクロナイゼーション領域ＳＹにおける固定パターン（１０００１１１０）を検出する。ＡＮＤゲート７１１は、シンク窓信号ＳＹＮＣＷＩＮ１がＨ（論理ハイ）レベル（１）の場合において固定パターン（１０００１１１０）が検出されたとき、Ｈレベルのシンク検出信号ＳＹＮＣ１を出力する。ＮＯＲゲート７１２およびＡＮＤゲート７１３は、Ｄフリップフロップ７０１〜７０８の各出力信号に基づいてリシンクロナイゼーション領域ＲＳＹにおける固定パターン（０１１１０００１）を検出する。ＡＮＤゲート７１４は、シンク窓信号ＳＹＮＣＷＩＮ２がＨレベルの場合において固定パターン（０１１１０００１）が検出されたとき、Ｈレベルのシンク検出信号ＳＹＮＣ２を出力する。
再び図２を参照して、バイフェーズデコーダ１０７は、タイミング発生器１０６からのバイフェーズイネーブル信号ＢＥＮＡに応答して活性化され、セレクタ１０２から出力される信号ＡＤＲＬＧをバイフェーズデコードし、そのデコードしたバイフェーズデコードデータＢＤＡＴグレイコードデコーダ１０８と第１のＣＲＣ回路１０９Ａと第２のＣＲＣ回路１０９Ｂとに供給する。バイフェーズデコーダ１０７はまた、バイフェーズエラーの有無をバイフェーズエラー信号ＢＥＲＲとしてタイミング発生器１０６に供給する。
図６は、バイフェーズデコーダ１０７の構成を示す回路図である。図６を参照して、このバイフェーズデコーダ１０７は、Ｄフリップフロップ８０１，８０２，８０４，８０５と、ＡＮＤゲート８０６と、イクスクルーシブＮＯＲゲート８０３と、イクスクルーシブＯＲゲート８０７とを備える。Ｄフリップフロップ８０１，８０２は２ビットのシフトレジスタを構成し、ＰＬＬクロック信号ＰＣＬＫに同期してセレクタ１０２から出力される信号ＡＤＲＬＧを順次取込む。Ｄフリップフロップ８０４はＡＮＤ回路８０６の出力信号に応答して活性化され、Ｄフリップフロップ８０１の出力信号をＰＬＬクロック信号ＰＣＬＫに応答してラッチし、バイフェーズデコードデータＢＤＡＴとして出力する。Ｄフリップフロップ８０５はＡＮＤゲート８０６の出力信号に応答して活性化されかつシンク検出信号ＳＹＮＣ１に応答してクリアされ、イクスクルーシブＯＲゲート８０７の出力信号をＰＬＬクロック信号ＰＣＬＫに応答してラッチし、バイフェーズエラー信号ＢＥＲＲとして出力する。バイフェーズエンコードは信号（０）を信号（１０）に、信号（１）を（０１）に変換するものであるから、バイフェーズエンコードされた信号ＡＤＲＬＧには（００）および（１１）は存在し得ない。したがって、Ｄフリップフロップ８０１，８０２の出力信号が（００）または（１１）のときイクスクルーシブＮＯＲゲート８０３はＨレベルの信号を出力し、これに応答してＤフリップフロップ８０５はＨレベルのバイフェーズエラー信号ＢＥＲＲを出力する。
再び図２を参照して、グレイコードデコーダ１０８は、タイミング発生器１０６からのグレイコードイネーブル信号ＧＥＮＡ１，ＧＥＮＡ２に応答して活性化され、バイフェーズデコーダ１０７から出力されるバイフェーズデコードデータＢＤＡＴをグレイコードデコードし、アドレスデータＡＤＲＤＡＴとして出力制御回路１１０に供給する。
図７は、グレイコードデコーダ１０８の構成を示す回路図である。図７を参照して、このグレイデコーダ１０８は、２４個のＤフリップフロップ９０１Ａ〜９０１Ｘと、イクスクルーシブＯＲゲート９０２と、ＡＮＤゲート９０３，９０４と、１２個のＤフリップフロップ９０４Ａ〜９０５Ｌと、イクスクルーシブＯＲゲート９０６と、ＡＮＤゲート９０７，９０８とを備える。Ｄフリップフロップ９０１Ａ〜９０１Ｘはシフトレジスタを構成し、ＰＬＬクロック信号ＰＣＬＫに応答してイクスクルーシブＯＲゲート９０２の出力信号を順次取込む。分周信号ＤＣＬＫおよびグレイコードイネーブル信号ＧＥＮＡ１はＡＮＤゲート９０４に入力され、ＡＮＤゲート９０４の出力信号はイネーブル信号としてＤフリップフロップ９０１Ａ〜９０１Ｘに供給される。したがって、Ｄフリップフロップ９０１Ａ〜９０１ＸからなるシフトレジスタはＡＮＤゲート９０４の出力信号に応答して活性化される。グレイコードリセット信号ＧＳＴＲ１およびＤフリップフロップ９０１Ａの出力信号はＡＮＤゲート９０３に入力され、その出力信号はイクスクルーシブＯＲゲート９０２に入力される。したがって、Ｄフリップフロップ９０１Ａ〜９０１ＸとイクスクルーシブＯＲゲート９０２とＡＮＤゲート９０３とは、バイフェーズデコーダ１０７から出力されるバイフェーズデコーダデータＢＤＡＴをデコードし、２４ビットのアドレスデータＡＤＲＤＡＴ［２３：０］を出力する。
Ｄフリップフロップ９０５Ａ〜９０５Ｌはシフトレジスタを構成し、ＰＬＬクロック信号ＰＣＬＫに応答してイクスクルーシブＮＯＲゲート９０６の出力信号を順次取込む。分周クロック信号ＤＣＬＫおよびグレイコードイネーブル信号ＧＥＮＡ２はＡＮＤゲート９０８に入力され、その出力信号はＤフリップフロップ９０５Ａ〜９０５Ｌにイネーブル信号として入力される。Ｄフリップフロップ９０５Ａ〜９０５ＬはＡＮＤゲート９０８の出力信号に応答してイネーブルされ、ＰＬＬクロック信号ＰＣＬＫに応答してイクスクルーシブＯＲゲート９０６の出力信号を順次取込む。グレイコードリセット信号ＧＳＴＲ２およびＤフリップフロップ９０５Ａの出力信号はＡＮＤゲート９０７に入力され、その出力信号はイクスクルーシブＮＯＲゲート９０６に入力される。バイフェーズデコードデータ信号ＢＤＡＴおよびＡＮＤゲート９０７の出力信号はイクスクルーシブＮＯＲゲート９０６に入力され、その出力信号がＤフリップフロップ９０５Ａに入力される。グレイコードリセット信号ＧＳＴＲ２およびＤフリップフロップ９０５Ａの出力信号はＡＮＤゲート９０７に入力され、その出力信号はイクスクルーシブＯＲゲート９０６に供給される。したがって、シフトレジスタを構成するＤフリップフロップ９０５Ａ〜９０５ＬとＯＲゲート９０６とＡＮＤゲート９０７は、１０ビットのアドレスデータＡＤＲＤＡＴ［３５：２４］を出力する。
なお、ここではアドレスデータＡＤＲＤＡＴ［０：６］がフレームナンバーを示し、アドレスデータ［７：１１］がバンドナンバーを示し、アドレスデータＡＤＲＤＡＴ［１２：２３］が第１のトラックナンバーを示し、アドレスデータ［２４：３５］が第２のトラックナンバーを示す。
再び図２を参照して、第１のＣＲＣ回路１０９Ａは、タイミング発生器１０６からのＣＲＣイネーブル信号ＣＥＮＡ１に応答して活性化され、バイフェーズデコードデータＢＤＡＴの誤りを検出し、その検出結果を誤り検出信号ＣＥＲＲ１として出力制御回路１１０に供給する。第２のＣＲＣ回路１０９Ｂは、ＣＲＣイネーブル信号ＣＥＮＡ２に応答して活性化され、バイフェーズデコーダデータＢＤＡＴの誤りを検出し、その検出結果を誤り検出信号ＣＥＲＲ２として出力制御回路１１０に供給する。
図８は、第１のＣＲＣ回路１０９Ａの構成を示す回路図である。図８を参照して、この第１のＣＲＣ回路１０９Ａは、ＡＮＤゲート１００１と、イクスクルーシブＯＲゲート１００２，１００３と、Ｄフリップフロップ１００４，１００５と、イクスクルーシブＯＲゲート１００６と、Ｄフリップフロップ１００７，１００８と、イクスクルーシブＯＲゲート１００９と、ＮＯＲ（負論理）ゲート１０１０と、Ｄフリップフロップ１０１１〜１０１３と、ＮＯＲ（負論理）ゲート１０１４と、イクスクルーシブＯＲゲート１０１５と、Ｄフリップフロップ１０１６〜１０１８と、イクスクルーシブＯＲゲート１０１９と、Ｄフリップフロップ１０２０，１０２１と、イクスクルーシブＯＲゲート１０２２と、Ｄフリップフロップ１０２３，１０２４と、ＮＯＲゲート１０２５〜１０２７と、ＡＮＤゲート１０２８とを備える。第２のＣＲＣ回路１０９Ｂもこれと同様に構成される。
分周クロック信号ＤＣＬＫおよびＣＲＣイネーブル信号ＣＥＮＡ１はＡＮＤゲート１００１に入力され、その出力信号はイネーブル信号としてＤフリップフロップ１００４，１００５，１００７，１００８，１０１１〜１０１３に供給される。シンク検出信号ＳＹＮＣ１はクリア信号としてＤフリップフロップ１００４，１００５，１００７，１００８，１０１１〜１０１３に供給される。ＣＲＣ極性信号ＣＰＯＬＥ１およびバイフェーズデコードデータＢＤＡＴはイクスクルーシブＯＲゲート１００２に入力され、その出力信号はイクスクルーシブＯＲゲート１００３に供給される。イクスクルーシブＯＲゲート１００３の出力信号はＤフリップフロップ１００４の他、イクスクルーシブＯＲゲート１００６，１００９，１０１５，１０１９，１０２２に供給される。Ｄフリップフロップ１００４，１００５はイクスクルーシブＯＲゲート１００３の出力信号をＰＬＬクロック信号ＰＣＬＫに応答して順次取込む。Ｄフリップフロップ１００５の出力信号はイクスクルーシブＯＲゲート１００６に供給される。Ｄフリップフロップ１００７，１００８は、イクスクルーシブＯＲゲート１００６の出力信号をＰＬＬクロック信号ＰＣＬＫに応答して順次取込む。Ｄフリップフロップ１００８の出力信号はイクスクルーシブＯＲゲート１００９に供給される。Ｄフリップフロップ１０１１〜１０１３は、イクスクルーシブＯＲゲート１００９の出力信号をＰＬＬクロック信号ＰＣＬＫに応答して順次取込む。Ｄフリップフロップ１０１３の出力信号はイクスクルーシブＯＲゲート１０１５に供給される。Ｄフリップフロップ１０１６〜１０１８は、イクスクルーシブＯＲゲートの出力信号をＰＬＬクロック信号ＰＣＬＫに応答して順次取込む。Ｄフリップフロップ１０１８の出力信号はイクスクルーシブＯＲゲート１０１９に供給される。Ｄフリップフロップ１０２０，１０２１は、イクスクルーシブＯＲゲート１０１９の出力信号をＰＬＬクロック信号ＰＣＬＫに応答して順次取込む。Ｄフリップフロップ１０２１の出力信号はイクスクルーシブＯＲゲート１０２２に供給される。Ｄフリップフロップ１０２３，１０２４は、イクスクルーシブＯＲゲート１０２２の出力信号をＰＬＬクロック信号ＰＣＬＫに応答して順次取込む。Ｄフリップフロップ１００４，１００５，１００７の各出力信号はＮＯＲゲート１０１０に供給される。Ｄフリップフロップ１００８，１０１１，１０１２の各出力信号はＮＯＲゲート１０１４に供給される。Ｄフリップフロップ１０１３，１０１６，１０１７の各出力信号はＮＯＲゲート１０２５に供給される。Ｄフリップフロップ１０１８，１０２０，１０２１の各出力信号はＮＯＲゲート１０２６に供給される。Ｄフリップフロップ１０２３，１０２４の各出力信号はＮＯＲゲート１０２７に供給される。ＮＯＲゲート１０１０，１０１４，１０２５〜１０２７の各出力信号はＡＮＤゲート１０２８に供給され、これによりＣＲＣエラー信号ＣＥＲＲ１が出力される。
ここでは、ＣＲＣ回路１０９Ａおよび１０９Ｂはバイフェーズデコーダ１０７から出力される信号の誤りを検出しているが、グレイコードデコーダ１０８から出力される信号の誤りを検出するようにしてもよい。
次に、上述したアドレスデコーダの動作について説明する。
図９は、グルーブからアドレス信号を再生する場合におけるアドレスデコーダの動作を示すタイミング図である。図９を参照して、ウォブル信号ＡＤＲは図１４に示したコンパレータ４０４により２値化され、グルーブを示すランド／グルーブ信号ＬＯＲＧに応答して２値化されたウォブル信号ＡＤＲＴが図２に示したセレクタ１０２により選択され、そのまま信号ＡＤＲＧとして出力される。
シンク窓信号ＳＹＮＣＷＩＮ１がＨレベルの間に信号ＡＤＲＬＧの中に固定パターン（１０００１１１０）が存在すると、そのパターンがシンクパターン検出器１０５により検出され、シンク検出信号ＳＹＮＣ１が生成される。
このシンク検出信号ＳＹＮＣ１に応答して、シンク窓信号ＳＹＮＣＷＩＮ１がＬ（論理ロー）レベルになり、分周クロック信号ＤＣＬＫの生成が開始され、バイフェーズイネーブル信号ＰＥＮＡ１、ＣＲＣイネーブル信号ＣＥＮＡ１、ＣＥＮＡ２、グレイコードリセット信号ＧＳＴＲ１およびグレイコードイネーブル信号ＧＥＮＡ１がＨレベルになる。
図６に示したバイフェーズデコーダ１０７中のＤフリップフロップ８０１はＰＬＬクロック信号ＰＣＬＫに応答してセレクタ１０２から出力される信号ＡＤＲＬＧをラッチし、そのラッチした信号ＤＦＦ８０１．Ｑを出力する。バイフェーズイネーブル信号ＢＥＮＡがＨレベルの間、バイフェーズデコーダ１０７は信号ＡＤＲＬＧをバイフェーズデコードし、バイフェーズデコードデータＢＤＡＴを出力する。
ＣＲＣイネーブル信号ＣＥＮＡ２がＨレベルの間、第２のＣＲＣ回路１０９ＢによりバイフェーズデコーダデータＢＤＡＴの誤りが検出される。
グレイコードリセット信号ＧＳＴＲ１によりグレイコードデコーダ１０８はリセットされ、グレイコードイネーブル信号ＣＥＮＡ１がＨレベルの間、バイフェーズデコードデータＢＤＡＴはグレイコード変換される。
シンク検出信号の立下がりから所定時間経過後にＣＲＣ極性信号ＣＰＯＬＥ１がＨレベルになる。
シンク検出信号ＳＹＮＣ１の立下がりから所定時間経過後にシンク窓信号ＳＹＮＣＷＩＮ２がＨレベルになる。シンク窓信号ＳＹＮＣＷＩＮ２がＨレベルの間にシンクパターン検出器１０５により固定パターン（０１１１０００１）が検出されると、シンク検出信号ＳＹＮＣ２が生成される。シンク検出信号ＳＹＮＣ２が立上がると、２分周器１０４より分周クロック信号ＤＣＬＫにより同期され、タイミング発生器１０６によりＣＲＣイネーブル信号ＣＥＮＡ２がＨレベルになり、グレイコードリセット信号ＧＳＴＲ２がＨレベルになり、グレイコードイネーブル信号ＧＥＮＡ２がＨレベルになる。また、シンク検出信号ＳＹＮＣ２の立上がりから所定時間経過後にタイミング発生器１０６によりＣＲＣ極性信号ＣＰＯＬＥ２がＨレベルになる。
また、シンク検出信号ＳＹＮＣ１の立上がりから所定時間経過後にタイミング発生器１０６により出力イネーブル信号ＯＵＴＥＮＡがＨレベルになる。この出力イネーブル信号ＯＵＴＥＮＡに応答して出力制御回路１１０によりアドレスデータＡＤＲＤＡＴがアドレス信号ＡＤＲＯＵＴとして出力される。
図１０は、ランドからアドレス信号を再生する場合におけるアドレスデコーダの動作を示すタイミング図である。この場合は図９と異なり、ランドを示すランド／グルーブ信号ＬＯＲＧに応答してセレクタ１０２によりウォブル信号ＡＤＲＴの反転信号が選択され、信号ＡＤＲＬＧとして出力される。
図１１は、バイフェーズエラーを検出した場合におけるアドレスデコーダの動作を示すタイミング図である。図９および図１０のようにエラーを検出しない場合と異なり、バイフェーズデコーダ１０７によりバイフェーズエラーが検出されると、バイフェーズエラー信号ＢＥＲＲがＨレベルになる。これに応じてタイミング発生器１０６により、シンク窓信号ＳＹＮＣＷＩＮ１がＨレベルになり、バイフェーズイネーブル信号ＢＥＮＡ、ＣＲＣイネーブル信号ＣＥＮＡ１，ＣＥＮＡ２、グレイコードイネーブル信号ＧＥＮＡ１がＬレベルになる。
以上のようにこの実施の形態によれば、小規模な回路構成により、ＡＳ−ＭＯフォーマット方式によるウォブル形状からアドレスを安定に再生することが可能となる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
産業上の利用可能性
本発明は、光磁気ディスクからピックアップしたウォブル信号を復号してアドレス信号を再生するためのアドレスデコーダに適用され得る。
【図面の簡単な説明】
図１は、ＡＳ−ＭＯフォーマット方式によるアドレス領域のウォブル形状を示す図である。
図２は、本発明の実施の形態によるアドレスデコーダの構成を示す回路図である。
図３は、図２中のＰＬＬ回路の構成を示す回路図である。
図４は、図３に示したＰＬＬ回路の動作を示すタイミング図である。
図５は、図２中のシンクパターン検出器の構成を示す回路図である。
図６は、図２中のバイフェーズデコーダの構成を示す回路図である。
図７は、図２中のグレイコードデコーダの構成を示す回路図である。
図８は、図２中の第１のＣＲＣ回路の構成を示す回路図である。
図９は、グルーブからアドレス信号を再生する場合における、図２に示したアドレスデコーダの動作を示すタイミング図である。
図１０は、ランドからアドレス信号を再生する場合における、図２に示したアドレスデコーダの動作を示すタイミング図である。
図１１は、バイフェーズエラーが生じた場合における、図２に示したアドレスデコーダの動作を示すタイミング図である。
図１２は、特開平１１−４５４４１号公報に開示されているアドレス領域付近のウォブル形状を示す平面図である。
図１３は、ＡＳ−ＭＯ、ＤＶＤ、およびＣＤにおける、センサの形状、レーザの波長、フォーカスエラー信号、トラッキングエラー信号、再生信号、光磁気信号、ウォブル信号、および外部クロック信号の演算方法を示す図である。
図１４は、ＡＳ−ＭＯからウォブル信号を検出するためのウォブル検出器を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2002029810.tif 000014
【図１３】
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【図１４】
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【手続補正書】
【提出日】平成14年3月13日(2002.3.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
ランドおよびグルーブを有しそのグルーブにウォブルを形成することによりアドレスをプリフォーマットした光ディスクから検出されるウォブル信号に基づいてアドレス信号を再生するアドレスデコーダであって、
前記ウォブル信号を復号し、該復号時におけるバイフェーズエラーの発生の有無を示すバイフェーズエラー信号を出力するバイフェーズ復号手段（１０７）と、
前記バイフェーズ復号手段から出力される信号を復号するグレイコード復号手段（１０８）と、
前記バイフェーズエラー信号に基づいて、前記グレイコード復号手段（１０８）から出力された信号のアドレス信号としての出力を制御する出力制御手段（１１０）とを備える、アドレスデコーダ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記アドレスデコーダはさらに、
外部クロック信号を分周しかつ前記ウォブル信号と位相を同期させてＰＬＬクロック信号を出力するＰＬＬ手段（１０３）と、
前記ＰＬＬクロック信号を分周して分周クロック信号を出力する分周手段（１０２）と、
バイフェーズイネーブル信号、グレイコードイネーブル信号および出力イネーブル信号を発生するタイミング発生手段（１０６）とを備え、
前記バイフェーズ復号手段は、前記分周クロック信号および前記バイフェーズイネーブル信号に応答して活性化され、前記ＰＬＬクロック信号に同期して動作し、
前記グレイコード復号手段は、前記分周クロック信号および前記グレイコードイネーブル信号に応答して活性化され、前記ＰＬＬクロック信号に同期して動作し、
出力制御手段（１１０）は、前記出力イネーブル信号に応答して活性化される、請求項１に記載のアドレスデコーダ。
【国際調査報告】
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