(57)【特許請求の範囲】
【請求項１】
クロック信号が入力される差動入力回路と、
前記クロック信号を１周期分遅延させる第一の可変遅延回路と、
前記第一の可変遅延回路の出力を制御信号に応じてゼロまたは１周期分遅延させる積分型の第二の可変遅延回路と、
前記クロック信号と前記第二の可変遅延回路の出力を比較する位相比較手段と、
前記第二の可変遅延回路に積分電流を供給する可変電流源と、
前記位相比較手段の出力を基に前記第二の可変遅延回路に制御信号を送って制御して前記第二の可変遅延回路をゼロ遅延と１周期遅延とに交互に切り替えた時に、常に前記クロック信号と前記第二の可変遅延回路の出力の位相が一致するように前記可変電流源の出力電流を制御する制御手段と、
前記第一の可変遅延回路の出力が入力され、前記可変電流源からの積分電流を前記第一の可変遅延回路の出力クロックを基に積分して内部クロックを発生する、前記第二の可変遅延回路と同じ回路構成を有する第三の可変遅延回路と、
を備えたことを特徴とする内部クロック発生回路。
【請求項２】
請求項１において、前記制御手段は前記第二の可変遅延回路をゼロ遅延とした時に前記位相比較手段の位相差がゼロとなるように前記第一の可変遅延回路を制御するとともに、前記第二の可変遅延回路を１周期遅延とした時に前記位相比較手段の位相差がゼロとなるように前記可変電流源を制御することを特徴とする内部クロック発生回路。
【請求項３】
請求項１又は２において、前記第二の可変遅延回路は、外部から入力される前記クロック信号を基に前記可変電流源から供給される電流を積分して前記クロック信号を遅延させるものであり、
マスタトランジスタと、
ゲートが前記マスタトランジスタと接続され、ソース・ドレインが直列に接続された第一のスレーブトランジスタ及び第二のスレーブトランジスタと、前記第一のスレーブトランジスタのソース・ドレイン間を相補的に短絡する第一の選択トランジスタと、前記第二のスレーブトランジスタのソース・ドレイン間を相補的に短絡する第二の選択トランジスタとからなるスレーブトランジスタ対が複数個直列に接続されたスレーブトランジスタ対群と、
を備え、前記第一の選択トランジスタ及び前記第二の選択トランジスタの各対の動作パターンを変化させて出力電流を切り替えることにより、遅延量を制御することを特徴とする内部クロック発生回路。
【請求項４】
請求項３において、前記スレーブトランジスタ対の前記第一のスレーブトランジスタは共通のゲート長を持ち、前記第二のスレーブトランジスタは前記各スレーブトランジスタ対毎に異なるゲート長を持つことを特徴とする内部クロック発生回路。
【請求項５】
請求項４において、前記スレーブトランジスタ対の前記第二のスレーブトランジスタは直列接続された順に順次ゲート長が増加または減少するように設定されていることを特徴とする内部クロック発生回路。
【請求項６】
請求項３乃至５の何れか１項において、前記スレーブトランジスタ対群の前記各スレーブトランジスタ対が遅延量設定値のバイナリコードの各ビットに対応していることを特徴とする内部クロック発生回路。
【請求項７】
請求項１又は２において、前記第二の可変遅延回路は、積分電流制御部と、前記積分電流制御部から供給される電流を、入力されるクロック信号に応じて積分し、前記クロック信号を遅延させる積分回路部とを備え、前記積分回路部は、
前記積分電流制御部から供給される電流によって駆動する駆動トランジスタと、
前記駆動トランジスタによって電荷を蓄積する容量手段と、
前記駆動トランジスタのゲート端子に接続され、前記駆動トランジスタのゲート・ソース間容量またはゲート・ドレイン間容量とほぼ等しい容量を持ち、前記駆動トランジスタと前記容量手段の接続点の電位の変化に応じて前記駆動トランジスタのゲート端子の電位を逆方向に変化させる第一のゲート電位補正手段と、
を備えたことを特徴とする内部クロック発生回路。
【請求項８】
請求項７において、前記積分回路部は、前記駆動トランジスタとしての第一の導電型の第一のトランジスタを有する第一の積分部と、前記第一の導電型の第一のトランジスタと異なる第二の導電型を持つ第二のトランジスタを有し前記第一の積分部と相補的動作をする第二の積分部とを備え、前記第一のトランジスタのゲートと前記第二のトランジスタのソース又はドレイン間に、前記第一のトランジスタのゲート・ソース容量に応じた容量のコンデンサが前記第一のゲート電位補正手段として接続されていることを特徴とする内部クロック発生回路。
【請求項９】
請求項８において、前記積分回路部の前記第一の積分部及び前記第二の積分部はそれぞれ、
前記駆動トランジスタと前記容量手段との間に積分クロック信号をゲート入力とするスイッチングトランジスタと、
前記スイッチングトランジスタのゲート端子に接続され、前記スイッチングトランジスタのゲート・ソース間容量またはゲート・ドレイン間容量とほぼ等しい容量を持ち、前記スイッチングトランジスタと前記容量手段の接続点の電位の変化に応じて前記駆動トランジスタのゲート端子の電位を逆方向に変化させる第二のゲート電位補正手段と、
を備えたことを特徴とする内部クロック発生回路。
【請求項１０】
請求項９において、前記第一の積分部は、前記スイッチングトランジスタとしての第一の導電型の第三のトランジスタを有し、前記第二の積分部は、前記第一の導電型を持つ第三のトランジスタと異なる第二の導電型を持つ第四のトランジスタを有し、且つ、前記第三のトランジスタのゲートと前記第四のトランジスタのゲート間に、前記第三のトランジスタのゲート・ソース容量に応じた容量のコンデンサが前記第二のゲート電圧補正手段として接続されていることを特徴とする内部クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部クロック発生回路及びそれに用いる可変遅延回路に係り、特に高周波で動作する集積回路に好適で、位相の遅延を任意制御可能な内部クロック発生回路及びそれに用いる可変遅延回路に関するものである。
【０００２】
【従来の技術】
近年、マイクロプロッセサや半導体メモリ等の半導体集積回路（ＬＳＩ）は高い周波数で動作することが要求され、それに伴い各ＬＳＩチップ間の同期をとるためのシステムクロック、或は各ＬＳＩチップ内の回路の同期をとるための内部クロックの周波数が高まってきている。
【０００３】
ＬＳＩチップ外部から供給されたシステムクロック等の外部クロックとＬＳＩ内部回路との同期をとるためには、位相同期回路（ＰＬＬ：Phase Locked Loop ）が用いられている。ＰＬＬは、２つの周波数の位相差に応じて発振器の周波数を制御する回路である。図６のブロック図を用いてＰＬＬの動作の仕組みを簡単に説明する。
【０００４】
ＰＬＬは、２つの位相を比較する位相比較器３１と、位相比較器３１から出力された位相差比較電圧信号にフィルタリングして電圧制御信号を生成するループフィルタ３２と、ループフィルタ３２で生成された電圧制御信号に基づいて周波数を制御する電圧制御発振器３３（ＶＣＯ：Voltage Controlled Oscillator ）とを有する。
【０００５】
外部クロック入力端子３５から入力されたｃｌｋｉｎ信号は、位相比較器３１、ループフィルタ３２、ＶＣＯ３３を経由して、再び位相比較器３１ヘＰＬＬ１信号として入力する。ここで、ｃｌｋｉｎ信号とＰＬＬ１信号との位相が比較されて、もし、ｃｌｋｉｎ信号に対してＰＬＬ１信号の位相が遅れた場合には、ループフィルタ３２で生成される電圧制御信号値が増加してＶＣＯ３３から出力する周波数を高くする。
【０００６】
逆に、ｃｌｋｉｎ信号に対してＰＬＬ１信号の位相が進んだ場合には、同様にしてＶＣＯ３３から出力する周波数を下げて、ｃｌｋｉｎ信号とＰＬＬ１信号の位相がずれないように制御される。
さらに、ディレイ同期回路（ＤＬＬ：Delay Locked Loop ）を用いてｃｌｋｉｎ信号に対して１サイクル送れた次のクロックの立ち上がりに同期させることも行われている。ＤＬＬはＰＬＬと似たような動作を行うが、ちょうど、１サイクルだけ遅らせる働きを作り出すために、ディレイラインが設けられている。つまり、１サイクル分の遅れを作り出すためのものであり、利用できる周波数範囲が限定される。
【０００７】
【発明が解決しようとする課題】
このように、ＬＳＩチップでは、外部クロックと内部クロックの位相差をＰＬＬやＤＬＬを用いて補正して正確な信号の伝送が行われるよう工夫されている。ところが、近年、ＬＳＩの動作周波数が非常に高速化しているため、信号振幅が小さくなってきている。このため、内部回路で外部信号を利用する際に入力回路で増幅などを行う必要があり、これら入力回路、或いは入力端子から入力回路までの配線等でさえ信号が通過する際に遅延が生じる。
【０００８】
さらに、ＬＳＩチップの動作スピードはチップをとりまく環境に影響され、例えば温度や、電圧値によって、発振器の発振周波数が変化したり、入力回路の動作そのもので遅延が生じてしまう。
このような不規則な遅延のための対策として、遅延量を外部からの指示で変化させることのできる可変遅延回路も提案されている。これは、複数のトランジスタを接続し、遅延量に対応した電流を得る分だけのトランジスタを選択的に駆動して遅延回路を制御することによって遅延量を変更するものである。この方法を用いれば、ある程度の遅延量の幅に対応できるが、選択するトランジスタの特性によって段階的にしか電流値を変えられず微少な遅延量の調整が困難であった。
【０００９】
また、外部からの信号で調整を行うだけでは、内部の遅延が考慮されていないため正確な同期をとるには不十分であった。
本発明は上記事情に基づいてなされたものであり、高周波で動作するＬＳＩチップにおいて、正確に外部クロックと内部クロックとの同期をとり、環境変化による同期のずれを起こさない内部クロック発生回路及びそれに用いて好適な可変遅延回路を提供することを目的とするものである。
【００１０】
また、本発明の他の目的は、可変遅延回路の遅延量の設定がバイナリコードで行える可変遅延回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するための本発明に係る内部クロック発生回路は、クロック信号が入力される差動入力回路と、前記クロック信号を１周期分遅延させる第一の可変遅延回路と、前記第一の可変遅延回路の出力を制御信号に応じてゼロまたは１周期分遅延させる積分型の第二の可変遅延回路と、前記クロック信号と前記第二の可変遅延回路の出力を比較する位相比較手段と、前記第二の可変遅延回路に積分電流を供給する可変電流源と、前記位相比較手段の出力を基に前記第二の可変遅延回路に制御信号を送って制御して前記第二の可変遅延回路をゼロ遅延と１周期遅延とに交互に切り替えた時に、常に前記クロック信号と前記第二の可変遅延回路の出力の位相が一致するように前記可変電流源の出力電流を制御する制御手段と、前記第一の可変遅延回路の出力が入力され、前記可変電流源からの積分電流を前記第一の可変遅延回路の出力クロックを基に積分して内部クロックを発生する、前記第二の可変遅延回路と同じ回路構成を有する第三の可変遅延回路と、を備えたことを特徴とするものである。
【００１２】
第二の可変遅延回路は、遅延量ゼロのゼロ遅延と遅延量が入力クロックの１周期分の１周期遅延とを交互に切り替える。位相比較手段の入力には、第一の可変遅延回路による１周期遅延を受けたクロックと、第一の可変遅延回路および第二の可変遅延回路によって２周期遅延を受けたクロックとが交互に入力される。第二の可変遅延回路の遅延量が正確にゼロ遅延又は１周期遅延である場合には、位相比較手段の入力位相のずれは第一の可変遅延回路による位相ずれだけになる。このため、まず、第二の可変遅延回路の遅延量をゼロ遅延に設定し、第一の可変遅延回路の遅延量を制御して位相を合わせ込み、次に、第二の可変遅延回路の遅延量を１周期遅延に設定し、可変電流源の出力電流を制御することによって位相を合わせ込む。制御手段はこのようにして入力クロックと第一の可変遅延回路による１周期遅延を受けたクロックとの位相が常に合うように制御する。したがって、温度変化等によって第二の可変遅延回路の遅延量が変動した場合にもこのフィードバックループによって位相変動が押さえられるように可変電流源の出力電流が制御される。
【００１３】
一方、第一の可変遅延回路によって１周期遅延を受けたクロックは第三の可変遅延回路にも供給される。第三の可変遅延回路を第二の可変遅延回路と同じ構成とすれば、第三の可変遅延回路に第二の可変遅延回路と同じ制御信号を入力するだけで温度変化等に対する変動のない正確な遅延を得られる。
上記目的を達成するための本発明に係る可変遅延回路は、外部から入力されるクロック信号を基に可変電流源から供給される電流を積分して前記クロック信号を遅延させる可変遅延回路において、マスタトランジスタと、ゲートが前記マスタトランジスタと接続され、ソース・ドレインが直列に接続された第一のスレーブトランジスタ及び第二のスレーブトランジスタと、前記第一のスレーブトランジスタのソース・ドレイン間を相補的に短絡する第一の選択トランジスタと、前記第二のスレーブトランジスタのソース・ドレイン間を相補的に短絡する第二の選択トランジスタとからなるスレーブトランジスタ対が複数個直列に接続されたスレーブトランジスタ対群と、を備え、前記第一の選択トランジスタ及び前記第二の選択トランジスタの各対の動作パターンを変化させて出力電流を切り替えることにより、遅延量を制御することを特徴とするものである。
【００１４】
スレーブトランジスタ対群の各スレーブトランジスタ対が遅延量設定値のバイナリコードの各ビットに対応させることで簡単に遅延量の設定ができる。
また、上記目的を達成するための本発明に係る可変遅延回路は、積分電流制御部と、前記積分電流制御部から供給される電流を、入力されるクロック信号に応じて積分し、前記クロック信号を遅延させる積分回路部とを備えた可変遅延回路において、前記積分回路部は、前記積分電流制御部から供給される電流によって駆動する駆動トランジスタと、前記駆動トランジスタによって電荷を蓄積する容量手段と、前記駆動トランジスタのゲート端子に接続され、前記駆動トランジスタのゲート・ソース間容量またはゲート・ドレイン間容量とほぼ等しい容量を持ち、前記駆動トランジスタと前記容量手段の接続点の電位の変化に応じて前記駆動トランジスタのゲート端子の電位を逆方向に変化させる第一のゲート電位補正手段と、を備えたことを特徴とするものである。
【００１５】
第一のゲート電位補正手段としては、積分回路部は、駆動トランジスタとしての第一の導電型の第一のトランジスタを有する第一の積分部と、第一の導電型の第一のトランジスタと異なる第二の導電型を持つ第二のトランジスタを有し第一の積分部と相補的動作をする第二の積分部とを備える場合に、第一のトランジスタのゲートと第二のトランジスタのソース又はドレイン間に設けられた、第一のトランジスタのゲート・ソース容量に応じた容量のコンデンサを用いることができる。
【００１６】
したがって、ＬＳＩチップの温度や内部回路による微少な遅延も相殺することができ、とくに高速で動作する集積回路において正確な同期をとることができる。
尚、上記説明で第二の可変遅延回路の遅延量をゼロ又は１周期遅延させると説明したが、実際の回路では完全なゼロ遅延は実現できないので、第二の可変遅延回路がゼロ遅延と１周期遅延とを交互に切り替えるということは、実際は「最小遅延量」と「最小遅延量＋１周期」との間で遅延量を変化させることを意味する。また、第一の可変遅延回路が１周期分遅延させるということは、実際は「最小遅延量＋１周期」分遅延させることを意味する。
【００１７】
【発明の実施の形態】
以下に、本発明の一実施形態について図面を参照して説明する。図１は本発明の一実施形態である内部クロック発生回路の一例を示す概略ブロック図、図２乃至図４はその内部クロック発生回路に用いられる可変電流源及び第二又は第三の可変遅延回路の具体的回路図である。ここで、図２乃至図４においては、図２の▲１▼と図３の▲１▼、図３の▲２▼と図４の▲２▼、図３の▲３▼と図４の▲３▼がそれぞれ接続される。
【００１８】
図１に示す内部クロック発生回路は、外部クロック信号が入力する入力端子２０と、参照電圧が入力する入力端子２１と、外部クロック信号と参照電圧を比較し、クロックを再生する差動入力回路１と、差動入力回路１の出力を遅延する直列に接続された第一の可変遅延回路４及び第二の可変遅延回路５と、インバータ３と、外部クロック信号の位相と第二の可変遅延回路５の出力の位相を比較する位相比較回路２と、位相比較回路２からの出力信号に基づき可変遅延回路４，５の遅延量を制御する制御信号を発生する制御回路８と、制御回路８からの制御信号によって出力電流を変化させる可変電流源６と、内部クロックを発生する第三の可変遅延回路７とを備える。可変遅延回路５，７は、可変電流源６に接続されており、可変電流源６の出力電流によって遅延量を変化させる。可変電流源６及び可変遅延回路５，７の詳細は、後に図２乃至図４を用いて説明する。
【００１９】
また、本実施形態では、第三の可変遅延回路７で発生したクロックを、インバータ９，１０を介して、内部動作クロック０，１として取り出している。この内部動作クロック０，１は、例えば、メモリ自身が動作するためのクロックとして使用される。
図１において、外部クロック入力端子２０より入力される外部クロックは、差動入力回路１でデジタル回路で扱うことのできる電圧を得るために増幅される。近年のＬＳＩチップでは、高い周波数で信号を伝送するために信号の振幅が小さく抑えられており、差動入力回路１等を用いて内部で使用するのに十分な振幅まで増幅される。この差動入力回路１で増幅を行った際にクロックに遅延が発生する。尚、図６に示す従来の位相比較回路では、この差動入力回路で発生した遅延の影響を受けたまま位相比較を行っていた。
【００２０】
差動入力回路１で増幅されて若干の遅延を含んで出力された信号は、次に遅延回路によって適当な遅延量を与えられる。本実施形態では、遅延回路として可変遅延回路４，５，７を備えている。第二の可変遅延回路５は、制御信号Ｃ１に応じて、第一の可変遅延回路４から出力された信号の位相を全く遅延させないゼロ遅延と、１００パーセント即ち１周期分遅延させる１周期遅延とを切り替えることができる構成になっている。
【００２１】
第一の可変遅延回路４は、第二の可変遅延回路５がゼロ遅延の場合に、位相比較回路２に入力されるクロックが外部入力クロックに対してちょうど１周期分の遅れを持つように遅延量の調整をするための遅延回路である。したがって、第二の可変遅延回路５が１周期遅延の場合には、位相比較回路２に入力されるクロックは外部入力クロックに対してちょうど２周期分の遅れを持つようになる。
【００２２】
クロックの同期は、以下の手順に行う。まず、ステップ１：制御信号Ｃ１によって第二の可変遅延回路５をゼロ遅延に設定する。そして、第一の可変遅延回路４を制御して、第二の可変遅延回路５から出力されるクロックの立ち上がりまたは立ち下がりエッジが外部入力クロックと一致するように遅延量を調整する。具体的には、位相を少しずつ進めまたは遅らせて位相差が減る方向に制御していき、これを両方の入力位相が一致するまで繰り返す。
【００２３】
次に、ステップ２：制御信号Ｃ１によって第二の可変遅延回路５を調整して位相ずれを１００％に設定する。そして、可変電流源６の出力電流を制御することによって、その時の第二の可変遅延回路５から出力されたクロックが、外部入力クロックとちょうど２周期ずれた状態で位相が一致するように、第二の遅延回路５の遅延量を調整する。こうして、２周期ずれた状態で第二の可変遅延回路５から出力されるクロックの立ち上がりまたは立ち下がりエッジを外部入力クロックと一致させる。以上のステップ１とステップ２を交互に繰り返すことで、外部入力クロックと内部クロックを同期させる。
【００２４】
第三の可変遅延回路７は、第二の可変遅延回路５と全く同一の構成を持ち、同一の可変電流源６からの電流を積分するように構成されており、図１に示すように第二の可変遅延回路５と全く同一の制御信号でその遅延量が設定される。したがって、図１の入力端子２０，２１、差動入力回路１、可変遅延回路４，５、インバータ３及び位相比較回路２からなる帰還ループで第二の可変遅延回路５の位相ずれを修正すると、自動的に第三の可変遅延回路７の位相ずれも調整される。
【００２５】
次に、図２乃至図４を用いて可変電流源６と可変遅延回路５，７の詳細を説明する。
可変電流源６は、可変遅延回路５，７の遅延量を調整するとともに、後段の内部回路の電流源としても用いられる。図２において、ブロックＡはスパン制御部であり、図１の可変電流源６に相当する。図１に示す可変遅延回路５，７はそれぞれ、図３及び図４におけるブロックＢ、ブロックＣ及びブロックＤで構成される。ブロックＢは積分電流を制御する部分（積分電流制御回路）で、この積分電流を変化させることにより遅延時間を変化させている。ブロックＣ，Ｄは積分器で構成された積分回路である。また、ブロックＥは、第一の可変遅延回路４から出力され、ブロックＣ及びブロックＤに入力するクロックを制御する回路であり、ＲＳフリップフロップ等を含む公知の技術を用いている。
【００２６】
スパン制御部Ａは、ｎ周期のクロックそのもののスパン（最大遅延量と最小遅延量の幅）を制御するものである。スパン制御部Ａは、ＰＭＯＳトランジスタＰ１〜Ｐ６と、ＮＭＯＳトランジスタＮ１〜Ｎ１６とを備える。ここで、ＮＭＯＳトランジスタＮ１２〜Ｎ１６はスイッチング用のトランジスタである。ＰＭＯＳトランジスタＰ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６はそれぞれ、ＰＭＯＳトランジスタＰ１とゲートを共通に接続されており、ＰＭＯＳトランジスタＰ１と第一のカレントミラー回路を構成する。これらの第一のカレントミラー回路は、ＰＭＯＳトランジスタＰ１からＮＭＯＳトランジスタＮ１への電流経路を流れる電流ｉＡに対して、先の電流経路に同一の所定電流ｉＡ１〜ｉＡ５が流れるようにするものである。
【００２７】
また、ＮＭＯＳトランジスタＮ２とＮ３、ＮＭＯＳトランジスタＮ４とＮ５、ＮＭＯＳトランジスタＮ６とＮ７、ＮＭＯＳトランジスタＮ８とＮ９、及びＮＭＯＳトランジスタＮ１０とＮ１１はそれぞれ、第二のカレントミラー回路を構成する。各第一のカレントミラー回路からの出力電流は、これらの第二のカレントミラー回路を経て重畳された後、出力電流として出力端５１に出力される。
【００２８】
各第一のカレントミラー回路の出力電流は、各第二のカレントミラー回路に接続されたＮＭＯＳトランジスタＮ１２，Ｎ１３，Ｎ１４及びＮ１５のゲート電圧に応じて変化する。制御回路８からＮＭＯＳトランジスタＮ１２，Ｎ１３，Ｎ１４及びＮ１５のゲートに対してオン・オフ信号が供給される。
このとき、ＮＭＯＳトランジスタＮ１６のゲート電圧はＶｄｄに固定されているので、ＮＭＯＳトランジスタＮ１０，Ｎ１１の第二のカレントミラー回路は、制御回路８からすべての端子Ｒ０〜Ｒ３に０（ゼロ）が入力されたときの電流値を決めることになる。この電流値は、スパン制御部Ａで制御できる最小遅延量に対応する。一方、ＮＭＯＳトランジスタＮ１２，Ｎ１３，Ｎ１４，Ｎ１５のゲートはそれぞれ、端子Ｒ０，Ｒ１，Ｒ２，Ｒ３を介して図１の制御回路８に接続される。スパン制御部Ａで制御できる最大遅延量は、端子Ｒ０〜Ｒ３の電圧を制御してＮＭＯＳトランジスタＮ１２，Ｎ１３，Ｎ１４及びＮ１５のすべてをオンしたときの出力電流に対応する。
【００２９】
このように、スパン制御部Ａでは、端子Ｒ０〜Ｒ３に入力されるオン・オフ信号に応じて、４ビットで、即ち１６段階で出力電流ｉＳを切り換えることができる。また、この出力電流ｉＳは、端子Ｒ０〜Ｒ３に入力される信号を切り換えることにより、リニアに変化させることができる。
次にスパン制御部Ａから出力された電流ｉＳは、可変遅延回路の積分電流制御回路Ｂへと入力する。この可変遅延回路は積分器で構成されているので、遅延時間は積分電流値の逆数に比例する。つまり、後段のＮＭＯＳトランジスタＮ５５又はＮ５６で構成される静電容量をＣ、同じく後段のインバータｉｖ１又はｉｖ２の論理しきい値をＶとすると、電荷量Ｑは、
Ｑ＝ＣＶ
であり、この静電容量Ｃを充電するための電流Ｉは、
Ｉ＝Ｑ／ｔ
である。したがって、遅延量の設定値と遅延時間を比例させるには、電流は設定値の逆数で与える必要があり、それを実現するのが、ＮＭＯＳトランジスタＮ２０と、ＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３の各々とで構成された第五のカレントミラー回路である。
【００３０】
積分電流制御部Ｂは、３つのカレントミラー回路、即ち、第三のカレントミラー回路と、第四のカレントミラー回路と、第五のカレントミラー回路とで構成されている。第三のカレントミラー回路は、ＰＭＯＳトランジスタＰ２０とＰＭＯＳトランジスタＰ２１とで構成されたものであり、第五のカレントミラー回路に供給する電流を調整する。これにより、スパン制御部Ａからの出力電流ｉＳに対応する電流ｉＢがＰＭＯＳトランジスタＰ２１からＮＭＯＳトランジスタＮ２０に流れる。第四のカレントミラー回路は、ＰＭＯＳトランジスタＰ２２とＰＭＯＳトランジスタＰ２３とで構成されたものである。これにより、ＮＭＯＳトランジスタＮ３３とＰＭＯＳトランジスタＰ２２との間の電流ｉＣに対応する電流ｉＤがＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ５２との間に流れる。
【００３１】
第五のカレントミラー回路は、ＮＭＯＳトランジスタＮ２０（マスタトランジスタ）と、それと対をなす複数のＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３とで構成されたものである。ＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３は、ゲートがＮＭＯＳトランジスタＮ２０と接続され、ソース・ドレインが直列に接続される。また、ＮＭＯＳトランジスタＮ２１〜Ｎ３２にはそれぞれ、スイッチングトランジスタとしてＮＭＯＳトランジスタＮ４０〜Ｎ５１（選択トランジスタ）が接続されている。ＮＭＯＳトランジスタＮ４０〜Ｎ５１はそれぞれ、ＮＭＯＳトランジスタＮ２１〜Ｎ３２のソース・ドレイン間を相補的に短絡している。このスイッチングトランジスタを選択的に動作させ、出力電流ｉＣを決定する。
【００３２】
偶数番の符号が付されたＮＭＯＳトランジスタＮ２２，Ｎ２４，Ｎ２６，Ｎ２８，Ｎ３０，Ｎ３２（第二のスレーブトランジスタ）はそれぞれ、異なるゲート長Ｌを持ったトランジスタで構成される。本実施形態では、このゲート長Ｌは、Ｎ２２の方が最も小さい値を持ち、Ｎ２４，Ｎ２６，・・・ の順で順次大きい値になるように設定されている。奇数番の符号が付されたＮＭＯＳトランジスタＮ２１，Ｎ２３，Ｎ２５，Ｎ２７，Ｎ２９，Ｎ３１（第一のスレーブトランジスタ）はすべて同じ最小ゲート長Ｌ0 を持った基準用のトランジスタである。また、ＮＭＯＳトランジスタＮ３３は、第五のカレントミラー回路の基本の動作を定めるものであり、所定のゲート長Ｌ1 を持つ。
【００３３】
尚、各ＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３のゲート幅Ｗはすべて同じとしている。また、偶数番の符号が付されたＮＭＯＳトランジスタＮ２２，Ｎ２４，Ｎ２６，Ｎ２８，Ｎ３０，Ｎ３２のゲート長Ｌは、Ｎ２２，Ｎ２４，・・・ の順で順次小さい値になるように設定してもよい。
ＮＭＯＳトランジスタＮ４０〜Ｎ５１はスイッチ動作を行うもので、上記ゲート長Ｌ調整用のトランジスタＮ２２，Ｎ２４，Ｎ２６，Ｎ２８，Ｎ３０，Ｎ３２と、基準用トランジスタＮ２１，Ｎ２３，Ｎ２５，Ｎ２７，Ｎ２９，Ｎ３１の切り替えを行う。Ｃ０〜Ｃ５はそれぞれ、遅延量を制御するための信号を入力する端子であり、Ｃ０とＣ０ｂは、一方がＶｄｄならば他方はＶｓｓとなる信号が入力される。例えば、Ｃ０にオフ信号が入力すると（このとき、Ｃ０ｂにはオン信号が入力する）、電流は、スイッチングトランジスタＮ４１と基準用トランジスタ２１を流れることになる。一方、Ｃ０にオン信号が入力すると（このとき、Ｃ０ｂにはオフ信号が入力する）、電流は、調整用トランジスタ２２とスイッチングトランジスタＮ４０を流れることになる。このとき、電流が通った調整用又は基準用のトランジスタだけが、実質的に第五のカレントミラー回路を構成することになる。Ｃ１〜Ｃ５、Ｃ１ｂ〜Ｃ５ｂも同様に動作する。したがって、ＮＭＯＳトランジスタＮ２１とＮ２２、Ｎ２３とＮ２４、Ｎ２５とＮ２６、Ｎ２７とＮ２８、Ｎ２９とＮ３０、Ｎ３１とＮ３２はそれぞれ、ペアを組んでおり、常にペアのいずれか一方が選択されて、動作することになる。
【００３４】
この第五のカレントミラー回路の出力電流は、端子Ｃ０〜Ｃ５すべてにオン電圧、端子Ｃ０ｂ〜Ｃ５ｂすべてにオフ電圧を供給した時の合計ゲート長６×Ｌ0 ＋Ｌ1 に対する電流を最小電流とし、端子Ｃ０〜Ｃ５すべてにオフ電圧、端子Ｃ０ｂ〜Ｃ５ｂすべてにオン電圧を供給した時の合計ゲート長に対する電流を最大電流とする。最小電流と最大電流との間の電流値は、ＮＭＯＳトランジスタＮ４０〜Ｎ５１のオン・オフパターンを選択することによって適当に調整することができる。尚、スイッチングトランジスタＮ４０〜Ｎ５１がオンになっても、第五のカレントミラー回路のゲート長には寄与しない。
【００３５】
この積分電流制御回路Ｂでは、すべてのミラーＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３のゲートはミラー電位なので、出力電流ｉＣはゲート長Ｌの逆数に比例する。すなわち、端子Ｃ０〜Ｃ５、Ｃ０ｂ〜Ｃ５ｂに所定の信号を入力して、ゲート長Ｌを切り替えることによって、出力電流ｉＣは１／Ｌに比例して変化し、したがって、ゲート長Ｌを設定値とすると、この設定値は、遅延時間に比例するようになる。この設定値ゲート長Ｌは２のｎ乗で制御しても構わない。例えば、本実施形態では、２の６乗、即ち６ビットでゲート長Ｌを設定することができる。Ｃ０〜Ｃ５をオールゼロ（００００００）とした場合が最小ゲート長となり、また、Ｃ０が“１”でＣ１〜Ｃ５がゼロ（１０００００）の場合は、最小ゲート長よりも、ＮＭＯＳトランジスタＮ２２のゲート長と基準用トランジスタＮ２１のゲート長との差だけゲート長が長くなる。これにより、電流ｉＣが減少し、次段の積分回路Ｃ，Ｄでの積分時間が延び、遅延量が増大する。また、（０１００００）の場合は、最小ゲート長よりも、ＮＭＯＳトランジスタＮ２４のゲート長と基準用トランジスタＮ２３のゲート長との差だけゲート長が長くなり、（１１００００）の場合は、最小ゲート長よりも、ＮＭＯＳトランジスタＮ２２とＮＭＯＳトランジスタＮ２４の合計ゲート長と基準用トランジスタＮ２１，Ｎ２３の合計ゲート長との差だけゲート長が長くなる。このように２のｎ乗、即ちバイナリで遅延量を設定できることはディジタル制御を行う上で特に有利である。
【００３６】
この電流制御回路Ｂでは、合計ゲート長は２つ以上のトランジスタのゲート長の差を単位として制御できるので細かい設定が可能である。実際、非常に細かい遅延量を設定でき、約３０ｐｓ程度の制御が可能である。また、この電流制御回路Ｂでは、従来より提案されているゲート切り替えによる電流制御回路よりも、回路配置の自由度が向上するというメリットがある。
【００３７】
次に、上記電流制御回路Ｂで得られた電流ｉＣに対して反転した電流ｉＤを、ＰＭＯＳトランジスタＰ２２，Ｐ２３によって生成する。
ブロックＣは充電用の積分回路であり、ブロックＤは放電用の積分回路である。かかるブロックＣとブロックＤは、対称的に形成されている。ブロックＣにおいて、ＰＭＯＳトランジスタＰ６０は、積分電流制御回路ＢのＰＭＯＳトランジスタＰ２２と第六のカレントミラー回路を構成しており、ブロックＤにおいては、ＮＭＯＳトランジスタＮ６０が、積分電流制御回路ＢのＮＭＯＳトランジスタＮ５２と第七のカレントミラー回路を構成している。これら第六と第七のカレントミラー回路は、ブロックＣとＤに等しい電流が流れるようにして、二つのブロックＣとＤの動作が対称になるようにするものである。
【００３８】
ブロックＣは、積分電流制御回路Ｂから供給される電流によって駆動するＰＭＯＳトランジスタＰ６０（駆動トランジスタ）と、容量手段としてのＮＭＯＳトランジスタＮ５５と、積分開始を定めるＰＭＯＳトランジスタＰ６３（スイッチングトランジスタ）と、リセット用のＮＭＯＳトランジスタＮ６４と、第一のゲート電位補正手段としてのＰＭＯＳトランジスタＰ６１と、第二のゲート電位補正手段としてのＰＭＯＳトランジスタＰ６２とを有する。同様に、ブロックＤは、積分電流制御回路Ｂから供給される電流によって駆動するＮＭＯＳトランジスタＮ６０（駆動トランジスタ）と、容量手段としてのＮＭＯＳトランジスタＮ５６と、積分開始を定めるＮＭＯＳトランジスタＮ６３（スイッチングトランジスタ）と、リセット用のＰＭＯＳトランジスタＰ６４と、第一のゲート電位補正手段としてのＮＭＯＳトランジスタＮ６１と、第二のゲート電位補正手段としてのＮＭＯＳトランジスタＮ６２とを有する。
【００３９】
ブロックＣでは、ＰＭＯＳトランジスタＰ６０がＮＭＯＳトランジスタＮ５５のゲートをＶｓｓからＶｄｄに向かって充電する。一方、ブロックＤでは、ＮＭＯＳトランジスタＮ６０がＮＭＯＳトランジスタＮ５６のゲートをＶｄｄからＶｓｓに向かって放電する。この２つの充放電波形は、第六及び第七のカレントミラー回路により同じ電流で制御されているので、０．５Ｖｄｄに対して対称である。すなわち、充電量と放電量とは等しい。
【００４０】
充放電電流ｉＥ，ｉＦは、ＰＭＯＳトランジスタＰ６０及びＮＭＯＳトランジスタＮ６０のゲート電圧が完全に一定であっても、ｎｏｄｅ−Ｐ、ｎｏｄｅ−Ｎの電圧の影響を受けて完全には一定にならない。しかし、充放電の完了を監視しているインバータの論理しきい値（１／２Ｖｄｄ）程度までなら比較的この影響を抑えることが可能となる。
【００４１】
それよりも最も大きな影響を与えるのは、ＰＭＯＳトランジスタＰ６０及びＮＭＯＳトランジスタＮ６０のゲート・ソースまたはゲート・ドレイン間に発生する静電容量（寄生容量）の効果で、ＰＭＯＳトランジスタＰ６０及びＮＭＯＳトランジスタＮ６０のゲート電圧が変動してしまい、それにより充放電電流ｉＥ，ｉＦが変化し、充放電波形が非直線となることである。これは、ｎｏｄｅ−ＰにつられてＰＭＯＳトランジスタＰ６０のゲート電圧が上がり、逆にｎｏｄｅ−ＮにつられてＮＭＯＳトランジスタＮ６０のゲート電圧が下がり、結局両側とも電流が減ってしまうために起こる。
【００４２】
このような場合、通常は、充電キャパシタを反転増幅器のフィードバックループにいれて、充電端子を仮想接地点にして影響防止しているが、周波数が高くなると実現が難しく、たとえ実現しても回路が複雑になる。しかも、高速動作に対応できないという問題もある。
しかし、本実施形態のように対称型の充放電波形を生成してバランスをとることにより、容易な回路で、しかも高速動作が可能となる。この積分回路Ｃでは、ＰＭＯＳトランジスタＰ６１を、ＰＭＯＳトランジスタＰ６０とＮＭＯＳトランジスタＮ５５の接続点の電位の変化に応じて、ＰＭＯＳトランジスタＰ６０のゲート電圧を逆方向に変化させる第一のゲート電位補正手段として用いている。すなわち、ＰＭＯＳトランジスタＰ６１はＰＭＯＳトランジスタＰ６０と等しい容量を持つバランサーとして働き、このキャパシタを通して逆向きの電圧波形を作ってバランスをとる。ＰＭＯＳトランジスタＰ６１はソース・ドレイン間が短絡され、容量素子として動作する。ＰＭＯＳトランジスタＰ６１のゲートは、ＰＭＯＳトランジスタＰ６０のゲートに接続され、ＰＭＯＳトランジスタＰ６１のソース・ドレインは、積分回路ＤのＮＭＯＳトランジスタＮ６３のソース又はドレインに接続される。また、ＰＭＯＳトランジスタＰ６１のゲート・ソース（若しくはドレイン）間容量がＰＭＯＳトランジスタＰ６０のゲート・ソース（若しくはドレイン）間容量とほぼ等しくなるようにＰＭＯＳトランジスタＰ６１のゲート長等が設定されている。同様に、積分回路Ｄにおいても、ＮＭＯＳトランジスタＮ６１を、ＮＭＯＳトランジスタＮ６０のゲート電圧を逆方向に変化させる第一のゲート電位補正手段として用いており、このＮＭＯＳトランジスタＮ６１は、ＮＭＯＳトランジスタＮ６０のバランサーとして働く。
【００４３】
また、この寄生容量の問題は、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰ６３とＮＭＯＳトランジスタＮ６３に対しても生じる。このため、本実施形態では、第二のゲート電圧補正手段としてのＮＭＯＳトランジスタＮ６２とＰＭＯＳトランジスタＰ６２とを設けている。ＮＭＯＳトランジスタＮ６２はソース・ドレイン間が短絡され、容量素子として動作する。このＮＭＯＳトランジスタＮ６２のゲートは、ＮＭＯＳトラジスタＮ６０のゲートに接続され、ＮＭＯＳトランジスタＮ６２のソース・ドレインは、ＰＭＯＳトランジスタＰ６３のゲートに接続される。そして、ＮＭＯＳトランジスタＮ６２のゲート・ソース（若しくはドレイン）間容量はＰＭＯＳトランジスタＰ６３のゲート・ソース（若しくはドレイン）間容量とほぼ等しく設定される。ＮＭＯＳトランジスタＮ６２は、ＰＭＯＳトランジスタＰ６３とＮＭＯＳトランジスタＮ５５の接続点の電位の変化に応じて、ＰＭＯＳトランジスタＰ６３のゲート電圧を逆方向に変化させる。また、ＰＭＯＳトランジスタＰ６２も同様に構成される。このように、ＰＭＯＳトランジスタＰ６２とＮＭＯＳトランジスタＮ６２はそれぞれ、ＮＭＯＳトランジスタＮ６３とＰＭＯＳトランジスタＰ６３の影響を相殺するためのバランサーとして働く。
【００４４】
次に、積分回路Ｃ，Ｄにおける一連の動作のタイミングを説明する。まず、初期状態として、充放電電流はブロックＡ、ブロックＢによってあらかじめ決定されている。一方、ブロックＣの積分ノードｎｏｄｅ−Ｐは、リセット用のＮＭＯＳトランジスタＮ６４によって、Ｖｓｓにリセットされている。そして、ブロックＤの積分ノードｎｏｄｅ−Ｎは、リセット用のＰＭＯＳトランジスタＰ６４によって、Ｖｄｄにリセットされている。いま、外部クロックが差動入力回路１を経て積分回路Ｃ，Ｄに入力する信号ｔｄｉｎがＬｏｗになると、ブロックＥ内のＲＳフリップフロップがセットされてｔｄ０もＬｏｗとなる。このとき、各リセット用のトランジスタＮ６４，Ｐ６４がオフとなり、充電用のトランジスタＮ５５と直列に接続されている駆動トランジスタＰ６０と、放電用のトランジスタＮ５６と直列に入っているトランジスタＮ６０とがオンとなり、充放電が開始される。各々の電圧が、インバータｉｖ１，ｉｖ２のしきい値を越えるとインバータの出力が反転し、同時にＲＳフリップフロップがリセットされて初期状態となる。
【００４５】
図５に図２乃至図４の回路のシミュレーション結果を示す。図５（ａ）はｉＣが流れるノードの電圧、即ちＰＭＯＳトランジスタＰ６０のゲート電圧の変化を示すグラフ、図５（ｂ）はｎｏｄｅ−Ｐの充電波形を示すグラフ、図５（ｃ）はｉＤが流れるノードの電圧、即ちＮＭＯＳトランジスタＮ６０のゲート電圧の変化を示すグラフ、図５（ｄ）はｎｏｄｅ−Ｎの放電波形を示すグラフである。ここでは、積分電流制御回路Ｂで設定値をいくつかの段階に変えて、シミュレーションを行った。各図において、横軸は時間（ｎｓ）で、縦軸は電圧（Ｖ）である。図５（ａ）及び（ｂ）から分かるように、ＰＭＯＳトランジスタＰ６０のゲート電圧はほぼ一定に安定しており、充電波形がほとんど直線的に変化している。また、図５（ｃ）及び（ｄ）から、ＮＭＯＳトランジスタＮ６０のゲート電圧はほぼ一定に安定し、放電波形もほとんど直線的に変化することが分かる。
【００４６】
本実施形態では、スパン制御部Ａは、１６段階のディジタルのステップでスパンを変えることにより、出力電流を制御する。一方、積分電流制御回路Ｂは、６４段階のディジタルのステップで遅延量の設定値を変えることにより、電流を制御する。すなわち、スパンと遅延量の設定値という二つの入力系統をもって、積分電流ｉＣ，ｉＤ、従って遅延量を発生させる点に、本発明の一つの特徴がある。
【００４７】
次に、本実施形態の内部クロック発生回路において、クロックの同期のとり方について説明する。まず、図１に示すように、制御回路８は第二の可変遅延回路５に制御信号Ｃ１を送り、第二の可変遅延回路５をゼロ遅延に設定する。このとき、位相比較回路２には、外部クロックと、第一の可変遅延回路４による１周期遅延を受けたクロックとが入力する。制御回路８は、位相比較回路２からの信号に基づいて、１周期遅延を受けたクロックの位相が外部クロックの位相に対して進んでいるか遅れているかを判断し、第一の可変遅延回路４に所定の信号を送る。すると、第一の可変遅延回路４は、最小ステップずつ遅延量を増やしたり、又は減らしていく。こうして、制御回路８は、外部クロックと第一の可変遅延回路４による１周期遅延を受けたクロックとの位相を一致させる。
【００４８】
次に、制御回路８は第二の可変遅延回路５に制御信号Ｃ１を送り、第二の可変遅延回路５を１周期遅延に設定する。このとき、位相比較回路２には、外部クロックと、第一の可変遅延回路４及び第二の可変遅延回路５によって２周期遅延を受けたクロックとが入力する。制御回路８は、位相比較回路２からの信号に基づいて、２周期遅延を受けたクロックの位相が外部クロックの位相に対して進んでいるか遅れているかを判断し、可変電流源６に所定の信号を送る。すると、可変電流源６は、その信号に基づいてスパンを調整する。こうして、制御回路８は、外部クロックと第一の可変遅延回路４及び第二の可変遅延回路５による２周期遅延を受けたクロックとの位相を合わせる。
【００４９】
ところで、スパン制御部（可変電流源）がスパンを変えると、遅延量も変化してしまう。このため、最初に、第二の可変遅延回路４をゼロ遅延に設定したときに合わせたクロックの位相がずれてしまう。これは、スパン制御部を構成する回路の宿命ともいえるものである。そこで、本実施形態では、第二の可変遅延回路５をゼロ遅延に設定したときに第一の可変遅延回路４を制御してクロックの位相を合わせ込む動作と、第二の可変遅延回路５を１周期遅延に設定したときに可変電流源６を制御してクロックの位相を合わせ込む動作とを、交互に繰り返して行うことにより、最終的に、第二の可変遅延回路５をゼロ遅延、１周期遅延の各々に設定したときのクロックの位相のずれがゼロとなるように、第一の可変遅延回路４の遅延量と可変電流源６の電流値とを設定する。こうして、外部入力クロックと内部クロックとを正確に同期させる。
【００５０】
尚、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内において種々の変形が可能である。
【００５１】
【発明の効果】
以上説明したように本発明の内部クロック発生回路及び可変遅延回路では、可変電流源で選択的にトランジスタを駆動するだけでなく、外部クロックとの直接的な位相差を用いて遅延量を変化させているので、ＬＳＩチップの温度や内部回路による微少な遅延も相殺することができ、特に高速で動作する集積回路において正確な同期をとることができる。
【００５２】
また、クロックの遅延を制御するだけでなく、スパンそのものを自動的に調整することにより、内部の入力回路などで不規則に発生する遅延に対しても制御を行うことができるので、周波数の高い集積回路に好適である。
【図面の簡単な説明】
【図１】本発明の一実施形態である内部クロック発生回路の概略ブロック図である。
【図２】その内部クロック発生回路に用いられる可変電流源の具体的回路図である。
【図３】その内部クロック発生回路に用いられる第二又は第三の可変遅延回路の具体的回路図である。
【図４】その内部クロック発生回路に用いられる第二又は第三の可変遅延回路の具体的回路図である。
【図５】図２乃至図４の回路のシミュレーション結果を示す図である。
【図６】従来の遅延回路の概略図である。
【符号の説明】
１    差動入力回路
２    位相比較回路
３    インバータ
４    第一の可変遅延回路
５    第二の可変遅延回路
６    可変電流源
７    第三の可変遅延回路
８    制御回路
Ａ    スパン制御部
Ｂ    積分電流制御部
Ｃ，Ｄ    積分回路
【図１】
0003792329.tif 000002
【図２】
0003792329.tif 000003
【図３】
0003792329.tif 000004
【図４】
0003792329.tif 000005
【図５】
0003792329.tif 000006
【図６】
0003792329.tif 000007