(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴトランジスタであって、
ａ）ゲート電極と、
ｂ）該ゲート電極の下側に上面を有するチャネル領域と、
ｃ）該ゲート電極と該チャネル領域の上面との間に設けられるゲート誘電体膜であって、二酸化シリコンに比べて高誘電率を有し、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と、酸素と、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属を含むドーピング金属とを含むゲート誘電体膜と、
ｄ）前記チャネル領域と前記ゲート誘電体膜との間に設けられており、２〜５Åの範囲の膜厚を有し、窒化シリコンおよび酸窒化シリコンからなる群から選択された材料を含む界面バリアと
を含み、
前記ゲート誘電体膜が、前記界面バリア上に、前記金属と前記酸素と前記ドーピング金属とをＡＬＣＶＤ法によって堆積した後に、アニーリングすることによって形成されていることを特徴とするＭＯＳＦＥＴトランジスタ。
【請求項２】
前記ゲート誘電体膜内の前記ドーピング金属のパーセンテージが５０％以下の範囲である、請求項１に記載のトランジスタ。
【請求項３】
前記ゲート誘電体膜内の前記ドーピング金属のパーセンテージが２５％である、請求項２に記載のトランジスタ。
【請求項４】
前記ゲート誘電体膜が２０〜２００Åの範囲の膜厚を有する、請求項１に記載のトランジスタ。
【請求項５】
前記ゲート誘電体膜が１０〜２５の範囲の比誘電率を有する、請求項１に記載のトランジスタ。
【請求項６】
上面を備えたチャネル領域を有するＩＣシリコン表面上に、窒化シリコンおよび酸窒化シリコンからなる群から選択された材料を含む界面バリアを、２〜５Åの範囲の膜厚で設ける工程と、
ドープ金属酸化膜を該ＩＣシリコン表面上に設けられた前記界面バリア上に形成する工程と、
該界面バリア上にゲート電極を形成する工程と、を含むＭＯＳＦＥＴトランジスタの製造方法であって、
前記ドープ金属酸化膜を形成する工程が、
ａ）ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆体を調製する工程と、
ｂ）該第１の前駆体を蒸発させ、前記ＩＣシリコン表面上の前記界面バリア表面を前記前駆体に曝すことにより、前記前駆体の金属の層が該界面バリア表面に化学的に吸着し、ＡＬＣＶＤ法で、該金属の層を堆積する工程と、
ｃ）次いで、酸素前駆体を調製する工程と、
ｄ）該酸素前駆体を蒸発させ、前記界面バリア表面を該酸素前駆体に曝すことにより、酸素の層が該界面バリア表面に化学的に吸着し、ＡＬＣＶＤ法で、該酸素の層を堆積する工程と、
ｅ）次いで、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属であるドーピング金属を含むドーピング金属前駆体を調製する工程と、
ｆ）該ドーピング金属前駆体を蒸発させ、前記界面バリア表面を該ドーピング金属前駆体に曝すことにより、該ドーピング金属の層が該界面バリア表面に化学的に吸着し、ＡＬＣＶＤ法で、該ドーピング金属の層を堆積する工程と、
ｇ）その後、形成されるドープ金属酸化膜が高誘電率および良好なバリア特性を有するように、３００〜９００℃の範囲の温度でアニーリングして、該堆積された層のコンディショニングを行う工程と、
を包含する、ＭＯＳＦＥＴトランジスタの製造方法。
【請求項７】
前記ドープ金属酸化膜を形成する工程において、１００〜７００℃の範囲の前記ＩＣシリコン表面温度を確立する工程をさらに包含する、請求項６に記載の方法。
【請求項８】
前記第１の前駆体がＺｒＣｌ4である、請求項６に記載の方法。
【請求項９】
前記酸素前駆体がＨ2Ｏである、請求項６に記載の方法。
【請求項１０】
前記ドーピング金属前駆体が、ＡｌＣｌ3、Ａｌ（ＣＨ3）3、およびＡｌ（ａｃａｃ）3からなる群から選択される前駆体である、請求項６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、集積回路（ＩＣ）製造プロセスに関し、さらに詳細には、高誘電率ゲート絶縁膜、およびそのような膜の堆積方法に関する。
【０００２】
【従来の技術】
現在のＳｉ  ＶＬＳＩ技術は、ＭＯＳデバイスのゲート誘電体としてＳｉＯ2、または窒素を含有するＳｉＯ2を用いる。デバイスの寸法が縮小し続けるので、ゲートとチャネル領域間で同一のキャパシタンスを維持するためには、ＳｉＯ2層の厚さも減少させなければならない。将来的には、２ナノメートル（ｎｍ）未満の厚さが予想される。しかしながら、そのような薄いＳｉＯ2の層を流れる高いトンネル電流の発生により、代替材料を考慮する必要がある。高誘電率を有する材料では、ゲート誘電体層を逆に厚くすることができるので、トンネル電流の問題を改善できる。これらの、いわゆるｈｉｇｈ−ｋ誘電体膜は、本明細書中において、二酸化シリコンに比べて高誘電率を有するものとして定義される。典型的には、二酸化シリコンは、約４の比誘電率を有するが、ｈｉｇｈ−ｋ誘電体膜は、約１０を越える比誘電率を有する。現在のｈｉｇｈ−ｋの候補材料には、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｏ5）、およびバリウムストロンチウムチタン酸化物（Ｂａ，Ｓｒ）ＴｉＯ3が含まれる。
【０００３】
【発明が解決しようとする課題】
上述のｈｉｇｈ−ｋ誘電体に関する１つの一般的な問題は、ｈｉｇｈ−ｋ誘電体が、通常の成長条件下で結晶構造を発達させることである。結果として、膜の表面が非常に粗くなる。表面のラフネスにより、誘電体膜に隣接するチャネル領域に不均一な電界を生じる。このような膜は、ＭＯＳＦＥＴデバイスのゲート誘電体には適さない。
【０００４】
高い直流のトンネル電流のために、１．５ｎｍ未満のＳｉＯ2膜は、ＣＭＯＳデバイスのゲート誘電体としては使用できない。ＴｉＯ2、およびＴａ2Ｏ5をＳｉＯ2の代用とするために、現在懸命に研究が行われており、これらの材料は最大の注目を集めている。しかしながら、高温の堆積後のアニーリング、および界面ＳｉＯ2層の形成が、１．５ｎｍ未満のＳｉＯ2換算膜厚（ＥＯＴ）を達成することを非常に困難にする。
【０００５】
ｈｉｇｈ−ｋ誘電体膜を、ＭＯＳトランジスタのゲート電極とその下にあるチャネル領域間の絶縁バリアとして用いることが可能であれば有利である。
【０００６】
改善されたｈｉｇｈ−ｋ誘電体材料を、単にドーピングするか、そうでなければ別のやり方で、さらなる元素を既存のｈｉｇｈ−ｋ誘電体材料に加えることによって形成することが可能であれば有利である。
【０００７】
電子親和力を含む、ｈｉｇｈ−ｋ誘電体材料の電気的特性が、単にドーピングするか、そうでなければ別のやり方で、さらなる元素を既存のｈｉｇｈ−ｋ誘電体材料に加えることによって改変することが可能であれば有利である。
【０００８】
【課題を解決するための手段】
本発明による、二酸化シリコンに対して、高誘電率を有する薄膜は、ａ）ドーピング金属と、ｂ）ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と、ｃ）酸素とを含むことにより、上記目的が達成される。
【０００９】
前記ドーピング金属が、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、およびイットリウム（Ｙ）からなる群から選択される三価金属であってもよい。
【００１０】
前記ドーピング金属が、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属であってもよい。
【００１１】
前記薄膜が約２０〜２００Åの範囲の膜厚を有してもよい。
【００１２】
前記薄膜が約１０〜２５の範囲の比誘電率を有してもよい。
【００１３】
前記膜内のドーピング金属のパーセンテージが約５０％を超過しなくてもよい。
【００１４】
前記膜内のドーピング金属のパーセンテージが約２５％であってもよい。
【００１５】
本発明による、ＭＯＳＦＥＴトランジスタは、ａ）ゲート電極と、ｂ）該ゲート電極の下側に上面を有するチャネル領域と、ｃ）該ゲート電極と該チャネル領域の上面との間に挿入されるゲート誘電体膜であって、二酸化シリコンに比べて高誘電率を有し、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属を含み、酸素を含み、さらにドーピング金属を含むゲート誘電体膜とを含み、それにより上記目的が達成される。
【００１６】
前記ドーピング金属が、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、およびイットリウム（Ｙ）からなる群から選択される三価金属を含んでもよい。
【００１７】
前記ドーピング金属が、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属を含んでもよい。
【００１８】
前記膜内のドーピング金属のパーセンテージが約０〜５０％の範囲であってもよい。
【００１９】
前記膜内のドーピング金属のパーセンテージが約２５％であってもよい。
【００２０】
前記ゲート誘電体膜が約２０〜２００Åの範囲の膜厚を有してもよい。
【００２１】
前記ゲート誘電体膜が約１０〜２５の範囲の比誘電率を有してもよい。
【００２２】
前記トランジスタが、前記チャネル領域と前記ゲート誘電体膜との間に挿入された、約２〜５Åの範囲の膜厚を有する界面バリアをさらに含み、該界面バリアが、窒化シリコンおよび酸窒化シリコンからなる群から選択された材料を含むことにより、前記チャネル領域の上面が、より平滑になり、前記ＭＯＳＦＥＴの電子移動度を増してもよい。
【００２３】
本発明による、表面を有する集積回路（ＩＣ）の製造において、ドープ金属酸化膜を該ＩＣ表面上に形成する方法は、ａ）酸素を含む雰囲気を確立する工程と、ｂ）ＺｒおよびＨｆからなる群から選択される金属を含み、かつドーピング金属を含む少なくとも１つのターゲット金属を該ＩＣシリコン表面上にスパッタリングする工程と、ｃ）該工程ａ）およびｂ）に応じて、該ドープ金属酸化膜を形成する工程と、ｄ）約４００〜９００℃の範囲の温度でアニーリングすることにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程と、
を包含し、それにより上記目的が達成される。
【００２４】
前記ＩＣ表面がほぼ室温〜４００℃の温度範囲で維持されてもよい。
【００２５】
前記工程ａ）がアルゴン（Ａｒ）を含有する雰囲気を含み、Ｏ2のＡｒに対する比率が約５〜２５％の範囲であり、圧力が約１〜１０ミリトル（ｍＴｏｒｒ）の範囲であってもよい。
【００２６】
前記工程ｄ）が、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立する工程を包含してもよい。
【００２７】
前記ドーピング金属が、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、およびイットリウム（Ｙ）からなる群から選択される三価金属であってもよい。
【００２８】
前記ドーピング金属が、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属であってもよい。
【００２９】
前記工程ｂ）が、ＺｒおよびＨｆからなる群から選択される金属の第１のターゲット、ならびに三価金属を含む第２のターゲットを含む、別々のターゲットを同時スパッタリングする工程を包含してもよい。
【００３０】
前記工程ｂ）が、ＺｒおよびＨｆからなる群から選択される金属の第１のターゲット、ならびに二価金属を含む第２のターゲットを含む、別々のターゲットを同時スパッタリングする工程を包含してもよい。
【００３１】
本発明による、表面を有する集積回路（ＩＣ）の製造において、ドープ金属酸化膜を形成する方法は、ａ）ＺｒおよびＨｆからなる群から選択される金属ならびにドーピング金属を含む、少なくとも１つの前駆体を調製する工程と、ｂ）該少なくとも１つの前駆体を蒸発させる工程と、ｃ）酸素を含む雰囲気を確立する工程と、ｄ）該ＩＣ表面上で該前駆体を分解し、化学的気相成長法（ＣＶＤ）で、ＺｒおよびＨｆからなる群から選択される金属、ドーピング金属および酸素を含む合金膜を堆積する工程と、ｅ）約４００〜９００℃の範囲の温度でアニーリングすることにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程とを包含し、これにより上記目的を達成する。
【００３２】
前記工程ｄ）の前に、約３００〜５００℃の範囲のＩＣ表面温度を確立する工程をさらに包含してもよい。
【００３３】
前記工程ｃ）が、アルゴン（Ａｒ）を含有する雰囲気を含み、Ｏ2のＡｒに対する比率が約５〜２５％の範囲であり、圧力が約１〜１０トル（Ｔｏｒｒ）の範囲であってもよい。
【００３４】
前記工程ｅ）が、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立する工程を包含してもよい。
【００３５】
前記ドーピング金属が、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、およびイットリウム（Ｙ）からなる群から選択される三価金属であってもよい。
【００３６】
前記ドーピング金属が、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属であってもよい。
【００３７】
本発明による、表面を有する集積回路（ＩＣ）の製造において、ドープ金属酸化膜を形成する方法は、ａ）ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆体を調製する工程と、ｂ）該第１の前駆体を蒸発させ、該ＩＣ表面を該前駆体に曝すことにより、該金属の層が該表面に化学的に吸着し、ＡＬＣＶＤ法で、該金属の層を堆積する工程と、ｃ）酸素前駆体を調製する工程と、ｄ）該酸素前駆体を蒸発させ、該ＩＣ表面を該酸素前駆体に曝すことにより、酸素の層が該表面に化学的に吸着し、ＡＬＣＶＤ法で、該酸素の層を堆積する工程と、ｅ）ドーピング金属を含むドーピング金属前駆体を調製する工程と、ｆ）該ドーピング金属前駆体を蒸発させ、該ＩＣ表面を該ドーピング金属前駆体に曝すことにより、該ドーピング金属の層が該表面に化学的に吸着し、ＡＬＣＶＤ法で、該ドーピング金属の層を堆積する工程と、ｇ）約３００〜９００℃の範囲の温度でアニーリングして、該堆積された層のコンディショニングを行うことにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程とを包含し、これにより上記目的を達成する。
【００３８】
処理中に、約１００〜７００℃の範囲のＩＣシリコン表面温度を確立する工程をさらに包含してもよい。
【００３９】
前記ドーピング金属が、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、およびイットリウム（Ｙ）からなる群から選択される三価金属であってもよい。
【００４０】
前記ドーピング金属が、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属であってもよい。
【００４１】
前記第１の前駆体がＺｒＣｌ4であってもよい。
【００４２】
前記酸素前駆体がＨ2Ｏであってもよい。
【００４３】
前記ドーピング金属前駆体が、ＡｌＣｌ3、Ａｌ（ＣＨ3）3、およびＡｌ（ａｃａｃ）3からなる群から選択される前駆体であってもよい。
【００４４】
本発明による、シリコン表面を有する集積回路（ＩＣ）の製造において、ドープ金属酸化膜を形成する方法は、ａ）ＺｒおよびＨｆからなる群から選択される金属ならびにドーピング金属を含む、少なくとも１つのるつぼを調製する工程と、ｂ）真空雰囲気を確立する工程と、ｃ）該少なくとも１つのるつぼを、約１０００〜２０００℃の範囲のるつぼ温度に加熱することにより、該工程ａ）で調製された金属を蒸発させる工程と、ｄ）該工程ａ）〜ｃ）に応じて、該ＺｒおよびＨｆからなる群から選択される金属ならびに該ドーピング金属を含む合金膜を堆積する工程と、ｅ）酸素を含む雰囲気で、約４００〜９００℃の範囲の温度でアニーリングし、該ＺｒおよびＨｆからなる群から選択される金属、該ドーピング金属ならびに酸素を含む合金膜を形成することにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程とを包含し、これにより上記目的を達成する。
【００４５】
前記工程ａ）が、前記ＺｒおよびＨｆからなる群から選択される金属のための第１のるつぼ、ならびに前記ドーピング金属のための第２のるつぼを含み、前記工程ｃ）が、該第１のるつぼを、約１０００〜２０００℃の範囲の温度に加熱し、該第２のるつぼを、約１０００〜２０００℃の範囲の温度に加熱する工程を包含してもよい。
【００４６】
前記ドーピング金属が、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、およびイットリウム（Ｙ）からなる群から選択される三価金属であってもよい。
【００４７】
前記ドーピング金属が、カルシウム（Ｃａ）およびストロンチウム（Ｓｒ）からなる群から選択される二価金属であってもよい。
【００４８】
前記工程ｅ）が、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立する工程を包含してもよい。
【００４９】
従って、高誘電率（１０〜２５）を有する薄膜が提供される。膜は、ドーピング金属、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属、ならびに酸素を含む。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。
【００５０】
ドーピング金属を選択することによって、堆積された誘電体材料の電子親和力を変更することが可能である。電子親和力を変更することによって、電子のバリアハイト、および正孔のバリアハイトを変更することが可能である。従って、本発明により、誘電体膜の電子親和力を改変することが可能である一方で、二酸化シリコンと比べて、高誘電率を有する膜を生成する。また、ドーピング金属の存在により、結晶構造の形成が低減またはなくなるので、ドーピング金属の存在により、アモルファス誘電体材料が生成される傾向にある。
【００５１】
本発明は、一部において、Ｙ2Ｏ3、ＣａＯ2、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＬａおよびＳｒによって安定化されるジルコニア（ＺｒＯ2）を提供する。別の実施形態において、ＳｒＺｒＯ3が誘電体材料として提供される。
【００５２】
典型的には、膜内のドーピング金属のパーセンテージが約５０％を超過しない。用途によっては、ドーピング金属のパーセンテージが約１０％未満であり、この場合、生成された膜はアモルファスではあり得ない。
【００５３】
ＭＯＳＦＥＴトランジスタも提供される。このトランジスタは、ゲート電極、上記ゲート電極の下側に上面を有するチャネル領域、およびゲート電極とチャネル領域の上面との間に挿入されたゲート誘電体膜を含む。誘電体膜の含有成分は、上述のとおりである。典型的には、ゲート誘電体膜は、約２０〜２００Åの範囲の膜厚を有する。
【００５４】
本発明のいくつかの局面では、チャネル領域とゲート誘電体膜との間に挿入された、約２〜５Åの範囲の膜厚を備えた界面バリアを有するトランジスタをさらに含む。界面材料が、窒化シリコン、および酸窒化シリコンからなる群から選択されることにより、上記チャネル領域の上面が、より平滑になり、ＭＯＳＦＥＴの電子移動度の低下を防ぐ。
【００５５】
表面を有する集積回路（ＩＣ）の製造において、ドープ金属酸化膜をＩＣ表面上に形成するスパッタリング方法も提供される。この方法は、
ａ）酸素を含む雰囲気を確立する工程と、
ｂ）上記ＩＣシリコン表面上にＺｒおよびＨｆからなる群から選択される金属、ならびにＣａ、Ｓｒ、Ａｌ、Ｓｃ、ＬａまたはＹ等のドーピング金属を含む、少なくとも１つのターゲット金属をスパッタリングする工程と、
ｃ）上記工程ａ）およびｂ）に応じて、上記ドープ金属酸化膜を形成する工程と、
ｄ）約４００〜９００℃の範囲の温度でアニーリングすることにより、高誘電率および良好な絶縁特性を有する薄膜が形成される工程と、
を含む。
【００５６】
本発明のいくつかの局面において、上記工程ａ）が、ＺｒおよびＨｆからなる群から選択される金属の第１のターゲット、ならびに上記ドーピング金属の第２のターゲットを含む、別々のターゲットを、酸化雰囲気下で同時スパッタリングする工程を含む。
【００５７】
あるいは、上記ドープ金属酸化膜を堆積する化学的気相成長法（ＣＶＤ）が提供される。この方法は、
ａ）ＺｒおよびＨｆからなる群から選択される金属ならびにドーピング金属を含む、少なくとも１つの前駆体を調製する工程と、
ｂ）上記前駆体を蒸発させる工程と、
ｃ）酸素を含む雰囲気を確立する工程と、
ｄ）上記ＩＣ表面上で上記前駆体を分解し、化学的気相成長法（ＣＶＤ）で、ＺｒおよびＨｆからなる群から選択される金属、ドーピング金属および酸素を含む合金膜を堆積する工程と、
ｅ）約４００〜９００℃の範囲の温度でアニーリングすることにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程と、
を含む。
【００５８】
別の代替的な実施形態において、原子層堆積法（ＡＬＤ）としても公知の原子層化学的気相成長法（ＡＬＣＶＤ）が、ドープ金属酸化膜を堆積する方法として用いられる。このＡＬＣＶＤ法は、
ａ）ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆体を調製する工程と、
ｂ）上記第１の前駆体を蒸発させ、上記ＩＣ表面を上記前駆体に曝すことにより、上記金属の層、好ましくは、単分子層が上記表面に化学的に吸着し、ＡＬＣＶＤ法で、上記金属の層を堆積する工程と、
ｃ）酸素前駆体を調製する工程と、
ｄ）上記酸素前駆体を蒸発させ、上記ＩＣ表面を上記酸素前駆体に曝すことにより、上記酸素の層、好ましくは単分子層が上記表面に化学的に吸着し、ＡＬＣＶＤ法で、上記酸素の層を堆積する工程と、
ｅ）ドーピング金属を含むドーピング金属前駆体を調製する工程と、
ｆ）上記ドーピング金属前駆体を蒸発させ、上記ＩＣ表面を上記ドーピング金属前駆体に曝すことにより、上記ドーピング金属の層が上記表面に化学的に吸着し、ＡＬＣＶＤ法で、上記ドーピング金属の層を堆積する工程と、
ｇ）約３００〜９００℃の範囲の温度でアニーリングして、上記堆積された層のコンディショニングを行うことにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程と、
を含む。
【００５９】
必要に応じて上記工程を繰り返すことによって、誘電体内の各材料の複数の層が堆積され得、他の成分元素の１以上の層がその後に続いて堆積され得る。例えば、いくつかのジルコニウムの層が堆積され得、その後に、酸素、次いでドーピング金属が続いて堆積され得る。この処理は、次いで、酸化ジルコニウム誘電体材料内に所望量のドーピング金属を有する誘電体材料の全体の膜厚が堆積されるまで繰り返される。
【００６０】
さらに別の代替の実施形態において、上記ドープ金属酸化膜を堆積する蒸着法が提供される。この方法は、
ａ）約１×１０-6〜１×１０-8Ｔｏｒｒの範囲で、高真空（ガスフリー）雰囲気を確立する工程と、
ｂ）ＺｒおよびＨｆからなる群から選択される金属、ならびにドーピング金属を含む少なくとも１つのるつぼを調製する工程と、
ｃ）上記少なくとも１つのるつぼを、約１０００〜２０００℃の範囲の温度で加熱することにより、上記工程ｂ）で調製された金属を蒸発させる工程と、
ｄ）上記工程ａ）〜ｃ）に応じて、上記ＺｒおよびＨｆからなる群から選択される金属、ならびにドーピング金属を含む合金膜を堆積する工程と、
ｅ）酸素を含む雰囲気で、約４００〜９００℃の範囲の温度でアニーリングし、酸素を含む合金膜を形成することにより、高誘電率および良好なバリア特性を有する薄膜が形成される工程と、
を含む。
【００６１】
【発明の実施の形態】
本願は、１９９９年７月１９日に出願の米国特許出願番号０９／３５６，４７０、特許番号第６，０６０，７５５号の分割出願である、２０００年２月２９に出願の米国特許出願番号０９／５１５，７４３の一部継続出願を優先権の基礎とする。
【００６２】
本発明は、ドープ酸化ジルコニウムについて研究する。優れた性質を有するＺｒ−Ｏゲート誘電体を備えた、１ミクロン未満のＰＭＯＳＦＥＴが製造されてきた。要約すると、二価または三価のドーピング金属でＺｒＯ2膜をドーピングすることにより、膜の電気的性質、特に電子親和力を制御することができる。
【００６３】
本発明は、二酸化シリコンに対して、高誘電率を有する、二価または三価のドーピング金属、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属、ならびに酸素を含む薄膜である。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。
【００６４】
いくつかの有用な用途では、薄膜は、典型的には、約２０〜２００Åの範囲の膜厚を有し、比誘電率は約１０〜２５の範囲である。
【００６５】
膜内のドーピング金属のパーセンテージは、典型的には、約５０％を超過しない。
【００６６】
図１は、本発明のドープ金属酸化膜に対するスパッタリング堆積法を示すフローチャートである。工程１０は、表面を有する集積回路（ＩＣ）を提供する。工程１２は、酸素を含む雰囲気を確立する。典型的には、工程１２は、アルゴン（Ａｒ）も包含する雰囲気を含み、Ｏ2のＡｒに対する比率は約５〜２５％の範囲である。圧力は、約１〜１０ミリトル（ｍＴｏｒｒ）の範囲である。工程１４は、ＩＣ表面上にＺｒおよびＨｆからなる群から選択される金属を含む、少なくとも１つのターゲット金属をスパッタリングする。工程１４はまた、ＩＣ表面上にドーピング金属をスパッタリングする。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。本発明のいくつかの局面において、工程１４は、ＺｒおよびＨｆからなる群から選択される金属の第１のターゲット、ならびにドーピング金属を含む第２のターゲットを含む、別々のターゲットを同時スパッタリングする工程を含む。
【００６７】
工程１６は、工程１２および１４に応じて、ドープ金属酸化膜を形成する。工程１８は、約４００〜９００℃の範囲の温度でアニーリングする。アニーリング時間は、アニーリング温度に応じて、約１０秒〜３０分の範囲で変動する。工程１８は、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし（ガスフリー環境）、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立する工程を含む。工程２０は、生成物であり、ここで、高誘電率および良好な絶縁特性を有する薄膜が形成される。
【００６８】
本発明のいくつかの局面において、工程１０は、シリコンＩＣ表面を提供し、工程１６の前にさらなる工程がある。工程１４ａ（図示せず）が、ほぼ室温〜４００℃の範囲のＩＣシリコン表面温度を確立する。
【００６９】
Ｚｒ−Ａｌ−ＯおよびＨｆ−Ａｌ−Ｏ膜は、上述のとおり、同時スパッタリングによって成長される。スパッタリング出力比が、酸化ジルコニウム内のＡｌ濃度の量を変更するために調節される。
【００７０】
本発明の誘電体膜は、ゲート誘電体、格納キャパシタ、およびその他の用途（例えば、１トランジスタ（１Ｔ）強誘電体メモリ）に適用できる。本発明の方法に従って生成された誘電体膜は、ｈｉｇｈ−ｋ誘電体材料が用いられる用途に広く適用され得る。
【００７１】
図２および３は、本発明のドープ金属酸化膜を用いてＭＯＳＦＥＴトランジスタを完成する工程を示す。図２は、上面５４を備えたチャネル領域５２を有するトランジスタ５０を示す。チャネル領域５２の上には、ゲート誘電体膜５６がある。
【００７２】
本発明のいくつかの局面において、トランジスタ５０は、チャネル領域５２とゲート誘電体膜５６との間に挿入された、約２〜５Åの範囲の膜厚６４を有する界面バリア６２をさらに含む。界面バリア６２は、窒化シリコンおよび酸窒化シリコンからなる群から選択された材料からなるので、チャネル領域の上面５４が、より平滑になり、ＭＯＳＦＥＴ５０の電子移動度を増す。
【００７３】
図３は、ゲート電極５８とチャネル領域の上面５４との間に挿入された、ゲート誘電体膜５６を示す。ゲート誘電体膜５６は、二酸化シリコンに比べて高誘電率を有し、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属、ならびに酸素を含む。ゲート誘電体膜５６は、ドーピング金属を含む。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。膜５６内のドーピング金属のパーセンテージは、約０〜５０％の範囲である。好ましくは、膜５６内のＡｌのパーセンテージは、約２５％である。ゲート誘電体膜５６は、約２０〜２００Åの範囲の膜厚６０（図３）を有する。ゲート誘電体膜５６は、約１０〜２５の範囲の比誘電率を有する。
【００７４】
バルクＣＭＯＳデバイスの用途でのゲート誘電体の場合、ウエハが、任意の最高水準の従来技術を用いて分離等の処理をされ、引き続いてＰウェルおよびＮウェルが形成されて、チャネル領域が露出する。酸化バリアの超薄層が、なおも必要とされ得る。この場合、可能なバリアは、窒化シリコンおよび酸窒化シリコンを含む。次に、ｈｉｇｈ−ｋ誘電体が堆積される。いくつかの膜の成長方法が存在する：
Ａ．  不活性または酸化雰囲気でのＺｒおよびドーピング金属の同時スパッタリング、
Ｂ．  不活性または酸化雰囲気でのＺｒ−Ａｌ等の化合物ターゲットの同時スパッタリング、
Ｃ．  Ｚｒ−Ａｌ−ＯおよびＨｆ−Ａｌ−Ｏの化学的気相成長法、または
Ｄ．  蒸着
堆積に続いて、膜が、不活性（例えば、Ａｒ、Ｎ2、Ｈ2ガス）および／または酸化（Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯおよびガスなし（ガスフリー））雰囲気で、高温（４００〜９００℃）でアニーリングされ、ｈｉｇｈ−ｋ膜およびｈｉｇｈ−ｋ／Ｓｉ界面のコンディショニングを行う。しかしながら、膜が蒸着によって堆積される場合、合金膜内に酸素を含ませるために、アニーリング処理は、典型的に、酸素を含む。
【００７５】
アニーリングに続いて、ゲートが堆積され、パターニングされてゲートスタックになる。ゲート材料は、金属またはポリシリコンであり得る。次いで、任意の最高水準のデバイス製造プロセスを用いて、デバイスが、従来技術による方法、もしくは窒化物、ポリシリコン、またはポリＳｉＧｅダミーゲートを用いるゲート置き換え法によって完成される。
【００７６】
図４は、本発明のドープ金属酸化膜を形成するＣＶＤ法の工程を示すフローチャートである。工程１００は、表面を有する集積回路（ＩＣ）を提供する。工程１０２は、ＺｒおよびＨｆからなる群から選択される金属ならびにドーピング金属を含む、少なくとも１つの前駆体を調製する。工程１０２は、ドーピング金属を含む。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。本発明のいくつかの局面において、工程１０２は、ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆体、ならびにドーピング金属を含む第２の前駆体を包含する。工程１０４は、少なくとも１つの前駆体を蒸着する。工程１０６は、酸素を含む雰囲気を確立する。典型的に、工程１０６は、アルゴン（Ａｒ）を含有する雰囲気を含み、Ｏ2のＡｒに対する比率は約５〜２５％の範囲で、圧力は約１〜１０Ｔの範囲である。工程１０８は、ＩＣ表面上で前駆体を分解し、化学的気相成長法（ＣＶＤ）で、ＺｒおよびＨｆからなる群から選択される金属、ドーピング金属ならびに酸素を含む合金膜を堆積する。
【００７７】
工程１１０は、約４００〜８００℃の範囲の温度でアニーリングする。工程１１０は、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立する工程を含む。工程１１２は、生成物であり、ここで、高誘電率および良好なバリア特性を有する薄膜が形成される。
【００７８】
本発明のいくつかの局面において、工程１００は、シリコンＩＣ表面を提供し、工程１０８の前にさらなる工程がある。工程１０６ａが、約３００〜５００℃の範囲のＩＣシリコン表面温度を確立する。
【００７９】
本発明の別の実施形態において、原子層化学的気相成長法（ＡＬＣＶＤ）が、ドープ金属酸化物誘電体層を形成するために用いられる。ＡＬＣＶＤ法は、化学吸着として公知の化学現象を用いる。化学吸着において、気相内の材料が、表面に吸着して、飽和し、単分子層を形成する。大半の従来の堆積技術は、表面カバレッジが単純に統計的である多層堆積領域を生成する、物理吸着処理を用いる。化学吸着を利用することによって、膜厚および組成が極めて均一である膜を、成長させることが可能である。例えば、伝えられるところでは、酸化ジルコニウム膜が、このようにして、塩化ジルコニウム（ＺｒＣｌ4）を用いて第１の単分子層を形成し、ＺｒＣｌ4の系をパージし、次いで、表面を水蒸気（Ｈ2Ｏ）に曝すことによって、シリコン上に成長させられてきた。酸化ジルコニウム層を生成するための他の前駆体は、ジルコニウムプロポキシド（Ｚｒ（ｉＯＰｒ）4）およびジルコニウムテトラメチルヘプタンジオネート（Ｚｒ（ｔｍｈｄ）4）を含む。化学吸着は、所与の気体−固体の組み合わせに関する非常に限られた範囲の温度および圧力で起こる。典型的に、温度は、１〜１０００ｍＴｏｒｒの圧力で、１００〜７００℃の間である。例えば、酸化ジルコニウムは、伝えられるところによれば、ＺｒＣｌ4およびＨ2Ｏを用いて、３００℃の温度でシリコン基板上に堆積されてきた。この処理で単分子層が生成されると、さらなる単分子層を加えることによって、より厚い酸化ジルコニウ層が生成される。ドーピング前駆体が、ドーピング金属の層を堆積するために用いられ得る。ＡＬＣＶＤ法は、通常、パルスＣＶＤ法とも呼ばれる。これは、その方法体系が、典型的に、堆積される材料の量を制御するために、前駆体材料のパルスに依存するからである。典型的に、このパルスは、ＩＣ表面を被覆するために十分な材料を含む。本方法の別の実施形態において、ドーピング前駆体のパルスが導入されるが、これは、ＩＣ表面全体に単分子層を形成するために必要とされるパルスよりも少ない。選択された前駆体と共に化学吸着を利用するためには、全般的な処理が、過度の実験を必要とせずに、最適化される必要がある。この堆積方式の重要な局面は、次の成分の導入の前の１つの成分からの十分なパージング、ならびに温度および圧力を制御する能力である。原子層堆積により、１０Å未満の膜厚の層、好ましくは、２〜５Åの間の膜厚の層を生成することが可能になる。半導体基板へのそのような超薄原子層の堆積を調製するための有効な道具は、実験的な堆積においては、原子層堆積が実行可能であることが示されているが、現在存在しない。
【００８０】
図５は、ドープ金属酸化膜を形成するＡＬＣＶＤ法の工程を示すフローチャートである。
【００８１】
工程１５０は、表面を有する集積回路（ＩＣ）を提供する。好適な実施形態において、表面上にもともと存在する表面酸化物が取り除かれて、シリコン表面が露出される。
【００８２】
工程１５２は、ＺｒおよびＨｆからなる群から選択される金属を含む少なくとも１つの前駆体を調製し、その少なくとも１つの前駆体を蒸発させ、ＩＣ表面をその少なくとも１つの前駆体に曝す。前駆体は、ＡＬＣＶＤチャンバ内のＩＣ表面上に材料の単分子層を堆積することに適しているべきである。例えば、好適な実施形態において、塩化ジルコニウム（ＺｒＣｌ4）、ジルコニウムプロポキシド（Ｚｒ（ｉＯＰｒ）4）およびジルコニウムテトラメチルヘプタンジオネート（Ｚｒ（ｔｍｈｄ）4）が、Ｚｒを堆積するための前駆体であるので、ＺｒがＩＣ表面に吸着して単分子層を生成する。
【００８３】
工程１５４は、酸素前駆体を調製し、ＩＣ表面をその酸素前駆体に曝す。好ましくは、酸素前駆体は蒸気である。例えば、好適な実施形態において、Ｈ2Ｏが酸素前駆体として用いられる。
【００８４】
工程１５６は、ドーピング金属を含むドーピング前駆体を調製する。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。好適な実施形態において、ドーピング前駆体は、アルミニウムドーピングの場合は、ＡｌＣｌ3、Ａｌ（ＣＨ3）3、およびＡｌ（ａｃａｃ）3からなる群から選択される。ＩＣ表面がドーピング前駆体に曝されるので、ドーピング金属の層または層の一部がＩＣ表面に吸着する。
【００８５】
工程１５８は、所望の誘電体材料を生成するために、必要に応じて、連続する工程、ならびに工程１５２、１５４、および１５６の繰り返しの結果を指す。左側への矢印によって示されるように、工程１５２、１５４、および１５６は、所望の誘電体材料を生成するために、個別に、または順序を変えて繰り返される必要があり得る。繰り返しが必要とされるのは、大部分において、ＡＬＣＶＤ法に関連する単分子層の堆積による。ＡＬＣＶＤ法の分野で周知のとおり、各前駆体は、たとえ同じ前駆体が次の層に用いられるとしても、好ましくは、連続する層ごとに取り除かれる。前駆体は、ＩＣ表面上に単分子層の材料を生成するために、好ましくは、十分な材料でパルス状にされるべきである。
【００８６】
工程１６０において、堆積に引き続いて、誘電体材料がアニーリングされ、誘電体材料、およびその下の材料との界面を最終的にコンディショニングする。
【００８７】
工程１６２は、最終的な高誘電率膜を指す。
【００８８】
工程１５２および１５６を別個の工程として示したが、本発明の別の実施形態において、２つの前駆体が同時に導入され得る。
【００８９】
図６は、ドープ金属酸化膜を形成する蒸着方法の工程を示すフローチャートである。工程２００は、シリコン表面を有する集積回路（ＩＣ）を提供する。工程２０２は、ＺｒおよびＨｆからなる群から選択される金属ならびにドーピング金属を含む、少なくとも１つのるつぼを調製する。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。工程２０４は、真空（ガスフリー）雰囲気を確立する。工程２０６は、少なくとも１つのるつぼを、約１０００〜２０００℃の範囲のるつぼ温度に加熱し、工程２０２で調製された金属を蒸着させる。工程２０８は、工程２０２〜２０６に応じて、ＺｒおよびＨｆからなる群から選択される金属、ならびにドーピング金属を含む合金膜を堆積する。工程２１０は、酸素を含む雰囲気において、約４００〜８００℃の範囲の温度でアニーリングし、ＺｒおよびＨｆからなる群から選択される金属、ドーピング金属、ならびに酸素を含む合金膜を形成する。工程２１０は、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立する工程を含む。工程２１２は、生成物であり、ここで、高誘電率および良好なバリア特性を有する薄膜が形成される。
【００９０】
本発明のいくつかの局面において、工程２０２は、ＺｒおよびＨｆからなる群から選択される金属のための第１のるつぼ、ならびにドーピング金属のための第２のるつぼを含む。次いで、工程２０６が、第１のるつぼを、約１０００〜２０００℃の範囲の温度に加熱する工程、および第２のるつぼを、約１０００〜２０００℃の範囲の温度に加熱する工程を含む。Ｚｒ／Ｈｆるつぼは、ドーピング金属のるつぼと同じ温度である必要はない。
【００９１】
本発明のいくつかの局面において、工程２１０は部分工程（図示せず）を含む。工程２１０ａが、酸素を含む雰囲気において、約４００〜９００℃の範囲の温度でアニーリングする。工程２１０ｂが、Ａｒ、Ｎ2、Ｈ2ガス、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、ガスなし、および酸素プラズマからなる群から選択される要素を含む雰囲気において、約４００〜９００℃の範囲の温度でアニーリングする。
【００９２】
ｈｉｇｈ−ｋ誘電体膜が、いくつかのｈｉｇｈ−ｋ誘電体膜の製造方法と共に開示された。誘電体膜の電子親和力、電子バリアハイト、および正孔バリアハイトは、ドーピング金属を含むことによって、改変することが可能である。ドーピング金属は、好ましくは、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属、もしくはカルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属である。
【００９３】
好適な実施形態において、ｈｉｇｈ−ｋ誘電体膜は、比較的に高いアニーリング温度で、アモルファスのままである。膜は結晶構造を形成しないので、隣接する膜との界面は凹凸が少なくなる。ゲート誘電体として用いられる場合、膜を、ゲート電界をチャネル領域と結合するために必要なキャパシタンスを提供するために十分な膜厚にすることが可能である一方で、チャネル領域の表面を、高電子移動度を維持するために平滑にすることが可能である。この膜は、ＣＶＤ法、ＡＬＣＶＤ法、スパッタリング法、または蒸発法によって形成される。本発明の他の変形例および実施形態が、当業者により見出される。
【００９４】
特定の実施形態に関して上述したが、本発明の範囲は、開示された実施形態のみに限定されない。本発明に対する適度な変更および新たな改変が、今後行われ得るが、その場合もなお、本発明の範囲内であり得る。本発明は、請求の範囲により規定される。
【００９５】
【発明の効果】
本発明によれば、二価または三価金属をドーピングすることにより、電子親和力、ならびにその結果として、電子バリアハイトおよび正孔バリアハイトを変更する、ｈｉｇｈ−ｋ誘電体膜が提供される。ｈｉｇｈ−ｋ誘電体膜は、カルシウム（Ｃａ）またはストロンチウム（Ｓｒ）等の二価金属、もしくはアルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、またはイットリウム（Ｙ）等の三価金属でドーピングされる、ジルコニウム（Ｚｒ）またはハフニウム（Ｈｆ）のいずれかの金属酸化物である。二価または三価のドーピング金属のいずれかを選択することによって、誘電体材料の電子親和力を制御することが可能である一方で、二酸化シリコンと比べて、高誘電率の材料も提供する。好ましくは、誘電体材料は、粒界によって引き起こされるリーク電流を低減するために、アモルファスでもある。上述のドープｈｉｇｈ−ｋ誘電体膜のために、スパッタリング、ＣＶＤ、原子層ＣＶＤ、および蒸着法も提供される。
【図面の簡単な説明】
【図１】図１は、本発明のドープ金属酸化膜に対するスパッタリング堆積法を示すフローチャートである。
【図２】図２は、本発明を用いてトランジスタを完成する工程を示す図である。
【図３】図３は、本発明を用いてトランジスタを完成する工程を示す図である。
【図４】図４は、本発明のドープ金属酸化膜を形成するＣＶＤ法の工程を示すフローチャートである図である。
【図５】図５は、本発明のドープ金属酸化膜を形成するＡＬＣＶＤ法の工程を示すフローチャートである図である。
【図６】図６は、ドープ金属酸化膜を形成する蒸着法の工程を示すフローチャートである。
【符号の説明】
５０  トランジスタ
５２  チャネル領域
５６  ゲート誘電体膜
６２  界面バリア
【図１】
0003761419.tif 000002
【図２】
0003761419.tif 000003
【図３】
0003761419.tif 000004
【図４】
0003761419.tif 000005
【図５】
0003761419.tif 000006
【図６】
0003761419.tif 000007