(57)【特許請求の範囲】
【請求項１】
アクテイブマトリックスデイスプレイのゲート制御線Ｇ １〜Ｇ Ｎを駆動するゲート制御線駆動回路であつて、ゲート制御線は第１から第Ｌのグループに等分されており、
ゲート制御線制御論理回路と、
ゲート制御線制御論理回路により制御され、タイムフレームをＬ個に分割した各タイムスロットにおいて、駆動線Ｄ １〜Ｄ Ｋ（Ｌ＊Ｋ＝Ｎ）をスキャンして駆動線を順次駆動する第１レベルシフターモジュールと、
前記第１から第Ｌのグループのゲート制御線にそれぞれ接続されるＬ本の第１選択線Ｃ ｌ〜Ｃ ＬとＬ本の第２選択線Ｃ ｌ’〜Ｃ Ｌ’とを備えて、ゲート制御線制御論理回路により制御され、各タイムフレームにおいて、Ｌ個のグループをスキャンしてＬ個のグループを順次選択する第２レベルシフターモジュールと、
前記グループに接続された前記第１選択線Ｃ ｌ〜Ｃ Ｌを介して、駆動線Ｄ １〜Ｄ Ｋを、選択されたグループのゲート制御線に接続し、かつ、各前記グループに接続された各前記第２選択線Ｃ ｌ’〜Ｃ Ｌ’を介して、複数の選択されないグループのゲート制御線を所定の電源線にそれぞれ接続するマルチプレクサと、
を備えることを特徴とするゲート制御線駆動回路。
【請求項２】
請求項１に記載のゲート制御線駆動回路であって、ゲート制御線は、ディスプレイパネル上に形成されていることを特徴とするゲート制御線駆動回路。
【請求項３】
請求項１に記載のゲート制御線駆動回路であって、マルチプレクサとゲート制御線は、ディスプレイパネル上に形成されていることを特徴とするゲート制御線駆動回路。
【請求項４】
請求項１に記載のゲート制御線駆動回路であって、マルチプレクサは、複数のＴＦＴトランジスタを有することを特徴とするゲート制御線駆動回路。
【請求項５】
請求項１に記載のゲート制御線駆動回路であって、第１レベルシフターモジュールは、Ｋ個のレベルシフターを有していることを特徴とするゲート制御線駆動回路。
【請求項６】
請求項１に記載のゲート制御線駆動回路であって、第２レベルシフターモジュールは、［２＊Ｌ］個のレベルシフターを有していることを特徴とするゲート制御線駆動回路。
【請求項７】
請求項１に記載のゲート制御線駆動回路であって、ゲート制御線Ｇ ｎは、対応する伝送ＴＦＴと対応する接地ＴＦＴを有し、伝送ＴＦＴのドレイン、ソース、ゲートは、それぞれ駆動線Ｄ ｋ、ゲート制御線Ｇ ｎ、第２レベルシフターモジュールからの選択線Ｃ ｌに結合され、接地ＴＦＴのドレイン、ソース、ゲートは、それぞれゲー卜制御線Ｇ ｎ、所定の電源線、反転された選択線Ｃ ｌ’に結合されており、［ｎ＝（ｌ−１）＊Ｋ＋ｋ］であることを特徴とするゲート制御線駆動回路。
【請求項８】
請求項１に記載のゲート制御線駆動回路であって、Ｌは、［（Ｎ／２）1/2］に最も近い整数であることを特徴とするゲート制御線駆動回路。
【請求項９】
複数のゲート制御線Ｇ １〜Ｇ Ｎをスキャン及び駆動するゲート制御線駆動方法であつて、ゲート制御線は、Ｌ個のグループに等分され、各タイムフレームにおいて順次スキャンされ、
前記タイムフレームをＬ個に分割した各タイムスロットにおいて、Ｋ個（Ｌ＊Ｋ＝Ｎ）の駆動線Ｄ １〜Ｄ Ｋをスキャンして駆動線を順次駆動するステップと、
各タイムフレームにおいて、Ｌ個のグループをスキャンしてＬ個のグループを順次選択し、前記グループに接続された選択線を介して、各選択されたグループのゲート制御線を駆動線Ｄ ｌ〜Ｄ Ｋに接続すると共に、各前記グループに接続された各反転選択線を介して、複数の選択されないグループのゲート制御線を所定の電源線にそれぞれ接続するステップと、
を備えることを特徴とするゲート制御線駆動方法。
【請求項１０】
請求項９に記載のゲート制御線駆動方法であって、駆動線Ｄ ｌ〜Ｄ Ｋを駆動するＫ個のレベルシフターを提供するステップ、を備えることを特徴とするゲート制御線駆動方法。
【請求項１１】
請求項９に記載のゲート制御線駆動方法であって、更に、選択された各グループのゲート制御線を駆動線Ｄ １〜Ｄ Ｋに接続するとともに、選択されないグループのゲート制御線を所定の電源線に接続するための、複数のＴＦＴを有するマルチプレクサを形成するステップを備えることを特徴とするゲート制御線駆動方法。
【請求項１２】
請求項１０に記載のゲート制御線駆動方法であって、更に、マルチプレクサを制御するための、２Ｌ個のレベルシフターを提供するステップを備えることを特徴とするゲート制御線駆動方法。
【請求項１３】
請求項９に記載のゲート制御線駆動方法であって、更に、駆動線Ｄ ｌ〜Ｄ Ｋを駆動し、グループを選択する、複数のレベルシフターを提供するステップを備えることを特徴とするゲート制御線駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はゲート制御線駆動回路及びゲート制御線駆動方法に関する。特に、レベルシフターの数を減少させることができるゲート制御線駆動回路及びゲート制御線駆動方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイ（ＬＣＤ）のパネルは、液晶分子の向きを変更するために高電圧（約１５Ｖ〜２０Ｖ）の信号が必要である。しかしながら、公知の論理集積回路（ＩＣ）は、通常、低コストと高速の回路動作速度のために、低電圧工程で製作される。その結果、液晶ディスプレイパネルを制御するために、論理ＩＣを、論理ＩＣから発生される信号を引き上げるためのレベルシフター（レベル調節器）に接続する必要がある。
図１は、公知の薄膜トランジスタ（ＴＦＴ）ＬＣＤとゲート制御線駆動回路を示す図である。ＴＦＴＬＣＤパネル１０は、以下の部分を有している。（１）表示領域１２：光電特性を有する材料を用いて、電気信号を光イメージに変換する。（２）アクティブ素子１４：ＴＦＴは、通常、アクティブ型スイッチ素子として用いられる。（３）垂直信号線１６：イメージ信号を表示パネルに伝送する。
（４）水平信号線１８：スイッチ素子のＯＮ／ＯＦＦを制御するので、ゲート制御線とも呼ばれる。
図１の左部分に示されているＴＦＴＬＣＤ駆動回路２０は、ゲート制御線制御論理回路２２と複数のレベルシフター２４０１〜２４０Ｎとを備えている。各ゲート制御線Ｇ Ｎは、対応するレベルシフター２４０Ｎを有している。ゲート制御線制御論理回路２２は、低電圧ＩＣ工程によって製造され、また、レベルシフター２４０１〜２４０Ｎは、高電圧ＩＣ工程によって製造されるため、単一のＩＣチップ上に回路２０を形成するのが困難である。そのため、ゲート制御線制御論理回路２２とレベルシフター２４０１〜２４０Ｎは、異なるＩＣチップ上に形成されている。
図２は、図１のゲート制御線のタイミングチャートを示している。図に示されているように、駆動回路２０は、タイムフレーム（ＴＦ）中に、インパルスをゲート制御線Ｇ １〜Ｇ Ｎに供給し、順にゲート制御線Ｇ １〜Ｇ Ｎを選択する。
【０００３】
【発明が解決しようとする課題】
図１の回路構造において、各ゲート制御線は、レベルシフターを用いて駆動されなければならないことに注意すべきである。ＴＦＴＬＣＤの分解能が増加するに伴つて、ゲート制御線の数が増加し、レベルシフターの数も増加する。このため、以下の欠点がある。
（１）駆動ＩＣチップ（複数のレベル調節器を有する）のサイズが増大するか、又は駆動ＩＣチップの数が増加する。したがって、駆動ＩＣの製造コストやＰＣＢ（印刷回路基板）の組立コストが増加する。
（２）駆動ＩＣのコストの増加は、ＬＣＤのコストを増加させる。
（３）レベルシフターは、各タイムフレームで一回しか使用されないため、非能率的である。
本発明の目的は、効率的にレベルシフターの数量を減少させ、ＬＣＤの製造コストを低減することができる、新規なゲート制御線駆動回路およびゲート制御線駆動方法を提供することである。
【０００４】
【課題を解決するための手段】
前記目的を達成するため、本発明は、アクティブマトリクスディスプレイ(active  matrix  display)のゲート制御線Ｇ １〜Ｇ Ｎを駆動する駆動回路を提供する。ゲート制御線Ｇ ｌ〜Ｇ Ｎは、Ｌ個の群に等分される。駆動回路は、ゲート制御線制御論理回路と、第１レベルシフターモジュールと、第２レベルシフターモジュールと、マルチプレクサとを備える。第１レベルシフターモジュールは、ゲー卜制御線制御論理回路により制御され、各タイムスロットにおいて、駆動線Ｄ １〜Ｄ Ｋをスキャンし、順に駆動線を駆動する。ここで、［Ｌ＊Ｋ＝Ｎ］である。第２レベルシフターモジュールは、ゲート制御線制御論理回路により制御され、各タイムフレームにおいて、Ｌ個のグループをスキャンし、順にＬ個のグループを選択する。マルチプレクサは、駆動線Ｄ ｌ〜Ｄ Ｋを選択されたグループのゲート制御線に接続し、選択されないグループのゲート制御線を所定の電源線に接続する。
本発明の他の目的は、複数のゲート制御線Ｇ １〜Ｇ Ｎをスキャンし、駆動する駆動方法を提供することである。ゲート制御線はＬ個のグループに等分され、タイムフレームにおいて順にスキャンされる。本発明の方法は、以下のステップ（１）、（２）を有している。（１）タイムスロットにおいて、Ｋ個の駆動線Ｄ １〜Ｄ Ｋをスキャンして順に駆動線を駆動する。ここで、［Ｌ＊Ｋ＝Ｎ］である。（２）タイムフレームにおいて、Ｌ個のグループをスキャンして順にＬ個のグループを選択し、各選択されたグループのゲート制御線を駆動線Ｄ １〜Ｄ Ｋに接続する。
本発明のマルチプレクサは、ＴＦＴトランジスタにより構成されている。これにより、マルチプレクサは、余分なＩＣを製作することなく、パネルと同時に生産することができる。
本発明の長所は、レベルシフターの数を減少させ、ＬＣＤの製造コストを減少させることができることである。
本発明の他の長所は、マルチプレクサは、余分なコストなしに、ディスプレイパネルと同時に製造することができることである。
本発明の目的、構成、効果は、実施の形態や図面を参照しながら以下の詳細な説明を読むことによってより詳しく理解できる。
【０００５】
【発明の実施の形態】
図３は、本発明のＴＦＴＬＣＤパネルと駆動回路を示す図である。ディスプレイパネル３０は、表示領域１２と、アクティブ素子１４と、垂直信号線１６と、ゲート制御線Ｇ １〜Ｇ Ｎと、マルチプレクサ３２を備えている。ゲー卜制御線Ｇ ｌ〜Ｇ Ｎを駆動する駆動回路３１は、ゲート制御線制御論理回路３４と、第１レベルシフターモジュール３６と、第２レベルシフターモジュール３８と、ディスプレイパネル３０上のマルチプレクサ３２とを備えている。第１レベルシフターモジュール３６は、Ｋ個のレベルシフターＬＳＤ ｌ〜ＬＳＤ Ｋを有し、ゲート制御線制御論理回路３４から発生されるスキャン信号ＳＲ ｌ〜ＳＲ Ｋを引き上げて、Ｋ個の駆動線Ｄ １〜Ｄ Ｋをスキャン及び駆動する。
第２レベルシフターモジュール３８は、［２＊Ｌ］個のレベルシフターＬＳ
Ｃ １、ＬＳＣ ｌ’〜ＬＳＣ Ｌ、ＬＳＣ Ｌ’からなり、ゲート制御線制御論理回路３４で発生された制御信号を引き上げる。選択線Ｃ １〜Ｃ Ｌと反転選択線Ｃ ｌ’〜Ｃ Ｌ’を介して、第２レベルシフターモジュール３８は、マルチプレクサ３２を制御する。Ｎ、Ｋ及びＬ間の関係は、式（１）で表される。
Ｎ＝Ｌ＊Ｋ                    式（１）
【０００６】
図４は、図３のマルチプレクサの回路を示す図である。ゲート制御線Ｇ １〜Ｇ Ｎは、Ｋ個のゲート制御線を有するＬ個のグループＧＲ ｌ〜ＧＲ Ｌに分割される。各ゲート制御線Ｇ ｎは、対応する伝送ＴＦＴＴＴ ｎ及び接地ＴＦＴＴＧ ｎを有している。伝送ＴＦＴＴＴ ｎのドレイン、ソース及びゲートは、それぞれ、駆動線Ｄ ｋ、ゲート制御線Ｇ ｎ及び第２レベルシフターモジュール３８からの選択線Ｃ ｌに結合されている。一方、接地ＴＦＴＴＧ ｎのドレイン、ソース及びゲートは、それぞれ、ゲート制御線Ｇ ｎ、所定の電源線ＶＥＥ及び第２レベルシフターモジュール３８からの反転選択線Ｃ ｌ’に結合されている。ｎ、ｌ及びｋ間の関係は、式（２）で表される。
ｎ＝（ｌ−１）＊Ｋ＋ｋ          式（２）
つまり、Ｃ １、Ｃ １’〜Ｃ Ｌ、Ｃ Ｌ’の各ペアは、それぞれ対応するグループＧＲ ｌ〜ＧＲ Ｌを有している。ＧＲ ｌが選択されると、Ｃ ｌは、相対的に高電圧であるのに対し、Ｃ ｌ’は相対的に低電圧であり、全てのゲート制御線Ｇ （Ｋ＊１−Ｋ十１）〜Ｇ （Ｋ＊１）は、Ｄ １〜Ｄ Ｋに接続される。そして、選択されないグループ内の全てのゲート制御線は、電源線ＶＥＥに接続される。図４に示すマルチプレクサ３２内の全ての素子はＮＭＯＳであり、ＮＭＯＳがＴＦＴであることに注意すべきである。これにより、単にマスクパターンを修正するのみで、マルチプレクサ３２は、余分なコストなしにディスプレイパネル３０と共に製造することができる。マルチプレクサ３２は、高電圧ＩＣにより形成することができるが、コストは相対的に増加する。
【０００７】
図５は、本発明のタイミング図である。画像フレームをスキャンする時間をタイムフレームＴＦとした場合、タイムフレームは、Ｌ個のタイムスロットＴＳｌ〜ＴＳＬに分割される。駆動線Ｄ ｌ〜Ｄ Ｋは、タイムスロットにおいて順にスキャンあるいは駆動され、選択線Ｃ ｌ〜Ｃ Ｌは、タイムフレームにおいて順に駆動される。すなわち、タイムスロットＴＳｌでは、対応するＣ ｌを有するグループＧＲ ｌのみが選択される。グループＧＲ ｌ内の全てのゲート制御線は、Ｄ ｌ〜Ｄ Ｋに接続される。そして、選択されないグループ内の全ての［（Ｌ−１）＊Ｋ］個のゲート制御線は、電源線ＶＥＥに接続される。以上のように、タイムスロットＴＳ ｌでは、Ｃ １とＣ １’によって制御された、ＧＲ １内のゲート制御線Ｇ １〜Ｇ Ｋ上の電気信号は、Ｄ １〜Ｄ Ｋ上の電気信号を受信及び追随する。これにより、ゲート制御線Ｇ １〜Ｇ Ｋは、順に駆動される。ＧＲ ｌ内のゲート制御線が第１のタイムスロットＴＳｌにおいてスキヤンされた後、ＧＲ ２内のゲート制御線Ｇ Ｋ十１、Ｇ Ｋ十２〜Ｇ ２Ｋが第２のタイムスロットＴＳ２においてスキャンされる。Ｋ個のタイムスロット（タイムフレーム）が経過すると、全てのゲート制御線（Ｇ ｌ〜Ｇ Ｎ）がスキヤン及び駆動され、次の画像フレームが、次のタイムスロットで、グループＧＲ ｌ〜ＧＲ Ｌからのスキャン及び駆動工程を繰り返すことによって表示される。
【０００８】
図６は、本発明の駆動方法を示す図である。まず、Ｋ個の駆動線Ｄ １〜Ｄ Ｋが、タイムスロットにおいてスキヤン及び駆動される（ステップ５０）。次に、グループは、タイムフレームにおいて選択される（ステップ５２）。各タイムスロットにおいてグループが選択され、選択されたグループのゲート制御線は、駆動線Ｄ １〜Ｄ Ｋに接続される。選択されてないグループの全てのゲート制御線は、電源線ＶＥＥに接続される。
上述したように、本発明のＮ個のゲート制御線を駆動するのに用いられるレベルシフターの数Ｓは、式（３）で表される。
Ｓ＝２＊Ｌ＋Ｋ                    式（３）
例えば、Ｎ＝６００（６００のゲート制御線）、Ｌ＝６（６グループ）、Ｋ＝１００（＝６００／６）とする。僅か１２２（＝２＊６十１００）個のレベルシフターによって、６００のゲート制御線を駆動することができる。公知の駆動回路と比較して、本発明は、レベルシフターの数を大幅に減少させることができる。
式（１）、（３）及び数学計算から、理論上、［Ｌ＝（Ｎ／２）1/2］の時、Ｓは最小値［２＊（２Ｎ）1/2］となる。従つて、Ｌの値を［（Ｎ／２）1/2］に最も近い整数に選択するのが好ましい。
【０００９】
本発明の駆動回路は、個定数のゲート制御線で駆動する時に、レベルシフターの利用率を大幅に増大させる。本発明では、公知の駆動回路と対照的に、少ない数のレベルシフターを使用する。これにより、生産コストを大幅に減少させることができる。特に、レベルシフターの数は、高分解能が必要とされる時に、ゲート制御線の数に伴って増加しない。
以上では、本発明の好ましい実施の形態について説明したが、本発明は、前述した実施の形態に限定されるものではない。また、当業者であれば、本発明の要旨を変更しない範囲で種々の変更や、同様の配置を行うことができる。従って、本発明の特許請求の範囲に記載された発明の範囲は、そのような変更や同様の配置の全てを含む最も広い範囲に対応する。
【図面の簡単な説明】
【図１】公知のＴＦＴＬＣＤとゲート制御線制御駆動回路を示す図である。
【図２】図１のゲート制御線のタイミングチャートを示す図である。
【図３】本発明のＴＦＴＬＣＤパネルと駆動回路を示す図である。
【図４】図３のマルチプレクサの回路を示す図である。
【図５】本発明のタイミング図である。
【図６】本発明の駆動方法を示す図である。
【符号の説明】
１０、３０  ディスプレイ
１２  表示領域
１４  アクティブ素子
１６  垂直信号線
１８  水平信号線
２０、３１  駆動回路
２２、３４  ゲート制御線制御論理回路
３２  マルチプレクサ
３６  第１レベルシフターモジュール
３８  第２レベルシフターモジュール
２４０１〜２４０Ｎ  レベルシフター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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