(57)【特許請求の範囲】
【請求項１】
複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、前記電源配線層と前記接地配線層との間の前記絶縁層内にチップキャパシタを内蔵し、該チップキャパシタの一方の端子電極が前記電源配線層に、他方の端子電極が前記接地配線層に接続されていることを特徴とする多層配線基板。
【請求項２】
前記チップキャパシタは、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、上下の端面に端面全体を覆う外部接続端子が設けてあり、該外部接続端子の一方が前記第１の電極層と、他方が前記第２の電極層とそれぞれ貫通導体を介して接続されていることを特徴とする請求項１記載の多層配線基板。
【請求項３】
前記チップキャパシタは、前記内蔵キャパシタの周辺に複数個配置されていることを特徴とする請求項１記載の多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子を収納するための半導体素子収納用パッケージや半導体素子や電子部品が搭載される電子回路基板等に使用される多層配線基板に関し、特に高速で動作する半導体素子を収納または搭載するのに好適な配線構造を有する多層配線基板に関するものである。
【０００２】
【従来の技術】
従来、マイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）等に代表される半導体素子をはじめとする電子部品が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナセラミックス等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体層とを交互に積層して多層配線基板を形成していた。
【０００３】
一方、情報処理能力の向上の要求が高まる中で、半導体素子の動作速度の高速化が進み、内部配線用の配線導体のうち信号配線には、特性インピーダンスの整合や信号配線間のクロストークノイズの低減等の電気特性の向上が求められてきた。そこで、このような要求に対応するために信号配線の配線構造はストリップ線路構造とされ、信号配線の上下に絶縁層を介して広面積の電源配線層もしくは接地（グランド）配線層を形成していた。
【０００４】
しかしながら、このような多層配線基板では、絶縁層の比誘電率が10程度のアルミナセラミックス等から成るために、信号配線間の電磁気的な結合が大きくなることからクロストークノイズが増大し、その結果、半導体素子の動作速度の高速化に対応できないという問題点が発生する。
【０００５】
そこで、比誘電率が10程度のアルミナセラミックスに代えて比誘電率が３〜５と比較的小さいガラスエポキシ樹脂基材、ポリイミドまたはエポキシ樹脂等の有機系材料を絶縁層とする多層配線基板が用いられるようになってきた。
【０００６】
このような多層配線基板は、有機系材料から成る絶縁層上にメッキ法・蒸着法またはスパッタリング法等による薄膜形成技術を用いて銅（Ｃｕ）から成る内部配線用導体膜を形成し、フォトリソグラフィ法やエッチング法により微細なパターンの配線導体を有する配線導体層を形成して、この絶縁層と配線導体層とを交互に積層することによって、半導体素子の高速動作が可能な多層配線基板を作製することが行なわれている。
【０００７】
また、一方では半導体素子への電源供給に関する問題点として、同時スイッチングノイズの問題点が発生してきた。これは、半導体素子のスイッチングに必要な電源電圧が、多層配線基板の外部から電源配線および接地配線を通って供給されるため、電源配線もしくは接地配線のインダクタンス成分により、半導体素子のスイッチング動作が複数の信号配線で同時に起きた場合に電源配線および接地配線にノイズが発生するものである。
【０００８】
このような問題点を解決するため、多層配線基板内に広面積の電源配線層と接地配線層とが絶縁層を介して対向形成されて成るキャパシタを内蔵する方法や、近年ではチップキャパシタそのものを多層配線基板内に内蔵し電源配線・接地配線と貫通導体を介して接続する方法が行なわれている。
【０００９】
【発明が解決しようとする課題】
しかしながら、近年、通信速度の高速化に伴い通信機器等の電子機器類は周波数が１ＧＨｚ以上の高周波領域で使用されるようになってきており、従来の多層配線基板では、このような高周波領域では多層配線基板の貫通導体のインダクタンス成分が大きくなり、△Ｖ＝ＬｄＩ／ｄｔ（△Ｖは同時スイッチングノイズ、Ｌはインダクタンス、Ｉは電流値、ｔは時間）で定義されるインダクタンス成分により発生する同時スイッチングノイズ△ＫＶ、さらに電源ノイズが原因となるＥＭＩノイズが無視できないほど大きくなってしまい、通信機器等の電子機器類に誤動作を発生させてしまうという問題点を有していた。
【００１０】
本発明はかかる従来技術の問題点に鑑み案出されたものであり、その目的は、１ＧＨｚ以上の高周波動作においても同時スイッチングノイズ・ＥＭＩノイズの発生が少なく、通信機器等の電子機器類に誤動作を発生させてしまうことのない多層配線基板を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、前記電源配線層と前記接地配線層との間の前記絶縁層内にチップキャパシタを内蔵し、このチップキャパシタの一方の端子電極が前記電源配線層に、他方の端子電極が前記接地配線層に接続されていることを特徴とするものである。
【００１２】
また、本発明の多層配線基板は、上記構成において、前記チップキャパシタは、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、上下の端面に端面全体を覆う外部接続端子が設けてあり、この外部接続端子の一方が前記第１の電極層と、他方が前記第２の電極層とそれぞれ貫通導体を介して接続されていることを特徴とするものである。
【００１３】
また、本発明の多層配線基板は、上記構成において、前記チップキャパシタは、前記内蔵キャパシタの周辺に複数個配置されていることを特徴とするものである。
【００１４】
本発明の多層配線基板によれば、複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、内蔵キャパシタを構成する電源配線層と接地配線層との間の絶縁層内にチップキャパシタを内蔵し、チップキャパシタの一方の端子電極が電源配線層に、他方の端子電極が接地配線層に接続されていることから、従来の多層配線基板でチップキャパシタと内蔵キャパシタを構成する電源配線層および接地配線層とを接続するために用いられていた貫通導体が不要となり、そのインダクタンス成分が削減されるため、１ＧＨｚ以上の高周波動作においても同時スイッチングノイズ・ＥＭＩノイズの発生が少なく、通信機器等の電子機器類に誤動作を発生させてしまうことのない多層配線基板とすることが可能である。
【００１５】
また、チップキャパシタを内蔵キャパシタの周辺に複数個配置することによって、半導体素子が動作した際に内蔵キャパシタの端部で発生する特性インピーダンスの不整合による電磁波の反射を抑制することができ、これによって、ＥＭＩノイズの発生を少なくすることが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に基づき詳細に説明する。
【００１７】
図１は本発明の多層配線基板の実施の形態の一例を示す断面図である。図１において、１は多層配線基板、２は絶縁基板であり、絶縁基板２は複数の絶縁層２ａ〜２ｅが積層されて形成されている。この例の多層配線基板１においては、絶縁層２ａ〜２ｅは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層２ｂ上には信号配線群３が形成され、絶縁層２ｃ上には信号配線群３に対向させて広面積の電源配線層もしくは接地配線層４が形成されており、信号配線群３はマイクロストリップ線路構造を有している。
【００１８】
このように信号配線群３に対向して広面積の電源配線層もしくは接地配線層４を形成すると、信号配線群３に含まれる信号配線間の電磁気的な結合が小さくなるため、信号配線間に生じるクロストークノイズを低減することが可能となる。また、信号配線の配線幅および信号配線群３と電源配線層もしくは接地配線層４との間に介在する絶縁層２ｂの厚みを適宜設定することで、信号配線群３の特性インピーダンスを任意の値に設定することができるため、良好な伝送特性を有する信号配線群３を形成することが可能となる。信号配線群３の特性インピーダンスは、一般的には50Ωに設定される場合が多い。
【００１９】
なお、信号配線群３に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
【００２０】
この例では、多層配線基板１の上面にはマイクロプロセッサやＡＳＩＣ等の半導体素子９が搭載され、錫−鉛合金（Ｓｎ−Ｐｂ）等の半田や金（Ａｕ）等から成る導体バンプ10および半導体素子９を接続するための半導体素子接続用電極８を介して多層配線基板１と電気的に接続されている。また、多層配線基板１の半導体素子９を搭載する上面と反対側の下面には半導体素子９に電源供給を行なうための外部電極７を有している。
【００２１】
また、５は４と同じく広面積の電源配線層もしくは接地配線層であり、この例では、これら電源配線層もしくは接地配線層４・５により、多層配線基板１内に内蔵キャパシタが形成されている。なお、４が電源配線層の場合、５は接地配線層であり、４が接地配線層の場合、５は電源配線層である。このとき、チップキャパシタ６の外部接続端子の一方は電源配線層４もしくは５に貫通導体を介することなく直接接続され、他方は接地配線層４もしくは５に貫通導体を介することなく直接接続されている。
【００２２】
これを図２を用いて詳細に説明する。図２は本発明の多層配線基板の実施の形態の一例を示す要部断面図であり、図１における４が電源配線層であり、５が接地配線層の場合のものである。図２において、電源配線層63は図１に示す電源配線層もしくは接地配線層４に相当するものである。また、接地配線層70は図１に示す電源配線層もしくは接地配線層５に相当するものである。図２において、電源配線は外部電極61から貫通導体であるビアホール62を通じて電源配線層63に接続されるとともに、ビアホール64を通じて半導体素子接続用電極65に接続されている。また、接地配線は外部電極66からビアホール67を通じて接地配線層68に接続され、ビアホール69を通じて半導体素子接続用電極70に接続されている。これらにより、電源配線層63と接地配線層68との間に内蔵キャパシタが形成されている。また、電源配線63と接地配線68とにそれぞれ外部接続端子がビアホール等の貫通導体を介することなく直接接続されているチップキャパシタ71は、図１に示すチップキャパシタ６に相当するものである。
【００２３】
ここで、チップキャパシタ６の構造を図３を用いて詳細に示す。図３は本発明の多層配線基板に用いるチップキャパシタの一例を示す断面図であり、このチップキャパシタは、第１の電極層78・79と第２の電極層74・75とが誘電体層32（32ｂ〜32ｄ）を挟んで交互に積層されて成り、チップキャパシタの上下の端面に端面全体を覆う外部接続端子72・76が設けてあり、外部接続端子72・76の一方76と第１の電極層78・79とが貫通導体77によって接続され、他方72は第２の電極層74・75と貫通導体73によって接続される。
【００２４】
次に、図４を用いて本発明の多層配線基板の実施の形態の他の例を示す。図４は図１の多層配線基板の電源配線層もしくは接地配線層を上面から見た平面図である。この例では、絶縁層42上に内蔵キャパシタを構成する電源配線層もしくは接地配線層44が積層されており、この電源配線層もしくは接地配線層44の周辺に複数のチップキャパシタ46が配置されている。これら複数のチップキャパシタ46は、図１の電源配線層４もしくは５および接地配線層４もしくは５によって形成される内蔵キャパシタにビアホール等を介することなく直接接続されている。このように内蔵キャパシタの周辺に複数個のチップキャパシタ46を配置することにより、半導体素子が動作した際に内蔵キャパシタを構成する電源配線層もしくは接地配線層44の端部で発生する特性インピーダンスの不整合による電磁波の反射を抑制することができ、ＥＭＩノイズの発生を少なくすることが可能となる。
【００２５】
本発明の多層配線基板においては、同様の配線構造をさらに多層に積層して多層配線基板を構成してもよい。
【００２６】
また、信号配線の構造は、信号配線に対向して形成された電源配線層もしくは接地配線層を有するマイクロストリップ構造の他、信号配線の上下に電源配線層もしくは接地配線層を有するストリップ構造、信号配線に隣接して電源配線層もしくは接地配線層を形成したコプレーナ構造であってもよく、多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００２７】
また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサまたは電解コンデンサ等といったものを取着して多層配線基板を構成してもよい。
【００２８】
また、各絶縁層の平面視における形状は、正方形状や長方形状の他に、菱形状・六角形状または八角形状等の形状であってもよい。
【００２９】
そして、このような本発明の多層配線基板は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。
【００３０】
本発明の多層配線基板において、各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体・窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体またはガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料等の電気絶縁材料を使用して形成される。
【００３１】
これらの絶縁層は以下のようにして作製される。例えば酸化アルミニウム質焼結体から成る場合であれば、まず、酸化アルミニウム・酸化珪素・酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得る。そして、各信号配線群および各配線導体層と成る金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中にて約1600℃の温度で焼成することによって製作される。
【００３２】
また、例えばエポキシ樹脂から成る場合であれば、一般に酸化アルミニウム質焼結体から成るセラミックスやガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて形成されるガラスエポキシ樹脂等から成る絶縁層の上面に、有機樹脂前駆体をスピンコート法もしくはカーテンコート法等により被着させ、これを熱硬化処理することによって形成されるエポキシ樹脂等の有機樹脂から成る絶縁層と、銅を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって形成される薄膜配線導体層とを交互に積層し、約170℃程度の温度で加熱硬化することによって製作される。
【００３３】
これらの絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように適宣設定される。
【００３４】
また、異なる比誘電率を有する絶縁層を得るための方法としては、例えば酸化アルミニウム・窒化アルミニウム・炭化珪素・窒化珪素・ムライトまたはガラスセラミックス等の無機絶縁材料や、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料にチタン酸バリウム・チタン酸ストロンチウム・チタン酸カルシウムまたはチタン酸マグネシウム等の高誘電体材料の粉末を添加混合し、しかるべき温度で加熱硬化することによって、所望の比誘電率のものを得るようにすればよい。
【００３５】
このとき、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の粒径は、無機絶縁材料あるいは有機絶縁材料に高誘電体材料を添加混合したことによって起こる絶縁層内の比誘電率のバラツキの発生の低下や、絶縁層の粘度変化による加工性の低下を低減するため、0.5〜50μｍの範囲とすることが望ましい。
【００３６】
また、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の含有量は、絶縁層の比誘電率を大きな値とするためと、無機絶縁材料や有機絶縁材料と高誘電体材料の接着強度の低下を防止するために、５〜75重量％とすることが望ましい。
【００３７】
また、各信号配線群や電源配線層もしくは接地配線層は、例えばタングステン（Ｗ）・モリブデン（Ｍｏ）・モリブデンマンガン（Ｍｏ−Ｍｎ）・銅（Ｃｕ）・銀（Ａｇ）または銀パラジウム（Ａｇ−Ｐｄ）等の金属粉末メタライズ、あるいは銅（Ｃｕ）・銀（Ａｇ）・ニッケル（Ｎｉ）・クロム（Ｃｒ）・チタン（Ｔｉ）・金（Ａｕ）またはニオブ（Ｎｂ）やそれらの合金等の金属材料の薄膜等により形成すればよい。
【００３８】
具体的には、各信号配線群や電源配線層もしくは接地配線層をＷの金属粉末メタライズで形成する場合は、Ｗ粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを絶縁層と成るセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって形成することができる。
【００３９】
また、金属材料の薄膜で形成する場合は、例えばスパッタリング法・真空蒸着法またはメッキ法により金属膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成することができる。
【００４０】
このような多層配線基板は、各信号配線群が配設されている絶縁層の比誘電率に応じて、各信号配線群の配線幅を適宣設定することで、各信号配線群の信号配線の特性インピーダンス値を同一値とすることができる。
【００４１】
また、本発明の多層配線基板において用いられるチップキャパシタは、各電極層および誘電体層を導電性ペーストや誘電体ペーストを所定パターンに印刷塗布し焼き付ける印刷多層により形成した厚膜タイプのキャパシタであってよい。さらに、誘電体層にグリーンシートを用い、第一の電極層および第二の電極層をグリーンシート上に導電性ペーストの塗布により導体膜として各々形成し、各グリーンシートを積層し、これを一体的に焼成したグリーンシート積層法による厚膜タイプのキャパシタであってもよい。
【００４２】
電極層および端子電極材料は、白金（Ｐｔ）・金（Ａｕ）・銀（Ａｇ）・パラジウム（Ｐｄ）等の低抵抗金属材料が好適に使用可能であり、誘電体層との反応性が小さい材料であれば特に限定されず、真空蒸着・スパッタ等の手法で形成可能であればよい。誘電体層は、高周波領域において高い誘電率を有するものであれば良いが、Ｐｂ・Ｍｇ・Ｎｂを含むぺロブスカイト型酸化物結晶からなる誘電体や、それ以外のＰＺＴ・ＰＬＺＴ・ＢａＴｉＯ3・ＳｒＴｉＯ3・Ｔａ2Ｏ5や、これらに他の金属酸化物を添加したり置換した化合物であってもよく、特に限定されるものではない。
【００４３】
チップキャパシタの上面および下面に形成された外部端子電極と内部電極との接続に用いられるビアホール導体等の貫通導体の材質は、例えばＡｇ−Ｐｄ・半田・金等のように、誘電体層内部に形成可能な導電物質であればよい。また、チップキャパシタの上面および下面に端面全体を覆うように形成される外部端子電極は、Ａｇ−Ｐｄ等のスクリーン印刷によって形成される。以上のように構成されたチップキャパシタの端子電極と電源配線および接地配線との接続には、半田ペーストやＡｇ−Ｐｄ等の導体粉末と有機系樹脂を混合したペースト等を用いて行なう。
【００４４】
チップキャパシタを多層配線基板内に内蔵する一例としては、例えば特開平11−220262号公報で提案されているよう構成を採用することができる。これによれば、熱硬化性樹脂の内部にチップキャパシタ等の能動素子が埋設された板状体と、さらに別の熱硬化性樹脂から成る複数の板状体を加熱積層することで容易にチップキャパシタを内蔵させることができる。
【００４５】
なお、本発明は上記の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を行なうことは何ら差し支えない。例えば、３つ以上の信号配線群を異なる絶縁層間に形成したものについて適用してもよい。また、多層配線基板内に形成する内蔵キャパシタの数を２個以上としてもよい。さらに、電源配線層もしくは接地配線層のパターンの形状を、多数の開口部を有するいわゆるメッシュパターンの形状としてもよい。
【００４６】
【発明の効果】
本発明の多層配線基板によれば、複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、内蔵キャパシタを構成する電源配線層と接地配線層との間の絶縁層内にチップキャパシタを内蔵し、チップキャパシタの一方の端子電極が電源配線層に、他方の端子電極が接地配線層に接続されていることから、従来の多層配線基板でチップキャパシタと内蔵キャパシタを構成する電源配線層および接地配線層とを接続するために用いられていたビアホール等の貫通導体が不要となり、そのインダクタンス成分を削減することができるため、１ＧＨｚ以上の高周波動作においても同時スイッチングノイズ・ＥＭＩノイズの発生が少なく、通信機器等の電子機器類に誤動作を発生させてしまうことのない多層配線基板とすることが可能となる。
【００４７】
また、本発明の多層配線基板に内蔵されるチップキャパシタは、チップキャパシタの一方の端子電極が電源配線層に、他方の端子電極が接地配線層に接続されており、チップキャパシタは、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、チップキャパシタの上下の端面に端面全体を覆う外部接続端子が設けてあり、外部接続端子の一方が第１の電極層と、他方が第２の電極層とそれぞれ貫通導体を介して接続されていることから、多層配線基板内にチップキャパシタを貫通導体で接続することなく内蔵することができ、貫通導体のインダクタンス成分による同時スイッチングノイズを低減することが可能となる。
【００４８】
さらに、本発明の多層配線基板によれば、チップキャパシタを内蔵キャパシタの周辺に複数個配置することにより、半導体素子が動作した際に内蔵キャパシタの端部で発生する特性インピーダンスの不整合による電磁波の反射を抑制することができ、内蔵キャパシタの周辺での電磁波の反射を抑制し、グランドバウンスによるＥＭＩノイズの発生を抑制することが可能となる。
【００４９】
以上の結果、本発明によれば、同時スイッチングノイズとＥＭＩノイズを共に低減することができる、高速で動作する半導体素子等の電子部品を搭載する電子回路基板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】本発明の多層配線基板の実施の形態の一例を示す断面図である。
【図２】本発明の多層配線基板の実施の形態の一例を示す要部断面図である。
【図３】本発明の多層配線基板におけるチップキャパシタの実施の形態の例を示す断面図である。
【図４】本発明の多層配線基板の実施の形態の他の例を示す平面図である。
【符号の説明】
１・・・多層配線基板
２、32、42・・・絶縁基板
２ａ〜２ｅ、32ａ〜32ｅ・・・絶縁層
４、５、44・・・電源配線層もしくは接地配線層
６、46、71・・・チップキャパシタ
７・・・外部電極
８・・・半導体素子接続用電極
９・・・半導体素子
10・・・導体バンプ
61・・・電源配線用の外部電極
63・・・電源配線層
62・・・電源配線用のビアホール
65・・・電源配線用の半導体素子接続用電極
66・・・接地配線用の外部電極
67・・・接地配線用のビアホール
68・・・接地配線層
70・・・接地配線用の半導体素子接続用電極
72、76・・・外部接続用端子
74、75・・・第１電極層
78、79・・・第２電極層
73、77・・・貫通導体
【図１】
0003798959.tif 000002
【図２】
0003798959.tif 000003
【図３】
0003798959.tif 000004
【図４】
0003798959.tif 000005