(57)【特許請求の範囲】
【請求項１】
発振回路に緩衝増幅器を接続して両者ともに０から１レベルの電圧となる同一電源により駆動される水晶発振回路において、
前記緩衝増幅器の入力段には、前記緩衝増幅器の立ち上がりを前記発振回路の立上がりよりも遅らせる、パルス発生回路と電圧降下回路とからなる起動遅延回路を備え、
前記パルス発生回路は、前記電源に接続して前記電源投入時に充電されるコンデンサと、前記コンデンサの充電時間のみ前記電源電圧を発生する第１ＦＥＴとからなり、
前記電圧降下回路は前記第１ＦＥＴに接続した第２ＦＥＴからなり、前記第２ＦＥＴは前記第１ＦＥＴからの前記電源電圧によって、前記緩衝増幅記の入力段の動作電圧を前記電源電圧の１／２となる基準値からずらし、前記緩衝増幅器の出力電圧を前記０又は１レベルとして電源投入時の増幅機能を停止させたことを特徴とする水晶発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は水晶発振器を産業上の技術分野とし、特に立上がり時の緩衝増幅器の自励発振（寄生発振）による装置の誤動作を防止した水晶発振器に関する。
【０００２】
【従来の技術】
（発明の背景）水晶発振器は、周波数及び時間の基準源として通信機器を含む各種の電子機器に広く用いられている。例えば携帯電話では、中間周波数を得る局部発振器として使用される。近年では、中間周波数を得るのみならず、同期信号としても使用される。
【０００３】
（従来技術の一例）第５図は従来例を説明する水晶発振器の回路図である。
水晶発振器は発振回路１に緩衝増幅器２を設けてなる。発振回路１は水晶振動子３をＬ成分とした図示しないコルピッツ発振回路１からなる。緩衝増幅器２は二段結合として、いずれもインバータ型とした相補接続のＭＯＳ−ＦＥＴ４（ＣＭＯＳインバータとする）（ａｂ）からなる。そして、一段目には帰還抵抗５を設け、動作電圧を設定する。また、発振回路１と緩衝増幅器２との間には結合コンデンサ６を設けて、高周波的に接続する。これらは、水晶振動子３を除いて図示しないシリコン基板に一体的に集積（ＩＣ）化してなる。なお、符号１６は外部回路との結合コンデンサである。
【０００４】
【発明が解決しようとする課題】
（従来技術の問題点）しかしながら、上記構成の水晶発振器では、発振回路１は水晶振動子３を使用しているので、電源投入後発振周波数（定常出力）に到達するまで、比較的立上がりが遅い（約1.5〜2.2msec）。したがって、電源投入時には緩衝増幅器２が先に動作し、自励発振を引き起こす問題があった。そして、この場合には、同期回路等の他の回路へ悪影響を招く虞があった。
【０００５】
なお、発振出力が基準レベル以上（通常出力の約１０％以上）になると、緩衝増幅器２の動作が安定して自励発振は生じない。
【０００６】
（発明の目的）本発明は、緩衝増幅器の立上がり時の自励発振を抑制し、起動直後から安定な発振周波数を得る水晶発振器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、発振回路に緩衝増幅器を接続して両者ともに０から１レベルの電圧となる同一電源により駆動される水晶発振回路において、前記緩衝増幅器の入力段には、前記緩衝増幅器の立ち上がりを前記発振回路の立上がりよりも遅らせる、パルス発生回路と電圧降下回路とからなる起動遅延回路を備え、前記パルス発生回路は、前記電源に接続して前記電源投入時に充電されるコンデンサと、前記コンデンサの充電時間のみ前記電源電圧を発生する第１ＦＥＴとからなり、前記電圧降下回路は前記第１ＦＥＴに接続した第２ＦＥＴからなり、前記第２ＦＥＴは前記第１ＦＥＴからの前記電源電圧によって、前記緩衝増幅記の入力段の動作電圧を前記電源電圧の１／２となる基準値からずらし、前記緩衝増幅器の出力電圧を前記０又は１レベルとして電源投入時の増幅機能を停止させた構成とする。
【０００８】
【作用】
本発明では、緩衝増幅器の立上がり時の動作を遅延させる。したがって、その間に発振出力は、緩衝増幅器が正常に動作する基準レベル以上になる。したがって、緩衝増幅器の遅延動作時には、基準レベル以上の発振出力が入力されるので、立上がり時及びそれ以降の自励発振を抑制する。以下、本発明の一実施例によって作用とともに詳述する。
【０００９】
【実施例】
第１図及び第２図は本発明の一実施例を説明する図で、第１図は水晶発振器の回路図、第２図タイムチャート図である。なお、前従来例図と同一部分には同番号を付与してその説明は簡略又は省略する。
水晶発振器は、前述同様、水晶振動子３をＬ成分としたコルピッツ発振回路１に、結合コンデンサ６によって高周波数的に接続される、二段結合のＣＭＯＳインバータ４（ａｂ）からなる緩衝増幅器２を設けて構成される。なお、これらは集積化してなる。
【００１０】
そして、この実施例では、緩衝増幅器２の入力段に起動遅延回路７を設けてなる。起動遅延回路７は、パルス発生回路８と電圧降下回路９からなる。パルス発生回路８は、直列接続した定電流源１０とアース接地のコンデンサ１１を電源Ｖccに接続する。定電流源１０とコンデンサ１１の中点には、電源Ｖccとアース間にドレイン及びソースが接続した第１ＦＥＴ１２のゲートを接続する。そして、ドレイン側には負荷抵抗１３を設ける。
【００１１】
電圧降下回路９は、緩衝増幅器２の入力段とアース間にドレイン及びソースが接続した第２ＦＥＴ１４のゲートにパルス発生回路８の出力（ドレイン）を接続する。そして、第２ＦＥＴ１４のドレイン側に高周波阻止抵抗１５を設ける。
【００１２】
このようなものでは、電源Ｖccを投入すると「第２図（ａ）」、パルス発生回路８のコンデンサ１１に先ず充電される。そして、コンデンサ１１の電位が第１ＦＥＴ１２の順方向降下電圧（スレシホールド電圧）を越えると、第１ＦＥＴ１２のゲートが開き、ドレイン電流が生ずる。したがって、コンデンサ１１の充電時間のみ、ドレインの出力に電源電圧（抑制パルスＰとする）を発生する「第２図（ｂ）」。
【００１３】
そして、電圧降下回路９の第２ＦＥＴ１４のゲートに抑制パルスＰが印加されると、第２ＦＥＴ１４が動作して、緩衝増幅器２の入力段からドレイン電流を生ずる。したがって、緩衝増幅器２の入力段（ＦＥＴのゲート）の電圧が降下し、動作電圧が基準値（通常では電源電圧の1/2）Ｖsから下方のＶs’へずれる。（第３図）すなわち、動作点がリニア領域（傾斜した増幅領域）から、非増幅領域（平坦部分、１レベル、HIGHレベル）へずれる。なお、第３図はＣＭＯＳインバータの入力（Ｖi）−出力（Ｖo）特性図である。
【００１４】
このことから、電源投入後の抑制パルスＰ（約１ｍsec）を印加中は、緩衝増幅器２は動作しない（増幅機能を有しない）。したがって、電源投入後の雑音等に起因した自励発振は生ずることがない。一方、発振回路１は電源投入とともに動作して、緩衝増幅器２への抑制パルスＰの印加中に、発振出力が基準レベル以上になる「第２図（ｃ）」。基準レベルは、緩衝増幅器２が正常に動作する通常時の例えば１０％以上とする。
【００１５】
また、抑制パルスＰが消滅した後は、緩衝増幅器２には正常な動作電圧を印加される。そして、緩衝増幅器２には、基準レベル以上に達した発振出力（周波数）が入力され、これを増幅する「第２図（ｄ）」。なお、安定領域に達した発振出力の入力により、緩衝増幅器２は自励発振は生じない。また、高周波阻止抵抗１５により、発振回路１と電圧降下回路９とを高周波的に遮断するので、発振出力のレベル低下を防止する。
【００１６】
このようなことから、電源投入時には、起動遅延回路７（抑制パルスＰ）によって緩衝増幅器２からの高周波的な出力はなく、抑制パルスＰの消滅とともに安定な発振増幅出力を得ることができる。したがって、抑制パルスＰの印加中は、緩衝増幅器２の自励発振による出力はないので、これによる同期回路等の他の回路に与える影響を防止する。そして、起動を遅延させて、遅延当初から安定な発振出力を得ることができる。
【００１７】
【他の事項】
上記実施例では、抑制パルスＰによって緩衝増幅器２（４ａ）の動作電圧を基準値Ｖsから下方のＶs’に移行して１レベル（HIGHレベル）に設定したが、これとは逆に動作電圧を上方のへＶs''に移行して０レベル（LOWレベル）に設定しても同様である。
【００１８】
この場合、例えば第４図に示したように、駆動遅延回路７は前述のパルス発生器８と電圧上昇回路１９とから構成される。電圧上昇回路１９は、第３ＦＥＴ１７及び第４ＦＥＴ１８からなり、パルス発生器８からの抑止パルスＰによってスイッチング動作し、緩衝増幅器２の動作電圧を基準値Ｖsより高いＶs''（０レベル）に設定する。なお、符号２０は負荷抵抗である。
【００１９】
また、駆動遅延回路７はパルス発生回路８と電圧降下回路９又は電圧上昇回路１９から形成したが、これに限らず、要するに緩衝増幅器２の動作電圧が起動時に基準値からずれて出力が１又は０の状態になっていればよい。
【００２０】
また、緩衝増幅器２はＣＭＯＳインバータに限らず、ＭＯＳＦＥＴやパイポーラトランジスタ等の増幅器であってもよい。
【００２１】
【発明の効果】
本発明は、発振回路に緩衝増幅器を接続して両者ともに０から１レベルの電圧となる同一電源により駆動される水晶発振回路において、前記緩衝増幅器の入力段には、前記緩衝増幅器の立ち上がりを前記発振回路の立上がりよりも遅らせる、パルス発生回路と電圧降下回路とからなる起動遅延回路を備え、前記パルス発生回路は、前記電源に接続して前記電源投入時に充電されるコンデンサと、前記コンデンサの充電時間のみ前記電源電圧を発生する第１ＦＥＴとからなり、前記電圧降下回路は前記第１ＦＥＴに接続した第２ＦＥＴからなり、前記第２ＦＥＴは前記第１ＦＥＴからの前記電源電圧によって、前記緩衝増幅記の入力段の動作電圧を前記電源電圧の１／２となる基準値からずらし、前記緩衝増幅器の出力電圧を前記０又は１レベルとして電源投入時の増幅機能を停止させたので、起動直後から安定な発振周波数を得る水晶発振器を提供できる。
【図面の簡単な説明】
【図１】  本発明の一実施例を説明する水晶発振器の回路図である。
【図２】  本発明の一実施例の作用効果を説明するタイムチャート図である。
【図３】  本発明の一実施例の作用効果を説明するＣＭＯＳインバータの入力−出力特性図である。
【図４】  本発明の他の実施例を説明する水晶発振器の回路図である。
【図５】  従来例を説明する水晶発振器の回路図である。
【符号の説明】
１  発振回路、２  緩衝増幅器、３  水晶振動子、４  ＣＭＯＳインバータ、５  帰還抵抗、６、１６  結合コンデンサ、７  遅延駆動回路、８  パルス発生器、９  電圧降下回路、１０  定電流源、１１  コンデンサ、１２、１４、１７、１８  ＦＥＴ、１３、２０  負荷抵抗、１５  高周波阻止抵抗、１９  電圧上昇回路．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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