(57)【特許請求の範囲】
【請求項１】
外部から入力されるデジタル信号を反転関係にある２つのアナログ信号に変換して外部に出力するＤ／Ａ変換器において、
入力されるデジタル信号をアナログ信号に変換して出力するＤ／Ａ変換部と、該Ｄ／Ａ変換部が出力するアナログ信号を増幅して出力する第１の増幅部と、前記第１の増幅部が出力する信号と同位相の信号を反転増幅して出力するとともに、出力する信号の基準を基準指示信号が示す値に設定する第２の増幅部と、外部から入力されるデジタル信号をそのまま前記Ｄ／Ａ変換部に入力した場合に前記第１の増幅部から出力される信号のオフセットを検出して記憶する第１のオフセット検出記憶手段と、
外部から入力されるデジタル信号に前記第１のオフセット検出記憶手段に記憶されている値を加算して得られるデジタル信号を前記Ｄ／Ａ変換部に入力した場合に前記第２の増幅部から出力される信号のオフセットを検出して記憶する第２のオフセット検出記憶手段と、
前記第１のオフセット検出記憶手段に記憶されている値を当該Ｄ／Ａ変換器に入力されるデジタル信号に加算して出力する加算手段と、
前記第２のオフセット検出記憶手段に記憶されている値に基づいて前記基準指示信号が示す値を設定する基準指示信号設定手段と、
を有すること、
前記加算手段から出力される信号を前記Ｄ／Ａ変換部に入力すること、及び、前記第１の増幅部から出力される信号と前記第２の増幅部から出力される信号とを、前記反転関係にある２つの信号として外部に出力することを特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されるデジタル信号を反転した関係にある２つのアナログ信号に変換して出力するＤ／Ａ変換器（以下、「２相出力を有するＤ／Ａ変換器」と言う）に関するものである。
【０００２】
【従来の技術】
２相出力を有する従来のＤ／Ａ変換器のブロック図を図６に示す。同図において、１はＤ／Ａ変換部、２は第１増幅部、３は第２増幅部である。Ｄ／Ａ変換部１は入力端子ＩＮから入力されるデジタル信号をアナログ信号に変換して出力する。
【０００３】
第１増幅部２は反転入力端子（−）と出力端子とが接続された演算増幅回路２０１からなり、演算増幅回路２０１の非反転入力端子（＋）にＤ／Ａ変換部１から出力されるアナログ信号が入力される。そして、第１増幅部２から出力される信号（演算増幅回路２０１の出力端子から出力される信号）が第２増幅部３に入力されるとともに、出力端子ＯＵＴPから外部に出力される。
【０００４】
第２増幅部３は演算増幅回路３０１、演算増幅回路３０１の反転入力端子（−）に一端が接続された抵抗３０２、及び、演算増幅回路３０１の反転入力端子（−）と出力側との間に接続された抵抗３０３からなり、演算増幅回路３０１の非反転入力端子（＋）は基準電位ＶREFの電位点に接続されており、一方、反転入力端子（−）は抵抗３０２を介して第１増幅部２の出力側（演算増幅回路２０１の出力端子）に接続されている。そして、第２増幅部３から出力される信号（演算増幅回路３０１の出力端子から出力される信号）は出力端子ＯＵＴNから外部に出力される。尚、抵抗３０２と抵抗３０３との抵抗値は等しくなっている。
【０００５】
以上の構成により、Ｄ／Ａ変換部１から出力されるアナログ信号をＸで表すと、出力端子ＯＵＴPから出力される信号（以下、「正相信号」と言う）Ｐ、出力端子ＯＵＴNから出力される信号（以下、「逆相信号」と言う）Ｎは、
Ｐ ＝ Ｘ
Ｎ ＝ ２ＶREF−Ｘ
０００とそれぞれ表される（但し、第１増幅部２及び第３増幅部３にオフセットが存在しないものとしている）。したがって、入力端子ＩＮに入力されるデジタル信号は、それぞれ基準電圧を０、２ＶREFとした、反転した関係にある正相信号Ｐ、逆相信号Ｎに変換されて出力端子ＯＵＴP、ＯＵＴNから出力される。
【０００６】
【発明が解決しようとする課題】
ここで、Ｄ／Ａ変換器から出力されるアナログ信号のオフセットに応じた値を、Ｄ／Ａ変換器に入力されるデジタル信号に加算することによって、上記アナログ信号のオフセットを解消するという手法が知られている。しかしながら、上記手法では、以下に述べるように、２相出力を有するＤ／Ａ変換器から出力される正相信号Ｐ、逆相信号Ｎの各オフセットを共に解消することができない。
【０００７】
というのは、第１増幅部２にオフセットαが、第２増幅部３にオフセットβがそれぞれ存在すると、正相信号Ｐ、逆相信号Ｎは、それぞれ、
0003761352.tif 000002
となるので、Ｄ／Ａ変換部１から出力されるアナログ信号Ｘの電圧値のシフト量に関して、正相信号Ｐのオフセットを解消するために必要となるシフト量が−αで、一方、逆相信号Ｎのオフセットを解消するためのシフト量が−α＋βであり、第２増幅部３でのオフセットβが０でない限り、互いのシフト量が異なるためである。
【０００８】
そして、上記内容から、２相出力を有するＤ／Ａ変換器では、出力される２つの信号のオフセットを上記手法にて共に解消するためには、第２増幅部３でのオフセットが０でなければならないという制約が構成要素に対してかかるので、出力される２つの信号のオフセットに関して、絶対的な精度が悪く、精度的な歩留まりが悪いという問題があった。
【０００９】
そこで、本発明は、２相出力を有するＤ／Ａ変換器であって、構成要素にかかる制約を増やすことなく、正相信号、逆相信号の各オフセットを共に解消することができるＤ／Ａ変換器を提供することを目的とする。
【００１０】
また、本発明は、２相出力を有するＤ／Ａ変換器であって、正相信号、逆相信号の各オフセットに関して、絶対精度的な歩留まりを向上させることができるＤ／Ａ変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、外部から入力されるデジタル信号を反転関係にある２つのアナログ信号に変換して外部に出力するＤ／Ａ変換器において、
入力されるデジタル信号をアナログ信号に変換して出力するＤ／Ａ変換部と、該Ｄ／Ａ変換部が出力するアナログ信号を増幅して出力する第１の増幅部と、前記第１の増幅部が出力する信号と同位相の信号を反転増幅して出力するとともに、出力する信号の基準を基準指示信号が示す値に設定する第２の増幅部と、外部から入力されるデジタル信号をそのまま前記Ｄ／Ａ変換部に入力した場合に前記第１の増幅部から出力される信号のオフセットを検出して記憶する第１のオフセット検出記憶手段と、
外部から入力されるデジタル信号に前記第１のオフセット検出記憶手段に記憶されている値を加算して得られるデジタル信号を前記Ｄ／Ａ変換部に入力した場合に前記第２の増幅部から出力される信号のオフセットを検出して記憶する第２のオフセット検出記憶手段と、
前記第１のオフセット検出記憶手段に記憶されている値を当該Ｄ／Ａ変換器に入力されるデジタル信号に加算して出力する加算手段と、
前記第２のオフセット検出記憶手段に記憶されている値に基づいて前記基準指示信号が示す値を設定する基準指示信号設定手段と、
を設け、
前記加算手段から出力される信号を前記Ｄ／Ａ変換部に入力し、
前記第１の増幅部から出力される信号と前記第２の増幅部から出力される信号とを、前記反転関係にある２つの信号として外部に出力するようにしている。
【００１２】
以上の構成により、当該Ｄ／Ａ変換器から外部に出力される反転関係にある２つの信号に関して、外部から入力されたデジタル信号に第１のオフセット検出記憶手段に記憶されている値を加算して得られるデジタル信号をＤ／Ａ変換部にてアナログ信号に変換し、このアナログ信号を増幅したものが一方の信号であり、他方の信号は、一方の信号と同位相の信号を反転させて増幅したものであるが、その基準は第２のオフセット検出記憶手段に記憶されている値に応じたものとなる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の第１実施形態であるＤ／Ａ変換器の構成を示すブロック図である。同図において、４はカウンタ、５は第１ラッチ、６は第２ラッチ、７はセレクタ、８は加算回路、９はＤ／Ａ変換部、１０はセレクタ、１１はコンパレータである。尚、従来技術として図６にブロック図を示したＤ／Ａ変換器と同一部分には同一符号を付して説明を省略する。
【００１４】
カウンタ４は出力するデジタル信号ＣＯＵＮＴが示す値を入力されるクロック信号ＣＬＫに同期して１ずつ増やすという計数動作を行う。そして、カウンタ４は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると、出力する信号ＣＯＵＮＴが示す値を初期値−１２８に切り換えるとともに、上記計数動作を開始し、また、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると、上記計数動作を終了するようになっている。また、カウンタ４は、コンパレータ１１が出力する信号Ｋがローレベルからハイレベルに切り換わった場合には、出力する信号ＣＯＵＮＴが示す値を初期値−１２８に切り換えるようになっている。尚、カウンタ４の上記動作は制御回路４０の制御により実現している。
【００１５】
第１ラッチ５及び第２ラッチ６は、クロック信号ＣＬＫに同期してカウンタ４から出力される信号ＣＯＵＮＴが示す値を取り込んで保持するとともに、保持している値を示すデジタル信号Ａ及びＢを出力する。そして、制御回路４０の制御により、第１ラッチ５、第２ラッチ６は、カウンタ４から出力される信号ＣＯＵＮＴが示す値の取り込み動作に関して、以下に述べるように、それぞれ動作／非動作が切り換わるようになっている。
【００１６】
まず、第１ラッチ５は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると取り込み動作を開始するとともに、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに切り換わると取り込み動作を停止するようになっている。一方、第２ラッチ６は、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに切り換わると、動作／非動作が切り換わるようになっている。
【００１７】
セレクタ７は、当該Ｄ／Ａ変換器に入力される変換対象である８ビットのデジタル信号ＮＤと固定値１２８（８ビットのデジタル信号が示す中心値）を示すデジタル信号ＣＤとのどちらか一方を選択して出力する。そして、セレクタ７は、モード切り換え信号ＯＣＭがローレベルであればデジタル信号ＮＤを、一方、モード切り換え信号ＯＣＭがハイレベルであればデジタル信号ＣＤを、それぞれ選択するようになっている。
【００１８】
加算回路８は第１ラッチ５から出力される信号Ａが示す値とセレクタ７から出力される信号が示す値とを加算して得られる値を示すデジタル信号を出力する。Ｄ／Ａ変換部９は第２ラッチ６から出力されるデジタル信号Ｂをアナログ信号に変換して出力する。そして、Ｄ／Ａ変換部９から出力されるアナログ信号が第２増幅部３を構成する演算増幅回路３０１の非反転入力端子（＋）に入力されている。
【００１９】
尚、Ｄ／Ａ変換部９は、入力されるデジタル信号の示す値が大きくなるほど出力するアナログ信号が示す電圧値も大きくなり、一方、入力されるデジタル信号の示す値が小さくなるほど出力するアナログ信号が示す電圧値も小さくなるとともに、入力されるデジタル信号の示す値が０であるときに電圧値ＶREFを出力するようになっている。
【００２０】
また、Ｄ／Ａ変換部１については、入力されるデジタル信号の示す値が大きくなるほど出力するアナログ信号が示す電圧値も大きくなり、一方、入力されるデジタル信号の示す値が小さくなるほど出力するアナログ信号が示す電圧値も小さくなるとともに、入力されるデジタル信号の示す値が１２８であるときに電圧値ＶREFを出力するようになっている。
【００２１】
セレクタ１０は第１増幅部２から出力される正相信号Ｐと第２増幅部３から出力される逆相信号Ｎとのどちらか一方を選択して出力する。そして、制御回路４０の制御により、セレクタ１０は、選択して出力する信号を、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると正相信号Ｐに切り換え、また、コンパレータ１１が出力する信号Ｋがローレベルからハイレベルに切り換わると逆相信号Ｎに切り換えるようになっている。
【００２２】
コンパレータ１１はセレクタ１０から出力される信号が示す電圧値と基準電位ＶREFとの大小関係に応じた信号を出力する。尚、コンパレータ１１は、セレクタ１０から出力される信号が示す電圧値が、基準電位ＶREFよりも小さいときにはローレベルの電圧を、基準電位ＶREFよりも大きいときにはハイレベルの電圧を出力するようになっている。また、コンパレータ１１にはオフセットはないものとする。
【００２３】
制御回路４０は、モード切り換え信号ＯＣＭ及びコンパレータ１１が出力する信号Ｋに基づいて、カウンタ４、第１ラッチ５、第２ラッチ６、セレクタ１０がそれぞれ上述した動作を行うように制御する。
【００２４】
以上の構成により、まず、モード切り換え信号ＯＣＭがローレベルである場合は、当該Ｄ／Ａ変換器に入力された変換対象であるデジタル信号ＮＤに第１ラッチ５に記憶されている値を加算して得られる信号をアナログ信号に変換したものを正相信号Ｐとしており、また、正相信号Ｐを反転して増幅して得られる信号を逆相信号Ｎとしているが、その基準電圧は第２ラッチ６に記憶されている値で決まることになる。
【００２５】
一方、モード切り換え信号ＯＣＭがハイレベルであるときには、デジタル信号として０、１、２、…と値が推移する信号がＤ／Ａ変換部１に入力され、そして、当該Ｄ／Ａ変換器に入力される変換対象であるデジタル信号ＮＤが中心値（１２８）を示すときに正相信号Ｐが示すべき電圧値ＶREFを正相信号Ｐが実際に越えるようになった時点でＤ／Ａ変換部１に入力されていたデジタル信号が示す値の、変換対象であるデジタル信号ＮＤの中心値（１２８）からのずれ量、すなわち、変換対象であるデジタル信号ＮＤをそのままＤ／Ａ変換部１に入力した場合における正相信号Ｐのオフセット（より厳密に言えば、この正相信号Ｐのオフセットを解消するために変換対象であるデジタル信号ＮＤに加算する必要がある値）が第１ラッチ５に記憶されることになる。
【００２６】
次いで、正相信号Ｐが電圧値ＶREFを実際に越えるようになった時点でＤ／Ａ変換部１に入力されていたデジタル信号がＤ／Ａ変換部１に入力された状態で、Ｄ／Ａ変換部９に入力されるデジタル信号が示す値が−１２８、−１２７、…と推移し、そして、逆相信号Ｎが電圧値ＶREFを実際に越えるようになった時点でＤ／Ａ変換部９に入力されていたデジタル信号が示す値、すなわち、第１ラッチ５に記憶されている値が加算された変換対象であるデジタル信号ＮＤをＤ／Ａ変換部１に入力した場合における逆相信号Ｎのオフセット（より厳密に言えば、この逆相信号Ｎのオフセットを解消するためにＤ／Ａ変換部９に入力する必要がある値）が第２ラッチ６に記憶されることになる。尚、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、各信号のタイミングチャートの一例を図２に示しておく。
【００２７】
したがって、本第１実施形態のＤ／Ａ変換器では、モード切り換え信号ＯＣＭをハイレベルに切り換えた後、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに２回切り換わると、モード切り換え信号ＯＣＭをローレベルに切り換えるようにすれば、当該Ｄ／Ａ変換器に入力される変換対象であるデジタル信号ＮＤが共にオフセットのない正相信号Ｐと逆相信号Ｎとの２つのアナログ信号に変換されて出力される。
【００２８】
このようにして、本第１実施形態のＤ／Ａ変換器によれば、モード切り換え信号ＯＣＭの上記切り換え操作により、出力される正相信号Ｐ、逆相信号Ｎの各オフセットを共に解消することができる。また、構成要素にオフセットに関する制約を増やすことなく、正相信号Ｐ、逆相信号Ｎの各オフセットを共に解消することができるので、絶対精度的な歩留まりを向上させることができる。
【００２９】
その他には、正相信号Ｐと逆相信号Ｑとを差動増幅する場合、正相信号Ｐ、逆相信号Ｎの各オフセットが共に解消されているので、ＤＣ直結することができるようになる。これにより、差動増幅する回路ブロックの構成が簡略され、小型化及びコストダウンが実現される。
【００３０】
尚、上記第１実施形態における、モード切り換え信号ＯＣＭの上記切り換え操作を実現するためには、モード切り換え信号ＯＣＭを発生する回路ブロックを、例えば、モード切り換え信号ＯＣＭをローレベルからハイレベルに切り換えた後、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに２回切り換わると、あるいは、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに２回切り換わるであろう時間が経過すると、モード切り換え信号ＯＣＭをハイレベルからローレベルに切り換えるように構成しておけば良い。
【００３１】
また、上記第１実施形態のＤ／Ａ変換器では、第２増幅部３には第１増幅部２が出力するアナログ信号が入力されるようになっているが、例えば、第２増幅部３にＤ／Ａ変換部１が出力するアナログ信号を入力するようにしても良く、第２増幅部３には第１増幅部２から出力されるアナログ信号と同位相の信号が入力される構成になっていれば良い。
【００３２】
以下、本発明の第２実施形態であるＤ／Ａ変換器について説明する。図３は本発明の第２実施形態であるＤ／Ａ変換器の構成を示すブロック図である。同図において、１２は第３増幅部、１３は第４増幅部、１４はサンプルホールド回路、１５はカウンタ、１６は第１ラッチ、１７は第２ラッチ、１８は第３ラッチ、１９は第４ラッチ、２０はセレクタ、２１はＤ／Ａ変換部、２２はセレクタ、２３は制御回路である。尚、上記第１実施形態であるＤ／Ａ変換器と同一部分には同一符号を付して説明を省略する。
【００３３】
尚、本第２実施形態のＤ／Ａ変換器は、携帯電話などにおいて、ＩＱ直交変調器でＩＱ直交変調を行うために必要となる、デジタル信号のＩ成分の正相信号ＰI及び逆相信号ＮI、並びに、デジタル信号のＱ成分の正相信号ＰQ及び逆相信号ＮQを得るために用いられるものである。また、図４（ａ）に示すように、本第２実施形態のＤ／Ａ変換器に入力される変換対象であるデジタル信号ＮＤはＩ成分とＱ成分が一定周期で交互に入った信号である。
【００３４】
第３増幅部１２、第４増幅部１３は第１増幅部２、第２増幅部３とそれぞれ同一である。サンプルホールド回路１４はＤ／Ａ変換部１から出力されるアナログ信号を入力している。そして、サンプルホールド回路１４は、入力されるアナログ信号を以下に述べるように処理する。
【００３５】
まず、モード切り換え信号ＯＣＭがローレベルである場合は、図４の（ロ）に示すようにデジタル信号ＮＤのＩ成分の期間にはローレベル、Ｑ成分の期間にはハイレベルとなる２値信号であるＩ／Ｑ同期信号Ｓｅに基づいて、デジタル信号ＮＤのＩ成分の期間であるか、それとも、Ｑ成分の期間であるかを判断し、入力されるアナログ信号を、Ｉ成分の期間には第１増幅部２へ出力し、一方、Ｑ成分の期間には第３増幅部１２へ出力する。一方、モード切り換え信号ＯＣＭがハイレベルである場合は、入力されるアナログ信号を第１増幅部２と第３増幅部１２との両方に出力する。
【００３６】
尚、モード切り換え信号ＯＣＭがローレベルである場合に関して、Ｉ成分の期間には、第３増幅部１２へ出力する信号が示す値を、入力されるアナログ信号が該Ｉ成分の直前のＱ成分の期間の最後に示していた電圧値で維持するようになっており、また、Ｑ成分の期間には、第１増幅部２へ出力する信号が示す値を、入力されるアナログ信号が該Ｑ成分の直前のＩ成分の期間の最後に示していた電圧値で維持するようになっている。
【００３７】
したがって、第１増幅部２、第２増幅部３からはデジタル信号のＩ成分から得られた正相信号（以下、「Ｉ成分の正相信号」と言う）ＰI、逆相信号（以下、「Ｉ成分の逆相信号」と言う）ＮIがそれぞれ出力され、また、第３増幅部１２、第４増幅部１３からはデジタル信号のＱ成分から得られた正相信号ＰQ（以下、「Ｑ成分の正相信号」と言う）、逆相信号（以下、「Ｑ成分の逆相信号」と言う）ＮQがそれぞれ出力されることになる。
【００３８】
カウンタ１５は出力するデジタル信号ＣＯＵＮＴが示す値を入力されるクロック信号ＣＬＫに同期して１ずつ増やすという計数動作を行う。そして、カウンタ１５は、制御回路２３の制御により、モード切り換え信号ＯＣＭ及びコンパレータ１１から出力される信号Ｋに応じて以下に述べるように動作するようになっている。
【００３９】
カウンタ１５は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると、出力する信号ＣＯＵＮＴが示す値を初期値−１２８に切り換えるとともに、上記計数動作を開始し、また、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると、上記計数動作を終了するようになっている。また、カウンタ１５は、コンパレータ１１が出力する信号Ｋがローレベルからハイレベルに切り換わった場合には、出力する信号ＣＯＵＮＴが示す値を初期値−１２８に切り換えるようになっている。
【００４０】
第１ラッチ１６、第２ラッチ１７、第３ラッチ１８、及び、第４ラッチ１９はクロック信号ＣＬＫに同期してカウンタ１５から出力される信号ＣＯＵＮＴが示す値を取り込んで保持するとともに、保持している値を示すデジタル信号Ａ、Ｂ、Ｃ、及び、Ｄを出力する。尚、カウンタ１５から出力される信号ＣＯＵＮＴが示す値の取り込み動作に関して、制御回路２３の制御により、第１ラッチ１６、第２ラッチ１７、第３ラッチ１８、及び、第４ラッチ１９は以下に述べるようにして動作／非動作が切り換わるようになっている。
【００４１】
まず、第１ラッチ１６は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると動作を開始し、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに切り換わると動作を停止するようになっている。次に、第２ラッチ１７は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの１回目のローレベルからハイレベルへ変化点で動作を開始し、２回目のローレベルからハイレベルの変化点で動作を停止するようになっている。
【００４２】
次に、第３ラッチ１８は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの２回目のローレベルからハイレベルへ変化点で動作を開始し、３回目のローレベルからハイレベルの変化点で動作を停止するようになっている。最後に、第４ラッチ１９は、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの３回目のローレベルからハイレベルへ変化点で動作を開始し、４回目のローレベルからハイレベルの変化点で動作を停止するようになっている。
【００４３】
セレクタ２０は第１ラッチ１６から出力されるデジタル信号と第３ラッチ１８から出力されるデジタル信号とのどちらか一方を選択して出力する。加算回路８では、セレクタ７から出力されるデジタル信号とセレクタ２０から出力されるデジタル信号とが加算される。そして、セレクタ２０は、制御回路２３の制御により、以下に述べるように動作する。
【００４４】
まず、モード切り換え信号ＯＣＭがローレベルである場合は、デジタル信号ＮＤのＩ成分の期間には第１ラッチ１６から出力される信号Ａを、Ｑ成分の期間には第３ラッチ１８から出力される信号Ｃをそれぞれ選択するように、Ｉ／Ｑ同期信号Ｓｅに基づいて動作する。これにより、モード切り換え信号ＯＣＭがローレベルである場合は、セレクタ２０から出力される信号Ｓは、図４の（ハ）に示すように、Ｉ／Ｑ切り換え信号Ｓｅに同期して信号Ａと信号Ｂが交互に繰り返されたものとなる。
【００４５】
そして、選択して出力する信号を、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると、第１ラッチ１６から出力される信号Ａに切り換え、また、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの２回目のローレベルからハイレベルに切り換わると、第３ラッチ１８から出力される信号Ｃに切り換えるようになっている。
【００４６】
Ｄ／Ａ変換部９は第２ラッチ１７から出力されるデジタル信号Ｂをアナログ信号に変換して出力する。Ｄ／Ａ変換部２１は第４ラッチ１９から出力されるデジタル信号Ｄをアナログ信号に変換して出力する。そして、Ｄ／Ａ変換部２１から出力されるアナログ信号が第４増幅部を構成する演算増幅回路３０１の非反転入力端子（＋）に入力されている。尚、Ｄ／Ａ変換部２１はＤ／Ａ変換部９と同じものである。
【００４７】
セレクタ２２は正相信号ＰI、逆相信号ＮI、正相信号ＰQ、または、逆相信号ＮQのいずれか１つの信号を選択して出力する。そして、セレクタ２２は、制御回路２３の制御により、選択して出力する信号を以下に述べるように切り換えるようになっている。まず、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わると正相信号ＰIに切り換える。また、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの１回目のローレベルからハイレベルへの変化点で逆相信号ＮIに切り換える。
【００４８】
また、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの２回目のローレベルからハイレベルへの変化点で正相信号ＰQに切り換える。また、モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、コンパレータ１１から出力される信号Ｋの３回目のローレベルからハイレベルへの変化点で逆相信号ＮQに切り換える。
【００４９】
制御回路２３は、モード切り換え信号ＯＣＭ及びコンパレータ１１が出力する信号Ｋに基づいて、サンプルホールド回路１４、カウンタ１５、第１ラッチ１６、第２ラッチ１７、第３ラッチ１８、第４ラッチ１９、セレクタ２０、セレクタ２２がそれぞれ上述した動作を行うように制御する。
【００５０】
以上の構成により、本第２実施形態のＤ／Ａ変換器では、まず、モード切り換え信号ＯＣＭがローレベルである場合は、当該Ｄ／Ａ変換器に入力された変換対象であるデジタル信号ＮＤのＩ成分に第１ラッチ１６に記憶されている値を加算して得られる信号をアナログ信号に変換したものをＩ成分の正相信号ＰIとしており、また、Ｉ成分の逆相信号ＮIの基準電圧は第２ラッチ１７に記憶されている値で決まることになり、また、当該Ｄ／Ａ変換器に入力された変換対象であるデジタル信号ＮＤのＱ成分に第３ラッチ１８に記憶されている値を加算して得られる信号をアナログ信号に変換したものをＱ成分の正相信号ＰQとしており、また、Ｑ成分の逆相信号ＮQの基準電圧は第４ラッチ１９に記憶されている値で決まることになる。
【００５１】
一方、モード切り換え信号ＯＣＭがハイレベルであるときには、変換対象であるデジタル信号ＮＤをそのままＤ／Ａ変換部１に入力した場合におけるＩ成分の正相信号ＰIのオフセットが第１ラッチ１６に、第１ラッチ１６に記憶されている値が加算された変換対象であるデジタル信号ＮＤをＤ／Ａ変換部１に入力した場合におけるＩ成分の逆相信号ＮIのオフセットが第２ラッチ１７に、変換対象であるデジタル信号ＮＤをそのままＤ／Ａ変換部１に入力した場合におけるＱ成分の正相信号ＰQのオフセットが第３ラッチ１８に、第３ラッチ１８に記憶されている値が加算された変換対象であるデジタル信号ＮＤをＤ／Ａ変換部１に入力した場合におけるＱ成分の逆相信号ＮQのオフセットが第４ラッチ１９に、それぞれ順次記憶されることになる。モード切り換え信号ＯＣＭがローレベルからハイレベルに切り換わった後の、各信号のタイミングチャートの一例を図５に示しておく。
【００５２】
したがって、本第２実施形態のＤ／Ａ変換器によれば、モード切り換え信号ＯＣＭをハイレベルに切り換えた後、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに４回切り換わると、モード切り換え信号ＯＣＭをローレベルに切り換えるようにすれば、当該Ｄ／Ａ変換器に入力される変換対象であるデジタル信号ＮＤがＩ成分の正相信号ＰI、Ｉ成分の逆相信号ＮI、Ｑ成分の正相信号ＰQ、及び、Ｑ成分の逆相信号ＮQの共にオフセットのない４つのアナログ信号に変換されて出力される。
【００５３】
このようにして、本第２実施形態のＤ／Ａ変換器によれば、モード切り換え信号ＯＣＭの上記切り換え操作により、出力されるＩ成分の正相信号ＰI、Ｉ成分の逆相信号ＮI、Ｑ成分の正相信号ＰQ、Ｑ成分の逆相信号ＮQの各オフセットを共に解消することができる。また、構成要素にオフセットに関する制約を増やすことなく、Ｉ成分の正相信号ＰI、Ｉ成分の逆相信号ＮI、Ｑ成分の正相信号ＰQ、Ｑ成分の逆相信号ＮQの各オフセットを共に解消することができるので、絶対精度的な歩留まりを向上させることができる。
【００５４】
その他には、携帯電話の場合、Ｉ成分の正相信号ＰI、Ｉ成分の逆相信号ＮI、Ｑ成分の正相信号ＰQ、Ｑ成分の逆相信号ＮQの各オフセットが変調精度に大きく影響するため、従来は、ＩＱ直交変調器にＤＣ直結で各信号を入力することはできなかった。これに対して、上記第２実施形態のＤ／Ａ変換器によれば、出力するＩ成分の正相信号ＰI、Ｉ成分の逆相信号ＮI、Ｑ成分の正相信号ＰQ、Ｑ成分の逆相信号ＮQの各オフセットがないので、ＩＱ直交変調器にＤＣ直結で各信号を入力することができるようになる。これにより、構成の簡略化につながり、携帯電話の小型化、軽量化、及び、コストダウンという効果が得られる。
【００５５】
尚、上記第２実施形態のＤ／Ａ変換器における、モード切り換え信号ＯＣＭの上記切り換え操作を実現するためには、モード切り換え信号ＯＣＭを発生する回路ブロックを、例えば、モード切り換え信号ＯＣＭをローレベルからハイレベルに切り換えた後、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに４回切り換わると、あるいは、コンパレータ１１から出力される信号Ｋがローレベルからハイレベルに４回切り換わるであろう時間が経過すると、モード切り換え信号ＯＣＭをハイレベルからローレベルに切り換えるように構成しておけば良い。
【００５６】
また、上記第２実施形態のＤ／Ａ変換器では、第２増幅部３には第１増幅部２が出力するアナログ信号が、第４増幅部１３には第３増幅部１３が出力するアナログ信号がそれぞれ入力されるようになっているが、例えば、第２増幅部３及び第４増幅部１３にはサンプルホールド回路１４が出力する信号を入力するようにしても良く、第２増幅部３、第４増幅部１３には、それぞれ第１増幅部２から出力されるアナログ信号と同位相の信号、第３増幅部１２から出力されるアナログ信号と同位相の信号が入力される構成になっていれば良い。
【００５７】
また、上記各実施形態のＤ／Ａ変換器は、アナログ信号への変換対象であるデジタル信号が８ビットの場合に対応する構成であるが、８ビット以外の場合に対応する構成であっても構わない。
【００５８】
【発明の効果】
以上説明したように、本発明のＤ／Ａ変換器によれば、外部に出力される反転関係にある２つの信号に関して、外部から入力されたデジタル信号に第１のオフセット検出記憶手段に記憶されている値を加算して得られるデジタル信号をＤ／Ａ変換部にてアナログ信号に変換し、このアナログ信号を増幅したものが一方の信号であり、他方の信号は、一方の信号と同位相の信号を反転させて増幅したものであるが、その基準は第２のオフセット検出記憶手段に記憶されている値に応じたものとなり、そして、外部から入力されるデジタル信号をそのままＤ／Ａ変換部に入力した場合における一方の信号のオフセットが第１のオフセット検出記憶手段に、外部から入力されたデジタル信号に第１のオフセット検出記憶手段に記憶されている値を加算して得られるデジタル信号をＤ／Ａ変換部に入力した場合における他方の信号のオフセットが第２のオフセット検出記憶手段にそれぞれ記憶されているので、２つの信号の各オフセットを共に解消することができる。また、構成要素にオフセットに関する制約を増やすことなく、出力する２つの信号の各オフセットを精度良くキャンセルすることができるので、絶対精度的な歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態であるＤ／Ａ変換器の構成を示すブロック図である。
【図２】  本発明の第１実施形態であるＤ／Ａ変換器において、モード切り換え信号がハイレベルとなった後の、各信号のタイミングチャートの一例を示す図である。
【図３】  本発明の第２実施形態であるＤ／Ａ変換器の構成を示すブロック図である。
【図４】（イ）本発明の第２実施形態であるＤ／Ａ変換器に入力されるデジタル信号のＩ成分とＱ成分とが含まれていることを示す図である。
（ロ）Ｉ／Ｑ切り換え信号を示す図である。
（ハ）セレクタ２０から出力される信号を示す図である。
【図５】  本発明の第２実施形態であるＤ／Ａ変換器において、モード切り換え信号がハイレベルとなった後の、各信号のタイミングチャートの一例を示す図である。
【図６】  ２相出力を有する従来のＤ／Ａ変換器の構成を示すブロック図である。
【符号の説明】
１    Ｄ／Ａ変換部
２    第１増幅部
３    第２増幅部
４    カウンタ
５    第１ラッチ
６    第２ラッチ
７    セレクタ
８    加算回路
９    Ｄ／Ａ変換部
１０    セレクタ
１１    コンパレータ
１２    第３増幅部
１３    第４増幅部
１４    サンプルホールド回路
１５    カウンタ
１６    第１ラッチ
１７    第２ラッチ
１８    第３ラッチ
１９    第４ラッチ
２０    セレクタ
２１    Ｄ／Ａ変換部
２２    セレクタ
２３    制御回路
４０    制御回路
２０１、３０１    演算増幅回路
３０２、３０３    抵抗
【図１】
0003761352.tif 000003
【図２】
0003761352.tif 000004
【図３】
0003761352.tif 000005
【図４】
0003761352.tif 000006
【図５】
0003761352.tif 000007
【図６】
0003761352.tif 000008