(57)【特許請求の範囲】
【請求項１】
反応容器内に載置した低抵抗率のシリコン単結晶上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、シリコン単結晶上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させた後に、該保護層を気相成長させたシリコン単結晶を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、残存する前記保護層の上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる工程とをこの順で行うことを特徴とするエピタキシャルウェーハの製造方法。
【請求項２】
ドライエッチ後に前記保護層が残存する厚さは、１μｍ以上５μｍ以下であることを特徴とする請求項１に記載のエピタキシャルウェーハの製造方法。
【請求項３】
前記ドライエッチは、水素雰囲気中で塩化水素ガスを用いて行うことを特徴とする請求項１又は２に記載のエピタキシャルウェーハの製造方法。
【請求項４】
砒素を添加した低抵抗率のシリコン単結晶基板上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、前記シリコン単結晶基板の主表面上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させる第１の気相成長工程と、第１の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる第２の気相成長工程とをこの順序で行うことを特徴とするエピタキシャルウェーハの製造方法。
【請求項５】
ｐ型ドーパントを添加した低抵抗率のシリコン単結晶基板上に比較的低抵抗率と比較的高抵抗率のｎ型シリコン単結晶層を、１回の仕込みで順次連続して気相成長させる方法であって、前記ｐ型シリコン単結晶基板上に比較的低抵抗率のｎ型シリコン単結晶層を気相成長させる第１の気相成長工程と、シリコン単結晶薄膜からなる保護層を前記比較的低抵抗率のｎ型シリコン単結晶層の主表面上にドーパントガスの供給を停止した状態で気相成長させる第２の気相成長工程と、第１と第２の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、比較的高抵抗率のｎ型シリコン単結晶層を気相成長させる第３の気相成長工程とをこの順序で行うことを特徴とするエピタキシャルウェーハの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、反応容器内に載置したシリコン単結晶基板上にシリコン単結晶層を気相成長させる方法に関するものである。
【０００２】
【従来の技術】
Insulated Gate Bipolar Transistor（以下、「ＩＧＢＴ」という。）は、バイポーラトランジスタとパワーＭＯＳＦＥＴを１つのチップ内にモノリシックで複合化した素子である。ところで、このＩＧＢＴを製造するのに用いられるＩＧＢＴ用シリコンウェーハは、図７（Ａ）〜（Ｄ）の工程を経て製造されている。この製造方法では、例えば、まず、抵抗率が０．０２Ω・ｃｍ以下で低抵抗率のｐ+シリコン単結晶基板２１（図７（Ａ））の主表面上に、第１層目として抵抗率が０．０８Ω・ｃｍで比較的低抵抗率のｎ+シリコン単結晶層２３を気相成長させる（図７（Ｂ））。シリコン単結晶基板２１の裏面には、裏面からのドーパント揮散によるオートドープを防止するために、酸化珪素よりなるＣＶＤ酸化膜２２が形成されている。次いで、第２層目として抵抗率が８０Ω・ｃｍで比較的高抵抗率のｎ-シリコン単結晶層２５を気相成長させ（図７（Ｃ））、その後、ＣＶＤ酸化膜２２を除去する（図７（Ｄ））。このようにしてＩＧＢＴ用シリコンウェーハを製造する。
この場合、１層目のシリコン単結晶層２３を気相成長させる工程（図７（Ｂ））と、２層目のシリコン単結晶層２４を気相成長させる工程（図７（Ｃ））とは別の反応容器を用いて行われているのが現状である。その理由は、ＩＧＢＴ用シリコンウェーハにおいては、１層目（ｎ+）の抵抗率ρ1と２層目（ｎ-）の抵抗率ρ2にρ1：ρ2＝１：１０００程度の大きな差があることが要求されるが、同一反応容器を用いて１層目と２層目を連続的に成長させると、１層目の成長に使用されたドーパントがメモリー効果により２層目の成長に悪影響を及ぼし、図３の抵抗率プロファイル中に示されるように、１層目と２層目の界面における遷移幅ＴＷが広くなってしまうからである。ここで、「メモリー効果」とは、以前の成長により例えば図９に示す反応容器５６内壁、サセプター５８表面、ガスノズル４９、高周波加熱コイル４７を被覆するコイルカバー４６、その他反応容器内の部品に付着したドーパントが遊離して、成長層中に取り込まれる現象をいう。図９において符号５７は反応容器内壁に付着したドーパント、４８は高濃度のドーパント雰囲気を示している。
【０００３】
また、従来、砒素（Ａｓ）ドープ基板のような揮発性のドーパントを高濃度に添加して、抵抗率が０．０２Ω・ｃｍ以下で低抵抗率のシリコン単結晶基板上にシリコン単結晶層を気相成長するにあたっては、図８の工程に示すように、例えば、裏面にオートドープ防止用のＣＶＤ酸化膜３２を持つＡｓドープｎ+シリコン単結晶基板３１（図８（Ａ））の主表面上に、所望のシリコン単結晶層３５を気相成長させ（図８（Ｂ））、その後、ＣＶＤ酸化膜３２を除去する（図８（Ｃ））ようにしている。
この場合、気相成長を１回行う毎に、ＨＣｌガスにより反応容器内をドライエッチすることが必要となる。その理由は、複数回連続して気相成長を繰り返すと、反応容器内壁等に基板から揮発したドーパントが蓄積され、主にメモリー効果によりシリコン単結晶の気相成長に悪影響を及ぼし、やはり図６の抵抗率プロファイル中に示されるように、基板とエピタキシャル層の界面における遷移幅ＴＷが広くなってしまうからである。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＩＧＢＴ用シリコンウェーハの製造において、図７（Ｂ）の工程と図７（Ｃ）の工程とを別の反応容器で行うと、同一反応容器内で両工程を連続して行う場合に比べて、冷却、取り出し、洗浄、仕込みおよび昇温という余分の工程が必要であるので、生産性が低く、ＩＧＢＴ用シリコンウェーハの製造コストが増大するという問題がある。
また、Ａｓドープ基板のような揮発性のドーパントを高濃度に添加したシリコン単結晶基板にシリコン単結晶を気相成長させる場合には、気相成長を１回行う毎に、ＨＣｌガスによる反応容器内のドライエッチをするため、同じく、生産性が低いという問題がある。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、遷移幅が狭く急峻で安定した抵抗率プロファイルが得られると共に、生産性の高い製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載のエピタキシャルウェーハの製造方法は、反応容器内に載置した低抵抗率のシリコン単結晶上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、シリコン単結晶上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させた後に、該保護層を気相成長させたシリコン単結晶を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、残存する前記保護層の上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる工程とをこの順で行うことを特徴とする。
この製造方法によれば、反応容器内をドライエッチしてから所望のシリコン単結晶層を気相成長させるようにしているため、メモリー効果が有効に防止され、遷移幅を狭く押さえることができる。また、ドライエッチ前に、シリコン単結晶上にシリコン単結晶薄膜からなる保護層を気相成長させているので、シリコン単結晶はその上の保護層によって保護されてエッチオフされることがなくなり、ドライエッチ時に、シリコン単結晶中のドーパントが反応雰囲気中に飛び出すことが防止される。ドライエッチ後は、反応容器内をパージしてエッチガスを反応容器外に放出し、シリコン単結晶を気相成長させる前にエッチングを完全に停止させる。
【０００７】
また、この製造方法によれば、ドライエッチ中に保護層がエッチングされても保護層が残存し、その下のシリコン単結晶は露出することがないので、ドライエッチ時に、シリコン単結晶中のドーパントが反応雰囲気中に飛び出して高濃度のドーパント雰囲気を形成し、それが再び成長層中に取り込まれるオートドーピング現象が効果的に防止される。さらに、ドライエッチ後も保護層が残存するので、その保護層によってオートドーピングが防止されることになる。
【０００８】
また、保護層をドーパントガスの供給を停止した状態で気相成長させるので、保護層は、ドーパントがほとんど添加されていないシリコン単結晶層で構成されることになり、エッチングされても反応容器内にドーパントを実質的に放出せず、よりオートドープやメモリー効果を抑制することができる。
【０００９】
請求項２記載のエピタキシャルウェーハの製造方法は、請求項１に記載のエピタキシャルウェーハの製造方法において、ドライエッチ後に前記保護層が残存する厚さは、１μｍ以上５μｍ以下であることを特徴とする。
ここで、「１μｍ以上」としたのは、１μｍ未満だとオートドープが十分防止できなくなることを考慮したからであり、また、「５μｍ以下」としたのは、５μｍを超えると、抵抗率プロファイル形状に支障をきたし、特性劣化が招来されることを考慮したからである。
【００１０】
請求項３記載のエピタキシャルウェーハの製造方法は、請求項１又は２に記載のエピタキシャルウェーハの製造方法において、前記ドライエッチは、水素雰囲気中で塩化水素ガスを用いて行うことを特徴とする。この製造方法によれば、ドライエッチが塩化水素ガスを用いて行われるので、反応容器内壁等に付着するドーパントが効果的に除去されることになる。
【００１１】
請求項４記載のエピタキシャルウェーハの製造方法は、砒素を添加した低抵抗率のシリコン単結晶基板上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、前記シリコン単結晶基板の主表面上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させる第１の気相成長工程と、第１の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる第２の気相成長工程とをこの順序で行うことを特徴とする。この製造方法によれば、反応容器内をドライエッチしてから所望のシリコン単結晶層を気相成長させるようにしているため、抵抗率プロファイル中の界面の遷移幅を狭く押さえることができる。また、ドライエッチを行う前に、シリコン単結晶基板上にシリコン単結晶薄膜からなる保護層を気相成長させることにより、シリコン単結晶基板がその上の保護層によって保護されるのでエッチオフされることはなくなり、ドライエッチ中に、シリコン単結晶基板中のドーパントが反応雰囲気中に飛び出すことが防止される。
【００１２】
請求項５記載のエピタキシャルウェーハの製造方法は、ｐ型ドーパントを添加した低抵抗率のシリコン単結晶基板上に比較的低抵抗率と比較的高抵抗率のｎ型シリコン単結晶層を、１回の仕込みで順次連続して気相成長させる方法であって、前記ｐ型シリコン単結晶基板上に比較的低抵抗率のｎ型シリコン単結晶層を気相成長させる第１の気相成長工程と、シリコン単結晶薄膜からなる保護層を前記比較的低抵抗率のｎ型シリコン単結晶層の主表面上にドーパントガスの供給を停止した状態で気相成長させる第２の気相成長工程と、第１と第２の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、比較的高抵抗率のｎ型シリコン単結晶層を気相成長させる第３の気相成長工程とをこの順序で行うことを特徴とする。この製造方法によれば、比較的低抵抗率と比較的高抵抗率のｎ型シリコン単結晶層を気相成長させる第１の気相成長工程および第３の気相成長工程の間に、保護層をドーパントガスの供給を停止した状態で気相成長させる第２の気相成長工程、反応容器内をドライエッチする工程および反応容器内をパージする工程を設けているので、比較的低抵抗率のｎ型シリコン単結晶層を気相成長する際に使用されたドーパントが比較的高抵抗率のｎ型シリコン単結晶層を成長する際に悪影響を及ぼしてしまうメモリー効果を抑制することができる。
【００１３】
【実施例】
［実施例１］
図１は本発明の一実施例であるＩＧＢＴ用シリコンウェーハの製造工程を示す断面図である。この断面図を主に用いてＩＧＢＴ用シリコンウェーハの製造工程を説明する。
まず、低抵抗率のｐ+シリコン単結晶基板１（図１（Ａ））を縦型炉の反応容器５６（図９参照）内に載置する。このｐ+シリコン単結晶基板１は直径１２５ｍｍであって、ボロン（Ｂ）を高濃度に添加することにより抵抗率が０．０１５Ω・ｃｍに調整されている。このｐ+シリコン単結晶基板１の裏面にはＣＶＤ酸化膜２が形成されている。ＣＶＤ酸化膜２はｐ+シリコン単結晶基板１の裏面からのオートドープを防止するためのものである。
次に、反応容器５６内をＮ2ガスとＨ2ガスで順次パージした後、１１５０゜Ｃまで昇温し、図１（Ｂ）に示すように、結晶方位（１００）の主表面上に厚さ１０μｍ、抵抗率０．０８Ω・ｃｍの比較的低抵抗率のｎ+シリコン単結晶層３を気相成長させる。
次に、Ｈ2ガスで反応容器５６内をパージした後、ドーパントガスの供給を停止した状態で、図１（Ｃ）に示すように、保護層４としてノンドープシリコン単結晶薄膜を１０μｍ、気相成長させる。
その後、ｎ+シリコン単結晶層３および保護層４を気相成長させたｐ+シリコン単結晶基板１を反応容器５６内に収容したままで、ＨＣｌガスにより反応容器５６内をドライエッチする。この際、保護層４は、ＨＣｌガスにより１μｍ／minの速度で７μｍエッチオフされる。したがって、保護層４の残りの厚さは３μｍである。この状態が図１（Ｄ）に示されている。
次いで、再びＨ2ガスで反応容器５６内をパージしてＨＣｌガスを反応容器５６外に放出した後、２層目である厚さ１００μｍ、抵抗率８０Ω・ｃｍの比較的高抵抗率のｎ-シリコン単結晶層５を気相成長させた（図１（Ｅ））。気相成長終了後降温してエピタキシャル層を形成したシリコン単結晶基板１を取り出し、希フッ酸でＣＶＤ酸化膜２を除去する（図１（Ｆ））。
【００１４】
このようにして完成したＩＧＢＴ用シリコンエピタキシャルウェーハの抵抗率プロファイルを図２に示し、比較例として、保護層４の成長と、ＨＣｌガスエッチとを行わずに２層のｎ型シリコン単結晶層４，５を気相成長させた場合の抵抗率プロファイルを図３に示す。
図２における１層目のｎ+層と２層目のｎ-層との界面の遷移幅ＴＷは１２μｍであり、図３のそれの６０μｍに比べて十分狭く、急峻な形状をしており、反応容器５６内壁等に付着していたドーパントを十分に除去しメモリー効果の発生を防止できたことをよく表している。保護層４であるシリコン単結晶薄膜については、あまり厚く残してしまうと抵抗率プロファイル形状に支障をきたすことから、１〜５μｍ程度にするのが良い。特に、１μｍより薄いとオートドープの影響が出るので好ましくない。
【００１５】
［実施例２］
図４は本発明の他の実施例であるＡｓ（砒素）ドープシリコン単結晶基板１１へのシリコンエピタキシャル層の成長工程を示す断面図である。
まず、裏面からのオートドープを防止するために酸化膜珪素よりなるＣＶＤ酸化膜１２を裏面に形成したＡｓドープｎ+シリコン単結晶基板１１（図４（Ａ））を縦型炉の反応容器５６（図９参照）内に載置する。このｎ+シリコン単結晶基板１１にはＡｓを高濃度に添加することにより抵抗率が０．００３Ω・ｃｍに調整されている。次に反応容器５６内をＮ2ガスとＨ2ガスで順次パージ後、続いて１１５０゜Ｃに昇温し、結晶方位（１１１）のＡｓドープｎ+シリコン単結晶基板１１の主表面上に、ドーパントガスの供給を停止した状態で、保護層１４としてノンドープシリコン単結晶薄膜を５μｍ、気相成長させる（図４（Ｂ））。そして、保護層１４を成長したＡｓドープｎ+シリコン単結晶基板１１を反応容器５６内に収容したままで該反応容器５６内をドライエッチする。この際、保護層１４はＨＣｌガスにより１μｍ／minの速度で４μｍエッチオフされる。したがって、保護層１４の残りの厚さは１μｍである。このエッチオフ後のＡｓドープｎ+シリコン単結晶基板１１が図４（Ｃ）に示されている。
次いで、Ｈ2ガスで反応容器５６内をパージした後、厚さ１２μｍ、抵抗率５Ω・ｃｍのｎ-シリコン単結晶層１５を気相成長させた（図４（Ｄ））。気相成長後降温してエピタキシャル層を形成したＡｓドープｎ+シリコン単結晶基板１１を取り出し、希フッ酸でＣＶＤ酸化膜１２を除去する（図４（Ｅ））。
【００１６】
このようにして完成したシリコンエピタキシャルウェーハの抵抗率プロファイルを図５に示し、比較例として、保護層１４の成長と、ＨＣｌガスエッチとを行わずに低抵抗率のＡｓドープｎ+シリコン単結晶基板１１上にｎ型のシリコン単結晶層１５を気相成長させた場合の抵抗率プロファイルを図６に示す。
図５における基板とエピタキシャル層との界面の遷移幅ＴＷは１μｍであり、図６のそれの３μｍに比べて狭く、急峻な形状をしており、Ａｓドープｎ+シリコン単結晶基板１１からのオートドープを抑止するとともに、反応容器５６内壁等に付着していたドーパントを十分に除去しメモリー効果の発生を防止できたことをよく表している。
本実施例においては、保護層の形成とドライエッチをそれぞれ１回ずつ行った。しかし、保護層の形成とドライエッチを１回ずつ行ってもメモリー効果が十分に抑制できない場合には、保護層の形成とドライエッチの組み合わせを複数回行うと良い。
【００１７】
【発明の効果】
以上のように本発明によれば、ノンドープシリコン単結晶層を形成することによるオートドープ抑止効果と反応容器内に蓄積したドーパントをＨＣｌガスでドライエッチすることによるメモリー効果の発生防止が一工程で処理できるため、低抵抗率層と高抵抗率層を併せ持つＩＧＢＴ用エピタキシャルウェーハの製造においては１層目と、２層目を連続的に成長でき、Ａｓドープシリコン単結晶基板へのエピタキシャル層成長においては、バッチ毎に反応容器内をドライエッチする必要がなくなり、生産性の向上とコスト低減ができるという効果がある。また抵抗率プロファイルにおいても急峻で安定した形状が得られるという効果がある。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｆ）は本発明の一実施例であるＩＧＢＴ用シリコンウェーハの製造工程を示す断面図である。
【図２】実施例１における抵抗率プロファイルを示す図である。
【図３】図３は実施例１で保護層の成長とＨＣｌガスエッチを実施しなかった場合の抵抗率プロファイルを示す図である。
【図４】（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）は本発明の一実施例であるＡｓドープシリコン単結晶基板上へエピタキシャル層を成長する製造工程を示す断面図である。
【図５】実施例２における抵抗率プロファイルを示す図である。
【図６】実施例２で保護層の成長とＨＣｌガスエッチを実施しなかった場合の抵抗率プロファイルを示す図である。
【図７】（Ａ），（Ｂ），（Ｃ），（Ｄ）は従来のＩＧＢＴ用シリコンウェーハの製造工程を示す断面図である。
【図８】（Ａ），（Ｂ），（Ｃ）は従来のＡｓドープシリコン単結晶基板上へエピタキシャル層を成長する製造工程を示す断面図である。
【図９】反応容器内におけるメモリー効果を示す模式図である。
【符号の説明】
１，１１  シリコン単結晶基板
２，１２  ＣＶＤ酸化膜
３，５，１５  シリコン単結晶層
４，１４  保護層
ＴＷ  遷移幅
【図１】
0003777662.tif 000002
【図２】
0003777662.tif 000003
【図３】
0003777662.tif 000004
【図４】
0003777662.tif 000005
【図５】
0003777662.tif 000006
【図６】
0003777662.tif 000007
【図７】
0003777662.tif 000008
【図８】
0003777662.tif 000009
【図９】
0003777662.tif 000010