(57)【特許請求の範囲】
【請求項１】
主電源の電源電圧Ｖssの絶対値より低い絶対値の定電圧Ｖregで省電力駆動される発振回路において、
前記発振回路の信号路と前記定電圧Ｖreg側との間に接続され、信号路に侵入する第１の極性の静電圧を第１の半導体整流素子を介して選択的に前記定電圧Ｖreg側へバイパスさせる第１の静電保護回路と、
前記発振回路の信号路と基準電位側との間に接続され、信号路に侵入する第２の極性の静電圧を第２の半導体整流素子を介して選択的に前記基準電位側へバイパスさせる第２の静電保護回路と、
を含み、
前記第１の静電保護回路は、
前記発振回路の信号路と前記電源電圧Ｖssとの間に接続され、信号路に侵入する第１の極性の静電圧を選択的に前記電源電圧Ｖss側へバイパスさせる第３の半導体整流素子を含むことを特徴とする発振回路。
【請求項２】
請求項１において、
前記第３の半導体整流素子の寄生容量値は、
前記第１の半導体整流素子の寄生容量値より小さな値に設定されたことを特徴とする発振回路。
【請求項３】
請求項１、２のいずれかにおいて、
前記各半導体整流素子の寄生容量を、
位相補償用コンデンサの一部または全部として用いることを特徴とする発振回路。
【請求項４】
請求項１〜３のいずれかの発振回路を含むことを特徴とする電子回路。
【請求項５】
請求項１〜４のいずれかの回路を含むことを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれかの回路を備えたことを特徴とする時計。
【請求項７】
請求項１〜４のいずれかの回路を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振回路、電子回路、これらを備えた半導体装置、時計および電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
今日、携帯用の腕時計や電子機器は、主電源として電池や、充電可能な二次電池を用い、電子回路を駆動するものが多い。そして、このようなものに使用される前記電子回路は、発振回路の発振周波数ｆsから基準クロックを作成するものが多い。
【０００３】
通常、前記発振回路は、半導体基板上に構成されたその主要回路部分が、この半導体基板と別の箇所に設けられた水晶振動子と入出力端子を介して接続されている。このため、入出力端子を介して外部から侵入するサージ電圧から前記主要回路部分にを保護するために、前記主要回路部分の入出力端子側には静電保護回路が設けられている。
【０００４】
このため、電子回路の負荷が増大し主電源の電圧Ｖssに変動が生じると、これが前記静電保護回路の寄生容量値の変動を引き起こし、この結果、発振回路の発振周波数が変動してしまうという問題があった。
【０００５】
すなわち、前記静電保護回路は、信号ラインとアース側との間に接続されたダイオードと、信号ラインと主電源Ｖss側との間に接続されたダイオードとを含み、信号ラインに侵入するサージ電圧を、その極性に応じてアース側または電源電圧側へ選択的にバイパスすることで、内部回路の保護を図っている。
【０００６】
ところで、前記静電保護回路では、ダイオードのＰＮ接合部分で、寄生容量が発生する。そして、この寄生容量の大きさは、負荷の変動などに起因して前記電源電圧Ｖssが変動すると変化するという特性を有する。
【０００７】
しかし、このように寄生容量値が変化すると、発振回路の発振定数が変化して、発振周波数そのものが変化してしまい、この結果、基準クロック周波数が変化し、電子回路各部の動作に悪影響が発生するという問題があった。
【０００８】
特に、発振回路の発振出力を時計の基準クロックとして用いるような電子回路、例えば腕時計用の電子回路では、発振周波数が変化してしまうと、正確な時計動作そのものが損なわれてしまうという問題が生ずる。
【０００９】
本発明の第１の目的は、主電源の電源電圧の変動の影響を受けることなく、安定した周波数で発振することができる発振回路、電子回路、これらを備えた半導体装置、時計および電子機器を提供することにある。
【００１０】
本発明の第２の目的は、発振回路に設けられた静電保護回路の寄生容量を、発振回路を構成する位相補償用キャパシタの一部または全部として構成し、回路全体の構成をシンプルなものとし、その集積度を高めた発振回路、電子回路、これらを備えた半導体装置、時計および電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
（１）本発明は、主電源の電源電圧Ｖssの絶対値より低い絶対値の定電圧Ｖregで省電力駆動される発振回路において、
前記発振回路の信号路と前記定電圧Ｖreg側との間に接続され、信号路に侵入する第１の極性の静電圧を第１の半導体整流素子を介して選択的に前記定電圧Ｖreg側へバイパスさせる第１の静電保護回路と、
前記発振回路の信号路と基準電位側との間に接続され、信号路に侵入する第２の極性の静電圧を第２の半導体整流素子を介して選択的に前記基準電位側へバイパスさせる第２の静電保護回路と、
を含むことを特徴とする。
【００１２】
低消費電力型の電子回路では、主電源の電源電圧Ｖssから、それより低い値をもつ定電圧Ｖregを作成し、これを回路各部へ供給することが行われている。
【００１３】
本発明の発振回路では、静電保護回路を、主電源の電源電圧Ｖss側ではなく、この電源電圧Ｖssから作成される定電圧Ｖreg側へ接続する構成を採用している。これにより、電源電圧Ｖssが変動しても、静電保護回路に接続された定電圧Ｖregが変動することがないため、静電保護回路を構成する半導体整流素子の寄生容量値の変動を効果的に抑制することができる。
【００１４】
このようにして、本発明によれば、主電源の電源電圧Ｖssが変動しても、発振周波数が変動することのない発振回路を得ることができる。
【００１５】
ここにおいて、前記静電保護回路に用いられる第１、第２の半導体整流素子としては、例えばダイオードや、バイポーラトランジスタ等を、必要に応じて用いることができる。
【００１６】
（２）本発明は、（１）の発明において、
前記第１の静電保護回路は、
前記発振回路の信号路と前記電源電圧Ｖssとの間に接続され、信号路に侵入する第１の極性の静電圧を選択的に前記電源電圧Ｖss側へバイパスさせる第３の半導体整流素子を含むことを特徴とする。
【００１７】
即ち、電源電圧Ｖssを供給する主電源に比べ、その値より低い定電圧Ｖregを作成する電源回路は、回路内部の容量成分が小さい。このため、定電圧Ｖreg側にのみ静電保護回路を接続すると、極めて大きなサージ電圧が侵入した場合には、その電圧に比し容量成分が小さすぎ、これに対処できない恐れがある。これに対し、本発明によれば、定電圧回路に比べ大きな容量成分を持つ主電源の電源電圧Ｖss側へ、第３の半導体整流素子を接続する構成を採用する。これにより、大きなサージ電圧が侵入した場合でも、これを主電源側へ流すことができ、この結果、十分な静電破壊耐性を有し、しかも安定した発振出力を行う発振回路を得ることができる。
【００１８】
（３）本発明は、（２）の発明において、
前記第３の半導体整流素子の寄生容量値は、
前記第１の半導体整流素子の寄生容量値より小さな値に設定されたことを特徴とする。
【００１９】
ここにおいて、第３の半導体整流素子の寄生容量値は、第１の半導体整流素子の寄生容量値に比べ無視できる程度に小さい値に設定することが好ましい。
【００２０】
このようにすることにより、主電源の電源電圧Ｖssの変動により、第３の半導体整流素子の寄生容量値が変化した場合でも、これにほとんど影響を受けることなく、さらに安定した発振周波数の発振出力を得ることが可能となる。
【００２１】
（４）本発明は、（１）〜（３）の発明のいずれかにおいて、
前記各半導体整流素子の寄生容量を、
位相補償用コンデンサの一部または全部として用いることを特徴とする。
【００２２】
このようにすることにより、位相補償用コンデンサの一部又は全部を省略することができ、この結果、さらに回路全体の集積度を高めることが可能となる。
【００２３】
また、従来は、発振回路全体の容量成分を少なくして発振回路の消費電力を抑え、かつ半導体装置の面積を小さくするために、静電保護回路を構成する半導体整流素子として寄生容量値が小さく、かつサイズの小さなものが使用されていた。このため、半導体整流素子そのものを含めて回路全体の静電破壊耐性が十分でない場合もあった。これに対し、本発明によれば、寄生容量値の大きな半導体整流素子を積極的に用いて静電保護回路を構成することが可能となる。この結果、各半導体整流素子自体の静電破壊耐性を高め、静電保護回路としての機能をより充実することが可能となる。
【００２４】
（５）本発明の電子回路は、（１）〜（４）の発明に係るいずれかの発振回路を含むことを特徴とする。
【００２５】
これにより、発振回路から供給される安定した周波数出力を用い、良好に動作することができる電子回路を得ることが可能となる。
【００２６】
（６）本発明の半導体装置は、（１）〜（５）の発明に係るいずれかの回路を含むことを特徴とする。
【００２７】
即ち、水晶振動子を用いた発振回路や、この発振回路を用いた電子回路を半導体装置上に形成する場合には、所定回路基板上に形成された発振回路の主要回路部分と、この回路基板と異なるエリアに設けられた水晶振動子とを配線を介して接続する場合が多い。この場合に、水晶振動子と、主要回路部分との接続部分から、サージ電圧等の静電圧がノイズとして主要回路部分に侵入し、回路内部が破壊される恐れがある。
【００２８】
このような場合でも、本発明によれば、回路に侵入するサージ電圧等の静電圧を、静電保護回路を用いて良好に除去することができ、しかも安定した発振出力を用いて回路各部を良好に動作させることが可能な半導体装置を実現することができる。
【００２９】
（７）本発明の時計は、（１）〜（５）の発明に係る回路を備えたことを特徴とする。
【００３０】
本発明によれば、主電源の電源電圧が変動した場合でも、これに影響を受けることなく正確な計時動作を行うことができる時計を得ることができる。
【００３１】
（８）本発明の電子機器は、（１）〜（５）の発明に係るの回路を備えたことを特徴とする。
【００３２】
本発明によれば、主電源の電源電圧が変動した場合でも、これに影響を受けることなく正確な発振出力を生成し、回路各部を動作させることができる電子機器を実現することができる。
【００３３】
特に、（７）、（８）の発明は、交換可能な電池や充電可能な二次電池等を主電源として用いる携帯型の時計や、電子機器に適用する場合に極めて好適なものとなる。
【００３４】
【発明の実施の形態】
本発明の好適な実施の形態を、本発明をアナログ表示型の腕時計に適用した場合を例に取り詳細に説明する。
【００３５】
（１）全体構成
図１には、この腕時計に用いられる電子回路の一例が示されている。
【００３６】
この腕時計は、図示しない発電機構を内蔵している。使用者が腕時計を装着し腕を動かすと、発電機構の回転錘が回転し、そのときの運動エネルギーにより発電ロータが高速回転され、発電ステータ側に設けられた発電コイル１０から交流電圧が出力される。
【００３７】
この交流電圧が、ダイオード１２で整流され、二次電池１４を充電する。この二次電池１４は、昇圧回路１６および補助コンデンサ１８と共に主電源２０を構成する。
【００３８】
本実施の形態では二次電池１４の電圧が低くて時計の駆動電圧に満たないときには、昇圧回路１６により二次電池１４の電圧を時計駆動可能な高電圧に変換し、補助コンデンサ１８に蓄電する。そして、この補助コンデンサ１８の電圧を電源電圧Ｖssとして時計回路３０が動作する。
【００３９】
この時計回路３０は、半導体装置として構成されており、この半導体装置に端子を介して接続された水晶振動子４２を用いて予め設定された発振周波数、ここで３２７６５ＨZの周波数の発振出力を生成し、この発振出力を分周することにより、一秒毎に極性の異なる駆動パルスを出力するように構成されている。この駆動パルスは、時計回路３０に接続されたステップモータの駆動コイル２２へ入力される。これにより、図示しないステップモータは、駆動パルスが通電される毎にロータを回転駆動し、図示しない時計の秒針、分針、時針を駆動し、時刻をアナログ表示することになる。
【００４０】
ここにおいて、本実施の形態の時計回路３０は、主電源から供給される電源電圧Ｖssにより駆動される電源電圧回路部１２０と、この電源電圧Ｖssからこの値より低い所定の一定電圧Ｖregを生成する定電圧発生回路３２と、この定電圧Ｖregにより駆動される定電圧動作回路部１００とを含んで構成される。
【００４１】
（２）時計回路
図２には、前記時計回路３０のより詳細な機能ブロック図が示されている。
【００４２】
前記定電圧動作回路部１００は、外部接続された水晶振動子４２を一部に含んで構成された水晶発振回路４０と、波形整形ゲート４４と、高周波分周回路４６とを含んで構成される。
【００４３】
前記電源電圧回路部１２０は、レベルシフタ５０と、中低周波分周回路５２と、その他の回路５４とを含んで構成される。なお、本実施の形態の時計回路では、前記電源電圧回路部１２０と、定電圧発生回路３２とは、主電源２０から供給される電源電圧Ｖssにより駆動される電源電圧動作回路部１１０を構成している。
【００４４】
前記水晶発振回路４０は、水晶振動子４２を用いて基準周波数ｆs＝３２７６８ＨZの正弦波出力を波形整形ゲート４４に出力する。
【００４５】
前記波形整形ゲート４４は、この正弦波出力を矩形波に整形した後、高周波分周回路４６へ出力する。
【００４６】
前記高周波分周回路４６は、基準周波数３２７６８ＨZを２０４８ＨZまで分周し、その分周出力をレベルシフタ５０を介して中低周波分周回路５２へ出力する。
【００４７】
前記中低周波分周回路５２は、２０４８ＨZまで分周された信号を、さらに１ＨZまで分周し、その他の回路５４へ入力する。
【００４８】
前記その他の回路５４は、１ＨZの分周信号に同期してコイル２２を通電駆動するドライバ回路を含んで構成され、この１ＨZの分周信号に同期して時計駆動用ステップモータを駆動する。。
【００４９】
本実施の形態の時計回路３０において、主電源２０から供給される電圧Ｖssにより回路全体が駆動される電源電圧動作回路部１１０以外に、これにより低い一定電圧Ｖregで駆動される定電圧動作回路部１００を設けたのは以下の理由による。
【００５０】
すなわち、このような時計回路３０では、長期間安定した動作を確保するために、その消費電力を低減することが必要となる。
【００５１】
通常、回路の消費電力Ｐは、次式に示すように信号の周波数ｆ、回路の容量Ｃに比例し、さらに供給電源電圧Ｖの二乗に比例して増大する。
【００５２】
【数１】
0003838336.tif 000002
【００５３】
ここで、時計回路３０に着目してみると、回路全体の消費電力Ｐを低減するためには、回路各部に供給する電源電圧Ｖを低い値、例えばＶregに設定すればよい。しかし、単純にこのようにすると、定電圧発生回路３２そのものを容量の大きなものとしなければならず、回路全体の高集積化、小型化という観点からみて好ましくない。
【００５４】
次に、信号の周波数に着目してみると、時計回路３０は、信号周波数が高い水晶発振回路４０、波形整形ゲート４４、高周波分周回路４６と、それ以外の回路とに大別することができる。 この信号の周波数は、前記数１からも明らかなように、回路の消費電力と比例関係がある。
【００５５】
そこで、本実施の形態の定電圧発生回路３２は、主電源２０から供給される電源Ｖssから、それより低い値の一定電圧Ｖregを生成し、これを高周波信号を扱う回路部１００、すなわち水晶発振回路４０、波形整形ゲート４４、高周波分周回路４６へ供給している。このように、前記高周波信号を扱う回路４０、４４、４６に対して供給する駆動電圧の値を下げてやることにより、定電圧発生回路３２の負担をさほど増加させることなく、時計回路３０全体の消費電力を効果的に低減することができる。
【００５６】
なお、本実施の形態において、高周波分周回路４６と中低周波分周回路５２との間にレベルシフタ５０を設けたのは、以下の理由による。
【００５７】
高周波分周回路４６の出力波高値は、定電圧Ｖregのレベルであり、主電源の電圧Ｖssの波高値より小さい。このため、電源電圧Ｖssで駆動されている中低周波分周回路５２に、高周波分周回路４６の定電圧Ｖregレベルの出力をそのまま入力しても、この入力値が中低周波分周回路５２の初段のロジックレベル電圧を越えないため、中低周波分周回路５２が正常に動作しない。よって、中低周波分周回路５２が正常に動作するように、レベルシフタ５０を使い、高周波分周回路４６の出力波高値を定電圧レベルから電源電圧レベルまで引き上げているのである。
【００５８】
（３）水晶発振回路
図３には、本実施の形態の特徴である水晶発振回路４０の具体的な回路構成が示されている。
【００５９】
この水晶発振回路４０は、基本的には、インバータ６０、フィードバック抵抗６２、ドレイン抵抗６４、位相補償用コンデンサ６６、６８を含んで構成され、発振周波数ｆsの発振出力を、機能回路８０へ向け出力する。この機能回路８０は、波形整形ゲート４４、高周波分周回路４６、レベルシフタ５０、中低周波分周回路５２、その他の回路５４を含んで構成されている。
【００６０】
ところで、図２に示す時計回路３０は、図１０に示すように水晶振動子４２を除いて基本的には半導体装置としてのＣ−ＭＯＳ−ＩＣ３００として形成されており、発振回路主要部を構成するＣ−ＭＯＳ−ＩＣ３００と水晶振動子４２は配線３１０を介して接続されている。
【００６１】
すなわち、水晶振動子４２は、入出力端子を介してＣ−ＭＯＳ−ＩＣ３００の内部に構成された水晶発振回路４０の主要回路部に接続されている。従って、この入出力端子から、サージ電圧が入力し内部回路を破壊する恐れがある。
【００６２】
このようなサージ電圧としては、例えば製品組付け時に治具から侵入するサージ電圧や、人間等のオペレータから侵入するサージ電圧などが考えられる。
【００６３】
このため、水晶発振回路４０の内部には静電保護回路２００−１、２００−２が設けられている。
【００６４】
これら各静電保護回路２００−１、２００−２は、各入力端子に接続された信号路毎にそれぞれ設けられている。各静電保護回路２００−１、２００−２は、同一の構成であるため、ここでは一方の静電保護回路２００−１を例にとり説明する。
【００６５】
この静電保護回路２００は、抵抗７０と、発振回路の信号路に侵入するマイナス極性の静電圧を第１の半導体整流素子７２を介して選択的に前記定電圧Ｖreg側へバイパスさせる第１の静電保護回路部２１０と、発振回路の信号路に侵入するプラス極性の静電圧を第２の半導体整流素子７４を介して選択的にアース側へバイパスさせる第２の静電保護回路部２２０とを含んで構成されている。
【００６６】
前記抵抗７０は、信号路に直列に接続され、サージ電圧から各整流素子７２、７４を保護するものである。
【００６７】
前記第１、第２の半導体整流素子７２、７４は、ＰＮ接合型のダイオードを用いて構成されてる。そして、第１の半導体整流素子７２を構成するダイオードは、定電圧発生回路３２の定電圧（Ｖreg）出力端子側に逆方向接続されており、第二の半導体整流素子７４を構成するダイオードは、アース側に順方向接続されている。
【００６８】
これにより、外部から侵入したマイナス極性のサージ電圧は、定電圧端子Ｖreg側へバイパスされ、プラス極性のサージ電圧はアース側へバイパスされることになり、半導体回路内部への侵入が防止される。
【００６９】
本実施の形態の特徴は、前述したように第１の半導体整流素子７２を、主電源２０の電源電圧Ｖssが変動してもその電圧の変動しない定電圧発生回路のＶreg側の端子へ接続したことにある。これにより、主電源２０の電源電圧Ｖssが変動してもこれら、各半導体整流素子７２、７４の寄生容量は変化せず、水晶発振回路４０の発振周波数ｆsは常に一定の値となる。
【００７０】
以下に、その詳細を説明する。
【００７１】
図４には、前記定電圧Ｖregと、電源電圧Ｖssの関係が示されている。主電源から供給される電源電圧Ｖss（本実施の形態では負の値をとる）の絶対値は、常に定電圧発生回路３２から出力される定電圧Ｖreg（本実施の形態では負の値をとる）の絶対値より大きな値をもつ。しかし、この電源電圧Ｖssは、負荷の変動や、主電源２０の充電状態等により図４に示すように変動することが多い。
【００７２】
これに対し、定電圧発生回路３２から出力される定電圧Ｖregは、この主電源の電圧ＶssがＶregの値を割り込まない限り、既に一定の電圧となる。
【００７３】
本来、第１の半導体整流素子７２は、容量の大きな主電源２０側へ接続することが、高電圧サージ対策を行う上で好ましい。しかし、前述したように主電源２０の電圧Ｖssが変動すると、半導体で構成される第１、第２の半導体整流素子７２、７４の寄生容量の値が変動してしまう。
【００７４】
ＩＣ内部のＰＮ接合で作られている半導体整流素子７２、７４、特にダイオードのＰ、Ｎ接合部分の寄生静電容量Ｃは、通常次式で表される。
【００７５】
【数２】
0003838336.tif 000003
【００７６】
同式から、電源電圧ＶA＝Ｖssが変化すると、この寄生容量Ｃが変化することが理解される。
【００７７】
そして、この寄生容量Ｃが変化すると、結果的に発振回路４０の発振周波数ｆsも変動してしまう。以下にこれを説明する。
【００７８】
（３−１）発振周波数の変動対策
図５（Ａ）には、発振回路４０の等価回路が示されている。
【００７９】
図５（Ｂ）には、水晶振動子４２、図５（Ｃ）にはその等価回路が示されている。
【００８０】
この図５（Ｃ）に示す等価回路を用いると、図５（Ａ）に示す発振回路４０は、図５（Ｄ）に示す回路として表される。
【００８１】
そして、この図５（Ｄ）の等価回路で表されるＬＣ発振回路４０の発振周波数ｆsは、次式で表される。
【００８２】
【数３】
0003838336.tif 000004
【００８３】
この式から、発振回路の内部容量ＣG´が変わると、発振周波数ｆsが変動することがわかる。すなわち、前記数３には、第１、第２の半導体整流素子７２、７４の寄生容量値ＣVDD、ＣVSSが含まれるため、これらの値が変化すると、発振周波数ｆsが変動してしまう。
【００８４】
これに対し、本実施の形態では、前記第１の半導体整流素子７２を、電圧が変動しないＶregに接続している。このため、電源電圧Ｖssの変動の影響を受けることなく、水晶発振回路４０は常に一定周波数ｆsの発振出力を生成することが可能となる。
【００８５】
さらに、このような構成とすることにより、前記第１及び第２の半導体整流素子７２、７４の寄生容量の値は常に一定の値となる。従って、この寄生容量の値を積極的に、位相補償用コンデンサ６６、６８として活用することができる。これにより、図３に示す位相補償用コンデンサ６６、８８の容量値を小さなものとすることができ、または場合によっては、これらのコンデンサ６６、８８を、省略することもできる。
【００８６】
このようにすることにより、水晶発振回路４０の部品点数を低減し、その集積度を高めることが可能となる。
【００８７】
また、本実施の形態によれば、第１および第２の半導体整流素子７２、７４の寄生容量を、前記位相補償用コンデンサ６６、６８の一部または全部として活用することにより、半導体整流素子７２、７４自体の寄生容量値を大きなものとすることができる。
【００８８】
すなわち、前記位相補償用コンデンサ６６、６８と、ダイオード７２、７４とを全く別に設ける場合には、回路４０全体の容量を少なくし、その消費電力を低減するという観点から、ダイオード７２、７４は、寄生容量が小さなものを用いる必要がある。この場合には、この寄生容量値に応じて、静電破壊耐性も低下する。
【００８９】
これに対し本実施の形態では、半導体整流素子７２、７４の寄生容量を前記位相補償用のコンデンサとして積極的に活用することにより、半導体素子として寄生容量値の大きなものを用いることができる。この結果、素子７２、７４自体の静電破壊耐性を高め、回路全体の静電保護能力を高めることが可能となる。
【００９０】
（４）他の実施の形態
図６には、本発明の他の一例が示されている。この実施の形態の静電保護回路では、第３の半導体整流素子７８を用い、これを主電源Ｖssに逆方向接続することを特徴とする。これにより、容量の大きな主電源２０側へサージ電圧のバイパス回路を構成することができるため、静電保護回路２００の静電破壊耐性をさらに高めることができる。
【００９１】
なお、この場合には電源電圧Ｖssの変動の影響を受けて、第３の半導体整流素子７８の寄生容量値が変動する。このため、第３の半導体整流素子７８の寄生容量値に比べ、第１の半導体整流素子７２の寄生容量値を一桁から二桁程度大きく設定することで、第３の半導体整流素子７８の寄生容量値の変動量が、第１の半導体整流素子７２および第３の半導体整流素子７８の合成寄生容量値の変動量に対して数パーセント程度の影響に収まるようにすることが望ましい。これにより、回路全体の静電容量の値を常に安定したものとし、より安定した発振出力を得ることができる。
【００９２】
（５）従来技術との対比
図７には、半導体整流素子７２を主電源Ｖss側へ接続した従来の静電保護回路の一例が示されている。図７に示す従来例では、電源電圧Ｖssの変動する主電源に接続された第１の半導体整流素子７２は、寄生容量値ＣVSSが変動する素子として回路的に表現される。
【００９３】
ここで、従来の静電保護回路を用いた水晶発振回路の一例について、周波数偏差の検討を以下に述べるように行った。
【００９４】
図７の従来回路では、発振回路４０のゲート６０を構成するトランジスタのゲート端子およびドレイン端子から見た、静電保護回路２００を含むＩＣ（半導体装置）の内部回路の合成容量であるＣG、ＣDの実測データは、次式で示す値となった。ここにおいて、抵抗６２の抵抗値Ｒfは極めて大きいため、次式に示すＣGの値からはＣDOの値は省略し、ＣDの値からはＣGOの値は省略する。
【００９５】
【数４】
0003838336.tif 000005
【００９６】
この従来回路において、電源電圧Ｖssが１．１ボルトから２．４ボルトへ変動したとき、第１の半導体整流素子７２の寄生容量値ＣVSSの変動量はΔＣVSS＝０．０７（ＰＦ）であった。
【００９７】
次に、この寄生容量値の変動量が、水晶発振回路４０の静電容量全体に占める割合の検討を行う。
【００９８】
まず、数４に示すＣGに対する静電保護回路２００−２の寄生容量値の変動量の比を求めると、その値は次式で示すようになる。
【００９９】
【数５】
0003838336.tif 000006
【０１００】
また、数４に示すＣDに対する静電保護回路２００−１の寄生容量値の変動量の比を求めると、その値は次式で示すようになる。
【０１０１】
【数６】
0003838336.tif 000007
【０１０２】
ここで、ＣGP、ＣDPは、発振回路４０の配線容量値をそれぞれ表すものである。
【０１０３】
このような寄生容量値の変動量から、発振回路の周波数偏差の値を求めると、その値は（ｄｆ／ｄｖ）＝３（ＰＰＭ）となる。これを月差に換算すると、８秒程度となる。例えば時計に許容される月差が１５秒程度の場合には、この１５秒のうち８秒が寄生容量値の変動によって引き起こされるということは到底許容されるものではない。
【０１０４】
これに対し、図３に示すよう、第１の半導体整流素子７２を、電圧が変動しない電源Ｖregへ接続することにより、このような寄生容量値の変動分はほとんど無視できるようになり、水晶発振回路４０自体の発振周波数の周波数偏差も、従来回路に比べ無視できる程度に改善することができる。
【０１０５】
また、同様な検証を、図６に示す第２実施の形態の静電保護回路を用いた水晶発振回路４０について行った。図８は、この静電保護回路の等価回路図である。この場合には、第３の半導体整流素子７８が、寄生容量値ＣVSSが変化する素子となる。
【０１０６】
図８に示す回路においても、第３の半導体整流素子７８の寄生容量値は、第１の半導体整流素子７２の寄生容量値に比べ十分小さく成形されているため、その寄生容量値ＣVSSが変動した場合でも、回路全体の周波数偏差を図７に示す静電保護回路を用いた場合に比べ大幅に少なくできる。
【０１０７】
なお、前記各実施の形態では、半導体整流素子として、ダイオードを用いるものを例にとり説明したが、これ以外にも必要に応じ各種の半導体整流素子を用いて保護回路を形成することができる。例えば図９に示すように、バイポーラトランジスタを半導体整流素子として用いて静電保護回路を形成してもよい。
【０１０８】
また、前記実施の形態では、本発明を携帯用の腕時計に適用する場合を例にとり説明したが、本発明は、これ以外にも、例えば各種電子機器、例えば携帯電話、携帯用のコンピュータ端末等の電子機器に適用してもよい。
【図面の簡単な説明】
【図１】本発明が適用された腕時計用の電子回路の一例を示すブロック図である。
【図２】図１に示す電子回路の時計回路部分のブロック図である。
【図３】本実施の形態の水晶発振回路の具体的な構成を示す説明図である。
【図４】本実施の形態の回路で用いられる２種類の電源の電圧変動の様子を示す説明図である。
【図５】図３に示す水晶発振回路の等価回路図であり、同図（Ａ）は図３の水晶発振回路の等価回路図、同図（Ｂ）は水晶振動子の説明図、同図（Ｃ）は水晶振動子の等価回路図、同図（Ｄ）は水晶振動子の等価回路を考慮して作成された同図（Ａ）の等価回路図である。
【図６】他の静電保護回路の説明図である。
【図７】従来用いられた静電保護回路の説明図である。
【図８】図６に示す静電保護回路の等価回路図である。
【図９】他の種類の半導体素子を用いて構成された静電保護回路の説明図である。
【図１０】基板上における水晶振動子と発振回路主要部を構成するＣ−ＭＯＳ−ＩＣとの配置の説明図である。
【符号の説明】
２０  主電源
３２  定電圧発生回路
４０  水晶発振回路
４２  水晶振動子
７２、７４  半導体整流素子
２００  静電保護回路
２１０  第１の静電保護回路部
２２０  第２の静電保護回路部
【図１】
0003838336.tif 000008
【図２】
0003838336.tif 000009
【図３】
0003838336.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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