(57)【要約】本発明は、インダクタを他の能動素子と共に同一半導体基板上に形成した半導体装置及びその製造方法に関する。本発明の半導体装置は、基板と、この基板上に形成され基板の不純物濃度より低い不純物濃度を有する半導体層（高抵抗半導体層）、あるいは基板より不純物濃度の低い第１導電型の第１半導体層（高抵抗半導体層）及びその上の第２導電型の第２半導体層と、この高抵抗半導体層（半導体層、第１半導体層）上に形成された絶縁膜と、この絶縁膜上に形成されたインダクタを有して成る。本発明の製造方法は、基板上に該基板より不純物濃度の低い半導体層、もしくは低い不純物濃度の第１導電型の第１半導体層及びその上の第２導電型の第２半導体層を連続して形成し、半導体層もしくは第２半導体層上に絶縁膜を形成し、絶縁膜上に導電膜を形成し、導電膜をスパイラル状にパターニングしてインダクタを形成する。
2002056381.tif 000002
【特許請求の範囲】
【請求項１】
基板と、該基板上に形成され該基板の不純物濃度より低い不純物濃度を有する半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたインダクタを有することを特徴とする半導体装置。
【請求項２】
前記インダクタはスパイラル状に形成された導電膜からなることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項３】
前記基板は第１導電型であり、前記半導体層は第１導電型であることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項４】
前記基板は第１導電型であり、前記半導体層は第１導電型の第１半導体層で形成され、前記絶縁膜と前記第１半導体層との間に第２導電型の第２半導体層が形成されていることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項５】
前記半導体層の厚さが、５乃至１５μｍであることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項６】
前記第１半導体層の厚さは前記第２半導体層の厚さより厚いことを特徴とする請求の範囲第４項記載の半導体装置。
【請求項７】
前記第１半導体層の厚さが、５乃至１５μｍであることを特徴とする請求の範囲第６項記載の半導体装置。
【請求項８】
前記半導体層の不純物濃度が１×１０１３乃至１×１０１４ｃｍ−３であることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項９】
前記第１半導体層の不純物濃度が１×１０１３乃至１×１０１４ｃｍ−３であり、前記第２半導体層の不純物濃度が１×１０１５乃至１×１０１６ｃｍ−３であることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１０】
バイポーラトランジスタとフォトダイオードが同一基板上に形成されていることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１１】
バイポーラトランジスタとフォトダイオードが同一基板上に形成されていることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項１２】
前記第１半導体層は前記フォトダイオードのアノードもしくはカソードを構成し、前記第２半導体層が前記フォトダイオードのカソードもしくはアノードを構成することを特徴とする請求の範囲第１１項記載の半導体装置。
【請求項１３】
前記第２半導体層は前記バイポーラトランジスタのコレクタを構成していることを特徴とする請求の範囲第１１項記載の半導体装置。
【請求項１４】
前記インダクタが構成される領域に対応する以外の領域下に前記半導体層より不純物濃度の高い領域が形成されていることを特徴とする請求の範囲第１０記載の半導体装置。
【請求項１５】
前記インダクタが構成される領域に対応する以外の領域下に前記第１半導体層より不純物濃度の高い領域が形成されていることを特徴とする請求の範囲第１１記載の半導体装置。
【請求項１６】
基板上に該基板より不純物濃度の低い半導体層を形成する工程と、該半導体層上に絶縁膜を形成する工程と、該絶縁膜上に導電膜を形成する工程と、該導電膜をスパイラル状にパターニングしてインダクタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記基板が第１導電型であり、前記半導体層が第１導電型であることを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項１８】
前記半導体層を第１導電型の第１半導体層で形成し、該第１半導体層の形成工程と前記絶縁膜の形成工程との間に、前記第１半導体層上に連続して第２導電型の第２半導体層を形成する工程を有することを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項１９】
前記半導体層の厚さが５乃至１５μｍであることを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項２０】
前記第１半導体層を前記第２半導体層の厚さより厚く形成することを特徴とする請求の範囲第１８項記載の半導体装置の製造方法。
【請求項２１】
前記第１半導体層の厚さが５乃至１５μｍであることを特徴とする請求の範囲第２０項記載の半導体装置の製造方法。
【請求項２２】
前記半導体層の不純物濃度が１×１０１３乃至１×１０１４ｃｍ−３であることを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項２３】
前記第１半導体層の不純物濃度が１×１０１３乃至１×１０１４ｃｍ−３であり、前記第２半導体層の不純物濃度が１×１０１５乃至１×１０１６ｃｍ−３であることを特徴とする請求の範囲第１８項記載の半導体装置の製造方法。
【請求項２４】
バイポーラトランジスタとフォトダイオードを同一基板上に形成する工程を有することを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項２５】
バイポーラトランジスタとフォトダイオードを同一基板上に形成する工程を有することを特徴とする請求の範囲第１８項記載の半導体装置の製造方法。
【請求項２６】
前記第１半導体層が前記フォトダイオードのアノードもしくはカソードを構成し、前記第２半導体層がフォトダイオードのカソードもしくはアノードを構成するように形成することを特徴とする請求の範囲第２５項記載の半導体装置の製造方法。
【請求項２７】
前記第２半導体層を前記バイポーラトランジスタのコレクタとして機能するように形成することを特徴とする請求の範囲第２５項記載の半導体装置の製造方法。
【請求項２８】
前記インダクタが形成される領域に対応する以外の領域下に前記半導体層より不純物濃度が高い領域を形成する工程を更に有することを特徴とする請求の範囲第２４項記載の半導体装置の製造方法。
【請求項２９】
前記インダクタが形成される領域に対応する以外の領域下に前記第１半導体層より不純物濃度が高い第１導電型の領域を形成する工程を更に有することを特徴とする請求の範囲第２５項記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は半導体装置及びその製造方法に係り、特にインダクタを他の能動素子と共に同一半導体基板上に形成する半導体装置及びその製造方法に関するものである。
背景技術
受動素子としてのインダクタは、通常、半導体基板上にトランジスタ等の能動素子を形成した後にワイヤボンドのワイヤによって接続する、所謂外付け法によって形成されてきた。しかし、集積回路の高性能化に伴って高周波対応が要求されるようになると、接続ワイヤのもつインダクタンスを無視できなくなってきた。このため、近年は、インダクタを他の能動素子と共に同一半導体基板上に同時的に形成する方法が採用されてきている。
ところで、インダクタを他の能動素子と共に同一半導体基板上に形成する場合、一般に、図１０Ａ、図１０Ｂに示される構造をとる。即ち、インダクタ６０の主要部は、Ａ１などの低抵抗の配線材料を用いてスパイラル状に形成したスパイラルＡ１配線層６２である。そして、インダクタ６０の半導体基板６４との間の寄生容量を減らすために、スパイラルＡ１配線層６２は半導体基板６４上に形成されたフィールド酸化膜６６及び層間絶縁膜６８上に形成される。言い換えれば、スパイラルＡ１配線層６２と半導体基板６４との間に、フィールド酸化膜６６及び層間絶縁膜６８を介在させることにより、半導体基板６４との間に生じる寄生容量を減少させている。
しかし、このような構造をとっても、スパイラルＡ１配線層６２下には、フィールド酸化膜６６及び層間絶縁膜６８を介して、ある程度の抵抗率をもつ半導体基板６４があるため、高周波においては、半導体基板６４側に電流が流れ、それによる損失が無視できなくなり、インダクタ特性の一つの指標であるＱ値が低下してしまう事態が生じる。更に、このインダクタ６０において発生した磁束により、半導体基板６４中に渦電流が発生し、インダクタンスの低下を招くことにもなる。即ち、これらの現象は、インダクタ６０の素子特性の向上を阻み、高性能の半導体集積回路を作製する上で非常に不利をもたらす。
従って、同一半導体基板上に他の能動素子と共に同時的に形成するインダクタは、他の能動素子等の形成後に外付け法によって形成されるインダクタに対してＱ値等の素子特性を良好なものにすることが困難で、高性能の集積回路を作製する上では不利な要素も多かった。
そして、このようなインダクタのＱ値の低下等の特性劣化に対して、従来から種々の対策が考えられてきた。例えば半導体基板全体の不純物濃度を低くして高抵抗にすることが考えられる。この場合、半導体基板に流れる電流が減少し、その電流による損失が抑制されるため、Ｑ値等の素子特性が改善される。しかし、単純に半導体基板の不純物濃度を低くして高抵抗にすると、半導体基板の電位を一様に低下させることになり、集積回路の半導体基板としては極めて不利になる。また、同一基板に他の素子、すなわち、バイポーラトランジスタやＭＯＳトラシジスタを形成する場合には、これに起因するラッチアップの問題等が生じる。従って、集積回路の信頼性上の問題から、半導体基板の高抵抗化を単純に行うことはできない。
また、半導体基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）等の絶縁性基板を用いることも考えられる。これは、半導体基板に流れる電流による損失がなくなるという点で非常に有効な手段である。しかし、ＳＯＩを用いた集積回路の製造工程は複雑になり、コストの点で不利になるという問題がある。
また、インダクタと半導体基板との間に介在する層間絶縁膜の膜厚を厚くすることにより、寄生容量を低減させるという方法もある。しかし、この場合、層間絶縁膜の膜厚が厚くなると、同一基板上に形成された他の素子に対して絶縁膜に開口を設け、この素子に接続する為の配線層を形成する電極形成時に、段差の深い電極を形成しなければならなくなる。このため、その電極部において埋め込まれた配線層の形状が非常に悪くなり、コンタクト不良等の問題を引き起こす恐れが生じる。
発明の開示
本発明は、上記事情に鑑みてなされたものであって、同一半導体基板上にインダクタを他の能動素子と共に同時的に形成する半導体装置及びその製造方法において、半導体基板側に電流が流れることによる損失に伴うＱ値やインダクタンスの低下を防止し、良好な素子特性をもつインダクタを備えた半導体装置及びこのような良好な素子特性をもつインダクタを作製することが可能な半導体装置の製造方法を提供することを目的とする。
インダクタと半導体基板との間に寄生する寄生容量を低減させる方法として、インダクタ下方の層間絶縁膜及びフィールド酸化膜と半導体基板との間に高抵抗層を介在させることも考えられる。この場合、たとえば高周波であっても、高抵抗層及び半導体基板に流れる電流が減少し、その電流による損失が抑制されて、Ｑ値等の素子特性が改善されるだけでなく、半導体基板自体を高抵抗化する際の集積回路の信頼性上の問題や層間絶縁膜を厚膜化する際のコンタクト不良等の問題も生じない。
そこで、同一半導体基板上に他の能動素子と共に同時的に形成する場合のインダクタのＱ値等の素子特性を良好なものにする対策として、インダクタ下方の層間絶縁膜及びフィールド酸化膜と半導体基板との間に高抵抗層を介在させる。しかし、この高抵抗層を形成する工程が、インダクタを形成するための専用の特殊な工程として設けられたのでは、工程数の増加に伴う生産性の低下やコストの上昇を招くことになる。例えばこの高抵抗層を通常のＮＰＮバイポーラトランジスタのｎ型コレクタ領域をなすｎ型エピタキシャル層と兼用することが考えられる。しかし、この場合、このｎ型エピタキシャル層を高抵抗にすると、ＮＰＮバイポーラトランジスタのコレクタ−エミッタ間の耐圧低下等、パイボーラトランジスタ特性上の不利な点が生じるため、望ましくない。
更に、寄生容量低減のため、インダクタはフィールド酸化膜上に形成しているが、このインダクタ下のフィールド酸化膜の形成時にコレクタ領域をなすｎ型エピタキシャル層が酸化されるため、フィールド酸化膜下のｎ型エピタキシャル層の膜厚は、必然的に薄くなる。この結果、インダクタで発生した磁束が、薄いｎ型エピタキシャル層を通り抜けて不純物濃度が高く抵抗率の低い半導体基板に到達する場合が増大し、前述の渦流の発生によるインダクタンスの低下を招いてしまう。なお、この対策として、ｎ型エピタキシャル層を単純に厚く形成することが考えられるが、この場合には、ＮＰＮバイポーラトランジスタのコレクタ抵抗の増大や周波数特性の悪化を招くため、やはり集積回路の高性能化という点で望ましくない。
このため、インダクタ下方の層間絶縁膜及びフィールド酸化膜と半導体基板との間に介在させる高抵抗層、工程数の削減を図る為にＮＰＮバイポーラトランジスタのｎ型コレクタ領域をなすｎ型エピタキシャル層とを兼用することは困難である。従って、同一半導体基板上に他の能像素子と同時的に形成するインダクタのＱ値等の素子特性を良好なものにするため、インダクタ下方の層間絶縁膜及びフィールド酸化膜と半導体基板との間に高抵抗層を介在させることが好適であるとしても、その高抵抗層を如何に形成するかは現在においても依然課題としても残っている。
この課題を解決する為の手段を以下に示す。
本発明に係る半導体装置は、基板（いわゆる半導体基板）と、この基板上に形成されこの基板の不純物濃度より低い不純物濃度を有する半導体層（いわゆる高抵抗半導体層）と、この半導体層上に形成された絶縁膜と、この絶縁膜上に形成されたインダクタを有することを特徴とする。
インダクタはスパイラル状に形成された導電膜からなることが好ましい。基板は第１導電型とし、半導体層は第１導電型とすることができる。半導体層の厚さは、５乃至１５μｍとすることが好ましい。半導体層の不純物濃度は、１×１０１３乃至１×１０１４ｃｍ−３とすることが好ましい。
本発明に係る半導体装置は、上記半導体装置において、基板が第１導電型であり、半導体層が第１導電型の第１半導体層で形成され、絶縁膜と第１半導体層との間に第２導電型の第２半導体層が形成されていることを特徴とする。
第１半導体層の厚さは、第２半導体層の厚さより厚いことが好ましく、例えば５乃至１５μｍとするこのができる。第１半導体層の不純物濃度は１×１０１３乃至１×１０１４ｃｍ−３とし、第２半導体層の不純物濃度は１×１０１５乃至１×１０１６ｃｍ−３とすることが好ましい。
本発明に係る半導体装置は、上記各半導体装置において、バイポーラトランジスタとフォトダイードが同一基板上に形成されることを特徴とする。
ここで、第１半導体層及び第２半導体層を有する半導体装置においては、第１半導体層はフォトダイードのアノードもしくはカソードを構成し、第２半導体層はフォトダイードのカソードもしくはアノードを構成することが好ましい。即ち、第１半導体層がフォトダイードの例えばアノードを構成する場合には、第２半導体層がフォトダイードの例えばカソードを構成し、逆に第１半導体層がフォトダイードの例えばカソードを構成する場合には、第２半導体層がフォトダイードの例えばアノードを構成する。更に、第２半導体層はバイポーラトランジスタのコレクタを構成することが好ましい。上記各半導体装置において、インダクタが構成される領域に対応する以外の領域下に、高抵抗半導体層（半導体層、又は第１半導体層）より不純物濃度の高い領域が形成されることが好ましい。
本発明に係る半導体装置の製造方法は、基板（いわゆる半導体基板）上にこの基板より不純物濃度の低い半導体層（いわゆる高抵抗半導体層）を形成する工程と、この半導体層上に絶縁膜を形成する工程と、この絶縁膜上に導電膜を形成する工程と、この導電膜をスパイラル状にパターニングしてインダクタを形成する工程と、を有することを特徴とする。
前述と同様に、基板は第１導電型とし、半導体層は第１導電型とすることができる。半導体層の厚さは５乃至１５μｍとすることが好ましい。半導体層の不純物濃度は１×１０１３乃至１×１０１４ｃｍ−３とすることが好ましい。
本発明に係る半導体装置の製造方法は、上記半導体装置の製造方法において、半導体層を第１導電型の第１半導体層で形成し、この第１半導体層の形成工程と絶縁膜の形成工程との間に、第１半導体層上に連続して第２導電型の第２半導体層を形成する工程を有することを特徴とする。
前述と同様に、第１半導体層の厚さは、第２半導体層の厚さより厚いことが好ましく、例えば５乃至１５μｍとすることができる。第１半導体層の不純物濃度は１×１０１３乃至１×１０１４ｃｍ−３とし、第２半導体層の不純物濃度は１×１０１５乃至１×１０１６ｃｍ−３とすることが好ましい。
本発明に係る半導体装置の製造方法は、上記各半導体装置の製造方法において、バイポーラトランジスタとフォトダイードを同一基板上に形成する工程を有することを特徴とする。
ここで前述と同様に、第１半導体層及び第２半導体層を有する半導体装置の製造方法においては、第１半導体層をフォトダイードのアノードもしくはカソードとして構成し、第２半導体層をフォトダイードのカソードもしくはアノードとして構成することが好ましい。更に、第２半導体層をバイポーラトランジスタのコレクタとして機能するように形成することが好ましい。上記各半導体装置の製造方法においては、インダクタが形成される領域に対応する以外の領域下に、高抵抗半導体層（半導体層、又は第１半導体層）より不純物濃度の高い領域を形成する工程を更に有することが好ましい。
本発明に係る半導体装置によれば、基板と、この基板上に形成され基板の不純物濃度より低い不純物濃度を有する半導体層と、この半導体層上に形成された絶縁膜と、この絶縁膜上に形成されたインダクタを有することにより、インダクタ下方の絶縁膜と基板との間に不純物濃度の低い半導体層、即ち高抵抗半導体層が介在する構造となる。このため、たとえ高周波であっても高抵抗半導体層や基板に流れる電流を減少させ、その電流による損失を抑制することが可能になる。従って、従来の場合よりも高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。また、基板自体を高抵抗化したり、インダクタと基板との間に介在する絶縁膜を厚膜化したりすることがないため、インダクタと共に他の能動素子が形成された半導体集積回路の信頼性の問題やコンタクト不良等の問題を心配する必要もなくなる。
本発明に係る半導体装置によれば、上記半導体装置において、基板を第１導電型とし、半導体層を第１導電型の第１半導体層で形成し、絶縁膜と第１半導体層との間に第２導電型の第２半導体層を形成するときは、インダクタ下方の絶縁膜と基板との間に第１導電型の第１半導体層（高抵抗半導体層）と第２導電型の第２半導体層とで形成されたｐｎ接合が介在する構造となる。このため、インダクタと基板との間には、絶縁膜からなる容量に加えて、第１導電型の第１半導体層（高抵抗半導体層）と第２導電型の第２半導体層とによる比較的小さなｐｎ接合容量が直列に付加されることになり、全体の寄生容量を従来よりも大幅に低減することが可能になる。従って、従来の場合よりも高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。また、基板自体を高抵抗化したり、インダクタと基板との間に介在する絶縁膜を厚膜化したりすることがないため、インダクタと共に他の能動素子が形成された半導体集積回路の信頼性の問題やコンタクト不良等の問題を心配する必要もなくなる。
上記半導体装置において、更にバイポーラトランジスタとフォトダイードが同一基板上に形成された構成とすることにより、インダクタ、バイポーラトランジスタ及びフォトダイードを搭載した、高機能・高性能の半導体集積回路を実現することができる。フォトダイードは、例えば各種の光電変換機器において光信号を電気信号に変換する光センサ等に広く用いられる。
第１導電型の第１半導体層をフォトダイードのアノードもしくはカソードとして構成し、第２導電型の第２半導体層をフォトダイードのカソードもしくはアノードとして構成するときは、高抵抗半導体層である第１導電型の第１半導体層がＰＮフォトダイードのアノードとなるｐ型半導体層もしくはカードとなるｎ型半導体層に兼用され、第２導電型の第２半導体層がＰＮフォトダイードのカソードとなるｎ型半導体層もしくはアノードとなるｐ型半導体層に兼用されるため、インダクタを形成するための専用の特殊な工程を増加する必要がなくなる。従って、生産性の低下やコストの上昇を招くことなく、高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。
第２半導体層をバイポーラトランジスタのコレクタとして構成するときは、第２半導体層がバイポーラトランジスタのコレクタ領域となる半導体層に兼用されるため、インダクタを形成するための専用の特殊な工程を増加する必要がなくなる。従って、生産性の低下やコストの上昇を招くことなく、高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。
上記のインダクタ、バイポーラトランジスタ及びフォトダイードを同一基板上に形成する半導体装置において、インダクタが形成される領域に対応する以外の領域下に、高抵抗半導体層（半導体層、第１半導体層）よりも不純物濃度が高い第１導電型の領域を形成するときは、ラッチアップの問題が生じにくい高信頼性の半導体集積回路を実現できる。
本発明に係る半導体装置の製造方法によれば、基板上にこの基板より不純物濃度の低い半導体層を形成し、この半導体層上に絶縁膜を形成し、この絶縁膜上に導電膜を形成し、この導電膜をスパイラル状にパターニングしてインダクタを形成することにより、インダクタ下方の絶縁膜と基板との間に不純物濃度の低い半導体層、即ち高抵抗半導体層が介在する構造が容易に形成される。このため、たとえ高周波であっても高抵抗半導体層や基板に流れる電流を減少させ、その電流による損失を抑制することが可能になる。従って、従来の場合よりも高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。また、基板自体を高抵抗化したり、インダクタと基板との間に介在する絶縁膜を厚膜化したりすることがないため、インダクタと共に他の能動素子が形成された半導体集積回路の信頼性の問題やコンタクト不良等の問題を心配する必要もなくなる。
本発明に係る半導体装置の製造方法によれば、上記半導体装置の製造方法において、半導体層を第１導電型の第１半導体層で形成し、第１半導体層の形成工程と絶縁膜の形成工程との間に、第１半導体層上に連続して第２導電型の第２半導体層を形成する工程を有するときは、インダクタ下方の絶縁膜と基板との間に第１導電型の第１半導体層（高抵抗半導体層）と第２導電型の第２半導体層とがｐｎ接合して介在する構造が容易に形成される。このため、インダクタと基板との間には、絶縁膜からなる容量に加えて、第１導電型の第１半導体層（高抵抗半導体層）と第２導電型の第２半導体層とによる比較的小さなｐｎ接合容量が直列に付加されることになり、全体の寄生容量を従来よりも大幅に低減することが可能になる。従って、従来の場合よりも高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。また、基板自体を高抵抗化したり、インダクタと基板との間に介在する絶縁膜を厚膜化したりすることがないため、インダクタと共に他の能動素子が形成された半導体集積回路の信頼性の問題やコンタクト不良等の問題を心配する必要もなくなる。
上記半導体装置の製造方法において、更に同一基板上にバイポーラトランジスタとフォトダイードを形成する工程を有することにより、インダクタ、バイポーラトランジスタ及びフォトダイードを搭載した、高機能・高性能の半導体集積回路を製造することができる。このフォトダイードは、例えば各種の光電変換機器において光信号を電気信号に変換する光センサ等に広く用いられる。
第１導電型の第１半導体層をフォトダイードのアノードもしくはカソードとして構成し、第２導電型の第２半導体層をフォトダイードのカソードもしくはアノードとして構成するときは、インダクタ下方の絶縁膜と基板との間に介在する第１半導体層がＰＮフォトダイードのアノードとなるｐ型半導体層もしくはカードとなるｎ型半導体層と同時的に形成され、また、第２半導体層がＰＮフォトダイードのカソードとなるｎ型半導体層もしくはアノードとなるｐ型半導体層と同時的に形成されるため、インダクタを形成するための専用の特殊な工程を増加する必要がなくなる。従って、生産性の低下やコストの上昇を招くことなく、高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。
第２半導体層をバイポーラトランジスタのコレクタとして機能するように形成するときは、インダクタ下方の絶縁膜と基板との間に介在する第２半導体層が、バイポーラトランジスタのコレクタ領域となる半導体層と同時的に形成されるため、インダクタを形成するための専用の特殊な工程を増加する必要がなくなる。従って、生産性の低下やコストの上昇を招くことなく、高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。
上記のインダクタ、バイポーラトランジスタ及びフォトダイードを同一基板上に形成する半導体装置の製造方法において、インダクタが形成される領域に対応する以外の領域下に、高抵抗半導体層（半導体層、第１半導体層）よりも不純物濃度が高い第１導電型の領域を形成する工程を有するときは、ラッチアップの問題が生じにくい高信頼性の半導体集積回路を製造することができる。
発明を実施するための最良の形態
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１〜図７はそれぞれ本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路及びその製造方法を説明するための工程断面図である。図８Ａ、図８Ｂはそれぞれ図１〜図７に示す工程を経て完成したインダクタを示す平面図及びそのＡ−Ａ線断面図である。また、図９Ａ、図９Ｂは図８Ａ、図８Ｂに示すインダクタの変形例を示す断面図である。
なお、図１〜図７の各工程断面図において、半導体基板上に形成するインダクタ、フォトダイオード、及びバイポーラトランジスタの各素子の形成領域をそれぞれインダクタ形成領域Ａ、フォトダイオード形成領域Ｂ、バイポーラトランジスタ形成領域Ｃとして説明を進める。
先ず、不純物濃度１×１０１５ｃｍ−３程度のｐ型半導体基板１０表面に薄い熱酸化膜を形成した後、通常のフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとして、インダクタ形成領域Ａを全領域に対し、通常のインプランテーション技術を用いて、加速電圧３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２程度の条件により例えばボロン（Ｂ）等のｐ型不純物を選択的にイオン注入する。続いて、ｐ型半導体基板１０表面に注入した高濃度のｐ型不純物イオンを温度１２００℃、１時間程度の熱処理により活性化し、ｐ型半導体基板１０表面に拡散して、ピーク濃度１×１０１８ｃｍ−３程度の高濃度のｐ＋型半導体領域１２を形成する。その後、前述の薄い熱酸化膜をフッ酸（ＨＦ）を用いて全面剥離する（図１参照）。
次いで、ｐ型半導体基板１０及びｐ＋型半導体領域１２上に、膜厚がおよそ１０μｍで不純物濃度が２×１０１４ｃｍ−３程度の低濃度のｐ−型エピタキシャル層１４を形成する。このｐ−型エピタキシャル層１４は、後にフォトダイオードのアノードを形成するためのものである（図２参照）。
次いで、ｐ−型エピタキシャル層１４表面に薄い熱酸化膜を形成した後、通常のフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとして、インダクタ形成領域Ａ及びフォトダイオード形成領域Ｂを除く全領域のｐ−型エピタキシャル層１４に対し、通常のイオンインプラテーション技術を用いて、加速電圧５００ｋｅＶ、ドーズ量１×１０１２ｃｍ−２程度の条件により例えばボロン等のｐ型不純物を選択的にイオン注入する。続いて、バイポーラトランジスタ形成領域Ｃ等のｐ−型エピタキシャル層１４に注入して低濃度のｐ型不純物イオンを温度１２００℃、１時間程度の熱処理により活性化し拡散して、表面近傍の不純物濃度が１×１０１５ｃｍ−３程度の低濃度のｐ型ウエル層１６を形成する。その後、前述の薄い熱酸化膜をフッ酸を用いて全面剥離する。なお、このとき、ｐ型ウエル層１６の表面近傍の不純物濃度はバイポーラトランジスタの基板濃度に対応するものであるため、バイポーラトランジスタ形成領域Ｃに形成するバイポーラトランジスタとの特性上の合わせ込みが可能になる（図３参照）。
次いで、バイポーラトランジスタ形成領域Ｃのｐ型ウエル層１６表面に、例えば温度１１００〜１２５０℃、３０〜６０分程度の条件によるアンチモン（Ｓｂ）の気相拡散によりｎ型不純物であるアンチモンを選択的に添加して、コレクタ寄生抵抗低減用の高濃度のｎ＋型埋込み層１８を形成する。なお、上記図３に示す工程におけるｐ型ウエル層１６を形成する際の熱拡散処理は、このｐ＋型埋込み層１８を形成する際の熱拡散処理と兼用して、熱拡散処理の回数を低減することも可能である。続いて、基体全面、即ちｐ−型エピタキシャル層１４、ｐ型ウエル層１６、及びｎ＋型埋込み層１８上に、通常のバイポーラトランジスタのプロセス工程に沿って、膜厚１μｍ、不純物濃度５×１０１５ｃｍ−３程度のｎ型エピタキシャル層２０を形成する（図４参照）。
次いで、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ；選択酸化）法を用いて、厚さ４００〜１５００ｎｍ程度のフィールド酸化膜２２をインダクタ形成領域Ａ並びにフォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの素子間分離部（フィールド部）等に選択的に形成する。即ち、通常用いられているようにｎ型エピタキシャル層２０上にＳｉ酸化膜及びＳｉ窒化膜の積層膜を形成し、この積層膜をフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとするＲ１Ｅ法などにより選択的にエッチング除去して、フィールド酸化膜２２を形成する領域のみを露出した後、この露出したｎ型エピタキシャル層２０を積層膜のＳｉ窒化膜をマスクとして選択的に酸化し、フィールド酸化膜２２を形成する。なお、このとき、フィールド酸化膜２２を形成する前に、露出したｎ型エピタキシャル層２０の一部又は全部を除去する方法もある。この場合、続けて行われる選択的酸化によって酸化されるｎ型エピタキシャル層２０の分を併せて考えると、インダクタ形成領域Ａにはｎ型エピタキシャル層２０が残存しない場合もあるが、本発明は、それに制約されることはない。但し、ここでは、ｐ−型エピタキシャル層１４及びｐ型ウエル層１６とフィールド酸化膜２２との間にｎ型エピタキシャル層２０が残存している場合を図示する（図５参照）。
続いて、バイポーラトランジスタ及びフォトダイオードの製造プロセスに沿って、バイポーラトランジスタ形成領域Ｃのｎ＋型埋込み層１８に接続するｎ＋型コレクタ取り出し領域２４を形成し、フォトダイオード形成領域Ｂのｐ−型エピタキシャル層１４に接続するｐ＋型アノード取り出し領域２６を形成と共に、フィールド酸化膜２２下にｐ＋型素子分離領域２８を形成して、フォトダイオード形成領域Ｂとバイポーラトランジスタ形成領域Ｃとの分離を行う。なお、この素子分離に伴って、これ以降、インダクタ形成領域Ａのフィールド酸化膜２２下のｎ型エピタキシャル層２０をｎ型半導体層２０ａと、フォトダイオード形成領域Ｂのｎ型エピタキシャル層２０をｎ型カソード層２０ｂと、バイポーラトランジスタ形成領域Ｃのｎ型エピタキシャル層２０をｎ型コレクタ層２０ｃと呼び、インダクタ形成領域Ａのフィールド酸化膜２２下方のｐ−型エピタキシャル層１４をｐ−型高抵抗半導体層１４ａと、フォトダイオード形成領域Ｂのｎ型カソード層２０ｂ下のｐ−型エピタキシャル層１４をｐ−型アノード層１４ｂと呼ぶことにする。続いて、フォトダイオード形成領域Ｂのｎ型カソード層２０ｂ表面にｎ＋型カソード取り出し領域３０を形成すると共に、バイポーラトランジスタ形成領域Ｃのｎ型コレクタ層２０ｃ表面にｐ型ベース領域３２を、このｐ型ベース領域３２表面にｐ＋型ベース取り出し領域３４をそれぞれ形成する。更に、バイポーラトランジスタ形成領域Ｃのｐ型ベース領域３２上にｎ型不純物が添加されたポリシリコンからなるエミッタ取り出し電極３６を形成した後、このエミッタ取り出し電極３６からの不純物拡散によってｐ型ベース領域３２表面にｎ＋型エミッタ領域３８を形成する。続いて、基体全面に、例えばＳｉ酸化膜からなる第１の層間絶縁膜４０を形成した後、フォトリソグラフィ技術及びエッチング技術を用いて、フォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの所定の位置にコンタクトホールを形成する。そして、基体全面にＡ１膜を堆積して各コンタクトホールを埋め込んだ後、このＡ１膜をフォトリソグラフィ技術及びＲ１Ｅ法などを用いてパターニング処理する。こうして、インダクタ形成領域Ａにおいて、その第１の層間絶縁膜４０上に、後に形成するインダクタの端子を内側から取り出すための引き出しＡ１配線層４２を形成する。同様に、フォトダイオード形成領域Ｂにおいて、ｐ＋型アノード取り出し領域２６及びｎ＋型カソード取り出し領域３０に接続するアノードＡ１電極４２ａ及びカソードＡ１電極４２ｂをそれぞれ形成する。また、バイポーラトランジスタ形成領域Ｃにおいて、エミッタ取り出し電極３６を介してｎ＋型エミッタ領域３８に接続するエミッタＡ１電極４２Ｅ、ｐ＋型ベース取り出し領域３４に接続するベースＡ１電極４２Ｂ、及びｎ＋型コレクタ取り出し領域２４に接続するコレクタＡ１電極４２Ｃをそれぞれ形成する。こうして、フォトダイオード形成領域ＢにＰＮフォトダイオード４４を完成させ、バイポーラトランジスタ形成領域ＣにＮＰＮバイポーラトランジスタ４６を完成させる（図６参照）。
なお、これらＰＮフォトダイオード４４及びＮＰＮバイポーラトランジスタ４６を形成する工程については、基本的に既存の製造プロセスに準ずる形で行う場合を説明したが、インダクタ形成領域Ａのｐ−型高抵抗半導体層１４ａとＰＮフォトダイオード４４のｐ−型アノード層１４ｂとを形成するためのｐ−型エピタキシャル層１４の形成工程、及びインダクタ形成領域Ａのｎ型半導体層２０ａとＰＮフォトダイオード４４のｎ型カソード層２０ｂとＮＰＮバイポーラトランジスタ４６のｎ型コレクタ層２０ｃを形成するためのｎ型エピタキシャル層２０の形成工程を有する限り、その他の構成要素の形成に如何なる方法をとろうとも、本発明はそれに制約されることはない。また、ここでは、インダクタ形成領域Ａにおける引き出しＡ１配線層４２は、ＰＮフォトダイオード４４のアノードＡ１電極４２ａ及びカソードＡ１電極４２ｂ並びにＮＰＮバイポーラトランジスタ４６のエミッタＡ１電極４２Ｅ、ベースＡ１電極４２Ｂ、及びコレクタＡ１電極４２Ｃの形成工程と同一の工程において同時的に形成しているが、別の工程において別途形成しても問題ない。また、この引き出しＡ１配線層４２を形成する際に、インダクタ形成領域Ａ以外の領域において他の素子間の接続用のＡ１層を同時的に形成することは当然に可能である。
次いで、基体全面に、例えばｐ（プラズマ）−ＴＥＯＳ〔ｔｅｔｒａｅｔｈｏｘｙ　ｓｉｌａｎｅ；Ｓｉ（ＯＣ２Ｈ５）４〕法を用いて、Ｓｉ酸化膜からなる第２の層間絶縁膜４８を形成した後、フォトリソグラフィ技術及びＲ１Ｅ法などを用いて、この第２の層間絶縁膜４８を選択的に除去し、引き出しＡ１配線層４２を露出するコンタクトホールを形成する。続いて、基体全面にＡ１を形成した後、このＡ１膜をフォトリソグラフィ技術及びＲ１Ｅ法などを用いてパターニング処理し、インダクタ形成領域Ａにおける層間絶縁膜４８上にスパイラルＡ１配線層５０ａを形成すると共に、このスパイラルＡ１配線層５０ａの内側の端部に引き出しＡ１配線層４２を介して接続する外部接続用のＡ１端子電極５０ｂを形成する。こうして、インダクタ形成領域ＡにスパイラルＡ１配線層５０ａ、引き出しＡ１配線層４２、及び外部接続用のＡ１端子電極５０ｂからなるインダクタ５２を完成させる（図７参照）。なお、前述の引き出しＡ１配線層４２を形成する場合と同様、このスパイラルＡ１配線層５０ａ等を形成する際に、インダクタ形成領域Ａ以外の領域において他の素子間の接続用のＡ１配線を同時的に形成することは当然に可能である。
次いで、図示は省略するが、基体全面にオーバーコート膜を形成し、更に所定の位置にパッド部を開口する。こうして、最終的に、同一のｐ型半導体基板１０上にフォトダイオード及びバイポーラトランジスタと共にインダクタが混載されている半導体集積回路を完成させる。
次に、以上の工程により完成したインダクタ５２について、図８Ａ、図８Ｂを用いて説明する。即ち、インダクタ５２のスパイラルＡ１配線層５０ａは、その内側の端部が引き出しＡ１配線層４２を介して外部接続用のＡ１端子電極５０ｂに接続している。また、スパイラルＡ１配線層５０ａの外側の端部は、そのまま外部接続用の端子として機能する。このため、このインダクタ５２のスパイラルＡ１配線層５０ａは、容易に他の素子と接続することが可能になっている。また、このようなインダクタ５２は、ｐ型半導体基板１０上に、ｐ−型高抵抗半導体層１４ａ、ｎ型半導体層２０ａ、フィールド酸化膜２２、並びに第１及び第２の層間絶縁膜４０、４８を介して形成されている。言い換えれば、ｐ型半導体基板１０とフィールド酸化膜２２並びに第１及び第２の層間絶縁膜４０、４８との間には、ｐｎ接合しているｐ−型高抵抗半導体１４ａ及びｎ型半導体層２０ａが介在している。
以上のように本実施形態によれば、インダクタ５２がＰＮフォトダイオード４４及びＮＰＮバイポーラトランジスタ４６と共に同一のｐ型半導体基板１０上に混載されている半導体集積回路において、インダクタ５２の主要部をなすスパイラルＡ１配線層５０ａ下方のｐ型半導体基板１０とフィールド酸化膜２２並びに第１及び第２の層間絶縁膜４０、４８との間に、ｐ−型高抵抗半導体層１４ａが介在するのみならず、このｐ−型高抵抗半導体層１４ａとｐｎ接合しているｎ型半導体層２０ａも介在する構造が形成されていることから、インダクタとｐ型半導体基板１０との間には、フィールド酸化膜２２並びに第１及び第２の層間絶縁膜からなる容量に加えて、ｐ−型高抵抗半導体層１４ａとｎ型半導体層２０ａとの比較的小さなｐｎ接合容量が直列に付加されることになるため、全体の寄生容量は従来の場合よりも大幅に低減され、たとえ高周波であっても、ｎ型半導体層２０ａ、ｐ−型高抵抗半導体層１４ａ、及びｐ型半導体基板１０に流れる電流を減少させ、その電流による損失を抑制することができる。また、インダクタ５２のスパイラルＡ１配線層５０ａ下方のｐ−型高抵抗半導体層１４ａは、ＰＮフォトダイオード４４のｐ−型アノード層１４ｂと同一工程において同時的に形成され、またｎ型半導体層２０ａはＰＮフォトダイオード４４のｎ型カソード層２０ｂ及びＮＰＮバイポーラトランジスタ４６のｎ型コレクタ層２０ｃと同一工程において同時的に形成されるため、インダクタ５２を形成するための専用の特殊な工程を増加する必要がない。従って、生産性の低下やコストの上昇を招くことなく、高いＱ値や高いインダクタンスを有する良好な素子特性の高性能インダクタを実現し、延いてはより高機能・高性能の半導体集積回路を実現することができる。
次に、本実施形態の変形例について、図９Ａ、図９Ｂを用いて説明する。上記実施形態の図５に示す工程において、ＬＯＣＯＳ法によりｎ型エピタキシャル層２０を選択的に酸化してフィールド酸化膜２２を形成する際に、フィールド酸化膜２２形成前に露出したｎ型エピタキシャル層２０の一部又は全部を除去する方法を採用すると、インダクタ形成領域Ａにはｎ型エピタキシャル層２０が残存しない場合もあることについて述べているが、本変形例は残存しない場合のインダクタに係るものである。
本変形例に係るインダクタ５４は、図９Ａに示されるように、その平面形状は上記実施形態の図８Ａに示される場合と同様であるが、図９Ｂに示されるように、その断面においては、上記実施形態の図８Ａに示される場合と異なり、インダクタ５２のスパイラルＡ１配線層５０ａが、ｐ型半導体基板１０上に、ｐ−型高抵抗半導体層１４ａ、フィールド酸化膜２２、並びに第１及び第２の層間絶縁膜４０、４８を介して形成されている。言い換えれば、ｐ型半導体基板１０とフィールド酸化膜２２並びに第１及び第２の層間絶縁膜４０、４８との間には、ｐ−型高抵抗半導体層のみが介在している。
そして、この場合であっても、インダクタ５４の主要部をなすスパイラルＡ１配線層５０ａ下方のｐ型半導体基板１０とフィールド酸化膜２２並びに第１及び第２の層間絶縁膜４０、４８との間に、ｐ−型高抵抗半導体層１４ａが介在する構造が形成されていることから、たとえ高周波であっても、ｐ−型高抵抗半導体層１４ａ、及びｐ型半導体基板１０に流れる電流を減少させ、その電流による損失を抑制することができる。また、その製造プロセスにおいて、上記実施形態の場合と同様に、インダクタ５４を形成するための専用の特殊な工程を増加する必要がない。従って、上記実施形態の場合と同様の効果を奏することができる。
なお、上記実施形態において、同一のｐ型半導体基板１０上に、ＰＮフォトダイオード４４のｎ型カソード層２０ｂ及びＮＰＮバイポーラトランジスタ４６と共にインダクタ５２を同時的に形成する場合、即ちフォトＩＣ製造プロセスにおいてインダクタ５２を同時的に形成する場合について説明しているが、例えばこのＮＰＮバイポーラトランジスタ４６の代わりに、他の構造のバイポーラトランジスタや極性の異なるＰＮＰバイポーラトランジスタを形成する場合であってもよいし、或いはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成する場合であってもよい。
【図面の簡単な説明】
図１は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その１）である。
図２は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その２）である。
図３は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その３）である。
図４は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その４）である。
図５は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その５）である。
図６は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その６）である。
図７は本発明の一実施の形態に係るインダクタがフォトダイオード及びバイポーラトランジスタと共に同一半導体基板上に混載されている半導体集積回路の製造方法を説明するための工程断面図（その７）である。
図８Ａ、図８Ｂはそれぞれ図１〜図７に示す工程を経て完成したインダクタを示す平面図及びそのＡ−Ａ線断面図である。
図９Ａ、図９Ｂはそれぞれ図８Ａ、図８Ｂに示すインダクタの変形例を示す平面図及びそのＡ−Ａ線断面図である。
図１０Ａ、図１０Ｂはそれぞれ従来のインダクタを示す平面図及びそのＡ−Ａ線断面図である。
引用符号の説明
１０‥‥ｐ型半導体基板
１２‥‥ｐ＋型半導体領域
１４‥‥ｐ−型エピタキシャル層
１４ａ‥‥ｐ−型高抵抗半導体層
１４ｂ‥‥ｐ−型アノード層
１６‥‥ｐ型ウエル層
１８‥‥ｐ＋型埋込み層
２０‥‥ｎ型エピタキシャル層
２０ａ‥‥ｎ型半導体層
２０ｂ‥‥ｎ型カソード層
２０Ｃ‥‥ｎ型コレクタ層
２２‥‥フィールド酸化膜
２４‥‥ｎ＋型コレクタ取り出し領域
２６‥‥ｐ−アノード取り出し領域
２８‥‥ｐ−型素子分離領域
３０‥‥ｎ＋型カソード取り出し領域
３２‥‥ｐ型ベース領域
３４‥‥ｐ＋ベース取り出し領域
３６‥‥エミッタ取り出し電極
３８‥‥ｎ＋型エミッタ領域
４０‥‥第１の層間絶縁膜
４２‥‥引き出しＡ１電極
４２ａ‥‥アノードＡ１電極
４２ｂ‥‥カソードＡ１電極
４２Ｅ‥‥エミッタＡ１電極
４２Ｂ‥‥ベースＡ１電極
４２Ｃ‥‥コレクタＡ１電極
４４‥‥ＰＮフォトダイオード
４６‥‥ＮＰＮバイポーラトランジスタ
４８‥‥第２の層間絶縁膜
５０ａ‥‥スパイラルＡ１配線層
５０ｂ‥‥Ａ１端子電極
５２、５４‥‥インダクタ
【図１】
2002056381.tif 000003
【図２】
2002056381.tif 000004
【図３】
2002056381.tif 000005
【図４】
2002056381.tif 000006
【図５】
2002056381.tif 000007
【図６】
2002056381.tif 000008
【図７】
2002056381.tif 000009
【図８Ａ】
2002056381.tif 000010
【図８Ｂ】
2002056381.tif 000011
【図９Ａ】
2002056381.tif 000012
【図９Ｂ】
2002056381.tif 000013
【図１０Ａ】
2002056381.tif 000014
【図１０Ｂ】
2002056381.tif 000015
【国際調査報告】
2002056381.tif 000016
2002056381.tif 000017
2002056381.tif 000018
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