(57)【特許請求の範囲】
【請求項１】
同一周波数帯で相互に直交する２種類の偏波のそれぞれを用いて送信された無線信号のうちの一方に起因する第１の信号を受信してから該第１の信号をアナログ・ディジタル変換し復調し等化処理して第１ベースバンド信号を出力しうる信号復調部と、
該送信された無線信号のうちの他方に起因する第２の信号を受信してから該第２の信号をアナログ・ディジタル変換し、得られたディジタル信号を所定の時間だけ遅延させて復調し等化処理して第２ベースバンド信号を出力しうる干渉除去部と、
該信号復調部からの該第１ベースバンド信号と該干渉除去部からの該第２ベースバンド信号とを加算して出力する加算部とをそなえ、
該干渉除去部が、
該第２の信号をアナログ・ディジタル変換してディジタル信号を出力しうるアナログ・ディジタル変換部と、
該アナログ・ディジタル変換部に接続されて、該アナログ・ディジタル変換部からの該ディジタル信号を所定の時間だけ遅延させて出力しうる復調部と、
該復調部に接続されて、該復調部からの該ディジタル信号を等化処理して該第２ベースバンド信号を出力すべく係数値を可変としうる複数のタップを有する等化部と、
該等化部に接続されて、該等化部内の該複数のタップの係数を読み書きするとともに外部に対して制御信号を出力しうる制御部と、
該制御部と該復調部とに接続されて、該制御部からの該制御信号に応じて該復調部での遅延時間を設定するタイミング調整部とをそなえて構成されたことを特徴とする、交差偏波干渉除去装置。
【請求項２】
該タイミング調整部が、
該制御部に接続されて復調された信号のクロック速度のｎ倍（ｎは自然数）の速度に等しい高速クロックに同期したｎ種類の２値状態信号と該復調された信号のクロック速度に同期した低速クロックとを出力しうる計数部と、
該計数部に接続されて出力用のｎ本の出力線を有し、該計数部からの該ｎ種類の２値状態信号に対応して該ｎ本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように該高速クロックに同期して該復調部に該２値状態を入力しうる復号部とをそなえ、
該制御信号が動作命令のときは該復号部の該ｎ本の出力線の２値状態が更新され、該制御信号が非動作命令のときは該復号部の該ｎ本の出力線の２値状態が更新されないように構成されたことを特徴とする、請求項１記載の交差偏波干渉除去装置。
【請求項３】
該タイミング調整部が、
ｎ本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように、復調された信号のクロック速度のｎ倍（ｎは自然数）の速度に等しい高速クロックに同期してｎ本の出力線の２値状態を出力する出力部と、
該復調された信号のクロック速度に同期した低速クロックを出力しうるクロック発生部とをそなえ、
該制御信号が動作命令のときは、該出力部の該ｎ本の出力線の２値状態が更新され、制御信号が非動作命令のときは、該出力部の該ｎ本の出力線の２値状態が更新されないように構成されたことを特徴とする、請求項１記載の交差偏波干渉除去装置。
【請求項４】
該復調部が、
該アナログ・ディジタル変換部と該タイミング調整部とに接続され、該タイミング調整部からの該ｎ本の出力線に対応する保持部を復調された信号の値に書き替えてｎビットの２値状態を出力する第１保持部と、
該第１保持部と該タイミング調整部内の該計数部とに接続され、該計数部からの該低速クロックに同期して該第１保持部からのｎビットの２値状態を記憶する第２保持部と、
該第２保持部に接続され、該第２保持部で記憶されたｎビットの２値状態を、外部から入力される該復調された信号のクロック速度に同期したクロック速度で記憶する第３保持部とをそなえて構成されたことを特徴とする、請求項２または請求項３のいずれか一項記載の交差偏波干渉除去装置。
【請求項５】
該制御部が、
該等化部内の該複数のタップの係数に基づいて交差偏波干渉量を抽出しその大きさを遅延量情報として出力しうるタイミング検出部と、
該タイミング検出部からの該遅延量情報と外部からの干渉成分信号とに基づいて該復調部を遅延動作させるべく該制御信号を出力しうる制御信号出力部とをそなえて構成されたことを特徴とする、請求項１記載の交差偏波干渉除去装置。
【請求項６】
復調されたベースバンド信号のクロックのｎ倍（ｎは自然数）の速度に等しい逓倍クロックに同期して動作する交差偏波干渉除去用のビットシフト方法であって、
ディジタル信号を遅延させるか否かを交差偏波干渉量に基づいて判定する判定ステップと、
該判定ステップにて該ディジタル信号を遅延させない場合は該逓倍クロックに同期したｎ種類の２値状態信号と該復調されたベースバンド信号のクロックに同期した低速クロックとを出力するとともに、該判定ステップにて遅延させる場合は該ｎ種類の２値状態信号と該低速クロックとの出力を停止する通過・遅延ステップと、
２値状態を記憶する保持部をｎ個そなえた第１保持部内の特定の保持部を指定する指定ステップと、
該指定ステップにて指定された該特定の保持部に該逓倍クロックに同期したディジタル信号の１ビットの２値状態を書き込む第１書き込みステップと、
２値状態を記憶する保持部をｎ個そなえた第２保持部内の各保持部に、該第１保持部を構成する各保持部の２値状態を、該低速クロックで書き込む第２書き込みステップと、
２値状態を記憶する保持部をｎ個そなえた第３保持部内の各保持部に、該第２保持部を構成する各保持部の２値状態を、該ベースバンド信号のクロックで書き込む第３書き込みステップとをそなえて構成されたことを特徴とする、交差偏波干渉除去用のビットシフト方法。
【発明の詳細な説明】
【０００１】
（目次）
発明の属する技術分野
従来の技術（図１４）
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態
（Ａ）本発明の一実施形態の説明（図１〜図１３）
（Ｂ）その他
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、交差偏波干渉除去装置及び交差偏波干渉除去用のビットシフト方法に関し、特に、ディジタル多重無線伝送方式に用いて好適な、交差偏波干渉除去装置及び交差偏波干渉除去用のビットシフト方法に関する。
【０００３】
【従来の技術】
近年、マイクロ波やサブミリ波等を用いたディジタル多重無線伝送の分野においては、単一偏波で伝送するのに比べて、周波数利用効率に優れ、大容量データを送受信することが可能な交差偏波伝送方式が用いられている。
この交差偏波伝送方式とは、同一周波数帯において、偏波の異なる２種類の電波をそれぞれ、搬送波として使用し、データの送受信を行なう無線伝送方式である。この偏波の異なる２種類の電波とは、垂直偏波及び水平偏波であり、それぞれ、Ｖ波(Vertical Polarized Plane Wave) 及びＨ波(Horizontal Polarized Plane Wave) と称されている。具体的には、次のようになる。
【０００４】
まず、送信装置において、送信すべき信号は変調され、その変調信号は、所要の処理がなされてＶ波とＨ波とに分波され、そして、送信すべき信号が、Ｖ波上の信号１とＨ波上の信号２とに分けられて、送信される。すなわち、信号１がＶ波を用いて、また、信号２が同一周波数帯のＨ波を用いて送信される。これらの直交するＶ波とＨ波とは、無線空間上を伝送する際に、それぞれ、相互に干渉を及ぼし合うので、受信装置においては、データが損なわれないように、それぞれの偏波に生じる干渉を除去する必要がある。
【０００５】
この干渉除去のための装置は、交差偏波干渉除去装置あるいは交差偏波干渉補償装置と呼ばれ、例えばＶ波にＨ波からの干渉成分が重畳している場合に、Ｈ波のサンプリングタイミングを、適度にずらす等の最適調整を行なって、最大限、異偏波干渉を除去するものである。
すなわち、これらのＶ波，Ｈ波が、それぞれ、受信装置で受信され、Ｖ波，Ｈ波は、それぞれ、ダウンコンバートされて、交差偏波干渉除去装置に入力される。また、それぞれの交差偏波干渉除去装置内では、Ｖ波，Ｈ波のそれぞれが、アナログ・ディジタル変換され、復調されて所望のベースバンド信号が得られ、そして、復調された出力信号は、トランスバーサルイコライザで、フェージング等によって生じる劣化が等化され、その後段に設けられた加算器にて加算されて、所望の信号１と信号２とが得られる。
【０００６】
図１４は、受信された一方の偏波から交差偏波干渉成分を除去する方法の説明図である。この図１４に示す交差偏波伝送システム８６は、送信されたＶ波とＨ波とのそれぞれが、無線空間を伝搬し、受信装置８４にて受信されるようになっている。ここで、送信装置（図示せず）は、Ｖ波，Ｈ波を送信し、これらＶ波，Ｈ波は、同一周波数帯を使用しているために、送信側のアンテナ（図示せず）、受信側のアンテナ９０ａ，９０ｂ又は無線空間において干渉が発生し、受信不良の発生要因となる。
【０００７】
この図１４に示す受信装置８４は、信号復調部９１と干渉除去部９２とをそなえて構成されており、Ｖ波は、アンテナ９０ａにて受信され、ミキサ８２ａにおいて、ダウンコンバートされ、アナログ・ディジタル変換器９１ｂにてアナログ・ディジタル変換されて、ディジタル信号が第１復調器９１ｃに入力される。そして、復調されたディジタル信号は、トランスバーサルイコライザ９１ｄにて等化されてから、加算器９１ｆにて、異偏波側の復調信号と加算され、誤差検出部９３に入力され、信号が出力される。
【０００８】
一方、Ｈ波は、アンテナ９０ｂにて受信され、遅延素子８３において、そのアナログ信号は遅延を受けて、Ｖ波の信号時間と同一になるように調整される。また、アナログ・ディジタル変換器９２ｂにてアナログ・ディジタル変換されて、ディジタル信号が第２復調器９２ｃに入力される。そして、復調されたディジタル信号は、トランスバーサルイコライザ９２ｄにて等化されてから、加算器９１ｆに入力され、復調されたベースバンド信号と加算されて干渉成分が相殺される。
【０００９】
また、トランスバーサルイコライザ９１ｄ，９２ｄにおける等化とは、トランスバーサルイコライザ９１ｄ，９２ｄを構成する遅延タップを用いた信号処理をいう。よく知られているように、トランスバーサルイコライザ９１ｄ，９２ｄは、それぞれ、複数の遅延タップを有し、また、これら複数の遅延タップは、例えばフリップフロップが縦列的に接続されて構成され、入力された信号ビットが時間的にシフトされるようになっている。従って、トランスバーサルイコライザ９１ｄ，９２ｄは、それぞれ、それらの遅延タップ上でディジタル信号をずらして相互相関演算を行なうことにより、マルチパス成分を除去して等化を行なうことができる。さらに、トランスバーサルイコライザ９１ｄ，９２ｄにて、それぞれ、干渉量が抽出され、干渉成分信号として制御部（ＣＯＮＴＲＯＬ）９１ｅ，制御部（ＣＯＮＴＲＯＬ）９２ｅに入力されて干渉除去動作の保護が行なわれるとともに、その干渉量によって、アナログ・ディジタル変換器９１ｂ，９２ｂの動作速度の制御と、遅延素子８３の遅延量の制御とが行なわれる。
【００１０】
ここで、遅延素子８３は、アナログ信号を所定の時間遅延させるものであり、この時間は、制御部９２ｅにより制御され、サンプリングタイミングが最適に設定される。これにより、最終段の誤差検出部９３からは、相殺された信号が出力される。また、誤差検出部９３から出力される誤差信号は、トランスバーサルイコライザ９２ｄに入力されて、その内部にある遅延タップの係数が変更される。なお、発振器９１ｎは、アナログ・ディジタル変換器９１ｂ，９２ｂの変換クロックを入力するものであり、制御部９１ｅにより制御されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、この受信装置８４においては、信号復調部９１へ入力される受信信号と、干渉除去部９２に入力される干渉した異偏波信号とが同時入力されなければ干渉成分を十分除去できず、また、正確な相互相関値を求めて干渉量を相殺することができず、その性能を十分に発揮させることができない。
【００１２】
さらに、上記の遅延素子８３は、遅延量を無瞬断で変更することはできず、また、一度、設定すると、システムの運用中は変更操作ができない課題がある。
そのうえ、遅延素子８３は、アナログ素子であるので、温度等の環境変化によって遅延量が変化し、また、受信信号を伝送させるためのケーブルによる影響も受けるため、それらを考慮した遅延量の設定を行なう必要がある。さらに、遅延量の設定は、モニタを観察しながら、操作者の手作業で行なう必要があるので、操作法が非常に煩雑であるという課題がある。すなわち、装置の無調整化、高密度化、安定動作が求められている現代にとって、このようなデメリットを減少する技術が求められている。
【００１３】
本発明は、このような課題に鑑み創案されたもので、システム運用中でも、操作者の手作業を煩わさずに、遅延量を無瞬断で変更でき、また、温度変化等の環境に応じて遅延量を変更でき、かつ、無調整で安定動作するとともに高密度に実装しうるような、交差偏波干渉除去装置及び交差偏波干渉除去用のビットシフト方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
このため、本発明の交差偏波干渉除去装置は、同一周波数帯で相互に直交する２種類の偏波のそれぞれを用いて送信された無線信号のうちの一方に起因する第１の信号を受信してから第１の信号をアナログ・ディジタル変換し復調し等化処理して第１ベースバンド信号を出力しうる信号復調部と、送信された無線信号のうちの他方に起因する第２の信号を受信してから第２の信号をアナログ・ディジタル変換し、得られたディジタル信号を所定の時間だけ遅延させて復調し等化処理して第２ベースバンド信号を出力しうる干渉除去部と、信号復調部からの第１ベースバンド信号と干渉除去部からの第２ベースバンド信号とを加算して出力する加算部とをそなえ、その干渉除去部が、第２の信号をアナログ・ディジタル変換してディジタル信号を出力しうるアナログ・ディジタル変換部と、アナログ・ディジタル変換部に接続されて、アナログ・ディジタル変換部からのディジタル信号を所定の時間だけ遅延させて出力しうる復調部と、復調部に接続されて、復調部からのディジタル信号を等化処理して第２ベースバンド信号を出力すべく係数値を可変としうる複数のタップを有する等化部と、等化部に接続されて、等化部内の複数のタップの係数を読み書きするとともに外部に対して制御信号を出力しうる制御部と、制御部と復調部とに接続されて、制御部からの制御信号に応じて復調部での遅延時間を設定するタイミング調整部とをそなえて構成されたことを特徴としている（請求項１）。
【００１５】
さらに、タイミング調整部は、制御部に接続されて復調された信号のクロック速度のｎ倍（ｎは自然数）の速度に等しい高速クロックに同期したｎ種類の２値状態信号と復調された信号のクロック速度に同期した低速クロックとを出力しうる計数部と、計数部に接続されて出力用のｎ本の出力線を有し、計数部からのｎ種類の２値状態信号に対応してｎ本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように高速クロックに同期して復調部に２値状態を入力しうる復号部とをそなえ、制御信号が動作命令のときは復号部のｎ本の出力線の２値状態が更新され、制御信号が非動作命令のときは復号部のｎ本の出力線の２値状態が更新されないように構成することができる（請求項２）。
【００１６】
このタイミング調整部は、ｎ本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように、復調された信号のクロック速度のｎ倍（ｎは自然数）の速度に等しい高速クロックに同期してｎ本の出力線の２値状態を出力する出力部と、復調された信号のクロック速度に同期した低速クロックを出力しうるクロック発生部とをそなえ、制御信号が動作命令のときは、出力部のｎ本の出力線の２値状態が更新され、制御信号が非動作命令のときは、出力部のｎ本の出力線の２値状態が更新されないように構成してもよい（請求項３）。
【００１７】
また、上記の復調部は、アナログ・ディジタル変換部とタイミング調整部とに接続され、タイミング調整部からのｎ本の出力線に対応する保持部を復調された信号の値に書き替えてｎビットの２値状態を出力する第１保持部と、第１保持部とタイミング調整部内の計数部とに接続され、計数部からの低速クロックに同期して第１保持部からのｎビットの２値状態を記憶する第２保持部と、第２保持部に接続され、第２保持部で記憶されたｎビットの２値状態を、外部から入力される上記の復調された信号のクロック速度に同期したクロック速度で記憶する第３保持部とをそなえて構成することができる（請求項４）。
【００１８】
さらに、上記の制御部は、等化部内の複数のタップの係数に基づいて交差偏波干渉量を抽出しその大きさを遅延量情報として出力しうるタイミング検出部と、タイミング検出部からの遅延量情報と外部からの干渉成分信号とに基づいて復調部を遅延動作させるべく制御信号を出力しうる制御信号出力部とをそなえて構成することができる（請求項５）。
【００１９】
そして、本発明の交差偏波干渉除去用のビットシフト方法は、復調されたベースバンド信号のクロックのｎ倍（ｎは自然数）の速度に等しい逓倍クロックに同期して動作する交差偏波干渉除去用のビットシフト方法であって、ディジタル信号を遅延させるか否かを交差偏波干渉量に基づいて判定する判定ステップと、判定ステップにてディジタル信号を遅延させない場合は逓倍クロックに同期したｎ種類の２値状態信号と復調されたベースバンド信号のクロックに同期した低速クロックとを出力するとともに、判定ステップにて遅延させる場合はｎ種類の２値状態信号と低速クロックとの出力を停止する通過・遅延ステップと、２値状態を記憶する保持部をｎ個そなえた第１保持部内の特定の保持部を指定する指定ステップと、指定ステップにて指定された特定の保持部に逓倍クロックに同期したディジタル信号の１ビットの２値状態を書き込む第１書き込みステップと、２値状態を記憶する保持部をｎ個そなえた第２保持部内の各保持部に、第１保持部を構成する各保持部の２値状態を、低速クロックで書き込む第２書き込みステップと、２値状態を記憶する保持部をｎ個そなえた第３保持部内の各保持部に、第２保持部を構成する各保持部の２値状態を、ベースバンド信号のクロックで書き込む第３書き込みステップとをそなえて構成されたことを特徴としている（請求項６）。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）本発明の一実施形態の説明
図１は、本発明を適用される交差偏波伝送システムの構成図である。この図１に示す交差偏波伝送システム５０は、マイクロ波帯での多重無線伝送システムであって基幹系回線として用いられており、送信装置３０と、無線空間３１と、受信装置２０とをそなえて構成されている。
【００２１】
ここで、送信装置３０は、送信すべき信号を変調し、その変調信号に所要の処理を施してＶ波とＨ波とに分波してから、同一周波数帯で相互に直交する２種類の偏波のそれぞれを用いて送信するものであって、送信すべき信号をＶ波上の信号１とＨ波上の信号２とに分けて送信するものである。すなわち、信号１がＶ波を用いて、また、信号２が同一周波数帯のＨ波を用いて送信されるようになっている。そして、この送信装置３０は、送信部３０ａ，アンテナ４０ａ，送信部３０ｂ，アンテナ４０ｄをそなえて構成されている。なお、図１では、送信部３０ａは送信１と表示され、送信部３０ｂは送信２と表示されている。
【００２２】
この送信部３０ａは、送信すべき信号１をアンテナ４０ａから同一周波数帯のＶ波を用いて無線空間３１に伝送するものであり、アンテナ４０ａは送信アンテナである。また、送信部３０ｂは、送信すべき信号２をアンテナ４０ｄから同一周波数帯のＨ波を用いて無線空間３１に伝送するものであり、アンテナ４０ｄは送信アンテナである。
【００２３】
また、この送信部３０ａ，３０ｂにおいては、変調方式は、例えばＱＡＭ(Quadrature Amplitude Modulation) が用いられている。よく知られているように、このＱＡＭにおいては、変調速度をベースバンド信号速度の４倍にすることにより、変調回路と復調回路とを簡略化できる。
すなわち、送信側は、送信側のＩチャネルとＱチャネルとにそれぞれ、それらの４倍の速度のディジタルｃｏｓ信号とディジタルｓｉｎ信号とを掛け合わせて、変調信号を生成する。例えば、ベースバンド信号速度を有するＩチャネルデータは、その４倍の速度のディジタルｃｏｓ信号を掛け合わせられて、Ｉ，０，−Ｉ，０，Ｉ，０，−Ｉ，０，Ｉ，０，−Ｉ，０，…のようなデータ列が得られ、また、ベースバンド信号速度を有するＱチャネルデータは、その４倍の速度のディジタルｓｉｎ信号を掛け合わせられて、０，Ｑ，０，−Ｑ，０，Ｑ，０，−Ｑ，０，Ｑ，０，−Ｑ，…のようなデータ列が得られ、送信信号は、これらが加算されて、Ｉ，Ｑ，−Ｉ，−Ｑ，Ｉ，Ｑ，−Ｉ，−Ｑ，Ｉ，Ｑ，−Ｉ，−Ｑ，…のような変調速度の逆数の時間間隔を有するシリアルデータ列にされる。そして、受信側は、復調した後、この間隔のデータ列から、Ｉ，Ｑ，−Ｉ，−Ｑの各成分を抽出できるのである。
【００２４】
そして、無線空間３１は、無線伝搬路であり、この無線空間３１において、フェージング等により、送信部３０ａから送出されたＶ波に、送信部３０ｂから送出されたＨ波からの干渉成分が重畳しうる。なお、干渉は、送信側のアンテナ４０ａ，４０ｄのほか、受信側のアンテナ（後述するアンテナ４０ｂ，４０ｃ）においても発生し、以下の説明では、受信側のアンテナで干渉が生じるものとする。
【００２５】
一方、受信装置２０は、同一周波数帯で相互に直交する２種類の偏波のそれぞれを用いて送信された無線信号を受信するものであって、アンテナ４０ｂ，周波数変換部３２ａ，交差偏波干渉除去装置１３，アンテナ４０ｃ，周波数変換部３２ｃ，交差偏波干渉除去装置１６，局部発振器３２ｂをそなえて構成されている。
【００２６】
ここで、アンテナ４０ｂは、Ｖ波を受信する受信アンテナであり、また、アンテナ４０ｃは、Ｈ波を受信する受信アンテナである。なお、Ａと付した点線が示すように、このアンテナ４０ｂにおいて、Ｖ波に、送信部３０ｂから送出されたＨ波からの干渉成分が重畳する。
さらに、周波数変換部３２ａは、Ｖ波を用いて送信された無線信号をダウンコンバートして中間周波数信号を出力するものであり、この中間周波数信号が無線信号に起因する信号として、交差偏波干渉除去装置１３，１６に、それぞれ、入力される。また、ここで、交差偏波干渉除去装置１３に入力される中間周波数信号は、復調用の信号であって、以下の説明中で、この復調用の信号を第１の信号と称する。一方、交差偏波干渉除去装置１６に入力される中間周波数信号は、交差偏波干渉除去用の信号であって、以下の説明中で、この交差偏波干渉除去用の信号を第２の信号と称する。
【００２７】
同様に、周波数変換部３２ｃは、Ｈ波を用いて送信された無線信号をダウンコンバートして中間周波数信号を出力するものであり、この中間周波数信号が無線信号に起因する信号として、交差偏波干渉除去装置１３，１６に、それぞれ、入力される。ここで、周波数変換部３２ｃから交差偏波干渉除去装置１３に入力される信号は、交差偏波干渉除去用の信号としての第２の信号であり、周波数変換部３２ｃから交差偏波干渉除去装置１６に入力される信号は、復調用の信号であって第１の信号である。また、局部発振器３２ｂは、マイクロ波帯の搬送波を出力する発振器である。
【００２８】
さらに、交差偏波干渉除去装置１３は、周波数変換部３２ａからの第１の信号と、周波数変換部３２ｃからの第２の信号とを受信し、第１の信号であるＶ波を復調して信号１を出力するとともに、第２の信号であるＨ波により交差偏波干渉を除去するものである。具体的には、この交差偏波干渉除去装置１３は、異偏波であるＨ波のサンプリングタイミングを、適度にずらす等の最適調整を行なって、その受信データが損なわれないように、最大限、その干渉分を除去するものである。
【００２９】
そして、この交差偏波干渉除去装置１３は、信号復調部１１と、干渉除去部１２と、加算部１３ａと、誤差検出部１３ｂとをそなえて構成されている。なお、この図１に示す交差偏波干渉除去装置１３は、図２を用いてその詳細を説明するために、後述する制御部１１ｆ，１２ｄ，発振部１１ｅ及び位相処理部１２ｆを省略してある。
【００３０】
同様に、交差偏波干渉除去装置１６は、周波数変換部３２ｃからの第１の信号と、周波数変換部３２ａからの第２の信号とを受信し、第１の信号であるＨ波を復調して信号２を出力するとともに、第２の信号であるＶ波により交差偏波干渉を除去するものである。具体的には、この交差偏波干渉除去装置１６は、異偏波であるＶ波のサンプリングタイミングを、適度にずらす等の最適調整を行なって、その受信データが損なわれないように、最大限、その干渉分を除去するものである。
【００３１】
そして、この交差偏波干渉除去装置１６は、信号復調部１５と、干渉除去部１４と、加算部１６ａと、誤差検出部１６ｂとをそなえて構成されている。なお、この図１に示す交差偏波干渉除去装置１６は、交差偏波干渉除去装置１３と同一のものであるので、図２を用いて交差偏波干渉除去装置１６の詳細を説明した後に対応を説明する。
【００３２】
次に、この図１に示す交差偏波干渉除去装置１３のより詳細なブロック構成を図２を用いて説明する。図２は、本発明を適用される交差偏波干渉除去装置１３のブロック図である。なお、交差偏波干渉除去装置１６もこの交差偏波干渉除去装置１３と同一のブロック構成となっているので、交差偏波干渉除去装置１６に関しては、重複した説明を省略する。
【００３３】
この図２に示す交差偏波干渉除去装置１３は、信号復調部１１と、干渉除去部（交差偏波干渉除去部）１２と、加算部１３ａと、誤差検出部１３ｂとをそなえて構成されている。
ここで、信号復調部１１は、同一周波数帯で相互に直交する２種類の偏波のそれぞれを用いて送信された無線信号のうちの一方に起因する第１の信号を受信してから第１の信号をアナログ・ディジタル変換し復調し等化処理して第１ベースバンド信号を出力しうるものであって、発振部１１ｅ，アナログ・ディジタル変換部（アナログ・ディジタル変換器）１１ａ，復調部（復調器）１１ｂ，トランスバーサルイコライザ（等化部）１１ｃ，制御部（ＣＯＮＴＲＯＬ）１１ｆをそなえて構成されている。なお、以下の説明中では、この第１ベースバンド信号を、復調された信号という意味で使用する。
【００３４】
この発振部１１ｅは、所定の速度のクロック（４ＦＣＬＫ）を出力するものであり、この４ＦＣＬＫは、ベースバンド信号速度の４倍の速度を有する。
また、アナログ・ディジタル変換部１１ａは、第１の信号をアナログ・ディジタル変換してディジタル信号を出力しうるものであり、その動作速度は、ベースバンド信号速度の４倍の速度に等しく、この図２に示す発振部１１ｅからの４ＦＣＬＫが入力されるようになっている。そして、この図２の左側から入力される第１の信号は、ベースバンド信号速度の４倍の速度のクロックでサンプリングされて、ディジタル信号に変換される。すなわち、このベースバンド信号速度は、アナログ信号の変調速度の１／４に設定されており、アナログ信号は、変調速度で、Ｉ，Ｑ，−Ｉ，−Ｑ，Ｉ，Ｑ，−Ｉ，−Ｑ，Ｉ，Ｑ，−Ｉ，−Ｑ，…と切り替わる。
【００３５】
さらに、復調部１１ｂはアナログ・ディジタル変換部１１ａに接続されて、アナログ・ディジタル変換部１１ａからのディジタル信号を復調して出力するものである。具体的には、この復調部１１ｂは、アナログ・ディジタル変換部１１ａから出力されるディジタル信号と、発振部１１ｅからのクロック（４ＦＣＬＫ）とが入力され、４種類のディジタル信号が出力されるようになっている。また、４ＦＣＬＫは、復調部１１ｂ内にて、１／４分周されて、ベースバンド信号のタイミングクロックとして用いられている。
【００３６】
また、トランスバーサルイコライザ１１ｃは、復調部１１ｂに接続されて、復調部１１ｂからのディジタル信号を等化処理して第１ベースバンド信号を出力するものであり、その第１ベースバンド信号を出力すべく係数値を可変としうる複数のタップを有する。具体的には、トランスバーサルイコライザ１１ｃは干渉による劣化を等化し、ＩチャネルとＱチャネルとの双方の信号を出力するようになっている。なお、このトランスバーサルイコライザ１１ｃについての詳細は、後述する。
【００３７】
次に、制御部１１ｆは、トランスバーサルイコライザ１１ｃに接続されて、トランスバーサルイコライザ１１ｃ内の複数のタップの係数を読み書きするとともに外部に対して制御信号（ＣＯＮＴ信号）を出力しうるものである。このＣＯＮＴ信号は、例えば正論理（Ｈ）で動作命令を表し、負論理（Ｌ）で非動作命令を表すようになっており、制御部１１ｆは、このＣＯＮＴ信号を用いて、ディジタル信号のビットの並び替えを行なう。なお、このビットの並び替えに関しても、その詳細は後述する。
【００３８】
これにより、信号復調部１１に入力される第１の信号は、アナログ・ディジタル変換部１１ａにて、アナログ・ディジタル変換され、復調部１１ｂにて、そのディジタル信号が復調されて出力され、トランスバーサルイコライザ１１ｃにて、その出力信号は等化処理され、Ｉチャネル，Ｑチャネルとして第１ベースバンド信号が出力される。また、制御部１１ｆでは、トランスバーサルイコライザ１１ｃ内の複数のタップの係数が読み込まれ、ＣＯＮＴ信号が、発振部１１ｅに出力されて、アナログ・ディジタル変換部１１ａの変換速度が調節されるようになっている。
【００３９】
次に、図２に示す干渉除去部１２は、送信された無線信号のうちの他方に起因する第２の信号を受信してから第２の信号をアナログ・ディジタル変換し、得られたディジタル信号を所定の時間だけ遅延させて復調し等化処理して第２ベースバンド信号を出力しうるものであって、アナログ・ディジタル変換部（アナログ・ディジタル変換器）１２ａ，復調部（復調器）１２ｂ，トランスバーサルイコライザ（等化部）１２ｃ，制御部（ＣＯＮＴＲＯＬ）１２ｄ，タイミング調整部（タイミング調整回路）１２ｅ，位相処理部１２ｆをそなえて構成されている。なお、以下の説明中では、この第２ベースバンド信号を、交差偏波の干渉を除去するための信号という意味で使用する。
【００４０】
このアナログ・ディジタル変換部１２ａは、第２の信号をアナログ・ディジタル変換してディジタル信号を出力しうるものであり、具体的には、信号復調部１１内の発振部１１ｅからの４ＦＣＬＫで動作し、シリアル列のディジタル信号である４ＦＤＡＴＡが出力される。
そして、復調部１２ｂはアナログ・ディジタル変換部１２ａに接続されて、アナログ・ディジタル変換部１２ａからのディジタル信号を所定の時間だけ遅延させて出力しうるものである。具体的には、４種類の信号が出力される。なお、このビット遅延時間の制御については、後述する。
【００４１】
また、トランスバーサルイコライザ１２ｃは、復調部１２ｂに接続されて、復調部１２ｂからのディジタル信号を等化処理して第２ベースバンド信号を出力するものであり、その第２ベースバンド信号を出力すべく係数値を可変としうる複数のタップを有する。具体的には、トランスバーサルイコライザ１２ｃは、干渉による劣化を等化し、ＩチャネルとＱチャネルとの双方の信号を出力する。
【００４２】
次に、制御部１２ｄは、トランスバーサルイコライザ１２ｃに接続されて、トランスバーサルイコライザ１２ｃ内の複数のタップ係数を読み書きするとともに外部に対して制御信号（ＣＯＮＴ信号）を出力しうるものである。このＣＯＮＴ信号も、上述したものと同様な信号であって、同様に、例えば正論理で動作命令を表し、負論理で非動作命令を表す。また、特に断らない限り、同一の名称を使用する。
【００４３】
さらに、タイミング調整部１２ｅは、制御部１２ｄと復調部１２ｂとに接続されて、制御部１２ｄからのＣＯＮＴ信号に応じて復調部１２ｂでの遅延時間を設定するものである。
また、位相処理部１２ｆは、トランスバーサルイコライザ１２ｃから出力されたディジタル信号の位相を反転させるものであり、加算部１３ａに入力するようになっている。
【００４４】
続けて、図２に示す加算部１３ａは、信号復調部１１からの第１ベースバンド信号と干渉除去部１２からの第２ベースバンド信号とを加算して出力するものである。また、誤差検出部１３ｂは、この加算部１３ａから出力される信号と、トランスバーサルイコライザ１１ｃ，１２ｃ内の相関値とを比較して、出力信号の誤差分を検出するものである。この誤差検出部１３ｂにより、トランスバーサルイコライザ１１ｃ，１２ｃ内の相関演算にて、ビット欠落があったことが検出される。
【００４５】
これにより、干渉除去部１２に入力される第２の信号は、アナログ・ディジタル変換部１２ａにて、アナログ・ディジタル変換され、復調部１２ｂにて、そのディジタル信号は復調されるとともに、所定の時間だけ遅延させられて出力され、トランスバーサルイコライザ１２ｃにて、そのディジタル信号は等化処理され、Ｉチャネル，Ｑチャネルとして第２ベースバンド信号が出力される。そして、それらの信号は、それぞれ、位相処理部１２ｆにて、反転されて、加算部１３ａにて、干渉成分が相殺されるようになっている。さらに、その相殺された信号は、誤差検出部１３ｂにおいて、出力信号の誤差分が検出され、復調された信号１が出力される。
【００４６】
また、制御部１２ｄでは、トランスバーサルイコライザ１２ｃ内の複数のタップの係数が読み込まれてＣＯＮＴ信号が、タイミング調整部１２ｅに出力されて、復調部１２ｂでのビット遅延時間が制御される。このように、この図２に示す信号復調部１１と干渉除去部１２との対により、干渉成分が相殺される。
また、図１において、交差偏波干渉除去装置１６内の干渉除去部１４にある、発振部１４ｅ，アナログ・ディジタル変換部１４ａ，復調部１４ｂ，トランスバーサルイコライザ１４ｃは、それぞれ、交差偏波干渉除去装置１３内の干渉除去部１２にある、発振部１２ｅ，アナログ・ディジタル変換部１２ａ，復調部１２ｂ，トランスバーサルイコライザ１２ｃと同一のものである。また、干渉除去部１２は、この他図示はしないが、制御部，タイミング調整部，位相処理部を有し、これらは、それぞれ、図２に示す干渉除去部１２内の制御部１２ｄ，タイミング調整部１２ｅ，位相処理部１２ｆと同一のものである。従って、これらの重複した説明を省略する。
【００４７】
同様に、図１において、交差偏波干渉除去装置１６内の信号復調部１５にある、アナログ・ディジタル変換部１５ａ，復調部１５ｂ，トランスバーサルイコライザ１５ｃは、それぞれ、交差偏波干渉除去装置１３内の信号復調部１１にある、アナログ・ディジタル変換部１１ａ，復調部１１ｂ，トランスバーサルイコライザ１１ｃと同一のものである。また、信号復調部１５は、信号復調部１１内の制御部１１ｆと同一の制御部（図示せず）を有する。従って、これらの重複した説明を省略する。
【００４８】
さらに、交差偏波干渉除去装置１６内の加算部１６ａ，誤差検出部１６ｂは、それぞれ、交差偏波干渉除去装置１３内の加算部１３ａ，誤差検出部１３ｂと同一であるので、重複した説明を省略する。
これにより、交差偏波干渉除去装置１６内においての信号の流れは、次のようになる。すなわち、干渉除去部１４に入力される第２の信号は、アナログ・ディジタル変換部１４ａにて、アナログ・ディジタル変換され、復調部１４ｂにて、そのディジタル信号は復調されるとともに、所定の時間だけ遅延させられて出力され、トランスバーサルイコライザ１４ｃにて、そのディジタル信号は等化処理され、Ｉチャネル，Ｑチャネルとして第２ベースバンド信号が出力される。そして、それらの信号は、それぞれ、位相反転されて、加算部１６ａにて、干渉成分が相殺される。さらに、その相殺された信号は、誤差検出部１６ｂにおいて、出力信号の誤差分が検出されて、復調された信号２が出力される。また、干渉除去部１４内の制御部（図示せず）では、トランスバーサルイコライザ１４ｃ内の複数のタップの係数が読み込まれてＣＯＮＴ信号が、タイミング調整部１４ｅに出力されて、復調部１４ｂでのビット遅延時間が制御される。
【００４９】
さらに、この図１に示す交差偏波伝送システム５０において、まず、信号１及び信号２が、それぞれ、送信装置３０に入力され、それぞれが、同一周波数帯でのＶ波，Ｈ波を用いて無線伝送され、アンテナ４０ｂにおいて、Ｖ波は、図１のＡと付した点線で示すようにＨ波の干渉を受け、干渉を受けたＶ波とＨ波とは、それぞれ、受信装置２０内のアンテナ４０ｂ，４０ｃにて、受信される。
【００５０】
そして、Ｖ波は周波数変換部３２ａにて、ダウンコンバートされて、第１の信号として、交差偏波干渉除去装置１３内の信号復調部１１に入力されるとともに、第２の信号として交差偏波干渉除去装置１６内の干渉除去部１４に入力される。また、Ｈ波は周波数変換部３２ｃにて、ダウンコンバートされて、第２の信号として、交差偏波干渉除去装置１３内の干渉除去部１２に入力されるとともに、第１の信号として交差偏波干渉除去装置１６内の信号復調部１５に入力される。
【００５１】
そして、交差偏波干渉除去装置１３内の信号復調部１１では、第１の信号が復調されてから、トランスバーサルイコライザ１１ｃで干渉による劣化が等化され、所望の第１ベースバンド信号が得られる。一方、交差偏波干渉除去装置１３内の干渉除去部１２では、異偏波（Ｈ波）側の受信信号が入力され、所定の時間遅延を受けた後、交差偏波干渉除去装置１３内の信号復調部１１と同様に復調され、トランスバーサルイコライザ１２ｃで干渉量が抽出され、その出力の第２ベースバンド信号は、位相反転されてから加算部１３ａに入力されて、干渉成分が相殺される。そして、送信された信号１が再生される。
【００５２】
同様に、交差偏波干渉除去装置１６内の信号復調部１５では、第１の信号が復調されてから、トランスバーサルイコライザ１５ｃで干渉による劣化が等化され、所望の第１ベースバンド信号が得られる。一方、交差偏波干渉除去装置１６内の干渉除去部１４では、異偏波（Ｖ波）側の受信信号が入力され、所定の時間遅延を受けた後、交差偏波干渉除去装置１６内の信号復調部１５と同様に復調され、トランスバーサルイコライザ１４ｃで干渉量が抽出され、その出力の第２ベースバンド信号は、位相反転されてから加算部１６ａに入力されて、干渉成分が相殺される。そして、送信された信号２が再生される。
【００５３】
次に、上記の干渉除去部１２，１４内における、ビット遅延について図３を用いて説明する。図３は、本発明の一実施形態に係るタイミング調整部１２ｅと復調部１２ｂとのブロック図である。なお、図１を用いて説明したように、タイミング調整部１４ｅは、このタイミング調整部１２ｅと同一の構成をとり、また、復調部１１ｂ，復調部１４ｂ，復調部１５ｂもそれぞれ、この復調部１２ｂと同一の構成をとる。
【００５４】
図３に示すように、タイミング調整部１２ｅは、計数部（ＣＯＵＮＴＥＲ）２１ａと、復号部（ＤＥＣＯＤＥ）２１ｂと、４分周器２１ｃとをそなえて構成されている。この計数部２１ａは、制御部１２ｄに接続されて復調された信号のクロック速度の４倍の速度に等しい高速クロックに同期した４種類の２値状態信号と復調された信号のクロック速度に同期した低速クロックとを出力しうるものであって、入力ポートＥｎ，クロックポートＣＫ，出力ポート１，２を有する。
【００５５】
この入力ポートＥｎは、制御部１２ｄからのＣＯＮＴ信号がイネーブル信号として入力されており、また、クロックポートＣＫは、高速クロック（４ＦＣＬＫ）が入力されている。そして、ＣＯＮＴ信号が例えば正論理のときは、４ＦＣＬＫに同期した４種類の２値状態信号が、出力ポート１，２から、“００”，“０１”，“１０”，“１１”と出力される。
【００５６】
また、出力ポート２の出力信号から、復調された信号のクロック速度に同期した低速クロック（ＦＣＫ）が生成出力され、このＦＣＫは、復調部１２ｂ内に入力されるようになっている。このＦＣＫは、高速クロックを分周することで得られ、また、このＦＣＫの立ち上がりは、４ＦＣＬＫの立ち上がりと一致している。なお、図３においては、その分周回路の図示を省略してある。
【００５７】
さらに、復号部２１ｂは、計数部２１ａに接続されて出力用の４本の出力線を有し、計数部２１ａからの４種類の２値状態信号に対応して４本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように、４ＦＣＬＫに同期して復調部１２ｂに２値状態を入力しうるものであり、入力ポート１，２と、出力ポート１，２，３，４とを有する。なお、以下の説明において、これらの出力ポート１，２，３，４を、それぞれ、ＤＥＣＯＤＥ  ＯＵＴ１，ＤＥＣＯＤＥＯＵＴ２，ＤＥＣＯＤＥ  ＯＵＴ３，ＤＥＣＯＤＥ  ＯＵＴ４と称することがある。
【００５８】
この入力ポート１，２は、計数部２１ａから出力される４種類の２値状態信号（“００”，“０１”，“１０”，“１１”）が入力される。ここで、出力ポート１，２，３，４における４本のうちの一本の２値状態だけが他の２値状態と異なるように切り替わるという意味は、例えば、計数部２１ａ出力が００のときは、出力ポート１のみ正論理で残りの出力ポート２，３，４は全て負論理となった状態を意味する。また、同様に、計数部２１ａ出力が０１のときは、出力ポート２のみ正論理で残りの出力ポート１，３，４は負論理となり、同様に、計数部２１ａ出力が１０のときは、出力ポート３のみ正論理で残りの出力ポート１，２，４は負論理となり、計数部２１ａ出力が１１のときは、出力ポート４のみ正論理で残りの出力ポート１，２，３は負論理となった状態を意味する。
【００５９】
そして、計数部２１ａは、ＣＯＮＴ信号が動作命令のときは復号部２１ｂの４本の出力線の２値状態が更新され、ＣＯＮＴ信号が非動作命令のときは復号部２１ｂの４本の出力線の２値状態が更新されないようになっている。すなわち、高速クロックの１信号クロック時間内では、これらの４種類のうちの一つだけが指定されるようになっている。
【００６０】
また、４分周器２１ｃは、高速クロックを４分周して、低速クロック（ＸＰＩＣＣＫ）を出力するものであり、この４分周器２１ｃは、常時ＸＰＩＣＣＫを出力し続けており、計数部２１ａのＣＯＮＴ信号のような制御信号による動作制御はされない。
次に、この図３に示す復調部１２ｂは、第１保持部２２と、第２保持部２３と、第３保持部２４とをそなえて構成されている。
【００６１】
この第１保持部２２は、アナログ・ディジタル変換部１２ａとタイミング調整部１２ｅとに接続され、タイミング調整部１２ｅからの４本の出力線に対応する保持部２２ａ，２２ｂ，２２ｃ，２２ｄを復調された信号の値に書き替えて４ビットの２値状態を出力するものであり、保持部２２ａ，２２ｂ，２２ｃ，２２ｄを有する。これらの保持部２２ａ，２２ｂ，２２ｃ，２２ｄは、それぞれ、例えばフリップフロップであり、１ビットの２値状態を保持できるものからなる。そして、これら保持部２２ａ，２２ｂ，２２ｃ，２２ｄは、それぞれ、データ入力ポートＤＩ，イネーブル信号ポートＥｎ，クロックポートＣＫ，データ出力ポートＤｏを有する。
【００６２】
ここで、４ＦＤＡＴＡ信号が復調された信号の値が、例えば“ＦＦ(HEX) ”のとき、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのうちの１つが、その復調された信号の値に更新される。なお、ここで、HEX は、１６進数を表し、この信号が４倍の速さでサンプリングされた値もやはり、ＦＦ(HEX) である。また、以下の説明において、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの出力を、それぞれ、ＦＦ１  ＯＵＴ１，ＦＦ１  ＯＵＴ２，ＦＦ１  ＯＵＴ３，ＦＦ１  ＯＵＴ４と称することがある。
【００６３】
また、第２保持部２３は、第１保持部２２とタイミング調整部１２ｅ内の計数部２１ａとに接続され、計数部２１ａからの低速クロックに同期して第１保持部２２からの４ビットの２値状態を記憶するものであり、保持部２３ａ，２３ｂ，２３ｃ，２３ｄを有する。これらの保持部２３ａ，２３ｂ，２３ｃ，２３ｄは、それぞれ、例えばフリップフロップであり、１ビットの２値状態を保持できるものからなる。そして、これら保持部２３ａ，２３ｂ，２３ｃ，２３ｄは、それぞれ、データ入力ポートＤＩ，クロックポートＣＫ，データ出力ポートＤｏを有し、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの出力ポートＤｏの内容が書き込まれる。なお、以下の説明において、保持部２３ａ，２３ｂ，２３ｃ，２３ｄの出力を、それぞれ、ＦＦ２  ＯＵＴ１，ＦＦ２  ＯＵＴ２，ＦＦ２  ＯＵＴ３，ＦＦ２  ＯＵＴ４と称することがある。
【００６４】
さらに、第３保持部２４は、第２保持部２３に接続され、第２保持部２３で記憶された４ビットの２値状態を、外部から入力される上記の復調された信号のクロック速度に同期したクロック速度で記憶するものであり、保持部２４ａ，２４ｂ，２４ｃ，２４ｄを有する。これらの保持部２４ａ，２４ｂ，２４ｃ，２４ｄは、それぞれ、例えばフリップフロップであり、１ビットの２値状態を保持できるものからなる。そして、これら保持部２４ａ，２４ｂ，２４ｃ，２４ｄは、それぞれ、データ入力ポートＤＩ，クロックポートＣＫ，データ出力ポートＤｏを有し、保持部２４ａ，２４ｂ，２４ｃ，２４ｄの出力ポートＤｏの内容が書き込まれる。なお、以下の説明において、保持部２４ａ，２４ｂ，２４ｃ，２４ｄの出力を、それぞれ、ＦＦ３  ＯＵＴ１，ＦＦ３  ＯＵＴ２，ＦＦ３  ＯＵＴ３，ＦＦ３  ＯＵＴ４と称することがある。
【００６５】
これにより、アナログ・ディジタル変換部１２ａから出力される４ＦＤＡＴＡは、ある時刻において、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのうち、イネーブル信号が正論理になっているものに書き込まれて、１−４のシリアル・パラレル変換される。そして、保持部２２ａ，２２ｂ，２２ｃ，２２ｄにおいて、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのうちの１つの出力だけが、４ＦＣＬＫで更新されて、第２保持部２３内の保持部２３ａ，２３ｂ，２３ｃ，２３ｄにおいて、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの全出力が、ＦＣＫで更新される。すなわち、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの出力データが異なるクロックの保持部２３ａ，２３ｂ，２３ｃ，２３ｄに、あたかも乗せ替えられたように、データが移動するのである。
【００６６】
さらに、保持部２４ａ，２４ｂ，２４ｃ，２４ｄにおいて、保持部２３ａ，２３ｂ，２３ｃ，２３ｄの全出力が、ＸＰＩＣＣＫで更新され、保持部２３ａ，２３ｂ，２３ｃ，２３ｄの出力データがリタイミングされ、そしてこのリタイミングされた出力データが、それぞれ、Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３，Ｏｕｔ４として出力されるのである。また、上述したように、この第３保持部は、復調された信号クロックの４倍の速度のクロックで動作するので、これらＯｕｔ１，Ｏｕｔ２，Ｏｕｔ３，Ｏｕｔ４がそれぞれ、Ｉ，Ｑ，−Ｉ，−Ｑに対応し、復調用の４種類の信号が得られる。
【００６７】
なお、この図３におけるタイミング調整部１２ｅを、計数部２１ａと復号部２１ｂとを一体として機能させることもできる。この場合、タイミング調整部１２ｅは、計数部２１ａと復号部２１ｂとを合わせたものとして機能し、４本の出力線を有する出力部と、ＦＣＫクロックを出力しうるクロック発生部とによって、その機能を発揮させることができる。
【００６８】
すなわち、出力部は、計数部２１ａと復号部２１ｂとを合わせたものとして、４本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように、復調された信号のクロック速度の４倍の速度に等しい高速クロックに同期して４本の出力線の２値状態を出力するものであり、また、そのクロック発生部は、復調された信号のクロック速度に同期した低速クロックを出力し、そして、ＣＯＮＴ信号が動作命令のときは、出力部の４本の出力線の２値状態が更新され、ＣＯＮＴ信号が非動作命令のときは、出力部の４本の出力線の２値状態が更新されないようにするものである。
【００６９】
次に、図７から図９を用いてＣＯＮＴ信号が常に正論理（Ｈ固定）の場合のタイミング調整部１２ｅの動作を説明する。
図７から図９は、それぞれ、本発明の一実施形態に係るタイミング調整部１２ｅのタイムチャートである。また、タイミング調整部１４ｅもこれらのタイムチャートと同様に動作する。この図７に示すタイムチャートは、左側が時刻開始点であり、４ＦＣＬＫ毎のビットの値を参照できるようになっている。この図７に示すタイムチャートの左端には、５種類の欄が設けられており、クロックと入力信号欄，ＤＥＣＯＤＥ動作欄，４ＦＣＬＫ動作欄，ＦＣＫ動作欄，ＸＰＩＣＣＫ動作欄がある。
【００７０】
まず、クロックと入力信号欄は、４ＦＣＬＫ，ＣＯＮＴ信号，ＦＣＫ，ＸＰＩＣＣＫ，４ＦＤＡＴＡの各信号の論理又は値が記載されている。ここで、４ＦＣＬＫは、信号クロックの４倍の速さに等しいクロックであり、また、ＣＯＮＴ信号は、通常、正論理であり、ＦＣＫは信号クロックの速さに等しいクロックであり、ＸＰＩＣＣＫは、信号クロックの速さに等しいクロックである。さらに、４ＦＤＡＴＡは、入力される信号を４倍の速さでサンプリングした値であって、“Ａ１”，“Ａ２”，“Ａ３”，“Ａ４”，“Ｂ１”，“Ｂ２”，…と表示されている。なお、これらの“Ａ１”等は、データ値を識別するための記号を表す。
【００７１】
次に、ＤＥＣＯＤＥ動作欄は、復号部２１ｂのそれぞれの出力であり、ＤＥＣＯＤＥ  ＯＵＴ１，ＤＥＣＯＤＥ  ＯＵＴ２，ＤＥＣＯＤＥ  ＯＵＴ３，ＤＥＣＯＤＥ  ＯＵＴ４の各欄を有する。また、４ＦＣＬＫ動作欄は、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれの出力であり、ＦＦ１  ＯＵＴ１，ＦＦ１  ＯＵＴ２，ＦＦ１  ＯＵＴ３，ＦＦ１  ＯＵＴ４の各欄を有する。さらに、ＦＣＫ動作欄は、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの出力であり、ＦＦ２  ＯＵＴ１，ＦＦ２  ＯＵＴ２，ＦＦ２  ＯＵＴ３，ＦＦ２  ＯＵＴ４の各欄を有する。加えて、ＸＰＩＣＣＫ動作欄は、保持部２４ａ，２４ｂ，２４ｃ，２４ｄのそれぞれの出力であり、ＦＦ３  ＯＵＴ１，ＦＦ３  ＯＵＴ２，ＦＦ３  ＯＵＴ３，ＦＦ３  ＯＵＴ４の各欄を有する。
【００７２】
以下の説明においては、この４ＦＣＬＫを時刻のサンプル点として、例えばクロック２０等と称して説明を行なうこととする。なお、各保持部の初期値は、いずれも０であるとする。
最初のクロック１にて、４ＦＤＡＴＡの値は“Ａ１”であり、復号部２１ｂの出力は、Ｈ，Ｌ，Ｌ，Ｌであり、保持部２２ａ用のＤＥＣＯＤＥ  ＯＵＴ１が正論理になって選択され、保持部２２ａは、“Ａ１”を格納して表示している。ここで、Ｈは正論理であり、Ｌは負論理である。
【００７３】
次に、クロック２にて、４ＦＤＡＴＡの値は“Ａ２”となり、復号部２１ｂの出力は、Ｌ，Ｈ，Ｌ，Ｌとなり、保持部２２ｂ用のＤＥＣＯＤＥ  ＯＵＴ２が正論理になって選択され、保持部２２ｂは、“Ａ２”を格納して表示する。ここで、保持部２２ａは、選択されず更新されないので“Ａ１”を表示し続けている。
続けて、クロック３にて、４ＦＤＡＴＡの値はＡ３となり、復号部２１ｂの出力は、Ｌ，Ｌ，Ｈ，Ｌとなり、保持部２２ｃ用のＤＥＣＯＤＥ  ＯＵＴ３が正論理になって選択され、保持部２２ｃは、“Ａ３”を格納して表示する。ここで、保持部２２ａ，２２ｂは、それぞれ、選択されず更新されないので“Ａ１”，“Ａ２”を、それぞれ表示し続けている。
【００７４】
さらに、クロック４にて、４ＦＤＡＴＡの値は“Ａ３”となり、復号部２１ｂの出力は、Ｌ，Ｌ，Ｌ，Ｈとなり、保持部２２ｄ用のＤＥＣＯＤＥ  ＯＵＴ４が正論理になって選択され、保持部２２ｄは、“Ａ４”を格納して表示する。ここで、保持部２２ａ，２２ｂ，２２ｃは、それぞれ、選択されず更新されないので“Ａ１”，“Ａ２”，“Ａ３”を、それぞれ表示し続けている。
【００７５】
そして、クロック５においては、復号部２１ｂの動作と、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの動作は、同様であるが、ＦＣＫとＸＰＩＣＣＫとが入力される。すなわち、ＦＣＫによって、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれに、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれの値が書き込まれ、“Ａ１”，“Ａ２”，“Ａ３”，“Ａ４”のように表示されている。ここで、異なるクロックの速度にデータが乗り替えられている。
【００７６】
また、クロック６からクロック８を経て、クロック９において、ＦＣＫにより、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれに、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれの値が書き込まれ、“Ｂ１”，“Ｂ２”，“Ｂ３”，“Ｂ４”のように表示される。加えて、ＸＰＩＣＣＫによって、保持部２４ａ，２４ｂ，２４ｃ，２４ｄのそれぞれに、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの値が書き込まれ、“Ａ１”，“Ａ２”，“Ａ３”，“Ａ４”のように表示される。
【００７７】
同様な書き替え動作が続けられて、図８に示すクロック１３からクロック２６の期間と、また、図９に示すクロック２７からクロック４０の期間とにおいて、データが更新される。
このように、ＣＯＮＴ信号が常時正論理（Ｈ固定）であれば、規則正しく信号の伝達がなされ、４ＦＣＬＫ，ＣＯＮＴ信号，ＦＣＫ，ＸＰＩＣＣＫの各クロックにより４ＦＤＡＴＡが伝達されて、復号部２１ｂの動作により、信号が規則正しく更新される。
【００７８】
これに対して、ＣＯＮＴ信号が負論理になって、信号伝達に遅延が生ずる場合を、図１０から図１２を用いて説明する。
図１０から図１２は、それぞれ、本発明の一実施形態に係るビット遅延が行なわれる場合のタイミング調整部１２ｅのタイムチャートである。例として３ビット遅延する場合を示している。なお、タイミング調整部１４ｅもこれらのタイムチャートと同様な動作を行なう。
【００７９】
また、図１０に示すタイムチャートに関する信号名は、図７から図９を用いて説明したタイムチャート内の信号名と同一であり、また、各欄に記述されている内容は、図７から図９を用いて説明したタイムチャート内の信号名と同一であるので、それらに関する更なる説明を省略する。さらに、この図１０において、ＣＯＮＴ信号が負論理になって影響を受けるのは、ＤＥＣＯＤＥ動作欄，４ＦＣＬＫ動作欄，ＦＣＫ動作欄である一方、最下部のＸＰＩＣＣＫ動作欄は、ＣＯＮＴ信号による影響がなく、図７から図９までに説明したものと、同様に動作する。
【００８０】
まず、この図１０に示すクロック１からクロック７までの間は、図７から図９で説明した内容と同様な動作が行なわれ、４ＦＤＡＴＡの値が“Ａ１”から“Ｂ３”まで更新される。
そして、クロック８にて、４ＦＤＡＴＡの値が“Ｂ４”となったときに、ＣＯＮＴ信号が負論理となる。このＣＯＮＴ信号が負論理になると、計数部２１ａの動作は停止するので、復号部２１ｂの動作も停止する。すなわち、復号部２１ｂの出力は、クロック７におけるＬ，Ｌ，Ｈ，Ｌと同様であって、保持部２２ｃ用のＤＥＣＯＤＥ  ＯＵＴ３が選択されたままとなり、保持部２２ｃが再度、更新されて“Ｂ４”を格納して表示する。ここで、保持部２２ａ，２２ｂ，２２ｄは、それぞれ、選択されず更新されないので“Ｂ１”，“Ｂ２”，“Ａ４”を、それぞれ表示し続けている。そして、ＦＣＫクロックも入力されないので、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの値は、更新されずに、クロック７における“Ａ１”，“Ａ２”，“Ａ３”，“Ａ４”のそれぞれの値が表示された状態が保持されている。
【００８１】
さらに、クロック９においては、ＣＯＮＴ信号が正論理に戻るので、復号部２１ｂの出力は、Ｌ，Ｌ，Ｌ，Ｈとなり、保持部２１ａ，２１ｂ，２１ｃ，２１ｄの出力は、それぞれ、“Ｂ１”，“Ｂ２”，“Ｂ４”，“Ｃ１”となって、保持部２１ｄが更新される。また、ＸＰＩＣＣＫによって、保持部２４ａ，２４ｂ，２４ｃ，２４ｄのそれぞれに、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの値が書き込まれ、“Ａ１”，“Ａ２”，“Ａ３”，“Ａ４”のように表示されている。ここで、異なるクロックの速度にデータが乗り替えられている。このように、特定の位置にある復号部２１ｂの内容のみを変更できる。
【００８２】
また、クロック１０において、保持部２１ａ，２１ｂ，２１ｃ，２１ｄの内容がそれぞれ、更新され、さらに、ＦＣＫによって、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれに、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれの値が書き込まれ、“Ｂ１”，“Ｂ２”，“Ｂ４”，“Ｃ１”のように表示されている。
【００８３】
さらに、この図１０に示すクロック１２において、ＣＯＮＴ信号は２回目の負論理となり、復号部２１ｂの出力は、Ｌ，Ｈ，Ｌ，Ｌを表示したままとなる。ここで、保持部２１ａ，２１ｂ，２１ｃ，２１ｄの出力は、それぞれ、“Ｃ２”，“Ｃ４”，“Ｂ４”，“Ｃ１”となり、保持部２１ｂのみ更新される。
続けて、図１１に示すクロック１３において、再度、ＣＯＮＴ信号が正論理となる。また、ＸＰＩＣＣＫは、規則正しく入力されるクロックであるので、このＸＰＩＣＣＫによって、保持部２４ａ，２４ｂ，２４ｃ，２４ｄのそれぞれに、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの値が書き込まれ、“Ｂ１”，“Ｂ２”，“Ｂ４”，“Ｃ１”のように表示されている。そして、クロック１４，クロック１５において、通常のデータ書き込みが行なわれ、クロック１５において、更新が遅延している保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれに、保持部２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれの値が書き込まれ、“Ｃ２”，“Ｃ４”，“Ｄ１”，“Ｄ２”のように表示される。
【００８４】
さらに、クロック１６において、ＣＯＮＴ信号は３回目の負論理となり、このとき、保持部２１ａ，２１ｂ，２１ｃ，２１ｄのうち２１ａのみが更新されて、その出力が、“Ｄ４”，“Ｃ４”，“Ｄ１”，“Ｄ２”となる。
続けて、クロック１７において、ＣＯＮＴ信号が正論理となり、保持部２１ａ，２１ｂ，２１ｃ，２１ｄの出力は、“Ｄ４”，“Ｅ１”，“Ｄ１”，“Ｄ２”となる一方、規則正しく入力されるＸＰＩＣＣＫによって、保持部２４ａ，２４ｂ，２４ｃ，２４ｄのそれぞれに、保持部２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの値が書き込まれ、“Ｃ２”，“Ｃ４”，“Ｄ１”，“Ｄ２”のように表示される。
【００８５】
そして、クロック１８の後のクロック１９において、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの出力が、“Ｄ４”，“Ｅ１”，“Ｅ２”，“Ｅ３”となり、クロック２０において、これらの出力が、保持部２３ａ，２３ｂ，２３ｃ，２３ｄに、書き込まれて、“Ｄ４”，“Ｅ１”，“Ｅ２”，“Ｅ３”のように表示される。
【００８６】
また、クロック２１において、ＸＰＩＣＣＫによって、保持部２３ａ，２３ｂ，２３ｃ，２３ｄの出力が、それぞれ、保持部２４ａ，２４ｂ，２４ｃ，２４ｄに書き込まれる。ここで、図８のクロック２１と図１１のクロック２１とを比較すると、図８の“Ｄ１”，“Ｄ２”，“Ｄ３”，“Ｄ４”は、本来出力されているはずの“Ｄ１”，“Ｄ２”，“Ｄ３”が出力されない。すなわち、“Ｄ１”，“Ｄ２”，“Ｄ３”の３ビットが遅延して、図１１の“Ｄ４”，“Ｅ１”，“Ｅ２”，“Ｅ３”が出力されているのである。
【００８７】
このように、ＣＯＮＴ信号を３回負論理にすることにより、３ビットだけ遅延させることができるようになり、また、ＣＯＮＴ信号を複数回負論理にすると、その回数に等しいビット数だけ遅延が行なわれる。
さらに、クロック２２から続けて、図１２のクロック２７の動作が行なわれ、図１２のクロック２８において、ＣＯＮＴ信号が４回目の負論理にされ、ビット遅延量は、４ビットとなる。また、クロック２９において、ＸＰＩＣＣＫによって、保持部２３ａ，２３ｂ，２３ｃ，２３ｄの出力が、それぞれ、保持部２４ａ，２４ｂ，２４ｃ，２４ｄに書き込まれ、また、ＦＣＫによって、保持部２２ａ，２２ｂ，２２ｃ，２２ｄの出力が、それぞれ、保持部２３ａ，２３ｂ，２３ｃ，２３ｄに書き込まれる。
【００８８】
そして、クロック３７において、ＸＰＩＣＣＫによって、保持部２３ａ，２３ｂ，２３ｃ，２３ｄの出力が、それぞれ、保持部２４ａ，２４ｂ，２４ｃ，２４ｄに書き込まれ、“Ｈ１”，“Ｈ２”，“Ｈ３”，“Ｈ４”と表示され、４ビット遅延することで、元のデータに戻るのである。すなわち、図９のクロック３７における値と比較すると、同一の“Ｈ１”，“Ｈ２”，“Ｈ３”，“Ｈ４”が格納されている。
【００８９】
このように、ＣＯＮＴ信号を４回負論理にすることにより、４ビット遅延させて元のビット並びに戻すことができて、ビットシフト量を調整できる。また、このように、タイミング調整部１２ｅを設けることで、遅延時間を自動的に調整することができるので、最適なタイミングでのサンプリングが可能となる。そして、信号復調部１１へ入力される異偏波信号が同一時刻に干渉除去部１２に入力されるので、干渉成分を十分除去できるようになる。
【００９０】
さらに、このように、遅延素子のようなアナログ素子を用いずに、遅延回路を構成できるので、システムの運用中でも、自動的に、遅延量を無瞬断で変更することができるのである。
次に、トランスバーサルイコライザ１２ｃと制御部１２ｄとの詳細を説明する。図４は、本発明の一実施形態に係るトランスバーサルイコライザ１２ｃの構成図である。この図４に示すトランスバーサルイコライザ１２ｃは、相関値計算部２７ａ，２７ｂ，２７ｃ，２７ｄと、加算部２７ｅ，２７ｆとを有する。なお、この図４に示すトランスバーサルイコライザ１２ｃの構成は、トランスバーサルイコライザ１１ｃ，１４ｃ，１５ｃの構成と同一である。
【００９１】
ここで、相関値計算部２７ａは、ＩチャネルとＩチャネルとの相関値を計算するものであり、この機能は、例えば縦列接続されたタップ（図示せず）によって実現され、また、これらの複数のタップは、タップ係数を有し、外部からその係数値を変更できるようになっている。さらに、相関値計算部２７ａは、縦列接続されたタップの中央部に位置するセンタタップのほか、このセンタタップに隣接するエコータップを有し、このセンタタップの係数と、エコータップの係数とは、後述するように、遅延量の計算に使用されるようになっている。
【００９２】
同様に、相関値計算部２７ｂは、ＩチャネルとＱチャネルとの相関値を計算するものであり、相関値計算部２７ｃは、ＱチャネルとＱチャネルとの相関値を計算するものであり、相関値計算部２７ｄは、ＱチャネルとＩチャネルとの相関値を計算するものである。そして、これら相関値計算部２７ｂ，２７ｃ，２７ｄの機能は、相関値計算部２７ａと同様に、縦列接続されたタップ（図示せず）によって実現されている。また、同様に、各センタタップの係数と、エコータップの係数とは、後述するように、遅延量の計算に使用されるようになっている。
【００９３】
すなわち、そのタップ群の中央タップが、主信号を表しており、また、その中央タップ以外のタップは、マルチパス信号を表すものであって、主信号に対して遅延又は進みがある信号を表す。そして、マルチパス信号を表す中央タップ以外のタップでの重み付けを変化させることにより、マルチパス信号の雑音を取り除けるようになっている。この重み付けとは、各タップの係数を変更することであって、この値は適切な値を設定するために可変となっている。
【００９４】
また、加算部２７ｅは、相関値計算部２７ａと相関値計算部２７ｂとの出力を加算するものであって、具体的には、マルチパス信号成分の雑音を除去することにより等化し、Ｉチャネル信号を出力する。また、同様に、加算部２７ｆは、相関値計算部２７ｃと相関値計算部２７ｄとの出力を加算するものであって、具体的には、マルチパス信号成分の雑音を除去することにより等化し、Ｑチャネル信号を出力する。
【００９５】
これにより、復調されたＯｕｔ１，Ｏｕｔ２，Ｏｕｔ３，Ｏｕｔ４の４種類の信号は、それぞれ、相関値計算部２７ａ，２７ｂ，２７ｃ，２７ｄに入力され、これらの相関値計算部２７ａ，２７ｂ，２７ｃ，２７ｄ内部の各タップ係数は、受信状況に応じて、適切な値に変更される。そして、相関値計算部２７ａ，２７ｂからの出力は、それぞれ、加算部２７ｅにおいて、加算され、等化されたＩチャネル信号が出力される。また、一方、相関値計算部２７ｃ，２７ｄからの出力は、それぞれ、加算部２７ｆにおいて、加算されて、等化されたＱチャネル信号が出力される。
【００９６】
図５は、本発明の一実施形態に係る制御部１２ｄの機能ブロック図である。この図５に示す制御部１２ｄは、交差偏波干渉量に基づいたＣＯＮＴ信号を出力するものであって、タイミング検出部２５と、制御信号出力部２６′とをそなえて構成されている。
また、このタイミング検出部２５，制御信号出力部２６′は、Ｉチャネルについてのものであって、Ｑチャネルについても、図示はしないが、同一のタイミング検出部，制御信号出力部が設けられている。なお、信号復調部１１内に設けられた制御部１１ｆ（図１参照）と、交差偏波干渉除去装置１６内の信号復調部１５内の制御部（図示せず）と、干渉除去部１４内の制御部（図示せず）とは、それぞれ、この制御部１２ｄと同一の構成をとる。これらの違いは、出力されるＣＯＮＴ信号の使用され方の違いである。
【００９７】
まず、タイミング検出部２５は、トランスバーサルイコライザ１２ｃ内の複数のタップの係数に基づいて交差偏波干渉量を抽出しその大きさを遅延量情報として出力しうるものであって、具体的には、このタイミング検出部２５は、トランスバーサルイコライザ１２ｃから、タップ係数情報（タップ係数）を入力され、そのタップ係数情報を復号して交差偏波干渉除去装置側の遅延量又は進み量を出力するものである。この量は、例えば３ビットで表され、＋３が最も遅れた状態を意味し、−３が最も進んだ状態を意味している。この＋３から−３の値の割り振り方は、次のようになる。すなわち、０１１が＋３，０１０が＋２，００１が＋１，０００が０，１１１が−１，１１０が−２，１０１が−３を表している。
【００９８】
そして、制御信号出力部２６′は、タイミング検出部２５からの遅延量情報と外部からの干渉成分信号とに基づいて復調部１２ｂを遅延動作させるべく制御信号を出力しうるものであって、具体的には、この制御信号出力部２６′は、タイミング検出部２５から出力される遅延量又は進み量と、外部から入力される干渉成分信号とによって、遅延が必要な場合は、正論理の制御信号（ＣＯＮＴ信号）の論理を負論理に変化させて出力させるものである。そして、この制御信号出力部２６′は、ＣＰＵ２６とメモリ（図示せず）とが協働することにより実現される。なお、ＣＰＵ２６自体については、公知のものであるので、これについての詳細な説明を省略する。
【００９９】
この干渉成分信号とは、干渉除去動作を保護するために用いられるものである。すなわち、干渉量がない場合か、あるいは、小さい場合には、タップ係数値の誤差の大きさが目立つので、遅延量を正確に制御できなくなる。そのために、上記の３ビットを読み込んで、その値を復号し、必要な遅延量を、ＣＯＮＴ信号を負論理にする回数で後段に通知するようになっている。具体的には、制御信号出力部２６′は、干渉量が０００，１１１の場合には、ＣＯＮＴ信号を負論理にせず、検出動作の保護を行ない、上述したように、負論理にした回数によって、調整されるのである。
【０１００】
また、この干渉が生じたことは、トランスバーサルイコライザ１２ｃから出力されたタップ係数情報と干渉成分信号とによって、通知されることにより行なわれる。従って、制御信号出力部２６′に干渉成分信号が入力され、この制御信号出力部２６′によって、干渉が発生しているか否かが監視され、干渉が発生していないときには、ＣＯＮＴ信号は正論理が出力され続け、また、干渉が生じてタイミングを調整する必要が生じた場合は、制御信号出力部２６′により、負論理となり、この負論理によって、ビット遅延がなされる。
【０１０１】
このように、干渉除去部１２（図２参照）においては、ＣＯＮＴ信号によって、交差偏波干渉が生じていない場合は、通常のタイミングで干渉除去を行なえる一方、交差偏波干渉が生じた場合は、所定の遅延量を発生させて干渉除去を行なえるようになる。また、タイミング検出部２５にてトランスバーサルイコライザ１２ｃからのタップ係数を基にしなくても検出ができるようになる。
【０１０２】
また、信号復調部１１（図２参照）においては、制御部１１ｆから出力されるＣＯＮＴ信号が、アナログ・ディジタル変換部１１ａのサンプリングタイミングの調整に使用される。すなわち、制御部１１ｆ内のタイミング検出部２５の検出結果は、３ビットで表され、最適の時に“０”、遅い時“３”、早い時“−３”をそれぞれ出力して、その３ビットデータが、制御信号出力部２６′に取り込まれて、最適となるように、ＣＯＮＴ信号が生成されるのである。
【０１０３】
図６は、本発明の一実施形態に係る制御部１２ｄのブロック図であり、図５に示すタイミング検出部２５のＩチャネルについての一例を示している。この図６に示す制御部１２ｄ内のタイミング検出部２５は、大小比較器２５ａと、セレクター２５ｂ，２５ｅと、加算器２５ｃ，２５ｄと、ＥＸＯＲ演算器２５ｆと、３値レベル変換器２５ｇとをそなえて構成されている。
【０１０４】
ここで、大小比較器２５ａは、Ｉチャネルについての同相センタタップ係数とＩチャネルについての直交センタタップ係数とを比較して、その係数値の大きい方のタップ係数とその比較結果とをそれぞれ、切り替え信号として、後段に出力するものである。このＩチャネルについての同相センタタップ係数とは、トランスバーサルイコライザ１２ｃの相関値計算部２７ａ内の中央に位置するタップの係数をいい、また、Ｉチャネルについての直交センタタップ係数とは、トランスバーサルイコライザ１２ｃの相関値計算部２７b内の中央に位置するタップの係数をいう。
また、セレクター２５ｂは、大小比較器２５ａからの切り替え信号によって、Ｉチャネルについての同相センタタップ係数とＩチャネルについての直交センタタップ係数とのいずれかの係数を選択して後段に出力するものである。
【０１０５】
さらに、加算器２５ｃは、Ｉチャネルについての複数の同相エコータップ係数を加算して出力するものである。このＩチャネルについての複数の同相エコータップ係数とは、トランスバーサルイコライザ１２ｃの相関値計算部２７ａ内のセンタタップに隣接する前後のタップの係数をいう。すなわち、センタタップ以外のタップについて、所定の個数のタップの係数を全て加算するようになっている。なお、所定の個数のタップは任意に選択することができ、センタタップに隣接する前後のタップの２個に限らずに、それ以上の個数のタップを選択してもよい。
【０１０６】
また、加算器２５ｄは、Ｉチャネルについての複数の直交エコータップ係数を加算して出力するものである。このＩチャネルについての複数の直交エコータップ係数とは、トランスバーサルイコライザ１２ｃの相関値計算部２７ｂ内のセンタタップに隣接する前後のタップ係数をいい、センタタップ以外のタップについて、所定の個数のタップ係数を全て加算するようになっている。なお、所定の個数のタップは任意に選択することができ、センタタップに隣接する前後のタップの２個に限らずに、それ以上の個数のタップを選択してもよい。そして、セレクター２５ｅは、大小比較器２５ａからの切り替え信号によって、加算器２５ｃの出力と加算器２５ｄの出力とのいずれかの係数を選択して後段に出力するものである。
【０１０７】
また、ＥＸＯＲ演算器２５ｆは、セレクター２５ｂの出力とセレクター２５ｅの出力との排他的論理和を出力するものであり、相関値計算部２７ａ，相関値計算部２７ｂのいずれかを選択するようになっている。すなわち、相関値計算部２７ａを選択する場合は、Ｉチャネルについての同相センタタップ係数と、Ｉチャネルについての複数の同相エコータップ係数を全て加算したものとが加算されて出力され、そして、相関値計算部２７ｂを選択する場合は、Ｉチャネルについての直交センタタップ係数と、Ｉチャネルについての複数の直交エコータップ係数を全て加算したものとが加算されて出力されるようになっている。
【０１０８】
そして、３値レベル変換器２５ｇは、ＥＸＯＲ演算器２５ｆから出力される信号を３値変換して、０００から１１１までの８種類の信号として出力するものである。
なお、これらの大小比較器２５ａと、セレクター２５ｂ，２５ｅと、加算器２５ｃ，２５ｄと、ＥＸＯＲ演算器２５ｆと、３値レベル変換器２５ｇとは、それぞれ、論理回路によって、その機能が実現される。また、Ｑチャネルについても、Ｉチャネルと同様に動作する。
【０１０９】
そして、これにより、大小比較器２５ａにおいて、Ｉチャネルについての同相センタタップ係数とＩチャネルについての直交センタタップ係数とが比較されて切り替え信号が出力され、そして、セレクター２５ｂにおいて、その切り替え信号によって、Ｉチャネルについての同相センタタップ係数とＩチャネルについての直交センタタップ係数とのいずれかの係数が出力される。さらに、同じ切り替え信号によって、加算器２５ｃと加算器２５ｄとのいずれか一方が出力される。
【０１１０】
そして、切り替え信号により、Ｉチャネルについての同相センタタップ係数及びＩチャネルについての直交エコータップ係数が選択されたときは、ＥＸＯＲ演算器２５ｆにおいて、セレクター２５ｂの出力とセレクター２５ｅの出力との排他的論理和が計算されてその結果が出力され、また、Ｉチャネルについての直交センタタップ係数及びＩチャネルについての直交エコータップ係数が選択されたときは、ＥＸＯＲ演算器２５ｆにおいて、セレクター２５ｂの出力とセレクター２５ｅの出力との排他的論理和が計算されてその結果が出力されるのである。
【０１１１】
そして、この値は、３値レベル変換器２５ｇにおいて、０００から１１１までの７種類の信号として出力され、ＣＰＵ２６において、その７種類の信号は、干渉成分信号とともに検証されて、ＣＯＮＴ信号が制御されるのである。なお、Ｑチャネルについても、全く同一であるので、更なる説明を省略する。
そして、このような構成によって、ディジタル信号のビットシフトが行なわれて、信号復調部１１と干渉除去部１２とによる交差偏波干渉分が除去される。
【０１１２】
図１３は、本発明の一実施形態に係る制御信号出力部２６′のフローチャートであり、ＣＰＵ２６の動作を表示している。ステップＡ１から開始されるこのフローは、まず、ステップＡ２において、ＣＰＵ２６は、干渉成分信号が、“０００”，“１１１”以外であるか否かを判定し、それら以外の場合は、ＹＥＳルートをとり、ステップＡ３において、タイミング検出信号が“０”以外か否かを判定する。また、このステップＡ３において、タイミング検出信号が“０”以外であると、ＹＥＳルートをとり、ステップＡ４において、ＣＯＮＴ信号（ＣＯＮＴＲＯＬ信号）が送出され、干渉量が無くなる方向に制御される。
【０１１３】
加えて、このステップＡ４に続けて、ＣＯＮＴ信号による所定時間のビット遅延操作が行なわれ、復調されたベースバンド信号のクロックの４倍の速度に等しい逓倍クロックに同期して動作する交差偏波干渉除去用のビットシフトが行なわれる。
まず、上記のステップＡ４がディジタル信号を遅延させるか否かを交差偏波干渉量に基づいて判定する判定ステップに相当し、この判定ステップにてディジタル信号を遅延させない場合は、ＣＰＵ２６は、逓倍クロックに同期した４種類の２値状態信号と復調されたベースバンド信号のクロックに同期した低速クロックとを出力するとともに、判定ステップにて遅延させる場合は４種類の２値状態信号と低速クロックとの出力を停止する（通過・遅延ステップ）。
【０１１４】
さらに、ＣＰＵ２６は、２値状態を記憶する保持部２２ａ，２２ｂ，２２ｃ，２２ｄを４個そなえた第１保持部２２内の特定の保持部を指定し（指定ステップ）、ＣＰＵ２６はこの指定ステップにて指定された特定の保持部に逓倍クロックに同期したディジタル信号の１ビットの２値状態を書き込む（第１書き込みステップ）。なお、ここでのディジタル信号とは、復調された４ＦＤＡＴＡを意味する。
【０１１５】
続けて、ＣＰＵ２６は、２値状態を記憶する保持部２３ａ，２３ｂ，２３ｃ，２３ｄを４個そなえた第２保持部２３内の各保持部に、第１保持部２２を構成する各保持部の２値状態を、低速クロックで書き込み（第２書き込みステップ）、ＣＰＵ２６は、２値状態を記憶する保持部２４ａ，２４ｂ，２４ｃ，２４ｄを４個そなえた第３保持部２４内の各保持部に、第２保持部２３を構成する各保持部の２値状態を、ベースバンド信号のクロックで書き込む（第３書き込みステップ）。
【０１１６】
このように、ＣＯＮＴ信号のパルスを制御することで、データを選択してビットの並び替えができ、ＣＰＵ２６がＣＯＮＴ信号を負論理にする回数を制御することによって、所定時間のビット遅延を起こさせることが可能となり、ディジタル信号を遅延させられるようになる。
また、このように、ディジタル信号の遅延量に対応して、遅延量または進み量を調整できるので、信号復調部１１（１５）における干渉量にリアルタイムで、追随できるようになり、システム運用中でも遅延量を無瞬断で変更できるようになる。その上、操作者の操作が不要となり、システム運用中でも、変更操作ができるので、きめ細やかな制御が可能となる。また、温度等の環境変化によらず、遅延量を設定できるようになる。
【０１１７】
また、このようにして、信号復調部１１（１５）に入力されるディジタル信号と交差偏波干渉除去部１２（１４）に入力されるディジタル信号との間で、同期をとるように調整できるようになるので、干渉成分を容易に除去できるようになる。
さらに、このようにして、簡易なディジタル装置を用いることによって、遅延量を制御することができるようになるので、装置の無調整化、高密度化、安定動作ができるようになる。加えて、また、安価に設備投資を行なえるので、本システムの導入が促進されるようになる。
【０１１８】
（Ｂ）その他
本発明は上述した実施態様に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、種々変形して実施することができる。
上述した実施形態では、送信装置３０と受信装置２０とが別々が設けられているが、対向して無線送受信を行なえるように、送信側と受信側とが、それぞれ、送信装置３０と受信装置２０とをそなえて構成されるようにもできる。
【０１１９】
また、上述した実施形態の説明中で使用した論理は、例示したものであるので、その論理値は、設計によって、変更してもよい。
さらに、上述した説明では、クロック速度のｎは４としていたが、これは、変調方式の変更等により、８や１６等に変更できる。さらに、ビット遅延量は、３ビットに限らずに、１，２ビット及びそれ以上でも可能である。
【０１２０】
なお、上述の制御信号は、ＣＯＮＴ信号と称されたり、図１３でＣＯＮＴＲＯＬ信号と表示されているが、同一のものである。
【０１２１】
【発明の効果】
以上詳述したように、本発明の交差偏波干渉除去装置によれば、同一周波数帯で相互に直交する２種類の偏波のそれぞれを用いて送信された無線信号のうちの一方に起因する第１の信号を受信してから第１の信号をアナログ・ディジタル変換し復調し等化処理して第１ベースバンド信号を出力しうる信号復調部と、送信された無線信号のうちの他方に起因する第２の信号を受信してから第２の信号をアナログ・ディジタル変換し、得られたディジタル信号を所定の時間だけ遅延させて復調し等化処理して第２ベースバンド信号を出力しうる干渉除去部と、信号復調部からの第１ベースバンド信号と干渉除去部からの第２ベースバンド信号とを加算して出力する加算部とをそなえ、この干渉除去部が、アナログ・ディジタル変換部と、復調部と、複数のタップを有する等化部と、制御部と、タイミング調整部とをそなえて構成されているので、遅延時間を自動的に調整できるようになって、最適なタイミングでのサンプリングが可能となり、また、ディジタル信号の遅延を制御でき、干渉成分を十分除去できる利点がある。そして、交差偏波干渉が生じていない場合は、通常のタイミングで干渉除去を行なえる一方、交差偏波干渉が生じた場合は、所定の遅延量を発生させて干渉除去を行なえる利点がある（請求項１）。
【０１２２】
さらに、タイミング調整部は、計数部と、復号部とをそなえ、制御信号が動作命令のときは復号部のｎ本の出力線の２値状態が更新され、制御信号が非動作命令のときは復号部のｎ本の出力線の２値状態が更新されないように構成することができ、このようにすれば、制御信号のパルスを制御して所定時間のビット遅延を起こさせて、ディジタル信号を遅延させることができるようになる（請求項２）。
【０１２３】
そして、このタイミング調整部は、ｎ本の出力線のうちの一本の２値状態だけが他の出力線の２値状態と異なるように、ｎ本の出力線の２値状態を出力する出力部と、低速クロックを出力しうるクロック線とをそなえ、制御信号が動作命令のときは、出力部のｎ本の出力線の２値状態が更新され、制御信号が非動作命令のときは、出力部のｎ本の出力線の２値状態が更新されないように構成してもよく、このようにすれば、ディジタル信号の遅延量に対応して、遅延量または進み量を調整できるので、復調部における干渉量にリアルタイムで、追随できるようになり、遅延量を無瞬断で変更できるようになる（請求項３）。
【０１２４】
また、上記の復調部は、ｎビットの２値状態を出力する第１保持部と、計数部からの低速クロックに同期して第１保持部からのｎビットの２値状態を記憶する第２保持部と、第２保持部で記憶されたｎビットの２値状態を、復調された信号のクロック速度に同期したクロック速度で記憶する第３保持部とをそなえて構成することができ、このようにすれば、操作者の操作が不要となり、システム運用中でも、変更操作ができるので、きめ細やかな制御が可能となる。また、温度等の環境変化によらず、遅延量を設定できるようになる（請求項４）。
【０１２５】
さらに、上記の制御部は、複数のタップの係数に基づいて交差偏波干渉量を抽出しその大きさを遅延量情報として出力しうるタイミング検出部と、その遅延量情報と外部からの干渉成分信号とに基づいて制御信号を出力しうる制御信号出力部とをそなえて構成することができ、このようにすれば、復調部に入力されるディジタル信号と交差偏波干渉除去部に入力されるディジタル信号との間で、同期をとるように調整できるようになるので、干渉成分を容易に除去できる利点がある（請求項５）。
【０１２６】
さらに、本発明の交差偏波干渉除去用のビットシフト方法は、ディジタル信号を遅延させるか否かを交差偏波干渉量に基づいて判定する判定ステップと、判定ステップにてディジタル信号を遅延させない場合は逓倍クロックに同期したｎ種類の２値状態信号と復調されたベースバンド信号のクロックに同期した低速クロックとを出力する通過・遅延ステップと、第１保持部内の特定の保持部を指定する指定ステップと、特定の保持部に逓倍クロックに同期したディジタル信号の１ビットの２値状態を書き込む第１書き込みステップと、第２保持部内の各保持部に第１保持部内の各保持部の２値状態を低速クロックで書き込む第２書き込みステップと、第３保持部内の各保持部に第２保持部内の各保持部の２値状態をベースバンド信号のクロックで書き込む第３書き込みステップとをそなえて構成されているので、アナログ信号のサンプリングタイミングを自動的にタイミング調整部によって最適調整し、最大限の異偏波干渉除去性能を発揮できる利点がある。また、簡易なディジタル装置を用いることによって、遅延量を制御することができるようになり、安価で設備投資を行なえるようになり、システム導入が促進できるようになるうえ、装置の無調整化、高密度化、安定動作ができる利点がある（請求項６）。
【図面の簡単な説明】
【図１】本発明を適用される交差偏波伝送システムの構成図である。
【図２】本発明を適用される交差偏波干渉除去装置のブロック図である。
【図３】本発明の一実施形態に係るタイミング調整部と復調部とのブロック図である。
【図４】本発明の一実施形態に係るトランスバーサルイコライザの構成図である。
【図５】本発明の一実施形態に係る制御部の機能ブロック図である。
【図６】本発明の一実施形態に係る制御部のブロック図である。
【図７】本発明の一実施形態に係るタイミング調整部のタイムチャートである。
【図８】本発明の一実施形態に係るタイミング調整部のタイムチャートである。
【図９】本発明の一実施形態に係るタイミング調整部のタイムチャートである。
【図１０】本発明の一実施形態に係るビット遅延が行なわれる場合のタイミング調整部のタイムチャートである。
【図１１】本発明の一実施形態に係るビット遅延が行なわれる場合のタイミング調整部のタイムチャートである。
【図１２】本発明の一実施形態に係るビット遅延が行なわれる場合のタイミング調整部のタイムチャートである。
【図１３】本発明の一実施形態に係る制御信号出力部のフローチャートである。
【図１４】受信された一方の偏波から交差偏波干渉成分を除去する方法の説明図である。
【符号の説明】
１１，１５  信号復調部
１１ａ，１２ａ，１４ａ，１５ａ  アナログ・ディジタル変換部
１１ｂ，１２ｂ，１４ｂ，１５ｂ  復調部
１１ｃ，１２ｃ，１４ｃ，１５ｃ  トランスバーサルイコライザ
１１ｆ，１２ｄ  制御部
１１ｅ  発振部
１２，１４  干渉除去部
１２ｅ  タイミング調整部
１２ｆ  位相処理部
１３，１６  交差偏波干渉除去装置
１３ａ，１６ａ  加算部
１３ｂ，１６ｂ  誤差検出部
２０  受信装置
２１ａ  計数部
２１ｂ  復号部
２１ｃ  ４分周器
２２  第１保持部
２３  第２保持部
２４  第３保持部
２２ａ，２２ｂ，２２ｃ，２２ｄ，２３ａ，２３ｂ，２３ｃ，２３ｄ，２４ａ，２４ｂ，２４ｃ，２４ｄ  保持部
２５  タイミング検出部
２５ａ  大小比較器
２５ｂ，２５ｅ  セレクター
２５ｃ，２５ｄ，２７ｅ，２７ｆ  加算器
２５ｆ  ＥＸＯＲ演算器
２５ｇ  ３値レベル変換部
２６  ＣＰＵ
２６′  制御信号出力部
２７ａ，２７ｂ，２７ｃ，２７ｄ  相関値計算部
３０  送信装置
３０ａ，３０ｂ  送信部
３１  無線空間
３２ａ，３２ｃ  周波数変換部
３２ｂ  局部発振器
４０ａ，４０ｂ，４０ｃ，４０ｄ  アンテナ
５０  交差偏波伝送システム
【図１】
0003859909.tif 000002
【図２】
0003859909.tif 000003
【図３】
0003859909.tif 000004
【図４】
0003859909.tif 000005
【図５】
0003859909.tif 000006
【図６】
0003859909.tif 000007
【図７】
0003859909.tif 000008
【図８】
0003859909.tif 000009
【図９】
0003859909.tif 000010
【図１０】
0003859909.tif 000011
【図１１】
0003859909.tif 000012
【図１２】
0003859909.tif 000013
【図１３】
0003859909.tif 000014
【図１４】
0003859909.tif 000015