(57)【特許請求の範囲】
【請求項１】
外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送方法であって、
上記ＣＰＵで指定された、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したときに、上記表示タイミングでメモリから読み出された入力画像データにおける上記表示位置データの位置の画素データをバッファメモリに一時的に書き込む一方、上記ＣＰＵの読出タイミングで上記画素データを上記バッファメモリから上記ＣＰＵに読み出すことを特徴とする画像転送方法。
【請求項２】
上記メモリから読み出された入力画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことを特徴とする請求項１に記載の画像転送方法。
【請求項３】
外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、
上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、
上記一致検出回路により上記両位置データの一致が検出されたときに、上記表示装置の表示タイミングで上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素データを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを備えていることを特徴とする画像転送装置。
【請求項４】
上記バッファメモリの記憶容量が１水平ライン分よりも小さいことを特徴とする請求項３に記載の画像転送装置。
【請求項５】
入力画像データを格納するメモリと、
上記メモリから入力画像データを表示装置の表示タイミングで読み出す読出制御回路と、
上記メモリから読み出された入力画像データに画像処理を施す画像処理プログラムを実行するＣＰＵと、
外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、上記メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、該一致検出回路により上記両位置データの一致が検出されたときに、上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素のデータを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを有する画像転送装置とを備えていることを特徴とする画像処理装置。
【請求項６】
上記メモリから読み出された入力画像データに拡大または縮小処理を施して上記バッファメモリに出力する拡大／縮小回路をさらに備えていることを特徴とする請求項５に記載の画像処理装置。
【請求項７】
上記バッファメモリの記憶容量が１水平ライン分よりも小さいことを特徴とする請求項５に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一旦画像メモリに取り込んだ入力画像を、表示装置に表示する一方で、ＣＰＵなどの処理装置において処理するために、画像メモリから入力画像が読み出されるときの表示装置の表示タイミングと異なる所望のタイミングでその処理装置に転送する画像転送方法およびその装置ならびにその装置を用いた画像処理装置に関するものである。
【０００２】
【従来の技術】
従来、ビデオキャプチャー装置などの画像合成装置においては、外部から入力されたビデオ画像を取り込んで、表示装置に表示されている表示画像上に重畳して表示する際に、ビデオ画像のデジタルデータを一旦画像メモリに蓄えた後、所定の表示タイミングで表示装置に表示された表示画像上に設けられたウインドウに表示する。このような装置において、ビデオ画像を拡大して表示する場合、図３に示すような構成が用いられる。
【０００３】
この構成においては、ビデオカメラ２１から出力された、例えばＮＴＳＣ方式やＰＡＬ方式のビデオ信号は、ビデオデコーダ２２で処理される。ここでは、ビデオ信号から同期信号と画像信号とが分離され、その画像信号がデジタル信号に変換される。そのデジタルの画像データは、画像メモリ２３に書き込まれる。
【０００４】
画像メモリ２３から読み出された画像データは、拡大処理回路２４で水平方向および垂直方向に指定された倍率で拡大処理が施された後、表示装置２５の表示部２５ａに表示されている表示画像上に拡大画像として表示される。
【０００５】
一般に、画像メモリのアクセスバンド幅は、ライン当たりのドット数×動作速度で定められるので、アクセスバンド幅を大きくしないためには、ドット数または／および動作速度を制限する必要がある。そこで、通常、メモリへの書き込みの前ではなく後に画像データを拡大することによって、ドット数および動作速度を不要に上昇させることなく、アクセスバンド幅を小さくしている。
【０００６】
また、上記のような画像合成装置においては、入力画像の所望の部分を抜き出して（クリッピングして）、表示装置２５に表示されたベース画面に入力画像を併せて表示することができる。入力画像の抜き出しは、図示しない表示コントローラによって、指定された期間で画像メモリ２３から読み出すことで行われる。
【０００７】
【発明が解決しようとする課題】
ところで、画像メモリ２３から読み出された画像データをＣＰＵなどの処理装置を用いてソフトウェアによって所望の画像処理を行う場合、画像メモリ２３に格納された画像データをＣＰＵで直接読み出している。
【０００８】
しかしながら、上記の構成では、表示装置２５に表示される拡大画像と同じ拡大画像をソフトウェアによって処理する場合、表示装置２５の表示タイミングで読み出された画像データが拡大処理回路２４で拡大されるため、その拡大画像データをＣＰＵのタイミングで取り込むことができない。このため、画像メモリ２３からＣＰＵによって直接読み出された画像データに、拡大処理回路２４で行う同等の拡大処理をソフトウェアで施さなければならず、それだけＣＰＵの負担が増大するという問題がある。
【０００９】
しかも、拡大（または縮小）処理をソフトウェアで行うためのアルゴリズムが拡大の手法の相違によって微妙に異なるので、そのアルゴリズムを正確に適用しないと、回路処理で得られた拡大画像データと同一の拡大画像データを得ることができない。
【００１０】
また、画像メモリ２３に格納された入力画像の所望の部分を取り込むためにソフトウェアによるクリッピング処理を行う場合、所望の部分をＣＰＵによって画像メモリ２３から直接読み出すためのアドレス設定などをソフトウェアで行わなければならない。したがって、この場合もやはりＣＰＵの負担を増大させるという問題がある。
【００１１】
本発明は、上記の事情に鑑みてなされたものであって、ＣＰＵなどの処理装置の負担を軽減するため、かつ表示装置に表示される画像と同じ画像を処理装置に取り込むために、処理装置にハードウェアで拡大・縮小やクリッピングの処理が施された画像を取り込む方法およびその装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明の画像転送方法は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送方法であって、上記ＣＰＵで指定された、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したときに、上記表示タイミングでメモリから読み出された入力画像データにおける上記表示位置データの位置の画素データをバッファメモリに一時的に書き込む一方、上記ＣＰＵの読出タイミングで上記画素データを上記バッファメモリから上記ＣＰＵに読み出すことを特徴としている。
【００１３】
上記の方法では、入力画像データを表示装置に表示させるために、メモリから表示タイミングで読み出される。一方、両位置データが一致したときに、その表示位置の画像データをバッファメモリに書き込んだ後、ＣＰＵの読出タイミングで読み出すので、入力画像データのうちＣＰＵで指定された所望の表示位置の画像がバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。
【００１４】
上記の画像転送方法においては、上記メモリから読み出された入力画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことが好ましい。このようにすれば、拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なるＣＰＵの読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなるので、ＣＰＵの負担をさらに軽減することができるとともに、回路（ハードウェア）処理によって得られた拡大または縮小画像データをそのまま処理装置で利用できる。
【００１５】
本発明の画像転送装置は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、上記一致検出回路により上記両位置データの一致が検出されたときに、上記表示装置の表示タイミングで上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素データを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを備えていることを特徴としている。
【００１６】
上記の構成では、一致検出回路によって両位置データの一致が検出されると、メモリから読み出された入力画像データにおける画素データのうち、その表示位置の画素データがバッファメモリに書き込まれた後、ＣＰＵの読出タイミングで読み出される。これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。
【００１７】
上記の画像転送装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことが好ましい。このように、バッファメモリの記憶容量を設定することによって、例えば通常の１水平ライン分より多い１水平ライン分のデータを有する拡大画像データを出力するには、複数回の書き込みと読み出しとを必要とするが、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。これにより、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。
【００１８】
本発明の画像処理装置は、入力画像データを格納するメモリと、上記メモリから入力画像データを表示装置の表示タイミングで読み出す読出制御回路と、上記メモリから読み出された入力画像データに画像処理を施す画像処理プログラムを実行するＣＰＵと、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、上記メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、該一致検出回路により上記両位置データの一致が検出されたときに、上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素のデータを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを有する画像転送装置とを備えていることを特徴としている。
【００１９】
上記の構成では、入力画像データは、表示装置に表示されるために、メモリから表示タイミングで読み出される一方、画像転送装置に取り込まれる。画像転送装置において、一致検出回路によって両位置データの一致が検出されると、メモリから読出制御回路によって読み出された入力画像データのうち、その表示位置の画素データがバッファメモリに書き込まれた後、ＣＰＵの読出タイミングで読み出される。これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。
【００２０】
上記の画像処理装置においては、上記メモリから読み出された入力画像データに拡大または縮小処理を施して上記バッファメモリに出力する拡大／縮小回路をさらに備えていることが好ましい。このようにすれば、拡大／縮小回路によって得られた拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なるＣＰＵの読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなるので、ＣＰＵの負担をさらに軽減することができるとともに、回路（ハードウェア）処理によって得られた拡大または縮小画像データをそのままＣＰＵで利用できる。
【００２１】
あるいは、上記の画像処理装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことが好ましい。このように、バッファメモリの記憶容量を設定することによって、前述のように、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。これにより、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。
【００２２】
【発明の実施の形態】
本発明の実施の一形態について図１および図２に基づいて説明すれば、以下の通りである。
【００２３】
本実施の形態では、画像転送装置が画像処理装置としてのビデオキャプチャー装置に組み込まれた構成について説明する。
【００２４】
本実施の形態に係るビデオキャプチャー装置は、図２に示すように、ビデオカメラ１、ビデオデコーダ２、ＦＩＦＯメモリ（図中、ＦＩＦＯ）３、画像メモリ４、拡大／縮小処理回路５およびバッファ回路６を備えている。
【００２５】
ビデオカメラ１としては、白黒で画像を撮影する産業用のビデオカメラが用いられる。ビデオデコーダ２は、ビデオカメラ１から出力されたアナログのＮＴＳＣ方式やＰＡＬ方式といったビデオ信号（コンポジットビデオ信号）から抽出された画像信号のデジタルへの変換、ビデオ信号からの水平同期信号および垂直同期信号の分離等を行う装置である。
【００２６】
ＦＩＦＯメモリ３は、ビデオデコーダ２から出力される入力画像データを書き込まれた順に読み出すメモリである。このＦＩＦＯメモリ３は、画像メモリ４からの入力画像データの読み出しを優先させるために、後述の表示コントローラ９（図１参照）によって制御される表示装置８の表示タイミングに応じて、ビデオデコーダ２から出力される入力画像データの画像メモリ４への読み出しのタイミングが制御される。
【００２７】
メモリ（メモリ手段）としての画像メモリ４は、入力画像データを蓄える半導体メモリ（ビデオＲＡＭなど）である。この画像メモリ４は、ＦＩＦＯメモリ３から読み出された入力画像データを順次蓄えていき、表示装置８の表示タイミングに合わせて読み出していくように、書き込みおよび読み出しが制御される。
【００２８】
画像メモリ４への書き込みに用いられる書込アドレスは、例えば、１ラインにおける各画素に割り当てられた下位の１０ビットと、各ラインに割り当てられた上位の９ビットとによって構成されている。下位の１０ビットは、１水平ラインにおける各ドットに対応したドットクロックをカウントするカウンタによって生成される。一方、上位の９ビットのうち８ビットは、水平同期信号をカウントするカウンタによって生成される。残余の１ビットは奇数フィールドと偶数フィールドとを区別するために設けられ、垂直同期信号に基づいて与えられる。
【００２９】
なお、上記のドットクロックは、１水平走査期間内の有効表示期間において各画素が供給されるタイミングに同期したクロックであり、外部から供給される（またはビデオデコーダで生成される）。
【００３０】
画像メモリ４からの読み出しに用いられる読出アドレスは、予め別途用意されている。この読出アドレスは、表示コントローラ９から供給される１画素毎に対応したドットクロックをカウンタでカウントすることによって得られた下位の１０ビット（水平位置に対応）と、１水平走査期間において有効な画像データが存在する期間でアクティブとなる信号をカウンタでカウントすることによって得られた上位の９ビット（垂直位置に対応）からなる。このような読出アドレスは、後述する読出アドレス発生回路１１で生成される。
【００３１】
拡大／縮小手段としての拡大／縮小処理回路５は、画像メモリ４から読み出された入力画像データを水平方向および垂直方向に予め設定された倍率で拡大または縮小する。拡大の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して隣接する画素データ間に補間すべきデータを生成する方法が挙げられる。また、縮小の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して元の画素数より少ない新たな画素データを生成する方法が挙げられる。
【００３２】
なお、以降の説明では、画像を拡大する例について説明する。
【００３３】
バッファ回路６は、拡大／縮小処理回路５から出力された拡大画像データにおいて、ＣＰＵ７により指定された位置のデータと上記の表示タイミングで定まる位置のデータとが一致したときに、その位置の画素データを一時的に蓄え、ＣＰＵ７の要求するタイミングで出力するように構成されている。このバッファ回路６については、後にさらに詳しく説明する。
【００３４】
バッファ回路６は、図１に示すように、Ｄフリップフロップ６１、ＦＩＦＯメモリ（図中、ＦＩＦＯ）６２、デコーダ６３、書込制御部６４、読出制御部６５および出力インターフェース部６６を備えている。
【００３５】
Ｄフリップフロップ６１は、表示タイミングで入力される拡大／縮小処理回路５からの拡大画像データをラッチして出力する回路である。このＤフリップフロップ６１は、ＦＩＦＯメモリ６２と共通するシステムクロックＳＹＳＣＬＫに同期して拡大画像データをＦＩＦＯメモリ６２に出力する。
【００３６】
バッファメモリ（バッファメモリ手段）としてのＦＩＦＯメモリ６２は、拡大／縮小処理回路５からの拡大画像データを書き込み順に読み出すデータレジスタ的動作をするメモリである。このＦＩＦＯメモリ６２は、書込制御端子ＷＲに書込制御部６４からのハイレベルの書込制御信号が入力されると、Ｄフリップフロップ６１からの拡大画像データを順次書き込んでいき、書き込み順に第１ワードのレジスタから第ｎ（最終）ワードのレジスタまでシフトさせる。一方、ＦＩＦＯメモリ６２は、読出制御端子ＲＤに読出制御部６５からのハイレベルの書込制御信号が入力されると、蓄えていた拡大画像データを第ｎワードのレジスタから順次読み出していく。また、ＦＩＦＯメモリ６２は、拡大または縮小されていない入力画像データの１水平ライン分（ＮＴＳＣ方式やＰＡＬ方式といった一般のビデオ信号における標準的な１水平ライン分）よりも少ない画像データの記憶容量を有している。このため、ＦＩＦＯメモリ６２は、１水平ライン分の拡大画像データを出力するために、複数回の書き込みおよび読み出しを行う。
【００３７】
上記のＦＩＦＯメモリ６２は、画像データが第ｎワードのレジスタまで書き込まれたとき（画像データが全レジスタに書き込まれたとき）に満端子ＦＵＬＬからハイレベルの信号（出力許可信号）を出力する一方、第ｎワードのレジスタにデータが書き込まれていないときに満端子ＦＵＬＬからローレベルの信号（出力禁止信号）を出力する。また、ＦＩＦＯメモリ６２は、画像データが全てのレジスタに書き込まれていないときに空き端子ＥＭＰＴＹからハイレベルの信号（入力許可信号）を出力する一方、画像データが全てのレジスタに書き込まれているときに空き端子ＥＭＰＴＹからローレベルの信号（入力禁止信号）を出力する。
【００３８】
なお、上記の出力許可信号は、ＣＰＵ７の割り込み端子ＩＮＴＲに割り込み要求信号として入力される。
【００３９】
デコーダ６３は、ＣＰＵ７のアドレス端子ＡＤＤから出力されるアドレスおよびコントロール端子ＣＮＴ（実際は信号毎に出力端子が異なる）から出力される各種のコントロール信号に基づいて次の各種の制御信号を生成する回路である。これらの制御信号は、それぞれローアクティブの垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* 、水平位置セット信号ＳＥＴＨＰＯＳＣＳ* 、読出選択信号ＲＤＤＡＴＡＣＳ* および読出ステータス信号ＲＤＳＴＡＴＣＳ* である。
【００４０】
垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* は読み出したいデータの垂直方向の位置（ライン位置）を与える信号であり、水平位置セット信号ＳＥＴＨＰＯＳＣＳ* は読み出したデータの水平方向の位置（画素位置）を与える信号である。また、読出選択信号ＲＤＤＡＴＡＣＳ* はＦＩＦＯメモリ６２からの読み出しのタイミングを与えるための基礎となる制御信号であり、ＦＩＦＯメモリ６２の満状態（出力禁止信号）が割込要求信号としてＣＰＵ７に通知されることによりＣＰＵ７で発生する読出ストローブ信号（コントロール信号の一種）に基づいている。さらに、読出ステータス信号ＲＤＳＴＡＴＣＳ* は、アプリケーションプログラム（画像処理プログラムなど）による拡大画像データの読み込みが可能な状態になったときにＣＰＵ７から出力されるステータス信号（コントロール信号の一種）に基づいている。
【００４１】
垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* および水平位置セット信号ＳＥＴＨＰＯＳＣＳ* を得るためには、アドレスだけではなくコントロール信号が組み合わされて用いられる。これは、アドレスが前述のようにドットクロックおよび水平同期信号に基づいて作成されることから画素（表示ドット）の位置に対応していること、および安定した期間（アドレス信号の立ち上がり時などの過渡的な不安定期間を除いた期間）でアドレスを利用できるように上記の読出ストローブ信号などのコントロール信号が必要であることによる。
【００４２】
書込制御部６４は、インバータ６４ａ・６４ｂ、垂直位置レジスタ（図中、ＶＰＲ）６４ｃ、水平位置レジスタ（図中、ＨＰＲ）６４ｄ、一致検出コンパレータ（図中、ＣＭＰ）６４ｅ・６４ｆ、ＡＮＤゲート６４ｇおよびＪＫフリップフロップ６４ｈを備えている。
【００４３】
垂直位置レジスタ６４ｃは、ＣＰＵ７から出力された、読み出すべき画像データ（画素データ）の垂直位置のデータをラッチする回路であり、インバータ６４ａで反転された前述の垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* （入力クロック）に同期して上記の垂直位置データをセットする。一方、水平位置レジスタ６４ｄは、上記の読み出すべき画像データの水平位置のデータをラッチする回路であり、インバータ６４ｂで反転された前述の水平位置セット信号ＳＥＴＨＰＯＳＣＳ* （入力クロック）に同期して上記の水平位置データをセットする。
【００４４】
一致検出手段としての一致検出コンパレータ６４ｅは、表示コントローラ９から出力された、表示装置８に表示される拡大画像データの垂直位置データＶＰＯＳと、ＣＰＵ７からの垂直位置データとを比較して、両者が一致したときにハイレベルの一致検出信号を出力する。一方、一致検出手段としての一致検出コンパレータ６４ｇは、表示コントローラ９から出力される、表示装置８に表示される拡大画像データの水平位置データＨＰＯＳと、ＣＰＵ７からの水平位置データとを比較して、両者が一致したときにハイレベルの一致検出信号を出力する。
【００４５】
ＡＮＤゲート６４ｇは、一致検出コンパレータ６４ｆ・６４ｇからの両一致検出信号の論理積を出力する。ＪＫフリップフロップ６４ｈは、入力端子Ｊに入力されるＡＮＤゲート６４ｇのハイレベルの出力により、システムクロックＳＹＳＣＬＫに同期して出力端子Ｑの出力をセットし（ハイレベル）、ＦＩＦＯメモリ６２の満端子ＦＵＬＬのハイレベルの出力により、システムクロックＳＹＳＣＬＫに同期して出力端子Ｑの出力をリセットする（ローレベル）。このようにして得られる出力端子Ｑの出力は、ＦＩＦＯメモリ６２の書込制御端子ＷＲに書込制御信号として与えられる。
【００４６】
読出制御部６５は、インバータ６５ａ、Ｄフリップフロップ６５ｂ・６５ｃおよびＡＮＤゲート６５ｄを備えている。
【００４７】
インバータ６５ａは、前述の読出選択信号ＲＤＤＡＴＡＣＳ* を反転する。Ｄフリップフロップ６５ｂは、入力端子Ｄ1 に入力されるインバータ６５ａの出力をシステムクロックＳＹＳＣＬＫの立ち上がりエッジに同期して出力端子Ｑ1 から出力する。Ｄフリップフロップ６５ｃは、上記の出力端子Ｑ1 からの出力を同様にシステムクロックＳＹＳＣＬＫの立ち上がりエッジに同期して出力端子Ｑ2 から出力する。これにより、出力端子Ｑ2 の出力は出力端子Ｑ1 の出力に対して１クロック分シフトしている。ＡＮＤゲート６５ｄは、その出力端子Ｑ2 の出力と、Ｄフリップフロップ６５ｂにおける反転出力端子／Ｑ1 の出力との論理積をとることによって、読出選択信号ＲＤＤＡＴＡＣＳ* の立ち下がりエッジで立ち上がる１クロック幅のパルスを出力する。このパルスは、ＦＩＦＯメモリ６２の読出制御端子ＲＤに読出制御信号として与えられる。
【００４８】
出力インターフェース部６６は、バッファ６６ａ〜６６ｃからなっている。バッファ６６ａは、前述の読出選択信号ＲＤＤＡＴＡＣＳ* （ローレベル）によってＦＩＦＯメモリ６２の出力端子ＯＵＴから出力される拡大画像データをＣＰＵ７のデータ端子ＤＡＴＡに出力する。バッファ６６ｂ・６６ｃは、前述の読出ステータス信号ＲＤＳＴＡＴＣＳ* （ローレベル）によって、それぞれＦＩＦＯメモリ６２の空き端子ＥＭＰＴＹからの信号と、満端子ＦＵＬＬからの信号とをＣＰＵ７のデータ端子ＤＡＴＡに拡大画像データとともに入力する。
【００４９】
続いて、上記のように構成されるビデオキャプチャー装置における拡大画像データのＣＰＵ７への取り込みの動作について説明する。
【００５０】
まず、ビデオカメラ１に取り込まれた画像は、ビデオ信号としてビデオデコーダ２に出力される。ビデオデコーダ２では、ビデオ信号から画像信号が抽出されるとともにデジタル化される。その入力画像データは、ビデオデコーダ２からの出力タイミングに合わせてＦＩＦＯメモリ３に順次書き込まれていき、画像メモリ４への書込タイミングに合わせて順次読み出されていく。このＦＩＦＯメモリ３による入力画像データの書き込みおよび読み出しによって、画像メモリ４からの入力画像データの読み出しが、ＦＩＦＯメモリ３からの入力画像データの書き込みに対して優先して行われる。したがって、ＦＩＦＯメモリ３の次段に設けられるバッファ１０は、画像メモリ４への入力画像データの出力可能な期間が、バッファ１０のイネーブル端子に入力されるイネーブル信号がローレベルとなる期間に制限される。
【００５１】
画像メモリ４への入力画像データの書き込みは、前述の書込アドレスがマルチプレクサ（図中、ＭＰＸ）１２を介して画像メモリ４のアドレス端子ＡＤＤに入力されることによって行われる。画像メモリ４からの画像データの読み出しは、読出制御手段としての読出アドレス発生回路１１から出力される前述の読出アドレスがマルチプレクサ（図中、ＭＰＸ）１２を介して画像メモリ４のアドレス端子ＡＤＤに入力されることによって行われる。
【００５２】
画像メモリ４から読み出された画像データは、拡大／縮小処理回路５に入力される。拡大／縮小処理回路５では、画像データが垂直方向および垂直方向に所定の倍率で拡大される。この結果得られた拡大画像データは、表示装置８に送出される。表示装置８では、表示部８ａの全面に表示された画像上の予め定められた領域に設けられたウインドウに、上記の拡大画像データが、元画像（表示部８ａにおける左側の画像）から拡大された拡大画像として表示される。この拡大画像は、必要に応じて、表示コントローラ９で制御される表示タイミングによって、元画像における予め指定された領域がクリッピングされた画像として表示される。
【００５３】
また、上記の拡大画像データは、バッファ回路６にも入力される。このバッファ回路６では、拡大画像データにおける必要な部分の画素データの位置（垂直位置および水平位置）についてのデータが、画像処理プログラムによってＣＰＵ７で予め設定されており、データ端子ＤＡＴＡから出力される。この位置データのうち垂直位置データが、垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* に同期して垂直位置レジスタ６４ｃにセットされる一方、水平位置データが水平位置セット信号ＳＥＴＨＰＯＳＣＳ* に同期して水平位置レジスタ６４ｄにセットされる。
【００５４】
一方、表示コントローラ９からは、垂直位置データＶＰＯＳおよび水平位置データＨＰＯＳが出力される。一致検出コンパレータ６４ｅでは、上記の垂直位置データＶＰＯＳと、垂直位置レジスタ６４ｃから出力された垂直位置データとが比較され、両者が一致するとハイレベルの一致検出信号が出力される。また、一致検出コンパレータ６４ｆでは、上記の水平位置データＨＰＯＳと、水平位置レジスタ６４ｄから出力された水平位置データとが比較され、両者が一致するとハイレベルの一致検出信号が出力される。
【００５５】
これにより、ＡＮＤゲート６４ｇからＪＫフリップフロップ６４ｈにハイレベルの信号が入力されると、ＪＫフリップフロップ６４ｈがセットされ、ＦＩＦＯメモリ６２の書込制御端子ＷＲにハイレベルの書込制御信号が与えられる。ＦＩＦＯメモリ６２は、この書込制御信号が入力されている期間にシステムクロックＳＹＳＣＬＫのタイミングで、Ｄフリップフロップ６１にラッチされた、上記の位置の画素データがＦＩＦＯメモリ６２に書き込まれる。
【００５６】
このようにして、表示コントローラ９およびＣＰＵ７で指定された両垂直位置および両水平位置がそれぞれ一致する毎に、画素データが１つずつＦＩＦＯメモリ６２に書き込まれるとともに出力側にシフトしていく。このとき、新たな垂直位置データおよび水平位置データは、垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* および水平位置セット信号ＳＥＴＨＰＯＳＣＳ* がデコーダ６３からそれぞれ出力される毎にセットされる。
【００５７】
そして、画素データがＦＩＦＯメモリ６２における最後のレジスタに達すると、全レジスタに画素データが書き込まれたことになるので、満端子ＦＵＬＬから、ハイレベルの出力許可信号が出力される。このとき、ＪＫフリップフロップ６４ｈがリセットされるので、ＦＩＦＯメモリ６２の書込制御端子ＷＲの状態がローレベルに変化して、画素データの書き込みが停止する。
【００５８】
一方、ＣＰＵ７は、上記の出力許可信号を割り込み要求信号として受けると、読出ストローブ信号を出力する。デコーダ６３が、この読出ストローブ信号に基づいてローレベルの読出選択信号ＲＤＤＡＴＡＣＳ* を出力すると、ハイレベルの読出制御信号が読出制御部６５から出力されてＦＩＦＯメモリ６２の読出制御端子ＲＤに与えられる。その結果、読出制御信号が入力されている期間にシステムクロックＳＹＳＣＬＫのタイミングで、ＦＩＦＯメモリ６２に蓄えられている画素データがバッファ６６ａを介して１つずつ出力されて、ＣＰＵ７のデータ端子ＤＡＴＡに入力される。
【００５９】
このようにして画素データが順次読み出されていくと、やがてＦＩＦＯメモリ６２の全てのレジスタに空きが生じる。このとき、空き端子ＥＭＰＴＹからハイレベルの入力許可信号がバッファ６６ｂを介してＣＰＵ７に入力されると、ＣＰＵ７から出力されるアドレスなどに基づいて、デコーダ６３から垂直位置セット信号ＳＥＴＶＰＯＳＣＳ* および水平位置セット信号ＳＥＴＨＰＯＳＣＳ* が出力される。これにより、垂直位置データおよび垂直位置データが、それぞれ両位置レジスタ６４ｃ・６４ｄにセットされると、前述のように、垂直位置データＶＰＯＳおよび水平位置データＨＰＯＳとの比較が行われ、両者が一致したときに画素データがＦＩＦＯメモリ６２に書き込まれる。
【００６０】
そして、このような画素データの満状態に至るまでの書き込みと空き状態に至るまでの読み出しとが複数回繰り返されることによって１水平ライン分の画素データが読み出される。読み出された画素データは、拡大画像データとしてまとめられて、画像処理プログラムによって所定の画像処理が施される。
【００６１】
以上のように、本実施の形態に係るビデオキャプチャー装置では、拡大／縮小処理回路５からの拡大画像データを表示装置８に送出するだけでなく、バッファ回路６におけるＦＩＦＯメモリ６２に一旦書き込んで、ＣＰＵ７のタイミングで読み出している。このようにして拡大画像データをＣＰＵ７に取り込むことにより、ソフトウェア（画像処理プログラム）で拡大処理を行う必要がない。それゆえ、ＣＰＵ７の負担を軽減することができるだけでなく、拡大／縮小処理回路５で得られた拡大画像と同じ拡大画像を得るために画像処理プログラムで拡大処理アルゴリズムを正確に適用する必要がなくなり、プログラム作成の複雑化を避けることができる。これは、入力画像を縮小した場合でも同様である。
【００６２】
また、本ビデオキャプチャー装置では、ＣＰＵ７側で設定された垂直位置データおよび水平位置データを、表示コントローラ９で設定された垂直位置データおよび水平位置データとそれぞれ比較して、両者がともに一致したときに、その位置の画像データ（画素データ）をＦＩＦＯメモリ６２に書き込んでいる。これにより、拡大画像から画像処理プログラムで設定された所定の領域を取り出すクリッピングが行われるので、その処理を画像処理プログラムで行う必要がなくなり、それだけＣＰＵ７の負担が軽減する。
【００６３】
さらに、ＦＩＦＯメモリ６２の記憶容量が１水平ライン分の入力画像データより小さいので、１水平ライン分の拡大画像データを出力するには、前述のように書き込みと読み出しとを複数回繰り返す必要があるが、バッファ回路６の製作コストを削減するとともに、実装面積を小さくすることができる。これにより、バッファ回路６をＡＳＩＣ(Application-Specific Integrated Circuit) などの集積回路で構成する場合に、バッファ回路６の規模を縮小化を容易に図ることができる。この結果、バッファ回路６およびビデオキャプチャー装置のコストを低下させることができる。
【００６４】
なお、拡大／縮小処理回路５で入力画像データに縮小処理を施す場合は、入力画像データが圧縮されるので、縮小率によっては１水平ライン分の縮小画像データを１回の書き込みと読み出しとでＦＩＦＯメモリ６２から出力することができる。
【００６５】
【発明の効果】
以上のように、本発明の画像転送方法は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送方法であって、上記ＣＰＵで指定された、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したときに、上記表示タイミングでメモリから読み出された入力画像データにおける上記表示位置データの位置の画素データをバッファメモリに一時的に書き込む一方、上記ＣＰＵの読出タイミングで上記画素データを上記バッファメモリから上記ＣＰＵに読み出すので、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。したがって、処理能力の高い画像処理を行うことができるという効果を奏する。
【００６６】
上記の画像転送方法においては、上記メモリから読み出された入力画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことにより、拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なるＣＰＵの読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなり、ＣＰＵの負担をさらに軽減することができるとともに、ハードウェア処理によって得られた拡大または縮小画像データをそのまま処理装置で利用できる。したがって、より一層処理能力の高い画像処理を行うことができるとともに、拡大または縮小アルゴリズムの適正化が不要になるためにソフトウェア作成の複雑化を回避することができるという効果を奏する。
【００６７】
本発明の画像転送装置は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、上記一致検出回路により上記両位置データの一致が検出されたときに、上記表示装置の表示タイミングで上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素データを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを備えている構成である。
【００６８】
これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれるので、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。したがって、処理能力の高い画像処理を行うことができるという効果を奏する。
【００６９】
上記の画像転送装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことにより、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。それゆえ、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。したがって、画像転送装置およびそれを実装する装置のコストを低下させることができるという効果を奏する。
【００７０】
本発明の画像処理装置は、入力画像データを格納するメモリと、上記メモリから入力画像データを表示装置の表示タイミングで読み出す読出制御回路と、上記メモリから読み出された入力画像データに画像処理を施す画像処理プログラムを実行するＣＰＵと、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、上記メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、該一致検出回路により上記両位置データの一致が検出されたときに、上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素のデータを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを有する画像転送装置とを備えている構成である。
【００７１】
これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれるので、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。したがって、処理能力の高い画像処理を行うことができるという効果を奏する。
【００７２】
上記の画像処理装置においては、上記メモリから読み出された入力画像データを拡大または縮小処理を施して上記バッファメモリに出力する拡大／縮小回路をさらに備えていることにより、拡大／縮小回路によって得られた拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なる処理装置の読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなり、ＣＰＵの負担をさらに軽減することができる。したがって、より一層処理能力の高い画像処理を行うことができるとともに、拡大または縮小アルゴリズムの適正化が不要になるためにソフトウェア作成の複雑化を回避することができるという効果を奏する。
【００７３】
あるいは、上記の画像処理装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことにより、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。これにより、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。したがって、画像転送装置およびそれを実装する装置のコストを低下させることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の一形態に係るビデオキャプチャー装置の要部の構成を示すブロック図である。
【図２】  上記ビデオキャプチャー装置の概略構成を示すブロック図である。
【図３】  従来のビデオキャプチャー装置の概略構成を示すブロック図である。
【符号の説明】
４      画像メモリ（メモリ）
５      拡大／縮小処理回路（拡大／縮小回路）
８      表示装置
６      バッファ回路（画像転送装置）
７      ＣＰＵ（処理装置）
９      表示コントローラ
１１      読出アドレス発生回路（読出制御回路）
６２      ＦＩＦＯメモリ（バッファメモリ）
６４      読出制御部
６４ｅ    一致検出コンパレータ（一致検出回路）
６４ｆ    一致検出コンパレータ（一致検出回路）
６５      書込制御部
【図１】
0003792470.tif 000002
【図２】
0003792470.tif 000003
【図３】
0003792470.tif 000004