(57)【特許請求の範囲】
【請求項１】
階層的なワードライン構造を有する不揮発性半導体メモリ装置において、
各々がローカルワードラインに連結されたメモリセルを有する複数個のセクターと、
各々対応する前記セクターを通して配置された複数個のグローバルワードラインと、
奇数番グローバルワードラインの中の一つのワードラインを選択する第１グローバルデコーダと、偶数番グローバルワードラインの中の一つのワードラインを選択する第２グローバルデコーダとを有するグローバルワードライン選択回路と、
前記奇数番グローバルワードラインに各々対応し、各々が、対応する奇数番グローバルワードラインが選択される時に、対応するローカルワードラインの中の一つのワードラインをワードライン電圧に駆動する第１ローカルデコーダと、
前記偶数番グローバルワードラインに各々対応し、各々が、対応する偶数番グローバルワードラインが選択される時に、対応するローカルワードラインの中の一つのワードラインを前記ワードライン電圧に駆動する第２ローカルデコーダとを含み、
前記第１及び第２ローカルデコーダの各々は、対応するローカルワードラインに各々連結された複数個のドライバを有し、
各ドライバは、対応するグローバルワードラインの信号に対応するローカルワードラインを行パーシャルデコーダに連結するプルアップトランジスターと、
前記対応するグローバルワードラインの信号に従って前記対応するローカルワードラインをブロックデコーダに連結するプルダウントランジスターで構成し、
前記選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の二つのローカルワードラインが連続的に選択される時、以前に選択されたローカルワードラインの電圧が、放電信号に応答して対応するドライバのプルダウントランジスターを通じて放電されることを特徴とするメモリ装置。
【請求項２】
前記行パーシャルデコーダは、読み出し及びプログラム動作に必要な前記ワードライン電圧を出力し、
前記ブロックデコーダは、消去動作に必要な前記ワードライン電圧を出力することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記偶数番グローバルワードラインの各々に対応するローカルワードラインは、前記奇数番グローバルワードラインの各々に対応するローカルワードラインと交互に配列されていることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記選択された奇数番／偶数番グローバルワードラインを指定するためのアドレスが遷移する時に発生される前記放電信号に従って、前記選択された奇数番／偶数番グローバルワードラインに対応するドライバのプルダウントランジスターを同時にターンオンさせ、これにより、前記選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインが、前記ターンオンされたプルダウントランジスターを通じて接地されることを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記奇数番／偶数番グローバルワードラインの中の一つが選択される時、非選択されたグローバルワードラインに対応するローカルワードラインが接地されることを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記選択されたグローバルワードラインに対応するローカルワードラインの中の一つのローカルワードラインが前記ワードライン電圧に駆動される時、前記選択されたグローバルワードラインに対応するローカルワードラインの中の残りのローカルワードラインがフローティング状態に維持されることを特徴とする請求項１に記載のメモリ装置。
【請求項７】
各々がメモリセルを有する複数個のセクターと、前記複数個のセクターの各々に配列された第１ワードラインと、各々対応する前記セクターを通して配列され、前記第１ワードラインと共に階層的な構造を構成する第２ワードラインを有するＮＯＲ形フラッシュメモリ装置において、
第２奇数番ワードラインの中の一つを選択する第１ワードラインデコーダと、偶数番第２ワードラインの中の一つを選択する第２ワードラインデコーダとを有するワードライン選択回路と、
前記第２奇数番ワードラインに各々対応し、各々が、対応する第２奇数番ワードラインが選択される時に対応する第１ワードラインの中の一つをワードライン電圧に駆動する第１ワードラインドライバブロックと、前記第２偶数番ワードラインに各々対応し、各々が、対応する第２偶数番ワードラインが選択される時に対応する第１ワードラインの中の一つをワードライン電圧に駆動する第２ワードラインドライバブロックを有するワードライン駆動回路とを含み、
前記第１及び第２ワードラインドライバブロックの各々は、対応する第１ワードラインに各々連結された複数個のドライバを有し、
各ドライバは、
行パーシャルデコーダに連結された第１電流電極、対応する第１ワードラインに連結された第２電流電極、及び対応する第２ワードラインの信号を受け入れるＰＭＯＳトランジスターと、
前記対応する第１ワードラインに連結された第１電流電極、ブロックデコーダに連結された第２電流電極、及び前記対応する第２ワードラインの信号を受け入れるＮＭＯＳトランジスターとで構成され、
前記選択された奇数番／偶数番第２ワードラインに対応する第１ワードラインの中の二つのワードラインが連続的に選択される時、以前に選択された第１ワードラインの電圧が、放電信号に応答して対応するドライバのプルダウントランジスターを通じて放電されることを特徴とするＮＯＲ形フラッシュメモリ装置。
【請求項８】
前記行パーシャルデコーダは、読み出し及びプログラム動作に必要な前記ワードライン電圧を出力し、前記ブロックデコーダは消去動作に必要な前記ワードライン電圧を出力することを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記第２偶数番ワードラインの各々に対応する第１ワードラインは、前記第２奇数番ワードラインの各々に対応する第１ワードラインと交互に配列されていることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１０】
前記奇数番／偶数番第２ワードラインの中の一つが選択される時、非選択された第２ワードラインに対応する第１ワードラインが接地されることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１１】
前記選択された奇数番／偶数番第２ワードラインに対応する第１ワードラインの中の一つが前記ワードライン電圧に駆動される時、前記選択された奇数番／偶数番第２ワードラインに対応する第１ワードラインの中の残りのワードラインがフローティング状態に維持されることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１２】
ＮＯＲ形フラッシュメモリ装置において、
第１乃至第８ローカルワードラインと、
前記第１乃至第４ローカルワードラインに対応する奇数番グローバルワードラインと、
前記第５乃至第８ローカルワードラインに対応する偶数番グローバルワードラインと、
前記第１乃至第８ローカルワードラインに各々対応するワードライン選択信号を発生する行パーシャルデコーダと、
前記奇数番グローバルワードラインを選択する奇数番行グローバルデコーダと前記偶数番グローバルワードラインを選択する偶数番行グローバルデコーダを有するグローバルワードライン選択回路と、
前記第１又は第８ローカルワードラインに各々対応する複数個のドライバとを備え、
各ドライバは、
対応するワードライン選択信号に連結されたソース電極、対応するグローバルワードラインに連結されたゲート電極、及び対応するローカルワードラインに連結されたドレーン電極を有するＰＭＯＳトランジスターと、
前記対応するローカルワードラインに連結されたドレーン電極、前記対応するグローバルワードラインに連結されたゲート電極、及びブロックデコーダに連結されたソース電極を有するＮＭＯＳトランジスターとで構成され、
前記偶数番グローバルワードラインに対応する第１乃至第４ローカルワードラインは、前記奇数番グローバルワードラインに対応する第５乃至第８ローカルワードラインと交互に配列され、
前記奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の二つのローカルワードラインが連続的に選択される時、以前に選択されたローカルワードラインの電圧が、放電信号に応答して対応するドライバのＮＭＯＳトランジスターを通じて放電される、ことを特徴とするフラッシュメモリ装置。
【請求項１３】
前記奇数番／偶数番グローバルワードラインの中の一つが選択される時、非選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインが接地されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１４】
前記奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の一つが行パーシャルデコーダからのワードライン電圧に駆動される時、前記奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の残りのローカルワードラインがフローティング状態に維持されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に係り、具体的には、半導体集積回路ダイの占有面積を最小化することができる行デコーダスキームを有するＮＯＲ型フラッシュメモリ装置に関する。
【０００２】
【従来の技術】
電気的に消去及びプログラム可能なＮＯＲ型フラッシュメモリ装置のメモリセルユニットは、Ｐ型半導体基板に形成されたソース及びドレーン電極、絶縁膜を隔ててソース及びドレーン電極の間のチャネル領域領域上に形成されたフローティングゲート電極（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）、並びに、他の絶縁膜を隔ててフローティングゲート電極上に形成された制御ゲート電極（ｃｏｎｔｒｏｌ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）を有する。制御ゲート電極はワードラインに連結される。
【０００３】
メモリセルユニットは、ソース電極と半導体基板に接地電圧（例えば、０Ｖ）を印加し、制御ゲート電極に高電圧（例えば、約＋１０Ｖ）を印加し、ドレーン電極にホットエレクトロンを発生させるための適当な大きさの電圧（例えば、５Ｖ又は６Ｖ）を印加することでプログラムされる。このようなプログラム動作によると、フローティングゲート電極には十分な量のマイナスの電荷が蓄積され、その結果、フローティングゲート電極はマイナス電位を有するに至る。これは、読み出し動作が実行される際のメモリセルユニットのスレショルド電圧が高まることを意味する。
【０００４】
制御ゲート電極に約５Ｖの電圧を印加し、ソース電極に接地電圧（例えば、０Ｖ）を印加する読み出し動作の間、スレショルド電圧が高まったメモリセルユニットにおいてドレーン電極からソース電極への電流が遮断される。この場合、メモリセルユニットは“オフ”状態を有し、そのスレショルド電圧は約６Ｖ又は７Ｖの範囲内に分布する。
【０００５】
メモリセルユニットは、Ｆ−Ｎトンネリングスキーム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｌｉｎｇ  ｓｃｈｅｍｅ）によって消去される。Ｆ−Ｎトンネリングスキームによると、マイナスの高電圧（例えば、−１０Ｖ）が制御ゲート電極に印加され、Ｆ−Ｎトンネリングを発生させるために適当なプラスの電圧（例えば、５Ｖ又は６Ｖ）が半導体基板に印加され、ソース電極及びドレーン電極はフローティング状態（ｆｌｏａｔｉｎｇ  ｓｔａｔｅ）に維持される。このようなバイアス条件による消去スキームはＮＧＢＥ（Ｎｅｇａｔｉｖｅ  Ｂｕｌｋ  ａｎｄ  Ｇａｔｅ  Ｅｒａｓｅ）と言われる。このようなバイアス条件によると、制御ゲート電極と半導体基板との間に約６〜７ＭＶ／ｃｍの強い電界が形成され、その結果Ｆ−Ｎトンネリングが発生する。即ち、フローティングゲート電極に蓄積されたマイナスの電荷は約１００Åの絶縁膜を通してソース電極に放出される。これは読み出し動作が実行される際のメモリセルユニットのスレショルド電圧低下させる。
【０００６】
制御ゲート電極に約４．５Ｖの電圧を印加し、ソース電極に接地電圧（例えば、０Ｖ）を印加する読み出し動作の間、スレショルド電圧が低くなったメモリセルユニットのチャネルが形成され、その結果ドレーン電極からソース電極へ電流が流れる。この時、メモリセルユニットは“オン”状態を有し、それのスレショルド電圧は約１Ｖ〜３Ｖの範囲内に分布する。
【０００７】
周知のように、ＮＯＲ型フラッシュメモリ装置のメモリセルアレーは複数個のセクターに分離されている。各セクターのバルク領域は電気的に互い分離され、各セクターに集積されたメモリセルは前述の消去動作によって同時に消去される。ここで、各セクターは消去単位を構成する。そのようなセクター構造を有するＮＯＲ型フラッシュメモリ装置及び行デコーダ回路が、１９９６年２月８日、ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓのｐ．ｐ４２−４３に“Ａ  ３．３Ｖ−ｏｎｌｙ  １６Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｒｏｗ−Ｄｅｃｏｄｉｎｇ  Ｓｃｈｅｍｅ”というタイトルで掲載されている。この論文に掲載されたフラッシュメモリ装置の構造が図１に示されている。図１に示されたメモリセルアレーの容量は１６Ｍｂであり、０．５Ｍｂ（５１２個の列×１０２４個の行）の容量を有する３２個の均一なブロックに分けられている。各ブロックのワードライン及びビットラインは、他のブロックと独立して選択される。このような構造は、干渉のないプログラム／消去動作を可能にし、結果的に高い信頼性を提供する。
【０００８】
上記の論文には、図２の行デコーダ回路も掲載されている。図２に示された行デコーダ回路は、行グローバルデコーダ（ｒｏｗ  ｇｌｏｂａｌ  ｄｅｃｏｄｅｒ）、行パーシャルデコーダ（ｒｏｗ  ｐａｒｔｉａｌ  ｄｅｃｏｄｅｒ）、行ローカルデコーダ（ｒｏｗ  ｌｏｃａｌ  ｄｅｃｏｄｅｒ）、及びブロックデコーダ（ｂｌｏｃｋ  ｄｅｃｏｄｅｒ）で構成される。読み出し、プログラム、消去動作による多様なワードライン電圧が図２の行デコーダ回路を通じて個別ワードライン（ｉｎｄｉｖｉｄｕａｌｗｏｒｄ  ｌｉｎｅ（ｓ））に伝達される。図２に示された行デコーダ回路の行ローカルデコーダは、個別ワードラインに各々対応するように配列されたＰＭＯＳ及びＮＭＯＳトランジスター（Ｐ１）及び（Ｎ１）、並びに、２個の転送ゲート（ＴＧ１）及び（ＴＧ２）で構成される。各個別ワードラインは、行グローバルデコーダに連結されたグローバルワードライン信号によってプログラム及び読み出し動作の際に行パーシャルデコーダの出力と連結される。任意のセクターに配列された全ての個別ワードラインは、消去動作の際にブロックデコーダの出力に連結される。
【０００９】
図２に示されたように、一つの個別ワードライン（以下、ローカルワードライン（ｌｏｃａｌ  ｗｏｒｄ  ｌｉｎｅ）という）毎に４個のトランジスター（Ｐ１，Ｐ２，Ｎ１，及びＮ２）が必要であるので、行デコーダ回路は、集積度の増加に伴って集積回路ダイの中で大きな面積を占める。これはフラッシュメモリ装置の高集積化を妨げる要因として作用する。その上、各個別ワードラインに連結されたトランジスターは、読み出し、プログラム及び消去動作の際に各ワードラインのローディングとして作用する。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、例えば、集積回路ダイの占有面積を最小化することができる行デコーダ回路を有するフラッシュメモリ装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る階層的なワードライン構造を有する不揮発性半導体メモリ装置は、各々がローカル（ｌｏｃａｌ）ワードラインに連結されたメモリセルを有する複数個のセクターと、各々対応するセクターを通して配置された複数個のグローバルワードラインと、奇数番グローバルワードラインの中の一つのワードラインを選択する第１グローバルデコーダと、偶数番グローバルワードラインの中の一つのワードラインを選択する第２グローバルデコーダを有するグローバルワードライン選択回路と、奇数番グローバルワードラインに各々対応し、各々が対応する奇数番グローバルワードラインが選択される時に、対応するローカルワードラインの中の一つのワードラインをワードライン電圧に駆動する第１ローカルデコーダと、偶数番グローバルワードラインに各々対応し、各々が対応する偶数番グローバルワードラインが選択される時に、対応するローカルワードラインの中の一つのワードラインをワードライン電圧に駆動する第２ローカルデコーダとを含み、第１及び第２ローカルデコーダの各々は、対応するローカルワードラインに各々連結された複数個のドライバを有し、各ドライバは、対応するグローバルワードラインの信号に対応するローカルワードラインを行パーシャル（ｐａｒｔｉａｌ）デコーダに連結するプルアップトランジスターと、対応するグローバルワードラインの信号に従って前記対応するローカルワードラインをブロックデコーダに連結するプルダウントランジスターとで構成される。
【００１２】
好適な実施の形態によれば、行パーシャル（ｐａｒｔｉａｌ）デコーダは、読み出し及びプログラム動作に必要なワードライン電圧を出力し、ブロックデコーダは消去動作に必要なワードライン電圧を出力する。
【００１３】
好適な実施の形態によれば、偶数番グローバルワードラインの各々に対応するローカルワードラインは、奇数番グローバルワードラインの各々に対応するローカルワードラインと交互に配列される。
【００１４】
好適な実施の形態によれば、選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の二つのローカルワードラインが連続的に選択される時、以前に選択されたローカルワードラインの電圧は、対応するドライバのプルダウントランジスターを通じて放電される。
【００１５】
好適な実施の形態によれば、選択された奇数番／偶数番グローバルワードラインを指定するためのアドレスが遷移する時に発生される放電信号によって選択された奇数番／偶数番グローバルワードラインに対応するドライバのプルダウントランジスターが同時にターンオンし、これにより、選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインが、ターンオンされたプルダウントランジスターを通じて接地される。
【００１６】
好適な実施の形態によれば、奇数番／偶数番グローバルワードラインの中の一つが選択される時、非選択されたグローバルワードラインに対応するローカルワードラインが接地される。
【００１７】
好適な実施の形態によれば、選択されたグローバルワードラインに対応するローカルワードラインの中の一つのローカルワードラインがワードライン電圧に駆動される時、選択されたグローバルワードラインに対応するローカルワードラインの中の残りのローカルワードラインがフローティング状態に維持される。
【００１８】
本発明によると、一つのローカルワードラインが二つのＭＯＳトランジスターのみを利用して駆動されるので、行デコーダ回路によって占有されるダイ面積が小さくなる。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら本発明の好適な形態を説明する。
【００２０】
図３は、本発明の好適な実施の形態による行デコーダ回路を示す回路図である。図３の行デコーダ回路は、階層的なワードライン構造（ｈｉｅｒａｃｈｉｃａｌ  ｗｏｒｄ  ｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）又はワードライン分割構造（ｗｏｒｄ  ｌｉｎｅ  ｄｉｖｉｓｉｏｎ  ｓｔｒｕｃｔｕｒｅ）を有する図１のフラッシュメモリ装置に組み込まれ得る。なお、図面には示されていないが、複数のグローバルワードラインは同一の方向に配列されたセクターを通して配置され、各セクターはグローバルワードラインと階層的に配列されたローカルワードラインとを有する。
【００２１】
図３の行デコーダ回路は、偶数番行グローバルデコーダ（１００）、奇数番行グローバルデコーダ（１２０）、行ローカルデコーダ（１４０）、行パーシャル（ｐａｒｔｉａｌ）デコーダ（１６０）、及びブロックデコーダ（１８０）を含む。図３の行デコーダ回路は、２本のグローバルワードライン（ＥＧＷＬｉ）及び（ＯＧＷＬｉ）と８個のローカルワードライン（ＷＬ０）〜（ＷＬ７）に対応するが、残りのグローバルワードライン（ＥＧＷＬ１）〜（ＥＧＷＬｉ−１）及び（ＯＧＷＬ１）〜（ＯＧＷＬｉ−１）に各々対応する偶数番及び奇数番行グローバルデコーダ（１００）及び（１２０）は、図示されてないが、各セクターに対応して設けられている。
【００２２】
偶数番行グローバルデコーダ（１００）は、図３に示されたように連結されたＮＡＮＤゲート（１０２）、ＮＯＲゲート（１０４）及びレベルシフター（１０６）で構成され、行アドレス（ＡｄｄI）に応答して対応する偶数番グローバルワードライン（ＥＧＷＬｉ）を電圧（ＶＨ）又は（ＶＬ）に駆動する。同様に、奇数番行グローバルデコーダ（１２０）は、図３に示されたように連結されたＮＡＮＤゲート（１２２）、ＮＯＲゲート（１２４）及びレベルシフター（１２６）で構成され、行アドレス（ＡｄｄI）に応答して対応する奇数番グローバルワードライン（ＯＧＷＬｉ）を電圧（ＶＨ）又は（ＶＬ）に駆動する。偶数番及び奇数番行グローバルデコーダ（１００）及び（１２０）は、グローバルワードライン選択回路を構成する。
【００２３】
行ローカルデコーダ（１４０）は、偶数番グローバルワードライン（ＥＧＷＬｉ）に対応する４個のローカルワードライン（ＷＬ０）、（ＷＬ２）、（ＷＬ４）及び（ＷＬ６）に各々連結された４個のドライバと、奇数番グローバルワードライン（ＯＧＷＬｉ）に対応する４個のローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）に各々連結された４個のドライバとで構成される。各ドライバは、ＰＭＯＳトランジスターとＮＭＯＳトランジスターで構成され、偶数番グローバルワードライン（ＥＧＷＬｉ）に対応するローカルワードライン（ＷＬ０）、（ＷＬ２）、（ＷＬ４）及び（ＷＬ６）は、奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）と交互に配列される。
【００２４】
ローカルワードライン（ＷＬ０）、（ＷＬ２）、（ＷＬ４）及び（ＷＬ６）に各々連結されたドライバのＰＭＯＳトランジスター（Ｐ１０）、（Ｐ１２）、（Ｐ１４）及び（Ｐ１６）は、行パーシャルデコーダ（１６０）のワードライン選択信号（ＰＷＬ０）、（ＰＷＬ２）、（ＰＷＬ４）及び（ＰＷＬ６）に各々連結されたソース電極、偶数番グローバルワードライン（ＥＧＷＬｉ）に共通に連結されたゲート電極及び対応するローカルワードライン（ＷＬ０）、（ＷＬ２）、（ＷＬ４）及び（ＷＬ６）に各々連結されたドレーン電極を有する。ローカルワードライン（ＷＬ０）、（ＷＬ２）、（ＷＬ４）及び（ＷＬ６）に各々連結されたドライバのＮＭＯＳトランジスター（Ｎ１０）、（Ｎ１２）、（Ｎ１４）及び（Ｎ１６）は、対応するローカルワードライン（ＷＬ０）、（ＷＬ２）、（ＷＬ４）及び（ＷＬ６）に各々連結されたドレーン電極、偶数番グローバルワードライン（ＥＧＷＬｉ）に共通に連結されたゲート電極及びブロックデコーダ（１８０）に共通連結されたソース電極を有する。
【００２５】
ローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）に各々連結されたドライバのＰＭＯＳトランジスター（Ｐ１８）、（Ｐ２０）、（Ｐ２２）及び（Ｐ２４）は、行パーシャルデコーダ（１６０）のワードライン選択信号（ＰＷＬ１）、（ＰＷＬ３）、（ＰＷＬ５）及び（ＰＷＬ７）に各々連結されたソース電極、奇数番グローバルワードライン（ＯＧＷＬｉ）に共通に連結されたゲート電極及び対応するローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）に各々連結されたドレーン電極を有する。ローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）に各々連結されたドライバのＮＭＯＳトランジスター（Ｎ１８）、（Ｎ２０）、（Ｎ２２）及び（Ｎ２４）は、対応するローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）に各々連結されたドレーン電極、奇数番グローバルワードライン（ＯＧＷＬｉ）に共通に連結されたゲート電極及びブロックデコーダ（１８０）に共通連結されたソース電極を有する。
【００２６】
行パーシャルデコーダ（１６０）は、図３に示されたように連結されたＮＡＮＤゲート（１６２）及びレベルシフター（１６４）で構成され、読み出し及びプログラム動作の際に行アドレス（ＡｄｄII）に応答してワードライン選択信号の中の一つ（例えば、ＰＷＬ０）を電圧（Ｖｗ１）に駆動し、残りの信号（例えば、ＰＷＬ１〜ＰＷＬ７）を接地させる。ブロックデコーダ（１８０）は、図３に示されたように連結されたＮＡＮＤゲート（１８２）、ＡＮＤゲート（１８４）及びレベルシフター（１８６）で構成され、消去動作の際に行アドレス（ＡｄｄIII）に応答してローカルワードライン（ＷＬ０）〜（ＷＬ７）を電圧（ＶＬ）に駆動する。即ち、前述のように、任意のセクター内に提供される全てのローカルワードラインは、消去動作の際にブロックデコーダ（１８０）からの電圧（ＶＬ）に駆動される。
【００２７】
フラッシュメモリ装置のプログラム、読み出し及び消去動作に必要なバイアス条件は次の表に示す通りである。
【００２８】
【表１】
0003834189.tif 000002
【００２９】
以下、本発明の好適な実施の形態によるプログラム、読み出し及び消去動作を説明する。なお、ここでは、説明の便宜のために、ローカルワードライン（ＷＬ２）が選択されるものとしてプログラム及び読み出し動作を説明する。
【００３０】
上記の表に示すように、プログラム及び読み出し動作の間、図３の偶数番行グローバルデコーダ（１００）は、行アドレス（ＡｄｄI）に応答して偶数番グローバルワードライン（ＥＧＷＬｉ）を０Ｖの電圧（ＶＬ）に駆動し、その結果、ＰＭＯＳトランジスター（Ｐ１０）〜（Ｐ１６）はターンオンし、ＮＭＯＳトランジスター（Ｎ１０）〜（Ｎ１６）はターンオフする。この時、奇数番行グローバルデコーダ（１２０）は、行アドレス（ＡｄｄＩ）に応答して、奇数番グローバルワードライン（ＯＧＷＬｉ）を読み出し動作時は５Ｖの電圧（ＶＨ）に駆動し、プログラム動作時は１０Ｖの電圧（ＶＨ）に駆動し、その結果、ＰＭＯＳトランジスター（Ｐ１８）〜（Ｐ２４）はターンオンし、ＮＭＯＳトランジスター（Ｎ１８）〜（Ｎ２４）はターンオフする。行パーシャルデコーダ（１６０）は、行アドレス（ＡｄｄII）に応答して、ワードライン選択信号（ＰＷＬ２）を読み出し動作時は約５Ｖの電圧（Ｖｗ１）に駆動し、プログラム動作時は約１０Ｖの電圧（Ｖｗ１）に駆動し、残りのワードライン選択信号（ＰＷＬ０）、（ＰＷＬ１）、（ＰＷＬ３）〜（ＰＷＬ７）を各々接地電圧（ＧＮＤ）に駆動する。そして、ブロックデコーダ（１８０）は、行アドレス（ＡｄｄIII）に応答して、読み出し及びプログラム動作の間、０Ｖの電圧（ＶＬ）を出力する。
【００３１】
結果的に、ローカルワードライン（ＷＬ２）は、ＰＭＯＳトランジスター（Ｐ１２）を通じて、読み出し動作時は５Ｖ、プログラム動作時は１０Ｖのワードライン選択信号ライン（ＰＷＬ２）に連結され、ローカルワードライン（ＷＬ０）、（ＷＬ４）及び（ＷＬ６）は、ＰＭＯＳトランジスター（Ｐ１０）、（Ｐ１４）及び（Ｐ１６）を通じて、読み出し及びプログラム動作時に０Ｖのワードライン選択信号ライン（ＰＷＬ０）、（ＰＷＬ４）及び（ＰＷＬ６）に各々連結される。そして、奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）は、対応するＮＭＯＳトランジスター（Ｎ１８）、（Ｎ２０）、（Ｎ２２）及び（Ｎ２４）を通じてブロックデコーダ（１８０）の出力（ＶＬ）、即ち、０Ｖに連結される。このようなバイアス条件下で、読み出し及びプログラム動作が実行される。
【００３２】
ここで、非選択されたローカルワードライン（ＷＬ０）、（ＷＬ４）及び（ＷＬ６）は、読み出し及びプログラム動作の間、ＰＭＯＳトランジスター（Ｐ１０）、（Ｐ１４）及び（Ｐ１６）の各々のゲート電極が０Ｖの偶数番グローバルワードライン（ＥＧＷＬｉ）に連結され、ソース電極が０Ｖの対応するワードライン選択信号ラインに連結されているのでフローティング状態（ｆｌｏａｔｉｎｇｓｔａｔｅ）になる。しかしながら、フローティング状態にされたローカルワードライン（ＷＬ０）、（ＷＬ４）及び（ＷＬ６）が接地電圧を有する奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ１）、（ＷＬ３）、（ＷＬ５）及び（ＷＬ７）によって遮蔽（ｓｈｉｅｌｄｉｎｇ）されているので、ローカルワードライン（ＷＬ２）がワードライン電圧（Ｖｗ１）に駆動される時に、隣接したワードラインの間のカップリングは生じない。即ち、ローカルワードライン（ＷＬ２）がワードライン電圧（Ｖｗ１）に駆動される時、フローティング状態のローカルワードラインには電圧が誘起されない。
【００３３】
任意の選択されたグローバルワードライン（例えば、ＥＧＷＬｉ）に対応するローカルワードライン（例えば、ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６）のうちの任意のローカルワードライン（例えば、ＷＬ２及びＷＬ４）が連続的に選択される場合、次のような放電動作が実行される。選択されたグローバルワードライン（ＥＧＷＬｉ）に対応する行グローバルデコーダ（１００）が、放電信号（ＷＬＤＩＳ）に応答して当該選択されたグローバルワードライン（ＥＧＷＬｉ）を電圧（ＶＨ）に駆動することによって、以前に選択されたローカルワードライン（例えば、ＷＬ２）の電圧（Ｖｗ１）はローカルワードライン（ＷＬ２）に対応するドライバのＮＭＯＳトランジスター（例えば、Ｎ１２）を通じて放電される。ここで、放電信号（ＷＬＤＩＳ）は、行アドレスが遷移する時に生成されるパルス（ｐｕｌｓｅ）信号であり、このパルス信号は数ｎｓのパルス幅を有する。したがって、読み出し動作及びプログラム動作の速度はそのような放電動作によって低下することがない。
【００３４】
消去動作の間、図３の偶数番及び奇数番行グローバルデコーダ（１００）及び（１２０）は、行アドレス（ＡｄｄI）に応答して対応する偶数番グローバルワードライン（ＥＧＷＬｉ）及び（ＯＧＷＬｉ）を、上記の表に示すように、約１０Ｖの電圧（ＶＨ）に各々駆動する。これにより、ローカルワードライン（ＷＬ０）〜（ＷＬ７）に連結されたドライバのＮＭＯＳトランジスター（Ｎ１０）〜（Ｎ２４）の全てがターンオンし、ＰＭＯＳトランジスター（Ｐ１０）〜（Ｐ２４）の全てがターンオフする。ブロックデコーダ（１８０）は、この消去動作の間、行アドレス（ＡｄｄIII）に応答して−１０Ｖの電圧（ＶＬ）を出力する。したがって、消去動作が実行される間、ローカルワードライン（ＷＬ０）〜（ＷＬ７）は、対応するＮＭＯＳトランジスター（Ｎ１０）〜（Ｎ２４）を通じてブロックデコーダ（１８０）の出力（ＶＬ）に共通に連結される。即ち、任意のセクターに提供される全てのローカルワードラインは、上記と同様の方法によって−１０Ｖに駆動される。
【００３５】
【発明の効果】
本発明によれば、例えば、一つのローカルワードラインのための行ローカルデコーダを２個のトランジスターで構成することができるため、集積回路ダイの中で行ローカルデコーダが占める面積が減少する。したがって、行デコーダ回路がフラッシュメモリ装置の高集積化を妨げる要因として作用しない。その上、各ローカルワードラインのローディングが小さくなる。
【図面の簡単な説明】
【図１】従来技術によるフラッシュメモリ装置のアレー構造を示す図面である。
【図２】従来技術による行デコーダ回路を示す回路図である。
【図３】本発明の好適な実施の形態による行デコーダ回路を示す回路図である。
【符号の説明】
１００，１２０：行グローバルデコーダ
１４０：行ローカルデコーダ
１６０：行パーシャルデコーダ
１８０：ブロックデコーダ
【図１】
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【図２】
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【図３】
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