(57)【特許請求の範囲】
【請求項１】
第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域の半導体基板上に第１の絶縁膜を介して第１の材料膜を形成し、かつ第１の素子領域および第２の素子領域の周囲の素子分離領域にその上面が前記第１の材料膜の上面よりも低くなるように第２の絶縁膜を形成する工程と、
この第２の絶縁膜上に第２の材料膜を前記第１の材料膜と同じ高さになるように形成する工程と、
前記第１および第２の材料膜の一部を除去して前記第１および第２のトランジスタの第１および第２のゲート電極に対応する領域並びに第１および第２のゲート電極どうしを接続する接続部に対応する領域に第１および第２の材料膜を残置させる工程と、
この残置した第１の材料膜の両側の半導体基板に前記第１および第２のトランジスタのソース・ドレインとなる領域を形成する工程と、
前記第１および第２の材料膜が除去された領域に第３の絶縁膜を前記第１および第２の材料膜と同じ高さになるように埋め込み形成する工程と、
前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成することにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第１の材料膜によって構成される第２のゲート電極を形成する工程と、
少なくとも前記接続部に残置した第２の材料膜を除去してこの除去された領域に前記第１のゲート電極と第２のゲート電極とを接続する接続用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程とを有し、
前記第２の材料膜は、絶縁膜であって、且つ前記第１の材料膜、第２の絶縁膜及び第３の絶縁膜とは異なる材料で形成されることを特徴とする半導体装置の製造方法。
【請求項２】
第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域の半導体基板上に第１の絶縁膜を介して第１の材料膜を形成し、かつ第１の素子領域および第２の素子領域の周囲の素子分離領域にその上面が前記第１の材料膜の上面よりも低くなるように第２の絶縁膜を形成する工程と、
この第２の絶縁膜上に第２の材料膜を前記第１の材料膜と同じ高さになるように形成する工程と、
前記第１および第２の材料膜の一部を除去して前記第１および第２のトランジスタの第１および第２のゲート電極に対応する領域並びに第１および第２のゲート電極どうしを接続する接続部に対応する領域に第１および第２の材料膜を残置させる工程と、
この残置した第１の材料膜の両側の半導体基板に前記第１および第２のトランジスタのソース・ドレインとなる領域を形成する工程と、
前記第１および第２の材料膜が除去された領域に第３の絶縁膜を前記第１および第２の材料膜と同じ高さになるように埋め込み形成する工程と、
前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程と、前記第２の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第５の絶縁膜を介して第２のゲート用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程とにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第２のゲート用導電膜によって構成される第２のゲート電極を形成する工程と、
少なくとも前記接続部に残置した第２の材料膜を除去してこの除去された領域に前記第１のゲート電極と第２のゲート電極とを接続する接続用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程とを有し、
前記第２の材料膜は、絶縁膜であって、且つ前記第１の材料膜、第２の絶縁膜及び第３の絶縁膜とは異なる材料で形成されることを特徴とする半導体装置の製造方法。
【請求項３】
前記接続用導電膜を形成する工程は、前記接続部に残置した第２の材料膜を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の側面どうしを接続するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記接続用導電膜を形成する工程は、前記接続部に残置した第２の材料膜および前記第１および第２の素子領域に形成された第１および第２のゲート電極の上部を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の上面どうしを接続するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に同一基板上に異なるゲート絶縁膜やゲート電極を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
同一半導体基板に形成された回路中に２種類以上の電源電圧が加わるような場合には、信頼性上の制約から高電圧回路部分のトランジスタのゲート絶縁膜を厚くするなどの工夫が必要である。例えば、ＤＲＡＭやＥＥＰＲＯＭのセル内トランジスタのゲート絶縁膜を他の回路部のゲート絶縁膜に比べて厚くすることなどが行われている。
【０００３】
また、ＣＭＯＳ回路においては、従来ｎ+ ポリシリコンゲートを用いるのが通常であったが、この場合、ＰＭＯＳトランジスタのしきい値を適切に制御するためにチャネル部分をｐ領域とするいわゆるＢｕｒｉｅｄ  ｃｈａｎｎｅｌ構造が取られている。しかし、この素子構造では、素子の微細化とともにＰＭＯＳトランジスタの短チャネル効果の抑制が難しくなってきており、ＰＭＯＳトランジスタにはゲート電極材料にｐ+ ポリシリコンを用い、ＮＭＯＳトランジスタにはゲート電極材料にｎ+ ポリシリコンを用いる、いわゆる両サーフェスゲート構造が好ましいとされている。この場合にも、さらにゲート絶縁膜の厚さをかえることができれば、より高性能な回路動作が期待できる。
【０００４】
通常、同一基板上に２種類のゲート絶縁膜やゲート電極を形成する場合には、リソグラフィ手段を用いて同一基板上の領域を二つのの領域に分けることによって行われる。一例をあげると以下の通りである。
【０００５】
トレンチ素子分離を形成した後、熱酸化により半導体基板上に熱酸化膜を形成する。次に、フォトレジストを全面に塗布し、フォトリソグラフィ工程によってＮＭＯＳ領域のみにレジストを残し、ＰＭＯＳ領域のフォトレジストを除去する。このようにパターン形成されたフォトレジストをマスクとして、ＰＭＯＳ領域の熱酸化膜をエッチング除去する。次に、フォトレジストを剥離し、再度熱酸化によってＰＭＯＳ領域に熱酸化膜を形成する。この時、ＮＭＯＳ領域では、先に形成した熱酸化膜が残っているため、この領域の酸化膜の厚さはＰＭＯＳ領域の酸化膜よりも厚くなる。
【０００６】
しかしながら、上記の工程では、ＮＭＯＳ領域のゲート酸化膜がフォトレジストに直接接触することになる。フォトレジストには、ゲート絶縁膜の膜質を劣化させるＮａや重金属が多く含まれており、これらの不純物を次の酸化工程時に取り込んでしまう危険性がある。したがって、素子の信頼性や歩留まりを低下させるという問題が生じる。
【０００７】
また、同一基板上に２種類のゲート絶縁膜やゲート電極を形成する他の方法としては、ゲート電極の形成予定域にダミー部を作成しておき、このダミーとなる部分を除去した領域にゲート絶縁膜やゲート電極を形成することにより、同一基板上に異なるゲート絶縁膜やゲート電極を形成する方法（以下、このようにして形成したゲート構造をダマシンゲートという）も提案されている。
【０００８】
このダマシンゲートを用いる方法によれば、ゲート絶縁膜にフォトレジストが接触するという問題を回避することは可能である。しかしながら、異なる工程によって形成したゲート電極どうしを接続するための配線領域を確保する必要があり、そのために配線領域の面積が大きくなり、チップサイズが増大するという問題が生じる。
【０００９】
【発明が解決しようとする課題】
このように、同一基板上に異なる膜厚や膜種のゲート絶縁膜やゲート電極を形成する場合、ゲート絶縁膜にフォトレジストが接触することにより、素子の信頼性や歩留まりを低下させるという問題があった。また、ダマシンゲートを用いる場合には、異なる工程によって形成したゲート電極どうしを接続するための接続領域（配線領域）を確保する必要があり、そのために接続領域の面積が大きくなるという問題があった。
【００１０】
本発明は上記従来の問題に対してなされたものであり、ダマシンゲート構造によりゲート絶縁膜にフォトレジストが接触することを防止し、しかもゲート電極間の接続領域の面積の増大を防止することが可能な半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域の半導体基板上に第１の絶縁膜を介して第１の材料膜を形成し、かつ第１の素子領域および第２の素子領域の周囲の素子分離領域にその上面が前記第１の材料膜の上面よりも低くなるように第２の絶縁膜を形成する工程（工程Ａ）と、この第２の絶縁膜上に第２の材料膜を形成する工程（工程Ｂ）と、前記第１および第２の材料膜の一部を除去して前記第１および第２のトランジスタの第１および第２のゲート電極に対応する領域並びに第１および第２のゲート電極どうしを接続する接続部に対応する領域に第１および第２の材料膜を残置させる工程（工程Ｃ）と、この残置した第１の材料膜の両側の半導体基板に前記第１および第２のトランジスタのソース・ドレインとなる領域を形成する工程（工程Ｄ）と、前記第１および第２の材料膜が除去された領域に第３の絶縁膜を形成する工程（工程Ｅ）と、前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を形成することにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第１の材料膜によって構成される第２のゲート電極を形成する工程と（工程Ｆ１）、少なくとも前記接続部に残置した第２の材料膜を除去してこの除去された領域に前記第１のゲート電極と第２のゲート電極とを接続する接続用導電膜を形成する工程（工程Ｇ）とを有することを特徴とする（第１の発明とする）。
【００１２】
前記発明によれば、第１のトランジスタをダマシンゲート構造とすることにより、ゲート絶縁膜にフォトレジストが接触することが防止されるため、信頼性の高い半導体装置を作製することができる。また、第１および第２のゲート電極間を接続する接続用導電膜が第１および第２のゲート電極に対して自己整合的に形成されるため、接続領域（配線領域）の占有面積を低減することができる。
【００１３】
また、前記第１の発明において、前記工程Ｆ１の代わりに、以下の工程Ｆ２を行うようにしてもよい（第２の発明とする）。
前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を形成する工程と、前記第２の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第５の絶縁膜を介して第２のゲート用導電膜を形成する工程とにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第２のゲート用導電膜によって構成される第２のゲート電極を形成する工程（工程Ｆ２）。
【００１４】
前記第２の発明では、第１の発明で得られる作用効果以外にも、以下の作用効果を得ることができる。すなわち、第１のトランジスタの他に第２のトランジスタもダマシンゲート構造とするので、第１のトランジスタとともに第２のトランジスタに対してもゲート絶縁膜形成後のプラズマ工程や熱工程によるゲート絶縁膜へのダメージを抑えることができ、ゲート絶縁膜の信頼性や歩留まりを向上させることができる。
【００１５】
前記第１および第２の発明において、前記工程Ｇとして、以下の工程Ｇ１およびＧ２をあげることができる。
前記接続部に残置した第２の材料膜を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の側面どうしを接続する（工程Ｇ１）。
【００１６】
前記接続部に残置した第２の材料膜および前記第１および第２の素子領域に形成された第１および第２のゲート電極の上部を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の上面どうしを接続する（工程Ｇ２）。
【００１７】
工程Ｇ２によれば、第１および第２のゲート電極の上部に接続用導電膜を形成するので、実質的にゲート電極の低抵抗化をはかることができ、素子動作の高速化をはかることができる。
【００１８】
また、第１および第２の発明において、前記工程Ａは、半導体基板上に第１の絶縁膜を介して第１の材料膜を形成する工程と、前記半導体基板、第１の絶縁膜および第１の材料膜の一部を除去して溝部を形成するとともに、第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域に第１の絶縁膜および第１の材料膜を残置させる工程と、前記溝部内に第２の絶縁膜を形成する工程と、この第２の絶縁膜の上面を前記第１の材料膜の上面よりも低くする工程とからなることが好ましい。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
まず、本発明の第１の実施形態について、図１〜図５に示した製造工程図を参照して説明する。なお、図１（ａ１）は図１（ａ３）のＡ−Ａに沿った断面図であり、図１（ａ２）は図１（ａ３）のＢ−Ｂに沿った断面図である（（ｂ１）〜（ｊ１）、（ｂ２）〜（ｊ２）についても同様）。
【００２０】
まず、図１（ａ１）〜（ａ３）に示すように、シリコン基板１１上に厚さ６ｎｍの熱酸化膜１２（第１の絶縁膜）を全面に形成し、この熱酸化膜１２上にＣＶＤ法により厚さ２０ｎｍのｎ+ ポリシリコン膜１３（第１の材料膜）を堆積する。続いて、フォトレジストを全面に塗布した後、フォトリソグラフィ工程により素子領域にフォトレジストパターンを残す。続いて、このフォトレジストをマスクとして、ポリシリコン膜１３、熱酸化膜１２およびシリコン基板１１をＲＩＥ法によりエッチングし、シリコン基板１１に素子分離領域となる深さ３０ｎｍの溝１４を形成する。
【００２１】
次に、図１（ｂ１）〜（ｂ２）に示すように、溝１４が埋まるようにＣＶＤ法などにより絶縁膜１５( 第２の絶縁膜) を全面に堆積し、１０００℃の熱処理にｂよってこの絶縁膜１５を緻密にしておく。その後、ＣＭＰ法により溝部以外の絶縁膜１５を除去して、溝内に絶縁膜１５を残置させる。絶縁膜１５としては、通常シリコン酸化物を用いることができ、またＳｉＮ、アルミナ、ＴｉＯ2 、その他有機ガラス等を用いることができる。
【００２２】
次に、図２（ｃ１）〜（ｃ２）に示すように、素子分離領域に埋め込まれた絶縁膜１５のみをＲＩＥ法によりエッチングして、この絶縁膜１５の高さを約１０ｎｍ下げて溝部を形成する。続いて、ＣＶＤ法によりシリコン窒化膜１６（ＳｉＮ膜、第２の材料膜）をこの溝部よりも厚くなるように形成する。
【００２３】
次に、図２（ｄ１）〜（ｄ２）に示すように、溝部以外のＳｉＮ膜１６をＣＭＰ法により選択的に除去する。これにより、素子領域のｎ+ ポリシリコン膜１３の上面の高さと、素子分離領域のＳｉＮ膜１６の上面の高さがほぼ等しくなる。
【００２４】
次に、図３（ｅ１）〜（ｅ３）に示すように（図３（ｅ１）は図３（ｅ３）のＡ−Ａに沿った断面図、図３（ｅ２）は図３（ｅ３）のＢ−Ｂに沿った断面図）、フォトレジストを塗布した後、フォトリソグラフィ工程によりゲート電極およびゲート電極どうしを接続する接続部（配線部）になるべき領域にフォトレジストパターンを残す。続いて、このフォトレジストをマスクとして、ｎ+ ポリシリコン膜１３とＳｉＮ膜１６をＲＩＥ法により選択的にエッチング除去した後、フォトレジストを剥離する。その後、ゲート電極に対応する形状に形成されたｎ+ ポリシリコン膜１３をマスクとして、ソース・ドレイン拡散層１１ａおよび１１ｂを形成するためのイオン注入を行い、必要に応じてさらにアニールを行う。
【００２５】
次に、図３（ｆ１）〜（ｆ２）に示すように、全面にＣＶＤ法により厚さ２０ｎｍ以上の絶縁膜１７( 第３の絶縁膜) を堆積した後、ＣＭＰ法によりｎ+ ポリシリコン膜１３上およびＳｉＮ膜１６上の絶縁膜１７を除去し、先の工程（図３（ｅ１）〜（ｅ３）の工程）でｎ+ ポリシリコン膜１３およびＳｉＮ膜１６が除去された領域に絶縁膜１７を埋め込む。絶縁膜１７としては、通常シリコン酸化物を用いることができ、またＳｉＮ、アルミナ、ＴｉＯ2 、その他有機ガラス等を用いることができる。
【００２６】
次に、図４（ｇ１）〜（ｇ２）に示すように、フォトレジストを全面に塗布した後、フォトリソグラフィ工程によりフォトレジストパターンをＮＭＯＳトランジスタが形成される領域（図４（ｇ１）〜（ｇ２）のそれぞれ紙面向かって右側の領域）上にのみ残存させる。続いて、このフォトレジストパターンをマスクとしてＰＭＯＳトランジスタが形成される領域（図４（ｇ１）〜（ｇ２）のそれぞれ紙面向かって左側の領域）のポリシリコン膜１３のみをエッチング除去する。さらに、フォトレジストを除去した後、ウエットエッチング処理によりＰＭＯＳトランジスタ領域の熱酸化膜１２を剥離する。次に、ＰＭＯＳトランジスタのゲート絶縁膜１８（第４の絶縁膜）を形成し、さらにゲート絶縁膜１８上にＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９( 第１のゲート用導電膜) をＣＶＤ法によって堆積する。ゲート絶縁膜１８としては、シリコン酸化膜やシリコン窒化膜等の堆積膜を用いてもよいし、シリコン基板１１を熱酸化した熱酸化膜を用いてもよい。
【００２７】
次に、図４（ｈ１）〜（ｈ２）に示すように、ＣＭＰ工程により溝部に埋め込まれたｐ+ ポリシリコン膜１９以外のｐ+ ポリシリコン膜を除去する。このようにして形成されたＰＭＯＳトランジスタのゲート絶縁膜１８にはフォトレジストが接触することがない。
【００２８】
次に、図５（ｉ１）〜（ｉ２）に示すように、素子分離領域上のＳｉＮ膜１６を熱りん酸によって選択的に除去し、さらにこの熱リン酸処理の結果生じた溝部側面の酸化膜をウェット処理により除去する。
【００２９】
次に、図５（ｊ１）〜（ｊ２）に示すように、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ膜２０を除去し、溝部内にＷ膜２０を残置させる。この工程により、ＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜１３と、ＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０によって電気的に接続することができる。また、このＷ膜２０はｎ+ ポリシリコン膜１３とｐ+ ポリシリコン膜１９との間の溝に自己整合的に埋め込まれるため、接続領域（配線領域）の占有面積を低減することができる。
【００３０】
この後は、ウエハ全面に絶縁膜を堆積し、通常の配線工程を行うことでＬＳＩを完成させることができる。
次に、本発明の第２の実施形態について、図６〜図７に示した製造工程図を参照して説明する。なお、図１〜図５に示した第１の実施形態の構成要素と実質的に同一或いは対応する構成要素には同一番号を付し、詳細な説明は省略する。
【００３１】
第１の実施形態の図４（ｈ１）〜（ｈ２）に示した工程までは第１の実施形態と同様である。この時の状態を図６（ａ１）〜（ａ２）に示す。
次に、図６（ｂ１）〜（ｂ２）に示すように、フォトレジストを全面に塗布した後、フォトリソグラフィ工程により、フォトレジストパターンをＰＭＯＳトランジスタが形成される領域（図６（ｂ１）〜（ｂ２）のそれぞれ紙面向かって左側の領域）上にのみ残存させる。続いて、このフォトレジストパターンをマスクとしてＮＭＯＳトランジスタが形成される領域（図６（ｂ１）〜（ｂ２）のそれぞれ紙面向かって右側の領域）のｎ+ ポリシリコン膜１３のみをエッチング除去する。さらに、フォトレジストを除去した後、ウエットエッチング処理によりＮＭＯＳトランジスタ領域の熱酸化膜１２を剥離する。次に、ＮＭＯＳトランジスタのゲート絶縁膜２１（第５の絶縁膜）を形成し、さらにゲート絶縁膜２１上にＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜２２( 第２のゲート用導電膜) をＣＶＤ法によって堆積する。ゲート絶縁膜２１としては、シリコン窒化膜等の堆積膜を用いてもよいし、シリコン基板１１を熱酸化した熱酸化膜を用いてもよい。
【００３２】
次に、図７（ｃ１）〜（ｃ２）に示すように、ＣＭＰ工程により溝部に埋め込まれたｎ+ ポリシリコン膜２２以外のｎ+ ポリシリコン膜を除去する。このようにして形成されたＮＭＯＳトランジスタのゲート絶縁膜２１にはフォトレジストが接触することがない。次に、素子分離領域上のＳｉＮ膜１６を熱りん酸によって選択的に除去し、さらにこの熱リン酸処理の結果生じた溝部側面の酸化膜をウェット処理により除去する。
【００３３】
次に、図７（ｄ１）〜（ｄ２）に示すように、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ膜２０を除去し、溝部内にＷ膜２０を残置させる。この工程により、ＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜２２と、ＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０によって電気的に接続することができる。また、このＷ膜２０はｎ+ ポリシリコン膜２２とｐ+ ポリシリコン膜１９との間の溝に自己整合的に埋め込まれるため、接続領域（配線領域）の占有面積を低減することができる。
【００３４】
この後は、ウエハ全面に絶縁膜を堆積し、通常の配線工程を行うことでＬＳＩを完成させることができる。
本実施形態では、ＰＭＯＳトランジスタのほか、ＮＭＯＳトランジスタのゲート絶縁膜およびゲート電極もダマシンゲート構造とするので、ＮＭＯＳトランジスタのゲート絶縁膜形成後のプラズマダメージや熱処理工程をも低減することができ、ゲート絶縁膜の初期不良を低減するとともに、信頼性の向上をはかることができる。
【００３５】
次に、本発明の第３の実施形態について、図８〜図９に示した製造工程図を参照して説明する。なお、図１〜図５に示した第１の実施形態の構成要素と実質的に同一或いは対応する構成要素には同一番号を付し、詳細な説明は省略する。
【００３６】
第１の実施形態の図４（ｈ１）〜（ｈ２）に示した工程までは第１の実施形態と同様である。この時の状態を図８（ａ１）〜（ａ２）に示す。
次に、図８（ｂ１）〜（ｂ２）に示すように、ポリシリコン膜１３および１９の上部ををＲＩＥによって０．１ミクロンエッチングする。続いて、素子分離領域上のＳｉＮ膜１６を熱りん酸により選択的に除去し、さらにこの熱リン酸処理の結果生じた溝部側面にある酸化膜をウェット処理により除去する。
【００３７】
次に、図９（ｃ１）〜（ｃ２）に示すように、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ膜２０を除去し、溝部内にＷ膜２０を残置させる。この工程により、ＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜１３と、ＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０によって電気的に接続することができる。また、このＷ膜２０は溝内に自己整合的に埋め込まれるため、接続領域（配線領域）の占有面積を低減することができる。さらに、ｎ+ ポリシリコン膜１３およびｐ+ ポリシリコン膜１９の上部にＷ膜２０を形成することができるので、実質的にゲート電極の低抵抗化をはかることができる。
【００３８】
この後は、ウエハ全面に絶縁膜を堆積し、通常の配線工程を行うことでＬＳＩを完成させることができる。
なお、本実施形態では、第１の実施形態と同様に一方のゲート構造のみをダマシンゲート構造としたが、第２の実施形態と同様にＮＭＯＳおよびＰＭＯＳ双方のトランジスタをダマシンゲート構造としたものにも、同様に適用することができる。
【００３９】
以上、本発明の各実施形態について説明したが、本発明はこれらの各実施形態に限定されるものではない。
例えば、前記第１〜第３の実施形態において、ｎ+ ポリシリコン膜１３を堆積した後に、このｎ+ ポリシリコン膜１３上にさらに例えばＳｉＮ膜を形成して積層膜構造とし、このＳｉＮ膜、ｎ+ ポリシリコン膜１３およびシリコン基板１１を図１の工程と同様にしてエッチングし、素子分離領域となる溝を形成するようにしてもよい。このような積層膜構造とすることにより、ＣＭＰ工程などにおけるプロセスのばらつきに対してマージンを大きくとることが可能となる。
その他、本発明はその趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００４０】
【発明の効果】
本発明によれば、ダマシンゲート構造によりゲート絶縁膜にフォトレジストが接触することが防止されるため、信頼性の高い半導体装置を作製することができるとともに、異なる工程によって形成したゲート電極どうしを接続するための接続領域がゲート電極に対して自己整合的に形成されるため、接続領域の占有面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図２】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図３】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図４】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図５】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図６】本発明の第２の実施形態に係る製造工程の一部を示した工程図。
【図７】本発明の第２の実施形態に係る製造工程の一部を示した工程図。
【図８】本発明の第３の実施形態に係る製造工程の一部を示した工程図。
【図９】本発明の第３の実施形態に係る製造工程の一部を示した工程図。
【符号の説明】
１１…シリコン基板
１１ａ、１１ｂ…ソース・ドレイン拡散層
１２…熱酸化膜
１３…ｎ+ ポリシリコン膜
１４…溝
１５…絶縁膜
１６…シリコン窒化膜
１７…絶縁膜
１８…ゲート絶縁膜
１９…ｐ+ ポリシリコン膜
２０…Ｗ膜
２１…ゲート絶縁膜
２２…ｎ+ ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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