(57)【特許請求の範囲】
【請求項１】
高電位電源と出力電圧の出力端子との間に直列接続された複数個のポンピング部を含む電荷ポンプ部であって、前記複数個のポンピング部の一部が第１ポンプ制御信号に従って昇圧動作し、残りが第２ポンプ制御信号に従って昇圧動作する電荷ポンプ部と、
外部信号に応答して前記電荷ポンプ部の出力電圧を第１の所定の抵抗比により分圧して第１出力信号を出力する第１レベル検出部と、
前記第１レベル検出部の前記第１出力信号と基準電圧とを比較して、前記第１出力信号の電圧が前記基準電圧よりも低い場合にのみ第１クロック信号を前記第１ポンプ制御信号として生成する第１ポンプ制御部と、
前記第１ポンプ制御部の比較出力に応答して前記電荷ポンプ部の出力電圧を第２の所定の抵抗比により分圧して、前記第１出力信号の電圧検出レベルより高いレベルで検出された第２出力信号を出力する第２レベル検出部と、
前記第２レベル検出部の前記第２出力信号と基準電圧とを比較して、前記第２出力信号の電圧が前記基準電圧よりも低い場合にのみ前記第１クロック信号とは反対位相を有する第２クロック信号を前記第２ポンプ制御信号として生成する第２ポンプ制御部とを備えることを特徴とする高電圧発生回路。
【請求項２】
前記複数個のポンピング部の各々は、
ゲートとドレインが連結されたＮＭＯＳトランジスタと、
第１電極が前記ＮＭＯＳトランジスタのソースに接続され、第２電極に前記第１ポンプ制御信号及び前記第２ポンプ制御信号のうちの対応するポンプ制御信号が入力されるキャパシタとを含み、前記ＮＭＯＳトランジスタのドレインは前段のポンピング部に含まれるキャパシタの第１電極に接続され、前記ＮＭＯＳトランジスタのソースは後段のポンピング部に含まれるＮＭＯＳトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項１記載の高電圧発生回路。
【請求項３】
前記第１レベル検出部は、前記出力端子に直列接続される第１抵抗及び第２抵抗と、
前記第２抵抗と接地端子との間に接続され、前記外部信号に従って動作するＮＭＯＳトランジスタとを含み、
前記第１抵抗及び前記第２抵抗の電圧分配によって前記第１出力信号を出力することを特徴とする請求項１記載の高電圧発生回路。
【請求項４】
前記第２レベル検出部は、前記出力端子に接続され、前記第１ポンプ制御部の比較出力に従って動作するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと接地端子との間に直列接続される第１抵抗及び第２抵抗とを含み、
前記第１及び前記第２抵抗の電圧分配によって前記第２出力信号を出力することを特徴とする請求項１記載の高電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高電圧発生回路に関し、詳しくは、電荷ポンプ部により生成される高出力電圧の変動を低減する高電圧発生回路に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリの動作でフラッシュセルをプログラム又は消去するとき、高電圧を発生させる電荷ポンプ(charge pump)回路を必要とする。
【０００３】
以下、添付図面に基づき従来の技術の高電圧発生回路を説明する。
図１は従来の技術の高電圧発生回路を示す回路図である。
従来の技術の高電圧発生回路は、図１に示すように、複数個の電荷ポンプ部１００、出力電圧センサ部２００、基準電圧発生部３００、電圧比較部４００、そしてクロック制御部５００から構成される。
【０００４】
まず、電荷ポンプ部１００は、ゲート及びドレインに共通にＶｃｃ電源が印加され且つソースを出力端とするＮＭＯＳトランジスタ１１により、Ｖｃｃ電源から供給された電圧を受け取る。前記ＮＭＯＳトランジスタ１１により高電位電源Ｖｃｃからの電圧を受ける電荷ポンプ部１００は、互いに異なる位相の第１、第２ポンプ制御信号１７、１８をそれぞれ入力する第１、第２キャパシタ１３、１５と、前記第１、第２キャパシタ１３、１５にそれぞれゲートが接続され第１、第２ＮＭＯＳトランジスタ１４、１６とから構成される。第１ＮＭＯＳトランジスタ１４のドレイン及びゲートは、ＮＭＯＳトランジスタ１１のソースに共通接続されている。第２ＮＭＯＳトランジスタ１６のドレイン及びゲートは第１ＮＭＯＳトランジスタ１４のソースに接続され、かつ出力端としてのソースを有する。
【０００５】
上記のように構成された電荷ポンプ部１００では、前記ＮＭＯＳトランジスタ１１によりＶｃｃ電源から供給された電圧が第１ＮＭＯＳトランジスタ１４のドレインにＶｃｃ−Ｖｔにプリチャージされる。この際、第１キャパシタ１３の入力は「０」である。前記第１キャパシタ１３の両端間の電圧差を維持することを利用して、第１ポンプ制御信号１７がＶｃｃ電源レベルの時に第１ＮＭＯＳトランジスタ１４のドレインは２Ｖｃｃ−Ｖｔだけ上がり、第２ＮＭＯＳトランジスタ１６のドレインは２（Ｖｃｃ−Ｖｔ）にプリチャージされる。この際、第２キャパシタ１５の第２ポンプ制御信号１８は０Ｖであり、第２キャパシタ１５の両端の電圧差は２（Ｖｃｃ−Ｖｔ）となる。そして、電荷ポンプ部１００は、第１、第２ポンプ制御信号１７、１８に従って昇圧動作を行う。こうして電荷ポンプ部１００を直列接続することにより、出力電圧１９が段階的に昇圧される。
【０００６】
出力電圧センサ部２００は、出力電圧１９とＶｓｓとの間に直列接続される第１、第２抵抗２０１、２０２と、前記第１抵抗２０１と並列接続され、二つのトランジスタ２０５、２０６から構成される動作レジスタ回路部２５０とを備える。出力電圧センサ部２００は更に前記各トランジスタの出力端にそれぞれ接続された第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２２０を備える。
【０００７】
動作レジスタ回路部２５０では、出力電圧１９と第１、第２レジスタ２０１、２０２間の出力ノード２０７との間に第１トランジスタ２０５と第１レジスタ２０３とが直列接続され、更に第２トランジスタ２０６と第２レジスタ２０４とが直列接続される。第１、第２トランジスタ２０５、２０６のゲートと第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２２０の出力端２３０、２４０とが接続されている。
【０００８】
第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２２０は、ドレインにＶｃｃ電源が印加され、出力端としてのソースとゲートとが互いに接続される第１、第２デプレーショントランジスタ２１１、２２１を備えている。第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２２０は、更に第１、第２デプレーショントランジスタ２１１、２２１の出力端にそれぞれドレインが接続され、コントロールゲートにリセット信号２５２、２５４が印加され、ソースにＶｓｓ電源が印加されるフローティングゲート薄膜トランジスタ２１２、２２２を備える。又、第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２２０は、第１、第２デプレーショントランジスタ２１１、２２１の出力端と、動作レジスタ回路部２５０の第１、第２トランジスタ２０５、２０６のゲートとの間にそれぞれ接続される第１、第２インバーター２１３、２２３を備える。
【０００９】
フローティングゲート薄膜トランジスタ２１２、２２２はＥＥＰＲＯＭヒューズ回路部２１０、２２０を動作させるに必要なデータを記憶する。すなわち、フローティングゲート薄膜トランジスタ２１２、２２２のドレインに印加される制御信号２５１、２５３によりプログラム或いは消去動作が行われ、ＥＥＰＲＯＭヒューズ回路部２１０、２２０はその薄膜トランジスタ２１２、２２２に格納されたデータに基づいて電荷ポンプ部１００の所定の出力電圧の大きさを決定する。
【００１０】
基準電圧発生部３００は、Ｖｃｃ電源とＶｓｓ電源との間に直列接続される第１、第２デプレーショントランジスタ３０２、３０５と、第１、第２デプレーショントランジスタ３０２、３０５の間に直列接続される第１、第２ＮＭＯＳトランジスタ３０３、３０４と、第１、第２ＮＭＯＳトランジスタ３０３、３０４のゲートに共通に接続されたインバーター３０１とを有する。インバーター３０１は、書込イネーブル信号（バーＷＥ）を受け取り、反転書込イネーブル信号を出力する。
【００１１】
ここで、第１、第２デプレーショントランジスタ３０２、３０５のゲートはＶｓｓ電源に接続され、第１、第２ＮＭＯＳトランジスタ３０３、３０４間の出力ノード３１０から基準電圧が出力される。
【００１２】
そして、電圧比較部４００は一般的な差動増幅器であり、二つのＰＭＯＳトランジスタ４０３、４０４と３つのＮＭＯＳトランジスタ４０１、４０２、４０５とを備える。ＮＭＯＳトランジスタ４０５のゲートは書込イネーブル信号（バーＷＥ）を反転させて出力するインバーター４０６に接続される。電圧比較部４００の出力は３つのインバーター４０７、４０８、４０９を介して出力される。
【００１３】
ここで、電圧比較部４００は、ノード３１０を介して出力される基準電圧と、ノード２６０を介して出力される抵抗分配により決定される電圧とを比較してインバーター４０７の入力に比較出力信号を供給する。
【００１４】
クロック制御部５００は、クロックパルス信号ＯＰ、書込イネーブル信号バーＷＥそしてノード４１０を介しての電圧比較部４００をそれぞれ入力する第１、第２ＮＯＲゲート５０１、５０２と、第１ＮＯＲゲート５０１の出力信号を反転させて第１ポンプ制御信号１７を出力する第１インバーター５０３と、第２ＮＯＲゲート５０２の出力信号を遅延させて第２ポンプ制御信号１８を出力する第２、第３インバーター５０４、５０５とを備える。
【００１５】
クロック制御部５００は、書込イネーブル信号（バーＷＥ）が「Ｌ」の時にイネーブルされ、ノード４１０が「Ｌ」の時にインバーター５０３、５０４、５０５を介して位相の互いに異なる第１、第２ポンプ制御信号１７、１８がクロックパルス信号ＯＰに従って発生する。
【００１６】
電荷ポンプ部１００により出力電圧１９が上昇し、出力電圧センサ部２００により所望の出力電圧の大きさが決定される。
例えば、出力電圧１９が所定の電圧よりも低い場合、ノード３１０の電圧がノード２６０の電圧よりも高くなるので、インバーター４０７には比較出力「Ｈ」が供給され、クロック制御部５００はノード４１０を介して出力信号「Ｌ」を受け取る。従って、各ＮＯＲゲート５０１、５０２はノード４１０のレベルに関係なくクロックパルス信号ＯＰにより決定された信号を出力する。こうして、電荷ポンプ部１００に互いに異なる位相を有する第１、第２ポンプ制御信号１７、１８が供給され、電荷ポンプ部１００が正常動作する。
【００１７】
又、出力電圧１９が所定の電圧よりも高い場合、ノード３１０の電圧がノード２６０の電圧よりも低くなるので、インバーター４０７には比較出力「Ｌ」が供給され、クロック制御部５００はノード４１０を介して出力信号「Ｈ」を受け取る。従って、ＮＯＲゲート５０１、５０２はクロックパルス信号ＯＰに関係なく「Ｌ」レベルの信号を出力する。こうして電荷ポンプ部１００にそれぞれ「Ｈ」、「Ｌ」に固定された第１、第２ポンプ制御信号１７、１８が供給され、電荷ポンプ部１００の動作が停止する。
【００１８】
【発明が解決しようとする課題】
しかし、上記した従来例の高電圧発生回路においては、出力電圧が所定の電圧よりも高い場合に電荷ポンプの動作が停止するため、プログラムに際して出力電圧から電流を供給する際に出力電圧が急激に落ちるという問題点があった。すなわち、このように出力電圧を制限する過程で電圧変動(voltage ripple)が大きくなってプログラム遂行能力が悪くなる。
【００１９】
本発明は上記した問題点を解決するためになされたものであり、その目的は、電荷ポンプ部の出力電圧を制限する過程で出力電圧の急激な変動を低減することが可能な高電圧発生回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するための請求項１に記載の高電圧発生回路は、高電位電源と出力電圧の出力端子との間に直列接続された複数個のポンピング部を含む電荷ポンプ部であって、前記複数個のポンピング部の一部が第１ポンプ制御信号に従って昇圧動作し、残りが第２ポンプ制御信号に従って昇圧動作する電荷ポンプ部と、外部信号に応答して電荷ポンプ部の出力電圧を第１の所定の抵抗比により分圧して第１出力信号を出力する第１レベル検出部と、前記第１レベル検出部の前記第１出力信号と基準電圧とを比較して、前記第１出力信号の電圧が前記基準電圧よりも低い場合にのみ第１クロック信号を前記第１ポンプ制御信号として生成する第１ポンプ制御部と、前記第１ポンプ制御部の比較出力に応答して前記電荷ポンプ部の出力電圧を第２の所定の抵抗比により分圧して、前記第１出力信号の電圧検出レベルより高いレベルで検出された第２出力信号を出力する第２レベル検出部と、前記第２レベル検出部の第２出力信号と基準電圧とを比較して、前記第２出力信号の電圧が前記基準電圧よりも低い場合にのみ前記第１クロック信号とは反対位相を有する第２クロック信号を前記第２ポンプ制御信号として生成する第２ポンプ制御部とを備えることを要旨とする。
【００２２】
請求項２に記載の発明は、請求項１記載の高電圧発生回路において、前記複数個のポンピング部の各々は、ゲートとドレインが連結されたＮＭＯＳトランジスタと、第１電極が前記ＮＭＯＳトランジスタのソースに接続され、第２電極に前記第１ポンプ制御信号及び前記第２ポンプ制御信号のうちの対応するポンプ制御信号が入力されるキャパシタとを含み、前記ＮＭＯＳトランジスタのドレインは前段のポンピング部に含まれるキャパシタの第１電極に接続され、前記ＮＭＯＳトランジスタのソースは後段のポンピング部に含まれるＮＭＯＳトランジスタのドレイン及びゲートに接続されていることを要旨とする。
請求項３に記載の発明は、請求項１記載の高電圧発生回路において、前記第１レベル検出部は、前記出力端子に直列接続される第１抵抗及び第２抵抗と、前記第２抵抗と接地端子との間に接続され、前記外部信号に従って動作するＮＭＯＳトランジスタとを含み、前記第１抵抗及び前記第２抵抗の電圧分配によって前記第１出力信号を出力することを要旨とする。
【００２３】
請求項４に記載の発明は、請求項１記載の高電圧発生回路において、前記第２レベル検出部は、前記出力端子に接続され、前記第１ポンプ制御部の比較出力に従って動作するＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと接地端子との間に直列接続される第１抵抗及び第２抵抗とを含み、前記第１及び前記第２抵抗の電圧分配によって前記第２出力信号を出力することを要旨とする。
【００２５】
【発明の実施の形態】
以下、添付図面に基づいて本発明の一実施の形態の高電圧発生回路を詳細に説明する。
【００２６】
図２は一実施の形態の高電圧発生回路を示す構成ブロック図であり、図３は図２の高電圧発生回路の詳細回路図である。
高電圧発生回路は、図２に示すように、電荷ポンプ部１０、第１レベル検出部２０、第１ポンプ制御部３０、第２レベル検出部４０及び第２ポンプ制御部５０を備える。電荷ポンプ部１０は、同期信号としての第１、第２ポンプ制御信号（ＣＬＫＸ、ＣＬＫＹ）に従って昇圧動作して出力電圧（ＶＯＵＴ）を出力する。第１レベル検出部２０は、外部信号（ＥＮ１）により動作し、出力電圧（ＶＯＵＴ）の抵抗比により分圧して第１出力信号（ＶＲＥＧ１）を出力する。第１ポンプ制御部３０は、第１レベル検出部２０の第１出力信号（ＶＲＥＧ１）、基準電圧（ＶＲＥＦ）及び外部の第１クロック信号（バーＯＳＣ）を受け取り、基準電圧と第１出力信号とを比較して第１ポンプ制御信号（ＣＬＫＸ）を出力する。第２レベル検出部４０は、第１ポンプ制御部３０の比較出力信号をイネーブル信号（ＥＮ２）として受け取り、出力電圧（ＶＯＵＴ）を抵抗比により分圧して第２出力信号（ＶＲＥＧ２）を出力する。第２ポンプ制御部５０は、第２レベル検出部４０の第２出力信号（ＶＲＥＧ２）、基準電圧（ＶＲＥＦ）及び第１クロック信号（バーＯＳＣ）とは反対位相を有する第２クロック信号（ＯＳＣ）を受け取り、基準電圧と第２出力信号とを比較して第２ポンプ制御信号（ＣＬＫＹ）を出力する。
【００２７】
ここで、未説明符号の６０はインバーターであり、第２クロック信号（ＯＳＣ）を反転させて第１ポンプ制御部３０へ出力するために使用される。
上記のように構成される高電圧発生回路の詳細を以下に説明する。
【００２８】
図３に示すように、電荷ポンプ部１０は、入力端（Ｖｃｃ）と出力電圧（ＶＯＵＴ）との間に直列接続される複数個のポンピング部１１を備える。各ポンピング部１１はＮＭＯＳトランジスタ及びキャパシタを含む。第１ポンピング部１１における第１ＮＭＯＳトランジスタ１２のドレイン及びゲートはＶｃｃ電源に接続され、ソースは第２ポンピング部１１における第２ＮＭＯＳトランジスタ１３のドレイン及びゲートに接続される。次いで、第１ポンピング部１１における第１キャパシタ１４の出力は第１ＮＭＯＳトランジスタ１２のソースと第２ＮＭＯＳトランジスタ１３のドレイン及びゲートに接続され、入力は第１ポンプ制御信号（ＣＬＫＸ）と接続される。第２ポンピング部１１における第２キャパシタ１５の出力は第２ＮＭＯＳトランジスタ１３のソースと第３ポンピング部１１における第３ＮＭＯＳトランジスタ１６のドレイン及びゲートに接続され、入力は第２ポンプ制御信号（ＣＬＫＹ）と接続される。第３ポンピング部１１における第３キャパシタ１７の出力は第３ＮＭＯＳトランジスタ１６のソースと第４ポンピング部１１における第４ＮＭＯＳトランジスタ１８のドレイン及びゲートに接続され、入力は第１ポンプ制御信号（ＣＬＫＸ）と接続される。次いで、第４ポンピング部１１における第４キャパシタ１９の出力は第４ＮＭＯＳトランジスタ１８のソースと第５ＮＭＯＳトランジスタ２１のドレイン及びゲートに接続され、入力は第２ポンプ制御信号（ＣＬＫＹ）と接続される。
【００２９】
電荷ポンプ部１０は更に第５ＮＭＯＳトランジスタ２１を備え、その第５ＮＭＯＳトランジスタ２１は電荷ポンプ部１０の出力信号が逆流することを防止するための出力部として動作する。このように各ポンピング部１１は連続的に接続される。この際、各ポンピング部１１の入力は第１、第２、第３、第４ＮＭＯＳトランジスタ１２、１３、１６、１８のドレイン及びゲートであり、出力は第１、第２、第３、第４ＮＭＯＳトランジスタ１２、１３、１６、１８のソースである。そして、ポンピング部１１の第１、第２、第３、第４キャパシタ１４、１５、１７、１９の入力端は、連続的に第１、第２クロック信号（ＣＬＫＸ、ＣＬＫＹ）と交互に接続される。一方、最終的な第５ＮＭＯＳトランジスタ２１のソースは第１、第２レベル検出部２０、４０の入力、つまり抵抗２２の入力端とＰＭＯＳトランジスタ４１のドレインと接続される。
【００３０】
第１レベル検出部２０は、電荷ポンプ部１０の出力電圧（ＶＯＵＴ）と接地端（Ｖｓｓ）との間に直列接続される第１、第２抵抗２２、２３、第６ＮＭＯＳトランジスタ２４を備える。第１レベル検出部２０において、第１抵抗２２と第２抵抗２３との間のノードは第１ポンプ制御部３０の入力に接続され、そのノードから分圧出力（ＶＲＥＧ１）が出力される。第６ＮＭＯＳトランジスタ２４は、第２抵抗２３と接地端（Ｖｓｓ）との間に接続され、そのゲートが外部信号ＥＮ１に接続されている。
【００３１】
第２レベル検出部４０は、電荷ポンプ部１０の出力電圧（ＶＯＵＴ）と接地端（Ｖｓｓ）との間に直列に接続されたＰＭＯＳトランジスタ４１、第３、第４抵抗４２、４３を備える。ＰＭＯＳトランジスタ４１のドレインは、電荷ポンプ部１０の出力電圧に接続され、ゲートが第１ポンプ制御部３０の比較出力電圧（ＣＯＮ１）、即ち第１差動増幅器３１の出力に接続され、ソースが第３抵抗に接続されている。第３抵抗４２と第４抵抗４３との間のノードは第２ポンプ制御部５０の入力に接続され、第４抵抗４３の他端は接地端（Ｖｓｓ）に接続される。
【００３２】
第１ポンプ制御部３０は第１差動増幅器３１と第１ＮＡＮＤゲート３２とを備える。ここで、第１差動増幅器３１は基準電圧（ＶＲＥＦ）に接続された第１の入力端子と、第１レベル検出部２０の第１、第２抵抗２２、２３間のノードに接続された第２の入力端子と、第１ＮＡＮＤゲート３２の第１の入力端子に接続された出力端子とを有する。そして、第１ＮＡＮＤゲート３２は外部の第１クロック信号（バーＯＳＣ）に接続された第２の入力端子と、第１、第３キャパシタ１４、１７の入力に接続され、第１ポンプ制御信号（ＣＬＫＸ）を出力する出力端子とを有する。
【００３３】
第２ポンプ制御部５０は第２差動増幅器５１と第２ＮＡＮＤゲート５２とから構成される。第２差動増幅器５１は基準電圧（ＶＲＥＦ）に接続された第１の入力端子と、外の入力は第２レベル検出部４０の第３、第４抵抗４２、４３間のノードに接続された第２の入力端子と、第２ＮＡＮＤゲート５２の第１の入力端子に接続された出力端子とを有する。第２ＮＡＮＤゲート５２は外部の第２クロック信号（ＯＳＣ）に接続された第２の入力端子と、第２、第４キャパシタ１５、１７の入力に接続され、第２ポンプ制御信号（ＣＬＫＹ）を出力する出力端子とを有する。
【００３４】
インバーター６０は第２クロック信号（ＯＳＣ）を反転させて第１クロック信号（バーＯＳＣ）を第１ポンプ制御部３０へ出力する。
上記のように構成された高電圧発生回路の動作について以下に説明する。
【００３５】
図３に示すように、電荷ポンプ部１０は電源電圧（Ｖｃｃ）を昇圧して出力電圧（ＶＯＵＴ）を出力する。すなわち、第１ＮＭＯＳトランジスタ１２のソースは入力端子（Ｖｃｃ）によりＶｃｃ−Ｖｔのレベルにプリチャージされる。この際、第１キャパシタ１４の入力信号である第１ポンプ制御信号（ＣＬＫＸ）は「０（Ｌ）」である。次に、第１ポンプ制御信号（ＣＬＫＸ）がＨ（Ｖｃｃ）レベルとなると、第１キャパシタ１４の両端間の電圧が維持され、これにより第１キャパシタ１４の出力は２Ｖｃｃ−Ｖｔとなる。この際、第２ポンプ制御信号（ＣＬＫＹ）は「０（Ｌ）」なので、第２キャパシタ１５はプリチャージされる。一方、第２ＮＭＯＳトランジスタ１３はターンオン状態であり、第２キャパシタ１５の出力は２（Ｖｃｃ−Ｖｔ）レベルにプリチャージされ、第２キャパシタ１５の両端間の電圧差は２（Ｖｃｃ−Ｖｔ）となる。このようにして、上記の方式で電荷ポンプ部１０で出力電圧（ＶＯＵＴ）への昇圧動作を行う。
【００３６】
次いで、第１レベル検出部２０では、第１の所定の出力電圧（Ｖｏｕｔ１）に基づいて以下の式に従って第１、第２抵抗２２、２３の値が決定される。
【００３７】
【数１】
0003735476.tif 000002
すなわち、外部信号ＥＮ１が「Ｈ」になると、第１レベル検出部２０が動作し始める。出力電圧（ＶＯＵＴ）が第１の所定の出力電圧（Ｖｏｕｔ１）よりも低い場合には電圧分配法則に基づいて第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）よりも低くなるように第１及び第２抵抗２２、２３の値が決定される。又、出力電圧（ＶＯＵＴ）が第１の所定の出力電圧（Ｖｏｕｔ１）と同じである場合には第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）と等しくなるように第１及び第２抵抗２２、２３の値が決定される。更に、出力電圧（ＶＯＵＴ）が第１の所定の出力電圧（Ｖｏｕｔ１）よりも高い場合には第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）よりも高くなるように第１及び第２抵抗２２、２３の値が決定される。
【００３８】
第２レベル検出部４０でも、第２の所定の出力電圧（Ｖｏｕｔ２）に基づいて以下の式に従って第３、第４抵抗４２、４３の値が決定される。
【００３９】
【数２】
0003735476.tif 000003
すなわち、第１ポンプ制御回路３０からのイネーブル信号ＥＮ２が「Ｌ」となると、ＰＭＯＳトランジスタ４１がイネーブルされて第２レベル検出部４０が動作し始める。出力電圧（ＶＯＵＴ）が第２の所定の出力電圧（Ｖｏｕｔ２）よりも高いか、又は低いかにより、それぞれ第２レベル検出部４０の出力信号（ＶＲＧ２）が基準電圧（ＶＲＥＦ）よりも高く又は低くなるように第３及び第４抵抗４２、４３の値が決定される。
【００４０】
第１ポンプ制御部３０では、第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）よりも高いとき、第１差動増幅器３１の出力信号（ＣＯＮ１）が「Ｌ」になり、第１ＮＡＮＤゲート３２はインバーター６０の出力に関係なく「Ｈ」レベルに維持された第１ポンプ制御信号（ＣＬＫＸ）を出力する。第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）よりも低い場合には、第１差動増幅器３１の出力信号（ＣＯＮ１）が「Ｈ」になり、インバーター６０の出力に応じて第１ＮＡＮＤゲート３２は第１ポンプ制御信号（ＣＬＫＸ）を変化させる。
【００４１】
一方、第２ポンプ制御部４０における第２差動増幅器５１や第２ＮＡＮＤゲート５２も、第１ポンプ制御部３０と同様に動作する。
全体的な動作を察してみると、電荷ポンプ部１０で出力電圧（ＶＯＵＴ）を昇圧する過程で出力電圧（ＶＯＵＴ）が第１の所定の電圧（Ｖｏｕｔ１）よりも低いときには、第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）より低くなる。すると、第１差動増幅器３１の出力信号（ＣＯＮ１）が「Ｈ」になり、第１ポンプ制御信号（ＣＬＫＸ）が第１クロック信号（バーＯＳＣ）により同期される。この際、第１差動増幅器３１の出力信号（ＣＯＮ１）、すなわち、イネーブル信号ＥＮ２は「Ｈ」である。従って、ＰＭＯＳトランジスタ４１はオフ状態となり、第２レベル検出部４０の出力信号（ＶＲＥＧ２）が「０」になって基準電圧（ＶＲＥＦ）より低くなる。ゆえに、第２差動増幅器５１の出力信号（ＣＯＮ２）が「Ｈ」になり、第２ポンプ制御信号（ＣＬＫＹ）が第２クロック信号（ＯＳＣ）により同期される。従って、第１、第２ポンプ制御信号（ＣＬＫＸ、ＣＬＫＹ）が同期されて第１、第２、第３、第４キャパシタ１４、１５、１７、１９がすべて動作して正常的な昇圧動作が行われる。
【００４２】
更に、続く昇圧動作過程で出力電圧（ＶＯＵＴ）が第１の所定の出力電圧（Ｖｏｕｔ１）よりも高くなれば、第１差動増幅器３１の出力信号（ＣＯＮ１）が「Ｌ」になり、第１ポンプ制御信号（ＣＬＫＸ）が第１クロック信号（バーＯＳＣ）に関係なく「Ｈ」になる。従って、第１、第３キャパシタ１４、１７は昇圧動作を行わない。この際、ＰＭＯＳトランジスタ４１が「オン」となり、出力電圧（ＶＯＵＴ）が第２の所定の出力電圧（Ｖｏｕｔ２）よりも低ければ、依然として第２差動増幅器５１の出力信号（ＣＯＮ２）は「Ｈ」に維持され、第２ポンプ制御信号（ＣＬＫＹ）は第２クロック信号（ＯＳＣ）により同期される。従って、第２、第４キャパシタ１５、１９は正常動作を行って出力電圧（ＶＯＵＴ）を昇圧する。
【００４３】
もしも、出力電圧（ＶＯＵＴ）が第２の所定の出力電圧（Ｖｏｕｔ２）よりも高くなった場合には、第２差動増幅器５１の出力信号（ＣＯＮ２）が「Ｌ」になってすべての第１、第２、第３、第４キャパシタ１４、１５、１７、１９の動作が抑制される。すなわち、出力電圧（ＶＯＵＴ）の変化が小さくなる。
【００４４】
上記したように本実施の形態によれば、電荷ポンプ１０の出力電圧が第１の所定の出力電圧よりも高いとき第１クロック信号を無効化し、更に電荷ポンプ１０の出力電圧が第２の所定の出力電圧より高いとき第２クロック信号を無効化するようにした。従って、出力電圧を制限する際の出力電圧の急激な変動が低減され、正確な制御動作を行うことができる。従って、フラッシュメモリのプログラム及び消去遂行能力が向上する。
【００４５】
なお、第１、第２ポンプ制御部３０、５０、第１、第２レベル検出部２０、４０は各キャパシタ１４、１５、１７、１９の個数に対応して個々に設けられててもよい。このようにすると、より、各ポンピング部を個々に有効化あるいは無効化することが可能となるため、出力電圧の変動をより効果的に低減することができ、かつ瞬間流れるピーク電流が少なくなってノイズの影響を減少させることができる。
【００４６】
【発明の効果】
以上説明したように、本発明による高電圧発生回路においては以下のような効果がある。
【００４７】
請求項１に記載の発明によれば、電荷ポンプの出力電圧の急激な変動を低減して正確な出力電圧の制御動作を行うことができる。
請求項２に記載の発明によれば、複数個のポンピング部を用いて必要な高電圧に昇圧することができる。
【００４８】
請求項３、４に記載の発明によれば、第１及び第２レベル検出部の各抵抗を利用して所定の出力電圧に応じて各抵抗比を適切な値に設定することができる。
【図面の簡単な説明】
【図１】従来例の高電圧発生回路を示す回路図。
【図２】本発明の一実施の形態の高電圧発生回路を示す構成ブロック図。
【図３】一実施の形態の高電圧発生回路の詳細な回路図。
【符号の説明】
１０…電荷ポンプ部
２０…第１レベル検出部
３０…第１ポンプ制御部
４０…第２レベル検出部
５０…第２ポンプ制御部
【図１】
0003735476.tif 000004
【図２】
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【図３】
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