(57)【特許請求の範囲】
【請求項１】
チップ情報の配列からなる拡散データを情報信号に乗算して生成された送信電波を受信して電圧信号を出力する受信手段と、前記電圧信号を電流信号に変換する電圧・電流変換手段と、チップ情報の整数倍のサンプルホールド回路から構成されかつ前記電流信号が入力されて該電流信号をサンプルホールドする電流データ保持手段と、前記サンプルホールド回路と同数個のサンプル順序指定経路を有しかつ該電流データ保持手段に前記チップ情報の配列が潜在的に内在された電流信号の時系列の組み合わせが得られるようにサンプル順序を指定して現に指定されているサンプルホールド回路の内容を前回ホールドした電流信号から今回サンプルされた電流信号に更新すると共に指定されていない残余の各サンプルホールド回路のホールド内容を前回ホールドされた電流信号に維持させるサンプル順序指定手段と、前記電流データ保持手段にホールドされている時系列の組み合わせからなる電流信号が同時に入力されて相関電流信号を出力する加減算手段と、前記加減算手段と前記電流データ保持手段との間に設けられて前記電流データ保持手段と前記加減算手段との接続状態を切り替える接続状態切り替えスイッチ手段と、前記相関電流信号が入力されて該相関電流信号に基づき元の情報信号を復調する復調器とを備え、
前記加減算手段は第１加算系統と第２加算系統とから構成され、前記電流信号の時系列に潜在的に内在されたチップ情報の配列が該チップ情報の配列に対応する逆拡散データのチップ情報の配列と一致したときに前記第１加算系統と前記第２加算系統とにプラスの電流信号のみを集めて加算した加算電流とマイナスの電流信号のみを集めて加算した加算電流とが得られるように、前記接続状態切り替えスイッチ手段は前記逆拡散データを内包する参照データの順次転送により接続状態が順次切り替え制御され、前記第１加算系統の加算電流から前記第２加算系統の加算電流を減算して前記相関電流信号が生成されることを特徴とする符号分割多重通信装置。
【請求項２】
前記電圧・電流変換手段は、前記電圧信号がプラスのときマイナスの電流信号が出力されかつ前記電圧信号がマイナスのときプラスの電流信号が出力されるように、差動アンプリファイア回路と電圧フォロワー回路とが接続された回路から構成されていることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項３】
少なくとも前記サンプル順序指定手段と前記電流データ保持手段と前記加減算手段とにより相関器が構成されていることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項４】
前記サンプル順序指定手段がパストランジスタロジックによって前記電流データ保持手段のサンプル順序を指定することを特徴とする請求項３に記載の符号分割多重通信装置。
【請求項５】
前記サンプル順序指定手段が前記サンプルホールド回路の個数と同数個の電圧フリップフロップ又はレジスタから構成されて、前記電流データ保持手段のサンプル順序を指定することを特徴とする請求項３に記載の符号分割多重通信装置。
【請求項６】
前記サンプル順序指定手段は、前記サンプル順序指定経路がＮ個であり、式Ｎ≦２Pの条件を満たす最小の整数値をＰとして、各サンプル順序指定経路にはＰ段のスイッチが直列に配属され、前記各スイッチはｎＭＯＳトランジスタスイッチとｐＭＯＳトランジスタスイッチとの組み合わせからなり、各トランジスタスイッチには各段毎にスイッチ制御端子が接続され、各サンプル順序指定経路のうちのいずれか一つのサンプル順序指定経路に配属されているＰ個の各トランジスタスイッチがＰ個の制御信号の組み合わせによってＮ回に１回の割合で同時にオンされ、前記各サンプル順序指定経路はＮ回に１回の割合でサンプリング指定信号を出力することを特徴とする請求項４に記載の符号分割多重通信装置。
【請求項７】
前記各電圧フリップフロップ又は各レジスタは電流信号のサンプリング周波数の２倍の周波数で駆動され、該電圧フリップフロップ又はレジスタには前記サンプル順序指定経路をＮ個として、そのサンプル順序指定経路数と同数のＮ回に１回の割合で矩形パルスが入力され、前記各サンプル順序指定経路はサンプリング指定信号をＮ回に１回の割合で出力することを特徴とする請求項６に記載の符号分割多重通信装置。
【請求項８】
前記各サンプルホールド回路は時系列的に発生される第１クロックパルスと該第１クロックパルスとは逆位相の第２クロックパルスとにより制御され、サンプリング指定信号が入力されたときに前記第１クロックパルスの立ち上がりで前記電流信号をサンプリングしかつ立ち下がりでホールドすると共にホールドされた電流信号を第２クロックパルスの立ち上がりから立ち下がりまでの期間の間に前記加減算手段に出力する請求項３に記載の符号分割多重通信装置。
【請求項９】
前記各サンプルホールド回路が電流源とＭＯＳトランジスタとを有する電流カレントミラー回路から構成されている請求項８に記載の符号分割多重通信装置。
【請求項１０】
前記電流カレントミラー回路が１個のＭＯＳトランジスタカレントミラー回路から構成されている請求項９に記載の符号分割多重通信装置。
【請求項１１】
前記ＭＯＳトランジスタがｎチャンネルＭＯＳＦＥＴから構成されている請求項９に記載の符号分割多重通信装置。
【請求項１２】
前記電流源がｐチャンネルＭＯＳＦＥＴから構成されている請求項９に記載の符号分割多重通信装置。
【請求項１３】
前記ＭＯＳトランジスタは、飽和特性が改善されるようにｎチャンネルＭＯＳＦＥＴとｐチャンネルＭＯＳＦＥＴとが組み合わされた等価ＭＯＳＦＥＴからなることを特徴とする請求項９に記載の符号分割多重通信装置。
【請求項１４】
前記等価ＭＯＳＦＥＴには、前記ｎチャンネルＭＯＳＦＥＴが３個用いられ、前記ｐチャンネルＭＯＳＦＥＴが１個用いられ、全体としてｎチャンネルＭＯＳＦＥＴとして動作することを特徴とする請求項１３に記載の符号分割多重通信装置。
【請求項１５】
前記電流源は、飽和特性が改善されるようにｎチャンネルＭＯＳＦＥＴとｐチャンネルＭＯＳＦＥＴとが組み合わされた等価ＭＯＳＦＥＴからなることを特徴とする請求項９に記載の符号分割多重通信装置。
【請求項１６】
前記等価ＭＯＳＦＥＴには、前記ｐチャンネルＭＯＳＦＥＴが３個用いられ、前記ｎチャンネルＭＯＳＦＥＴが１個用いられ、全体としてｐチャンネルＭＯＳＦＥＴとして動作することを特徴とする請求項１６に記載の符号分割多重通信装置。
【請求項１７】
前記相関器が前記参照データ系列を生成する参照データ系列生成手段を備えている請求項３に記載の符号分割多重通信装置。
【請求項１８】
前記参照データ系列生成手段は、Ｎ個のチップ情報からなる配列に対応する逆拡散データの配列と逆の順番に配列された参照データ系列を巡回的に生成する参照データ系列発生器と、生成された参照データを順次転送してＮ回に１回の割合で前記逆拡散データの配列を生成する転送手段とを備え、前記各サンプルホールド回路にホールドされた電流信号の古い順から新しい順に前記逆拡散データが対応されている請求項１７に記載の符号分割多重通信装置。
【請求項１９】
前記転送手段が前記参照データを順次転送する電圧フリップフロップ又はレジスタからなることを特徴とする請求項１８に記載の符号分割多重通信装置。
【請求項２０】
前記各サンプル順序指定経路は、１シンボル時間のうちの１チップ時間に相当する時間の間、サンプリング指定信号を順番に出力することを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２１】
前記サンプルホールド回路の個数がチップ情報の配列個数の２倍であり、前記サンプルホールド回路の個数が前記配列個数と同一であるときのサンプリング周波数の２倍の周波数で前記電流信号をサンプリングすることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２２】
前記加減算手段と前記復調器との間に前記相関電流信号を電圧信号に変換する電流・電圧変換手段が設けられていることを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２３】
前記電流・電圧変換手段は、前記相関電流信号が入力されると共にバイアス電圧が印加されて電流信号変換電圧分とバイアス電圧との和の電圧信号を出力する第１差動増幅回路と、前記和の電圧信号が入力されると共に前記バイアス電圧と同じ値のバイアス電圧が印加されかつ前記和の電圧信号から前記バイアス電圧を除去して前記相関電流信号に対応する電圧信号を出力する第２差動増幅回路とから構成されていることを特徴とする請求項２２に記載の符号分割多重通信装置。
【請求項２４】
拡散データをその到来順にサンプルホールドして時間的に古い順から新しい順に配列された拡散データの系列を生成する一方、拡散データに対応する逆拡散データを内包する参照データを前記逆拡散データの配列とは逆の順番に発生させて順次転送することにより前記逆拡散データを時間的に新しい順から時間的に古い順に並べた参照データの系列を生成して、前記拡散データの系列と前記逆拡散データの系列とを一致させることにより相関を得ることを特徴とする符号分割多重通信装置。
【請求項２５】
前記電圧・電流変換手段と前記サンプルホールド回路との間に１個以上の電流バッファ回路を設け、該電流バッファ回路毎にサンプルホールド回路を接続することを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２６】
前記電流バッファ回路と前記電圧・電流変換手段との間に前記サンプル順序指定経路からの出力信号でオンするスイッチを設けたことを特徴とする請求項２５に記載の符号分割多重通信装置。
【請求項２７】
前記サンプル順序指定経路の出力を１個以上の組み合わせに分けると共にその各組からの出力を加減算した後に、さらにその出力を加算することを特徴とする請求項１又は請求項２５又は請求項２６に記載の符号分割多重通信装置。
【請求項２８】
前記加減算手段は、入力信号に対して加減算した後にその加減算結果の実数倍の出力を出すことを特徴とする請求項１に記載の符号分割多重通信装置。
【請求項２９】
前記電圧・電流変換手段の出力を１系統以上に分岐し、前記相関器を分岐した系統と同数設けると共に、前記相関器からの出力を加算若しくは一時的に記憶した後に加算することを特徴とする請求項１又は請求項３に記載の符号分割多重通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スペクトル拡散通信に係わり、特に高速同期が可能な低消費電力型の符号分割多重通信装置に関する。
【０００２】
【従来の技術】
従来から、符号分割多重通信装置は、チップ情報の配列からなる拡散データを情報信号に乗算して生成された送信電波を受信して電圧信号を出力する受信手段と、電圧信号を電流信号に変換する電圧・電流変換手段と、チップ情報の配列個数と同数個のサンプルホールド回路から構成されかつ先頭のサンプルホールド回路に電流信号が入力されてクロック信号に基づき電流信号をサンプルホールドすると共に前段のサンプルホールド回路でホールドされた電流信号を後段のサンプルホールド回路に順次遅延させて転送することによりチップ情報の配列が潜在的に内在された電流信号の時系列を生成する電流遅延手段とを備え、電流信号の時系列に潜在的に内在されたチップ情報の配列がこのチップ情報の配列に対応して予め定められた逆拡散データのチップ情報の配列と一致したときに相関が得られるように構成したものが知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来の符号分割多重通信装置は、逆拡散データを固定し、電流信号を後段のサンプルホールド回路に順次転送してチップ情報の配列が潜在的に内在された電流信号の時系列を生成する構成であったので、各段毎のサンプルホールド回路の電流転送誤差が転送の都度累積されるという問題点がある。
【０００４】
本発明は、上記の事情に鑑みてな為されたもので、電流転送誤差の累積を低減し、相関検出精度の向上を図ることのできる符号分割多重通信装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の符号分割多重通信装置は、チップ情報の配列からなる拡散データを情報信号に乗算して生成された送信電波を受信して電圧信号を出力する受信手段と、前記電圧信号を電流信号に変換する電圧・電流変換手段と、チップ情報の整数倍のサンプルホールド回路から構成されかつ前記電流信号が入力されて該電流信号をサンプルホールドする電流データ保持手段と、前記サンプルホールド回路と同数個のサンプル順序指定経路を有しかつ該電流データ保持手段に前記チップ情報の配列が潜在的に内在された電流信号の時系列の組み合わせが得られるようにサンプル順序を指定して現に指定されているサンプルホールド回路の内容を前回ホールドした電流信号から今回サンプルされた電流信号に更新すると共に指定されていない残余の各サンプルホールド回路のホールド内容を前回ホールドされた電流信号に維持させるサンプル順序指定手段と、前記電流データ保持手段にホールドされている時系列の組み合わせからなる電流信号が同時に入力されて相関電流信号を出力する加減算手段と、前記加減算手段と前記電流データ保持手段との間に設けられて前記電流データ保持手段と前記加減算手段との接続状態を切り替える接続状態切り替えスイッチ手段と、前記相関電流信号が入力されて該相関電流信号に基づき元の情報信号を復調する復調器とを備え、
前記加減算手段は第１加算系統と第２加算系統とから構成され、前記電流信号の時系列に潜在的に内在されたチップ情報の配列が該チップ情報の配列に対応する逆拡散データのチップ情報の配列と一致したときに前記第１加算系統と前記第２加算系統とにプラスの電流信号のみを集めて加算した加算電流とマイナスの電流信号のみを集めて加算した加算電流とが得られるように、前記接続状態切り替えスイッチ手段は前記逆拡散データを内包する参照データの順次転送により接続状態が順次切り替え制御され、前記第１加算系統の加算電流から前記第２加算系統の加算電流を減算して前記相関電流信号が生成されることを特徴とする。
【０００６】
請求項２に記載の符号分割多重通信装置は、前記電圧・電流変換手段は、前記電圧信号がプラスのときマイナスの電流信号が出力されかつ前記電圧信号がマイナスのときプラスの電流信号が出力されるように差動アンプリファイア回路と電圧フォロワー回路とが接続された回路から構成されていることを特徴とする。
【０００７】
請求項３に記載の符号分割多重通信装置は、少なくとも前記サンプル順序指定手段と前記電流データ保持手段と前記加減算手段とにより相関器が構成されていることを特徴とする。
【０００９】
請求項４に記載の符号分割多重通信装置は、前記サンプル順序指定手段がパストランジスタロジックによって前記電流データ保持手段のサンプル順序を指定することを特徴とする。
【００１０】
請求項５に記載の符号分割多重通信装置は、前記サンプル順序指定手段が前記サンプルホールド回路の個数と同数個の電圧フリップフロップ又はレジスタから構成されて、前記電流データ保持手段のサンプル順序を指定することを特徴とする。
【００１１】
請求項６に記載の符号分割多重通信装置は、前記サンプル順序指定手段は、Ｎ個のサンプル順序指定経路を有し、式Ｎ≦２Pの条件を満たす最小の整数値をＰとして、各サンプル順序指定経路にはＰ段のスイッチが直列に配属され、前記各スイッチはｎＭＯＳトランジスタスイッチとｐＭＯＳトランジスタスイッチとの組み合わせからなり、各トランジスタスイッチには各段毎にスイッチ制御端子が接続され、各サンプル順序指定経路のうちのいずれか一つのサンプル順序指定経路に配属されているＰ個の各トランジスタスイッチがＰ個の制御信号の組み合わせによってＮ回に１回の割合で同時にオンされ、前記各サンプル順序指定経路はＮ回に１回の割合でサンプリング指定信号を出力することを特徴とする。
【００１２】
請求項７に記載の符号分割多重通信装置は、前記各電圧フリップフロップ又は各レジスタが電流信号のサンプリング周波数の２倍の周波数で駆動され、該電圧フリップフロップ又はレジスタには前記サンプル順序指定経路をＮ個として、そのサンプル順序指定経路数と同数のＮ回に１回の割合で矩形パルスが入力され、前記各サンプル順序指定経路はサンプリング指定信号をＮ回に１回の割合で出力することを特徴とする。
【００１３】
請求項８に記載の符号分割多重通信装置は、前記各サンプルホールド回路が時系列的に発生される第１クロックパルスと該第１クロックパルスと逆位相の第２クロックパルスとにより制御され、サンプリング指定信号が入力されたときに前記第１クロックパルスの立ち上がりで前記電流信号をサンプリングしかつ立ち下がりでホールドすると共にホールドされた電流信号を第２クロックパルスの立ち上がりから立ち下がりまでの期間の間に前記加減算手段に出力することを特徴とする。
【００１４】
請求項９に記載の符号分割多重通信装置は、前記各サンプルホールド回路が電流源とＭＯＳトランジスタとを有する電流カレントミラー回路から構成されている。
【００１５】
請求項１０に記載の符号分割多重通信装置は、前記電流カレントミラー回路が１個のＭＯＳトランジスタカレントミラー回路から構成されている。
【００１６】
請求項１１に記載の符号分割多重通信装置は、前記ＭＯＳトランジスタがｎチャンネルＭＯＳＦＥＴから構成されている。
【００１７】
請求項１２に記載の符号分割多重通信装置は、前記電流源がｐチャンネルＭＯＳＦＥＴから構成されている。
【００１８】
請求項１３に記載の符号分割多重通信装置は、前記ＭＯＳトランジスタが、飽和特性が改善されるようにｎチャンネルＭＯＳＦＥＴとｐチャンネルＭＯＳＦＥＴとが組み合わされた等価ＭＯＳＦＥＴからなることを特徴とする。
【００１９】
請求項１４に記載の符号分割多重通信装置は、前記等価ＭＯＳＦＥＴには、前記ｎチャンネルＭＯＳＦＥＴが３個用いられ、前記ｐチャンネルＭＯＳＦＥＴが１個用いられ、全体としてｎチャンネルＭＯＳＦＥＴとして動作することを特徴とする。
【００２０】
請求項１５に記載の符号分割多重通信装置は、前記電流源が、飽和特性が改善されるようにｎチャンネルＭＯＳＦＥＴとｐチャンネルＭＯＳＦＥＴとが組み合わされた等価ＭＯＳＦＥＴからなることを特徴とする。
【００２１】
請求項１６に記載の符号分割多重通信装置は、前記等価ＭＯＳＦＥＴには、前記ｐチャンネルＭＯＳＦＥＴが３個用いられ、前記ｎチャンネルＭＯＳＦＥＴが１個用いられ、全体としてｐチャンネルＭＯＳＦＥＴとして動作することを特徴とする。
【００２２】
請求項１７に記載の符号分割多重通信装置は、前記相関器が前記参照データ系列を生成する参照データ系列生成手段を備えている。
【００２３】
請求項１８に記載の符号分割多重通信装置は、前記参照データ系列生成手段が、Ｎ個のチップ情報からなる配列に対応する逆拡散データの配列と逆の順番に配列された参照データ系列を巡回的に生成する参照データ系列発生器と、生成された参照データを順次転送してＮ回に１回の割合で前記逆拡散データの配列を生成する転送手段とを備え、前記各サンプルホールド回路にホールドされた電流信号の古い順から新しい順に前記逆拡散データが対応されている。
【００２４】
請求項１９に記載の符号分割多重通信装置は、前記転送手段が前記参照データを順次転送する電圧フリップフロップ又はレジスタからなることを特徴とする。
【００２５】
請求項２０に記載の符号分割多重通信装置は、前記各サンプル順序指定経路が、１シンボル時間のうちの１チップ時間に相当する時間の間、サンプリング指定信号を順番に出力することを特徴とする。
【００２６】
請求項２１に記載の符号分割多重通信装置は、前記サンプルホールド回路の個数がチップ情報の配列個数の２倍であり、前記サンプルホールド回路の個数が前記配列個数と同一であるときのサンプリング周波数の２倍の周波数で前記電流信号をサンプリングすることを特徴とする。
【００２７】
請求項２２に記載の符号分割多重通信装置は、前記加減算手段と前記復調器との間に前記相関電流信号を電圧信号に変換する電流・電圧変換手段が設けられていることを特徴とする。
【００２８】
請求項２３に記載の符号分割多重通信装置は、前記電流・電圧変換手段が、前記相関電流信号が入力されると共にバイアス電圧が印加されて電流信号変換電圧分とバイアス電圧との和の電圧信号を出力する第１差動増幅回路と、前記和の電圧信号が入力されると共に前記バイアス電圧と同じ値のバイアス電圧が印加されかつ前記和の電圧信号から前記バイアス電圧を除去して前記相関電流信号に対応する電圧信号を出力する第２差動増幅回路とから構成されていることを特徴とする。
【００２９】
請求項２４に記載の符号分割多重通信装置は、拡散データをその到来順にサンプルホールドして時間的に古い順から新しい順に配列された拡散データの系列を生成する一方、拡散データに対応する逆拡散データを内包する参照データを前記逆拡散データの配列とは逆の順番に発生させて順次転送することにより前記逆拡散データを時間的に新しい順から時間的に古い順に並べた参照データの系列を生成して、前記拡散データの系列と前記逆拡散データの系列とを一致させることにより相関を得ることを特徴とする。
【００３０】
請求項２５に記載の符号分割多重通信装置は、前記電圧・電流変換手段と前記サンプルホールド回路との間に１個以上の電流バッファ回路を設け、該電流バッファ回路毎にサンプルホールド回路を接続することを特徴とする。
【００３１】
請求項２６に記載の符号分割多重通信装置は、前記電流バッファ回路と前記電圧・電流変換手段との間に前記サンプル順序指定経路からの出力信号でオンするスイッチを設けたことを特徴とする。
【００３２】
請求項２７に記載の符号分割多重通信装置は、前記サンプル順序指定経路の出力を１個以上の組み合わせに分けると共にその各組からの出力を加減算した後に、さらにその出力を加算することを特徴とする。
【００３３】
請求項２８に記載の符号分割多重通信装置は、前記加減算手段は、入力信号に対して加減算した後にその加減算結果の実数倍の出力を出すことを特徴とする。
【００３４】
請求項２９に記載の符号分割多重通信装置は、前記電圧・電流変換手段の出力を１系統以上に分岐し、前記相関器を分岐した系統と同数設けると共に、前記相関器からの出力を加算若しくは一時的に記憶した後に加算することを特徴とする。
【００３５】
【発明の実施の形態】
【００３６】
【実施例１】
（受信側符号分割多重通信装置のブロック図の説明）
図１は本発明に係わる受信側符号分割多重通信装置の構成を示すブロック図である。この図１において、１は受信アンテナ、２は混合器、３は局部発振器、４は同期検波器、５は相関器、６は参照データ系列生成手段、７は復調器である。受信アンテナ１は図示を略す送信装置により送信された送信電波を受信する。この送信電波はチップ情報の配列からなる拡散データを情報信号に乗算して生成される。情報信号は、この実施例ではビット情報である。ビット情報は「０」と「１」からなり、このビット情報は時系列的に生成され、このビット情報の発生周期の逆数である周波数がベースバンド周波数である。そのビット情報「１」には例えば正の電圧が対応され、そのビット情報「０」には負の電圧（逆位相の電圧）が対応される。
【００３７】
（送信電波の説明）
図２（イ）はビット情報「１」の区間（データパケット１シンボル）を示している。このビット情報「１」にはチップ情報「０」とチップ情報「１」との配列からなる拡散データが乗算される。
【００３８】
この拡散データにはＰＮ符号（擬似雑音符号）が用いられている。なお、ＰＮ符号には、Ｍ系列符号、Ｇｏｌｄ符号、直交Ｍ系列符号、直交Ｇｏｌｄ符号、ウオルッシュ関数により生成される直交符号等があり、これらのいずれを用いても良いが、特に、直交Ｍ系列符号、直交Ｇｏｌｄ符号、ウオルッシュ関数により生成される直交符号は以下に説明する相関特性を有するため符号分割多重通信装置のチャンネル分割に適している。すなわち、直交符号の場合、その自己相関関数は、位相差がゼロのとき相関値が最大となる。また、その相互相関関数は位相差がゼロのとき相関値がゼロとなる。この実施例では、ＰＮ符号としてＭ系列符号が用いられているものとして説明する。
【００３９】
チップ情報の配列個数は、例えば１２８である。なお、チップ情報の配列個数を「チップ長」ということもある。図２（ロ）はそのチップ情報の配列に対応する信号電圧を示しており、「＋１」はチップ情報「１」に対応し、「−１」はチップ情報「０」に対応している。図２（ロ）に示す信号に図２（イ）に示す信号が乗算されて、図２（ハ）に示す拡散変調波が生成され、図２（ハ）に示す拡散変調波と図２（ホ）に示す搬送波とを乗算処理することにより、図２（二）に示すスペクトル拡散された送信電波が生成され、これにより、ビット情報「１」は１２８個のチップに分割されて送信される。
【００４０】
この実施例では、情報ビットを１２８個のチップに分割することにして説明しているが、理解の便宜のために、チップ情報の配列個数Ｎが７個の場合についてビット情報「１」とチップ情報と信号電圧との関係を図２（ヘ）と図２（ト）に示す。ここで、図２（ト）の「１１１００１０」は、７チップＭ系列の一つである。ビット情報「０」を送信する場合、ビット情報「０」が負の電圧に対応されているので、その拡散変調波は図２（ハ）に示す拡散変調波と逆位相となる。
【００４１】
図２の説明では、データパケット１シンボルに“ｃｏｄｅ  １  ｓｅｑｅｎｃｅ”を割り当てているが、データパケット１シンボルに２個以上の“ｃｏｄｅ  ｓｅｑｅｎｃｅ”を割り当てても良い。
【００４２】
混合器２は受信電波を局部発振器３から出力される信号と混合してＩＦ（中間周波数増幅）信号を出力し、検波器４は混合器２の出力を検波する。ここで、検波器４は、キャリア同期検波、遅延検波、ＩＱ検波等のＩＦ信号に内在する拡散された情報信号を取り出す手段であればよい。
【００４３】
その受信アンテナ１と混合器２と局部発振器３と検波器４とにより受信手段が構成されている。検波器４は受信電波に対応する電圧信号を相関器５に向けて出力する。図３（イ）はその受信電波を示している。図３（ロ）は検波器４により検波された拡散変調波に対応する電圧信号を示している。
【００４４】
（相関器５の説明）
相関器５は図４に示すように、この実施例では、サンプル順序指定手段１００と、電圧・電流変換手段（Ｖ／ＩＣ）１０１と、電流データ保持手段１０２と、接続状態切り替えスイッチ手段１０３と、加減算手段１０５と、電流・電圧変換手段１０８とを備えている。
【００４５】
（電圧・電流変換手段１０１の説明）
電圧・電流変換手段１０１は、図５に示すように、電圧信号Ｖｉｎがプラスのときにはマイナスの電流信号Ｉｏｕｔが出力され、かつ電圧信号Ｖｉｎがマイナスのときにはプラスの電流信号Ｉｏｕｔが出力されるように、差動アンプリファイア回路１０１Ａと電圧フォロワー回路１０１Ｂとが接続された回路から構成されている。
【００４６】
差動アンプリファイア回路１０１Ａは、オペレーションアンプリファイア（以下、単に『オぺアンプ』と略す）ＯＰ１を有する。オぺアンプＯＰ１のマイナス入力端子には抵抗Ｒ１を介して端子Ｔ１に入力された電圧信号Ｖｉｎが印加される。オぺアンプＯＰ１のプラス入力端子は抵抗Ｒ４を介してアースされている。オぺアンプＯＰ１の出力端子は抵抗Ｒ２を介してそのマイナス入力端子に接続されている。
【００４７】
電圧フォロワー回路１０１ＢはオぺアンプＯＰ２を有する。オぺアンプＯＰ２のプラス入力端子には抵抗Ｒ５を介してオぺアンプＯＰ１の出力端子が接続されている。オぺアンプＯＰ２の出力端子はそのマイナス入力端子に接続されると共に、抵抗Ｒ３を介してオぺアンプＯＰ１のプラス入力端子に接続されている。オぺアンプＯＰ１は差動アンプリファイアとして動作し、オぺアンプＯＰ２は電圧フォロワーとして動作し、電流信号Ｉｏｕｔは出力端子Ｔ２から電流信号Ｉｉｎとして電流データ保持手段１０２に出力される。
【００４８】
ここで、抵抗Ｒ１とＲ２の比Ｒ２／Ｒ１を（Ｒ２／Ｒ１＝１）とし、抵抗Ｒ３とＲ４の比Ｒ４／Ｒ３を（Ｒ４／Ｒ３＝β）とすると、電流信号Ｉｏｕｔは、
Ｉｏｕｔ＝−（２β／（１＋β））×（Ｖｉｎ／Ｒ５）
で求められる。
【００４９】
上記式は、電圧信号Ｖｉｎが正でも負でも成立し、Ｒ４／Ｒ３＝β＝１とすると、
Ｉｏｕｔ＝−（Ｖｉｎ／Ｒ５）
に変形される。
【００５０】
例えば、Ｖｉｎの振幅値が±１ボルトのとき、抵抗Ｒ５の抵抗値を２０キロオームとすると、電流信号Ｉｏｕｔはマイナス・プラス５０マイクロアンペアの電流となる。この電圧・電流変換手段１０１は受信手段に設けても良い。
【００５１】
（サンプル順序指定手段１００の説明）
サンプル順序指定手段１００はサンプル順序指定経路Ｔ０1、Ｔ０2、…、Ｔ０nを有する。このサンプル順序指定経路Ｔ０1、Ｔ０2、…、Ｔ０nの個数Ｎはチップ情報の配列個数が１２８個のとき、この数値１２８のＭ倍（Ｍは１以上の整数）の個数である。この個数は後述するサンプルホールド回路の個数と一致させる。特に断りのない限り、以下の説明では、Ｍ＝１として説明する。
【００５２】
サンプル順序指定手段１００の構造の一例を図６（ａ）に示す。この図６（ａ）に示すサンプル順序指定手段１００は電圧フリップフロップ（ＤＦ／Ｆ1〜ＤＦ／Ｆn）又はレジスタから構成されている。符号ＳＡは制御元信号ＳＡ’の入力端子、符号ＳＡ1、ＳＡ2はクロック信号ＳＡ1’、ＳＡ2’の入力端子、符号Ｔ０1’、Ｔ０2’、…、Ｔ０n’はサンプル順序指定手段１００のサンプリング指定信号であり、このサンプリング指定信号Ｔ０1’、Ｔ０2’、…、Ｔ０n’を用いて電流データ保持手段１０２のサンプリングタイミングが制御される。各クロック信号ＳＡ2’、ＳＡ1’は各入力端子Ｔ３０1、Ｔ３０2、…、Ｔ３０n、Ｔ３１1、Ｔ３１2、…、Ｔ３nに入力される。また、符号Ｔ２８1、Ｔ２８2、…、Ｔ２８nは各ＤＦ／Ｆ1〜ＤＦ／Ｆnの入力端子であり、Ｔ２９1、Ｔ２９2、…、Ｔ２９nは各ＤＦ／Ｆ1〜ＤＦ／Ｆnの出力端子である。入力端子Ｔ２８1は入力端子ＳＡに接続され、入力端子Ｔ２８2は出力端子Ｔ２９1に接続され、入力端子Ｔ２８3は出力端子Ｔ２９2に接続され、…、入力端子Ｔ２８nは出力端子Ｔ２９n-1に接続され、各出力端子Ｔ２９1〜Ｔ２９nは各サンプル順序指定経路Ｔ０1〜Ｔ０nに接続されている。
【００５３】
クロック信号ＳＡ1’、ＳＡ2’は図６（ｂ）に示すように互いに重ならないように位相がずらされており、各電圧フリップフロップＤＦ／Ｆ1〜ＤＦ／Ｆnはクロック信号ＳＡ1’の立ち上がりタイミングで制御元信号ＳＡ’をサンプリングし、クロック信号ＳＡ2’の立ち上がりタイミングでホールドしている制御元信号ＳＡ’を次段の電圧フリップフロップＤＦ／Ｆに出力する。制御元信号ＳＡ’は１シンボル時間のうち１チップに相当する時間オンとなるものとする。なお、整数Ｍが２以上であるときは、制御元信号ＳＡ’がオンとなる時間は１／Ｍ時間と読み替えるものとする。
【００５４】
ここで、一例として、電圧フリップフロップＤＦ／Ｆ1についてその動作を説明する。
【００５５】
いま、入力端子ＳＡに制御元信号ＳＡ’が入力されると、電圧フリップフロップＤＦ／Ｆ1はクロック信号ＳＡ1’の立ち上がりで制御元信号ＳＡ’をサンプリングし、サンプルした制御元信号ＳＡ’をクロック信号ＳＡ2’の立ち下がりで次段の電圧フリップフロップＤＦ／Ｆ2に送ると共に、サンプル順序指定経路Ｔ０1をアクティブにし、サンプリング指定信号Ｔ０1’をサンプル順序指定経路Ｔ０1から出力する。このサンプリング指定信号Ｔ０1’はクロック信号ＳＡ2’が再度電圧フリップフロップＤＦ／Ｆ1に入力されて立ち下がるまでオン状態に保持され、クロック信号ＳＡ2’が電圧フリップフロップＤＦ／Ｆ1に入力されて立ち下がると、オン状態からオフ状態とされる。そして、電圧フリップフロップＤＦ／Ｆ1はこの状態で１シンボル時間保持され、その後は電圧フリップフロップＤＦ／Ｆ1には制御元信号ＳＡ’が１シンボル期間中入力されないため、次段の電圧フリップフロップＤＦ／Ｆ2に制御元出力信号ＳＡ’は送られない。
【００５６】
このようにサンプル順序指定手段１００が動作することによって、サンプリング指定信号Ｔ０1’、…、Ｔ０n’は、サンプル順序指定経路Ｔ０1が指定された時刻をｔ1とすると、各時刻ｔ1、ｔ2、…、ｔn-1、ｔnにおいて、
ｔ1：サンプル順序指定経路Ｔ０1からのみサンプリング指定信号Ｔ０1’が出力され、それ以外のサンプル順序指定経路からはサンプリング指定信号が出力されていない、
ｔ2：サンプル順序指定経路Ｔ０2からのみサンプリング指定信号Ｔ０2’が出力され、それ以外のサンプル順序指定経路からはサンプリング指定信号が出力されていない、
…、
ｔn-1：サンプル順序指定経路Ｔ０n-1からのみサンプリング指定信号Ｔ０n-1’が出力され、それ以外のサンプル順序指定経路からはサンプリング指定信号が出力されていない、
ｔn：サンプル順序指定経路Ｔ０nからのみサンプリング指定信号Ｔ０n’が出力され、それ以外のサンプル順序指定経路からはサンプリング指定信号が出力されていない、
状態が実現される。
【００５７】
（電流データ保持手段１０２の説明）
電流データ保持手段１０２は、図４に示すようにサンプルホールド回路ＳＨ1〜ＳＨnから構成され、符号Ｔ４1〜Ｔ４nは接続点Ｔ３1〜Ｔ３nを介して入力される電流信号の入力端子であり、符号Ｔ１７1〜Ｔ１７n、Ｔ１８1〜Ｔ１８nはクロック信号Ｗの入力端子、符号Ｔ５1〜Ｔ５nはサンプリング指定信号Ｔ０1’〜Ｔ０n’の入力端子、符号Ｔ６1〜Ｔ６nはホ−ルドされた電流信号の出力端子である。このサンプルホールド回路ＳＨ1〜ＳＨnの個数はチップ情報の配列個数Ｎが１２８個のとき、この数値１２８のＭ倍（Ｍは１以上の整数）の個数である。特に、断わりのない限り、以下の説明では、Ｍ＝１として説明する。
【００５８】
このサンプリング指定信号Ｔ０1’、Ｔ０2’、…、Ｔ０n’は、電流データ保持手段１０２のサンプル順序の指定に用いられ、電流データ保持手段１０２はサンプリング指定信号Ｔ０1’、Ｔ０2’、…、Ｔ０n’により指定されたときのみ電流データの保持及び更新を行う。
【００５９】
その各サンプルホールド回路ＳＨ1〜ＳＨnの内部構造を図７に示す。この図７はサンプルホールド回路ＳＨ1について示してあるが、他のサンプルホールド回路ＳＨ2〜ＳＨnについても同様である。
【００６０】
サンプルホールド回路ＳＨ1は電流カレントミラー回路から構成される。この電流カレントミラー回路は、ソース接地のサンプルホールド用のｎ型ＭＯＳトランジスタ（ｎチャンネルＭＯＳＦＥＴ）Ｍ１、Ｍ２を有する。ｎ型ＭＯＳトランジスタＭ１のドレインは定電流源Ａ１を介して電源Ｖｄｄに接続されると共に、入力端子Ｔ４1に接続されている。また、ｎ型ＭＯＳトランジスタＭ１のゲートはそのドレインに接続されている。ｎ型ＭＯＳトランジスタＭ２のドレインは定電流源Ａ２を介して電源Ｖｄｄに接続されている。ｎ型ＭＯＳトランジスタＭ２のゲートはサンプルホールドスイッチＳＷ１1を介してｎ型ＭＯＳトランジスタＭ１のゲートに接続されている。なお、符号Ｃ１はｎ型ＭＯＳトランジスタＭ２のゲートソース間寄生容量である。
【００６１】
ｎ型ＭＯＳトランジスタＭ２のドレインはサンプルホールドスイッチＳＷ２1を介して出力端子Ｔ６1に接続され、サンプルホールドスイッチＳＷ２1は入力端子Ｔ１７1に入力されるクロック信号Ｗ（第２クロックパルスＷ２）によってオンオフされる。サンプルホールドスイッチＳＷ１1はサンプル指定スイッチＳＷ０1によってオンオフされ、サンプル指定スイッチＳＷ０1は入力端子Ｔ５1から入力されるサンプリング指定信号Ｔ０1’によってオンオフされ、サンプルホールドスイッチＳＷ１1はサンプル指定スイッチＳＷ０1を介して入力端子Ｔ１８1から入力されるクロック信号Ｗ（第１クロックパルスＷ１）によってオンオフされる。
【００６２】
（電流信号サンプリングの説明）
クロック信号Ｗは、図８（ロ）、図８（二）に示すように、第１クロックパルスＷ１と、この第１クロックパルスＷ１とは逆位相の第２クロックパルスＷ２とからなる。また、サンプリング指定信号Ｔ０1’は、図８（イ）に示すように１シンボル時間内に１回だけ１チップ時間のみオンする信号からなっている。定電流源Ａ１と定電流源Ａ２とに流れている電流値Ｊは理想的条件のもとで同一とする。また、ｎ型ＭＯＳトランジスタＭ１、Ｍ２のゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）は同一とする。ＭＯＳトランジスタのゲート長Ｌ、ゲート幅Ｗについては図９を参照されたい。
【００６３】
このように構成すると、サンプルホールド回路ＳＨ1に入力される電流信号Ｉｉｎと、いったんサンプルホールド回路ＳＨ1にホールドされた後で、このサンプルホールド回路ＳＨ1から出力される電流信号Ｉｏｕｔの大きさの絶対値を理想的には等しくできる。
【００６４】
サンプルホールドスイッチＳＷ１1、ＳＷ１2には、例えば、ｎ型ＭＯＳトランジスタが用いられる。このｎ型ＭＯＳトランジスタはそのゲートに電源電圧Ｖｄｄが印加されると、そのドレインーソース間が導通（オン）となり、ゲートに印加される電圧がゼロのときドレインーソース間が遮断（オフ）となる。
【００６５】
サンプリング指定信号Ｔ０1’、各クロックパルスＷ１、Ｗ２の「オン」は電源電圧Ｖｄｄに対応し、サンプリング指定信号Ｔ０1’、各クロックパルスＷ１、Ｗ２の「オフ」は電源電圧ゼロに対応している。従って、サンプルホールドスイッチＳＷ１1は、入力端子Ｔ５1にサンプリング指定信号Ｔ０1’の「オン」が入力されて、サンプル指定スイッチＳＷ０1がオンされかつ入力端子Ｔ１８1から第１クロックパルスＷ１が入力されたときにオンされ、それ以外のときはオフされる。なお、第１クロックパルスＷ１と第２クロックパルスＷ２とは位相が逆であるので、第１クロックパルスＷ１と第２クロックパルスＷ２とが同時に「オン」又は「オフ」となることはない。
【００６６】
いま、時刻ｔ１の直前において、図８（ホ）に示すように、電流信号Ｉｉｎが電圧・電流変換手段１０１から入力端子Ｔ４1を介してサンプルホールド回路ＳＨ1に流入したとする。
【００６７】
この電流信号ＩｉｎはＭＯＳトランジスタＭ１のドレインに入力され、ＭＯＳトランジスタＭ１のドレインーソース間に流れる電流は、仮に、入力端子Ｔ４1に電流Ｉｉｎを流し込む電流源が理想電流源であるときには、「Ｊ＋Ｉｉｎ」となる。
【００６８】
次に、時刻ｔ１において、第１クロックパルスＷ１が「オン」となり、かつ、第２クロックパルスＷ２が「オフ」になったとする。第１クロックパルスＷ１が「オン」となることによってサンプルホールドスイッチＳＷ１1はオン（閉成）となり、第２クロックパルスＷ２が「オフ」となることによってサンプルホールドスイッチＳＷ２1はオフ（開成）となる。サンプルホールドスイッチＳＷ１1が閉じられることによって、ＭＯＳトランジスタＭ１のゲートとＭＯＳトランジスタＭ２のゲートとが短絡され、サンプルホールドスイッチＳＷ２1が開かれることによって、ＭＯＳトランジスタＭ２の出力端子Ｔ６1が切り離される。
【００６９】
ＭＯＳトランジスタＭ１の電流系統とＭＯＳトランジスタＭ２の電流系統とは、サンプルホールドスイッチＳＷ１1が閉じられることによって、電流カレントミラー回路を構成し、ＭＯＳトランジスタＭ２のドレインーソース間にはＭＯＳトランジスタＭ１1に流れる電流「Ｊ＋Ｉｉｎ」と同じ電流「Ｊ＋Ｉｉｎ」が流れるために必要なゲート電圧がＭＯＳトランジスタＭ２に印加される。
【００７０】
次に、時刻ｔ２において、第１クロックパルスＷ１が「オフ」、第２クロックパルスＷ２が「オン」となると、サンプルホールドスイッチＳＷ１1がオフ（開成）され、サンプルホールドスイッチＳＷ２1がオン（閉成）される。サンプルホールドスイッチＳＷ１1が開かれることによってＭＯＳトランジスタＭ１のゲートとＭＯＳトランジスタＭ２のゲートとは切り離されるが、ＭＯＳトランジスタＭ２のドレインーソース間には寄生容量Ｃ１の存在によって「Ｊ＋Ｉｉｎ」の電流が流れるために必要な電荷が保持され続けるので、電流信号Ｉｏｕｔは「−Ｉｉｎ」としてゲート電圧という形で保持されることになる。この状態で、サンプルホールドスイッチＳＷ２1が開かれると、ＭＯＳトランジスタＭ２には電流「Ｊ＋Ｉｉｎ」の電流が流れ続け得る電荷が蓄積され続けるので、電流信号Ｉｏｕｔも「−Ｉｉｎ」に保持され、この過程により電流信号がホールドされる。
【００７１】
続いて、時刻ｔ３においては、第１クロックパルスＷ１が「オン」、第２クロックパルスＷ２が「オフ」になる。この時には、サンプリング指定信号Ｔ０1’は「オフ」のままであるので、サンプルホールドスイッチＳＷ１1はオフ（開成）のままである。一方、サンプルホールドスイッチＳＷ２1はオンからオフ（開成）になる。サンプルホールドスイッチＳＷ１1はオフのままであるので、ＭＯＳトランジスタＭ２に保持された電流信号Ｉｏｕｔは「−Ｉｉｎ」に保持されたままである。図８（ヘ）はそのサンプルホールド回路ＳＨ1にホールドされている電流データを示す。
【００７２】
続いて、時刻ｔ４においては、第１クロックパルスＷ１が「オフ」、第２クロックパルスＷ２が「オン」になる。この場合、サンプルホールドスイッチＳＷ２1はオン（閉成）になるために、保持した電流成分「−Ｉｉｎ」を端子Ｔ６1から接続状態切り替えスイッチ制御手段１０３に流し込むことになる。このとき、端子Ｔ６1から出力される電流は時刻ｔ１でサンプルされた電流値の電流をそのまま流すことになる。この状態は、図８（ト）に示され、再度サンプリング指定信号Ｔ０1’が入力されて再度電流信号のサンプリングがサンプルホールド回路ＳＨ1により行われるまで、クロックパルスＷ２が「オン」になるタイミングで繰り返し同一の電流値「−Ｉｉｎ」の電流が出力されることになる。
【００７３】
続いて、サンプルホールド回路ＳＨ2に注目すると、サンプルホールド回路ＳＨ1に対して１チップ時間遅れて同様の動作をする（図８（チ）、図８（リ）、図８（ヌ）参照）。同様に、サンプルホールド回路ＳＨ3はサンプルホールド回路ＳＨ2に対して１チップ時間遅れて同様の動作をし、サンプルホールド回路ＳＨnはサンプルホールド回路ＳＨn-1に対して１チップ時間遅れてサンプルホールド回路ＳＨn-1と同様の動作をする。
【００７４】
サンプルホールド回路ＳＨ1〜ＳＨnは図８に示すサンプリングパルスＳＷ２によって同時にその時点で保持している電流データを並列に各出力端子Ｔ６1〜Ｔ６nから接続状態切り替えスイッチ手段１０３に送り出す。送り出された電流データは毎回１チップ分だけ異なっており、その電流データはその時点で最も古い電流データが最も新しい電流データに書き換えられている。その書き換えられた電流データを出力するサンプルホールド回路はサンプル順序指定手段１００によってサンプルホールドするように指定されている。
【００７５】
図４に示すように、サンプリング指定経路Ｔ０1〜Ｔ０nの順にアクテイブとしてサンプリング指定信号Ｔ０1’〜Ｔ０n’をサンプルホールド回路ＳＨ1〜ＳＨnに送り、再度サンプリング指定経路Ｔ０1〜Ｔ０nの順にアクティブとしてサンプリング指定信号Ｔ０1’〜Ｔ０n’を送ることを繰り返すと、サンプルホールド回路ＳＨ1〜ＳＨnは、この順番に電流信号Ｉｉｎをサンプリングすることを巡回的に繰り返すことになる。
【００７６】
例えば、新しい電流信号がサンプルされたサンプルホールド回路をＳＨkとする。このサンプルホールド回路ＳＨkには現在の最も新しい電流データが保持されており、その一つ左側のサンプルホールド回路ＳＨk-1にはその一つ前の新しい電流データが保持されており、最も新しい電流データを保持するサンプルホールド回路ＳＨkの右側のサンプルホールド回路ＳＨk+1には最も古い電流データが保持されており、この電流データは現在から数えて「ｎ−１」チップ前の電流データである。
【００７７】
なお、その図８において、符号（ト）の左側の出力電流信号はチップ情報が正の場合を示し、右側の電流信号はチップ情報が負の場合を示し、第２クロックパルスＷ２が入力されるたびにホールドされた電流信号が出力される。
【００７８】
すなわち、サンプルホールド回路ＳＨ1〜ＳＨnに保持されかつサンプルホールド回路ＳＨ1〜ＳＨnから送り出されるＮ個の電流データは、現在を含めて現在からｎ個以前のチップ情報を含んでいる。電流データはチップ情報により拡散変調されているので、電流データ保持手段１０２はチップ情報の配列のうち、もっとも新しいＮ個のチップ情報として潜在的に内在された電流データの時系列を生成することが可能である。
【００７９】
電流データの時系列的な配列は、電流サンプリングが巡回的であるので、現在サンプリングしているサンプルホールド回路ＳＨｋを基点として左側に進むに従って過去にさかのぼり、左端まで達したら右端に戻るものとなり、現在から過去に向かって整列された電流データの信号系列となる。
【００８０】
このサンプリング方法は、参照データの入力方法によって決まるものであり、これに限られるものではなく、サンプリング順序指定方法によって適当に選択できる。
【００８１】
（接続状態切り替えスイッチ手段１０３の説明）
接続状態切り替えスイッチ手段１０３は、図４に示すように、電流データ保持手段１０２と加減算手段１０５との間に設けられている。この接続状態切り替えスイッチ手段１０３はホールドされた電流データが入力される入力端子Ｔ８1、Ｔ８2、…、Ｔ８n、出力端子Ｔ１０、Ｔ１１、スイッチ１０４1、１０４2、…、１０４k、…、１０４nを備えている。この接続状態切り替えスイッチ手段１０３は参照データ系列生成手段６により制御され、その参照データ系列生成手段６はチップ情報の配列に対応する逆拡散データを内包する参照データを順次生成する機能を有する。符号Ｔ９1〜Ｔ９nはその参照データ系列生成手段６の出力端子である。
【００８２】
（参照データ系列生成手段６の説明）
その参照データ系列生成手段６は、図１０に示すように、チップ数Ｎの場合、参照データ系列発生器６’とＮ段の電圧フリップフロップＤＦ／Ｆ’1〜ＤＦ／Ｆ’n又はレジスタとから成っている。参照データ系列発生器６’は、情報ビットが例えばチップ情報の配列「１１１００１０」（配列個数Ｎ＝７）の拡散データにより変調を受けるとき、拡散データのチップ情報の配列「１１１００１０」に対応するチップ情報の配列「１１１００１０」の左右を逆転させた参照データの配列「０１００１１１」を順番に生成する。この参照データはチップタイミングでデータを転送する１ビットの電圧フリップフロップＤＦ／Ｆの入力端子Ｔ２０1に入力される。符号の生成は巡回的であり、７チップ生成が終わったなら、再度巡回的に符号が生成される。
【００８３】
参照データ系列発生器６’の出力は出力端子Ｔ２２から出力され、電圧フリップフロップＤＦ／Ｆ’1〜電圧フリップフロップＤＦ／Ｆ’nは入力端子Ｔ２０1〜Ｔ２０n、Ｔ２２1〜Ｔ２２n、Ｔ２３1〜Ｔ２３n、出力端子Ｔ２１1〜Ｔ２１nを有する。各出力端子Ｔ２１1〜Ｔ２１nには出力端子Ｔ９1〜Ｔ９nが接続されている。出力端子Ｔ２２は入力端子Ｔ２０1に接続され、出力端子Ｔ２１1は入力端子Ｔ２０2に接続され、出力端子Ｔ２１n-1は入力端子Ｔ２０nに接続されている。入力端子Ｔ１８1は各入力端子Ｔ２２1〜Ｔ２２nに接続され、入力端子Ｔ１９1は各入力端子Ｔ２３1〜Ｔ２３nに接続されている。入力端子Ｔ１８1、Ｔ１９1にはクロック信号が入力される。
【００８４】
参照データ系列生成手段６は、同時にＮチップの参照データを出力する。各電圧フリップフロップＤＦ／Ｆ’1〜ＤＦ／Ｆ’nが保持するデータは１チップ時間毎に後段に順次送られるため、１チップ時間毎に右に移動し、出力端子Ｔ９1から出力されるデータは最も時間的に新しい参照データであって、Ｔ９nから出力されるデータは最も時間的に古い参照データである。電圧フリップフロップＤＦ／Ｆ1〜ＤＦ／Ｆnの段数はチップ情報の配列個数と同数であり、Ｍが２の場合には配列個数の２倍である。
【００８５】
すなわち、参照データ系列生成手段６は、Ｎ個のチップ情報からなる配列に対応する逆拡散データの配列と逆の順番に配列された参照データ系列を巡回的に生成する参照データ系列発生器６’と、生成された参照データを順次転送してＮ回に１回の割合で逆拡散データの配列を生成する転送手段とを備え、各サンプルホールド回路にホールドされた電流信号の時間的に古い順から時間的に新しい順に逆拡散データが対応されている。
【００８６】
（各スイッチ１０４1〜１０４nの具体例）
各スイッチ１０４1〜１０４nは例えば図１１に示すｎ型ＭＯＳトランジスタＭ２０とｐ型ＭＯＳトランジスタＭ２１とから構成されている。図１１は代表的にスイッチ１０４1を示している。ｎ型ＭＯＳトランジスタＭ２０のゲートとｐ型ＭＯＳトランジスタＭ２１のゲートとは出力端子Ｔ９1に接続され、ｎ型ＭＯＳトランジスタＭ２０のドレインとｐ型ＭＯＳトランジスタＭ２１のソースとは入力端子Ｔ８1に接続され、ｎ型ＭＯＳトランジスタＭ２０のソースは出力端子Ｔ１０1に接続され、ｐ型ＭＯＳトランジスタＭ２１のドレインは出力端子Ｔ１１1に接続されている。出力端子Ｔ９1に参照データ「１」が入力されるとｎ型ＭＯＳトランジスタＭ２０はオン（ドレイン−ソース間が導通状態）され、ｐ型ＭＯＳトランジスタＭ２１はオフ（ドレイン−ソース間が非導通状態）され、参照データのチップ情報が「１」のとき、入力端子Ｔ８1と出力端子Ｔ１０1とが接続状態となる。また、出力端子Ｔ９1に参照データ「０」が入力されると、ｎ型ＭＯＳトランジスタＭ２０はオフ（ドレイン−ソース間が非導通状態）され、ｐ型ＭＯＳトランジスタＭ２１はオン（ドレイン−ソース間が導通状態）され、参照データのチップ情報が「０」のとき、入力端子Ｔ８1と出力端子Ｔ１１1とが接続状態となる。
【００８７】
例えば、参照データの配列が、ある時刻に逆拡散データの配列と一致して「１１１００１０」となったとき、各入力端子Ｔ８1〜Ｔ８7と各出力端子Ｔ１０1、Ｔ１１1との接続状態は図１２に示すようになっている。各出力端子Ｔ１０1〜Ｔ１０nは端子Ｔ１０に共通接続され、各出力端子Ｔ１１1〜Ｔ１１nは端子Ｔ１１に共通に接続されている。
【００８８】
（加減算手段１０５の説明）
加減算手段１０５には各サンプルホールド回路ＳＨ1〜ＳＨnにホールドされた時系列の電流信号が同時に入力され相関電流信号を出力する。また、この加減算手段１０５は第１加算系統１０６Ａと第２加算系統１０６Ｂとを備えている。
【００８９】
第１加算系統１０６Ａは、図１４に示すように、ソース接地のｎ型ＭＯＳトランジスタＭ３２、Ｍ３３、定電流源Ａ３２、Ａ３３、入力端子Ｔ１２、出力端子Ｔ１４を有する。
【００９０】
第２加算系統１０６Ｂは、ソース接地のｎ型ＭＯＳトランジスタＭ３０、Ｍ３１、定電流源Ａ３０、Ａ３１、入力端子Ｔ１３を有する。
【００９１】
入力端子Ｔ１２は端子Ｔ１０に接続され、入力端子Ｔ１３は端子Ｔ１１に接続されている。ｎ型ＭＯＳトランジスタＭ３０のドレインは入力端子Ｔ１３に接続されると共に電流源Ａ３０を介して電源Ｖｄｄに接続されている。ｎ型ＭＯＳトランジスタＭ３０のゲートはそのドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３１のドレインは電流源Ａ３１を介して電源Ｖｄｄに接続されると共にｎ型ＭＯＳトランジスタＭ３２のドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３１のゲートはｎ型ＭＯＳトランジスタＭ３０のゲートに接続されている。ｎ型ＭＯＳトランジスタＭ３２のドレインは電流源Ａ３２を介して電源Ｖｄｄに接続されている。ｎ型ＭＯＳトランジスタＭ３２のゲートはそのドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３３のゲートはｎ型ＭＯＳトランジスタＭ３２のゲートに接続されている。ｎ型ＭＯＳトランジスタＭ３３のドレインは電流源Ａ３３を介して電源Ｖｄｄに接続されると共に出力端子Ｔ１４に接続されている。端子Ｔ１３には端子Ｔ１１からの電流Ｉｍが流れ込み、入力端子Ｔ１２には端子Ｔ１０からの電流Ｉｐが流れ込む。ｎ型ＭＯＳトランジスタＭ３０の電流系統とｎ型ＭＯＳトランジスタＭ３１の電流系統とはカレントミラー回路を構成しており、ｎ型ＭＯＳトランジスタＭ３０のドレイン−ソース間に流れる電流「Ｊ＋Ｉｍ」と同じ電流「Ｊ＋Ｉｍ」がｎ型ＭＯＳトランジスタＭ３１のドレイン−ソース間に流れる。
【００９２】
同様に、ｎ型ＭＯＳトランジスタＭ３２の電流系統とｎ型ＭＯＳトランジスタＭ３３の電流系統もカレントミラー回路を構成している。ｎ型ＭＯＳトランジスタＭ３２のドレイン−ソース間には端子Ｔ１２に流れ込んだ電流Ｉｐから電流Ｉｍを差し引いた電流「（Ｉｐ−Ｉｍ）」に電流源Ａ３２から電流Ｊを加えた電流「Ｊ＋（Ｉｐ−Ｉｍ）」が流れ、ｎ型ＭＯＳトランジスタＭ３３のドレイン−ソース間にはｎ型ＭＯＳトランジスタＭ３２のドレイン−ソース間に流れる電流と同じ電流「Ｊ＋（Ｉｐ−Ｉｍ）」が流れ、結果として、出力端子Ｔ１４から出力される出力電流Ｉｏｕｔは「−（Ｉｐ−Ｉｍ）」となる。
【００９３】
（相関処理の説明）
電流信号の時系列にはチップ情報の配列が潜在的に内在されている。拡散データのチップ情報の配列「１１１００１０」に対応する電流信号の時系列がホールドされたとき、サンプルホールド回路ＳＨ1〜ＳＨnの左側からサンプルホールドされるために、図４の図示左側から「１１１００１０」とホールドされる。この状態において、接続状態切り替えスイッチ手段１０３に向かって出力された参照データの時系列がチップ情報の配列に対応する逆拡散データのチップ情報の配列「１１１００１０」と一致したとき、その電流信号の時系列は例えば「＋ｉ」、「＋ｉ」、「＋ｉ」、「−ｉ」、「−ｉ」、「＋ｉ」、「−ｉ」となる。４個の＋ｉの電流は端子Ｔ１０を介して集められて入力端子Ｔ１２に流れ込み、電流Ｉｐとなる。３個の−ｉの電流は端子Ｔ１１を介して集められて入力端子Ｔ１３に流れ込み、電流Ｉｍとなる（図１２参照）。従って、出力電流Ｉｏｕｔは「−７ｉ」となる。電流データ保持手段１０２の電流信号の時系列的な配置と出力端子Ｔ９1〜Ｔ９nから入力される参照データの配列とは刻々と変化する。
【００９４】
いま、例えば、チップ情報の配列「１１００１０１」に対応する電流信号の時系列がホールドされたとき、これは、上記状態から１状態進んだ状態に対応するために、サンプルホールド回路では左側から「＊１１１００１０」となる。ここで、符号「＊」を使用したのは、「＊」の右に示す「１」が新たにサンプルされたデータ「１」であり、新たにサンプルされたデータ「１」を他のデータと区別するために用いた。このとき、参照データの時系列は、１チップ分進んだ状態となるために、「０１１１００１」となる。
【００９５】
この場合は、電流信号の時系列は例えば「＊＋ｉ」、「＋ｉ」、「＋ｉ」、「−ｉ」、「−ｉ」、「＋ｉ」、「−ｉ」となる。従って、電流Ｉｐは「０」、電流Ｉｍは「＋ｉ」となる。すなわち、出力電流Ｉｏｕｔは「＋ｉ」となる。出力電流Ｉｏｕｔは、ＰＮ符号の特性に基づき、電流信号の時系列と逆拡散データの配列とが一致したときピークが得られ、その他のときにはピーク出力が得られず、出力電流Ｉｏｕｔが相関電流信号となる。チップ長がＮのＭ系列では、ピーク値はＮとなり、１チップでもずれた時は“−１”となる。
【００９６】
すなわち、第１加算系統１０６Ａと第２加算系統１０６Ｂとに、電流信号の時系列に潜在的に内在されたチップ情報の配列がチップ情報の配列に対応する逆拡散データのチップ情報の配列と一致したときにプラスの電流信号のみを集めて加算した加算電流とマイナスの電流信号のみを集めて加算した加算電流とが得られるように、接続状態切り替えスイッチ手段１０３は逆拡散データを内包する参照データの順次転送により接続状態が順次切り替えられ、第１加算系統１０６Ａの加算電流から第２加算系統の加算電流１０６Ｂを減算して相関電流信号が生成される。つまり、接続状態切り替えスイッチ手段１０３は参照データに基づいて、第１加算系統１０６Ａと第２加算系統１０６Ｂとの各サンプルホールド回路に対する接続状態を切り替える。
【００９７】
チップに潜在的に内在した情報の状態を明確にするために、拡散データの系列をＤ１、Ｄ２、…、Ｄｎとし、これに対応する参照データの配列をＳ１、Ｓ２、…、Ｓｎとし、ＰＮ７チップ（Ｎ＝７）を用いることにすると、Ｄ１＝Ｄ８、Ｓ１＝Ｓ８の関係がある。
【００９８】
ここで受信手段には、拡散データＤ１、Ｄ２、…、Ｄ７の順に信号が到来するものとする。すると、サンプルホールド回路ＳＨ1〜ＳＨnには左から右に向かう順に拡散データＤ１、Ｄ２、…、Ｄ７に対応する電流信号Ｄ１’、Ｄ２’、…、Ｄ７’がサンプルホールドされ、古い順から新しい順に電流信号がサンプルホールドされる。
【００９９】
この場合参照データ系列発生器６’で発生される参照データの系列は、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３、Ｓ２、Ｓ１、Ｓ７、…となる。ここで、サンプルホールド回路ＳＨ7にデータがサンプリングされているときに、それに対応する出力端子Ｔ９7に参照データＳ７が対応するように設定する。ここでは、ＳＨ7はＤ１〜Ｄ７のいずれであっても良い。この条件のもとでは、参照データＳ７に対応するサンプルホールド回路ＳＨ1〜ＳＨ7には常にもっとも新しいデータがサンプルホールドされる。
【０１００】
この条件は、サンプリングタイミングに参照データＳ７を合わせることを意味し、拡散データＤ１〜Ｄ７の特定の値に合わせる必要はない。そのために、この状態を実現するためには、サンプル順序指定手段１００の動作タイミングと、参照データ系列生成手段６のタイミングを合わせるだけでよい。
【０１０１】
この条件のもとで、
Ｓ７…最も新しい電流データ  Ｄ７’（０）
Ｓ６…最も新しい電流データより一つ前のデータ  Ｄ６’（１）
Ｓ５…最も新しい電流データより二つ前のデータ  Ｄ５’（０）
Ｓ４…最も新しい電流データより三つ前のデータ  Ｄ４’（０）
…
Ｓ１…最も古い電流データ  Ｄ１’（１）
の対応関係が実現する。
（１）、（０）は拡散データの信号系列「１１１００１０」の構成要素を示している。
【０１０２】
以上の説明から、拡散データのサンプリングと、参照データ系列生成手段６の動作とを対応させた場合には、入力された電流信号に内在した潜在的な拡散データの系列と、それに対応する逆拡散データを内包する参照データとの関係を維持した条件における相関出力を得ることが可能である。
【０１０３】
すなわち、電流信号の系列Ｄ１’、Ｄ２’、Ｄ３’、Ｄ４’、Ｄ５’、Ｄ６’、Ｄ７’がこの順番（Ｄ１’が先に到来しＤ７’が後から到来）に時刻ｔ１から到来するものとし、ｔ７が現在の時刻とすると、時刻ｔ１〜ｔ７について、サンプルホールド回路ＳＨ1〜ＳＨ7にサンプルホールドされた電流信号の系列は、ＳＨ1（Ｄ１’）、ＳＨ2（Ｄ２’）、ＳＨ3（Ｄ３’）、ＳＨ4（Ｄ４’）、ＳＨ5（Ｄ５’）、ＳＨ6（Ｄ６’）、ＳＨ7（Ｄ７’）となり、現在の時刻ｔ７において最も新しいデータはＤ７’となる。
【０１０４】
一方、参照データは、時刻ｔ７においては、各電圧フリップフロップＤＦ／Ｆ’1〜ＤＦ／Ｆ’7に、ＤＦ／Ｆ’1（Ｓ１）、ＤＦ／Ｆ’2（Ｓ２）、ＤＦ／Ｆ’3（Ｓ３）、ＤＦ／Ｆ’4（Ｓ４）、ＤＦ／Ｆ’5（Ｓ５）、ＤＦ／Ｆ’6（Ｓ６）、ＤＦ／Ｆ’7（Ｓ７）と保持され、参照データの系列とサンプルホールドされた電流信号の系列とは７回に１回は一致するから、参照データを順次転送することによって相関が取れることになる。この対応関係を図１３に示す。
【０１０５】
なお、時刻ｔ8においては、参照データの系列は右に１つずつ順番にずれ、サンプルホールド回路ＳＨ1は最も新しい電流データがサンプルホールドされることになる。
【０１０６】
（電流・電圧変換手段１０８の説明）
その相関電流信号としての出力電流Ｉｏｕｔは、出力端子Ｔ１４を介して電流・電圧変換手段（Ｉ／ＶＣ）１０８の入力端子Ｔ１５に入力される。この電流・電圧変換手段１０８は加減算手段１０５と復調器７との間に存在し、相関電流信号を電圧信号に変換する。この電流・電圧変換手段１０８は、図１５に示すように、第１差動増幅回路１０８Ａと第２差動増幅回路１０８Ｂとから構成されている。第１差動増幅回路１０８ＡはオペアンプＯＰ３と抵抗Ｒ１０とを有する。第２差動増幅回路１０８ＢはオペアンプＯＰ４と抵抗Ｒ１１〜Ｒ１４を有する。オペアンプＯＰ３のプラス端子にはバイアス電圧Ｖｂｉａｓが印加されている。オペアンプＯＰ３のマイナス端子は入力端子Ｔ１５に接続され、出力電流Ｉｏｕｔが流れ込む。抵抗Ｒ１０はオペアンプＯＰ３の出力端子とマイナス端子との間に接続されている。オペアンプＯＰ４のプラス端子は抵抗Ｒ１１の一端に接続されている。抵抗Ｒ１１の他端にはオペアンプＯＰ３のプラス端子に印加されているバイアス電圧Ｖｂｉａｓと同じ値のバイアス電圧Ｖｂｉａｓが印加されている。抵抗Ｒ１２の一端はオペアンプＯＰ４のプラス端子に接続され、抵抗Ｒ１２の他端は接地されている。抵抗Ｒ１３の一端はオペアンプＯＰ３の出力端子に接続され、その抵抗Ｒ１３の他端はオペアンプＯＰ４のマイナス端子に接続されている。オペアンプＯＰ４の出力端子は出力端子Ｔ１６を介して復調器７の入力側に接続されると共に、抵抗Ｒ１４を介してマイナス端子に接続されている。抵抗Ｒ１３の抵抗値と抵抗Ｒ１１の抵抗値とは同じ値とされ、抵抗Ｒ１４の抵抗値と抵抗Ｒ１２の抵抗値とは同じ値とされている。
【０１０７】
バイアス電圧ＶｂｉａｓがオペアンプＯＰ３のプラス端子に加えられていないものとすると、オペアンプＯＰ３のマイナス端子に加わる電圧が等価的に接地状態となるため、抵抗Ｒ１０には出力電流Ｉｏｕｔ（＝Ｉｐ−Ｉｍ）が流れないことになる。そこで、出力電流Ｉｏｕｔ（＝Ｉｐ−Ｉｍ）が抵抗Ｒ１０を流れるようにオペアンプＯＰ４のプラス端子にバイアス電圧Ｖｂｉａｓを印加する。これにより、ｎ型ＭＯＳトランジスタＭ３３のドレイン電圧がバイアス電圧Ｖｂｉａｓにクランプされ、抵抗Ｒ１０に出力電流Ｉｏｕｔ（＝Ｉｐ−Ｉｍ）が流れることになる。ｎ型ＭＯＳトランジスタＭ３３のドレイン−ソース間に流れる電流は、ドレイン電圧が変化してもほとんど変化せず、バイアス電圧Ｖｂｉａｓの値は電源電圧Ｖｄｄの約１／２程度で良い。ここで、オペアンプＯＰ３の出力電圧をＶ１とすると、
Ｖ１＝Ｖｂｉａｓ−（Ｒ１０×Ｉｏｕｔ）＝Ｖｂｉａｓ−Ｒ１０（Ｉｐ−Ｉｍ）である。
【０１０８】
この出力電圧Ｖ１には、出力電流Ｉｏｕｔに対応する出力電圧にバイアス電圧が加わったものとなっており、出力端子Ｔ１６に生じる出力電圧Ｖｏｕｔを、出力電流Ｉｏｕｔに対応する出力電圧にするためには、出力電圧Ｖ１からＶｂｉａｓを除去しなければならない。
【０１０９】
そこで、第２差動増幅回路１０８Ｂの抵抗Ｒ１１、抵抗Ｒ１２の比（抵抗Ｒ１３、抵抗Ｒ１４の比）を抵抗Ｒ１２、抵抗Ｒ１４に流れる電流が（Ｉｐ−Ｉｍ）となるように設計すれば、オペアンプＯＰ４の出力端子にはバイアス電圧Ｖｂｉａｓが除去された出力電圧Ｖｏｕｔ（＝Ｒ１４（（Ｉｐ−Ｉｍ）））とすることができる。
【０１１０】
従って、第１差動増幅回路１０８Ａは、相関電流信号が入力されると共にバイアス電圧が印加されて電流信号変換電圧とバイアス電圧との和の電圧信号を出力し、第２差動増幅回路１０８Ｂは和の電圧信号が入力されると共にバイアス電圧と同じ値のバイアス電圧が印加されかつ和の電圧信号からバイアス電圧を除去して相関電流信号に対応する相関電圧信号を出力端子Ｔ１６から出力する。この相関電圧信号の波形が図３（ハ）に示されている。
【０１１１】
（相関器５の最小構成要素の説明）
この実施例では、相関器５が電圧電流変換手段１０１、サンプル順序指定手段１００、電流データ保持手段１０２、接続状態切り替えスイッチ手段１０３、加減算手段１０５、電流・電圧変換手段１０８から構成されているが、相関器５はサンプル順序指定手段１００、電流データ保持手段１０２、接続状態切り替えスイッチ手段１０３、加減算手段１０５を備えていれば良い。
【０１１２】
出力電流データを引き続き電流モードで処理する場合には、電流・電圧変換手段１０８は設けなくとも良い。
【０１１３】
相関器５は、相関がとれた場合であって、ビット情報が「１」のとき、プラス側にピークの電圧を出力し、ビット情報が「０」のとき、マイナス側にピークの電圧を出力し、時系列的に発生する相関電圧信号が復調器７に入力される。復調器７はこの相関電圧信号を積分し、元のベースバンド周波数の情報信号（生の情報信号）を復調する。その復調された情報信号は出力手段８から出力される。
【０１１４】
（電流源の構成の説明）
以上の説明では、電流源Ａ１、Ａ２、Ａ３０〜Ａ３３を等価回路を用いて説明したが、電流源Ａ１、Ａ２、Ａ３０〜Ａ３３には図１６に示すｐ型ＭＯＳトランジスタＭ３０３を用いることができる。図１６（ａ）は電流源を等価記号Ａ３０１で表現し、この等価記号Ａ３０１をサンプルホールド用のｎ型ＭＯＳトランジスタＭ３０１に接続した状態を示している。このｎ型ＭＯＳトランジスタＭ３０１はｎ型ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３０〜Ｍ３３を代表して示すものである。図１６（ｂ）はその等価記号Ａ３０１をｐ型ＭＯＳトランジスタＭ３０３により表現し直した図である。ｐ型ＭＯＳトランジスタＭ３０３はそのドレインがｎ型ＭＯＳトランジスタＭ３０１のドレインに接続され、そのソースが電源Ｖｄｄに接続され、ｐ型ＭＯＳトランジスタＭ３０３のゲートには適宜ゲート電圧ＶＥＥが印加される。このｐ型ＭＯＳトランジスタＭ３０３はそのゲートに電圧が印可されると、定電流源として動作する。
【０１１５】
電流Ｊは、ｐ型ＭＯＳトランジスタのゲート長Ｌ、ゲート幅Ｗ、ゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌ、ゲート電圧ＶＥＥにより決定され、ゲート電圧ＶＥＥを変更することにより電流Ｊを調節制御できる。
【０１１６】
（ダブルサンプリングの説明）
以上の説明では、チップ情報の配列個数Ｎ＝１２８に対して、サンプルホールド回路の個数が同一（Ｎ＝１２８）、すなわち、Ｍ＝１であった。このサンプリング方式をシングルサンプリング方式という。チップ情報の配列個数Ｎ＝１２８に対して、サンプルホールド回路ＳＨ1〜ＳＨnの個数をＭ倍（Ｍは２以上の整数）とすることもできる。特に、Ｍが２のときのサンプリング方式をダブルサンプリング方式という。この場合、サンプルホールド回路の個数は２５６個、スイッチの個数も２５６個となり、ダブルサンプリング方式のクロック信号の周波数はシングルサンプリング方式に用いられるクロック信号の周波数ｆの２倍となる。
【０１１７】
ダブルサンプリング方式の場合、相関がとれたときに、相関電流信号がシングルサンプリング方式の２倍となり、電流信号の時系列が２個以上ずれると、ピーク出力としての相関電流出力は出力されない。
【０１１８】
（実施例１の効果）
上述した実施形態による電流加算型の相関器５は、電流モードフリップフロップを用いたマッチドフィルターに比較して、アナログ電流データを転送しないために、電流データの転送時における誤差の累積を大幅に押さえることが可能であり、特にチップ情報の配列個数が多くなった場合にその効果は顕著である。
【０１１９】
サンプルホールド回路の入力された電流信号の電流値をＩｉｎとする。１回あたりの転送誤差σは入力信号に対して通常の電流カレントミラー回路をベースにしたフリップフロップを用いた場合、σ＝１（％）程度である。この条件のもとでの誤差の発生を見積もることにすると、例えば、段数が２５６個の電流フリップフロップの場合、ｎ段目の電流フリップフロップの出力をＩｎとすると、
0003784217.tif 000002
一段当たりの誤差をαとした場合、相関出力は、
相関出力＝ＳＵＭ（ＰＮ（ｉ）×Ｉｉｎ（Ｎ−ｉ）（１＋α）(N-i)）
ここで、記号ＳＵＭはｉ＝１からＮまでについての総和を意味する記号である。
電流を転送しない構造においては、相関出力は、
0003784217.tif 000003
これから、出力は転送誤差のない理想的な相関出力
ＳＵＭ（ＰＮ（ｉ）×Ｉｉｎ（Ｎ−１））の実数倍（１＋α）で示されるために、実質的に相関値の劣化がほとんどなく、その実数倍（１＋α）である。
【０１２０】
これに対して、電流データを転送する場合には、その相関出力が
ＳＵＭ（ＰＮ（ｉ）×Ｉｉｎ（Ｎ−ｉ）（１＋α）(N-i)）となり、大幅に劣化することがわかる。
【０１２１】
実際には、転送誤差補正回路を用いないサンプルホールド回路で作成した場合には、転送誤差を１％以内に抑えるのは難しい。仮に、転送誤差が１％であった場合には、２５５段目では、Ｉ（２５５）＝１２．６５Ｉｉｎとなり、入力電流が大幅に変化してしまう。
【０１２２】
しかしながら、電流を転送しない構造では、理想的な相関値に対して線形的に１％誤差が増えるのみであるから、大幅に特性が改善可能である。
【０１２３】
チップ情報の配列個数が１２８である場合、量子化誤差として７ビット相当のＳＮ比が要求されることになるから、相関演算を行う時点で、相関を行うデータ間の累積誤差は最大で１／１２８＝０．７８％以下にする必要がある。
【０１２４】
上記演算によると、電流データを転送する場合には、１段当たりの転送誤差は０．０１％以下に抑える必要がある。
【０１２５】
本方式を用いた場合には、１段あたりの入力電流に対する誤差は、線形性が保たれていれば、特に変動があってもよい。
【０１２６】
ここでは、１２８チップを用いて説明を行ったが、例えば、３２チップ、６４チップ、２５６チップ以上のいずれであっても、相関精度を向上させることができる。
【０１２７】
電流を転送しない構造において、１段当たりの電流データ保持手段１０２のＭＯＳトランジスタの個数を１０個、定電流源を２個と見積もることができる。
【０１２８】
本方式の場合、
電流データ保持手段の回路部                …１０個
サンプル順序指定手段の回路部              …  ８個
参照データ系列生成手段の転送手段の回路部  …  ６個
１段当たり合計                            …２４個
定電流源                                  …  ２個
である（サンプル順序指定手段の回路部と参照データ系列生成手段の転送手段の回路部とは電圧フリップフロップをレジスターで構成）。
【０１２９】
ところが、本動作条件下では、サンプリングがサンプルホールド回路のうち１カ所でしか行われないから、実質的に動作しているトランジスタの個数は、
電流データ保持手段の回路部                …  ４個
サンプル順序指定手段の回路部              …  ６個
参照データ系列生成手段の転送手段の回路部  …  ６個
１段当たり合計                            …１６個
定電流源                                  …  ２個
となる（サンプル順序指定手段の回路部と参照データ系列生成手段の転送手段の回路部とは電圧フリップフロップをレジスターで構成）。
【０１３０】
なお、レジスター内のインバータ部、及び、サンプルホールド用スイッチは１シンボル中に１度しかオンオフしないために考慮しないことにした。
【０１３１】
スイッチドキャパシタンスを用いたアナログマッチドフィルタでは、非常に厳密値を持つ容量をＬＳＩプロセスに導入しなければならないが、この電流加算型マッチドフィルタでは、いわゆるＡＳＩＣベンダーが通常提供しているスタンダードプロセスを利用して全ての回路を構成できる。
【０１３２】
この発明の実施の形態１によれば、電流信号の転送を行わない構成であるので、電流信号を逐次遅延させて転送する電流フリップフロップが不要になり、回路構成が簡単になる。
【０１３３】
各サンプルホールド回路は１シンボル時間内に１回オンするのみであるので、電流信号を遅延転送して相関をとる従来の構成と較べて消費電力を節約できる。
【０１３４】
ノイズの少ない参照データを遅延転送して逆拡散データを生成する構成であるので、転送誤差が小さく、かつ、参照データは高々１ビットであるので、消費電力を大きくすることなく参照データを転送できる。
【０１３５】
【実施例２】
（サンプルホールド回路ＳＨのＭＯＳトランジスタを１個とした場合の説明）実施例１では２個の定電流源を用いて、電流データ保持手段１０２が構成されていた。しかしながら、消費電力の観点からは、電流源の個数はなるべく少ないことが望ましい。
【０１３６】
図１７は定電流源を１個にした場合の電流データ保持手段１０２のサンプルホールド回路の具体例を示している。
【０１３７】
電流データ保持手段１０２は、１トランジスタカレントミラーから構成され、電流源Ａ５１とＭＯＳトランジスタＭ５０と、サンプル指定スイッチＳＷ０1、サンプルホールドスイッチＳＷ１1a、ＳＷ１1b、ＳＷ２1から構成されている。ＭＯＳトランジスタＭ５０のドレインは電流源Ａ５１を介して電流源Ｖｄｄに接続されている。ＭＯＳトランジスタＭ５０のソースは接地されている。サンプル指定スイッチＳＷ０1は図８（イ）に示すサンプリング指定信号Ｔ０1’によってオンオフ制御される。入力端子Ｔ１８1には第１クロックパルスＷ１（図８（ロ））が入力される。サンプルホールドスイッチＳＷ１1a、ＳＷ１1bはサンプル指定スイッチＳＷ０1がオンして、第１クロックパルスＷ１がオンするとオンされる。電流信号ＩｉｎはサンプルホールドスイッチＳＷ１1aを介してＭＯＳトランジスタＭ５０のドレインに入力される。サンプルホールドスイッチＳＷ１1bは、ＭＯＳトランジスタＭ５０のゲートとドレインとを短絡させるためにそのゲートとそのドレインとの間に接続されている。出力端子Ｔ６1は第２クロックパルスＷ２（図８（ニ））により制御されるサンプルホールドスイッチＳＷ２1を介してＭＯＳトランジスタＭ５０のドレインに接続されている。
【０１３８】
ここで、いま、時刻ｔ１において、図８（イ）に示すように、サンプリング指定信号Ｔ０1’が「オン」になり、かつ、図８（ロ）に示すように、第１クロックパルスＷ１が「オン」となり、図８（ニ）に示すように、第２クロックパルスＷ２が「オフ」になったとする。サンプリング指定信号Ｔ０1’が「オン」になることにより、サンプル指定スイッチＳＷ０1はオン（閉成）となり、かつ、第１クロックパルスＷ１がオンになることにより、サンプルホールドスイッチＳＷ１1a、サンプルホールドスイッチＳＷ１1bがオン（閉成）となる。
【０１３９】
サンプル指定スイッチＳＷ０1、サンプルホールドスイッチＳＷ１1a、ＳＷ１1bが閉じられることにより、図８（ホ）に示すように、電流信号Ｉｉｎが電圧・電流変換手段１０１から入力端子Ｔ４1を介してサンプルホールド回路ＳＨ1〜ＳＨnに流入する。この電流信号ＩｉｎはＭＯＳトランジスタＭ５０のドレインに入力され、ＭＯＳトランジスタＭ５０のドレインーソース間に流れる電流は「Ｊ＋Ｉｉｎ」となる。これにより、電流データ保持手段１０２に電流信号Ｉｉｎがサンプルされる。
【０１４０】
次に、時刻ｔ２において、第１クロックパルスＷ１が「オフ」となり、第２クロックパルスＷ２が「オン」となったとする。すると、サンプルホールドスイッチＳＷ１1a、ＳＷ１1bがオフされ、サンプルホールドスイッチＳＷ２1がオンされる。サンプルホールドスイッチＳＷ１1a、ＳＷ１1bのオフにより、電流信号のサンプルが停止される。ＭＯＳトランジスタＭ５０のドレインーソース間には寄生容量Ｃ１に「Ｊ＋Ｉｉｎ」を流すだけの電荷が保持され続けるので、「Ｊ＋Ｉｉｎ」の電流が流れ続け、これにより、サンプルホールド回路ＳＨ1〜ＳＨnは電流信号Ｉｉｎをホールドする。サンプルホールドスイッチＳＷ２1がオンしたとすると、端子Ｔ６1に転送される電流信号Ｉｏｕｔが、Ｉｏｕｔ＝−Ｉｉｎとなり、図８（ト）に示すように、電流「−Ｉｉｎ」が生成される。
【０１４１】
従って、サンプルホールド回路ＳＨ1は電流信号を保持するために第１クロックパルスＷ１の立ち上がりで電流信号をサンプリングし、かつ、立ち下がりでホールドすることになる。
【０１４２】
次に、時刻ｔ３においては、サンプルホールド回路ＳＨ1のサンプリング指定信号Ｔ０1’はオフになるため、サンプルホールドスイッチＳＷ１1a、ＳＷ１1bはオフされたままである。そのために、ＭＯＳトランジスタＭ５０は現在の電流データを保持したままであり、次に、第２クロックタイミングＷ２が「１」になったときには、現在保持しているデータを送り出し続ける。次回のサンプリング指定信号Ｔ０1’がオンして、ＭＯＳトランジスタＭ５０のデータが書き換えられるまで同一値の電流信号が送り出され、書き換えられた後は、新たにサンプリングされた電流信号（データ）が送り出される。
【０１４３】
サンプルホールド回路ＳＨ2では、時刻ｔ３において、サンプリング指定信号Ｔ０2’がオンになるために、サンプルホールド回路ＳＨ1に較べて１チップ遅れて同様な動作をする。以上から、このように１トランジスタのサンプルホールド回路ＳＨ1〜ＳＨnを用いた場合でも、実施例１と同様の動作をする。
【０１４４】
（実施例２の効果）
この回路構成によって、
電流データ保持手段の回路          …４個
サンプル順序指定手段の回路部      …６個（ＤＦ／Ｆをレジスターで構成）
参照データ系列生成手段の転送手段  …６個（ＤＦ／Ｆをレジスターで構成）
合計（１段あたり）                …１６個
定電流源                          …１個
にすることができる。
【０１４５】
なお、レジスタ内インバータ部及びサンプルホールド用スイッチＳＷ０１、ＳＷ１1a、ＳＷ１1bは１シンボル中に１度しかオン・オフしないために考慮しないことにした。
【０１４６】
【実施例３】
（レギュレーテッドカスケード回路によりサンプルホールド回路を構成した場合の説明）
ｎチャンネルＭＯＳＦＥＴ、ｐチャンネルＭＯＳＦＥＴは、チャンネル長が充分に大きなとき、そのドレイン電流−ドレイン電圧特性の飽和領域におけるドレイン抵抗ｒｄは非常に大きな値であり、実質的に無限大（ｒｄ＝∞）と考えることができる。しかしながら、チャネル長が１μｍ以下に微細化されると、そのドレイン抵抗ｒｄを無限大として扱うことができなくなってくる。すなわち、有限のｒｄの効果が顕在化し、図１８（ロ）、（二）に示すような特性となる。
【０１４７】
図１８（イ）はｎチャンネルＭＯＳＦＥＴを示し、図１８（ロ）はそのｎチャンネルＭＯＳＦＥＴの動作特性を示す。また、図１８（ハ）はｐチャンネルＭＯＳＦＥＴを示し、図１８（二）はそのｐチャンネルＭＯＳＦＥＴの動作特性を示す。
【０１４８】
その図１８（イ）において、符号ＦＥＴＮ（ｎ）はｎチャンネルＭＯＳＦＥＴであることを代表的に示す意味で用いている。その図１８（ハ）において、符号ＦＥＴＮ（ｐ）はｐチャンネルＭＯＳＦＥＴであることを代表的に示す意味で用いている。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））は、そのドレイン抵抗ｒｄが有限の場合、ゲート電圧Ｖｇを２Ｖ、３Ｖ、４Ｖと増加方向に変化させると、そのドレイン−ソース間に流れる電流Ｉｄｎがドレイン電圧Ｖｄｎの増加に伴って、図１８（ロ）に示すように増加する方向に変化する。
【０１４９】
ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））は、そのドレイン抵抗ｒｄが有限の場合、ゲート電圧Ｖｇを−１Ｖ、−２Ｖ、−３Ｖと減少方向に変化させると、そのドレイン−ソース間に流れる電流Ｉｄｐがドレイン電圧Ｖｄｐの減少に伴って、図１８（ニ）に示すように減少する方向に変化する。
【０１５０】
従って、図１８（ロ）、図１８（二）に示すＭＯＳトランジスタを用いて回路設計を行うと、相関器５から出力される相関電流信号が入力された電流信号Ｉｉｎに正確に対応しないことになる。
【０１５１】
そこで、これらの図１８（ロ）、図１８（二）に示す動作特性を有するｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））とｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））とを組み合わせて飽和特性が改善された等価ＭＯＳＦＥＴを構成することとする。
【０１５２】
図１９（イ）はｎチャンネルＭＯＳＦＥＴに対応する等価ＭＯＳＦＥＴを示し、等価であるという意味で記号ＥＦＥＴＮ（ｎ）で示す。また、図２０（イ）はｐチャンネルＭＯＳＦＥＴに対応する等価ＭＯＳＦＥＴを示し、等価であるという意味で記号ＥＦＥＴＮ（ｐ）で示す。
【０１５３】
ここでは、ｎチャンネルＭＯＳ等価ＦＥＴ（ＥＦＥＴＮ（ｎ））には、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））が３個用いられ、ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が１個用いられ、全体としてｎチャンネルＭＯＳＦＥＴとして動作する。３個のｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））を順に、ＦＥＴ１（ｎ）、ＦＥＴ２（ｎ）、ＦＥＴ３（ｎ）で示すことにし、その接続状態を次に説明する。
【０１５４】
ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のソースは接地され、そのドレインはｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のソースとｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のゲートとに接続されている。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のゲートにはゲート電圧Ｖｇｎが印加される。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレインは端子Ｖｏｕｔに接続されている。端子Ｖｏｕｔは図７に示す電流源Ａ１、Ａ２、図１４に示す電流源Ａ３０〜Ａ３３、図１７に示す電流源Ａ５１に接続される。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲートはｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））のドレインとｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のドレインとに接続されている。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のソースは接地されている。ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））のソースは電源Ｖｄｄに接続され、ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））のゲートにはゲート電圧Ｖｒｅｇが印加されている。
【０１５５】
ｎチャンネルＭＯＳ等価ＦＥＴ（ＥＦＥＴＮ（ｎ））では、ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が電流源として動作する。いま、端子Ｖｏｕｔに加わる電圧が上昇すると、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレイン−ソース間に流れる電流Ｉｄｎが増加し、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のドレイン側の電位Ｖｄｎが上昇しようとする。このドレイン側の電位Ｖｄｎが上昇すると、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のゲート電圧が大きくなり、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のドレイン−ソース間に流れる電流が増加しようとする。
【０１５６】
ところが、ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））によりｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））に流れる電流Ｉｒｅｇは一定に保たれているので、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））のドレイン側の電位Ｖｄが下がり、これにより、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲートに加わるゲート電位が低下する。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のゲート電位が下がると、電流Ｉｄｎの増加が阻止され、結果としてｎチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｎ））のドレイン−ソース間の電位差が大きくなり、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｎ））のドレイン電圧Ｖｄｎが一定に保持され、ひいては、電流Ｉｄｎが一定に保たれることになる。
【０１５７】
これにより、ｎチャンネル等価ＭＯＳＦＥＴはそのドレイン抵抗ｒｄが∞となり、図１９（ロ）に示す飽和特性が改善される。実際には、電流Ｉｄｎの大きさは概略５０〜１５０マイクロアンペア程度であり、電流Ｉｒｅｇは２マイクロアンペア程度で良いので、ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））からｎチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｎ））に向かって流れる電流Ｉｒｅｇに基づく電力消費はほとんど無視できる。
【０１５８】
なお、この図１９（イ）に示すｎチャンネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））はいわゆるレギュレーティッドカスケード回路と呼ばれ、この回路それ自体は公知である。このｎチャンネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））は、ｎチャンネルＭＯＳＦＥＴ（Ｍ１、Ｍ２、Ｍ３０〜Ｍ３３、Ｍ５０）に用いることができる。
【０１５９】
図２０（イ）に示すｐチャンネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））は全体としてｐチャンネルＭＯＳＦＥＴとして動作する。ｐチャンネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））には、ｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））が３個用いられ、ｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））が１個用いられる。ここでは、３個のｐチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｐ））を順に（ＦＥＴ１（ｐ））、（ＦＥＴ２（ｐ））、（ＦＥＴ３（ｐ））で示すことにし、次にその接続状態を説明する。
【０１６０】
ｐチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のドレインは端子Ｖｏｕｔに接続されている。ｐチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソースはｐチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のドレインとｐチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｐ））のゲートに接続されている。ｐチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のゲートはｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））のドレインとｐチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｐ））のドレインとに接続されている。ｐチャンネルＭＯＳＦＥＴ（ＦＥＴ２（ｐ））のソースは電源Ｖｄｄに接続され、そのゲートにはゲート電圧Ｖｇｐが印加されている。ｐチャンネルＭＯＳＦＥＴ（ＦＥＴ３（ｐ））のソースは電源Ｖｄｄに接続されている。ｎチャンネルＭＯＳＦＥＴ（ＦＥＴＮ（ｎ））のソースは接地され、そのゲートにはゲート電圧Ｖｒｅｇが印加されている。その図２０（イ）において、ＶｄｐはｐチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソース側の電位であり、ＩｄｐはｐチャンネルＭＯＳＦＥＴ（ＦＥＴ１（ｐ））のソース−ドレイン間に流れる電流を示している。このｐチャンネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｐ））の飽和特性は図２０（ロ）に示すようになる。その理由は、ｎチャンネル等価ＭＯＳＦＥＴ（ＥＦＥＴＮ（ｎ））の動作特性の説明から容易に類推できるので割愛する。このｐチャンネル等価ＭＯＳＦＥＴは電流源Ａ１、Ａ２、Ａ３０〜Ａ３３、Ａ５１として用いることができる。
【０１６１】
（実施例３の効果）
図２１は実際に図１７に示す電流信号のサンプルホールド回路ＳＨ1〜ＳＨnに等価ＭＯＳＦＥＴを用いた例である。この構造を用いることによって、図２１に示す電流信号のサンプルホールド回路の電流源特性と電流保持特性とを向上させ、電流保持能力と電流情報出力能力とが向上する。
【０１６２】
【実施例４】
（サンプル順序指定手段１００をパストランジスタで構成）
図２２はサンプル順序指定手段１００をパストランジスタロジックで作成し、必要とするＭＯＳトランジスタの個数を減らしたものである。ＭＯＳトランジスタは電源電圧ＶｄｄからＰ段（２P＝Ｎ）の直列に接続されたｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの組み合わせと、それを制御するＰ本のスイッチ制御端子からなっている。ここで、記号Ｐは式Ｎ≦２Pの条件を満たす最小の整数値を意味する。
【０１６３】
電源電圧Ｖｄｄからサンプル順序指定経路Ｔ０1について見てみると、このサンプル順序指定経路Ｔ０1ではすべてｐ型トランジスタで形成されている。スイッチ制御端子ＳＳ1〜ＳＳPの全てに制御信号「０」（−５Ｖに相当）が入力されるときのみ、サンプル順序指定経路Ｔ０1からサンプリング指定信号Ｔ０1’が出力される。このとき、残りのサンプリング順序指定経路Ｔ０2〜Ｔ０Nからはサンプリング指定信号Ｔ０2’〜Ｔ０N’は出力されない。同様に、スイッチ制御端子ＳＳ1のみに「１」が入力され、残りのスイッチ制御端子ＳＳ2〜ＳＳPに「０」が入力された場合には、サンプル順序指定経路Ｔ０2のみからサンプリング指定信号Ｔ０2’が出力され、それ以外のサンプル順序指定経路Ｔ０1、Ｔ０3〜Ｔ０Nからはサンプリング指定信号Ｔ０1’、Ｔ０3’〜Ｔ０N’は出力されない。
【０１６４】
従って、Ｐ段のスイッチ制御端子（ＳＳ0…ＳＳP）にＰ個の組み合わせから成る制御信号（００…０）から（１１１…１）までを同時に入力することにより、全てのサンプル順序指定経路Ｔ０1〜Ｔ０Nから一度ずつサンプリング指定信号をＮ回に１回の割合で出力させることが可能である。
【０１６５】
（実施例４の効果）
レジスターにて同様の回路を形成した場合、チップ数を「Ｎ」としたとき、トランジスタの個数は６×Ｎとなるが、この実施例４にようにパストランジスタロジックで作成した場合には、トランジスタの個数は２×Ｎとなり、回路規模を大幅に小さくすることができる。
【０１６６】
【実施例５】
（サンプルホールド回路ＳＨをグループ分けした場合の説明）
図２３は、電圧・電流変換手段１０１の出力に対して、入力と出力の電流の絶対値が同じ大きさである電流バッファー回路ＢＦ1、ＢＦ2、…、ＢＦmを並列に設けると共に各電流バッファー回路ＢＦ1、ＢＦ2、…、ＢＦm毎にグループ分けしたサンプルホールド回路ＳＨ1、ＳＨ2、…、ＳＨnを設けたものである。
【０１６７】
即ち、電流バッファー回路ＢＦ1の出力側にサンプルホールド回路ＳＨ1、ＳＨ2、…、ＳＨnをグループとして並列に接続し、電流バッファー回路ＢＦ2の出力側にサンプルホールド回路ＳＨ1、ＳＨ2、…、ＳＨnをグループとして並列に接続し、同様にして、電流バッファー回路ＢＦmの出力側にサンプルホールド回路ＳＨ1、ＳＨ2、…、ＳＨnをグループとして並列に接続している。
【０１６８】
電流・電圧変換手段１０１と電流バッファー回路ＢＦ1、ＢＦ2、…、ＢＦmとの間には、サンプリング指定信号Ｔ０1’、Ｔ０2’、Ｔ０3’…、によってオンされて各電流バッファー回路ＢＦ1、ＢＦ2、…、ＢＦmへの入力を制御する電流スイッチＳＷ３1、ＳＷ３2、…、ＳＷ３mが設けられている。
【０１６９】
例えば、電流バッファー回路ＢＦ1に接続したサンプルホールド回路ＳＨ1、ＳＨ2、…、ＳＨnが動作状態になる時には、サンプリング指定信号Ｔ０1’によって電流スイッチＳＷ３1をオン（接続状態）にする。このとき、電流スイッチＳＷ３1以外の電流スイッチＳＷ３2〜ＳＷ３mはサンプリング指定信号Ｔ０2’、Ｔ０3’…からの出力が無いことからオフ（切断状態）となっている。そして、サンプルホールド回路ＳＨが変化するにしたがって、動作状態にある電流バッファー回路ＢＦ1〜ＢＦmの選択を行う。
【０１７０】
（実施例５の効果）
上記他の実施例のように、電圧・電流変換手段１０１に直接サンプルホールド回路ＳＨ1〜ＳＨnを接続した場合、サンプルホールド回路ＳＨ1〜ＳＨnの数Ｎ個分の電流スイツチが電圧・電流変換手段１０８の出力に接続されることになる。これに対して、実施例５の場合には、各電流バッファー回路ＢＦ1〜ＢＦm毎に接続されているサンプルホールド回路ＳＨ1〜ＳＨnの数は上記他の実施例のサンプルホールド回路ＳＨ1〜ＳＨnと同数であっても、電圧・電流変換手段１０８の出力に接続されるのは電流バッファー回路ＢＦ1〜ＢＦmであり、しかも、この電流バッファー回路ＢＦ1〜ＢＦmの数は、１つ以上であっても数Ｎよりも少ないｍ個で良い。
【０１７１】
そこで、電圧・電流変換手段１０８の動作が理想的ではなく、その駆動能力が有限であった場合を仮定したとき、電圧・電流変換手段１０８の出力に接続される電流スイツチ一つあたりの配線側から見た寄生容量をＣｐａとすると、直接電圧・電流変換手段１０１にサンプルホールド回路ＳＨ1〜ＳＨnを接続した場合には、
Ｃｔｏｔａｌ  ｄｉｒｅｃｔ＝Ｎ×Ｃｐ
となる。
【０１７２】
一方、電流バツファー回路ＢＦ1〜ＢＦmを介して接続した場合には、
Ｃｔｏｔａｌ  ｂｕｕｆｅｒ＝ｍｘＣｐ
となり、ｍ＜Ｎであるために、
Ｃｔｏｔａｌ  ｂｕｆｆｅｒ＜Ｃｔｏｔａｌ  ｄｉｒｅｃｔ
の関係が得られる。
【０１７３】
従って、電圧・電流変換手段１０１が有限の駆動能力である場合には、その出力部分に接続している回路構成要素の容量と、寄生容量成分とがその動作時間を決める。サンプルホールド回路ＳＨ1〜ＳＨnの段数が非常に大きくなった場合には、回路構成要素の容量に対して、寄生容量成分が非常に大きくなり、電圧・電流変換手段１０１の動作時間が増大する。この動作時間が増大すると、１チップ時間あたりの動作時間が増大すると同時に、カレントカットの実施時間が減少し、消費電力が増大する。
【０１７４】
他方、電流バツファー回路ＢＦ1〜ＢＦmを介して接続した構造を採用することにより、動作速度を高速に維持することが可能である。また、ｍ個の電流バッファー回路ＢＦ1〜ＢＦmのうち、動作に必要なもののみを動作させることで、実質的に１個の電流バッファー回路ＢＦ分の消費電力が増えるだけで、これらの効果を得ることが可能である。
【０１７５】
【実施例６】
（電流カットを行う場合）
図２４は図２１に示すサンプルホールド回路ＳＨ1の電流源Ａ５１とＭＯＳトランジスタＭ５０との間に電流カットスイッチＳＷｃ1を設け、入力端子Ｔ５１とサンプル指定スイッチＳＷＯ1との間に電流カットスイッチＳＷｃ2を設け、入力端子Ｔ１７とサンプルホールドスイッチＳＷ21との間に電流カットスイッチＳＷｃ3を設けた例を示し、１チップ時間のうちのほんの少しの時間電流カットスイッチＳＷｃ1、ＳＷｃ2、ＳＷｃ3をオンさせて電流源Ａ５１からＭＯＳトランジスタ５０に電流Ｊを流して電流信号のサンプリングを行い、１チップ時間のうちの残りの時間は電流カットスイッチＳＷｃ1、ＳＷｃ2、ＳＷｃ3をオフすることによりＭＯＳトランジスタ５０への電流Ｊの通電を停止して電力の消費の節約を図る構成としたものであり、図２５はその動作タイミングチャートを示している。
【０１７６】
電流カットスイッチＳＷｃ1、ＳＷｃ2、ＳＷｃ3には、図２５に示すように、電流カット制御パルスＳＷｃが入力され、サンプルホールドスイッチＳＷ1a、ＳＷ1bはサンプル指定信号ＴＯ1’、第１クロックパルスＷ1、電流カット制御パルスＳＷｃの三者がオンのときオンされ、サンプルホールドスイッチＳＷ21は第２クロックパルスＷ2と電流カット制御パルスＳＷｃとがオンのときオンされ、電流カット制御パルスＳＷｃがオンとなっている期間中、電流源Ａ５１からの電流ＪがＭＯＳトランジスタ５０に通電され、かつ、電流カット制御パルスＳＷＣがオフの期間中、電流源Ａ５１からの電流Ｊがカットされることになる。また、電流カット制御パルスＳＷｃがオンでかつサンプルホールドスイッチＳＷ21がオンの間、出力端子Ｔ61から電流信号が取り出されることになる。
【０１７７】
【実施例７】
（加減算回路１０５の構成に関して）
図１４に示した加減算回路１０５では、各電流源Ａ３０〜Ａ３３からｎ型ＭＯＳトランジスタＭ３０〜Ｍ３３に電流Ｊが加えられるものとしたが、図２６に示すように、電流源Ａ３０〜Ａ３２からｎ型ＭＯＳトランジスタＭ３０〜Ｍ３２に加えられる電流Ｊはそのままとし、加電流源Ａ３３からｎ型ＭＯＳトランジスタＭ３３に加えられる電流をＪの実数倍であるＪ×Ｐとする。また、ｎ型ＭＯＳトランジスタＭ３０〜Ｍ３２のゲート長Ｌ３０〜Ｌ３２をｌとし、ｎ型ＭＯＳトランジスタＭ３３のゲート長Ｌ３３をｌ×Ｐとする。
【０１７８】
今、ＰをＬよりも小さく、例えば、Ｌ／２とした場合、加電流源Ａ３３からｎ型ＭＯＳトランジスタＭ３３に加えられる電流はＪ／２となり、ｎ型ＭＯＳトランジスタＭ３３ゲート長はｌ／２となり、結果的に、加減算終了後の電流データに対してＬ／２の大きさの重み付けを行った電流値を出力することができる。
【０１７９】
（実施例７の効果）
このように、ＰをＬよりも小さくすることによって、相関に必要なチップ数が増大したときに、相関値のダイナミックレンジを保持したまま、電流値を低減することが可能である。このことは、実施例２の構造を採用した場合や、これ以降の回路構成において電流源の電流値を必要に応じて小さくすることができることにより、全体としての消費電力を低減することが可能となる。
【０１８０】
【実施例８】
（多数の加減算回路１０５を設けた構成に関して）
実施例１では１個の加減算回路１０５によって相関を取っていたが、この実施例８では、図２３に示したサンプリング指定信号Ｔ０1’、Ｔ０2’、Ｔ０3’…、によってオンされる電流スイッチＳＷ３1、ＳＷ３2、…、ＳＷ３mに接続された電流バッファー回路ＢＦ1、ＢＦ2、…、ＢＦm毎にグループ分けしたサンプルホールド回路ＳＨ1、ＳＨ2、…、ＳＨnのそれぞれの出力を、各グループ毎で加減算した後、その出力を加算するようにしたものである。
【０１８１】
すなわち、図２７に示すように、各電流バッファー回路ＢＦ1、ＢＦ2、…、ＢＦm毎のサンプルホールド回路ＳＨ1-1、ＳＨ1-2、…、ＳＨ1-nが接続状態切り替えスイッチ手段１０３のスイッチ１０４1、１０４2、…、１０４nに接続されている。また、電流バッファー回路ＢＦ1に接続されたブロックのスイッチ１０４1-1、１０４1-2、…、１０４1-nは加減算回路１０５1の入力端子Ｔ１２1及び入力端子Ｔ１３1に接続され、電流バッファー回路ＢＦ2に接続されたブロックのスイッチ１０４1-1、１０４1-2、…、１０４1-nは加減算回路１０５2の入力端子Ｔ１２2及び入力端子Ｔ１３2に接続され、同様にして、電流バッファー回路ＢＦmに接続されたブロックのスイッチ１０４1-1、１０４1-2、…、１０４1-nは加減算回路１０５mの入力端子Ｔ１２m及び入力端子Ｔ１３mに接続されている。
【０１８２】
また、各加減算回路１０５1、１０５2、…、１０５mの出力端子Ｔ１４1、Ｔ１４2、…、Ｔ１４mは加算回路１０５2の入力端子Ｔ２４1、Ｔ２４2、…、Ｔ２４mに接続されている。
【０１８３】
（実施例８の効果）
電流経路切り替えスイッチ手段１０３の数が増大すると、それらのお互いの寄生容量成分と配線長が増大し、全体の平衡状態に達するまでに時間を要するようになる。特にチップ数が増大するとその接続回路数がチップ数分必要になると同時に配線長が増大し動作速度が遅くなる。動作速度が遅くなることは、相関器としての動作速度が遅くなると同時にカレントカットによる消費電力の低減効果が劣化することになる。
【０１８４】
図２７に示すように、電流経路切り替えスイッチ１０３を一つ以上の組にブロック分けし、それぞれの出力を各加減算回路１０５1、１０５2、…、１０５mに入力した後に、全ての加減算回路１０５1、１０５2、…、１０５mの出力を一つの加算回路１０５’に入力することによって、加減算回路１０５1、１０５2、…、１０５mの入力にぶら下がる電流経路切り替えスイッチ手段１０３の段数を少なくし、全体としての動作速度を上げることが可能である。
【０１８５】
また、チップ数が増大すると配線長が長くなることから、実施例１のように、一つの加減算回路１０５で加減算を実現しようとすると、平均の電流経路切り替えスイッチ手段１０３と加減算回路１０５間の距離がかなり大きくなる。この間の配線を流れる電流は入力電流程度であるために、相関出力値に対しては非常に小さい電流値となる。電流値の小さい電流を長区間引き回すとシステムのノイズが乗る可能性が大きくなり、最終的な相関出力が劣化する。
【０１８６】
そこで、図２７に示すように、なるべく電流経路切り替えスイッチ手段１０３の近傍の加減算回路１０５1、１０５2、…、１０５mで加減算処理を行い、電流値のダイナミックレンジを大きくした状態で、チップ内を配線し、最終的に加算回路１０５’で加算処理をすることによって、チッブ内ノイズによる劣化の少ない相関処理をすることが可能になる。
【０１８７】
また、消費電力を抑えるために、実施例２で示したような加減算回路を用いることによって、劣化が生じない程度の電流値まで下げることにより、消費電力を低減することが可能である。
【０１８８】
【実施例９】
上記実施例１では、一つの相関器５で相関を行っていたが、図２８（Ａ）に示すように、二つの相関器５1、５2によって相関を行うこともできる。
【０１８９】
電圧・電流変換手段１０１の出力と電流・電圧変換手段１０８との間には互いに同一構造の相関器５1、５2が並列に設けられている。また、出力端子Ｔ２から分岐された電圧・電流変換手段１０１と相関器５1、５2との間には入力スイッチＳＷ４1、ＳＷ４2が設けられている。
【０１９０】
この入力スイッチＳＷ４1、ＳＷ４2は相関器５1、５2のそれぞれチップ長Ｎの電流入力部分（サンプルホールド回路ＳＨ）に接続する。
【０１９１】
図８に示した第１クロックパルスＷ１及び第２クロックパルスＷ２と同一で、図２８（Ｂ）に示すように、互いに「オン」と「オフ」とが重ならない第１クロックパルスＷＡ１及び第２クロックパルスＷＡ２（各クロックパルスＷＡ１、ＷＡ２は１チップ内に１度ずつオン）するクロックであり、
今、相関器５1の入力スイッチＳＷ４1には第１クロックパルスＷＡ１が入力され、相関器５2の入力スイッチＳＷ４2には第２クロックパルスＷＡ２が入力されている。尚、図８のクロツクパルスの名称に合わせると、相関器５1のクロックパルスＷＡ１＝第１クロックパルスＷ１、クロックパルスＷＡ２＝第２クロックパルスＷ２、相関器５2のクロツクパルスＷＡ１＝第２クロックパルスＷ２，クロックパルスＷＡ２＝第１クロックアルスＷ１となる。相関器５2の出力部分にはシステムの設計にあわせて、「０」もしくは「１／２」チップ時間の遅延素子ＺＡをいれる。
【０１９２】
相関器５1、５2は、それぞれ第１クロックパルスＷ１がオンになった状態で電流信号をサンプリングし、第２クロックパルスＷ２がオンになった状態で電流信号を放出する。
【０１９３】
従って、第１クロックパルスＷＡ１が「オン」したときには相関器５1がサンプリングし、第２クロックパルスＷＡ２が「オン」になった時には相関器５2がサンプリングをし、第２クロックパルスＷＡ２が「オン」になったときに相関器５1が出力し、第１クロックパルスＷＡ１が「オン」になったときに相関器５2が出力する。
【０１９４】
なお、システムの設計にあわせて、相関器５2の出力部分に０チップの遅延素子ＺＡを入れた場合と、１／２チップの遅延素子ＺＡを入れた場合とで、目的とするダブルサンプリングのモードを選択することが可能である。
【０１９５】
（実施例９の効果）
以上の動作はダブルサンプリングに相当し、相関器５1、５2のクロックパルスＷＡ１、ＷＡ２の与え方を変えるだけで、クロックパルスＷＡ１、ＷＡ２の速度を上げることなく、ダブルサンプリングを実施することができる。
【０１９６】
ダブルサンプリングの回路を作成する場合、実施例１のダブルサンプリングの説明で述べたように、通常はチップ数を２倍（Ｍ倍）とし、２倍のクロックレートで相関器５を動作させることが必要であるが、この実施例８の場合では、チップ数は通常と同様に２倍必要であるが、クロックレートを変更することなく２倍のサンプリングを実現することが可能となる。尚、クロツクレートを２倍にすることは、クロック動作に関する消費電力が２倍必要となることを意味し、クロックレートを変更しなくても済むことは効果が大きい。
【０１９７】
【発明の効果】
本発明は以上説明したように構成したので、電流転送誤差の累積を低減し、相関検出精度の向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明に係わる符号分割多重通信装置のブロック図である。
【図２】  送信電波の生成を説明するためのタイミングチャートである。
【図３】  受信電波に基づく電圧信号と相関電流信号との関係を説明するためのタイミングチャートである。
【図４】  図１に示す相関器の内部構成を示すブロック図である。
【図５】  図４に示す電流電圧変換手段の構成の一例を示す回路図である。
【図６】  図４に示すサンプル順序指定手段の基本構成を示し、（ａ）はその詳細回路図、（ｂ）はそのタイミングチャートである。
【図７】  図４に示すサンプルホールド回路の一例を示す図である。
【図８】  電流サンプルの順序を説明するためのタイミングチャートである。
【図９】  ゲート幅とゲート長との関係を説明するためのｎＭＯＳトランジスタの斜視図である。
【図１０】  参照データ系列生成手段の詳細回路図である。
【図１１】  図４に示すスイッチの一例を示す詳細回路図である。
【図１２】  チップ情報の配列個数が７で逆拡散データのチップ情報の配列が「１１１００１０」のときのスイッチの接続状態を説明する接続図である。
【図１３】  拡散データ系列と参照データ系列とサンプルされた電流信号との対応関係を説明するための図である。
【図１４】  図４に示す加減算手段の詳細構成を示す回路図である。
【図１５】  図４に示す電流電圧変換手段の構成の一例を示す回路図である。
【図１６】  図７、図１４に示す電流源の回路構成の詳細を説明するための図であって、（ａ）は電流源を等価記号で表現し、（ｂ）は電流源をｎチャンネルＭＯＳトランジスタにより構成した場合を示している。
【図１７】  サンプルホールド回路の他の実施例を示す詳細回路図である。
【図１８】  ＭＯＳトランジスタの動作特性を説明するための図であり、（イ）はｎチャンネルＭＯＳトランジスタを代表的に示し、（ロ）はその動作特性を示し、（ハ）はｐチャンネルＭＯＳトランジスタを代表的に示し、（二）はその動作特性を示す。
【図１９】  ｎチャンネル等価ＭＯＳＦＥＴの一例を示し、（イ）はｎチャンネル等価ＭＯＳＦＥＴの回路構成であり、（ロ）は改善された動作特性を示す図である。
【図２０】  ｐチャンネル等価ＭＯＳＦＥＴの一例を示し、（イ）はｐチャンネル等価ＭＯＳＦＥＴの回路構成であり、回路構成の一例を示し、（ロ）は改善された動作特性を示す図である。
【図２１】  図１７に示すサンプルホールド回路に等価ＭＯＳＦＥＴを適用した図である。
【図２２】  サンプル順序指定手段をパストランジスタロジック回路で構成した図である。
【図２３】  図４に示すサンプルホールド回路群をグループ分けした例を示す図である。
【図２４】  図２１に示すサンプルホールド回路に電流カットスイッチを設けた例を示す図である。
【図２５】  電流カットを行う場合のタイミングチャート図である。
【図２６】  図１４に示した加減算回路の加電流源からｎ型ＭＯＳトランジスタに加えられる電流を実数倍とした例を示す図である。
【図２７】  図２３に示したバッファー回路毎にグループ分けしたサンプルホールド回路のそれぞれの出力を、各グループ毎で加減算した後に加算するようにした例を示す図である。
【図２８】  二つの相関器を用いて相関を行う例を示す図である。
【符号の説明】
１００…サンプル順序指定手段
１０１…電圧電流変換手段
１０２…電流データ保持手段
１０３…接続状態切り替えスイッチ手段
１０５…加減算手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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