(57)【特許請求の範囲】
【請求項１】
パイプラインＡ／Ｄ変換器において、
入力信号のディジタル信号に変換する１．５ビットＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をアナログ信号に変換する１．５ビットＤ／Ａ変換器と、前記入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器と、この減算器の出力を増幅して出力する増幅器とから構成されるパイプラインステージが２段直列接続されたパイプラインＡ／Ｄ手段と、
１段目の前記パイプラインステージからのディジタルデータを記憶する第１の記憶回路と、前記記憶回路の出力のうち前記１段目のパイプラインステージの下位ビットに２段目のパイプラインステージの上位ビットを加算して、下位ビットからの桁上がりを前記１段目のパイプラインステージの上位ビットに加算するディジタル加算回路と、このディジタル加算回路の出力に前記２段目パイプラインステージの下位ビットを最下位ビットとして付加して記憶する第２の記憶回路とから成るエラーコレクション手段と
を備えたことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
前記記憶回路が、
Ｄ型フリップフロップ回路で構成されることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。
【請求項３】
前記ディジタル加算回路が、
ハーフアダーと、
桁上がり処理を行う反転出力の論理積回路とから構成されることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。
【請求項４】
前記ハーフアダーが、
排他的論理和回路と、
反転出力の排他的論理和回路とから構成されることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器に関し、特に回路規模を小さくすることが可能なパイプラインＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビット等の低分解能のＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
図４はこのような従来の８ビットのパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。図４において１は１．５ビットＡ／Ｄ変換器、２は１．５ビットＤ／Ａ変換器、３は減算器、４は利得が２倍の増幅器、５，６，７，８，９，１０及び１１は２ビットデータを７〜１周期分記憶する記憶回路、１００はアナログ入力信号、１０１はディジタル出力信号である。
【０００４】
また、１〜４はパイプラインステージ５０ａを構成し、５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ及び５０ｇはパイプラインステージ５０ａと同一回路構成のパイプラインステージであり、５０ａ〜５０ｇはパイプラインＡ／Ｄ手段５１を構成している。さらに、５２は演算手段であり、５〜１１及び５２はエラーコレクション手段５３を構成している。
【０００５】
アナログ入力信号１００はパイプラインステージ５０ａを構成するＡ／Ｄ変換器１の入力端子及び減算器３の加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１の２ビット出力は記憶回路５に出力されると共にＤ／Ａ変換器２のディジタル入力端子に接続される。Ｄ／Ａ変換器２の出力は減算器３の減算入力端子に接続され、減算器３の出力は増幅器４に接続される。
【０００６】
同様にパイプラインステージ５０ａの出力はパイプラインステージ５０ｂに接続され、パイプラインステージ５０ｂの出力はパイプラインステージ５０ｃに接続され、パイプラインステージ５０ｃの出力はパイプラインステージ５０ｄに接続される。
【０００７】
そして、パイプラインステージ５０ｄの出力はパイプラインステージ５０ｅに接続され、パイプラインステージ５０ｅの出力はパイプラインステージ５０ｆに接続され、パイプラインステージ５０ｆの出力はパイプラインステージ５０ｇに接続される。
【０００８】
また、パイプラインステージ５０ｂ、５０ｃ、５０ｄ，５０ｅ、５０ｆ及び５０ｇの各々の２ビット出力はそれぞれ記憶回路６、７、８、９、１０及び１１に出力され、記憶回路５〜１１の出力は演算手段５２に接続され、演算手段５２はディジタル出力信号１０１を出力する。
【０００９】
ここで、図４に示す従来例の動作を図５、図６、図７、図８、図９、図１０及び図１１を用いて説明する。図５は説明の簡単のため３段のパイプラインステージで構成されたパイプラインＡ／Ｄ手段の一例を示す構成ブロック図、図６は１．５ビットＡ／Ｄ変換器の入出力を示す表、図７は１．５ビットＤ／Ａ変換器の入出力を示す表、図８は各パイプラインステージにおける動作等を説明する説明図、
図９はエラーコレクションの具体例を示す説明図、図１０は図４に示す従来例の動作を説明するタイミング図、図１１は図４に示す従来例の動作を説明する説明図である。
【００１０】
図５において１００は図４と同一符号を付してあり、１ａ，１ｂ及び１ｃは１．５ビットＡ／Ｄ変換器、２ａ，２ｂ及び２ｃは１．５ビットＤ／Ａ変換器、３ａ，３ｂ及び３ｃは減算器、４ａ，４ｂ及び４ｃは利得が２倍の増幅器である。
【００１１】
１．５ビットのＡ／Ｄ変換器１ａ〜１ｃは２つの閾値電圧に基づき２ビットのコードを出力する。例えば、アナログ入力信号１００のフルスパンを”ＦＳ”とした場合、”−ＦＳ／８”及び”＋ＦＳ／８”を閾値電圧とする。
【００１２】
そして、１．５ビットのＡ／Ｄ変換器１ａ〜１ｃの入出力は図６に示す関係になる。入力信号を”Ｖｉｎ”とすれば、”−ＦＳ≦Ｖｉｎ＜−ＦＳ／８”の場合には２ビットのコード”００（＝０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合には２ビットのコード”０１（＝１）”を、”＋ＦＳ／８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１０（＝２）”をそれぞれ出力する。
【００１３】
一方、１．５ビットＤ／Ａ変換器２ａ〜２ｃは図７に示す関係になり、２ビットの入力コードが”００（＝０）”の場合には”−ＦＳ／４”の電圧を出力し、２ビットの入力コードが”０１（＝１）”の場合には”０”の電圧を出力し、２ビットの入力コードが”１０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力する。
【００１４】
ここで、図８中”ＰＲ０１”に示すようにアナログ入力信号１００をフルスパン（−ＦＳ／２〜＋ＦＳ／２）で変化させた場合を考えると、１段目のパイプラインステージのＡ／Ｄ変換器１ａは閾値電圧である”±ＦＳ／８”で出力コードが切り換わり、図８中”ＤＣ０１”に示すような値となる（但し、図８では２ビットコードではなく１０進数で表記している。）。
【００１５】
この時、Ｄ／Ａ変換器２ａの出力は図７に示す表に従って変化する。すなわち、入力コードが”０（＝００）”の領域では”−ＦＳ／４”が出力されるので、減算器３ａによりアナログ入力信号１００に”ＦＳ／４”が加算され、入力コードが”１（＝０１）”の領域では”０”が出力されるので、減算器３ａによりアナログ入力信号１００に”０”が加算され、入力コードが”２（＝１０）”の領域では”＋ＦＳ／４”が出力されるので、減算器３ａによりアナログ入力信号１００に”ＦＳ／４”が減算される。
【００１６】
そして、減算器３ａの出力は増幅器４ａにより２倍にされるので、増幅器４ａの出力信号は図８中”ＰＲ０２”に示すようになる。例えば、図８中”ＤＣ０１”に示す入力コードが”０（＝００）”の領域ではアナログ入力信号１００に”ＦＳ／４”が加算されて２倍された信号になる。
【００１７】
同様に、２段目のパイプラインステージのＡ／Ｄ変換器１ｂも閾値電圧である”±ＦＳ／８”で出力コードが切り換わり、図８中”ＤＣ０２”に示すような値となる。
【００１８】
そして、図８中”ＰＲ０２”に示す増幅器４ａの出力には図７に示す表に従ってＤ／Ａ変換器２ｂの出力が減算されて増幅器３ｂで２倍されるので、増幅器４ｂの出力信号は図８中”ＰＲ０３”に示すようになる。例えば、図８中”ＤＣ０２”に示す入力コードが”０（＝００）”の領域では増幅器４ａの出力に”ＦＳ／４”が加算されて２倍された信号になる。
【００１９】
最後に、３段目のパイプラインステージのＡ／Ｄ変換器１ｃも閾値電圧である”±ＦＳ／８”で出力コードが切り換わり、図８中”ＤＣ０３”に示すような値となる。
【００２０】
さらに、エラーコレクションについて説明する。図８中”ＰＴ０１”に示すタイミングの近傍ではＡ／Ｄ変換器１ｂの出力は”１０（＝２）”から”００（＝０）”に切り換わってしまう。すなわち、図８中”ＰＴ０１”近傍では図９中（１）及び（２）に示すような出力コードをとり得ることになる。
【００２１】
図９中（１）に示すように１〜３段目のパイプラインステージの出力コードが２進数で”１０”，”００”及び”０１”であった場合、上位ビットを１ビット左にシフト（２倍）して下位ビットと加算することにより、”１００１（＝９）”と言うＡ／Ｄ変換結果を得ている。
【００２２】
一方、図９中（２）に示すように１〜３段目のパイプラインステージの出力コードが２進数で”０１”，”１０”及び”０１”であった場合でも、上位ビットを１ビット左にシフト（２倍）して下位ビットと加算することにより、”１００１（＝９）”と言う（１）と同様のＡ／Ｄ変換結果を得ている。
【００２３】
このような、エラーコレクションにより図８中”ＰＴ０１”近傍であってもコードの切り換わりが補正させることになる。
【００２４】
この結果、３段のパイプラインステージで得られたコードをエラーコレクションすることにより４ビットのＡ／Ｄ変換結果を得ることが可能になる。すなわち、”パイプラインステージ数＋１”ビット分解能のＡ／Ｄ変換器が実現できる。
【００２５】
但し、実際には各段のパイプラインステージからの出力コードを順次記憶しておき、タイミングを合わせてエラーコレクションを行う必要がある。
【００２６】
すなわち、図１０に示すように各段のパイプラインステージからは順次新しいコードが出力されるので、記憶回路５〜１１により７〜１周期分のコード記憶する、若しくは、７〜１周期遅延させることにより、演算手段５２にタイミングの合ったコードを入力することができる。
【００２７】
図１０において”ＤＵ７”等の記号は図４中の記号と対応しており、”ＤＵ７”は１段目のパイプラインステージの上位ビット、”ＤＬ１”は７段目のパイプラインステージの下位ビットを示している。
【００２８】
例えば、図１０において”＊＊＊＿１（＊＊＊はＤＵ７等の任意の文字列）”に示すようなデータに対してエラーコレクションする場合を考えると、図１０中”ＰＴ１１”に示すタイミングで記憶回路５〜１１によるタイミングのあったコードが入力されるので、演算手段５２は、図１１に示すように各段のパイプラインステージの上位ビットを１ビット左にシフト（２倍）して下位ビットと加算することにより、図１１中”ＡＤ７〜ＡＤ０”に示すような８ビットのＡ／Ｄ変換結果を得ている。
【００２９】
【発明が解決しようとする課題】
しかし、図１０からも分かるように従来のパイプラインＡ／Ｄ変換器ではエラーコレクションに必要なデータが揃うまでデータ記憶等しなければならず、記憶回路に記憶するデータ量が多くなり、回路規模が大きくなってしまうといった問題点があった。
【００３０】
また、必要なデータが揃ってから一気にエラーコレクションを行うため回路規模も大きく、高速動作に適さないと言った問題点があった。例えば、図４に示す従来例ではエラーコレクションを行うために７ビットと７ビットのデータを加算する加算器が必要になってしまう。
従って本発明が解決しようとする課題は、回路規模を小さくすることが可能なパイプラインＡ／Ｄ変換器を実現することにある。
【００３１】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器において、
入力信号のディジタル信号に変換する１．５ビットＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をアナログ信号に変換する１．５ビットＤ／Ａ変換器と、前記入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器と、この減算器の出力を増幅して出力する増幅器とから構成されるパイプラインステージが２段直列接続されたパイプラインＡ／Ｄ手段と、
１段目の前記パイプラインステージからのディジタルデータを記憶する第１の記憶回路と、前記記憶回路の出力のうち前記１段目のパイプラインステージの下位ビットに２段目のパイプラインステージの上位ビットを加算して、下位ビットからの桁上がりを前記１段目のパイプラインステージの上位ビットに加算するディジタル加算回路と、このディジタル加算回路の出力に前記２段目パイプラインステージの下位ビットを最下位ビットとして付加して記憶する第２の記憶回路とから成るエラーコレクション手段とを備えたことにより、記憶回路の回路規模を小さくすることが可能になる。
【００３２】
請求項２記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記記憶回路が、
Ｄ型フリップフロップ回路で構成されることにより、記憶回路の回路規模
を小さくすることが可能になる。
【００３３】
請求項３記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記ディジタル加算回路が、
ハーフアダーと、桁上がり処理を行う反転出力の論理積回路とから構成されることにより、記憶回路の回路規模を小さくすることが可能になる。
【００３４】
請求項４記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記ハーフアダーが、
排他的論理和回路と、反転出力の排他的論理和回路とから構成されることに
より、記憶回路の回路規模を小さくすることが可能になる。
【００３７】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。
【００３８】
図１において１〜４、５０ａ〜５０ｇ，５１及び１００は図４と同一符号を付してあり、１２，１４，１６，１８，２０，２２及び２４は２ビット〜８ビットデータを記憶する記憶回路、１３，１５，１７，１９，２１及び２３は複数ビットデータと１ビットデータとを加算するディジタル加算回路、５４は出力回路、１０１ａはディジタル出力信号である。また、１２〜２４及び５４はエラーコレクション手段５５を構成している。
【００３９】
アナログ入力信号１００はパイプラインステージ５０ａを構成するＡ／Ｄ変換器１の入力端子及び減算器３の加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１の２ビットデータ”ＤＵ７”及び”ＤＬ７”は２ビットの記憶回路１２に出力されると共にＤ／Ａ変換器２のディジタル入力端子に接続される。Ｄ／Ａ変換器２の出力は減算器３の減算入力端子に接続され、減算器３の出力は増幅器４に接続される。
【００４０】
同様にパイプラインステージ５０ａの出力はパイプラインステージ５０ｂに接続され、パイプラインステージ５０ｂの出力はパイプラインステージ５０ｃに接続され、パイプラインステージ５０ｃの出力はパイプラインステージ５０ｄに接続される。
【００４１】
そして、パイプラインステージ５０ｄの出力はパイプラインステージ５０ｅに接続され、パイプラインステージ５０ｅの出力はパイプラインステージ５０ｆに接続され、パイプラインステージ５０ｆの出力はパイプラインステージ５０ｇに接続される。
【００４２】
また、記憶回路１２の２ビットデータ出力はディジタル加算回路１３の第１及び第２の入力端子に接続され、パイプラインステージ５０ｂの上位ビットデータ”ＤＵ６”はディジタル加算回路１３の第３の入力端子に接続される。
【００４３】
パイプラインステージ５０ｂの下位ビットデータ”ＤＬ６”とディジタル加算回路１３の２ビットデータ出力は３ビットの記憶回路１４に接続され、記憶回路１４の３ビットデータ出力はディジタル加算回路１５の第１〜第３の入力端子に接続され、パイプラインステージ５０ｃの上位ビットデータ”ＤＵ５”はディジタル加算回路１５の第４の入力端子に接続される。
【００４４】
パイプラインステージ５０ｃの下位ビットデータ”ＤＬ５”とディジタル加算回路１５の３ビットデータ出力は４ビットの記憶回路１６に接続され、記憶回路１６の４ビットデータ出力はディジタル加算回路１７の第１〜第４の入力端子に接続され、パイプラインステージ５０ｄの上位ビットデータ”ＤＵ４”はディジタル加算回路１７の第５の入力端子に接続される。
【００４５】
パイプラインステージ５０ｄの下位ビットデータ”ＤＬ４”とディジタル加算回路１７の４ビットデータ出力は５ビットの記憶回路１８に接続され、記憶回路１８の５ビットデータ出力はディジタル加算回路１９の第１〜第５の入力端子に接続され、パイプラインステージ５０ｅの上位ビットデータ”ＤＵ３”はディジタル加算回路１９の第６の入力端子に接続される。
【００４６】
パイプラインステージ５０ｅの下位ビットデータ”ＤＬ３”とディジタル加算回路１９の５ビットデータ出力は６ビットの記憶回路２０に接続され、記憶回路２０の６ビットデータ出力はディジタル加算回路２１の第１〜第６の入力端子に接続され、パイプラインステージ５０ｆの上位ビットデータ”ＤＵ２”はディジタル加算回路２１の第７の入力端子に接続される。
【００４７】
パイプラインステージ５０ｆの下位ビットデータ”ＤＬ２”とディジタル加算回路２１の６ビットデータ出力は７ビットの記憶回路２２に接続され、記憶回路２２の７ビットデータ出力はディジタル加算回路２３の第１〜第７の入力端子に接続され、パイプラインステージ５０ｇの上位ビットデータ”ＤＵ１”はディジタル加算回路２３の第８の入力端子に接続される。
【００４８】
最後に、パイプラインステージ５０ｇの下位ビットデータ”ＤＬ１”とディジタル加算回路２３の７ビットデータ出力は８ビットの記憶回路２４に接続され、記憶回路２４の８ビットデータ出力は出力回路５４に接続され、出力回路５４はディジタル出力信号１０１ａを出力する。
【００４９】
ここで、図１に示す実施例の動作を図２を用いて説明する。図２は各ディジタル加算回路での加算動作を説明する説明図である。
【００５０】
図２中”Ｓ００１”においてディジタル加算回路１３は記憶回路１２の出力であるパイプラインステージ５０ａの下位ビットである”ＤＬ７”とパイプラインステージ５０ｂの上位ビット”ＤＵ６”を加算して”ＡＤ６−１”とし、下位ビットからの桁上がりをパイプラインステージ５０ａの上位ビット”ＤＵ７”に加算して”ＡＤ７−１”として出力する。
【００５１】
記憶回路１４はディジタル加算回路１３の出力である”ＡＤ７−１”及び”ＡＤ６−１”とパイプラインステージ５０ｂの下位ビット”ＤＬ６”を記憶する。
【００５２】
図２中”Ｓ００２”においてディジタル加算回路１５は記憶回路１４の出力のうちパイプラインステージ５０ｂの下位ビット”ＤＬ６”にパイプラインステージ５０ｃの上位ビット”ＤＵ５”を加算して”ＡＤ５−２”とし、下位ビットで桁上がりが生じた場合には順次上位ビットである”ＡＤ６−１”及び”ＡＤ７−１”に対して桁上げを行い”ＡＤ６−２”及び”ＡＤ７−２”として出力する。
【００５３】
記憶回路１６はディジタル加算回路１５の出力である”ＡＤ７−２”、”ＡＤ６−２”及び”ＡＤ５−２”とパイプラインステージ５０ｃの下位ビット”ＤＬ５”を記憶する。
【００５４】
図２中”Ｓ００３”においてディジタル加算回路１７は記憶回路１６の出力のうちパイプラインステージ５０ｃの下位ビット”ＤＬ５”にパイプラインステージ５０ｄの上位ビット”ＤＵ４”を加算して”ＡＤ４−３”とし、下位ビットで桁上がりが生じた場合には順次上位ビットである”ＡＤ５−２”、”ＡＤ６−２”及び”ＡＤ７−２”に対して桁上げを行い”ＡＤ５−３”、”ＡＤ６−３”及び”ＡＤ７−３”として出力する。
【００５５】
同様にして、図２中”Ｓ００４”においてディジタル加算回路２３は記憶回路２２の出力のうちパイプラインステージ５０ｆの下位ビット”ＤＬ２”にパイプラインステージ５０ｇの上位ビット”ＤＵ１”を加算して”ＡＤ１”とし、下位ビットで桁上がりが生じた場合には順次上位ビットである”ＡＤ２−５”〜”ＡＤ６−５”及び”ＡＤ７−５”に対して桁上げを行い”ＡＤ２”〜”ＡＤ６”及び”ＡＤ７”として出力する。
【００５６】
最後に、記憶回路２４はディジタル加算回路２３の出力である”ＡＤ７”、”ＡＤ６”〜”ＡＤ１”を記憶し、パイプラインステージ５０ｇの下位ビット”ＤＬ１”を最下位ビット”ＡＤ０”として記憶する。そして、記憶回路２４の８ビット出力は出力回路５４を介してディジタル出力信号１０１ａとして出力される。
【００５７】
このように、記憶回路と加算回路とを交互に設けてエラーコレクションを行いながらデータをパイプラインさせることにより、エラーコレクションに必要なデータが揃うまでデータ記憶等する必要がなくなり、記憶回路の回路規模を小さくすることができる。
【００５８】
パイプラインしている間に順次エラーコレクションを行うので加算回路としては複数ビットデータと１ビットデータの加算回路で良くなるので、回路規模を小さくすることができる。
【００５９】
すなわち、従来例では複数ビットデータと複数ビットデータとを加算する加算手段５２が必要であったのに対して複数ビットデータと１ビットデータの加算回路で良くなるので、回路が単純になり、高速化にもつながることになる。
【００６０】
例えば、図３は図１に示す実施例の加算回路部分の具体例を示す構成ブロック図である。図３において５０ａ〜５０ｇ、１２〜２４，５１，５４，１００及び，１０１ａは図１と同一符号を付してあり、１２〜３５及び５４はエラーコレクション手段５５ａを構成している。
【００６１】
例えば、加算回路１３は排他的論理和回路（以下、ＥＸＯＲと呼ぶ。）と反転出力の排他的論理和回路（以下、ＥＸＮＯＲと呼ぶ。）とによりハーフアダーを構成して、反転出力の論理積回路（以下、ＮＡＮＤと呼ぶ。）で桁上がりを行わせるものである。
【００６２】
同様に加算回路２３はＥＸＯＲと６個のＥＸＮＯＲで６ビットと１ビットのハーフアダーを構成し、６個のＮＡＮＤにより桁上がり処理を行わせている。
【００６３】
また、例えば、図３に示す構成の場合のトランジスタ数は約２３００個、一方、図４に示す従来例の構成のトランジスタ数は約４３００個となり、その比率は”２３００／４３００＝５３％”となり回路規模が縮小されていることが分かる。
【００６４】
この結果、記憶回路と加算回路とを交互に設けてエラーコレクションを行いながらデータをパイプラインさせることにより、記憶回路の回路規模を小さくすることが可能になる。
【００６５】
なお、図１等の構成ブロック図では記憶回路２４の８ビット出力を出力回路５４を介して出力しているが勿論直接出力する構成であっても構わない。
【００６６】
また、図１等の構成ブロック図に示す記憶回路１２等としては図１等に図示したようにＤ型フリップフロップ回路等でも良く。また、一定周期を遅延させる遅延手段であっても構わない。
【００６７】
また、図１等では説明の簡単のために７段のパイプラインステージで構成されるパイプラインＡ／Ｄ手段を例示したが複数段であれば何段であっても構わない。例えば、最小構成は２段のパイプラインステージで構成されるパイプラインＡ／Ｄ手段となる。
【００６８】
また、同様に、エラーコレクション手段５５はパイプラインステージの数と同数の構成であれば良い。例えば、２段のパイプラインステージで構成されるパイプラインＡ／Ｄ手段の場合には２つの記憶回路１２及び１４と、１つのディジタル加算回路１２であれば良い。パイプラインステージが”ｎ段”であれば”ｎ個”の記憶回路と、”ｎ−１個”のディジタル加算回路であれば良い。
【００６９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項４の発明によれば、記憶回路と加算回路とを交互に設けてエラーコレクションを行いながらデータをパイプラインさせることにより、記憶回路の回路規模を小さくすることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。
【図２】各ディジタル加算回路での加算動作を説明する説明図である。
【図３】加算回路部分の具体例を示す構成ブロック図である。
【図４】従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図５】３段のパイプラインステージで構成されたパイプラインＡ／Ｄ手段の一例を示す構成ブロック図である。
【図６】１．５ビットＡ／Ｄ変換器の入出力を示す表である。
【図７】１．５ビットＤ／Ａ変換器の入出力を示す表である。
【図８】各パイプラインステージにおける動作等を説明する説明図である。
【図９】エラーコレクションの具体例を示す説明図である。
【図１０】従来例の動作を説明するタイミング図である。
【図１１】従来例の動作を説明する説明図である。
【符号の説明】
１  １．５ビットＡ／Ｄ変換器
２  １．５ビットＤ／Ａ変換器
３  減算器
４  増幅器
５，６，７，８，９，１０，１１，１２，１４，１６，１８，２０，２２，２４  記憶回路
１３，１５，１７，１９，２１，２３  ディジタル加算回路
５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，５０ｇ  パイプラインステージ
５１  パイプラインＡ／Ｄ手段
５２  演算手段
５３，５５  エラーコレクション手段
５４  出力回路
１００  アナログ入力信号
１０１，１０１ａ  ディジタル出力信号
【図１】
0003777924.tif 000002
【図２】
0003777924.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003777924.tif 000008
【図８】
0003777924.tif 000009
【図９】
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【図１０】
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【図１１】
0003777924.tif 000012