(57)【特許請求の範囲】
【請求項１】
少なくとも一方が透明な一対の基板と、前記基板に挟持された液晶層を有する液晶表示装置であって、前記一対の基板の一方には表示領域と、この表示領域を駆動するための周辺回路を有し、前記表示領域にはマトリクス状に配置された複数のドレイン線とゲート線および薄膜トランジスタが形成され、前記駆動回路領域には複数の薄膜トランジスタで構成したドレインドライバと、ゲートドライバが形成されたデジタルの画像データを入力可能な多階調表示可能な液晶表示装置において、前記ドレインドライバ回路には少なくとも、デジタル映像信号を分配するための第一のメモリ回路と、信号同期用の第二のメモリ回路の両方を具備し、さらに前記第一のメモリ回路と前記第二のメモリ回路の間に、前記第一のメモリ回路の電源線と前記第二のメモリ回路の電源線に対して、独立した専用電源線を持つノイズ遮断手段を具備することを特徴とする液晶表示装置。
【請求項２】
前記ノイズ遮断手段を前記専用電源線とインバータ回路を用いて作成したことを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は周辺回路を内蔵した液晶表示装置に関する。
【０００２】
【従来の技術】
従来の液晶表示装置において、デジタル信号対応可能なドレインドライバを薄膜トランジスタ（以下ＴＦＴと略す）を用いて周辺回路に内蔵する技術として、次の文献がある。(Extended Abstracts of the 1997 International Conferenceon Solid State Devices and Materials pp.348-349)本発明と直接関係のある部分を引用して図７に示す。
【０００３】
図７において第一のメモリ４１と第二のメモリ４２は複数個あり、通常はそれぞれドレイン線の本数と同じ個数ある。データバス４３に外部から与えられた画像データは、シフトレジスタ４４の出力によって第一のメモリ４１に記憶される。水平ブランキング期間にラッチ信号線４５に供給されるラッチ信号によって第一のメモリ４１から第二のメモリ４２に記憶される。
【０００４】
【発明が解決しようとする課題】
第一のメモリ４１のラッチ動作タイミングは、それぞれ対応した画像データがデータバス４３に供給されたとき、言い換えれば、シフトレジスタ４４がメモリ４１の記憶要素を順次指定するタイミングであるから、メモリ４１の各記憶要素はそれぞれ異なる時間に動作するため、第二のメモリ４１の電源電流は分散している。
【０００５】
一方、第二のメモリ４２はラッチ信号線４５に供給されるラッチ信号に同期して一斉に動作するため、第二のメモリ４２の電源電流は一時に集中する。そのために、第二のメモリの電源配線抵抗が高いと電源電圧が急激に低下することがある。
【０００６】
図８は、第一のメモリ４１の出力部のインバータと第二のメモリ４２の入力部分のクロックドインバータを抜き出して示した図である。第二のメモリ４２の正極電源５７の電圧が急激に低下すると、ＴＦＴ５１のゲート−ソース間容量５２を通して経路５５に急激に電流が発生する。また、第二のメモリ４２の負極電源５８の電圧が急激に上昇すると、ＴＦＴ５３のゲート−ソース間容量５４を通して経路５６の電流が発生する。
【０００７】
経路５５，５６の電流が全く同時に同じ電流量で発生すれば、電流はキャンセルされるが、通常は第二のラッチ４２が駆動する負荷、例えばＤ／Ａ変換回路やレベルシフタの駆動容量負荷を動作する電流に偏りがあるため異なる。正極電源からの電流消費が多いと経路５５の電流が、負極電源からの電流消費が多いと経路５６の電流が強く発生しやすい。
【０００８】
経路５５、あるいは経路５６の電流が発生すると第一のメモリ４１の電源電圧が低下して誤動作を招いたり、第一のメモリ４１の記憶状態を反転することがある。
【０００９】
一方、電源配線抵抗を下げるためには（ａ）銅のような低抵抗材質を使う方法、（ｂ）配線の膜圧を増加する方法、（ｃ）配線幅を広げる方法がある。（ａ)，（ｂ）は生産プロセスに負担をかけるため、コスト増加につながる。（ｃ）は回路面積が増大し、液晶表示装置の非表示領域面積の増大につながる。したがって
、できるだけ配線抵抗が高くても済むような回路にしたい。
【００１０】
本発明の目的は、第二のメモリの電源配線が比較的高く、電源電圧が急激に低下しても安定して動作するドレインドライバを具備する液晶表示装置を提供するものである。
【００１１】
【課題を解決するための手段】
本発明では、第一のメモリと第二のメモリの電源配線を分離し、さらに、独立した電源配線を持つノイズ遮断手段を第一のメモリと第二のメモリの間に設けるものである。
【００１２】
さらに、本発明では、ノイズ遮断手段をインバータ回路を用いて作成するものである。
【００１３】
【発明の実施の形態】
本発明の実施例を図１に示す。絶縁基板１の表面には、マトリクス状に配置された複数のドレイン線ＤＬ，複数のゲート線ＧＬ、およびドレイン線ＤＬとゲート線ＧＬの交点毎に配置された画素ＴＦＴ５，表示電極６からなる表示領域２と、ＴＦＴを用いて構成されたドレインドライバ３，ゲートドライバ４がある。表示電極６は、静電容量７を持っている。図１では、液晶表示装置の構成を分かりやすくするためドレイン線ＤＬとゲート線ＧＬの本数を２本ずつしか記述していないが、実際には複数本あり、例えば、縦６４０×横４８０×ＲＧＢのＶＧＡサイズの液晶表示装置では、ゲート線ＧＬが４８０本，ドレイン線ＤＬが１９２０本ある。
【００１４】
ドレインドライバは、第一のメモリＭ１，第二のメモリＭ２，ノイズ遮断回路ＮＦ，Ｄ／Ａ変換回路ＤＡによって構成されている。第一のメモリＭ１には、外部と第一のメモリＭ１の間に形成された信号バス配線ＶＳを設けてある。第一のメモリＭ１は信号配線バスＶＳを通して入力されるデジタル画像データを分配する機能を持つ。
【００１５】
第一のメモリＭ１の出力はノイズ遮断回路ＮＦに接続し、ノイズ遮断回路ＮＦはさらに第二のメモリＭ２に接続する。第二のメモリＭ２には、外部と第二のメモリＭ２の間に形成されたラッチ信号線ＬＳを設けてある。第二のメモリＭ２はラッチ信号線ＬＳを通して入力されるラッチ信号によってラッチ動作し、さらに接続するＤ／Ａ変換回路ＤＡに画像データを同期して供給する機能を持つ。
【００１６】
第一のメモリＭ１，第二のメモリＭ２、およびノイズ遮断回路ＮＦにはそれぞれ独立した電源配線が形成されており、第一のメモリＭ１にはＶＤＤＭ１(正極)，ＶＳＳＭ１(負極）が、第二のメモリＭ２にはＶＤＤＭ２(正極），ＶＳＳＭ２（負極）が、ノイズ遮断回路にはＶＤＤＮＦ（正極），ＶＳＳＮＦ（負極）の電源配線がそれぞれ形成されている。
【００１７】
図２に、第一のメモリＭ１，第二のメモリＭ２、およびノイズ遮断回路ＮＦの具体的な回路を示す。第一のラッチＭ１は、シフトレジスタ１１，クロック配線１２，複数のラッチ１４、および信号バス配線ＶＳによって構成される。ノイズ遮断回路は複数のインバータ１６によって構成される。第二のメモリＭ２は、複数のラッチ１５、およびラッチ信号線ＬＳによって構成される。
【００１８】
シフトレジスタ１１はスタート信号入力１３にスタートパルスを入力した後に、クロック配線１２にクロック信号を供給することにより複数あるシフトレジスタ出力１７に順次パルスを出力する。クロック信号に同期してデジタル画像データを信号バス配線ＶＳに供給すると、シフトレジスタ出力１７のパルスにしたがってデジタル画像データは各ラッチ１４に分配される。
【００１９】
分配された画像データはノイズ遮断回路ＮＦにあるインバータ１６を通してラッチ１５に供給される。ラッチ１４の出力はシフトレジスタ出力１７のパルスのタイミングで確定するために同期されていない。同期していないラッチ１４の出力を、ラッチ信号線ＬＳに供給する同期パルスのタイミングによってラッチ１５はラッチ動作し、画像データを同期して出力する。ラッチ１５の出力が接続するＤ／Ａ変換回路には画像データを同期して供給される。
【００２０】
図３にラッチ１４，１５の構成例を示す。ラッチ１４および１５は１つのインバータ１８と２つのクロックドインバータ１９，２０によって構成されている。クロック入力ＣＫがハイレベルのとき、Ｄの値はＱに出力され、ＣＫがローレベルのときにはＣＫがローレベルになった瞬間のＤの状態が保持されてＱに出力される。
【００２１】
図４（ａ）にクロックドインバータ１９，２０、図４（ｂ）にインバータ１６，１８の構成例を示す。
【００２２】
図５に本発明の実施例の動作波形を示す。動作波形は表示電極６の数が縦ｎ個，横ｍ個の場合で説明する。前記の場合、ドレイン線ＤＬはｍ本であり、ゲート線ＧＬはｎ本である。ゲートドライバ４は１ライン期間毎にゲート線ＧＬのいずれか１本にパルスを供給し、パルスを供給するゲート線を１番目からｎ番目まで順次シフトする。パルスが供給されたゲート線ＧＬに接続する画素ＴＦＴ５だけＯＮになり、ｍ本あるドレイン線ＤＬの電圧はＯＮになった画素ＴＦＴ表示電極６が持つ表示電極容量７にサンプリングされる。
【００２３】
次にドレインドライバがドレイン線に画像データに対応した電圧を発生する動作を説明する。信号バス配線ＶＳには１ライン期間に１ライン分の画像データがｍ個順次供給される。シフトレジスタは画像データに同期して複数あるそれぞれのラッチ１４にラッチパルスを供給する。
【００２４】
１〜ｍ番目の画像データのうち、ｋ番目のデータに注目すると、ｋ番目の画像データは、シフトレジスタのｋ番目の出力１７のラッチパルスによって複数あるラッチ１４のｋ番目にラッチされる。同様にして、１〜ｍ番目の画像データは、１〜ｍ番目のラッチ１４にラッチされる。ラッチ１４の出力はインバータ１６を通してラッチ１５に供給される。
【００２５】
１ライン期間の境界付近、例えば水平ブランキング期間に、ラッチ信号線ＬＳにパルスを供給する。ラッチ１５にはラッチ信号線ＬＳのパルスに同期してラッチ１４の出力データがラッチされ、ラッチ１５の出力はラッチ信号線ＬＳのタイミングで一斉に１ライン分の画像データを接続するＤ／Ａ変換回路ＤＡに出力する。
【００２６】
Ｄ／Ａ変換回路ＤＡでは、デジタルの画像データを１ライン期間内で対応したアナログ電圧に変換しドレイン線ＤＬに供給する。ドレイン線ＤＬに供給されたアナログ電圧はＯＮである画素ＴＦＴ５を通して表示電極６に供給される。
【００２７】
以上の動作を１番目からｎ番目のライン期間、つまり１フィールド期間行うことで、画像データに対応した電圧が全ての表示電極に供給され画像を表示することができる。
【００２８】
図２において、第二のラッチＭ２に電源電圧を供給する電源配線ＶＤＤＭ２あるいはＶＳＳＭ２の配線抵抗が高い場合、ラッチ信号線ＬＳのパルスに同期して第二のラッチＭ２内のラッチ１５が一斉に動作すると、電源配線ＶＤＤＭ２の電圧が低下したり、電源配線ＶＳＳＭ２の電圧が上昇する場合がある。
【００２９】
図６は本発明の実施例における第一のメモリＭ１にあるラッチ１４の出力部分のインバータ，ノイズ遮断回路ＮＦにあるインバータ１６，第二のメモリＭ２にあるラッチ１５の入力部分のクロックドインバータを抜き出した図である。
【００３０】
第二のメモリＭ２の正極の電源配線ＶＤＤＭ２の電源が急激に低下した場合、ＴＦＴ２１のゲート−ソース間容量２２を通して経路３１に電流が流れる。さらに、ＴＦＴ２３のゲート−ソース間容量２４を通して経路３２に電流が流れる。
第二のメモリＭ２の正極の電源配線ＶＳＳＭ２の電源が急激に上昇した場合、ＴＦＴ２５のゲート−ソース間容量２６を通して経路３３に電流が流れる。さらに、ＴＦＴ２７のゲート−ソース間容量２８を通して経路３４に電流が流れる。
第一のメモリＭ１と第二のメモリＭ２の間の電流経路には、従来は容量がゲート−ソース間容量が１段しかなかったのに比べ、ゲート−ソース間容量２段直列になるため、経路３２，３４の電流は従来に比べ小さくなる。
【００３１】
さらに、電源配線ＶＤＤＮＦおよびＶＳＳＮＦから電流が供給されるため、流れる電流はさらに小さくできる。
【００３２】
電源配線ＶＤＤＭ２，ＶＳＳＭ２の電源低下によって発生する第一のメモリ
Ｍ１内の電流を小さくすることができるため、第一のメモリＭ１を安定して動作することができる。また、従来に比べて、電源配線ＶＤＤＭ２，ＶＳＳＭ２の配線抵抗を高く設計することができるため、配線幅を従来より縮小できる。したがって液晶表示装置の周辺回路を内蔵する非表示部分の面積を小さくすることができる。
【００３３】
【発明の効果】
第一のメモリＭ１と第二のメモリＭ２の電源配線を分離し、さらに、独立した電源配線を持つノイズ遮断手段ＮＦを第一のメモリＭ１と第二のメモリＭ２の間に設けることによって第一のメモリＭ１を安定して動作することができる。また、従来に比べて、電源配線抵抗を高く設計することができるため、電源配線幅を従来より縮小できる。したがって液晶表示装置の周辺回路を内蔵する非表示部分の面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施例である周辺回路内蔵型液晶表示装置を表す図である。
【図２】本発明の実施例の第一のメモリＭ１，第二のメモリＭ２、およびノイズ遮断回路ＮＦの具体的な回路を示した図である。
【図３】ラッチ１４，１５の構成例を示した図である。
【図４】クロックドインバータ１９，２０およびインバータ１６，１８の構成例を示した図である。
【図５】本発明の実施例の動作波形を示した図である。
【図６】本発明の実施例における第一のメモリＭ１にあるラッチ１４の出力部分のインバータ，ノイズ遮断回路ＮＦにあるインバータ１６，第二のメモリＭ２にあるラッチ１５の入力部分のクロックドインバータを抜き出した図である。
【図７】従来の液晶表示装置で本発明と直接関係のある部分を抜き出した図である。
【図８】従来の液晶表示装置における第一のメモリ４１の出力部のインバータと第二のメモリ４２の入力部分のクロックドインバータを抜き出して示した図である。
【符号の説明】
Ｍ１，４１…第一のメモリ、Ｍ２，４２…第二のメモリ、ＮＦ…ノイズ遮断回路、ＤＡ…Ｄ／Ａ変換回路、ＶＳ…信号バス配線、ＬＳ…ラッチ信号線、ＧＬ…ゲート配線、ＤＬ…ドレイン配線、ＶＤＤＭ１…Ｍ１の電源配線（正極）、    ＶＳＳＭ１…Ｍ１の電源配線（負極）、ＶＤＤＭ２…Ｍ２の電源配線（正極）、ＶＳＳＭ２…Ｍ２の電源配線（負極）、ＶＤＤＮＦ…ＮＦの電源配線（正極）、ＶＳＳＮＦ…ＮＦの電源配線（負極）、１…絶縁基板、２…表示領域、３…ドレインドライバ、４…ゲートドライバ、５…画素ＴＦＴ、６…表示電極、７…表示電極容量、１１，４４…シフトレジスタ、１２…クロック配線、１３…スタート信号入力、１４，１５…ラッチ、１６，１８…インバータ、１７…シフトレジスタ出力、１９，２０…クロックドインバータ、２１，２３，２５，２７…ＴＦＴ、２２，２４，２６，２８，５２，５４…ＴＦＴゲート−ソース間容量、３１〜３４，５５，５６…電流経路、４３…データバス、４５…ラッチ信号線、５１，５３…ＴＦＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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