(57)【特許請求の範囲】
【請求項１】
半導体集積回路が形成された半導体基板と、前記半導体基板に設けられ、前記半導体集積回路への外部からの入力信号を一方の入力とする複数の位相比較器と、前記半導体基板に形成され、位相比較の基準となる基準クロック信号のタイミングを任意に調整する可変遅延回路とを具備し、前記複数の位相比較器に対して前記基準クロック信号を同一時刻に到達するよう分岐した分配基準クロック信号を前記複数の位相比較器の内、隣接する２つの位相比較器に同一時刻に到達するように分岐し、隣接する２つの前記分配基準クロック信号を前記位相比較器のもう一方の入力とすることを特徴とする半導体集積回路装置。
【請求項２】
前記半導体基板に設けられた前記位相比較器と位相比較の基準となる前記基準クロック信号のタイミングを任意に調整する可変遅延回路とを統括的に動作させて自動的にタイミングキャリブレーション処理を実行する制御回路を更に具備したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
位相比較に入力される前記基準クロック信号に対して前記位相比較器毎に独立してそのタイミングを任意に調整する可変遅延回路を更に具備したことを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項４】
前記半導体基板に設けられた位相差に対する良否判定手段をさらに具備したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置（ＬＳＩ）の特性評価及び量産時の良品・不良品の選別試験を行う際の高タイミング精度での試験方法に関し、とくに半導体試験装置等から被測定半導体集積回路装置（以下、ＤＵＴという）への信号もしくはＤＵＴから半導体試験装置等への信号の半導体集積回路装置外部との試験信号インターフェースにおけるタイミングスキューの調整方法に適用される半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年、高速化する半導体集積回路の評価及び量産試験での良否判定を行うテスト環境において、ＤＵＴへ印加する入力信号及びＤＵＴからの出力信号に対するタイミング精度の要求は非常に高くなっている。これは、高速インターフェース回路や内部ＰＬＬ／ＤＬＬでクロック逓倍するＭＰＵやチップ間／ボード間の高速データ授受に代表される。このような半導体集積回路装置を実速度で試験する場合、半導体試験装置等が有する信号間のタイミングスキューが許容できなくなるといった問題が発生している。
【０００３】
【発明が解決しようとする課題】
この問題を解決するために行われる第１の従来方法としては、デバイスボードの電気線長をオシロスコープで直接測定したり、ＴＤＲ測定により測定する。この電気線長データを通常は半導体試験装置がシステムとして有するテストヘッド端までのキャリブレーションデータに補正を加えることによってＤＵＴ端までの正確なスキューキャリブレーションを可能とするものである。この方法は従来から広く一般的に行われている手法ではあるが、タイミング精度としては、前述のタイミング精度要求レベルには到達していない。テストヘッド端での信号を直接もしくは別計測ユニットまで伝搬させて測定した電気線長とデバイスボード単体でオシロスコープ等の外部測定器を使用して測定した電気線長を算術演算して得られるタイミングデータは、実際に半導体試験装置とデバイスボードを接続した実試験状態で得られるタイミングデータとは一致しない。前者の場合テストヘッド端での観測波形とデバイスボード単体で測定する場合の入力波形が一致しないことやテストヘッド端とデバイスボード接続部分でのインピーダンスミスマッチ等が主な原因である。
【０００４】
第２の従来方法としては、ＤＵＴ端でのキャリブレーションであり、基準となる外部測定器を使用してのマニュアルプロービング測定や自動プロービングシステムでの測定を実施し、前述の第１の従来技術より高精度なキャリブレーションを実現するものである。しかし、マニュアルプロービングでは特にピン数が増えた場合などは、量産現場で作業者が適宜入れ替るような環境では再現性を確保した正確なプロービングは不可能である。
第３の従来方法としては、ショートデバイスを使用した電気線長の測定もしくはオーブンデバイスを使用したＴＤＲ手法による電気線長の測定であるが、一定の特性インピーダンスで伝送された信号がＤＵＴ端で特性インピーダンスゼロもしくは無限大となる場合の反射を利用したものである。このような方法では高速デバイスでよく行う伝送路中での特性インピーダンスの微調整を実施した場合は実施が困難となるのは勿論のこと、往路と復路での信号の波形の傾斜・品質・周波数成分が異なるため、本当に必要な往路もしくは復路のみの電気線長を得ることはできない、という問題があった。
本発明は、このような事情によりなされたものであり、ＤＵＴ端でのスキューを正確に補正可能とし、ＤＵＴのスキュー・キャリブレーション実施対象となる全ピンに対して入力信号／出力信号ともに完全なスキュー・キャリブレーションを可能とし、さらに、実際に半導体試験装置でテストをしている状態で半導体試験装置からの入力信号のタイミング精度の確認も可能とする半導体集積回路装置及びこの半導体集積回路装置をテストする方法を提供する。
【０００５】
【課題を解決するための手段】
本発明は、ＤＵＴの内部にスキューキャリブレーション用テスト回路を内蔵することにより、ＤＵＴ端でのスキューを正確に補正可能とすることを特徴としている。ここで内蔵するテスト回路は、ＤＵＴの１信号ピンあたり複数個設け、その複数回路でタイミングスキュー測定結果が同一となるように測定系を補正する。異なる信号ピン間で設けるテスト回路は、ＤＵＴのプロセス要因、電源電圧要因、温度要因、物理設計要因等により発生するスキューを殆どゼロなるようにレイアウト、回路構成、使用トランジスタ、配線の各種条件を同一とし、測定系の補正を実施しなくともタイミングスキュー測定結果が同一となるようにする。ＤＵＴに対する入力信号と同様にＤＵＴからの出力信号に対しても信号生成回路をテスト回路に内蔵させ理想的にはスキューゼロの信号をＤＵＴの出力ピンから送出し、半導体試験装置のコンパレータによる信号判定のタイミングを補正することによりスキューキャリブレーションを可能にする。
このような構成により連鎖的なスキューキャリブレーションを実施していくことにより、ＤＵＴのスキューキャリブレーション実施対象となる全ピンに対して入力信号／出力信号ともに完全なスキューキャリブレーションを可能とするものである。
【０００６】
さらに、ＤＵＴ内にテスト回路を設け、スキューキャリブレーションで補正された状態をレファレンスとした比較判定をすることにより実際に半導体試験装置でテストをしている状態で半導体試験装置からの入力信号のタイミング精度の確認をすることも可能となる。
すなわち、本発明の半導体集積回路装置は、半導体集積回路が形成された半導体基板と、前記半導体基板に設けられ、前記半導体集積回路への外部からの入力信号を一方の入力とする複数の位相比較器と、前記半導体基板に形成され、位相比較の基準となる基準クロック信号のタイミングを任意に調整する可変遅延回路とを具備し、前記複数の位相比較器に対して前記基準クロック信号を同一時刻に到達するよう分岐した分配基準クロック信号を前記複数の位相比較器の内、隣接する２つの位相比較器に同一時刻に到達するように分岐し、隣接する２つの前記分配基準クロック信号を前記位相比較器のもう一方の入力とすることを特徴としている。前記半導体基板に設けられた前記位相比較器と位相比較の基準となる前記基準クロック信号のタイミングを任意に調整する可変遅延回路とを統括的に動作させて自動的にタイミングキャリブレーション処理を実行する制御回路をさらに具備するようにしても良い。位相比較に入力される前記基準クロック信号に対して前記位相比較器毎に独立してそのタイミングを任意に調整する可変遅延回路をさらに具備するようにしても良い。前記半導体基板に設けられた位相差に対する良否判定手段をさらに具備するようにしても良い。
【０００８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
図１は、半導体集積回路装置の基本構造を示す概略透視平面図であり、この基本構造に本発明の回路が付加されて本発明の半導体集積回路装置が得られる。この図１にはパッケージに封止されたチップの内部位置が示されている。図２は、この実施例の半導体集積回路装置の入出力部の概念的な平面図である。
ＤＵＴ（被測定半導体集積回路装置）は、シリコンなどの半導体からなるチップとこのチップを封止するパッケージとから構成されている。チップ１０は、樹脂封止体などのパッケージ１５により被覆されている。チップ１０は、中央領域（チップ内部コア）には、メモリ回路やランダムロジック回路などの半導体集積回路１４が形成配置され、周辺領域１６には複数の入出力パッド（Ｐａｄ）１２及びそれぞれの入出力パッド１２に電気的に接続された入出力バッファ（Ｉ／ＯＢｕｆｆｅｒ）１３が形成配置されている。チップ１０を被覆するパッケージ１５の表面に部分的に露出し、半導体集積回路とは電気的に接続された外部端子１１が形成されている。外部端子１１と入出力パッド１２とはパッケージ１５に被覆されたＡｌやＡｕなどのボンディングワイヤ１７により電気的に接続されている。
【０００９】
ＤＵＴは、この外部端子１１を介して、外部システムと信号の授受及び電源の供給を受ける。この発明で対象とするのは信号の授受に関する時間タイミングなので、以下、信号線について議論する。電気的には外部端子１１----パッケージ１２----入出力バッファ１３----チップ内部コアの半導体集積回路１４の順に接続されており、入力信号は、外部から規定電圧信号を印加され前記経路を通過し、最終的にチップ内部コアに供給される。一方、出力信号は、半導体集積回路１４で論理処理された信号が出力バッファ１３からパッド１２を通過し、パッケージ１５の外部端子１１からＤＵＴ外の外部システムへ供給される。
図２に示すように、この実施例では入出力バッファ１３が形成されている領域（入出力バッファ配置エリア）１８に通常の入出力機能としての回路の他に２つの信号の位相タイミングを比較する位相比較器２２（２２ａ、２２ｂ、２２ｃ、・・・）を内蔵している。この位相比較器２２は、位相比較のタイミング基準となる基準クロックと、ＤＵＴに印加される複数の入力信号２１（２１ａ、２１ｂ、２１ｃ、・・・）のタイミングスキューを測定する。位相比較器２２は、一般に入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信号をデータ入力とし、基準クロックをクロック入力とするフリップフロップで構成するか、入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信号と基準クロックを入力とするフェーズディテクタ、差動比較器等での構成が考えられる。なお、本発明の位相比較器の構成は、この実施例のみに限定されるものではない。
【００１０】
位相比較器２２は、各半導体集積回路への印加信号を入力する第１の入力と、基準クロックを入力する第２の入力を備えている。
また、チップ１０には位相比較の基準となる基準クロック信号及びその基準クロック信号のタイミングを任意に調整する可変遅延回路２５が形成されている。この可変遅延回路２５は、チップ１０の半導体集積回路１４が形成された中央領域や周辺領域１６など任意の位置に形成配置される。そして、可変遅延回路２５は、各位相比較器２２の第２の入力に接続される配線が形成されている。可変遅延回路２５からこの配線によりタイミングを任意に調整された基準クロック２３が出力され、その後、基準クロック２３は同一時刻に到達するように分配された分配基準クロック２４（２４ａ、２４ｂ、２４ｃ、・・・）として、各位相比較器２２に入力される。各分配基準クロック、例えば、２４ａは、隣接する２つの位相比較器２２、例えば、２２ａ、２２ｂに入力するように配線されている。
なお、この実施例では配線中にバッファが挿入されているが、回路機能に影響を与えるものではなく、したがって、本発明では、挿入しなくても良く、また複数挿入するようにしても良い。
【００１１】
なお、この実施例では入出力バッファ配置エリア１８に位相比較器２２を配置しているが、本発明では、この比較器をチップのどの様な位置にも配置することができる。チップ上の余裕のある任意の領域に形成配置すれば良い。
次に、実際の動作について説明する。
半導体試験装置等から入力信号２１ａに印加される信号の立ち上がり信号と分配基準クロック２４ａの位相が正確に一致するように半導体試験装置の入力信号２１ａの立ち上がり信号のタイミングを生成・調整する半導体試験装置に内臓されたタイミング補正回路（図示しない）を制御する。立下り信号についても同様に半導体試験装置の入力信２１ａの立下り信号のタイミングを生成・調整するタイミング補正回路（図示しない）を制御する。
次に、入力信号２１ａと共通に印加される分配基準クロック２４ａを用いて入力信号２１ｂをタイミング調整する。入力信号２１ｂの立上り信号を基準クロック２４ａと同一位相となるように半導体試験装置の入力信号２１ｂのタイミングを生成・調整するタイミング補正回路を制御する。立下り信号についても同様に半導体試験装置の入力信号２１ｂの立下り信号のタイミングを生成・調整するタイミング補正回路を制御する。
【００１２】
続いて、基準クロック２４ｂのタイミング調整を実施する。これは入力信号２４ｂは先に調整した状態のままにしておき、今度は分配基準クロック２４ｂの位相が入力信号２１ｂのタイミングと一致するように可変遅延回路２５を調整するものである。この入力信号２１ｂに位相調整された基準クロック２４ｂを使用して別入力である入力信号２１ｃを調整する。入力信号２１ｃの立上り信号を分配基準クロック２４ｂと同一位相となるように半導体試験装置の入力信号２１ｃのタイミングを生成・調整する半導体試験装置に内蔵されたタイミング補正回路を制御する。立下り信号についても同様に半導体試験装置の入力信２１ｃの立下り信号のタイミングを生成・調整する半導体試験装置に内蔵されたタイミング補正回路を制御する。以下、上記で述べた手順の繰り返しであり、基準クロック２４ｃを既にタイミング調整済みの入力信号２１ｃに対して調整する。
この繰り返しにより、一般にはチップの周辺を一周する形で入出力部（Ｉ／０）は設けられているので、最後にスキュー調整される回路は、一番最初にタイミング調整された回路の直近に位置することになり、両方の入力信号を同一の基準クロックによってタイミング測定することにより、システム全体としてのタイミング調整が正常な状態かどうか確認することが可能である。
【００１３】
分配基準クロック２４（２４ａ、２４ｂ、２４ｃ、・・・）は、それぞれ２個の入出力バッファに接続されている。これらは設計段階において、そのレイアウト、回路構成、使用トランジスタ、配線の条件を同一とし、特別な補正を実施しなくともタイミングスキューがゼロとなるように対処する。これは現状のプロセス・設計技術でも十分実現対応である。もし特別に必要があれば開発評価段階でこのタイミングスキュー量を定量化することは容易なことである。従って、この実施例では同一の基準クロックは２個の位相比較回路に入力されているが、その数はシステムで要求されるタイミングスキュー精度のレベルや回路構成、チップ面積の余裕度等を吟味して適宜変更可能である。
【００１４】
次に、図３を参照して第２の実施例を説明する。
図３は、この実施例の半導体集積回路装置の入出力部の概念的な平面図であり、ＤＵＴの基本構造は、図１に示す通りである。
図３に示すように、この実施例では入出力バッファ１３が形成されている領域（入出力バッファ配置エリア）１８に通常の入出力機能としての回路の他に２つの信号の位相タイミングを比較する位相比較器２２（２２ａ、２２ｂ、２２ｃ、・・・）を内蔵している。この位相比較器２２は、位相比較のタイミング基準となる基準クロック２３と、ＤＵＴに印加される複数の入力信号２１（２１ａ、２１ｂ、２１ｃ、・・・）のタイミングスキューを測定する。位相比較器２２は、一般に入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信号をデータ入力とし、基準クロックをクロック入力とするフリップフロップで構成するか、入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信号と基準クロックを入力とするフェーズディテクタ、差動比較器等での構成が考えられる。位相比較器２２は、各半導体集積回路への印加信号を入力する第１の入力と、基準クロックを入力する第２の入力及び位相比較結果３２（３２ａ、３２ｂ、３２ｃ、・・・）制御回路３１に伝える出力を備えている。
【００１５】
また、チップ１０には位相比較の基準となる基準クロック信号及びその基準クロック信号のタイミングを任意に調整する可変遅延回路２５が形成されている。そして、可変遅延回路２５は、各位相比較器２２の第２の入力に接続される配線が形成されている。可変遅延回路２５からこの配線によりタイミングを任意に調整された基準クロック２３が出力され、その後、基準クロック２３は同一時刻に到達するように分配された分配基準クロック２４（２４ａ、２４ｂ、２４ｃ、・・・）として、各位相比較器２２に入力される。各分配基準クロック、例えば、２４ａは、隣接する２つの位相比較器２２、例えば、２２ａ、２２ｂに入力するように配線されている。チップ１０にはさらに制御回路３１が形成されている。制御回路３１は、各位相比較器２２及び可変遅延回路２５に接続するように配線され、半導体試験装置（テスタ）に接続されている。
この実施例は、第１の実施例の構成にそのタイミングスキューを測定し、補正する手順をＢＩＳＴ（Bilt In Self Test)の考えで制御回路を内蔵する構造を有するものである。
【００１６】
半導体試験装置（テスタ）等から初期化信号が制御回路３１に入力されてこの制御回路を初期化すると共に、この初期化信号により位相比較器２２及び可変遅延回路２５を初期化する。次に、スタート信号が入力されて規定の入力信号から順次タイミングを測定する。半導体試験装置等から対象とする入力信号２１ａが位相比較器２２ａの第１の入力に印加されると共に可変遅延回路２５から基準クロック２３が送出され、基準クロック２３を同一時刻に到達するように分岐してなる分配基準クロック２４ａが位相比較器２２ａに印加される。そして、その位相比較結果３２ａが制御回路３１に入力されることにより、次のシステム全体の動作を決定するように制御する。規定のタイミングスキュースペックを満たしていなければ半導体試験装置に対して、そのスキューキャリブレーションの対象とする入力信号の半導体試験装置に内蔵されたタイミング補正回路の微調整を命令するかＤＵＴ側に内蔵された基準クロックのタイミング調整用可変遅延回路２５の微調整を命令する。
【００１７】
これらは実施例１で記述した手順で定義したタイミング補正対象の信号に対して実施されるものである。その後、前記同様に半導体試験装置から対象とする入力信号２１ｂが位相比較器２２ｂの第１の入力に印加されるとともに可変遅延回路２５から基準クロック２３が送出されて分配基準クロック２４ｂが位相比較２２ｂに印加される。位相比較結果３２ｂが位相比較器２２ｂから制御回路３１に入力される。この動作を繰り返し、規定のタイミングスキュースペックに到達したことが判断できれば対象信号を次へ変更する。
この繰り返しにより、最後にスキュー調整される回路は、一番最初にタイミング調整された回路の直近に位置することになり、両方の入力信号を同一の基準クロックによってタイミング測定することにより、システム全体のタイミング調整が正常な状態かどうか確認することができる。
【００１８】
次に、図４を参照して第３の実施例を説明する。
図４は、この実施例の半導体集積回路装置の入出力部の概念的な平面図であり、ＤＵＴの基本構造は、図１に示す通りである。図４に示すように、この実施例では入出力バッファ１３が形成されている領域（入出力バッファ配置エリア）１８に通常の入出力機能としての回路の他に２つの信号の位相タイミングを比較する位相比較器２２（２２ａ、２２ｂ、２２ｃ、・・・）を内蔵している。この位相比較器２２は、位相比較のタイミング基準となる基準クロック２３と、ＤＵＴに印加される複数の入力信号２１（２１ａ、２１ｂ、２１ｃ、・・・）のタイミングスキューを測定する。位相比較器２２は、一般に入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信号をデータ入力とし、基準クロックをクロック入力とするフリップフロップで構成するか、入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信号と基準クロックを入力とするフェーズディテクタ、差動比較器等での構成が考えられる。位相比較器２２は、各半導体集積回路への印加信号を入力する第１の入力と、基準クロックを入力する第２の入力を備えている。
【００１９】
また、チップ１０には位相比較の基準となる基準クロック信号及びその基準クロック信号のタイミングを任意に調整する可変遅延回路２５が形成されている。この可変遅延回路２５は、チップ１０の半導体集積回路１４が形成された中央領域や周辺領域１６など任意の位置に形成配置される。そして、可変遅延回路２５は、各位相比較器２２の第２の入力に接続される配線が形成されている。可変遅延回路２５からこの配線によりタイミングを任意に調整された基準クロック２３が出力され、その後、基準クロック２３は同一時刻に到達するように分岐された分配基準クロック２４（２４ａ、２４ｂ、２４ｃ、・・・）として、各位相比較器２２に入力される。また、基準クロック２３と分配基準クロック２４ａ、２４ｂ、２４ｃ、・・・との間には位相比較器毎に独立してそのタイミングを任意に調整可能な可変遅延回路４１（４１ａ、４１ｂ、４１ｃ）が介在している。各分配基準クロック、例えば、２４ａは、隣接する２つの位相比較器２２、例えば、２２ａ、２２ｂに入力するように配線されている。なお、この実施例では配線中にバッファが挿入されているが、回路機能に影響を与えるものではなく、したがって本発明では挿入しなくても良く、また複数挿入するようにしても良い。
【００２０】
なお、この実施例では入出力バッファ配置エリア１８に位相比較器２２を配置しているが、本発明では、この比較器をチップのどの様な位置にも配置することができる。チップ上の余裕のある任意の領域に形成配置すれば良い。
この実施例では各位相比較器に入力する基準クロックに対して個別に可変遅延回路を設けることにより位相比較器間での処理を並列化可能とする。具体的には第１の実施例で述べたタイミングスキューの測定とその補正処理について、例えば、次のような手順で実施することができる。半導体試験装置等から入力信号２１ｂに印加される信号の立ち上がり信号と基準クロック２４ｂの位相が正確に一致するように半導体試験装置の入力信号２１ｂの立ち上がり信号のタイミングを生成・調整し、半導体試験装置に内蔵されたタイミング補正回路を制御する。立下り信号についても同様に半導体試験装置の入力信２１ｂの立下り信号のタイミングを生成・調整するタイミング回路を制御する。
【００２１】
次に、分配基準クロック２４ｂを用いて入力信号２１ｃをタイミング調整すると共に基準クロック２４ａを入力信号２１ｂに対してタイミング調整を実施するため可変遅延回路４１ａの遅延情報を制御する。この様に、入力信号２１ｃのタイミング調整をする分配基準クロック２４ｂの遅延を決定する可変遅延回路４１ｂと入力信号２１ａのタイミング調整をする基準クロック２４ａの遅延を決定する可変遅延回路４１ａを個別に独立させて分岐後の信号ラインに持たせることにより並列処理が可能となり、全体のタイミング補正処理の実施時間を短縮させることができる。なお、可変遅延回路４１の分解能は、可変遅延回路２５より小さく可変幅の小さいものを用いるのが有利である。
【００２２】
次に、図５を参照して第４の実施例を説明する。
図５は、この実施例の半導体集積回路装置の入出力部の概念的な平面図であり、ＤＵＴの基本構造は、図１に示す通りである。第４の実施例では、良否判定手段を有することに特徴がある。その他の構成は、図４と同じである。すなわち、良否判定手段４０は、位相比較器２２に接続され、位相比較器２２から位相データ４２（４２ａ、４２ｂ、４２ｃ・・・）を受け、判定結果４３を半導体試験装置（テスタ）に送る構成になっている。
この実施例では、スキューキャリブレーション実施後にその精度維持状態を確認する際に応用されるものである。具体的にはスキューキャリブレーション実行完了段階ではペアとなる入力信号と基準クロックの位相があった状態となっている。これは第３の実施例で説明した可変遅延回路が分配基準クロック毎に独立に有する場合に可能となるものであり、スキューキャリブレーション実行と同一の規定タイミングで全入力ないし、特定の単一もしくは複数の入力に対して信号を印加し、可変遅延回路２５の信号発生タイミングを位相差ゼロの設定（スキューキャリブレーション完了後の状態）を中心にその前後を連続的に所定の設定分解能で変化させる。
【００２３】
理想的には位相差ゼロとなる中心値でそのエッジタイミングを検出することができるが、現実にはスキューキャリブレーション実行後の周囲環境の変化や半導体試験装置内部の電源・デバイスジャンクション温度等の影響により発生するスキューによりその前後でばらつきが発生することになる。このエッジ検出タイミングがある設定分解能分だけ前記位相差ゼロとなる中心値の設定に対して前後することになり、その前後する度合いがその状態でのタイミングスキュー（ばらつき）である。この測定結果を判定スペックと比較することにより半導体試験装置のタイミング精度の維持状態に対する良否判定が可能となる。これは実際にＤＵＴの試験中でも可能である。つまり、ファンクションテスト等の試験項目の実行直前でタイミングスキューチェックを実施したり、実際のファンクション試験中で一番タイミングのクリティカルとなる個所においてそのエッジに対する位相差ゼロとなる様に可変遅延回路２５を設定し、その入力タイミングエッジと基準クロックの位相比較により適宜チェックをすることが可能となる。
【００２４】
この際基準クロックのエッジタイミングを連続的に変化させる方法としては、基準となるタイミングを微調整する部分はＤＵＴに内蔵されている可変遅延回路２５を利用するか、個別の分配基準クロックに設けた可変遅延回路４１を利用するか、半導体試験装置から基準クロックへ印加する際にすでに遅延処理させる方法等でも可能である。
この実施例では、半導体試験装置のタイミング精度の維持状態に対する良否判定を基に、半導体試験装置のスキューキャリブレーションを再実行を行う等の所定の不具合対応ルーチンに従った処理を実施することにより適切な測定精度で量産／評価を実施することが可能となる。
【００２５】
次に、第５の実施例を説明する。
この実施例では、例えば、図２に示すバッファ配置エリアに論理レベルの遷移回路を設けることに特徴がある。ここではＤＵＴの出力信号側のスキュー・キャリブレーションの実行方法について説明する。基準クロックをトリガとした論理レベルの遷移回路を設けることにより、各出力信号の位相を完全に合わせ出力タイミングのピン間スキューをゼロとする。このＤＵＴからの信号を半導体試験装置のコンパレータを通じてタイミング判定回路に入力する。このタイミング判定回路のストローブ信号のスキュー補正回路を調整することにより、ＤＵＴの出力判定タイミングを全出力／全エッジに対してコンパレータ側のスキューキャリブレーションを実行することが可能となる。
ここで注意を要するのは第１の実施例乃至第４の実施例で説明したＤＵＴに対する信号印加タイミング判定用の位相比較器に用いる基準クロックとこの実施例で説明している論理レベル遷移回路の基準クロックのスキューがゼロであることと、論理レベル遷移回路の基準クロックからの実際に信号がＤＵＴから出力するまでの伝搬遅延時間が各出力信号間で同一になることである。
【００２６】
次に、第６の実施例を説明する。
この実施例は、本発明の効果的な活用方法について説明するものである。異なる種類の半導体試験装置や実際のシステムに実装した状態で測定対象とする同一の半導体集積回路を測定した場合、ＤＵＴ外のシステム環境差異が要因でその測定結果（セットアップ／ホールド／伝搬遅延時間等のＡＣタイミングマージン）が異なり、相関を取ることが困難となる。この様な場合に、本発明によるＤＵＴに内蔵したテスト回路を利用してＤＵＴ端でのタイミング相関を取ることが可能となり、そのＤＵＴ外のシステム環境の相関差を補正することによりＤＵＴの測定結果の相関を取ることが可能となる。例えば校正デバイスを用いてテスタ機種間差の校正を実施している場合などは、デバイスの特性を除去した形で純粋にシステム環境のみの相関データにより校正を実施することができる。また、煩雑な校正デバイスの管理やその個別データの管理が不要となる。
【００２７】
実際のシステムに実装した状態でも本発明によるテスト回路を用いてシステムで発生しているタイミングスキューを測定することが可能である。これは本発明によるテスト回路を内蔵した半導体集積回路に接続される別の半導体集積回路にテスト用信号発生機能を持たせることにより、半導体試験装置上で実施していたスキューキャリブレーションを実施上で実行可能となり、いわゆる実機デバックも容易になることは勿論のこと、設計上／製造上等の色々な要因によるタイミングマージンの低下が発生した場合に、そのタイミングマージン向上のためのスキューデータの取得とその全システムへのフィードバックが可能となる。
【００２８】
【発明の効果】
本発明は、以上の構成により、半導体試験装置におけるＤＵＴ端を基準としたタイミングキャリブレーションを高精度に実現可能となり、そのタイミング精度の維持管理手段を提供することが可能となる。また、ＤＵＴが実際に使用されるシステム（ＤＵＴのユーザーのシステムボード）上や異なる種類の半導体試験装置間でのタイミング相関を取って必要な補正を実施することが可能となる。
【図面の簡単な説明】
【図１】本発明に用いる半導体集積回路装置のパッケージ内部を説明する透視平面図。
【図２】本発明の第１の実施例の半導体集積回路装置の入出力部の概念的な平面図。
【図３】本発明の第２の実施例の半導体集積回路装置の入出力部の概念的な平面図。
【図４】本発明の第３の実施例の半導体集積回路装置の入出力部の概念的な平面図。
【図５】本発明の第４の実施例の半導体集積回路装置の入出力部の概念的な平面図。
【符号の説明】
１０・・・チップ、    １１・・・外部端子、
１２・・・パッド（Ｐａｄ）、
１３・・・入出力バッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）、
１４・・・半導体集積回路、    １５・・・パッケージ、
１６・・・チップの周辺領域、    １７・・・ボンディングワイヤ、
１８・・・入出力バッファ配置エリア、
２１、２１ａ、２１ｂ、２１ｃ・・・入力信号、
２２、２２ａ、２２ｂ、２２ｃ・・・位相比較器、
２３・・・基準クロック、
２４、２４ａ、２４ｂ、２４ｃ・・・分配基準クロック、
２５、４１、４１ａ、４１ｂ、４１ｃ・・・可変遅延回路、
３１・・・制御回路、
３２、３２ａ、３２ｂ、３２ｃ・・・位相比較結果、
４０・・・良否判定手段、    ４２・・・位相データ、
４３・・・判定結果。
【図１】
0003798713.tif 000002
【図２】
0003798713.tif 000003
【図３】
0003798713.tif 000004
【図４】
0003798713.tif 000005
【図５】
0003798713.tif 000006